lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // FIXME: Set encoding to pseudo!
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 245     canFoldAsLoad = 1 in {
 246   def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>,
 248                    Requires<[HasSSE1]>, TB, OpSize;
 249   def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>,
 251                  Requires<[HasSSE2]>, TB, OpSize;
 252   def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 253                     [(set FR32:$dst, fp32imm0)]>,
 254                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 255   def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 256                     [(set FR64:$dst, fpimm0)]>,
 257                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 258 }
 259
 260 //===----------------------------------------------------------------------===//
 261 // AVX & SSE - Zero/One Vectors
 262 //===----------------------------------------------------------------------===//
 263
 264 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 265 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 266 // swizzled by ExecutionDepsFix to pxor.
 267 // We set canFoldAsLoad because this can be converted to a constant-pool
 268 // load of an all-zeros value if folding it would be beneficial.
 269 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 270     isPseudo = 1, neverHasSideEffects = 1 in {
 271 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 272 }
 273
 274 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 275 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 276 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 277 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 278 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 279 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 280
 281
 282 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 283 // and doesn't need it because on sandy bridge the register is set to zero
 284 // at the rename stage without using any execution unit, so SET0PSY
 285 // and SET0PDY can be used for vector int instructions without penalty
 286 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 287 // JIT implementatioan, it does not expand the instructions below like
 288 // X86MCInstLower does.
 289 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 290     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 291 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 293 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 294                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 295 }
 296
 297
 298 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 299 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 300 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 301 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 302           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 303
 304 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 307
 308 // We set canFoldAsLoad because this can be converted to a constant-pool
 309 // load of an all-ones value if folding it would be beneficial.
 310 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 311 // JIT implementation, it does not expand the instructions below like
 312 // X86MCInstLower does.
 313 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 314     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 315   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 316                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 317   let Predicates = [HasAVX] in
 318   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 319                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 320   let Predicates = [HasAVX2] in
 321   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 322                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 323 }
 324
 325
 326 //===----------------------------------------------------------------------===//
 327 // SSE 1 & 2 - Move FP Scalar Instructions
 328 //
 329 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 330 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 331 // is used instead. Register-to-register movss/movsd is not modeled as an
 332 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 333 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 334 //===----------------------------------------------------------------------===//
 335
 336 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 337       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 338       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 339
 340 // Loading from memory automatically zeroing upper bits.
 341 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 342                     PatFrag mem_pat, string OpcodeStr> :
 343       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 344          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 345                         [(set RC:$dst, (mem_pat addr:$src))]>;
 346
 347 // AVX
 348 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 349                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 350                 VEX_LIG;
 351 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 352                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 353                 VEX_LIG;
 354
 355 // For the disassembler
 356 let isCodeGenOnly = 1 in {
 357   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 358                         (ins VR128:$src1, FR32:$src2),
 359                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 360                         XS, VEX_4V, VEX_LIG;
 361   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 362                         (ins VR128:$src1, FR64:$src2),
 363                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 364                         XD, VEX_4V, VEX_LIG;
 365 }
 366
 367 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 368   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 369                  VEX_LIG;
 370   let AddedComplexity = 20 in
 371     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 372                    VEX_LIG;
 373 }
 374
 375 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 376                   "movss\t{$src, $dst|$dst, $src}",
 377                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 378 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 379                   "movsd\t{$src, $dst|$dst, $src}",
 380                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 381
 382 // SSE1 & 2
 383 let Constraints = "$src1 = $dst" in {
 384   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 385                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 386   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 387                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 388
 389   // For the disassembler
 390   let isCodeGenOnly = 1 in {
 391     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 392                          (ins VR128:$src1, FR32:$src2),
 393                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 394     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 395                          (ins VR128:$src1, FR64:$src2),
 396                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 397   }
 398 }
 399
 400 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 401   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 402
 403   let AddedComplexity = 20 in
 404     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 405 }
 406
 407 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 408                   "movss\t{$src, $dst|$dst, $src}",
 409                   [(store FR32:$src, addr:$dst)]>;
 410 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 411                   "movsd\t{$src, $dst|$dst, $src}",
 412                   [(store FR64:$src, addr:$dst)]>;
 413
 414 // Patterns
 415 let Predicates = [HasSSE1] in {
 416   let AddedComplexity = 15 in {
 417   // Extract the low 32-bit value from one vector and insert it into another.
 418   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 419             (MOVSSrr (v4f32 VR128:$src1),
 420                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 421   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 422             (MOVSSrr (v4i32 VR128:$src1),
 423                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 424
 425   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 426   // MOVSS to the lower bits.
 427   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 428             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 429   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 430             (MOVSSrr (v4f32 (V_SET0)),
 431                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 432   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 433             (MOVSSrr (v4i32 (V_SET0)),
 434                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 435   }
 436
 437   let AddedComplexity = 20 in {
 438   // MOVSSrm zeros the high parts of the register; represent this
 439   // with SUBREG_TO_REG.
 440   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 441             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 442   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 443             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 444   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 445             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 446   }
 447
 448   // Extract and store.
 449   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 450                    addr:$dst),
 451             (MOVSSmr addr:$dst,
 452                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 453
 454   // Shuffle with MOVSS
 455   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 456             (MOVSSrr VR128:$src1, FR32:$src2)>;
 457   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 458             (MOVSSrr (v4i32 VR128:$src1),
 459                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 460   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 461             (MOVSSrr (v4f32 VR128:$src1),
 462                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 463 }
 464
 465 let Predicates = [HasSSE2] in {
 466   let AddedComplexity = 15 in {
 467   // Extract the low 64-bit value from one vector and insert it into another.
 468   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 469             (MOVSDrr (v2f64 VR128:$src1),
 470                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 471   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 472             (MOVSDrr (v2i64 VR128:$src1),
 473                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 474
 475   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 476   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 477             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 478   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 479             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 480
 481   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 482   // MOVSD to the lower bits.
 483   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 484             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 485   }
 486
 487   let AddedComplexity = 20 in {
 488   // MOVSDrm zeros the high parts of the register; represent this
 489   // with SUBREG_TO_REG.
 490   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 493             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 494   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 495             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 496   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 497             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 498   def : Pat<(v2f64 (X86vzload addr:$src)),
 499             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 500   }
 501
 502   // Extract and store.
 503   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 504                    addr:$dst),
 505             (MOVSDmr addr:$dst,
 506                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 507
 508   // Shuffle with MOVSD
 509   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 510             (MOVSDrr VR128:$src1, FR64:$src2)>;
 511   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr (v2i64 VR128:$src1),
 513                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 514   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 515             (MOVSDrr (v2f64 VR128:$src1),
 516                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 517   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 518             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 519   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 520             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 521
 522   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 523   // is during lowering, where it's not possible to recognize the fold cause
 524   // it has two uses through a bitcast. One use disappears at isel time and the
 525   // fold opportunity reappears.
 526   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 527             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 528   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 529             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 530   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 531             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 532   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 533             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 534 }
 535
 536 let Predicates = [HasAVX] in {
 537   let AddedComplexity = 15 in {
 538   // Extract the low 32-bit value from one vector and insert it into another.
 539   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSSrr (v4f32 VR128:$src1),
 541                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 542   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSSrr (v4i32 VR128:$src1),
 544                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 545
 546   // Extract the low 64-bit value from one vector and insert it into another.
 547   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr (v2f64 VR128:$src1),
 549                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 550   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 551             (VMOVSDrr (v2i64 VR128:$src1),
 552                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 553
 554   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 555   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 556             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 557   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 558             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 559
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)),
 566                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)),
 569                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 570   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 571             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 572   }
 573
 574   let AddedComplexity = 20 in {
 575   // MOVSSrm zeros the high parts of the register; represent this
 576   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 577   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 578             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 579   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 581   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 582             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 583
 584   // MOVSDrm zeros the high parts of the register; represent this
 585   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 586   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 587             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 588   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 589             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 590   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 591             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 592   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 593             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 594   def : Pat<(v2f64 (X86vzload addr:$src)),
 595             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 596
 597   // Represent the same patterns above but in the form they appear for
 598   // 256-bit types
 599   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 600                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 601             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 602   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 603                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 604             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 605   }
 606   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 607                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 608             (SUBREG_TO_REG (i32 0),
 609                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 610                            sub_xmm)>;
 611   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 612                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i64 0),
 614                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 615                            sub_xmm)>;
 616
 617   // Extract and store.
 618   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 619                    addr:$dst),
 620             (VMOVSSmr addr:$dst,
 621                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 622   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 623                    addr:$dst),
 624             (VMOVSDmr addr:$dst,
 625                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 626
 627   // Shuffle with VMOVSS
 628   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 629             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 630   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 631             (VMOVSSrr (v4i32 VR128:$src1),
 632                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 633   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 634             (VMOVSSrr (v4f32 VR128:$src1),
 635                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 636
 637   // Shuffle with VMOVSD
 638   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 639             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 640   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr (v2i64 VR128:$src1),
 642                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 643   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 644             (VMOVSDrr (v2f64 VR128:$src1),
 645                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 646   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 648                                                    sub_sd))>;
 649   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 650             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 651                                                    sub_sd))>;
 652
 653   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 654   // is during lowering, where it's not possible to recognize the fold cause
 655   // it has two uses through a bitcast. One use disappears at isel time and the
 656   // fold opportunity reappears.
 657   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 658             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 659                                                    sub_sd))>;
 660   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 661             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 662                                                    sub_sd))>;
 663   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 664             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 665                                                    sub_sd))>;
 666 }
 667
 668 //===----------------------------------------------------------------------===//
 669 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 670 //===----------------------------------------------------------------------===//
 671
 672 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 673                             X86MemOperand x86memop, PatFrag ld_frag,
 674                             string asm, Domain d,
 675                             bit IsReMaterializable = 1> {
 676 let neverHasSideEffects = 1 in
 677   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 678               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 679 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 680   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 681               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 682                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 683 }
 684
 685 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 686                               "movaps", SSEPackedSingle>, TB, VEX;
 687 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 688                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 689 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 690                               "movups", SSEPackedSingle>, TB, VEX;
 691 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 692                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 693
 694 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 695                               "movaps", SSEPackedSingle>, TB, VEX;
 696 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 697                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 698 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 699                               "movups", SSEPackedSingle>, TB, VEX;
 700 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 701                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 702 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 703                               "movaps", SSEPackedSingle>, TB;
 704 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 705                               "movapd", SSEPackedDouble>, TB, OpSize;
 706 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 707                               "movups", SSEPackedSingle>, TB;
 708 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 709                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 710
 711 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 712                    "movaps\t{$src, $dst|$dst, $src}",
 713                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 714 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 715                    "movapd\t{$src, $dst|$dst, $src}",
 716                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 717 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 718                    "movups\t{$src, $dst|$dst, $src}",
 719                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 720 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 721                    "movupd\t{$src, $dst|$dst, $src}",
 722                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 723 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 724                    "movaps\t{$src, $dst|$dst, $src}",
 725                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 726 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 727                    "movapd\t{$src, $dst|$dst, $src}",
 728                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 729 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 730                    "movups\t{$src, $dst|$dst, $src}",
 731                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 732 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 733                    "movupd\t{$src, $dst|$dst, $src}",
 734                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 735
 736 // For disassembler
 737 let isCodeGenOnly = 1 in {
 738   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 739                           (ins VR128:$src),
 740                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 741   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 742                            (ins VR128:$src),
 743                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 744   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 745                            (ins VR128:$src),
 746                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 747   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 748                            (ins VR128:$src),
 749                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 750   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 751                             (ins VR256:$src),
 752                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 753   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 754                             (ins VR256:$src),
 755                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 756   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 757                             (ins VR256:$src),
 758                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 759   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 760                             (ins VR256:$src),
 761                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 762 }
 763
 764 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 765 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 766           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 767
 768 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 769 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 770           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 771
 772 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 773                    "movaps\t{$src, $dst|$dst, $src}",
 774                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 775 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 776                    "movapd\t{$src, $dst|$dst, $src}",
 777                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 778 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 779                    "movups\t{$src, $dst|$dst, $src}",
 780                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 781 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 782                    "movupd\t{$src, $dst|$dst, $src}",
 783                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 784
 785 // For disassembler
 786 let isCodeGenOnly = 1 in {
 787   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 788                          "movaps\t{$src, $dst|$dst, $src}", []>;
 789   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 790                          "movapd\t{$src, $dst|$dst, $src}", []>;
 791   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 792                          "movups\t{$src, $dst|$dst, $src}", []>;
 793   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 794                          "movupd\t{$src, $dst|$dst, $src}", []>;
 795 }
 796
 797 let Predicates = [HasAVX] in {
 798   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 799             (VMOVUPSmr addr:$dst, VR128:$src)>;
 800   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 801             (VMOVUPDmr addr:$dst, VR128:$src)>;
 802 }
 803
 804 let Predicates = [HasSSE1] in
 805   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 806             (MOVUPSmr addr:$dst, VR128:$src)>;
 807 let Predicates = [HasSSE2] in
 808   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 809             (MOVUPDmr addr:$dst, VR128:$src)>;
 810
 811 // Use movaps / movups for SSE integer load / store (one byte shorter).
 812 // The instructions selected below are then converted to MOVDQA/MOVDQU
 813 // during the SSE domain pass.
 814 let Predicates = [HasSSE1] in {
 815   def : Pat<(alignedloadv4i32 addr:$src),
 816             (MOVAPSrm addr:$src)>;
 817   def : Pat<(loadv4i32 addr:$src),
 818             (MOVUPSrm addr:$src)>;
 819   def : Pat<(alignedloadv2i64 addr:$src),
 820             (MOVAPSrm addr:$src)>;
 821   def : Pat<(loadv2i64 addr:$src),
 822             (MOVUPSrm addr:$src)>;
 823
 824   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 825             (MOVAPSmr addr:$dst, VR128:$src)>;
 826   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 827             (MOVAPSmr addr:$dst, VR128:$src)>;
 828   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 829             (MOVAPSmr addr:$dst, VR128:$src)>;
 830   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 831             (MOVAPSmr addr:$dst, VR128:$src)>;
 832   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 833             (MOVUPSmr addr:$dst, VR128:$src)>;
 834   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 835             (MOVUPSmr addr:$dst, VR128:$src)>;
 836   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 837             (MOVUPSmr addr:$dst, VR128:$src)>;
 838   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 839             (MOVUPSmr addr:$dst, VR128:$src)>;
 840 }
 841
 842 // Use vmovaps/vmovups for AVX integer load/store.
 843 let Predicates = [HasAVX] in {
 844   // 128-bit load/store
 845   def : Pat<(alignedloadv4i32 addr:$src),
 846             (VMOVAPSrm addr:$src)>;
 847   def : Pat<(loadv4i32 addr:$src),
 848             (VMOVUPSrm addr:$src)>;
 849   def : Pat<(alignedloadv2i64 addr:$src),
 850             (VMOVAPSrm addr:$src)>;
 851   def : Pat<(loadv2i64 addr:$src),
 852             (VMOVUPSrm addr:$src)>;
 853
 854   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 855             (VMOVAPSmr addr:$dst, VR128:$src)>;
 856   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 857             (VMOVAPSmr addr:$dst, VR128:$src)>;
 858   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 859             (VMOVAPSmr addr:$dst, VR128:$src)>;
 860   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 861             (VMOVAPSmr addr:$dst, VR128:$src)>;
 862   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 863             (VMOVUPSmr addr:$dst, VR128:$src)>;
 864   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 865             (VMOVUPSmr addr:$dst, VR128:$src)>;
 866   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 867             (VMOVUPSmr addr:$dst, VR128:$src)>;
 868   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 869             (VMOVUPSmr addr:$dst, VR128:$src)>;
 870
 871   // 256-bit load/store
 872   def : Pat<(alignedloadv4i64 addr:$src),
 873             (VMOVAPSYrm addr:$src)>;
 874   def : Pat<(loadv4i64 addr:$src),
 875             (VMOVUPSYrm addr:$src)>;
 876   def : Pat<(alignedloadv8i32 addr:$src),
 877             (VMOVAPSYrm addr:$src)>;
 878   def : Pat<(loadv8i32 addr:$src),
 879             (VMOVUPSYrm addr:$src)>;
 880   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 881             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 882   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 883             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 884   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 885             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 886   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 887             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 888   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 889             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 890   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 891             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 892   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 893             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 894   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 895             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 896 }
 897
 898 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 899 // bits are disregarded. FIXME: Set encoding to pseudo!
 900 let neverHasSideEffects = 1 in {
 901 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 902                      "movaps\t{$src, $dst|$dst, $src}", []>;
 903 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 904                      "movapd\t{$src, $dst|$dst, $src}", []>;
 905 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 906                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 907 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 908                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 909 }
 910
 911 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 912 // bits are disregarded. FIXME: Set encoding to pseudo!
 913 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 914 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 915                      "movaps\t{$src, $dst|$dst, $src}",
 916                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 917 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 918                      "movapd\t{$src, $dst|$dst, $src}",
 919                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 920 let isCodeGenOnly = 1 in {
 921   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 922                          "movaps\t{$src, $dst|$dst, $src}",
 923                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 924   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 925                          "movapd\t{$src, $dst|$dst, $src}",
 926                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 927 }
 928 }
 929
 930 //===----------------------------------------------------------------------===//
 931 // SSE 1 & 2 - Move Low packed FP Instructions
 932 //===----------------------------------------------------------------------===//
 933
 934 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 935                                  PatFrag mov_frag, string base_opc,
 936                                  string asm_opr> {
 937   def PSrm : PI<opc, MRMSrcMem,
 938          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 939          !strconcat(base_opc, "s", asm_opr),
 940      [(set RC:$dst,
 941        (mov_frag RC:$src1,
 942               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 943               SSEPackedSingle>, TB;
 944
 945   def PDrm : PI<opc, MRMSrcMem,
 946          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 947          !strconcat(base_opc, "d", asm_opr),
 948      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 949                               (scalar_to_vector (loadf64 addr:$src2)))))],
 950               SSEPackedDouble>, TB, OpSize;
 951 }
 952
 953 let AddedComplexity = 20 in {
 954   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 955                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 956 }
 957 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 958   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 959                                    "\t{$src2, $dst|$dst, $src2}">;
 960 }
 961
 962 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 963                    "movlps\t{$src, $dst|$dst, $src}",
 964                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 965                                  (iPTR 0))), addr:$dst)]>, VEX;
 966 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 967                    "movlpd\t{$src, $dst|$dst, $src}",
 968                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 969                                  (iPTR 0))), addr:$dst)]>, VEX;
 970 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 971                    "movlps\t{$src, $dst|$dst, $src}",
 972                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 973                                  (iPTR 0))), addr:$dst)]>;
 974 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 975                    "movlpd\t{$src, $dst|$dst, $src}",
 976                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 977                                  (iPTR 0))), addr:$dst)]>;
 978
 979 let Predicates = [HasAVX] in {
 980   let AddedComplexity = 20 in {
 981     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 982     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 983               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 984     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 985               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 986     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 987     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 988               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 989     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 990               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 991   }
 992
 993   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 994   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 995             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 996   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 997                                  VR128:$src2)), addr:$src1),
 998             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 999
1000   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1001   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1002             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1003   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1004             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1005
1006   // Shuffle with VMOVLPS
1007   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1008             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1009   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1010             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1011   def : Pat<(X86Movlps VR128:$src1,
1012                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1013             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1014
1015   // Shuffle with VMOVLPD
1016   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1017             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1018   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1019             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1020   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1021                               (scalar_to_vector (loadf64 addr:$src2)))),
1022             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1023
1024   // Store patterns
1025   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1026                    addr:$src1),
1027             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1028   def : Pat<(store (v4i32 (X86Movlps
1029                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1030             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1031   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1032                    addr:$src1),
1033             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1034   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1035                    addr:$src1),
1036             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1037 }
1038
1039 let Predicates = [HasSSE1] in {
1040   let AddedComplexity = 20 in {
1041     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1042     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1043               (MOVLPSrm VR128:$src1, addr:$src2)>;
1044     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1045               (MOVLPSrm VR128:$src1, addr:$src2)>;
1046   }
1047
1048   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1049   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1050                                  (iPTR 0))), addr:$src1),
1051             (MOVLPSmr addr:$src1, VR128:$src2)>;
1052   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1053             (MOVLPSmr addr:$src1, VR128:$src2)>;
1054   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1055                                  VR128:$src2)), addr:$src1),
1056             (MOVLPSmr addr:$src1, VR128:$src2)>;
1057
1058   // Shuffle with MOVLPS
1059   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1060             (MOVLPSrm VR128:$src1, addr:$src2)>;
1061   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1062             (MOVLPSrm VR128:$src1, addr:$src2)>;
1063   def : Pat<(X86Movlps VR128:$src1,
1064                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1065             (MOVLPSrm VR128:$src1, addr:$src2)>;
1066   def : Pat<(X86Movlps VR128:$src1,
1067                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1068             (MOVLPSrm VR128:$src1, addr:$src2)>;
1069
1070   // Store patterns
1071   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1072                                       addr:$src1),
1073             (MOVLPSmr addr:$src1, VR128:$src2)>;
1074   def : Pat<(store (v4i32 (X86Movlps
1075                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1076                               addr:$src1),
1077             (MOVLPSmr addr:$src1, VR128:$src2)>;
1078 }
1079
1080 let Predicates = [HasSSE2] in {
1081   let AddedComplexity = 20 in {
1082     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1083     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1084               (MOVLPDrm VR128:$src1, addr:$src2)>;
1085     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1086               (MOVLPDrm VR128:$src1, addr:$src2)>;
1087   }
1088
1089   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1090   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1091             (MOVLPDmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1093             (MOVLPDmr addr:$src1, VR128:$src2)>;
1094
1095   // Shuffle with MOVLPD
1096   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1097             (MOVLPDrm VR128:$src1, addr:$src2)>;
1098   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1099             (MOVLPDrm VR128:$src1, addr:$src2)>;
1100   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1101                               (scalar_to_vector (loadf64 addr:$src2)))),
1102             (MOVLPDrm VR128:$src1, addr:$src2)>;
1103
1104   // Store patterns
1105   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1106                            addr:$src1),
1107             (MOVLPDmr addr:$src1, VR128:$src2)>;
1108   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1109                            addr:$src1),
1110             (MOVLPDmr addr:$src1, VR128:$src2)>;
1111 }
1112
1113 //===----------------------------------------------------------------------===//
1114 // SSE 1 & 2 - Move Hi packed FP Instructions
1115 //===----------------------------------------------------------------------===//
1116
1117 let AddedComplexity = 20 in {
1118   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1119                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1120 }
1121 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1122   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1123                                    "\t{$src2, $dst|$dst, $src2}">;
1124 }
1125
1126 // v2f64 extract element 1 is always custom lowered to unpack high to low
1127 // and extract element 0 so the non-store version isn't too horrible.
1128 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1129                    "movhps\t{$src, $dst|$dst, $src}",
1130                    [(store (f64 (vector_extract
1131                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1132                                          (undef)), (iPTR 0))), addr:$dst)]>,
1133                    VEX;
1134 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1135                    "movhpd\t{$src, $dst|$dst, $src}",
1136                    [(store (f64 (vector_extract
1137                                  (v2f64 (unpckh VR128:$src, (undef))),
1138                                  (iPTR 0))), addr:$dst)]>,
1139                    VEX;
1140 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1141                    "movhps\t{$src, $dst|$dst, $src}",
1142                    [(store (f64 (vector_extract
1143                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1144                                          (undef)), (iPTR 0))), addr:$dst)]>;
1145 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1146                    "movhpd\t{$src, $dst|$dst, $src}",
1147                    [(store (f64 (vector_extract
1148                                  (v2f64 (unpckh VR128:$src, (undef))),
1149                                  (iPTR 0))), addr:$dst)]>;
1150
1151 let Predicates = [HasAVX] in {
1152   // VMOVHPS patterns
1153   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1154             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1155   def : Pat<(X86Movlhps VR128:$src1,
1156                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1157             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1158   def : Pat<(X86Movlhps VR128:$src1,
1159                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1160             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1161
1162   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1163   // is during lowering, where it's not possible to recognize the load fold cause
1164   // it has two uses through a bitcast. One use disappears at isel time and the
1165   // fold opportunity reappears.
1166   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1167                       (scalar_to_vector (loadf64 addr:$src2)))),
1168             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1169
1170   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1171   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1172                       (scalar_to_vector (loadf64 addr:$src2)))),
1173             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1174
1175   // Store patterns
1176   def : Pat<(store (f64 (vector_extract
1177             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1178             (VMOVHPSmr addr:$dst, VR128:$src)>;
1179   def : Pat<(store (f64 (vector_extract
1180             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1181             (VMOVHPDmr addr:$dst, VR128:$src)>;
1182 }
1183
1184 let Predicates = [HasSSE1] in {
1185   // MOVHPS patterns
1186   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1187             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1188   def : Pat<(X86Movlhps VR128:$src1,
1189                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1190             (MOVHPSrm VR128:$src1, addr:$src2)>;
1191   def : Pat<(X86Movlhps VR128:$src1,
1192                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1193             (MOVHPSrm VR128:$src1, addr:$src2)>;
1194
1195   // Store patterns
1196   def : Pat<(store (f64 (vector_extract
1197             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1198             (MOVHPSmr addr:$dst, VR128:$src)>;
1199 }
1200
1201 let Predicates = [HasSSE2] in {
1202   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1203   // is during lowering, where it's not possible to recognize the load fold cause
1204   // it has two uses through a bitcast. One use disappears at isel time and the
1205   // fold opportunity reappears.
1206   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1207                       (scalar_to_vector (loadf64 addr:$src2)))),
1208             (MOVHPDrm VR128:$src1, addr:$src2)>;
1209
1210   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1211   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1212                       (scalar_to_vector (loadf64 addr:$src2)))),
1213             (MOVHPDrm VR128:$src1, addr:$src2)>;
1214
1215   // Store patterns
1216   def : Pat<(store (f64 (vector_extract
1217             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1218             (MOVHPDmr addr:$dst, VR128:$src)>;
1219 }
1220
1221 //===----------------------------------------------------------------------===//
1222 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1223 //===----------------------------------------------------------------------===//
1224
1225 let AddedComplexity = 20 in {
1226   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1227                                        (ins VR128:$src1, VR128:$src2),
1228                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1229                       [(set VR128:$dst,
1230                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1231                       VEX_4V;
1232   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1233                                        (ins VR128:$src1, VR128:$src2),
1234                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1235                       [(set VR128:$dst,
1236                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1237                       VEX_4V;
1238 }
1239 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1240   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1241                                        (ins VR128:$src1, VR128:$src2),
1242                       "movlhps\t{$src2, $dst|$dst, $src2}",
1243                       [(set VR128:$dst,
1244                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1245   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1246                                        (ins VR128:$src1, VR128:$src2),
1247                       "movhlps\t{$src2, $dst|$dst, $src2}",
1248                       [(set VR128:$dst,
1249                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1250 }
1251
1252 let Predicates = [HasAVX] in {
1253   // MOVLHPS patterns
1254   let AddedComplexity = 20 in {
1255     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1256               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1257     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1258               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1259
1260     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1261     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1262               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1263   }
1264   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1265             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1266   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1267             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1268   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1269             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1270
1271   // MOVHLPS patterns
1272   let AddedComplexity = 20 in {
1273     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1274     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1275               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1276
1277     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1278     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1279               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1280     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1281               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1282   }
1283
1284   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1285             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1286   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1287             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1288 }
1289
1290 let Predicates = [HasSSE1] in {
1291   // MOVLHPS patterns
1292   let AddedComplexity = 20 in {
1293     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1294               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1295     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1296               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1297
1298     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1299     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1300               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1301   }
1302   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1303             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1304   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1305             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1306   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1307             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1308
1309   // MOVHLPS patterns
1310   let AddedComplexity = 20 in {
1311     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1312     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1313               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1314
1315     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1316     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1317               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1318     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1319               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1320   }
1321
1322   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1323             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1324   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1325             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1326 }
1327
1328 //===----------------------------------------------------------------------===//
1329 // SSE 1 & 2 - Conversion Instructions
1330 //===----------------------------------------------------------------------===//
1331
1332 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1333                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1334                      string asm> {
1335   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1336                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1337   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1338                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1339 }
1340
1341 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1342                           X86MemOperand x86memop, string asm> {
1343   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1344   let mayLoad = 1 in
1345   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1346 }
1347
1348 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1349                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1350                          string asm, Domain d> {
1351   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1352                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1353   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1354                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1355 }
1356
1357 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1358                           X86MemOperand x86memop, string asm> {
1359   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1360               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1361   let mayLoad = 1 in
1362   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1363               (ins DstRC:$src1, x86memop:$src),
1364               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1365 }
1366
1367 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1368                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1369                                 VEX_LIG;
1370 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1371                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1372                                 VEX_W, VEX_LIG;
1373 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1374                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1375                                 VEX_LIG;
1376 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1377                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1378                                 VEX, VEX_W, VEX_LIG;
1379
1380 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1381 // register, but the same isn't true when only using memory operands,
1382 // provide other assembly "l" and "q" forms to address this explicitly
1383 // where appropriate to do so.
1384 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1385                                   VEX_4V, VEX_LIG;
1386 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1387                                   VEX_4V, VEX_W, VEX_LIG;
1388 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1389                                   VEX_4V, VEX_LIG;
1390 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1391                                   VEX_4V, VEX_LIG;
1392 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1393                                   VEX_4V, VEX_W, VEX_LIG;
1394
1395 let Predicates = [HasAVX] in {
1396   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1397             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1398   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1399             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1400   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1401             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1402   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1403             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1404
1405   def : Pat<(f32 (sint_to_fp GR32:$src)),
1406             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1407   def : Pat<(f32 (sint_to_fp GR64:$src)),
1408             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1409   def : Pat<(f64 (sint_to_fp GR32:$src)),
1410             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1411   def : Pat<(f64 (sint_to_fp GR64:$src)),
1412             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1413 }
1414
1415 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1416                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1417 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1418                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1419 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1420                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1421 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1422                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1423 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1424                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1425 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1426                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1427 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1428                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1429 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1430                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1431
1432 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1433 // and/or XMM operand(s).
1434
1435 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1436                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1437                          string asm> {
1438   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1439               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1440               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1441   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1442               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1443               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1444 }
1445
1446 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1447                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1448                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1449   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1450               !if(Is2Addr,
1451                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1452                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1453               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1454   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1455               (ins DstRC:$src1, x86memop:$src2),
1456               !if(Is2Addr,
1457                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1458                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1459               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1460 }
1461
1462 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1463                       f128mem, load, "cvtsd2si">, XD, VEX;
1464 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1465                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1466                       XD, VEX, VEX_W;
1467
1468 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1469 // Get rid of this hack or rename the intrinsics, there are several
1470 // intructions that only match with the intrinsic form, why create duplicates
1471 // to let them be recognized by the assembler?
1472 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1473                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1474 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1475                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1476                       VEX_LIG;
1477
1478 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1479                 f128mem, load, "cvtsd2si{l}">, XD;
1480 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1481                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1482
1483
1484 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1485           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1486 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1487           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1488           VEX_W;
1489 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1490           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1491 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1492           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1493           VEX_4V, VEX_W;
1494
1495 let Constraints = "$src1 = $dst" in {
1496   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1497                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1498                         "cvtsi2ss">, XS;
1499   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1500                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1501                         "cvtsi2ss{q}">, XS, REX_W;
1502   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1503                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1504                         "cvtsi2sd">, XD;
1505   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1506                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1507                         "cvtsi2sd">, XD, REX_W;
1508 }
1509
1510 /// SSE 1 Only
1511
1512 // Aliases for intrinsics
1513 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1514                                     f32mem, load, "cvttss2si">, XS, VEX;
1515 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1516                                     int_x86_sse_cvttss2si64, f32mem, load,
1517                                     "cvttss2si">, XS, VEX, VEX_W;
1518 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1519                                     f128mem, load, "cvttsd2si">, XD, VEX;
1520 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1521                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1522                                     "cvttsd2si">, XD, VEX, VEX_W;
1523 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1524                                     f32mem, load, "cvttss2si">, XS;
1525 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1526                                     int_x86_sse_cvttss2si64, f32mem, load,
1527                                     "cvttss2si{q}">, XS, REX_W;
1528 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1529                                     f128mem, load, "cvttsd2si">, XD;
1530 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1531                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1532                                     "cvttsd2si{q}">, XD, REX_W;
1533
1534 let Pattern = []<dag> in {
1535 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1536                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1537                                VEX, VEX_LIG;
1538 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1539                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1540                                VEX_W, VEX_LIG;
1541 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1542                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1543                                SSEPackedSingle>, TB, VEX;
1544 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1545                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1546                                SSEPackedSingle>, TB, VEX;
1547 }
1548
1549 let Pattern = []<dag> in {
1550 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1551                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1552 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1553                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1554 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1555                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1556                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1557 }
1558
1559 let Predicates = [HasSSE1] in {
1560   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1561             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1562   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1563             (CVTSS2SIrm addr:$src)>;
1564   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1565             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1566   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1567             (CVTSS2SI64rm addr:$src)>;
1568 }
1569
1570 let Predicates = [HasAVX] in {
1571   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1572             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1573   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1574             (VCVTSS2SIrm addr:$src)>;
1575   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1576             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1577   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1578             (VCVTSS2SI64rm addr:$src)>;
1579 }
1580
1581 /// SSE 2 Only
1582
1583 // Convert scalar double to scalar single
1584 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1585                        (ins FR64:$src1, FR64:$src2),
1586                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1587                       VEX_4V, VEX_LIG;
1588 let mayLoad = 1 in
1589 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1590                        (ins FR64:$src1, f64mem:$src2),
1591                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1592                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1593
1594 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1595           Requires<[HasAVX]>;
1596
1597 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1598                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1599                       [(set FR32:$dst, (fround FR64:$src))]>;
1600 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1601                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1602                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1603                   Requires<[HasSSE2, OptForSize]>;
1604
1605 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1606                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1607                       XS, VEX_4V;
1608 let Constraints = "$src1 = $dst" in
1609 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1610                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1611
1612 // Convert scalar single to scalar double
1613 // SSE2 instructions with XS prefix
1614 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1615                     (ins FR32:$src1, FR32:$src2),
1616                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1617                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1618 let mayLoad = 1 in
1619 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1620                     (ins FR32:$src1, f32mem:$src2),
1621                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1622                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1623
1624 let Predicates = [HasAVX] in {
1625   def : Pat<(f64 (fextend FR32:$src)),
1626             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1627   def : Pat<(fextend (loadf32 addr:$src)),
1628             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1629   def : Pat<(extloadf32 addr:$src),
1630             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1631 }
1632
1633 def : Pat<(extloadf32 addr:$src),
1634           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1635           Requires<[HasAVX, OptForSpeed]>;
1636
1637 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1638                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1639                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1640                  Requires<[HasSSE2]>;
1641 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1642                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1643                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1644                  Requires<[HasSSE2, OptForSize]>;
1645
1646 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1647 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1648 // combine.
1649 // Since these loads aren't folded into the fextend, we have to match it
1650 // explicitly here.
1651 def : Pat<(fextend (loadf32 addr:$src)),
1652           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1653 def : Pat<(extloadf32 addr:$src),
1654           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1655
1656 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1657                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1658                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1659                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1660                                        VR128:$src2))]>, XS, VEX_4V,
1661                     Requires<[HasAVX]>;
1662 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1663                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1664                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1665                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1666                                        (load addr:$src2)))]>, XS, VEX_4V,
1667                     Requires<[HasAVX]>;
1668 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1669 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1670                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1671                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1672                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1673                                        VR128:$src2))]>, XS,
1674                     Requires<[HasSSE2]>;
1675 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1676                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1677                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1678                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1679                                        (load addr:$src2)))]>, XS,
1680                     Requires<[HasSSE2]>;
1681 }
1682
1683 // Convert doubleword to packed single/double fp
1684 // SSE2 instructions without OpSize prefix
1685 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1686                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1687                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1688                      TB, VEX, Requires<[HasAVX]>;
1689 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1690                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1691                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1692                                         (bitconvert (memopv2i64 addr:$src))))]>,
1693                      TB, VEX, Requires<[HasAVX]>;
1694 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1695                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1696                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1697                      TB, Requires<[HasSSE2]>;
1698 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1699                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1700                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1701                                         (bitconvert (memopv2i64 addr:$src))))]>,
1702                      TB, Requires<[HasSSE2]>;
1703
1704 // FIXME: why the non-intrinsic version is described as SSE3?
1705 // SSE2 instructions with XS prefix
1706 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1707                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1708                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1709                      XS, VEX, Requires<[HasAVX]>;
1710 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1711                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1712                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1713                                         (bitconvert (memopv2i64 addr:$src))))]>,
1714                      XS, VEX, Requires<[HasAVX]>;
1715 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1716                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1717                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1718                      XS, Requires<[HasSSE2]>;
1719 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1720                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1721                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1722                                         (bitconvert (memopv2i64 addr:$src))))]>,
1723                      XS, Requires<[HasSSE2]>;
1724
1725
1726 // Convert packed single/double fp to doubleword
1727 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1728                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1729 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1730                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1731 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1732                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1733 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1734                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1735 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1736                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1737 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1738                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1739
1740 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1741                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1742                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1743                         VEX;
1744 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1745                          (ins f128mem:$src),
1746                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1747                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1748                                             (memop addr:$src)))]>, VEX;
1749 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1750                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1751                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1752 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1753                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1754                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1755                                             (memop addr:$src)))]>;
1756
1757 // SSE2 packed instructions with XD prefix
1758 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1759                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1760                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1761                      XD, VEX, Requires<[HasAVX]>;
1762 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1763                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1764                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1765                                           (memop addr:$src)))]>,
1766                      XD, VEX, Requires<[HasAVX]>;
1767 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1768                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1769                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1770                      XD, Requires<[HasSSE2]>;
1771 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1772                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1773                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1774                                           (memop addr:$src)))]>,
1775                      XD, Requires<[HasSSE2]>;
1776
1777
1778 // Convert with truncation packed single/double fp to doubleword
1779 // SSE2 packed instructions with XS prefix
1780 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1781                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1782 let mayLoad = 1 in
1783 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1784                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1785 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1786                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1787 let mayLoad = 1 in
1788 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1789                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1790 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1791                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1792                       [(set VR128:$dst,
1793                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1794 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1795                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1796                       [(set VR128:$dst,
1797                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1798
1799 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1801                         [(set VR128:$dst,
1802                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1803                       XS, VEX, Requires<[HasAVX]>;
1804 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1805                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1806                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1807                                            (memop addr:$src)))]>,
1808                       XS, VEX, Requires<[HasAVX]>;
1809
1810 let Predicates = [HasSSE2] in {
1811   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1812             (Int_CVTDQ2PSrr VR128:$src)>;
1813   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1814             (CVTTPS2DQrr VR128:$src)>;
1815 }
1816
1817 let Predicates = [HasAVX] in {
1818   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1819             (Int_VCVTDQ2PSrr VR128:$src)>;
1820   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1821             (VCVTTPS2DQrr VR128:$src)>;
1822   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1823             (VCVTDQ2PSYrr VR256:$src)>;
1824   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1825             (VCVTTPS2DQYrr VR256:$src)>;
1826 }
1827
1828 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1829                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1830                         [(set VR128:$dst,
1831                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1832 let isCodeGenOnly = 1 in
1833 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1834                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1835                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1836                                                (memop addr:$src)))]>, VEX;
1837 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1838                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1839                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1840 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1841                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1842                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1843                                         (memop addr:$src)))]>;
1844
1845 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1846 // register, but the same isn't true when using memory operands instead.
1847 // Provide other assembly rr and rm forms to address this explicitly.
1848 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1849                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1850
1851 // XMM only
1852 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1853                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1854 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1855                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1856
1857 // YMM only
1858 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1859                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1860 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1861                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1862
1863 // Convert packed single to packed double
1864 let Predicates = [HasAVX] in {
1865                   // SSE2 instructions without OpSize prefix
1866 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1867                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1868 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1869                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1870 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1871                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1872 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1873                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1874 }
1875 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1876                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1877 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1878                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1879
1880 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1881                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1882                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1883                      TB, VEX, Requires<[HasAVX]>;
1884 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1885                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1886                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1887                                           (load addr:$src)))]>,
1888                      TB, VEX, Requires<[HasAVX]>;
1889 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1890                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1891                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1892                      TB, Requires<[HasSSE2]>;
1893 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1894                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1895                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1896                                           (load addr:$src)))]>,
1897                      TB, Requires<[HasSSE2]>;
1898
1899 // Convert packed double to packed single
1900 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1901 // register, but the same isn't true when using memory operands instead.
1902 // Provide other assembly rr and rm forms to address this explicitly.
1903 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1904                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1905 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1906                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1907
1908 // XMM only
1909 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1910                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1911 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1912                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1913
1914 // YMM only
1915 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1916                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1917 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1918                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1919 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1920                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1921 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1922                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1923
1924
1925 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1926                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1927                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1928 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1929                          (ins f128mem:$src),
1930                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1931                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1932                                             (memop addr:$src)))]>;
1933 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1934                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1935                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1936 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1937                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1938                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1939                                             (memop addr:$src)))]>;
1940
1941 // AVX 256-bit register conversion intrinsics
1942 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1943 // whenever possible to avoid declaring two versions of each one.
1944 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1945           (VCVTDQ2PSYrr VR256:$src)>;
1946 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1947           (VCVTDQ2PSYrm addr:$src)>;
1948
1949 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1950           (VCVTPD2PSYrr VR256:$src)>;
1951 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1952           (VCVTPD2PSYrm addr:$src)>;
1953
1954 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1955           (VCVTPS2DQYrr VR256:$src)>;
1956 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1957           (VCVTPS2DQYrm addr:$src)>;
1958
1959 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1960           (VCVTPS2PDYrr VR128:$src)>;
1961 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1962           (VCVTPS2PDYrm addr:$src)>;
1963
1964 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1965           (VCVTTPD2DQYrr VR256:$src)>;
1966 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1967           (VCVTTPD2DQYrm addr:$src)>;
1968
1969 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1970           (VCVTTPS2DQYrr VR256:$src)>;
1971 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1972           (VCVTTPS2DQYrm addr:$src)>;
1973
1974 // Match fround and fextend for 128/256-bit conversions
1975 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1976           (VCVTPD2PSYrr VR256:$src)>;
1977 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1978           (VCVTPD2PSYrm addr:$src)>;
1979
1980 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1981           (VCVTPS2PDYrr VR128:$src)>;
1982 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1983           (VCVTPS2PDYrm addr:$src)>;
1984
1985 //===----------------------------------------------------------------------===//
1986 // SSE 1 & 2 - Compare Instructions
1987 //===----------------------------------------------------------------------===//
1988
1989 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1990 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1991                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1992                             string asm, string asm_alt> {
1993   def rr : SIi8<0xC2, MRMSrcReg,
1994                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1995                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1996   def rm : SIi8<0xC2, MRMSrcMem,
1997                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
1998                 [(set RC:$dst, (OpNode (VT RC:$src1),
1999                                          (ld_frag addr:$src2), imm:$cc))]>;
2000
2001   // Accept explicit immediate argument form instead of comparison code.
2002   let neverHasSideEffects = 1 in {
2003     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2004                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2005     let mayLoad = 1 in
2006     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2007                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2008   }
2009 }
2010
2011 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2012                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2013                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2014                  XS, VEX_4V, VEX_LIG;
2015 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2016                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2017                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2018                  XD, VEX_4V, VEX_LIG;
2019
2020 let Constraints = "$src1 = $dst" in {
2021   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2022                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2023                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2024                   XS;
2025   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2026                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2027                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2028                   XD;
2029 }
2030
2031 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2032                          Intrinsic Int, string asm> {
2033   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2034                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2035                         [(set VR128:$dst, (Int VR128:$src1,
2036                                                VR128:$src, imm:$cc))]>;
2037   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2038                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2039                         [(set VR128:$dst, (Int VR128:$src1,
2040                                                (load addr:$src), imm:$cc))]>;
2041 }
2042
2043 // Aliases to match intrinsics which expect XMM operand(s).
2044 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2045                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2046                      XS, VEX_4V;
2047 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2048                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2049                      XD, VEX_4V;
2050 let Constraints = "$src1 = $dst" in {
2051   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2052                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2053   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2054                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2055 }
2056
2057
2058 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2059 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2060                             ValueType vt, X86MemOperand x86memop,
2061                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2062   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2063                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2064                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2065   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2066                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2067                      [(set EFLAGS, (OpNode (vt RC:$src1),
2068                                            (ld_frag addr:$src2)))], d>;
2069 }
2070
2071 let Defs = [EFLAGS] in {
2072   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2073                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2074   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2075                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2076                                   VEX_LIG;
2077   let Pattern = []<dag> in {
2078     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2079                                     "comiss", SSEPackedSingle>, TB, VEX,
2080                                     VEX_LIG;
2081     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2082                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2083                                     VEX_LIG;
2084   }
2085
2086   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2087                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2088   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2089                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2090
2091   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2092                             load, "comiss", SSEPackedSingle>, TB, VEX;
2093   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2094                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2095   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2096                                   "ucomiss", SSEPackedSingle>, TB;
2097   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2098                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2099
2100   let Pattern = []<dag> in {
2101     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2102                                     "comiss", SSEPackedSingle>, TB;
2103     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2104                                     "comisd", SSEPackedDouble>, TB, OpSize;
2105   }
2106
2107   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2108                               load, "ucomiss", SSEPackedSingle>, TB;
2109   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2110                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2111
2112   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2113                                   "comiss", SSEPackedSingle>, TB;
2114   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2115                                   "comisd", SSEPackedDouble>, TB, OpSize;
2116 } // Defs = [EFLAGS]
2117
2118 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2119 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2120                             Intrinsic Int, string asm, string asm_alt,
2121                             Domain d> {
2122   let isAsmParserOnly = 1 in {
2123     def rri : PIi8<0xC2, MRMSrcReg,
2124                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2125                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2126     def rmi : PIi8<0xC2, MRMSrcMem,
2127                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2128                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2129   }
2130
2131   // Accept explicit immediate argument form instead of comparison code.
2132   def rri_alt : PIi8<0xC2, MRMSrcReg,
2133              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2134              asm_alt, [], d>;
2135   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2136              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2137              asm_alt, [], d>;
2138 }
2139
2140 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2141                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2142                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2143                SSEPackedSingle>, TB, VEX_4V;
2144 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2145                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2146                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2147                SSEPackedDouble>, TB, OpSize, VEX_4V;
2148 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2149                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2150                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2151                SSEPackedSingle>, TB, VEX_4V;
2152 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2153                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2154                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2155                SSEPackedDouble>, TB, OpSize, VEX_4V;
2156 let Constraints = "$src1 = $dst" in {
2157   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2158                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2159                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2160                  SSEPackedSingle>, TB;
2161   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2162                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2163                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2164                  SSEPackedDouble>, TB, OpSize;
2165 }
2166
2167 let Predicates = [HasSSE1] in {
2168 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2169           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2170 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2171           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2172 }
2173
2174 let Predicates = [HasSSE2] in {
2175 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2176           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2177 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2178           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2179 }
2180
2181 let Predicates = [HasAVX] in {
2182 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2183           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2184 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2185           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2186 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2187           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2188 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2189           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2190
2191 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2192           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2193 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2194           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2195 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2196           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2197 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2198           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2199 }
2200
2201 //===----------------------------------------------------------------------===//
2202 // SSE 1 & 2 - Shuffle Instructions
2203 //===----------------------------------------------------------------------===//
2204
2205 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2206 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2207                          ValueType vt, string asm, PatFrag mem_frag,
2208                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2209   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2210                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2211                    [(set RC:$dst, (vt (shufp:$src3
2212                             RC:$src1, (mem_frag addr:$src2))))], d>;
2213   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2214     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2215                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2216                    [(set RC:$dst,
2217                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2218 }
2219
2220 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2221            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2222            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2223 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2224            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2225            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2226 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2227            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2228            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2229 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2230            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2231            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2232
2233 let Constraints = "$src1 = $dst" in {
2234   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2235                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2236                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2237                     TB;
2238   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2239                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2240                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2241 }
2242
2243 let Predicates = [HasSSE1] in {
2244   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2245                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2246             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2247   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2248             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2249   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2250                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2251             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2252   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2253             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2254   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2255   // fall back to this for SSE1)
2256   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2257             (SHUFPSrri VR128:$src2, VR128:$src1,
2258                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2259   // Special unary SHUFPSrri case.
2260   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2261             (SHUFPSrri VR128:$src1, VR128:$src1,
2262                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2263 }
2264
2265 let Predicates = [HasSSE2] in {
2266   // Special binary v4i32 shuffle cases with SHUFPS.
2267   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2268             (SHUFPSrri VR128:$src1, VR128:$src2,
2269                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2270   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2271                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2272             (SHUFPSrmi VR128:$src1, addr:$src2,
2273                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2274   // Special unary SHUFPDrri cases.
2275   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2276             (SHUFPDrri VR128:$src1, VR128:$src1,
2277                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2278   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2279             (SHUFPDrri VR128:$src1, VR128:$src1,
2280                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2281   // Special binary v2i64 shuffle cases using SHUFPDrri.
2282   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2283             (SHUFPDrri VR128:$src1, VR128:$src2,
2284                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2285   // Generic SHUFPD patterns
2286   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2287                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2288             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2289   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2290             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2291   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2292             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2293 }
2294
2295 let Predicates = [HasAVX] in {
2296   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2297                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2298             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2299   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2300             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2301   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2302                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2303             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2304   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2305             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2306   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2307   // fall back to this for SSE1)
2308   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2309             (VSHUFPSrri VR128:$src2, VR128:$src1,
2310                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2311   // Special unary SHUFPSrri case.
2312   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2313             (VSHUFPSrri VR128:$src1, VR128:$src1,
2314                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2315   // Special binary v4i32 shuffle cases with SHUFPS.
2316   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2317             (VSHUFPSrri VR128:$src1, VR128:$src2,
2318                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2319   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2320                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2321             (VSHUFPSrmi VR128:$src1, addr:$src2,
2322                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2323   // Special unary SHUFPDrri cases.
2324   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2325             (VSHUFPDrri VR128:$src1, VR128:$src1,
2326                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2327   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2328             (VSHUFPDrri VR128:$src1, VR128:$src1,
2329                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2330   // Special binary v2i64 shuffle cases using SHUFPDrri.
2331   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2332             (VSHUFPDrri VR128:$src1, VR128:$src2,
2333                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2334
2335   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2336                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2337             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2338   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2339             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2340   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2341             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2342
2343   // 256-bit patterns
2344   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2345             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2346   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2347                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2348             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2349
2350   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2351             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2352   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2353                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2354             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2355
2356   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2357             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2358   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2359                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2360             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2361
2362   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2363             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2364   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2365                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2366             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2367 }
2368
2369 //===----------------------------------------------------------------------===//
2370 // SSE 1 & 2 - Unpack Instructions
2371 //===----------------------------------------------------------------------===//
2372
2373 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2374 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2375                                    PatFrag mem_frag, RegisterClass RC,
2376                                    X86MemOperand x86memop, string asm,
2377                                    Domain d> {
2378     def rr : PI<opc, MRMSrcReg,
2379                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2380                 asm, [(set RC:$dst,
2381                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2382     def rm : PI<opc, MRMSrcMem,
2383                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2384                 asm, [(set RC:$dst,
2385                            (vt (OpNode RC:$src1,
2386                                        (mem_frag addr:$src2))))], d>;
2387 }
2388
2389 let AddedComplexity = 10 in {
2390   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2391         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2392                        SSEPackedSingle>, TB, VEX_4V;
2393   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2394         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2395                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2396   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2397         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2398                        SSEPackedSingle>, TB, VEX_4V;
2399   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2400         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2401                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2402
2403   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2404         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2405                        SSEPackedSingle>, TB, VEX_4V;
2406   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2407         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2408                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2409   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2410         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2411                        SSEPackedSingle>, TB, VEX_4V;
2412   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2413         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2414                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2415
2416   let Constraints = "$src1 = $dst" in {
2417     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2418           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2419                          SSEPackedSingle>, TB;
2420     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2421           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2422                          SSEPackedDouble>, TB, OpSize;
2423     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2424           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2425                          SSEPackedSingle>, TB;
2426     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2427           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2428                          SSEPackedDouble>, TB, OpSize;
2429   } // Constraints = "$src1 = $dst"
2430 } // AddedComplexity
2431
2432 let Predicates = [HasSSE1] in {
2433   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2434             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2435   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2436             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2437   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2438             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2439   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2440             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2441 }
2442
2443 let Predicates = [HasSSE2] in {
2444   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2445             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2446   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2447             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2448   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2449             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2450   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2451             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2452
2453   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2454   // problem is during lowering, where it's not possible to recognize the load
2455   // fold cause it has two uses through a bitcast. One use disappears at isel
2456   // time and the fold opportunity reappears.
2457   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2458             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2459
2460   let AddedComplexity = 10 in
2461   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2462             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2463 }
2464
2465 let Predicates = [HasAVX] in {
2466   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2467             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2468   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2469             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2470   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2471             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2472   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2473             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2474
2475   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2476             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2477   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2478             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2479   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2480             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2481   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2482             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2483   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2484             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2485   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2486             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2487   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2488             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2489   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2490             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2491
2492   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2493             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2494   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2495             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2496   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2497             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2498   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2499             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2500
2501   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2502             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2503   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2504             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2505   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2506             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2507   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2508             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2509   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2510             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2511   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2512             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2513   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2514             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2515   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2516             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2517
2518   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2519   // problem is during lowering, where it's not possible to recognize the load
2520   // fold cause it has two uses through a bitcast. One use disappears at isel
2521   // time and the fold opportunity reappears.
2522   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2523             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2524   let AddedComplexity = 10 in
2525   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2526             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2527 }
2528
2529 //===----------------------------------------------------------------------===//
2530 // SSE 1 & 2 - Extract Floating-Point Sign mask
2531 //===----------------------------------------------------------------------===//
2532
2533 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2534 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2535                                 Domain d> {
2536   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2537                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2538                      [(set GR32:$dst, (Int RC:$src))], d>;
2539   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2540                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2541 }
2542
2543 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2544                                      SSEPackedSingle>, TB;
2545 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2546                                      SSEPackedDouble>, TB, OpSize;
2547
2548 def : Pat<(i32 (X86fgetsign FR32:$src)),
2549           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2550                                        sub_ss))>, Requires<[HasSSE1]>;
2551 def : Pat<(i64 (X86fgetsign FR32:$src)),
2552           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2553                                        sub_ss))>, Requires<[HasSSE1]>;
2554 def : Pat<(i32 (X86fgetsign FR64:$src)),
2555           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2556                                        sub_sd))>, Requires<[HasSSE2]>;
2557 def : Pat<(i64 (X86fgetsign FR64:$src)),
2558           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2559                                        sub_sd))>, Requires<[HasSSE2]>;
2560
2561 let Predicates = [HasAVX] in {
2562   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2563                                         "movmskps", SSEPackedSingle>, TB, VEX;
2564   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2565                                         "movmskpd", SSEPackedDouble>, TB,
2566                                         OpSize, VEX;
2567   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2568                                         "movmskps", SSEPackedSingle>, TB, VEX;
2569   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2570                                         "movmskpd", SSEPackedDouble>, TB,
2571                                         OpSize, VEX;
2572
2573   def : Pat<(i32 (X86fgetsign FR32:$src)),
2574             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2575                                           sub_ss))>;
2576   def : Pat<(i64 (X86fgetsign FR32:$src)),
2577             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2578                                           sub_ss))>;
2579   def : Pat<(i32 (X86fgetsign FR64:$src)),
2580             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2581                                           sub_sd))>;
2582   def : Pat<(i64 (X86fgetsign FR64:$src)),
2583             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2584                                           sub_sd))>;
2585
2586   // Assembler Only
2587   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2588              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2589   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2590              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2591              OpSize, VEX;
2592   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2593              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2594   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2595              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2596              OpSize, VEX;
2597 }
2598
2599 //===----------------------------------------------------------------------===//
2600 // SSE 1 & 2 - Logical Instructions
2601 //===----------------------------------------------------------------------===//
2602
2603 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2604 ///
2605 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2606                                        SDNode OpNode> {
2607   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2608               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2609
2610   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2611         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2612
2613   let Constraints = "$src1 = $dst" in {
2614     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2615                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2616
2617     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2618                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2619   }
2620 }
2621
2622 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2623 let mayLoad = 0 in {
2624   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2625   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2626   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2627 }
2628
2629 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2630   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2631
2632 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2633 ///
2634 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2635                                    SDNode OpNode> {
2636   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2637   // are all promoted to v2i64, and the patterns are covered by the int
2638   // version. This is needed in SSE only, because v2i64 isn't supported on
2639   // SSE1, but only on SSE2.
2640   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2641        !strconcat(OpcodeStr, "ps"), f128mem, [],
2642        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2643                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2644
2645   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2646        !strconcat(OpcodeStr, "pd"), f128mem,
2647        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2648                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2649        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2650                                  (memopv2i64 addr:$src2)))], 0>,
2651                                                  TB, OpSize, VEX_4V;
2652   let Constraints = "$src1 = $dst" in {
2653     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2654          !strconcat(OpcodeStr, "ps"), f128mem,
2655          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2656          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2657                                    (memopv2i64 addr:$src2)))]>, TB;
2658
2659     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2660          !strconcat(OpcodeStr, "pd"), f128mem,
2661          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2662                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2663          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2664                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2665   }
2666 }
2667
2668 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2669 ///
2670 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2671                                      SDNode OpNode> {
2672     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2673           !strconcat(OpcodeStr, "ps"), f256mem,
2674           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2675           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2676                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2677
2678     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2679           !strconcat(OpcodeStr, "pd"), f256mem,
2680           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2681                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2682           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2683                                     (memopv4i64 addr:$src2)))], 0>,
2684                                     TB, OpSize, VEX_4V;
2685 }
2686
2687 // AVX 256-bit packed logical ops forms
2688 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2689 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2690 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2691 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2692
2693 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2694 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2695 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2696 let isCommutable = 0 in
2697   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2698
2699 //===----------------------------------------------------------------------===//
2700 // SSE 1 & 2 - Arithmetic Instructions
2701 //===----------------------------------------------------------------------===//
2702
2703 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2704 /// vector forms.
2705 ///
2706 /// In addition, we also have a special variant of the scalar form here to
2707 /// represent the associated intrinsic operation.  This form is unlike the
2708 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2709 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2710 ///
2711 /// These three forms can each be reg+reg or reg+mem.
2712 ///
2713
2714 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2715 /// classes below
2716 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2717                                   bit Is2Addr = 1> {
2718   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2719                             OpNode, FR32, f32mem, Is2Addr>, XS;
2720   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2721                             OpNode, FR64, f64mem, Is2Addr>, XD;
2722 }
2723
2724 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2725                                    bit Is2Addr = 1> {
2726   let mayLoad = 0 in {
2727   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2728               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2729   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2730               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2731   }
2732 }
2733
2734 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2735                                     SDNode OpNode> {
2736   let mayLoad = 0 in {
2737     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2738                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2739     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2740                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2741   }
2742 }
2743
2744 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2745                                       bit Is2Addr = 1> {
2746   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2747      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2748   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2749      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2750 }
2751
2752 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2753                                       bit Is2Addr = 1> {
2754   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2755      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2756                                               SSEPackedSingle, Is2Addr>, TB;
2757
2758   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2759      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2760                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2761 }
2762
2763 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2764   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2765      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2766       SSEPackedSingle, 0>, TB;
2767
2768   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2769      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2770       SSEPackedDouble, 0>, TB, OpSize;
2771 }
2772
2773 // Binary Arithmetic instructions
2774 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2775             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2776 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2777             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2778 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2779             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2780 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2781             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2782
2783 let isCommutable = 0 in {
2784   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2785               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2786   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2787               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2788   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2789               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2790   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2791               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2792   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2793               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2794   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2795               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2796               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2797               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2798   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2799               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2800   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2801               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2802               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2803               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2804 }
2805
2806 let Constraints = "$src1 = $dst" in {
2807   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2808              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2809              basic_sse12_fp_binop_s_int<0x58, "add">;
2810   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2811              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2812              basic_sse12_fp_binop_s_int<0x59, "mul">;
2813
2814   let isCommutable = 0 in {
2815     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2816                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2817                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2818     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2819                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2820                basic_sse12_fp_binop_s_int<0x5E, "div">;
2821     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2822                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2823                basic_sse12_fp_binop_s_int<0x5F, "max">,
2824                basic_sse12_fp_binop_p_int<0x5F, "max">;
2825     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2826                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2827                basic_sse12_fp_binop_s_int<0x5D, "min">,
2828                basic_sse12_fp_binop_p_int<0x5D, "min">;
2829   }
2830 }
2831
2832 /// Unop Arithmetic
2833 /// In addition, we also have a special variant of the scalar form here to
2834 /// represent the associated intrinsic operation.  This form is unlike the
2835 /// plain scalar form, in that it takes an entire vector (instead of a
2836 /// scalar) and leaves the top elements undefined.
2837 ///
2838 /// And, we have a special variant form for a full-vector intrinsic form.
2839
2840 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2841 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2842                           SDNode OpNode, Intrinsic F32Int> {
2843   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2844                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2845                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2846   // For scalar unary operations, fold a load into the operation
2847   // only in OptForSize mode. It eliminates an instruction, but it also
2848   // eliminates a whole-register clobber (the load), so it introduces a
2849   // partial register update condition.
2850   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2851                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2852                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2853             Requires<[HasSSE1, OptForSize]>;
2854   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2855                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2856                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2857   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2858                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2859                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2860 }
2861
2862 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2863 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2864   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2865                 !strconcat(OpcodeStr,
2866                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2867   let mayLoad = 1 in
2868   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2869                 !strconcat(OpcodeStr,
2870                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2871   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2872                 (ins ssmem:$src1, VR128:$src2),
2873                 !strconcat(OpcodeStr,
2874                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2875 }
2876
2877 /// sse1_fp_unop_p - SSE1 unops in packed form.
2878 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2879   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2880               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2881               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2882   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2883                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2884                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2885 }
2886
2887 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2888 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2889   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2890               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2891               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2892   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2893                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2894                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2895 }
2896
2897 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2898 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2899                               Intrinsic V4F32Int> {
2900   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2901                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2902                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2903   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2904                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2905                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2906 }
2907
2908 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2909 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2910                                 Intrinsic V4F32Int> {
2911   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2912                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2913                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2914   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2915                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2916                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2917 }
2918
2919 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2920 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2921                           SDNode OpNode, Intrinsic F64Int> {
2922   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2923                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2924                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2925   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2926   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2927                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2928                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2929             Requires<[HasSSE2, OptForSize]>;
2930   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2931                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2932                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2933   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2934                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2935                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2936 }
2937
2938 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2939 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2940   let neverHasSideEffects = 1 in {
2941   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2942                !strconcat(OpcodeStr,
2943                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2944   let mayLoad = 1 in
2945   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2946                !strconcat(OpcodeStr,
2947                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2948   }
2949   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2950                (ins VR128:$src1, sdmem:$src2),
2951                !strconcat(OpcodeStr,
2952                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2953 }
2954
2955 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2956 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2957                           SDNode OpNode> {
2958   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2959               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2960               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2961   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2962                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2963                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2964 }
2965
2966 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2967 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2968   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2969               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2970               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2971   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2972                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2973                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2974 }
2975
2976 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2977 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2978                               Intrinsic V2F64Int> {
2979   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2980                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2981                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2982   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2983                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2984                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2985 }
2986
2987 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2988 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2989                                 Intrinsic V2F64Int> {
2990   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2991                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2992                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2993   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2994                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2995                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2996 }
2997
2998 let Predicates = [HasAVX] in {
2999   // Square root.
3000   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3001                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3002
3003   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3004                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3005                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3006                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3007                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3008                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3009                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3010                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3011                 VEX;
3012
3013   // Reciprocal approximations. Note that these typically require refinement
3014   // in order to obtain suitable precision.
3015   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3016   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3017                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3018                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3019                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3020
3021   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3022   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3023                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3024                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3025                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3026 }
3027
3028 def : Pat<(f32 (fsqrt FR32:$src)),
3029           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3030 def : Pat<(f32 (fsqrt (load addr:$src))),
3031           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3032           Requires<[HasAVX, OptForSize]>;
3033 def : Pat<(f64 (fsqrt FR64:$src)),
3034           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3035 def : Pat<(f64 (fsqrt (load addr:$src))),
3036           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3037           Requires<[HasAVX, OptForSize]>;
3038
3039 def : Pat<(f32 (X86frsqrt FR32:$src)),
3040           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3041 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3042           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3043           Requires<[HasAVX, OptForSize]>;
3044
3045 def : Pat<(f32 (X86frcp FR32:$src)),
3046           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3047 def : Pat<(f32 (X86frcp (load addr:$src))),
3048           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3049           Requires<[HasAVX, OptForSize]>;
3050
3051 let Predicates = [HasAVX] in {
3052   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3053             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3054                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3055                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3056                 sub_ss)>;
3057   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3058             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3059
3060   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3061             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3062                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3063                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3064                 sub_sd)>;
3065   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3066             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3067
3068   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3069             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3070                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3071                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3072                 sub_ss)>;
3073   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3074             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3075
3076   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3077             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3078                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3079                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3080                 sub_ss)>;
3081   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3082             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3083 }
3084
3085 // Square root.
3086 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3087              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3088              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3089              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3090              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3091              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3092
3093 // Reciprocal approximations. Note that these typically require refinement
3094 // in order to obtain suitable precision.
3095 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3096              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3097              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3098 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3099              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3100              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3101
3102 // There is no f64 version of the reciprocal approximation instructions.
3103
3104 //===----------------------------------------------------------------------===//
3105 // SSE 1 & 2 - Non-temporal stores
3106 //===----------------------------------------------------------------------===//
3107
3108 let AddedComplexity = 400 in { // Prefer non-temporal versions
3109   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3110                        (ins f128mem:$dst, VR128:$src),
3111                        "movntps\t{$src, $dst|$dst, $src}",
3112                        [(alignednontemporalstore (v4f32 VR128:$src),
3113                                                  addr:$dst)]>, VEX;
3114   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3115                        (ins f128mem:$dst, VR128:$src),
3116                        "movntpd\t{$src, $dst|$dst, $src}",
3117                        [(alignednontemporalstore (v2f64 VR128:$src),
3118                                                  addr:$dst)]>, VEX;
3119   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3120                         (ins f128mem:$dst, VR128:$src),
3121                         "movntdq\t{$src, $dst|$dst, $src}",
3122                         [(alignednontemporalstore (v2f64 VR128:$src),
3123                                                   addr:$dst)]>, VEX;
3124
3125   let ExeDomain = SSEPackedInt in
3126   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3127                            (ins f128mem:$dst, VR128:$src),
3128                            "movntdq\t{$src, $dst|$dst, $src}",
3129                            [(alignednontemporalstore (v4f32 VR128:$src),
3130                                                      addr:$dst)]>, VEX;
3131
3132   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3133             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3134
3135   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3136                        (ins f256mem:$dst, VR256:$src),
3137                        "movntps\t{$src, $dst|$dst, $src}",
3138                        [(alignednontemporalstore (v8f32 VR256:$src),
3139                                                  addr:$dst)]>, VEX;
3140   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3141                        (ins f256mem:$dst, VR256:$src),
3142                        "movntpd\t{$src, $dst|$dst, $src}",
3143                        [(alignednontemporalstore (v4f64 VR256:$src),
3144                                                  addr:$dst)]>, VEX;
3145   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3146                         (ins f256mem:$dst, VR256:$src),
3147                         "movntdq\t{$src, $dst|$dst, $src}",
3148                         [(alignednontemporalstore (v4f64 VR256:$src),
3149                                                   addr:$dst)]>, VEX;
3150   let ExeDomain = SSEPackedInt in
3151   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3152                       (ins f256mem:$dst, VR256:$src),
3153                       "movntdq\t{$src, $dst|$dst, $src}",
3154                       [(alignednontemporalstore (v8f32 VR256:$src),
3155                                                 addr:$dst)]>, VEX;
3156 }
3157
3158 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3159           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3160 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3161           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3162 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3163           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3164
3165 let AddedComplexity = 400 in { // Prefer non-temporal versions
3166 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3167                     "movntps\t{$src, $dst|$dst, $src}",
3168                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3169 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3170                     "movntpd\t{$src, $dst|$dst, $src}",
3171                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3172
3173 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3174                     "movntdq\t{$src, $dst|$dst, $src}",
3175                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3176
3177 let ExeDomain = SSEPackedInt in
3178 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3179                     "movntdq\t{$src, $dst|$dst, $src}",
3180                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3181
3182 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3183           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3184
3185 // There is no AVX form for instructions below this point
3186 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3187                  "movnti{l}\t{$src, $dst|$dst, $src}",
3188                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3189                TB, Requires<[HasSSE2]>;
3190 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3191                      "movnti{q}\t{$src, $dst|$dst, $src}",
3192                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3193                   TB, Requires<[HasSSE2]>;
3194 }
3195
3196 //===----------------------------------------------------------------------===//
3197 // SSE 1 & 2 - Prefetch and memory fence
3198 //===----------------------------------------------------------------------===//
3199
3200 // Prefetch intrinsic.
3201 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3202     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3203 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3204     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3205 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3206     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3207 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3208     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3209
3210 // Flush cache
3211 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3212                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3213               TB, Requires<[HasSSE2]>;
3214
3215 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3216 // was introduced with SSE2, it's backward compatible.
3217 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3218
3219 // Load, store, and memory fence
3220 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3221                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3222 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3223                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3224 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3225                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3226
3227 def : Pat<(X86SFence), (SFENCE)>;
3228 def : Pat<(X86LFence), (LFENCE)>;
3229 def : Pat<(X86MFence), (MFENCE)>;
3230
3231 //===----------------------------------------------------------------------===//
3232 // SSE 1 & 2 - Load/Store XCSR register
3233 //===----------------------------------------------------------------------===//
3234
3235 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3236                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3237 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3238                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3239
3240 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3241                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3242 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3243                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3244
3245 //===---------------------------------------------------------------------===//
3246 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3247 //===---------------------------------------------------------------------===//
3248
3249 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3250
3251 let neverHasSideEffects = 1 in {
3252 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3253                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3254 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3255                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3256 }
3257 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3258                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3259 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3260                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3261
3262 // For Disassembler
3263 let isCodeGenOnly = 1 in {
3264 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3265                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3266 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3267                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3268 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3269                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3270 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3271                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3272 }
3273
3274 let canFoldAsLoad = 1, mayLoad = 1 in {
3275 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3276                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3277 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3278                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3279 let Predicates = [HasAVX] in {
3280   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3281                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3282   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3283                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3284 }
3285 }
3286
3287 let mayStore = 1 in {
3288 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3289                      (ins i128mem:$dst, VR128:$src),
3290                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3291 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3292                      (ins i256mem:$dst, VR256:$src),
3293                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3294 let Predicates = [HasAVX] in {
3295 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3296                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3297 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3298                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3299 }
3300 }
3301
3302 let neverHasSideEffects = 1 in
3303 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3304                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3305
3306 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3307                    "movdqu\t{$src, $dst|$dst, $src}",
3308                    []>, XS, Requires<[HasSSE2]>;
3309
3310 // For Disassembler
3311 let isCodeGenOnly = 1 in {
3312 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3313                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3314
3315 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3316                        "movdqu\t{$src, $dst|$dst, $src}",
3317                        []>, XS, Requires<[HasSSE2]>;
3318 }
3319
3320 let canFoldAsLoad = 1, mayLoad = 1 in {
3321 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3322                    "movdqa\t{$src, $dst|$dst, $src}",
3323                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3324 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3325                    "movdqu\t{$src, $dst|$dst, $src}",
3326                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3327                  XS, Requires<[HasSSE2]>;
3328 }
3329
3330 let mayStore = 1 in {
3331 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3332                    "movdqa\t{$src, $dst|$dst, $src}",
3333                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3334 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3335                    "movdqu\t{$src, $dst|$dst, $src}",
3336                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3337                  XS, Requires<[HasSSE2]>;
3338 }
3339
3340 // Intrinsic forms of MOVDQU load and store
3341 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3342                        "vmovdqu\t{$src, $dst|$dst, $src}",
3343                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3344                      XS, VEX, Requires<[HasAVX]>;
3345
3346 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3347                        "movdqu\t{$src, $dst|$dst, $src}",
3348                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3349                      XS, Requires<[HasSSE2]>;
3350
3351 } // ExeDomain = SSEPackedInt
3352
3353 let Predicates = [HasAVX] in {
3354   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3355   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3356             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3357 }
3358
3359 //===---------------------------------------------------------------------===//
3360 // SSE2 - Packed Integer Arithmetic Instructions
3361 //===---------------------------------------------------------------------===//
3362
3363 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3364
3365 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3366                             RegisterClass RC, PatFrag memop_frag,
3367                             X86MemOperand x86memop, bit IsCommutable = 0,
3368                             bit Is2Addr = 1> {
3369   let isCommutable = IsCommutable in
3370   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3371        (ins RC:$src1, RC:$src2),
3372        !if(Is2Addr,
3373            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3374            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3375        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3376   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3377        (ins RC:$src1, x86memop:$src2),
3378        !if(Is2Addr,
3379            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3380            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3381        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3382 }
3383
3384 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3385                              string OpcodeStr, Intrinsic IntId,
3386                              Intrinsic IntId2, RegisterClass RC,
3387                              bit Is2Addr = 1> {
3388   // src2 is always 128-bit
3389   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3390        (ins RC:$src1, VR128:$src2),
3391        !if(Is2Addr,
3392            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3393            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3394        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3395   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3396        (ins RC:$src1, i128mem:$src2),
3397        !if(Is2Addr,
3398            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3399            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3400        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3401   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3402        (ins RC:$src1, i32i8imm:$src2),
3403        !if(Is2Addr,
3404            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3405            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3406        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3407 }
3408
3409 /// PDI_binop_rm - Simple SSE2 binary operator.
3410 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3411                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3412                         X86MemOperand x86memop, bit IsCommutable = 0,
3413                         bit Is2Addr = 1> {
3414   let isCommutable = IsCommutable in
3415   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3416        (ins RC:$src1, RC:$src2),
3417        !if(Is2Addr,
3418            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3419            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3420        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3421   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3422        (ins RC:$src1, x86memop:$src2),
3423        !if(Is2Addr,
3424            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3425            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3426        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3427                                      (bitconvert (memop_frag addr:$src2)))))]>;
3428 }
3429 } // ExeDomain = SSEPackedInt
3430
3431 // 128-bit Integer Arithmetic
3432
3433 let Predicates = [HasAVX] in {
3434 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3435                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3436 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3437                             i128mem, 1, 0>, VEX_4V;
3438 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3439                             i128mem, 1, 0>, VEX_4V;
3440 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3441                             i128mem, 1, 0>, VEX_4V;
3442 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3443                             i128mem, 1, 0>, VEX_4V;
3444 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3445                             i128mem, 0, 0>, VEX_4V;
3446 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3447                             i128mem, 0, 0>, VEX_4V;
3448 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3449                             i128mem, 0, 0>, VEX_4V;
3450 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3451                             i128mem, 0, 0>, VEX_4V;
3452
3453 // Intrinsic forms
3454 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3455                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3456 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3457                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3458 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3459                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3460 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3461                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3462 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3463                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3464 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3465                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3466 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3467                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3468 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3469                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3470 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3471                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3472 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3473                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3474 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3475                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3476 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3477                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3478 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3479                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3480 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3481                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3482 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3483                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3484 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3485                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3486 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3487                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3488 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3489                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3490 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3491                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3492 }
3493
3494 let Predicates = [HasAVX2] in {
3495 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3496                              i256mem, 1, 0>, VEX_4V;
3497 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3498                              i256mem, 1, 0>, VEX_4V;
3499 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3500                              i256mem, 1, 0>, VEX_4V;
3501 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3502                              i256mem, 1, 0>, VEX_4V;
3503 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3504                              i256mem, 1, 0>, VEX_4V;
3505 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3506                              i256mem, 0, 0>, VEX_4V;
3507 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3508                              i256mem, 0, 0>, VEX_4V;
3509 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3510                              i256mem, 0, 0>, VEX_4V;
3511 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3512                              i256mem, 0, 0>, VEX_4V;
3513
3514 // Intrinsic forms
3515 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3516                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3517 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3518                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3519 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3520                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3521 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3522                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3523 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3524                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3525 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3526                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3527 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3528                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3529 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3530                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3531 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3532                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3533 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3534                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3535 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3536                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3537 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3538                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3539 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3540                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3541 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3542                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3543 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3544                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3545 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3546                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3547 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3548                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3549 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3550                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3551 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3552                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3553 }
3554
3555 let Constraints = "$src1 = $dst" in {
3556 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3557                            i128mem, 1>;
3558 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3559                            i128mem, 1>;
3560 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3561                            i128mem, 1>;
3562 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3563                            i128mem, 1>;
3564 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3565                            i128mem, 1>;
3566 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3567                           i128mem>;
3568 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3569                           i128mem>;
3570 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3571                           i128mem>;
3572 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3573                           i128mem>;
3574
3575 // Intrinsic forms
3576 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3577                                 VR128, memopv2i64, i128mem>;
3578 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3579                                 VR128, memopv2i64, i128mem>;
3580 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3581                                 VR128, memopv2i64, i128mem>;
3582 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3583                                 VR128, memopv2i64, i128mem>;
3584 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3585                                 VR128, memopv2i64, i128mem, 1>;
3586 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3587                                 VR128, memopv2i64, i128mem, 1>;
3588 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3589                                 VR128, memopv2i64, i128mem, 1>;
3590 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3591                                 VR128, memopv2i64, i128mem, 1>;
3592 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3593                                 VR128, memopv2i64, i128mem, 1>;
3594 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3595                                 VR128, memopv2i64, i128mem, 1>;
3596 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3597                                 VR128, memopv2i64, i128mem, 1>;
3598 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3599                                 VR128, memopv2i64, i128mem, 1>;
3600 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3601                                 VR128, memopv2i64, i128mem, 1>;
3602 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3603                                 VR128, memopv2i64, i128mem, 1>;
3604 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3605                                 VR128, memopv2i64, i128mem, 1>;
3606 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3607                                 VR128, memopv2i64, i128mem, 1>;
3608 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3609                                 VR128, memopv2i64, i128mem, 1>;
3610 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3611                                 VR128, memopv2i64, i128mem, 1>;
3612 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3613                                 VR128, memopv2i64, i128mem, 1>;
3614
3615 } // Constraints = "$src1 = $dst"
3616
3617 //===---------------------------------------------------------------------===//
3618 // SSE2 - Packed Integer Logical Instructions
3619 //===---------------------------------------------------------------------===//
3620
3621 let Predicates = [HasAVX] in {
3622 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3623                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3624                                 VR128, 0>, VEX_4V;
3625 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3626                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3627                                 VR128, 0>, VEX_4V;
3628 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3629                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3630                                 VR128, 0>, VEX_4V;
3631
3632 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3633                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3634                                 VR128, 0>, VEX_4V;
3635 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3636                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3637                                 VR128, 0>, VEX_4V;
3638 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3639                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3640                                 VR128, 0>, VEX_4V;
3641
3642 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3643                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3644                                 VR128, 0>, VEX_4V;
3645 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3646                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3647                                 VR128, 0>, VEX_4V;
3648
3649 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3650                           i128mem, 1, 0>, VEX_4V;
3651 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3652                           i128mem, 1, 0>, VEX_4V;
3653 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3654                           i128mem, 1, 0>, VEX_4V;
3655
3656 let ExeDomain = SSEPackedInt in {
3657   let neverHasSideEffects = 1 in {
3658     // 128-bit logical shifts.
3659     def VPSLLDQri : PDIi8<0x73, MRM7r,
3660                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3661                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3662                       VEX_4V;
3663     def VPSRLDQri : PDIi8<0x73, MRM3r,
3664                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3665                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3666                       VEX_4V;
3667     // PSRADQri doesn't exist in SSE[1-3].
3668   }
3669   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3670                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3671                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3672                     [(set VR128:$dst,
3673                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3674
3675   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3676                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3677                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3678                     [(set VR128:$dst, (X86andnp VR128:$src1,
3679                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3680 }
3681 }
3682
3683 let Predicates = [HasAVX2] in {
3684 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3685                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3686                                  VR256, 0>, VEX_4V;
3687 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3688                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3689                                  VR256, 0>, VEX_4V;
3690 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3691                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3692                                  VR256, 0>, VEX_4V;
3693
3694 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3695                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3696                                  VR256, 0>, VEX_4V;
3697 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3698                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3699                                  VR256, 0>, VEX_4V;
3700 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3701                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3702                                  VR256, 0>, VEX_4V;
3703
3704 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3705                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3706                                  VR256, 0>, VEX_4V;
3707 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3708                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3709                                  VR256, 0>, VEX_4V;
3710
3711 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3712                            i256mem, 1, 0>, VEX_4V;
3713 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3714                            i256mem, 1, 0>, VEX_4V;
3715 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3716                            i256mem, 1, 0>, VEX_4V;
3717
3718 let ExeDomain = SSEPackedInt in {
3719   let neverHasSideEffects = 1 in {
3720     // 128-bit logical shifts.
3721     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3722                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3723                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3724                       VEX_4V;
3725     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3726                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3727                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3728                       VEX_4V;
3729     // PSRADQYri doesn't exist in SSE[1-3].
3730   }
3731   def VPANDNYrr : PDI<0xDF, MRMSrcReg,
3732                      (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3733                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3734                      [(set VR256:$dst,
3735                           (v4i64 (X86andnp VR256:$src1, VR256:$src2)))]>,VEX_4V;
3736
3737   def VPANDNYrm : PDI<0xDF, MRMSrcMem,
3738                      (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3739                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3740                      [(set VR256:$dst, (X86andnp VR256:$src1,
3741                                             (memopv4i64 addr:$src2)))]>, VEX_4V;
3742 }
3743 }
3744
3745 let Constraints = "$src1 = $dst" in {
3746 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3747                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3748                                VR128>;
3749 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3750                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3751                                VR128>;
3752 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3753                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3754                                VR128>;
3755
3756 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3757                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3758                                VR128>;
3759 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3760                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3761                                VR128>;
3762 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3763                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3764                                VR128>;
3765
3766 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3767                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3768                                VR128>;
3769 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3770                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3771                                VR128>;
3772
3773 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3774                          i128mem, 1>;
3775 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3776                          i128mem, 1>;
3777 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3778                          i128mem, 1>;
3779
3780 let ExeDomain = SSEPackedInt in {
3781   let neverHasSideEffects = 1 in {
3782     // 128-bit logical shifts.
3783     def PSLLDQri : PDIi8<0x73, MRM7r,
3784                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3785                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3786     def PSRLDQri : PDIi8<0x73, MRM3r,
3787                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3788                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3789     // PSRADQri doesn't exist in SSE[1-3].
3790     def PANDNrr : PDI<0xDF, MRMSrcReg,
3791                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3792                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3793
3794     let mayLoad = 1 in
3795     def PANDNrm : PDI<0xDF, MRMSrcMem,
3796                       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3797                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3798   }
3799 }
3800 } // Constraints = "$src1 = $dst"
3801
3802 let Predicates = [HasAVX] in {
3803   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3804             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3805   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3806             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3807   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3808             (VPSLLDQri VR128:$src1, imm:$src2)>;
3809   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3810             (VPSRLDQri VR128:$src1, imm:$src2)>;
3811   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3812             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3813
3814   // Shift up / down and insert zero's.
3815   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3816             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3817   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3818             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3819 }
3820
3821 let Predicates = [HasAVX2] in {
3822   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3823             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3824   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3825             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3826   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3827             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3828   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3829             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3830 }
3831
3832 let Predicates = [HasSSE2] in {
3833   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3834             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3835   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3836             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3837   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3838             (PSLLDQri VR128:$src1, imm:$src2)>;
3839   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3840             (PSRLDQri VR128:$src1, imm:$src2)>;
3841   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3842             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3843
3844   // Shift up / down and insert zero's.
3845   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3846             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3847   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3848             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3849 }
3850
3851 //===---------------------------------------------------------------------===//
3852 // SSE2 - Packed Integer Comparison Instructions
3853 //===---------------------------------------------------------------------===//
3854
3855 let Predicates = [HasAVX] in {
3856   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3857                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3858   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3859                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3860   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3861                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3862   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3863                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3864   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3865                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3866   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3867                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3868
3869   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3870             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3871   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3872                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3873             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3874   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3875             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3876   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3877                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3878             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3879   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3880             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3881   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3882                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3883             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3884
3885   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3886             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3887   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3888                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3889             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3890   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3891             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3892   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3893                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3894             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3895   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3896             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3897   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3898                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3899             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3900 }
3901
3902 let Predicates = [HasAVX2] in {
3903   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3904                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3905   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3906                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3907   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3908                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3909   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3910                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3911   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3912                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3913   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3914                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3915
3916   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3917             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3918   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3919                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3920             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3921   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3922             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3923   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3924                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3925             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3926   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3927             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3928   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3929                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3930             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3931
3932   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3933             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3934   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3935                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3936             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3937   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3938             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3939   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3940                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3941             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3942   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3943             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3944   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3945                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3946             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3947 }
3948
3949 let Constraints = "$src1 = $dst" in {
3950   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3951                                    VR128, memopv2i64, i128mem, 1>;
3952   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3953                                    VR128, memopv2i64, i128mem, 1>;
3954   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3955                                    VR128, memopv2i64, i128mem, 1>;
3956   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3957                                    VR128, memopv2i64, i128mem>;
3958   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3959                                    VR128, memopv2i64, i128mem>;
3960   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3961                                    VR128, memopv2i64, i128mem>;
3962 } // Constraints = "$src1 = $dst"
3963
3964 let Predicates = [HasSSE2] in {
3965   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3966             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3967   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3968                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3969             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3970   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3971             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3972   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3973                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3974             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3975   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3976             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3977   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3978                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3979             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3980
3981   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3982             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3983   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3984              (bc_v16i8 (memopv2i64 addr:$src2)))),
3985             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3986   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3987             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3988   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3989                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3990             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3991   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3992             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3993   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3994                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3995             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3996 }
3997
3998 //===---------------------------------------------------------------------===//
3999 // SSE2 - Packed Integer Pack Instructions
4000 //===---------------------------------------------------------------------===//
4001
4002 let Predicates = [HasAVX] in {
4003 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4004                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4005 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4006                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4007 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4008                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4009 }
4010
4011 let Predicates = [HasAVX2] in {
4012 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4013                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4014 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4015                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4016 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4017                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4018 }
4019
4020 let Constraints = "$src1 = $dst" in {
4021 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4022                                  VR128, memopv2i64, i128mem>;
4023 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4024                                  VR128, memopv2i64, i128mem>;
4025 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4026                                  VR128, memopv2i64, i128mem>;
4027 } // Constraints = "$src1 = $dst"
4028
4029 //===---------------------------------------------------------------------===//
4030 // SSE2 - Packed Integer Shuffle Instructions
4031 //===---------------------------------------------------------------------===//
4032
4033 let ExeDomain = SSEPackedInt in {
4034 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4035                          PatFrag bc_frag> {
4036 def ri : Ii8<0x70, MRMSrcReg,
4037               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4038               !strconcat(OpcodeStr,
4039                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4040               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4041                                                       (undef))))]>;
4042 def mi : Ii8<0x70, MRMSrcMem,
4043               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4044               !strconcat(OpcodeStr,
4045                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4046               [(set VR128:$dst, (vt (pshuf_frag:$src2
4047                                       (bc_frag (memopv2i64 addr:$src1)),
4048                                       (undef))))]>;
4049 }
4050
4051 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4052                            PatFrag bc_frag> {
4053 def Yri : Ii8<0x70, MRMSrcReg,
4054               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4055               !strconcat(OpcodeStr,
4056                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4057               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4058                                                       (undef))))]>;
4059 def Ymi : Ii8<0x70, MRMSrcMem,
4060               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4061               !strconcat(OpcodeStr,
4062                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4063               [(set VR256:$dst, (vt (pshuf_frag:$src2
4064                                       (bc_frag (memopv4i64 addr:$src1)),
4065                                       (undef))))]>;
4066 }
4067 } // ExeDomain = SSEPackedInt
4068
4069 let Predicates = [HasAVX] in {
4070   let AddedComplexity = 5 in
4071   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4072                                VEX;
4073
4074   // SSE2 with ImmT == Imm8 and XS prefix.
4075   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4076                                VEX;
4077
4078   // SSE2 with ImmT == Imm8 and XD prefix.
4079   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4080                                VEX;
4081
4082   let AddedComplexity = 5 in
4083   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4084             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4085   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4086   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4087             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4088
4089   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4090                                    (i8 imm:$imm))),
4091             (VPSHUFDmi addr:$src1, imm:$imm)>;
4092   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4093                                    (i8 imm:$imm))),
4094             (VPSHUFDmi addr:$src1, imm:$imm)>;
4095   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4096             (VPSHUFDri VR128:$src1, imm:$imm)>;
4097   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4098             (VPSHUFDri VR128:$src1, imm:$imm)>;
4099   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4100             (VPSHUFHWri VR128:$src, imm:$imm)>;
4101   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4102                                (i8 imm:$imm))),
4103             (VPSHUFHWmi addr:$src, imm:$imm)>;
4104   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4105             (VPSHUFLWri VR128:$src, imm:$imm)>;
4106   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4107                                (i8 imm:$imm))),
4108             (VPSHUFLWmi addr:$src, imm:$imm)>;
4109 }
4110
4111 let Predicates = [HasAVX2] in {
4112   let AddedComplexity = 5 in
4113   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4114                                  OpSize, VEX;
4115
4116   // SSE2 with ImmT == Imm8 and XS prefix.
4117   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4118                                   VEX;
4119
4120   // SSE2 with ImmT == Imm8 and XD prefix.
4121   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4122                                   VEX;
4123 }
4124
4125 let Predicates = [HasSSE2] in {
4126   let AddedComplexity = 5 in
4127   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4128
4129   // SSE2 with ImmT == Imm8 and XS prefix.
4130   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4131
4132   // SSE2 with ImmT == Imm8 and XD prefix.
4133   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4134
4135   let AddedComplexity = 5 in
4136   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4137             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4138   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4139   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4140             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4141
4142   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4143                                    (i8 imm:$imm))),
4144             (PSHUFDmi addr:$src1, imm:$imm)>;
4145   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4146                                    (i8 imm:$imm))),
4147             (PSHUFDmi addr:$src1, imm:$imm)>;
4148   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4149             (PSHUFDri VR128:$src1, imm:$imm)>;
4150   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4151             (PSHUFDri VR128:$src1, imm:$imm)>;
4152   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4153             (PSHUFHWri VR128:$src, imm:$imm)>;
4154   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4155                                (i8 imm:$imm))),
4156             (PSHUFHWmi addr:$src, imm:$imm)>;
4157   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4158             (PSHUFLWri VR128:$src, imm:$imm)>;
4159   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4160                                (i8 imm:$imm))),
4161             (PSHUFLWmi addr:$src, imm:$imm)>;
4162 }
4163
4164 //===---------------------------------------------------------------------===//
4165 // SSE2 - Packed Integer Unpack Instructions
4166 //===---------------------------------------------------------------------===//
4167
4168 let ExeDomain = SSEPackedInt in {
4169 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4170                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4171   def rr : PDI<opc, MRMSrcReg,
4172       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4173       !if(Is2Addr,
4174           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4175           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4176       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4177   def rm : PDI<opc, MRMSrcMem,
4178       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4179       !if(Is2Addr,
4180           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4181           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4182       [(set VR128:$dst, (OpNode VR128:$src1,
4183                                   (bc_frag (memopv2i64
4184                                                addr:$src2))))]>;
4185 }
4186
4187 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4188                          SDNode OpNode, PatFrag bc_frag> {
4189   def Yrr : PDI<opc, MRMSrcReg,
4190       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4191       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4192       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4193   def Yrm : PDI<opc, MRMSrcMem,
4194       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4195       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4196       [(set VR256:$dst, (OpNode VR256:$src1,
4197                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4198 }
4199
4200 let Predicates = [HasAVX] in {
4201   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
4202                                  bc_v16i8, 0>, VEX_4V;
4203   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
4204                                  bc_v8i16, 0>, VEX_4V;
4205   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
4206                                  bc_v4i32, 0>, VEX_4V;
4207   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Punpcklqdq,
4208                                  bc_v2i64, 0>, VEX_4V;
4209
4210   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
4211                                  bc_v16i8, 0>, VEX_4V;
4212   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
4213                                  bc_v8i16, 0>, VEX_4V;
4214   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
4215                                  bc_v4i32, 0>, VEX_4V;
4216   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Punpckhqdq,
4217                                  bc_v2i64, 0>, VEX_4V;
4218 }
4219
4220 let Predicates = [HasAVX2] in {
4221   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Punpcklbwy,
4222                                    bc_v32i8>, VEX_4V;
4223   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Punpcklwdy,
4224                                    bc_v16i16>, VEX_4V;
4225   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Punpckldqy,
4226                                    bc_v8i32>, VEX_4V;
4227   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Punpcklqdqy,
4228                                    bc_v4i64>, VEX_4V;
4229
4230   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Punpckhbwy,
4231                                    bc_v32i8>, VEX_4V;
4232   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Punpckhwdy,
4233                                    bc_v16i16>, VEX_4V;
4234   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Punpckhdqy,
4235                                    bc_v8i32>, VEX_4V;
4236   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Punpckhqdqy,
4237                                    bc_v4i64>, VEX_4V;
4238 }
4239
4240 let Constraints = "$src1 = $dst" in {
4241   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
4242   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
4243   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
4244   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Punpcklqdq, bc_v2i64>;
4245
4246   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
4247   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
4248   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
4249   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Punpckhqdq, bc_v2i64>;
4250 }
4251 } // ExeDomain = SSEPackedInt
4252
4253 // Splat v2f64 / v2i64
4254 let AddedComplexity = 10 in {
4255   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4256             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4257   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4258             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4259 }
4260
4261 //===---------------------------------------------------------------------===//
4262 // SSE2 - Packed Integer Extract and Insert
4263 //===---------------------------------------------------------------------===//
4264
4265 let ExeDomain = SSEPackedInt in {
4266 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4267   def rri : Ii8<0xC4, MRMSrcReg,
4268        (outs VR128:$dst), (ins VR128:$src1,
4269         GR32:$src2, i32i8imm:$src3),
4270        !if(Is2Addr,
4271            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4272            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4273        [(set VR128:$dst,
4274          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4275   def rmi : Ii8<0xC4, MRMSrcMem,
4276                        (outs VR128:$dst), (ins VR128:$src1,
4277                         i16mem:$src2, i32i8imm:$src3),
4278        !if(Is2Addr,
4279            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4280            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4281        [(set VR128:$dst,
4282          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4283                     imm:$src3))]>;
4284 }
4285
4286 // Extract
4287 let Predicates = [HasAVX] in
4288 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4289                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4290                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4291                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4292                                                 imm:$src2))]>, TB, OpSize, VEX;
4293 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4294                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4295                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4296                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4297                                                 imm:$src2))]>;
4298
4299 // Insert
4300 let Predicates = [HasAVX] in {
4301   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4302   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4303        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4304        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4305        []>, TB, OpSize, VEX_4V;
4306 }
4307
4308 let Constraints = "$src1 = $dst" in
4309   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4310
4311 } // ExeDomain = SSEPackedInt
4312
4313 //===---------------------------------------------------------------------===//
4314 // SSE2 - Packed Mask Creation
4315 //===---------------------------------------------------------------------===//
4316
4317 let ExeDomain = SSEPackedInt in {
4318
4319 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4320            "pmovmskb\t{$src, $dst|$dst, $src}",
4321            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4322 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4323            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4324
4325 let Predicates = [HasAVX2] in {
4326 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4327            "pmovmskb\t{$src, $dst|$dst, $src}",
4328            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4329 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4330            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4331 }
4332
4333 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4334            "pmovmskb\t{$src, $dst|$dst, $src}",
4335            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4336
4337 } // ExeDomain = SSEPackedInt
4338
4339 //===---------------------------------------------------------------------===//
4340 // SSE2 - Conditional Store
4341 //===---------------------------------------------------------------------===//
4342
4343 let ExeDomain = SSEPackedInt in {
4344
4345 let Uses = [EDI] in
4346 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4347            (ins VR128:$src, VR128:$mask),
4348            "maskmovdqu\t{$mask, $src|$src, $mask}",
4349            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4350 let Uses = [RDI] in
4351 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4352            (ins VR128:$src, VR128:$mask),
4353            "maskmovdqu\t{$mask, $src|$src, $mask}",
4354            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4355
4356 let Uses = [EDI] in
4357 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4358            "maskmovdqu\t{$mask, $src|$src, $mask}",
4359            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4360 let Uses = [RDI] in
4361 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4362            "maskmovdqu\t{$mask, $src|$src, $mask}",
4363            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4364
4365 } // ExeDomain = SSEPackedInt
4366
4367 //===---------------------------------------------------------------------===//
4368 // SSE2 - Move Doubleword
4369 //===---------------------------------------------------------------------===//
4370
4371 //===---------------------------------------------------------------------===//
4372 // Move Int Doubleword to Packed Double Int
4373 //
4374 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4375                       "movd\t{$src, $dst|$dst, $src}",
4376                       [(set VR128:$dst,
4377                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4378 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4379                       "movd\t{$src, $dst|$dst, $src}",
4380                       [(set VR128:$dst,
4381                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4382                       VEX;
4383 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4384                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4385                         [(set VR128:$dst,
4386                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4387 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4388                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4389                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4390
4391 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4392                       "movd\t{$src, $dst|$dst, $src}",
4393                       [(set VR128:$dst,
4394                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4395 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4396                       "movd\t{$src, $dst|$dst, $src}",
4397                       [(set VR128:$dst,
4398                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4399 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4400                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4401                         [(set VR128:$dst,
4402                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4403 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4404                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4405                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4406
4407 //===---------------------------------------------------------------------===//
4408 // Move Int Doubleword to Single Scalar
4409 //
4410 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4411                       "movd\t{$src, $dst|$dst, $src}",
4412                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4413
4414 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4415                       "movd\t{$src, $dst|$dst, $src}",
4416                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4417                       VEX;
4418 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4419                       "movd\t{$src, $dst|$dst, $src}",
4420                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4421
4422 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4423                       "movd\t{$src, $dst|$dst, $src}",
4424                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4425
4426 //===---------------------------------------------------------------------===//
4427 // Move Packed Doubleword Int to Packed Double Int
4428 //
4429 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4430                        "movd\t{$src, $dst|$dst, $src}",
4431                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4432                                         (iPTR 0)))]>, VEX;
4433 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4434                        (ins i32mem:$dst, VR128:$src),
4435                        "movd\t{$src, $dst|$dst, $src}",
4436                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4437                                      (iPTR 0))), addr:$dst)]>, VEX;
4438 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4439                        "movd\t{$src, $dst|$dst, $src}",
4440                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4441                                         (iPTR 0)))]>;
4442 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4443                        "movd\t{$src, $dst|$dst, $src}",
4444                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4445                                      (iPTR 0))), addr:$dst)]>;
4446
4447 //===---------------------------------------------------------------------===//
4448 // Move Packed Doubleword Int first element to Doubleword Int
4449 //
4450 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4451                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4452                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4453                                                            (iPTR 0)))]>,
4454                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4455
4456 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4457                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4458                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4459                                                          (iPTR 0)))]>;
4460
4461 //===---------------------------------------------------------------------===//
4462 // Bitcast FR64 <-> GR64
4463 //
4464 let Predicates = [HasAVX] in
4465 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4466                         "vmovq\t{$src, $dst|$dst, $src}",
4467                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4468                         VEX;
4469 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4470                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4471                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4472 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4473                          "movq\t{$src, $dst|$dst, $src}",
4474                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4475
4476 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4477                        "movq\t{$src, $dst|$dst, $src}",
4478                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4479 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4480                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4481                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4482 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4483                        "movq\t{$src, $dst|$dst, $src}",
4484                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4485
4486 //===---------------------------------------------------------------------===//
4487 // Move Scalar Single to Double Int
4488 //
4489 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4490                       "movd\t{$src, $dst|$dst, $src}",
4491                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4492 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4493                       "movd\t{$src, $dst|$dst, $src}",
4494                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4495 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4496                       "movd\t{$src, $dst|$dst, $src}",
4497                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4498 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4499                       "movd\t{$src, $dst|$dst, $src}",
4500                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4501
4502 //===---------------------------------------------------------------------===//
4503 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4504 //
4505 let AddedComplexity = 15 in {
4506 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4507                        "movd\t{$src, $dst|$dst, $src}",
4508                        [(set VR128:$dst, (v4i32 (X86vzmovl
4509                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4510                                       VEX;
4511 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4512                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4513                        [(set VR128:$dst, (v2i64 (X86vzmovl
4514                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4515                                       VEX, VEX_W;
4516 }
4517 let AddedComplexity = 15 in {
4518 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4519                        "movd\t{$src, $dst|$dst, $src}",
4520                        [(set VR128:$dst, (v4i32 (X86vzmovl
4521                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4522 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4523                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4524                        [(set VR128:$dst, (v2i64 (X86vzmovl
4525                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4526 }
4527
4528 let AddedComplexity = 20 in {
4529 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4530                        "movd\t{$src, $dst|$dst, $src}",
4531                        [(set VR128:$dst,
4532                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4533                                                    (loadi32 addr:$src))))))]>,
4534                                                    VEX;
4535 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4536                        "movd\t{$src, $dst|$dst, $src}",
4537                        [(set VR128:$dst,
4538                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4539                                                    (loadi32 addr:$src))))))]>;
4540 }
4541
4542 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4543   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4544             (MOVZDI2PDIrm addr:$src)>;
4545   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4546             (MOVZDI2PDIrm addr:$src)>;
4547   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4548             (MOVZDI2PDIrm addr:$src)>;
4549 }
4550
4551 let Predicates = [HasAVX] in {
4552   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4553   let AddedComplexity = 20 in {
4554     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4555               (VMOVZDI2PDIrm addr:$src)>;
4556     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4557               (VMOVZDI2PDIrm addr:$src)>;
4558     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4559               (VMOVZDI2PDIrm addr:$src)>;
4560   }
4561   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4562   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4563                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4564             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4565   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4566                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4567             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4568 }
4569
4570 // These are the correct encodings of the instructions so that we know how to
4571 // read correct assembly, even though we continue to emit the wrong ones for
4572 // compatibility with Darwin's buggy assembler.
4573 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4574                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4575 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4576                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4577 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4578                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4579 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4580                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4581 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4582                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4583 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4584                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4585
4586 //===---------------------------------------------------------------------===//
4587 // SSE2 - Move Quadword
4588 //===---------------------------------------------------------------------===//
4589
4590 //===---------------------------------------------------------------------===//
4591 // Move Quadword Int to Packed Quadword Int
4592 //
4593 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4594                     "vmovq\t{$src, $dst|$dst, $src}",
4595                     [(set VR128:$dst,
4596                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4597                     VEX, Requires<[HasAVX]>;
4598 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4599                     "movq\t{$src, $dst|$dst, $src}",
4600                     [(set VR128:$dst,
4601                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4602                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4603
4604 //===---------------------------------------------------------------------===//
4605 // Move Packed Quadword Int to Quadword Int
4606 //
4607 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4608                       "movq\t{$src, $dst|$dst, $src}",
4609                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4610                                     (iPTR 0))), addr:$dst)]>, VEX;
4611 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4612                       "movq\t{$src, $dst|$dst, $src}",
4613                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4614                                     (iPTR 0))), addr:$dst)]>;
4615
4616 //===---------------------------------------------------------------------===//
4617 // Store / copy lower 64-bits of a XMM register.
4618 //
4619 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4620                      "movq\t{$src, $dst|$dst, $src}",
4621                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4622 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4623                      "movq\t{$src, $dst|$dst, $src}",
4624                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4625
4626 let AddedComplexity = 20 in
4627 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4628                      "vmovq\t{$src, $dst|$dst, $src}",
4629                      [(set VR128:$dst,
4630                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4631                                                  (loadi64 addr:$src))))))]>,
4632                      XS, VEX, Requires<[HasAVX]>;
4633
4634 let AddedComplexity = 20 in
4635 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4636                      "movq\t{$src, $dst|$dst, $src}",
4637                      [(set VR128:$dst,
4638                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4639                                                  (loadi64 addr:$src))))))]>,
4640                      XS, Requires<[HasSSE2]>;
4641
4642 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4643   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4644             (MOVZQI2PQIrm addr:$src)>;
4645   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4646             (MOVZQI2PQIrm addr:$src)>;
4647   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4648 }
4649
4650 let Predicates = [HasAVX], AddedComplexity = 20 in {
4651   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4652             (VMOVZQI2PQIrm addr:$src)>;
4653   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4654             (VMOVZQI2PQIrm addr:$src)>;
4655   def : Pat<(v2i64 (X86vzload addr:$src)),
4656             (VMOVZQI2PQIrm addr:$src)>;
4657 }
4658
4659 //===---------------------------------------------------------------------===//
4660 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4661 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4662 //
4663 let AddedComplexity = 15 in
4664 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4665                         "vmovq\t{$src, $dst|$dst, $src}",
4666                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4667                       XS, VEX, Requires<[HasAVX]>;
4668 let AddedComplexity = 15 in
4669 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4670                         "movq\t{$src, $dst|$dst, $src}",
4671                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4672                       XS, Requires<[HasSSE2]>;
4673
4674 let AddedComplexity = 20 in
4675 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4676                         "vmovq\t{$src, $dst|$dst, $src}",
4677                     [(set VR128:$dst, (v2i64 (X86vzmovl
4678                                              (loadv2i64 addr:$src))))]>,
4679                       XS, VEX, Requires<[HasAVX]>;
4680 let AddedComplexity = 20 in {
4681 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4682                         "movq\t{$src, $dst|$dst, $src}",
4683                     [(set VR128:$dst, (v2i64 (X86vzmovl
4684                                              (loadv2i64 addr:$src))))]>,
4685                       XS, Requires<[HasSSE2]>;
4686 }
4687
4688 let AddedComplexity = 20 in {
4689   let Predicates = [HasSSE2] in {
4690     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4691               (MOVZPQILo2PQIrm addr:$src)>;
4692     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4693               (MOVZPQILo2PQIrr VR128:$src)>;
4694   }
4695   let Predicates = [HasAVX] in {
4696     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4697               (VMOVZPQILo2PQIrm addr:$src)>;
4698     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4699               (VMOVZPQILo2PQIrr VR128:$src)>;
4700   }
4701 }
4702
4703 // Instructions to match in the assembler
4704 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4705                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4706 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4707                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4708 // Recognize "movd" with GR64 destination, but encode as a "movq"
4709 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4710                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4711
4712 // Instructions for the disassembler
4713 // xr = XMM register
4714 // xm = mem64
4715
4716 let Predicates = [HasAVX] in
4717 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4718                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4719 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4720                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4721
4722 //===---------------------------------------------------------------------===//
4723 // SSE3 - Conversion Instructions
4724 //===---------------------------------------------------------------------===//
4725
4726 // Convert Packed Double FP to Packed DW Integers
4727 let Predicates = [HasAVX] in {
4728 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4729 // register, but the same isn't true when using memory operands instead.
4730 // Provide other assembly rr and rm forms to address this explicitly.
4731 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4732                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4733 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4734                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4735
4736 // XMM only
4737 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4738                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4739 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4740                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4741
4742 // YMM only
4743 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4744                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4745 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4746                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4747 }
4748
4749 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4750                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4751 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4752                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4753
4754 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4755           (VCVTPD2DQYrr VR256:$src)>;
4756 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4757           (VCVTPD2DQYrm addr:$src)>;
4758
4759 // Convert Packed DW Integers to Packed Double FP
4760 let Predicates = [HasAVX] in {
4761 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4762                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4763 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4764                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4765 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4766                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4767 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4768                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4769 }
4770
4771 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4772                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4773 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4774                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4775
4776 // AVX 256-bit register conversion intrinsics
4777 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4778            (VCVTDQ2PDYrr VR128:$src)>;
4779 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4780            (VCVTDQ2PDYrm addr:$src)>;
4781
4782 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4783           (VCVTPD2DQYrr VR256:$src)>;
4784 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4785           (VCVTPD2DQYrm addr:$src)>;
4786
4787 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4788           (VCVTDQ2PDYrr VR128:$src)>;
4789 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4790           (VCVTDQ2PDYrm addr:$src)>;
4791
4792 //===---------------------------------------------------------------------===//
4793 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4794 //===---------------------------------------------------------------------===//
4795 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4796                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4797                               X86MemOperand x86memop> {
4798 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4799                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4800                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4801 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4802                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4803                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4804 }
4805
4806 let Predicates = [HasAVX] in {
4807   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4808                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4809   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4810                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4811   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4812                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4813   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4814                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4815 }
4816 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4817                                    memopv4f32, f128mem>;
4818 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4819                                    memopv4f32, f128mem>;
4820
4821 let Predicates = [HasSSE3] in {
4822   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4823             (MOVSHDUPrr VR128:$src)>;
4824   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4825             (MOVSHDUPrm addr:$src)>;
4826   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4827             (MOVSLDUPrr VR128:$src)>;
4828   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4829             (MOVSLDUPrm addr:$src)>;
4830 }
4831
4832 let Predicates = [HasAVX] in {
4833   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4834             (VMOVSHDUPrr VR128:$src)>;
4835   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4836             (VMOVSHDUPrm addr:$src)>;
4837   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4838             (VMOVSLDUPrr VR128:$src)>;
4839   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4840             (VMOVSLDUPrm addr:$src)>;
4841   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4842             (VMOVSHDUPYrr VR256:$src)>;
4843   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4844             (VMOVSHDUPYrm addr:$src)>;
4845   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4846             (VMOVSLDUPYrr VR256:$src)>;
4847   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4848             (VMOVSLDUPYrm addr:$src)>;
4849 }
4850
4851 //===---------------------------------------------------------------------===//
4852 // SSE3 - Replicate Double FP - MOVDDUP
4853 //===---------------------------------------------------------------------===//
4854
4855 multiclass sse3_replicate_dfp<string OpcodeStr> {
4856 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4857                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4858                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4859 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4860                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4861                     [(set VR128:$dst,
4862                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4863                                       (undef))))]>;
4864 }
4865
4866 // FIXME: Merge with above classe when there're patterns for the ymm version
4867 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4868 let Predicates = [HasAVX] in {
4869   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4870                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4871                       []>;
4872   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4873                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4874                       []>;
4875   }
4876 }
4877
4878 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4879 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4880 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4881
4882 let Predicates = [HasSSE3] in {
4883   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4884                    (undef)),
4885             (MOVDDUPrm addr:$src)>;
4886   let AddedComplexity = 5 in {
4887   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4888   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4889             (MOVDDUPrm addr:$src)>;
4890   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4891   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4892             (MOVDDUPrm addr:$src)>;
4893   }
4894   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4895             (MOVDDUPrm addr:$src)>;
4896   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4897             (MOVDDUPrm addr:$src)>;
4898   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4899             (MOVDDUPrm addr:$src)>;
4900   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4901             (MOVDDUPrm addr:$src)>;
4902   def : Pat<(X86Movddup (bc_v2f64
4903                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4904             (MOVDDUPrm addr:$src)>;
4905 }
4906
4907 let Predicates = [HasAVX] in {
4908   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4909                    (undef)),
4910             (VMOVDDUPrm addr:$src)>;
4911   let AddedComplexity = 5 in {
4912   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4913   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4914             (VMOVDDUPrm addr:$src)>;
4915   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4916   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4917             (VMOVDDUPrm addr:$src)>;
4918   }
4919   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4920             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4921   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4922             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4923   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4924             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4925   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4926             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4927   def : Pat<(X86Movddup (bc_v2f64
4928                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4929             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4930
4931   // 256-bit version
4932   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4933             (VMOVDDUPYrm addr:$src)>;
4934   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4935             (VMOVDDUPYrm addr:$src)>;
4936   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4937             (VMOVDDUPYrm addr:$src)>;
4938   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4939             (VMOVDDUPYrm addr:$src)>;
4940   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4941             (VMOVDDUPYrr VR256:$src)>;
4942   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4943             (VMOVDDUPYrr VR256:$src)>;
4944 }
4945
4946 //===---------------------------------------------------------------------===//
4947 // SSE3 - Move Unaligned Integer
4948 //===---------------------------------------------------------------------===//
4949
4950 let Predicates = [HasAVX] in {
4951   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4952                    "vlddqu\t{$src, $dst|$dst, $src}",
4953                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4954   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4955                    "vlddqu\t{$src, $dst|$dst, $src}",
4956                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4957 }
4958 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4959                    "lddqu\t{$src, $dst|$dst, $src}",
4960                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4961
4962 //===---------------------------------------------------------------------===//
4963 // SSE3 - Arithmetic
4964 //===---------------------------------------------------------------------===//
4965
4966 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4967                        X86MemOperand x86memop, bit Is2Addr = 1> {
4968   def rr : I<0xD0, MRMSrcReg,
4969        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4970        !if(Is2Addr,
4971            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4972            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4973        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4974   def rm : I<0xD0, MRMSrcMem,
4975        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4976        !if(Is2Addr,
4977            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4978            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4979        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4980 }
4981
4982 let Predicates = [HasAVX] in {
4983   let ExeDomain = SSEPackedSingle in {
4984     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4985                                  f128mem, 0>, TB, XD, VEX_4V;
4986     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4987                                  f256mem, 0>, TB, XD, VEX_4V;
4988   }
4989   let ExeDomain = SSEPackedDouble in {
4990     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4991                                  f128mem, 0>, TB, OpSize, VEX_4V;
4992     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4993                                  f256mem, 0>, TB, OpSize, VEX_4V;
4994   }
4995 }
4996 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4997   let ExeDomain = SSEPackedSingle in
4998   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4999                               f128mem>, TB, XD;
5000   let ExeDomain = SSEPackedDouble in
5001   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5002                               f128mem>, TB, OpSize;
5003 }
5004
5005 //===---------------------------------------------------------------------===//
5006 // SSE3 Instructions
5007 //===---------------------------------------------------------------------===//
5008
5009 // Horizontal ops
5010 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5011                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5012   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5013        !if(Is2Addr,
5014          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5015          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5016       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5017
5018   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5019        !if(Is2Addr,
5020          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5021          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5022       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5023 }
5024 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5025                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5026   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5027        !if(Is2Addr,
5028          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5029          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5030       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5031
5032   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5033        !if(Is2Addr,
5034          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5035          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5036       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5037 }
5038
5039 let Predicates = [HasAVX] in {
5040   let ExeDomain = SSEPackedSingle in {
5041     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5042                             X86fhadd, 0>, VEX_4V;
5043     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5044                             X86fhsub, 0>, VEX_4V;
5045     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5046                             X86fhadd, 0>, VEX_4V;
5047     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5048                             X86fhsub, 0>, VEX_4V;
5049   }
5050   let ExeDomain = SSEPackedDouble in {
5051     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5052                             X86fhadd, 0>, VEX_4V;
5053     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5054                             X86fhsub, 0>, VEX_4V;
5055     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5056                             X86fhadd, 0>, VEX_4V;
5057     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5058                             X86fhsub, 0>, VEX_4V;
5059   }
5060 }
5061
5062 let Constraints = "$src1 = $dst" in {
5063   let ExeDomain = SSEPackedSingle in {
5064     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5065     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5066   }
5067   let ExeDomain = SSEPackedDouble in {
5068     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5069     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5070   }
5071 }
5072
5073 //===---------------------------------------------------------------------===//
5074 // SSSE3 - Packed Absolute Instructions
5075 //===---------------------------------------------------------------------===//
5076
5077
5078 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5079 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5080                             PatFrag mem_frag128, Intrinsic IntId128> {
5081   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5082                     (ins VR128:$src),
5083                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5084                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5085                     OpSize;
5086
5087   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5088                     (ins i128mem:$src),
5089                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5090                     [(set VR128:$dst,
5091                       (IntId128
5092                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
5093 }
5094
5095 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5096 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5097                               PatFrag mem_frag256, Intrinsic IntId256> {
5098   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5099                     (ins VR256:$src),
5100                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5101                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5102                     OpSize;
5103
5104   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5105                     (ins i256mem:$src),
5106                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5107                     [(set VR256:$dst,
5108                       (IntId256
5109                        (bitconvert (mem_frag256 addr:$src))))]>, OpSize;
5110 }
5111
5112 let Predicates = [HasAVX] in {
5113   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
5114                                   int_x86_ssse3_pabs_b_128>, VEX;
5115   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
5116                                   int_x86_ssse3_pabs_w_128>, VEX;
5117   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
5118                                   int_x86_ssse3_pabs_d_128>, VEX;
5119 }
5120
5121 let Predicates = [HasAVX2] in {
5122   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb", memopv32i8,
5123                                     int_x86_avx2_pabs_b>, VEX;
5124   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw", memopv16i16,
5125                                     int_x86_avx2_pabs_w>, VEX;
5126   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd", memopv8i32,
5127                                     int_x86_avx2_pabs_d>, VEX;
5128 }
5129
5130 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
5131                               int_x86_ssse3_pabs_b_128>;
5132 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
5133                               int_x86_ssse3_pabs_w_128>;
5134 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
5135                               int_x86_ssse3_pabs_d_128>;
5136
5137 //===---------------------------------------------------------------------===//
5138 // SSSE3 - Packed Binary Operator Instructions
5139 //===---------------------------------------------------------------------===//
5140
5141 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5142 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5143                              PatFrag mem_frag128, Intrinsic IntId128,
5144                              bit Is2Addr = 1> {
5145   let isCommutable = 1 in
5146   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5147        (ins VR128:$src1, VR128:$src2),
5148        !if(Is2Addr,
5149          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5150          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5151        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5152        OpSize;
5153   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5154        (ins VR128:$src1, i128mem:$src2),
5155        !if(Is2Addr,
5156          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5157          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5158        [(set VR128:$dst,
5159          (IntId128 VR128:$src1,
5160           (bitconvert (mem_frag128 addr:$src2))))]>, OpSize;
5161 }
5162
5163 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5164                                PatFrag mem_frag256, Intrinsic IntId256> {
5165   let isCommutable = 1 in
5166   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5167        (ins VR256:$src1, VR256:$src2),
5168        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5169        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5170        OpSize;
5171   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5172        (ins VR256:$src1, i256mem:$src2),
5173        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5174        [(set VR256:$dst,
5175          (IntId256 VR256:$src1,
5176           (bitconvert (mem_frag256 addr:$src2))))]>, OpSize;
5177 }
5178
5179 let ImmT = NoImm, Predicates = [HasAVX] in {
5180 let isCommutable = 0 in {
5181   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
5182                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5183   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
5184                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5185   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
5186                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5187   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
5188                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5189   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
5190                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5191   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
5192                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5193   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
5194                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5195   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
5196                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5197   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
5198                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5199   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
5200                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5201   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
5202                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5203 }
5204 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
5205                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5206 }
5207
5208 let ImmT = NoImm, Predicates = [HasAVX2] in {
5209 let isCommutable = 0 in {
5210   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw", memopv16i16,
5211                                         int_x86_avx2_phadd_w>, VEX_4V;
5212   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd", memopv8i32,
5213                                         int_x86_avx2_phadd_d>, VEX_4V;
5214   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw", memopv16i16,
5215                                         int_x86_avx2_phadd_sw>, VEX_4V;
5216   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw", memopv16i16,
5217                                         int_x86_avx2_phsub_w>, VEX_4V;
5218   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd", memopv8i32,
5219                                         int_x86_avx2_phsub_d>, VEX_4V;
5220   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw", memopv16i16,
5221                                         int_x86_avx2_phsub_sw>, VEX_4V;
5222   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw", memopv32i8,
5223                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5224   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb", memopv32i8,
5225                                         int_x86_avx2_pshuf_b>, VEX_4V;
5226   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb", memopv32i8,
5227                                         int_x86_avx2_psign_b>, VEX_4V;
5228   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw", memopv16i16,
5229                                         int_x86_avx2_psign_w>, VEX_4V;
5230   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd", memopv8i32,
5231                                         int_x86_avx2_psign_d>, VEX_4V;
5232 }
5233 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw", memopv16i16,
5234                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5235 }
5236
5237 // None of these have i8 immediate fields.
5238 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5239 let isCommutable = 0 in {
5240   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
5241                                      int_x86_ssse3_phadd_w_128>;
5242   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
5243                                      int_x86_ssse3_phadd_d_128>;
5244   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
5245                                      int_x86_ssse3_phadd_sw_128>;
5246   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
5247                                      int_x86_ssse3_phsub_w_128>;
5248   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
5249                                      int_x86_ssse3_phsub_d_128>;
5250   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
5251                                      int_x86_ssse3_phsub_sw_128>;
5252   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
5253                                      int_x86_ssse3_pmadd_ub_sw_128>;
5254   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
5255                                      int_x86_ssse3_pshuf_b_128>;
5256   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
5257                                      int_x86_ssse3_psign_b_128>;
5258   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
5259                                      int_x86_ssse3_psign_w_128>;
5260   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
5261                                        int_x86_ssse3_psign_d_128>;
5262 }
5263 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
5264                                      int_x86_ssse3_pmul_hr_sw_128>;
5265 }
5266
5267 let Predicates = [HasSSSE3] in {
5268   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5269             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5270   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5271             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5272
5273   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5274             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5275   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5276             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5277   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5278             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5279
5280   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5281             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5282   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5283             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5284   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5285             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5286   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5287             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5288 }
5289
5290 let Predicates = [HasAVX] in {
5291   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5292             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5293   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5294             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5295
5296   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5297             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5298   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5299             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5300   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5301             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5302
5303   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5304             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5305   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5306             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5307   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5308             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5309   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5310             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5311 }
5312
5313 let Predicates = [HasAVX2] in {
5314   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5315             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5316   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5317             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5318   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5319             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5320
5321   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5322             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5323   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5324             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5325   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5326             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5327   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5328             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5329 }
5330
5331 //===---------------------------------------------------------------------===//
5332 // SSSE3 - Packed Align Instruction Patterns
5333 //===---------------------------------------------------------------------===//
5334
5335 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5336   let neverHasSideEffects = 1 in {
5337   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5338       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5339       !if(Is2Addr,
5340         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5341         !strconcat(asm,
5342                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5343       []>, OpSize;
5344   let mayLoad = 1 in
5345   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5346       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5347       !if(Is2Addr,
5348         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5349         !strconcat(asm,
5350                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5351       []>, OpSize;
5352   }
5353 }
5354
5355 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5356   let neverHasSideEffects = 1 in {
5357   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5358       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5359       !strconcat(asm,
5360                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5361       []>, OpSize;
5362   let mayLoad = 1 in
5363   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5364       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5365       !strconcat(asm,
5366                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5367       []>, OpSize;
5368   }
5369 }
5370
5371 let Predicates = [HasAVX] in
5372   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5373 let Predicates = [HasAVX2] in
5374   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5375 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5376   defm PALIGN : ssse3_palign<"palignr">;
5377
5378 let Predicates = [HasSSSE3] in {
5379 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5380           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5381 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5382           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5383 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5384           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5385 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5386           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5387 }
5388
5389 let Predicates = [HasAVX] in {
5390 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5391           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5392 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5393           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5394 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5395           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5396 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5397           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5398 }
5399
5400 //===---------------------------------------------------------------------===//
5401 // SSSE3 - Thread synchronization
5402 //===---------------------------------------------------------------------===//
5403
5404 let usesCustomInserter = 1 in {
5405 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5406                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5407 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5408                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5409 }
5410
5411 let Uses = [EAX, ECX, EDX] in
5412 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5413                  Requires<[HasSSE3]>;
5414 let Uses = [ECX, EAX] in
5415 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5416                 Requires<[HasSSE3]>;
5417
5418 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5419 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5420
5421 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5422       Requires<[In32BitMode]>;
5423 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5424       Requires<[In64BitMode]>;
5425
5426 //===----------------------------------------------------------------------===//
5427 // SSE4.1 - Packed Move with Sign/Zero Extend
5428 //===----------------------------------------------------------------------===//
5429
5430 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5431   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5432                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5433                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5434
5435   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5436                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5437        [(set VR128:$dst,
5438          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5439        OpSize;
5440 }
5441
5442 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5443                                  Intrinsic IntId> {
5444   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5445                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5446                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5447
5448   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5449                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5450                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5451 }
5452
5453 let Predicates = [HasAVX] in {
5454 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5455                                      VEX;
5456 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5457                                      VEX;
5458 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5459                                      VEX;
5460 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5461                                      VEX;
5462 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5463                                      VEX;
5464 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5465                                      VEX;
5466 }
5467
5468 let Predicates = [HasAVX2] in {
5469 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5470                                         int_x86_avx2_pmovsxbw>, VEX;
5471 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5472                                         int_x86_avx2_pmovsxwd>, VEX;
5473 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5474                                         int_x86_avx2_pmovsxdq>, VEX;
5475 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5476                                         int_x86_avx2_pmovzxbw>, VEX;
5477 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5478                                         int_x86_avx2_pmovzxwd>, VEX;
5479 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5480                                         int_x86_avx2_pmovzxdq>, VEX;
5481 }
5482
5483 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5484 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5485 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5486 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5487 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5488 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5489
5490 let Predicates = [HasSSE41] in {
5491   // Common patterns involving scalar load.
5492   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5493             (PMOVSXBWrm addr:$src)>;
5494   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5495             (PMOVSXBWrm addr:$src)>;
5496
5497   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5498             (PMOVSXWDrm addr:$src)>;
5499   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5500             (PMOVSXWDrm addr:$src)>;
5501
5502   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5503             (PMOVSXDQrm addr:$src)>;
5504   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5505             (PMOVSXDQrm addr:$src)>;
5506
5507   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5508             (PMOVZXBWrm addr:$src)>;
5509   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5510             (PMOVZXBWrm addr:$src)>;
5511
5512   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5513             (PMOVZXWDrm addr:$src)>;
5514   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5515             (PMOVZXWDrm addr:$src)>;
5516
5517   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5518             (PMOVZXDQrm addr:$src)>;
5519   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5520             (PMOVZXDQrm addr:$src)>;
5521 }
5522
5523 let Predicates = [HasAVX] in {
5524   // Common patterns involving scalar load.
5525   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5526             (VPMOVSXBWrm addr:$src)>;
5527   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5528             (VPMOVSXBWrm addr:$src)>;
5529
5530   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5531             (VPMOVSXWDrm addr:$src)>;
5532   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5533             (VPMOVSXWDrm addr:$src)>;
5534
5535   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5536             (VPMOVSXDQrm addr:$src)>;
5537   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5538             (VPMOVSXDQrm addr:$src)>;
5539
5540   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5541             (VPMOVZXBWrm addr:$src)>;
5542   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5543             (VPMOVZXBWrm addr:$src)>;
5544
5545   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5546             (VPMOVZXWDrm addr:$src)>;
5547   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5548             (VPMOVZXWDrm addr:$src)>;
5549
5550   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5551             (VPMOVZXDQrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5553             (VPMOVZXDQrm addr:$src)>;
5554 }
5555
5556
5557 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5558   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5559                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5560                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5561
5562   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5563                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5564        [(set VR128:$dst,
5565          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5566           OpSize;
5567 }
5568
5569 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5570                                  Intrinsic IntId> {
5571   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5572                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5573                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5574
5575   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5576                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5577        [(set VR256:$dst,
5578          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5579           OpSize;
5580 }
5581
5582 let Predicates = [HasAVX] in {
5583 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5584                                      VEX;
5585 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5586                                      VEX;
5587 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5588                                      VEX;
5589 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5590                                      VEX;
5591 }
5592
5593 let Predicates = [HasAVX2] in {
5594 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5595                                        int_x86_avx2_pmovsxbd>, VEX;
5596 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5597                                        int_x86_avx2_pmovsxwq>, VEX;
5598 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5599                                        int_x86_avx2_pmovzxbd>, VEX;
5600 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5601                                        int_x86_avx2_pmovzxwq>, VEX;
5602 }
5603
5604 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5605 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5606 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5607 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5608
5609 let Predicates = [HasSSE41] in {
5610   // Common patterns involving scalar load
5611   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5612             (PMOVSXBDrm addr:$src)>;
5613   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5614             (PMOVSXWQrm addr:$src)>;
5615
5616   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5617             (PMOVZXBDrm addr:$src)>;
5618   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5619             (PMOVZXWQrm addr:$src)>;
5620 }
5621
5622 let Predicates = [HasAVX] in {
5623   // Common patterns involving scalar load
5624   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5625             (VPMOVSXBDrm addr:$src)>;
5626   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5627             (VPMOVSXWQrm addr:$src)>;
5628
5629   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5630             (VPMOVZXBDrm addr:$src)>;
5631   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5632             (VPMOVZXWQrm addr:$src)>;
5633 }
5634
5635 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5636   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5637                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5638                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5639
5640   // Expecting a i16 load any extended to i32 value.
5641   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5642                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5643                  [(set VR128:$dst, (IntId (bitconvert
5644                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5645                  OpSize;
5646 }
5647
5648 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5649                                  Intrinsic IntId> {
5650   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5651                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5652                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5653
5654   // Expecting a i16 load any extended to i32 value.
5655   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5656                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5657                   [(set VR256:$dst, (IntId (bitconvert
5658                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5659                   OpSize;
5660 }
5661
5662 let Predicates = [HasAVX] in {
5663 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5664                                      VEX;
5665 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5666                                      VEX;
5667 }
5668 let Predicates = [HasAVX2] in {
5669 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5670                                        int_x86_avx2_pmovsxbq>, VEX;
5671 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5672                                        int_x86_avx2_pmovzxbq>, VEX;
5673 }
5674 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5675 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5676
5677 let Predicates = [HasSSE41] in {
5678   // Common patterns involving scalar load
5679   def : Pat<(int_x86_sse41_pmovsxbq
5680               (bitconvert (v4i32 (X86vzmovl
5681                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5682             (PMOVSXBQrm addr:$src)>;
5683
5684   def : Pat<(int_x86_sse41_pmovzxbq
5685               (bitconvert (v4i32 (X86vzmovl
5686                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5687             (PMOVZXBQrm addr:$src)>;
5688 }
5689
5690 let Predicates = [HasAVX] in {
5691   // Common patterns involving scalar load
5692   def : Pat<(int_x86_sse41_pmovsxbq
5693               (bitconvert (v4i32 (X86vzmovl
5694                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5695             (VPMOVSXBQrm addr:$src)>;
5696
5697   def : Pat<(int_x86_sse41_pmovzxbq
5698               (bitconvert (v4i32 (X86vzmovl
5699                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5700             (VPMOVZXBQrm addr:$src)>;
5701 }
5702
5703 //===----------------------------------------------------------------------===//
5704 // SSE4.1 - Extract Instructions
5705 //===----------------------------------------------------------------------===//
5706
5707 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5708 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5709   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5710                  (ins VR128:$src1, i32i8imm:$src2),
5711                  !strconcat(OpcodeStr,
5712                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5713                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5714                  OpSize;
5715   let neverHasSideEffects = 1, mayStore = 1 in
5716   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5717                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5718                  !strconcat(OpcodeStr,
5719                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5720                  []>, OpSize;
5721 // FIXME:
5722 // There's an AssertZext in the way of writing the store pattern
5723 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5724 }
5725
5726 let Predicates = [HasAVX] in {
5727   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5728   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5729          (ins VR128:$src1, i32i8imm:$src2),
5730          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5731 }
5732
5733 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5734
5735
5736 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5737 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5738   let neverHasSideEffects = 1, mayStore = 1 in
5739   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5740                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5741                  !strconcat(OpcodeStr,
5742                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5743                  []>, OpSize;
5744 // FIXME:
5745 // There's an AssertZext in the way of writing the store pattern
5746 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5747 }
5748
5749 let Predicates = [HasAVX] in
5750   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5751
5752 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5753
5754
5755 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5756 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5757   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5758                  (ins VR128:$src1, i32i8imm:$src2),
5759                  !strconcat(OpcodeStr,
5760                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5761                  [(set GR32:$dst,
5762                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5763   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5764                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5765                  !strconcat(OpcodeStr,
5766                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5767                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5768                           addr:$dst)]>, OpSize;
5769 }
5770
5771 let Predicates = [HasAVX] in
5772   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5773
5774 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5775
5776 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5777 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5778   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5779                  (ins VR128:$src1, i32i8imm:$src2),
5780                  !strconcat(OpcodeStr,
5781                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5782                  [(set GR64:$dst,
5783                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5784   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5785                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5786                  !strconcat(OpcodeStr,
5787                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5788                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5789                           addr:$dst)]>, OpSize, REX_W;
5790 }
5791
5792 let Predicates = [HasAVX] in
5793   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5794
5795 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5796
5797 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5798 /// destination
5799 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5800   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5801                  (ins VR128:$src1, i32i8imm:$src2),
5802                  !strconcat(OpcodeStr,
5803                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5804                  [(set GR32:$dst,
5805                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5806            OpSize;
5807   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5808                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5809                  !strconcat(OpcodeStr,
5810                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5811                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5812                           addr:$dst)]>, OpSize;
5813 }
5814
5815 let ExeDomain = SSEPackedSingle in {
5816   let Predicates = [HasAVX] in {
5817     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5818     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5819                     (ins VR128:$src1, i32i8imm:$src2),
5820                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5821                     []>, OpSize, VEX;
5822   }
5823   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5824 }
5825
5826 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5827 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5828                                               imm:$src2))),
5829                  addr:$dst),
5830           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5831           Requires<[HasSSE41]>;
5832 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5833                                               imm:$src2))),
5834                  addr:$dst),
5835           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5836           Requires<[HasAVX]>;
5837
5838 //===----------------------------------------------------------------------===//
5839 // SSE4.1 - Insert Instructions
5840 //===----------------------------------------------------------------------===//
5841
5842 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5843   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5844       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5845       !if(Is2Addr,
5846         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5847         !strconcat(asm,
5848                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5849       [(set VR128:$dst,
5850         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5851   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5852       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5853       !if(Is2Addr,
5854         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5855         !strconcat(asm,
5856                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5857       [(set VR128:$dst,
5858         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5859                    imm:$src3))]>, OpSize;
5860 }
5861
5862 let Predicates = [HasAVX] in
5863   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5864 let Constraints = "$src1 = $dst" in
5865   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5866
5867 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5868   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5869       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5870       !if(Is2Addr,
5871         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5872         !strconcat(asm,
5873                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5874       [(set VR128:$dst,
5875         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5876       OpSize;
5877   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5878       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5879       !if(Is2Addr,
5880         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5881         !strconcat(asm,
5882                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5883       [(set VR128:$dst,
5884         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5885                           imm:$src3)))]>, OpSize;
5886 }
5887
5888 let Predicates = [HasAVX] in
5889   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5890 let Constraints = "$src1 = $dst" in
5891   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5892
5893 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5894   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5895       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5896       !if(Is2Addr,
5897         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5898         !strconcat(asm,
5899                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5900       [(set VR128:$dst,
5901         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5902       OpSize;
5903   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5904       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5905       !if(Is2Addr,
5906         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5907         !strconcat(asm,
5908                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5909       [(set VR128:$dst,
5910         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5911                           imm:$src3)))]>, OpSize;
5912 }
5913
5914 let Predicates = [HasAVX] in
5915   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5916 let Constraints = "$src1 = $dst" in
5917   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5918
5919 // insertps has a few different modes, there's the first two here below which
5920 // are optimized inserts that won't zero arbitrary elements in the destination
5921 // vector. The next one matches the intrinsic and could zero arbitrary elements
5922 // in the target vector.
5923 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5924   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5925       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5926       !if(Is2Addr,
5927         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5928         !strconcat(asm,
5929                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5930       [(set VR128:$dst,
5931         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5932       OpSize;
5933   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5934       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5935       !if(Is2Addr,
5936         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5937         !strconcat(asm,
5938                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5939       [(set VR128:$dst,
5940         (X86insrtps VR128:$src1,
5941                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5942                     imm:$src3))]>, OpSize;
5943 }
5944
5945 let ExeDomain = SSEPackedSingle in {
5946   let Constraints = "$src1 = $dst" in
5947     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5948   let Predicates = [HasAVX] in
5949     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5950 }
5951
5952 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5953           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5954           Requires<[HasAVX]>;
5955 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5956           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5957           Requires<[HasSSE41]>;
5958
5959 //===----------------------------------------------------------------------===//
5960 // SSE4.1 - Round Instructions
5961 //===----------------------------------------------------------------------===//
5962
5963 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5964                             X86MemOperand x86memop, RegisterClass RC,
5965                             PatFrag mem_frag32, PatFrag mem_frag64,
5966                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5967 let ExeDomain = SSEPackedSingle in {
5968   // Intrinsic operation, reg.
5969   // Vector intrinsic operation, reg
5970   def PSr : SS4AIi8<opcps, MRMSrcReg,
5971                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5972                     !strconcat(OpcodeStr,
5973                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5974                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5975                     OpSize;
5976
5977   // Vector intrinsic operation, mem
5978   def PSm : SS4AIi8<opcps, MRMSrcMem,
5979                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5980                     !strconcat(OpcodeStr,
5981                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5982                     [(set RC:$dst,
5983                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5984                     OpSize;
5985 } // ExeDomain = SSEPackedSingle
5986
5987 let ExeDomain = SSEPackedDouble in {
5988   // Vector intrinsic operation, reg
5989   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5990                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5991                     !strconcat(OpcodeStr,
5992                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5993                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5994                     OpSize;
5995
5996   // Vector intrinsic operation, mem
5997   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5998                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5999                     !strconcat(OpcodeStr,
6000                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6001                     [(set RC:$dst,
6002                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6003                     OpSize;
6004 } // ExeDomain = SSEPackedDouble
6005 }
6006
6007 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6008                             string OpcodeStr,
6009                             Intrinsic F32Int,
6010                             Intrinsic F64Int, bit Is2Addr = 1> {
6011 let ExeDomain = GenericDomain in {
6012   // Intrinsic operation, reg.
6013   def SSr : SS4AIi8<opcss, MRMSrcReg,
6014         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6015         !if(Is2Addr,
6016             !strconcat(OpcodeStr,
6017                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6018             !strconcat(OpcodeStr,
6019                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6020         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6021         OpSize;
6022
6023   // Intrinsic operation, mem.
6024   def SSm : SS4AIi8<opcss, MRMSrcMem,
6025         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6026         !if(Is2Addr,
6027             !strconcat(OpcodeStr,
6028                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6029             !strconcat(OpcodeStr,
6030                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6031         [(set VR128:$dst,
6032              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6033         OpSize;
6034
6035   // Intrinsic operation, reg.
6036   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6037         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6038         !if(Is2Addr,
6039             !strconcat(OpcodeStr,
6040                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6041             !strconcat(OpcodeStr,
6042                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6043         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6044         OpSize;
6045
6046   // Intrinsic operation, mem.
6047   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6048         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6049         !if(Is2Addr,
6050             !strconcat(OpcodeStr,
6051                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6052             !strconcat(OpcodeStr,
6053                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6054         [(set VR128:$dst,
6055               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6056         OpSize;
6057 } // ExeDomain = GenericDomain
6058 }
6059
6060 // FP round - roundss, roundps, roundsd, roundpd
6061 let Predicates = [HasAVX] in {
6062   // Intrinsic form
6063   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6064                                   memopv4f32, memopv2f64,
6065                                   int_x86_sse41_round_ps,
6066                                   int_x86_sse41_round_pd>, VEX;
6067   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6068                                   memopv8f32, memopv4f64,
6069                                   int_x86_avx_round_ps_256,
6070                                   int_x86_avx_round_pd_256>, VEX;
6071   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6072                                   int_x86_sse41_round_ss,
6073                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6074 }
6075
6076 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6077                                memopv4f32, memopv2f64,
6078                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6079 let Constraints = "$src1 = $dst" in
6080 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6081                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6082
6083 //===----------------------------------------------------------------------===//
6084 // SSE4.1 - Packed Bit Test
6085 //===----------------------------------------------------------------------===//
6086
6087 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6088 // the intel intrinsic that corresponds to this.
6089 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6090 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6091                 "vptest\t{$src2, $src1|$src1, $src2}",
6092                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6093                 OpSize, VEX;
6094 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6095                 "vptest\t{$src2, $src1|$src1, $src2}",
6096                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6097                 OpSize, VEX;
6098
6099 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6100                 "vptest\t{$src2, $src1|$src1, $src2}",
6101                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6102                 OpSize, VEX;
6103 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6104                 "vptest\t{$src2, $src1|$src1, $src2}",
6105                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6106                 OpSize, VEX;
6107 }
6108
6109 let Defs = [EFLAGS] in {
6110 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6111               "ptest\t{$src2, $src1|$src1, $src2}",
6112               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6113               OpSize;
6114 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6115               "ptest\t{$src2, $src1|$src1, $src2}",
6116               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6117               OpSize;
6118 }
6119
6120 // The bit test instructions below are AVX only
6121 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6122                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6123   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6124             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6125             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6126   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6127             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6128             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6129             OpSize, VEX;
6130 }
6131
6132 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6133 let ExeDomain = SSEPackedSingle in {
6134 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6135 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6136 }
6137 let ExeDomain = SSEPackedDouble in {
6138 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6139 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6140 }
6141 }
6142
6143 //===----------------------------------------------------------------------===//
6144 // SSE4.1 - Misc Instructions
6145 //===----------------------------------------------------------------------===//
6146
6147 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6148   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6149                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6150                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6151                      OpSize, XS;
6152   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6153                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6154                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6155                       (implicit EFLAGS)]>, OpSize, XS;
6156
6157   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6158                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6159                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6160                      XS;
6161   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6162                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6163                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6164                       (implicit EFLAGS)]>, XS;
6165
6166   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6167                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6168                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6169                       XS;
6170   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6171                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6172                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6173                        (implicit EFLAGS)]>, XS;
6174 }
6175
6176
6177
6178 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6179 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6180                                  Intrinsic IntId128> {
6181   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6182                     (ins VR128:$src),
6183                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6184                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6185   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6186                      (ins i128mem:$src),
6187                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6188                      [(set VR128:$dst,
6189                        (IntId128
6190                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
6191 }
6192
6193 let Predicates = [HasAVX] in
6194 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6195                                          int_x86_sse41_phminposuw>, VEX;
6196 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6197                                          int_x86_sse41_phminposuw>;
6198
6199 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6200 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6201                               Intrinsic IntId128, bit Is2Addr = 1> {
6202   let isCommutable = 1 in
6203   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6204        (ins VR128:$src1, VR128:$src2),
6205        !if(Is2Addr,
6206            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6207            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6208        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6209   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6210        (ins VR128:$src1, i128mem:$src2),
6211        !if(Is2Addr,
6212            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6213            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6214        [(set VR128:$dst,
6215          (IntId128 VR128:$src1,
6216           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6217 }
6218
6219 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6220 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6221                                 Intrinsic IntId256> {
6222   let isCommutable = 1 in
6223   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6224        (ins VR256:$src1, VR256:$src2),
6225        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6226        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6227   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6228        (ins VR256:$src1, i256mem:$src2),
6229        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6230        [(set VR256:$dst,
6231          (IntId256 VR256:$src1,
6232           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6233 }
6234
6235 let Predicates = [HasAVX] in {
6236   let isCommutable = 0 in
6237   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6238                                                          0>, VEX_4V;
6239   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6240                                                          0>, VEX_4V;
6241   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6242                                                          0>, VEX_4V;
6243   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6244                                                          0>, VEX_4V;
6245   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6246                                                          0>, VEX_4V;
6247   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6248                                                          0>, VEX_4V;
6249   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6250                                                          0>, VEX_4V;
6251   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6252                                                          0>, VEX_4V;
6253   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6254                                                          0>, VEX_4V;
6255   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6256                                                          0>, VEX_4V;
6257   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6258                                                          0>, VEX_4V;
6259
6260   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6261             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6262   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6263             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6264 }
6265
6266 let Predicates = [HasAVX2] in {
6267   let isCommutable = 0 in
6268   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6269                                         int_x86_avx2_packusdw>, VEX_4V;
6270   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6271                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6272   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6273                                         int_x86_avx2_pmins_b>, VEX_4V;
6274   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6275                                         int_x86_avx2_pmins_d>, VEX_4V;
6276   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6277                                         int_x86_avx2_pminu_d>, VEX_4V;
6278   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6279                                         int_x86_avx2_pminu_w>, VEX_4V;
6280   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6281                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6282   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6283                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6284   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6285                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6286   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6287                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6288   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6289                                         int_x86_avx2_pmul_dq>, VEX_4V;
6290
6291   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6292             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6293   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6294             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6295 }
6296
6297 let Constraints = "$src1 = $dst" in {
6298   let isCommutable = 0 in
6299   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6300   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6301   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6302   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6303   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6304   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6305   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6306   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6307   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6308   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6309   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6310 }
6311
6312 let Predicates = [HasSSE41] in {
6313   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6314             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6315   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6316             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6317 }
6318
6319 /// SS48I_binop_rm - Simple SSE41 binary operator.
6320 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6321                           ValueType OpVT, bit Is2Addr = 1> {
6322   let isCommutable = 1 in
6323   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6324        (ins VR128:$src1, VR128:$src2),
6325        !if(Is2Addr,
6326            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6327            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6328        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6329        OpSize;
6330   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6331        (ins VR128:$src1, i128mem:$src2),
6332        !if(Is2Addr,
6333            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6334            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6335        [(set VR128:$dst, (OpNode VR128:$src1,
6336                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6337        OpSize;
6338 }
6339
6340 /// SS48I_binop_rm - Simple SSE41 binary operator.
6341 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6342                             ValueType OpVT> {
6343   let isCommutable = 1 in
6344   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6345        (ins VR256:$src1, VR256:$src2),
6346        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6347        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6348        OpSize;
6349   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6350        (ins VR256:$src1, i256mem:$src2),
6351        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6352        [(set VR256:$dst, (OpNode VR256:$src1,
6353                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6354        OpSize;
6355 }
6356
6357 let Predicates = [HasAVX] in
6358   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6359 let Predicates = [HasAVX2] in
6360   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6361 let Constraints = "$src1 = $dst" in
6362   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6363
6364 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6365 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6366                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6367                  X86MemOperand x86memop, bit Is2Addr = 1> {
6368   let isCommutable = 1 in
6369   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6370         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6371         !if(Is2Addr,
6372             !strconcat(OpcodeStr,
6373                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6374             !strconcat(OpcodeStr,
6375                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6376         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6377         OpSize;
6378   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6379         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6380         !if(Is2Addr,
6381             !strconcat(OpcodeStr,
6382                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6383             !strconcat(OpcodeStr,
6384                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6385         [(set RC:$dst,
6386           (IntId RC:$src1,
6387            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6388         OpSize;
6389 }
6390
6391 let Predicates = [HasAVX] in {
6392   let isCommutable = 0 in {
6393     let ExeDomain = SSEPackedSingle in {
6394     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6395                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6396     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6397               int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6398     }
6399     let ExeDomain = SSEPackedDouble in {
6400     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6401                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6402     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6403               int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6404     }
6405   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6406                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6407   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6408                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6409   }
6410   let ExeDomain = SSEPackedSingle in
6411   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6412                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6413   let ExeDomain = SSEPackedDouble in
6414   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6415                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6416   let ExeDomain = SSEPackedSingle in
6417   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6418                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
6419 }
6420
6421 let Predicates = [HasAVX2] in {
6422   let isCommutable = 0 in {
6423   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6424                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6425   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6426                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6427   }
6428 }
6429
6430 let Constraints = "$src1 = $dst" in {
6431   let isCommutable = 0 in {
6432   let ExeDomain = SSEPackedSingle in
6433   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6434                                      VR128, memopv16i8, i128mem>;
6435   let ExeDomain = SSEPackedDouble in
6436   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6437                                      VR128, memopv16i8, i128mem>;
6438   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6439                                      VR128, memopv16i8, i128mem>;
6440   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6441                                      VR128, memopv16i8, i128mem>;
6442   }
6443   let ExeDomain = SSEPackedSingle in
6444   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6445                                   VR128, memopv16i8, i128mem>;
6446   let ExeDomain = SSEPackedDouble in
6447   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6448                                   VR128, memopv16i8, i128mem>;
6449 }
6450
6451 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6452 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6453                                     RegisterClass RC, X86MemOperand x86memop,
6454                                     PatFrag mem_frag, Intrinsic IntId> {
6455   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6456                   (ins RC:$src1, RC:$src2, RC:$src3),
6457                   !strconcat(OpcodeStr,
6458                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6459                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6460                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6461
6462   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6463                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6464                   !strconcat(OpcodeStr,
6465                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6466                   [(set RC:$dst,
6467                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6468                                RC:$src3))],
6469                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6470 }
6471
6472 let Predicates = [HasAVX] in {
6473 let ExeDomain = SSEPackedDouble in {
6474 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6475                                            memopv16i8, int_x86_sse41_blendvpd>;
6476 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6477                                          memopv32i8, int_x86_avx_blendv_pd_256>;
6478 } // ExeDomain = SSEPackedDouble
6479 let ExeDomain = SSEPackedSingle in {
6480 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6481                                            memopv16i8, int_x86_sse41_blendvps>;
6482 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6483                                          memopv32i8, int_x86_avx_blendv_ps_256>;
6484 } // ExeDomain = SSEPackedSingle
6485 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6486                                            memopv16i8, int_x86_sse41_pblendvb>;
6487 }
6488
6489 let Predicates = [HasAVX2] in {
6490 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6491                                            memopv32i8, int_x86_avx2_pblendvb>;
6492 }
6493
6494 let Predicates = [HasAVX] in {
6495   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6496                             (v16i8 VR128:$src2))),
6497             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6498   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6499                             (v4i32 VR128:$src2))),
6500             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6501   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6502                             (v4f32 VR128:$src2))),
6503             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6504   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6505                             (v2i64 VR128:$src2))),
6506             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6507   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6508                             (v2f64 VR128:$src2))),
6509             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6510   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6511                             (v8i32 VR256:$src2))),
6512             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6513   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6514                             (v8f32 VR256:$src2))),
6515             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6516   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6517                             (v4i64 VR256:$src2))),
6518             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6519   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6520                             (v4f64 VR256:$src2))),
6521             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6522 }
6523
6524 let Predicates = [HasAVX2] in {
6525   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6526                             (v32i8 VR256:$src2))),
6527             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6528 }
6529
6530 /// SS41I_ternary_int - SSE 4.1 ternary operator
6531 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6532   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
6533     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6534                     (ins VR128:$src1, VR128:$src2),
6535                     !strconcat(OpcodeStr,
6536                      "\t{$src2, $dst|$dst, $src2}"),
6537                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6538                     OpSize;
6539
6540     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6541                     (ins VR128:$src1, i128mem:$src2),
6542                     !strconcat(OpcodeStr,
6543                      "\t{$src2, $dst|$dst, $src2}"),
6544                     [(set VR128:$dst,
6545                       (IntId VR128:$src1,
6546                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
6547   }
6548 }
6549
6550 let ExeDomain = SSEPackedDouble in
6551 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
6552 let ExeDomain = SSEPackedSingle in
6553 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
6554 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
6555
6556 let Predicates = [HasSSE41] in {
6557   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6558                             (v16i8 VR128:$src2))),
6559             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6560   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6561                             (v4i32 VR128:$src2))),
6562             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6563   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6564                             (v4f32 VR128:$src2))),
6565             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6566   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6567                             (v2i64 VR128:$src2))),
6568             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6569   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6570                             (v2f64 VR128:$src2))),
6571             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6572 }
6573
6574 let Predicates = [HasAVX] in
6575 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6576                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6577                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6578                        OpSize, VEX;
6579 let Predicates = [HasAVX2] in
6580 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6581                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6582                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6583                          OpSize, VEX;
6584 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6585                        "movntdqa\t{$src, $dst|$dst, $src}",
6586                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6587                        OpSize;
6588
6589 //===----------------------------------------------------------------------===//
6590 // SSE4.2 - Compare Instructions
6591 //===----------------------------------------------------------------------===//
6592
6593 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6594 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6595                               Intrinsic IntId128, bit Is2Addr = 1> {
6596   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6597        (ins VR128:$src1, VR128:$src2),
6598        !if(Is2Addr,
6599            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6600            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6601        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6602        OpSize;
6603   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6604        (ins VR128:$src1, i128mem:$src2),
6605        !if(Is2Addr,
6606            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6607            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6608        [(set VR128:$dst,
6609          (IntId128 VR128:$src1,
6610           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6611 }
6612
6613 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6614 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6615                                 Intrinsic IntId256> {
6616   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6617        (ins VR256:$src1, VR256:$src2),
6618        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6619        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6620        OpSize;
6621   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6622        (ins VR256:$src1, i256mem:$src2),
6623        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6624        [(set VR256:$dst,
6625          (IntId256 VR256:$src1,
6626           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6627 }
6628
6629 let Predicates = [HasAVX] in {
6630   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6631                                      0>, VEX_4V;
6632
6633   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6634             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6635   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6636             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6637 }
6638
6639 let Predicates = [HasAVX2] in {
6640   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6641                                        VEX_4V;
6642
6643   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6644             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6645   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6646             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6647 }
6648
6649 let Constraints = "$src1 = $dst" in
6650   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6651
6652 let Predicates = [HasSSE42] in {
6653   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6654             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6655   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6656             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6657 }
6658
6659 //===----------------------------------------------------------------------===//
6660 // SSE4.2 - String/text Processing Instructions
6661 //===----------------------------------------------------------------------===//
6662
6663 // Packed Compare Implicit Length Strings, Return Mask
6664 multiclass pseudo_pcmpistrm<string asm> {
6665   def REG : PseudoI<(outs VR128:$dst),
6666                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6667     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6668                                                   imm:$src3))]>;
6669   def MEM : PseudoI<(outs VR128:$dst),
6670                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6671     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6672                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6673 }
6674
6675 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6676   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6677   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6678 }
6679
6680 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6681   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6682       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6683       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6684   let mayLoad = 1 in
6685   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6686       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6687       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6688 }
6689
6690 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6691   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6692       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6693       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6694   let mayLoad = 1 in
6695   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6696       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6697       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6698 }
6699
6700 // Packed Compare Explicit Length Strings, Return Mask
6701 multiclass pseudo_pcmpestrm<string asm> {
6702   def REG : PseudoI<(outs VR128:$dst),
6703                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6704     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6705                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6706   def MEM : PseudoI<(outs VR128:$dst),
6707                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6708     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6709                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6710 }
6711
6712 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6713   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6714   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6715 }
6716
6717 let Predicates = [HasAVX],
6718     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6719   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6720       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6721       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6722   let mayLoad = 1 in
6723   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6724       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6725       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6726 }
6727
6728 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6729   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6730       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6731       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6732   let mayLoad = 1 in
6733   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6734       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6735       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6736 }
6737
6738 // Packed Compare Implicit Length Strings, Return Index
6739 let Defs = [ECX, EFLAGS] in {
6740   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6741     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6742       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6743       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6744       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6745        (implicit EFLAGS)]>, OpSize;
6746     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6747       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6748       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6749       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6750        (implicit EFLAGS)]>, OpSize;
6751   }
6752 }
6753
6754 let Predicates = [HasAVX] in {
6755 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6756                                     VEX;
6757 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6758                                     VEX;
6759 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6760                                     VEX;
6761 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6762                                     VEX;
6763 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6764                                     VEX;
6765 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6766                                     VEX;
6767 }
6768
6769 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6770 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6771 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6772 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6773 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6774 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6775
6776 // Packed Compare Explicit Length Strings, Return Index
6777 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6778   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6779     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6780       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6781       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6782       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6783        (implicit EFLAGS)]>, OpSize;
6784     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6785       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6786       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6787        [(set ECX,
6788              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6789         (implicit EFLAGS)]>, OpSize;
6790   }
6791 }
6792
6793 let Predicates = [HasAVX] in {
6794 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6795                                     VEX;
6796 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6797                                     VEX;
6798 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6799                                     VEX;
6800 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6801                                     VEX;
6802 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6803                                     VEX;
6804 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6805                                     VEX;
6806 }
6807
6808 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6809 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6810 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6811 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6812 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6813 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6814
6815 //===----------------------------------------------------------------------===//
6816 // SSE4.2 - CRC Instructions
6817 //===----------------------------------------------------------------------===//
6818
6819 // No CRC instructions have AVX equivalents
6820
6821 // crc intrinsic instruction
6822 // This set of instructions are only rm, the only difference is the size
6823 // of r and m.
6824 let Constraints = "$src1 = $dst" in {
6825   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6826                       (ins GR32:$src1, i8mem:$src2),
6827                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6828                        [(set GR32:$dst,
6829                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6830                          (load addr:$src2)))]>;
6831   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6832                       (ins GR32:$src1, GR8:$src2),
6833                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6834                        [(set GR32:$dst,
6835                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6836   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6837                       (ins GR32:$src1, i16mem:$src2),
6838                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6839                        [(set GR32:$dst,
6840                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6841                          (load addr:$src2)))]>,
6842                          OpSize;
6843   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6844                       (ins GR32:$src1, GR16:$src2),
6845                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6846                        [(set GR32:$dst,
6847                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6848                          OpSize;
6849   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6850                       (ins GR32:$src1, i32mem:$src2),
6851                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6852                        [(set GR32:$dst,
6853                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6854                          (load addr:$src2)))]>;
6855   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6856                       (ins GR32:$src1, GR32:$src2),
6857                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6858                        [(set GR32:$dst,
6859                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6860   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6861                       (ins GR64:$src1, i8mem:$src2),
6862                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6863                        [(set GR64:$dst,
6864                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6865                          (load addr:$src2)))]>,
6866                          REX_W;
6867   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6868                       (ins GR64:$src1, GR8:$src2),
6869                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6870                        [(set GR64:$dst,
6871                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6872                          REX_W;
6873   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6874                       (ins GR64:$src1, i64mem:$src2),
6875                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6876                        [(set GR64:$dst,
6877                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6878                          (load addr:$src2)))]>,
6879                          REX_W;
6880   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6881                       (ins GR64:$src1, GR64:$src2),
6882                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6883                        [(set GR64:$dst,
6884                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6885                          REX_W;
6886 }
6887
6888 //===----------------------------------------------------------------------===//
6889 // AES-NI Instructions
6890 //===----------------------------------------------------------------------===//
6891
6892 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6893                               Intrinsic IntId128, bit Is2Addr = 1> {
6894   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6895        (ins VR128:$src1, VR128:$src2),
6896        !if(Is2Addr,
6897            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6898            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6899        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6900        OpSize;
6901   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6902        (ins VR128:$src1, i128mem:$src2),
6903        !if(Is2Addr,
6904            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6905            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6906        [(set VR128:$dst,
6907          (IntId128 VR128:$src1,
6908           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6909 }
6910
6911 // Perform One Round of an AES Encryption/Decryption Flow
6912 let Predicates = [HasAVX, HasAES] in {
6913   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6914                          int_x86_aesni_aesenc, 0>, VEX_4V;
6915   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6916                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6917   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6918                          int_x86_aesni_aesdec, 0>, VEX_4V;
6919   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6920                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6921 }
6922
6923 let Constraints = "$src1 = $dst" in {
6924   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6925                          int_x86_aesni_aesenc>;
6926   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6927                          int_x86_aesni_aesenclast>;
6928   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6929                          int_x86_aesni_aesdec>;
6930   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6931                          int_x86_aesni_aesdeclast>;
6932 }
6933
6934 let Predicates = [HasAES] in {
6935   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6936             (AESENCrr VR128:$src1, VR128:$src2)>;
6937   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6938             (AESENCrm VR128:$src1, addr:$src2)>;
6939   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6940             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
6941   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6942             (AESENCLASTrm VR128:$src1, addr:$src2)>;
6943   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6944             (AESDECrr VR128:$src1, VR128:$src2)>;
6945   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6946             (AESDECrm VR128:$src1, addr:$src2)>;
6947   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6948             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
6949   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6950             (AESDECLASTrm VR128:$src1, addr:$src2)>;
6951 }
6952
6953 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
6954   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6955             (VAESENCrr VR128:$src1, VR128:$src2)>;
6956   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6957             (VAESENCrm VR128:$src1, addr:$src2)>;
6958   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6959             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
6960   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6961             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
6962   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6963             (VAESDECrr VR128:$src1, VR128:$src2)>;
6964   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6965             (VAESDECrm VR128:$src1, addr:$src2)>;
6966   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6967             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
6968   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6969             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
6970 }
6971
6972 // Perform the AES InvMixColumn Transformation
6973 let Predicates = [HasAVX, HasAES] in {
6974   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6975       (ins VR128:$src1),
6976       "vaesimc\t{$src1, $dst|$dst, $src1}",
6977       [(set VR128:$dst,
6978         (int_x86_aesni_aesimc VR128:$src1))]>,
6979       OpSize, VEX;
6980   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6981       (ins i128mem:$src1),
6982       "vaesimc\t{$src1, $dst|$dst, $src1}",
6983       [(set VR128:$dst,
6984         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6985       OpSize, VEX;
6986 }
6987 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6988   (ins VR128:$src1),
6989   "aesimc\t{$src1, $dst|$dst, $src1}",
6990   [(set VR128:$dst,
6991     (int_x86_aesni_aesimc VR128:$src1))]>,
6992   OpSize;
6993 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6994   (ins i128mem:$src1),
6995   "aesimc\t{$src1, $dst|$dst, $src1}",
6996   [(set VR128:$dst,
6997     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6998   OpSize;
6999
7000 // AES Round Key Generation Assist
7001 let Predicates = [HasAVX, HasAES] in {
7002   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7003       (ins VR128:$src1, i8imm:$src2),
7004       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7005       [(set VR128:$dst,
7006         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7007       OpSize, VEX;
7008   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7009       (ins i128mem:$src1, i8imm:$src2),
7010       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7011       [(set VR128:$dst,
7012         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7013                                         imm:$src2))]>,
7014       OpSize, VEX;
7015 }
7016 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7017   (ins VR128:$src1, i8imm:$src2),
7018   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7019   [(set VR128:$dst,
7020     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7021   OpSize;
7022 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7023   (ins i128mem:$src1, i8imm:$src2),
7024   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7025   [(set VR128:$dst,
7026     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7027                                     imm:$src2))]>,
7028   OpSize;
7029
7030 //===----------------------------------------------------------------------===//
7031 // CLMUL Instructions
7032 //===----------------------------------------------------------------------===//
7033
7034 // Carry-less Multiplication instructions
7035 let neverHasSideEffects = 1 in {
7036 let Constraints = "$src1 = $dst" in {
7037 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7038            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7039            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7040            []>;
7041
7042 let mayLoad = 1 in
7043 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7044            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7045            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7046            []>;
7047 }
7048
7049 // AVX carry-less Multiplication instructions
7050 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7051            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7052            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7053            []>;
7054
7055 let mayLoad = 1 in
7056 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7057            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7058            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7059            []>;
7060 }
7061
7062
7063 multiclass pclmul_alias<string asm, int immop> {
7064   def : InstAlias<!strconcat("pclmul", asm,
7065                            "dq {$src, $dst|$dst, $src}"),
7066                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7067
7068   def : InstAlias<!strconcat("pclmul", asm,
7069                              "dq {$src, $dst|$dst, $src}"),
7070                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7071
7072   def : InstAlias<!strconcat("vpclmul", asm,
7073                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7074                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7075
7076   def : InstAlias<!strconcat("vpclmul", asm,
7077                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7078                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7079 }
7080 defm : pclmul_alias<"hqhq", 0x11>;
7081 defm : pclmul_alias<"hqlq", 0x01>;
7082 defm : pclmul_alias<"lqhq", 0x10>;
7083 defm : pclmul_alias<"lqlq", 0x00>;
7084
7085 //===----------------------------------------------------------------------===//
7086 // AVX Instructions
7087 //===----------------------------------------------------------------------===//
7088
7089 //===----------------------------------------------------------------------===//
7090 // VBROADCAST - Load from memory and broadcast to all elements of the
7091 //              destination operand
7092 //
7093 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7094                     X86MemOperand x86memop, Intrinsic Int> :
7095   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7096         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7097         [(set RC:$dst, (Int addr:$src))]>, VEX;
7098
7099 // AVX2 adds register forms
7100 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7101                          Intrinsic Int> :
7102   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7103          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7104          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7105
7106 let ExeDomain = SSEPackedSingle in {
7107   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7108                                       int_x86_avx_vbroadcast_ss>;
7109   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7110                                       int_x86_avx_vbroadcast_ss_256>;
7111 }
7112 let ExeDomain = SSEPackedDouble in
7113 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7114                                     int_x86_avx_vbroadcast_sd_256>;
7115 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7116                                    int_x86_avx_vbroadcastf128_pd_256>;
7117
7118 let ExeDomain = SSEPackedSingle in {
7119   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7120                                            int_x86_avx2_vbroadcast_ss_ps>;
7121   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7122                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7123 }
7124 let ExeDomain = SSEPackedDouble in
7125 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7126                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7127
7128 let Predicates = [HasAVX2] in
7129 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7130                                    int_x86_avx2_vbroadcasti128>;
7131
7132 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7133           (VBROADCASTF128 addr:$src)>;
7134
7135
7136 //===----------------------------------------------------------------------===//
7137 // VINSERTF128 - Insert packed floating-point values
7138 //
7139 let neverHasSideEffects = 1 in {
7140 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7141           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7142           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7143           []>, VEX_4V;
7144 let mayLoad = 1 in
7145 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7146           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7147           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7148           []>, VEX_4V;
7149 }
7150
7151 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7152           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7153 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7154           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7155 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7156           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7157
7158 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7159                                    (i32 imm)),
7160           (VINSERTF128rr VR256:$src1, VR128:$src2,
7161                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7162 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7163                                    (i32 imm)),
7164           (VINSERTF128rr VR256:$src1, VR128:$src2,
7165                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7166 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7167                                    (i32 imm)),
7168           (VINSERTF128rr VR256:$src1, VR128:$src2,
7169                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7170 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7171                                    (i32 imm)),
7172           (VINSERTF128rr VR256:$src1, VR128:$src2,
7173                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7174 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7175                                    (i32 imm)),
7176           (VINSERTF128rr VR256:$src1, VR128:$src2,
7177                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7178 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7179                                    (i32 imm)),
7180           (VINSERTF128rr VR256:$src1, VR128:$src2,
7181                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7182
7183 //===----------------------------------------------------------------------===//
7184 // VEXTRACTF128 - Extract packed floating-point values
7185 //
7186 let neverHasSideEffects = 1 in {
7187 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7188           (ins VR256:$src1, i8imm:$src2),
7189           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7190           []>, VEX;
7191 let mayStore = 1 in
7192 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7193           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7194           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7195           []>, VEX;
7196 }
7197
7198 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7199           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7200 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7201           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7202 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7203           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7204
7205 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7206           (v4f32 (VEXTRACTF128rr
7207                     (v8f32 VR256:$src1),
7208                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7209 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7210           (v2f64 (VEXTRACTF128rr
7211                     (v4f64 VR256:$src1),
7212                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7213 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7214           (v4i32 (VEXTRACTF128rr
7215                     (v8i32 VR256:$src1),
7216                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7217 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7218           (v2i64 (VEXTRACTF128rr
7219                     (v4i64 VR256:$src1),
7220                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7221 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7222           (v8i16 (VEXTRACTF128rr
7223                     (v16i16 VR256:$src1),
7224                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7225 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7226           (v16i8 (VEXTRACTF128rr
7227                     (v32i8 VR256:$src1),
7228                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7229
7230 //===----------------------------------------------------------------------===//
7231 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7232 //
7233 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7234                           Intrinsic IntLd, Intrinsic IntLd256,
7235                           Intrinsic IntSt, Intrinsic IntSt256> {
7236   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7237              (ins VR128:$src1, f128mem:$src2),
7238              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7239              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7240              VEX_4V;
7241   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7242              (ins VR256:$src1, f256mem:$src2),
7243              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7244              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7245              VEX_4V;
7246   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7247              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7248              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7249              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7250   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7251              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7252              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7253              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7254 }
7255
7256 let ExeDomain = SSEPackedSingle in
7257 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7258                                  int_x86_avx_maskload_ps,
7259                                  int_x86_avx_maskload_ps_256,
7260                                  int_x86_avx_maskstore_ps,
7261                                  int_x86_avx_maskstore_ps_256>;
7262 let ExeDomain = SSEPackedDouble in
7263 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7264                                  int_x86_avx_maskload_pd,
7265                                  int_x86_avx_maskload_pd_256,
7266                                  int_x86_avx_maskstore_pd,
7267                                  int_x86_avx_maskstore_pd_256>;
7268
7269 //===----------------------------------------------------------------------===//
7270 // VPERMIL - Permute Single and Double Floating-Point Values
7271 //
7272 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7273                       RegisterClass RC, X86MemOperand x86memop_f,
7274                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7275                       Intrinsic IntVar, Intrinsic IntImm> {
7276   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7277              (ins RC:$src1, RC:$src2),
7278              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7279              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7280   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7281              (ins RC:$src1, x86memop_i:$src2),
7282              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7283              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
7284
7285   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7286              (ins RC:$src1, i8imm:$src2),
7287              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7288              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7289   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7290              (ins x86memop_f:$src1, i8imm:$src2),
7291              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7292              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7293 }
7294
7295 let ExeDomain = SSEPackedSingle in {
7296   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7297                                memopv4f32, memopv4i32,
7298                                int_x86_avx_vpermilvar_ps,
7299                                int_x86_avx_vpermil_ps>;
7300   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7301                                memopv8f32, memopv8i32,
7302                                int_x86_avx_vpermilvar_ps_256,
7303                                int_x86_avx_vpermil_ps_256>;
7304 }
7305 let ExeDomain = SSEPackedDouble in {
7306   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7307                                memopv2f64, memopv2i64,
7308                                int_x86_avx_vpermilvar_pd,
7309                                int_x86_avx_vpermil_pd>;
7310   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7311                                memopv4f64, memopv4i64,
7312                                int_x86_avx_vpermilvar_pd_256,
7313                                int_x86_avx_vpermil_pd_256>;
7314 }
7315
7316 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7317           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7318 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7319           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7320 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
7321           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7322 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
7323           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7324
7325 //===----------------------------------------------------------------------===//
7326 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7327 //
7328 let neverHasSideEffects = 1 in {
7329 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7330           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7331           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7332           []>, VEX_4V;
7333 let mayLoad = 1 in
7334 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7335           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7336           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7337           []>, VEX_4V;
7338 }
7339
7340 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7341           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7342 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7343           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7344 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7345           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7346
7347 def : Pat<(int_x86_avx_vperm2f128_ps_256
7348                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7349           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7350 def : Pat<(int_x86_avx_vperm2f128_pd_256
7351                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7352           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7353 def : Pat<(int_x86_avx_vperm2f128_si_256
7354                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
7355           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7356
7357 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7358           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7359 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7360           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7361 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7362           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7363 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7364           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7365 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7366           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7367 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7368           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7369
7370 //===----------------------------------------------------------------------===//
7371 // VZERO - Zero YMM registers
7372 //
7373 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7374             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7375   // Zero All YMM registers
7376   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7377                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7378
7379   // Zero Upper bits of YMM registers
7380   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7381                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7382 }
7383
7384 //===----------------------------------------------------------------------===//
7385 // Half precision conversion instructions
7386 //===----------------------------------------------------------------------===//
7387 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7388 let Predicates = [HasAVX, HasF16C] in {
7389   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7390              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7391              [(set RC:$dst, (Int VR128:$src))]>,
7392              T8, OpSize, VEX;
7393   let neverHasSideEffects = 1, mayLoad = 1 in
7394   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7395              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7396 }
7397 }
7398
7399 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7400 let Predicates = [HasAVX, HasF16C] in {
7401   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7402                (ins RC:$src1, i32i8imm:$src2),
7403                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7404                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7405                TA, OpSize, VEX;
7406   let neverHasSideEffects = 1, mayLoad = 1 in
7407   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7408                (ins RC:$src1, i32i8imm:$src2),
7409                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7410                TA, OpSize, VEX;
7411 }
7412 }
7413
7414 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7415 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7416 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7417 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7418
7419 //===----------------------------------------------------------------------===//
7420 // AVX2 Instructions
7421 //===----------------------------------------------------------------------===//
7422
7423 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7424 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7425                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7426                  X86MemOperand x86memop> {
7427   let isCommutable = 1 in
7428   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7429         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7430         !strconcat(OpcodeStr,
7431             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7432         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7433         VEX_4V;
7434   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7435         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7436         !strconcat(OpcodeStr,
7437             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7438         [(set RC:$dst,
7439           (IntId RC:$src1,
7440            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7441         VEX_4V;
7442 }
7443
7444 let isCommutable = 0 in {
7445 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7446                                    VR128, memopv16i8, i128mem>;
7447 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7448                                     VR256, memopv32i8, i256mem>;
7449 }
7450
7451 //===----------------------------------------------------------------------===//
7452 // VPBROADCAST - Load from memory and broadcast to all elements of the
7453 //               destination operand
7454 //
7455 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7456                           X86MemOperand x86memop, PatFrag ld_frag,
7457                           Intrinsic Int128, Intrinsic Int256> {
7458   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7459                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7460                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7461   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7462                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7463                   [(set VR128:$dst,
7464                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7465   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7466                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7467                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7468   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7469                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7470                    [(set VR256:$dst,
7471                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7472 }
7473
7474 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7475                                     int_x86_avx2_pbroadcastb_128,
7476                                     int_x86_avx2_pbroadcastb_256>;
7477 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7478                                     int_x86_avx2_pbroadcastw_128,
7479                                     int_x86_avx2_pbroadcastw_256>;
7480 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7481                                     int_x86_avx2_pbroadcastd_128,
7482                                     int_x86_avx2_pbroadcastd_256>;
7483 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7484                                     int_x86_avx2_pbroadcastq_128,
7485                                     int_x86_avx2_pbroadcastq_256>;
7486
7487 let Predicates = [HasAVX2] in {
7488   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7489           (VPBROADCASTBrm addr:$src)>;
7490   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7491           (VPBROADCASTBYrm addr:$src)>;
7492   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7493           (VPBROADCASTWrm addr:$src)>;
7494   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7495           (VPBROADCASTWYrm addr:$src)>;
7496   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7497           (VPBROADCASTDrm addr:$src)>;
7498   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7499           (VPBROADCASTDYrm addr:$src)>;
7500   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7501           (VPBROADCASTQrm addr:$src)>;
7502   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7503           (VPBROADCASTQYrm addr:$src)>;
7504 }
7505
7506 // AVX1 broadcast patterns
7507 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7508           (VBROADCASTSSYrm addr:$src)>;
7509 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7510           (VBROADCASTSDrm addr:$src)>;
7511 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7512           (VBROADCASTSSYrm addr:$src)>;
7513 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7514           (VBROADCASTSDrm addr:$src)>;
7515
7516 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7517           (VBROADCASTSSrm addr:$src)>;
7518 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7519           (VBROADCASTSSrm addr:$src)>;
7520
7521 //===----------------------------------------------------------------------===//
7522 // VPERM - Permute instructions
7523 //
7524
7525 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7526                      Intrinsic Int> {
7527   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7528                    (ins VR256:$src1, VR256:$src2),
7529                    !strconcat(OpcodeStr,
7530                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7531                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7532   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7533                    (ins VR256:$src1, i256mem:$src2),
7534                    !strconcat(OpcodeStr,
7535                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7536                    [(set VR256:$dst, (Int VR256:$src1, (mem_frag addr:$src2)))]>,
7537                    VEX_4V;
7538 }
7539
7540 defm VPERMD : avx2_perm<0x36, "vpermd", memopv8i32, int_x86_avx2_permd>;
7541 let ExeDomain = SSEPackedSingle in
7542 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7543
7544 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7545                          Intrinsic Int> {
7546   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7547                      (ins VR256:$src1, i8imm:$src2),
7548                      !strconcat(OpcodeStr,
7549                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7550                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7551   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7552                      (ins i256mem:$src1, i8imm:$src2),
7553                      !strconcat(OpcodeStr,
7554                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7555                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7556                      VEX;
7557 }
7558
7559 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7560                             VEX_W;
7561 let ExeDomain = SSEPackedDouble in
7562 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7563                              VEX_W;
7564
7565 //===----------------------------------------------------------------------===//
7566 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7567 //
7568 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7569           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7570           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7571           [(set VR256:$dst,
7572            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7573           VEX_4V;
7574 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7575           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7576           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7577           [(set VR256:$dst,
7578            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7579             imm:$src3))]>,
7580           VEX_4V;
7581
7582 //===----------------------------------------------------------------------===//
7583 // VINSERTI128 - Insert packed integer values
7584 //
7585 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7586           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7587           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7588           [(set VR256:$dst,
7589             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7590           VEX_4V;
7591 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7592           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7593           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7594           [(set VR256:$dst,
7595             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7596              imm:$src3))]>, VEX_4V;
7597
7598 //===----------------------------------------------------------------------===//
7599 // VEXTRACTI128 - Extract packed integer values
7600 //
7601 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7602           (ins VR256:$src1, i8imm:$src2),
7603           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7604           [(set VR128:$dst,
7605             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7606           VEX;
7607 let neverHasSideEffects = 1, mayStore = 1 in
7608 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7609           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7610           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7611
7612 //===----------------------------------------------------------------------===//
7613 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7614 //
7615 multiclass avx2_pmovmask<string OpcodeStr,
7616                          Intrinsic IntLd128, Intrinsic IntLd256,
7617                          Intrinsic IntSt128, Intrinsic IntSt256> {
7618   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7619              (ins VR128:$src1, i128mem:$src2),
7620              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7621              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7622   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7623              (ins VR256:$src1, i256mem:$src2),
7624              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7625              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7626   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7627              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7628              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7629              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7630   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7631              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7632              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7633              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7634 }
7635
7636 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7637                                 int_x86_avx2_maskload_d,
7638                                 int_x86_avx2_maskload_d_256,
7639                                 int_x86_avx2_maskstore_d,
7640                                 int_x86_avx2_maskstore_d_256>;
7641 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7642                                 int_x86_avx2_maskload_q,
7643                                 int_x86_avx2_maskload_q_256,
7644                                 int_x86_avx2_maskstore_q,
7645                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7646
7647
7648 //===----------------------------------------------------------------------===//
7649 // Variable Bit Shifts
7650 //
7651 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7652                           ValueType vt128, ValueType vt256> {
7653   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7654              (ins VR128:$src1, VR128:$src2),
7655              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7656              [(set VR128:$dst,
7657                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7658              VEX_4V;
7659   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7660              (ins VR128:$src1, i128mem:$src2),
7661              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7662              [(set VR128:$dst,
7663                (vt128 (OpNode VR128:$src1,
7664                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7665              VEX_4V;
7666   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7667              (ins VR256:$src1, VR256:$src2),
7668              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7669              [(set VR256:$dst,
7670                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7671              VEX_4V;
7672   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7673              (ins VR256:$src1, i256mem:$src2),
7674              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7675              [(set VR256:$dst,
7676                (vt256 (OpNode VR256:$src1,
7677                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7678              VEX_4V;
7679 }
7680
7681 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7682 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7683 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7684 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7685 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;