lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 //  Non-instruction patterns
 120 //===----------------------------------------------------------------------===//
 121
 122 // A vector extract of the first f32/f64 position is a subregister copy
 123 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 124           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 125 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 126           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 127
 128 // A 128-bit subvector extract from the first 256-bit vector position
 129 // is a subregister copy that needs no instruction.
 130 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 131           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 132 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 133           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 134
 135 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 136           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 137 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 138           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 139
 140 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 141           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 142 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 143           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 144
 145 // A 128-bit subvector insert to the first 256-bit vector position
 146 // is a subregister copy that needs no instruction.
 147 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 148           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 149 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159
 160 // Implicitly promote a 32-bit scalar to a vector.
 161 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 162           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 163 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 // Implicitly promote a 64-bit scalar to a vector.
 166 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 167           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 168 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170
 171 // Bitcasts between 128-bit vector types. Return the original type since
 172 // no instruction is needed for the conversion
 173 let Predicates = [HasXMMInt] in {
 174   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 175   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 204 }
 205
 206 // Bitcasts between 256-bit vector types. Return the original type since
 207 // no instruction is needed for the conversion
 208 let Predicates = [HasAVX] in {
 209   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 210   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 219   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 224   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 229   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 239 }
 240
 241 // Alias instructions that map fld0 to pxor for sse.
 242 // FIXME: Set encoding to pseudo!
 243 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 244     canFoldAsLoad = 1 in {
 245   def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 246                    [(set FR32:$dst, fp32imm0)]>,
 247                    Requires<[HasSSE1]>, TB, OpSize;
 248   def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>,
 250                  Requires<[HasSSE2]>, TB, OpSize;
 251   def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 252                     [(set FR32:$dst, fp32imm0)]>,
 253                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 254   def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 255                     [(set FR64:$dst, fpimm0)]>,
 256                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 257 }
 258
 259 //===----------------------------------------------------------------------===//
 260 // AVX & SSE - Zero/One Vectors
 261 //===----------------------------------------------------------------------===//
 262
 263 // Alias instructions that map zero vector to pxor / xorp* for sse.
 264 // We set canFoldAsLoad because this can be converted to a constant-pool
 265 // load of an all-zeros value if folding it would be beneficial.
 266 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 267 // JIT implementation, it does not expand the instructions below like
 268 // X86MCInstLower does.
 269 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 270     isCodeGenOnly = 1 in {
 271 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 272                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 273 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 274                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
 275 let ExeDomain = SSEPackedInt in
 276 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 277                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 278 }
 279
 280 // The same as done above but for AVX. The 128-bit versions are the
 281 // same, but re-encoded. The 256-bit does not support PI version, and
 282 // doesn't need it because on sandy bridge the register is set to zero
 283 // at the rename stage without using any execution unit, so SET0PSY
 284 // and SET0PDY can be used for vector int instructions without penalty
 285 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 286 // JIT implementatioan, it does not expand the instructions below like
 287 // X86MCInstLower does.
 288 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 289     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 290 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 291                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
 292 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 293                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
 294 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 295                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 296 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 297                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 298 let ExeDomain = SSEPackedInt in
 299 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 300                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 301 }
 302
 303 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
 304 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
 305 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
 306
 307 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 308 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 309 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 310 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 311           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 312
 313 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 314 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 315           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 316
 317 // We set canFoldAsLoad because this can be converted to a constant-pool
 318 // load of an all-ones value if folding it would be beneficial.
 319 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 320 // JIT implementation, it does not expand the instructions below like
 321 // X86MCInstLower does.
 322 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 323     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
 324   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 325                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 326 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 327     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
 328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 330
 331
 332 //===----------------------------------------------------------------------===//
 333 // SSE 1 & 2 - Move FP Scalar Instructions
 334 //
 335 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 336 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 337 // is used instead. Register-to-register movss/movsd is not modeled as an
 338 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 339 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 340 //===----------------------------------------------------------------------===//
 341
 342 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 343       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 344       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 345
 346 // Loading from memory automatically zeroing upper bits.
 347 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 348                     PatFrag mem_pat, string OpcodeStr> :
 349       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 350          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 351                         [(set RC:$dst, (mem_pat addr:$src))]>;
 352
 353 // AVX
 354 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 355                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 356 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 357                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 361   let AddedComplexity = 20 in
 362     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 363 }
 364
 365 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 366                   "movss\t{$src, $dst|$dst, $src}",
 367                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 368 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 369                   "movsd\t{$src, $dst|$dst, $src}",
 370                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 371
 372 // SSE1 & 2
 373 let Constraints = "$src1 = $dst" in {
 374   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 375                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 376   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 377                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 378 }
 379
 380 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 381   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 382
 383   let AddedComplexity = 20 in
 384     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 385 }
 386
 387 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 388                   "movss\t{$src, $dst|$dst, $src}",
 389                   [(store FR32:$src, addr:$dst)]>;
 390 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 391                   "movsd\t{$src, $dst|$dst, $src}",
 392                   [(store FR64:$src, addr:$dst)]>;
 393
 394 // Patterns
 395 let Predicates = [HasSSE1] in {
 396   let AddedComplexity = 15 in {
 397   // Extract the low 32-bit value from one vector and insert it into another.
 398   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 399             (MOVSSrr (v4f32 VR128:$src1),
 400                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 401   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 402             (MOVSSrr (v4i32 VR128:$src1),
 403                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 404
 405   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 406   // MOVSS to the lower bits.
 407   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 408             (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
 409   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 410             (MOVSSrr (v4f32 (V_SET0PS)),
 411                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 412   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 413             (MOVSSrr (v4i32 (V_SET0PI)),
 414                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 415   }
 416
 417   let AddedComplexity = 20 in {
 418   // MOVSSrm zeros the high parts of the register; represent this
 419   // with SUBREG_TO_REG.
 420   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 421             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 422   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 423             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 424   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 425             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 426   }
 427
 428   // Extract and store.
 429   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 430                    addr:$dst),
 431             (MOVSSmr addr:$dst,
 432                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 433
 434   // Shuffle with MOVSS
 435   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 436             (MOVSSrr VR128:$src1, FR32:$src2)>;
 437   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 438             (MOVSSrr (v4i32 VR128:$src1),
 439                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 440   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 441             (MOVSSrr (v4f32 VR128:$src1),
 442                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 443 }
 444
 445 let Predicates = [HasSSE2] in {
 446   let AddedComplexity = 15 in {
 447   // Extract the low 64-bit value from one vector and insert it into another.
 448   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 449             (MOVSDrr (v2f64 VR128:$src1),
 450                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 451   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 452             (MOVSDrr (v2i64 VR128:$src1),
 453                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 454
 455   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 456   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 457             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 458   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 459             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 460
 461   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 462   // MOVSD to the lower bits.
 463   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 464             (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
 465   }
 466
 467   let AddedComplexity = 20 in {
 468   // MOVSDrm zeros the high parts of the register; represent this
 469   // with SUBREG_TO_REG.
 470   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 471             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 472   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 473             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 474   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 475             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 476   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 477             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 478   def : Pat<(v2f64 (X86vzload addr:$src)),
 479             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 480   }
 481
 482   // Extract and store.
 483   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 484                    addr:$dst),
 485             (MOVSDmr addr:$dst,
 486                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 487
 488   // Shuffle with MOVSD
 489   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 490             (MOVSDrr VR128:$src1, FR64:$src2)>;
 491   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 492             (MOVSDrr (v2i64 VR128:$src1),
 493                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 494   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 495             (MOVSDrr (v2f64 VR128:$src1),
 496                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 497   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 498             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 499   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 500             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 501
 502   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 503   // is during lowering, where it's not possible to recognize the fold cause
 504   // it has two uses through a bitcast. One use disappears at isel time and the
 505   // fold opportunity reappears.
 506   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 507             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 508   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 509             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 510 }
 511
 512 let Predicates = [HasAVX] in {
 513   let AddedComplexity = 15 in {
 514   // Extract the low 32-bit value from one vector and insert it into another.
 515   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 516             (VMOVSSrr (v4f32 VR128:$src1),
 517                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 518   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 519             (VMOVSSrr (v4i32 VR128:$src1),
 520                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 521
 522   // Extract the low 64-bit value from one vector and insert it into another.
 523   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 524             (VMOVSDrr (v2f64 VR128:$src1),
 525                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 526   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 527             (VMOVSDrr (v2i64 VR128:$src1),
 528                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 529
 530   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 531   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 532             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 533   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 534             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 535
 536   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 537   // MOVS{S,D} to the lower bits.
 538   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 539             (VMOVSSrr (v4f32 (AVX_SET0PS)), FR32:$src)>;
 540   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 541             (VMOVSSrr (v4f32 (AVX_SET0PS)),
 542                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 543   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 544             (VMOVSSrr (v4i32 (AVX_SET0PI)),
 545                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 546   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 547             (VMOVSDrr (v2f64 (AVX_SET0PS)), FR64:$src)>;
 548   }
 549
 550   let AddedComplexity = 20 in {
 551   // MOVSSrm zeros the high parts of the register; represent this
 552   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 553   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 554             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 555   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 556             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 557   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 558             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 559
 560   // MOVSDrm zeros the high parts of the register; represent this
 561   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 563             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 564   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 565             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 566   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 567             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 568   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 569             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 570   def : Pat<(v2f64 (X86vzload addr:$src)),
 571             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 572
 573   // Represent the same patterns above but in the form they appear for
 574   // 256-bit types
 575   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 576                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 577             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 578   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 579                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 581   }
 582   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 583                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 584             (SUBREG_TO_REG (i32 0),
 585                            (v4f32 (VMOVSSrr (v4f32 (AVX_SET0PS)), FR32:$src)),
 586                            sub_xmm)>;
 587   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 588                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 589             (SUBREG_TO_REG (i64 0),
 590                            (v2f64 (VMOVSDrr (v2f64 (AVX_SET0PS)), FR64:$src)),
 591                            sub_xmm)>;
 592
 593   // Extract and store.
 594   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 595                    addr:$dst),
 596             (VMOVSSmr addr:$dst,
 597                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 598   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 599                    addr:$dst),
 600             (VMOVSDmr addr:$dst,
 601                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 602
 603   // Shuffle with VMOVSS
 604   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 605             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 606   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 607             (VMOVSSrr (v4i32 VR128:$src1),
 608                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 609   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 610             (VMOVSSrr (v4f32 VR128:$src1),
 611                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 612
 613   // Shuffle with VMOVSD
 614   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 615             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 616   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 617             (VMOVSDrr (v2i64 VR128:$src1),
 618                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 619   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 620             (VMOVSDrr (v2f64 VR128:$src1),
 621                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 622   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 623             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 624                                                    sub_sd))>;
 625   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 626             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 627                                                    sub_sd))>;
 628
 629   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 630   // is during lowering, where it's not possible to recognize the fold cause
 631   // it has two uses through a bitcast. One use disappears at isel time and the
 632   // fold opportunity reappears.
 633   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 634             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 635                                                    sub_sd))>;
 636   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 637             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 638                                                    sub_sd))>;
 639 }
 640
 641 //===----------------------------------------------------------------------===//
 642 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 643 //===----------------------------------------------------------------------===//
 644
 645 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 646                             X86MemOperand x86memop, PatFrag ld_frag,
 647                             string asm, Domain d,
 648                             bit IsReMaterializable = 1> {
 649 let neverHasSideEffects = 1 in
 650   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 651               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 652 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 653   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 654               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 655                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 656 }
 657
 658 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 659                               "movaps", SSEPackedSingle>, TB, VEX;
 660 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 661                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 662 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 663                               "movups", SSEPackedSingle>, TB, VEX;
 664 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 665                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 666
 667 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 668                               "movaps", SSEPackedSingle>, TB, VEX;
 669 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 670                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 671 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 672                               "movups", SSEPackedSingle>, TB, VEX;
 673 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 674                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 675 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 676                               "movaps", SSEPackedSingle>, TB;
 677 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 678                               "movapd", SSEPackedDouble>, TB, OpSize;
 679 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 680                               "movups", SSEPackedSingle>, TB;
 681 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 682                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 683
 684 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 685                    "movaps\t{$src, $dst|$dst, $src}",
 686                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 687 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 688                    "movapd\t{$src, $dst|$dst, $src}",
 689                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 690 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 691                    "movups\t{$src, $dst|$dst, $src}",
 692                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 693 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 694                    "movupd\t{$src, $dst|$dst, $src}",
 695                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 696 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 697                    "movaps\t{$src, $dst|$dst, $src}",
 698                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 699 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 700                    "movapd\t{$src, $dst|$dst, $src}",
 701                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 702 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 703                    "movups\t{$src, $dst|$dst, $src}",
 704                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 705 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 706                    "movupd\t{$src, $dst|$dst, $src}",
 707                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 708
 709 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 710 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 711           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 712
 713 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 714 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 715           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 716
 717 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 718                    "movaps\t{$src, $dst|$dst, $src}",
 719                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 720 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 721                    "movapd\t{$src, $dst|$dst, $src}",
 722                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 723 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 724                    "movups\t{$src, $dst|$dst, $src}",
 725                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 726 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 727                    "movupd\t{$src, $dst|$dst, $src}",
 728                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 729
 730 let Predicates = [HasAVX] in {
 731   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 732             (VMOVUPSmr addr:$dst, VR128:$src)>;
 733   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 734             (VMOVUPDmr addr:$dst, VR128:$src)>;
 735 }
 736
 737 let Predicates = [HasSSE1] in
 738   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 739             (MOVUPSmr addr:$dst, VR128:$src)>;
 740 let Predicates = [HasSSE2] in
 741   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 742             (MOVUPDmr addr:$dst, VR128:$src)>;
 743
 744 // Use movaps / movups for SSE integer load / store (one byte shorter).
 745 // The instructions selected below are then converted to MOVDQA/MOVDQU
 746 // during the SSE domain pass.
 747 let Predicates = [HasSSE1] in {
 748   def : Pat<(alignedloadv4i32 addr:$src),
 749             (MOVAPSrm addr:$src)>;
 750   def : Pat<(loadv4i32 addr:$src),
 751             (MOVUPSrm addr:$src)>;
 752   def : Pat<(alignedloadv2i64 addr:$src),
 753             (MOVAPSrm addr:$src)>;
 754   def : Pat<(loadv2i64 addr:$src),
 755             (MOVUPSrm addr:$src)>;
 756
 757   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 758             (MOVAPSmr addr:$dst, VR128:$src)>;
 759   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 760             (MOVAPSmr addr:$dst, VR128:$src)>;
 761   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 762             (MOVAPSmr addr:$dst, VR128:$src)>;
 763   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 764             (MOVAPSmr addr:$dst, VR128:$src)>;
 765   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 766             (MOVUPSmr addr:$dst, VR128:$src)>;
 767   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 768             (MOVUPSmr addr:$dst, VR128:$src)>;
 769   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 770             (MOVUPSmr addr:$dst, VR128:$src)>;
 771   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 772             (MOVUPSmr addr:$dst, VR128:$src)>;
 773 }
 774
 775 // Use vmovaps/vmovups for AVX integer load/store.
 776 let Predicates = [HasAVX] in {
 777   // 128-bit load/store
 778   def : Pat<(alignedloadv4i32 addr:$src),
 779             (VMOVAPSrm addr:$src)>;
 780   def : Pat<(loadv4i32 addr:$src),
 781             (VMOVUPSrm addr:$src)>;
 782   def : Pat<(alignedloadv2i64 addr:$src),
 783             (VMOVAPSrm addr:$src)>;
 784   def : Pat<(loadv2i64 addr:$src),
 785             (VMOVUPSrm addr:$src)>;
 786
 787   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 788             (VMOVAPSmr addr:$dst, VR128:$src)>;
 789   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 790             (VMOVAPSmr addr:$dst, VR128:$src)>;
 791   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 792             (VMOVAPSmr addr:$dst, VR128:$src)>;
 793   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 794             (VMOVAPSmr addr:$dst, VR128:$src)>;
 795   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 796             (VMOVUPSmr addr:$dst, VR128:$src)>;
 797   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 798             (VMOVUPSmr addr:$dst, VR128:$src)>;
 799   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 800             (VMOVUPSmr addr:$dst, VR128:$src)>;
 801   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 802             (VMOVUPSmr addr:$dst, VR128:$src)>;
 803
 804   // 256-bit load/store
 805   def : Pat<(alignedloadv4i64 addr:$src),
 806             (VMOVAPSYrm addr:$src)>;
 807   def : Pat<(loadv4i64 addr:$src),
 808             (VMOVUPSYrm addr:$src)>;
 809   def : Pat<(alignedloadv8i32 addr:$src),
 810             (VMOVAPSYrm addr:$src)>;
 811   def : Pat<(loadv8i32 addr:$src),
 812             (VMOVUPSYrm addr:$src)>;
 813   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
 814             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 815   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
 816             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 817   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
 818             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 819   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
 820             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 821   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 822             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 823   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 824             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 825   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 826             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 827   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 828             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 829 }
 830
 831 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 832 // bits are disregarded. FIXME: Set encoding to pseudo!
 833 let neverHasSideEffects = 1 in {
 834 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 835                      "movaps\t{$src, $dst|$dst, $src}", []>;
 836 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 837                      "movapd\t{$src, $dst|$dst, $src}", []>;
 838 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 839                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 840 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 841                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 842 }
 843
 844 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 845 // bits are disregarded. FIXME: Set encoding to pseudo!
 846 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 847 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 848                      "movaps\t{$src, $dst|$dst, $src}",
 849                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 850 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 851                      "movapd\t{$src, $dst|$dst, $src}",
 852                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 853 let isCodeGenOnly = 1 in {
 854   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 855                          "movaps\t{$src, $dst|$dst, $src}",
 856                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 857   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 858                          "movapd\t{$src, $dst|$dst, $src}",
 859                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 860 }
 861 }
 862
 863 //===----------------------------------------------------------------------===//
 864 // SSE 1 & 2 - Move Low packed FP Instructions
 865 //===----------------------------------------------------------------------===//
 866
 867 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 868                                  PatFrag mov_frag, string base_opc,
 869                                  string asm_opr> {
 870   def PSrm : PI<opc, MRMSrcMem,
 871          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 872          !strconcat(base_opc, "s", asm_opr),
 873      [(set RC:$dst,
 874        (mov_frag RC:$src1,
 875               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 876               SSEPackedSingle>, TB;
 877
 878   def PDrm : PI<opc, MRMSrcMem,
 879          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 880          !strconcat(base_opc, "d", asm_opr),
 881      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 882                               (scalar_to_vector (loadf64 addr:$src2)))))],
 883               SSEPackedDouble>, TB, OpSize;
 884 }
 885
 886 let AddedComplexity = 20 in {
 887   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 888                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 889 }
 890 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 891   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 892                                    "\t{$src2, $dst|$dst, $src2}">;
 893 }
 894
 895 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 896                    "movlps\t{$src, $dst|$dst, $src}",
 897                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 898                                  (iPTR 0))), addr:$dst)]>, VEX;
 899 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 900                    "movlpd\t{$src, $dst|$dst, $src}",
 901                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 902                                  (iPTR 0))), addr:$dst)]>, VEX;
 903 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 904                    "movlps\t{$src, $dst|$dst, $src}",
 905                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 906                                  (iPTR 0))), addr:$dst)]>;
 907 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 908                    "movlpd\t{$src, $dst|$dst, $src}",
 909                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 910                                  (iPTR 0))), addr:$dst)]>;
 911
 912 let Predicates = [HasAVX] in {
 913   let AddedComplexity = 20 in {
 914     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 915     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 916               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 917     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 918               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 919     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 920     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 921               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 922     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 923               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 924   }
 925
 926   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 927   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 928             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 929   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 930                                  VR128:$src2)), addr:$src1),
 931             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 932
 933   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
 934   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 935             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 936   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 937             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 938
 939   // Shuffle with VMOVLPS
 940   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
 941             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 942   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
 943             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 944   def : Pat<(X86Movlps VR128:$src1,
 945                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 946             (VMOVLPSrm VR128:$src1, addr:$src2)>;
 947
 948   // Shuffle with VMOVLPD
 949   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
 950             (VMOVLPDrm VR128:$src1, addr:$src2)>;
 951   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
 952             (VMOVLPDrm VR128:$src1, addr:$src2)>;
 953   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
 954                               (scalar_to_vector (loadf64 addr:$src2)))),
 955             (VMOVLPDrm VR128:$src1, addr:$src2)>;
 956
 957   // Store patterns
 958   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
 959                    addr:$src1),
 960             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 961   def : Pat<(store (v4i32 (X86Movlps
 962                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
 963             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 964   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
 965                    addr:$src1),
 966             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 967   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
 968                    addr:$src1),
 969             (VMOVLPDmr addr:$src1, VR128:$src2)>;
 970 }
 971
 972 let Predicates = [HasSSE1] in {
 973   let AddedComplexity = 20 in {
 974     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 975     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 976               (MOVLPSrm VR128:$src1, addr:$src2)>;
 977     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 978               (MOVLPSrm VR128:$src1, addr:$src2)>;
 979   }
 980
 981   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 982   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 983             (MOVLPSmr addr:$src1, VR128:$src2)>;
 984   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
 985                                  VR128:$src2)), addr:$src1),
 986             (MOVLPSmr addr:$src1, VR128:$src2)>;
 987
 988   // Shuffle with MOVLPS
 989   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
 990             (MOVLPSrm VR128:$src1, addr:$src2)>;
 991   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
 992             (MOVLPSrm VR128:$src1, addr:$src2)>;
 993   def : Pat<(X86Movlps VR128:$src1,
 994                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 995             (MOVLPSrm VR128:$src1, addr:$src2)>;
 996
 997   // Store patterns
 998   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
 999                                       addr:$src1),
1000             (MOVLPSmr addr:$src1, VR128:$src2)>;
1001   def : Pat<(store (v4i32 (X86Movlps
1002                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1003                               addr:$src1),
1004             (MOVLPSmr addr:$src1, VR128:$src2)>;
1005 }
1006
1007 let Predicates = [HasSSE2] in {
1008   let AddedComplexity = 20 in {
1009     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1010     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1011               (MOVLPDrm VR128:$src1, addr:$src2)>;
1012     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1013               (MOVLPDrm VR128:$src1, addr:$src2)>;
1014   }
1015
1016   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1017   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1018             (MOVLPDmr addr:$src1, VR128:$src2)>;
1019   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1020             (MOVLPDmr addr:$src1, VR128:$src2)>;
1021
1022   // Shuffle with MOVLPD
1023   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1024             (MOVLPDrm VR128:$src1, addr:$src2)>;
1025   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1026             (MOVLPDrm VR128:$src1, addr:$src2)>;
1027   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1028                               (scalar_to_vector (loadf64 addr:$src2)))),
1029             (MOVLPDrm VR128:$src1, addr:$src2)>;
1030
1031   // Store patterns
1032   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1033                            addr:$src1),
1034             (MOVLPDmr addr:$src1, VR128:$src2)>;
1035   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1036                            addr:$src1),
1037             (MOVLPDmr addr:$src1, VR128:$src2)>;
1038 }
1039
1040 //===----------------------------------------------------------------------===//
1041 // SSE 1 & 2 - Move Hi packed FP Instructions
1042 //===----------------------------------------------------------------------===//
1043
1044 let AddedComplexity = 20 in {
1045   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1046                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1047 }
1048 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1049   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1050                                    "\t{$src2, $dst|$dst, $src2}">;
1051 }
1052
1053 // v2f64 extract element 1 is always custom lowered to unpack high to low
1054 // and extract element 0 so the non-store version isn't too horrible.
1055 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1056                    "movhps\t{$src, $dst|$dst, $src}",
1057                    [(store (f64 (vector_extract
1058                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1059                                          (undef)), (iPTR 0))), addr:$dst)]>,
1060                    VEX;
1061 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1062                    "movhpd\t{$src, $dst|$dst, $src}",
1063                    [(store (f64 (vector_extract
1064                                  (v2f64 (unpckh VR128:$src, (undef))),
1065                                  (iPTR 0))), addr:$dst)]>,
1066                    VEX;
1067 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1068                    "movhps\t{$src, $dst|$dst, $src}",
1069                    [(store (f64 (vector_extract
1070                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1071                                          (undef)), (iPTR 0))), addr:$dst)]>;
1072 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1073                    "movhpd\t{$src, $dst|$dst, $src}",
1074                    [(store (f64 (vector_extract
1075                                  (v2f64 (unpckh VR128:$src, (undef))),
1076                                  (iPTR 0))), addr:$dst)]>;
1077
1078 let Predicates = [HasAVX] in {
1079   // VMOVHPS patterns
1080   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1081             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1082   def : Pat<(X86Movlhps VR128:$src1,
1083                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1084             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1085   def : Pat<(X86Movlhps VR128:$src1,
1086                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1087             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1088
1089   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1090   // is during lowering, where it's not possible to recognize the load fold cause
1091   // it has two uses through a bitcast. One use disappears at isel time and the
1092   // fold opportunity reappears.
1093   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1094                       (scalar_to_vector (loadf64 addr:$src2)))),
1095             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1096
1097   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1098   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1099                       (scalar_to_vector (loadf64 addr:$src2)))),
1100             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1101
1102   // Store patterns
1103   def : Pat<(store (f64 (vector_extract
1104             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1105             (VMOVHPSmr addr:$dst, VR128:$src)>;
1106   def : Pat<(store (f64 (vector_extract
1107             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1108             (VMOVHPDmr addr:$dst, VR128:$src)>;
1109 }
1110
1111 let Predicates = [HasSSE1] in {
1112   // MOVHPS patterns
1113   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1114             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1115   def : Pat<(X86Movlhps VR128:$src1,
1116                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1117             (MOVHPSrm VR128:$src1, addr:$src2)>;
1118   def : Pat<(X86Movlhps VR128:$src1,
1119                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1120             (MOVHPSrm VR128:$src1, addr:$src2)>;
1121
1122   // Store patterns
1123   def : Pat<(store (f64 (vector_extract
1124             (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1125             (MOVHPSmr addr:$dst, VR128:$src)>;
1126 }
1127
1128 let Predicates = [HasSSE2] in {
1129   // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
1130   // is during lowering, where it's not possible to recognize the load fold cause
1131   // it has two uses through a bitcast. One use disappears at isel time and the
1132   // fold opportunity reappears.
1133   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
1134                       (scalar_to_vector (loadf64 addr:$src2)))),
1135             (MOVHPDrm VR128:$src1, addr:$src2)>;
1136
1137   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1138   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1139                       (scalar_to_vector (loadf64 addr:$src2)))),
1140             (MOVHPDrm VR128:$src1, addr:$src2)>;
1141
1142   // Store patterns
1143   def : Pat<(store (f64 (vector_extract
1144             (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1145             (MOVHPDmr addr:$dst, VR128:$src)>;
1146 }
1147
1148 //===----------------------------------------------------------------------===//
1149 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1150 //===----------------------------------------------------------------------===//
1151
1152 let AddedComplexity = 20 in {
1153   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1154                                        (ins VR128:$src1, VR128:$src2),
1155                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1156                       [(set VR128:$dst,
1157                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1158                       VEX_4V;
1159   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1160                                        (ins VR128:$src1, VR128:$src2),
1161                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1162                       [(set VR128:$dst,
1163                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1164                       VEX_4V;
1165 }
1166 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1167   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1168                                        (ins VR128:$src1, VR128:$src2),
1169                       "movlhps\t{$src2, $dst|$dst, $src2}",
1170                       [(set VR128:$dst,
1171                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1172   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1173                                        (ins VR128:$src1, VR128:$src2),
1174                       "movhlps\t{$src2, $dst|$dst, $src2}",
1175                       [(set VR128:$dst,
1176                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1177 }
1178
1179 let Predicates = [HasAVX] in {
1180   // MOVLHPS patterns
1181   let AddedComplexity = 20 in {
1182     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1183               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1184     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1185               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1186
1187     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1188     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1189               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1190   }
1191   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1192             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1193   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1194             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1195   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1196             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1197
1198   // MOVHLPS patterns
1199   let AddedComplexity = 20 in {
1200     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1201     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1202               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1203
1204     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1205     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1206               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1207     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1208               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1209   }
1210
1211   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1212             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1213   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1214             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1215 }
1216
1217 let Predicates = [HasSSE1] in {
1218   // MOVLHPS patterns
1219   let AddedComplexity = 20 in {
1220     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1221               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1222     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1223               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1224
1225     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1226     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1227               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1228   }
1229   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1230             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1231   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1232             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1233   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1234             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1235
1236   // MOVHLPS patterns
1237   let AddedComplexity = 20 in {
1238     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1239     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1240               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1241
1242     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1243     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1244               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1245     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1246               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1247   }
1248
1249   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1250             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1251   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1252             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1253 }
1254
1255 //===----------------------------------------------------------------------===//
1256 // SSE 1 & 2 - Conversion Instructions
1257 //===----------------------------------------------------------------------===//
1258
1259 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1260                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1261                      string asm> {
1262   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1263                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1264   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1265                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1266 }
1267
1268 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1269                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1270                          string asm, Domain d> {
1271   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1272                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1273   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1274                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1275 }
1276
1277 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1278                           X86MemOperand x86memop, string asm> {
1279   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1280               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1281   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1282               (ins DstRC:$src1, x86memop:$src),
1283               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1284 }
1285
1286 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1287                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
1288 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1289                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1290                                 VEX_W;
1291 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1292                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
1293 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1294                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1295                                 VEX, VEX_W;
1296
1297 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1298 // register, but the same isn't true when only using memory operands,
1299 // provide other assembly "l" and "q" forms to address this explicitly
1300 // where appropriate to do so.
1301 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1302                                   VEX_4V;
1303 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1304                                   VEX_4V, VEX_W;
1305 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1306                                   VEX_4V;
1307 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1308                                   VEX_4V;
1309 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1310                                   VEX_4V, VEX_W;
1311
1312 let Predicates = [HasAVX] in {
1313   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1314             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1315   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1316             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1317   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1318             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1319   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1320             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1321
1322   def : Pat<(f32 (sint_to_fp GR32:$src)),
1323             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1324   def : Pat<(f32 (sint_to_fp GR64:$src)),
1325             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1326   def : Pat<(f64 (sint_to_fp GR32:$src)),
1327             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1328   def : Pat<(f64 (sint_to_fp GR64:$src)),
1329             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1330 }
1331
1332 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1333                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1334 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1335                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1336 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1337                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1338 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1339                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1340 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1341                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1342 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1343                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1344 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1345                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1346 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1347                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1348
1349 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1350 // and/or XMM operand(s).
1351
1352 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1353                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1354                          string asm> {
1355   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1356               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1357               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1358   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1359               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1360               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1361 }
1362
1363 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1364                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1365                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1366   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1367               !if(Is2Addr,
1368                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1369                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1370               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1371   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1372               (ins DstRC:$src1, x86memop:$src2),
1373               !if(Is2Addr,
1374                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1375                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1376               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1377 }
1378
1379 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1380                       f128mem, load, "cvtsd2si">, XD, VEX;
1381 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1382                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1383                       XD, VEX, VEX_W;
1384
1385 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1386 // Get rid of this hack or rename the intrinsics, there are several
1387 // intructions that only match with the intrinsic form, why create duplicates
1388 // to let them be recognized by the assembler?
1389 let Pattern = []<dag> in {
1390 defm VCVTSD2SI     : sse12_cvt_s<0x2D, FR64, GR32, undef, f64mem, load,
1391                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
1392 defm VCVTSD2SI64   : sse12_cvt_s<0x2D, FR64, GR64, undef, f64mem, load,
1393                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
1394 }
1395 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1396                 f128mem, load, "cvtsd2si{l}">, XD;
1397 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1398                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1399
1400
1401 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1402           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1403 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1404           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1405           VEX_W;
1406 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1407           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1408 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1409           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1410           VEX_4V, VEX_W;
1411
1412 let Constraints = "$src1 = $dst" in {
1413   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1414                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1415                         "cvtsi2ss">, XS;
1416   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1417                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1418                         "cvtsi2ss{q}">, XS, REX_W;
1419   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1420                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1421                         "cvtsi2sd">, XD;
1422   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1423                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1424                         "cvtsi2sd">, XD, REX_W;
1425 }
1426
1427 /// SSE 1 Only
1428
1429 // Aliases for intrinsics
1430 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1431                                     f32mem, load, "cvttss2si">, XS, VEX;
1432 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1433                                     int_x86_sse_cvttss2si64, f32mem, load,
1434                                     "cvttss2si">, XS, VEX, VEX_W;
1435 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1436                                     f128mem, load, "cvttsd2si">, XD, VEX;
1437 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1438                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1439                                     "cvttsd2si">, XD, VEX, VEX_W;
1440 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1441                                     f32mem, load, "cvttss2si">, XS;
1442 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1443                                     int_x86_sse_cvttss2si64, f32mem, load,
1444                                     "cvttss2si{q}">, XS, REX_W;
1445 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1446                                     f128mem, load, "cvttsd2si">, XD;
1447 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1448                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1449                                     "cvttsd2si{q}">, XD, REX_W;
1450
1451 let Pattern = []<dag> in {
1452 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1453                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
1454 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1455                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1456                                VEX_W;
1457 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1458                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1459                                SSEPackedSingle>, TB, VEX;
1460 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1461                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1462                                SSEPackedSingle>, TB, VEX;
1463 }
1464
1465 let Pattern = []<dag> in {
1466 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1467                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1468 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1469                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1470 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1471                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1472                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1473 }
1474
1475 let Predicates = [HasSSE1] in {
1476   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1477             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1478   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1479             (CVTSS2SIrm addr:$src)>;
1480   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1481             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1482   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1483             (CVTSS2SI64rm addr:$src)>;
1484 }
1485
1486 let Predicates = [HasAVX] in {
1487   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1488             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1489   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1490             (VCVTSS2SIrm addr:$src)>;
1491   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1492             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1493   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1494             (VCVTSS2SI64rm addr:$src)>;
1495 }
1496
1497 /// SSE 2 Only
1498
1499 // Convert scalar double to scalar single
1500 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1501                        (ins FR64:$src1, FR64:$src2),
1502                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1503                       VEX_4V;
1504 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1505                        (ins FR64:$src1, f64mem:$src2),
1506                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1507                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
1508
1509 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1510           Requires<[HasAVX]>;
1511
1512 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1513                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1514                       [(set FR32:$dst, (fround FR64:$src))]>;
1515 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1516                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1517                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1518                   Requires<[HasSSE2, OptForSize]>;
1519
1520 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1521                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1522                       XS, VEX_4V;
1523 let Constraints = "$src1 = $dst" in
1524 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1525                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1526
1527 // Convert scalar single to scalar double
1528 // SSE2 instructions with XS prefix
1529 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1530                     (ins FR32:$src1, FR32:$src2),
1531                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1532                     []>, XS, Requires<[HasAVX]>, VEX_4V;
1533 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1534                     (ins FR32:$src1, f32mem:$src2),
1535                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1536                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
1537
1538 let Predicates = [HasAVX] in {
1539   def : Pat<(f64 (fextend FR32:$src)),
1540             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1541   def : Pat<(fextend (loadf32 addr:$src)),
1542             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1543   def : Pat<(extloadf32 addr:$src),
1544             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1545 }
1546
1547 def : Pat<(extloadf32 addr:$src),
1548           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1549           Requires<[HasAVX, OptForSpeed]>;
1550
1551 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1552                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1553                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1554                  Requires<[HasSSE2]>;
1555 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1556                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1557                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1558                  Requires<[HasSSE2, OptForSize]>;
1559
1560 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1561 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1562 // combine.
1563 // Since these loads aren't folded into the fextend, we have to match it
1564 // explicitly here.
1565 def : Pat<(fextend (loadf32 addr:$src)),
1566           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1567 def : Pat<(extloadf32 addr:$src),
1568           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1569
1570 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1571                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1572                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1573                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1574                                        VR128:$src2))]>, XS, VEX_4V,
1575                     Requires<[HasAVX]>;
1576 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1577                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1578                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1579                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1580                                        (load addr:$src2)))]>, XS, VEX_4V,
1581                     Requires<[HasAVX]>;
1582 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1583 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1584                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1585                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1586                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1587                                        VR128:$src2))]>, XS,
1588                     Requires<[HasSSE2]>;
1589 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1590                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1591                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1592                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1593                                        (load addr:$src2)))]>, XS,
1594                     Requires<[HasSSE2]>;
1595 }
1596
1597 // Convert doubleword to packed single/double fp
1598 // SSE2 instructions without OpSize prefix
1599 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1600                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1601                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1602                      TB, VEX, Requires<[HasAVX]>;
1603 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1604                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1605                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1606                                         (bitconvert (memopv2i64 addr:$src))))]>,
1607                      TB, VEX, Requires<[HasAVX]>;
1608 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1609                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1610                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1611                      TB, Requires<[HasSSE2]>;
1612 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1613                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1614                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1615                                         (bitconvert (memopv2i64 addr:$src))))]>,
1616                      TB, Requires<[HasSSE2]>;
1617
1618 // FIXME: why the non-intrinsic version is described as SSE3?
1619 // SSE2 instructions with XS prefix
1620 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1621                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1622                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1623                      XS, VEX, Requires<[HasAVX]>;
1624 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1625                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1626                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1627                                         (bitconvert (memopv2i64 addr:$src))))]>,
1628                      XS, VEX, Requires<[HasAVX]>;
1629 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1630                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1631                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1632                      XS, Requires<[HasSSE2]>;
1633 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1634                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1635                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1636                                         (bitconvert (memopv2i64 addr:$src))))]>,
1637                      XS, Requires<[HasSSE2]>;
1638
1639
1640 // Convert packed single/double fp to doubleword
1641 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1642                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1643 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1644                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1645 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1646                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1647 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1648                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1649 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1650                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1651 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1652                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1653
1654 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1655                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1656                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1657                         VEX;
1658 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1659                          (ins f128mem:$src),
1660                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1661                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1662                                             (memop addr:$src)))]>, VEX;
1663 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1664                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1665                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1666 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1667                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1668                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1669                                             (memop addr:$src)))]>;
1670
1671 // SSE2 packed instructions with XD prefix
1672 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1673                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1674                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1675                      XD, VEX, Requires<[HasAVX]>;
1676 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1677                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1678                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1679                                           (memop addr:$src)))]>,
1680                      XD, VEX, Requires<[HasAVX]>;
1681 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1682                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1683                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1684                      XD, Requires<[HasSSE2]>;
1685 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1686                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1687                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1688                                           (memop addr:$src)))]>,
1689                      XD, Requires<[HasSSE2]>;
1690
1691
1692 // Convert with truncation packed single/double fp to doubleword
1693 // SSE2 packed instructions with XS prefix
1694 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1695                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1696 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1697                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1698 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1699                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1700 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1701                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1702 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1703                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1704                       [(set VR128:$dst,
1705                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1706 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1707                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1708                       [(set VR128:$dst,
1709                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1710
1711 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1712                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1713                         [(set VR128:$dst,
1714                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1715                       XS, VEX, Requires<[HasAVX]>;
1716 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1717                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1718                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1719                                            (memop addr:$src)))]>,
1720                       XS, VEX, Requires<[HasAVX]>;
1721
1722 let Predicates = [HasSSE2] in {
1723   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1724             (Int_CVTDQ2PSrr VR128:$src)>;
1725   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1726             (CVTTPS2DQrr VR128:$src)>;
1727 }
1728
1729 let Predicates = [HasAVX] in {
1730   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1731             (Int_VCVTDQ2PSrr VR128:$src)>;
1732   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1733             (VCVTTPS2DQrr VR128:$src)>;
1734   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1735             (VCVTDQ2PSYrr VR256:$src)>;
1736   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1737             (VCVTTPS2DQYrr VR256:$src)>;
1738 }
1739
1740 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1741                             (ins VR128:$src),
1742                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1743                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1744                        VEX;
1745 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1746                           (ins f128mem:$src),
1747                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1748                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1749                                              (memop addr:$src)))]>, VEX;
1750 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1752                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1753 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1754                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1755                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1756                                         (memop addr:$src)))]>;
1757
1758 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1759 // register, but the same isn't true when using memory operands instead.
1760 // Provide other assembly rr and rm forms to address this explicitly.
1761 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1762                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1763 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1764                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1765
1766 // XMM only
1767 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1768                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1769 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1770                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1771
1772 // YMM only
1773 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1774                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1775 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1776                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1777
1778 // Convert packed single to packed double
1779 let Predicates = [HasAVX] in {
1780                   // SSE2 instructions without OpSize prefix
1781 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1782                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1783 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1784                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1785 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1786                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1787 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1788                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1789 }
1790 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1791                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1792 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1793                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1794
1795 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1796                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1797                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1798                      TB, VEX, Requires<[HasAVX]>;
1799 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1800                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1801                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1802                                           (load addr:$src)))]>,
1803                      TB, VEX, Requires<[HasAVX]>;
1804 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1806                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1807                      TB, Requires<[HasSSE2]>;
1808 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1809                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1810                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1811                                           (load addr:$src)))]>,
1812                      TB, Requires<[HasSSE2]>;
1813
1814 // Convert packed double to packed single
1815 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1816 // register, but the same isn't true when using memory operands instead.
1817 // Provide other assembly rr and rm forms to address this explicitly.
1818 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1819                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1820 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1821                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1822
1823 // XMM only
1824 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1825                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1826 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1827                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1828
1829 // YMM only
1830 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1831                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1832 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1833                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1834 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1835                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1836 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1837                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1838
1839
1840 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1841                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1842                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1843 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1844                          (ins f128mem:$src),
1845                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1846                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1847                                             (memop addr:$src)))]>;
1848 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1849                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1850                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1851 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1852                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1853                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1854                                             (memop addr:$src)))]>;
1855
1856 // AVX 256-bit register conversion intrinsics
1857 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1858 // whenever possible to avoid declaring two versions of each one.
1859 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1860           (VCVTDQ2PSYrr VR256:$src)>;
1861 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1862           (VCVTDQ2PSYrm addr:$src)>;
1863
1864 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1865           (VCVTPD2PSYrr VR256:$src)>;
1866 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1867           (VCVTPD2PSYrm addr:$src)>;
1868
1869 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1870           (VCVTPS2DQYrr VR256:$src)>;
1871 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1872           (VCVTPS2DQYrm addr:$src)>;
1873
1874 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1875           (VCVTPS2PDYrr VR128:$src)>;
1876 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1877           (VCVTPS2PDYrm addr:$src)>;
1878
1879 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1880           (VCVTTPD2DQYrr VR256:$src)>;
1881 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1882           (VCVTTPD2DQYrm addr:$src)>;
1883
1884 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1885           (VCVTTPS2DQYrr VR256:$src)>;
1886 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1887           (VCVTTPS2DQYrm addr:$src)>;
1888
1889 // Match fround and fextend for 128/256-bit conversions
1890 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1891           (VCVTPD2PSYrr VR256:$src)>;
1892 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1893           (VCVTPD2PSYrm addr:$src)>;
1894
1895 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1896           (VCVTPS2PDYrr VR128:$src)>;
1897 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1898           (VCVTPS2PDYrm addr:$src)>;
1899
1900 //===----------------------------------------------------------------------===//
1901 // SSE 1 & 2 - Compare Instructions
1902 //===----------------------------------------------------------------------===//
1903
1904 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1905 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1906                             string asm, string asm_alt> {
1907   let isAsmParserOnly = 1 in {
1908     def rr : SIi8<0xC2, MRMSrcReg,
1909                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1910                   asm, []>;
1911     let mayLoad = 1 in
1912     def rm : SIi8<0xC2, MRMSrcMem,
1913                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1914                   asm, []>;
1915   }
1916
1917   // Accept explicit immediate argument form instead of comparison code.
1918   def rr_alt : SIi8<0xC2, MRMSrcReg,
1919                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1920                 asm_alt, []>;
1921   let mayLoad = 1 in
1922   def rm_alt : SIi8<0xC2, MRMSrcMem,
1923                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1924                 asm_alt, []>;
1925 }
1926
1927 let neverHasSideEffects = 1 in {
1928   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1929                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1930                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1931                   XS, VEX_4V;
1932   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1933                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1934                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1935                   XD, VEX_4V;
1936 }
1937
1938 let Constraints = "$src1 = $dst" in {
1939 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1940                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1941                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1942                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1943 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1944                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1945                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1946                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1947 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1948                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1949                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1950                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1951 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1952                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1953                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1954                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1955 }
1956 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1957 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1958                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1959                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1960 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1961                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1962                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1963 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1964                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1965                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1966 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1967                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1968                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1969 }
1970
1971 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1972                          Intrinsic Int, string asm> {
1973   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1974                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1975                         [(set VR128:$dst, (Int VR128:$src1,
1976                                                VR128:$src, imm:$cc))]>;
1977   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1978                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1979                         [(set VR128:$dst, (Int VR128:$src1,
1980                                                (load addr:$src), imm:$cc))]>;
1981 }
1982
1983 // Aliases to match intrinsics which expect XMM operand(s).
1984 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1985                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1986                      XS, VEX_4V;
1987 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1988                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1989                      XD, VEX_4V;
1990 let Constraints = "$src1 = $dst" in {
1991   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1992                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1993   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1994                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1995 }
1996
1997
1998 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1999 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2000                             ValueType vt, X86MemOperand x86memop,
2001                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2002   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2003                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2004                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2005   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2006                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2007                      [(set EFLAGS, (OpNode (vt RC:$src1),
2008                                            (ld_frag addr:$src2)))], d>;
2009 }
2010
2011 let Defs = [EFLAGS] in {
2012   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2013                                   "ucomiss", SSEPackedSingle>, TB, VEX;
2014   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2015                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2016   let Pattern = []<dag> in {
2017     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2018                                     "comiss", SSEPackedSingle>, TB, VEX;
2019     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2020                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2021   }
2022
2023   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2024                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2025   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2026                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2027
2028   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2029                             load, "comiss", SSEPackedSingle>, TB, VEX;
2030   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2031                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2032   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2033                                   "ucomiss", SSEPackedSingle>, TB;
2034   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2035                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2036
2037   let Pattern = []<dag> in {
2038     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2039                                     "comiss", SSEPackedSingle>, TB;
2040     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2041                                     "comisd", SSEPackedDouble>, TB, OpSize;
2042   }
2043
2044   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2045                               load, "ucomiss", SSEPackedSingle>, TB;
2046   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2047                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2048
2049   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2050                                   "comiss", SSEPackedSingle>, TB;
2051   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2052                                   "comisd", SSEPackedDouble>, TB, OpSize;
2053 } // Defs = [EFLAGS]
2054
2055 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2056 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2057                             Intrinsic Int, string asm, string asm_alt,
2058                             Domain d> {
2059   let isAsmParserOnly = 1 in {
2060     def rri : PIi8<0xC2, MRMSrcReg,
2061                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
2062                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
2063     def rmi : PIi8<0xC2, MRMSrcMem,
2064                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
2065                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
2066   }
2067
2068   // Accept explicit immediate argument form instead of comparison code.
2069   def rri_alt : PIi8<0xC2, MRMSrcReg,
2070              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
2071              asm_alt, [], d>;
2072   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2073              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
2074              asm_alt, [], d>;
2075 }
2076
2077 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2078                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
2079                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2080                SSEPackedSingle>, TB, VEX_4V;
2081 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2082                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
2083                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2084                SSEPackedDouble>, TB, OpSize, VEX_4V;
2085 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2086                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
2087                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2088                SSEPackedSingle>, TB, VEX_4V;
2089 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2090                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
2091                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
2092                SSEPackedDouble>, TB, OpSize, VEX_4V;
2093 let Constraints = "$src1 = $dst" in {
2094   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2095                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
2096                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
2097                  SSEPackedSingle>, TB;
2098   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2099                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
2100                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
2101                  SSEPackedDouble>, TB, OpSize;
2102 }
2103
2104 let Predicates = [HasSSE1] in {
2105 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2106           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2107 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2108           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2109 }
2110
2111 let Predicates = [HasSSE2] in {
2112 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2113           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2114 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2115           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2116 }
2117
2118 let Predicates = [HasAVX] in {
2119 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2120           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2121 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2122           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2123 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2124           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2125 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2126           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2127
2128 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2129           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2130 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2131           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2132 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2133           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2134 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2135           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2136 }
2137
2138 //===----------------------------------------------------------------------===//
2139 // SSE 1 & 2 - Shuffle Instructions
2140 //===----------------------------------------------------------------------===//
2141
2142 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2143 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2144                          ValueType vt, string asm, PatFrag mem_frag,
2145                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2146   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2147                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2148                    [(set RC:$dst, (vt (shufp:$src3
2149                             RC:$src1, (mem_frag addr:$src2))))], d>;
2150   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2151     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2152                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2153                    [(set RC:$dst,
2154                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2155 }
2156
2157 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2158            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2159            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2160 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2161            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2162            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2163 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2164            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2165            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2166 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2167            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2168            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2169
2170 let Constraints = "$src1 = $dst" in {
2171   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2172                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2173                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2174                     TB;
2175   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2176                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2177                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2178 }
2179
2180 let Predicates = [HasSSE1] in {
2181   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2182                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2183             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2184   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2185             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2186   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2187                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2188             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2189   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2190             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2191   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2192   // fall back to this for SSE1)
2193   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2194             (SHUFPSrri VR128:$src2, VR128:$src1,
2195                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2196   // Special unary SHUFPSrri case.
2197   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2198             (SHUFPSrri VR128:$src1, VR128:$src1,
2199                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2200 }
2201
2202 let Predicates = [HasSSE2] in {
2203   // Special binary v4i32 shuffle cases with SHUFPS.
2204   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2205             (SHUFPSrri VR128:$src1, VR128:$src2,
2206                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2207   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2208                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2209             (SHUFPSrmi VR128:$src1, addr:$src2,
2210                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2211   // Special unary SHUFPDrri cases.
2212   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2213             (SHUFPDrri VR128:$src1, VR128:$src1,
2214                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2215   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2216             (SHUFPDrri VR128:$src1, VR128:$src1,
2217                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2218   // Special binary v2i64 shuffle cases using SHUFPDrri.
2219   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2220             (SHUFPDrri VR128:$src1, VR128:$src2,
2221                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2222   // Generic SHUFPD patterns
2223   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2224                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2225             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2226   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2227             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2228   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2229             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2230 }
2231
2232 let Predicates = [HasAVX] in {
2233   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2234                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2235             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2236   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2237             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2238   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2239                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2240             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2241   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2242             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2243   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2244   // fall back to this for SSE1)
2245   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2246             (VSHUFPSrri VR128:$src2, VR128:$src1,
2247                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2248   // Special unary SHUFPSrri case.
2249   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2250             (VSHUFPSrri VR128:$src1, VR128:$src1,
2251                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2252   // Special binary v4i32 shuffle cases with SHUFPS.
2253   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2254             (VSHUFPSrri VR128:$src1, VR128:$src2,
2255                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2256   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2257                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2258             (VSHUFPSrmi VR128:$src1, addr:$src2,
2259                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2260   // Special unary SHUFPDrri cases.
2261   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2262             (VSHUFPDrri VR128:$src1, VR128:$src1,
2263                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2264   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2265             (VSHUFPDrri VR128:$src1, VR128:$src1,
2266                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2267   // Special binary v2i64 shuffle cases using SHUFPDrri.
2268   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2269             (VSHUFPDrri VR128:$src1, VR128:$src2,
2270                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2271
2272   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2273                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2274             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2275   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2276             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2277   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2278             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2279
2280   // 256-bit patterns
2281   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2282             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2283   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2284                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2285             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2286
2287   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2288             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2289   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2290                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2291             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2292
2293   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2294             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2295   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2296                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2297             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2298
2299   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2300             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2301   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2302                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2303             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2304 }
2305
2306 //===----------------------------------------------------------------------===//
2307 // SSE 1 & 2 - Unpack Instructions
2308 //===----------------------------------------------------------------------===//
2309
2310 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2311 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2312                                    PatFrag mem_frag, RegisterClass RC,
2313                                    X86MemOperand x86memop, string asm,
2314                                    Domain d> {
2315     def rr : PI<opc, MRMSrcReg,
2316                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2317                 asm, [(set RC:$dst,
2318                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2319     def rm : PI<opc, MRMSrcMem,
2320                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2321                 asm, [(set RC:$dst,
2322                            (vt (OpNode RC:$src1,
2323                                        (mem_frag addr:$src2))))], d>;
2324 }
2325
2326 let AddedComplexity = 10 in {
2327   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2328         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2329                        SSEPackedSingle>, TB, VEX_4V;
2330   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2331         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2332                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2333   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2334         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2335                        SSEPackedSingle>, TB, VEX_4V;
2336   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2337         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2338                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2339
2340   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2341         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2342                        SSEPackedSingle>, TB, VEX_4V;
2343   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2344         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2345                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2346   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2347         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2348                        SSEPackedSingle>, TB, VEX_4V;
2349   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2350         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2351                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2352
2353   let Constraints = "$src1 = $dst" in {
2354     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2355           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2356                          SSEPackedSingle>, TB;
2357     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2358           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2359                          SSEPackedDouble>, TB, OpSize;
2360     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2361           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2362                          SSEPackedSingle>, TB;
2363     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2364           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2365                          SSEPackedDouble>, TB, OpSize;
2366   } // Constraints = "$src1 = $dst"
2367 } // AddedComplexity
2368
2369 let Predicates = [HasSSE1] in {
2370   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2371             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2372   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2373             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2374   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2375             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2376   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2377             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2378 }
2379
2380 let Predicates = [HasSSE2] in {
2381   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2382             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2383   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2384             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2385   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2386             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2387   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2388             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2389
2390   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2391   // problem is during lowering, where it's not possible to recognize the load
2392   // fold cause it has two uses through a bitcast. One use disappears at isel
2393   // time and the fold opportunity reappears.
2394   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2395             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2396
2397   let AddedComplexity = 10 in
2398   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2399             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2400 }
2401
2402 let Predicates = [HasAVX] in {
2403   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
2404             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2405   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
2406             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2407   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
2408             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2409   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
2410             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2411
2412   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
2413             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2414   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2415             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2416   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
2417             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2418   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
2419             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2420   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
2421             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2422   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2423             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2424   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
2425             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2426   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
2427             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2428
2429   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
2430             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2431   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
2432             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2433   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
2434             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2435   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
2436             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2437
2438   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
2439             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2440   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2441             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2442   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
2443             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2444   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
2445             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2446   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
2447             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2448   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2449             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2450   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
2451             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2452   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
2453             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2454
2455   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
2456   // problem is during lowering, where it's not possible to recognize the load
2457   // fold cause it has two uses through a bitcast. One use disappears at isel
2458   // time and the fold opportunity reappears.
2459   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2460             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2461   let AddedComplexity = 10 in
2462   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2463             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2464 }
2465
2466 //===----------------------------------------------------------------------===//
2467 // SSE 1 & 2 - Extract Floating-Point Sign mask
2468 //===----------------------------------------------------------------------===//
2469
2470 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2471 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2472                                 Domain d> {
2473   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2474                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2475                      [(set GR32:$dst, (Int RC:$src))], d>;
2476   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2477                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2478 }
2479
2480 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2481                                      SSEPackedSingle>, TB;
2482 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2483                                      SSEPackedDouble>, TB, OpSize;
2484
2485 def : Pat<(i32 (X86fgetsign FR32:$src)),
2486           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2487                                        sub_ss))>, Requires<[HasSSE1]>;
2488 def : Pat<(i64 (X86fgetsign FR32:$src)),
2489           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2490                                        sub_ss))>, Requires<[HasSSE1]>;
2491 def : Pat<(i32 (X86fgetsign FR64:$src)),
2492           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2493                                        sub_sd))>, Requires<[HasSSE2]>;
2494 def : Pat<(i64 (X86fgetsign FR64:$src)),
2495           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2496                                        sub_sd))>, Requires<[HasSSE2]>;
2497
2498 let Predicates = [HasAVX] in {
2499   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2500                                         "movmskps", SSEPackedSingle>, TB, VEX;
2501   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2502                                         "movmskpd", SSEPackedDouble>, TB,
2503                                         OpSize, VEX;
2504   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2505                                         "movmskps", SSEPackedSingle>, TB, VEX;
2506   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2507                                         "movmskpd", SSEPackedDouble>, TB,
2508                                         OpSize, VEX;
2509
2510   def : Pat<(i32 (X86fgetsign FR32:$src)),
2511             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2512                                           sub_ss))>;
2513   def : Pat<(i64 (X86fgetsign FR32:$src)),
2514             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2515                                           sub_ss))>;
2516   def : Pat<(i32 (X86fgetsign FR64:$src)),
2517             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2518                                           sub_sd))>;
2519   def : Pat<(i64 (X86fgetsign FR64:$src)),
2520             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2521                                           sub_sd))>;
2522
2523   // Assembler Only
2524   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2525              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2526   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2527              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2528              OpSize, VEX;
2529   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2530              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2531   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2532              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2533              OpSize, VEX;
2534 }
2535
2536 //===----------------------------------------------------------------------===//
2537 // SSE 1 & 2 - Logical Instructions
2538 //===----------------------------------------------------------------------===//
2539
2540 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2541 ///
2542 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2543                                        SDNode OpNode> {
2544   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2545               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2546
2547   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2548         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2549
2550   let Constraints = "$src1 = $dst" in {
2551     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2552                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2553
2554     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2555                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2556   }
2557 }
2558
2559 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2560 let mayLoad = 0 in {
2561   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2562   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2563   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2564 }
2565
2566 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2567   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2568
2569 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2570 ///
2571 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2572                                    SDNode OpNode> {
2573   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2574   // are all promoted to v2i64, and the patterns are covered by the int
2575   // version. This is needed in SSE only, because v2i64 isn't supported on
2576   // SSE1, but only on SSE2.
2577   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2578        !strconcat(OpcodeStr, "ps"), f128mem, [],
2579        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2580                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2581
2582   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2583        !strconcat(OpcodeStr, "pd"), f128mem,
2584        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2585                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2586        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2587                                  (memopv2i64 addr:$src2)))], 0>,
2588                                                  TB, OpSize, VEX_4V;
2589   let Constraints = "$src1 = $dst" in {
2590     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2591          !strconcat(OpcodeStr, "ps"), f128mem,
2592          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2593          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2594                                    (memopv2i64 addr:$src2)))]>, TB;
2595
2596     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2597          !strconcat(OpcodeStr, "pd"), f128mem,
2598          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2599                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2600          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2601                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2602   }
2603 }
2604
2605 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2606 ///
2607 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2608                                      SDNode OpNode> {
2609     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2610           !strconcat(OpcodeStr, "ps"), f256mem,
2611           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2612           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2613                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2614
2615     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2616           !strconcat(OpcodeStr, "pd"), f256mem,
2617           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2618                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2619           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2620                                     (memopv4i64 addr:$src2)))], 0>,
2621                                     TB, OpSize, VEX_4V;
2622 }
2623
2624 // AVX 256-bit packed logical ops forms
2625 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2626 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2627 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2628 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2629
2630 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2631 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2632 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2633 let isCommutable = 0 in
2634   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2635
2636 //===----------------------------------------------------------------------===//
2637 // SSE 1 & 2 - Arithmetic Instructions
2638 //===----------------------------------------------------------------------===//
2639
2640 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2641 /// vector forms.
2642 ///
2643 /// In addition, we also have a special variant of the scalar form here to
2644 /// represent the associated intrinsic operation.  This form is unlike the
2645 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2646 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2647 ///
2648 /// These three forms can each be reg+reg or reg+mem.
2649 ///
2650
2651 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2652 /// classes below
2653 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2654                                   bit Is2Addr = 1> {
2655   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2656                             OpNode, FR32, f32mem, Is2Addr>, XS;
2657   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2658                             OpNode, FR64, f64mem, Is2Addr>, XD;
2659 }
2660
2661 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2662                                    bit Is2Addr = 1> {
2663   let mayLoad = 0 in {
2664   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2665               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2666   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2667               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2668   }
2669 }
2670
2671 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2672                                     SDNode OpNode> {
2673   let mayLoad = 0 in {
2674     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2675                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2676     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2677                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2678   }
2679 }
2680
2681 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2682                                       bit Is2Addr = 1> {
2683   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2684      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2685   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2686      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2687 }
2688
2689 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2690                                       bit Is2Addr = 1> {
2691   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2692      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2693                                               SSEPackedSingle, Is2Addr>, TB;
2694
2695   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2696      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2697                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2698 }
2699
2700 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2701   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2702      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2703       SSEPackedSingle, 0>, TB;
2704
2705   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2706      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2707       SSEPackedDouble, 0>, TB, OpSize;
2708 }
2709
2710 // Binary Arithmetic instructions
2711 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2712             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
2713             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2714             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2715 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2716             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
2717             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2718             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2719
2720 let isCommutable = 0 in {
2721   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2722               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
2723               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2724               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2725   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2726               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
2727               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2728               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2729   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2730               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
2731               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2732               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2733               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2734               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2735   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2736               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
2737               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2738               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2739               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2740               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2741 }
2742
2743 let Constraints = "$src1 = $dst" in {
2744   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2745              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2746              basic_sse12_fp_binop_s_int<0x58, "add">;
2747   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2748              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2749              basic_sse12_fp_binop_s_int<0x59, "mul">;
2750
2751   let isCommutable = 0 in {
2752     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2753                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2754                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2755     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2756                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2757                basic_sse12_fp_binop_s_int<0x5E, "div">;
2758     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2759                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2760                basic_sse12_fp_binop_s_int<0x5F, "max">,
2761                basic_sse12_fp_binop_p_int<0x5F, "max">;
2762     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2763                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2764                basic_sse12_fp_binop_s_int<0x5D, "min">,
2765                basic_sse12_fp_binop_p_int<0x5D, "min">;
2766   }
2767 }
2768
2769 /// Unop Arithmetic
2770 /// In addition, we also have a special variant of the scalar form here to
2771 /// represent the associated intrinsic operation.  This form is unlike the
2772 /// plain scalar form, in that it takes an entire vector (instead of a
2773 /// scalar) and leaves the top elements undefined.
2774 ///
2775 /// And, we have a special variant form for a full-vector intrinsic form.
2776
2777 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2778 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2779                           SDNode OpNode, Intrinsic F32Int> {
2780   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2781                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2782                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2783   // For scalar unary operations, fold a load into the operation
2784   // only in OptForSize mode. It eliminates an instruction, but it also
2785   // eliminates a whole-register clobber (the load), so it introduces a
2786   // partial register update condition.
2787   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2788                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2789                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2790             Requires<[HasSSE1, OptForSize]>;
2791   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2792                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2793                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2794   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2795                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2796                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2797 }
2798
2799 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2800 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2801   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2802                 !strconcat(OpcodeStr,
2803                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2804   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2805                 !strconcat(OpcodeStr,
2806                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2807   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2808                 (ins ssmem:$src1, VR128:$src2),
2809                 !strconcat(OpcodeStr,
2810                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2811 }
2812
2813 /// sse1_fp_unop_p - SSE1 unops in packed form.
2814 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2815   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2816               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2817               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2818   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2819                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2820                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2821 }
2822
2823 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2824 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2825   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2826               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2827               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2828   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2829                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2830                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2831 }
2832
2833 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2834 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2835                               Intrinsic V4F32Int> {
2836   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2837                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2838                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2839   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2840                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2841                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2842 }
2843
2844 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2845 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2846                                 Intrinsic V4F32Int> {
2847   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2848                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2849                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2850   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2851                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2852                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2853 }
2854
2855 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2856 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2857                           SDNode OpNode, Intrinsic F64Int> {
2858   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2859                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2860                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2861   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2862   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2863                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2864                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2865             Requires<[HasSSE2, OptForSize]>;
2866   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2867                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2868                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2869   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2870                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2871                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2872 }
2873
2874 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2875 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2876   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2877                !strconcat(OpcodeStr,
2878                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2879   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2880                !strconcat(OpcodeStr,
2881                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2882   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2883                (ins VR128:$src1, sdmem:$src2),
2884                !strconcat(OpcodeStr,
2885                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2886 }
2887
2888 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2889 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2890                           SDNode OpNode> {
2891   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2892               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2893               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2894   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2895                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2896                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2897 }
2898
2899 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2900 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2901   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2902               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2903               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2904   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2905                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2906                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2907 }
2908
2909 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2910 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2911                               Intrinsic V2F64Int> {
2912   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2913                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2914                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2915   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2916                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2917                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2918 }
2919
2920 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2921 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2922                                 Intrinsic V2F64Int> {
2923   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2924                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2925                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2926   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2927                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2928                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2929 }
2930
2931 let Predicates = [HasAVX] in {
2932   // Square root.
2933   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2934                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V;
2935
2936   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2937                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2938                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2939                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2940                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2941                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2942                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2943                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2944                 VEX;
2945
2946   // Reciprocal approximations. Note that these typically require refinement
2947   // in order to obtain suitable precision.
2948   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V;
2949   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2950                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2951                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2952                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2953
2954   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V;
2955   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2956                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2957                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2958                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2959 }
2960
2961 def : Pat<(f32 (fsqrt FR32:$src)),
2962           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2963 def : Pat<(f32 (fsqrt (load addr:$src))),
2964           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2965           Requires<[HasAVX, OptForSize]>;
2966 def : Pat<(f64 (fsqrt FR64:$src)),
2967           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2968 def : Pat<(f64 (fsqrt (load addr:$src))),
2969           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2970           Requires<[HasAVX, OptForSize]>;
2971
2972 def : Pat<(f32 (X86frsqrt FR32:$src)),
2973           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2974 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2975           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2976           Requires<[HasAVX, OptForSize]>;
2977
2978 def : Pat<(f32 (X86frcp FR32:$src)),
2979           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2980 def : Pat<(f32 (X86frcp (load addr:$src))),
2981           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2982           Requires<[HasAVX, OptForSize]>;
2983
2984 let Predicates = [HasAVX] in {
2985   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2986             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2987                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
2988                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2989                 sub_ss)>;
2990   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2991             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2992
2993   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2994             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2995                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
2996                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2997                 sub_sd)>;
2998   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2999             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3000
3001   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3002             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3003                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3004                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3005                 sub_ss)>;
3006   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3007             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3008
3009   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3010             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3011                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3012                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3013                 sub_ss)>;
3014   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3015             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3016 }
3017
3018 // Square root.
3019 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3020              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3021              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3022              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3023              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3024              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3025
3026 // Reciprocal approximations. Note that these typically require refinement
3027 // in order to obtain suitable precision.
3028 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3029              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3030              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3031 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3032              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3033              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3034
3035 // There is no f64 version of the reciprocal approximation instructions.
3036
3037 //===----------------------------------------------------------------------===//
3038 // SSE 1 & 2 - Non-temporal stores
3039 //===----------------------------------------------------------------------===//
3040
3041 let AddedComplexity = 400 in { // Prefer non-temporal versions
3042   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3043                        (ins f128mem:$dst, VR128:$src),
3044                        "movntps\t{$src, $dst|$dst, $src}",
3045                        [(alignednontemporalstore (v4f32 VR128:$src),
3046                                                  addr:$dst)]>, VEX;
3047   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3048                        (ins f128mem:$dst, VR128:$src),
3049                        "movntpd\t{$src, $dst|$dst, $src}",
3050                        [(alignednontemporalstore (v2f64 VR128:$src),
3051                                                  addr:$dst)]>, VEX;
3052   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3053                         (ins f128mem:$dst, VR128:$src),
3054                         "movntdq\t{$src, $dst|$dst, $src}",
3055                         [(alignednontemporalstore (v2f64 VR128:$src),
3056                                                   addr:$dst)]>, VEX;
3057
3058   let ExeDomain = SSEPackedInt in
3059   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3060                            (ins f128mem:$dst, VR128:$src),
3061                            "movntdq\t{$src, $dst|$dst, $src}",
3062                            [(alignednontemporalstore (v4f32 VR128:$src),
3063                                                      addr:$dst)]>, VEX;
3064
3065   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3066             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3067
3068   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3069                        (ins f256mem:$dst, VR256:$src),
3070                        "movntps\t{$src, $dst|$dst, $src}",
3071                        [(alignednontemporalstore (v8f32 VR256:$src),
3072                                                  addr:$dst)]>, VEX;
3073   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3074                        (ins f256mem:$dst, VR256:$src),
3075                        "movntpd\t{$src, $dst|$dst, $src}",
3076                        [(alignednontemporalstore (v4f64 VR256:$src),
3077                                                  addr:$dst)]>, VEX;
3078   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3079                         (ins f256mem:$dst, VR256:$src),
3080                         "movntdq\t{$src, $dst|$dst, $src}",
3081                         [(alignednontemporalstore (v4f64 VR256:$src),
3082                                                   addr:$dst)]>, VEX;
3083   let ExeDomain = SSEPackedInt in
3084   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3085                       (ins f256mem:$dst, VR256:$src),
3086                       "movntdq\t{$src, $dst|$dst, $src}",
3087                       [(alignednontemporalstore (v8f32 VR256:$src),
3088                                                 addr:$dst)]>, VEX;
3089 }
3090
3091 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3092           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3093 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3094           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3095 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3096           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3097
3098 let AddedComplexity = 400 in { // Prefer non-temporal versions
3099 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3100                     "movntps\t{$src, $dst|$dst, $src}",
3101                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3102 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3103                     "movntpd\t{$src, $dst|$dst, $src}",
3104                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3105
3106 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3107                     "movntdq\t{$src, $dst|$dst, $src}",
3108                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3109
3110 let ExeDomain = SSEPackedInt in
3111 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3112                     "movntdq\t{$src, $dst|$dst, $src}",
3113                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3114
3115 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3116           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3117
3118 // There is no AVX form for instructions below this point
3119 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3120                  "movnti{l}\t{$src, $dst|$dst, $src}",
3121                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3122                TB, Requires<[HasSSE2]>;
3123 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3124                      "movnti{q}\t{$src, $dst|$dst, $src}",
3125                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3126                   TB, Requires<[HasSSE2]>;
3127 }
3128
3129 //===----------------------------------------------------------------------===//
3130 // SSE 1 & 2 - Prefetch and memory fence
3131 //===----------------------------------------------------------------------===//
3132
3133 // Prefetch intrinsic.
3134 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3135     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3136 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3137     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3138 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3139     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3140 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3141     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3142
3143 // Flush cache
3144 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3145                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3146               TB, Requires<[HasSSE2]>;
3147
3148 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3149 // was introduced with SSE2, it's backward compatible.
3150 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3151
3152 // Load, store, and memory fence
3153 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3154                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3155 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3156                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3157 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3158                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3159
3160 def : Pat<(X86SFence), (SFENCE)>;
3161 def : Pat<(X86LFence), (LFENCE)>;
3162 def : Pat<(X86MFence), (MFENCE)>;
3163
3164 //===----------------------------------------------------------------------===//
3165 // SSE 1 & 2 - Load/Store XCSR register
3166 //===----------------------------------------------------------------------===//
3167
3168 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3169                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3170 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3171                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3172
3173 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3174                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3175 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3176                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3177
3178 //===---------------------------------------------------------------------===//
3179 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3180 //===---------------------------------------------------------------------===//
3181
3182 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3183
3184 let neverHasSideEffects = 1 in {
3185 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3186                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3187 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3188                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3189 }
3190 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3191                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
3192 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3193                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
3194
3195 let canFoldAsLoad = 1, mayLoad = 1 in {
3196 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3197                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3198 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3199                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3200 let Predicates = [HasAVX] in {
3201   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3202                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3203   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3204                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3205 }
3206 }
3207
3208 let mayStore = 1 in {
3209 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3210                      (ins i128mem:$dst, VR128:$src),
3211                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3212 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3213                      (ins i256mem:$dst, VR256:$src),
3214                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3215 let Predicates = [HasAVX] in {
3216 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3217                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3218 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3219                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3220 }
3221 }
3222
3223 let neverHasSideEffects = 1 in
3224 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3225                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3226
3227 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3228                    "movdqu\t{$src, $dst|$dst, $src}",
3229                    []>, XS, Requires<[HasSSE2]>;
3230
3231 let canFoldAsLoad = 1, mayLoad = 1 in {
3232 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3233                    "movdqa\t{$src, $dst|$dst, $src}",
3234                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3235 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3236                    "movdqu\t{$src, $dst|$dst, $src}",
3237                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3238                  XS, Requires<[HasSSE2]>;
3239 }
3240
3241 let mayStore = 1 in {
3242 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3243                    "movdqa\t{$src, $dst|$dst, $src}",
3244                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3245 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3246                    "movdqu\t{$src, $dst|$dst, $src}",
3247                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3248                  XS, Requires<[HasSSE2]>;
3249 }
3250
3251 // Intrinsic forms of MOVDQU load and store
3252 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3253                        "vmovdqu\t{$src, $dst|$dst, $src}",
3254                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3255                      XS, VEX, Requires<[HasAVX]>;
3256
3257 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3258                        "movdqu\t{$src, $dst|$dst, $src}",
3259                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3260                      XS, Requires<[HasSSE2]>;
3261
3262 } // ExeDomain = SSEPackedInt
3263
3264 let Predicates = [HasAVX] in {
3265   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3266   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3267             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3268 }
3269
3270 //===---------------------------------------------------------------------===//
3271 // SSE2 - Packed Integer Arithmetic Instructions
3272 //===---------------------------------------------------------------------===//
3273
3274 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3275
3276 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3277                             bit IsCommutable = 0, bit Is2Addr = 1> {
3278   let isCommutable = IsCommutable in
3279   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3280        (ins VR128:$src1, VR128:$src2),
3281        !if(Is2Addr,
3282            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3283            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3284        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
3285   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3286        (ins VR128:$src1, i128mem:$src2),
3287        !if(Is2Addr,
3288            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3289            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3290        [(set VR128:$dst, (IntId VR128:$src1,
3291                                 (bitconvert (memopv2i64 addr:$src2))))]>;
3292 }
3293
3294 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3295                              string OpcodeStr, Intrinsic IntId,
3296                              Intrinsic IntId2, bit Is2Addr = 1> {
3297   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3298        (ins VR128:$src1, VR128:$src2),
3299        !if(Is2Addr,
3300            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3301            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3302        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
3303   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3304        (ins VR128:$src1, i128mem:$src2),
3305        !if(Is2Addr,
3306            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3307            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3308        [(set VR128:$dst, (IntId VR128:$src1,
3309                                       (bitconvert (memopv2i64 addr:$src2))))]>;
3310   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
3311        (ins VR128:$src1, i32i8imm:$src2),
3312        !if(Is2Addr,
3313            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3314            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3315        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
3316 }
3317
3318 /// PDI_binop_rm - Simple SSE2 binary operator.
3319 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3320                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
3321   let isCommutable = IsCommutable in
3322   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3323        (ins VR128:$src1, VR128:$src2),
3324        !if(Is2Addr,
3325            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3326            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3327        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
3328   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3329        (ins VR128:$src1, i128mem:$src2),
3330        !if(Is2Addr,
3331            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3332            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3333        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
3334                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
3335 }
3336
3337 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
3338 ///
3339 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
3340 /// to collapse (bitconvert VT to VT) into its operand.
3341 ///
3342 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
3343                               bit IsCommutable = 0, bit Is2Addr = 1> {
3344   let isCommutable = IsCommutable in
3345   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
3346        (ins VR128:$src1, VR128:$src2),
3347        !if(Is2Addr,
3348            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3349            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3350        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
3351   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
3352        (ins VR128:$src1, i128mem:$src2),
3353        !if(Is2Addr,
3354            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3355            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3356        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
3357 }
3358
3359 } // ExeDomain = SSEPackedInt
3360
3361 // 128-bit Integer Arithmetic
3362
3363 let Predicates = [HasAVX] in {
3364 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
3365 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
3366 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
3367 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
3368 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
3369 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
3370 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
3371 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
3372 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
3373
3374 // Intrinsic forms
3375 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
3376                                  VEX_4V;
3377 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
3378                                  VEX_4V;
3379 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
3380                                  VEX_4V;
3381 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
3382                                  VEX_4V;
3383 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
3384                                  VEX_4V;
3385 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
3386                                  VEX_4V;
3387 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
3388                                  VEX_4V;
3389 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
3390                                  VEX_4V;
3391 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
3392                                  VEX_4V;
3393 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
3394                                  VEX_4V;
3395 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
3396                                  VEX_4V;
3397 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
3398                                  VEX_4V;
3399 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
3400                                  VEX_4V;
3401 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
3402                                  VEX_4V;
3403 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
3404                                  VEX_4V;
3405 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
3406                                  VEX_4V;
3407 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
3408                                  VEX_4V;
3409 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
3410                                  VEX_4V;
3411 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
3412                                  VEX_4V;
3413 }
3414
3415 let Constraints = "$src1 = $dst" in {
3416 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
3417 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
3418 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
3419 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
3420 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
3421 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
3422 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
3423 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
3424 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
3425
3426 // Intrinsic forms
3427 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
3428 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
3429 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
3430 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
3431 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
3432 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
3433 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
3434 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
3435 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
3436 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
3437 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
3438 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
3439 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
3440 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
3441 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
3442 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
3443 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
3444 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
3445 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
3446
3447 } // Constraints = "$src1 = $dst"
3448
3449 //===---------------------------------------------------------------------===//
3450 // SSE2 - Packed Integer Logical Instructions
3451 //===---------------------------------------------------------------------===//
3452
3453 let Predicates = [HasAVX] in {
3454 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3455                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
3456                                 VEX_4V;
3457 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3458                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
3459                                 VEX_4V;
3460 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3461                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
3462                                 VEX_4V;
3463
3464 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3465                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
3466                                 VEX_4V;
3467 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3468                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
3469                                 VEX_4V;
3470 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3471                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
3472                                 VEX_4V;
3473
3474 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3475                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
3476                                 VEX_4V;
3477 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3478                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
3479                                 VEX_4V;
3480
3481 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
3482 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
3483 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
3484
3485 let ExeDomain = SSEPackedInt in {
3486   let neverHasSideEffects = 1 in {
3487     // 128-bit logical shifts.
3488     def VPSLLDQri : PDIi8<0x73, MRM7r,
3489                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3490                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3491                       VEX_4V;
3492     def VPSRLDQri : PDIi8<0x73, MRM3r,
3493                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3494                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3495                       VEX_4V;
3496     // PSRADQri doesn't exist in SSE[1-3].
3497   }
3498   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3499                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3500                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3501                     [(set VR128:$dst,
3502                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3503
3504   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3505                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3506                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3507                     [(set VR128:$dst, (X86andnp VR128:$src1,
3508                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3509 }
3510 }
3511
3512 let Constraints = "$src1 = $dst" in {
3513 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3514                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
3515 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3516                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
3517 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3518                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
3519
3520 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3521                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
3522 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3523                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
3524 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3525                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
3526
3527 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3528                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
3529 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3530                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
3531
3532 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
3533 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
3534 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
3535
3536 let ExeDomain = SSEPackedInt in {
3537   let neverHasSideEffects = 1 in {
3538     // 128-bit logical shifts.
3539     def PSLLDQri : PDIi8<0x73, MRM7r,
3540                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3541                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3542     def PSRLDQri : PDIi8<0x73, MRM3r,
3543                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3544                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3545     // PSRADQri doesn't exist in SSE[1-3].
3546   }
3547   def PANDNrr : PDI<0xDF, MRMSrcReg,
3548                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3549                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3550
3551   def PANDNrm : PDI<0xDF, MRMSrcMem,
3552                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3553                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3554 }
3555 } // Constraints = "$src1 = $dst"
3556
3557 let Predicates = [HasAVX] in {
3558   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3559             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3560   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3561             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3562   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3563             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
3564   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3565             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
3566   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3567             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3568
3569   // Shift up / down and insert zero's.
3570   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3571             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3572   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3573             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3574 }
3575
3576 let Predicates = [HasSSE2] in {
3577   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3578             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3579   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3580             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3581   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3582             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
3583   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3584             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
3585   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3586             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3587
3588   // Shift up / down and insert zero's.
3589   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3590             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3591   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3592             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3593 }
3594
3595 //===---------------------------------------------------------------------===//
3596 // SSE2 - Packed Integer Comparison Instructions
3597 //===---------------------------------------------------------------------===//
3598
3599 let Predicates = [HasAVX] in {
3600   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
3601                                     0>, VEX_4V;
3602   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
3603                                     0>, VEX_4V;
3604   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
3605                                     0>, VEX_4V;
3606   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
3607                                     0>, VEX_4V;
3608   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
3609                                     0>, VEX_4V;
3610   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
3611                                     0>, VEX_4V;
3612
3613   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3614             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3615   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3616             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3617   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3618             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3619   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3620             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3621   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3622             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3623   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3624             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3625
3626   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3627             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3628   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3629             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3630   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3631             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3632   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3633             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3634   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3635             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3636   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3637             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3638 }
3639
3640 let Constraints = "$src1 = $dst" in {
3641   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
3642   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
3643   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
3644   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
3645   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
3646   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
3647 } // Constraints = "$src1 = $dst"
3648
3649 let Predicates = [HasSSE2] in {
3650   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3651             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3652   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3653             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3654   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3655             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3656   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3657             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3658   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3659             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3660   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3661             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3662
3663   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3664             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3665   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3666             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3667   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3668             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3669   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3670             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3671   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3672             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3673   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3674             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3675 }
3676
3677 //===---------------------------------------------------------------------===//
3678 // SSE2 - Packed Integer Pack Instructions
3679 //===---------------------------------------------------------------------===//
3680
3681 let Predicates = [HasAVX] in {
3682 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3683                                   0, 0>, VEX_4V;
3684 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3685                                   0, 0>, VEX_4V;
3686 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3687                                   0, 0>, VEX_4V;
3688 }
3689
3690 let Constraints = "$src1 = $dst" in {
3691 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
3692 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
3693 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
3694 } // Constraints = "$src1 = $dst"
3695
3696 //===---------------------------------------------------------------------===//
3697 // SSE2 - Packed Integer Shuffle Instructions
3698 //===---------------------------------------------------------------------===//
3699
3700 let ExeDomain = SSEPackedInt in {
3701 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3702                          PatFrag bc_frag> {
3703 def ri : Ii8<0x70, MRMSrcReg,
3704               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3705               !strconcat(OpcodeStr,
3706                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3707               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3708                                                       (undef))))]>;
3709 def mi : Ii8<0x70, MRMSrcMem,
3710               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3711               !strconcat(OpcodeStr,
3712                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3713               [(set VR128:$dst, (vt (pshuf_frag:$src2
3714                                       (bc_frag (memopv2i64 addr:$src1)),
3715                                       (undef))))]>;
3716 }
3717 } // ExeDomain = SSEPackedInt
3718
3719 let Predicates = [HasAVX] in {
3720   let AddedComplexity = 5 in
3721   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3722                                VEX;
3723
3724   // SSE2 with ImmT == Imm8 and XS prefix.
3725   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3726                                VEX;
3727
3728   // SSE2 with ImmT == Imm8 and XD prefix.
3729   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3730                                VEX;
3731
3732   let AddedComplexity = 5 in
3733   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3734             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3735   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3736   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3737             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3738
3739   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3740                                    (i8 imm:$imm))),
3741             (VPSHUFDmi addr:$src1, imm:$imm)>;
3742   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3743                                    (i8 imm:$imm))),
3744             (VPSHUFDmi addr:$src1, imm:$imm)>;
3745   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3746             (VPSHUFDri VR128:$src1, imm:$imm)>;
3747   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3748             (VPSHUFDri VR128:$src1, imm:$imm)>;
3749   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3750             (VPSHUFHWri VR128:$src, imm:$imm)>;
3751   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3752                                (i8 imm:$imm))),
3753             (VPSHUFHWmi addr:$src, imm:$imm)>;
3754   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3755             (VPSHUFLWri VR128:$src, imm:$imm)>;
3756   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3757                                (i8 imm:$imm))),
3758             (VPSHUFLWmi addr:$src, imm:$imm)>;
3759 }
3760
3761 let Predicates = [HasSSE2] in {
3762   let AddedComplexity = 5 in
3763   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
3764
3765   // SSE2 with ImmT == Imm8 and XS prefix.
3766   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
3767
3768   // SSE2 with ImmT == Imm8 and XD prefix.
3769   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
3770
3771   let AddedComplexity = 5 in
3772   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3773             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3774   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3775   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3776             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3777
3778   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3779                                    (i8 imm:$imm))),
3780             (PSHUFDmi addr:$src1, imm:$imm)>;
3781   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3782                                    (i8 imm:$imm))),
3783             (PSHUFDmi addr:$src1, imm:$imm)>;
3784   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3785             (PSHUFDri VR128:$src1, imm:$imm)>;
3786   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3787             (PSHUFDri VR128:$src1, imm:$imm)>;
3788   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3789             (PSHUFHWri VR128:$src, imm:$imm)>;
3790   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3791                                (i8 imm:$imm))),
3792             (PSHUFHWmi addr:$src, imm:$imm)>;
3793   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3794             (PSHUFLWri VR128:$src, imm:$imm)>;
3795   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3796                                (i8 imm:$imm))),
3797             (PSHUFLWmi addr:$src, imm:$imm)>;
3798 }
3799
3800 //===---------------------------------------------------------------------===//
3801 // SSE2 - Packed Integer Unpack Instructions
3802 //===---------------------------------------------------------------------===//
3803
3804 let ExeDomain = SSEPackedInt in {
3805 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3806                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3807   def rr : PDI<opc, MRMSrcReg,
3808       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3809       !if(Is2Addr,
3810           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3811           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3812       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
3813   def rm : PDI<opc, MRMSrcMem,
3814       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3815       !if(Is2Addr,
3816           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3817           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3818       [(set VR128:$dst, (OpNode VR128:$src1,
3819                                   (bc_frag (memopv2i64
3820                                                addr:$src2))))]>;
3821 }
3822
3823 let Predicates = [HasAVX] in {
3824   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
3825                                  bc_v16i8, 0>, VEX_4V;
3826   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
3827                                  bc_v8i16, 0>, VEX_4V;
3828   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
3829                                  bc_v4i32, 0>, VEX_4V;
3830
3831   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3832   /// knew to collapse (bitconvert VT to VT) into its operand.
3833   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3834             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3835             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3836             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3837                                                     VR128:$src2)))]>, VEX_4V;
3838   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3839             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3840             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3841             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3842                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3843
3844   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
3845                                  bc_v16i8, 0>, VEX_4V;
3846   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
3847                                  bc_v8i16, 0>, VEX_4V;
3848   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
3849                                  bc_v4i32, 0>, VEX_4V;
3850
3851   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3852   /// knew to collapse (bitconvert VT to VT) into its operand.
3853   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3854              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3855              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3856              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3857                                                      VR128:$src2)))]>, VEX_4V;
3858   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3859              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3860              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3861              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3862                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3863 }
3864
3865 let Constraints = "$src1 = $dst" in {
3866   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
3867   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
3868   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
3869
3870   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3871   /// knew to collapse (bitconvert VT to VT) into its operand.
3872   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3873                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3874                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3875                         [(set VR128:$dst,
3876                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
3877   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3878                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3879                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3880                         [(set VR128:$dst,
3881                           (v2i64 (X86Punpcklqdq VR128:$src1,
3882                                          (memopv2i64 addr:$src2))))]>;
3883
3884   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
3885   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
3886   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
3887
3888   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3889   /// knew to collapse (bitconvert VT to VT) into its operand.
3890   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3891                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3892                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3893                         [(set VR128:$dst,
3894                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
3895   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3896                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3897                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3898                         [(set VR128:$dst,
3899                           (v2i64 (X86Punpckhqdq VR128:$src1,
3900                                          (memopv2i64 addr:$src2))))]>;
3901 }
3902 } // ExeDomain = SSEPackedInt
3903
3904 // Splat v2f64 / v2i64
3905 let AddedComplexity = 10 in {
3906   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3907             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3908   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3909             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
3910 }
3911
3912 //===---------------------------------------------------------------------===//
3913 // SSE2 - Packed Integer Extract and Insert
3914 //===---------------------------------------------------------------------===//
3915
3916 let ExeDomain = SSEPackedInt in {
3917 multiclass sse2_pinsrw<bit Is2Addr = 1> {
3918   def rri : Ii8<0xC4, MRMSrcReg,
3919        (outs VR128:$dst), (ins VR128:$src1,
3920         GR32:$src2, i32i8imm:$src3),
3921        !if(Is2Addr,
3922            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3923            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3924        [(set VR128:$dst,
3925          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
3926   def rmi : Ii8<0xC4, MRMSrcMem,
3927                        (outs VR128:$dst), (ins VR128:$src1,
3928                         i16mem:$src2, i32i8imm:$src3),
3929        !if(Is2Addr,
3930            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3931            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3932        [(set VR128:$dst,
3933          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
3934                     imm:$src3))]>;
3935 }
3936
3937 // Extract
3938 let Predicates = [HasAVX] in
3939 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
3940                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3941                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3942                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3943                                                 imm:$src2))]>, TB, OpSize, VEX;
3944 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
3945                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3946                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3947                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3948                                                 imm:$src2))]>;
3949
3950 // Insert
3951 let Predicates = [HasAVX] in {
3952   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
3953   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
3954        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
3955        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
3956        []>, TB, OpSize, VEX_4V;
3957 }
3958
3959 let Constraints = "$src1 = $dst" in
3960   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
3961
3962 } // ExeDomain = SSEPackedInt
3963
3964 //===---------------------------------------------------------------------===//
3965 // SSE2 - Packed Mask Creation
3966 //===---------------------------------------------------------------------===//
3967
3968 let ExeDomain = SSEPackedInt in {
3969
3970 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3971            "pmovmskb\t{$src, $dst|$dst, $src}",
3972            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
3973 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
3974            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
3975 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3976            "pmovmskb\t{$src, $dst|$dst, $src}",
3977            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
3978
3979 } // ExeDomain = SSEPackedInt
3980
3981 //===---------------------------------------------------------------------===//
3982 // SSE2 - Conditional Store
3983 //===---------------------------------------------------------------------===//
3984
3985 let ExeDomain = SSEPackedInt in {
3986
3987 let Uses = [EDI] in
3988 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
3989            (ins VR128:$src, VR128:$mask),
3990            "maskmovdqu\t{$mask, $src|$src, $mask}",
3991            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
3992 let Uses = [RDI] in
3993 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
3994            (ins VR128:$src, VR128:$mask),
3995            "maskmovdqu\t{$mask, $src|$src, $mask}",
3996            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
3997
3998 let Uses = [EDI] in
3999 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4000            "maskmovdqu\t{$mask, $src|$src, $mask}",
4001            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4002 let Uses = [RDI] in
4003 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4004            "maskmovdqu\t{$mask, $src|$src, $mask}",
4005            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4006
4007 } // ExeDomain = SSEPackedInt
4008
4009 //===---------------------------------------------------------------------===//
4010 // SSE2 - Move Doubleword
4011 //===---------------------------------------------------------------------===//
4012
4013 //===---------------------------------------------------------------------===//
4014 // Move Int Doubleword to Packed Double Int
4015 //
4016 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4017                       "movd\t{$src, $dst|$dst, $src}",
4018                       [(set VR128:$dst,
4019                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4020 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4021                       "movd\t{$src, $dst|$dst, $src}",
4022                       [(set VR128:$dst,
4023                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4024                       VEX;
4025 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4026                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4027                         [(set VR128:$dst,
4028                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4029 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4030                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4031                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4032
4033 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4034                       "movd\t{$src, $dst|$dst, $src}",
4035                       [(set VR128:$dst,
4036                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4037 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4038                       "movd\t{$src, $dst|$dst, $src}",
4039                       [(set VR128:$dst,
4040                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4041 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4042                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4043                         [(set VR128:$dst,
4044                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4045 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4046                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4047                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4048
4049 //===---------------------------------------------------------------------===//
4050 // Move Int Doubleword to Single Scalar
4051 //
4052 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4053                       "movd\t{$src, $dst|$dst, $src}",
4054                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4055
4056 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4057                       "movd\t{$src, $dst|$dst, $src}",
4058                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4059                       VEX;
4060 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4061                       "movd\t{$src, $dst|$dst, $src}",
4062                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4063
4064 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4065                       "movd\t{$src, $dst|$dst, $src}",
4066                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4067
4068 //===---------------------------------------------------------------------===//
4069 // Move Packed Doubleword Int to Packed Double Int
4070 //
4071 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4072                        "movd\t{$src, $dst|$dst, $src}",
4073                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4074                                         (iPTR 0)))]>, VEX;
4075 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4076                        (ins i32mem:$dst, VR128:$src),
4077                        "movd\t{$src, $dst|$dst, $src}",
4078                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4079                                      (iPTR 0))), addr:$dst)]>, VEX;
4080 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4081                        "movd\t{$src, $dst|$dst, $src}",
4082                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4083                                         (iPTR 0)))]>;
4084 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4085                        "movd\t{$src, $dst|$dst, $src}",
4086                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4087                                      (iPTR 0))), addr:$dst)]>;
4088
4089 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4090                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4091                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4092                                            (iPTR 0)))]>;
4093 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4094                        "movq\t{$src, $dst|$dst, $src}",
4095                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4096
4097 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4098                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4099                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
4100 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4101                         "movq\t{$src, $dst|$dst, $src}",
4102                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4103
4104 //===---------------------------------------------------------------------===//
4105 // Move Scalar Single to Double Int
4106 //
4107 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4108                       "movd\t{$src, $dst|$dst, $src}",
4109                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4110 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4111                       "movd\t{$src, $dst|$dst, $src}",
4112                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4113 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4114                       "movd\t{$src, $dst|$dst, $src}",
4115                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4116 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4117                       "movd\t{$src, $dst|$dst, $src}",
4118                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4119
4120 //===---------------------------------------------------------------------===//
4121 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4122 //
4123 let AddedComplexity = 15 in {
4124 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4125                        "movd\t{$src, $dst|$dst, $src}",
4126                        [(set VR128:$dst, (v4i32 (X86vzmovl
4127                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4128                                       VEX;
4129 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4130                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4131                        [(set VR128:$dst, (v2i64 (X86vzmovl
4132                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4133                                       VEX, VEX_W;
4134 }
4135 let AddedComplexity = 15 in {
4136 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4137                        "movd\t{$src, $dst|$dst, $src}",
4138                        [(set VR128:$dst, (v4i32 (X86vzmovl
4139                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4140 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4141                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4142                        [(set VR128:$dst, (v2i64 (X86vzmovl
4143                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4144 }
4145
4146 let AddedComplexity = 20 in {
4147 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4148                        "movd\t{$src, $dst|$dst, $src}",
4149                        [(set VR128:$dst,
4150                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4151                                                    (loadi32 addr:$src))))))]>,
4152                                                    VEX;
4153 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4154                        "movd\t{$src, $dst|$dst, $src}",
4155                        [(set VR128:$dst,
4156                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4157                                                    (loadi32 addr:$src))))))]>;
4158 }
4159
4160 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4161   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4162             (MOVZDI2PDIrm addr:$src)>;
4163   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4164             (MOVZDI2PDIrm addr:$src)>;
4165   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4166             (MOVZDI2PDIrm addr:$src)>;
4167 }
4168
4169 let Predicates = [HasAVX] in {
4170   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4171   let AddedComplexity = 20 in {
4172     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4173               (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrm addr:$src), sub_xmm)>;
4174     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4175               (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrm addr:$src), sub_xmm)>;
4176     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4177               (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrm addr:$src), sub_xmm)>;
4178   }
4179   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4180   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4181                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4182             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4183   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4184                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4185             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4186 }
4187
4188 // These are the correct encodings of the instructions so that we know how to
4189 // read correct assembly, even though we continue to emit the wrong ones for
4190 // compatibility with Darwin's buggy assembler.
4191 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4192                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4193 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4194                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4195 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4196                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4197 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4198                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4199 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4200                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4201 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4202                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4203
4204 //===---------------------------------------------------------------------===//
4205 // SSE2 - Move Quadword
4206 //===---------------------------------------------------------------------===//
4207
4208 //===---------------------------------------------------------------------===//
4209 // Move Quadword Int to Packed Quadword Int
4210 //
4211 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4212                     "vmovq\t{$src, $dst|$dst, $src}",
4213                     [(set VR128:$dst,
4214                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4215                     VEX, Requires<[HasAVX]>;
4216 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4217                     "movq\t{$src, $dst|$dst, $src}",
4218                     [(set VR128:$dst,
4219                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4220                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4221
4222 //===---------------------------------------------------------------------===//
4223 // Move Packed Quadword Int to Quadword Int
4224 //
4225 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4226                       "movq\t{$src, $dst|$dst, $src}",
4227                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4228                                     (iPTR 0))), addr:$dst)]>, VEX;
4229 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4230                       "movq\t{$src, $dst|$dst, $src}",
4231                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4232                                     (iPTR 0))), addr:$dst)]>;
4233
4234 //===---------------------------------------------------------------------===//
4235 // Store / copy lower 64-bits of a XMM register.
4236 //
4237 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4238                      "movq\t{$src, $dst|$dst, $src}",
4239                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4240 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4241                      "movq\t{$src, $dst|$dst, $src}",
4242                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4243
4244 let AddedComplexity = 20 in
4245 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4246                      "vmovq\t{$src, $dst|$dst, $src}",
4247                      [(set VR128:$dst,
4248                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4249                                                  (loadi64 addr:$src))))))]>,
4250                      XS, VEX, Requires<[HasAVX]>;
4251
4252 let AddedComplexity = 20 in
4253 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4254                      "movq\t{$src, $dst|$dst, $src}",
4255                      [(set VR128:$dst,
4256                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4257                                                  (loadi64 addr:$src))))))]>,
4258                      XS, Requires<[HasSSE2]>;
4259
4260 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4261   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4262             (MOVZQI2PQIrm addr:$src)>;
4263   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4264             (MOVZQI2PQIrm addr:$src)>;
4265   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4266 }
4267
4268 let Predicates = [HasAVX], AddedComplexity = 20 in {
4269   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4270             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
4271   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4272             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
4273   def : Pat<(v2i64 (X86vzload addr:$src)),
4274             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
4275 }
4276
4277 //===---------------------------------------------------------------------===//
4278 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4279 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4280 //
4281 let AddedComplexity = 15 in
4282 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4283                         "vmovq\t{$src, $dst|$dst, $src}",
4284                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4285                       XS, VEX, Requires<[HasAVX]>;
4286 let AddedComplexity = 15 in
4287 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4288                         "movq\t{$src, $dst|$dst, $src}",
4289                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4290                       XS, Requires<[HasSSE2]>;
4291
4292 let AddedComplexity = 20 in
4293 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4294                         "vmovq\t{$src, $dst|$dst, $src}",
4295                     [(set VR128:$dst, (v2i64 (X86vzmovl
4296                                              (loadv2i64 addr:$src))))]>,
4297                       XS, VEX, Requires<[HasAVX]>;
4298 let AddedComplexity = 20 in {
4299 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4300                         "movq\t{$src, $dst|$dst, $src}",
4301                     [(set VR128:$dst, (v2i64 (X86vzmovl
4302                                              (loadv2i64 addr:$src))))]>,
4303                       XS, Requires<[HasSSE2]>;
4304 }
4305
4306 let AddedComplexity = 20 in {
4307   let Predicates = [HasSSE2] in {
4308     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4309               (MOVZPQILo2PQIrm addr:$src)>;
4310     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4311               (MOVZPQILo2PQIrr VR128:$src)>;
4312   }
4313   let Predicates = [HasAVX] in {
4314     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4315               (SUBREG_TO_REG (i64 0), (VMOVZPQILo2PQIrm addr:$src), sub_xmm)>;
4316     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4317               (SUBREG_TO_REG (i64 0), (MOVZPQILo2PQIrr VR128:$src), sub_xmm)>;
4318   }
4319 }
4320
4321 // Instructions to match in the assembler
4322 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4323                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4324 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4325                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4326 // Recognize "movd" with GR64 destination, but encode as a "movq"
4327 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4328                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4329
4330 // Instructions for the disassembler
4331 // xr = XMM register
4332 // xm = mem64
4333
4334 let Predicates = [HasAVX] in
4335 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4336                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4337 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4338                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4339
4340 //===---------------------------------------------------------------------===//
4341 // SSE3 - Conversion Instructions
4342 //===---------------------------------------------------------------------===//
4343
4344 // Convert Packed Double FP to Packed DW Integers
4345 let Predicates = [HasAVX] in {
4346 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4347 // register, but the same isn't true when using memory operands instead.
4348 // Provide other assembly rr and rm forms to address this explicitly.
4349 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4350                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4351 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4352                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4353
4354 // XMM only
4355 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4356                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4357 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4358                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4359
4360 // YMM only
4361 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4362                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4363 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4364                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4365 }
4366
4367 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4368                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4369 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4370                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4371
4372 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4373           (VCVTPD2DQYrr VR256:$src)>;
4374 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4375           (VCVTPD2DQYrm addr:$src)>;
4376
4377 // Convert Packed DW Integers to Packed Double FP
4378 let Predicates = [HasAVX] in {
4379 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4380                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4381 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4382                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4383 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4384                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4385 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4386                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4387 }
4388
4389 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4390                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4391 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4392                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4393
4394 // AVX 256-bit register conversion intrinsics
4395 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4396            (VCVTDQ2PDYrr VR128:$src)>;
4397 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4398            (VCVTDQ2PDYrm addr:$src)>;
4399
4400 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4401           (VCVTPD2DQYrr VR256:$src)>;
4402 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4403           (VCVTPD2DQYrm addr:$src)>;
4404
4405 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4406           (VCVTDQ2PDYrr VR128:$src)>;
4407 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4408           (VCVTDQ2PDYrm addr:$src)>;
4409
4410 //===---------------------------------------------------------------------===//
4411 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4412 //===---------------------------------------------------------------------===//
4413 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4414                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4415                               X86MemOperand x86memop> {
4416 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4417                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4418                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4419 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4420                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4421                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4422 }
4423
4424 let Predicates = [HasAVX] in {
4425   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4426                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4427   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4428                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4429   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4430                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4431   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4432                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4433 }
4434 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4435                                    memopv4f32, f128mem>;
4436 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4437                                    memopv4f32, f128mem>;
4438
4439 let Predicates = [HasSSE3] in {
4440   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4441             (MOVSHDUPrr VR128:$src)>;
4442   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4443             (MOVSHDUPrm addr:$src)>;
4444   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4445             (MOVSLDUPrr VR128:$src)>;
4446   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4447             (MOVSLDUPrm addr:$src)>;
4448 }
4449
4450 let Predicates = [HasAVX] in {
4451   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4452             (VMOVSHDUPrr VR128:$src)>;
4453   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4454             (VMOVSHDUPrm addr:$src)>;
4455   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4456             (VMOVSLDUPrr VR128:$src)>;
4457   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4458             (VMOVSLDUPrm addr:$src)>;
4459   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4460             (VMOVSHDUPYrr VR256:$src)>;
4461   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4462             (VMOVSHDUPYrm addr:$src)>;
4463   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4464             (VMOVSLDUPYrr VR256:$src)>;
4465   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4466             (VMOVSLDUPYrm addr:$src)>;
4467 }
4468
4469 //===---------------------------------------------------------------------===//
4470 // SSE3 - Replicate Double FP - MOVDDUP
4471 //===---------------------------------------------------------------------===//
4472
4473 multiclass sse3_replicate_dfp<string OpcodeStr> {
4474 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4475                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4476                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4477 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4478                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4479                     [(set VR128:$dst,
4480                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4481                                       (undef))))]>;
4482 }
4483
4484 // FIXME: Merge with above classe when there're patterns for the ymm version
4485 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4486 let Predicates = [HasAVX] in {
4487   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4488                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4489                       []>;
4490   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4491                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4492                       []>;
4493   }
4494 }
4495
4496 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4497 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4498 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4499
4500 let Predicates = [HasSSE3] in {
4501   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4502                    (undef)),
4503             (MOVDDUPrm addr:$src)>;
4504   let AddedComplexity = 5 in {
4505   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4506   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4507             (MOVDDUPrm addr:$src)>;
4508   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4509   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4510             (MOVDDUPrm addr:$src)>;
4511   }
4512   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4513             (MOVDDUPrm addr:$src)>;
4514   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4515             (MOVDDUPrm addr:$src)>;
4516   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4517             (MOVDDUPrm addr:$src)>;
4518   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4519             (MOVDDUPrm addr:$src)>;
4520   def : Pat<(X86Movddup (bc_v2f64
4521                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4522             (MOVDDUPrm addr:$src)>;
4523 }
4524
4525 let Predicates = [HasAVX] in {
4526   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4527                    (undef)),
4528             (VMOVDDUPrm addr:$src)>;
4529   let AddedComplexity = 5 in {
4530   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4531   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4532             (VMOVDDUPrm addr:$src)>;
4533   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4534   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4535             (VMOVDDUPrm addr:$src)>;
4536   }
4537   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4538             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4539   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4540             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4541   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4542             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4543   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4544             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4545   def : Pat<(X86Movddup (bc_v2f64
4546                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4547             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4548
4549   // 256-bit version
4550   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4551             (VMOVDDUPYrm addr:$src)>;
4552   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4553             (VMOVDDUPYrm addr:$src)>;
4554   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4555             (VMOVDDUPYrm addr:$src)>;
4556   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4557             (VMOVDDUPYrm addr:$src)>;
4558   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4559             (VMOVDDUPYrr VR256:$src)>;
4560   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4561             (VMOVDDUPYrr VR256:$src)>;
4562 }
4563
4564 //===---------------------------------------------------------------------===//
4565 // SSE3 - Move Unaligned Integer
4566 //===---------------------------------------------------------------------===//
4567
4568 let Predicates = [HasAVX] in {
4569   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4570                    "vlddqu\t{$src, $dst|$dst, $src}",
4571                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4572   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4573                    "vlddqu\t{$src, $dst|$dst, $src}",
4574                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4575 }
4576 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4577                    "lddqu\t{$src, $dst|$dst, $src}",
4578                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4579
4580 //===---------------------------------------------------------------------===//
4581 // SSE3 - Arithmetic
4582 //===---------------------------------------------------------------------===//
4583
4584 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4585                        X86MemOperand x86memop, bit Is2Addr = 1> {
4586   def rr : I<0xD0, MRMSrcReg,
4587        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4588        !if(Is2Addr,
4589            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4590            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4591        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4592   def rm : I<0xD0, MRMSrcMem,
4593        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4594        !if(Is2Addr,
4595            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4596            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4597        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4598 }
4599
4600 let Predicates = [HasAVX],
4601   ExeDomain = SSEPackedDouble in {
4602   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4603                                f128mem, 0>, TB, XD, VEX_4V;
4604   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4605                                f128mem, 0>, TB, OpSize, VEX_4V;
4606   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4607                                f256mem, 0>, TB, XD, VEX_4V;
4608   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4609                                f256mem, 0>, TB, OpSize, VEX_4V;
4610 }
4611 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
4612     ExeDomain = SSEPackedDouble in {
4613   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4614                               f128mem>, TB, XD;
4615   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4616                               f128mem>, TB, OpSize;
4617 }
4618
4619 //===---------------------------------------------------------------------===//
4620 // SSE3 Instructions
4621 //===---------------------------------------------------------------------===//
4622
4623 // Horizontal ops
4624 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4625                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4626   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4627        !if(Is2Addr,
4628          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4629          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4630       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4631
4632   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4633        !if(Is2Addr,
4634          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4635          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4636       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4637 }
4638 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4639                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4640   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4641        !if(Is2Addr,
4642          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4643          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4644       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4645
4646   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4647        !if(Is2Addr,
4648          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4649          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4650       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4651 }
4652
4653 let Predicates = [HasAVX] in {
4654   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4655                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
4656   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4657                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
4658   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4659                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
4660   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4661                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
4662   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4663                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
4664   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4665                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
4666   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4667                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
4668   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4669                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
4670 }
4671
4672 let Constraints = "$src1 = $dst" in {
4673   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
4674                         int_x86_sse3_hadd_ps>;
4675   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
4676                        int_x86_sse3_hadd_pd>;
4677   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
4678                         int_x86_sse3_hsub_ps>;
4679   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
4680                        int_x86_sse3_hsub_pd>;
4681 }
4682
4683 //===---------------------------------------------------------------------===//
4684 // SSSE3 - Packed Absolute Instructions
4685 //===---------------------------------------------------------------------===//
4686
4687
4688 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4689 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4690                             PatFrag mem_frag128, Intrinsic IntId128> {
4691   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4692                     (ins VR128:$src),
4693                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4694                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4695                     OpSize;
4696
4697   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4698                     (ins i128mem:$src),
4699                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4700                     [(set VR128:$dst,
4701                       (IntId128
4702                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
4703 }
4704
4705 let Predicates = [HasAVX] in {
4706   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
4707                                   int_x86_ssse3_pabs_b_128>, VEX;
4708   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
4709                                   int_x86_ssse3_pabs_w_128>, VEX;
4710   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
4711                                   int_x86_ssse3_pabs_d_128>, VEX;
4712 }
4713
4714 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
4715                               int_x86_ssse3_pabs_b_128>;
4716 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
4717                               int_x86_ssse3_pabs_w_128>;
4718 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
4719                               int_x86_ssse3_pabs_d_128>;
4720
4721 //===---------------------------------------------------------------------===//
4722 // SSSE3 - Packed Binary Operator Instructions
4723 //===---------------------------------------------------------------------===//
4724
4725 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4726 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4727                              PatFrag mem_frag128, Intrinsic IntId128,
4728                              bit Is2Addr = 1> {
4729   let isCommutable = 1 in
4730   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4731        (ins VR128:$src1, VR128:$src2),
4732        !if(Is2Addr,
4733          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4734          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4735        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4736        OpSize;
4737   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4738        (ins VR128:$src1, i128mem:$src2),
4739        !if(Is2Addr,
4740          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4741          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4742        [(set VR128:$dst,
4743          (IntId128 VR128:$src1,
4744           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4745 }
4746
4747 let Predicates = [HasAVX] in {
4748 let isCommutable = 0 in {
4749   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
4750                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
4751   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
4752                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
4753   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
4754                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
4755   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
4756                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
4757   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
4758                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
4759   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
4760                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
4761   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
4762                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
4763   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
4764                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
4765   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
4766                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
4767   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
4768                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
4769   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
4770                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
4771 }
4772 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
4773                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
4774 }
4775
4776 // None of these have i8 immediate fields.
4777 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
4778 let isCommutable = 0 in {
4779   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
4780                                      int_x86_ssse3_phadd_w_128>;
4781   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
4782                                      int_x86_ssse3_phadd_d_128>;
4783   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
4784                                      int_x86_ssse3_phadd_sw_128>;
4785   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
4786                                      int_x86_ssse3_phsub_w_128>;
4787   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
4788                                      int_x86_ssse3_phsub_d_128>;
4789   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
4790                                      int_x86_ssse3_phsub_sw_128>;
4791   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
4792                                      int_x86_ssse3_pmadd_ub_sw_128>;
4793   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
4794                                      int_x86_ssse3_pshuf_b_128>;
4795   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
4796                                      int_x86_ssse3_psign_b_128>;
4797   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
4798                                      int_x86_ssse3_psign_w_128>;
4799   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
4800                                        int_x86_ssse3_psign_d_128>;
4801 }
4802 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
4803                                      int_x86_ssse3_pmul_hr_sw_128>;
4804 }
4805
4806 let Predicates = [HasSSSE3] in {
4807   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
4808             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
4809   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
4810             (PSHUFBrm128 VR128:$src, addr:$mask)>;
4811
4812   def : Pat<(X86psignb VR128:$src1, VR128:$src2),
4813             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
4814   def : Pat<(X86psignw VR128:$src1, VR128:$src2),
4815             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
4816   def : Pat<(X86psignd VR128:$src1, VR128:$src2),
4817             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
4818 }
4819
4820 let Predicates = [HasAVX] in {
4821   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
4822             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
4823   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
4824             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
4825
4826   def : Pat<(X86psignb VR128:$src1, VR128:$src2),
4827             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
4828   def : Pat<(X86psignw VR128:$src1, VR128:$src2),
4829             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
4830   def : Pat<(X86psignd VR128:$src1, VR128:$src2),
4831             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
4832 }
4833
4834 //===---------------------------------------------------------------------===//
4835 // SSSE3 - Packed Align Instruction Patterns
4836 //===---------------------------------------------------------------------===//
4837
4838 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
4839   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
4840       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4841       !if(Is2Addr,
4842         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4843         !strconcat(asm,
4844                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4845       []>, OpSize;
4846   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
4847       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4848       !if(Is2Addr,
4849         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4850         !strconcat(asm,
4851                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4852       []>, OpSize;
4853 }
4854
4855 let Predicates = [HasAVX] in
4856   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
4857 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
4858   defm PALIGN : ssse3_palign<"palignr">;
4859
4860 let Predicates = [HasSSSE3] in {
4861 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4862           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4863 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4864           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4865 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4866           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4867 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4868           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4869 }
4870
4871 let Predicates = [HasAVX] in {
4872 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4873           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4874 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4875           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4876 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4877           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4878 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4879           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4880 }
4881
4882 //===---------------------------------------------------------------------===//
4883 // SSSE3 - Thread synchronization
4884 //===---------------------------------------------------------------------===//
4885
4886 let usesCustomInserter = 1 in {
4887 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
4888                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
4889 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
4890                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
4891 }
4892
4893 let Uses = [EAX, ECX, EDX] in
4894 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
4895                  Requires<[HasSSE3]>;
4896 let Uses = [ECX, EAX] in
4897 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
4898                 Requires<[HasSSE3]>;
4899
4900 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
4901 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
4902
4903 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
4904       Requires<[In32BitMode]>;
4905 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
4906       Requires<[In64BitMode]>;
4907
4908 //===----------------------------------------------------------------------===//
4909 // SSE4.1 - Packed Move with Sign/Zero Extend
4910 //===----------------------------------------------------------------------===//
4911
4912 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4913   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4914                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4915                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4916
4917   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4918                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4919        [(set VR128:$dst,
4920          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4921        OpSize;
4922 }
4923
4924 let Predicates = [HasAVX] in {
4925 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4926                                      VEX;
4927 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4928                                      VEX;
4929 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4930                                      VEX;
4931 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4932                                      VEX;
4933 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4934                                      VEX;
4935 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4936                                      VEX;
4937 }
4938
4939 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4940 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4941 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4942 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4943 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4944 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4945
4946 let Predicates = [HasSSE41] in {
4947   // Common patterns involving scalar load.
4948   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4949             (PMOVSXBWrm addr:$src)>;
4950   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4951             (PMOVSXBWrm addr:$src)>;
4952
4953   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4954             (PMOVSXWDrm addr:$src)>;
4955   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4956             (PMOVSXWDrm addr:$src)>;
4957
4958   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4959             (PMOVSXDQrm addr:$src)>;
4960   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4961             (PMOVSXDQrm addr:$src)>;
4962
4963   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4964             (PMOVZXBWrm addr:$src)>;
4965   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4966             (PMOVZXBWrm addr:$src)>;
4967
4968   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4969             (PMOVZXWDrm addr:$src)>;
4970   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4971             (PMOVZXWDrm addr:$src)>;
4972
4973   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4974             (PMOVZXDQrm addr:$src)>;
4975   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4976             (PMOVZXDQrm addr:$src)>;
4977 }
4978
4979 let Predicates = [HasAVX] in {
4980   // Common patterns involving scalar load.
4981   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4982             (VPMOVSXBWrm addr:$src)>;
4983   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4984             (VPMOVSXBWrm addr:$src)>;
4985
4986   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4987             (VPMOVSXWDrm addr:$src)>;
4988   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4989             (VPMOVSXWDrm addr:$src)>;
4990
4991   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4992             (VPMOVSXDQrm addr:$src)>;
4993   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4994             (VPMOVSXDQrm addr:$src)>;
4995
4996   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4997             (VPMOVZXBWrm addr:$src)>;
4998   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4999             (VPMOVZXBWrm addr:$src)>;
5000
5001   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5002             (VPMOVZXWDrm addr:$src)>;
5003   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5004             (VPMOVZXWDrm addr:$src)>;
5005
5006   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5007             (VPMOVZXDQrm addr:$src)>;
5008   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5009             (VPMOVZXDQrm addr:$src)>;
5010 }
5011
5012
5013 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5014   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5015                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5016                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5017
5018   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5019                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5020        [(set VR128:$dst,
5021          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5022           OpSize;
5023 }
5024
5025 let Predicates = [HasAVX] in {
5026 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5027                                      VEX;
5028 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5029                                      VEX;
5030 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5031                                      VEX;
5032 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5033                                      VEX;
5034 }
5035
5036 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5037 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5038 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5039 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5040
5041 let Predicates = [HasSSE41] in {
5042   // Common patterns involving scalar load
5043   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5044             (PMOVSXBDrm addr:$src)>;
5045   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5046             (PMOVSXWQrm addr:$src)>;
5047
5048   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5049             (PMOVZXBDrm addr:$src)>;
5050   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5051             (PMOVZXWQrm addr:$src)>;
5052 }
5053
5054 let Predicates = [HasAVX] in {
5055   // Common patterns involving scalar load
5056   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5057             (VPMOVSXBDrm addr:$src)>;
5058   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5059             (VPMOVSXWQrm addr:$src)>;
5060
5061   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5062             (VPMOVZXBDrm addr:$src)>;
5063   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5064             (VPMOVZXWQrm addr:$src)>;
5065 }
5066
5067 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5068   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5069                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5070                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5071
5072   // Expecting a i16 load any extended to i32 value.
5073   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5074                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5075                  [(set VR128:$dst, (IntId (bitconvert
5076                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5077                  OpSize;
5078 }
5079
5080 let Predicates = [HasAVX] in {
5081 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5082                                      VEX;
5083 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5084                                      VEX;
5085 }
5086 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5087 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5088
5089 let Predicates = [HasSSE41] in {
5090   // Common patterns involving scalar load
5091   def : Pat<(int_x86_sse41_pmovsxbq
5092               (bitconvert (v4i32 (X86vzmovl
5093                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5094             (PMOVSXBQrm addr:$src)>;
5095
5096   def : Pat<(int_x86_sse41_pmovzxbq
5097               (bitconvert (v4i32 (X86vzmovl
5098                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5099             (PMOVZXBQrm addr:$src)>;
5100 }
5101
5102 let Predicates = [HasAVX] in {
5103   // Common patterns involving scalar load
5104   def : Pat<(int_x86_sse41_pmovsxbq
5105               (bitconvert (v4i32 (X86vzmovl
5106                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5107             (VPMOVSXBQrm addr:$src)>;
5108
5109   def : Pat<(int_x86_sse41_pmovzxbq
5110               (bitconvert (v4i32 (X86vzmovl
5111                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5112             (VPMOVZXBQrm addr:$src)>;
5113 }
5114
5115 //===----------------------------------------------------------------------===//
5116 // SSE4.1 - Extract Instructions
5117 //===----------------------------------------------------------------------===//
5118
5119 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5120 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5121   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5122                  (ins VR128:$src1, i32i8imm:$src2),
5123                  !strconcat(OpcodeStr,
5124                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5125                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5126                  OpSize;
5127   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5128                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5129                  !strconcat(OpcodeStr,
5130                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5131                  []>, OpSize;
5132 // FIXME:
5133 // There's an AssertZext in the way of writing the store pattern
5134 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5135 }
5136
5137 let Predicates = [HasAVX] in {
5138   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5139   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5140          (ins VR128:$src1, i32i8imm:$src2),
5141          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5142 }
5143
5144 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5145
5146
5147 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5148 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5149   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5150                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5151                  !strconcat(OpcodeStr,
5152                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5153                  []>, OpSize;
5154 // FIXME:
5155 // There's an AssertZext in the way of writing the store pattern
5156 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5157 }
5158
5159 let Predicates = [HasAVX] in
5160   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5161
5162 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5163
5164
5165 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5166 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5167   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5168                  (ins VR128:$src1, i32i8imm:$src2),
5169                  !strconcat(OpcodeStr,
5170                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5171                  [(set GR32:$dst,
5172                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5173   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5174                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5175                  !strconcat(OpcodeStr,
5176                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5177                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5178                           addr:$dst)]>, OpSize;
5179 }
5180
5181 let Predicates = [HasAVX] in
5182   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5183
5184 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5185
5186 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5187 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5188   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5189                  (ins VR128:$src1, i32i8imm:$src2),
5190                  !strconcat(OpcodeStr,
5191                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5192                  [(set GR64:$dst,
5193                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5194   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5195                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5196                  !strconcat(OpcodeStr,
5197                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5198                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5199                           addr:$dst)]>, OpSize, REX_W;
5200 }
5201
5202 let Predicates = [HasAVX] in
5203   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5204
5205 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5206
5207 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5208 /// destination
5209 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5210   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5211                  (ins VR128:$src1, i32i8imm:$src2),
5212                  !strconcat(OpcodeStr,
5213                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5214                  [(set GR32:$dst,
5215                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5216            OpSize;
5217   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5218                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5219                  !strconcat(OpcodeStr,
5220                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5221                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5222                           addr:$dst)]>, OpSize;
5223 }
5224
5225 let Predicates = [HasAVX] in {
5226   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5227   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5228                   (ins VR128:$src1, i32i8imm:$src2),
5229                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5230                   []>, OpSize, VEX;
5231 }
5232 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5233
5234 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5235 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5236                                               imm:$src2))),
5237                  addr:$dst),
5238           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5239           Requires<[HasSSE41]>;
5240 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5241                                               imm:$src2))),
5242                  addr:$dst),
5243           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5244           Requires<[HasAVX]>;
5245
5246 //===----------------------------------------------------------------------===//
5247 // SSE4.1 - Insert Instructions
5248 //===----------------------------------------------------------------------===//
5249
5250 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5251   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5252       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5253       !if(Is2Addr,
5254         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5255         !strconcat(asm,
5256                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5257       [(set VR128:$dst,
5258         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5259   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5260       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5261       !if(Is2Addr,
5262         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5263         !strconcat(asm,
5264                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5265       [(set VR128:$dst,
5266         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5267                    imm:$src3))]>, OpSize;
5268 }
5269
5270 let Predicates = [HasAVX] in
5271   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5272 let Constraints = "$src1 = $dst" in
5273   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5274
5275 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5276   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5277       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5278       !if(Is2Addr,
5279         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5280         !strconcat(asm,
5281                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5282       [(set VR128:$dst,
5283         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5284       OpSize;
5285   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5286       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5287       !if(Is2Addr,
5288         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5289         !strconcat(asm,
5290                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5291       [(set VR128:$dst,
5292         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5293                           imm:$src3)))]>, OpSize;
5294 }
5295
5296 let Predicates = [HasAVX] in
5297   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5298 let Constraints = "$src1 = $dst" in
5299   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5300
5301 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5302   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5303       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5304       !if(Is2Addr,
5305         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5306         !strconcat(asm,
5307                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5308       [(set VR128:$dst,
5309         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5310       OpSize;
5311   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5312       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5313       !if(Is2Addr,
5314         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5315         !strconcat(asm,
5316                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5317       [(set VR128:$dst,
5318         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5319                           imm:$src3)))]>, OpSize;
5320 }
5321
5322 let Predicates = [HasAVX] in
5323   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5324 let Constraints = "$src1 = $dst" in
5325   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5326
5327 // insertps has a few different modes, there's the first two here below which
5328 // are optimized inserts that won't zero arbitrary elements in the destination
5329 // vector. The next one matches the intrinsic and could zero arbitrary elements
5330 // in the target vector.
5331 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5332   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5333       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5334       !if(Is2Addr,
5335         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5336         !strconcat(asm,
5337                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5338       [(set VR128:$dst,
5339         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5340       OpSize;
5341   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5342       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5343       !if(Is2Addr,
5344         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5345         !strconcat(asm,
5346                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5347       [(set VR128:$dst,
5348         (X86insrtps VR128:$src1,
5349                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5350                     imm:$src3))]>, OpSize;
5351 }
5352
5353 let Constraints = "$src1 = $dst" in
5354   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5355 let Predicates = [HasAVX] in
5356   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5357
5358 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5359           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5360           Requires<[HasAVX]>;
5361 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5362           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5363           Requires<[HasSSE41]>;
5364
5365 //===----------------------------------------------------------------------===//
5366 // SSE4.1 - Round Instructions
5367 //===----------------------------------------------------------------------===//
5368
5369 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5370                             X86MemOperand x86memop, RegisterClass RC,
5371                             PatFrag mem_frag32, PatFrag mem_frag64,
5372                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5373   // Intrinsic operation, reg.
5374   // Vector intrinsic operation, reg
5375   def PSr : SS4AIi8<opcps, MRMSrcReg,
5376                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5377                     !strconcat(OpcodeStr,
5378                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5379                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5380                     OpSize;
5381
5382   // Vector intrinsic operation, mem
5383   def PSm : Ii8<opcps, MRMSrcMem,
5384                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
5385                     !strconcat(OpcodeStr,
5386                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5387                     [(set RC:$dst,
5388                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5389                     TA, OpSize,
5390                 Requires<[HasSSE41]>;
5391
5392   // Vector intrinsic operation, reg
5393   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5394                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5395                     !strconcat(OpcodeStr,
5396                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5397                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5398                     OpSize;
5399
5400   // Vector intrinsic operation, mem
5401   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5402                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
5403                     !strconcat(OpcodeStr,
5404                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5405                     [(set RC:$dst,
5406                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5407                     OpSize;
5408 }
5409
5410 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
5411                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
5412   // Intrinsic operation, reg.
5413   // Vector intrinsic operation, reg
5414   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
5415                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5416                     !strconcat(OpcodeStr,
5417                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5418                     []>, OpSize;
5419
5420   // Vector intrinsic operation, mem
5421   def PSm_AVX : Ii8<opcps, MRMSrcMem,
5422                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5423                     !strconcat(OpcodeStr,
5424                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5425                     []>, TA, OpSize, Requires<[HasSSE41]>;
5426
5427   // Vector intrinsic operation, reg
5428   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
5429                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5430                     !strconcat(OpcodeStr,
5431                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5432                     []>, OpSize;
5433
5434   // Vector intrinsic operation, mem
5435   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
5436                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5437                     !strconcat(OpcodeStr,
5438                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5439                     []>, OpSize;
5440 }
5441
5442 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5443                             string OpcodeStr,
5444                             Intrinsic F32Int,
5445                             Intrinsic F64Int, bit Is2Addr = 1> {
5446   // Intrinsic operation, reg.
5447   def SSr : SS4AIi8<opcss, MRMSrcReg,
5448         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5449         !if(Is2Addr,
5450             !strconcat(OpcodeStr,
5451                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5452             !strconcat(OpcodeStr,
5453                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5454         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5455         OpSize;
5456
5457   // Intrinsic operation, mem.
5458   def SSm : SS4AIi8<opcss, MRMSrcMem,
5459         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5460         !if(Is2Addr,
5461             !strconcat(OpcodeStr,
5462                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5463             !strconcat(OpcodeStr,
5464                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5465         [(set VR128:$dst,
5466              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5467         OpSize;
5468
5469   // Intrinsic operation, reg.
5470   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5471         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5472         !if(Is2Addr,
5473             !strconcat(OpcodeStr,
5474                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5475             !strconcat(OpcodeStr,
5476                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5477         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5478         OpSize;
5479
5480   // Intrinsic operation, mem.
5481   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5482         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5483         !if(Is2Addr,
5484             !strconcat(OpcodeStr,
5485                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5486             !strconcat(OpcodeStr,
5487                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5488         [(set VR128:$dst,
5489               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5490         OpSize;
5491 }
5492
5493 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
5494                                    string OpcodeStr> {
5495   // Intrinsic operation, reg.
5496   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
5497         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5498         !strconcat(OpcodeStr,
5499                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5500         []>, OpSize;
5501
5502   // Intrinsic operation, mem.
5503   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
5504         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5505         !strconcat(OpcodeStr,
5506                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5507         []>, OpSize;
5508
5509   // Intrinsic operation, reg.
5510   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
5511         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5512             !strconcat(OpcodeStr,
5513                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5514         []>, OpSize;
5515
5516   // Intrinsic operation, mem.
5517   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
5518         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5519             !strconcat(OpcodeStr,
5520                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5521         []>, OpSize;
5522 }
5523
5524 // FP round - roundss, roundps, roundsd, roundpd
5525 let Predicates = [HasAVX] in {
5526   // Intrinsic form
5527   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5528                                   memopv4f32, memopv2f64,
5529                                   int_x86_sse41_round_ps,
5530                                   int_x86_sse41_round_pd>, VEX;
5531   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5532                                   memopv8f32, memopv4f64,
5533                                   int_x86_avx_round_ps_256,
5534                                   int_x86_avx_round_pd_256>, VEX;
5535   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5536                                   int_x86_sse41_round_ss,
5537                                   int_x86_sse41_round_sd, 0>, VEX_4V;
5538
5539   // Instructions for the assembler
5540   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
5541                                         VEX;
5542   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
5543                                         VEX;
5544   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
5545 }
5546
5547 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5548                                memopv4f32, memopv2f64,
5549                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5550 let Constraints = "$src1 = $dst" in
5551 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5552                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5553
5554 //===----------------------------------------------------------------------===//
5555 // SSE4.1 - Packed Bit Test
5556 //===----------------------------------------------------------------------===//
5557
5558 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5559 // the intel intrinsic that corresponds to this.
5560 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5561 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5562                 "vptest\t{$src2, $src1|$src1, $src2}",
5563                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5564                 OpSize, VEX;
5565 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5566                 "vptest\t{$src2, $src1|$src1, $src2}",
5567                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5568                 OpSize, VEX;
5569
5570 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
5571                 "vptest\t{$src2, $src1|$src1, $src2}",
5572                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
5573                 OpSize, VEX;
5574 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
5575                 "vptest\t{$src2, $src1|$src1, $src2}",
5576                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
5577                 OpSize, VEX;
5578 }
5579
5580 let Defs = [EFLAGS] in {
5581 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5582               "ptest \t{$src2, $src1|$src1, $src2}",
5583               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5584               OpSize;
5585 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5586               "ptest \t{$src2, $src1|$src1, $src2}",
5587               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5588               OpSize;
5589 }
5590
5591 // The bit test instructions below are AVX only
5592 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
5593                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
5594   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
5595             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5596             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
5597   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
5598             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5599             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
5600             OpSize, VEX;
5601 }
5602
5603 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5604 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
5605 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
5606 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
5607 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
5608 }
5609
5610 //===----------------------------------------------------------------------===//
5611 // SSE4.1 - Misc Instructions
5612 //===----------------------------------------------------------------------===//
5613
5614 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
5615                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5616                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
5617 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
5618                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5619                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
5620
5621 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
5622                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5623                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
5624 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
5625                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5626                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
5627
5628 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
5629                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5630                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
5631 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
5632                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5633                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
5634
5635
5636
5637 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
5638 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
5639                                  Intrinsic IntId128> {
5640   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5641                     (ins VR128:$src),
5642                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5643                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
5644   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5645                      (ins i128mem:$src),
5646                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5647                      [(set VR128:$dst,
5648                        (IntId128
5649                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
5650 }
5651
5652 let Predicates = [HasAVX] in
5653 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
5654                                          int_x86_sse41_phminposuw>, VEX;
5655 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
5656                                          int_x86_sse41_phminposuw>;
5657
5658 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5659 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
5660                               Intrinsic IntId128, bit Is2Addr = 1> {
5661   let isCommutable = 1 in
5662   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5663        (ins VR128:$src1, VR128:$src2),
5664        !if(Is2Addr,
5665            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5666            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5667        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
5668   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5669        (ins VR128:$src1, i128mem:$src2),
5670        !if(Is2Addr,
5671            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5672            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5673        [(set VR128:$dst,
5674          (IntId128 VR128:$src1,
5675           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5676 }
5677
5678 let Predicates = [HasAVX] in {
5679   let isCommutable = 0 in
5680   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
5681                                                          0>, VEX_4V;
5682   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
5683                                                          0>, VEX_4V;
5684   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
5685                                                          0>, VEX_4V;
5686   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
5687                                                          0>, VEX_4V;
5688   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
5689                                                          0>, VEX_4V;
5690   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
5691                                                          0>, VEX_4V;
5692   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
5693                                                          0>, VEX_4V;
5694   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
5695                                                          0>, VEX_4V;
5696   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
5697                                                          0>, VEX_4V;
5698   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
5699                                                          0>, VEX_4V;
5700   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
5701                                                          0>, VEX_4V;
5702
5703   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5704             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
5705   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5706             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
5707 }
5708
5709 let Constraints = "$src1 = $dst" in {
5710   let isCommutable = 0 in
5711   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
5712   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
5713   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
5714   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
5715   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
5716   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
5717   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
5718   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
5719   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
5720   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
5721   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
5722 }
5723
5724 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5725           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
5726 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5727           (PCMPEQQrm VR128:$src1, addr:$src2)>;
5728
5729 /// SS48I_binop_rm - Simple SSE41 binary operator.
5730 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5731                         ValueType OpVT, bit Is2Addr = 1> {
5732   let isCommutable = 1 in
5733   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5734        (ins VR128:$src1, VR128:$src2),
5735        !if(Is2Addr,
5736            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5737            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5738        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
5739        OpSize;
5740   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5741        (ins VR128:$src1, i128mem:$src2),
5742        !if(Is2Addr,
5743            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5744            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5745        [(set VR128:$dst, (OpNode VR128:$src1,
5746                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
5747        OpSize;
5748 }
5749
5750 let Predicates = [HasAVX] in
5751   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
5752 let Constraints = "$src1 = $dst" in
5753   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
5754
5755 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
5756 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
5757                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
5758                  X86MemOperand x86memop, bit Is2Addr = 1> {
5759   let isCommutable = 1 in
5760   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
5761         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
5762         !if(Is2Addr,
5763             !strconcat(OpcodeStr,
5764                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5765             !strconcat(OpcodeStr,
5766                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5767         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
5768         OpSize;
5769   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
5770         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
5771         !if(Is2Addr,
5772             !strconcat(OpcodeStr,
5773                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5774             !strconcat(OpcodeStr,
5775                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5776         [(set RC:$dst,
5777           (IntId RC:$src1,
5778            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
5779         OpSize;
5780 }
5781
5782 let Predicates = [HasAVX] in {
5783   let isCommutable = 0 in {
5784   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
5785                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5786   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
5787                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5788   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
5789             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5790   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
5791             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5792   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
5793                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5794   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
5795                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5796   }
5797   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
5798                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5799   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
5800                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5801   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
5802                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
5803 }
5804
5805 let Constraints = "$src1 = $dst" in {
5806   let isCommutable = 0 in {
5807   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
5808                                      VR128, memopv16i8, i128mem>;
5809   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
5810                                      VR128, memopv16i8, i128mem>;
5811   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
5812                                      VR128, memopv16i8, i128mem>;
5813   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
5814                                      VR128, memopv16i8, i128mem>;
5815   }
5816   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
5817                                   VR128, memopv16i8, i128mem>;
5818   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
5819                                   VR128, memopv16i8, i128mem>;
5820 }
5821
5822 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
5823 let Predicates = [HasAVX] in {
5824 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
5825                                     RegisterClass RC, X86MemOperand x86memop,
5826                                     PatFrag mem_frag, Intrinsic IntId> {
5827   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
5828                   (ins RC:$src1, RC:$src2, RC:$src3),
5829                   !strconcat(OpcodeStr,
5830                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5831                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
5832                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5833
5834   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
5835                   (ins RC:$src1, x86memop:$src2, RC:$src3),
5836                   !strconcat(OpcodeStr,
5837                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5838                   [(set RC:$dst,
5839                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
5840                                RC:$src3))],
5841                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5842 }
5843 }
5844
5845 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
5846                                            memopv16i8, int_x86_sse41_blendvpd>;
5847 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
5848                                            memopv16i8, int_x86_sse41_blendvps>;
5849 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
5850                                            memopv16i8, int_x86_sse41_pblendvb>;
5851 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
5852                                          memopv32i8, int_x86_avx_blendv_pd_256>;
5853 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
5854                                          memopv32i8, int_x86_avx_blendv_ps_256>;
5855
5856 def : Pat<(X86pblendvb VR128:$src1, VR128:$src2, VR128:$src3),
5857           (VPBLENDVBrr VR128:$src1, VR128:$src2, VR128:$src3)>,
5858           Requires<[HasAVX]>;
5859
5860 /// SS41I_ternary_int - SSE 4.1 ternary operator
5861 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
5862   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5863     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5864                     (ins VR128:$src1, VR128:$src2),
5865                     !strconcat(OpcodeStr,
5866                      "\t{$src2, $dst|$dst, $src2}"),
5867                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
5868                     OpSize;
5869
5870     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5871                     (ins VR128:$src1, i128mem:$src2),
5872                     !strconcat(OpcodeStr,
5873                      "\t{$src2, $dst|$dst, $src2}"),
5874                     [(set VR128:$dst,
5875                       (IntId VR128:$src1,
5876                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
5877   }
5878 }
5879
5880 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
5881 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
5882 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
5883
5884 def : Pat<(X86pblendvb VR128:$src1, VR128:$src2, XMM0),
5885           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>, Requires<[HasSSE41]>;
5886 def : Pat<(X86blendvpd  XMM0, VR128:$src1, VR128:$src2),
5887           (BLENDVPDrr0 VR128:$src1, VR128:$src2)>, Requires<[HasSSE41]>;
5888 def : Pat<(X86blendvps  XMM0, VR128:$src1, VR128:$src2),
5889           (BLENDVPSrr0 VR128:$src1, VR128:$src2)>, Requires<[HasSSE41]>;
5890
5891 let Predicates = [HasAVX] in
5892 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5893                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5894                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5895                        OpSize, VEX;
5896 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5897                        "movntdqa\t{$src, $dst|$dst, $src}",
5898                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5899                        OpSize;
5900
5901 //===----------------------------------------------------------------------===//
5902 // SSE4.2 - Compare Instructions
5903 //===----------------------------------------------------------------------===//
5904
5905 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5906 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5907                               Intrinsic IntId128, bit Is2Addr = 1> {
5908   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5909        (ins VR128:$src1, VR128:$src2),
5910        !if(Is2Addr,
5911            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5912            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5913        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5914        OpSize;
5915   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5916        (ins VR128:$src1, i128mem:$src2),
5917        !if(Is2Addr,
5918            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5919            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5920        [(set VR128:$dst,
5921          (IntId128 VR128:$src1,
5922           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5923 }
5924
5925 let Predicates = [HasAVX] in {
5926   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5927                                      0>, VEX_4V;
5928
5929   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5930             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
5931   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5932             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
5933 }
5934
5935 let Constraints = "$src1 = $dst" in
5936   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5937
5938 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5939           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5940 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5941           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5942
5943 //===----------------------------------------------------------------------===//
5944 // SSE4.2 - String/text Processing Instructions
5945 //===----------------------------------------------------------------------===//
5946
5947 // Packed Compare Implicit Length Strings, Return Mask
5948 multiclass pseudo_pcmpistrm<string asm> {
5949   def REG : PseudoI<(outs VR128:$dst),
5950                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5951     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5952                                                   imm:$src3))]>;
5953   def MEM : PseudoI<(outs VR128:$dst),
5954                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5955     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5956                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5957 }
5958
5959 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5960   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5961   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5962 }
5963
5964 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5965   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5966       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5967       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5968   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5969       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5970       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5971 }
5972
5973 let Defs = [XMM0, EFLAGS] in {
5974   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5975       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5976       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5977   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5978       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5979       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5980 }
5981
5982 // Packed Compare Explicit Length Strings, Return Mask
5983 multiclass pseudo_pcmpestrm<string asm> {
5984   def REG : PseudoI<(outs VR128:$dst),
5985                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5986     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5987                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5988   def MEM : PseudoI<(outs VR128:$dst),
5989                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5990     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5991                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5992 }
5993
5994 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5995   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5996   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5997 }
5998
5999 let Predicates = [HasAVX],
6000     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
6001   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6002       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6003       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6004   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6005       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6006       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6007 }
6008
6009 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
6010   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6011       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6012       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6013   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6014       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6015       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6016 }
6017
6018 // Packed Compare Implicit Length Strings, Return Index
6019 let Defs = [ECX, EFLAGS] in {
6020   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6021     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6022       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6023       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6024       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6025        (implicit EFLAGS)]>, OpSize;
6026     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6027       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6028       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6029       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6030        (implicit EFLAGS)]>, OpSize;
6031   }
6032 }
6033
6034 let Predicates = [HasAVX] in {
6035 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6036                                     VEX;
6037 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6038                                     VEX;
6039 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6040                                     VEX;
6041 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6042                                     VEX;
6043 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6044                                     VEX;
6045 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6046                                     VEX;
6047 }
6048
6049 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6050 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6051 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6052 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6053 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6054 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6055
6056 // Packed Compare Explicit Length Strings, Return Index
6057 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6058   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6059     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6060       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6061       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6062       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6063        (implicit EFLAGS)]>, OpSize;
6064     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6065       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6066       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6067        [(set ECX,
6068              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6069         (implicit EFLAGS)]>, OpSize;
6070   }
6071 }
6072
6073 let Predicates = [HasAVX] in {
6074 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6075                                     VEX;
6076 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6077                                     VEX;
6078 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6079                                     VEX;
6080 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6081                                     VEX;
6082 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6083                                     VEX;
6084 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6085                                     VEX;
6086 }
6087
6088 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6089 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6090 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6091 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6092 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6093 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6094
6095 //===----------------------------------------------------------------------===//
6096 // SSE4.2 - CRC Instructions
6097 //===----------------------------------------------------------------------===//
6098
6099 // No CRC instructions have AVX equivalents
6100
6101 // crc intrinsic instruction
6102 // This set of instructions are only rm, the only difference is the size
6103 // of r and m.
6104 let Constraints = "$src1 = $dst" in {
6105   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6106                       (ins GR32:$src1, i8mem:$src2),
6107                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6108                        [(set GR32:$dst,
6109                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6110                          (load addr:$src2)))]>;
6111   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6112                       (ins GR32:$src1, GR8:$src2),
6113                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6114                        [(set GR32:$dst,
6115                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6116   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6117                       (ins GR32:$src1, i16mem:$src2),
6118                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6119                        [(set GR32:$dst,
6120                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6121                          (load addr:$src2)))]>,
6122                          OpSize;
6123   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6124                       (ins GR32:$src1, GR16:$src2),
6125                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6126                        [(set GR32:$dst,
6127                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6128                          OpSize;
6129   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6130                       (ins GR32:$src1, i32mem:$src2),
6131                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6132                        [(set GR32:$dst,
6133                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6134                          (load addr:$src2)))]>;
6135   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6136                       (ins GR32:$src1, GR32:$src2),
6137                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6138                        [(set GR32:$dst,
6139                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6140   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6141                       (ins GR64:$src1, i8mem:$src2),
6142                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6143                        [(set GR64:$dst,
6144                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6145                          (load addr:$src2)))]>,
6146                          REX_W;
6147   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6148                       (ins GR64:$src1, GR8:$src2),
6149                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6150                        [(set GR64:$dst,
6151                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6152                          REX_W;
6153   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6154                       (ins GR64:$src1, i64mem:$src2),
6155                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6156                        [(set GR64:$dst,
6157                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6158                          (load addr:$src2)))]>,
6159                          REX_W;
6160   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6161                       (ins GR64:$src1, GR64:$src2),
6162                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6163                        [(set GR64:$dst,
6164                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6165                          REX_W;
6166 }
6167
6168 //===----------------------------------------------------------------------===//
6169 // AES-NI Instructions
6170 //===----------------------------------------------------------------------===//
6171
6172 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6173                               Intrinsic IntId128, bit Is2Addr = 1> {
6174   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6175        (ins VR128:$src1, VR128:$src2),
6176        !if(Is2Addr,
6177            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6178            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6179        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6180        OpSize;
6181   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6182        (ins VR128:$src1, i128mem:$src2),
6183        !if(Is2Addr,
6184            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6185            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6186        [(set VR128:$dst,
6187          (IntId128 VR128:$src1,
6188           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6189 }
6190
6191 // Perform One Round of an AES Encryption/Decryption Flow
6192 let Predicates = [HasAVX, HasAES] in {
6193   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6194                          int_x86_aesni_aesenc, 0>, VEX_4V;
6195   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6196                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6197   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6198                          int_x86_aesni_aesdec, 0>, VEX_4V;
6199   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6200                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6201 }
6202
6203 let Constraints = "$src1 = $dst" in {
6204   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6205                          int_x86_aesni_aesenc>;
6206   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6207                          int_x86_aesni_aesenclast>;
6208   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6209                          int_x86_aesni_aesdec>;
6210   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6211                          int_x86_aesni_aesdeclast>;
6212 }
6213
6214 let Predicates = [HasAES] in {
6215   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6216             (AESENCrr VR128:$src1, VR128:$src2)>;
6217   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6218             (AESENCrm VR128:$src1, addr:$src2)>;
6219   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6220             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
6221   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6222             (AESENCLASTrm VR128:$src1, addr:$src2)>;
6223   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6224             (AESDECrr VR128:$src1, VR128:$src2)>;
6225   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6226             (AESDECrm VR128:$src1, addr:$src2)>;
6227   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6228             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
6229   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6230             (AESDECLASTrm VR128:$src1, addr:$src2)>;
6231 }
6232
6233 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
6234   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6235             (VAESENCrr VR128:$src1, VR128:$src2)>;
6236   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6237             (VAESENCrm VR128:$src1, addr:$src2)>;
6238   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6239             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
6240   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6241             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
6242   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6243             (VAESDECrr VR128:$src1, VR128:$src2)>;
6244   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6245             (VAESDECrm VR128:$src1, addr:$src2)>;
6246   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6247             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
6248   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6249             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
6250 }
6251
6252 // Perform the AES InvMixColumn Transformation
6253 let Predicates = [HasAVX, HasAES] in {
6254   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6255       (ins VR128:$src1),
6256       "vaesimc\t{$src1, $dst|$dst, $src1}",
6257       [(set VR128:$dst,
6258         (int_x86_aesni_aesimc VR128:$src1))]>,
6259       OpSize, VEX;
6260   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6261       (ins i128mem:$src1),
6262       "vaesimc\t{$src1, $dst|$dst, $src1}",
6263       [(set VR128:$dst,
6264         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6265       OpSize, VEX;
6266 }
6267 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6268   (ins VR128:$src1),
6269   "aesimc\t{$src1, $dst|$dst, $src1}",
6270   [(set VR128:$dst,
6271     (int_x86_aesni_aesimc VR128:$src1))]>,
6272   OpSize;
6273 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6274   (ins i128mem:$src1),
6275   "aesimc\t{$src1, $dst|$dst, $src1}",
6276   [(set VR128:$dst,
6277     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6278   OpSize;
6279
6280 // AES Round Key Generation Assist
6281 let Predicates = [HasAVX, HasAES] in {
6282   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6283       (ins VR128:$src1, i8imm:$src2),
6284       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6285       [(set VR128:$dst,
6286         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6287       OpSize, VEX;
6288   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6289       (ins i128mem:$src1, i8imm:$src2),
6290       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6291       [(set VR128:$dst,
6292         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
6293                                         imm:$src2))]>,
6294       OpSize, VEX;
6295 }
6296 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6297   (ins VR128:$src1, i8imm:$src2),
6298   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6299   [(set VR128:$dst,
6300     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6301   OpSize;
6302 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6303   (ins i128mem:$src1, i8imm:$src2),
6304   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6305   [(set VR128:$dst,
6306     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
6307                                     imm:$src2))]>,
6308   OpSize;
6309
6310 //===----------------------------------------------------------------------===//
6311 // CLMUL Instructions
6312 //===----------------------------------------------------------------------===//
6313
6314 // Carry-less Multiplication instructions
6315 let Constraints = "$src1 = $dst" in {
6316 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6317            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6318            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6319            []>;
6320
6321 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6322            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6323            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6324            []>;
6325 }
6326
6327 // AVX carry-less Multiplication instructions
6328 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6329            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6330            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6331            []>;
6332
6333 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6334            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6335            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6336            []>;
6337
6338
6339 multiclass pclmul_alias<string asm, int immop> {
6340   def : InstAlias<!strconcat("pclmul", asm,
6341                            "dq {$src, $dst|$dst, $src}"),
6342                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6343
6344   def : InstAlias<!strconcat("pclmul", asm,
6345                              "dq {$src, $dst|$dst, $src}"),
6346                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6347
6348   def : InstAlias<!strconcat("vpclmul", asm,
6349                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6350                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6351
6352   def : InstAlias<!strconcat("vpclmul", asm,
6353                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6354                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6355 }
6356 defm : pclmul_alias<"hqhq", 0x11>;
6357 defm : pclmul_alias<"hqlq", 0x01>;
6358 defm : pclmul_alias<"lqhq", 0x10>;
6359 defm : pclmul_alias<"lqlq", 0x00>;
6360
6361 //===----------------------------------------------------------------------===//
6362 // AVX Instructions
6363 //===----------------------------------------------------------------------===//
6364
6365 //===----------------------------------------------------------------------===//
6366 // VBROADCAST - Load from memory and broadcast to all elements of the
6367 //              destination operand
6368 //
6369 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6370                     X86MemOperand x86memop, Intrinsic Int> :
6371   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6372         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6373         [(set RC:$dst, (Int addr:$src))]>, VEX;
6374
6375 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6376                                    int_x86_avx_vbroadcastss>;
6377 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6378                                    int_x86_avx_vbroadcastss_256>;
6379 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6380                                    int_x86_avx_vbroadcast_sd_256>;
6381 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6382                                    int_x86_avx_vbroadcastf128_pd_256>;
6383
6384 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
6385           (VBROADCASTF128 addr:$src)>;
6386
6387 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
6388           (VBROADCASTSSY addr:$src)>;
6389 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
6390           (VBROADCASTSD addr:$src)>;
6391 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
6392           (VBROADCASTSSY addr:$src)>;
6393 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
6394           (VBROADCASTSD addr:$src)>;
6395
6396 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
6397           (VBROADCASTSS addr:$src)>;
6398 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
6399           (VBROADCASTSS addr:$src)>;
6400
6401 //===----------------------------------------------------------------------===//
6402 // VINSERTF128 - Insert packed floating-point values
6403 //
6404 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
6405           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
6406           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6407           []>, VEX_4V;
6408 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
6409           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
6410           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6411           []>, VEX_4V;
6412
6413 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
6414           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6415 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
6416           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6417 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
6418           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
6419
6420 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
6421                                    (i32 imm)),
6422           (VINSERTF128rr VR256:$src1, VR128:$src2,
6423                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6424 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
6425                                    (i32 imm)),
6426           (VINSERTF128rr VR256:$src1, VR128:$src2,
6427                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6428 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
6429                                    (i32 imm)),
6430           (VINSERTF128rr VR256:$src1, VR128:$src2,
6431                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6432 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
6433                                    (i32 imm)),
6434           (VINSERTF128rr VR256:$src1, VR128:$src2,
6435                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6436 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
6437                                    (i32 imm)),
6438           (VINSERTF128rr VR256:$src1, VR128:$src2,
6439                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6440 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
6441                                    (i32 imm)),
6442           (VINSERTF128rr VR256:$src1, VR128:$src2,
6443                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
6444
6445 //===----------------------------------------------------------------------===//
6446 // VEXTRACTF128 - Extract packed floating-point values
6447 //
6448 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
6449           (ins VR256:$src1, i8imm:$src2),
6450           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6451           []>, VEX;
6452 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
6453           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
6454           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6455           []>, VEX;
6456
6457 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
6458           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6459 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
6460           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6461 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
6462           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6463
6464 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6465           (v4f32 (VEXTRACTF128rr
6466                     (v8f32 VR256:$src1),
6467                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6468 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6469           (v2f64 (VEXTRACTF128rr
6470                     (v4f64 VR256:$src1),
6471                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6472 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6473           (v4i32 (VEXTRACTF128rr
6474                     (v8i32 VR256:$src1),
6475                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6476 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6477           (v2i64 (VEXTRACTF128rr
6478                     (v4i64 VR256:$src1),
6479                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6480 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6481           (v8i16 (VEXTRACTF128rr
6482                     (v16i16 VR256:$src1),
6483                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6484 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6485           (v16i8 (VEXTRACTF128rr
6486                     (v32i8 VR256:$src1),
6487                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6488
6489 //===----------------------------------------------------------------------===//
6490 // VMASKMOV - Conditional SIMD Packed Loads and Stores
6491 //
6492 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
6493                           Intrinsic IntLd, Intrinsic IntLd256,
6494                           Intrinsic IntSt, Intrinsic IntSt256,
6495                           PatFrag pf128, PatFrag pf256> {
6496   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
6497              (ins VR128:$src1, f128mem:$src2),
6498              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6499              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
6500              VEX_4V;
6501   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
6502              (ins VR256:$src1, f256mem:$src2),
6503              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6504              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
6505              VEX_4V;
6506   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
6507              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
6508              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6509              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
6510   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
6511              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
6512              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6513              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
6514 }
6515
6516 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
6517                                  int_x86_avx_maskload_ps,
6518                                  int_x86_avx_maskload_ps_256,
6519                                  int_x86_avx_maskstore_ps,
6520                                  int_x86_avx_maskstore_ps_256,
6521                                  memopv4f32, memopv8f32>;
6522 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
6523                                  int_x86_avx_maskload_pd,
6524                                  int_x86_avx_maskload_pd_256,
6525                                  int_x86_avx_maskstore_pd,
6526                                  int_x86_avx_maskstore_pd_256,
6527                                  memopv2f64, memopv4f64>;
6528
6529 //===----------------------------------------------------------------------===//
6530 // VPERMIL - Permute Single and Double Floating-Point Values
6531 //
6532 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
6533                       RegisterClass RC, X86MemOperand x86memop_f,
6534                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
6535                       Intrinsic IntVar, Intrinsic IntImm> {
6536   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
6537              (ins RC:$src1, RC:$src2),
6538              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6539              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
6540   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
6541              (ins RC:$src1, x86memop_i:$src2),
6542              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6543              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
6544
6545   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
6546              (ins RC:$src1, i8imm:$src2),
6547              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6548              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
6549   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
6550              (ins x86memop_f:$src1, i8imm:$src2),
6551              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6552              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
6553 }
6554
6555 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
6556                              memopv4f32, memopv4i32,
6557                              int_x86_avx_vpermilvar_ps,
6558                              int_x86_avx_vpermil_ps>;
6559 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
6560                              memopv8f32, memopv8i32,
6561                              int_x86_avx_vpermilvar_ps_256,
6562                              int_x86_avx_vpermil_ps_256>;
6563 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
6564                              memopv2f64, memopv2i64,
6565                              int_x86_avx_vpermilvar_pd,
6566                              int_x86_avx_vpermil_pd>;
6567 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
6568                              memopv4f64, memopv4i64,
6569                              int_x86_avx_vpermilvar_pd_256,
6570                              int_x86_avx_vpermil_pd_256>;
6571
6572 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6573           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6574 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6575           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6576 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6577           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6578 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6579           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6580
6581 //===----------------------------------------------------------------------===//
6582 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
6583 //
6584 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
6585           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6586           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6587           []>, VEX_4V;
6588 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
6589           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
6590           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6591           []>, VEX_4V;
6592
6593 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
6594           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6595 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
6596           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6597 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
6598           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6599
6600 def : Pat<(int_x86_avx_vperm2f128_ps_256
6601                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
6602           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6603 def : Pat<(int_x86_avx_vperm2f128_pd_256
6604                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
6605           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6606 def : Pat<(int_x86_avx_vperm2f128_si_256
6607                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
6608           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6609
6610 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6611           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6612 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6613           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6614 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6615           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6616 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6617           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6618 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6619           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6620 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6621           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6622
6623 //===----------------------------------------------------------------------===//
6624 // VZERO - Zero YMM registers
6625 //
6626 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
6627             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
6628   // Zero All YMM registers
6629   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
6630                    [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
6631
6632   // Zero Upper bits of YMM registers
6633   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
6634                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
6635 }
6636