lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE 1 & 2 Instructions Classes
 372 //===----------------------------------------------------------------------===//
 373
 374 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 375 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 376                            RegisterClass RC, X86MemOperand x86memop> {
 377   let isCommutable = 1 in {
 378     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 379                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 380   }
 381   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 382               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 383 }
 384
 385 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 386 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 387                                string asm, string SSEVer, string FPSizeStr,
 388                                Operand memopr, ComplexPattern mem_cpat> {
 389   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 390                   asm, [(set RC:$dst, (
 391                                 !nameconcat<Intrinsic>("int_x86_sse",
 392                                 !strconcat(SSEVer, !strconcat("_",
 393                                 !strconcat(OpcodeStr, FPSizeStr))))
 394                          RC:$src1, RC:$src2))]>;
 395   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 396                   asm, [(set RC:$dst, (
 397                                 !nameconcat<Intrinsic>("int_x86_sse",
 398                                 !strconcat(SSEVer, !strconcat("_",
 399                                 !strconcat(OpcodeStr, FPSizeStr))))
 400                          RC:$src1, mem_cpat:$src2))]>;
 401 }
 402
 403 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 404 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 405                            RegisterClass RC, ValueType vt,
 406                            X86MemOperand x86memop, PatFrag mem_frag,
 407                            Domain d, bit MayLoad = 0> {
 408   let isCommutable = 1 in
 409     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 411   let mayLoad = MayLoad in
 412     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 413                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 414                                                   (mem_frag addr:$src2)))],d>;
 415 }
 416
 417 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 418 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 419                                       string OpcodeStr, X86MemOperand x86memop,
 420                                       list<dag> pat_rr, list<dag> pat_rm> {
 421   let isCommutable = 1 in
 422     def rr : PI<opc, MRMSrcReg, (outs RC:$dst),
 423                 (ins RC:$src1, RC:$src2), OpcodeStr, pat_rr, d>;
 424   def rm : PI<opc, MRMSrcMem, (outs RC:$dst),
 425                 (ins RC:$src1, x86memop:$src2), OpcodeStr, pat_rm, d>;
 426 }
 427
 428 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 429 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 430                                string asm, string SSEVer, string FPSizeStr,
 431                                X86MemOperand x86memop, PatFrag mem_frag,
 432                                Domain d> {
 433   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 434                   asm, [(set RC:$dst, (
 435                                 !nameconcat<Intrinsic>("int_x86_sse",
 436                                 !strconcat(SSEVer, !strconcat("_",
 437                                 !strconcat(OpcodeStr, FPSizeStr))))
 438                          RC:$src1, RC:$src2))], d>;
 439   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 440                   asm, [(set RC:$dst, (
 441                                 !nameconcat<Intrinsic>("int_x86_sse",
 442                                 !strconcat(SSEVer, !strconcat("_",
 443                                 !strconcat(OpcodeStr, FPSizeStr))))
 444                          RC:$src1, (mem_frag addr:$src2)))], d>;
 445 }
 446
 447 //===----------------------------------------------------------------------===//
 448 // SSE 1 & 2 - Move Instructions
 449 //===----------------------------------------------------------------------===//
 450
 451 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 452       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 453       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 454
 455 // Loading from memory automatically zeroing upper bits.
 456 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 457                     PatFrag mem_pat, string OpcodeStr> :
 458       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 459          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 460                         [(set RC:$dst, (mem_pat addr:$src))]>;
 461
 462 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 463 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 464 // is used instead. Register-to-register movss/movsd is not modeled as an
 465 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 466 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 467 let isAsmParserOnly = 1 in {
 468   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 469                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 470   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 471                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 472
 473   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 474     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 475
 476     let AddedComplexity = 20 in
 477       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 478   }
 479 }
 480
 481 let Constraints = "$src1 = $dst" in {
 482   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 483                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 484   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 485                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 486 }
 487
 488 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 489   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 490
 491   let AddedComplexity = 20 in
 492     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 493 }
 494
 495 let AddedComplexity = 15 in {
 496 // Extract the low 32-bit value from one vector and insert it into another.
 497 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 498           (MOVSSrr (v4f32 VR128:$src1),
 499                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 500 // Extract the low 64-bit value from one vector and insert it into another.
 501 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 502           (MOVSDrr (v2f64 VR128:$src1),
 503                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 504 }
 505
 506 // Implicitly promote a 32-bit scalar to a vector.
 507 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 508           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 509 // Implicitly promote a 64-bit scalar to a vector.
 510 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 511           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 512
 513 let AddedComplexity = 20 in {
 514 // MOVSSrm zeros the high parts of the register; represent this
 515 // with SUBREG_TO_REG.
 516 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 517           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 518 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 519           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 520 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 521           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 522 // MOVSDrm zeros the high parts of the register; represent this
 523 // with SUBREG_TO_REG.
 524 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 525           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 526 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 527           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 528 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 529           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 530 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 531           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 532 def : Pat<(v2f64 (X86vzload addr:$src)),
 533           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 534 }
 535
 536 // Store scalar value to memory.
 537 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 538                   "movss\t{$src, $dst|$dst, $src}",
 539                   [(store FR32:$src, addr:$dst)]>;
 540 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 541                   "movsd\t{$src, $dst|$dst, $src}",
 542                   [(store FR64:$src, addr:$dst)]>;
 543
 544 let isAsmParserOnly = 1 in {
 545 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 546                   "movss\t{$src, $dst|$dst, $src}",
 547                   [(store FR32:$src, addr:$dst)]>, XS, VEX_4V;
 548 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 549                   "movsd\t{$src, $dst|$dst, $src}",
 550                   [(store FR64:$src, addr:$dst)]>, XD, VEX_4V;
 551 }
 552
 553 // Extract and store.
 554 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 555                  addr:$dst),
 556           (MOVSSmr addr:$dst,
 557                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 558 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 559                  addr:$dst),
 560           (MOVSDmr addr:$dst,
 561                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 562
 563 // Move Aligned/Unaligned floating point values
 564 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 565                             X86MemOperand x86memop, PatFrag ld_frag,
 566                             string asm, Domain d,
 567                             bit IsReMaterializable = 1> {
 568 let neverHasSideEffects = 1 in
 569   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 570               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 571 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 572   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 573               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 574                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 575 }
 576
 577 let isAsmParserOnly = 1 in {
 578 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 579                               "movaps", SSEPackedSingle>, VEX;
 580 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 581                               "movapd", SSEPackedDouble>, OpSize, VEX;
 582 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 583                               "movups", SSEPackedSingle>, VEX;
 584 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 585                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 586 }
 587 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 588                               "movaps", SSEPackedSingle>, TB;
 589 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 590                               "movapd", SSEPackedDouble>, TB, OpSize;
 591 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 592                               "movups", SSEPackedSingle>, TB;
 593 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 594                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 595
 596 let isAsmParserOnly = 1 in {
 597 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 598                    "movaps\t{$src, $dst|$dst, $src}",
 599                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 600 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 601                    "movapd\t{$src, $dst|$dst, $src}",
 602                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 603 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 604                    "movups\t{$src, $dst|$dst, $src}",
 605                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 606 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 607                    "movupd\t{$src, $dst|$dst, $src}",
 608                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 609 }
 610 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 611                    "movaps\t{$src, $dst|$dst, $src}",
 612                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 613 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 614                    "movapd\t{$src, $dst|$dst, $src}",
 615                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 616 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 617                    "movups\t{$src, $dst|$dst, $src}",
 618                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 619 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 620                    "movupd\t{$src, $dst|$dst, $src}",
 621                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 622
 623 // Intrinsic forms of MOVUPS/D load and store
 624 let isAsmParserOnly = 1 in {
 625   let canFoldAsLoad = 1, isReMaterializable = 1 in
 626   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 627              (ins f128mem:$src),
 628              "movups\t{$src, $dst|$dst, $src}",
 629              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 630   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 631              (ins f128mem:$src),
 632              "movupd\t{$src, $dst|$dst, $src}",
 633              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 634   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 635              (ins f128mem:$dst, VR128:$src),
 636              "movups\t{$src, $dst|$dst, $src}",
 637              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 638   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 639              (ins f128mem:$dst, VR128:$src),
 640              "movupd\t{$src, $dst|$dst, $src}",
 641              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 642 }
 643 let canFoldAsLoad = 1, isReMaterializable = 1 in
 644 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 645                        "movups\t{$src, $dst|$dst, $src}",
 646                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 647 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 648                        "movupd\t{$src, $dst|$dst, $src}",
 649                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 650
 651 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 652                        "movups\t{$src, $dst|$dst, $src}",
 653                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 654 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 655                        "movupd\t{$src, $dst|$dst, $src}",
 656                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 657
 658 // Move Low/High packed floating point values
 659 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 660                                  PatFrag mov_frag, string base_opc,
 661                                  string asm_opr> {
 662   def PSrm : PI<opc, MRMSrcMem,
 663          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 664          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 665      [(set RC:$dst,
 666        (mov_frag RC:$src1,
 667               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 668               SSEPackedSingle>, TB;
 669
 670   def PDrm : PI<opc, MRMSrcMem,
 671          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 672          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 673      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 674                               (scalar_to_vector (loadf64 addr:$src2)))))],
 675               SSEPackedDouble>, TB, OpSize;
 676 }
 677
 678 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 679   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 680                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 681   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 682                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 683 }
 684 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 685   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 686                                    "\t{$src2, $dst|$dst, $src2}">;
 687   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 688                                    "\t{$src2, $dst|$dst, $src2}">;
 689 }
 690
 691 let isAsmParserOnly = 1 in {
 692 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 693                    "movlps\t{$src, $dst|$dst, $src}",
 694                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 695                                  (iPTR 0))), addr:$dst)]>, VEX;
 696 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 697                    "movlpd\t{$src, $dst|$dst, $src}",
 698                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 699                                  (iPTR 0))), addr:$dst)]>, VEX;
 700 }
 701 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 702                    "movlps\t{$src, $dst|$dst, $src}",
 703                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 704                                  (iPTR 0))), addr:$dst)]>;
 705 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 706                    "movlpd\t{$src, $dst|$dst, $src}",
 707                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 708                                  (iPTR 0))), addr:$dst)]>;
 709
 710 // v2f64 extract element 1 is always custom lowered to unpack high to low
 711 // and extract element 0 so the non-store version isn't too horrible.
 712 let isAsmParserOnly = 1 in {
 713 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 714                    "movhps\t{$src, $dst|$dst, $src}",
 715                    [(store (f64 (vector_extract
 716                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 717                                          (undef)), (iPTR 0))), addr:$dst)]>,
 718                    VEX;
 719 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 720                    "movhpd\t{$src, $dst|$dst, $src}",
 721                    [(store (f64 (vector_extract
 722                                  (v2f64 (unpckh VR128:$src, (undef))),
 723                                  (iPTR 0))), addr:$dst)]>,
 724                    VEX;
 725 }
 726 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 727                    "movhps\t{$src, $dst|$dst, $src}",
 728                    [(store (f64 (vector_extract
 729                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 730                                          (undef)), (iPTR 0))), addr:$dst)]>;
 731 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 732                    "movhpd\t{$src, $dst|$dst, $src}",
 733                    [(store (f64 (vector_extract
 734                                  (v2f64 (unpckh VR128:$src, (undef))),
 735                                  (iPTR 0))), addr:$dst)]>;
 736
 737 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 738   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 739                                        (ins VR128:$src1, VR128:$src2),
 740                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 741                       [(set VR128:$dst,
 742                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 743                       VEX_4V;
 744   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 745                                        (ins VR128:$src1, VR128:$src2),
 746                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 747                       [(set VR128:$dst,
 748                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 749                       VEX_4V;
 750 }
 751 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 752   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 753                                        (ins VR128:$src1, VR128:$src2),
 754                       "movlhps\t{$src2, $dst|$dst, $src2}",
 755                       [(set VR128:$dst,
 756                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 757   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 758                                        (ins VR128:$src1, VR128:$src2),
 759                       "movhlps\t{$src2, $dst|$dst, $src2}",
 760                       [(set VR128:$dst,
 761                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 762 }
 763
 764 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 765           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 766 let AddedComplexity = 20 in {
 767   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 768             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 769   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 770             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 771 }
 772
 773 //===----------------------------------------------------------------------===//
 774 // SSE 1 & 2 - Conversion Instructions
 775 //===----------------------------------------------------------------------===//
 776
 777 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 778                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 779                      string asm> {
 780   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 781                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 782   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 783                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 784 }
 785
 786 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 787                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 788                          string asm, Domain d> {
 789   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 790                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 791   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 792                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 793 }
 794
 795 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 796                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 797                      string asm> {
 798   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 799               asm, []>;
 800   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 801               (ins DstRC:$src1, x86memop:$src), asm, []>;
 802 }
 803
 804 let isAsmParserOnly = 1 in {
 805 defm VCVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 806                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 807 defm VCVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 808                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 809 defm VCVTSI2SS  : sse12_vcvt_avx<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 810                       "cvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}">, XS,
 811                       VEX_4V;
 812 defm VCVTSI2SD  : sse12_vcvt_avx<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 813                       "cvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}">, XD,
 814                       VEX_4V;
 815 }
 816
 817 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 818                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 819 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 820                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 821 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 822                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 823 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 824                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 825
 826 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 827 // and/or XMM operand(s).
 828 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 829                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 830                          string asm, Domain d> {
 831   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 832                         [(set DstRC:$dst, (Int SrcRC:$src))], d>;
 833   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 834                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))], d>;
 835 }
 836
 837 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 838                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 839                          string asm> {
 840   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 841                         [(set DstRC:$dst, (Int SrcRC:$src))]>;
 842   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 843                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 844 }
 845
 846 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 847                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 848                     PatFrag ld_frag, string asm, Domain d> {
 849   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 850               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))], d>;
 851   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst),
 852                    (ins DstRC:$src1, x86memop:$src2), asm,
 853               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))], d>;
 854 }
 855
 856 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 857                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 858                     PatFrag ld_frag, string asm> {
 859   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 860               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 861   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 862                    (ins DstRC:$src1, x86memop:$src2), asm,
 863               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 864 }
 865
 866 let isAsmParserOnly = 1 in {
 867   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 868                         f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS,
 869                         VEX;
 870   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 871                         f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD,
 872                         VEX;
 873 }
 874 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 875                       f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS;
 876 defm Int_CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 877                       f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD;
 878
 879
 880 let Constraints = "$src1 = $dst" in {
 881   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 882                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 883                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XS;
 884   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 885                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 886                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XD;
 887 }
 888
 889 // Instructions below don't have an AVX form.
 890 defm Int_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 891                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 892                       SSEPackedSingle>, TB;
 893 defm Int_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 894                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 895                       SSEPackedDouble>, TB, OpSize;
 896 defm Int_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 897                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 898                        SSEPackedSingle>, TB;
 899 defm Int_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 900                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 901                        SSEPackedDouble>, TB, OpSize;
 902 defm Int_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 903                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 904                          SSEPackedDouble>, TB, OpSize;
 905 let Constraints = "$src1 = $dst" in {
 906   defm Int_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 907                          int_x86_sse_cvtpi2ps,
 908                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 909                          SSEPackedSingle>, TB;
 910 }
 911
 912 /// SSE 1 Only
 913
 914 // Aliases for intrinsics
 915 let isAsmParserOnly = 1, Pattern = []<dag> in {
 916 defm Int_VCVTTSS2SI : sse12_cvt_sint_3addr<0x2C, VR128, GR32,
 917                 int_x86_sse_cvttss2si, f32mem, load,
 918                 "cvttss2si\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS;
 919 defm Int_VCVTTSD2SI : sse12_cvt_sint_3addr<0x2C, VR128, GR32,
 920                 int_x86_sse2_cvttsd2si, f128mem, load,
 921                 "cvttss2si\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD;
 922 }
 923 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 924                           f32mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 925                           XS;
 926 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 927                           f128mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 928                           XD;
 929
 930 let isAsmParserOnly = 1, Pattern = []<dag> in {
 931 defm VCVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 932                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 933 defm VCVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load,
 934                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 935                             SSEPackedSingle>, TB, VEX;
 936 }
 937 let Pattern = []<dag> in {
 938 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 939                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 940 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load /*dummy*/,
 941                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 942                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 943 }
 944
 945 /// SSE 2 Only
 946
 947 // Convert scalar double to scalar single
 948 let isAsmParserOnly = 1 in {
 949 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 950                        (ins FR64:$src1, FR64:$src2),
 951                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 952                       VEX_4V;
 953 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 954                        (ins FR64:$src1, f64mem:$src2),
 955                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 956                       []>, XD, Requires<[HasAVX, HasSSE2, OptForSize]>, VEX_4V;
 957 }
 958 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 959                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 960                       [(set FR32:$dst, (fround FR64:$src))]>;
 961 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 962                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 963                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 964                   Requires<[HasSSE2, OptForSize]>;
 965
 966 let isAsmParserOnly = 1 in
 967 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 968                     int_x86_sse2_cvtsd2ss, f64mem, load,
 969                     "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 970                     XS, VEX_4V;
 971 let Constraints = "$src1 = $dst" in
 972 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 973              int_x86_sse2_cvtsd2ss, f64mem, load,
 974              "cvtsd2ss\t{$src2, $dst|$dst, $src2}">, XS;
 975
 976 // Convert scalar single to scalar double
 977 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 978 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 979                     (ins FR32:$src1, FR32:$src2),
 980                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 981                     []>, XS, Requires<[HasAVX, HasSSE2]>, VEX_4V;
 982 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 983                     (ins FR32:$src1, f32mem:$src2),
 984                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 985                     []>, XS, VEX_4V, Requires<[HasAVX, HasSSE2, OptForSize]>;
 986 }
 987 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 988                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 989                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 990                  Requires<[HasSSE2]>;
 991 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 992                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 993                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 994                  Requires<[HasSSE2, OptForSize]>;
 995
 996 let isAsmParserOnly = 1 in {
 997 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 998                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 999                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1000                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1001                                        VR128:$src2))]>, XS, VEX_4V,
1002                     Requires<[HasAVX, HasSSE2]>;
1003 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1004                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1005                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1006                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1007                                        (load addr:$src2)))]>, XS, VEX_4V,
1008                     Requires<[HasAVX, HasSSE2]>;
1009 }
1010 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1011 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1012                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1013                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1014                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1015                                        VR128:$src2))]>, XS,
1016                     Requires<[HasSSE2]>;
1017 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1018                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1019                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1020                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1021                                        (load addr:$src2)))]>, XS,
1022                     Requires<[HasSSE2]>;
1023 }
1024
1025 def : Pat<(extloadf32 addr:$src),
1026           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1027       Requires<[HasSSE2, OptForSpeed]>;
1028
1029 // Convert doubleword to packed single/double fp
1030 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
1031 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1032                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1033                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1034                      TB, VEX, Requires<[HasAVX, HasSSE2]>;
1035 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1036                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1037                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1038                                         (bitconvert (memopv2i64 addr:$src))))]>,
1039                      TB, VEX, Requires<[HasAVX, HasSSE2]>;
1040 }
1041 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1042                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1043                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1044                      TB, Requires<[HasSSE2]>;
1045 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1046                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1047                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1048                                         (bitconvert (memopv2i64 addr:$src))))]>,
1049                      TB, Requires<[HasSSE2]>;
1050
1051 // FIXME: why the non-intrinsic version is described as SSE3?
1052 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
1053 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1054                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1055                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1056                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
1057 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1058                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1059                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1060                                         (bitconvert (memopv2i64 addr:$src))))]>,
1061                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
1062 }
1063 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1064                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1065                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1066                      XS, Requires<[HasSSE2]>;
1067 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1068                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1069                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1070                                         (bitconvert (memopv2i64 addr:$src))))]>,
1071                      XS, Requires<[HasSSE2]>;
1072
1073 // Convert packed single/double fp to doubleword
1074 let isAsmParserOnly = 1 in {
1075 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1076                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1077 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1078                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1079 }
1080 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1081                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1082 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1083                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1084
1085 let isAsmParserOnly = 1 in {
1086 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1087                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1088                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1089                         VEX;
1090 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1091                          (ins f128mem:$src),
1092                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1093                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1094                                             (memop addr:$src)))]>, VEX;
1095 }
1096 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1097                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1098                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1099 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1100                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1101                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1102                                             (memop addr:$src)))]>;
1103
1104 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
1105 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1106                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1107                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1108                      XD, VEX, Requires<[HasAVX, HasSSE2]>;
1109 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1110                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1111                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1112                                           (memop addr:$src)))]>,
1113                      XD, VEX, Requires<[HasAVX, HasSSE2]>;
1114 }
1115 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1116                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1117                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1118                      XD, Requires<[HasSSE2]>;
1119 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1120                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1121                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1122                                           (memop addr:$src)))]>,
1123                      XD, Requires<[HasSSE2]>;
1124
1125
1126 // Convert with truncation packed single/double fp to doubleword
1127 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
1128 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1129                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1130 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1131                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1132 }
1133 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1134                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1135 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1136                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1137
1138
1139 let isAsmParserOnly = 1 in {
1140 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1141                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1142                         [(set VR128:$dst,
1143                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1144                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
1145 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1146                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1147                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1148                                            (memop addr:$src)))]>,
1149                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
1150 }
1151 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1152                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1153                         [(set VR128:$dst,
1154                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1155                       XS, Requires<[HasSSE2]>;
1156 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1157                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1158                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1159                                            (memop addr:$src)))]>,
1160                       XS, Requires<[HasSSE2]>;
1161
1162 let isAsmParserOnly = 1 in {
1163 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1164                             (ins VR128:$src),
1165                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1166                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1167                        VEX;
1168 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1169                           (ins f128mem:$src),
1170                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1171                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1172                                              (memop addr:$src)))]>, VEX;
1173 }
1174 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1175                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1176                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1177 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1178                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1179                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1180                                              (memop addr:$src)))]>;
1181
1182 // Convert packed single to packed double
1183 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
1184 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1185                        "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX,
1186                        Requires<[HasAVX]>;
1187 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1188                        "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX,
1189                        Requires<[HasAVX]>;
1190 }
1191 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1192                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1193 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1194                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1195
1196 let isAsmParserOnly = 1 in {
1197 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1198                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1199                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1200                      VEX, Requires<[HasAVX, HasSSE2]>;
1201 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1202                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1203                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1204                                           (load addr:$src)))]>,
1205                      VEX, Requires<[HasAVX, HasSSE2]>;
1206 }
1207 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1208                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1209                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1210                      TB, Requires<[HasSSE2]>;
1211 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1212                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1213                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1214                                           (load addr:$src)))]>,
1215                      TB, Requires<[HasSSE2]>;
1216
1217 // Convert packed double to packed single
1218 let isAsmParserOnly = 1 in {
1219 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1220                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1221 // FIXME: the memory form of this instruction should described using
1222 // use extra asm syntax
1223 }
1224 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1225                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1226 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1227                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1228
1229
1230 let isAsmParserOnly = 1 in {
1231 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1232                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1233                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1234 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1235                          (ins f128mem:$src),
1236                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1237                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1238                                             (memop addr:$src)))]>;
1239 }
1240 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1241                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1242                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1243 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1244                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1245                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1246                                             (memop addr:$src)))]>;
1247
1248 //===----------------------------------------------------------------------===//
1249 // SSE 1 & 2 - Compare Instructions
1250 //===----------------------------------------------------------------------===//
1251
1252 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1253 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1254                             string asm, string asm_alt> {
1255   def rr : SIi8<0xC2, MRMSrcReg,
1256                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1257                     asm, []>;
1258   let mayLoad = 1 in
1259   def rm : SIi8<0xC2, MRMSrcMem,
1260                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1261                     asm, []>;
1262   // Accept explicit immediate argument form instead of comparison code.
1263   let isAsmParserOnly = 1 in {
1264     def rr_alt : SIi8<0xC2, MRMSrcReg,
1265                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1266                   asm_alt, []>;
1267     let mayLoad = 1 in
1268     def rm_alt : SIi8<0xC2, MRMSrcMem,
1269                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1270                   asm_alt, []>;
1271   }
1272 }
1273
1274 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1275   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1276                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1277                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1278                   XS, VEX_4V;
1279   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1280                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1281                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1282                   XD, VEX_4V;
1283 }
1284
1285 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1286   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1287                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1288                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1289   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1290                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1291                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1292 }
1293
1294 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1295                          Intrinsic Int, string asm> {
1296   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1297                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1298                         [(set VR128:$dst, (Int VR128:$src1,
1299                                                VR128:$src, imm:$cc))]>;
1300   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1301                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1302                         [(set VR128:$dst, (Int VR128:$src1,
1303                                                (load addr:$src), imm:$cc))]>;
1304 }
1305
1306 // Aliases to match intrinsics which expect XMM operand(s).
1307 let isAsmParserOnly = 1 in {
1308   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1309                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1310                        XS, VEX_4V;
1311   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1312                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1313                        XD, VEX_4V;
1314 }
1315 let Constraints = "$src1 = $dst" in {
1316   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1317                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1318   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1319                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1320 }
1321
1322
1323 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1324 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1325                             ValueType vt, X86MemOperand x86memop,
1326                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1327   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1328                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1329                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1330   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1331                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1332                      [(set EFLAGS, (OpNode (vt RC:$src1),
1333                                            (ld_frag addr:$src2)))], d>;
1334 }
1335
1336 let Defs = [EFLAGS] in {
1337   let isAsmParserOnly = 1 in {
1338     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1339                                     "ucomiss", SSEPackedSingle>, VEX;
1340     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1341                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1342     let Pattern = []<dag> in {
1343       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1344                                       "comiss", SSEPackedSingle>, VEX;
1345       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1346                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1347     }
1348
1349     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1350                               load, "ucomiss", SSEPackedSingle>, VEX;
1351     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1352                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1353
1354     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1355                               load, "comiss", SSEPackedSingle>, VEX;
1356     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1357                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1358   }
1359   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1360                                   "ucomiss", SSEPackedSingle>, TB;
1361   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1362                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1363
1364   let Pattern = []<dag> in {
1365     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1366                                     "comiss", SSEPackedSingle>, TB;
1367     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1368                                     "comisd", SSEPackedDouble>, TB, OpSize;
1369   }
1370
1371   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1372                               load, "ucomiss", SSEPackedSingle>, TB;
1373   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1374                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1375
1376   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1377                                   "comiss", SSEPackedSingle>, TB;
1378   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1379                                   "comisd", SSEPackedDouble>, TB, OpSize;
1380 } // Defs = [EFLAGS]
1381
1382 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1383 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1384                             Intrinsic Int, string asm, string asm_alt,
1385                             Domain d> {
1386   def rri : PIi8<0xC2, MRMSrcReg,
1387              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1388              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1389   def rmi : PIi8<0xC2, MRMSrcMem,
1390              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1391              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1392   // Accept explicit immediate argument form instead of comparison code.
1393   let isAsmParserOnly = 1 in {
1394     def rri_alt : PIi8<0xC2, MRMSrcReg,
1395                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1396                asm_alt, [], d>;
1397     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1398                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1399                asm_alt, [], d>;
1400   }
1401 }
1402
1403 let isAsmParserOnly = 1 in {
1404   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1405                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1406                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1407                  SSEPackedSingle>, VEX_4V;
1408   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1409                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1410                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1411                  SSEPackedDouble>, OpSize, VEX_4V;
1412 }
1413 let Constraints = "$src1 = $dst" in {
1414   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1415                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1416                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1417                  SSEPackedSingle>, TB;
1418   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1419                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1420                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1421                  SSEPackedDouble>, TB, OpSize;
1422 }
1423
1424 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1425           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1426 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1427           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1428 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1429           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1430 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1431           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1432
1433 //===----------------------------------------------------------------------===//
1434 // SSE 1 & 2 - Shuffle Instructions
1435 //===----------------------------------------------------------------------===//
1436
1437 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1438 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1439                          ValueType vt, string asm, PatFrag mem_frag,
1440                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1441   def rmi : PIi8<0xC6, MRMSrcMem, (outs VR128:$dst),
1442                    (ins VR128:$src1, f128mem:$src2, i8imm:$src3), asm,
1443                    [(set VR128:$dst, (vt (shufp:$src3
1444                             VR128:$src1, (mem_frag addr:$src2))))], d>;
1445   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1446     def rri : PIi8<0xC6, MRMSrcReg, (outs VR128:$dst),
1447                    (ins VR128:$src1, VR128:$src2, i8imm:$src3), asm,
1448                    [(set VR128:$dst,
1449                             (vt (shufp:$src3 VR128:$src1, VR128:$src2)))], d>;
1450 }
1451
1452 let isAsmParserOnly = 1 in {
1453   defm VSHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1454             "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1455             memopv4f32, SSEPackedSingle>, VEX_4V;
1456   defm VSHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1457             "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1458             memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1459 }
1460
1461 let Constraints = "$src1 = $dst" in {
1462   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1463                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1464                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1465                     TB;
1466   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1467                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1468                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1469 }
1470
1471 //===----------------------------------------------------------------------===//
1472 // SSE 1 & 2 - Unpack Instructions
1473 //===----------------------------------------------------------------------===//
1474
1475 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1476 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1477                                    PatFrag mem_frag, RegisterClass RC,
1478                                    X86MemOperand x86memop, string asm,
1479                                    Domain d> {
1480     def rr : PI<opc, MRMSrcReg,
1481                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1482                 asm, [(set RC:$dst,
1483                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1484     def rm : PI<opc, MRMSrcMem,
1485                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1486                 asm, [(set RC:$dst,
1487                            (vt (OpNode RC:$src1,
1488                                        (mem_frag addr:$src2))))], d>;
1489 }
1490
1491 let AddedComplexity = 10 in {
1492   let isAsmParserOnly = 1 in {
1493     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1494           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1495                          SSEPackedSingle>, VEX_4V;
1496     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1497           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1498                          SSEPackedDouble>, OpSize, VEX_4V;
1499     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1500           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1501                          SSEPackedSingle>, VEX_4V;
1502     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1503           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1504                          SSEPackedDouble>, OpSize, VEX_4V;
1505   }
1506
1507   let Constraints = "$src1 = $dst" in {
1508     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1509           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1510                          SSEPackedSingle>, TB;
1511     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1512           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1513                          SSEPackedDouble>, TB, OpSize;
1514     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1515           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1516                          SSEPackedSingle>, TB;
1517     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1518           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1519                          SSEPackedDouble>, TB, OpSize;
1520   } // Constraints = "$src1 = $dst"
1521 } // AddedComplexity
1522
1523 //===----------------------------------------------------------------------===//
1524 // SSE 1 & 2 - Extract Floating-Point Sign mask
1525 //===----------------------------------------------------------------------===//
1526
1527 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1528 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1529                                 Domain d> {
1530   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1531               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1532                      [(set GR32:$dst, (Int RC:$src))], d>;
1533 }
1534
1535 // Mask creation
1536 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1537                                      SSEPackedSingle>, TB;
1538 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1539                                      SSEPackedDouble>, TB, OpSize;
1540
1541 let isAsmParserOnly = 1 in {
1542   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1543                                         "movmskps", SSEPackedSingle>, VEX;
1544   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1545                                         "movmskpd", SSEPackedDouble>, OpSize,
1546                                         VEX;
1547 }
1548
1549 //===----------------------------------------------------------------------===//
1550 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1551 //===----------------------------------------------------------------------===//
1552
1553 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1554 // names that start with 'Fs'.
1555
1556 // Alias instructions that map fld0 to pxor for sse.
1557 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1558     canFoldAsLoad = 1 in {
1559   // FIXME: Set encoding to pseudo!
1560 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1561                  [(set FR32:$dst, fp32imm0)]>,
1562                  Requires<[HasSSE1]>, TB, OpSize;
1563 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1564                  [(set FR64:$dst, fpimm0)]>,
1565                Requires<[HasSSE2]>, TB, OpSize;
1566 }
1567
1568 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1569 // bits are disregarded.
1570 let neverHasSideEffects = 1 in {
1571 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1572                      "movaps\t{$src, $dst|$dst, $src}", []>;
1573 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1574                      "movapd\t{$src, $dst|$dst, $src}", []>;
1575 }
1576
1577 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1578 // bits are disregarded.
1579 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1580 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1581                      "movaps\t{$src, $dst|$dst, $src}",
1582                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1583 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1584                      "movapd\t{$src, $dst|$dst, $src}",
1585                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1586 }
1587
1588 //===----------------------------------------------------------------------===//
1589 // SSE 1 & 2 - Logical Instructions
1590 //===----------------------------------------------------------------------===//
1591
1592 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1593 ///
1594 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1595                                        SDNode OpNode, bit MayLoad = 0> {
1596   let isAsmParserOnly = 1 in {
1597     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1598                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
1599                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
1600
1601     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1602                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
1603                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
1604                 VEX_4V;
1605   }
1606
1607   let Constraints = "$src1 = $dst" in {
1608     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1609                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
1610                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
1611
1612     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1613                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
1614                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
1615   }
1616 }
1617
1618 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1619 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1620 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1621 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1622
1623 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1624   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
1625
1626 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1627 ///
1628 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1629                                  SDNode OpNode, int HasPat = 0,
1630                                  list<list<dag>> Pattern = []> {
1631   let isAsmParserOnly = 1 in {
1632     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1633          !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1634          f128mem,
1635          !if(HasPat, Pattern[0], // rr
1636                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1637                                                       VR128:$src2)))]),
1638          !if(HasPat, Pattern[2], // rm
1639                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1640                                                (memopv2i64 addr:$src2)))])>,
1641                                                VEX_4V;
1642
1643     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1644          !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1645          f128mem,
1646          !if(HasPat, Pattern[1], // rr
1647                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1648                                                (bc_v2i64 (v2f64
1649                                                VR128:$src2))))]),
1650          !if(HasPat, Pattern[3], // rm
1651                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1652                                                (memopv2i64 addr:$src2)))])>,
1653                                                                OpSize, VEX_4V;
1654   }
1655   let Constraints = "$src1 = $dst" in {
1656     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1657          !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"), f128mem,
1658          !if(HasPat, Pattern[0], // rr
1659                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1660                                                       VR128:$src2)))]),
1661          !if(HasPat, Pattern[2], // rm
1662                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1663                                                (memopv2i64 addr:$src2)))])>, TB;
1664
1665     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1666          !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"), f128mem,
1667          !if(HasPat, Pattern[1], // rr
1668                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1669                                                (bc_v2i64 (v2f64
1670                                                VR128:$src2))))]),
1671          !if(HasPat, Pattern[3], // rm
1672                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1673                                                (memopv2i64 addr:$src2)))])>,
1674                                                                     TB, OpSize;
1675   }
1676 }
1677
1678 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1679 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1680 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1681 let isCommutable = 0 in
1682   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1683     // single r+r
1684     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1685                                        (bc_v2i64 (v4i32 immAllOnesV))),
1686                                    VR128:$src2)))],
1687     // double r+r
1688     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1689                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1690     // single r+m
1691     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1692                                        (bc_v2i64 (v4i32 immAllOnesV))),
1693                                   (memopv2i64 addr:$src2))))],
1694     // double r+m
1695     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1696                            (memopv2i64 addr:$src2)))]]>;
1697
1698 //===----------------------------------------------------------------------===//
1699 // SSE 1 & 2 - Arithmetic Instructions
1700 //===----------------------------------------------------------------------===//
1701
1702 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
1703 /// vector forms.
1704 ///
1705 /// In addition, we also have a special variant of the scalar form here to
1706 /// represent the associated intrinsic operation.  This form is unlike the
1707 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1708 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1709 ///
1710 /// These three forms can each be reg+reg or reg+mem.
1711 ///
1712 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1713                                    SDNode OpNode> {
1714
1715   let isAsmParserOnly = 1 in {
1716     defm V#NAME#SS : sse12_fp_scalar<opc,
1717         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1718                    OpNode, FR32, f32mem>, XS, VEX_4V;
1719
1720     defm V#NAME#SD : sse12_fp_scalar<opc,
1721         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1722                    OpNode, FR64, f64mem>, XD, VEX_4V;
1723
1724     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1725                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1726                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1727                       VEX_4V;
1728
1729     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1730                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1731                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1732                       OpSize, VEX_4V;
1733
1734     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1735        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1736                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1737
1738     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1739        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1740                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1741   }
1742
1743   let Constraints = "$src1 = $dst" in {
1744     defm SS : sse12_fp_scalar<opc,
1745                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1746                     OpNode, FR32, f32mem>, XS;
1747
1748     defm SD : sse12_fp_scalar<opc,
1749                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1750                     OpNode, FR64, f64mem>, XD;
1751
1752     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1753                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1754                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1755
1756     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1757                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1758                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1759
1760     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1761        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1762                   "", "_ss", ssmem, sse_load_f32>, XS;
1763
1764     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1765        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1766                   "2", "_sd", sdmem, sse_load_f64>, XD;
1767   }
1768 }
1769
1770 // Arithmetic instructions
1771 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
1772 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
1773
1774 let isCommutable = 0 in {
1775   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
1776   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
1777 }
1778
1779 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
1780 ///
1781 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
1782 /// instructions for a full-vector intrinsic form.  Operations that map
1783 /// onto C operators don't use this form since they just use the plain
1784 /// vector form instead of having a separate vector intrinsic form.
1785 ///
1786 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1787                              SDNode OpNode> {
1788
1789   let isAsmParserOnly = 1 in {
1790     // Scalar operation, reg+reg.
1791     defm V#NAME#SS : sse12_fp_scalar<opc,
1792       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1793                  OpNode, FR32, f32mem>, XS, VEX_4V;
1794
1795     defm V#NAME#SD : sse12_fp_scalar<opc,
1796       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1797                  OpNode, FR64, f64mem>, XD, VEX_4V;
1798
1799     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1800                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1801                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1802                       VEX_4V;
1803
1804     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1805                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1806                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1807                       OpSize, VEX_4V;
1808
1809     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1810        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1811                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1812
1813     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1814        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1815                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1816
1817     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1818        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1819                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
1820
1821     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1822        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1823                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
1824                   VEX_4V;
1825   }
1826
1827   let Constraints = "$src1 = $dst" in {
1828     // Scalar operation, reg+reg.
1829     defm SS : sse12_fp_scalar<opc,
1830                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1831                     OpNode, FR32, f32mem>, XS;
1832     defm SD : sse12_fp_scalar<opc,
1833                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1834                     OpNode, FR64, f64mem>, XD;
1835     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1836                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1837                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1838
1839     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1840                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1841                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1842
1843     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1844        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1845                   "", "_ss", ssmem, sse_load_f32>, XS;
1846
1847     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1848        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1849                   "2", "_sd", sdmem, sse_load_f64>, XD;
1850
1851     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1852        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1853                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
1854
1855     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1856        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1857                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1858   }
1859 }
1860
1861 let isCommutable = 0 in {
1862   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
1863   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
1864 }
1865
1866 /// Unop Arithmetic
1867 /// In addition, we also have a special variant of the scalar form here to
1868 /// represent the associated intrinsic operation.  This form is unlike the
1869 /// plain scalar form, in that it takes an entire vector (instead of a
1870 /// scalar) and leaves the top elements undefined.
1871 ///
1872 /// And, we have a special variant form for a full-vector intrinsic form.
1873
1874 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1875 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1876                           SDNode OpNode, Intrinsic F32Int> {
1877   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1878                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1879                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1880   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1881                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1882                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1883             Requires<[HasSSE1, OptForSize]>;
1884   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1885                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1886                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1887   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1888                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1889                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1890 }
1891
1892 /// sse1_fp_unop_p - SSE1 unops in scalar form.
1893 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr,
1894                           SDNode OpNode, Intrinsic V4F32Int> {
1895   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1896               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1897               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1898   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1899                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1900                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1901   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1902                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1903                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1904   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1905                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1906                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1907 }
1908
1909 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1910 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1911                               SDNode OpNode, Intrinsic F32Int> {
1912   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1913                 !strconcat(!strconcat("v", OpcodeStr),
1914                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1915   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1916                 !strconcat(!strconcat("v", OpcodeStr),
1917                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1918                 []>, XS, Requires<[HasAVX, HasSSE1, OptForSize]>;
1919   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
1920                 (ins VR128:$src1, VR128:$src2),
1921                 !strconcat(!strconcat("v", OpcodeStr),
1922                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1923   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
1924                 (ins VR128:$src1, ssmem:$src2),
1925                 !strconcat(!strconcat("v", OpcodeStr),
1926                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1927 }
1928
1929 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1930 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1931                           SDNode OpNode, Intrinsic F64Int> {
1932   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1933                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1934                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1935   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1936                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1937                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1938   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1939                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1940                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1941   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1942                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1943                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1944 }
1945
1946 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1947 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1948                           SDNode OpNode, Intrinsic V2F64Int> {
1949   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1950               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1951               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1952   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1953                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1954                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1955   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1956                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1957                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1958   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1959                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1960                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1961 }
1962
1963 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1964 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1965                               SDNode OpNode, Intrinsic F64Int> {
1966   def SDr : VSDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1967                 !strconcat(OpcodeStr,
1968                            "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1969   def SDm : VSDI<opc, MRMSrcMem, (outs FR64:$dst),
1970                 (ins FR64:$src1, f64mem:$src2),
1971                 !strconcat(OpcodeStr,
1972                            "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1973   def SDr_Int : VSDI<opc, MRMSrcReg, (outs VR128:$dst),
1974            (ins VR128:$src1, VR128:$src2),
1975            !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1976                     []>;
1977   def SDm_Int : VSDI<opc, MRMSrcMem, (outs VR128:$dst),
1978            (ins VR128:$src1, sdmem:$src2),
1979            !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1980                     []>;
1981 }
1982
1983 let isAsmParserOnly = 1 in {
1984   // Square root.
1985   let Predicates = [HasAVX, HasSSE2] in {
1986   defm VSQRT  : sse2_fp_unop_s_avx<0x51, "sqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1987                   VEX_4V;
1988
1989   defm VSQRT  : sse2_fp_unop_p<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_pd>, VEX;
1990   }
1991
1992   let Predicates = [HasAVX, HasSSE1] in {
1993   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "sqrt", fsqrt, int_x86_sse_sqrt_ss>,
1994                   VEX_4V;
1995   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ps>, VEX;
1996   // Reciprocal approximations. Note that these typically require refinement
1997   // in order to obtain suitable precision.
1998   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "rsqrt", X86frsqrt,
1999                                    int_x86_sse_rsqrt_ss>, VEX_4V;
2000   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, int_x86_sse_rsqrt_ps>,
2001                                    VEX;
2002   defm VRCP   : sse1_fp_unop_s_avx<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2003                                    VEX_4V;
2004   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ps>,
2005                                    VEX;
2006   }
2007 }
2008
2009 // Square root.
2010 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2011              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ps>,
2012              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2013              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_pd>;
2014
2015 // Reciprocal approximations. Note that these typically require refinement
2016 // in order to obtain suitable precision.
2017 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2018              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ps>;
2019 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2020              sse1_fp_unop_p<0x53, "rcp", X86frcp, int_x86_sse_rcp_ps>;
2021
2022 // There is no f64 version of the reciprocal approximation instructions.
2023
2024 //===----------------------------------------------------------------------===//
2025 // SSE 1 & 2 - Non-temporal stores
2026 //===----------------------------------------------------------------------===//
2027
2028 let isAsmParserOnly = 1 in {
2029   def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
2030                          (ins i128mem:$dst, VR128:$src),
2031                          "movntps\t{$src, $dst|$dst, $src}",
2032                          [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
2033   def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
2034                          (ins i128mem:$dst, VR128:$src),
2035                          "movntpd\t{$src, $dst|$dst, $src}",
2036                          [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
2037
2038   let ExeDomain = SSEPackedInt in
2039     def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
2040                        (ins f128mem:$dst, VR128:$src),
2041                        "movntdq\t{$src, $dst|$dst, $src}",
2042                        [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
2043
2044   let AddedComplexity = 400 in { // Prefer non-temporal versions
2045     def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2046                          (ins f128mem:$dst, VR128:$src),
2047                          "movntps\t{$src, $dst|$dst, $src}",
2048                          [(alignednontemporalstore (v4f32 VR128:$src),
2049                                                    addr:$dst)]>, VEX;
2050     def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2051                          (ins f128mem:$dst, VR128:$src),
2052                          "movntpd\t{$src, $dst|$dst, $src}",
2053                          [(alignednontemporalstore (v2f64 VR128:$src),
2054                                                    addr:$dst)]>, VEX;
2055     def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2056                           (ins f128mem:$dst, VR128:$src),
2057                           "movntdq\t{$src, $dst|$dst, $src}",
2058                           [(alignednontemporalstore (v2f64 VR128:$src),
2059                                                     addr:$dst)]>, VEX;
2060     let ExeDomain = SSEPackedInt in
2061     def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
2062                         (ins f128mem:$dst, VR128:$src),
2063                         "movntdq\t{$src, $dst|$dst, $src}",
2064                         [(alignednontemporalstore (v4f32 VR128:$src),
2065                                                   addr:$dst)]>, VEX;
2066   }
2067 }
2068
2069 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2070                     "movntps\t{$src, $dst|$dst, $src}",
2071                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2072 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2073                         "movntpd\t{$src, $dst|$dst, $src}",
2074                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2075
2076 let ExeDomain = SSEPackedInt in
2077 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2078                         "movntdq\t{$src, $dst|$dst, $src}",
2079                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2080
2081 let AddedComplexity = 400 in { // Prefer non-temporal versions
2082 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2083                     "movntps\t{$src, $dst|$dst, $src}",
2084                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2085 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2086                     "movntpd\t{$src, $dst|$dst, $src}",
2087                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2088
2089 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2090                     "movntdq\t{$src, $dst|$dst, $src}",
2091                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2092
2093 let ExeDomain = SSEPackedInt in
2094 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2095                     "movntdq\t{$src, $dst|$dst, $src}",
2096                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2097
2098 // There is no AVX form for instructions below this point
2099 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2100                  "movnti\t{$src, $dst|$dst, $src}",
2101                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2102                TB, Requires<[HasSSE2]>;
2103
2104 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2105                      "movnti\t{$src, $dst|$dst, $src}",
2106                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2107                   TB, Requires<[HasSSE2]>;
2108
2109 }
2110 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2111                     "movnti\t{$src, $dst|$dst, $src}",
2112                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2113                   TB, Requires<[HasSSE2]>;
2114
2115 //===----------------------------------------------------------------------===//
2116 // SSE 1 & 2 - Misc Instructions (No AVX form)
2117 //===----------------------------------------------------------------------===//
2118
2119 // Prefetch intrinsic.
2120 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2121     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2122 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2123     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2124 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2125     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2126 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2127     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2128
2129 // Load, store, and memory fence
2130 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2131              TB, Requires<[HasSSE1]>;
2132
2133 // Alias instructions that map zero vector to pxor / xorp* for sse.
2134 // We set canFoldAsLoad because this can be converted to a constant-pool
2135 // load of an all-zeros value if folding it would be beneficial.
2136 // FIXME: Change encoding to pseudo!
2137 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2138     isCodeGenOnly = 1 in {
2139 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2140                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2141 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2142                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2143 let ExeDomain = SSEPackedInt in
2144 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2145                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2146 }
2147
2148 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2149 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2150 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2151
2152 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2153           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2154
2155 //===----------------------------------------------------------------------===//
2156 // SSE 1 & 2 - Load/Store XCSR register
2157 //===----------------------------------------------------------------------===//
2158
2159 let isAsmParserOnly = 1 in {
2160   def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2161                     "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2162   def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2163                     "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2164 }
2165
2166 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2167                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2168 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2169                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2170
2171 //===---------------------------------------------------------------------===//
2172 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2173 //===---------------------------------------------------------------------===//
2174 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2175
2176 let isAsmParserOnly = 1 in {
2177   let neverHasSideEffects = 1 in
2178   def VMOVDQArr : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2179                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2180   def VMOVDQUrr : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2181                      "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2182
2183   let canFoldAsLoad = 1, mayLoad = 1 in {
2184   def VMOVDQArm : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2185                      "movdqa\t{$src, $dst|$dst, $src}",
2186                      [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>,
2187                      VEX;
2188   def VMOVDQUrm :  I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2189                      "vmovdqu\t{$src, $dst|$dst, $src}",
2190                      [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2191                    XS, VEX, Requires<[HasAVX, HasSSE2]>;
2192   }
2193
2194   let mayStore = 1 in {
2195   def VMOVDQAmr : VPDI<0x7F, MRMDestMem, (outs),
2196                      (ins i128mem:$dst, VR128:$src),
2197                      "movdqa\t{$src, $dst|$dst, $src}",
2198                      [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>, VEX;
2199   def VMOVDQUmr :  I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2200                      "vmovdqu\t{$src, $dst|$dst, $src}",
2201                      [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2202                    XS, VEX, Requires<[HasAVX, HasSSE2]>;
2203   }
2204 }
2205
2206 let neverHasSideEffects = 1 in
2207 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2208                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2209
2210 let canFoldAsLoad = 1, mayLoad = 1 in {
2211 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2212                    "movdqa\t{$src, $dst|$dst, $src}",
2213                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2214 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2215                    "movdqu\t{$src, $dst|$dst, $src}",
2216                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2217                  XS, Requires<[HasSSE2]>;
2218 }
2219
2220 let mayStore = 1 in {
2221 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2222                    "movdqa\t{$src, $dst|$dst, $src}",
2223                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2224 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2225                    "movdqu\t{$src, $dst|$dst, $src}",
2226                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2227                  XS, Requires<[HasSSE2]>;
2228 }
2229
2230 // Intrinsic forms of MOVDQU load and store
2231 let isAsmParserOnly = 1 in {
2232 let canFoldAsLoad = 1 in
2233 def VMOVDQUrm_Int : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2234                        "vmovdqu\t{$src, $dst|$dst, $src}",
2235                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2236                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
2237 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2238                        "vmovdqu\t{$src, $dst|$dst, $src}",
2239                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2240                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
2241 }
2242
2243 let canFoldAsLoad = 1 in
2244 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2245                        "movdqu\t{$src, $dst|$dst, $src}",
2246                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2247                  XS, Requires<[HasSSE2]>;
2248 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2249                        "movdqu\t{$src, $dst|$dst, $src}",
2250                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2251                      XS, Requires<[HasSSE2]>;
2252
2253 } // ExeDomain = SSEPackedInt
2254
2255 //===---------------------------------------------------------------------===//
2256 // SSE2 - Packed Integer Arithmetic Instructions
2257 //===---------------------------------------------------------------------===//
2258
2259 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2260
2261 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
2262   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2263                                (ins VR128:$src1, VR128:$src2),
2264                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2265                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2266   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2267                                (ins VR128:$src1, i128mem:$src2),
2268                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2269                [(set VR128:$dst, (IntId VR128:$src1,
2270                                         (bitconvert (memopv2i64
2271                                                      addr:$src2))))]>;
2272 }
2273
2274 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2275                              string OpcodeStr,
2276                              Intrinsic IntId, Intrinsic IntId2> {
2277   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2278                                (ins VR128:$src1, VR128:$src2),
2279                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2280                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2281   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2282                                (ins VR128:$src1, i128mem:$src2),
2283                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2284                [(set VR128:$dst, (IntId VR128:$src1,
2285                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2286   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2287                                 (ins VR128:$src1, i32i8imm:$src2),
2288                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2289                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2290 }
2291
2292 /// PDI_binop_rm - Simple SSE2 binary operator.
2293 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2294                         ValueType OpVT> {
2295   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2296                                (ins VR128:$src1, VR128:$src2),
2297                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2298                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2299   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2300                                (ins VR128:$src1, i128mem:$src2),
2301                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2302                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2303                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2304 }
2305
2306 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2307 ///
2308 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2309 /// to collapse (bitconvert VT to VT) into its operand.
2310 ///
2311 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2312   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2313                (ins VR128:$src1, VR128:$src2),
2314                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2315                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2316   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2317                (ins VR128:$src1, i128mem:$src2),
2318                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2319                [(set VR128:$dst, (OpNode VR128:$src1,
2320                (memopv2i64 addr:$src2)))]>;
2321 }
2322
2323 } // ExeDomain = SSEPackedInt
2324
2325 // 128-bit Integer Arithmetic
2326
2327 let Constraints = "$src1 = $dst" in {
2328 let isCommutable = 1 in {
2329 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8>;
2330 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16>;
2331 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32>;
2332 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add>;
2333 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16>;
2334 }
2335 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2336 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2337 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2338 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2339
2340 // Intrinsic forms
2341 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2342 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2343 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2344 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2345 let isCommutable = 1 in {
2346 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b>;
2347 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w>;
2348 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b>;
2349 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w>;
2350 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w>;
2351 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w>;
2352 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq>;
2353 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd>;
2354 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b>;
2355 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w>;
2356 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b>;
2357 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w>;
2358 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b>;
2359 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w>;
2360 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw>;
2361 }
2362
2363 } // Constraints = "$src1 = $dst"
2364
2365 //===---------------------------------------------------------------------===//
2366 // SSE2 - Packed Integer Logical Instructions
2367 //===---------------------------------------------------------------------===//
2368
2369 let Constraints = "$src1 = $dst" in {
2370 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2371                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2372 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2373                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2374 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2375                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2376
2377 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2378                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2379 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2380                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2381 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2382                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2383
2384 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2385                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2386 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2387                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2388
2389 let isCommutable = 1 in {
2390 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and>;
2391 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or>;
2392 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor>;
2393 }
2394
2395 let ExeDomain = SSEPackedInt in {
2396   let neverHasSideEffects = 1 in {
2397     // 128-bit logical shifts.
2398     def PSLLDQri : PDIi8<0x73, MRM7r,
2399                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2400                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2401     def PSRLDQri : PDIi8<0x73, MRM3r,
2402                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2403                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2404     // PSRADQri doesn't exist in SSE[1-3].
2405   }
2406   def PANDNrr : PDI<0xDF, MRMSrcReg,
2407                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2408                     "pandn\t{$src2, $dst|$dst, $src2}",
2409                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2410                                               VR128:$src2)))]>;
2411
2412   def PANDNrm : PDI<0xDF, MRMSrcMem,
2413                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2414                     "pandn\t{$src2, $dst|$dst, $src2}",
2415                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2416                                               (memopv2i64 addr:$src2))))]>;
2417 }
2418 } // Constraints = "$src1 = $dst"
2419
2420 let Predicates = [HasSSE2] in {
2421   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2422             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2423   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2424             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2425   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2426             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2427   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2428             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2429   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2430             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2431
2432   // Shift up / down and insert zero's.
2433   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2434             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2435   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2436             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2437 }
2438
2439 //===---------------------------------------------------------------------===//
2440 // SSE2 - Packed Integer Comparison Instructions
2441 //===---------------------------------------------------------------------===//
2442
2443 let Constraints = "$src1 = $dst" in {
2444   let isCommutable = 1 in {
2445   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2446   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2447   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2448   }
2449   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2450   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2451   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2452 } // Constraints = "$src1 = $dst"
2453
2454 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2455           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2456 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2457           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2458 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2459           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2460 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2461           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2462 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2463           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2464 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2465           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2466
2467 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2468           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2469 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2470           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2471 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2472           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2473 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2474           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2475 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2476           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2477 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2478           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2479
2480 //===---------------------------------------------------------------------===//
2481 // SSE2 - Packed Integer Pack Instructions
2482 //===---------------------------------------------------------------------===//
2483
2484 let Constraints = "$src1 = $dst" in {
2485 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2486 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2487 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2488 } // Constraints = "$src1 = $dst"
2489
2490 //===---------------------------------------------------------------------===//
2491 // SSE2 - Packed Integer Shuffle Instructions
2492 //===---------------------------------------------------------------------===//
2493
2494 let ExeDomain = SSEPackedInt in {
2495
2496 // Shuffle and unpack instructions
2497 let AddedComplexity = 5 in {
2498 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2499                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2500                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2501                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2502                                                VR128:$src1, (undef))))]>;
2503 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2504                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2505                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2506                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2507                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2508                                              (undef))))]>;
2509 }
2510
2511 // SSE2 with ImmT == Imm8 and XS prefix.
2512 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2513                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2514                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2516                                                             (undef))))]>,
2517                 XS, Requires<[HasSSE2]>;
2518 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2519                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2520                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2521                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2522                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2523                                             (undef))))]>,
2524                 XS, Requires<[HasSSE2]>;
2525
2526 // SSE2 with ImmT == Imm8 and XD prefix.
2527 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2528                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2529                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2530                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2531                                                             (undef))))]>,
2532                 XD, Requires<[HasSSE2]>;
2533 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2534                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2535                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2537                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2538                                              (undef))))]>,
2539                 XD, Requires<[HasSSE2]>;
2540
2541 } // ExeDomain = SSEPackedInt
2542
2543 //===---------------------------------------------------------------------===//
2544 // SSE2 - Packed Integer Unpack Instructions
2545 //===---------------------------------------------------------------------===//
2546
2547 let ExeDomain = SSEPackedInt in {
2548
2549 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2550                        PatFrag unp_frag, PatFrag bc_frag> {
2551   def rr : PDI<opc, MRMSrcReg,
2552                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2553                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2554                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2555   def rm : PDI<opc, MRMSrcMem,
2556                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2557                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2558                [(set VR128:$dst, (unp_frag VR128:$src1,
2559                                            (bc_frag (memopv2i64
2560                                                         addr:$src2))))]>;
2561 }
2562
2563 let Constraints = "$src1 = $dst" in {
2564   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2565   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2566   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2567
2568   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2569   /// knew to collapse (bitconvert VT to VT) into its operand.
2570   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2571                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2572                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2573                         [(set VR128:$dst,
2574                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2575   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2576                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2577                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2578                         [(set VR128:$dst,
2579                           (v2i64 (unpckl VR128:$src1,
2580                                          (memopv2i64 addr:$src2))))]>;
2581
2582   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2583   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2584   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2585
2586   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2587   /// knew to collapse (bitconvert VT to VT) into its operand.
2588   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2589                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2590                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2591                         [(set VR128:$dst,
2592                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2593   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2594                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2595                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2596                         [(set VR128:$dst,
2597                           (v2i64 (unpckh VR128:$src1,
2598                                          (memopv2i64 addr:$src2))))]>;
2599 }
2600
2601 } // ExeDomain = SSEPackedInt
2602
2603 //===---------------------------------------------------------------------===//
2604 // SSE2 - Packed Misc Integer Instructions
2605 //===---------------------------------------------------------------------===//
2606
2607 let ExeDomain = SSEPackedInt in {
2608
2609 // Extract / Insert
2610 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2611                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2612                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2613                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2614                                                 imm:$src2))]>;
2615 let Constraints = "$src1 = $dst" in {
2616   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2617                        (outs VR128:$dst), (ins VR128:$src1,
2618                         GR32:$src2, i32i8imm:$src3),
2619                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2620                        [(set VR128:$dst,
2621                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2622   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2623                        (outs VR128:$dst), (ins VR128:$src1,
2624                         i16mem:$src2, i32i8imm:$src3),
2625                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2626                        [(set VR128:$dst,
2627                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2628                                     imm:$src3))]>;
2629 }
2630
2631 // Mask creation
2632 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2633                      "pmovmskb\t{$src, $dst|$dst, $src}",
2634                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2635
2636 // Conditional store
2637 let Uses = [EDI] in
2638 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2639                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2640                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2641
2642 let Uses = [RDI] in
2643 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2644                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2645                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2646
2647 } // ExeDomain = SSEPackedInt
2648
2649 // Flush cache
2650 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2651                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2652               TB, Requires<[HasSSE2]>;
2653
2654 // Load, store, and memory fence
2655 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2656                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2657 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2658                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2659
2660 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2661 // was introduced with SSE2, it's backward compatible.
2662 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2663
2664 //TODO: custom lower this so as to never even generate the noop
2665 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2666            (i8 0)), (NOOP)>;
2667 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2668 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2669 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2670            (i8 1)), (MFENCE)>;
2671
2672 // Alias instructions that map zero vector to pxor / xorp* for sse.
2673 // We set canFoldAsLoad because this can be converted to a constant-pool
2674 // load of an all-ones value if folding it would be beneficial.
2675 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2676     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2677   // FIXME: Change encoding to pseudo.
2678   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2679                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2680
2681 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2682                       "movd\t{$src, $dst|$dst, $src}",
2683                       [(set VR128:$dst,
2684                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2685 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2686                       "movd\t{$src, $dst|$dst, $src}",
2687                       [(set VR128:$dst,
2688                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2689
2690 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2691                       "movd\t{$src, $dst|$dst, $src}",
2692                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2693
2694 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2695                       "movd\t{$src, $dst|$dst, $src}",
2696                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2697
2698 // SSE2 instructions with XS prefix
2699 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2700                     "movq\t{$src, $dst|$dst, $src}",
2701                     [(set VR128:$dst,
2702                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2703                   Requires<[HasSSE2]>;
2704 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2705                       "movq\t{$src, $dst|$dst, $src}",
2706                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2707                                     (iPTR 0))), addr:$dst)]>;
2708
2709 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2710           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2711
2712 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2713                        "movd\t{$src, $dst|$dst, $src}",
2714                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2715                                         (iPTR 0)))]>;
2716 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2717                        "movd\t{$src, $dst|$dst, $src}",
2718                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2719                                      (iPTR 0))), addr:$dst)]>;
2720
2721 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2722                       "movd\t{$src, $dst|$dst, $src}",
2723                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2724 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2725                       "movd\t{$src, $dst|$dst, $src}",
2726                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2727
2728 // Store / copy lower 64-bits of a XMM register.
2729 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2730                      "movq\t{$src, $dst|$dst, $src}",
2731                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2732
2733 // movd / movq to XMM register zero-extends
2734 let AddedComplexity = 15 in {
2735 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2736                        "movd\t{$src, $dst|$dst, $src}",
2737                        [(set VR128:$dst, (v4i32 (X86vzmovl
2738                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2739 // This is X86-64 only.
2740 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2741                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2742                        [(set VR128:$dst, (v2i64 (X86vzmovl
2743                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2744 }
2745
2746 let AddedComplexity = 20 in {
2747 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2748                        "movd\t{$src, $dst|$dst, $src}",
2749                        [(set VR128:$dst,
2750                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2751                                                    (loadi32 addr:$src))))))]>;
2752
2753 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2754             (MOVZDI2PDIrm addr:$src)>;
2755 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2756             (MOVZDI2PDIrm addr:$src)>;
2757 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2758             (MOVZDI2PDIrm addr:$src)>;
2759
2760 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2761                      "movq\t{$src, $dst|$dst, $src}",
2762                      [(set VR128:$dst,
2763                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2764                                                  (loadi64 addr:$src))))))]>, XS,
2765                    Requires<[HasSSE2]>;
2766
2767 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2768             (MOVZQI2PQIrm addr:$src)>;
2769 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2770             (MOVZQI2PQIrm addr:$src)>;
2771 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2772 }
2773
2774 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2775 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2776 let AddedComplexity = 15 in
2777 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2778                         "movq\t{$src, $dst|$dst, $src}",
2779                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2780                       XS, Requires<[HasSSE2]>;
2781
2782 let AddedComplexity = 20 in {
2783 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2784                         "movq\t{$src, $dst|$dst, $src}",
2785                     [(set VR128:$dst, (v2i64 (X86vzmovl
2786                                              (loadv2i64 addr:$src))))]>,
2787                       XS, Requires<[HasSSE2]>;
2788
2789 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2790             (MOVZPQILo2PQIrm addr:$src)>;
2791 }
2792
2793 // Instructions for the disassembler
2794 // xr = XMM register
2795 // xm = mem64
2796
2797 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2798                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2799
2800 //===---------------------------------------------------------------------===//
2801 // SSE3 Instructions
2802 //===---------------------------------------------------------------------===//
2803
2804 // Conversion Instructions
2805 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2806                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2807 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2808                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2809 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2810                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2811 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2812                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2813
2814 // Move Instructions
2815 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2816                       "movshdup\t{$src, $dst|$dst, $src}",
2817                       [(set VR128:$dst, (v4f32 (movshdup
2818                                                 VR128:$src, (undef))))]>;
2819 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2820                       "movshdup\t{$src, $dst|$dst, $src}",
2821                       [(set VR128:$dst, (movshdup
2822                                          (memopv4f32 addr:$src), (undef)))]>;
2823
2824 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2825                       "movsldup\t{$src, $dst|$dst, $src}",
2826                       [(set VR128:$dst, (v4f32 (movsldup
2827                                                 VR128:$src, (undef))))]>;
2828 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2829                       "movsldup\t{$src, $dst|$dst, $src}",
2830                       [(set VR128:$dst, (movsldup
2831                                          (memopv4f32 addr:$src), (undef)))]>;
2832
2833 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2834                       "movddup\t{$src, $dst|$dst, $src}",
2835                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2836 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2837                       "movddup\t{$src, $dst|$dst, $src}",
2838                     [(set VR128:$dst,
2839                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2840                                       (undef))))]>;
2841
2842 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2843                    (undef)),
2844           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2845
2846 let AddedComplexity = 5 in {
2847 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2848           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2849 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2850           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2851 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2852           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2853 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2854           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2855 }
2856
2857 // Arithmetic
2858 let Constraints = "$src1 = $dst" in {
2859   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2860                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2861                         "addsubps\t{$src2, $dst|$dst, $src2}",
2862                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2863                                            VR128:$src2))]>;
2864   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2865                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2866                         "addsubps\t{$src2, $dst|$dst, $src2}",
2867                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2868                                            (memop addr:$src2)))]>;
2869   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2870                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2871                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2872                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2873                                           VR128:$src2))]>;
2874   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2875                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2876                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2877                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2878                                           (memop addr:$src2)))]>;
2879 }
2880
2881 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2882                    "lddqu\t{$src, $dst|$dst, $src}",
2883                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2884
2885 // Horizontal ops
2886 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2887   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2888          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2889          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2890 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2891   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2892          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2893          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2894 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2895   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2896         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2897         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2898 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2899   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2900         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2901       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2902
2903 let Constraints = "$src1 = $dst" in {
2904   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2905   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2906   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2907   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2908   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2909   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2910   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2911   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2912 }
2913
2914 // Thread synchronization
2915 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2916                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2917 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2918                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2919
2920 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2921 let AddedComplexity = 15 in
2922 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2923           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2924 let AddedComplexity = 20 in
2925 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2926           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2927
2928 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2929 let AddedComplexity = 15 in
2930   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2931             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2932 let AddedComplexity = 20 in
2933   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2934             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2935
2936 //===---------------------------------------------------------------------===//
2937 // SSSE3 Instructions
2938 //===---------------------------------------------------------------------===//
2939
2940 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2941 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2942                               Intrinsic IntId64, Intrinsic IntId128> {
2943   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2944                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2945                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2946
2947   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2948                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2949                    [(set VR64:$dst,
2950                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2951
2952   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2953                     (ins VR128:$src),
2954                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2955                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2956                     OpSize;
2957
2958   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2959                     (ins i128mem:$src),
2960                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2961                     [(set VR128:$dst,
2962                       (IntId128
2963                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2964 }
2965
2966 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2967 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2968                                Intrinsic IntId64, Intrinsic IntId128> {
2969   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2970                    (ins VR64:$src),
2971                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2972                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2973
2974   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2975                    (ins i64mem:$src),
2976                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2977                    [(set VR64:$dst,
2978                      (IntId64
2979                       (bitconvert (memopv4i16 addr:$src))))]>;
2980
2981   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2982                     (ins VR128:$src),
2983                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2984                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2985                     OpSize;
2986
2987   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2988                     (ins i128mem:$src),
2989                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2990                     [(set VR128:$dst,
2991                       (IntId128
2992                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2993 }
2994
2995 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2996 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2997                                Intrinsic IntId64, Intrinsic IntId128> {
2998   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2999                    (ins VR64:$src),
3000                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3001                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
3002
3003   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
3004                    (ins i64mem:$src),
3005                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3006                    [(set VR64:$dst,
3007                      (IntId64
3008                       (bitconvert (memopv2i32 addr:$src))))]>;
3009
3010   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3011                     (ins VR128:$src),
3012                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3013                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3014                     OpSize;
3015
3016   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3017                     (ins i128mem:$src),
3018                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3019                     [(set VR128:$dst,
3020                       (IntId128
3021                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
3022 }
3023
3024 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
3025                                        int_x86_ssse3_pabs_b,
3026                                        int_x86_ssse3_pabs_b_128>;
3027 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
3028                                        int_x86_ssse3_pabs_w,
3029                                        int_x86_ssse3_pabs_w_128>;
3030 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
3031                                        int_x86_ssse3_pabs_d,
3032                                        int_x86_ssse3_pabs_d_128>;
3033
3034 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
3035 let Constraints = "$src1 = $dst" in {
3036   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
3037                                  Intrinsic IntId64, Intrinsic IntId128,
3038                                  bit Commutable = 0> {
3039     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
3040                      (ins VR64:$src1, VR64:$src2),
3041                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3042                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
3043       let isCommutable = Commutable;
3044     }
3045     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
3046                      (ins VR64:$src1, i64mem:$src2),
3047                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3048                      [(set VR64:$dst,
3049                        (IntId64 VR64:$src1,
3050                         (bitconvert (memopv8i8 addr:$src2))))]>;
3051
3052     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3053                       (ins VR128:$src1, VR128:$src2),
3054                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3055                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3056                       OpSize {
3057       let isCommutable = Commutable;
3058     }
3059     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3060                       (ins VR128:$src1, i128mem:$src2),
3061                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3062                       [(set VR128:$dst,
3063                         (IntId128 VR128:$src1,
3064                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3065   }
3066 }
3067
3068 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
3069 let Constraints = "$src1 = $dst" in {
3070   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
3071                                   Intrinsic IntId64, Intrinsic IntId128,
3072                                   bit Commutable = 0> {
3073     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
3074                      (ins VR64:$src1, VR64:$src2),
3075                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3076                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
3077       let isCommutable = Commutable;
3078     }
3079     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
3080                      (ins VR64:$src1, i64mem:$src2),
3081                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3082                      [(set VR64:$dst,
3083                        (IntId64 VR64:$src1,
3084                         (bitconvert (memopv4i16 addr:$src2))))]>;
3085
3086     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3087                       (ins VR128:$src1, VR128:$src2),
3088                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3089                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3090                       OpSize {
3091       let isCommutable = Commutable;
3092     }
3093     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3094                       (ins VR128:$src1, i128mem:$src2),
3095                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3096                       [(set VR128:$dst,
3097                         (IntId128 VR128:$src1,
3098                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
3099   }
3100 }
3101
3102 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
3103 let Constraints = "$src1 = $dst" in {
3104   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
3105                                   Intrinsic IntId64, Intrinsic IntId128,
3106                                   bit Commutable = 0> {
3107     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
3108                      (ins VR64:$src1, VR64:$src2),
3109                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3110                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
3111       let isCommutable = Commutable;
3112     }
3113     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
3114                      (ins VR64:$src1, i64mem:$src2),
3115                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3116                      [(set VR64:$dst,
3117                        (IntId64 VR64:$src1,
3118                         (bitconvert (memopv2i32 addr:$src2))))]>;
3119
3120     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3121                       (ins VR128:$src1, VR128:$src2),
3122                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3123                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3124                       OpSize {
3125       let isCommutable = Commutable;
3126     }
3127     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3128                       (ins VR128:$src1, i128mem:$src2),
3129                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3130                       [(set VR128:$dst,
3131                         (IntId128 VR128:$src1,
3132                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
3133   }
3134 }
3135
3136 let ImmT = NoImm in {  // None of these have i8 immediate fields.
3137 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
3138                                         int_x86_ssse3_phadd_w,
3139                                         int_x86_ssse3_phadd_w_128>;
3140 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
3141                                         int_x86_ssse3_phadd_d,
3142                                         int_x86_ssse3_phadd_d_128>;
3143 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
3144                                         int_x86_ssse3_phadd_sw,
3145                                         int_x86_ssse3_phadd_sw_128>;
3146 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
3147                                         int_x86_ssse3_phsub_w,
3148                                         int_x86_ssse3_phsub_w_128>;
3149 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
3150                                         int_x86_ssse3_phsub_d,
3151                                         int_x86_ssse3_phsub_d_128>;
3152 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
3153                                         int_x86_ssse3_phsub_sw,
3154                                         int_x86_ssse3_phsub_sw_128>;
3155 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
3156                                         int_x86_ssse3_pmadd_ub_sw,
3157                                         int_x86_ssse3_pmadd_ub_sw_128>;
3158 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
3159                                         int_x86_ssse3_pmul_hr_sw,
3160                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
3161
3162 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
3163                                         int_x86_ssse3_pshuf_b,
3164                                         int_x86_ssse3_pshuf_b_128>;
3165 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
3166                                         int_x86_ssse3_psign_b,
3167                                         int_x86_ssse3_psign_b_128>;
3168 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
3169                                         int_x86_ssse3_psign_w,
3170                                         int_x86_ssse3_psign_w_128>;
3171 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
3172                                         int_x86_ssse3_psign_d,
3173                                         int_x86_ssse3_psign_d_128>;
3174 }
3175
3176 // palignr patterns.
3177 let Constraints = "$src1 = $dst" in {
3178   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
3179                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
3180                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3181                            []>;
3182   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
3183                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
3184                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3185                            []>;
3186
3187   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3188                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3189                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3190                            []>, OpSize;
3191   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3192                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3193                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3194                            []>, OpSize;
3195 }
3196
3197 let AddedComplexity = 5 in {
3198
3199 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
3200           (PALIGNR64rr VR64:$src2, VR64:$src1,
3201                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3202           Requires<[HasSSSE3]>;
3203 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
3204           (PALIGNR64rr VR64:$src2, VR64:$src1,
3205                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3206           Requires<[HasSSSE3]>;
3207 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
3208           (PALIGNR64rr VR64:$src2, VR64:$src1,
3209                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3210           Requires<[HasSSSE3]>;
3211 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
3212           (PALIGNR64rr VR64:$src2, VR64:$src1,
3213                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3214           Requires<[HasSSSE3]>;
3215 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
3216           (PALIGNR64rr VR64:$src2, VR64:$src1,
3217                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3218           Requires<[HasSSSE3]>;
3219
3220 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3221           (PALIGNR128rr VR128:$src2, VR128:$src1,
3222                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3223       Requires<[HasSSSE3]>;
3224 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3225           (PALIGNR128rr VR128:$src2, VR128:$src1,
3226                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3227       Requires<[HasSSSE3]>;
3228 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3229           (PALIGNR128rr VR128:$src2, VR128:$src1,
3230                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3231       Requires<[HasSSSE3]>;
3232 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3233           (PALIGNR128rr VR128:$src2, VR128:$src1,
3234                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3235       Requires<[HasSSSE3]>;
3236 }
3237
3238 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3239           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3240 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3241           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3242
3243 //===---------------------------------------------------------------------===//
3244 // Non-Instruction Patterns
3245 //===---------------------------------------------------------------------===//
3246
3247 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3248 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3249 // combine.
3250 // Since these loads aren't folded into the fextend, we have to match it
3251 // explicitly here.
3252 let Predicates = [HasSSE2] in
3253  def : Pat<(fextend (loadf32 addr:$src)),
3254            (CVTSS2SDrm addr:$src)>;
3255
3256 // bit_convert
3257 let Predicates = [HasSSE2] in {
3258   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3259   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3260   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3261   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3262   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3263   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3264   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3265   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3266   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3267   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3268   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3269   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3270   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3271   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3272   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3273   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3274   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3275   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3276   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3277   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3278   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3279   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3280   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3281   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3282   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3283   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3284   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3285   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3286   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3287   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3288 }
3289
3290 // Move scalar to XMM zero-extended
3291 // movd to XMM register zero-extends
3292 let AddedComplexity = 15 in {
3293 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3294 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3295           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3296 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3297           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3298 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3299           (MOVSSrr (v4f32 (V_SET0PS)),
3300                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3301 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3302           (MOVSSrr (v4i32 (V_SET0PI)),
3303                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3304 }
3305
3306 // Splat v2f64 / v2i64
3307 let AddedComplexity = 10 in {
3308 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3309           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3310 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3311           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3312 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3313           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3314 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3315           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3316 }
3317
3318 // Special unary SHUFPSrri case.
3319 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3320           (SHUFPSrri VR128:$src1, VR128:$src1,
3321                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3322 let AddedComplexity = 5 in
3323 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3324           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3325       Requires<[HasSSE2]>;
3326 // Special unary SHUFPDrri case.
3327 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3328           (SHUFPDrri VR128:$src1, VR128:$src1,
3329                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3330       Requires<[HasSSE2]>;
3331 // Special unary SHUFPDrri case.
3332 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3333           (SHUFPDrri VR128:$src1, VR128:$src1,
3334                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3335       Requires<[HasSSE2]>;
3336 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3337 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3338           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3339       Requires<[HasSSE2]>;
3340
3341 // Special binary v4i32 shuffle cases with SHUFPS.
3342 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3343           (SHUFPSrri VR128:$src1, VR128:$src2,
3344                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3345            Requires<[HasSSE2]>;
3346 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3347           (SHUFPSrmi VR128:$src1, addr:$src2,
3348                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3349            Requires<[HasSSE2]>;
3350 // Special binary v2i64 shuffle cases using SHUFPDrri.
3351 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3352           (SHUFPDrri VR128:$src1, VR128:$src2,
3353                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3354           Requires<[HasSSE2]>;
3355
3356 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3357 let AddedComplexity = 15 in {
3358 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3359           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3360           Requires<[OptForSpeed, HasSSE2]>;
3361 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3362           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3363           Requires<[OptForSpeed, HasSSE2]>;
3364 }
3365 let AddedComplexity = 10 in {
3366 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3367           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3368 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3369           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3370 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3371           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3372 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3373           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3374 }
3375
3376 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3377 let AddedComplexity = 15 in {
3378 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3379           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3380           Requires<[OptForSpeed, HasSSE2]>;
3381 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3382           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3383           Requires<[OptForSpeed, HasSSE2]>;
3384 }
3385 let AddedComplexity = 10 in {
3386 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3387           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3388 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3389           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3390 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3391           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3392 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3393           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3394 }
3395
3396 let AddedComplexity = 20 in {
3397 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3398 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3399           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3400
3401 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3402 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3403           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3404
3405 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3406 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3407           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3408 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3409           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3410 }
3411
3412 let AddedComplexity = 20 in {
3413 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3414 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3415           (MOVLPSrm VR128:$src1, addr:$src2)>;
3416 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3417           (MOVLPDrm VR128:$src1, addr:$src2)>;
3418 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3419           (MOVLPSrm VR128:$src1, addr:$src2)>;
3420 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3421           (MOVLPDrm VR128:$src1, addr:$src2)>;
3422 }
3423
3424 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3425 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3426           (MOVLPSmr addr:$src1, VR128:$src2)>;
3427 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3428           (MOVLPDmr addr:$src1, VR128:$src2)>;
3429 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3430                  addr:$src1),
3431           (MOVLPSmr addr:$src1, VR128:$src2)>;
3432 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3433           (MOVLPDmr addr:$src1, VR128:$src2)>;
3434
3435 let AddedComplexity = 15 in {
3436 // Setting the lowest element in the vector.
3437 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3438           (MOVSSrr (v4i32 VR128:$src1),
3439                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3440 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3441           (MOVSDrr (v2i64 VR128:$src1),
3442                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3443
3444 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3445 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3446           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3447       Requires<[HasSSE2]>;
3448 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3449           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3450       Requires<[HasSSE2]>;
3451 }
3452
3453 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3454 // fall back to this for SSE1)
3455 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3456           (SHUFPSrri VR128:$src2, VR128:$src1,
3457                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3458
3459 // Set lowest element and zero upper elements.
3460 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3461           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3462
3463 // Some special case pandn patterns.
3464 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3465                   VR128:$src2)),
3466           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3467 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3468                   VR128:$src2)),
3469           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3470 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3471                   VR128:$src2)),
3472           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3473
3474 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3475                   (memop addr:$src2))),
3476           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3477 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3478                   (memop addr:$src2))),
3479           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3480 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3481                   (memop addr:$src2))),
3482           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3483
3484 // vector -> vector casts
3485 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3486           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3487 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3488           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3489 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3490           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3491 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3492           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3493
3494 // Use movaps / movups for SSE integer load / store (one byte shorter).
3495 def : Pat<(alignedloadv4i32 addr:$src),
3496           (MOVAPSrm addr:$src)>;
3497 def : Pat<(loadv4i32 addr:$src),
3498           (MOVUPSrm addr:$src)>;
3499 def : Pat<(alignedloadv2i64 addr:$src),
3500           (MOVAPSrm addr:$src)>;
3501 def : Pat<(loadv2i64 addr:$src),
3502           (MOVUPSrm addr:$src)>;
3503
3504 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3505           (MOVAPSmr addr:$dst, VR128:$src)>;
3506 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3507           (MOVAPSmr addr:$dst, VR128:$src)>;
3508 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3509           (MOVAPSmr addr:$dst, VR128:$src)>;
3510 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3511           (MOVAPSmr addr:$dst, VR128:$src)>;
3512 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3513           (MOVUPSmr addr:$dst, VR128:$src)>;
3514 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3515           (MOVUPSmr addr:$dst, VR128:$src)>;
3516 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3517           (MOVUPSmr addr:$dst, VR128:$src)>;
3518 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3519           (MOVUPSmr addr:$dst, VR128:$src)>;
3520
3521 //===----------------------------------------------------------------------===//
3522 // SSE4.1 Instructions
3523 //===----------------------------------------------------------------------===//
3524
3525 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3526                             string OpcodeStr,
3527                             Intrinsic V4F32Int,
3528                             Intrinsic V2F64Int> {
3529   // Intrinsic operation, reg.
3530   // Vector intrinsic operation, reg
3531   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3532                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3533                     !strconcat(OpcodeStr,
3534                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3535                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3536                     OpSize;
3537
3538   // Vector intrinsic operation, mem
3539   def PSm_Int : Ii8<opcps, MRMSrcMem,
3540                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3541                     !strconcat(OpcodeStr,
3542                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3543                     [(set VR128:$dst,
3544                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3545                     TA, OpSize,
3546                 Requires<[HasSSE41]>;
3547
3548   // Vector intrinsic operation, reg
3549   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3550                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3551                     !strconcat(OpcodeStr,
3552                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3553                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3554                     OpSize;
3555
3556   // Vector intrinsic operation, mem
3557   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3558                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3559                     !strconcat(OpcodeStr,
3560                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3561                     [(set VR128:$dst,
3562                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3563                     OpSize;
3564 }
3565
3566 let Constraints = "$src1 = $dst" in {
3567 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3568                             string OpcodeStr,
3569                             Intrinsic F32Int,
3570                             Intrinsic F64Int> {
3571   // Intrinsic operation, reg.
3572   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3573                     (outs VR128:$dst),
3574                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3575                     !strconcat(OpcodeStr,
3576                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3577                     [(set VR128:$dst,
3578                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3579                     OpSize;
3580
3581   // Intrinsic operation, mem.
3582   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3583                     (outs VR128:$dst),
3584                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3585                     !strconcat(OpcodeStr,
3586                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3587                     [(set VR128:$dst,
3588                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3589                     OpSize;
3590
3591   // Intrinsic operation, reg.
3592   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3593                     (outs VR128:$dst),
3594                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3595                     !strconcat(OpcodeStr,
3596                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3597                     [(set VR128:$dst,
3598                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3599                     OpSize;
3600
3601   // Intrinsic operation, mem.
3602   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3603                     (outs VR128:$dst),
3604                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3605                     !strconcat(OpcodeStr,
3606                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3607                     [(set VR128:$dst,
3608                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3609                     OpSize;
3610 }
3611 }
3612
3613 // FP round - roundss, roundps, roundsd, roundpd
3614 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3615                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3616 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3617                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3618
3619 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3620 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3621                                  Intrinsic IntId128> {
3622   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3623                     (ins VR128:$src),
3624                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3625                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3626   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3627                      (ins i128mem:$src),
3628                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3629                      [(set VR128:$dst,
3630                        (IntId128
3631                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3632 }
3633
3634 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3635                                          int_x86_sse41_phminposuw>;
3636
3637 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3638 let Constraints = "$src1 = $dst" in {
3639   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3640                                 Intrinsic IntId128, bit Commutable = 0> {
3641     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3642                    (ins VR128:$src1, VR128:$src2),
3643                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3644                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3645                    OpSize {
3646       let isCommutable = Commutable;
3647     }
3648     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3649                    (ins VR128:$src1, i128mem:$src2),
3650                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3651                    [(set VR128:$dst,
3652                      (IntId128 VR128:$src1,
3653                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3654   }
3655 }
3656
3657 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3658                                        int_x86_sse41_pcmpeqq, 1>;
3659 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3660                                        int_x86_sse41_packusdw, 0>;
3661 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3662                                        int_x86_sse41_pminsb, 1>;
3663 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3664                                        int_x86_sse41_pminsd, 1>;
3665 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3666                                        int_x86_sse41_pminud, 1>;
3667 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3668                                        int_x86_sse41_pminuw, 1>;
3669 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3670                                        int_x86_sse41_pmaxsb, 1>;
3671 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3672                                        int_x86_sse41_pmaxsd, 1>;
3673 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3674                                        int_x86_sse41_pmaxud, 1>;
3675 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3676                                        int_x86_sse41_pmaxuw, 1>;
3677
3678 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3679
3680 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3681           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3682 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3683           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3684
3685 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3686 let Constraints = "$src1 = $dst" in {
3687   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3688                                 SDNode OpNode, Intrinsic IntId128,
3689                                 bit Commutable = 0> {
3690     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3691                    (ins VR128:$src1, VR128:$src2),
3692                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3693                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3694                                                    VR128:$src2))]>, OpSize {
3695       let isCommutable = Commutable;
3696     }
3697     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3698                       (ins VR128:$src1, VR128:$src2),
3699                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3700                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3701                       OpSize {
3702       let isCommutable = Commutable;
3703     }
3704     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3705                    (ins VR128:$src1, i128mem:$src2),
3706                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3707                    [(set VR128:$dst,
3708                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3709     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3710                        (ins VR128:$src1, i128mem:$src2),
3711                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3712                        [(set VR128:$dst,
3713                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3714                        OpSize;
3715   }
3716 }
3717
3718 /// SS48I_binop_rm - Simple SSE41 binary operator.
3719 let Constraints = "$src1 = $dst" in {
3720 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3721                         ValueType OpVT, bit Commutable = 0> {
3722   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3723                                  (ins VR128:$src1, VR128:$src2),
3724                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3725                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3726                OpSize {
3727     let isCommutable = Commutable;
3728   }
3729   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3730                                  (ins VR128:$src1, i128mem:$src2),
3731                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3732                [(set VR128:$dst, (OpNode VR128:$src1,
3733                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3734                OpSize;
3735 }
3736 }
3737
3738 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3739
3740 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3741 let Constraints = "$src1 = $dst" in {
3742   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3743                                  Intrinsic IntId128, bit Commutable = 0> {
3744     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3745                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3746                     !strconcat(OpcodeStr,
3747                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3748                     [(set VR128:$dst,
3749                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3750                     OpSize {
3751       let isCommutable = Commutable;
3752     }
3753     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3754                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3755                     !strconcat(OpcodeStr,
3756                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3757                     [(set VR128:$dst,
3758                       (IntId128 VR128:$src1,
3759                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3760                     OpSize;
3761   }
3762 }
3763
3764 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3765                                         int_x86_sse41_blendps, 0>;
3766 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3767                                         int_x86_sse41_blendpd, 0>;
3768 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3769                                         int_x86_sse41_pblendw, 0>;
3770 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3771                                         int_x86_sse41_dpps, 1>;
3772 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3773                                         int_x86_sse41_dppd, 1>;
3774 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3775                                         int_x86_sse41_mpsadbw, 0>;
3776
3777
3778 /// SS41I_ternary_int - SSE 4.1 ternary operator
3779 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3780   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3781     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3782                     (ins VR128:$src1, VR128:$src2),
3783                     !strconcat(OpcodeStr,
3784                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3785                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3786                     OpSize;
3787
3788     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3789                     (ins VR128:$src1, i128mem:$src2),
3790                     !strconcat(OpcodeStr,
3791                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3792                     [(set VR128:$dst,
3793                       (IntId VR128:$src1,
3794                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3795   }
3796 }
3797
3798 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3799 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3800 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3801
3802
3803 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3804   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3805                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3806                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3807
3808   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3809                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3810        [(set VR128:$dst,
3811          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3812        OpSize;
3813 }
3814
3815 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3816 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3817 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3818 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3819 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3820 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3821
3822 // Common patterns involving scalar load.
3823 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3824           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3825 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3826           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3827
3828 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3829           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3830 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3831           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3832
3833 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3834           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3835 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3836           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3837
3838 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3839           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3840 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3841           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3842
3843 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3844           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3845 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3846           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3847
3848 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3849           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3850 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3851           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3852
3853
3854 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3855   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3856                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3857                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3858
3859   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3860                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3861        [(set VR128:$dst,
3862          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3863           OpSize;
3864 }
3865
3866 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3867 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3868 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3869 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3870
3871 // Common patterns involving scalar load
3872 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3873           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3874 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3875           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3876
3877 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3878           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3879 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3880           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3881
3882
3883 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3884   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3885                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3886                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3887
3888   // Expecting a i16 load any extended to i32 value.
3889   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3890                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3891                  [(set VR128:$dst, (IntId (bitconvert
3892                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3893                  OpSize;
3894 }
3895
3896 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3897 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3898
3899 // Common patterns involving scalar load
3900 def : Pat<(int_x86_sse41_pmovsxbq
3901             (bitconvert (v4i32 (X86vzmovl
3902                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3903           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3904
3905 def : Pat<(int_x86_sse41_pmovzxbq
3906             (bitconvert (v4i32 (X86vzmovl
3907                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3908           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3909
3910
3911 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3912 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3913   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3914                  (ins VR128:$src1, i32i8imm:$src2),
3915                  !strconcat(OpcodeStr,
3916                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3917                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3918                  OpSize;
3919   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3920                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3921                  !strconcat(OpcodeStr,
3922                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3923                  []>, OpSize;
3924 // FIXME:
3925 // There's an AssertZext in the way of writing the store pattern
3926 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3927 }
3928
3929 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3930
3931
3932 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3933 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3934   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3935                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3936                  !strconcat(OpcodeStr,
3937                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3938                  []>, OpSize;
3939 // FIXME:
3940 // There's an AssertZext in the way of writing the store pattern
3941 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3942 }
3943
3944 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3945
3946
3947 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3948 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3949   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3950                  (ins VR128:$src1, i32i8imm:$src2),
3951                  !strconcat(OpcodeStr,
3952                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3953                  [(set GR32:$dst,
3954                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3955   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3956                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3957                  !strconcat(OpcodeStr,
3958                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3959                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3960                           addr:$dst)]>, OpSize;
3961 }
3962
3963 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3964
3965
3966 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3967 /// destination
3968 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3969   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3970                  (ins VR128:$src1, i32i8imm:$src2),
3971                  !strconcat(OpcodeStr,
3972                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3973                  [(set GR32:$dst,
3974                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3975            OpSize;
3976   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3977                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3978                  !strconcat(OpcodeStr,
3979                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3980                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3981                           addr:$dst)]>, OpSize;
3982 }
3983
3984 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3985
3986 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3987 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3988                                               imm:$src2))),
3989                  addr:$dst),
3990           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3991          Requires<[HasSSE41]>;
3992
3993 let Constraints = "$src1 = $dst" in {
3994   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3995     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3996                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3997                    !strconcat(OpcodeStr,
3998                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3999                    [(set VR128:$dst,
4000                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4001     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4002                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4003                    !strconcat(OpcodeStr,
4004                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4005                    [(set VR128:$dst,
4006                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4007                                 imm:$src3))]>, OpSize;
4008   }
4009 }
4010
4011 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
4012
4013 let Constraints = "$src1 = $dst" in {
4014   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
4015     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4016                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4017                    !strconcat(OpcodeStr,
4018                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4019                    [(set VR128:$dst,
4020                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4021                    OpSize;
4022     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4023                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4024                    !strconcat(OpcodeStr,
4025                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4026                    [(set VR128:$dst,
4027                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4028                                        imm:$src3)))]>, OpSize;
4029   }
4030 }
4031
4032 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
4033
4034 // insertps has a few different modes, there's the first two here below which
4035 // are optimized inserts that won't zero arbitrary elements in the destination
4036 // vector. The next one matches the intrinsic and could zero arbitrary elements
4037 // in the target vector.
4038 let Constraints = "$src1 = $dst" in {
4039   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
4040     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4041                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4042                    !strconcat(OpcodeStr,
4043                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4044                    [(set VR128:$dst,
4045                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4046       OpSize;
4047     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4048                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4049                    !strconcat(OpcodeStr,
4050                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4051                    [(set VR128:$dst,
4052                      (X86insrtps VR128:$src1,
4053                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4054                                  imm:$src3))]>, OpSize;
4055   }
4056 }
4057
4058 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
4059
4060 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4061           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
4062
4063 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4064 // the intel intrinsic that corresponds to this.
4065 let Defs = [EFLAGS] in {
4066 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4067                     "ptest \t{$src2, $src1|$src1, $src2}",
4068                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
4069               OpSize;
4070 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
4071                     "ptest \t{$src2, $src1|$src1, $src2}",
4072                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
4073               OpSize;
4074 }
4075
4076 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4077                        "movntdqa\t{$src, $dst|$dst, $src}",
4078                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4079                        OpSize;
4080
4081
4082 //===----------------------------------------------------------------------===//
4083 // SSE4.2 Instructions
4084 //===----------------------------------------------------------------------===//
4085
4086 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4087 let Constraints = "$src1 = $dst" in {
4088   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4089                                 Intrinsic IntId128, bit Commutable = 0> {
4090     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4091                    (ins VR128:$src1, VR128:$src2),
4092                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4093                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4094                    OpSize {
4095       let isCommutable = Commutable;
4096     }
4097     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4098                    (ins VR128:$src1, i128mem:$src2),
4099                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4100                    [(set VR128:$dst,
4101                      (IntId128 VR128:$src1,
4102                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4103   }
4104 }
4105
4106 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4107
4108 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4109           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4110 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4111           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4112
4113 // crc intrinsic instruction
4114 // This set of instructions are only rm, the only difference is the size
4115 // of r and m.
4116 let Constraints = "$src1 = $dst" in {
4117   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
4118                       (ins GR32:$src1, i8mem:$src2),
4119                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4120                        [(set GR32:$dst,
4121                          (int_x86_sse42_crc32_8 GR32:$src1,
4122                          (load addr:$src2)))]>;
4123   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
4124                       (ins GR32:$src1, GR8:$src2),
4125                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4126                        [(set GR32:$dst,
4127                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
4128   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
4129                       (ins GR32:$src1, i16mem:$src2),
4130                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
4131                        [(set GR32:$dst,
4132                          (int_x86_sse42_crc32_16 GR32:$src1,
4133                          (load addr:$src2)))]>,
4134                          OpSize;
4135   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
4136                       (ins GR32:$src1, GR16:$src2),
4137                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
4138                        [(set GR32:$dst,
4139                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
4140                          OpSize;
4141   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
4142                       (ins GR32:$src1, i32mem:$src2),
4143                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
4144                        [(set GR32:$dst,
4145                          (int_x86_sse42_crc32_32 GR32:$src1,
4146                          (load addr:$src2)))]>;
4147   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
4148                       (ins GR32:$src1, GR32:$src2),
4149                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
4150                        [(set GR32:$dst,
4151                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
4152   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
4153                       (ins GR64:$src1, i8mem:$src2),
4154                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4155                        [(set GR64:$dst,
4156                          (int_x86_sse42_crc64_8 GR64:$src1,
4157                          (load addr:$src2)))]>,
4158                          REX_W;
4159   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
4160                       (ins GR64:$src1, GR8:$src2),
4161                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4162                        [(set GR64:$dst,
4163                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
4164                          REX_W;
4165   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
4166                       (ins GR64:$src1, i64mem:$src2),
4167                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
4168                        [(set GR64:$dst,
4169                          (int_x86_sse42_crc64_64 GR64:$src1,
4170                          (load addr:$src2)))]>,
4171                          REX_W;
4172   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
4173                       (ins GR64:$src1, GR64:$src2),
4174                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
4175                        [(set GR64:$dst,
4176                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
4177                          REX_W;
4178 }
4179
4180 // String/text processing instructions.
4181 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4182 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
4183   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4184   "#PCMPISTRM128rr PSEUDO!",
4185   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4186                                                 imm:$src3))]>, OpSize;
4187 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4188   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4189   "#PCMPISTRM128rm PSEUDO!",
4190   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
4191                                                 imm:$src3))]>, OpSize;
4192 }
4193
4194 let Defs = [XMM0, EFLAGS] in {
4195 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4196   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4197    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4198 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4199   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4200   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4201 }
4202
4203 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4204 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
4205   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4206   "#PCMPESTRM128rr PSEUDO!",
4207   [(set VR128:$dst,
4208         (int_x86_sse42_pcmpestrm128
4209          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
4210
4211 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4212   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4213   "#PCMPESTRM128rm PSEUDO!",
4214   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4215                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
4216   OpSize;
4217 }
4218
4219 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4220 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4221   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4222   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4223 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4224   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4225   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4226 }
4227
4228 let Defs = [ECX, EFLAGS] in {
4229   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
4230     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4231       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4232       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4233       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4234        (implicit EFLAGS)]>, OpSize;
4235     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4236       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4237       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
4238       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4239        (implicit EFLAGS)]>, OpSize;
4240   }
4241 }
4242
4243 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4244 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4245 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4246 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4247 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4248 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4249
4250 let Defs = [ECX, EFLAGS] in {
4251 let Uses = [EAX, EDX] in {
4252   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
4253     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4254       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4255       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4256       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4257        (implicit EFLAGS)]>, OpSize;
4258     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4259       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4260        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4261        [(set ECX,
4262              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4263         (implicit EFLAGS)]>, OpSize;
4264   }
4265 }
4266 }
4267
4268 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4269 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4270 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4271 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4272 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4273 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4274
4275 //===----------------------------------------------------------------------===//
4276 // AES-NI Instructions
4277 //===----------------------------------------------------------------------===//
4278
4279 let Constraints = "$src1 = $dst" in {
4280   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
4281                                 Intrinsic IntId128, bit Commutable = 0> {
4282     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
4283                    (ins VR128:$src1, VR128:$src2),
4284                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4285                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4286                    OpSize {
4287       let isCommutable = Commutable;
4288     }
4289     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
4290                    (ins VR128:$src1, i128mem:$src2),
4291                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4292                    [(set VR128:$dst,
4293                      (IntId128 VR128:$src1,
4294                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4295   }
4296 }
4297
4298 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
4299                        int_x86_aesni_aesenc>;
4300 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
4301                        int_x86_aesni_aesenclast>;
4302 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
4303                        int_x86_aesni_aesdec>;
4304 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
4305                        int_x86_aesni_aesdeclast>;
4306
4307 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
4308           (AESENCrr VR128:$src1, VR128:$src2)>;
4309 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
4310           (AESENCrm VR128:$src1, addr:$src2)>;
4311 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
4312           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
4313 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
4314           (AESENCLASTrm VR128:$src1, addr:$src2)>;
4315 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
4316           (AESDECrr VR128:$src1, VR128:$src2)>;
4317 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
4318           (AESDECrm VR128:$src1, addr:$src2)>;
4319 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
4320           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
4321 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
4322           (AESDECLASTrm VR128:$src1, addr:$src2)>;
4323
4324 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
4325   (ins VR128:$src1),
4326   "aesimc\t{$src1, $dst|$dst, $src1}",
4327   [(set VR128:$dst,
4328     (int_x86_aesni_aesimc VR128:$src1))]>,
4329   OpSize;
4330
4331 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
4332   (ins i128mem:$src1),
4333   "aesimc\t{$src1, $dst|$dst, $src1}",
4334   [(set VR128:$dst,
4335     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
4336   OpSize;
4337
4338 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
4339   (ins VR128:$src1, i8imm:$src2),
4340   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4341   [(set VR128:$dst,
4342     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
4343   OpSize;
4344 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
4345   (ins i128mem:$src1, i8imm:$src2),
4346   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4347   [(set VR128:$dst,
4348     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
4349                                     imm:$src2))]>,
4350   OpSize;