lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)),
 566                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)),
 569                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 570   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 571             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 572
 573   // Move low f32 and clear high bits.
 574   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 575             (SUBREG_TO_REG (i32 0),
 576               (VMOVSSrr (v4f32 (V_SET0)),
 577                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 578   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 579             (SUBREG_TO_REG (i32 0),
 580               (VMOVSSrr (v4i32 (V_SET0)),
 581                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 582   }
 583
 584   let AddedComplexity = 20 in {
 585   // MOVSSrm zeros the high parts of the register; represent this
 586   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 587   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 588             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 589   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 590             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 591   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 592             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 593
 594   // MOVSDrm zeros the high parts of the register; represent this
 595   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 596   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 599             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 600   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 601             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 602   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 603             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 604   def : Pat<(v2f64 (X86vzload addr:$src)),
 605             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 606
 607   // Represent the same patterns above but in the form they appear for
 608   // 256-bit types
 609   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 610                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 612   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 613                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 615   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 616                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 617             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 618   }
 619   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 620                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 621             (SUBREG_TO_REG (i32 0),
 622                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 623                            sub_xmm)>;
 624   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 625                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 626             (SUBREG_TO_REG (i64 0),
 627                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 628                            sub_xmm)>;
 629   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 630                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 631             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 632
 633   // Move low f64 and clear high bits.
 634   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 635             (SUBREG_TO_REG (i32 0),
 636               (VMOVSDrr (v2f64 (V_SET0)),
 637                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 638
 639   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 640             (SUBREG_TO_REG (i32 0),
 641               (VMOVSDrr (v2i64 (V_SET0)),
 642                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 643
 644   // Extract and store.
 645   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSSmr addr:$dst,
 648                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 649   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 650                    addr:$dst),
 651             (VMOVSDmr addr:$dst,
 652                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 653
 654   // Shuffle with VMOVSS
 655   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (VMOVSSrr (v4i32 VR128:$src1),
 657                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 658   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 659             (VMOVSSrr (v4f32 VR128:$src1),
 660                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 661
 662   // 256-bit variants
 663   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 666                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 667   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 668             (SUBREG_TO_REG (i32 0),
 669                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 670                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 671
 672   // Shuffle with VMOVSD
 673   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr (v2i64 VR128:$src1),
 675                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 676   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr (v2f64 VR128:$src1),
 678                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 679   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 680             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 681                                                    sub_sd))>;
 682   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 683             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 684                                                    sub_sd))>;
 685
 686   // 256-bit variants
 687   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 690                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 691   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 694                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 695
 696
 697   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 698   // is during lowering, where it's not possible to recognize the fold cause
 699   // it has two uses through a bitcast. One use disappears at isel time and the
 700   // fold opportunity reappears.
 701   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 703                                                    sub_sd))>;
 704   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 705             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 706                                                    sub_sd))>;
 707   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 708             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 709                                                    sub_sd))>;
 710   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 712                                                    sub_sd))>;
 713 }
 714
 715 let Predicates = [HasSSE1] in {
 716   let AddedComplexity = 15 in {
 717   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 718   // MOVSS to the lower bits.
 719   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 720             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 722             (MOVSSrr (v4f32 (V_SET0)),
 723                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)),
 726                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 727   }
 728
 729   let AddedComplexity = 20 in {
 730   // MOVSSrm zeros the high parts of the register; represent this
 731   // with SUBREG_TO_REG.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst,
 744                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 745
 746   // Shuffle with MOVSS
 747   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 748             (MOVSSrr (v4i32 VR128:$src1),
 749                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 750   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 751             (MOVSSrr (v4f32 VR128:$src1),
 752                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 753 }
 754
 755 let Predicates = [HasSSE2] in {
 756   let AddedComplexity = 15 in {
 757   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 758   // MOVSD to the lower bits.
 759   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 760             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 761   }
 762
 763   let AddedComplexity = 20 in {
 764   // MOVSDrm zeros the high parts of the register; represent this
 765   // with SUBREG_TO_REG.
 766   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 767             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 768   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 769             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 770   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 771             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 772   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 773             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 774   def : Pat<(v2f64 (X86vzload addr:$src)),
 775             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 776   }
 777
 778   // Extract and store.
 779   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 780                    addr:$dst),
 781             (MOVSDmr addr:$dst,
 782                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 783
 784   // Shuffle with MOVSD
 785   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 786             (MOVSDrr (v2i64 VR128:$src1),
 787                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 788   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 789             (MOVSDrr (v2f64 VR128:$src1),
 790                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 791   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 793   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 795
 796   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 797   // is during lowering, where it's not possible to recognize the fold cause
 798   // it has two uses through a bitcast. One use disappears at isel time and the
 799   // fold opportunity reappears.
 800   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 801             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 802   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 803             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 804   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 805             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 806   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 807             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 812 //===----------------------------------------------------------------------===//
 813
 814 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 815                             X86MemOperand x86memop, PatFrag ld_frag,
 816                             string asm, Domain d,
 817                             OpndItins itins,
 818                             bit IsReMaterializable = 1> {
 819 let neverHasSideEffects = 1 in
 820   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 821               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 822 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 823   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 824               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 825                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 826 }
 827
 828 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 829                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 830                               TB, VEX;
 831 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 832                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 833                               TB, OpSize, VEX;
 834 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 835                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 836                               TB, VEX;
 837 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 838                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 839                               TB, OpSize, VEX;
 840
 841 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 842                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 843                               TB, VEX;
 844 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 845                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 846                               TB, OpSize, VEX;
 847 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 848                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 849                               TB, VEX;
 850 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 851                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 852                               TB, OpSize, VEX;
 853 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 854                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 855                               TB;
 856 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 857                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 858                               TB, OpSize;
 859 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 860                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 861                               TB;
 862 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 863                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 864                               TB, OpSize;
 865
 866 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX;
 870 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX;
 874 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v4f32 VR128:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX;
 878 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v2f64 VR128:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX;
 882 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 883                    "movaps\t{$src, $dst|$dst, $src}",
 884                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 885                    IIC_SSE_MOVA_P_MR>, VEX;
 886 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 887                    "movapd\t{$src, $dst|$dst, $src}",
 888                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 889                    IIC_SSE_MOVA_P_MR>, VEX;
 890 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 891                    "movups\t{$src, $dst|$dst, $src}",
 892                    [(store (v8f32 VR256:$src), addr:$dst)],
 893                    IIC_SSE_MOVU_P_MR>, VEX;
 894 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 895                    "movupd\t{$src, $dst|$dst, $src}",
 896                    [(store (v4f64 VR256:$src), addr:$dst)],
 897                    IIC_SSE_MOVU_P_MR>, VEX;
 898
 899 // For disassembler
 900 let isCodeGenOnly = 1 in {
 901   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 902                           (ins VR128:$src),
 903                           "movaps\t{$src, $dst|$dst, $src}", [],
 904                           IIC_SSE_MOVA_P_RR>, VEX;
 905   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 906                            (ins VR128:$src),
 907                            "movapd\t{$src, $dst|$dst, $src}", [],
 908                            IIC_SSE_MOVA_P_RR>, VEX;
 909   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 910                            (ins VR128:$src),
 911                            "movups\t{$src, $dst|$dst, $src}", [],
 912                            IIC_SSE_MOVU_P_RR>, VEX;
 913   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 914                            (ins VR128:$src),
 915                            "movupd\t{$src, $dst|$dst, $src}", [],
 916                            IIC_SSE_MOVU_P_RR>, VEX;
 917   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 918                             (ins VR256:$src),
 919                             "movaps\t{$src, $dst|$dst, $src}", [],
 920                             IIC_SSE_MOVA_P_RR>, VEX;
 921   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 922                             (ins VR256:$src),
 923                             "movapd\t{$src, $dst|$dst, $src}", [],
 924                             IIC_SSE_MOVA_P_RR>, VEX;
 925   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 926                             (ins VR256:$src),
 927                             "movups\t{$src, $dst|$dst, $src}", [],
 928                             IIC_SSE_MOVU_P_RR>, VEX;
 929   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 930                             (ins VR256:$src),
 931                             "movupd\t{$src, $dst|$dst, $src}", [],
 932                             IIC_SSE_MOVU_P_RR>, VEX;
 933 }
 934
 935 let Predicates = [HasAVX] in {
 936 def : Pat<(v8i32 (X86vzmovl
 937                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 938           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 939 def : Pat<(v4i64 (X86vzmovl
 940                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v8f32 (X86vzmovl
 943                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v4f64 (X86vzmovl
 946                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 }
 949
 950
 951 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 952           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 953 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 954           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 955
 956 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 957                    "movaps\t{$src, $dst|$dst, $src}",
 958                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 959                    IIC_SSE_MOVA_P_MR>;
 960 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movapd\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movups\t{$src, $dst|$dst, $src}",
 966                    [(store (v4f32 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVU_P_MR>;
 968 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movupd\t{$src, $dst|$dst, $src}",
 970                    [(store (v2f64 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972
 973 // For disassembler
 974 let isCodeGenOnly = 1 in {
 975   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 976                          "movaps\t{$src, $dst|$dst, $src}", [],
 977                          IIC_SSE_MOVA_P_RR>;
 978   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 979                          "movapd\t{$src, $dst|$dst, $src}", [],
 980                          IIC_SSE_MOVA_P_RR>;
 981   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movups\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVU_P_RR>;
 984   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movupd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVU_P_RR>;
 987 }
 988
 989 let Predicates = [HasAVX] in {
 990   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 991             (VMOVUPSmr addr:$dst, VR128:$src)>;
 992   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 993             (VMOVUPDmr addr:$dst, VR128:$src)>;
 994 }
 995
 996 let Predicates = [HasSSE1] in
 997   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 998             (MOVUPSmr addr:$dst, VR128:$src)>;
 999 let Predicates = [HasSSE2] in
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (MOVUPDmr addr:$dst, VR128:$src)>;
1002
1003 // Use vmovaps/vmovups for AVX integer load/store.
1004 let Predicates = [HasAVX] in {
1005   // 128-bit load/store
1006   def : Pat<(alignedloadv2i64 addr:$src),
1007             (VMOVAPSrm addr:$src)>;
1008   def : Pat<(loadv2i64 addr:$src),
1009             (VMOVUPSrm addr:$src)>;
1010
1011   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1012             (VMOVAPSmr addr:$dst, VR128:$src)>;
1013   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1014             (VMOVAPSmr addr:$dst, VR128:$src)>;
1015   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1016             (VMOVAPSmr addr:$dst, VR128:$src)>;
1017   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1020             (VMOVUPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1022             (VMOVUPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1024             (VMOVUPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027
1028   // 256-bit load/store
1029   def : Pat<(alignedloadv4i64 addr:$src),
1030             (VMOVAPSYrm addr:$src)>;
1031   def : Pat<(loadv4i64 addr:$src),
1032             (VMOVUPSYrm addr:$src)>;
1033   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1034             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1035   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1036             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1037   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1038             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1039   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1042             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1044             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1046             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049 }
1050
1051 // Use movaps / movups for SSE integer load / store (one byte shorter).
1052 // The instructions selected below are then converted to MOVDQA/MOVDQU
1053 // during the SSE domain pass.
1054 let Predicates = [HasSSE1] in {
1055   def : Pat<(alignedloadv2i64 addr:$src),
1056             (MOVAPSrm addr:$src)>;
1057   def : Pat<(loadv2i64 addr:$src),
1058             (MOVUPSrm addr:$src)>;
1059
1060   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1061             (MOVAPSmr addr:$dst, VR128:$src)>;
1062   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1063             (MOVAPSmr addr:$dst, VR128:$src)>;
1064   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1065             (MOVAPSmr addr:$dst, VR128:$src)>;
1066   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1067             (MOVAPSmr addr:$dst, VR128:$src)>;
1068   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1069             (MOVUPSmr addr:$dst, VR128:$src)>;
1070   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1071             (MOVUPSmr addr:$dst, VR128:$src)>;
1072   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1073             (MOVUPSmr addr:$dst, VR128:$src)>;
1074   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1075             (MOVUPSmr addr:$dst, VR128:$src)>;
1076 }
1077
1078 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1079 // bits are disregarded. FIXME: Set encoding to pseudo!
1080 let neverHasSideEffects = 1 in {
1081 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1082                        "movaps\t{$src, $dst|$dst, $src}", [],
1083                        IIC_SSE_MOVA_P_RR>, VEX;
1084 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1085                        "movapd\t{$src, $dst|$dst, $src}", [],
1086                        IIC_SSE_MOVA_P_RR>, VEX;
1087 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1088                      "movaps\t{$src, $dst|$dst, $src}", [],
1089                      IIC_SSE_MOVA_P_RR>;
1090 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1091                      "movapd\t{$src, $dst|$dst, $src}", [],
1092                      IIC_SSE_MOVA_P_RR>;
1093 }
1094
1095 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1096 // bits are disregarded. FIXME: Set encoding to pseudo!
1097 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1098 let isCodeGenOnly = 1 in {
1099   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                          "movaps\t{$src, $dst|$dst, $src}",
1101                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                          IIC_SSE_MOVA_P_RM>, VEX;
1103   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                          "movapd\t{$src, $dst|$dst, $src}",
1105                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                          IIC_SSE_MOVA_P_RM>, VEX;
1107 }
1108 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1109                      "movaps\t{$src, $dst|$dst, $src}",
1110                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1111                      IIC_SSE_MOVA_P_RM>;
1112 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1113                      "movapd\t{$src, $dst|$dst, $src}",
1114                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1115                      IIC_SSE_MOVA_P_RM>;
1116 }
1117
1118 //===----------------------------------------------------------------------===//
1119 // SSE 1 & 2 - Move Low packed FP Instructions
1120 //===----------------------------------------------------------------------===//
1121
1122 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1123                                  SDNode psnode, SDNode pdnode, string base_opc,
1124                                  string asm_opr, InstrItinClass itin> {
1125   def PSrm : PI<opc, MRMSrcMem,
1126          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1127          !strconcat(base_opc, "s", asm_opr),
1128      [(set RC:$dst,
1129        (psnode RC:$src1,
1130               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1131               itin, SSEPackedSingle>, TB;
1132
1133   def PDrm : PI<opc, MRMSrcMem,
1134          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1135          !strconcat(base_opc, "d", asm_opr),
1136      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1137                               (scalar_to_vector (loadf64 addr:$src2)))))],
1138               itin, SSEPackedDouble>, TB, OpSize;
1139 }
1140
1141 let AddedComplexity = 20 in {
1142   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1143                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1144                      IIC_SSE_MOV_LH>, VEX_4V;
1145 }
1146 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1147   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1148                                    "\t{$src2, $dst|$dst, $src2}",
1149                                    IIC_SSE_MOV_LH>;
1150 }
1151
1152 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1153                    "movlps\t{$src, $dst|$dst, $src}",
1154                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1155                                  (iPTR 0))), addr:$dst)],
1156                                  IIC_SSE_MOV_LH>, VEX;
1157 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1158                    "movlpd\t{$src, $dst|$dst, $src}",
1159                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1160                                  (iPTR 0))), addr:$dst)],
1161                                  IIC_SSE_MOV_LH>, VEX;
1162 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1163                    "movlps\t{$src, $dst|$dst, $src}",
1164                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1165                                  (iPTR 0))), addr:$dst)],
1166                                  IIC_SSE_MOV_LH>;
1167 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1168                    "movlpd\t{$src, $dst|$dst, $src}",
1169                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1170                                  (iPTR 0))), addr:$dst)],
1171                                  IIC_SSE_MOV_LH>;
1172
1173 let Predicates = [HasAVX] in {
1174   // Shuffle with VMOVLPS
1175   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1176             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1177   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1178             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1179
1180   // Shuffle with VMOVLPD
1181   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1182             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1183   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1184             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1185
1186   // Store patterns
1187   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1188                    addr:$src1),
1189             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1190   def : Pat<(store (v4i32 (X86Movlps
1191                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1192             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1193   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1194                    addr:$src1),
1195             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1196   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1197                    addr:$src1),
1198             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1199 }
1200
1201 let Predicates = [HasSSE1] in {
1202   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1203   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1204                                  (iPTR 0))), addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206
1207   // Shuffle with MOVLPS
1208   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1209             (MOVLPSrm VR128:$src1, addr:$src2)>;
1210   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1211             (MOVLPSrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(X86Movlps VR128:$src1,
1213                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1214             (MOVLPSrm VR128:$src1, addr:$src2)>;
1215
1216   // Store patterns
1217   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1218                                       addr:$src1),
1219             (MOVLPSmr addr:$src1, VR128:$src2)>;
1220   def : Pat<(store (v4i32 (X86Movlps
1221                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1222                               addr:$src1),
1223             (MOVLPSmr addr:$src1, VR128:$src2)>;
1224 }
1225
1226 let Predicates = [HasSSE2] in {
1227   // Shuffle with MOVLPD
1228   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1229             (MOVLPDrm VR128:$src1, addr:$src2)>;
1230   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1231             (MOVLPDrm VR128:$src1, addr:$src2)>;
1232
1233   // Store patterns
1234   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1235                            addr:$src1),
1236             (MOVLPDmr addr:$src1, VR128:$src2)>;
1237   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1238                            addr:$src1),
1239             (MOVLPDmr addr:$src1, VR128:$src2)>;
1240 }
1241
1242 //===----------------------------------------------------------------------===//
1243 // SSE 1 & 2 - Move Hi packed FP Instructions
1244 //===----------------------------------------------------------------------===//
1245
1246 let AddedComplexity = 20 in {
1247   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1248                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1249                      IIC_SSE_MOV_LH>, VEX_4V;
1250 }
1251 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1252   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1253                                    "\t{$src2, $dst|$dst, $src2}",
1254                                    IIC_SSE_MOV_LH>;
1255 }
1256
1257 // v2f64 extract element 1 is always custom lowered to unpack high to low
1258 // and extract element 0 so the non-store version isn't too horrible.
1259 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1260                    "movhps\t{$src, $dst|$dst, $src}",
1261                    [(store (f64 (vector_extract
1262                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1263                                             (bc_v2f64 (v4f32 VR128:$src))),
1264                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1265 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1266                    "movhpd\t{$src, $dst|$dst, $src}",
1267                    [(store (f64 (vector_extract
1268                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1269                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1270 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1271                    "movhps\t{$src, $dst|$dst, $src}",
1272                    [(store (f64 (vector_extract
1273                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1274                                             (bc_v2f64 (v4f32 VR128:$src))),
1275                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1276 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1277                    "movhpd\t{$src, $dst|$dst, $src}",
1278                    [(store (f64 (vector_extract
1279                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1281
1282 let Predicates = [HasAVX] in {
1283   // VMOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1289             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1290
1291   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1292   // is during lowering, where it's not possible to recognize the load fold
1293   // cause it has two uses through a bitcast. One use disappears at isel time
1294   // and the fold opportunity reappears.
1295   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1296                       (scalar_to_vector (loadf64 addr:$src2)))),
1297             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1298 }
1299
1300 let Predicates = [HasSSE1] in {
1301   // MOVHPS patterns
1302   def : Pat<(X86Movlhps VR128:$src1,
1303                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1304             (MOVHPSrm VR128:$src1, addr:$src2)>;
1305   def : Pat<(X86Movlhps VR128:$src1,
1306                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1307             (MOVHPSrm VR128:$src1, addr:$src2)>;
1308 }
1309
1310 let Predicates = [HasSSE2] in {
1311   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1312   // is during lowering, where it's not possible to recognize the load fold
1313   // cause it has two uses through a bitcast. One use disappears at isel time
1314   // and the fold opportunity reappears.
1315   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1316                       (scalar_to_vector (loadf64 addr:$src2)))),
1317             (MOVHPDrm VR128:$src1, addr:$src2)>;
1318 }
1319
1320 //===----------------------------------------------------------------------===//
1321 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1322 //===----------------------------------------------------------------------===//
1323
1324 let AddedComplexity = 20 in {
1325   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1326                                        (ins VR128:$src1, VR128:$src2),
1327                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1328                       [(set VR128:$dst,
1329                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1330                         IIC_SSE_MOV_LH>,
1331                       VEX_4V;
1332   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1333                                        (ins VR128:$src1, VR128:$src2),
1334                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1335                       [(set VR128:$dst,
1336                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1337                         IIC_SSE_MOV_LH>,
1338                       VEX_4V;
1339 }
1340 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1341   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1342                                        (ins VR128:$src1, VR128:$src2),
1343                       "movlhps\t{$src2, $dst|$dst, $src2}",
1344                       [(set VR128:$dst,
1345                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1346                         IIC_SSE_MOV_LH>;
1347   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1348                                        (ins VR128:$src1, VR128:$src2),
1349                       "movhlps\t{$src2, $dst|$dst, $src2}",
1350                       [(set VR128:$dst,
1351                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1352                         IIC_SSE_MOV_LH>;
1353 }
1354
1355 let Predicates = [HasAVX] in {
1356   // MOVLHPS patterns
1357   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1358             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1359   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1360             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1361
1362   // MOVHLPS patterns
1363   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1364             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1365 }
1366
1367 let Predicates = [HasSSE1] in {
1368   // MOVLHPS patterns
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1376             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1377 }
1378
1379 //===----------------------------------------------------------------------===//
1380 // SSE 1 & 2 - Conversion Instructions
1381 //===----------------------------------------------------------------------===//
1382
1383 def SSE_CVT_PD : OpndItins<
1384   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1385 >;
1386
1387 def SSE_CVT_PS : OpndItins<
1388   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1389 >;
1390
1391 def SSE_CVT_Scalar : OpndItins<
1392   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1393 >;
1394
1395 def SSE_CVT_SS2SI_32 : OpndItins<
1396   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1397 >;
1398
1399 def SSE_CVT_SS2SI_64 : OpndItins<
1400   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1401 >;
1402
1403 def SSE_CVT_SD2SI : OpndItins<
1404   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1405 >;
1406
1407 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1408                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1409                      string asm, OpndItins itins> {
1410   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1411                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1412                         itins.rr>;
1413   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1414                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1415                         itins.rm>;
1416 }
1417
1418 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1420                          string asm, Domain d, OpndItins itins> {
1421   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1422                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1423                         itins.rr, d>;
1424   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1425                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1426                         itins.rm, d>;
1427 }
1428
1429 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                           X86MemOperand x86memop, string asm> {
1431 let neverHasSideEffects = 1 in {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1433               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1434   let mayLoad = 1 in
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1436               (ins DstRC:$src1, x86memop:$src),
1437               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1438 } // neverHasSideEffects = 1
1439 }
1440
1441 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1442                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1443                                 SSE_CVT_SS2SI_32>,
1444                                 XS, VEX, VEX_LIG;
1445 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1446                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1447                                 SSE_CVT_SS2SI_64>,
1448                                 XS, VEX, VEX_W, VEX_LIG;
1449 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1450                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1451                                 SSE_CVT_SD2SI>,
1452                                 XD, VEX, VEX_LIG;
1453 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1454                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1455                                 SSE_CVT_SD2SI>,
1456                                 XD, VEX, VEX_W, VEX_LIG;
1457
1458 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1459 // register, but the same isn't true when only using memory operands,
1460 // provide other assembly "l" and "q" forms to address this explicitly
1461 // where appropriate to do so.
1462 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1463                                   XS, VEX_4V, VEX_LIG;
1464 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1465                                   XS, VEX_4V, VEX_W, VEX_LIG;
1466 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1467                                   XD, VEX_4V, VEX_LIG;
1468 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1469                                   XD, VEX_4V, VEX_LIG;
1470 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1471                                   XD, VEX_4V, VEX_W, VEX_LIG;
1472
1473 let Predicates = [HasAVX], AddedComplexity = 1 in {
1474   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1475             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1476   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1477             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1478   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1479             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1480   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1481             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1482
1483   def : Pat<(f32 (sint_to_fp GR32:$src)),
1484             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1485   def : Pat<(f32 (sint_to_fp GR64:$src)),
1486             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1487   def : Pat<(f64 (sint_to_fp GR32:$src)),
1488             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1489   def : Pat<(f64 (sint_to_fp GR64:$src)),
1490             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1491 }
1492
1493 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1494                       "cvttss2si\t{$src, $dst|$dst, $src}",
1495                       SSE_CVT_SS2SI_32>, XS;
1496 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1497                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1498                       SSE_CVT_SS2SI_64>, XS, REX_W;
1499 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1500                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1501                       SSE_CVT_SD2SI>, XD;
1502 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1503                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1504                       SSE_CVT_SD2SI>, XD, REX_W;
1505 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1506                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1507                       SSE_CVT_Scalar>, XS;
1508 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1509                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1510                       SSE_CVT_Scalar>, XS, REX_W;
1511 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1512                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1513                       SSE_CVT_Scalar>, XD;
1514 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1515                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1516                       SSE_CVT_Scalar>, XD, REX_W;
1517
1518 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1519 // and/or XMM operand(s).
1520
1521 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1522                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1523                          string asm, OpndItins itins> {
1524   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1525               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1526               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1527   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1528               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1529               [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm>;
1530 }
1531
1532 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1533                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1534                     PatFrag ld_frag, string asm, OpndItins itins,
1535                     bit Is2Addr = 1> {
1536   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1537               !if(Is2Addr,
1538                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1539                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1540               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1541               itins.rr>;
1542   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1543               (ins DstRC:$src1, x86memop:$src2),
1544               !if(Is2Addr,
1545                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1546                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1547               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1548               itins.rm>;
1549 }
1550
1551 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1552                   f128mem, load, "cvtsd2si", SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1553 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1554                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si",
1555                   SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1556
1557 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1558                 f128mem, load, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1559 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1560                   f128mem, load, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1561
1562
1563 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1564           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1565           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1566 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1567           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss",
1568           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1569           VEX_W;
1570 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1571           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1572           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1573 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1574           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd",
1575           SSE_CVT_Scalar, 0>, XD,
1576           VEX_4V, VEX_W;
1577
1578 let Constraints = "$src1 = $dst" in {
1579   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1580                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1581                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1582   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1583                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1584                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1585   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1586                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1587                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1588   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1589                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1590                         "cvtsi2sd", SSE_CVT_Scalar>, XD, REX_W;
1591 }
1592
1593 /// SSE 1 Only
1594
1595 // Aliases for intrinsics
1596 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1597                                     f32mem, load, "cvttss2si",
1598                                     SSE_CVT_SS2SI_32>, XS, VEX;
1599 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1600                                     int_x86_sse_cvttss2si64, f32mem, load,
1601                                     "cvttss2si", SSE_CVT_SS2SI_64>,
1602                                     XS, VEX, VEX_W;
1603 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1604                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1605                                     XD, VEX;
1606 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1607                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1608                                     "cvttsd2si", SSE_CVT_SD2SI>,
1609                                     XD, VEX, VEX_W;
1610 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1611                                     f32mem, load, "cvttss2si",
1612                                     SSE_CVT_SS2SI_32>, XS;
1613 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1614                                     int_x86_sse_cvttss2si64, f32mem, load,
1615                                     "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1616                                     XS, REX_W;
1617 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1618                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1619                                     XD;
1620 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1621                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1622                                     "cvttsd2si{q}", SSE_CVT_SD2SI>,
1623                                     XD, REX_W;
1624
1625 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1626 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1627                                "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1628                                SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1629 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1630                                "cvtss2si\t{$src, $dst|$dst, $src}",
1631                                SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1632 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1633                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1634                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1635                                Requires<[HasAVX]>;
1636 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1637                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1638                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1639                                Requires<[HasAVX]>;
1640 }
1641
1642 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1643 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1644                           "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1645                           SSE_CVT_SS2SI_32>, XS;
1646 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1647                           "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1648                           SSE_CVT_SS2SI_64>, XS, REX_W;
1649 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1650                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1651                             SSEPackedSingle, SSE_CVT_PS>, TB,
1652                             Requires<[HasSSE2]>;
1653 }
1654
1655 let Predicates = [HasAVX] in {
1656   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1657             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1658   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1659             (VCVTSS2SIrm addr:$src)>;
1660   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1661             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1662   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1663             (VCVTSS2SI64rm addr:$src)>;
1664 }
1665
1666 let Predicates = [HasSSE1] in {
1667   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1668             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1669   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1670             (CVTSS2SIrm addr:$src)>;
1671   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1672             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1673   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1674             (CVTSS2SI64rm addr:$src)>;
1675 }
1676
1677 /// SSE 2 Only
1678
1679 // Convert scalar double to scalar single
1680 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1681                        (ins FR64:$src1, FR64:$src2),
1682                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1683                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1684 let mayLoad = 1 in
1685 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1686                        (ins FR64:$src1, f64mem:$src2),
1687                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1688                       [], IIC_SSE_CVT_Scalar_RM>,
1689                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1690
1691 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1692           Requires<[HasAVX]>;
1693
1694 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1695                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1696                       [(set FR32:$dst, (fround FR64:$src))],
1697                       IIC_SSE_CVT_Scalar_RR>;
1698 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1699                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1700                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1701                       IIC_SSE_CVT_Scalar_RM>,
1702                       XD,
1703                   Requires<[HasSSE2, OptForSize]>;
1704
1705 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1706                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1707                       SSE_CVT_Scalar, 0>,
1708                       XS, VEX_4V;
1709 let Constraints = "$src1 = $dst" in
1710 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1711                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1712                       SSE_CVT_Scalar>, XS;
1713
1714 // Convert scalar single to scalar double
1715 // SSE2 instructions with XS prefix
1716 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1717                     (ins FR32:$src1, FR32:$src2),
1718                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1719                     [], IIC_SSE_CVT_Scalar_RR>,
1720                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1721 let mayLoad = 1 in
1722 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1723                     (ins FR32:$src1, f32mem:$src2),
1724                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1725                     [], IIC_SSE_CVT_Scalar_RM>,
1726                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1727
1728 let Predicates = [HasAVX] in {
1729   def : Pat<(f64 (fextend FR32:$src)),
1730             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1731   def : Pat<(fextend (loadf32 addr:$src)),
1732             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1733   def : Pat<(extloadf32 addr:$src),
1734             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1735 }
1736
1737 def : Pat<(extloadf32 addr:$src),
1738           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1739           Requires<[HasAVX, OptForSpeed]>;
1740
1741 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1742                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1743                    [(set FR64:$dst, (fextend FR32:$src))],
1744                    IIC_SSE_CVT_Scalar_RR>, XS,
1745                  Requires<[HasSSE2]>;
1746 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1747                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1748                    [(set FR64:$dst, (extloadf32 addr:$src))],
1749                    IIC_SSE_CVT_Scalar_RM>, XS,
1750                  Requires<[HasSSE2, OptForSize]>;
1751
1752 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1753 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1754 // combine.
1755 // Since these loads aren't folded into the fextend, we have to match it
1756 // explicitly here.
1757 def : Pat<(fextend (loadf32 addr:$src)),
1758           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1759 def : Pat<(extloadf32 addr:$src),
1760           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1761
1762 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1763                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1764                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1765                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1766                                        VR128:$src2))],
1767                                        IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V,
1768                     Requires<[HasAVX]>;
1769 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1770                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1771                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1772                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1773                                        (load addr:$src2)))],
1774                                        IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V,
1775                     Requires<[HasAVX]>;
1776 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1777 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1778                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1779                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1780                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1781                                        VR128:$src2))],
1782                                        IIC_SSE_CVT_Scalar_RR>, XS,
1783                     Requires<[HasSSE2]>;
1784 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1785                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1786                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1787                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1788                                        (load addr:$src2)))],
1789                                        IIC_SSE_CVT_Scalar_RM>, XS,
1790                     Requires<[HasSSE2]>;
1791 }
1792
1793 // Convert packed single/double fp to doubleword
1794 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1796                        IIC_SSE_CVT_PS_RR>, VEX;
1797 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1798                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1799                        IIC_SSE_CVT_PS_RM>, VEX;
1800 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1801                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1802                         IIC_SSE_CVT_PS_RR>, VEX;
1803 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1804                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1805                         IIC_SSE_CVT_PS_RM>, VEX;
1806 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1807                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1808                      IIC_SSE_CVT_PS_RR>;
1809 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1810                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1811                      IIC_SSE_CVT_PS_RM>;
1812
1813 let Predicates = [HasAVX] in {
1814   def : Pat<(int_x86_sse2_cvtps2dq VR128:$src),
1815             (VCVTPS2DQrr VR128:$src)>;
1816   def : Pat<(int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)),
1817             (VCVTPS2DQrm addr:$src)>;
1818 }
1819
1820 let Predicates = [HasSSE2] in {
1821   def : Pat<(int_x86_sse2_cvtps2dq VR128:$src),
1822             (CVTPS2DQrr VR128:$src)>;
1823   def : Pat<(int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)),
1824             (CVTPS2DQrm addr:$src)>;
1825 }
1826
1827 // Convert Packed Double FP to Packed DW Integers
1828 let Predicates = [HasAVX] in {
1829 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1830 // register, but the same isn't true when using memory operands instead.
1831 // Provide other assembly rr and rm forms to address this explicitly.
1832 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1834 def VCVTPD2DQXrYr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1835                          "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1836
1837 // XMM only
1838 def VCVTPD2DQXrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1839                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1840 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1841                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1842
1843 // YMM only
1844 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1845                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX;
1846 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1847                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1848 }
1849
1850 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1851                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1852                       IIC_SSE_CVT_PD_RM>;
1853 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1854                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1855                       IIC_SSE_CVT_PD_RR>;
1856
1857 let Predicates = [HasAVX] in {
1858   def : Pat<(int_x86_sse2_cvtpd2dq VR128:$src),
1859             (VCVTPD2DQrr VR128:$src)>;
1860   def : Pat<(int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)),
1861             (VCVTPD2DQXrm addr:$src)>;
1862 }
1863
1864 let Predicates = [HasSSE2] in {
1865   def : Pat<(int_x86_sse2_cvtpd2dq VR128:$src),
1866             (CVTPD2DQrr VR128:$src)>;
1867   def : Pat<(int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)),
1868             (CVTPD2DQrm addr:$src)>;
1869 }
1870
1871 // Convert with truncation packed single/double fp to doubleword
1872 // SSE2 packed instructions with XS prefix
1873 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1874                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1875                         [(set VR128:$dst,
1876                           (int_x86_sse2_cvttps2dq VR128:$src))],
1877                           IIC_SSE_CVT_PS_RR>, VEX;
1878 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1879                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1880                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1881                                            (memop addr:$src)))],
1882                                            IIC_SSE_CVT_PS_RM>, VEX;
1883 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1884                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1885                          [(set VR256:$dst,
1886                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1887                            IIC_SSE_CVT_PS_RR>, VEX;
1888 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1889                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1890                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1891                                             (memopv8f32 addr:$src)))],
1892                                             IIC_SSE_CVT_PS_RM>, VEX;
1893
1894 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1895                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1896                       [(set VR128:$dst,
1897                             (int_x86_sse2_cvttps2dq VR128:$src))],
1898                             IIC_SSE_CVT_PS_RR>;
1899 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1900                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1901                       [(set VR128:$dst,
1902                             (int_x86_sse2_cvttps2dq (memop addr:$src)))],
1903                             IIC_SSE_CVT_PS_RM>;
1904
1905 let Predicates = [HasAVX] in {
1906   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1907             (VCVTDQ2PSrr VR128:$src)>;
1908   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1909             (VCVTDQ2PSrm addr:$src)>;
1910
1911   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1912             (VCVTDQ2PSrr VR128:$src)>;
1913   def : Pat<(int_x86_sse2_cvtdq2ps (bitconvert (memopv2i64 addr:$src))),
1914             (VCVTDQ2PSrm addr:$src)>;
1915
1916   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1917             (VCVTTPS2DQrr VR128:$src)>;
1918   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1919             (VCVTTPS2DQrm addr:$src)>;
1920
1921   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1922             (VCVTDQ2PSYrr VR256:$src)>;
1923   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1924             (VCVTDQ2PSYrm addr:$src)>;
1925
1926   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1927             (VCVTTPS2DQYrr VR256:$src)>;
1928   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1929             (VCVTTPS2DQYrm addr:$src)>;
1930 }
1931
1932 let Predicates = [HasSSE2] in {
1933   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1934             (CVTDQ2PSrr VR128:$src)>;
1935   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1936             (CVTDQ2PSrm addr:$src)>;
1937
1938   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1939             (CVTDQ2PSrr VR128:$src)>;
1940   def : Pat<(int_x86_sse2_cvtdq2ps (bitconvert (memopv2i64 addr:$src))),
1941             (CVTDQ2PSrm addr:$src)>;
1942
1943   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1944             (CVTTPS2DQrr VR128:$src)>;
1945   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1946             (CVTTPS2DQrm addr:$src)>;
1947 }
1948
1949 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1950                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1951                         [(set VR128:$dst,
1952                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1953                               IIC_SSE_CVT_PD_RR>, VEX;
1954 let isCodeGenOnly = 1 in
1955 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1956                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1957                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1958                                                (memop addr:$src)))],
1959                                                IIC_SSE_CVT_PD_RM>, VEX;
1960 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1961                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1962                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1963                       IIC_SSE_CVT_PD_RR>;
1964 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1965                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1966                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1967                                         (memop addr:$src)))],
1968                                         IIC_SSE_CVT_PD_RM>;
1969
1970 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1971 // register, but the same isn't true when using memory operands instead.
1972 // Provide other assembly rr and rm forms to address this explicitly.
1973 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1974                           "cvttpd2dq\t{$src, $dst|$dst, $src}", [],
1975                           IIC_SSE_CVT_PD_RR>, VEX;
1976
1977 // XMM only
1978 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1979                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", [],
1980                          IIC_SSE_CVT_PD_RR>, VEX;
1981 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1982                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", [],
1983                          IIC_SSE_CVT_PD_RM>, VEX;
1984
1985 // YMM only
1986 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1987                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
1988                          IIC_SSE_CVT_PD_RR>, VEX;
1989 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1990                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
1991                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1992
1993 let Predicates = [HasAVX] in {
1994   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1995             (VCVTTPD2DQYrr VR256:$src)>;
1996   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1997             (VCVTTPD2DQYrm addr:$src)>;
1998 } // Predicates = [HasAVX]
1999
2000 // Convert packed single to packed double
2001 let Predicates = [HasAVX] in {
2002                   // SSE2 instructions without OpSize prefix
2003 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2004                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2005                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2006 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2007                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2008                      IIC_SSE_CVT_PD_RM>, TB, VEX;
2009 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2010                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2011                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2012 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2013                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2014                      IIC_SSE_CVT_PD_RM>, TB, VEX;
2015 }
2016 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2017                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2018                        IIC_SSE_CVT_PD_RR>, TB;
2019 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2020                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2021                        IIC_SSE_CVT_PD_RM>, TB;
2022
2023 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2024                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
2025                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2026                        IIC_SSE_CVT_PD_RR>,
2027                      TB, VEX, Requires<[HasAVX]>;
2028 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2029                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
2030                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
2031                                           (load addr:$src)))],
2032                                           IIC_SSE_CVT_PD_RM>,
2033                      TB, VEX, Requires<[HasAVX]>;
2034 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2035                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2036                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2037                        IIC_SSE_CVT_PD_RR>,
2038                      TB, Requires<[HasSSE2]>;
2039 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2040                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2041                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
2042                                           (load addr:$src)))],
2043                                           IIC_SSE_CVT_PD_RM>,
2044                      TB, Requires<[HasSSE2]>;
2045
2046 // Convert Packed DW Integers to Packed Double FP
2047 let Predicates = [HasAVX] in {
2048 def VCVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2049                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2050 def VCVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2051                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2052 def VCVTDQ2PDYrm  : SSDI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2053                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2054 def VCVTDQ2PDYrr  : SSDI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2055                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2056 }
2057
2058 def CVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2059                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2060                        IIC_SSE_CVT_PD_RR>;
2061 def CVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2062                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2063                        IIC_SSE_CVT_PD_RM>;
2064
2065 // 128 bit register conversion intrinsics
2066 let Predicates = [HasAVX] in
2067 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2068            (VCVTDQ2PDrr VR128:$src)>;
2069
2070 let Predicates = [HasSSE2] in
2071 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2072            (CVTDQ2PDrr VR128:$src)>;
2073
2074 // AVX 256-bit register conversion intrinsics
2075 let Predicates = [HasAVX] in {
2076   def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
2077             (VCVTDQ2PDYrr VR128:$src)>;
2078   def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
2079             (VCVTDQ2PDYrm addr:$src)>;
2080
2081   def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
2082             (VCVTPD2DQYrr VR256:$src)>;
2083   def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
2084             (VCVTPD2DQYrm addr:$src)>;
2085
2086   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2087             (VCVTDQ2PDYrr VR128:$src)>;
2088   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2089             (VCVTDQ2PDYrm addr:$src)>;
2090 } // Predicates = [HasAVX]
2091
2092 // Convert packed double to packed single
2093 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2094 // register, but the same isn't true when using memory operands instead.
2095 // Provide other assembly rr and rm forms to address this explicitly.
2096 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2097                        "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2098                        IIC_SSE_CVT_PD_RR>, VEX;
2099 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2100                          "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2101                          IIC_SSE_CVT_PD_RR>, VEX;
2102
2103 // XMM only
2104 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2105                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2106                         IIC_SSE_CVT_PD_RR>, VEX;
2107 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2108                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2109                         IIC_SSE_CVT_PD_RM>, VEX;
2110
2111 // YMM only
2112 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2113                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2114                         IIC_SSE_CVT_PD_RR>, VEX;
2115 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2116                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2117                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2118 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2119                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2120                      IIC_SSE_CVT_PD_RR>;
2121 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2122                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2123                      IIC_SSE_CVT_PD_RM>;
2124
2125
2126 let Predicates = [HasAVX] in {
2127   def : Pat<(int_x86_sse2_cvtpd2ps VR128:$src),
2128             (VCVTPD2PSrr VR128:$src)>;
2129   def : Pat<(int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)),
2130             (VCVTPD2PSXrm addr:$src)>;
2131 }
2132
2133 let Predicates = [HasSSE2] in {
2134   def : Pat<(int_x86_sse2_cvtpd2ps VR128:$src),
2135             (CVTPD2PSrr VR128:$src)>;
2136   def : Pat<(int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)),
2137             (CVTPD2PSrm addr:$src)>;
2138 }
2139
2140 // AVX 256-bit register conversion intrinsics
2141 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2142 // whenever possible to avoid declaring two versions of each one.
2143 let Predicates = [HasAVX] in {
2144   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2145             (VCVTDQ2PSYrr VR256:$src)>;
2146   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2147             (VCVTDQ2PSYrm addr:$src)>;
2148
2149   def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2150             (VCVTPD2PSYrr VR256:$src)>;
2151   def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2152             (VCVTPD2PSYrm addr:$src)>;
2153
2154   def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2155             (VCVTPS2DQYrr VR256:$src)>;
2156   def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2157             (VCVTPS2DQYrm addr:$src)>;
2158
2159   def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2160             (VCVTPS2PDYrr VR128:$src)>;
2161   def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2162             (VCVTPS2PDYrm addr:$src)>;
2163
2164   def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2165             (VCVTTPD2DQYrr VR256:$src)>;
2166   def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2167             (VCVTTPD2DQYrm addr:$src)>;
2168
2169   // Match fround and fextend for 128/256-bit conversions
2170   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2171             (VCVTPD2PSYrr VR256:$src)>;
2172   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2173             (VCVTPD2PSYrm addr:$src)>;
2174
2175   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2176             (VCVTPS2PDYrr VR128:$src)>;
2177   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2178             (VCVTPS2PDYrm addr:$src)>;
2179 }
2180
2181 //===----------------------------------------------------------------------===//
2182 // SSE 1 & 2 - Compare Instructions
2183 //===----------------------------------------------------------------------===//
2184
2185 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2186 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2187                             Operand CC, SDNode OpNode, ValueType VT,
2188                             PatFrag ld_frag, string asm, string asm_alt,
2189                             OpndItins itins> {
2190   def rr : SIi8<0xC2, MRMSrcReg,
2191                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2192                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2193                 itins.rr>;
2194   def rm : SIi8<0xC2, MRMSrcMem,
2195                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2196                 [(set RC:$dst, (OpNode (VT RC:$src1),
2197                                          (ld_frag addr:$src2), imm:$cc))],
2198                                          itins.rm>;
2199
2200   // Accept explicit immediate argument form instead of comparison code.
2201   let neverHasSideEffects = 1 in {
2202     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2203                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2204                       IIC_SSE_ALU_F32S_RR>;
2205     let mayLoad = 1 in
2206     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2207                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2208                       IIC_SSE_ALU_F32S_RM>;
2209   }
2210 }
2211
2212 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2213                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2214                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2215                  SSE_ALU_F32S>,
2216                  XS, VEX_4V, VEX_LIG;
2217 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2218                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2219                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2220                  SSE_ALU_F32S>, // same latency as 32 bit compare
2221                  XD, VEX_4V, VEX_LIG;
2222
2223 let Constraints = "$src1 = $dst" in {
2224   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2225                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2226                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2227                   XS;
2228   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2229                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2230                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2231                   SSE_ALU_F32S>, // same latency as 32 bit compare
2232                   XD;
2233 }
2234
2235 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2236                          Intrinsic Int, string asm, OpndItins itins> {
2237   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2238                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2239                         [(set VR128:$dst, (Int VR128:$src1,
2240                                                VR128:$src, imm:$cc))],
2241                                                itins.rr>;
2242   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2243                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2244                         [(set VR128:$dst, (Int VR128:$src1,
2245                                                (load addr:$src), imm:$cc))],
2246                                                itins.rm>;
2247 }
2248
2249 // Aliases to match intrinsics which expect XMM operand(s).
2250 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2251                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2252                      SSE_ALU_F32S>,
2253                      XS, VEX_4V;
2254 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2255                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2256                      SSE_ALU_F32S>, // same latency as f32
2257                      XD, VEX_4V;
2258 let Constraints = "$src1 = $dst" in {
2259   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2260                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2261                        SSE_ALU_F32S>, XS;
2262   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2263                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2264                        SSE_ALU_F32S>, // same latency as f32
2265                        XD;
2266 }
2267
2268
2269 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2270 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2271                             ValueType vt, X86MemOperand x86memop,
2272                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2273   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2274                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2275                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2276                      IIC_SSE_COMIS_RR, d>;
2277   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2278                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2279                      [(set EFLAGS, (OpNode (vt RC:$src1),
2280                                            (ld_frag addr:$src2)))],
2281                                            IIC_SSE_COMIS_RM, d>;
2282 }
2283
2284 let Defs = [EFLAGS] in {
2285   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2286                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2287   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2288                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2289                                   VEX_LIG;
2290   let Pattern = []<dag> in {
2291     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2292                                     "comiss", SSEPackedSingle>, TB, VEX,
2293                                     VEX_LIG;
2294     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2295                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2296                                     VEX_LIG;
2297   }
2298
2299   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2300                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2301   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2302                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2303
2304   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2305                             load, "comiss", SSEPackedSingle>, TB, VEX;
2306   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2307                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2308   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2309                                   "ucomiss", SSEPackedSingle>, TB;
2310   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2311                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2312
2313   let Pattern = []<dag> in {
2314     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2315                                     "comiss", SSEPackedSingle>, TB;
2316     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2317                                     "comisd", SSEPackedDouble>, TB, OpSize;
2318   }
2319
2320   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2321                               load, "ucomiss", SSEPackedSingle>, TB;
2322   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2323                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2324
2325   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2326                                   "comiss", SSEPackedSingle>, TB;
2327   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2328                                   "comisd", SSEPackedDouble>, TB, OpSize;
2329 } // Defs = [EFLAGS]
2330
2331 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2332 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2333                             Operand CC, Intrinsic Int, string asm,
2334                             string asm_alt, Domain d> {
2335   def rri : PIi8<0xC2, MRMSrcReg,
2336              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2337              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2338              IIC_SSE_CMPP_RR, d>;
2339   def rmi : PIi8<0xC2, MRMSrcMem,
2340              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2341              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2342              IIC_SSE_CMPP_RM, d>;
2343
2344   // Accept explicit immediate argument form instead of comparison code.
2345   let neverHasSideEffects = 1 in {
2346     def rri_alt : PIi8<0xC2, MRMSrcReg,
2347                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2348                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2349     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2350                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2351                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2352   }
2353 }
2354
2355 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2356                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2357                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2358                SSEPackedSingle>, TB, VEX_4V;
2359 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2360                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2361                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2362                SSEPackedDouble>, TB, OpSize, VEX_4V;
2363 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2364                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2365                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2366                SSEPackedSingle>, TB, VEX_4V;
2367 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2368                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2369                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2370                SSEPackedDouble>, TB, OpSize, VEX_4V;
2371 let Constraints = "$src1 = $dst" in {
2372   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2373                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2374                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2375                  SSEPackedSingle>, TB;
2376   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2377                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2378                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2379                  SSEPackedDouble>, TB, OpSize;
2380 }
2381
2382 let Predicates = [HasAVX] in {
2383 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2384           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2385 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2386           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2387 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2388           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2389 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2390           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2391
2392 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2393           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2394 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2395           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2396 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2397           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2398 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2399           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2400 }
2401
2402 let Predicates = [HasSSE1] in {
2403 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2404           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2405 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2406           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2407 }
2408
2409 let Predicates = [HasSSE2] in {
2410 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2411           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2412 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2413           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2414 }
2415
2416 //===----------------------------------------------------------------------===//
2417 // SSE 1 & 2 - Shuffle Instructions
2418 //===----------------------------------------------------------------------===//
2419
2420 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2421 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2422                          ValueType vt, string asm, PatFrag mem_frag,
2423                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2424   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2425                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2426                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2427                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2428   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2429     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2430                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2431                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2432                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2433 }
2434
2435 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2436            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2437            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2438 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2439            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2440            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2441 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2442            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2443            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2444 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2445            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2446            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2447
2448 let Constraints = "$src1 = $dst" in {
2449   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2450                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2451                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2452                     TB;
2453   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2454                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2455                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2456                     TB, OpSize;
2457 }
2458
2459 let Predicates = [HasAVX] in {
2460   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2461                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2462             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2463   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2464             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2465
2466   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2467                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2468             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2469   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2470             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2471
2472   // 256-bit patterns
2473   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2474             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2475   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2476                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2477             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2478
2479   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2480             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2481   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2482                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2483             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2484 }
2485
2486 let Predicates = [HasSSE1] in {
2487   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2488                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2489             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2490   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2491             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2492 }
2493
2494 let Predicates = [HasSSE2] in {
2495   // Generic SHUFPD patterns
2496   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2497                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2498             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2499   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2500             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2501 }
2502
2503 //===----------------------------------------------------------------------===//
2504 // SSE 1 & 2 - Unpack Instructions
2505 //===----------------------------------------------------------------------===//
2506
2507 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2508 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2509                                    PatFrag mem_frag, RegisterClass RC,
2510                                    X86MemOperand x86memop, string asm,
2511                                    Domain d> {
2512     def rr : PI<opc, MRMSrcReg,
2513                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2514                 asm, [(set RC:$dst,
2515                            (vt (OpNode RC:$src1, RC:$src2)))],
2516                            IIC_SSE_UNPCK, d>;
2517     def rm : PI<opc, MRMSrcMem,
2518                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2519                 asm, [(set RC:$dst,
2520                            (vt (OpNode RC:$src1,
2521                                        (mem_frag addr:$src2))))],
2522                                        IIC_SSE_UNPCK, d>;
2523 }
2524
2525 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2526       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2527                      SSEPackedSingle>, TB, VEX_4V;
2528 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2529       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2530                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2531 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2532       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2533                      SSEPackedSingle>, TB, VEX_4V;
2534 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2535       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2537
2538 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2539       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2540                      SSEPackedSingle>, TB, VEX_4V;
2541 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2542       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2543                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2544 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2545       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2546                      SSEPackedSingle>, TB, VEX_4V;
2547 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2548       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2549                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2550
2551 let Constraints = "$src1 = $dst" in {
2552   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2553         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2554                        SSEPackedSingle>, TB;
2555   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2556         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2557                        SSEPackedDouble>, TB, OpSize;
2558   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2559         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2560                        SSEPackedSingle>, TB;
2561   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2562         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2563                        SSEPackedDouble>, TB, OpSize;
2564 } // Constraints = "$src1 = $dst"
2565
2566 let Predicates = [HasAVX], AddedComplexity = 1 in {
2567   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2568   // problem is during lowering, where it's not possible to recognize the load
2569   // fold cause it has two uses through a bitcast. One use disappears at isel
2570   // time and the fold opportunity reappears.
2571   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2572             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2573 }
2574
2575 let Predicates = [HasSSE2] in {
2576   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2577   // problem is during lowering, where it's not possible to recognize the load
2578   // fold cause it has two uses through a bitcast. One use disappears at isel
2579   // time and the fold opportunity reappears.
2580   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2581             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2582 }
2583
2584 //===----------------------------------------------------------------------===//
2585 // SSE 1 & 2 - Extract Floating-Point Sign mask
2586 //===----------------------------------------------------------------------===//
2587
2588 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2589 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2590                                 Domain d> {
2591   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2592                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2593                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2594   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2595                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2596                 IIC_SSE_MOVMSK, d>, REX_W;
2597 }
2598
2599 let Predicates = [HasAVX] in {
2600   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2601                                         "movmskps", SSEPackedSingle>, TB, VEX;
2602   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2603                                         "movmskpd", SSEPackedDouble>, TB,
2604                                         OpSize, VEX;
2605   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2606                                         "movmskps", SSEPackedSingle>, TB, VEX;
2607   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2608                                         "movmskpd", SSEPackedDouble>, TB,
2609                                         OpSize, VEX;
2610
2611   def : Pat<(i32 (X86fgetsign FR32:$src)),
2612             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2613                                           sub_ss))>;
2614   def : Pat<(i64 (X86fgetsign FR32:$src)),
2615             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2616                                           sub_ss))>;
2617   def : Pat<(i32 (X86fgetsign FR64:$src)),
2618             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2619                                           sub_sd))>;
2620   def : Pat<(i64 (X86fgetsign FR64:$src)),
2621             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2622                                           sub_sd))>;
2623
2624   // Assembler Only
2625   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2626              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2627              SSEPackedSingle>, TB, VEX;
2628   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2629              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2630              SSEPackedDouble>, TB,
2631              OpSize, VEX;
2632   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2633              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2634              SSEPackedSingle>, TB, VEX;
2635   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2636              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2637              SSEPackedDouble>, TB,
2638              OpSize, VEX;
2639 }
2640
2641 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2642                                      SSEPackedSingle>, TB;
2643 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2644                                      SSEPackedDouble>, TB, OpSize;
2645
2646 def : Pat<(i32 (X86fgetsign FR32:$src)),
2647           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2648                                        sub_ss))>, Requires<[HasSSE1]>;
2649 def : Pat<(i64 (X86fgetsign FR32:$src)),
2650           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2651                                        sub_ss))>, Requires<[HasSSE1]>;
2652 def : Pat<(i32 (X86fgetsign FR64:$src)),
2653           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2654                                        sub_sd))>, Requires<[HasSSE2]>;
2655 def : Pat<(i64 (X86fgetsign FR64:$src)),
2656           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2657                                        sub_sd))>, Requires<[HasSSE2]>;
2658
2659 //===---------------------------------------------------------------------===//
2660 // SSE2 - Packed Integer Logical Instructions
2661 //===---------------------------------------------------------------------===//
2662
2663 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2664
2665 /// PDI_binop_rm - Simple SSE2 binary operator.
2666 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2667                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2668                         X86MemOperand x86memop,
2669                         OpndItins itins,
2670                         bit IsCommutable = 0,
2671                         bit Is2Addr = 1> {
2672   let isCommutable = IsCommutable in
2673   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2674        (ins RC:$src1, RC:$src2),
2675        !if(Is2Addr,
2676            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2677            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2678        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2679   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2680        (ins RC:$src1, x86memop:$src2),
2681        !if(Is2Addr,
2682            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2683            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2684        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2685                                      (bitconvert (memop_frag addr:$src2)))))],
2686                                      itins.rm>;
2687 }
2688 } // ExeDomain = SSEPackedInt
2689
2690 // These are ordered here for pattern ordering requirements with the fp versions
2691
2692 let Predicates = [HasAVX] in {
2693 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2694                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2695 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2696                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2697 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2698                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2699 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2700                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2701 }
2702
2703 let Constraints = "$src1 = $dst" in {
2704 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2705                          i128mem, SSE_BIT_ITINS_P, 1>;
2706 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2707                          i128mem, SSE_BIT_ITINS_P, 1>;
2708 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2709                          i128mem, SSE_BIT_ITINS_P, 1>;
2710 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2711                           i128mem, SSE_BIT_ITINS_P, 0>;
2712 } // Constraints = "$src1 = $dst"
2713
2714 let Predicates = [HasAVX2] in {
2715 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2716                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2717 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2718                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2719 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2720                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2721 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2722                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2723 }
2724
2725 //===----------------------------------------------------------------------===//
2726 // SSE 1 & 2 - Logical Instructions
2727 //===----------------------------------------------------------------------===//
2728
2729 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2730 ///
2731 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2732                                        SDNode OpNode, OpndItins itins> {
2733   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2734               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2735               TB, VEX_4V;
2736
2737   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2738         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2739         TB, OpSize, VEX_4V;
2740
2741   let Constraints = "$src1 = $dst" in {
2742     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2743                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2744                 TB;
2745
2746     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2747                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2748                 TB, OpSize;
2749   }
2750 }
2751
2752 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2753 let mayLoad = 0 in {
2754   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2755                 SSE_BIT_ITINS_P>;
2756   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2757                 SSE_BIT_ITINS_P>;
2758   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2759                 SSE_BIT_ITINS_P>;
2760 }
2761
2762 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2763   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2764                 SSE_BIT_ITINS_P>;
2765
2766 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2767 ///
2768 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2769                                    SDNode OpNode> {
2770   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2771   // are all promoted to v2i64, and the patterns are covered by the int
2772   // version. This is needed in SSE only, because v2i64 isn't supported on
2773   // SSE1, but only on SSE2.
2774   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2775        !strconcat(OpcodeStr, "ps"), f128mem, [],
2776        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2777                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2778
2779   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2780        !strconcat(OpcodeStr, "pd"), f128mem,
2781        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2782                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2783        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2784                                  (memopv2i64 addr:$src2)))], 0>,
2785                                                  TB, OpSize, VEX_4V;
2786   let Constraints = "$src1 = $dst" in {
2787     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2788          !strconcat(OpcodeStr, "ps"), f128mem,
2789          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2790          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2791                                    (memopv2i64 addr:$src2)))]>, TB;
2792
2793     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2794          !strconcat(OpcodeStr, "pd"), f128mem,
2795          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2796                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2797          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2798                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2799   }
2800 }
2801
2802 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2803 ///
2804 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2805                                      SDNode OpNode> {
2806     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2807           !strconcat(OpcodeStr, "ps"), f256mem,
2808           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2809           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2810                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2811
2812     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2813           !strconcat(OpcodeStr, "pd"), f256mem,
2814           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2815                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2816           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2817                                     (memopv4i64 addr:$src2)))], 0>,
2818                                     TB, OpSize, VEX_4V;
2819 }
2820
2821 // AVX 256-bit packed logical ops forms
2822 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2823 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2824 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2825 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2826
2827 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2828 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2829 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2830 let isCommutable = 0 in
2831   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2832
2833 //===----------------------------------------------------------------------===//
2834 // SSE 1 & 2 - Arithmetic Instructions
2835 //===----------------------------------------------------------------------===//
2836
2837 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2838 /// vector forms.
2839 ///
2840 /// In addition, we also have a special variant of the scalar form here to
2841 /// represent the associated intrinsic operation.  This form is unlike the
2842 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2843 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2844 ///
2845 /// These three forms can each be reg+reg or reg+mem.
2846 ///
2847
2848 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2849 /// classes below
2850 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2851                                   SizeItins itins,
2852                                   bit Is2Addr = 1> {
2853   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2854                             OpNode, FR32, f32mem,
2855                             itins.s, Is2Addr>, XS;
2856   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2857                             OpNode, FR64, f64mem,
2858                             itins.d, Is2Addr>, XD;
2859 }
2860
2861 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2862                                    SizeItins itins,
2863                                    bit Is2Addr = 1> {
2864   let mayLoad = 0 in {
2865   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2866               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2867               TB;
2868   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2869               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2870               TB, OpSize;
2871   }
2872 }
2873
2874 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2875                                     SDNode OpNode,
2876                                     SizeItins itins> {
2877   let mayLoad = 0 in {
2878     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2879                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2880                 TB;
2881     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2882                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2883                 TB, OpSize;
2884   }
2885 }
2886
2887 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2888                                       SizeItins itins,
2889                                       bit Is2Addr = 1> {
2890   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2891      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2892      itins.s, Is2Addr>, XS;
2893   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2894      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2895      itins.d, Is2Addr>, XD;
2896 }
2897
2898 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2899                                       SizeItins itins,
2900                                       bit Is2Addr = 1> {
2901   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2902      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2903                               SSEPackedSingle, itins.s, Is2Addr>,
2904                               TB;
2905
2906   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2907      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2908                               SSEPackedDouble, itins.d, Is2Addr>,
2909                               TB, OpSize;
2910 }
2911
2912 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2913                                         SizeItins itins> {
2914   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2915      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2916       SSEPackedSingle, itins.s, 0>, TB;
2917
2918   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2919      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2920       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2921 }
2922
2923 // Binary Arithmetic instructions
2924 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2925             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2926               VEX_4V, VEX_LIG;
2927 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2928             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2929               VEX_4V;
2930 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2931             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2932               VEX_4V, VEX_LIG;
2933 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2934             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2935               VEX_4V;
2936
2937 let isCommutable = 0 in {
2938   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2939               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2940                 VEX_4V, VEX_LIG;
2941   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2942               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2943   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2944               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2945                 VEX_4V, VEX_LIG;
2946   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2947               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2948                 VEX_4V;
2949   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2950               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2951                 VEX_4V, VEX_LIG;
2952   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2953               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2954               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2955               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2956                 VEX_4V;
2957   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2958               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2959                 VEX_4V, VEX_LIG;
2960   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2961               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2962               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2963               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2964                 VEX_4V;
2965 }
2966
2967 let Constraints = "$src1 = $dst" in {
2968   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2969              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2970              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2971   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2972              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2973              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2974
2975   let isCommutable = 0 in {
2976     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2977                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2978                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2979     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2980                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2981                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2982     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2983                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2984                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2985                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2986     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2987                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2988                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2989                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2990   }
2991 }
2992
2993 /// Unop Arithmetic
2994 /// In addition, we also have a special variant of the scalar form here to
2995 /// represent the associated intrinsic operation.  This form is unlike the
2996 /// plain scalar form, in that it takes an entire vector (instead of a
2997 /// scalar) and leaves the top elements undefined.
2998 ///
2999 /// And, we have a special variant form for a full-vector intrinsic form.
3000
3001 def SSE_SQRTP : OpndItins<
3002   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
3003 >;
3004
3005 def SSE_SQRTS : OpndItins<
3006   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
3007 >;
3008
3009 def SSE_RCPP : OpndItins<
3010   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3011 >;
3012
3013 def SSE_RCPS : OpndItins<
3014   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3015 >;
3016
3017 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3018 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3019                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3020   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3021                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3022                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3023   // For scalar unary operations, fold a load into the operation
3024   // only in OptForSize mode. It eliminates an instruction, but it also
3025   // eliminates a whole-register clobber (the load), so it introduces a
3026   // partial register update condition.
3027   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3028                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3029                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3030             Requires<[HasSSE1, OptForSize]>;
3031   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3032                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3033                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3034   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3035                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3036                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3037 }
3038
3039 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3040 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3041   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3042                 !strconcat(OpcodeStr,
3043                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3044   let mayLoad = 1 in
3045   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3046                 !strconcat(OpcodeStr,
3047                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3048   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3049                 (ins VR128:$src1, ssmem:$src2),
3050                 !strconcat(OpcodeStr,
3051                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3052 }
3053
3054 /// sse1_fp_unop_p - SSE1 unops in packed form.
3055 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3056                           OpndItins itins> {
3057   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3058               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3059               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3060   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3061                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3062                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3063 }
3064
3065 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3066 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3067                             OpndItins itins> {
3068   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3069               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3070               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3071               itins.rr>;
3072   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3073                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3074                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3075                 itins.rm>;
3076 }
3077
3078 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3079 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3080                               Intrinsic V4F32Int, OpndItins itins> {
3081   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3082                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3083                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3084                     itins.rr>;
3085   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3086                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3087                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3088                     itins.rm>;
3089 }
3090
3091 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3092 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3093                                 Intrinsic V4F32Int, OpndItins itins> {
3094   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3095                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3096                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3097                     itins.rr>;
3098   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3099                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3100                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3101                     itins.rm>;
3102 }
3103
3104 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3105 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3106                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3107   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3108                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3109                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3110   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3111   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3112                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3113                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3114             Requires<[HasSSE2, OptForSize]>;
3115   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3116                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3117                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3118   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3119                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3120                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3121 }
3122
3123 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3124 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3125   let neverHasSideEffects = 1 in {
3126   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3127                !strconcat(OpcodeStr,
3128                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3129   let mayLoad = 1 in
3130   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3131                !strconcat(OpcodeStr,
3132                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3133   }
3134   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3135                (ins VR128:$src1, sdmem:$src2),
3136                !strconcat(OpcodeStr,
3137                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3138 }
3139
3140 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3141 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3142                           SDNode OpNode, OpndItins itins> {
3143   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3144               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3145               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3146   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3147                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3148                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3149 }
3150
3151 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3152 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3153                           OpndItins itins> {
3154   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3155               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3156               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3157               itins.rr>;
3158   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3159                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3160                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3161                 itins.rm>;
3162 }
3163
3164 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3165 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3166                               Intrinsic V2F64Int, OpndItins itins> {
3167   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3168                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3169                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3170                     itins.rr>;
3171   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3172                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3173                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3174                     itins.rm>;
3175 }
3176
3177 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3178 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3179                                 Intrinsic V2F64Int, OpndItins itins> {
3180   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3181                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3182                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3183                     itins.rr>;
3184   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3185                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3186                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3187                     itins.rm>;
3188 }
3189
3190 let Predicates = [HasAVX] in {
3191   // Square root.
3192   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3193                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3194
3195   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3196                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3197                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3198                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3199                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3200                                    SSE_SQRTP>,
3201                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3202                                     SSE_SQRTP>,
3203                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3204                                     SSE_SQRTP>,
3205                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3206                                     SSE_SQRTP>,
3207                 VEX;
3208
3209   // Reciprocal approximations. Note that these typically require refinement
3210   // in order to obtain suitable precision.
3211   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3212   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3213                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3214                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3215                                     SSE_SQRTP>,
3216                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3217                                     SSE_SQRTP>, VEX;
3218
3219   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3220   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3221                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3222                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3223                                     SSE_RCPP>,
3224                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3225                                     SSE_RCPP>, VEX;
3226 }
3227
3228 let AddedComplexity = 1 in {
3229 def : Pat<(f32 (fsqrt FR32:$src)),
3230           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3231 def : Pat<(f32 (fsqrt (load addr:$src))),
3232           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3233           Requires<[HasAVX, OptForSize]>;
3234 def : Pat<(f64 (fsqrt FR64:$src)),
3235           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3236 def : Pat<(f64 (fsqrt (load addr:$src))),
3237           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3238           Requires<[HasAVX, OptForSize]>;
3239
3240 def : Pat<(f32 (X86frsqrt FR32:$src)),
3241           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3242 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3243           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3244           Requires<[HasAVX, OptForSize]>;
3245
3246 def : Pat<(f32 (X86frcp FR32:$src)),
3247           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3248 def : Pat<(f32 (X86frcp (load addr:$src))),
3249           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3250           Requires<[HasAVX, OptForSize]>;
3251 }
3252
3253 let Predicates = [HasAVX], AddedComplexity = 1 in {
3254   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3255             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3256                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3257                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3258                 sub_ss)>;
3259   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3260             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3261
3262   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3263             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3264                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3265                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3266                 sub_sd)>;
3267   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3268             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3269
3270   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3271             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3272                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3273                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3274                 sub_ss)>;
3275   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3276             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3277
3278   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3279             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3280                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3281                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3282                 sub_ss)>;
3283   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3284             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3285 }
3286
3287 // Square root.
3288 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3289                             SSE_SQRTS>,
3290              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3291              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3292              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3293                             SSE_SQRTS>,
3294              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3295              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3296
3297 // Reciprocal approximations. Note that these typically require refinement
3298 // in order to obtain suitable precision.
3299 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3300                             SSE_SQRTS>,
3301              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3302              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3303                             SSE_SQRTS>;
3304 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3305                             SSE_RCPS>,
3306              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3307              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3308
3309 // There is no f64 version of the reciprocal approximation instructions.
3310
3311 //===----------------------------------------------------------------------===//
3312 // SSE 1 & 2 - Non-temporal stores
3313 //===----------------------------------------------------------------------===//
3314
3315 let AddedComplexity = 400 in { // Prefer non-temporal versions
3316   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3317                        (ins f128mem:$dst, VR128:$src),
3318                        "movntps\t{$src, $dst|$dst, $src}",
3319                        [(alignednontemporalstore (v4f32 VR128:$src),
3320                                                  addr:$dst)],
3321                                                  IIC_SSE_MOVNT>, VEX;
3322   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3323                        (ins f128mem:$dst, VR128:$src),
3324                        "movntpd\t{$src, $dst|$dst, $src}",
3325                        [(alignednontemporalstore (v2f64 VR128:$src),
3326                                                  addr:$dst)],
3327                                                  IIC_SSE_MOVNT>, VEX;
3328
3329   let ExeDomain = SSEPackedInt in
3330   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3331                            (ins f128mem:$dst, VR128:$src),
3332                            "movntdq\t{$src, $dst|$dst, $src}",
3333                            [(alignednontemporalstore (v2i64 VR128:$src),
3334                                                      addr:$dst)],
3335                                                      IIC_SSE_MOVNT>, VEX;
3336
3337   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3338             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3339
3340   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3341                        (ins f256mem:$dst, VR256:$src),
3342                        "movntps\t{$src, $dst|$dst, $src}",
3343                        [(alignednontemporalstore (v8f32 VR256:$src),
3344                                                  addr:$dst)],
3345                                                  IIC_SSE_MOVNT>, VEX;
3346   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3347                        (ins f256mem:$dst, VR256:$src),
3348                        "movntpd\t{$src, $dst|$dst, $src}",
3349                        [(alignednontemporalstore (v4f64 VR256:$src),
3350                                                  addr:$dst)],
3351                                                  IIC_SSE_MOVNT>, VEX;
3352   let ExeDomain = SSEPackedInt in
3353   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3354                       (ins f256mem:$dst, VR256:$src),
3355                       "movntdq\t{$src, $dst|$dst, $src}",
3356                       [(alignednontemporalstore (v4i64 VR256:$src),
3357                                                 addr:$dst)],
3358                                                 IIC_SSE_MOVNT>, VEX;
3359 }
3360
3361 let AddedComplexity = 400 in { // Prefer non-temporal versions
3362 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3363                     "movntps\t{$src, $dst|$dst, $src}",
3364                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3365                     IIC_SSE_MOVNT>;
3366 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3367                     "movntpd\t{$src, $dst|$dst, $src}",
3368                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3369                     IIC_SSE_MOVNT>;
3370
3371 let ExeDomain = SSEPackedInt in
3372 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3373                     "movntdq\t{$src, $dst|$dst, $src}",
3374                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3375                     IIC_SSE_MOVNT>;
3376
3377 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3378           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3379
3380 // There is no AVX form for instructions below this point
3381 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3382                  "movnti{l}\t{$src, $dst|$dst, $src}",
3383                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3384                  IIC_SSE_MOVNT>,
3385                TB, Requires<[HasSSE2]>;
3386 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3387                      "movnti{q}\t{$src, $dst|$dst, $src}",
3388                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3389                      IIC_SSE_MOVNT>,
3390                   TB, Requires<[HasSSE2]>;
3391 }
3392
3393 //===----------------------------------------------------------------------===//
3394 // SSE 1 & 2 - Prefetch and memory fence
3395 //===----------------------------------------------------------------------===//
3396
3397 // Prefetch intrinsic.
3398 let Predicates = [HasSSE1] in {
3399 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3400     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3401     IIC_SSE_PREFETCH>, TB;
3402 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3403     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3404     IIC_SSE_PREFETCH>, TB;
3405 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3406     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3407     IIC_SSE_PREFETCH>, TB;
3408 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3409     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3410     IIC_SSE_PREFETCH>, TB;
3411 }
3412
3413 // Flush cache
3414 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3415                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3416                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3417
3418 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3419 // was introduced with SSE2, it's backward compatible.
3420 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3421
3422 // Load, store, and memory fence
3423 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3424                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3425                TB, Requires<[HasSSE1]>;
3426 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3427                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3428                TB, Requires<[HasSSE2]>;
3429 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3430                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3431                TB, Requires<[HasSSE2]>;
3432
3433 def : Pat<(X86SFence), (SFENCE)>;
3434 def : Pat<(X86LFence), (LFENCE)>;
3435 def : Pat<(X86MFence), (MFENCE)>;
3436
3437 //===----------------------------------------------------------------------===//
3438 // SSE 1 & 2 - Load/Store XCSR register
3439 //===----------------------------------------------------------------------===//
3440
3441 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3442                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3443                   IIC_SSE_LDMXCSR>, VEX;
3444 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3445                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3446                   IIC_SSE_STMXCSR>, VEX;
3447
3448 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3449                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3450                   IIC_SSE_LDMXCSR>;
3451 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3452                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3453                   IIC_SSE_STMXCSR>;
3454
3455 //===---------------------------------------------------------------------===//
3456 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3457 //===---------------------------------------------------------------------===//
3458
3459 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3460
3461 let neverHasSideEffects = 1 in {
3462 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3463                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3464                     VEX;
3465 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3466                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3467                     VEX;
3468 }
3469 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3470                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3471                     VEX;
3472 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3473                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3474                     VEX;
3475
3476 // For Disassembler
3477 let isCodeGenOnly = 1 in {
3478 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3479                         "movdqa\t{$src, $dst|$dst, $src}", [],
3480                         IIC_SSE_MOVA_P_RR>,
3481                         VEX;
3482 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3483                         "movdqa\t{$src, $dst|$dst, $src}", [],
3484                         IIC_SSE_MOVA_P_RR>,
3485                         VEX;
3486 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3487                         "movdqu\t{$src, $dst|$dst, $src}", [],
3488                         IIC_SSE_MOVU_P_RR>,
3489                         VEX;
3490 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3491                         "movdqu\t{$src, $dst|$dst, $src}", [],
3492                         IIC_SSE_MOVU_P_RR>,
3493                         VEX;
3494 }
3495
3496 let canFoldAsLoad = 1, mayLoad = 1 in {
3497 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3498                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3499                    VEX;
3500 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3501                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3502                    VEX;
3503 let Predicates = [HasAVX] in {
3504   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3505                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3506                     XS, VEX;
3507   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3508                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3509                     XS, VEX;
3510 }
3511 }
3512
3513 let mayStore = 1 in {
3514 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3515                      (ins i128mem:$dst, VR128:$src),
3516                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3517                      VEX;
3518 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3519                      (ins i256mem:$dst, VR256:$src),
3520                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3521                      VEX;
3522 let Predicates = [HasAVX] in {
3523 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3524                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3525                   XS, VEX;
3526 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3527                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3528                   XS, VEX;
3529 }
3530 }
3531
3532 let neverHasSideEffects = 1 in
3533 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3534                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3535
3536 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3537                    "movdqu\t{$src, $dst|$dst, $src}",
3538                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3539
3540 // For Disassembler
3541 let isCodeGenOnly = 1 in {
3542 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3543                        "movdqa\t{$src, $dst|$dst, $src}", [],
3544                        IIC_SSE_MOVA_P_RR>;
3545
3546 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3547                        "movdqu\t{$src, $dst|$dst, $src}",
3548                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3549 }
3550
3551 let canFoldAsLoad = 1, mayLoad = 1 in {
3552 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3553                    "movdqa\t{$src, $dst|$dst, $src}",
3554                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3555                    IIC_SSE_MOVA_P_RM>;
3556 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3557                    "movdqu\t{$src, $dst|$dst, $src}",
3558                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3559                    IIC_SSE_MOVU_P_RM>,
3560                  XS, Requires<[HasSSE2]>;
3561 }
3562
3563 let mayStore = 1 in {
3564 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3565                    "movdqa\t{$src, $dst|$dst, $src}",
3566                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3567                    IIC_SSE_MOVA_P_MR>;
3568 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3569                    "movdqu\t{$src, $dst|$dst, $src}",
3570                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3571                    IIC_SSE_MOVU_P_MR>,
3572                  XS, Requires<[HasSSE2]>;
3573 }
3574
3575 // Intrinsic forms of MOVDQU load and store
3576 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3577                        "vmovdqu\t{$src, $dst|$dst, $src}",
3578                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3579                        IIC_SSE_MOVU_P_MR>,
3580                      XS, VEX, Requires<[HasAVX]>;
3581
3582 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3583                        "movdqu\t{$src, $dst|$dst, $src}",
3584                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3585                        IIC_SSE_MOVU_P_MR>,
3586                      XS, Requires<[HasSSE2]>;
3587
3588 } // ExeDomain = SSEPackedInt
3589
3590 let Predicates = [HasAVX] in {
3591   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3592             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3593 }
3594
3595 //===---------------------------------------------------------------------===//
3596 // SSE2 - Packed Integer Arithmetic Instructions
3597 //===---------------------------------------------------------------------===//
3598
3599 def SSE_PMADD : OpndItins<
3600   IIC_SSE_PMADD, IIC_SSE_PMADD
3601 >;
3602
3603 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3604
3605 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3606                             RegisterClass RC, PatFrag memop_frag,
3607                             X86MemOperand x86memop,
3608                             OpndItins itins,
3609                             bit IsCommutable = 0,
3610                             bit Is2Addr = 1> {
3611   let isCommutable = IsCommutable in
3612   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3613        (ins RC:$src1, RC:$src2),
3614        !if(Is2Addr,
3615            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3616            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3617        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3618   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3619        (ins RC:$src1, x86memop:$src2),
3620        !if(Is2Addr,
3621            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3622            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3623        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3624        itins.rm>;
3625 }
3626
3627 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3628                          string OpcodeStr, SDNode OpNode,
3629                          SDNode OpNode2, RegisterClass RC,
3630                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3631                          ShiftOpndItins itins,
3632                          bit Is2Addr = 1> {
3633   // src2 is always 128-bit
3634   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3635        (ins RC:$src1, VR128:$src2),
3636        !if(Is2Addr,
3637            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3638            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3639        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3640         itins.rr>;
3641   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3642        (ins RC:$src1, i128mem:$src2),
3643        !if(Is2Addr,
3644            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3645            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3646        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3647                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3648   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3649        (ins RC:$src1, i32i8imm:$src2),
3650        !if(Is2Addr,
3651            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3652            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3653        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3654 }
3655
3656 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3657 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3658                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3659                          PatFrag memop_frag, X86MemOperand x86memop,
3660                          OpndItins itins,
3661                          bit IsCommutable = 0, bit Is2Addr = 1> {
3662   let isCommutable = IsCommutable in
3663   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3664        (ins RC:$src1, RC:$src2),
3665        !if(Is2Addr,
3666            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3667            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3668        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3669   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3670        (ins RC:$src1, x86memop:$src2),
3671        !if(Is2Addr,
3672            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3673            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3674        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3675                                      (bitconvert (memop_frag addr:$src2)))))]>;
3676 }
3677 } // ExeDomain = SSEPackedInt
3678
3679 // 128-bit Integer Arithmetic
3680
3681 let Predicates = [HasAVX] in {
3682 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3683                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3684                             VEX_4V;
3685 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3686                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3687 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3688                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3689 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3690                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3691 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3692                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3693 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3694                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3695 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3696                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3697 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3698                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3699 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3700                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3701 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3702                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3703                               VEX_4V;
3704
3705 // Intrinsic forms
3706 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3707                                  VR128, memopv2i64, i128mem,
3708                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3709 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3710                                  VR128, memopv2i64, i128mem,
3711                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3712 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3713                                  VR128, memopv2i64, i128mem,
3714                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3715 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3716                                  VR128, memopv2i64, i128mem,
3717                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3718 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3719                                  VR128, memopv2i64, i128mem,
3720                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3721 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3722                                  VR128, memopv2i64, i128mem,
3723                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3724 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3725                                  VR128, memopv2i64, i128mem,
3726                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3727 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3728                                  VR128, memopv2i64, i128mem,
3729                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3730 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3731                                  VR128, memopv2i64, i128mem,
3732                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3733 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3734                                  VR128, memopv2i64, i128mem,
3735                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3736 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3737                                  VR128, memopv2i64, i128mem,
3738                                  SSE_PMADD, 1, 0>, VEX_4V;
3739 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3740                                  VR128, memopv2i64, i128mem,
3741                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3742 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3743                                  VR128, memopv2i64, i128mem,
3744                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3745 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3746                                  VR128, memopv2i64, i128mem,
3747                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3748 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3749                                  VR128, memopv2i64, i128mem,
3750                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3751 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3752                                  VR128, memopv2i64, i128mem,
3753                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3754 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3755                                  VR128, memopv2i64, i128mem,
3756                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3757 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3758                                  VR128, memopv2i64, i128mem,
3759                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3760 }
3761
3762 let Predicates = [HasAVX2] in {
3763 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3764                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3765 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3766                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3767 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3768                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3769 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3770                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3771 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3772                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3773 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3774                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3775 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3776                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3777 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3778                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3779 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3780                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3781 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3782                                VR256, memopv4i64, i256mem,
3783                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3784
3785 // Intrinsic forms
3786 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3787                                   VR256, memopv4i64, i256mem,
3788                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3789 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3790                                   VR256, memopv4i64, i256mem,
3791                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3792 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3793                                   VR256, memopv4i64, i256mem,
3794                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3795 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3796                                   VR256, memopv4i64, i256mem,
3797                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3798 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3799                                   VR256, memopv4i64, i256mem,
3800                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3801 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3802                                   VR256, memopv4i64, i256mem,
3803                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3804 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3805                                   VR256, memopv4i64, i256mem,
3806                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3807 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3808                                   VR256, memopv4i64, i256mem,
3809                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3810 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3811                                   VR256, memopv4i64, i256mem,
3812                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3813 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3814                                   VR256, memopv4i64, i256mem,
3815                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3816 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3817                                   VR256, memopv4i64, i256mem,
3818                                   SSE_PMADD, 1, 0>, VEX_4V;
3819 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3820                                   VR256, memopv4i64, i256mem,
3821                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3822 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3823                                   VR256, memopv4i64, i256mem,
3824                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3825 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3826                                   VR256, memopv4i64, i256mem,
3827                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3828 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3829                                   VR256, memopv4i64, i256mem,
3830                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3831 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3832                                   VR256, memopv4i64, i256mem,
3833                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3834 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3835                                   VR256, memopv4i64, i256mem,
3836                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3837 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3838                                   VR256, memopv4i64, i256mem,
3839                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3840 }
3841
3842 let Constraints = "$src1 = $dst" in {
3843 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3844                            i128mem, SSE_INTALU_ITINS_P, 1>;
3845 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3846                            i128mem, SSE_INTALU_ITINS_P, 1>;
3847 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3848                            i128mem, SSE_INTALU_ITINS_P, 1>;
3849 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3850                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3851 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3852                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3853 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3854                           i128mem, SSE_INTALU_ITINS_P>;
3855 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3856                           i128mem, SSE_INTALU_ITINS_P>;
3857 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3858                           i128mem, SSE_INTALU_ITINS_P>;
3859 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3860                           i128mem, SSE_INTALUQ_ITINS_P>;
3861 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3862                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3863
3864 // Intrinsic forms
3865 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3866                                 VR128, memopv2i64, i128mem,
3867                                 SSE_INTALU_ITINS_P>;
3868 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3869                                 VR128, memopv2i64, i128mem,
3870                                 SSE_INTALU_ITINS_P>;
3871 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3872                                 VR128, memopv2i64, i128mem,
3873                                 SSE_INTALU_ITINS_P>;
3874 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3875                                 VR128, memopv2i64, i128mem,
3876                                 SSE_INTALU_ITINS_P>;
3877 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3878                                 VR128, memopv2i64, i128mem,
3879                                 SSE_INTALU_ITINS_P, 1>;
3880 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3881                                 VR128, memopv2i64, i128mem,
3882                                 SSE_INTALU_ITINS_P, 1>;
3883 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3884                                 VR128, memopv2i64, i128mem,
3885                                 SSE_INTALU_ITINS_P, 1>;
3886 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3887                                 VR128, memopv2i64, i128mem,
3888                                 SSE_INTALU_ITINS_P, 1>;
3889 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3890                                 VR128, memopv2i64, i128mem,
3891                                 SSE_INTMUL_ITINS_P, 1>;
3892 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3893                                 VR128, memopv2i64, i128mem,
3894                                 SSE_INTMUL_ITINS_P, 1>;
3895 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3896                                 VR128, memopv2i64, i128mem,
3897                                 SSE_PMADD, 1>;
3898 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3899                                 VR128, memopv2i64, i128mem,
3900                                 SSE_INTALU_ITINS_P, 1>;
3901 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3902                                 VR128, memopv2i64, i128mem,
3903                                 SSE_INTALU_ITINS_P, 1>;
3904 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3905                                 VR128, memopv2i64, i128mem,
3906                                 SSE_INTALU_ITINS_P, 1>;
3907 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3908                                 VR128, memopv2i64, i128mem,
3909                                 SSE_INTALU_ITINS_P, 1>;
3910 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3911                                 VR128, memopv2i64, i128mem,
3912                                 SSE_INTALU_ITINS_P, 1>;
3913 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3914                                 VR128, memopv2i64, i128mem,
3915                                 SSE_INTALU_ITINS_P, 1>;
3916 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3917                                 VR128, memopv2i64, i128mem,
3918                                 SSE_INTALU_ITINS_P, 1>;
3919
3920 } // Constraints = "$src1 = $dst"
3921
3922 //===---------------------------------------------------------------------===//
3923 // SSE2 - Packed Integer Logical Instructions
3924 //===---------------------------------------------------------------------===//
3925
3926 let Predicates = [HasAVX] in {
3927 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3928                             VR128, v8i16, v8i16, bc_v8i16,
3929                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3930 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3931                             VR128, v4i32, v4i32, bc_v4i32,
3932                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3933 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3934                             VR128, v2i64, v2i64, bc_v2i64,
3935                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3936
3937 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3938                             VR128, v8i16, v8i16, bc_v8i16,
3939                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3940 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3941                             VR128, v4i32, v4i32, bc_v4i32,
3942                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3943 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3944                             VR128, v2i64, v2i64, bc_v2i64,
3945                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3946
3947 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3948                             VR128, v8i16, v8i16, bc_v8i16,
3949                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3950 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3951                             VR128, v4i32, v4i32, bc_v4i32,
3952                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3953
3954 let ExeDomain = SSEPackedInt in {
3955   // 128-bit logical shifts.
3956   def VPSLLDQri : PDIi8<0x73, MRM7r,
3957                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3958                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3959                     [(set VR128:$dst,
3960                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3961                     VEX_4V;
3962   def VPSRLDQri : PDIi8<0x73, MRM3r,
3963                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3964                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3965                     [(set VR128:$dst,
3966                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3967                     VEX_4V;
3968   // PSRADQri doesn't exist in SSE[1-3].
3969 }
3970 } // Predicates = [HasAVX]
3971
3972 let Predicates = [HasAVX2] in {
3973 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3974                              VR256, v16i16, v8i16, bc_v8i16,
3975                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3976 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3977                              VR256, v8i32, v4i32, bc_v4i32,
3978                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3979 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3980                              VR256, v4i64, v2i64, bc_v2i64,
3981                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3982
3983 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3984                              VR256, v16i16, v8i16, bc_v8i16,
3985                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3986 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3987                              VR256, v8i32, v4i32, bc_v4i32,
3988                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3989 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3990                              VR256, v4i64, v2i64, bc_v2i64,
3991                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3992
3993 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3994                              VR256, v16i16, v8i16, bc_v8i16,
3995                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3996 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3997                              VR256, v8i32, v4i32, bc_v4i32,
3998                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3999
4000 let ExeDomain = SSEPackedInt in {
4001   // 256-bit logical shifts.
4002   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4003                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4004                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4005                     [(set VR256:$dst,
4006                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4007                     VEX_4V;
4008   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4009                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4010                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4011                     [(set VR256:$dst,
4012                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4013                     VEX_4V;
4014   // PSRADQYri doesn't exist in SSE[1-3].
4015 }
4016 } // Predicates = [HasAVX2]
4017
4018 let Constraints = "$src1 = $dst" in {
4019 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4020                            VR128, v8i16, v8i16, bc_v8i16,
4021                            SSE_INTSHIFT_ITINS_P>;
4022 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4023                            VR128, v4i32, v4i32, bc_v4i32,
4024                            SSE_INTSHIFT_ITINS_P>;
4025 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4026                            VR128, v2i64, v2i64, bc_v2i64,
4027                            SSE_INTSHIFT_ITINS_P>;
4028
4029 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4030                            VR128, v8i16, v8i16, bc_v8i16,
4031                            SSE_INTSHIFT_ITINS_P>;
4032 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4033                            VR128, v4i32, v4i32, bc_v4i32,
4034                            SSE_INTSHIFT_ITINS_P>;
4035 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4036                            VR128, v2i64, v2i64, bc_v2i64,
4037                            SSE_INTSHIFT_ITINS_P>;
4038
4039 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4040                            VR128, v8i16, v8i16, bc_v8i16,
4041                            SSE_INTSHIFT_ITINS_P>;
4042 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4043                            VR128, v4i32, v4i32, bc_v4i32,
4044                            SSE_INTSHIFT_ITINS_P>;
4045
4046 let ExeDomain = SSEPackedInt in {
4047   // 128-bit logical shifts.
4048   def PSLLDQri : PDIi8<0x73, MRM7r,
4049                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4050                        "pslldq\t{$src2, $dst|$dst, $src2}",
4051                        [(set VR128:$dst,
4052                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
4053   def PSRLDQri : PDIi8<0x73, MRM3r,
4054                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4055                        "psrldq\t{$src2, $dst|$dst, $src2}",
4056                        [(set VR128:$dst,
4057                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4058   // PSRADQri doesn't exist in SSE[1-3].
4059 }
4060 } // Constraints = "$src1 = $dst"
4061
4062 let Predicates = [HasAVX] in {
4063   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4064             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4065   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4066             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4067   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4068             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4069
4070   // Shift up / down and insert zero's.
4071   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4072             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4073   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4074             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4075 }
4076
4077 let Predicates = [HasAVX2] in {
4078   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4079             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4080   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4081             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4082 }
4083
4084 let Predicates = [HasSSE2] in {
4085   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4086             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4087   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4088             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4089   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4090             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4091
4092   // Shift up / down and insert zero's.
4093   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4094             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4095   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4096             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4097 }
4098
4099 //===---------------------------------------------------------------------===//
4100 // SSE2 - Packed Integer Comparison Instructions
4101 //===---------------------------------------------------------------------===//
4102
4103 let Predicates = [HasAVX] in {
4104   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4105                                 VR128, memopv2i64, i128mem,
4106                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4107   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4108                                 VR128, memopv2i64, i128mem,
4109                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4110   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4111                                 VR128, memopv2i64, i128mem,
4112                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4113   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4114                                 VR128, memopv2i64, i128mem,
4115                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4116   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4117                                 VR128, memopv2i64, i128mem,
4118                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4119   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4120                                 VR128, memopv2i64, i128mem,
4121                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4122 }
4123
4124 let Predicates = [HasAVX2] in {
4125   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4126                                 VR256, memopv4i64, i256mem,
4127                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4128   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4129                                 VR256, memopv4i64, i256mem,
4130                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4131   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4132                                 VR256, memopv4i64, i256mem,
4133                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4134   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4135                                 VR256, memopv4i64, i256mem,
4136                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4137   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4138                                 VR256, memopv4i64, i256mem,
4139                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4140   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4141                                 VR256, memopv4i64, i256mem,
4142                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4143 }
4144
4145 let Constraints = "$src1 = $dst" in {
4146   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4147                                VR128, memopv2i64, i128mem,
4148                                SSE_INTALU_ITINS_P, 1>;
4149   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4150                                VR128, memopv2i64, i128mem,
4151                                SSE_INTALU_ITINS_P, 1>;
4152   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4153                                VR128, memopv2i64, i128mem,
4154                                SSE_INTALU_ITINS_P, 1>;
4155   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4156                                VR128, memopv2i64, i128mem,
4157                                SSE_INTALU_ITINS_P>;
4158   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4159                                VR128, memopv2i64, i128mem,
4160                                SSE_INTALU_ITINS_P>;
4161   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4162                                VR128, memopv2i64, i128mem,
4163                                SSE_INTALU_ITINS_P>;
4164 } // Constraints = "$src1 = $dst"
4165
4166 //===---------------------------------------------------------------------===//
4167 // SSE2 - Packed Integer Pack Instructions
4168 //===---------------------------------------------------------------------===//
4169
4170 let Predicates = [HasAVX] in {
4171 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4172                                   VR128, memopv2i64, i128mem,
4173                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4174 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4175                                   VR128, memopv2i64, i128mem,
4176                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4177 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4178                                   VR128, memopv2i64, i128mem,
4179                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4180 }
4181
4182 let Predicates = [HasAVX2] in {
4183 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4184                                    VR256, memopv4i64, i256mem,
4185                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4186 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4187                                    VR256, memopv4i64, i256mem,
4188                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4189 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4190                                    VR256, memopv4i64, i256mem,
4191                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4192 }
4193
4194 let Constraints = "$src1 = $dst" in {
4195 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4196                                  VR128, memopv2i64, i128mem,
4197                                  SSE_INTALU_ITINS_P>;
4198 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4199                                  VR128, memopv2i64, i128mem,
4200                                  SSE_INTALU_ITINS_P>;
4201 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4202                                  VR128, memopv2i64, i128mem,
4203                                  SSE_INTALU_ITINS_P>;
4204 } // Constraints = "$src1 = $dst"
4205
4206 //===---------------------------------------------------------------------===//
4207 // SSE2 - Packed Integer Shuffle Instructions
4208 //===---------------------------------------------------------------------===//
4209
4210 let ExeDomain = SSEPackedInt in {
4211 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4212 def ri : Ii8<0x70, MRMSrcReg,
4213              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4214              !strconcat(OpcodeStr,
4215                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4216               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4217               IIC_SSE_PSHUF>;
4218 def mi : Ii8<0x70, MRMSrcMem,
4219              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4220              !strconcat(OpcodeStr,
4221                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4222               [(set VR128:$dst,
4223                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4224                              (i8 imm:$src2))))],
4225                              IIC_SSE_PSHUF>;
4226 }
4227
4228 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4229 def Yri : Ii8<0x70, MRMSrcReg,
4230               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4231               !strconcat(OpcodeStr,
4232                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4233               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4234 def Ymi : Ii8<0x70, MRMSrcMem,
4235               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4236               !strconcat(OpcodeStr,
4237                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4238               [(set VR256:$dst,
4239                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4240                              (i8 imm:$src2))))]>;
4241 }
4242 } // ExeDomain = SSEPackedInt
4243
4244 let Predicates = [HasAVX] in {
4245  let AddedComplexity = 5 in
4246   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4247
4248  // SSE2 with ImmT == Imm8 and XS prefix.
4249   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4250
4251  // SSE2 with ImmT == Imm8 and XD prefix.
4252   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4253
4254  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4255            (VPSHUFDmi addr:$src1, imm:$imm)>;
4256  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4257            (VPSHUFDri VR128:$src1, imm:$imm)>;
4258 }
4259
4260 let Predicates = [HasAVX2] in {
4261   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4262   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4263   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4264 }
4265
4266 let Predicates = [HasSSE2] in {
4267  let AddedComplexity = 5 in
4268   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4269
4270  // SSE2 with ImmT == Imm8 and XS prefix.
4271   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4272
4273  // SSE2 with ImmT == Imm8 and XD prefix.
4274   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4275
4276  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4277            (PSHUFDmi addr:$src1, imm:$imm)>;
4278  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4279            (PSHUFDri VR128:$src1, imm:$imm)>;
4280 }
4281
4282 //===---------------------------------------------------------------------===//
4283 // SSE2 - Packed Integer Unpack Instructions
4284 //===---------------------------------------------------------------------===//
4285
4286 let ExeDomain = SSEPackedInt in {
4287 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4288                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4289   def rr : PDI<opc, MRMSrcReg,
4290       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4291       !if(Is2Addr,
4292           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4293           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4294       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4295       IIC_SSE_UNPCK>;
4296   def rm : PDI<opc, MRMSrcMem,
4297       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4298       !if(Is2Addr,
4299           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4300           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4301       [(set VR128:$dst, (OpNode VR128:$src1,
4302                                   (bc_frag (memopv2i64
4303                                                addr:$src2))))],
4304                                                IIC_SSE_UNPCK>;
4305 }
4306
4307 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4308                          SDNode OpNode, PatFrag bc_frag> {
4309   def Yrr : PDI<opc, MRMSrcReg,
4310       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4311       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4312       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4313   def Yrm : PDI<opc, MRMSrcMem,
4314       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4315       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4316       [(set VR256:$dst, (OpNode VR256:$src1,
4317                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4318 }
4319
4320 let Predicates = [HasAVX] in {
4321   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4322                                  bc_v16i8, 0>, VEX_4V;
4323   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4324                                  bc_v8i16, 0>, VEX_4V;
4325   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4326                                  bc_v4i32, 0>, VEX_4V;
4327   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4328                                  bc_v2i64, 0>, VEX_4V;
4329
4330   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4331                                  bc_v16i8, 0>, VEX_4V;
4332   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4333                                  bc_v8i16, 0>, VEX_4V;
4334   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4335                                  bc_v4i32, 0>, VEX_4V;
4336   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4337                                  bc_v2i64, 0>, VEX_4V;
4338 }
4339
4340 let Predicates = [HasAVX2] in {
4341   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4342                                    bc_v32i8>, VEX_4V;
4343   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4344                                    bc_v16i16>, VEX_4V;
4345   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4346                                    bc_v8i32>, VEX_4V;
4347   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4348                                    bc_v4i64>, VEX_4V;
4349
4350   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4351                                    bc_v32i8>, VEX_4V;
4352   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4353                                    bc_v16i16>, VEX_4V;
4354   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4355                                    bc_v8i32>, VEX_4V;
4356   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4357                                    bc_v4i64>, VEX_4V;
4358 }
4359
4360 let Constraints = "$src1 = $dst" in {
4361   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4362                                 bc_v16i8>;
4363   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4364                                 bc_v8i16>;
4365   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4366                                 bc_v4i32>;
4367   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4368                                 bc_v2i64>;
4369
4370   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4371                                 bc_v16i8>;
4372   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4373                                 bc_v8i16>;
4374   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4375                                 bc_v4i32>;
4376   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4377                                 bc_v2i64>;
4378 }
4379 } // ExeDomain = SSEPackedInt
4380
4381 // Patterns for using AVX1 instructions with integer vectors
4382 // Here to give AVX2 priority
4383 let Predicates = [HasAVX] in {
4384   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4385             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4386   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4387             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4388   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4389             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4390   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4391             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4392
4393   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4394             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4395   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4396             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4397   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4398             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4399   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4400             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4401 }
4402
4403 //===---------------------------------------------------------------------===//
4404 // SSE2 - Packed Integer Extract and Insert
4405 //===---------------------------------------------------------------------===//
4406
4407 let ExeDomain = SSEPackedInt in {
4408 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4409   def rri : Ii8<0xC4, MRMSrcReg,
4410        (outs VR128:$dst), (ins VR128:$src1,
4411         GR32:$src2, i32i8imm:$src3),
4412        !if(Is2Addr,
4413            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4414            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4415        [(set VR128:$dst,
4416          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4417   def rmi : Ii8<0xC4, MRMSrcMem,
4418                        (outs VR128:$dst), (ins VR128:$src1,
4419                         i16mem:$src2, i32i8imm:$src3),
4420        !if(Is2Addr,
4421            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4422            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4423        [(set VR128:$dst,
4424          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4425                     imm:$src3))], IIC_SSE_PINSRW>;
4426 }
4427
4428 // Extract
4429 let Predicates = [HasAVX] in
4430 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4431                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4432                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4433                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4434                                                 imm:$src2))]>, TB, OpSize, VEX;
4435 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4436                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4437                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4438                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4439                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4440
4441 // Insert
4442 let Predicates = [HasAVX] in {
4443   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4444   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4445        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4446        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4447        []>, TB, OpSize, VEX_4V;
4448 }
4449
4450 let Constraints = "$src1 = $dst" in
4451   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4452
4453 } // ExeDomain = SSEPackedInt
4454
4455 //===---------------------------------------------------------------------===//
4456 // SSE2 - Packed Mask Creation
4457 //===---------------------------------------------------------------------===//
4458
4459 let ExeDomain = SSEPackedInt in {
4460
4461 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4462            "pmovmskb\t{$src, $dst|$dst, $src}",
4463            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4464            IIC_SSE_MOVMSK>, VEX;
4465 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4466            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4467
4468 let Predicates = [HasAVX2] in {
4469 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4470            "pmovmskb\t{$src, $dst|$dst, $src}",
4471            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4472 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4473            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4474 }
4475
4476 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4477            "pmovmskb\t{$src, $dst|$dst, $src}",
4478            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4479            IIC_SSE_MOVMSK>;
4480
4481 } // ExeDomain = SSEPackedInt
4482
4483 //===---------------------------------------------------------------------===//
4484 // SSE2 - Conditional Store
4485 //===---------------------------------------------------------------------===//
4486
4487 let ExeDomain = SSEPackedInt in {
4488
4489 let Uses = [EDI] in
4490 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4491            (ins VR128:$src, VR128:$mask),
4492            "maskmovdqu\t{$mask, $src|$src, $mask}",
4493            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4494            IIC_SSE_MASKMOV>, VEX;
4495 let Uses = [RDI] in
4496 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4497            (ins VR128:$src, VR128:$mask),
4498            "maskmovdqu\t{$mask, $src|$src, $mask}",
4499            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4500            IIC_SSE_MASKMOV>, VEX;
4501
4502 let Uses = [EDI] in
4503 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4504            "maskmovdqu\t{$mask, $src|$src, $mask}",
4505            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4506            IIC_SSE_MASKMOV>;
4507 let Uses = [RDI] in
4508 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4509            "maskmovdqu\t{$mask, $src|$src, $mask}",
4510            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4511            IIC_SSE_MASKMOV>;
4512
4513 } // ExeDomain = SSEPackedInt
4514
4515 //===---------------------------------------------------------------------===//
4516 // SSE2 - Move Doubleword
4517 //===---------------------------------------------------------------------===//
4518
4519 //===---------------------------------------------------------------------===//
4520 // Move Int Doubleword to Packed Double Int
4521 //
4522 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4523                       "movd\t{$src, $dst|$dst, $src}",
4524                       [(set VR128:$dst,
4525                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4526                         VEX;
4527 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4528                       "movd\t{$src, $dst|$dst, $src}",
4529                       [(set VR128:$dst,
4530                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4531                         IIC_SSE_MOVDQ>,
4532                       VEX;
4533 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4534                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4535                         [(set VR128:$dst,
4536                           (v2i64 (scalar_to_vector GR64:$src)))],
4537                           IIC_SSE_MOVDQ>, VEX;
4538 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4539                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4540                        [(set FR64:$dst, (bitconvert GR64:$src))],
4541                        IIC_SSE_MOVDQ>, VEX;
4542
4543 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4544                       "movd\t{$src, $dst|$dst, $src}",
4545                       [(set VR128:$dst,
4546                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4547 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4548                       "movd\t{$src, $dst|$dst, $src}",
4549                       [(set VR128:$dst,
4550                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4551                         IIC_SSE_MOVDQ>;
4552 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4553                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4554                         [(set VR128:$dst,
4555                           (v2i64 (scalar_to_vector GR64:$src)))],
4556                           IIC_SSE_MOVDQ>;
4557 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4558                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4559                        [(set FR64:$dst, (bitconvert GR64:$src))],
4560                        IIC_SSE_MOVDQ>;
4561
4562 //===---------------------------------------------------------------------===//
4563 // Move Int Doubleword to Single Scalar
4564 //
4565 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4566                       "movd\t{$src, $dst|$dst, $src}",
4567                       [(set FR32:$dst, (bitconvert GR32:$src))],
4568                       IIC_SSE_MOVDQ>, VEX;
4569
4570 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4571                       "movd\t{$src, $dst|$dst, $src}",
4572                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4573                       IIC_SSE_MOVDQ>,
4574                       VEX;
4575 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4576                       "movd\t{$src, $dst|$dst, $src}",
4577                       [(set FR32:$dst, (bitconvert GR32:$src))],
4578                       IIC_SSE_MOVDQ>;
4579
4580 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4581                       "movd\t{$src, $dst|$dst, $src}",
4582                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4583                       IIC_SSE_MOVDQ>;
4584
4585 //===---------------------------------------------------------------------===//
4586 // Move Packed Doubleword Int to Packed Double Int
4587 //
4588 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4589                        "movd\t{$src, $dst|$dst, $src}",
4590                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4591                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4592 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4593                        (ins i32mem:$dst, VR128:$src),
4594                        "movd\t{$src, $dst|$dst, $src}",
4595                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4596                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4597                                      VEX;
4598 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4599                        "movd\t{$src, $dst|$dst, $src}",
4600                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4601                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4602 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4603                        "movd\t{$src, $dst|$dst, $src}",
4604                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4605                                      (iPTR 0))), addr:$dst)],
4606                                      IIC_SSE_MOVDQ>;
4607
4608 //===---------------------------------------------------------------------===//
4609 // Move Packed Doubleword Int first element to Doubleword Int
4610 //
4611 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4612                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4613                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4614                                                            (iPTR 0)))],
4615                                                            IIC_SSE_MOVD_ToGP>,
4616                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4617
4618 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4619                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4620                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4621                                                          (iPTR 0)))],
4622                                                          IIC_SSE_MOVD_ToGP>;
4623
4624 //===---------------------------------------------------------------------===//
4625 // Bitcast FR64 <-> GR64
4626 //
4627 let Predicates = [HasAVX] in
4628 def VMOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4629                         "vmovq\t{$src, $dst|$dst, $src}",
4630                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4631                         VEX;
4632 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4633                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4634                          [(set GR64:$dst, (bitconvert FR64:$src))],
4635                          IIC_SSE_MOVDQ>, VEX;
4636 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4637                          "movq\t{$src, $dst|$dst, $src}",
4638                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4639                          IIC_SSE_MOVDQ>, VEX;
4640
4641 def MOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4642                        "movq\t{$src, $dst|$dst, $src}",
4643                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4644                        IIC_SSE_MOVDQ>;
4645 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4646                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4647                        [(set GR64:$dst, (bitconvert FR64:$src))],
4648                        IIC_SSE_MOVD_ToGP>;
4649 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4650                        "movq\t{$src, $dst|$dst, $src}",
4651                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4652                        IIC_SSE_MOVDQ>;
4653
4654 //===---------------------------------------------------------------------===//
4655 // Move Scalar Single to Double Int
4656 //
4657 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4658                       "movd\t{$src, $dst|$dst, $src}",
4659                       [(set GR32:$dst, (bitconvert FR32:$src))],
4660                       IIC_SSE_MOVD_ToGP>, VEX;
4661 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4662                       "movd\t{$src, $dst|$dst, $src}",
4663                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4664                       IIC_SSE_MOVDQ>, VEX;
4665 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4666                       "movd\t{$src, $dst|$dst, $src}",
4667                       [(set GR32:$dst, (bitconvert FR32:$src))],
4668                       IIC_SSE_MOVD_ToGP>;
4669 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4670                       "movd\t{$src, $dst|$dst, $src}",
4671                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4672                       IIC_SSE_MOVDQ>;
4673
4674 //===---------------------------------------------------------------------===//
4675 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4676 //
4677 let AddedComplexity = 15 in {
4678 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4679                        "movd\t{$src, $dst|$dst, $src}",
4680                        [(set VR128:$dst, (v4i32 (X86vzmovl
4681                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4682                                       IIC_SSE_MOVDQ>, VEX;
4683 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4684                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4685                        [(set VR128:$dst, (v2i64 (X86vzmovl
4686                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4687                                       IIC_SSE_MOVDQ>,
4688                                       VEX, VEX_W;
4689 }
4690 let AddedComplexity = 15 in {
4691 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4692                        "movd\t{$src, $dst|$dst, $src}",
4693                        [(set VR128:$dst, (v4i32 (X86vzmovl
4694                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4695                                       IIC_SSE_MOVDQ>;
4696 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4697                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4698                        [(set VR128:$dst, (v2i64 (X86vzmovl
4699                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4700                                       IIC_SSE_MOVDQ>;
4701 }
4702
4703 let AddedComplexity = 20 in {
4704 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4705                        "movd\t{$src, $dst|$dst, $src}",
4706                        [(set VR128:$dst,
4707                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4708                                                    (loadi32 addr:$src))))))],
4709                                                    IIC_SSE_MOVDQ>, VEX;
4710 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4711                        "movd\t{$src, $dst|$dst, $src}",
4712                        [(set VR128:$dst,
4713                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4714                                                    (loadi32 addr:$src))))))],
4715                                                    IIC_SSE_MOVDQ>;
4716 }
4717
4718 let Predicates = [HasAVX] in {
4719   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4720   let AddedComplexity = 20 in {
4721     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4722               (VMOVZDI2PDIrm addr:$src)>;
4723     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4724               (VMOVZDI2PDIrm addr:$src)>;
4725   }
4726   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4727   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4728                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4729             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4730   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4731                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4732             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4733 }
4734
4735 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4736   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4737             (MOVZDI2PDIrm addr:$src)>;
4738   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4739             (MOVZDI2PDIrm addr:$src)>;
4740 }
4741
4742 // These are the correct encodings of the instructions so that we know how to
4743 // read correct assembly, even though we continue to emit the wrong ones for
4744 // compatibility with Darwin's buggy assembler.
4745 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4746                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4747 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4748                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4749 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4750                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4751 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4752                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4753 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4754                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4755 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4756                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4757
4758 //===---------------------------------------------------------------------===//
4759 // SSE2 - Move Quadword
4760 //===---------------------------------------------------------------------===//
4761
4762 //===---------------------------------------------------------------------===//
4763 // Move Quadword Int to Packed Quadword Int
4764 //
4765 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4766                     "vmovq\t{$src, $dst|$dst, $src}",
4767                     [(set VR128:$dst,
4768                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4769                     VEX, Requires<[HasAVX]>;
4770 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4771                     "movq\t{$src, $dst|$dst, $src}",
4772                     [(set VR128:$dst,
4773                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4774                       IIC_SSE_MOVDQ>, XS,
4775                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4776
4777 //===---------------------------------------------------------------------===//
4778 // Move Packed Quadword Int to Quadword Int
4779 //
4780 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4781                       "movq\t{$src, $dst|$dst, $src}",
4782                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4783                                     (iPTR 0))), addr:$dst)],
4784                                     IIC_SSE_MOVDQ>, VEX;
4785 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4786                       "movq\t{$src, $dst|$dst, $src}",
4787                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4788                                     (iPTR 0))), addr:$dst)],
4789                                     IIC_SSE_MOVDQ>;
4790
4791 //===---------------------------------------------------------------------===//
4792 // Store / copy lower 64-bits of a XMM register.
4793 //
4794 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4795                      "movq\t{$src, $dst|$dst, $src}",
4796                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4797 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4798                      "movq\t{$src, $dst|$dst, $src}",
4799                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4800                      IIC_SSE_MOVDQ>;
4801
4802 let AddedComplexity = 20 in
4803 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4804                      "vmovq\t{$src, $dst|$dst, $src}",
4805                      [(set VR128:$dst,
4806                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4807                                                  (loadi64 addr:$src))))))],
4808                                                  IIC_SSE_MOVDQ>,
4809                      XS, VEX, Requires<[HasAVX]>;
4810
4811 let AddedComplexity = 20 in
4812 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4813                      "movq\t{$src, $dst|$dst, $src}",
4814                      [(set VR128:$dst,
4815                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4816                                                  (loadi64 addr:$src))))))],
4817                                                  IIC_SSE_MOVDQ>,
4818                      XS, Requires<[HasSSE2]>;
4819
4820 let Predicates = [HasAVX], AddedComplexity = 20 in {
4821   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4822             (VMOVZQI2PQIrm addr:$src)>;
4823   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4824             (VMOVZQI2PQIrm addr:$src)>;
4825   def : Pat<(v2i64 (X86vzload addr:$src)),
4826             (VMOVZQI2PQIrm addr:$src)>;
4827 }
4828
4829 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4830   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4831             (MOVZQI2PQIrm addr:$src)>;
4832   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4833             (MOVZQI2PQIrm addr:$src)>;
4834   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4835 }
4836
4837 let Predicates = [HasAVX] in {
4838 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4839           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4840 def : Pat<(v4i64 (X86vzload addr:$src)),
4841           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4842 }
4843
4844 //===---------------------------------------------------------------------===//
4845 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4846 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4847 //
4848 let AddedComplexity = 15 in
4849 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4850                         "vmovq\t{$src, $dst|$dst, $src}",
4851                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4852                     IIC_SSE_MOVQ_RR>,
4853                       XS, VEX, Requires<[HasAVX]>;
4854 let AddedComplexity = 15 in
4855 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4856                         "movq\t{$src, $dst|$dst, $src}",
4857                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4858                     IIC_SSE_MOVQ_RR>,
4859                       XS, Requires<[HasSSE2]>;
4860
4861 let AddedComplexity = 20 in
4862 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4863                         "vmovq\t{$src, $dst|$dst, $src}",
4864                     [(set VR128:$dst, (v2i64 (X86vzmovl
4865                                              (loadv2i64 addr:$src))))],
4866                                              IIC_SSE_MOVDQ>,
4867                       XS, VEX, Requires<[HasAVX]>;
4868 let AddedComplexity = 20 in {
4869 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4870                         "movq\t{$src, $dst|$dst, $src}",
4871                     [(set VR128:$dst, (v2i64 (X86vzmovl
4872                                              (loadv2i64 addr:$src))))],
4873                                              IIC_SSE_MOVDQ>,
4874                       XS, Requires<[HasSSE2]>;
4875 }
4876
4877 let AddedComplexity = 20 in {
4878   let Predicates = [HasAVX] in {
4879     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4880               (VMOVZPQILo2PQIrm addr:$src)>;
4881     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4882               (VMOVZPQILo2PQIrr VR128:$src)>;
4883   }
4884   let Predicates = [HasSSE2] in {
4885     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4886               (MOVZPQILo2PQIrm addr:$src)>;
4887     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4888               (MOVZPQILo2PQIrr VR128:$src)>;
4889   }
4890 }
4891
4892 // Instructions to match in the assembler
4893 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4894                       "movq\t{$src, $dst|$dst, $src}", [],
4895                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4896 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4897                       "movq\t{$src, $dst|$dst, $src}", [],
4898                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4899 // Recognize "movd" with GR64 destination, but encode as a "movq"
4900 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4901                           "movd\t{$src, $dst|$dst, $src}", [],
4902                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4903
4904 // Instructions for the disassembler
4905 // xr = XMM register
4906 // xm = mem64
4907
4908 let Predicates = [HasAVX] in
4909 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4910                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4911 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4912                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4913
4914 //===---------------------------------------------------------------------===//
4915 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4916 //===---------------------------------------------------------------------===//
4917 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4918                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4919                               X86MemOperand x86memop> {
4920 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4921                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4922                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4923                       IIC_SSE_MOV_LH>;
4924 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4925                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4926                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4927                       IIC_SSE_MOV_LH>;
4928 }
4929
4930 let Predicates = [HasAVX] in {
4931   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4932                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4933   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4934                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4935   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4936                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4937   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4938                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4939 }
4940 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4941                                    memopv4f32, f128mem>;
4942 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4943                                    memopv4f32, f128mem>;
4944
4945 let Predicates = [HasAVX] in {
4946   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4947             (VMOVSHDUPrr VR128:$src)>;
4948   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4949             (VMOVSHDUPrm addr:$src)>;
4950   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4951             (VMOVSLDUPrr VR128:$src)>;
4952   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4953             (VMOVSLDUPrm addr:$src)>;
4954   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4955             (VMOVSHDUPYrr VR256:$src)>;
4956   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4957             (VMOVSHDUPYrm addr:$src)>;
4958   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4959             (VMOVSLDUPYrr VR256:$src)>;
4960   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4961             (VMOVSLDUPYrm addr:$src)>;
4962 }
4963
4964 let Predicates = [HasSSE3] in {
4965   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4966             (MOVSHDUPrr VR128:$src)>;
4967   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4968             (MOVSHDUPrm addr:$src)>;
4969   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4970             (MOVSLDUPrr VR128:$src)>;
4971   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4972             (MOVSLDUPrm addr:$src)>;
4973 }
4974
4975 //===---------------------------------------------------------------------===//
4976 // SSE3 - Replicate Double FP - MOVDDUP
4977 //===---------------------------------------------------------------------===//
4978
4979 multiclass sse3_replicate_dfp<string OpcodeStr> {
4980 let neverHasSideEffects = 1 in
4981 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4982                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4983                     [], IIC_SSE_MOV_LH>;
4984 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4985                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4986                     [(set VR128:$dst,
4987                       (v2f64 (X86Movddup
4988                               (scalar_to_vector (loadf64 addr:$src)))))],
4989                               IIC_SSE_MOV_LH>;
4990 }
4991
4992 // FIXME: Merge with above classe when there're patterns for the ymm version
4993 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4994 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4995                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4996                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4997 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4998                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4999                     [(set VR256:$dst,
5000                       (v4f64 (X86Movddup
5001                               (scalar_to_vector (loadf64 addr:$src)))))]>;
5002 }
5003
5004 let Predicates = [HasAVX] in {
5005   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5006   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
5007 }
5008
5009 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5010
5011 let Predicates = [HasAVX] in {
5012   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5013             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5014   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5015             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5016   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5017             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5018   def : Pat<(X86Movddup (bc_v2f64
5019                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5020             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5021
5022   // 256-bit version
5023   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5024             (VMOVDDUPYrm addr:$src)>;
5025   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5026             (VMOVDDUPYrm addr:$src)>;
5027   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5028             (VMOVDDUPYrm addr:$src)>;
5029   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5030             (VMOVDDUPYrr VR256:$src)>;
5031 }
5032
5033 let Predicates = [HasSSE3] in {
5034   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5035             (MOVDDUPrm addr:$src)>;
5036   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5037             (MOVDDUPrm addr:$src)>;
5038   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5039             (MOVDDUPrm addr:$src)>;
5040   def : Pat<(X86Movddup (bc_v2f64
5041                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5042             (MOVDDUPrm addr:$src)>;
5043 }
5044
5045 //===---------------------------------------------------------------------===//
5046 // SSE3 - Move Unaligned Integer
5047 //===---------------------------------------------------------------------===//
5048
5049 let Predicates = [HasAVX] in {
5050   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5051                    "vlddqu\t{$src, $dst|$dst, $src}",
5052                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5053   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5054                    "vlddqu\t{$src, $dst|$dst, $src}",
5055                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5056 }
5057 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5058                    "lddqu\t{$src, $dst|$dst, $src}",
5059                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5060                    IIC_SSE_LDDQU>;
5061
5062 //===---------------------------------------------------------------------===//
5063 // SSE3 - Arithmetic
5064 //===---------------------------------------------------------------------===//
5065
5066 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5067                        X86MemOperand x86memop, OpndItins itins,
5068                        bit Is2Addr = 1> {
5069   def rr : I<0xD0, MRMSrcReg,
5070        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5071        !if(Is2Addr,
5072            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5073            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5074        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5075   def rm : I<0xD0, MRMSrcMem,
5076        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5077        !if(Is2Addr,
5078            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5079            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5080        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5081 }
5082
5083 let Predicates = [HasAVX] in {
5084   let ExeDomain = SSEPackedSingle in {
5085     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5086                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5087     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5088                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5089   }
5090   let ExeDomain = SSEPackedDouble in {
5091     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5092                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5093     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5094                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5095   }
5096 }
5097 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5098   let ExeDomain = SSEPackedSingle in
5099   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5100                               f128mem, SSE_ALU_F32P>, TB, XD;
5101   let ExeDomain = SSEPackedDouble in
5102   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5103                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5104 }
5105
5106 //===---------------------------------------------------------------------===//
5107 // SSE3 Instructions
5108 //===---------------------------------------------------------------------===//
5109
5110 // Horizontal ops
5111 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5112                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5113   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5114        !if(Is2Addr,
5115          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5116          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5117       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5118
5119   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5120        !if(Is2Addr,
5121          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5122          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5123       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5124         IIC_SSE_HADDSUB_RM>;
5125 }
5126 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5127                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5128   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5129        !if(Is2Addr,
5130          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5131          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5132       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5133
5134   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5135        !if(Is2Addr,
5136          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5137          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5138       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5139         IIC_SSE_HADDSUB_RM>;
5140 }
5141
5142 let Predicates = [HasAVX] in {
5143   let ExeDomain = SSEPackedSingle in {
5144     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5145                             X86fhadd, 0>, VEX_4V;
5146     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5147                             X86fhsub, 0>, VEX_4V;
5148     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5149                             X86fhadd, 0>, VEX_4V;
5150     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5151                             X86fhsub, 0>, VEX_4V;
5152   }
5153   let ExeDomain = SSEPackedDouble in {
5154     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5155                             X86fhadd, 0>, VEX_4V;
5156     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5157                             X86fhsub, 0>, VEX_4V;
5158     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5159                             X86fhadd, 0>, VEX_4V;
5160     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5161                             X86fhsub, 0>, VEX_4V;
5162   }
5163 }
5164
5165 let Constraints = "$src1 = $dst" in {
5166   let ExeDomain = SSEPackedSingle in {
5167     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5168     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5169   }
5170   let ExeDomain = SSEPackedDouble in {
5171     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5172     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5173   }
5174 }
5175
5176 //===---------------------------------------------------------------------===//
5177 // SSSE3 - Packed Absolute Instructions
5178 //===---------------------------------------------------------------------===//
5179
5180
5181 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5182 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5183                             Intrinsic IntId128> {
5184   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5185                     (ins VR128:$src),
5186                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5187                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5188                     OpSize;
5189
5190   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5191                     (ins i128mem:$src),
5192                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5193                     [(set VR128:$dst,
5194                       (IntId128
5195                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5196                     OpSize;
5197 }
5198
5199 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5200 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5201                               Intrinsic IntId256> {
5202   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5203                     (ins VR256:$src),
5204                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5205                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5206                     OpSize;
5207
5208   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5209                     (ins i256mem:$src),
5210                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5211                     [(set VR256:$dst,
5212                       (IntId256
5213                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5214 }
5215
5216 let Predicates = [HasAVX] in {
5217   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5218                                   int_x86_ssse3_pabs_b_128>, VEX;
5219   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5220                                   int_x86_ssse3_pabs_w_128>, VEX;
5221   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5222                                   int_x86_ssse3_pabs_d_128>, VEX;
5223 }
5224
5225 let Predicates = [HasAVX2] in {
5226   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5227                                     int_x86_avx2_pabs_b>, VEX;
5228   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5229                                     int_x86_avx2_pabs_w>, VEX;
5230   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5231                                     int_x86_avx2_pabs_d>, VEX;
5232 }
5233
5234 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5235                               int_x86_ssse3_pabs_b_128>;
5236 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5237                               int_x86_ssse3_pabs_w_128>;
5238 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5239                               int_x86_ssse3_pabs_d_128>;
5240
5241 //===---------------------------------------------------------------------===//
5242 // SSSE3 - Packed Binary Operator Instructions
5243 //===---------------------------------------------------------------------===//
5244
5245 def SSE_PHADDSUBD : OpndItins<
5246   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5247 >;
5248 def SSE_PHADDSUBSW : OpndItins<
5249   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5250 >;
5251 def SSE_PHADDSUBW : OpndItins<
5252   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5253 >;
5254 def SSE_PSHUFB : OpndItins<
5255   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5256 >;
5257 def SSE_PSIGN : OpndItins<
5258   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5259 >;
5260 def SSE_PMULHRSW : OpndItins<
5261   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5262 >;
5263
5264 /// SS3I_binop_rm - Simple SSSE3 bin op
5265 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5266                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5267                          X86MemOperand x86memop, OpndItins itins,
5268                          bit Is2Addr = 1> {
5269   let isCommutable = 1 in
5270   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5271        (ins RC:$src1, RC:$src2),
5272        !if(Is2Addr,
5273          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5274          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5275        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5276        OpSize;
5277   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5278        (ins RC:$src1, x86memop:$src2),
5279        !if(Is2Addr,
5280          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5281          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5282        [(set RC:$dst,
5283          (OpVT (OpNode RC:$src1,
5284           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5285 }
5286
5287 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5288 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5289                              Intrinsic IntId128, OpndItins itins,
5290                              bit Is2Addr = 1> {
5291   let isCommutable = 1 in
5292   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5293        (ins VR128:$src1, VR128:$src2),
5294        !if(Is2Addr,
5295          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5296          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5297        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5298        OpSize;
5299   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5300        (ins VR128:$src1, i128mem:$src2),
5301        !if(Is2Addr,
5302          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5303          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5304        [(set VR128:$dst,
5305          (IntId128 VR128:$src1,
5306           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5307 }
5308
5309 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5310                                Intrinsic IntId256> {
5311   let isCommutable = 1 in
5312   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5313        (ins VR256:$src1, VR256:$src2),
5314        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5315        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5316        OpSize;
5317   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5318        (ins VR256:$src1, i256mem:$src2),
5319        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5320        [(set VR256:$dst,
5321          (IntId256 VR256:$src1,
5322           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5323 }
5324
5325 let ImmT = NoImm, Predicates = [HasAVX] in {
5326 let isCommutable = 0 in {
5327   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5328                                   memopv2i64, i128mem,
5329                                   SSE_PHADDSUBW, 0>, VEX_4V;
5330   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5331                                   memopv2i64, i128mem,
5332                                   SSE_PHADDSUBD, 0>, VEX_4V;
5333   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5334                                   memopv2i64, i128mem,
5335                                   SSE_PHADDSUBW, 0>, VEX_4V;
5336   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5337                                   memopv2i64, i128mem,
5338                                   SSE_PHADDSUBD, 0>, VEX_4V;
5339   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5340                                   memopv2i64, i128mem,
5341                                   SSE_PSIGN, 0>, VEX_4V;
5342   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5343                                   memopv2i64, i128mem,
5344                                   SSE_PSIGN, 0>, VEX_4V;
5345   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5346                                   memopv2i64, i128mem,
5347                                   SSE_PSIGN, 0>, VEX_4V;
5348   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5349                                   memopv2i64, i128mem,
5350                                   SSE_PSHUFB, 0>, VEX_4V;
5351   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5352                                       int_x86_ssse3_phadd_sw_128,
5353                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5354   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5355                                       int_x86_ssse3_phsub_sw_128,
5356                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5357   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5358                                       int_x86_ssse3_pmadd_ub_sw_128,
5359                                       SSE_PMADD, 0>, VEX_4V;
5360 }
5361 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5362                                       int_x86_ssse3_pmul_hr_sw_128,
5363                                       SSE_PMULHRSW, 0>, VEX_4V;
5364 }
5365
5366 let ImmT = NoImm, Predicates = [HasAVX2] in {
5367 let isCommutable = 0 in {
5368   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5369                                   memopv4i64, i256mem,
5370                                   SSE_PHADDSUBW, 0>, VEX_4V;
5371   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5372                                   memopv4i64, i256mem,
5373                                   SSE_PHADDSUBW, 0>, VEX_4V;
5374   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5375                                   memopv4i64, i256mem,
5376                                   SSE_PHADDSUBW, 0>, VEX_4V;
5377   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5378                                   memopv4i64, i256mem,
5379                                   SSE_PHADDSUBW, 0>, VEX_4V;
5380   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5381                                   memopv4i64, i256mem,
5382                                   SSE_PHADDSUBW, 0>, VEX_4V;
5383   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5384                                   memopv4i64, i256mem,
5385                                   SSE_PHADDSUBW, 0>, VEX_4V;
5386   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5387                                   memopv4i64, i256mem,
5388                                   SSE_PHADDSUBW, 0>, VEX_4V;
5389   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5390                                   memopv4i64, i256mem,
5391                                   SSE_PHADDSUBW, 0>, VEX_4V;
5392   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5393                                         int_x86_avx2_phadd_sw>, VEX_4V;
5394   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5395                                         int_x86_avx2_phsub_sw>, VEX_4V;
5396   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5397                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5398 }
5399 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5400                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5401 }
5402
5403 // None of these have i8 immediate fields.
5404 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5405 let isCommutable = 0 in {
5406   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5407                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5408   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5409                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5410   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5411                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5412   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5413                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5414   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5415                                  memopv2i64, i128mem, SSE_PSIGN>;
5416   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5417                                  memopv2i64, i128mem, SSE_PSIGN>;
5418   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5419                                  memopv2i64, i128mem, SSE_PSIGN>;
5420   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5421                                  memopv2i64, i128mem, SSE_PSHUFB>;
5422   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5423                                      int_x86_ssse3_phadd_sw_128,
5424                                      SSE_PHADDSUBSW>;
5425   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5426                                      int_x86_ssse3_phsub_sw_128,
5427                                      SSE_PHADDSUBSW>;
5428   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5429                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5430 }
5431 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5432                                      int_x86_ssse3_pmul_hr_sw_128,
5433                                      SSE_PMULHRSW>;
5434 }
5435
5436 //===---------------------------------------------------------------------===//
5437 // SSSE3 - Packed Align Instruction Patterns
5438 //===---------------------------------------------------------------------===//
5439
5440 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5441   let neverHasSideEffects = 1 in {
5442   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5443       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5444       !if(Is2Addr,
5445         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5446         !strconcat(asm,
5447                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5448       [], IIC_SSE_PALIGNR>, OpSize;
5449   let mayLoad = 1 in
5450   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5451       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5452       !if(Is2Addr,
5453         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5454         !strconcat(asm,
5455                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5456       [], IIC_SSE_PALIGNR>, OpSize;
5457   }
5458 }
5459
5460 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5461   let neverHasSideEffects = 1 in {
5462   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5463       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5464       !strconcat(asm,
5465                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5466       []>, OpSize;
5467   let mayLoad = 1 in
5468   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5469       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5470       !strconcat(asm,
5471                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5472       []>, OpSize;
5473   }
5474 }
5475
5476 let Predicates = [HasAVX] in
5477   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5478 let Predicates = [HasAVX2] in
5479   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5480 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5481   defm PALIGN : ssse3_palign<"palignr">;
5482
5483 let Predicates = [HasAVX2] in {
5484 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5485           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5486 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5487           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5488 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5489           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5490 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5491           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5492 }
5493
5494 let Predicates = [HasAVX] in {
5495 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5496           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5497 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5498           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5499 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5500           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5501 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5502           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5503 }
5504
5505 let Predicates = [HasSSSE3] in {
5506 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5507           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5508 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5509           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5510 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5511           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5512 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5513           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5514 }
5515
5516 //===---------------------------------------------------------------------===//
5517 // SSSE3 - Thread synchronization
5518 //===---------------------------------------------------------------------===//
5519
5520 let usesCustomInserter = 1 in {
5521 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5522                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5523                 Requires<[HasSSE3]>;
5524 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5525                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5526                 Requires<[HasSSE3]>;
5527 }
5528
5529 let Uses = [EAX, ECX, EDX] in
5530 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5531                  TB, Requires<[HasSSE3]>;
5532 let Uses = [ECX, EAX] in
5533 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5534                 TB, Requires<[HasSSE3]>;
5535
5536 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5537 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5538
5539 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5540       Requires<[In32BitMode]>;
5541 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5542       Requires<[In64BitMode]>;
5543
5544 //===----------------------------------------------------------------------===//
5545 // SSE4.1 - Packed Move with Sign/Zero Extend
5546 //===----------------------------------------------------------------------===//
5547
5548 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5549   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5550                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5551                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5552
5553   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5554                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5555        [(set VR128:$dst,
5556          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5557        OpSize;
5558 }
5559
5560 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5561                                  Intrinsic IntId> {
5562   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5563                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5564                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5565
5566   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5567                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5568                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5569 }
5570
5571 let Predicates = [HasAVX] in {
5572 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5573                                      VEX;
5574 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5575                                      VEX;
5576 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5577                                      VEX;
5578 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5579                                      VEX;
5580 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5581                                      VEX;
5582 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5583                                      VEX;
5584 }
5585
5586 let Predicates = [HasAVX2] in {
5587 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5588                                         int_x86_avx2_pmovsxbw>, VEX;
5589 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5590                                         int_x86_avx2_pmovsxwd>, VEX;
5591 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5592                                         int_x86_avx2_pmovsxdq>, VEX;
5593 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5594                                         int_x86_avx2_pmovzxbw>, VEX;
5595 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5596                                         int_x86_avx2_pmovzxwd>, VEX;
5597 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5598                                         int_x86_avx2_pmovzxdq>, VEX;
5599 }
5600
5601 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5602 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5603 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5604 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5605 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5606 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5607
5608 let Predicates = [HasAVX] in {
5609   // Common patterns involving scalar load.
5610   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5611             (VPMOVSXBWrm addr:$src)>;
5612   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5613             (VPMOVSXBWrm addr:$src)>;
5614
5615   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5616             (VPMOVSXWDrm addr:$src)>;
5617   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5618             (VPMOVSXWDrm addr:$src)>;
5619
5620   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5621             (VPMOVSXDQrm addr:$src)>;
5622   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5623             (VPMOVSXDQrm addr:$src)>;
5624
5625   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5626             (VPMOVZXBWrm addr:$src)>;
5627   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5628             (VPMOVZXBWrm addr:$src)>;
5629
5630   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5631             (VPMOVZXWDrm addr:$src)>;
5632   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5633             (VPMOVZXWDrm addr:$src)>;
5634
5635   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5636             (VPMOVZXDQrm addr:$src)>;
5637   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5638             (VPMOVZXDQrm addr:$src)>;
5639 }
5640
5641 let Predicates = [HasSSE41] in {
5642   // Common patterns involving scalar load.
5643   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5644             (PMOVSXBWrm addr:$src)>;
5645   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5646             (PMOVSXBWrm addr:$src)>;
5647
5648   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5649             (PMOVSXWDrm addr:$src)>;
5650   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5651             (PMOVSXWDrm addr:$src)>;
5652
5653   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5654             (PMOVSXDQrm addr:$src)>;
5655   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5656             (PMOVSXDQrm addr:$src)>;
5657
5658   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5659             (PMOVZXBWrm addr:$src)>;
5660   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5661             (PMOVZXBWrm addr:$src)>;
5662
5663   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5664             (PMOVZXWDrm addr:$src)>;
5665   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5666             (PMOVZXWDrm addr:$src)>;
5667
5668   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5669             (PMOVZXDQrm addr:$src)>;
5670   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5671             (PMOVZXDQrm addr:$src)>;
5672 }
5673
5674 let Predicates = [HasAVX2] in {
5675   let AddedComplexity = 15 in {
5676     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5677               (VPMOVZXDQYrr VR128:$src)>;
5678     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5679               (VPMOVZXWDYrr VR128:$src)>;
5680   }
5681
5682   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5683   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5684 }
5685
5686 let Predicates = [HasAVX] in {
5687   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5688   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5689 }
5690
5691 let Predicates = [HasSSE41] in {
5692   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5693   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5694 }
5695
5696
5697 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5698   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5699                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5700                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5701
5702   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5703                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5704        [(set VR128:$dst,
5705          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5706           OpSize;
5707 }
5708
5709 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5710                                  Intrinsic IntId> {
5711   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5712                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5713                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5714
5715   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5716                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5717        [(set VR256:$dst,
5718          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5719           OpSize;
5720 }
5721
5722 let Predicates = [HasAVX] in {
5723 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5724                                      VEX;
5725 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5726                                      VEX;
5727 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5728                                      VEX;
5729 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5730                                      VEX;
5731 }
5732
5733 let Predicates = [HasAVX2] in {
5734 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5735                                        int_x86_avx2_pmovsxbd>, VEX;
5736 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5737                                        int_x86_avx2_pmovsxwq>, VEX;
5738 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5739                                        int_x86_avx2_pmovzxbd>, VEX;
5740 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5741                                        int_x86_avx2_pmovzxwq>, VEX;
5742 }
5743
5744 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5745 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5746 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5747 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5748
5749 let Predicates = [HasAVX] in {
5750   // Common patterns involving scalar load
5751   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5752             (VPMOVSXBDrm addr:$src)>;
5753   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5754             (VPMOVSXWQrm addr:$src)>;
5755
5756   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5757             (VPMOVZXBDrm addr:$src)>;
5758   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5759             (VPMOVZXWQrm addr:$src)>;
5760 }
5761
5762 let Predicates = [HasSSE41] in {
5763   // Common patterns involving scalar load
5764   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5765             (PMOVSXBDrm addr:$src)>;
5766   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5767             (PMOVSXWQrm addr:$src)>;
5768
5769   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5770             (PMOVZXBDrm addr:$src)>;
5771   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5772             (PMOVZXWQrm addr:$src)>;
5773 }
5774
5775 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5776   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5777                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5778                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5779
5780   // Expecting a i16 load any extended to i32 value.
5781   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5782                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5783                  [(set VR128:$dst, (IntId (bitconvert
5784                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5785                  OpSize;
5786 }
5787
5788 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5789                                  Intrinsic IntId> {
5790   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5791                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5792                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5793
5794   // Expecting a i16 load any extended to i32 value.
5795   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5796                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5797                   [(set VR256:$dst, (IntId (bitconvert
5798                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5799                   OpSize;
5800 }
5801
5802 let Predicates = [HasAVX] in {
5803 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5804                                      VEX;
5805 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5806                                      VEX;
5807 }
5808 let Predicates = [HasAVX2] in {
5809 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5810                                        int_x86_avx2_pmovsxbq>, VEX;
5811 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5812                                        int_x86_avx2_pmovzxbq>, VEX;
5813 }
5814 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5815 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5816
5817 let Predicates = [HasAVX] in {
5818   // Common patterns involving scalar load
5819   def : Pat<(int_x86_sse41_pmovsxbq
5820               (bitconvert (v4i32 (X86vzmovl
5821                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5822             (VPMOVSXBQrm addr:$src)>;
5823
5824   def : Pat<(int_x86_sse41_pmovzxbq
5825               (bitconvert (v4i32 (X86vzmovl
5826                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5827             (VPMOVZXBQrm addr:$src)>;
5828 }
5829
5830 let Predicates = [HasSSE41] in {
5831   // Common patterns involving scalar load
5832   def : Pat<(int_x86_sse41_pmovsxbq
5833               (bitconvert (v4i32 (X86vzmovl
5834                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5835             (PMOVSXBQrm addr:$src)>;
5836
5837   def : Pat<(int_x86_sse41_pmovzxbq
5838               (bitconvert (v4i32 (X86vzmovl
5839                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5840             (PMOVZXBQrm addr:$src)>;
5841 }
5842
5843 //===----------------------------------------------------------------------===//
5844 // SSE4.1 - Extract Instructions
5845 //===----------------------------------------------------------------------===//
5846
5847 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5848 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5849   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5850                  (ins VR128:$src1, i32i8imm:$src2),
5851                  !strconcat(OpcodeStr,
5852                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5853                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5854                  OpSize;
5855   let neverHasSideEffects = 1, mayStore = 1 in
5856   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5857                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5858                  !strconcat(OpcodeStr,
5859                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5860                  []>, OpSize;
5861 // FIXME:
5862 // There's an AssertZext in the way of writing the store pattern
5863 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5864 }
5865
5866 let Predicates = [HasAVX] in {
5867   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5868   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5869          (ins VR128:$src1, i32i8imm:$src2),
5870          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5871 }
5872
5873 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5874
5875
5876 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5877 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5878   let neverHasSideEffects = 1, mayStore = 1 in
5879   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5880                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5881                  !strconcat(OpcodeStr,
5882                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5883                  []>, OpSize;
5884 // FIXME:
5885 // There's an AssertZext in the way of writing the store pattern
5886 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5887 }
5888
5889 let Predicates = [HasAVX] in
5890   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5891
5892 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5893
5894
5895 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5896 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5897   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5898                  (ins VR128:$src1, i32i8imm:$src2),
5899                  !strconcat(OpcodeStr,
5900                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5901                  [(set GR32:$dst,
5902                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5903   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5904                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5905                  !strconcat(OpcodeStr,
5906                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5907                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5908                           addr:$dst)]>, OpSize;
5909 }
5910
5911 let Predicates = [HasAVX] in
5912   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5913
5914 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5915
5916 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5917 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5918   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5919                  (ins VR128:$src1, i32i8imm:$src2),
5920                  !strconcat(OpcodeStr,
5921                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5922                  [(set GR64:$dst,
5923                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5924   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5925                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5926                  !strconcat(OpcodeStr,
5927                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5928                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5929                           addr:$dst)]>, OpSize, REX_W;
5930 }
5931
5932 let Predicates = [HasAVX] in
5933   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5934
5935 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5936
5937 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5938 /// destination
5939 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5940   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5941                  (ins VR128:$src1, i32i8imm:$src2),
5942                  !strconcat(OpcodeStr,
5943                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5944                  [(set GR32:$dst,
5945                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5946            OpSize;
5947   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5948                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5949                  !strconcat(OpcodeStr,
5950                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5951                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5952                           addr:$dst)]>, OpSize;
5953 }
5954
5955 let ExeDomain = SSEPackedSingle in {
5956   let Predicates = [HasAVX] in {
5957     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5958     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5959                     (ins VR128:$src1, i32i8imm:$src2),
5960                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5961                     []>, OpSize, VEX;
5962   }
5963   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5964 }
5965
5966 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5967 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5968                                               imm:$src2))),
5969                  addr:$dst),
5970           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5971           Requires<[HasAVX]>;
5972 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5973                                               imm:$src2))),
5974                  addr:$dst),
5975           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5976           Requires<[HasSSE41]>;
5977
5978 //===----------------------------------------------------------------------===//
5979 // SSE4.1 - Insert Instructions
5980 //===----------------------------------------------------------------------===//
5981
5982 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5983   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5984       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5985       !if(Is2Addr,
5986         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5987         !strconcat(asm,
5988                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5989       [(set VR128:$dst,
5990         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5991   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5992       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5993       !if(Is2Addr,
5994         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5995         !strconcat(asm,
5996                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5997       [(set VR128:$dst,
5998         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5999                    imm:$src3))]>, OpSize;
6000 }
6001
6002 let Predicates = [HasAVX] in
6003   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6004 let Constraints = "$src1 = $dst" in
6005   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6006
6007 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6008   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6009       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6010       !if(Is2Addr,
6011         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6012         !strconcat(asm,
6013                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6014       [(set VR128:$dst,
6015         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6016       OpSize;
6017   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6018       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6019       !if(Is2Addr,
6020         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6021         !strconcat(asm,
6022                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6023       [(set VR128:$dst,
6024         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6025                           imm:$src3)))]>, OpSize;
6026 }
6027
6028 let Predicates = [HasAVX] in
6029   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6030 let Constraints = "$src1 = $dst" in
6031   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6032
6033 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6034   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6035       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6036       !if(Is2Addr,
6037         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6038         !strconcat(asm,
6039                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6040       [(set VR128:$dst,
6041         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6042       OpSize;
6043   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6044       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6045       !if(Is2Addr,
6046         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6047         !strconcat(asm,
6048                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6049       [(set VR128:$dst,
6050         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6051                           imm:$src3)))]>, OpSize;
6052 }
6053
6054 let Predicates = [HasAVX] in
6055   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6056 let Constraints = "$src1 = $dst" in
6057   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6058
6059 // insertps has a few different modes, there's the first two here below which
6060 // are optimized inserts that won't zero arbitrary elements in the destination
6061 // vector. The next one matches the intrinsic and could zero arbitrary elements
6062 // in the target vector.
6063 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6064   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6065       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6066       !if(Is2Addr,
6067         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6068         !strconcat(asm,
6069                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6070       [(set VR128:$dst,
6071         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6072       OpSize;
6073   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6074       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6075       !if(Is2Addr,
6076         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6077         !strconcat(asm,
6078                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6079       [(set VR128:$dst,
6080         (X86insrtps VR128:$src1,
6081                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6082                     imm:$src3))]>, OpSize;
6083 }
6084
6085 let ExeDomain = SSEPackedSingle in {
6086   let Predicates = [HasAVX] in
6087     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6088   let Constraints = "$src1 = $dst" in
6089     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6090 }
6091
6092 //===----------------------------------------------------------------------===//
6093 // SSE4.1 - Round Instructions
6094 //===----------------------------------------------------------------------===//
6095
6096 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6097                             X86MemOperand x86memop, RegisterClass RC,
6098                             PatFrag mem_frag32, PatFrag mem_frag64,
6099                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6100 let ExeDomain = SSEPackedSingle in {
6101   // Intrinsic operation, reg.
6102   // Vector intrinsic operation, reg
6103   def PSr : SS4AIi8<opcps, MRMSrcReg,
6104                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6105                     !strconcat(OpcodeStr,
6106                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6107                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6108                     OpSize;
6109
6110   // Vector intrinsic operation, mem
6111   def PSm : SS4AIi8<opcps, MRMSrcMem,
6112                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6113                     !strconcat(OpcodeStr,
6114                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6115                     [(set RC:$dst,
6116                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6117                     OpSize;
6118 } // ExeDomain = SSEPackedSingle
6119
6120 let ExeDomain = SSEPackedDouble in {
6121   // Vector intrinsic operation, reg
6122   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6123                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6124                     !strconcat(OpcodeStr,
6125                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6126                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6127                     OpSize;
6128
6129   // Vector intrinsic operation, mem
6130   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6131                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6132                     !strconcat(OpcodeStr,
6133                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6134                     [(set RC:$dst,
6135                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6136                     OpSize;
6137 } // ExeDomain = SSEPackedDouble
6138 }
6139
6140 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6141                             string OpcodeStr,
6142                             Intrinsic F32Int,
6143                             Intrinsic F64Int, bit Is2Addr = 1> {
6144 let ExeDomain = GenericDomain in {
6145   // Operation, reg.
6146   def SSr : SS4AIi8<opcss, MRMSrcReg,
6147       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6148       !if(Is2Addr,
6149           !strconcat(OpcodeStr,
6150               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6151           !strconcat(OpcodeStr,
6152               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6153       []>, OpSize;
6154
6155   // Intrinsic operation, reg.
6156   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6157         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6158         !if(Is2Addr,
6159             !strconcat(OpcodeStr,
6160                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6161             !strconcat(OpcodeStr,
6162                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6163         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6164         OpSize;
6165
6166   // Intrinsic operation, mem.
6167   def SSm : SS4AIi8<opcss, MRMSrcMem,
6168         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6169         !if(Is2Addr,
6170             !strconcat(OpcodeStr,
6171                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6172             !strconcat(OpcodeStr,
6173                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6174         [(set VR128:$dst,
6175              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6176         OpSize;
6177
6178   // Operation, reg.
6179   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6180         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6181         !if(Is2Addr,
6182             !strconcat(OpcodeStr,
6183                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6184             !strconcat(OpcodeStr,
6185                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6186         []>, OpSize;
6187
6188   // Intrinsic operation, reg.
6189   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6190         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6191         !if(Is2Addr,
6192             !strconcat(OpcodeStr,
6193                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6194             !strconcat(OpcodeStr,
6195                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6196         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6197         OpSize;
6198
6199   // Intrinsic operation, mem.
6200   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6201         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6202         !if(Is2Addr,
6203             !strconcat(OpcodeStr,
6204                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6205             !strconcat(OpcodeStr,
6206                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6207         [(set VR128:$dst,
6208               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6209         OpSize;
6210 } // ExeDomain = GenericDomain
6211 }
6212
6213 // FP round - roundss, roundps, roundsd, roundpd
6214 let Predicates = [HasAVX] in {
6215   // Intrinsic form
6216   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6217                                   memopv4f32, memopv2f64,
6218                                   int_x86_sse41_round_ps,
6219                                   int_x86_sse41_round_pd>, VEX;
6220   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6221                                   memopv8f32, memopv4f64,
6222                                   int_x86_avx_round_ps_256,
6223                                   int_x86_avx_round_pd_256>, VEX;
6224   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6225                                   int_x86_sse41_round_ss,
6226                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6227
6228   def : Pat<(ffloor FR32:$src),
6229             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6230   def : Pat<(f64 (ffloor FR64:$src)),
6231             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6232   def : Pat<(f32 (fnearbyint FR32:$src)),
6233             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6234   def : Pat<(f64 (fnearbyint FR64:$src)),
6235             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6236   def : Pat<(f32 (fceil FR32:$src)),
6237             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6238   def : Pat<(f64 (fceil FR64:$src)),
6239             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6240   def : Pat<(f32 (frint FR32:$src)),
6241             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6242   def : Pat<(f64 (frint FR64:$src)),
6243             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6244   def : Pat<(f32 (ftrunc FR32:$src)),
6245             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6246   def : Pat<(f64 (ftrunc FR64:$src)),
6247             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6248 }
6249
6250 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6251                                memopv4f32, memopv2f64,
6252                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6253 let Constraints = "$src1 = $dst" in
6254 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6255                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6256
6257 def : Pat<(ffloor FR32:$src),
6258           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6259 def : Pat<(f64 (ffloor FR64:$src)),
6260           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6261 def : Pat<(f32 (fnearbyint FR32:$src)),
6262           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6263 def : Pat<(f64 (fnearbyint FR64:$src)),
6264           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6265 def : Pat<(f32 (fceil FR32:$src)),
6266           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6267 def : Pat<(f64 (fceil FR64:$src)),
6268           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6269 def : Pat<(f32 (frint FR32:$src)),
6270           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6271 def : Pat<(f64 (frint FR64:$src)),
6272           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6273 def : Pat<(f32 (ftrunc FR32:$src)),
6274           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6275 def : Pat<(f64 (ftrunc FR64:$src)),
6276           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6277
6278 //===----------------------------------------------------------------------===//
6279 // SSE4.1 - Packed Bit Test
6280 //===----------------------------------------------------------------------===//
6281
6282 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6283 // the intel intrinsic that corresponds to this.
6284 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6285 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6286                 "vptest\t{$src2, $src1|$src1, $src2}",
6287                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6288                 OpSize, VEX;
6289 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6290                 "vptest\t{$src2, $src1|$src1, $src2}",
6291                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6292                 OpSize, VEX;
6293
6294 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6295                 "vptest\t{$src2, $src1|$src1, $src2}",
6296                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6297                 OpSize, VEX;
6298 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6299                 "vptest\t{$src2, $src1|$src1, $src2}",
6300                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6301                 OpSize, VEX;
6302 }
6303
6304 let Defs = [EFLAGS] in {
6305 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6306               "ptest\t{$src2, $src1|$src1, $src2}",
6307               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6308               OpSize;
6309 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6310               "ptest\t{$src2, $src1|$src1, $src2}",
6311               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6312               OpSize;
6313 }
6314
6315 // The bit test instructions below are AVX only
6316 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6317                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6318   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6319             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6320             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6321   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6322             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6323             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6324             OpSize, VEX;
6325 }
6326
6327 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6328 let ExeDomain = SSEPackedSingle in {
6329 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6330 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6331 }
6332 let ExeDomain = SSEPackedDouble in {
6333 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6334 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6335 }
6336 }
6337
6338 //===----------------------------------------------------------------------===//
6339 // SSE4.1 - Misc Instructions
6340 //===----------------------------------------------------------------------===//
6341
6342 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6343   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6344                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6345                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6346                      OpSize, XS;
6347   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6348                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6349                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6350                       (implicit EFLAGS)]>, OpSize, XS;
6351
6352   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6353                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6354                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6355                      XS;
6356   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6357                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6358                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6359                       (implicit EFLAGS)]>, XS;
6360
6361   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6362                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6363                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6364                       XS;
6365   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6366                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6367                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6368                        (implicit EFLAGS)]>, XS;
6369 }
6370
6371
6372
6373 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6374 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6375                                  Intrinsic IntId128> {
6376   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6377                     (ins VR128:$src),
6378                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6379                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6380   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6381                      (ins i128mem:$src),
6382                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6383                      [(set VR128:$dst,
6384                        (IntId128
6385                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6386 }
6387
6388 let Predicates = [HasAVX] in
6389 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6390                                          int_x86_sse41_phminposuw>, VEX;
6391 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6392                                          int_x86_sse41_phminposuw>;
6393
6394 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6395 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6396                               Intrinsic IntId128, bit Is2Addr = 1> {
6397   let isCommutable = 1 in
6398   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6399        (ins VR128:$src1, VR128:$src2),
6400        !if(Is2Addr,
6401            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6402            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6403        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6404   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6405        (ins VR128:$src1, i128mem:$src2),
6406        !if(Is2Addr,
6407            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6408            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6409        [(set VR128:$dst,
6410          (IntId128 VR128:$src1,
6411           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6412 }
6413
6414 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6415 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6416                                 Intrinsic IntId256> {
6417   let isCommutable = 1 in
6418   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6419        (ins VR256:$src1, VR256:$src2),
6420        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6421        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6422   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6423        (ins VR256:$src1, i256mem:$src2),
6424        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6425        [(set VR256:$dst,
6426          (IntId256 VR256:$src1,
6427           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6428 }
6429
6430 let Predicates = [HasAVX] in {
6431   let isCommutable = 0 in
6432   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6433                                                          0>, VEX_4V;
6434   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6435                                                          0>, VEX_4V;
6436   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6437                                                          0>, VEX_4V;
6438   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6439                                                          0>, VEX_4V;
6440   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6441                                                          0>, VEX_4V;
6442   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6443                                                          0>, VEX_4V;
6444   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6445                                                          0>, VEX_4V;
6446   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6447                                                          0>, VEX_4V;
6448   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6449                                                          0>, VEX_4V;
6450   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6451                                                          0>, VEX_4V;
6452 }
6453
6454 let Predicates = [HasAVX2] in {
6455   let isCommutable = 0 in
6456   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6457                                         int_x86_avx2_packusdw>, VEX_4V;
6458   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6459                                         int_x86_avx2_pmins_b>, VEX_4V;
6460   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6461                                         int_x86_avx2_pmins_d>, VEX_4V;
6462   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6463                                         int_x86_avx2_pminu_d>, VEX_4V;
6464   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6465                                         int_x86_avx2_pminu_w>, VEX_4V;
6466   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6467                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6468   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6469                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6470   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6471                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6472   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6473                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6474   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6475                                         int_x86_avx2_pmul_dq>, VEX_4V;
6476 }
6477
6478 let Constraints = "$src1 = $dst" in {
6479   let isCommutable = 0 in
6480   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6481   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6482   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6483   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6484   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6485   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6486   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6487   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6488   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6489   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6490 }
6491
6492 /// SS48I_binop_rm - Simple SSE41 binary operator.
6493 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6494                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6495                           X86MemOperand x86memop, bit Is2Addr = 1> {
6496   let isCommutable = 1 in
6497   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6498        (ins RC:$src1, RC:$src2),
6499        !if(Is2Addr,
6500            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6501            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6502        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6503   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6504        (ins RC:$src1, x86memop:$src2),
6505        !if(Is2Addr,
6506            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6507            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6508        [(set RC:$dst,
6509          (OpVT (OpNode RC:$src1,
6510           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6511 }
6512
6513 let Predicates = [HasAVX] in {
6514   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6515                                 memopv2i64, i128mem, 0>, VEX_4V;
6516   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6517                                  memopv2i64, i128mem, 0>, VEX_4V;
6518 }
6519 let Predicates = [HasAVX2] in {
6520   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6521                                   memopv4i64, i256mem, 0>, VEX_4V;
6522   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6523                                   memopv4i64, i256mem, 0>, VEX_4V;
6524 }
6525
6526 let Constraints = "$src1 = $dst" in {
6527   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6528                                 memopv2i64, i128mem>;
6529   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6530                                 memopv2i64, i128mem>;
6531 }
6532
6533 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6534 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6535                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6536                  X86MemOperand x86memop, bit Is2Addr = 1> {
6537   let isCommutable = 1 in
6538   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6539         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6540         !if(Is2Addr,
6541             !strconcat(OpcodeStr,
6542                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6543             !strconcat(OpcodeStr,
6544                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6545         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6546         OpSize;
6547   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6548         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6549         !if(Is2Addr,
6550             !strconcat(OpcodeStr,
6551                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6552             !strconcat(OpcodeStr,
6553                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6554         [(set RC:$dst,
6555           (IntId RC:$src1,
6556            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6557         OpSize;
6558 }
6559
6560 let Predicates = [HasAVX] in {
6561   let isCommutable = 0 in {
6562     let ExeDomain = SSEPackedSingle in {
6563     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6564                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6565     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6566               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6567     }
6568     let ExeDomain = SSEPackedDouble in {
6569     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6570                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6571     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6572               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6573     }
6574   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6575                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6576   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6577                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6578   }
6579   let ExeDomain = SSEPackedSingle in
6580   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6581                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6582   let ExeDomain = SSEPackedDouble in
6583   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6584                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6585   let ExeDomain = SSEPackedSingle in
6586   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6587                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6588 }
6589
6590 let Predicates = [HasAVX2] in {
6591   let isCommutable = 0 in {
6592   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6593                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6594   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6595                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6596   }
6597 }
6598
6599 let Constraints = "$src1 = $dst" in {
6600   let isCommutable = 0 in {
6601   let ExeDomain = SSEPackedSingle in
6602   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6603                                      VR128, memopv4f32, i128mem>;
6604   let ExeDomain = SSEPackedDouble in
6605   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6606                                      VR128, memopv2f64, i128mem>;
6607   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6608                                      VR128, memopv2i64, i128mem>;
6609   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6610                                      VR128, memopv2i64, i128mem>;
6611   }
6612   let ExeDomain = SSEPackedSingle in
6613   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6614                                   VR128, memopv4f32, i128mem>;
6615   let ExeDomain = SSEPackedDouble in
6616   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6617                                   VR128, memopv2f64, i128mem>;
6618 }
6619
6620 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6621 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6622                                     RegisterClass RC, X86MemOperand x86memop,
6623                                     PatFrag mem_frag, Intrinsic IntId> {
6624   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6625                   (ins RC:$src1, RC:$src2, RC:$src3),
6626                   !strconcat(OpcodeStr,
6627                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6628                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6629                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6630
6631   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6632                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6633                   !strconcat(OpcodeStr,
6634                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6635                   [(set RC:$dst,
6636                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6637                                RC:$src3))],
6638                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6639 }
6640
6641 let Predicates = [HasAVX] in {
6642 let ExeDomain = SSEPackedDouble in {
6643 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6644                                            memopv2f64, int_x86_sse41_blendvpd>;
6645 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6646                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6647 } // ExeDomain = SSEPackedDouble
6648 let ExeDomain = SSEPackedSingle in {
6649 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6650                                            memopv4f32, int_x86_sse41_blendvps>;
6651 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6652                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6653 } // ExeDomain = SSEPackedSingle
6654 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6655                                            memopv2i64, int_x86_sse41_pblendvb>;
6656 }
6657
6658 let Predicates = [HasAVX2] in {
6659 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6660                                            memopv4i64, int_x86_avx2_pblendvb>;
6661 }
6662
6663 let Predicates = [HasAVX] in {
6664   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6665                             (v16i8 VR128:$src2))),
6666             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6667   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6668                             (v4i32 VR128:$src2))),
6669             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6670   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6671                             (v4f32 VR128:$src2))),
6672             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6673   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6674                             (v2i64 VR128:$src2))),
6675             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6676   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6677                             (v2f64 VR128:$src2))),
6678             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6679   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6680                             (v8i32 VR256:$src2))),
6681             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6682   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6683                             (v8f32 VR256:$src2))),
6684             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6685   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6686                             (v4i64 VR256:$src2))),
6687             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6688   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6689                             (v4f64 VR256:$src2))),
6690             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6691
6692   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6693                                (imm:$mask))),
6694             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6695   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6696                                (imm:$mask))),
6697             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6698
6699   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6700                                (imm:$mask))),
6701             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6702   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6703                                (imm:$mask))),
6704             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6705   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6706                                (imm:$mask))),
6707             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6708 }
6709
6710 let Predicates = [HasAVX2] in {
6711   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6712                             (v32i8 VR256:$src2))),
6713             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6714   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6715                                (imm:$mask))),
6716             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6717 }
6718
6719 /// SS41I_ternary_int - SSE 4.1 ternary operator
6720 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6721   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6722                                Intrinsic IntId> {
6723     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6724                     (ins VR128:$src1, VR128:$src2),
6725                     !strconcat(OpcodeStr,
6726                      "\t{$src2, $dst|$dst, $src2}"),
6727                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6728                     OpSize;
6729
6730     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6731                     (ins VR128:$src1, i128mem:$src2),
6732                     !strconcat(OpcodeStr,
6733                      "\t{$src2, $dst|$dst, $src2}"),
6734                     [(set VR128:$dst,
6735                       (IntId VR128:$src1,
6736                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6737   }
6738 }
6739
6740 let ExeDomain = SSEPackedDouble in
6741 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6742                                   int_x86_sse41_blendvpd>;
6743 let ExeDomain = SSEPackedSingle in
6744 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6745                                   int_x86_sse41_blendvps>;
6746 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6747                                   int_x86_sse41_pblendvb>;
6748
6749 let Predicates = [HasSSE41] in {
6750   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6751                             (v16i8 VR128:$src2))),
6752             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6753   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6754                             (v4i32 VR128:$src2))),
6755             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6756   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6757                             (v4f32 VR128:$src2))),
6758             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6759   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6760                             (v2i64 VR128:$src2))),
6761             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6762   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6763                             (v2f64 VR128:$src2))),
6764             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6765
6766   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6767                                (imm:$mask))),
6768             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6769   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6770                                (imm:$mask))),
6771             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6772   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6773                                (imm:$mask))),
6774             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6775
6776 }
6777
6778 let Predicates = [HasAVX] in
6779 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6780                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6781                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6782                        OpSize, VEX;
6783 let Predicates = [HasAVX2] in
6784 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6785                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6786                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6787                          OpSize, VEX;
6788 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6789                        "movntdqa\t{$src, $dst|$dst, $src}",
6790                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6791                        OpSize;
6792
6793 //===----------------------------------------------------------------------===//
6794 // SSE4.2 - Compare Instructions
6795 //===----------------------------------------------------------------------===//
6796
6797 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6798 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6799                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6800                           X86MemOperand x86memop, bit Is2Addr = 1> {
6801   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6802        (ins RC:$src1, RC:$src2),
6803        !if(Is2Addr,
6804            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6805            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6806        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6807        OpSize;
6808   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6809        (ins RC:$src1, x86memop:$src2),
6810        !if(Is2Addr,
6811            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6812            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6813        [(set RC:$dst,
6814          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6815 }
6816
6817 let Predicates = [HasAVX] in
6818   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6819                                  memopv2i64, i128mem, 0>, VEX_4V;
6820
6821 let Predicates = [HasAVX2] in
6822   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6823                                   memopv4i64, i256mem, 0>, VEX_4V;
6824
6825 let Constraints = "$src1 = $dst" in
6826   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6827                                 memopv2i64, i128mem>;
6828
6829 //===----------------------------------------------------------------------===//
6830 // SSE4.2 - String/text Processing Instructions
6831 //===----------------------------------------------------------------------===//
6832
6833 // Packed Compare Implicit Length Strings, Return Mask
6834 multiclass pseudo_pcmpistrm<string asm> {
6835   def REG : PseudoI<(outs VR128:$dst),
6836                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6837     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6838                                                   imm:$src3))]>;
6839   def MEM : PseudoI<(outs VR128:$dst),
6840                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6841     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6842                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6843 }
6844
6845 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6846   let AddedComplexity = 1 in
6847     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6848   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6849 }
6850
6851 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6852   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6853       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6854       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6855   let mayLoad = 1 in
6856   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6857       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6858       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6859 }
6860
6861 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6862   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6863       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6864       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6865   let mayLoad = 1 in
6866   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6867       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6868       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6869 }
6870
6871 // Packed Compare Explicit Length Strings, Return Mask
6872 multiclass pseudo_pcmpestrm<string asm> {
6873   def REG : PseudoI<(outs VR128:$dst),
6874                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6875     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6876                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6877   def MEM : PseudoI<(outs VR128:$dst),
6878                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6879     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6880                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6881 }
6882
6883 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6884   let AddedComplexity = 1 in
6885     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6886   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6887 }
6888
6889 let Predicates = [HasAVX],
6890     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6891   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6892       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6893       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6894   let mayLoad = 1 in
6895   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6896       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6897       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6898 }
6899
6900 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6901   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6902       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6903       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6904   let mayLoad = 1 in
6905   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6906       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6907       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6908 }
6909
6910 // Packed Compare Implicit Length Strings, Return Index
6911 let Defs = [ECX, EFLAGS] in {
6912   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6913     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6914       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6915       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6916       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6917        (implicit EFLAGS)]>, OpSize;
6918     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6919       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6920       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6921       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6922        (implicit EFLAGS)]>, OpSize;
6923   }
6924 }
6925
6926 let Predicates = [HasAVX] in {
6927 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6928                                     VEX;
6929 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6930                                     VEX;
6931 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6932                                     VEX;
6933 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6934                                     VEX;
6935 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6936                                     VEX;
6937 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6938                                     VEX;
6939 }
6940
6941 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6942 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6943 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6944 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6945 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6946 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6947
6948 // Packed Compare Explicit Length Strings, Return Index
6949 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6950   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6951     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6952       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6953       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6954       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6955        (implicit EFLAGS)]>, OpSize;
6956     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6957       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6958       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6959        [(set ECX,
6960              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6961         (implicit EFLAGS)]>, OpSize;
6962   }
6963 }
6964
6965 let Predicates = [HasAVX] in {
6966 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6967                                     VEX;
6968 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6969                                     VEX;
6970 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6971                                     VEX;
6972 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6973                                     VEX;
6974 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6975                                     VEX;
6976 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6977                                     VEX;
6978 }
6979
6980 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6981 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6982 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6983 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6984 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6985 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6986
6987 //===----------------------------------------------------------------------===//
6988 // SSE4.2 - CRC Instructions
6989 //===----------------------------------------------------------------------===//
6990
6991 // No CRC instructions have AVX equivalents
6992
6993 // crc intrinsic instruction
6994 // This set of instructions are only rm, the only difference is the size
6995 // of r and m.
6996 let Constraints = "$src1 = $dst" in {
6997   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6998                       (ins GR32:$src1, i8mem:$src2),
6999                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7000                        [(set GR32:$dst,
7001                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7002                          (load addr:$src2)))]>;
7003   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7004                       (ins GR32:$src1, GR8:$src2),
7005                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7006                        [(set GR32:$dst,
7007                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7008   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7009                       (ins GR32:$src1, i16mem:$src2),
7010                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7011                        [(set GR32:$dst,
7012                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7013                          (load addr:$src2)))]>,
7014                          OpSize;
7015   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7016                       (ins GR32:$src1, GR16:$src2),
7017                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7018                        [(set GR32:$dst,
7019                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7020                          OpSize;
7021   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7022                       (ins GR32:$src1, i32mem:$src2),
7023                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7024                        [(set GR32:$dst,
7025                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7026                          (load addr:$src2)))]>;
7027   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7028                       (ins GR32:$src1, GR32:$src2),
7029                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7030                        [(set GR32:$dst,
7031                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7032   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7033                       (ins GR64:$src1, i8mem:$src2),
7034                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7035                        [(set GR64:$dst,
7036                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7037                          (load addr:$src2)))]>,
7038                          REX_W;
7039   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7040                       (ins GR64:$src1, GR8:$src2),
7041                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7042                        [(set GR64:$dst,
7043                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7044                          REX_W;
7045   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7046                       (ins GR64:$src1, i64mem:$src2),
7047                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7048                        [(set GR64:$dst,
7049                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7050                          (load addr:$src2)))]>,
7051                          REX_W;
7052   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7053                       (ins GR64:$src1, GR64:$src2),
7054                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7055                        [(set GR64:$dst,
7056                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7057                          REX_W;
7058 }
7059
7060 //===----------------------------------------------------------------------===//
7061 // AES-NI Instructions
7062 //===----------------------------------------------------------------------===//
7063
7064 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7065                               Intrinsic IntId128, bit Is2Addr = 1> {
7066   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7067        (ins VR128:$src1, VR128:$src2),
7068        !if(Is2Addr,
7069            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7070            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7071        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7072        OpSize;
7073   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7074        (ins VR128:$src1, i128mem:$src2),
7075        !if(Is2Addr,
7076            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7077            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7078        [(set VR128:$dst,
7079          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7080 }
7081
7082 // Perform One Round of an AES Encryption/Decryption Flow
7083 let Predicates = [HasAVX, HasAES] in {
7084   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7085                          int_x86_aesni_aesenc, 0>, VEX_4V;
7086   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7087                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7088   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7089                          int_x86_aesni_aesdec, 0>, VEX_4V;
7090   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7091                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7092 }
7093
7094 let Constraints = "$src1 = $dst" in {
7095   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7096                          int_x86_aesni_aesenc>;
7097   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7098                          int_x86_aesni_aesenclast>;
7099   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7100                          int_x86_aesni_aesdec>;
7101   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7102                          int_x86_aesni_aesdeclast>;
7103 }
7104
7105 // Perform the AES InvMixColumn Transformation
7106 let Predicates = [HasAVX, HasAES] in {
7107   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7108       (ins VR128:$src1),
7109       "vaesimc\t{$src1, $dst|$dst, $src1}",
7110       [(set VR128:$dst,
7111         (int_x86_aesni_aesimc VR128:$src1))]>,
7112       OpSize, VEX;
7113   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7114       (ins i128mem:$src1),
7115       "vaesimc\t{$src1, $dst|$dst, $src1}",
7116       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7117       OpSize, VEX;
7118 }
7119 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7120   (ins VR128:$src1),
7121   "aesimc\t{$src1, $dst|$dst, $src1}",
7122   [(set VR128:$dst,
7123     (int_x86_aesni_aesimc VR128:$src1))]>,
7124   OpSize;
7125 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7126   (ins i128mem:$src1),
7127   "aesimc\t{$src1, $dst|$dst, $src1}",
7128   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7129   OpSize;
7130
7131 // AES Round Key Generation Assist
7132 let Predicates = [HasAVX, HasAES] in {
7133   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7134       (ins VR128:$src1, i8imm:$src2),
7135       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7136       [(set VR128:$dst,
7137         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7138       OpSize, VEX;
7139   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7140       (ins i128mem:$src1, i8imm:$src2),
7141       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7142       [(set VR128:$dst,
7143         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7144       OpSize, VEX;
7145 }
7146 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7147   (ins VR128:$src1, i8imm:$src2),
7148   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7149   [(set VR128:$dst,
7150     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7151   OpSize;
7152 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7153   (ins i128mem:$src1, i8imm:$src2),
7154   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7155   [(set VR128:$dst,
7156     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7157   OpSize;
7158
7159 //===----------------------------------------------------------------------===//
7160 // PCLMUL Instructions
7161 //===----------------------------------------------------------------------===//
7162
7163 // AVX carry-less Multiplication instructions
7164 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7165            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7166            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7167            [(set VR128:$dst,
7168              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7169
7170 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7171            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7172            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7173            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7174                               (memopv2i64 addr:$src2), imm:$src3))]>;
7175
7176 // Carry-less Multiplication instructions
7177 let Constraints = "$src1 = $dst" in {
7178 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7179            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7180            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7181            [(set VR128:$dst,
7182              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7183
7184 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7185            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7186            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7187            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7188                               (memopv2i64 addr:$src2), imm:$src3))]>;
7189 } // Constraints = "$src1 = $dst"
7190
7191
7192 multiclass pclmul_alias<string asm, int immop> {
7193   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7194                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7195
7196   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7197                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7198
7199   def : InstAlias<!strconcat("vpclmul", asm,
7200                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7201                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7202
7203   def : InstAlias<!strconcat("vpclmul", asm,
7204                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7205                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7206 }
7207 defm : pclmul_alias<"hqhq", 0x11>;
7208 defm : pclmul_alias<"hqlq", 0x01>;
7209 defm : pclmul_alias<"lqhq", 0x10>;
7210 defm : pclmul_alias<"lqlq", 0x00>;
7211
7212 //===----------------------------------------------------------------------===//
7213 // SSE4A Instructions
7214 //===----------------------------------------------------------------------===//
7215
7216 let Predicates = [HasSSE4A] in {
7217
7218 let Constraints = "$src = $dst" in {
7219 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7220                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7221                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7222                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7223                                     imm:$idx))]>, TB, OpSize;
7224 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7225               (ins VR128:$src, VR128:$mask),
7226               "extrq\t{$mask, $src|$src, $mask}",
7227               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7228                                  VR128:$mask))]>, TB, OpSize;
7229
7230 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7231                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7232                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7233                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7234                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7235 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7236                  (ins VR128:$src, VR128:$mask),
7237                  "insertq\t{$mask, $src|$src, $mask}",
7238                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7239                                     VR128:$mask))]>, XD;
7240 }
7241
7242 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7243                 "movntss\t{$src, $dst|$dst, $src}",
7244                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7245
7246 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7247                 "movntsd\t{$src, $dst|$dst, $src}",
7248                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7249 }
7250
7251 //===----------------------------------------------------------------------===//
7252 // AVX Instructions
7253 //===----------------------------------------------------------------------===//
7254
7255 //===----------------------------------------------------------------------===//
7256 // VBROADCAST - Load from memory and broadcast to all elements of the
7257 //              destination operand
7258 //
7259 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7260                     X86MemOperand x86memop, Intrinsic Int> :
7261   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7262         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7263         [(set RC:$dst, (Int addr:$src))]>, VEX;
7264
7265 // AVX2 adds register forms
7266 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7267                          Intrinsic Int> :
7268   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7269          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7270          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7271
7272 let ExeDomain = SSEPackedSingle in {
7273   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7274                                       int_x86_avx_vbroadcast_ss>;
7275   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7276                                       int_x86_avx_vbroadcast_ss_256>;
7277 }
7278 let ExeDomain = SSEPackedDouble in
7279 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7280                                     int_x86_avx_vbroadcast_sd_256>;
7281 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7282                                    int_x86_avx_vbroadcastf128_pd_256>;
7283
7284 let ExeDomain = SSEPackedSingle in {
7285   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7286                                            int_x86_avx2_vbroadcast_ss_ps>;
7287   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7288                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7289 }
7290 let ExeDomain = SSEPackedDouble in
7291 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7292                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7293
7294 let Predicates = [HasAVX2] in
7295 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7296                                    int_x86_avx2_vbroadcasti128>;
7297
7298 let Predicates = [HasAVX] in
7299 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7300           (VBROADCASTF128 addr:$src)>;
7301
7302
7303 //===----------------------------------------------------------------------===//
7304 // VINSERTF128 - Insert packed floating-point values
7305 //
7306 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7307 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7308           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7309           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7310           []>, VEX_4V;
7311 let mayLoad = 1 in
7312 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7313           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7314           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7315           []>, VEX_4V;
7316 }
7317
7318 let Predicates = [HasAVX] in {
7319 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7320                                    (i32 imm)),
7321           (VINSERTF128rr VR256:$src1, VR128:$src2,
7322                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7323 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7324                                    (i32 imm)),
7325           (VINSERTF128rr VR256:$src1, VR128:$src2,
7326                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7327 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7328                                    (i32 imm)),
7329           (VINSERTF128rr VR256:$src1, VR128:$src2,
7330                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7331 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7332                                    (i32 imm)),
7333           (VINSERTF128rr VR256:$src1, VR128:$src2,
7334                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7335 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7336                                    (i32 imm)),
7337           (VINSERTF128rr VR256:$src1, VR128:$src2,
7338                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7339 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7340                                    (i32 imm)),
7341           (VINSERTF128rr VR256:$src1, VR128:$src2,
7342                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7343
7344 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7345                                    (i32 imm)),
7346           (VINSERTF128rm VR256:$src1, addr:$src2,
7347                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7348 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7349                                    (i32 imm)),
7350           (VINSERTF128rm VR256:$src1, addr:$src2,
7351                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7352 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7353                                    (i32 imm)),
7354           (VINSERTF128rm VR256:$src1, addr:$src2,
7355                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7356 }
7357
7358 //===----------------------------------------------------------------------===//
7359 // VEXTRACTF128 - Extract packed floating-point values
7360 //
7361 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7362 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7363           (ins VR256:$src1, i8imm:$src2),
7364           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7365           []>, VEX;
7366 let mayStore = 1 in
7367 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7368           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7369           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7370           []>, VEX;
7371 }
7372
7373 // Extract and store.
7374 let Predicates = [HasAVX] in {
7375   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7376           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7377   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7378           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7379   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7380           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7381
7382   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7383           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7384   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7385           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7386   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7387           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7388 }
7389
7390 // AVX1 patterns
7391 let Predicates = [HasAVX] in {
7392 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7393           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7394 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7395           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7396 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7397           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7398
7399 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7400           (v4f32 (VEXTRACTF128rr
7401                     (v8f32 VR256:$src1),
7402                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7403 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7404           (v2f64 (VEXTRACTF128rr
7405                     (v4f64 VR256:$src1),
7406                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7407 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7408           (v2i64 (VEXTRACTF128rr
7409                     (v4i64 VR256:$src1),
7410                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7411 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7412           (v4i32 (VEXTRACTF128rr
7413                     (v8i32 VR256:$src1),
7414                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7415 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7416           (v8i16 (VEXTRACTF128rr
7417                     (v16i16 VR256:$src1),
7418                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7419 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7420           (v16i8 (VEXTRACTF128rr
7421                     (v32i8 VR256:$src1),
7422                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7423 }
7424
7425 //===----------------------------------------------------------------------===//
7426 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7427 //
7428 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7429                           Intrinsic IntLd, Intrinsic IntLd256,
7430                           Intrinsic IntSt, Intrinsic IntSt256> {
7431   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7432              (ins VR128:$src1, f128mem:$src2),
7433              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7434              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7435              VEX_4V;
7436   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7437              (ins VR256:$src1, f256mem:$src2),
7438              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7439              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7440              VEX_4V;
7441   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7442              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7443              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7444              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7445   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7446              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7447              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7448              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7449 }
7450
7451 let ExeDomain = SSEPackedSingle in
7452 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7453                                  int_x86_avx_maskload_ps,
7454                                  int_x86_avx_maskload_ps_256,
7455                                  int_x86_avx_maskstore_ps,
7456                                  int_x86_avx_maskstore_ps_256>;
7457 let ExeDomain = SSEPackedDouble in
7458 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7459                                  int_x86_avx_maskload_pd,
7460                                  int_x86_avx_maskload_pd_256,
7461                                  int_x86_avx_maskstore_pd,
7462                                  int_x86_avx_maskstore_pd_256>;
7463
7464 //===----------------------------------------------------------------------===//
7465 // VPERMIL - Permute Single and Double Floating-Point Values
7466 //
7467 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7468                       RegisterClass RC, X86MemOperand x86memop_f,
7469                       X86MemOperand x86memop_i, PatFrag i_frag,
7470                       Intrinsic IntVar, ValueType vt> {
7471   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7472              (ins RC:$src1, RC:$src2),
7473              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7474              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7475   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7476              (ins RC:$src1, x86memop_i:$src2),
7477              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7478              [(set RC:$dst, (IntVar RC:$src1,
7479                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7480
7481   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7482              (ins RC:$src1, i8imm:$src2),
7483              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7484              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7485   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7486              (ins x86memop_f:$src1, i8imm:$src2),
7487              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7488              [(set RC:$dst,
7489                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7490 }
7491
7492 let ExeDomain = SSEPackedSingle in {
7493   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7494                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7495   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7496                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7497 }
7498 let ExeDomain = SSEPackedDouble in {
7499   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7500                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7501   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7502                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7503 }
7504
7505 let Predicates = [HasAVX] in {
7506 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7507           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7508 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7509           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7510 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7511                                (i8 imm:$imm))),
7512           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7513 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7514           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7515
7516 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7517           (VPERMILPDri VR128:$src1, imm:$imm)>;
7518 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7519           (VPERMILPDmi addr:$src1, imm:$imm)>;
7520 }
7521
7522 //===----------------------------------------------------------------------===//
7523 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7524 //
7525 let ExeDomain = SSEPackedSingle in {
7526 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7527           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7528           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7529           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7530                               (i8 imm:$src3))))]>, VEX_4V;
7531 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7532           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7533           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7534           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7535                              (i8 imm:$src3)))]>, VEX_4V;
7536 }
7537
7538 let Predicates = [HasAVX] in {
7539 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7540           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7541 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7542           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7543 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7544           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7545 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7546           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7547 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7548           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7549
7550 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7551                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7552           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7553 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7554                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7555           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7556 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7557                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7558           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7559 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7560                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7561           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7562 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7563                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7564           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7565 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7566                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7567           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7568 }
7569
7570 //===----------------------------------------------------------------------===//
7571 // VZERO - Zero YMM registers
7572 //
7573 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7574             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7575   // Zero All YMM registers
7576   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7577                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7578
7579   // Zero Upper bits of YMM registers
7580   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7581                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7582 }
7583
7584 //===----------------------------------------------------------------------===//
7585 // Half precision conversion instructions
7586 //===----------------------------------------------------------------------===//
7587 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7588   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7589              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7590              [(set RC:$dst, (Int VR128:$src))]>,
7591              T8, OpSize, VEX;
7592   let neverHasSideEffects = 1, mayLoad = 1 in
7593   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7594              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7595 }
7596
7597 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7598   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7599                (ins RC:$src1, i32i8imm:$src2),
7600                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7601                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7602                TA, OpSize, VEX;
7603   let neverHasSideEffects = 1, mayStore = 1 in
7604   def mr : Ii8<0x1D, MRMDestMem, (outs),
7605                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7606                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7607                TA, OpSize, VEX;
7608 }
7609
7610 let Predicates = [HasAVX, HasF16C] in {
7611   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7612   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7613   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7614   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7615 }
7616
7617 //===----------------------------------------------------------------------===//
7618 // AVX2 Instructions
7619 //===----------------------------------------------------------------------===//
7620
7621 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7622 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7623                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7624                  X86MemOperand x86memop> {
7625   let isCommutable = 1 in
7626   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7627         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7628         !strconcat(OpcodeStr,
7629             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7630         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7631         VEX_4V;
7632   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7633         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7634         !strconcat(OpcodeStr,
7635             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7636         [(set RC:$dst,
7637           (IntId RC:$src1,
7638            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7639         VEX_4V;
7640 }
7641
7642 let isCommutable = 0 in {
7643 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7644                                    VR128, memopv2i64, i128mem>;
7645 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7646                                     VR256, memopv4i64, i256mem>;
7647 }
7648
7649 //===----------------------------------------------------------------------===//
7650 // VPBROADCAST - Load from memory and broadcast to all elements of the
7651 //               destination operand
7652 //
7653 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7654                           X86MemOperand x86memop, PatFrag ld_frag,
7655                           Intrinsic Int128, Intrinsic Int256> {
7656   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7657                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7658                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7659   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7660                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7661                   [(set VR128:$dst,
7662                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7663   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7664                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7665                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7666   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7667                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7668                    [(set VR256:$dst,
7669                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7670 }
7671
7672 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7673                                     int_x86_avx2_pbroadcastb_128,
7674                                     int_x86_avx2_pbroadcastb_256>;
7675 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7676                                     int_x86_avx2_pbroadcastw_128,
7677                                     int_x86_avx2_pbroadcastw_256>;
7678 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7679                                     int_x86_avx2_pbroadcastd_128,
7680                                     int_x86_avx2_pbroadcastd_256>;
7681 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7682                                     int_x86_avx2_pbroadcastq_128,
7683                                     int_x86_avx2_pbroadcastq_256>;
7684
7685 let Predicates = [HasAVX2] in {
7686   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7687           (VPBROADCASTBrm addr:$src)>;
7688   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7689           (VPBROADCASTBYrm addr:$src)>;
7690   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7691           (VPBROADCASTWrm addr:$src)>;
7692   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7693           (VPBROADCASTWYrm addr:$src)>;
7694   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7695           (VPBROADCASTDrm addr:$src)>;
7696   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7697           (VPBROADCASTDYrm addr:$src)>;
7698   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7699           (VPBROADCASTQrm addr:$src)>;
7700   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7701           (VPBROADCASTQYrm addr:$src)>;
7702
7703   // Provide fallback in case the load node that is used in the patterns above
7704   // is used by additional users, which prevents the pattern selection.
7705   let AddedComplexity = 20 in {
7706     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7707               (VBROADCASTSSrr
7708               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7709     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7710               (VBROADCASTSSYrr
7711               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7712     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7713               (VBROADCASTSDrr
7714               (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd))>;
7715
7716     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7717               (VBROADCASTSSrr
7718               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7719     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7720               (VBROADCASTSSYrr
7721               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7722     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7723               (VBROADCASTSDrr
7724               (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd))>;
7725   }
7726 }
7727
7728 // AVX1 broadcast patterns
7729 let Predicates = [HasAVX] in {
7730 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7731           (VBROADCASTSSYrm addr:$src)>;
7732 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7733           (VBROADCASTSDrm addr:$src)>;
7734 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7735           (VBROADCASTSSYrm addr:$src)>;
7736 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7737           (VBROADCASTSDrm addr:$src)>;
7738 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7739           (VBROADCASTSSrm addr:$src)>;
7740 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7741           (VBROADCASTSSrm addr:$src)>;
7742
7743   // Provide fallback in case the load node that is used in the patterns above
7744   // is used by additional users, which prevents the pattern selection.
7745   let AddedComplexity = 20 in {
7746   // 128bit broadcasts:
7747   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7748             (VPSHUFDri
7749             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0)>;
7750   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7751             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7752               (VPSHUFDri
7753                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0),
7754                   sub_xmm),
7755               (VPSHUFDri
7756                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss),
7757                0), 1)>;
7758   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7759             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7760               (VPSHUFDri
7761                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd), 0),
7762                   sub_xmm),
7763               (VPSHUFDri
7764                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd),
7765               0), 1)>;
7766
7767   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7768             (VPSHUFDri
7769             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0)>;
7770   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7771             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7772               (VPSHUFDri
7773                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0),
7774                   sub_xmm),
7775               (VPSHUFDri
7776                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss),
7777                0), 1)>;
7778   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7779             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7780               (VPSHUFDri
7781                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd), 0),
7782                   sub_xmm),
7783               (VPSHUFDri
7784                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd),
7785               0), 1)>;
7786   }
7787 }
7788
7789 //===----------------------------------------------------------------------===//
7790 // VPERM - Permute instructions
7791 //
7792
7793 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7794                      ValueType OpVT> {
7795   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7796                    (ins VR256:$src1, VR256:$src2),
7797                    !strconcat(OpcodeStr,
7798                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7799                    [(set VR256:$dst,
7800                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7801   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7802                    (ins VR256:$src1, i256mem:$src2),
7803                    !strconcat(OpcodeStr,
7804                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7805                    [(set VR256:$dst,
7806                      (OpVT (X86VPermv VR256:$src1,
7807                             (bitconvert (mem_frag addr:$src2)))))]>,
7808                    VEX_4V;
7809 }
7810
7811 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7812 let ExeDomain = SSEPackedSingle in
7813 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7814
7815 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7816                          ValueType OpVT> {
7817   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7818                      (ins VR256:$src1, i8imm:$src2),
7819                      !strconcat(OpcodeStr,
7820                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7821                      [(set VR256:$dst,
7822                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7823   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7824                      (ins i256mem:$src1, i8imm:$src2),
7825                      !strconcat(OpcodeStr,
7826                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7827                      [(set VR256:$dst,
7828                        (OpVT (X86VPermi (mem_frag addr:$src1),
7829                               (i8 imm:$src2))))]>, VEX;
7830 }
7831
7832 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7833 let ExeDomain = SSEPackedDouble in
7834 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7835
7836 //===----------------------------------------------------------------------===//
7837 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7838 //
7839 let AddedComplexity = 1 in {
7840 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7841           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7842           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7843           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7844                             (i8 imm:$src3))))]>, VEX_4V;
7845 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7846           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7847           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7848           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7849                              (i8 imm:$src3)))]>, VEX_4V;
7850 }
7851
7852 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7853 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7854           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7855 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7856           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7857 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7858           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7859
7860 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7861                   (i8 imm:$imm))),
7862           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7863 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7864                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7865           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7866 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7867                   (i8 imm:$imm))),
7868           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7869 }
7870
7871
7872 //===----------------------------------------------------------------------===//
7873 // VINSERTI128 - Insert packed integer values
7874 //
7875 let neverHasSideEffects = 1 in {
7876 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7877           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7878           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7879           []>,
7880           VEX_4V;
7881 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7882           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7883           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7884           []>, VEX_4V;
7885 }
7886
7887 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7888 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7889                                    (i32 imm)),
7890           (VINSERTI128rr VR256:$src1, VR128:$src2,
7891                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7892 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7893                                    (i32 imm)),
7894           (VINSERTI128rr VR256:$src1, VR128:$src2,
7895                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7896 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7897                                    (i32 imm)),
7898           (VINSERTI128rr VR256:$src1, VR128:$src2,
7899                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7900 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7901                                    (i32 imm)),
7902           (VINSERTI128rr VR256:$src1, VR128:$src2,
7903                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7904 }
7905
7906 //===----------------------------------------------------------------------===//
7907 // VEXTRACTI128 - Extract packed integer values
7908 //
7909 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7910           (ins VR256:$src1, i8imm:$src2),
7911           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7912           [(set VR128:$dst,
7913             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7914           VEX;
7915 let neverHasSideEffects = 1, mayStore = 1 in
7916 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7917           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7918           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7919
7920 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7921 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7922           (v2i64 (VEXTRACTI128rr
7923                     (v4i64 VR256:$src1),
7924                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7925 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7926           (v4i32 (VEXTRACTI128rr
7927                     (v8i32 VR256:$src1),
7928                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7929 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7930           (v8i16 (VEXTRACTI128rr
7931                     (v16i16 VR256:$src1),
7932                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7933 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7934           (v16i8 (VEXTRACTI128rr
7935                     (v32i8 VR256:$src1),
7936                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7937 }
7938
7939 //===----------------------------------------------------------------------===//
7940 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7941 //
7942 multiclass avx2_pmovmask<string OpcodeStr,
7943                          Intrinsic IntLd128, Intrinsic IntLd256,
7944                          Intrinsic IntSt128, Intrinsic IntSt256> {
7945   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7946              (ins VR128:$src1, i128mem:$src2),
7947              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7948              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7949   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7950              (ins VR256:$src1, i256mem:$src2),
7951              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7952              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7953   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7954              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7955              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7956              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7957   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7958              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7959              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7960              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7961 }
7962
7963 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7964                                 int_x86_avx2_maskload_d,
7965                                 int_x86_avx2_maskload_d_256,
7966                                 int_x86_avx2_maskstore_d,
7967                                 int_x86_avx2_maskstore_d_256>;
7968 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7969                                 int_x86_avx2_maskload_q,
7970                                 int_x86_avx2_maskload_q_256,
7971                                 int_x86_avx2_maskstore_q,
7972                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7973
7974
7975 //===----------------------------------------------------------------------===//
7976 // Variable Bit Shifts
7977 //
7978 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7979                           ValueType vt128, ValueType vt256> {
7980   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7981              (ins VR128:$src1, VR128:$src2),
7982              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7983              [(set VR128:$dst,
7984                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7985              VEX_4V;
7986   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7987              (ins VR128:$src1, i128mem:$src2),
7988              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7989              [(set VR128:$dst,
7990                (vt128 (OpNode VR128:$src1,
7991                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7992              VEX_4V;
7993   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7994              (ins VR256:$src1, VR256:$src2),
7995              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7996              [(set VR256:$dst,
7997                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7998              VEX_4V;
7999   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8000              (ins VR256:$src1, i256mem:$src2),
8001              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8002              [(set VR256:$dst,
8003                (vt256 (OpNode VR256:$src1,
8004                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8005              VEX_4V;
8006 }
8007
8008 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8009 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8010 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8011 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8012 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;