lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasXMM]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasXMMInt]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 299
 300 // We set canFoldAsLoad because this can be converted to a constant-pool
 301 // load of an all-ones value if folding it would be beneficial.
 302 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 303 // JIT implementation, it does not expand the instructions below like
 304 // X86MCInstLower does.
 305 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 306     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 307   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 308                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 309   let Predicates = [HasAVX] in
 310   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 311                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 312   let Predicates = [HasAVX2] in
 313   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 314                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 315 }
 316
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE 1 & 2 - Move FP Scalar Instructions
 320 //
 321 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 322 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 323 // is used instead. Register-to-register movss/movsd is not modeled as an
 324 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 325 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 326 //===----------------------------------------------------------------------===//
 327
 328 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 329       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 330       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 331
 332 // Loading from memory automatically zeroing upper bits.
 333 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 334                     PatFrag mem_pat, string OpcodeStr> :
 335       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 336          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 337                         [(set RC:$dst, (mem_pat addr:$src))]>;
 338
 339 // AVX
 340 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 341                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 342                 VEX_LIG;
 343 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 344                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 345                 VEX_LIG;
 346
 347 // For the disassembler
 348 let isCodeGenOnly = 1 in {
 349   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 350                         (ins VR128:$src1, FR32:$src2),
 351                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 352                         XS, VEX_4V, VEX_LIG;
 353   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 354                         (ins VR128:$src1, FR64:$src2),
 355                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 356                         XD, VEX_4V, VEX_LIG;
 357 }
 358
 359 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 360   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 361                  VEX_LIG;
 362   let AddedComplexity = 20 in
 363     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 364                    VEX_LIG;
 365 }
 366
 367 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 368                   "movss\t{$src, $dst|$dst, $src}",
 369                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 370 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 371                   "movsd\t{$src, $dst|$dst, $src}",
 372                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 373
 374 // SSE1 & 2
 375 let Constraints = "$src1 = $dst" in {
 376   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 377                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 378   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 379                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 380
 381   // For the disassembler
 382   let isCodeGenOnly = 1 in {
 383     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 384                          (ins VR128:$src1, FR32:$src2),
 385                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 386     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 387                          (ins VR128:$src1, FR64:$src2),
 388                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 389   }
 390 }
 391
 392 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 393   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 394
 395   let AddedComplexity = 20 in
 396     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 397 }
 398
 399 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 400                   "movss\t{$src, $dst|$dst, $src}",
 401                   [(store FR32:$src, addr:$dst)]>;
 402 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 403                   "movsd\t{$src, $dst|$dst, $src}",
 404                   [(store FR64:$src, addr:$dst)]>;
 405
 406 // Patterns
 407 let Predicates = [HasSSE1] in {
 408   let AddedComplexity = 15 in {
 409   // Extract the low 32-bit value from one vector and insert it into another.
 410   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 411             (MOVSSrr (v4f32 VR128:$src1),
 412                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 413   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 414             (MOVSSrr (v4i32 VR128:$src1),
 415                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 416
 417   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 418   // MOVSS to the lower bits.
 419   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 420             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 421   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 422             (MOVSSrr (v4f32 (V_SET0)),
 423                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 424   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 425             (MOVSSrr (v4i32 (V_SET0)),
 426                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 427   }
 428
 429   let AddedComplexity = 20 in {
 430   // MOVSSrm zeros the high parts of the register; represent this
 431   // with SUBREG_TO_REG.
 432   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 433             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 434   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 435             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 436   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 437             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 438   }
 439
 440   // Extract and store.
 441   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 442                    addr:$dst),
 443             (MOVSSmr addr:$dst,
 444                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 445
 446   // Shuffle with MOVSS
 447   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 448             (MOVSSrr VR128:$src1, FR32:$src2)>;
 449   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 450             (MOVSSrr (v4i32 VR128:$src1),
 451                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 452   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 453             (MOVSSrr (v4f32 VR128:$src1),
 454                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 455 }
 456
 457 let Predicates = [HasSSE2] in {
 458   let AddedComplexity = 15 in {
 459   // Extract the low 64-bit value from one vector and insert it into another.
 460   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 461             (MOVSDrr (v2f64 VR128:$src1),
 462                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 463   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 464             (MOVSDrr (v2i64 VR128:$src1),
 465                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 466
 467   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 468   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 469             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 470   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 471             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 472
 473   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 474   // MOVSD to the lower bits.
 475   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 476             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 477   }
 478
 479   let AddedComplexity = 20 in {
 480   // MOVSDrm zeros the high parts of the register; represent this
 481   // with SUBREG_TO_REG.
 482   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 483             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 484   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 485             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 486   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 487             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 488   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 489             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 490   def : Pat<(v2f64 (X86vzload addr:$src)),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   }
 493
 494   // Extract and store.
 495   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 496                    addr:$dst),
 497             (MOVSDmr addr:$dst,
 498                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 499
 500   // Shuffle with MOVSD
 501   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 502             (MOVSDrr VR128:$src1, FR64:$src2)>;
 503   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 504             (MOVSDrr (v2i64 VR128:$src1),
 505                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 506   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 507             (MOVSDrr (v2f64 VR128:$src1),
 508                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 509   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 510             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 511   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 513
 514   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 515   // is during lowering, where it's not possible to recognize the fold cause
 516   // it has two uses through a bitcast. One use disappears at isel time and the
 517   // fold opportunity reappears.
 518   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 519             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 520   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 521             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 522   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 523             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 524   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 525             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 526 }
 527
 528 let Predicates = [HasAVX] in {
 529   let AddedComplexity = 15 in {
 530   // Extract the low 32-bit value from one vector and insert it into another.
 531   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 532             (VMOVSSrr (v4f32 VR128:$src1),
 533                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 534   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 535             (VMOVSSrr (v4i32 VR128:$src1),
 536                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 537
 538   // Extract the low 64-bit value from one vector and insert it into another.
 539   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSDrr (v2f64 VR128:$src1),
 541                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 542   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSDrr (v2i64 VR128:$src1),
 544                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 545
 546   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 547   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 549   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 550             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 551
 552   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 553   // MOVS{S,D} to the lower bits.
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 555             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 557             (VMOVSSrr (v4f32 (V_SET0)),
 558                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 559   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 560             (VMOVSSrr (v4i32 (V_SET0)),
 561                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 562   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 563             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 564
 565   // Move low f32 and clear high bits.
 566   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 567             (SUBREG_TO_REG (i32 0),
 568               (VMOVSSrr (v4f32 (V_SET0)),
 569                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 570   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 571             (SUBREG_TO_REG (i32 0),
 572               (VMOVSSrr (v4i32 (V_SET0)),
 573                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 574   }
 575
 576   let AddedComplexity = 20 in {
 577   // MOVSSrm zeros the high parts of the register; represent this
 578   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 579   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 581   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 582             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 583   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 585
 586   // MOVSDrm zeros the high parts of the register; represent this
 587   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 588   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 589             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 590   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 591             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 592   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 593             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 594   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 595             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 596   def : Pat<(v2f64 (X86vzload addr:$src)),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598
 599   // Represent the same patterns above but in the form they appear for
 600   // 256-bit types
 601   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 602                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 603             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 604   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 605                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 606             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 607   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 608                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 610   }
 611   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 612                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i32 0),
 614                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 615                            sub_xmm)>;
 616   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 617                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 618             (SUBREG_TO_REG (i64 0),
 619                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 622                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 623             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 624
 625   // Move low f64 and clear high bits.
 626   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 627             (SUBREG_TO_REG (i32 0),
 628               (VMOVSDrr (v2f64 (V_SET0)),
 629                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 630
 631   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633               (VMOVSDrr (v2i64 (V_SET0)),
 634                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 635
 636 // Extract and store.
 637   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 638                    addr:$dst),
 639             (VMOVSSmr addr:$dst,
 640                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 641   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 642                    addr:$dst),
 643             (VMOVSDmr addr:$dst,
 644                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 645
 646   // Shuffle with VMOVSS
 647   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 648             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 649   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 650             (VMOVSSrr (v4i32 VR128:$src1),
 651                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 652   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (VMOVSSrr (v4f32 VR128:$src1),
 654                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 655
 656   // 256-bit variants
 657   def : Pat<(v8i32 (X86Movsd VR256:$src1, VR256:$src2)),
 658             (SUBREG_TO_REG (i32 0),
 659                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 660                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 661   def : Pat<(v8f32 (X86Movsd VR256:$src1, VR256:$src2)),
 662             (SUBREG_TO_REG (i32 0),
 663                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 664                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 665
 666   // Shuffle with VMOVSD
 667   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 668             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 669   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 670             (VMOVSDrr (v2i64 VR128:$src1),
 671                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr (v2f64 VR128:$src1),
 674                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 677                                                    sub_sd))>;
 678   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 679             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 680                                                    sub_sd))>;
 681
 682   // 256-bit variants
 683   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 684             (SUBREG_TO_REG (i32 0),
 685                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 686                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 687   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 690                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 699                                                    sub_sd))>;
 700   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 702                                                    sub_sd))>;
 703   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 705                                                    sub_sd))>;
 706   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 708                                                    sub_sd))>;
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 713 //===----------------------------------------------------------------------===//
 714
 715 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 716                             X86MemOperand x86memop, PatFrag ld_frag,
 717                             string asm, Domain d,
 718                             bit IsReMaterializable = 1> {
 719 let neverHasSideEffects = 1 in
 720   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 721               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 722 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 723   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 724               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 725                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 726 }
 727
 728 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 729                               "movaps", SSEPackedSingle>, TB, VEX;
 730 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 731                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 732 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 733                               "movups", SSEPackedSingle>, TB, VEX;
 734 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 735                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 736
 737 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 738                               "movaps", SSEPackedSingle>, TB, VEX;
 739 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 740                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 741 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 742                               "movups", SSEPackedSingle>, TB, VEX;
 743 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 744                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 745 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 746                               "movaps", SSEPackedSingle>, TB;
 747 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 748                               "movapd", SSEPackedDouble>, TB, OpSize;
 749 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 750                               "movups", SSEPackedSingle>, TB;
 751 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 752                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 753
 754 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 755                    "movaps\t{$src, $dst|$dst, $src}",
 756                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 757 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 758                    "movapd\t{$src, $dst|$dst, $src}",
 759                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 760 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 761                    "movups\t{$src, $dst|$dst, $src}",
 762                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 763 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 764                    "movupd\t{$src, $dst|$dst, $src}",
 765                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 766 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 767                    "movaps\t{$src, $dst|$dst, $src}",
 768                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 769 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 770                    "movapd\t{$src, $dst|$dst, $src}",
 771                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 772 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 773                    "movups\t{$src, $dst|$dst, $src}",
 774                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 775 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 776                    "movupd\t{$src, $dst|$dst, $src}",
 777                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 778
 779 // For disassembler
 780 let isCodeGenOnly = 1 in {
 781   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 782                           (ins VR128:$src),
 783                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 784   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 785                            (ins VR128:$src),
 786                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 787   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 788                            (ins VR128:$src),
 789                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 790   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 791                            (ins VR128:$src),
 792                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 793   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 794                             (ins VR256:$src),
 795                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 796   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 797                             (ins VR256:$src),
 798                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 799   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 800                             (ins VR256:$src),
 801                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 802   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 803                             (ins VR256:$src),
 804                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 805 }
 806
 807 let Predicates = [HasAVX] in {
 808 def : Pat<(v8i32 (X86vzmovl
 809                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 810           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 811 def : Pat<(v4i64 (X86vzmovl
 812                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 813           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 814 def : Pat<(v8f32 (X86vzmovl
 815                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 816           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 817 def : Pat<(v4f64 (X86vzmovl
 818                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 819           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 820 }
 821
 822
 823 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 824 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 825           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 826
 827 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 828 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 829           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 830
 831 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 832                    "movaps\t{$src, $dst|$dst, $src}",
 833                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 834 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 835                    "movapd\t{$src, $dst|$dst, $src}",
 836                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 837 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 838                    "movups\t{$src, $dst|$dst, $src}",
 839                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 840 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 841                    "movupd\t{$src, $dst|$dst, $src}",
 842                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 843
 844 // For disassembler
 845 let isCodeGenOnly = 1 in {
 846   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 847                          "movaps\t{$src, $dst|$dst, $src}", []>;
 848   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 849                          "movapd\t{$src, $dst|$dst, $src}", []>;
 850   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 851                          "movups\t{$src, $dst|$dst, $src}", []>;
 852   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 853                          "movupd\t{$src, $dst|$dst, $src}", []>;
 854 }
 855
 856 let Predicates = [HasAVX] in {
 857   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 858             (VMOVUPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 860             (VMOVUPDmr addr:$dst, VR128:$src)>;
 861 }
 862
 863 let Predicates = [HasSSE1] in
 864   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 865             (MOVUPSmr addr:$dst, VR128:$src)>;
 866 let Predicates = [HasSSE2] in
 867   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 868             (MOVUPDmr addr:$dst, VR128:$src)>;
 869
 870 // Use movaps / movups for SSE integer load / store (one byte shorter).
 871 // The instructions selected below are then converted to MOVDQA/MOVDQU
 872 // during the SSE domain pass.
 873 let Predicates = [HasSSE1] in {
 874   def : Pat<(alignedloadv4i32 addr:$src),
 875             (MOVAPSrm addr:$src)>;
 876   def : Pat<(loadv4i32 addr:$src),
 877             (MOVUPSrm addr:$src)>;
 878   def : Pat<(alignedloadv2i64 addr:$src),
 879             (MOVAPSrm addr:$src)>;
 880   def : Pat<(loadv2i64 addr:$src),
 881             (MOVUPSrm addr:$src)>;
 882
 883   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 884             (MOVAPSmr addr:$dst, VR128:$src)>;
 885   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 886             (MOVAPSmr addr:$dst, VR128:$src)>;
 887   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 888             (MOVAPSmr addr:$dst, VR128:$src)>;
 889   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 890             (MOVAPSmr addr:$dst, VR128:$src)>;
 891   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 892             (MOVUPSmr addr:$dst, VR128:$src)>;
 893   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 894             (MOVUPSmr addr:$dst, VR128:$src)>;
 895   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 896             (MOVUPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 898             (MOVUPSmr addr:$dst, VR128:$src)>;
 899 }
 900
 901 // Use vmovaps/vmovups for AVX integer load/store.
 902 let Predicates = [HasAVX] in {
 903   // 128-bit load/store
 904   def : Pat<(alignedloadv4i32 addr:$src),
 905             (VMOVAPSrm addr:$src)>;
 906   def : Pat<(loadv4i32 addr:$src),
 907             (VMOVUPSrm addr:$src)>;
 908   def : Pat<(alignedloadv2i64 addr:$src),
 909             (VMOVAPSrm addr:$src)>;
 910   def : Pat<(loadv2i64 addr:$src),
 911             (VMOVUPSrm addr:$src)>;
 912
 913   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 914             (VMOVAPSmr addr:$dst, VR128:$src)>;
 915   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 916             (VMOVAPSmr addr:$dst, VR128:$src)>;
 917   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 918             (VMOVAPSmr addr:$dst, VR128:$src)>;
 919   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 920             (VMOVAPSmr addr:$dst, VR128:$src)>;
 921   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 922             (VMOVUPSmr addr:$dst, VR128:$src)>;
 923   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 924             (VMOVUPSmr addr:$dst, VR128:$src)>;
 925   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 926             (VMOVUPSmr addr:$dst, VR128:$src)>;
 927   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 928             (VMOVUPSmr addr:$dst, VR128:$src)>;
 929
 930   // 256-bit load/store
 931   def : Pat<(alignedloadv4i64 addr:$src),
 932             (VMOVAPSYrm addr:$src)>;
 933   def : Pat<(loadv4i64 addr:$src),
 934             (VMOVUPSYrm addr:$src)>;
 935   def : Pat<(alignedloadv8i32 addr:$src),
 936             (VMOVAPSYrm addr:$src)>;
 937   def : Pat<(loadv8i32 addr:$src),
 938             (VMOVUPSYrm addr:$src)>;
 939   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 940             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 941   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 942             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 943   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 944             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 945   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 946             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 947   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 948             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 949   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 950             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 951   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 952             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 953   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 954             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 955 }
 956
 957 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 958 // bits are disregarded. FIXME: Set encoding to pseudo!
 959 let neverHasSideEffects = 1 in {
 960 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 961                      "movaps\t{$src, $dst|$dst, $src}", []>;
 962 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 963                      "movapd\t{$src, $dst|$dst, $src}", []>;
 964 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 965                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 966 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 967                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 968 }
 969
 970 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 971 // bits are disregarded. FIXME: Set encoding to pseudo!
 972 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 973 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 974                      "movaps\t{$src, $dst|$dst, $src}",
 975                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 976 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 977                      "movapd\t{$src, $dst|$dst, $src}",
 978                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 979 let isCodeGenOnly = 1 in {
 980   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 981                          "movaps\t{$src, $dst|$dst, $src}",
 982                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 983   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 984                          "movapd\t{$src, $dst|$dst, $src}",
 985                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 986 }
 987 }
 988
 989 //===----------------------------------------------------------------------===//
 990 // SSE 1 & 2 - Move Low packed FP Instructions
 991 //===----------------------------------------------------------------------===//
 992
 993 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 994                                  PatFrag mov_frag, string base_opc,
 995                                  string asm_opr> {
 996   def PSrm : PI<opc, MRMSrcMem,
 997          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 998          !strconcat(base_opc, "s", asm_opr),
 999      [(set RC:$dst,
1000        (mov_frag RC:$src1,
1001               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1002               SSEPackedSingle>, TB;
1003
1004   def PDrm : PI<opc, MRMSrcMem,
1005          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1006          !strconcat(base_opc, "d", asm_opr),
1007      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1008                               (scalar_to_vector (loadf64 addr:$src2)))))],
1009               SSEPackedDouble>, TB, OpSize;
1010 }
1011
1012 let AddedComplexity = 20 in {
1013   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1014                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1015 }
1016 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1017   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1018                                    "\t{$src2, $dst|$dst, $src2}">;
1019 }
1020
1021 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1022                    "movlps\t{$src, $dst|$dst, $src}",
1023                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1024                                  (iPTR 0))), addr:$dst)]>, VEX;
1025 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1026                    "movlpd\t{$src, $dst|$dst, $src}",
1027                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1028                                  (iPTR 0))), addr:$dst)]>, VEX;
1029 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1030                    "movlps\t{$src, $dst|$dst, $src}",
1031                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1032                                  (iPTR 0))), addr:$dst)]>;
1033 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1034                    "movlpd\t{$src, $dst|$dst, $src}",
1035                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1036                                  (iPTR 0))), addr:$dst)]>;
1037
1038 let Predicates = [HasAVX] in {
1039   let AddedComplexity = 20 in {
1040     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1041     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1042               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1043     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1044               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1045     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1046     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1050   }
1051
1052   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1053   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1054             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1055   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1056                                  VR128:$src2)), addr:$src1),
1057             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1058
1059   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1060   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1061             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1062   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1063             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1064
1065   // Shuffle with VMOVLPS
1066   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1067             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1068   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1069             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1070   def : Pat<(X86Movlps VR128:$src1,
1071                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073
1074   // Shuffle with VMOVLPD
1075   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1076             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1077   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1078             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1079   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1080                               (scalar_to_vector (loadf64 addr:$src2)))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082
1083   // Store patterns
1084   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1085                    addr:$src1),
1086             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1087   def : Pat<(store (v4i32 (X86Movlps
1088                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1089             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1090   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1091                    addr:$src1),
1092             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1093   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1094                    addr:$src1),
1095             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1096 }
1097
1098 let Predicates = [HasSSE1] in {
1099   let AddedComplexity = 20 in {
1100     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1101     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1102               (MOVLPSrm VR128:$src1, addr:$src2)>;
1103     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1104               (MOVLPSrm VR128:$src1, addr:$src2)>;
1105   }
1106
1107   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1108   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1109                                  (iPTR 0))), addr:$src1),
1110             (MOVLPSmr addr:$src1, VR128:$src2)>;
1111   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1112             (MOVLPSmr addr:$src1, VR128:$src2)>;
1113   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1114                                  VR128:$src2)), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116
1117   // Shuffle with MOVLPS
1118   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1119             (MOVLPSrm VR128:$src1, addr:$src2)>;
1120   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1121             (MOVLPSrm VR128:$src1, addr:$src2)>;
1122   def : Pat<(X86Movlps VR128:$src1,
1123                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(X86Movlps VR128:$src1,
1126                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1127             (MOVLPSrm VR128:$src1, addr:$src2)>;
1128
1129   // Store patterns
1130   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1131                                       addr:$src1),
1132             (MOVLPSmr addr:$src1, VR128:$src2)>;
1133   def : Pat<(store (v4i32 (X86Movlps
1134                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1135                               addr:$src1),
1136             (MOVLPSmr addr:$src1, VR128:$src2)>;
1137 }
1138
1139 let Predicates = [HasSSE2] in {
1140   let AddedComplexity = 20 in {
1141     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1142     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1143               (MOVLPDrm VR128:$src1, addr:$src2)>;
1144     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1145               (MOVLPDrm VR128:$src1, addr:$src2)>;
1146   }
1147
1148   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1149   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1150             (MOVLPDmr addr:$src1, VR128:$src2)>;
1151   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1152             (MOVLPDmr addr:$src1, VR128:$src2)>;
1153
1154   // Shuffle with MOVLPD
1155   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1156             (MOVLPDrm VR128:$src1, addr:$src2)>;
1157   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1158             (MOVLPDrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1160                               (scalar_to_vector (loadf64 addr:$src2)))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162
1163   // Store patterns
1164   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1165                            addr:$src1),
1166             (MOVLPDmr addr:$src1, VR128:$src2)>;
1167   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1168                            addr:$src1),
1169             (MOVLPDmr addr:$src1, VR128:$src2)>;
1170 }
1171
1172 //===----------------------------------------------------------------------===//
1173 // SSE 1 & 2 - Move Hi packed FP Instructions
1174 //===----------------------------------------------------------------------===//
1175
1176 let AddedComplexity = 20 in {
1177   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1178                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1179 }
1180 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1181   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1182                                    "\t{$src2, $dst|$dst, $src2}">;
1183 }
1184
1185 // v2f64 extract element 1 is always custom lowered to unpack high to low
1186 // and extract element 0 so the non-store version isn't too horrible.
1187 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movhps\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract
1190                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1191                                          (undef)), (iPTR 0))), addr:$dst)]>,
1192                    VEX;
1193 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movhpd\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract
1196                                  (v2f64 (unpckh VR128:$src, (undef))),
1197                                  (iPTR 0))), addr:$dst)]>,
1198                    VEX;
1199 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movhps\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract
1202                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1203                                          (undef)), (iPTR 0))), addr:$dst)]>;
1204 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhpd\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (v2f64 (unpckh VR128:$src, (undef))),
1208                                  (iPTR 0))), addr:$dst)]>;
1209
1210 let Predicates = [HasAVX] in {
1211   // VMOVHPS patterns
1212   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1213             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1214   def : Pat<(X86Movlhps VR128:$src1,
1215                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1216             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(X86Movlhps VR128:$src1,
1218                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1219             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1220   def : Pat<(X86Movlhps VR128:$src1,
1221                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1222             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1223
1224   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1225   // is during lowering, where it's not possible to recognize the load fold
1226   // cause it has two uses through a bitcast. One use disappears at isel time
1227   // and the fold opportunity reappears.
1228   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1229                       (scalar_to_vector (loadf64 addr:$src2)))),
1230             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1231
1232   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1233   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (f64 (vector_extract
1239             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1240             (VMOVHPSmr addr:$dst, VR128:$src)>;
1241   def : Pat<(store (f64 (vector_extract
1242             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1243             (VMOVHPDmr addr:$dst, VR128:$src)>;
1244 }
1245
1246 let Predicates = [HasSSE1] in {
1247   // MOVHPS patterns
1248   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1249             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1250   def : Pat<(X86Movlhps VR128:$src1,
1251                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1252             (MOVHPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(X86Movlhps VR128:$src1,
1254                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1255             (MOVHPSrm VR128:$src1, addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259
1260   // Store patterns
1261   def : Pat<(store (f64 (vector_extract
1262             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1263             (MOVHPSmr addr:$dst, VR128:$src)>;
1264 }
1265
1266 let Predicates = [HasSSE2] in {
1267   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1268   // is during lowering, where it's not possible to recognize the load fold
1269   // cause it has two uses through a bitcast. One use disappears at isel time
1270   // and the fold opportunity reappears.
1271   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1272                       (scalar_to_vector (loadf64 addr:$src2)))),
1273             (MOVHPDrm VR128:$src1, addr:$src2)>;
1274
1275   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1276   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1277                       (scalar_to_vector (loadf64 addr:$src2)))),
1278             (MOVHPDrm VR128:$src1, addr:$src2)>;
1279
1280   // Store patterns
1281   def : Pat<(store (f64 (vector_extract
1282             (v2f64 (X86Unpckh VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1283             (MOVHPDmr addr:$dst, VR128:$src)>;
1284 }
1285
1286 //===----------------------------------------------------------------------===//
1287 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1288 //===----------------------------------------------------------------------===//
1289
1290 let AddedComplexity = 20 in {
1291   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1292                                        (ins VR128:$src1, VR128:$src2),
1293                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1294                       [(set VR128:$dst,
1295                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1296                       VEX_4V;
1297   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1298                                        (ins VR128:$src1, VR128:$src2),
1299                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1300                       [(set VR128:$dst,
1301                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1302                       VEX_4V;
1303 }
1304 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1305   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1306                                        (ins VR128:$src1, VR128:$src2),
1307                       "movlhps\t{$src2, $dst|$dst, $src2}",
1308                       [(set VR128:$dst,
1309                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1310   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1311                                        (ins VR128:$src1, VR128:$src2),
1312                       "movhlps\t{$src2, $dst|$dst, $src2}",
1313                       [(set VR128:$dst,
1314                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1315 }
1316
1317 let Predicates = [HasAVX] in {
1318   // MOVLHPS patterns
1319   let AddedComplexity = 20 in {
1320     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1321               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1322     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1323               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1324
1325     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1326     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1327               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1328   }
1329   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1330             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1331   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1332             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1333   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1334             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1335
1336   // MOVHLPS patterns
1337   let AddedComplexity = 20 in {
1338     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1339     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1340               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1341
1342     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1343     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1344               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1345     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1346               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1347   }
1348
1349   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1350             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1351   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1352             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1353 }
1354
1355 let Predicates = [HasSSE1] in {
1356   // MOVLHPS patterns
1357   let AddedComplexity = 20 in {
1358     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1359               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1360     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1361               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1362
1363     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1364     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1365               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1366   }
1367   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1368             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   let AddedComplexity = 20 in {
1376     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1377     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1378               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1379
1380     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1381     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1382               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1383     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1384               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1385   }
1386
1387   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1388             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1389   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1390             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1391 }
1392
1393 //===----------------------------------------------------------------------===//
1394 // SSE 1 & 2 - Conversion Instructions
1395 //===----------------------------------------------------------------------===//
1396
1397 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1398                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1399                      string asm> {
1400   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1401                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1402   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1403                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1404 }
1405
1406 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1407                           X86MemOperand x86memop, string asm> {
1408   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1409   let mayLoad = 1 in
1410   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1411 }
1412
1413 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1414                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1415                          string asm, Domain d> {
1416   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1417                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1418   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1419                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1420 }
1421
1422 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1423                           X86MemOperand x86memop, string asm> {
1424   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1425               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1426   let mayLoad = 1 in
1427   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1428               (ins DstRC:$src1, x86memop:$src),
1429               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1430 }
1431
1432 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1433                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1434                                 VEX_LIG;
1435 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1436                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1437                                 VEX_W, VEX_LIG;
1438 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1439                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1440                                 VEX_LIG;
1441 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1442                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1443                                 VEX, VEX_W, VEX_LIG;
1444
1445 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1446 // register, but the same isn't true when only using memory operands,
1447 // provide other assembly "l" and "q" forms to address this explicitly
1448 // where appropriate to do so.
1449 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1450                                   VEX_4V, VEX_LIG;
1451 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1452                                   VEX_4V, VEX_W, VEX_LIG;
1453 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1454                                   VEX_4V, VEX_LIG;
1455 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1456                                   VEX_4V, VEX_LIG;
1457 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1458                                   VEX_4V, VEX_W, VEX_LIG;
1459
1460 let Predicates = [HasAVX] in {
1461   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1462             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1463   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1464             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1465   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1466             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1468             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1469
1470   def : Pat<(f32 (sint_to_fp GR32:$src)),
1471             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1472   def : Pat<(f32 (sint_to_fp GR64:$src)),
1473             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1474   def : Pat<(f64 (sint_to_fp GR32:$src)),
1475             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1476   def : Pat<(f64 (sint_to_fp GR64:$src)),
1477             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1478 }
1479
1480 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1481                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1482 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1484 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1485                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1486 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1487                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1488 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1489                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1490 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1491                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1492 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1493                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1494 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1496
1497 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1498 // and/or XMM operand(s).
1499
1500 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1501                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1502                          string asm> {
1503   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1504               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1505               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1506   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1507               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1508               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1509 }
1510
1511 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1512                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1513                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1514   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1515               !if(Is2Addr,
1516                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1517                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1518               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1519   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1520               (ins DstRC:$src1, x86memop:$src2),
1521               !if(Is2Addr,
1522                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1523                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1524               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1525 }
1526
1527 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1528                       f128mem, load, "cvtsd2si">, XD, VEX;
1529 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1530                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1531                       XD, VEX, VEX_W;
1532
1533 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1534 // Get rid of this hack or rename the intrinsics, there are several
1535 // intructions that only match with the intrinsic form, why create duplicates
1536 // to let them be recognized by the assembler?
1537 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1538                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1539 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1540                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1541                       VEX_LIG;
1542
1543 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1544                 f128mem, load, "cvtsd2si{l}">, XD;
1545 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1546                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1547
1548
1549 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1550           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1551 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1552           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1553           VEX_W;
1554 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1555           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1556 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1557           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1558           VEX_4V, VEX_W;
1559
1560 let Constraints = "$src1 = $dst" in {
1561   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1563                         "cvtsi2ss">, XS;
1564   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1566                         "cvtsi2ss{q}">, XS, REX_W;
1567   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1568                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1569                         "cvtsi2sd">, XD;
1570   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1571                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1572                         "cvtsi2sd">, XD, REX_W;
1573 }
1574
1575 /// SSE 1 Only
1576
1577 // Aliases for intrinsics
1578 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1579                                     f32mem, load, "cvttss2si">, XS, VEX;
1580 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1581                                     int_x86_sse_cvttss2si64, f32mem, load,
1582                                     "cvttss2si">, XS, VEX, VEX_W;
1583 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1584                                     f128mem, load, "cvttsd2si">, XD, VEX;
1585 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1586                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1587                                     "cvttsd2si">, XD, VEX, VEX_W;
1588 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1589                                     f32mem, load, "cvttss2si">, XS;
1590 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1591                                     int_x86_sse_cvttss2si64, f32mem, load,
1592                                     "cvttss2si{q}">, XS, REX_W;
1593 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1594                                     f128mem, load, "cvttsd2si">, XD;
1595 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1597                                     "cvttsd2si{q}">, XD, REX_W;
1598
1599 let Pattern = []<dag> in {
1600 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1601                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1602                                VEX, VEX_LIG;
1603 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1604                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1605                                VEX_W, VEX_LIG;
1606 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1607                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1608                                SSEPackedSingle>, TB, VEX;
1609 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1610                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1611                                SSEPackedSingle>, TB, VEX;
1612 }
1613
1614 let Pattern = []<dag> in {
1615 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1616                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1617 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1618                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1619 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1620                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1621                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1622 }
1623
1624 let Predicates = [HasSSE1] in {
1625   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1626             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1627   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1628             (CVTSS2SIrm addr:$src)>;
1629   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1630             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1631   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1632             (CVTSS2SI64rm addr:$src)>;
1633 }
1634
1635 let Predicates = [HasAVX] in {
1636   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1637             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1638   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1639             (VCVTSS2SIrm addr:$src)>;
1640   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1641             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1642   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1643             (VCVTSS2SI64rm addr:$src)>;
1644 }
1645
1646 /// SSE 2 Only
1647
1648 // Convert scalar double to scalar single
1649 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1650                        (ins FR64:$src1, FR64:$src2),
1651                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1652                       VEX_4V, VEX_LIG;
1653 let mayLoad = 1 in
1654 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1655                        (ins FR64:$src1, f64mem:$src2),
1656                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1657                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1658
1659 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1660           Requires<[HasAVX]>;
1661
1662 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1663                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1664                       [(set FR32:$dst, (fround FR64:$src))]>;
1665 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1666                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1667                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1668                   Requires<[HasSSE2, OptForSize]>;
1669
1670 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1671                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1672                       XS, VEX_4V;
1673 let Constraints = "$src1 = $dst" in
1674 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1675                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1676
1677 // Convert scalar single to scalar double
1678 // SSE2 instructions with XS prefix
1679 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1680                     (ins FR32:$src1, FR32:$src2),
1681                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1682                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1683 let mayLoad = 1 in
1684 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1685                     (ins FR32:$src1, f32mem:$src2),
1686                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1687                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1688
1689 let Predicates = [HasAVX] in {
1690   def : Pat<(f64 (fextend FR32:$src)),
1691             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1692   def : Pat<(fextend (loadf32 addr:$src)),
1693             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1694   def : Pat<(extloadf32 addr:$src),
1695             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1696 }
1697
1698 def : Pat<(extloadf32 addr:$src),
1699           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1700           Requires<[HasAVX, OptForSpeed]>;
1701
1702 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1703                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1704                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1705                  Requires<[HasSSE2]>;
1706 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1708                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1709                  Requires<[HasSSE2, OptForSize]>;
1710
1711 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1712 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1713 // combine.
1714 // Since these loads aren't folded into the fextend, we have to match it
1715 // explicitly here.
1716 def : Pat<(fextend (loadf32 addr:$src)),
1717           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1718 def : Pat<(extloadf32 addr:$src),
1719           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1720
1721 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1722                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1725                                        VR128:$src2))]>, XS, VEX_4V,
1726                     Requires<[HasAVX]>;
1727 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1728                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1729                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1730                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1731                                        (load addr:$src2)))]>, XS, VEX_4V,
1732                     Requires<[HasAVX]>;
1733 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1734 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1735                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        VR128:$src2))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1741                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1742                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1743                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1744                                        (load addr:$src2)))]>, XS,
1745                     Requires<[HasSSE2]>;
1746 }
1747
1748 // Convert doubleword to packed single/double fp
1749 // SSE2 instructions without OpSize prefix
1750 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1751                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1752                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1753                      TB, VEX, Requires<[HasAVX]>;
1754 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1755                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1756                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1757                                         (bitconvert (memopv2i64 addr:$src))))]>,
1758                      TB, VEX, Requires<[HasAVX]>;
1759 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1760                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1762                      TB, Requires<[HasSSE2]>;
1763 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1764                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1765                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1766                                         (bitconvert (memopv2i64 addr:$src))))]>,
1767                      TB, Requires<[HasSSE2]>;
1768
1769 // FIXME: why the non-intrinsic version is described as SSE3?
1770 // SSE2 instructions with XS prefix
1771 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1772                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1773                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1774                      XS, VEX, Requires<[HasAVX]>;
1775 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1776                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1778                                         (bitconvert (memopv2i64 addr:$src))))]>,
1779                      XS, VEX, Requires<[HasAVX]>;
1780 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1781                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1782                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1783                      XS, Requires<[HasSSE2]>;
1784 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1785                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1786                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1787                                         (bitconvert (memopv2i64 addr:$src))))]>,
1788                      XS, Requires<[HasSSE2]>;
1789
1790
1791 // Convert packed single/double fp to doubleword
1792 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1793                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1794 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1795                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1796 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1797                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1798 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1799                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1800 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1801                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1802 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1803                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1804
1805 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1806                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1808                         VEX;
1809 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1810                          (ins f128mem:$src),
1811                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1812                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1813                                             (memop addr:$src)))]>, VEX;
1814 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1815                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1816                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1817 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1818                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1819                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1820                                             (memop addr:$src)))]>;
1821
1822 // SSE2 packed instructions with XD prefix
1823 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1825                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1826                      XD, VEX, Requires<[HasAVX]>;
1827 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1829                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1830                                           (memop addr:$src)))]>,
1831                      XD, VEX, Requires<[HasAVX]>;
1832 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1833                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1834                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1835                      XD, Requires<[HasSSE2]>;
1836 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1837                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1838                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1839                                           (memop addr:$src)))]>,
1840                      XD, Requires<[HasSSE2]>;
1841
1842
1843 // Convert with truncation packed single/double fp to doubleword
1844 // SSE2 packed instructions with XS prefix
1845 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1847 let mayLoad = 1 in
1848 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1849                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1850 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1851                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1852 let mayLoad = 1 in
1853 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1854                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1855 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1856                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1857                       [(set VR128:$dst,
1858                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1859 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1860                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                       [(set VR128:$dst,
1862                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1863
1864 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1865                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1866                         [(set VR128:$dst,
1867                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1868                       XS, VEX, Requires<[HasAVX]>;
1869 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1870                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1871                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1872                                            (memop addr:$src)))]>,
1873                       XS, VEX, Requires<[HasAVX]>;
1874
1875 let Predicates = [HasSSE2] in {
1876   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1877             (Int_CVTDQ2PSrr VR128:$src)>;
1878   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1879             (CVTTPS2DQrr VR128:$src)>;
1880 }
1881
1882 let Predicates = [HasAVX] in {
1883   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1884             (Int_VCVTDQ2PSrr VR128:$src)>;
1885   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1886             (VCVTTPS2DQrr VR128:$src)>;
1887   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1888             (VCVTDQ2PSYrr VR256:$src)>;
1889   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1890             (VCVTTPS2DQYrr VR256:$src)>;
1891 }
1892
1893 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1894                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1895                         [(set VR128:$dst,
1896                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1897 let isCodeGenOnly = 1 in
1898 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1899                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1900                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1901                                                (memop addr:$src)))]>, VEX;
1902 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1903                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1904                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1905 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1906                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1907                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1908                                         (memop addr:$src)))]>;
1909
1910 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1911 // register, but the same isn't true when using memory operands instead.
1912 // Provide other assembly rr and rm forms to address this explicitly.
1913 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1914                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1915
1916 // XMM only
1917 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1918                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1919 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1920                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1921
1922 // YMM only
1923 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1924                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1925 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1926                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1927
1928 // Convert packed single to packed double
1929 let Predicates = [HasAVX] in {
1930                   // SSE2 instructions without OpSize prefix
1931 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1932                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1933 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1934                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1935 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1936                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1937 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 }
1940 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1941                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1942 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1943                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1944
1945 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1948                      TB, VEX, Requires<[HasAVX]>;
1949 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1950                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1951                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1952                                           (load addr:$src)))]>,
1953                      TB, VEX, Requires<[HasAVX]>;
1954 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1955                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1956                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1957                      TB, Requires<[HasSSE2]>;
1958 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1959                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1960                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1961                                           (load addr:$src)))]>,
1962                      TB, Requires<[HasSSE2]>;
1963
1964 // Convert packed double to packed single
1965 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1966 // register, but the same isn't true when using memory operands instead.
1967 // Provide other assembly rr and rm forms to address this explicitly.
1968 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1969                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1970 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1971                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1972
1973 // XMM only
1974 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1976 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1977                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1978
1979 // YMM only
1980 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1981                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1982 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1983                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1984 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1985                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1986 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1987                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1988
1989
1990 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1992                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1993 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1994                          (ins f128mem:$src),
1995                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1996                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1997                                             (memop addr:$src)))]>;
1998 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2000                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2001 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2002                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2003                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2004                                             (memop addr:$src)))]>;
2005
2006 // AVX 256-bit register conversion intrinsics
2007 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2008 // whenever possible to avoid declaring two versions of each one.
2009 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2010           (VCVTDQ2PSYrr VR256:$src)>;
2011 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2012           (VCVTDQ2PSYrm addr:$src)>;
2013
2014 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2015           (VCVTPD2PSYrr VR256:$src)>;
2016 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2017           (VCVTPD2PSYrm addr:$src)>;
2018
2019 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2020           (VCVTPS2DQYrr VR256:$src)>;
2021 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2022           (VCVTPS2DQYrm addr:$src)>;
2023
2024 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2025           (VCVTPS2PDYrr VR128:$src)>;
2026 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2027           (VCVTPS2PDYrm addr:$src)>;
2028
2029 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2030           (VCVTTPD2DQYrr VR256:$src)>;
2031 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2032           (VCVTTPD2DQYrm addr:$src)>;
2033
2034 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
2035           (VCVTTPS2DQYrr VR256:$src)>;
2036 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
2037           (VCVTTPS2DQYrm addr:$src)>;
2038
2039 // Match fround and fextend for 128/256-bit conversions
2040 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2041           (VCVTPD2PSYrr VR256:$src)>;
2042 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2043           (VCVTPD2PSYrm addr:$src)>;
2044
2045 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2046           (VCVTPS2PDYrr VR128:$src)>;
2047 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2048           (VCVTPS2PDYrm addr:$src)>;
2049
2050 //===----------------------------------------------------------------------===//
2051 // SSE 1 & 2 - Compare Instructions
2052 //===----------------------------------------------------------------------===//
2053
2054 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2055 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2056                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2057                             string asm, string asm_alt> {
2058   def rr : SIi8<0xC2, MRMSrcReg,
2059                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2060                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2061   def rm : SIi8<0xC2, MRMSrcMem,
2062                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2063                 [(set RC:$dst, (OpNode (VT RC:$src1),
2064                                          (ld_frag addr:$src2), imm:$cc))]>;
2065
2066   // Accept explicit immediate argument form instead of comparison code.
2067   let neverHasSideEffects = 1 in {
2068     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2069                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2070     let mayLoad = 1 in
2071     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2072                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2073   }
2074 }
2075
2076 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2077                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2078                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2079                  XS, VEX_4V, VEX_LIG;
2080 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2081                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2082                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2083                  XD, VEX_4V, VEX_LIG;
2084
2085 let Constraints = "$src1 = $dst" in {
2086   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2087                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2088                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2089                   XS;
2090   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2091                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2092                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2093                   XD;
2094 }
2095
2096 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2097                          Intrinsic Int, string asm> {
2098   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2099                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2100                         [(set VR128:$dst, (Int VR128:$src1,
2101                                                VR128:$src, imm:$cc))]>;
2102   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2103                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2104                         [(set VR128:$dst, (Int VR128:$src1,
2105                                                (load addr:$src), imm:$cc))]>;
2106 }
2107
2108 // Aliases to match intrinsics which expect XMM operand(s).
2109 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2110                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2111                      XS, VEX_4V;
2112 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2113                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2114                      XD, VEX_4V;
2115 let Constraints = "$src1 = $dst" in {
2116   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2117                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2118   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2119                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2120 }
2121
2122
2123 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2124 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2125                             ValueType vt, X86MemOperand x86memop,
2126                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2127   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2128                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2129                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2130   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2131                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2132                      [(set EFLAGS, (OpNode (vt RC:$src1),
2133                                            (ld_frag addr:$src2)))], d>;
2134 }
2135
2136 let Defs = [EFLAGS] in {
2137   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2138                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2139   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2140                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2141                                   VEX_LIG;
2142   let Pattern = []<dag> in {
2143     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2144                                     "comiss", SSEPackedSingle>, TB, VEX,
2145                                     VEX_LIG;
2146     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2147                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2148                                     VEX_LIG;
2149   }
2150
2151   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2152                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2153   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2154                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2155
2156   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2157                             load, "comiss", SSEPackedSingle>, TB, VEX;
2158   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2159                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2160   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2161                                   "ucomiss", SSEPackedSingle>, TB;
2162   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2163                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2164
2165   let Pattern = []<dag> in {
2166     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2167                                     "comiss", SSEPackedSingle>, TB;
2168     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2169                                     "comisd", SSEPackedDouble>, TB, OpSize;
2170   }
2171
2172   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2173                               load, "ucomiss", SSEPackedSingle>, TB;
2174   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2175                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2176
2177   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2178                                   "comiss", SSEPackedSingle>, TB;
2179   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2180                                   "comisd", SSEPackedDouble>, TB, OpSize;
2181 } // Defs = [EFLAGS]
2182
2183 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2184 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2185                             Intrinsic Int, string asm, string asm_alt,
2186                             Domain d> {
2187   let isAsmParserOnly = 1 in {
2188     def rri : PIi8<0xC2, MRMSrcReg,
2189                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2190                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2191     def rmi : PIi8<0xC2, MRMSrcMem,
2192                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2193                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2194   }
2195
2196   // Accept explicit immediate argument form instead of comparison code.
2197   def rri_alt : PIi8<0xC2, MRMSrcReg,
2198              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2199              asm_alt, [], d>;
2200   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2201              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2202              asm_alt, [], d>;
2203 }
2204
2205 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2206                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2207                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2208                SSEPackedSingle>, TB, VEX_4V;
2209 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2210                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2211                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2212                SSEPackedDouble>, TB, OpSize, VEX_4V;
2213 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2214                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2215                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2216                SSEPackedSingle>, TB, VEX_4V;
2217 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2218                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2219                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2220                SSEPackedDouble>, TB, OpSize, VEX_4V;
2221 let Constraints = "$src1 = $dst" in {
2222   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2223                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2224                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2225                  SSEPackedSingle>, TB;
2226   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2227                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2228                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2229                  SSEPackedDouble>, TB, OpSize;
2230 }
2231
2232 let Predicates = [HasSSE1] in {
2233 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2234           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2235 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2236           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2237 }
2238
2239 let Predicates = [HasSSE2] in {
2240 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2241           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2242 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2243           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2244 }
2245
2246 let Predicates = [HasAVX] in {
2247 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2248           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2249 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2250           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2251 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2252           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2253 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2254           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2255
2256 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2257           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2258 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2259           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2260 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2261           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2262 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2263           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2264 }
2265
2266 //===----------------------------------------------------------------------===//
2267 // SSE 1 & 2 - Shuffle Instructions
2268 //===----------------------------------------------------------------------===//
2269
2270 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2271 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2272                          ValueType vt, string asm, PatFrag mem_frag,
2273                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2274   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2275                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2276                    [(set RC:$dst, (vt (shufp:$src3
2277                             RC:$src1, (mem_frag addr:$src2))))], d>;
2278   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2279     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2280                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2281                    [(set RC:$dst,
2282                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2283 }
2284
2285 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2286            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2287            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2288 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2289            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2290            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2291 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2292            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2293            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2294 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2295            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2296            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2297
2298 let Constraints = "$src1 = $dst" in {
2299   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2300                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2301                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2302                     TB;
2303   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2304                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2305                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2306 }
2307
2308 let Predicates = [HasSSE1] in {
2309   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2310                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2311             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2312   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2313             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2314   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2315                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2316             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2317   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2318             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2319   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2320   // fall back to this for SSE1)
2321   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2322             (SHUFPSrri VR128:$src2, VR128:$src1,
2323                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2324   // Special unary SHUFPSrri case.
2325   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2326             (SHUFPSrri VR128:$src1, VR128:$src1,
2327                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2328 }
2329
2330 let Predicates = [HasSSE2] in {
2331   // Special binary v4i32 shuffle cases with SHUFPS.
2332   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2333             (SHUFPSrri VR128:$src1, VR128:$src2,
2334                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2335   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2336                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2337             (SHUFPSrmi VR128:$src1, addr:$src2,
2338                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2339   // Special unary SHUFPDrri cases.
2340   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2341             (SHUFPDrri VR128:$src1, VR128:$src1,
2342                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2343   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2344             (SHUFPDrri VR128:$src1, VR128:$src1,
2345                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2346   // Special binary v2i64 shuffle cases using SHUFPDrri.
2347   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2348             (SHUFPDrri VR128:$src1, VR128:$src2,
2349                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2350   // Generic SHUFPD patterns
2351   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2352                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2353             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2354   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2355                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2356             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2357   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2358             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2359   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2360             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2361 }
2362
2363 let Predicates = [HasAVX] in {
2364   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2365                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2366             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2367   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2368             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2369   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2370                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2371             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2372   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2373             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2374   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2375   // fall back to this for SSE1)
2376   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2377             (VSHUFPSrri VR128:$src2, VR128:$src1,
2378                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2379   // Special unary SHUFPSrri case.
2380   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2381             (VSHUFPSrri VR128:$src1, VR128:$src1,
2382                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2383   // Special binary v4i32 shuffle cases with SHUFPS.
2384   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2385             (VSHUFPSrri VR128:$src1, VR128:$src2,
2386                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2387   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2388                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2389             (VSHUFPSrmi VR128:$src1, addr:$src2,
2390                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2391   // Special unary SHUFPDrri cases.
2392   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2393             (VSHUFPDrri VR128:$src1, VR128:$src1,
2394                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2395   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2396             (VSHUFPDrri VR128:$src1, VR128:$src1,
2397                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2398   // Special binary v2i64 shuffle cases using SHUFPDrri.
2399   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2400             (VSHUFPDrri VR128:$src1, VR128:$src2,
2401                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2402
2403   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2404                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2405             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2406   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2407                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2408             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2409   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2410             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2411   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2412             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2413
2414   // 256-bit patterns
2415   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2416             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2417   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2418                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2419             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2420
2421   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2422             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2423   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2424                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2425             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2426
2427   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2428             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2429   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2430                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2431             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2432
2433   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2434             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2435   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2436                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2437             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2438 }
2439
2440 //===----------------------------------------------------------------------===//
2441 // SSE 1 & 2 - Unpack Instructions
2442 //===----------------------------------------------------------------------===//
2443
2444 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2445 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2446                                    PatFrag mem_frag, RegisterClass RC,
2447                                    X86MemOperand x86memop, string asm,
2448                                    Domain d> {
2449     def rr : PI<opc, MRMSrcReg,
2450                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2451                 asm, [(set RC:$dst,
2452                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2453     def rm : PI<opc, MRMSrcMem,
2454                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2455                 asm, [(set RC:$dst,
2456                            (vt (OpNode RC:$src1,
2457                                        (mem_frag addr:$src2))))], d>;
2458 }
2459
2460 let AddedComplexity = 10 in {
2461   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2462         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2463                        SSEPackedSingle>, TB, VEX_4V;
2464   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2465         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2466                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2467   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2468         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2469                        SSEPackedSingle>, TB, VEX_4V;
2470   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2471         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2472                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2473
2474   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2475         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                        SSEPackedSingle>, TB, VEX_4V;
2477   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2478         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2479                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2480   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2481         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                        SSEPackedSingle>, TB, VEX_4V;
2483   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2484         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2485                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2486
2487   let Constraints = "$src1 = $dst" in {
2488     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2489           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2490                          SSEPackedSingle>, TB;
2491     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2492           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2493                          SSEPackedDouble>, TB, OpSize;
2494     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2495           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2496                          SSEPackedSingle>, TB;
2497     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2498           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2499                          SSEPackedDouble>, TB, OpSize;
2500   } // Constraints = "$src1 = $dst"
2501 } // AddedComplexity
2502
2503 let Predicates = [HasSSE1] in {
2504   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2505             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2506   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2507             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2508   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2509             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2510   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2511             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2512 }
2513
2514 let Predicates = [HasSSE2] in {
2515   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2516             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2517   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2518             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2519   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2520             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2521   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2522             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2523
2524   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2525   // problem is during lowering, where it's not possible to recognize the load
2526   // fold cause it has two uses through a bitcast. One use disappears at isel
2527   // time and the fold opportunity reappears.
2528   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2529             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2530
2531   let AddedComplexity = 10 in
2532   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2533             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2534 }
2535
2536 let Predicates = [HasAVX] in {
2537   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2538             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2539   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2540             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2541   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2542             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2543   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2544             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2545
2546   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2547             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2548   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2549             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2550   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2551             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2552   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2553             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2554
2555   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2556             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2557   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2558             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2559   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2560             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2561   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2562             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2563
2564   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2565             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2566   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2567             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2568   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2569             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2570   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2571             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2572
2573   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2574   // problem is during lowering, where it's not possible to recognize the load
2575   // fold cause it has two uses through a bitcast. One use disappears at isel
2576   // time and the fold opportunity reappears.
2577   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2578             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2579   let AddedComplexity = 10 in
2580   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2581             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2582 }
2583
2584 //===----------------------------------------------------------------------===//
2585 // SSE 1 & 2 - Extract Floating-Point Sign mask
2586 //===----------------------------------------------------------------------===//
2587
2588 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2589 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2590                                 Domain d> {
2591   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2592                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2593                      [(set GR32:$dst, (Int RC:$src))], d>;
2594   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2595                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2596 }
2597
2598 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2599                                      SSEPackedSingle>, TB;
2600 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2601                                      SSEPackedDouble>, TB, OpSize;
2602
2603 def : Pat<(i32 (X86fgetsign FR32:$src)),
2604           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2605                                        sub_ss))>, Requires<[HasSSE1]>;
2606 def : Pat<(i64 (X86fgetsign FR32:$src)),
2607           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2608                                        sub_ss))>, Requires<[HasSSE1]>;
2609 def : Pat<(i32 (X86fgetsign FR64:$src)),
2610           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2611                                        sub_sd))>, Requires<[HasSSE2]>;
2612 def : Pat<(i64 (X86fgetsign FR64:$src)),
2613           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2614                                        sub_sd))>, Requires<[HasSSE2]>;
2615
2616 let Predicates = [HasAVX] in {
2617   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2618                                         "movmskps", SSEPackedSingle>, TB, VEX;
2619   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2620                                         "movmskpd", SSEPackedDouble>, TB,
2621                                         OpSize, VEX;
2622   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2623                                         "movmskps", SSEPackedSingle>, TB, VEX;
2624   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2625                                         "movmskpd", SSEPackedDouble>, TB,
2626                                         OpSize, VEX;
2627
2628   def : Pat<(i32 (X86fgetsign FR32:$src)),
2629             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2630                                           sub_ss))>;
2631   def : Pat<(i64 (X86fgetsign FR32:$src)),
2632             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2633                                           sub_ss))>;
2634   def : Pat<(i32 (X86fgetsign FR64:$src)),
2635             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2636                                           sub_sd))>;
2637   def : Pat<(i64 (X86fgetsign FR64:$src)),
2638             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2639                                           sub_sd))>;
2640
2641   // Assembler Only
2642   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2643              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2644   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2645              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2646              OpSize, VEX;
2647   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2648              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2649   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2650              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2651              OpSize, VEX;
2652 }
2653
2654 //===----------------------------------------------------------------------===//
2655 // SSE 1 & 2 - Logical Instructions
2656 //===----------------------------------------------------------------------===//
2657
2658 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2659 ///
2660 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2661                                        SDNode OpNode> {
2662   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2663               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2664
2665   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2666         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2667
2668   let Constraints = "$src1 = $dst" in {
2669     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2670                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2671
2672     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2673                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2674   }
2675 }
2676
2677 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2678 let mayLoad = 0 in {
2679   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2680   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2681   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2682 }
2683
2684 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2685   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2686
2687 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2688 ///
2689 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2690                                    SDNode OpNode> {
2691   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2692   // are all promoted to v2i64, and the patterns are covered by the int
2693   // version. This is needed in SSE only, because v2i64 isn't supported on
2694   // SSE1, but only on SSE2.
2695   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2696        !strconcat(OpcodeStr, "ps"), f128mem, [],
2697        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2698                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2699
2700   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2701        !strconcat(OpcodeStr, "pd"), f128mem,
2702        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2703                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2704        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2705                                  (memopv2i64 addr:$src2)))], 0>,
2706                                                  TB, OpSize, VEX_4V;
2707   let Constraints = "$src1 = $dst" in {
2708     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2709          !strconcat(OpcodeStr, "ps"), f128mem,
2710          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2711          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2712                                    (memopv2i64 addr:$src2)))]>, TB;
2713
2714     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2715          !strconcat(OpcodeStr, "pd"), f128mem,
2716          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2717                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2718          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2719                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2720   }
2721 }
2722
2723 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2724 ///
2725 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2726                                      SDNode OpNode> {
2727     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2728           !strconcat(OpcodeStr, "ps"), f256mem,
2729           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2730           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2731                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2732
2733     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2734           !strconcat(OpcodeStr, "pd"), f256mem,
2735           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2736                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2737           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2738                                     (memopv4i64 addr:$src2)))], 0>,
2739                                     TB, OpSize, VEX_4V;
2740 }
2741
2742 // AVX 256-bit packed logical ops forms
2743 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2744 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2745 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2746 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2747
2748 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2749 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2750 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2751 let isCommutable = 0 in
2752   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2753
2754 //===----------------------------------------------------------------------===//
2755 // SSE 1 & 2 - Arithmetic Instructions
2756 //===----------------------------------------------------------------------===//
2757
2758 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2759 /// vector forms.
2760 ///
2761 /// In addition, we also have a special variant of the scalar form here to
2762 /// represent the associated intrinsic operation.  This form is unlike the
2763 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2764 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2765 ///
2766 /// These three forms can each be reg+reg or reg+mem.
2767 ///
2768
2769 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2770 /// classes below
2771 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2772                                   bit Is2Addr = 1> {
2773   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2774                             OpNode, FR32, f32mem, Is2Addr>, XS;
2775   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2776                             OpNode, FR64, f64mem, Is2Addr>, XD;
2777 }
2778
2779 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2780                                    bit Is2Addr = 1> {
2781   let mayLoad = 0 in {
2782   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2783               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2784   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2785               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2786   }
2787 }
2788
2789 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2790                                     SDNode OpNode> {
2791   let mayLoad = 0 in {
2792     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2793                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2794     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2795                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2796   }
2797 }
2798
2799 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2800                                       bit Is2Addr = 1> {
2801   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2802      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2803   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2804      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2805 }
2806
2807 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2808                                       bit Is2Addr = 1> {
2809   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2810      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2811                                               SSEPackedSingle, Is2Addr>, TB;
2812
2813   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2814      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2815                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2816 }
2817
2818 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2819   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2820      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2821       SSEPackedSingle, 0>, TB;
2822
2823   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2824      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2825       SSEPackedDouble, 0>, TB, OpSize;
2826 }
2827
2828 // Binary Arithmetic instructions
2829 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2830             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2831 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2832             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2833 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2834             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2835 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2836             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2837
2838 let isCommutable = 0 in {
2839   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2840               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2841   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2842               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2843   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2844               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2845   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2846               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2847   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2848               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2849   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2850               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2851               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2852               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2853   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2854               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2855   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2856               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2857               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2858               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2859 }
2860
2861 let Constraints = "$src1 = $dst" in {
2862   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2863              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2864              basic_sse12_fp_binop_s_int<0x58, "add">;
2865   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2866              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2867              basic_sse12_fp_binop_s_int<0x59, "mul">;
2868
2869   let isCommutable = 0 in {
2870     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2871                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2872                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2873     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2874                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2875                basic_sse12_fp_binop_s_int<0x5E, "div">;
2876     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2877                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2878                basic_sse12_fp_binop_s_int<0x5F, "max">,
2879                basic_sse12_fp_binop_p_int<0x5F, "max">;
2880     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2881                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2882                basic_sse12_fp_binop_s_int<0x5D, "min">,
2883                basic_sse12_fp_binop_p_int<0x5D, "min">;
2884   }
2885 }
2886
2887 /// Unop Arithmetic
2888 /// In addition, we also have a special variant of the scalar form here to
2889 /// represent the associated intrinsic operation.  This form is unlike the
2890 /// plain scalar form, in that it takes an entire vector (instead of a
2891 /// scalar) and leaves the top elements undefined.
2892 ///
2893 /// And, we have a special variant form for a full-vector intrinsic form.
2894
2895 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2896 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2897                           SDNode OpNode, Intrinsic F32Int> {
2898   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2899                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2900                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2901   // For scalar unary operations, fold a load into the operation
2902   // only in OptForSize mode. It eliminates an instruction, but it also
2903   // eliminates a whole-register clobber (the load), so it introduces a
2904   // partial register update condition.
2905   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2906                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2907                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2908             Requires<[HasSSE1, OptForSize]>;
2909   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2910                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2911                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2912   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2913                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2914                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2915 }
2916
2917 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2918 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2919   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2920                 !strconcat(OpcodeStr,
2921                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2922   let mayLoad = 1 in
2923   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2924                 !strconcat(OpcodeStr,
2925                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2926   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2927                 (ins VR128:$src1, ssmem:$src2),
2928                 !strconcat(OpcodeStr,
2929                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2930 }
2931
2932 /// sse1_fp_unop_p - SSE1 unops in packed form.
2933 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2934   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2935               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2936               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2937   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2938                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2939                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2940 }
2941
2942 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2943 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2944   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2945               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2946               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2947   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2948                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2949                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2950 }
2951
2952 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2953 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2954                               Intrinsic V4F32Int> {
2955   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2956                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2957                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2958   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2959                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2960                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2961 }
2962
2963 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2964 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2965                                 Intrinsic V4F32Int> {
2966   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2967                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2968                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2969   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2970                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2971                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2972 }
2973
2974 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2975 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2976                           SDNode OpNode, Intrinsic F64Int> {
2977   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2978                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2979                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2980   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2981   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2982                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2983                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2984             Requires<[HasSSE2, OptForSize]>;
2985   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2986                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2987                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2988   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2989                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2990                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2991 }
2992
2993 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2994 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2995   let neverHasSideEffects = 1 in {
2996   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2997                !strconcat(OpcodeStr,
2998                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2999   let mayLoad = 1 in
3000   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3001                !strconcat(OpcodeStr,
3002                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3003   }
3004   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3005                (ins VR128:$src1, sdmem:$src2),
3006                !strconcat(OpcodeStr,
3007                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3008 }
3009
3010 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3011 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3012                           SDNode OpNode> {
3013   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3014               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3015               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3016   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3017                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3018                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3019 }
3020
3021 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3022 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3023   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3024               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3025               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3026   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3027                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3028                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3029 }
3030
3031 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3032 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3033                               Intrinsic V2F64Int> {
3034   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3035                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3036                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3037   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3038                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3039                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3040 }
3041
3042 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3043 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3044                                 Intrinsic V2F64Int> {
3045   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3046                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3047                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3048   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3049                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3050                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3051 }
3052
3053 let Predicates = [HasAVX] in {
3054   // Square root.
3055   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3056                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3057
3058   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3059                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3060                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3061                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3062                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3063                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3064                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3065                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3066                 VEX;
3067
3068   // Reciprocal approximations. Note that these typically require refinement
3069   // in order to obtain suitable precision.
3070   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3071   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3072                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3073                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3074                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3075
3076   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3077   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3078                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3079                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3080                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3081 }
3082
3083 def : Pat<(f32 (fsqrt FR32:$src)),
3084           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3085 def : Pat<(f32 (fsqrt (load addr:$src))),
3086           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3087           Requires<[HasAVX, OptForSize]>;
3088 def : Pat<(f64 (fsqrt FR64:$src)),
3089           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3090 def : Pat<(f64 (fsqrt (load addr:$src))),
3091           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3092           Requires<[HasAVX, OptForSize]>;
3093
3094 def : Pat<(f32 (X86frsqrt FR32:$src)),
3095           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3096 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3097           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3098           Requires<[HasAVX, OptForSize]>;
3099
3100 def : Pat<(f32 (X86frcp FR32:$src)),
3101           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3102 def : Pat<(f32 (X86frcp (load addr:$src))),
3103           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3104           Requires<[HasAVX, OptForSize]>;
3105
3106 let Predicates = [HasAVX] in {
3107   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3108             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3109                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3110                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3111                 sub_ss)>;
3112   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3113             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3114
3115   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3116             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3117                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3118                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3119                 sub_sd)>;
3120   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3121             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3122
3123   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3124             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3125                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3126                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3127                 sub_ss)>;
3128   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3129             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3130
3131   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3132             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3133                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3134                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3135                 sub_ss)>;
3136   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3137             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3138 }
3139
3140 // Square root.
3141 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3142              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3143              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3144              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3145              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3146              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3147
3148 // Reciprocal approximations. Note that these typically require refinement
3149 // in order to obtain suitable precision.
3150 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3151              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3152              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3153 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3154              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3155              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3156
3157 // There is no f64 version of the reciprocal approximation instructions.
3158
3159 //===----------------------------------------------------------------------===//
3160 // SSE 1 & 2 - Non-temporal stores
3161 //===----------------------------------------------------------------------===//
3162
3163 let AddedComplexity = 400 in { // Prefer non-temporal versions
3164   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3165                        (ins f128mem:$dst, VR128:$src),
3166                        "movntps\t{$src, $dst|$dst, $src}",
3167                        [(alignednontemporalstore (v4f32 VR128:$src),
3168                                                  addr:$dst)]>, VEX;
3169   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3170                        (ins f128mem:$dst, VR128:$src),
3171                        "movntpd\t{$src, $dst|$dst, $src}",
3172                        [(alignednontemporalstore (v2f64 VR128:$src),
3173                                                  addr:$dst)]>, VEX;
3174   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3175                         (ins f128mem:$dst, VR128:$src),
3176                         "movntdq\t{$src, $dst|$dst, $src}",
3177                         [(alignednontemporalstore (v2f64 VR128:$src),
3178                                                   addr:$dst)]>, VEX;
3179
3180   let ExeDomain = SSEPackedInt in
3181   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3182                            (ins f128mem:$dst, VR128:$src),
3183                            "movntdq\t{$src, $dst|$dst, $src}",
3184                            [(alignednontemporalstore (v4f32 VR128:$src),
3185                                                      addr:$dst)]>, VEX;
3186
3187   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3188             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3189
3190   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3191                        (ins f256mem:$dst, VR256:$src),
3192                        "movntps\t{$src, $dst|$dst, $src}",
3193                        [(alignednontemporalstore (v8f32 VR256:$src),
3194                                                  addr:$dst)]>, VEX;
3195   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3196                        (ins f256mem:$dst, VR256:$src),
3197                        "movntpd\t{$src, $dst|$dst, $src}",
3198                        [(alignednontemporalstore (v4f64 VR256:$src),
3199                                                  addr:$dst)]>, VEX;
3200   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3201                         (ins f256mem:$dst, VR256:$src),
3202                         "movntdq\t{$src, $dst|$dst, $src}",
3203                         [(alignednontemporalstore (v4f64 VR256:$src),
3204                                                   addr:$dst)]>, VEX;
3205   let ExeDomain = SSEPackedInt in
3206   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3207                       (ins f256mem:$dst, VR256:$src),
3208                       "movntdq\t{$src, $dst|$dst, $src}",
3209                       [(alignednontemporalstore (v8f32 VR256:$src),
3210                                                 addr:$dst)]>, VEX;
3211 }
3212
3213 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3214           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3215 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3216           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3217 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3218           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3219
3220 let AddedComplexity = 400 in { // Prefer non-temporal versions
3221 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3222                     "movntps\t{$src, $dst|$dst, $src}",
3223                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3224 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3225                     "movntpd\t{$src, $dst|$dst, $src}",
3226                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3227
3228 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3229                     "movntdq\t{$src, $dst|$dst, $src}",
3230                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3231
3232 let ExeDomain = SSEPackedInt in
3233 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3234                     "movntdq\t{$src, $dst|$dst, $src}",
3235                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3236
3237 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3238           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3239
3240 // There is no AVX form for instructions below this point
3241 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3242                  "movnti{l}\t{$src, $dst|$dst, $src}",
3243                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3244                TB, Requires<[HasSSE2]>;
3245 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3246                      "movnti{q}\t{$src, $dst|$dst, $src}",
3247                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3248                   TB, Requires<[HasSSE2]>;
3249 }
3250
3251 //===----------------------------------------------------------------------===//
3252 // SSE 1 & 2 - Prefetch and memory fence
3253 //===----------------------------------------------------------------------===//
3254
3255 // Prefetch intrinsic.
3256 def PREFETCHT0   : VoPSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3257     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3258 def PREFETCHT1   : VoPSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3259     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3260 def PREFETCHT2   : VoPSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3261     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3262 def PREFETCHNTA  : VoPSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3263     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3264
3265 // Flush cache
3266 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3267                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3268               TB, Requires<[HasSSE2]>;
3269
3270 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3271 // was introduced with SSE2, it's backward compatible.
3272 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3273
3274 // Load, store, and memory fence
3275 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3276                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3277 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3278                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3279 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3280                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3281
3282 def : Pat<(X86SFence), (SFENCE)>;
3283 def : Pat<(X86LFence), (LFENCE)>;
3284 def : Pat<(X86MFence), (MFENCE)>;
3285
3286 //===----------------------------------------------------------------------===//
3287 // SSE 1 & 2 - Load/Store XCSR register
3288 //===----------------------------------------------------------------------===//
3289
3290 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3291                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3292 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3293                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3294
3295 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3296                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3297 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3298                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3299
3300 //===---------------------------------------------------------------------===//
3301 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3302 //===---------------------------------------------------------------------===//
3303
3304 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3305
3306 let neverHasSideEffects = 1 in {
3307 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3308                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3309 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3310                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3311 }
3312 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3313                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3314 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3315                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3316
3317 // For Disassembler
3318 let isCodeGenOnly = 1 in {
3319 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3320                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3321 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3322                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3323 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3324                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3325 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3326                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3327 }
3328
3329 let canFoldAsLoad = 1, mayLoad = 1 in {
3330 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3331                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3332 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3333                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3334 let Predicates = [HasAVX] in {
3335   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3336                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3337   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3338                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3339 }
3340 }
3341
3342 let mayStore = 1 in {
3343 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3344                      (ins i128mem:$dst, VR128:$src),
3345                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3346 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3347                      (ins i256mem:$dst, VR256:$src),
3348                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3349 let Predicates = [HasAVX] in {
3350 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3351                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3352 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3353                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3354 }
3355 }
3356
3357 let neverHasSideEffects = 1 in
3358 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3359                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3360
3361 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3362                    "movdqu\t{$src, $dst|$dst, $src}",
3363                    []>, XS, Requires<[HasSSE2]>;
3364
3365 // For Disassembler
3366 let isCodeGenOnly = 1 in {
3367 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3368                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3369
3370 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3371                        "movdqu\t{$src, $dst|$dst, $src}",
3372                        []>, XS, Requires<[HasSSE2]>;
3373 }
3374
3375 let canFoldAsLoad = 1, mayLoad = 1 in {
3376 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3377                    "movdqa\t{$src, $dst|$dst, $src}",
3378                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3379 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3380                    "movdqu\t{$src, $dst|$dst, $src}",
3381                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3382                  XS, Requires<[HasSSE2]>;
3383 }
3384
3385 let mayStore = 1 in {
3386 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3387                    "movdqa\t{$src, $dst|$dst, $src}",
3388                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3389 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3390                    "movdqu\t{$src, $dst|$dst, $src}",
3391                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3392                  XS, Requires<[HasSSE2]>;
3393 }
3394
3395 // Intrinsic forms of MOVDQU load and store
3396 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3397                        "vmovdqu\t{$src, $dst|$dst, $src}",
3398                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3399                      XS, VEX, Requires<[HasAVX]>;
3400
3401 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3402                        "movdqu\t{$src, $dst|$dst, $src}",
3403                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3404                      XS, Requires<[HasSSE2]>;
3405
3406 } // ExeDomain = SSEPackedInt
3407
3408 let Predicates = [HasAVX] in {
3409   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3410   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3411             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3412 }
3413
3414 //===---------------------------------------------------------------------===//
3415 // SSE2 - Packed Integer Arithmetic Instructions
3416 //===---------------------------------------------------------------------===//
3417
3418 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3419
3420 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3421                             RegisterClass RC, PatFrag memop_frag,
3422                             X86MemOperand x86memop, bit IsCommutable = 0,
3423                             bit Is2Addr = 1> {
3424   let isCommutable = IsCommutable in
3425   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3426        (ins RC:$src1, RC:$src2),
3427        !if(Is2Addr,
3428            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3429            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3430        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3431   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3432        (ins RC:$src1, x86memop:$src2),
3433        !if(Is2Addr,
3434            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3435            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3436        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3437 }
3438
3439 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3440                              string OpcodeStr, Intrinsic IntId,
3441                              Intrinsic IntId2, RegisterClass RC,
3442                              bit Is2Addr = 1> {
3443   // src2 is always 128-bit
3444   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3445        (ins RC:$src1, VR128:$src2),
3446        !if(Is2Addr,
3447            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3448            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3449        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3450   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3451        (ins RC:$src1, i128mem:$src2),
3452        !if(Is2Addr,
3453            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3454            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3455        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3456   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3457        (ins RC:$src1, i32i8imm:$src2),
3458        !if(Is2Addr,
3459            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3460            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3461        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3462 }
3463
3464 /// PDI_binop_rm - Simple SSE2 binary operator.
3465 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3466                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3467                         X86MemOperand x86memop, bit IsCommutable = 0,
3468                         bit Is2Addr = 1> {
3469   let isCommutable = IsCommutable in
3470   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3471        (ins RC:$src1, RC:$src2),
3472        !if(Is2Addr,
3473            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3474            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3475        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3476   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3477        (ins RC:$src1, x86memop:$src2),
3478        !if(Is2Addr,
3479            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3480            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3481        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3482                                      (bitconvert (memop_frag addr:$src2)))))]>;
3483 }
3484 } // ExeDomain = SSEPackedInt
3485
3486 // 128-bit Integer Arithmetic
3487
3488 let Predicates = [HasAVX] in {
3489 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3490                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3491 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3492                             i128mem, 1, 0>, VEX_4V;
3493 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3494                             i128mem, 1, 0>, VEX_4V;
3495 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3496                             i128mem, 1, 0>, VEX_4V;
3497 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3498                             i128mem, 1, 0>, VEX_4V;
3499 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3500                             i128mem, 0, 0>, VEX_4V;
3501 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3502                             i128mem, 0, 0>, VEX_4V;
3503 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3504                             i128mem, 0, 0>, VEX_4V;
3505 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3506                             i128mem, 0, 0>, VEX_4V;
3507
3508 // Intrinsic forms
3509 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3510                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3511 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3512                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3513 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3514                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3515 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3516                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3517 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3518                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3519 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3520                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3521 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3522                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3523 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3524                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3525 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3526                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3527 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3528                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3529 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3530                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3531 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3532                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3533 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3534                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3535 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3536                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3537 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3538                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3539 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3540                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3541 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3542                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3543 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3544                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3545 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3546                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3547 }
3548
3549 let Predicates = [HasAVX2] in {
3550 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3551                              i256mem, 1, 0>, VEX_4V;
3552 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3553                              i256mem, 1, 0>, VEX_4V;
3554 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3555                              i256mem, 1, 0>, VEX_4V;
3556 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3557                              i256mem, 1, 0>, VEX_4V;
3558 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3559                              i256mem, 1, 0>, VEX_4V;
3560 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3561                              i256mem, 0, 0>, VEX_4V;
3562 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3563                              i256mem, 0, 0>, VEX_4V;
3564 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3565                              i256mem, 0, 0>, VEX_4V;
3566 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3567                              i256mem, 0, 0>, VEX_4V;
3568
3569 // Intrinsic forms
3570 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3571                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3572 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3573                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3574 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3575                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3576 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3577                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3578 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3579                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3580 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3581                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3582 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3583                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3584 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3585                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3586 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3587                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3588 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3589                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3590 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3591                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3592 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3593                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3594 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3595                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3596 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3597                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3598 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3599                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3600 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3601                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3602 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3603                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3604 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3605                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3606 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3607                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3608 }
3609
3610 let Constraints = "$src1 = $dst" in {
3611 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3612                            i128mem, 1>;
3613 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3614                            i128mem, 1>;
3615 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3616                            i128mem, 1>;
3617 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3618                            i128mem, 1>;
3619 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3620                            i128mem, 1>;
3621 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3622                           i128mem>;
3623 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3624                           i128mem>;
3625 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3626                           i128mem>;
3627 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3628                           i128mem>;
3629
3630 // Intrinsic forms
3631 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3632                                 VR128, memopv2i64, i128mem>;
3633 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3634                                 VR128, memopv2i64, i128mem>;
3635 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3636                                 VR128, memopv2i64, i128mem>;
3637 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3638                                 VR128, memopv2i64, i128mem>;
3639 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3640                                 VR128, memopv2i64, i128mem, 1>;
3641 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3642                                 VR128, memopv2i64, i128mem, 1>;
3643 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3644                                 VR128, memopv2i64, i128mem, 1>;
3645 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3646                                 VR128, memopv2i64, i128mem, 1>;
3647 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3648                                 VR128, memopv2i64, i128mem, 1>;
3649 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3650                                 VR128, memopv2i64, i128mem, 1>;
3651 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3652                                 VR128, memopv2i64, i128mem, 1>;
3653 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3654                                 VR128, memopv2i64, i128mem, 1>;
3655 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3656                                 VR128, memopv2i64, i128mem, 1>;
3657 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3658                                 VR128, memopv2i64, i128mem, 1>;
3659 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3660                                 VR128, memopv2i64, i128mem, 1>;
3661 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3662                                 VR128, memopv2i64, i128mem, 1>;
3663 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3664                                 VR128, memopv2i64, i128mem, 1>;
3665 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3666                                 VR128, memopv2i64, i128mem, 1>;
3667 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3668                                 VR128, memopv2i64, i128mem, 1>;
3669
3670 } // Constraints = "$src1 = $dst"
3671
3672 //===---------------------------------------------------------------------===//
3673 // SSE2 - Packed Integer Logical Instructions
3674 //===---------------------------------------------------------------------===//
3675
3676 let Predicates = [HasAVX] in {
3677 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3678                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3679                                 VR128, 0>, VEX_4V;
3680 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3681                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3682                                 VR128, 0>, VEX_4V;
3683 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3684                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3685                                 VR128, 0>, VEX_4V;
3686
3687 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3688                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3689                                 VR128, 0>, VEX_4V;
3690 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3691                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3692                                 VR128, 0>, VEX_4V;
3693 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3694                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3695                                 VR128, 0>, VEX_4V;
3696
3697 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3698                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3699                                 VR128, 0>, VEX_4V;
3700 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3701                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3702                                 VR128, 0>, VEX_4V;
3703
3704 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3705                           i128mem, 1, 0>, VEX_4V;
3706 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3707                           i128mem, 1, 0>, VEX_4V;
3708 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3709                           i128mem, 1, 0>, VEX_4V;
3710 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
3711                           i128mem, 0, 0>, VEX_4V;
3712
3713 let ExeDomain = SSEPackedInt in {
3714   let neverHasSideEffects = 1 in {
3715     // 128-bit logical shifts.
3716     def VPSLLDQri : PDIi8<0x73, MRM7r,
3717                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3718                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3719                       VEX_4V;
3720     def VPSRLDQri : PDIi8<0x73, MRM3r,
3721                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3722                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3723                       VEX_4V;
3724     // PSRADQri doesn't exist in SSE[1-3].
3725   }
3726 }
3727 }
3728
3729 let Predicates = [HasAVX2] in {
3730 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3731                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3732                                  VR256, 0>, VEX_4V;
3733 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3734                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3735                                  VR256, 0>, VEX_4V;
3736 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3737                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3738                                  VR256, 0>, VEX_4V;
3739
3740 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3741                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3742                                  VR256, 0>, VEX_4V;
3743 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3744                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3745                                  VR256, 0>, VEX_4V;
3746 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3747                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3748                                  VR256, 0>, VEX_4V;
3749
3750 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3751                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3752                                  VR256, 0>, VEX_4V;
3753 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3754                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3755                                  VR256, 0>, VEX_4V;
3756
3757 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3758                            i256mem, 1, 0>, VEX_4V;
3759 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3760                            i256mem, 1, 0>, VEX_4V;
3761 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3762                            i256mem, 1, 0>, VEX_4V;
3763 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
3764                             i256mem, 0, 0>, VEX_4V;
3765
3766 let ExeDomain = SSEPackedInt in {
3767   let neverHasSideEffects = 1 in {
3768     // 128-bit logical shifts.
3769     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3770                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3771                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3772                       VEX_4V;
3773     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3774                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3775                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3776                       VEX_4V;
3777     // PSRADQYri doesn't exist in SSE[1-3].
3778   }
3779 }
3780 }
3781
3782 let Constraints = "$src1 = $dst" in {
3783 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3784                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3785                                VR128>;
3786 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3787                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3788                                VR128>;
3789 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3790                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3791                                VR128>;
3792
3793 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3794                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3795                                VR128>;
3796 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3797                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3798                                VR128>;
3799 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3800                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3801                                VR128>;
3802
3803 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3804                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3805                                VR128>;
3806 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3807                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3808                                VR128>;
3809
3810 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3811                          i128mem, 1>;
3812 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3813                          i128mem, 1>;
3814 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3815                          i128mem, 1>;
3816 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
3817                           i128mem, 0>;
3818
3819 let ExeDomain = SSEPackedInt in {
3820   let neverHasSideEffects = 1 in {
3821     // 128-bit logical shifts.
3822     def PSLLDQri : PDIi8<0x73, MRM7r,
3823                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3824                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3825     def PSRLDQri : PDIi8<0x73, MRM3r,
3826                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3827                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3828     // PSRADQri doesn't exist in SSE[1-3].
3829   }
3830 }
3831 } // Constraints = "$src1 = $dst"
3832
3833 let Predicates = [HasAVX] in {
3834   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3835             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3836   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3837             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3838   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3839             (VPSLLDQri VR128:$src1, imm:$src2)>;
3840   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3841             (VPSRLDQri VR128:$src1, imm:$src2)>;
3842   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3843             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3844
3845   // Shift up / down and insert zero's.
3846   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3847             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3848   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3849             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3850 }
3851
3852 let Predicates = [HasAVX2] in {
3853   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3854             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3855   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3856             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3857   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3858             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3859   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3860             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3861 }
3862
3863 let Predicates = [HasSSE2] in {
3864   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3865             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3866   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3867             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3868   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3869             (PSLLDQri VR128:$src1, imm:$src2)>;
3870   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3871             (PSRLDQri VR128:$src1, imm:$src2)>;
3872   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3873             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3874
3875   // Shift up / down and insert zero's.
3876   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3877             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3878   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3879             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3880 }
3881
3882 //===---------------------------------------------------------------------===//
3883 // SSE2 - Packed Integer Comparison Instructions
3884 //===---------------------------------------------------------------------===//
3885
3886 let Predicates = [HasAVX] in {
3887   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3888                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3889   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3890                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3891   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3892                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3893   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3894                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3895   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3896                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3897   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3898                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3899
3900   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3901             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3902   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3903                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3904             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3905   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3906             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3907   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3908                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3909             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3910   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3911             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3912   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3913                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3914             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3915
3916   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3917             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3918   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3919                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3920             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3921   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3922             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3923   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3924                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3925             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3926   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3927             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3928   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3929                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3930             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3931 }
3932
3933 let Predicates = [HasAVX2] in {
3934   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3935                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3936   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3937                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3938   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3939                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3940   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3941                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3942   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3943                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3944   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3945                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3946
3947   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3948             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3949   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3950                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3951             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3952   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3953             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3954   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3955                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3956             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3957   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3958             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3959   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3960                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3961             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3962
3963   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3964             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3965   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3966                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3967             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3968   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3969             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3970   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3971                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3972             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3973   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3974             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3975   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3976                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3977             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3978 }
3979
3980 let Constraints = "$src1 = $dst" in {
3981   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3982                                    VR128, memopv2i64, i128mem, 1>;
3983   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3984                                    VR128, memopv2i64, i128mem, 1>;
3985   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3986                                    VR128, memopv2i64, i128mem, 1>;
3987   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3988                                    VR128, memopv2i64, i128mem>;
3989   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3990                                    VR128, memopv2i64, i128mem>;
3991   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3992                                    VR128, memopv2i64, i128mem>;
3993 } // Constraints = "$src1 = $dst"
3994
3995 let Predicates = [HasSSE2] in {
3996   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3997             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3998   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3999                     (bc_v16i8 (memopv2i64 addr:$src2)))),
4000             (PCMPEQBrm VR128:$src1, addr:$src2)>;
4001   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
4002             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
4003   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
4004                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4005             (PCMPEQWrm VR128:$src1, addr:$src2)>;
4006   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
4007             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
4008   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
4009                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4010             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4011
4012   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4013             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4014   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4015              (bc_v16i8 (memopv2i64 addr:$src2)))),
4016             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4017   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4018             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4019   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4020                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4021             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4022   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4023             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4024   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4025                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4026             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4027 }
4028
4029 //===---------------------------------------------------------------------===//
4030 // SSE2 - Packed Integer Pack Instructions
4031 //===---------------------------------------------------------------------===//
4032
4033 let Predicates = [HasAVX] in {
4034 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4035                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4036 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4037                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4038 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4039                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4040 }
4041
4042 let Predicates = [HasAVX2] in {
4043 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4044                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4045 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4046                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4047 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4048                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4049 }
4050
4051 let Constraints = "$src1 = $dst" in {
4052 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4053                                  VR128, memopv2i64, i128mem>;
4054 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4055                                  VR128, memopv2i64, i128mem>;
4056 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4057                                  VR128, memopv2i64, i128mem>;
4058 } // Constraints = "$src1 = $dst"
4059
4060 //===---------------------------------------------------------------------===//
4061 // SSE2 - Packed Integer Shuffle Instructions
4062 //===---------------------------------------------------------------------===//
4063
4064 let ExeDomain = SSEPackedInt in {
4065 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4066                          PatFrag bc_frag> {
4067 def ri : Ii8<0x70, MRMSrcReg,
4068               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4069               !strconcat(OpcodeStr,
4070                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4071               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4072                                                       (undef))))]>;
4073 def mi : Ii8<0x70, MRMSrcMem,
4074               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4075               !strconcat(OpcodeStr,
4076                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4077               [(set VR128:$dst, (vt (pshuf_frag:$src2
4078                                       (bc_frag (memopv2i64 addr:$src1)),
4079                                       (undef))))]>;
4080 }
4081
4082 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4083                            PatFrag bc_frag> {
4084 def Yri : Ii8<0x70, MRMSrcReg,
4085               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4086               !strconcat(OpcodeStr,
4087                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4088               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4089                                                       (undef))))]>;
4090 def Ymi : Ii8<0x70, MRMSrcMem,
4091               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4092               !strconcat(OpcodeStr,
4093                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4094               [(set VR256:$dst, (vt (pshuf_frag:$src2
4095                                       (bc_frag (memopv4i64 addr:$src1)),
4096                                       (undef))))]>;
4097 }
4098 } // ExeDomain = SSEPackedInt
4099
4100 let Predicates = [HasAVX] in {
4101   let AddedComplexity = 5 in
4102   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4103                                VEX;
4104
4105   // SSE2 with ImmT == Imm8 and XS prefix.
4106   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4107                                VEX;
4108
4109   // SSE2 with ImmT == Imm8 and XD prefix.
4110   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4111                                VEX;
4112
4113   let AddedComplexity = 5 in
4114   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4115             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4116   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4117   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4118             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4119
4120   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4121                                    (i8 imm:$imm))),
4122             (VPSHUFDmi addr:$src1, imm:$imm)>;
4123   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4124                                    (i8 imm:$imm))),
4125             (VPSHUFDmi addr:$src1, imm:$imm)>;
4126   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4127             (VPSHUFDri VR128:$src1, imm:$imm)>;
4128   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4129             (VPSHUFDri VR128:$src1, imm:$imm)>;
4130   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4131             (VPSHUFHWri VR128:$src, imm:$imm)>;
4132   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4133                                (i8 imm:$imm))),
4134             (VPSHUFHWmi addr:$src, imm:$imm)>;
4135   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4136             (VPSHUFLWri VR128:$src, imm:$imm)>;
4137   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4138                                (i8 imm:$imm))),
4139             (VPSHUFLWmi addr:$src, imm:$imm)>;
4140 }
4141
4142 let Predicates = [HasAVX2] in {
4143   let AddedComplexity = 5 in
4144   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4145                                  OpSize, VEX;
4146
4147   // SSE2 with ImmT == Imm8 and XS prefix.
4148   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4149                                   VEX;
4150
4151   // SSE2 with ImmT == Imm8 and XD prefix.
4152   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4153                                   VEX;
4154 }
4155
4156 let Predicates = [HasSSE2] in {
4157   let AddedComplexity = 5 in
4158   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4159
4160   // SSE2 with ImmT == Imm8 and XS prefix.
4161   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4162
4163   // SSE2 with ImmT == Imm8 and XD prefix.
4164   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4165
4166   let AddedComplexity = 5 in
4167   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4168             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4169   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4170   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4171             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4172
4173   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4174                                    (i8 imm:$imm))),
4175             (PSHUFDmi addr:$src1, imm:$imm)>;
4176   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4177                                    (i8 imm:$imm))),
4178             (PSHUFDmi addr:$src1, imm:$imm)>;
4179   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4180             (PSHUFDri VR128:$src1, imm:$imm)>;
4181   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4182             (PSHUFDri VR128:$src1, imm:$imm)>;
4183   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4184             (PSHUFHWri VR128:$src, imm:$imm)>;
4185   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4186                                (i8 imm:$imm))),
4187             (PSHUFHWmi addr:$src, imm:$imm)>;
4188   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4189             (PSHUFLWri VR128:$src, imm:$imm)>;
4190   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4191                                (i8 imm:$imm))),
4192             (PSHUFLWmi addr:$src, imm:$imm)>;
4193 }
4194
4195 //===---------------------------------------------------------------------===//
4196 // SSE2 - Packed Integer Unpack Instructions
4197 //===---------------------------------------------------------------------===//
4198
4199 let ExeDomain = SSEPackedInt in {
4200 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4201                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4202   def rr : PDI<opc, MRMSrcReg,
4203       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4204       !if(Is2Addr,
4205           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4206           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4207       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4208   def rm : PDI<opc, MRMSrcMem,
4209       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4210       !if(Is2Addr,
4211           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4212           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4213       [(set VR128:$dst, (OpNode VR128:$src1,
4214                                   (bc_frag (memopv2i64
4215                                                addr:$src2))))]>;
4216 }
4217
4218 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4219                          SDNode OpNode, PatFrag bc_frag> {
4220   def Yrr : PDI<opc, MRMSrcReg,
4221       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4222       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4223       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4224   def Yrm : PDI<opc, MRMSrcMem,
4225       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4226       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4227       [(set VR256:$dst, (OpNode VR256:$src1,
4228                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4229 }
4230
4231 let Predicates = [HasAVX] in {
4232   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4233                                  bc_v16i8, 0>, VEX_4V;
4234   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4235                                  bc_v8i16, 0>, VEX_4V;
4236   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4237                                  bc_v4i32, 0>, VEX_4V;
4238   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4239                                  bc_v2i64, 0>, VEX_4V;
4240
4241   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4242                                  bc_v16i8, 0>, VEX_4V;
4243   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4244                                  bc_v8i16, 0>, VEX_4V;
4245   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4246                                  bc_v4i32, 0>, VEX_4V;
4247   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4248                                  bc_v2i64, 0>, VEX_4V;
4249 }
4250
4251 let Predicates = [HasAVX2] in {
4252   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4253                                    bc_v32i8>, VEX_4V;
4254   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4255                                    bc_v16i16>, VEX_4V;
4256   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4257                                    bc_v8i32>, VEX_4V;
4258   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4259                                    bc_v4i64>, VEX_4V;
4260
4261   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4262                                    bc_v32i8>, VEX_4V;
4263   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4264                                    bc_v16i16>, VEX_4V;
4265   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4266                                    bc_v8i32>, VEX_4V;
4267   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4268                                    bc_v4i64>, VEX_4V;
4269 }
4270
4271 let Constraints = "$src1 = $dst" in {
4272   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4273                                 bc_v16i8>;
4274   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4275                                 bc_v8i16>;
4276   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4277                                 bc_v4i32>;
4278   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4279                                 bc_v2i64>;
4280
4281   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4282                                 bc_v16i8>;
4283   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4284                                 bc_v8i16>;
4285   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4286                                 bc_v4i32>;
4287   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4288                                 bc_v2i64>;
4289 }
4290 } // ExeDomain = SSEPackedInt
4291
4292 // Patterns for using AVX1 instructions with integer vectors
4293 // Here to give AVX2 priority
4294 let Predicates = [HasAVX] in {
4295   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4296             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4297   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4298             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4299   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4300             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4301   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4302             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4303
4304   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4305             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4306   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4307             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4308   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4309             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4310   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4311             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4312 }
4313
4314 // Splat v2f64 / v2i64
4315 let AddedComplexity = 10 in {
4316   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4317             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4318   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4319             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4320 }
4321
4322 //===---------------------------------------------------------------------===//
4323 // SSE2 - Packed Integer Extract and Insert
4324 //===---------------------------------------------------------------------===//
4325
4326 let ExeDomain = SSEPackedInt in {
4327 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4328   def rri : Ii8<0xC4, MRMSrcReg,
4329        (outs VR128:$dst), (ins VR128:$src1,
4330         GR32:$src2, i32i8imm:$src3),
4331        !if(Is2Addr,
4332            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4333            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4334        [(set VR128:$dst,
4335          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4336   def rmi : Ii8<0xC4, MRMSrcMem,
4337                        (outs VR128:$dst), (ins VR128:$src1,
4338                         i16mem:$src2, i32i8imm:$src3),
4339        !if(Is2Addr,
4340            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4341            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4342        [(set VR128:$dst,
4343          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4344                     imm:$src3))]>;
4345 }
4346
4347 // Extract
4348 let Predicates = [HasAVX] in
4349 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4350                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4351                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4352                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4353                                                 imm:$src2))]>, TB, OpSize, VEX;
4354 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4355                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4356                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4357                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4358                                                 imm:$src2))]>;
4359
4360 // Insert
4361 let Predicates = [HasAVX] in {
4362   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4363   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4364        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4365        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4366        []>, TB, OpSize, VEX_4V;
4367 }
4368
4369 let Constraints = "$src1 = $dst" in
4370   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4371
4372 } // ExeDomain = SSEPackedInt
4373
4374 //===---------------------------------------------------------------------===//
4375 // SSE2 - Packed Mask Creation
4376 //===---------------------------------------------------------------------===//
4377
4378 let ExeDomain = SSEPackedInt in {
4379
4380 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4381            "pmovmskb\t{$src, $dst|$dst, $src}",
4382            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4383 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4384            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4385
4386 let Predicates = [HasAVX2] in {
4387 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4388            "pmovmskb\t{$src, $dst|$dst, $src}",
4389            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4390 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4391            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4392 }
4393
4394 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4395            "pmovmskb\t{$src, $dst|$dst, $src}",
4396            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4397
4398 } // ExeDomain = SSEPackedInt
4399
4400 //===---------------------------------------------------------------------===//
4401 // SSE2 - Conditional Store
4402 //===---------------------------------------------------------------------===//
4403
4404 let ExeDomain = SSEPackedInt in {
4405
4406 let Uses = [EDI] in
4407 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4408            (ins VR128:$src, VR128:$mask),
4409            "maskmovdqu\t{$mask, $src|$src, $mask}",
4410            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4411 let Uses = [RDI] in
4412 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4413            (ins VR128:$src, VR128:$mask),
4414            "maskmovdqu\t{$mask, $src|$src, $mask}",
4415            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4416
4417 let Uses = [EDI] in
4418 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4419            "maskmovdqu\t{$mask, $src|$src, $mask}",
4420            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4421 let Uses = [RDI] in
4422 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4423            "maskmovdqu\t{$mask, $src|$src, $mask}",
4424            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4425
4426 } // ExeDomain = SSEPackedInt
4427
4428 //===---------------------------------------------------------------------===//
4429 // SSE2 - Move Doubleword
4430 //===---------------------------------------------------------------------===//
4431
4432 //===---------------------------------------------------------------------===//
4433 // Move Int Doubleword to Packed Double Int
4434 //
4435 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4436                       "movd\t{$src, $dst|$dst, $src}",
4437                       [(set VR128:$dst,
4438                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4439 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4440                       "movd\t{$src, $dst|$dst, $src}",
4441                       [(set VR128:$dst,
4442                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4443                       VEX;
4444 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4445                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4446                         [(set VR128:$dst,
4447                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4448 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4449                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4450                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4451
4452 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4453                       "movd\t{$src, $dst|$dst, $src}",
4454                       [(set VR128:$dst,
4455                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4456 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4457                       "movd\t{$src, $dst|$dst, $src}",
4458                       [(set VR128:$dst,
4459                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4460 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4461                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4462                         [(set VR128:$dst,
4463                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4464 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4465                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4466                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4467
4468 //===---------------------------------------------------------------------===//
4469 // Move Int Doubleword to Single Scalar
4470 //
4471 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4472                       "movd\t{$src, $dst|$dst, $src}",
4473                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4474
4475 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4476                       "movd\t{$src, $dst|$dst, $src}",
4477                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4478                       VEX;
4479 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4480                       "movd\t{$src, $dst|$dst, $src}",
4481                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4482
4483 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4484                       "movd\t{$src, $dst|$dst, $src}",
4485                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4486
4487 //===---------------------------------------------------------------------===//
4488 // Move Packed Doubleword Int to Packed Double Int
4489 //
4490 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4491                        "movd\t{$src, $dst|$dst, $src}",
4492                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4493                                         (iPTR 0)))]>, VEX;
4494 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4495                        (ins i32mem:$dst, VR128:$src),
4496                        "movd\t{$src, $dst|$dst, $src}",
4497                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4498                                      (iPTR 0))), addr:$dst)]>, VEX;
4499 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4500                        "movd\t{$src, $dst|$dst, $src}",
4501                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4502                                         (iPTR 0)))]>;
4503 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4504                        "movd\t{$src, $dst|$dst, $src}",
4505                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4506                                      (iPTR 0))), addr:$dst)]>;
4507
4508 //===---------------------------------------------------------------------===//
4509 // Move Packed Doubleword Int first element to Doubleword Int
4510 //
4511 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4512                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4513                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4514                                                            (iPTR 0)))]>,
4515                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4516
4517 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4518                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4519                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4520                                                          (iPTR 0)))]>;
4521
4522 //===---------------------------------------------------------------------===//
4523 // Bitcast FR64 <-> GR64
4524 //
4525 let Predicates = [HasAVX] in
4526 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4527                         "vmovq\t{$src, $dst|$dst, $src}",
4528                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4529                         VEX;
4530 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4531                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4532                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4533 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4534                          "movq\t{$src, $dst|$dst, $src}",
4535                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4536
4537 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4538                        "movq\t{$src, $dst|$dst, $src}",
4539                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4540 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4541                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4542                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4543 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4544                        "movq\t{$src, $dst|$dst, $src}",
4545                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4546
4547 //===---------------------------------------------------------------------===//
4548 // Move Scalar Single to Double Int
4549 //
4550 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4551                       "movd\t{$src, $dst|$dst, $src}",
4552                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4553 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4554                       "movd\t{$src, $dst|$dst, $src}",
4555                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4556 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4557                       "movd\t{$src, $dst|$dst, $src}",
4558                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4559 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4560                       "movd\t{$src, $dst|$dst, $src}",
4561                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4562
4563 //===---------------------------------------------------------------------===//
4564 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4565 //
4566 let AddedComplexity = 15 in {
4567 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4568                        "movd\t{$src, $dst|$dst, $src}",
4569                        [(set VR128:$dst, (v4i32 (X86vzmovl
4570                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4571                                       VEX;
4572 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4573                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4574                        [(set VR128:$dst, (v2i64 (X86vzmovl
4575                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4576                                       VEX, VEX_W;
4577 }
4578 let AddedComplexity = 15 in {
4579 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4580                        "movd\t{$src, $dst|$dst, $src}",
4581                        [(set VR128:$dst, (v4i32 (X86vzmovl
4582                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4583 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4584                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4585                        [(set VR128:$dst, (v2i64 (X86vzmovl
4586                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4587 }
4588
4589 let AddedComplexity = 20 in {
4590 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4591                        "movd\t{$src, $dst|$dst, $src}",
4592                        [(set VR128:$dst,
4593                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4594                                                    (loadi32 addr:$src))))))]>,
4595                                                    VEX;
4596 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4597                        "movd\t{$src, $dst|$dst, $src}",
4598                        [(set VR128:$dst,
4599                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4600                                                    (loadi32 addr:$src))))))]>;
4601 }
4602
4603 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4604   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4605             (MOVZDI2PDIrm addr:$src)>;
4606   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4607             (MOVZDI2PDIrm addr:$src)>;
4608   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4609             (MOVZDI2PDIrm addr:$src)>;
4610 }
4611
4612 let Predicates = [HasAVX] in {
4613   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4614   let AddedComplexity = 20 in {
4615     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4616               (VMOVZDI2PDIrm addr:$src)>;
4617     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4618               (VMOVZDI2PDIrm addr:$src)>;
4619     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4620               (VMOVZDI2PDIrm addr:$src)>;
4621   }
4622   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4623   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4624                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4625             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4626   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4627                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4628             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4629 }
4630
4631 // These are the correct encodings of the instructions so that we know how to
4632 // read correct assembly, even though we continue to emit the wrong ones for
4633 // compatibility with Darwin's buggy assembler.
4634 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4635                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4636 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4637                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4638 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4639                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4640 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4641                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4642 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4643                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4644 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4645                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4646
4647 //===---------------------------------------------------------------------===//
4648 // SSE2 - Move Quadword
4649 //===---------------------------------------------------------------------===//
4650
4651 //===---------------------------------------------------------------------===//
4652 // Move Quadword Int to Packed Quadword Int
4653 //
4654 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4655                     "vmovq\t{$src, $dst|$dst, $src}",
4656                     [(set VR128:$dst,
4657                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4658                     VEX, Requires<[HasAVX]>;
4659 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4660                     "movq\t{$src, $dst|$dst, $src}",
4661                     [(set VR128:$dst,
4662                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4663                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4664
4665 //===---------------------------------------------------------------------===//
4666 // Move Packed Quadword Int to Quadword Int
4667 //
4668 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4669                       "movq\t{$src, $dst|$dst, $src}",
4670                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4671                                     (iPTR 0))), addr:$dst)]>, VEX;
4672 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4673                       "movq\t{$src, $dst|$dst, $src}",
4674                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4675                                     (iPTR 0))), addr:$dst)]>;
4676
4677 //===---------------------------------------------------------------------===//
4678 // Store / copy lower 64-bits of a XMM register.
4679 //
4680 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4681                      "movq\t{$src, $dst|$dst, $src}",
4682                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4683 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4684                      "movq\t{$src, $dst|$dst, $src}",
4685                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4686
4687 let AddedComplexity = 20 in
4688 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4689                      "vmovq\t{$src, $dst|$dst, $src}",
4690                      [(set VR128:$dst,
4691                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4692                                                  (loadi64 addr:$src))))))]>,
4693                      XS, VEX, Requires<[HasAVX]>;
4694
4695 let AddedComplexity = 20 in
4696 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4697                      "movq\t{$src, $dst|$dst, $src}",
4698                      [(set VR128:$dst,
4699                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4700                                                  (loadi64 addr:$src))))))]>,
4701                      XS, Requires<[HasSSE2]>;
4702
4703 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4704   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4705             (MOVZQI2PQIrm addr:$src)>;
4706   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4707             (MOVZQI2PQIrm addr:$src)>;
4708   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4709 }
4710
4711 let Predicates = [HasAVX], AddedComplexity = 20 in {
4712   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4713             (VMOVZQI2PQIrm addr:$src)>;
4714   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4715             (VMOVZQI2PQIrm addr:$src)>;
4716   def : Pat<(v2i64 (X86vzload addr:$src)),
4717             (VMOVZQI2PQIrm addr:$src)>;
4718 }
4719
4720 //===---------------------------------------------------------------------===//
4721 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4722 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4723 //
4724 let AddedComplexity = 15 in
4725 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4726                         "vmovq\t{$src, $dst|$dst, $src}",
4727                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4728                       XS, VEX, Requires<[HasAVX]>;
4729 let AddedComplexity = 15 in
4730 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4731                         "movq\t{$src, $dst|$dst, $src}",
4732                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4733                       XS, Requires<[HasSSE2]>;
4734
4735 let AddedComplexity = 20 in
4736 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4737                         "vmovq\t{$src, $dst|$dst, $src}",
4738                     [(set VR128:$dst, (v2i64 (X86vzmovl
4739                                              (loadv2i64 addr:$src))))]>,
4740                       XS, VEX, Requires<[HasAVX]>;
4741 let AddedComplexity = 20 in {
4742 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4743                         "movq\t{$src, $dst|$dst, $src}",
4744                     [(set VR128:$dst, (v2i64 (X86vzmovl
4745                                              (loadv2i64 addr:$src))))]>,
4746                       XS, Requires<[HasSSE2]>;
4747 }
4748
4749 let AddedComplexity = 20 in {
4750   let Predicates = [HasSSE2] in {
4751     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4752               (MOVZPQILo2PQIrm addr:$src)>;
4753     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4754               (MOVZPQILo2PQIrr VR128:$src)>;
4755   }
4756   let Predicates = [HasAVX] in {
4757     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4758               (VMOVZPQILo2PQIrm addr:$src)>;
4759     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4760               (VMOVZPQILo2PQIrr VR128:$src)>;
4761   }
4762 }
4763
4764 // Instructions to match in the assembler
4765 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4766                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4767 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4768                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4769 // Recognize "movd" with GR64 destination, but encode as a "movq"
4770 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4771                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4772
4773 // Instructions for the disassembler
4774 // xr = XMM register
4775 // xm = mem64
4776
4777 let Predicates = [HasAVX] in
4778 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4779                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4780 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4781                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4782
4783 //===---------------------------------------------------------------------===//
4784 // SSE3 - Conversion Instructions
4785 //===---------------------------------------------------------------------===//
4786
4787 // Convert Packed Double FP to Packed DW Integers
4788 let Predicates = [HasAVX] in {
4789 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4790 // register, but the same isn't true when using memory operands instead.
4791 // Provide other assembly rr and rm forms to address this explicitly.
4792 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4793                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4794 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4795                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4796
4797 // XMM only
4798 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4799                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4800 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4801                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4802
4803 // YMM only
4804 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4805                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4806 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4807                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4808 }
4809
4810 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4811                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4812 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4813                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4814
4815 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4816           (VCVTPD2DQYrr VR256:$src)>;
4817 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4818           (VCVTPD2DQYrm addr:$src)>;
4819
4820 // Convert Packed DW Integers to Packed Double FP
4821 let Predicates = [HasAVX] in {
4822 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4823                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4824 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4825                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4826 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4827                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4828 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4829                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4830 }
4831
4832 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4833                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4834 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4835                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4836
4837 // AVX 256-bit register conversion intrinsics
4838 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4839            (VCVTDQ2PDYrr VR128:$src)>;
4840 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4841            (VCVTDQ2PDYrm addr:$src)>;
4842
4843 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4844           (VCVTPD2DQYrr VR256:$src)>;
4845 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4846           (VCVTPD2DQYrm addr:$src)>;
4847
4848 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4849           (VCVTDQ2PDYrr VR128:$src)>;
4850 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4851           (VCVTDQ2PDYrm addr:$src)>;
4852
4853 //===---------------------------------------------------------------------===//
4854 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4855 //===---------------------------------------------------------------------===//
4856 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4857                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4858                               X86MemOperand x86memop> {
4859 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4860                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4861                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4862 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4863                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4864                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4865 }
4866
4867 let Predicates = [HasAVX] in {
4868   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4869                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4870   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4871                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4872   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4873                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4874   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4875                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4876 }
4877 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4878                                    memopv4f32, f128mem>;
4879 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4880                                    memopv4f32, f128mem>;
4881
4882 let Predicates = [HasSSE3] in {
4883   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4884             (MOVSHDUPrr VR128:$src)>;
4885   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4886             (MOVSHDUPrm addr:$src)>;
4887   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4888             (MOVSLDUPrr VR128:$src)>;
4889   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4890             (MOVSLDUPrm addr:$src)>;
4891 }
4892
4893 let Predicates = [HasAVX] in {
4894   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4895             (VMOVSHDUPrr VR128:$src)>;
4896   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4897             (VMOVSHDUPrm addr:$src)>;
4898   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4899             (VMOVSLDUPrr VR128:$src)>;
4900   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4901             (VMOVSLDUPrm addr:$src)>;
4902   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4903             (VMOVSHDUPYrr VR256:$src)>;
4904   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4905             (VMOVSHDUPYrm addr:$src)>;
4906   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4907             (VMOVSLDUPYrr VR256:$src)>;
4908   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4909             (VMOVSLDUPYrm addr:$src)>;
4910 }
4911
4912 //===---------------------------------------------------------------------===//
4913 // SSE3 - Replicate Double FP - MOVDDUP
4914 //===---------------------------------------------------------------------===//
4915
4916 multiclass sse3_replicate_dfp<string OpcodeStr> {
4917 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4918                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4919                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4920 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4921                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4922                     [(set VR128:$dst,
4923                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4924                                       (undef))))]>;
4925 }
4926
4927 // FIXME: Merge with above classe when there're patterns for the ymm version
4928 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4929 let Predicates = [HasAVX] in {
4930   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4931                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4932                       []>;
4933   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4934                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4935                       []>;
4936   }
4937 }
4938
4939 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4940 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4941 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4942
4943 let Predicates = [HasSSE3] in {
4944   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4945                    (undef)),
4946             (MOVDDUPrm addr:$src)>;
4947   let AddedComplexity = 5 in {
4948   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4949   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4950             (MOVDDUPrm addr:$src)>;
4951   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4952   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4953             (MOVDDUPrm addr:$src)>;
4954   }
4955   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4956             (MOVDDUPrm addr:$src)>;
4957   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4958             (MOVDDUPrm addr:$src)>;
4959   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4960             (MOVDDUPrm addr:$src)>;
4961   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4962             (MOVDDUPrm addr:$src)>;
4963   def : Pat<(X86Movddup (bc_v2f64
4964                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4965             (MOVDDUPrm addr:$src)>;
4966 }
4967
4968 let Predicates = [HasAVX] in {
4969   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4970                    (undef)),
4971             (VMOVDDUPrm addr:$src)>;
4972   let AddedComplexity = 5 in {
4973   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4974   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4975             (VMOVDDUPrm addr:$src)>;
4976   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4977   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4978             (VMOVDDUPrm addr:$src)>;
4979   }
4980   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4981             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4982   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4983             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4984   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4985             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4986   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4987             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4988   def : Pat<(X86Movddup (bc_v2f64
4989                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4990             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4991
4992   // 256-bit version
4993   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4994             (VMOVDDUPYrm addr:$src)>;
4995   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4996             (VMOVDDUPYrm addr:$src)>;
4997   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4998             (VMOVDDUPYrm addr:$src)>;
4999   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5000             (VMOVDDUPYrm addr:$src)>;
5001   def : Pat<(X86Movddup (v4f64 VR256:$src)),
5002             (VMOVDDUPYrr VR256:$src)>;
5003   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5004             (VMOVDDUPYrr VR256:$src)>;
5005 }
5006
5007 //===---------------------------------------------------------------------===//
5008 // SSE3 - Move Unaligned Integer
5009 //===---------------------------------------------------------------------===//
5010
5011 let Predicates = [HasAVX] in {
5012   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5013                    "vlddqu\t{$src, $dst|$dst, $src}",
5014                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5015   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5016                    "vlddqu\t{$src, $dst|$dst, $src}",
5017                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5018 }
5019 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5020                    "lddqu\t{$src, $dst|$dst, $src}",
5021                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5022
5023 //===---------------------------------------------------------------------===//
5024 // SSE3 - Arithmetic
5025 //===---------------------------------------------------------------------===//
5026
5027 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5028                        X86MemOperand x86memop, bit Is2Addr = 1> {
5029   def rr : I<0xD0, MRMSrcReg,
5030        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5031        !if(Is2Addr,
5032            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5033            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5034        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5035   def rm : I<0xD0, MRMSrcMem,
5036        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5037        !if(Is2Addr,
5038            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5039            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5040        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5041 }
5042
5043 let Predicates = [HasAVX] in {
5044   let ExeDomain = SSEPackedSingle in {
5045     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5046                                  f128mem, 0>, TB, XD, VEX_4V;
5047     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5048                                  f256mem, 0>, TB, XD, VEX_4V;
5049   }
5050   let ExeDomain = SSEPackedDouble in {
5051     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5052                                  f128mem, 0>, TB, OpSize, VEX_4V;
5053     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5054                                  f256mem, 0>, TB, OpSize, VEX_4V;
5055   }
5056 }
5057 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5058   let ExeDomain = SSEPackedSingle in
5059   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5060                               f128mem>, TB, XD;
5061   let ExeDomain = SSEPackedDouble in
5062   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5063                               f128mem>, TB, OpSize;
5064 }
5065
5066 //===---------------------------------------------------------------------===//
5067 // SSE3 Instructions
5068 //===---------------------------------------------------------------------===//
5069
5070 // Horizontal ops
5071 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5072                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5073   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5074        !if(Is2Addr,
5075          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5076          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5077       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5078
5079   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5080        !if(Is2Addr,
5081          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5082          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5083       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5084 }
5085 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5086                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5087   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5088        !if(Is2Addr,
5089          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5090          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5091       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5092
5093   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5094        !if(Is2Addr,
5095          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5096          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5097       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5098 }
5099
5100 let Predicates = [HasAVX] in {
5101   let ExeDomain = SSEPackedSingle in {
5102     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5103                             X86fhadd, 0>, VEX_4V;
5104     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5105                             X86fhsub, 0>, VEX_4V;
5106     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5107                             X86fhadd, 0>, VEX_4V;
5108     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5109                             X86fhsub, 0>, VEX_4V;
5110   }
5111   let ExeDomain = SSEPackedDouble in {
5112     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5113                             X86fhadd, 0>, VEX_4V;
5114     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5115                             X86fhsub, 0>, VEX_4V;
5116     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5117                             X86fhadd, 0>, VEX_4V;
5118     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5119                             X86fhsub, 0>, VEX_4V;
5120   }
5121 }
5122
5123 let Constraints = "$src1 = $dst" in {
5124   let ExeDomain = SSEPackedSingle in {
5125     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5126     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5127   }
5128   let ExeDomain = SSEPackedDouble in {
5129     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5130     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5131   }
5132 }
5133
5134 //===---------------------------------------------------------------------===//
5135 // SSSE3 - Packed Absolute Instructions
5136 //===---------------------------------------------------------------------===//
5137
5138
5139 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5140 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5141                             Intrinsic IntId128> {
5142   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5143                     (ins VR128:$src),
5144                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5145                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5146                     OpSize;
5147
5148   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5149                     (ins i128mem:$src),
5150                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5151                     [(set VR128:$dst,
5152                       (IntId128
5153                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5154 }
5155
5156 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5157 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5158                               Intrinsic IntId256> {
5159   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5160                     (ins VR256:$src),
5161                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5162                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5163                     OpSize;
5164
5165   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5166                     (ins i256mem:$src),
5167                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5168                     [(set VR256:$dst,
5169                       (IntId256
5170                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5171 }
5172
5173 let Predicates = [HasAVX] in {
5174   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5175                                   int_x86_ssse3_pabs_b_128>, VEX;
5176   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5177                                   int_x86_ssse3_pabs_w_128>, VEX;
5178   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5179                                   int_x86_ssse3_pabs_d_128>, VEX;
5180 }
5181
5182 let Predicates = [HasAVX2] in {
5183   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5184                                     int_x86_avx2_pabs_b>, VEX;
5185   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5186                                     int_x86_avx2_pabs_w>, VEX;
5187   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5188                                     int_x86_avx2_pabs_d>, VEX;
5189 }
5190
5191 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5192                               int_x86_ssse3_pabs_b_128>;
5193 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5194                               int_x86_ssse3_pabs_w_128>;
5195 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5196                               int_x86_ssse3_pabs_d_128>;
5197
5198 //===---------------------------------------------------------------------===//
5199 // SSSE3 - Packed Binary Operator Instructions
5200 //===---------------------------------------------------------------------===//
5201
5202 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5203 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5204                              Intrinsic IntId128, bit Is2Addr = 1> {
5205   let isCommutable = 1 in
5206   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5207        (ins VR128:$src1, VR128:$src2),
5208        !if(Is2Addr,
5209          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5210          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5211        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5212        OpSize;
5213   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5214        (ins VR128:$src1, i128mem:$src2),
5215        !if(Is2Addr,
5216          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5217          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5218        [(set VR128:$dst,
5219          (IntId128 VR128:$src1,
5220           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5221 }
5222
5223 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5224                                Intrinsic IntId256> {
5225   let isCommutable = 1 in
5226   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5227        (ins VR256:$src1, VR256:$src2),
5228        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5229        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5230        OpSize;
5231   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5232        (ins VR256:$src1, i256mem:$src2),
5233        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5234        [(set VR256:$dst,
5235          (IntId256 VR256:$src1,
5236           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5237 }
5238
5239 let ImmT = NoImm, Predicates = [HasAVX] in {
5240 let isCommutable = 0 in {
5241   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5242                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5243   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5244                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5245   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5246                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5247   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5248                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5249   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5250                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5251   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5252                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5253   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5254                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5255   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5256                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5257   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5258                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5259   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5260                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5261   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5262                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5263 }
5264 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5265                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5266 }
5267
5268 let ImmT = NoImm, Predicates = [HasAVX2] in {
5269 let isCommutable = 0 in {
5270   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5271                                         int_x86_avx2_phadd_w>, VEX_4V;
5272   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5273                                         int_x86_avx2_phadd_d>, VEX_4V;
5274   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5275                                         int_x86_avx2_phadd_sw>, VEX_4V;
5276   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5277                                         int_x86_avx2_phsub_w>, VEX_4V;
5278   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5279                                         int_x86_avx2_phsub_d>, VEX_4V;
5280   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5281                                         int_x86_avx2_phsub_sw>, VEX_4V;
5282   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5283                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5284   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5285                                         int_x86_avx2_pshuf_b>, VEX_4V;
5286   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5287                                         int_x86_avx2_psign_b>, VEX_4V;
5288   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5289                                         int_x86_avx2_psign_w>, VEX_4V;
5290   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5291                                         int_x86_avx2_psign_d>, VEX_4V;
5292 }
5293 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5294                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5295 }
5296
5297 // None of these have i8 immediate fields.
5298 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5299 let isCommutable = 0 in {
5300   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5301                                      int_x86_ssse3_phadd_w_128>;
5302   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5303                                      int_x86_ssse3_phadd_d_128>;
5304   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5305                                      int_x86_ssse3_phadd_sw_128>;
5306   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5307                                      int_x86_ssse3_phsub_w_128>;
5308   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5309                                      int_x86_ssse3_phsub_d_128>;
5310   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5311                                      int_x86_ssse3_phsub_sw_128>;
5312   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5313                                      int_x86_ssse3_pmadd_ub_sw_128>;
5314   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5315                                      int_x86_ssse3_pshuf_b_128>;
5316   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5317                                      int_x86_ssse3_psign_b_128>;
5318   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5319                                      int_x86_ssse3_psign_w_128>;
5320   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5321                                        int_x86_ssse3_psign_d_128>;
5322 }
5323 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5324                                      int_x86_ssse3_pmul_hr_sw_128>;
5325 }
5326
5327 let Predicates = [HasSSSE3] in {
5328   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5329             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5330   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5331             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5332
5333   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5334             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5335   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5336             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5337   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5338             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5339
5340   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5341             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5342   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5343             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5344   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5345             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5346   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5347             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5348 }
5349
5350 let Predicates = [HasAVX] in {
5351   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5352             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5353   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5354             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5355
5356   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5357             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5358   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5359             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5360   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5361             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5362
5363   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5364             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5365   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5366             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5367   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5368             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5369   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5370             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5371 }
5372
5373 let Predicates = [HasAVX2] in {
5374   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5375             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5376   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5377             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5378   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5379             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5380
5381   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5382             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5383   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5384             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5385   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5386             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5387   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5388             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5389 }
5390
5391 //===---------------------------------------------------------------------===//
5392 // SSSE3 - Packed Align Instruction Patterns
5393 //===---------------------------------------------------------------------===//
5394
5395 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5396   let neverHasSideEffects = 1 in {
5397   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5398       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5399       !if(Is2Addr,
5400         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5401         !strconcat(asm,
5402                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5403       []>, OpSize;
5404   let mayLoad = 1 in
5405   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5406       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5407       !if(Is2Addr,
5408         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5409         !strconcat(asm,
5410                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5411       []>, OpSize;
5412   }
5413 }
5414
5415 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5416   let neverHasSideEffects = 1 in {
5417   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5418       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5419       !strconcat(asm,
5420                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5421       []>, OpSize;
5422   let mayLoad = 1 in
5423   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5424       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5425       !strconcat(asm,
5426                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5427       []>, OpSize;
5428   }
5429 }
5430
5431 let Predicates = [HasAVX] in
5432   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5433 let Predicates = [HasAVX2] in
5434   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5435 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5436   defm PALIGN : ssse3_palign<"palignr">;
5437
5438 let Predicates = [HasSSSE3] in {
5439 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5440           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5441 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5442           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5443 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5444           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5445 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5446           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5447 }
5448
5449 let Predicates = [HasAVX] in {
5450 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5451           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5452 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5453           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5454 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5455           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5456 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5457           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5458 }
5459
5460 //===---------------------------------------------------------------------===//
5461 // SSSE3 - Thread synchronization
5462 //===---------------------------------------------------------------------===//
5463
5464 let usesCustomInserter = 1 in {
5465 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5466                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5467 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5468                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5469 }
5470
5471 let Uses = [EAX, ECX, EDX] in
5472 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5473                  Requires<[HasSSE3]>;
5474 let Uses = [ECX, EAX] in
5475 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5476                 Requires<[HasSSE3]>;
5477
5478 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5479 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5480
5481 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5482       Requires<[In32BitMode]>;
5483 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5484       Requires<[In64BitMode]>;
5485
5486 //===----------------------------------------------------------------------===//
5487 // SSE4.1 - Packed Move with Sign/Zero Extend
5488 //===----------------------------------------------------------------------===//
5489
5490 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5491   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5492                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5493                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5494
5495   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5496                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5497        [(set VR128:$dst,
5498          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5499        OpSize;
5500 }
5501
5502 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5503                                  Intrinsic IntId> {
5504   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5505                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5506                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5507
5508   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5509                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5510                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5511 }
5512
5513 let Predicates = [HasAVX] in {
5514 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5515                                      VEX;
5516 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5517                                      VEX;
5518 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5519                                      VEX;
5520 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5521                                      VEX;
5522 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5523                                      VEX;
5524 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5525                                      VEX;
5526 }
5527
5528 let Predicates = [HasAVX2] in {
5529 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5530                                         int_x86_avx2_pmovsxbw>, VEX;
5531 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5532                                         int_x86_avx2_pmovsxwd>, VEX;
5533 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5534                                         int_x86_avx2_pmovsxdq>, VEX;
5535 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5536                                         int_x86_avx2_pmovzxbw>, VEX;
5537 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5538                                         int_x86_avx2_pmovzxwd>, VEX;
5539 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5540                                         int_x86_avx2_pmovzxdq>, VEX;
5541 }
5542
5543 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5544 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5545 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5546 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5547 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5548 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5549
5550 let Predicates = [HasSSE41] in {
5551   // Common patterns involving scalar load.
5552   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5553             (PMOVSXBWrm addr:$src)>;
5554   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5555             (PMOVSXBWrm addr:$src)>;
5556
5557   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5558             (PMOVSXWDrm addr:$src)>;
5559   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5560             (PMOVSXWDrm addr:$src)>;
5561
5562   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5563             (PMOVSXDQrm addr:$src)>;
5564   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5565             (PMOVSXDQrm addr:$src)>;
5566
5567   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5568             (PMOVZXBWrm addr:$src)>;
5569   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5570             (PMOVZXBWrm addr:$src)>;
5571
5572   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5573             (PMOVZXWDrm addr:$src)>;
5574   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5575             (PMOVZXWDrm addr:$src)>;
5576
5577   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5578             (PMOVZXDQrm addr:$src)>;
5579   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5580             (PMOVZXDQrm addr:$src)>;
5581 }
5582
5583 let Predicates = [HasAVX] in {
5584   // Common patterns involving scalar load.
5585   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5586             (VPMOVSXBWrm addr:$src)>;
5587   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5588             (VPMOVSXBWrm addr:$src)>;
5589
5590   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5591             (VPMOVSXWDrm addr:$src)>;
5592   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5593             (VPMOVSXWDrm addr:$src)>;
5594
5595   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5596             (VPMOVSXDQrm addr:$src)>;
5597   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5598             (VPMOVSXDQrm addr:$src)>;
5599
5600   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5601             (VPMOVZXBWrm addr:$src)>;
5602   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5603             (VPMOVZXBWrm addr:$src)>;
5604
5605   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5606             (VPMOVZXWDrm addr:$src)>;
5607   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5608             (VPMOVZXWDrm addr:$src)>;
5609
5610   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5611             (VPMOVZXDQrm addr:$src)>;
5612   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5613             (VPMOVZXDQrm addr:$src)>;
5614 }
5615
5616
5617 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5618   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5619                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5620                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5621
5622   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5623                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5624        [(set VR128:$dst,
5625          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5626           OpSize;
5627 }
5628
5629 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5630                                  Intrinsic IntId> {
5631   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5632                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5633                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5634
5635   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5636                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5637        [(set VR256:$dst,
5638          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5639           OpSize;
5640 }
5641
5642 let Predicates = [HasAVX] in {
5643 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5644                                      VEX;
5645 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5646                                      VEX;
5647 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5648                                      VEX;
5649 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5650                                      VEX;
5651 }
5652
5653 let Predicates = [HasAVX2] in {
5654 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5655                                        int_x86_avx2_pmovsxbd>, VEX;
5656 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5657                                        int_x86_avx2_pmovsxwq>, VEX;
5658 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5659                                        int_x86_avx2_pmovzxbd>, VEX;
5660 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5661                                        int_x86_avx2_pmovzxwq>, VEX;
5662 }
5663
5664 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5665 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5666 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5667 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5668
5669 let Predicates = [HasSSE41] in {
5670   // Common patterns involving scalar load
5671   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5672             (PMOVSXBDrm addr:$src)>;
5673   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5674             (PMOVSXWQrm addr:$src)>;
5675
5676   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5677             (PMOVZXBDrm addr:$src)>;
5678   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5679             (PMOVZXWQrm addr:$src)>;
5680 }
5681
5682 let Predicates = [HasAVX] in {
5683   // Common patterns involving scalar load
5684   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5685             (VPMOVSXBDrm addr:$src)>;
5686   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5687             (VPMOVSXWQrm addr:$src)>;
5688
5689   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5690             (VPMOVZXBDrm addr:$src)>;
5691   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5692             (VPMOVZXWQrm addr:$src)>;
5693 }
5694
5695 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5696   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5697                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5698                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5699
5700   // Expecting a i16 load any extended to i32 value.
5701   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5702                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5703                  [(set VR128:$dst, (IntId (bitconvert
5704                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5705                  OpSize;
5706 }
5707
5708 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5709                                  Intrinsic IntId> {
5710   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5711                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5712                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5713
5714   // Expecting a i16 load any extended to i32 value.
5715   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5716                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5717                   [(set VR256:$dst, (IntId (bitconvert
5718                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5719                   OpSize;
5720 }
5721
5722 let Predicates = [HasAVX] in {
5723 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5724                                      VEX;
5725 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5726                                      VEX;
5727 }
5728 let Predicates = [HasAVX2] in {
5729 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5730                                        int_x86_avx2_pmovsxbq>, VEX;
5731 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5732                                        int_x86_avx2_pmovzxbq>, VEX;
5733 }
5734 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5735 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5736
5737 let Predicates = [HasSSE41] in {
5738   // Common patterns involving scalar load
5739   def : Pat<(int_x86_sse41_pmovsxbq
5740               (bitconvert (v4i32 (X86vzmovl
5741                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5742             (PMOVSXBQrm addr:$src)>;
5743
5744   def : Pat<(int_x86_sse41_pmovzxbq
5745               (bitconvert (v4i32 (X86vzmovl
5746                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5747             (PMOVZXBQrm addr:$src)>;
5748 }
5749
5750 let Predicates = [HasAVX] in {
5751   // Common patterns involving scalar load
5752   def : Pat<(int_x86_sse41_pmovsxbq
5753               (bitconvert (v4i32 (X86vzmovl
5754                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5755             (VPMOVSXBQrm addr:$src)>;
5756
5757   def : Pat<(int_x86_sse41_pmovzxbq
5758               (bitconvert (v4i32 (X86vzmovl
5759                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5760             (VPMOVZXBQrm addr:$src)>;
5761 }
5762
5763 //===----------------------------------------------------------------------===//
5764 // SSE4.1 - Extract Instructions
5765 //===----------------------------------------------------------------------===//
5766
5767 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5768 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5769   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5770                  (ins VR128:$src1, i32i8imm:$src2),
5771                  !strconcat(OpcodeStr,
5772                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5773                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5774                  OpSize;
5775   let neverHasSideEffects = 1, mayStore = 1 in
5776   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5777                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5778                  !strconcat(OpcodeStr,
5779                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5780                  []>, OpSize;
5781 // FIXME:
5782 // There's an AssertZext in the way of writing the store pattern
5783 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5784 }
5785
5786 let Predicates = [HasAVX] in {
5787   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5788   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5789          (ins VR128:$src1, i32i8imm:$src2),
5790          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5791 }
5792
5793 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5794
5795
5796 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5797 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5798   let neverHasSideEffects = 1, mayStore = 1 in
5799   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5800                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5801                  !strconcat(OpcodeStr,
5802                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5803                  []>, OpSize;
5804 // FIXME:
5805 // There's an AssertZext in the way of writing the store pattern
5806 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5807 }
5808
5809 let Predicates = [HasAVX] in
5810   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5811
5812 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5813
5814
5815 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5816 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5817   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5818                  (ins VR128:$src1, i32i8imm:$src2),
5819                  !strconcat(OpcodeStr,
5820                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5821                  [(set GR32:$dst,
5822                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5823   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5824                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5825                  !strconcat(OpcodeStr,
5826                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5827                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5828                           addr:$dst)]>, OpSize;
5829 }
5830
5831 let Predicates = [HasAVX] in
5832   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5833
5834 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5835
5836 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5837 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5838   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5839                  (ins VR128:$src1, i32i8imm:$src2),
5840                  !strconcat(OpcodeStr,
5841                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5842                  [(set GR64:$dst,
5843                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5844   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5845                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5846                  !strconcat(OpcodeStr,
5847                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5848                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5849                           addr:$dst)]>, OpSize, REX_W;
5850 }
5851
5852 let Predicates = [HasAVX] in
5853   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5854
5855 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5856
5857 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5858 /// destination
5859 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5860   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5861                  (ins VR128:$src1, i32i8imm:$src2),
5862                  !strconcat(OpcodeStr,
5863                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5864                  [(set GR32:$dst,
5865                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5866            OpSize;
5867   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5868                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5869                  !strconcat(OpcodeStr,
5870                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5871                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5872                           addr:$dst)]>, OpSize;
5873 }
5874
5875 let ExeDomain = SSEPackedSingle in {
5876   let Predicates = [HasAVX] in {
5877     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5878     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5879                     (ins VR128:$src1, i32i8imm:$src2),
5880                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5881                     []>, OpSize, VEX;
5882   }
5883   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5884 }
5885
5886 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5887 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5888                                               imm:$src2))),
5889                  addr:$dst),
5890           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5891           Requires<[HasSSE41]>;
5892 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5893                                               imm:$src2))),
5894                  addr:$dst),
5895           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5896           Requires<[HasAVX]>;
5897
5898 //===----------------------------------------------------------------------===//
5899 // SSE4.1 - Insert Instructions
5900 //===----------------------------------------------------------------------===//
5901
5902 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5903   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5904       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5905       !if(Is2Addr,
5906         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5907         !strconcat(asm,
5908                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5909       [(set VR128:$dst,
5910         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5911   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5912       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5913       !if(Is2Addr,
5914         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5915         !strconcat(asm,
5916                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5917       [(set VR128:$dst,
5918         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5919                    imm:$src3))]>, OpSize;
5920 }
5921
5922 let Predicates = [HasAVX] in
5923   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5924 let Constraints = "$src1 = $dst" in
5925   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5926
5927 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5928   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5929       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5930       !if(Is2Addr,
5931         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5932         !strconcat(asm,
5933                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5934       [(set VR128:$dst,
5935         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5936       OpSize;
5937   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5938       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5939       !if(Is2Addr,
5940         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5941         !strconcat(asm,
5942                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5943       [(set VR128:$dst,
5944         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5945                           imm:$src3)))]>, OpSize;
5946 }
5947
5948 let Predicates = [HasAVX] in
5949   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5950 let Constraints = "$src1 = $dst" in
5951   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5952
5953 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5954   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5955       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5956       !if(Is2Addr,
5957         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5958         !strconcat(asm,
5959                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5960       [(set VR128:$dst,
5961         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5962       OpSize;
5963   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5964       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5965       !if(Is2Addr,
5966         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5967         !strconcat(asm,
5968                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5969       [(set VR128:$dst,
5970         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5971                           imm:$src3)))]>, OpSize;
5972 }
5973
5974 let Predicates = [HasAVX] in
5975   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5976 let Constraints = "$src1 = $dst" in
5977   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5978
5979 // insertps has a few different modes, there's the first two here below which
5980 // are optimized inserts that won't zero arbitrary elements in the destination
5981 // vector. The next one matches the intrinsic and could zero arbitrary elements
5982 // in the target vector.
5983 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5984   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5985       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5986       !if(Is2Addr,
5987         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5988         !strconcat(asm,
5989                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5990       [(set VR128:$dst,
5991         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5992       OpSize;
5993   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5994       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5995       !if(Is2Addr,
5996         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5997         !strconcat(asm,
5998                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5999       [(set VR128:$dst,
6000         (X86insrtps VR128:$src1,
6001                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6002                     imm:$src3))]>, OpSize;
6003 }
6004
6005 let ExeDomain = SSEPackedSingle in {
6006   let Constraints = "$src1 = $dst" in
6007     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6008   let Predicates = [HasAVX] in
6009     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6010 }
6011
6012 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6013           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6014           Requires<[HasAVX]>;
6015 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6016           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6017           Requires<[HasSSE41]>;
6018
6019 //===----------------------------------------------------------------------===//
6020 // SSE4.1 - Round Instructions
6021 //===----------------------------------------------------------------------===//
6022
6023 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6024                             X86MemOperand x86memop, RegisterClass RC,
6025                             PatFrag mem_frag32, PatFrag mem_frag64,
6026                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6027 let ExeDomain = SSEPackedSingle in {
6028   // Intrinsic operation, reg.
6029   // Vector intrinsic operation, reg
6030   def PSr : SS4AIi8<opcps, MRMSrcReg,
6031                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6032                     !strconcat(OpcodeStr,
6033                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6034                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6035                     OpSize;
6036
6037   // Vector intrinsic operation, mem
6038   def PSm : SS4AIi8<opcps, MRMSrcMem,
6039                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6040                     !strconcat(OpcodeStr,
6041                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6042                     [(set RC:$dst,
6043                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6044                     OpSize;
6045 } // ExeDomain = SSEPackedSingle
6046
6047 let ExeDomain = SSEPackedDouble in {
6048   // Vector intrinsic operation, reg
6049   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6050                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6051                     !strconcat(OpcodeStr,
6052                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6053                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6054                     OpSize;
6055
6056   // Vector intrinsic operation, mem
6057   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6058                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6059                     !strconcat(OpcodeStr,
6060                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6061                     [(set RC:$dst,
6062                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6063                     OpSize;
6064 } // ExeDomain = SSEPackedDouble
6065 }
6066
6067 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6068                             string OpcodeStr,
6069                             Intrinsic F32Int,
6070                             Intrinsic F64Int, bit Is2Addr = 1> {
6071 let ExeDomain = GenericDomain in {
6072   // Operation, reg.
6073   def SSr : SS4AIi8<opcss, MRMSrcReg,
6074       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6075       !if(Is2Addr,
6076           !strconcat(OpcodeStr,
6077               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6078           !strconcat(OpcodeStr,
6079               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6080       []>, OpSize;
6081
6082   // Intrinsic operation, reg.
6083   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6084         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6085         !if(Is2Addr,
6086             !strconcat(OpcodeStr,
6087                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6088             !strconcat(OpcodeStr,
6089                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6090         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6091         OpSize;
6092
6093   // Intrinsic operation, mem.
6094   def SSm : SS4AIi8<opcss, MRMSrcMem,
6095         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6096         !if(Is2Addr,
6097             !strconcat(OpcodeStr,
6098                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6099             !strconcat(OpcodeStr,
6100                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6101         [(set VR128:$dst,
6102              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6103         OpSize;
6104
6105   // Operation, reg.
6106   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6107         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6108         !if(Is2Addr,
6109             !strconcat(OpcodeStr,
6110                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6111             !strconcat(OpcodeStr,
6112                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6113         []>, OpSize;
6114
6115   // Intrinsic operation, reg.
6116   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6117         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6118         !if(Is2Addr,
6119             !strconcat(OpcodeStr,
6120                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6121             !strconcat(OpcodeStr,
6122                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6123         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6124         OpSize;
6125
6126   // Intrinsic operation, mem.
6127   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6128         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6129         !if(Is2Addr,
6130             !strconcat(OpcodeStr,
6131                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6132             !strconcat(OpcodeStr,
6133                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6134         [(set VR128:$dst,
6135               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6136         OpSize;
6137 } // ExeDomain = GenericDomain
6138 }
6139
6140 // FP round - roundss, roundps, roundsd, roundpd
6141 let Predicates = [HasAVX] in {
6142   // Intrinsic form
6143   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6144                                   memopv4f32, memopv2f64,
6145                                   int_x86_sse41_round_ps,
6146                                   int_x86_sse41_round_pd>, VEX;
6147   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6148                                   memopv8f32, memopv4f64,
6149                                   int_x86_avx_round_ps_256,
6150                                   int_x86_avx_round_pd_256>, VEX;
6151   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6152                                   int_x86_sse41_round_ss,
6153                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6154
6155   def : Pat<(ffloor FR32:$src),
6156             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6157   def : Pat<(f64 (ffloor FR64:$src)),
6158             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6159   def : Pat<(f32 (fnearbyint FR32:$src)),
6160             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6161   def : Pat<(f64 (fnearbyint FR64:$src)),
6162             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6163   def : Pat<(f32 (fceil FR32:$src)),
6164             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6165   def : Pat<(f64 (fceil FR64:$src)),
6166             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6167   def : Pat<(f32 (frint FR32:$src)),
6168             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6169   def : Pat<(f64 (frint FR64:$src)),
6170             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6171   def : Pat<(f32 (ftrunc FR32:$src)),
6172             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6173   def : Pat<(f64 (ftrunc FR64:$src)),
6174             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6175 }
6176
6177 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6178                                memopv4f32, memopv2f64,
6179                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6180 let Constraints = "$src1 = $dst" in
6181 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6182                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6183
6184 def : Pat<(ffloor FR32:$src),
6185           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6186 def : Pat<(f64 (ffloor FR64:$src)),
6187           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6188 def : Pat<(f32 (fnearbyint FR32:$src)),
6189           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6190 def : Pat<(f64 (fnearbyint FR64:$src)),
6191           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6192 def : Pat<(f32 (fceil FR32:$src)),
6193           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6194 def : Pat<(f64 (fceil FR64:$src)),
6195           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6196 def : Pat<(f32 (frint FR32:$src)),
6197           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6198 def : Pat<(f64 (frint FR64:$src)),
6199           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6200 def : Pat<(f32 (ftrunc FR32:$src)),
6201           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6202 def : Pat<(f64 (ftrunc FR64:$src)),
6203           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6204
6205 //===----------------------------------------------------------------------===//
6206 // SSE4.1 - Packed Bit Test
6207 //===----------------------------------------------------------------------===//
6208
6209 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6210 // the intel intrinsic that corresponds to this.
6211 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6212 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6213                 "vptest\t{$src2, $src1|$src1, $src2}",
6214                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6215                 OpSize, VEX;
6216 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6217                 "vptest\t{$src2, $src1|$src1, $src2}",
6218                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6219                 OpSize, VEX;
6220
6221 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6222                 "vptest\t{$src2, $src1|$src1, $src2}",
6223                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6224                 OpSize, VEX;
6225 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6226                 "vptest\t{$src2, $src1|$src1, $src2}",
6227                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6228                 OpSize, VEX;
6229 }
6230
6231 let Defs = [EFLAGS] in {
6232 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6233               "ptest\t{$src2, $src1|$src1, $src2}",
6234               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6235               OpSize;
6236 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6237               "ptest\t{$src2, $src1|$src1, $src2}",
6238               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6239               OpSize;
6240 }
6241
6242 // The bit test instructions below are AVX only
6243 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6244                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6245   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6246             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6247             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6248   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6249             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6250             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6251             OpSize, VEX;
6252 }
6253
6254 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6255 let ExeDomain = SSEPackedSingle in {
6256 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6257 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6258 }
6259 let ExeDomain = SSEPackedDouble in {
6260 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6261 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6262 }
6263 }
6264
6265 //===----------------------------------------------------------------------===//
6266 // SSE4.1 - Misc Instructions
6267 //===----------------------------------------------------------------------===//
6268
6269 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6270   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6271                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6272                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6273                      OpSize, XS;
6274   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6275                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6276                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6277                       (implicit EFLAGS)]>, OpSize, XS;
6278
6279   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6280                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6281                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6282                      XS;
6283   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6284                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6285                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6286                       (implicit EFLAGS)]>, XS;
6287
6288   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6289                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6290                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6291                       XS;
6292   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6293                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6294                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6295                        (implicit EFLAGS)]>, XS;
6296 }
6297
6298
6299
6300 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6301 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6302                                  Intrinsic IntId128> {
6303   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6304                     (ins VR128:$src),
6305                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6306                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6307   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6308                      (ins i128mem:$src),
6309                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6310                      [(set VR128:$dst,
6311                        (IntId128
6312                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6313 }
6314
6315 let Predicates = [HasAVX] in
6316 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6317                                          int_x86_sse41_phminposuw>, VEX;
6318 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6319                                          int_x86_sse41_phminposuw>;
6320
6321 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6322 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6323                               Intrinsic IntId128, bit Is2Addr = 1> {
6324   let isCommutable = 1 in
6325   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6326        (ins VR128:$src1, VR128:$src2),
6327        !if(Is2Addr,
6328            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6329            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6330        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6331   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6332        (ins VR128:$src1, i128mem:$src2),
6333        !if(Is2Addr,
6334            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6335            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6336        [(set VR128:$dst,
6337          (IntId128 VR128:$src1,
6338           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6339 }
6340
6341 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6342 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6343                                 Intrinsic IntId256> {
6344   let isCommutable = 1 in
6345   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6346        (ins VR256:$src1, VR256:$src2),
6347        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6348        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6349   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6350        (ins VR256:$src1, i256mem:$src2),
6351        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6352        [(set VR256:$dst,
6353          (IntId256 VR256:$src1,
6354           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6355 }
6356
6357 let Predicates = [HasAVX] in {
6358   let isCommutable = 0 in
6359   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6360                                                          0>, VEX_4V;
6361   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6362                                                          0>, VEX_4V;
6363   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6364                                                          0>, VEX_4V;
6365   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6366                                                          0>, VEX_4V;
6367   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6368                                                          0>, VEX_4V;
6369   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6370                                                          0>, VEX_4V;
6371   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6372                                                          0>, VEX_4V;
6373   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6374                                                          0>, VEX_4V;
6375   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6376                                                          0>, VEX_4V;
6377   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6378                                                          0>, VEX_4V;
6379   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6380                                                          0>, VEX_4V;
6381
6382   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6383             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6384   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6385             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6386 }
6387
6388 let Predicates = [HasAVX2] in {
6389   let isCommutable = 0 in
6390   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6391                                         int_x86_avx2_packusdw>, VEX_4V;
6392   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6393                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6394   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6395                                         int_x86_avx2_pmins_b>, VEX_4V;
6396   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6397                                         int_x86_avx2_pmins_d>, VEX_4V;
6398   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6399                                         int_x86_avx2_pminu_d>, VEX_4V;
6400   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6401                                         int_x86_avx2_pminu_w>, VEX_4V;
6402   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6403                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6404   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6405                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6406   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6407                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6408   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6409                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6410   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6411                                         int_x86_avx2_pmul_dq>, VEX_4V;
6412
6413   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6414             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6415   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6416             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6417 }
6418
6419 let Constraints = "$src1 = $dst" in {
6420   let isCommutable = 0 in
6421   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6422   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6423   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6424   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6425   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6426   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6427   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6428   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6429   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6430   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6431   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6432 }
6433
6434 let Predicates = [HasSSE41] in {
6435   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6436             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6437   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6438             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6439 }
6440
6441 /// SS48I_binop_rm - Simple SSE41 binary operator.
6442 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6443                           ValueType OpVT, bit Is2Addr = 1> {
6444   let isCommutable = 1 in
6445   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6446        (ins VR128:$src1, VR128:$src2),
6447        !if(Is2Addr,
6448            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6449            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6450        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6451        OpSize;
6452   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6453        (ins VR128:$src1, i128mem:$src2),
6454        !if(Is2Addr,
6455            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6456            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6457        [(set VR128:$dst, (OpNode VR128:$src1,
6458                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6459        OpSize;
6460 }
6461
6462 /// SS48I_binop_rm - Simple SSE41 binary operator.
6463 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6464                             ValueType OpVT> {
6465   let isCommutable = 1 in
6466   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6467        (ins VR256:$src1, VR256:$src2),
6468        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6469        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6470        OpSize;
6471   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6472        (ins VR256:$src1, i256mem:$src2),
6473        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6474        [(set VR256:$dst, (OpNode VR256:$src1,
6475                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6476        OpSize;
6477 }
6478
6479 let Predicates = [HasAVX] in
6480   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6481 let Predicates = [HasAVX2] in
6482   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6483 let Constraints = "$src1 = $dst" in
6484   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6485
6486 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6487 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6488                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6489                  X86MemOperand x86memop, bit Is2Addr = 1> {
6490   let isCommutable = 1 in
6491   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6492         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6493         !if(Is2Addr,
6494             !strconcat(OpcodeStr,
6495                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6496             !strconcat(OpcodeStr,
6497                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6498         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6499         OpSize;
6500   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6501         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6502         !if(Is2Addr,
6503             !strconcat(OpcodeStr,
6504                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6505             !strconcat(OpcodeStr,
6506                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6507         [(set RC:$dst,
6508           (IntId RC:$src1,
6509            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6510         OpSize;
6511 }
6512
6513 let Predicates = [HasAVX] in {
6514   let isCommutable = 0 in {
6515     let ExeDomain = SSEPackedSingle in {
6516     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6517                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6518     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6519               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6520     }
6521     let ExeDomain = SSEPackedDouble in {
6522     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6523                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6524     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6525               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6526     }
6527   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6528                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6529   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6530                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6531   }
6532   let ExeDomain = SSEPackedSingle in
6533   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6534                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6535   let ExeDomain = SSEPackedDouble in
6536   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6537                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6538   let ExeDomain = SSEPackedSingle in
6539   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6540                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6541 }
6542
6543 let Predicates = [HasAVX2] in {
6544   let isCommutable = 0 in {
6545   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6546                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6547   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6548                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6549   }
6550 }
6551
6552 let Constraints = "$src1 = $dst" in {
6553   let isCommutable = 0 in {
6554   let ExeDomain = SSEPackedSingle in
6555   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6556                                      VR128, memopv4f32, i128mem>;
6557   let ExeDomain = SSEPackedDouble in
6558   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6559                                      VR128, memopv2f64, i128mem>;
6560   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6561                                      VR128, memopv2i64, i128mem>;
6562   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6563                                      VR128, memopv2i64, i128mem>;
6564   }
6565   let ExeDomain = SSEPackedSingle in
6566   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6567                                   VR128, memopv4f32, i128mem>;
6568   let ExeDomain = SSEPackedDouble in
6569   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6570                                   VR128, memopv2f64, i128mem>;
6571 }
6572
6573 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6574 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6575                                     RegisterClass RC, X86MemOperand x86memop,
6576                                     PatFrag mem_frag, Intrinsic IntId> {
6577   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6578                   (ins RC:$src1, RC:$src2, RC:$src3),
6579                   !strconcat(OpcodeStr,
6580                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6581                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6582                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6583
6584   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6585                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6586                   !strconcat(OpcodeStr,
6587                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6588                   [(set RC:$dst,
6589                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6590                                RC:$src3))],
6591                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6592 }
6593
6594 let Predicates = [HasAVX] in {
6595 let ExeDomain = SSEPackedDouble in {
6596 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6597                                            memopv2f64, int_x86_sse41_blendvpd>;
6598 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6599                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6600 } // ExeDomain = SSEPackedDouble
6601 let ExeDomain = SSEPackedSingle in {
6602 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6603                                            memopv4f32, int_x86_sse41_blendvps>;
6604 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6605                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6606 } // ExeDomain = SSEPackedSingle
6607 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6608                                            memopv2i64, int_x86_sse41_pblendvb>;
6609 }
6610
6611 let Predicates = [HasAVX2] in {
6612 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6613                                            memopv4i64, int_x86_avx2_pblendvb>;
6614 }
6615
6616 let Predicates = [HasAVX] in {
6617   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6618                             (v16i8 VR128:$src2))),
6619             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6620   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6621                             (v4i32 VR128:$src2))),
6622             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6623   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6624                             (v4f32 VR128:$src2))),
6625             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6626   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6627                             (v2i64 VR128:$src2))),
6628             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6629   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6630                             (v2f64 VR128:$src2))),
6631             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6632   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6633                             (v8i32 VR256:$src2))),
6634             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6635   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6636                             (v8f32 VR256:$src2))),
6637             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6638   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6639                             (v4i64 VR256:$src2))),
6640             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6641   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6642                             (v4f64 VR256:$src2))),
6643             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6644 }
6645
6646 let Predicates = [HasAVX2] in {
6647   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6648                             (v32i8 VR256:$src2))),
6649             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6650 }
6651
6652 /// SS41I_ternary_int - SSE 4.1 ternary operator
6653 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6654   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6655                                Intrinsic IntId> {
6656     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6657                     (ins VR128:$src1, VR128:$src2),
6658                     !strconcat(OpcodeStr,
6659                      "\t{$src2, $dst|$dst, $src2}"),
6660                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6661                     OpSize;
6662
6663     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6664                     (ins VR128:$src1, i128mem:$src2),
6665                     !strconcat(OpcodeStr,
6666                      "\t{$src2, $dst|$dst, $src2}"),
6667                     [(set VR128:$dst,
6668                       (IntId VR128:$src1,
6669                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6670   }
6671 }
6672
6673 let ExeDomain = SSEPackedDouble in
6674 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6675                                   int_x86_sse41_blendvpd>;
6676 let ExeDomain = SSEPackedSingle in
6677 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6678                                   int_x86_sse41_blendvps>;
6679 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6680                                   int_x86_sse41_pblendvb>;
6681
6682 let Predicates = [HasSSE41] in {
6683   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6684                             (v16i8 VR128:$src2))),
6685             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6686   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6687                             (v4i32 VR128:$src2))),
6688             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6689   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6690                             (v4f32 VR128:$src2))),
6691             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6692   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6693                             (v2i64 VR128:$src2))),
6694             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6695   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6696                             (v2f64 VR128:$src2))),
6697             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6698 }
6699
6700 let Predicates = [HasAVX] in
6701 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6702                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6703                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6704                        OpSize, VEX;
6705 let Predicates = [HasAVX2] in
6706 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6707                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6708                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6709                          OpSize, VEX;
6710 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6711                        "movntdqa\t{$src, $dst|$dst, $src}",
6712                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6713                        OpSize;
6714
6715 //===----------------------------------------------------------------------===//
6716 // SSE4.2 - Compare Instructions
6717 //===----------------------------------------------------------------------===//
6718
6719 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6720 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6721                               Intrinsic IntId128, bit Is2Addr = 1> {
6722   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6723        (ins VR128:$src1, VR128:$src2),
6724        !if(Is2Addr,
6725            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6726            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6727        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6728        OpSize;
6729   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6730        (ins VR128:$src1, i128mem:$src2),
6731        !if(Is2Addr,
6732            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6733            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6734        [(set VR128:$dst,
6735          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6736 }
6737
6738 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6739 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6740                                 Intrinsic IntId256> {
6741   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6742        (ins VR256:$src1, VR256:$src2),
6743        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6744        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6745        OpSize;
6746   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6747        (ins VR256:$src1, i256mem:$src2),
6748        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6749        [(set VR256:$dst,
6750          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6751 }
6752
6753 let Predicates = [HasAVX] in {
6754   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6755                                      0>, VEX_4V;
6756
6757   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6758             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6759   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6760             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6761 }
6762
6763 let Predicates = [HasAVX2] in {
6764   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6765                                        VEX_4V;
6766
6767   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6768             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6769   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6770             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6771 }
6772
6773 let Constraints = "$src1 = $dst" in
6774   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6775
6776 let Predicates = [HasSSE42] in {
6777   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6778             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6779   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6780             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6781 }
6782
6783 //===----------------------------------------------------------------------===//
6784 // SSE4.2 - String/text Processing Instructions
6785 //===----------------------------------------------------------------------===//
6786
6787 // Packed Compare Implicit Length Strings, Return Mask
6788 multiclass pseudo_pcmpistrm<string asm> {
6789   def REG : PseudoI<(outs VR128:$dst),
6790                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6791     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6792                                                   imm:$src3))]>;
6793   def MEM : PseudoI<(outs VR128:$dst),
6794                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6795     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6796                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6797 }
6798
6799 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6800   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6801   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6802 }
6803
6804 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6805   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6806       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6807       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6808   let mayLoad = 1 in
6809   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6810       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6811       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6812 }
6813
6814 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6815   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6816       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6817       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6818   let mayLoad = 1 in
6819   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6820       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6821       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6822 }
6823
6824 // Packed Compare Explicit Length Strings, Return Mask
6825 multiclass pseudo_pcmpestrm<string asm> {
6826   def REG : PseudoI<(outs VR128:$dst),
6827                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6828     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6829                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6830   def MEM : PseudoI<(outs VR128:$dst),
6831                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6832     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6833                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6834 }
6835
6836 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6837   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6838   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6839 }
6840
6841 let Predicates = [HasAVX],
6842     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6843   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6844       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6845       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6846   let mayLoad = 1 in
6847   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6848       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6849       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6850 }
6851
6852 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6853   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6854       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6855       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6856   let mayLoad = 1 in
6857   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6858       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6859       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6860 }
6861
6862 // Packed Compare Implicit Length Strings, Return Index
6863 let Defs = [ECX, EFLAGS] in {
6864   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6865     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6866       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6867       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6868       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6869        (implicit EFLAGS)]>, OpSize;
6870     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6871       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6872       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6873       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6874        (implicit EFLAGS)]>, OpSize;
6875   }
6876 }
6877
6878 let Predicates = [HasAVX] in {
6879 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6880                                     VEX;
6881 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6882                                     VEX;
6883 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6884                                     VEX;
6885 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6886                                     VEX;
6887 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6888                                     VEX;
6889 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6890                                     VEX;
6891 }
6892
6893 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6894 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6895 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6896 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6897 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6898 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6899
6900 // Packed Compare Explicit Length Strings, Return Index
6901 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6902   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6903     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6904       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6905       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6906       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6907        (implicit EFLAGS)]>, OpSize;
6908     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6909       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6910       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6911        [(set ECX,
6912              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6913         (implicit EFLAGS)]>, OpSize;
6914   }
6915 }
6916
6917 let Predicates = [HasAVX] in {
6918 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6919                                     VEX;
6920 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6921                                     VEX;
6922 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6923                                     VEX;
6924 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6925                                     VEX;
6926 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6927                                     VEX;
6928 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6929                                     VEX;
6930 }
6931
6932 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6933 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6934 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6935 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6936 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6937 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6938
6939 //===----------------------------------------------------------------------===//
6940 // SSE4.2 - CRC Instructions
6941 //===----------------------------------------------------------------------===//
6942
6943 // No CRC instructions have AVX equivalents
6944
6945 // crc intrinsic instruction
6946 // This set of instructions are only rm, the only difference is the size
6947 // of r and m.
6948 let Constraints = "$src1 = $dst" in {
6949   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6950                       (ins GR32:$src1, i8mem:$src2),
6951                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6952                        [(set GR32:$dst,
6953                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6954                          (load addr:$src2)))]>;
6955   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6956                       (ins GR32:$src1, GR8:$src2),
6957                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6958                        [(set GR32:$dst,
6959                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6960   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6961                       (ins GR32:$src1, i16mem:$src2),
6962                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6963                        [(set GR32:$dst,
6964                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6965                          (load addr:$src2)))]>,
6966                          OpSize;
6967   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6968                       (ins GR32:$src1, GR16:$src2),
6969                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6970                        [(set GR32:$dst,
6971                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6972                          OpSize;
6973   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6974                       (ins GR32:$src1, i32mem:$src2),
6975                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6976                        [(set GR32:$dst,
6977                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6978                          (load addr:$src2)))]>;
6979   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6980                       (ins GR32:$src1, GR32:$src2),
6981                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6982                        [(set GR32:$dst,
6983                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6984   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6985                       (ins GR64:$src1, i8mem:$src2),
6986                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6987                        [(set GR64:$dst,
6988                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6989                          (load addr:$src2)))]>,
6990                          REX_W;
6991   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6992                       (ins GR64:$src1, GR8:$src2),
6993                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6994                        [(set GR64:$dst,
6995                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6996                          REX_W;
6997   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6998                       (ins GR64:$src1, i64mem:$src2),
6999                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7000                        [(set GR64:$dst,
7001                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7002                          (load addr:$src2)))]>,
7003                          REX_W;
7004   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7005                       (ins GR64:$src1, GR64:$src2),
7006                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7007                        [(set GR64:$dst,
7008                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7009                          REX_W;
7010 }
7011
7012 //===----------------------------------------------------------------------===//
7013 // AES-NI Instructions
7014 //===----------------------------------------------------------------------===//
7015
7016 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7017                               Intrinsic IntId128, bit Is2Addr = 1> {
7018   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7019        (ins VR128:$src1, VR128:$src2),
7020        !if(Is2Addr,
7021            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7022            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7023        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7024        OpSize;
7025   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7026        (ins VR128:$src1, i128mem:$src2),
7027        !if(Is2Addr,
7028            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7029            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7030        [(set VR128:$dst,
7031          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7032 }
7033
7034 // Perform One Round of an AES Encryption/Decryption Flow
7035 let Predicates = [HasAVX, HasAES] in {
7036   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7037                          int_x86_aesni_aesenc, 0>, VEX_4V;
7038   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7039                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7040   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7041                          int_x86_aesni_aesdec, 0>, VEX_4V;
7042   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7043                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7044 }
7045
7046 let Constraints = "$src1 = $dst" in {
7047   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7048                          int_x86_aesni_aesenc>;
7049   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7050                          int_x86_aesni_aesenclast>;
7051   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7052                          int_x86_aesni_aesdec>;
7053   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7054                          int_x86_aesni_aesdeclast>;
7055 }
7056
7057 // Perform the AES InvMixColumn Transformation
7058 let Predicates = [HasAVX, HasAES] in {
7059   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7060       (ins VR128:$src1),
7061       "vaesimc\t{$src1, $dst|$dst, $src1}",
7062       [(set VR128:$dst,
7063         (int_x86_aesni_aesimc VR128:$src1))]>,
7064       OpSize, VEX;
7065   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7066       (ins i128mem:$src1),
7067       "vaesimc\t{$src1, $dst|$dst, $src1}",
7068       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7069       OpSize, VEX;
7070 }
7071 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7072   (ins VR128:$src1),
7073   "aesimc\t{$src1, $dst|$dst, $src1}",
7074   [(set VR128:$dst,
7075     (int_x86_aesni_aesimc VR128:$src1))]>,
7076   OpSize;
7077 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7078   (ins i128mem:$src1),
7079   "aesimc\t{$src1, $dst|$dst, $src1}",
7080   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7081   OpSize;
7082
7083 // AES Round Key Generation Assist
7084 let Predicates = [HasAVX, HasAES] in {
7085   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7086       (ins VR128:$src1, i8imm:$src2),
7087       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7088       [(set VR128:$dst,
7089         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7090       OpSize, VEX;
7091   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7092       (ins i128mem:$src1, i8imm:$src2),
7093       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7094       [(set VR128:$dst,
7095         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7096       OpSize, VEX;
7097 }
7098 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7099   (ins VR128:$src1, i8imm:$src2),
7100   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7101   [(set VR128:$dst,
7102     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7103   OpSize;
7104 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7105   (ins i128mem:$src1, i8imm:$src2),
7106   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7107   [(set VR128:$dst,
7108     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7109   OpSize;
7110
7111 //===----------------------------------------------------------------------===//
7112 // CLMUL Instructions
7113 //===----------------------------------------------------------------------===//
7114
7115 // Carry-less Multiplication instructions
7116 let neverHasSideEffects = 1 in {
7117 let Constraints = "$src1 = $dst" in {
7118 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7119            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7120            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7121            []>;
7122
7123 let mayLoad = 1 in
7124 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7125            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7126            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7127            []>;
7128 }
7129
7130 // AVX carry-less Multiplication instructions
7131 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7132            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7133            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7134            []>;
7135
7136 let mayLoad = 1 in
7137 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7138            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7139            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7140            []>;
7141 }
7142
7143
7144 multiclass pclmul_alias<string asm, int immop> {
7145   def : InstAlias<!strconcat("pclmul", asm,
7146                            "dq {$src, $dst|$dst, $src}"),
7147                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7148
7149   def : InstAlias<!strconcat("pclmul", asm,
7150                              "dq {$src, $dst|$dst, $src}"),
7151                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7152
7153   def : InstAlias<!strconcat("vpclmul", asm,
7154                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7155                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7156
7157   def : InstAlias<!strconcat("vpclmul", asm,
7158                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7159                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7160 }
7161 defm : pclmul_alias<"hqhq", 0x11>;
7162 defm : pclmul_alias<"hqlq", 0x01>;
7163 defm : pclmul_alias<"lqhq", 0x10>;
7164 defm : pclmul_alias<"lqlq", 0x00>;
7165
7166 //===----------------------------------------------------------------------===//
7167 // AVX Instructions
7168 //===----------------------------------------------------------------------===//
7169
7170 //===----------------------------------------------------------------------===//
7171 // VBROADCAST - Load from memory and broadcast to all elements of the
7172 //              destination operand
7173 //
7174 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7175                     X86MemOperand x86memop, Intrinsic Int> :
7176   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7177         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7178         [(set RC:$dst, (Int addr:$src))]>, VEX;
7179
7180 // AVX2 adds register forms
7181 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7182                          Intrinsic Int> :
7183   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7184          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7185          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7186
7187 let ExeDomain = SSEPackedSingle in {
7188   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7189                                       int_x86_avx_vbroadcast_ss>;
7190   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7191                                       int_x86_avx_vbroadcast_ss_256>;
7192 }
7193 let ExeDomain = SSEPackedDouble in
7194 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7195                                     int_x86_avx_vbroadcast_sd_256>;
7196 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7197                                    int_x86_avx_vbroadcastf128_pd_256>;
7198
7199 let ExeDomain = SSEPackedSingle in {
7200   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7201                                            int_x86_avx2_vbroadcast_ss_ps>;
7202   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7203                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7204 }
7205 let ExeDomain = SSEPackedDouble in
7206 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7207                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7208
7209 let Predicates = [HasAVX2] in
7210 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7211                                    int_x86_avx2_vbroadcasti128>;
7212
7213 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7214           (VBROADCASTF128 addr:$src)>;
7215
7216
7217 //===----------------------------------------------------------------------===//
7218 // VINSERTF128 - Insert packed floating-point values
7219 //
7220 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7221 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7222           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7223           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7224           []>, VEX_4V;
7225 let mayLoad = 1 in
7226 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7227           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7228           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7229           []>, VEX_4V;
7230 }
7231
7232 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7233           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7234 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7235           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7236 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7237           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7238
7239 //===----------------------------------------------------------------------===//
7240 // VEXTRACTF128 - Extract packed floating-point values
7241 //
7242 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7243 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7244           (ins VR256:$src1, i8imm:$src2),
7245           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7246           []>, VEX;
7247 let mayStore = 1 in
7248 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7249           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7250           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7251           []>, VEX;
7252 }
7253
7254 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7255           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7256 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7257           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7258 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7259           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7260
7261 //===----------------------------------------------------------------------===//
7262 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7263 //
7264 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7265                           Intrinsic IntLd, Intrinsic IntLd256,
7266                           Intrinsic IntSt, Intrinsic IntSt256> {
7267   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7268              (ins VR128:$src1, f128mem:$src2),
7269              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7270              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7271              VEX_4V;
7272   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7273              (ins VR256:$src1, f256mem:$src2),
7274              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7275              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7276              VEX_4V;
7277   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7278              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7279              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7280              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7281   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7282              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7283              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7284              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7285 }
7286
7287 let ExeDomain = SSEPackedSingle in
7288 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7289                                  int_x86_avx_maskload_ps,
7290                                  int_x86_avx_maskload_ps_256,
7291                                  int_x86_avx_maskstore_ps,
7292                                  int_x86_avx_maskstore_ps_256>;
7293 let ExeDomain = SSEPackedDouble in
7294 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7295                                  int_x86_avx_maskload_pd,
7296                                  int_x86_avx_maskload_pd_256,
7297                                  int_x86_avx_maskstore_pd,
7298                                  int_x86_avx_maskstore_pd_256>;
7299
7300 //===----------------------------------------------------------------------===//
7301 // VPERMIL - Permute Single and Double Floating-Point Values
7302 //
7303 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7304                       RegisterClass RC, X86MemOperand x86memop_f,
7305                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7306                       Intrinsic IntVar, Intrinsic IntImm> {
7307   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7308              (ins RC:$src1, RC:$src2),
7309              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7310              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7311   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7312              (ins RC:$src1, x86memop_i:$src2),
7313              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7314              [(set RC:$dst, (IntVar RC:$src1,
7315                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7316
7317   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7318              (ins RC:$src1, i8imm:$src2),
7319              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7320              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7321   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7322              (ins x86memop_f:$src1, i8imm:$src2),
7323              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7324              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7325 }
7326
7327 let ExeDomain = SSEPackedSingle in {
7328   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7329                                memopv4f32, memopv2i64,
7330                                int_x86_avx_vpermilvar_ps,
7331                                int_x86_avx_vpermil_ps>;
7332   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7333                                memopv8f32, memopv4i64,
7334                                int_x86_avx_vpermilvar_ps_256,
7335                                int_x86_avx_vpermil_ps_256>;
7336 }
7337 let ExeDomain = SSEPackedDouble in {
7338   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7339                                memopv2f64, memopv2i64,
7340                                int_x86_avx_vpermilvar_pd,
7341                                int_x86_avx_vpermil_pd>;
7342   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7343                                memopv4f64, memopv4i64,
7344                                int_x86_avx_vpermilvar_pd_256,
7345                                int_x86_avx_vpermil_pd_256>;
7346 }
7347
7348 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7349           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7350 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7351           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7352 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7353           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7354 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7355           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7356 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7357           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7358 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7359           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7360 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7361                                (i8 imm:$imm))),
7362           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7363 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7364           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7365
7366 //===----------------------------------------------------------------------===//
7367 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7368 //
7369 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7370 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7371           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7372           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7373           []>, VEX_4V;
7374 let mayLoad = 1 in
7375 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7376           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7377           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7378           []>, VEX_4V;
7379 }
7380
7381 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7382           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7383 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7384           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7385 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7386           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7387
7388 def : Pat<(int_x86_avx_vperm2f128_ps_256
7389                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7390           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7391 def : Pat<(int_x86_avx_vperm2f128_pd_256
7392                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7393           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7394 def : Pat<(int_x86_avx_vperm2f128_si_256
7395                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7396           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7397
7398 //===----------------------------------------------------------------------===//
7399 // VZERO - Zero YMM registers
7400 //
7401 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7402             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7403   // Zero All YMM registers
7404   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7405                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7406
7407   // Zero Upper bits of YMM registers
7408   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7409                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7410 }
7411
7412 //===----------------------------------------------------------------------===//
7413 // Half precision conversion instructions
7414 //===----------------------------------------------------------------------===//
7415 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7416 let Predicates = [HasAVX, HasF16C] in {
7417   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7418              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7419              [(set RC:$dst, (Int VR128:$src))]>,
7420              T8, OpSize, VEX;
7421   let neverHasSideEffects = 1, mayLoad = 1 in
7422   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7423              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7424 }
7425 }
7426
7427 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7428 let Predicates = [HasAVX, HasF16C] in {
7429   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7430                (ins RC:$src1, i32i8imm:$src2),
7431                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7432                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7433                TA, OpSize, VEX;
7434   let neverHasSideEffects = 1, mayLoad = 1 in
7435   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7436                (ins RC:$src1, i32i8imm:$src2),
7437                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7438                TA, OpSize, VEX;
7439 }
7440 }
7441
7442 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7443 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7444 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7445 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7446
7447 //===----------------------------------------------------------------------===//
7448 // AVX2 Instructions
7449 //===----------------------------------------------------------------------===//
7450
7451 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7452 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7453                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7454                  X86MemOperand x86memop> {
7455   let isCommutable = 1 in
7456   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7457         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7458         !strconcat(OpcodeStr,
7459             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7460         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7461         VEX_4V;
7462   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7463         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7464         !strconcat(OpcodeStr,
7465             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7466         [(set RC:$dst,
7467           (IntId RC:$src1,
7468            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7469         VEX_4V;
7470 }
7471
7472 let isCommutable = 0 in {
7473 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7474                                    VR128, memopv2i64, i128mem>;
7475 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7476                                     VR256, memopv4i64, i256mem>;
7477 }
7478
7479 //===----------------------------------------------------------------------===//
7480 // VPBROADCAST - Load from memory and broadcast to all elements of the
7481 //               destination operand
7482 //
7483 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7484                           X86MemOperand x86memop, PatFrag ld_frag,
7485                           Intrinsic Int128, Intrinsic Int256> {
7486   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7487                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7488                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7489   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7490                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7491                   [(set VR128:$dst,
7492                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7493   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7494                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7495                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7496   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7497                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7498                    [(set VR256:$dst,
7499                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7500 }
7501
7502 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7503                                     int_x86_avx2_pbroadcastb_128,
7504                                     int_x86_avx2_pbroadcastb_256>;
7505 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7506                                     int_x86_avx2_pbroadcastw_128,
7507                                     int_x86_avx2_pbroadcastw_256>;
7508 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7509                                     int_x86_avx2_pbroadcastd_128,
7510                                     int_x86_avx2_pbroadcastd_256>;
7511 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7512                                     int_x86_avx2_pbroadcastq_128,
7513                                     int_x86_avx2_pbroadcastq_256>;
7514
7515 let Predicates = [HasAVX2] in {
7516   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7517           (VPBROADCASTBrm addr:$src)>;
7518   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7519           (VPBROADCASTBYrm addr:$src)>;
7520   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7521           (VPBROADCASTWrm addr:$src)>;
7522   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7523           (VPBROADCASTWYrm addr:$src)>;
7524   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7525           (VPBROADCASTDrm addr:$src)>;
7526   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7527           (VPBROADCASTDYrm addr:$src)>;
7528   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7529           (VPBROADCASTQrm addr:$src)>;
7530   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7531           (VPBROADCASTQYrm addr:$src)>;
7532 }
7533
7534 // AVX1 broadcast patterns
7535 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7536           (VBROADCASTSSYrm addr:$src)>;
7537 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7538           (VBROADCASTSDrm addr:$src)>;
7539 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7540           (VBROADCASTSSYrm addr:$src)>;
7541 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7542           (VBROADCASTSDrm addr:$src)>;
7543
7544 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7545           (VBROADCASTSSrm addr:$src)>;
7546 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7547           (VBROADCASTSSrm addr:$src)>;
7548
7549 //===----------------------------------------------------------------------===//
7550 // VPERM - Permute instructions
7551 //
7552
7553 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7554                      Intrinsic Int> {
7555   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7556                    (ins VR256:$src1, VR256:$src2),
7557                    !strconcat(OpcodeStr,
7558                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7559                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7560   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7561                    (ins VR256:$src1, i256mem:$src2),
7562                    !strconcat(OpcodeStr,
7563                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7564                    [(set VR256:$dst, (Int VR256:$src1,
7565                                       (bitconvert (mem_frag addr:$src2))))]>,
7566                    VEX_4V;
7567 }
7568
7569 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7570 let ExeDomain = SSEPackedSingle in
7571 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7572
7573 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7574                          Intrinsic Int> {
7575   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7576                      (ins VR256:$src1, i8imm:$src2),
7577                      !strconcat(OpcodeStr,
7578                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7579                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7580   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7581                      (ins i256mem:$src1, i8imm:$src2),
7582                      !strconcat(OpcodeStr,
7583                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7584                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7585                      VEX;
7586 }
7587
7588 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7589                             VEX_W;
7590 let ExeDomain = SSEPackedDouble in
7591 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7592                              VEX_W;
7593
7594 //===----------------------------------------------------------------------===//
7595 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7596 //
7597 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7598           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7599           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7600           [(set VR256:$dst,
7601            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7602           VEX_4V;
7603 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7604           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7605           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7606           [(set VR256:$dst,
7607            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7608             imm:$src3))]>,
7609           VEX_4V;
7610
7611 let Predicates = [HasAVX2] in {
7612 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7613           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7614 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7615           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7616 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7617           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7618 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7619           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7620
7621 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7622                   (i8 imm:$imm))),
7623           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7624 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7625                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7626           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7627 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7628                   (i8 imm:$imm))),
7629           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7630 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7631                   (i8 imm:$imm))),
7632           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7633 }
7634
7635 // AVX1 patterns
7636 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7637           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7638 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7639           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7640 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7641           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7642 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7643           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7644 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7645           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7646 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7647           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7648
7649 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7650                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7651           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7652 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7653                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7654           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7655 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7656                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7657           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7658 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7659                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7660           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7661 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7662                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7663           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7664 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7665                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7666           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7667
7668
7669 //===----------------------------------------------------------------------===//
7670 // VINSERTI128 - Insert packed integer values
7671 //
7672 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7673           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7674           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7675           [(set VR256:$dst,
7676             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7677           VEX_4V;
7678 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7679           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7680           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7681           [(set VR256:$dst,
7682             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7683              imm:$src3))]>, VEX_4V;
7684
7685 let Predicates = [HasAVX2] in {
7686 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7687                                    (i32 imm)),
7688           (VINSERTI128rr VR256:$src1, VR128:$src2,
7689                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7690 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7691                                    (i32 imm)),
7692           (VINSERTI128rr VR256:$src1, VR128:$src2,
7693                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7694 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7695                                    (i32 imm)),
7696           (VINSERTI128rr VR256:$src1, VR128:$src2,
7697                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7698 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7699                                    (i32 imm)),
7700           (VINSERTI128rr VR256:$src1, VR128:$src2,
7701                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7702 }
7703
7704 // AVX1 patterns
7705 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7706                                    (i32 imm)),
7707           (VINSERTF128rr VR256:$src1, VR128:$src2,
7708                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7709 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7710                                    (i32 imm)),
7711           (VINSERTF128rr VR256:$src1, VR128:$src2,
7712                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7713 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7714                                    (i32 imm)),
7715           (VINSERTF128rr VR256:$src1, VR128:$src2,
7716                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7717 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7718                                    (i32 imm)),
7719           (VINSERTF128rr VR256:$src1, VR128:$src2,
7720                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7721 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7722                                    (i32 imm)),
7723           (VINSERTF128rr VR256:$src1, VR128:$src2,
7724                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7725 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7726                                    (i32 imm)),
7727           (VINSERTF128rr VR256:$src1, VR128:$src2,
7728                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7729
7730 //===----------------------------------------------------------------------===//
7731 // VEXTRACTI128 - Extract packed integer values
7732 //
7733 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7734           (ins VR256:$src1, i8imm:$src2),
7735           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7736           [(set VR128:$dst,
7737             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7738           VEX;
7739 let neverHasSideEffects = 1, mayStore = 1 in
7740 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7741           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7742           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7743
7744 let Predicates = [HasAVX2] in {
7745 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7746           (v2i64 (VEXTRACTI128rr
7747                     (v4i64 VR256:$src1),
7748                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7749 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7750           (v4i32 (VEXTRACTI128rr
7751                     (v8i32 VR256:$src1),
7752                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7753 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7754           (v8i16 (VEXTRACTI128rr
7755                     (v16i16 VR256:$src1),
7756                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7757 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7758           (v16i8 (VEXTRACTI128rr
7759                     (v32i8 VR256:$src1),
7760                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7761 }
7762
7763 // AVX1 patterns
7764 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7765           (v4f32 (VEXTRACTF128rr
7766                     (v8f32 VR256:$src1),
7767                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7768 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7769           (v2f64 (VEXTRACTF128rr
7770                     (v4f64 VR256:$src1),
7771                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7772 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7773           (v2i64 (VEXTRACTF128rr
7774                     (v4i64 VR256:$src1),
7775                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7776 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7777           (v4i32 (VEXTRACTF128rr
7778                     (v8i32 VR256:$src1),
7779                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7780 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7781           (v8i16 (VEXTRACTF128rr
7782                     (v16i16 VR256:$src1),
7783                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7784 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7785           (v16i8 (VEXTRACTF128rr
7786                     (v32i8 VR256:$src1),
7787                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7788
7789 //===----------------------------------------------------------------------===//
7790 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7791 //
7792 multiclass avx2_pmovmask<string OpcodeStr,
7793                          Intrinsic IntLd128, Intrinsic IntLd256,
7794                          Intrinsic IntSt128, Intrinsic IntSt256> {
7795   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7796              (ins VR128:$src1, i128mem:$src2),
7797              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7798              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7799   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7800              (ins VR256:$src1, i256mem:$src2),
7801              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7802              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7803   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7804              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7805              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7806              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7807   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7808              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7809              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7810              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7811 }
7812
7813 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7814                                 int_x86_avx2_maskload_d,
7815                                 int_x86_avx2_maskload_d_256,
7816                                 int_x86_avx2_maskstore_d,
7817                                 int_x86_avx2_maskstore_d_256>;
7818 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7819                                 int_x86_avx2_maskload_q,
7820                                 int_x86_avx2_maskload_q_256,
7821                                 int_x86_avx2_maskstore_q,
7822                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7823
7824
7825 //===----------------------------------------------------------------------===//
7826 // Variable Bit Shifts
7827 //
7828 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7829                           ValueType vt128, ValueType vt256> {
7830   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7831              (ins VR128:$src1, VR128:$src2),
7832              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7833              [(set VR128:$dst,
7834                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7835              VEX_4V;
7836   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7837              (ins VR128:$src1, i128mem:$src2),
7838              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7839              [(set VR128:$dst,
7840                (vt128 (OpNode VR128:$src1,
7841                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7842              VEX_4V;
7843   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7844              (ins VR256:$src1, VR256:$src2),
7845              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7846              [(set VR256:$dst,
7847                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7848              VEX_4V;
7849   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7850              (ins VR256:$src1, i256mem:$src2),
7851              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7852              [(set VR256:$dst,
7853                (vt256 (OpNode VR256:$src1,
7854                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7855              VEX_4V;
7856 }
7857
7858 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7859 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7860 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7861 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7862 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;