lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  51                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  52 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  53                         [SDNPHasChain, SDNPMayLoad]>;
  54 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  55 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  56
  57 //===----------------------------------------------------------------------===//
  58 // SSE Complex Patterns
  59 //===----------------------------------------------------------------------===//
  60
  61 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  62 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  63 // forms.
  64 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  65                                   [SDNPHasChain, SDNPMayLoad]>;
  66 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  67                                   [SDNPHasChain, SDNPMayLoad]>;
  68
  69 def ssmem : Operand<v4f32> {
  70   let PrintMethod = "printf32mem";
  71   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  72 }
  73 def sdmem : Operand<v2f64> {
  74   let PrintMethod = "printf64mem";
  75   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  76 }
  77
  78 //===----------------------------------------------------------------------===//
  79 // SSE pattern fragments
  80 //===----------------------------------------------------------------------===//
  81
  82 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  83 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  84 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  85 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  86
  87 // Like 'store', but always requires vector alignment.
  88 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
  89                            (st node:$val, node:$ptr), [{
  90   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
  91     return !ST->isTruncatingStore() &&
  92            ST->getAddressingMode() == ISD::UNINDEXED &&
  93            ST->getAlignment() >= 16;
  94   return false;
  95 }]>;
  96
  97 // Like 'load', but always requires vector alignment.
  98 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
  99   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 100     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 101            LD->getAddressingMode() == ISD::UNINDEXED &&
 102            LD->getAlignment() >= 16;
 103   return false;
 104 }]>;
 105
 106 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 107 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 108 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 109 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 110 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 111 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 112
 113 // Like 'load', but uses special alignment checks suitable for use in
 114 // memory operands in most SSE instructions, which are required to
 115 // be naturally aligned on some targets but not on others.
 116 // FIXME: Actually implement support for targets that don't require the
 117 //        alignment. This probably wants a subtarget predicate.
 118 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 119   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 120     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 121            LD->getAddressingMode() == ISD::UNINDEXED &&
 122            LD->getAlignment() >= 16;
 123   return false;
 124 }]>;
 125
 126 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 127 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 128 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 129 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 130 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 131 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 132 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 133
 134 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 135 // 16-byte boundary.
 136 // FIXME: 8 byte alignment for mmx reads is not required
 137 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 138   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 139     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 140            LD->getAddressingMode() == ISD::UNINDEXED &&
 141            LD->getAlignment() >= 8;
 142   return false;
 143 }]>;
 144
 145 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 146 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 147 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 148 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 149
 150 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 151 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 152 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 153 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 154 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 155 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 156
 157 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 158   return N->isExactlyValue(+0.0);
 159 }]>;
 160
 161 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 162   // Transformation function: imm >> 3
 163   return getI32Imm(N->getValue() >> 3);
 164 }]>;
 165
 166 def SSE_CC_imm  : SDNodeXForm<cond, [{
 167   unsigned Val;
 168   switch (N->get()) {
 169   default: Val = 0; assert(0 && "Unexpected CondCode"); break;
 170   case ISD::SETOEQ: Val = 0; break;
 171   case ISD::SETOLT: Val = 1; break;
 172   case ISD::SETOLE: Val = 2; break;
 173   case ISD::SETUO:  Val = 3; break;
 174   case ISD::SETONE: Val = 4; break;
 175   case ISD::SETOGE: Val = 5; break;
 176   case ISD::SETOGT: Val = 6; break;
 177   case ISD::SETO:   Val = 7; break;
 178   }
 179   return getI8Imm(Val);
 180 }]>;
 181
 182 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 183 // SHUFP* etc. imm.
 184 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 185   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 186 }]>;
 187
 188 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 189 // PSHUFHW imm.
 190 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 191   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 192 }]>;
 193
 194 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 195 // PSHUFLW imm.
 196 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 197   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 198 }]>;
 199
 200 def SSE_splat_mask : PatLeaf<(build_vector), [{
 201   return X86::isSplatMask(N);
 202 }], SHUFFLE_get_shuf_imm>;
 203
 204 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 205   return X86::isSplatLoMask(N);
 206 }]>;
 207
 208 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 209   return X86::isMOVHLPSMask(N);
 210 }]>;
 211
 212 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 213   return X86::isMOVHLPS_v_undef_Mask(N);
 214 }]>;
 215
 216 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 217   return X86::isMOVHPMask(N);
 218 }]>;
 219
 220 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 221   return X86::isMOVLPMask(N);
 222 }]>;
 223
 224 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 225   return X86::isMOVLMask(N);
 226 }]>;
 227
 228 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 229   return X86::isMOVSHDUPMask(N);
 230 }]>;
 231
 232 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 233   return X86::isMOVSLDUPMask(N);
 234 }]>;
 235
 236 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 237   return X86::isUNPCKLMask(N);
 238 }]>;
 239
 240 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 241   return X86::isUNPCKHMask(N);
 242 }]>;
 243
 244 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 245   return X86::isUNPCKL_v_undef_Mask(N);
 246 }]>;
 247
 248 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 249   return X86::isUNPCKH_v_undef_Mask(N);
 250 }]>;
 251
 252 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 253   return X86::isPSHUFDMask(N);
 254 }], SHUFFLE_get_shuf_imm>;
 255
 256 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 257   return X86::isPSHUFHWMask(N);
 258 }], SHUFFLE_get_pshufhw_imm>;
 259
 260 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 261   return X86::isPSHUFLWMask(N);
 262 }], SHUFFLE_get_pshuflw_imm>;
 263
 264 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 265   return X86::isPSHUFDMask(N);
 266 }], SHUFFLE_get_shuf_imm>;
 267
 268 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 269   return X86::isSHUFPMask(N);
 270 }], SHUFFLE_get_shuf_imm>;
 271
 272 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 273   return X86::isSHUFPMask(N);
 274 }], SHUFFLE_get_shuf_imm>;
 275
 276
 277 //===----------------------------------------------------------------------===//
 278 // SSE scalar FP Instructions
 279 //===----------------------------------------------------------------------===//
 280
 281 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 282 // scheduler into a branch sequence.
 283 // These are expanded by the scheduler.
 284 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 285   def CMOV_FR32 : I<0, Pseudo,
 286                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 287                     "#CMOV_FR32 PSEUDO!",
 288                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 289                                                   EFLAGS))]>;
 290   def CMOV_FR64 : I<0, Pseudo,
 291                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 292                     "#CMOV_FR64 PSEUDO!",
 293                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 294                                                   EFLAGS))]>;
 295   def CMOV_V4F32 : I<0, Pseudo,
 296                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 297                     "#CMOV_V4F32 PSEUDO!",
 298                     [(set VR128:$dst,
 299                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 300                                           EFLAGS)))]>;
 301   def CMOV_V2F64 : I<0, Pseudo,
 302                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 303                     "#CMOV_V2F64 PSEUDO!",
 304                     [(set VR128:$dst,
 305                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 306                                           EFLAGS)))]>;
 307   def CMOV_V2I64 : I<0, Pseudo,
 308                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 309                     "#CMOV_V2I64 PSEUDO!",
 310                     [(set VR128:$dst,
 311                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 312                                           EFLAGS)))]>;
 313 }
 314
 315 //===----------------------------------------------------------------------===//
 316 // SSE1 Instructions
 317 //===----------------------------------------------------------------------===//
 318
 319 // Move Instructions
 320 let neverHasSideEffects = 1 in
 321 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 322                   "movss\t{$src, $dst|$dst, $src}", []>;
 323 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 324 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 325                   "movss\t{$src, $dst|$dst, $src}",
 326                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 327 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 328                   "movss\t{$src, $dst|$dst, $src}",
 329                   [(store FR32:$src, addr:$dst)]>;
 330
 331 // Conversion instructions
 332 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 333                       "cvttss2si\t{$src, $dst|$dst, $src}",
 334                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 335 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 336                       "cvttss2si\t{$src, $dst|$dst, $src}",
 337                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 338 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 339                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 340                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 341 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 342                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 343                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 344
 345 // Match intrinsics which expect XMM operand(s).
 346 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 347                          "cvtss2si\t{$src, $dst|$dst, $src}",
 348                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 349 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 350                          "cvtss2si\t{$src, $dst|$dst, $src}",
 351                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 352                                            (load addr:$src)))]>;
 353
 354 // Match intrinisics which expect MM and XMM operand(s).
 355 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 356                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 357                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 358 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 359                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 360                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 361                                            (load addr:$src)))]>;
 362 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 363                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 364                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 365 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 366                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 367                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 368                                            (load addr:$src)))]>;
 369 let Constraints = "$src1 = $dst" in {
 370   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 371                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 372                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 373                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 374                                            VR64:$src2))]>;
 375   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 376                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 377                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 378                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 379                                             (load addr:$src2)))]>;
 380 }
 381
 382 // Aliases for intrinsics
 383 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 384                           "cvttss2si\t{$src, $dst|$dst, $src}",
 385                           [(set GR32:$dst,
 386                             (int_x86_sse_cvttss2si VR128:$src))]>;
 387 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 388                           "cvttss2si\t{$src, $dst|$dst, $src}",
 389                           [(set GR32:$dst,
 390                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 391
 392 let Constraints = "$src1 = $dst" in {
 393   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 394                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 395                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 396                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 397                                               GR32:$src2))]>;
 398   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 399                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 400                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 401                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 402                                               (loadi32 addr:$src2)))]>;
 403 }
 404
 405 // Comparison instructions
 406 let Constraints = "$src1 = $dst" in {
 407 let neverHasSideEffects = 1 in
 408   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 409                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 410                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 411 let neverHasSideEffects = 1, mayLoad = 1 in
 412   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 413                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 414                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 415 }
 416
 417 let Defs = [EFLAGS] in {
 418 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 419                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 420                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 421 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 422                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 423                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 424                     (implicit EFLAGS)]>;
 425 } // Defs = [EFLAGS]
 426
 427 // Aliases to match intrinsics which expect XMM operand(s).
 428 let Constraints = "$src1 = $dst" in {
 429   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 430                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 431                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 432                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 433                                            VR128:$src, imm:$cc))]>;
 434   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 435                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 436                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 437                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 438                                            (load addr:$src), imm:$cc))]>;
 439 }
 440
 441 let Defs = [EFLAGS] in {
 442 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 443                                             (ins VR128:$src1, VR128:$src2),
 444                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 445                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 446                         (implicit EFLAGS)]>;
 447 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 448                                             (ins VR128:$src1, f128mem:$src2),
 449                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 450                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 451                         (implicit EFLAGS)]>;
 452
 453 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 454                                            (ins VR128:$src1, VR128:$src2),
 455                       "comiss\t{$src2, $src1|$src1, $src2}",
 456                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 457                        (implicit EFLAGS)]>;
 458 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 459                                            (ins VR128:$src1, f128mem:$src2),
 460                       "comiss\t{$src2, $src1|$src1, $src2}",
 461                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 462                        (implicit EFLAGS)]>;
 463 } // Defs = [EFLAGS]
 464
 465 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 466 // start with 'Fs'.
 467
 468 // Alias instructions that map fld0 to pxor for sse.
 469 let isReMaterializable = 1 in
 470 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 471                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 472                Requires<[HasSSE1]>, TB, OpSize;
 473
 474 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 475 // disregarded.
 476 let neverHasSideEffects = 1 in
 477 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 478                      "movaps\t{$src, $dst|$dst, $src}", []>;
 479
 480 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 481 // disregarded.
 482 let isSimpleLoad = 1 in
 483 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 484                      "movaps\t{$src, $dst|$dst, $src}",
 485                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 486
 487 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 488 let Constraints = "$src1 = $dst" in {
 489 let isCommutable = 1 in {
 490   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 491                       "andps\t{$src2, $dst|$dst, $src2}",
 492                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 493   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 494                       "orps\t{$src2, $dst|$dst, $src2}",
 495                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 496   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 497                       "xorps\t{$src2, $dst|$dst, $src2}",
 498                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 499 }
 500
 501 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 502                     "andps\t{$src2, $dst|$dst, $src2}",
 503                     [(set FR32:$dst, (X86fand FR32:$src1,
 504                                       (memopfsf32 addr:$src2)))]>;
 505 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 506                     "orps\t{$src2, $dst|$dst, $src2}",
 507                     [(set FR32:$dst, (X86for FR32:$src1,
 508                                       (memopfsf32 addr:$src2)))]>;
 509 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 510                     "xorps\t{$src2, $dst|$dst, $src2}",
 511                     [(set FR32:$dst, (X86fxor FR32:$src1,
 512                                       (memopfsf32 addr:$src2)))]>;
 513 let neverHasSideEffects = 1 in {
 514 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 515                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 516                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 517
 518 let mayLoad = 1 in
 519 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 520                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 521                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 522 }
 523 }
 524
 525 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 526 ///
 527 /// In addition, we also have a special variant of the scalar form here to
 528 /// represent the associated intrinsic operation.  This form is unlike the
 529 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 530 /// and leaves the top elements undefined.
 531 ///
 532 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 533 /// six "instructions".
 534 ///
 535 let Constraints = "$src1 = $dst" in {
 536 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 537                                   SDNode OpNode, Intrinsic F32Int,
 538                                   bit Commutable = 0> {
 539   // Scalar operation, reg+reg.
 540   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 541                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 542                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 543     let isCommutable = Commutable;
 544   }
 545
 546   // Scalar operation, reg+mem.
 547   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 548                                  (ins FR32:$src1, f32mem:$src2),
 549                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 550                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 551
 552   // Vector operation, reg+reg.
 553   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 554                                  (ins VR128:$src1, VR128:$src2),
 555                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 556                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 557     let isCommutable = Commutable;
 558   }
 559
 560   // Vector operation, reg+mem.
 561   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 562                                  (ins VR128:$src1, f128mem:$src2),
 563                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 564              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 565
 566   // Intrinsic operation, reg+reg.
 567   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 568                                      (ins VR128:$src1, VR128:$src2),
 569                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 570                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 571     let isCommutable = Commutable;
 572   }
 573
 574   // Intrinsic operation, reg+mem.
 575   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 576                                      (ins VR128:$src1, ssmem:$src2),
 577                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 578                      [(set VR128:$dst, (F32Int VR128:$src1,
 579                                                sse_load_f32:$src2))]>;
 580 }
 581 }
 582
 583 // Arithmetic instructions
 584 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 585 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 586 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 587 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 588
 589 /// sse1_fp_binop_rm - Other SSE1 binops
 590 ///
 591 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 592 /// instructions for a full-vector intrinsic form.  Operations that map
 593 /// onto C operators don't use this form since they just use the plain
 594 /// vector form instead of having a separate vector intrinsic form.
 595 ///
 596 /// This provides a total of eight "instructions".
 597 ///
 598 let Constraints = "$src1 = $dst" in {
 599 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 600                             SDNode OpNode,
 601                             Intrinsic F32Int,
 602                             Intrinsic V4F32Int,
 603                             bit Commutable = 0> {
 604
 605   // Scalar operation, reg+reg.
 606   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 607                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 608                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 609     let isCommutable = Commutable;
 610   }
 611
 612   // Scalar operation, reg+mem.
 613   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 614                                  (ins FR32:$src1, f32mem:$src2),
 615                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 616                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 617
 618   // Vector operation, reg+reg.
 619   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 620                                  (ins VR128:$src1, VR128:$src2),
 621                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 622                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 623     let isCommutable = Commutable;
 624   }
 625
 626   // Vector operation, reg+mem.
 627   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 628                                  (ins VR128:$src1, f128mem:$src2),
 629                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 630              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 631
 632   // Intrinsic operation, reg+reg.
 633   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 634                                      (ins VR128:$src1, VR128:$src2),
 635                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 636                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 637     let isCommutable = Commutable;
 638   }
 639
 640   // Intrinsic operation, reg+mem.
 641   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 642                                      (ins VR128:$src1, ssmem:$src2),
 643                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 644                      [(set VR128:$dst, (F32Int VR128:$src1,
 645                                                sse_load_f32:$src2))]>;
 646
 647   // Vector intrinsic operation, reg+reg.
 648   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 649                                      (ins VR128:$src1, VR128:$src2),
 650                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 651                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 652     let isCommutable = Commutable;
 653   }
 654
 655   // Vector intrinsic operation, reg+mem.
 656   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 657                                      (ins VR128:$src1, f128mem:$src2),
 658                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 659            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 660 }
 661 }
 662
 663 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 664                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 665 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 666                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 667
 668 //===----------------------------------------------------------------------===//
 669 // SSE packed FP Instructions
 670
 671 // Move Instructions
 672 let neverHasSideEffects = 1 in
 673 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 674                    "movaps\t{$src, $dst|$dst, $src}", []>;
 675 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 676 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 677                    "movaps\t{$src, $dst|$dst, $src}",
 678                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 679
 680 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 681                    "movaps\t{$src, $dst|$dst, $src}",
 682                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 683
 684 let neverHasSideEffects = 1 in
 685 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 686                    "movups\t{$src, $dst|$dst, $src}", []>;
 687 let isSimpleLoad = 1 in
 688 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 689                    "movups\t{$src, $dst|$dst, $src}",
 690                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 691 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 692                    "movups\t{$src, $dst|$dst, $src}",
 693                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 694
 695 // Intrinsic forms of MOVUPS load and store
 696 let isSimpleLoad = 1 in
 697 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 698                        "movups\t{$src, $dst|$dst, $src}",
 699                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 700 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 701                        "movups\t{$src, $dst|$dst, $src}",
 702                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 703
 704 let Constraints = "$src1 = $dst" in {
 705   let AddedComplexity = 20 in {
 706     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 707                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 708                        "movlps\t{$src2, $dst|$dst, $src2}",
 709        [(set VR128:$dst,
 710              (v4f32 (vector_shuffle VR128:$src1,
 711                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 712                      MOVLP_shuffle_mask)))]>;
 713     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 714                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 715                        "movhps\t{$src2, $dst|$dst, $src2}",
 716        [(set VR128:$dst,
 717              (v4f32 (vector_shuffle VR128:$src1,
 718                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 719                      MOVHP_shuffle_mask)))]>;
 720   } // AddedComplexity
 721 } // Constraints = "$src1 = $dst"
 722
 723
 724 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 725                    "movlps\t{$src, $dst|$dst, $src}",
 726                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 727                                  (iPTR 0))), addr:$dst)]>;
 728
 729 // v2f64 extract element 1 is always custom lowered to unpack high to low
 730 // and extract element 0 so the non-store version isn't too horrible.
 731 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 732                    "movhps\t{$src, $dst|$dst, $src}",
 733                    [(store (f64 (vector_extract
 734                                  (v2f64 (vector_shuffle
 735                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 736                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 737                      addr:$dst)]>;
 738
 739 let Constraints = "$src1 = $dst" in {
 740 let AddedComplexity = 15 in {
 741 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 742                     "movlhps\t{$src2, $dst|$dst, $src2}",
 743                     [(set VR128:$dst,
 744                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 745                               MOVHP_shuffle_mask)))]>;
 746
 747 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 748                     "movhlps\t{$src2, $dst|$dst, $src2}",
 749                     [(set VR128:$dst,
 750                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 751                               MOVHLPS_shuffle_mask)))]>;
 752 } // AddedComplexity
 753 } // Constraints = "$src1 = $dst"
 754
 755
 756
 757 // Arithmetic
 758
 759 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 760 ///
 761 /// In addition, we also have a special variant of the scalar form here to
 762 /// represent the associated intrinsic operation.  This form is unlike the
 763 /// plain scalar form, in that it takes an entire vector (instead of a
 764 /// scalar) and leaves the top elements undefined.
 765 ///
 766 /// And, we have a special variant form for a full-vector intrinsic form.
 767 ///
 768 /// These four forms can each have a reg or a mem operand, so there are a
 769 /// total of eight "instructions".
 770 ///
 771 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 772                            SDNode OpNode,
 773                            Intrinsic F32Int,
 774                            Intrinsic V4F32Int,
 775                            bit Commutable = 0> {
 776   // Scalar operation, reg.
 777   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 778                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 779                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 780     let isCommutable = Commutable;
 781   }
 782
 783   // Scalar operation, mem.
 784   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 785                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 786                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 787
 788   // Vector operation, reg.
 789   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 790               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 791               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 792     let isCommutable = Commutable;
 793   }
 794
 795   // Vector operation, mem.
 796   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 797                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 798                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 799
 800   // Intrinsic operation, reg.
 801   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 802                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 803                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 804     let isCommutable = Commutable;
 805   }
 806
 807   // Intrinsic operation, mem.
 808   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 809                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 810                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 811
 812   // Vector intrinsic operation, reg
 813   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 814                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 815                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 816     let isCommutable = Commutable;
 817   }
 818
 819   // Vector intrinsic operation, mem
 820   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 821                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 822                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 823 }
 824
 825 // Square root.
 826 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 827                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 828
 829 // Reciprocal approximations. Note that these typically require refinement
 830 // in order to obtain suitable precision.
 831 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 832                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 833 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 834                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 835
 836 // Logical
 837 let Constraints = "$src1 = $dst" in {
 838   let isCommutable = 1 in {
 839     def ANDPSrr : PSI<0x54, MRMSrcReg,
 840                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 841                       "andps\t{$src2, $dst|$dst, $src2}",
 842                       [(set VR128:$dst, (v2i64
 843                                          (and VR128:$src1, VR128:$src2)))]>;
 844     def ORPSrr  : PSI<0x56, MRMSrcReg,
 845                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 846                       "orps\t{$src2, $dst|$dst, $src2}",
 847                       [(set VR128:$dst, (v2i64
 848                                          (or VR128:$src1, VR128:$src2)))]>;
 849     def XORPSrr : PSI<0x57, MRMSrcReg,
 850                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 851                       "xorps\t{$src2, $dst|$dst, $src2}",
 852                       [(set VR128:$dst, (v2i64
 853                                          (xor VR128:$src1, VR128:$src2)))]>;
 854   }
 855
 856   def ANDPSrm : PSI<0x54, MRMSrcMem,
 857                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 858                     "andps\t{$src2, $dst|$dst, $src2}",
 859                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 860                                        (memopv2i64 addr:$src2)))]>;
 861   def ORPSrm  : PSI<0x56, MRMSrcMem,
 862                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 863                     "orps\t{$src2, $dst|$dst, $src2}",
 864                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 865                                        (memopv2i64 addr:$src2)))]>;
 866   def XORPSrm : PSI<0x57, MRMSrcMem,
 867                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 868                     "xorps\t{$src2, $dst|$dst, $src2}",
 869                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 870                                        (memopv2i64 addr:$src2)))]>;
 871   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 872                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 873                      "andnps\t{$src2, $dst|$dst, $src2}",
 874                      [(set VR128:$dst,
 875                        (v2i64 (and (xor VR128:$src1,
 876                                     (bc_v2i64 (v4i32 immAllOnesV))),
 877                                VR128:$src2)))]>;
 878   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 879                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 880                      "andnps\t{$src2, $dst|$dst, $src2}",
 881                      [(set VR128:$dst,
 882                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 883                                     (bc_v2i64 (v4i32 immAllOnesV))),
 884                                (memopv2i64 addr:$src2))))]>;
 885 }
 886
 887 let Constraints = "$src1 = $dst" in {
 888   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 889                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 890                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 891                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 892                                                         VR128:$src, imm:$cc))]>;
 893   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 894                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 895                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 896                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 897                                             (memop addr:$src), imm:$cc))]>;
 898 }
 899 def : Pat<(v4i32 (vsetcc (v4f32 VR128:$src1), VR128:$src2, cond:$cc)),
 900           (CMPPSrri VR128:$src1, VR128:$src2, (SSE_CC_imm cond:$cc))>;
 901 def : Pat<(v4i32 (vsetcc (v4f32 VR128:$src1), (memop addr:$src2), cond:$cc)),
 902           (CMPPSrmi VR128:$src1, addr:$src2, (SSE_CC_imm cond:$cc))>;
 903
 904 // Shuffle and unpack instructions
 905 let Constraints = "$src1 = $dst" in {
 906   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 907     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 908                           (outs VR128:$dst), (ins VR128:$src1,
 909                            VR128:$src2, i32i8imm:$src3),
 910                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 911                           [(set VR128:$dst,
 912                             (v4f32 (vector_shuffle
 913                                     VR128:$src1, VR128:$src2,
 914                                     SHUFP_shuffle_mask:$src3)))]>;
 915   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 916                         (outs VR128:$dst), (ins VR128:$src1,
 917                          f128mem:$src2, i32i8imm:$src3),
 918                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 919                         [(set VR128:$dst,
 920                           (v4f32 (vector_shuffle
 921                                   VR128:$src1, (memopv4f32 addr:$src2),
 922                                   SHUFP_shuffle_mask:$src3)))]>;
 923
 924   let AddedComplexity = 10 in {
 925     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 926                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 927                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 928                          [(set VR128:$dst,
 929                            (v4f32 (vector_shuffle
 930                                    VR128:$src1, VR128:$src2,
 931                                    UNPCKH_shuffle_mask)))]>;
 932     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 933                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 934                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 935                          [(set VR128:$dst,
 936                            (v4f32 (vector_shuffle
 937                                    VR128:$src1, (memopv4f32 addr:$src2),
 938                                    UNPCKH_shuffle_mask)))]>;
 939
 940     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 941                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 942                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 943                          [(set VR128:$dst,
 944                            (v4f32 (vector_shuffle
 945                                    VR128:$src1, VR128:$src2,
 946                                    UNPCKL_shuffle_mask)))]>;
 947     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 948                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 949                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 950                          [(set VR128:$dst,
 951                            (v4f32 (vector_shuffle
 952                                    VR128:$src1, (memopv4f32 addr:$src2),
 953                                    UNPCKL_shuffle_mask)))]>;
 954   } // AddedComplexity
 955 } // Constraints = "$src1 = $dst"
 956
 957 // Mask creation
 958 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 959                      "movmskps\t{$src, $dst|$dst, $src}",
 960                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 961 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 962                      "movmskpd\t{$src, $dst|$dst, $src}",
 963                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 964
 965 // Prefetch intrinsic.
 966 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 967     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 968 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 969     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 970 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 971     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 972 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 973     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 974
 975 // Non-temporal stores
 976 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 977                     "movntps\t{$src, $dst|$dst, $src}",
 978                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 979
 980 // Load, store, and memory fence
 981 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 982
 983 // MXCSR register
 984 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 985                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 986 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 987                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 988
 989 // Alias instructions that map zero vector to pxor / xorp* for sse.
 990 let isReMaterializable = 1 in
 991 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 992                  "xorps\t$dst, $dst",
 993                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 994
 995 let Predicates = [HasSSE1] in {
 996   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 997   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 998   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 999   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1000   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1001 }
1002
1003 // FR32 to 128-bit vector conversion.
1004 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
1005                       "movss\t{$src, $dst|$dst, $src}",
1006                       [(set VR128:$dst,
1007                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1008 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1009                      "movss\t{$src, $dst|$dst, $src}",
1010                      [(set VR128:$dst,
1011                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1012
1013 // FIXME: may not be able to eliminate this movss with coalescing the src and
1014 // dest register classes are different. We really want to write this pattern
1015 // like this:
1016 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1017 //           (f32 FR32:$src)>;
1018 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
1019                      "movss\t{$src, $dst|$dst, $src}",
1020                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1021                                        (iPTR 0)))]>;
1022 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1023                      "movss\t{$src, $dst|$dst, $src}",
1024                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1025                                    (iPTR 0))), addr:$dst)]>;
1026
1027
1028 // Move to lower bits of a VR128, leaving upper bits alone.
1029 // Three operand (but two address) aliases.
1030 let Constraints = "$src1 = $dst" in {
1031 let neverHasSideEffects = 1 in
1032   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1033                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1034                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1035
1036   let AddedComplexity = 15 in
1037     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1038                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1039                        "movss\t{$src2, $dst|$dst, $src2}",
1040                        [(set VR128:$dst,
1041                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1042                                  MOVL_shuffle_mask)))]>;
1043 }
1044
1045 // Move to lower bits of a VR128 and zeroing upper bits.
1046 // Loading from memory automatically zeroing upper bits.
1047 let AddedComplexity = 20 in
1048 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1049                       "movss\t{$src, $dst|$dst, $src}",
1050                    [(set VR128:$dst, (v4f32 (X86vzmovl (v4f32 (scalar_to_vector
1051                                                       (loadf32 addr:$src))))))]>;
1052
1053 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
1054           (MOVZSS2PSrm addr:$src)>;
1055
1056 //===----------------------------------------------------------------------===//
1057 // SSE2 Instructions
1058 //===----------------------------------------------------------------------===//
1059
1060 // Move Instructions
1061 let neverHasSideEffects = 1 in
1062 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1063                   "movsd\t{$src, $dst|$dst, $src}", []>;
1064 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1065 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1066                   "movsd\t{$src, $dst|$dst, $src}",
1067                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1068 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1069                   "movsd\t{$src, $dst|$dst, $src}",
1070                   [(store FR64:$src, addr:$dst)]>;
1071
1072 // Conversion instructions
1073 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1074                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1075                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1076 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1077                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1078                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1079 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1080                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1081                       [(set FR32:$dst, (fround FR64:$src))]>;
1082 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1083                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1084                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1085 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1086                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1087                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1088 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1089                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1090                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1091
1092 // SSE2 instructions with XS prefix
1093 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1094                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1095                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1096                  Requires<[HasSSE2]>;
1097 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1098                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1099                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1100                  Requires<[HasSSE2]>;
1101
1102 // Match intrinsics which expect XMM operand(s).
1103 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1104                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1105                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1106 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1107                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1108                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1109                                            (load addr:$src)))]>;
1110
1111 // Match intrinisics which expect MM and XMM operand(s).
1112 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1113                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1114                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1115 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1116                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1117                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1118                                            (memop addr:$src)))]>;
1119 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1120                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1121                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1122 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1123                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1124                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1125                                            (memop addr:$src)))]>;
1126 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1127                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1128                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1129 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1130                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1131                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1132                                             (load addr:$src)))]>;
1133
1134 // Aliases for intrinsics
1135 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1136                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1137                           [(set GR32:$dst,
1138                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1139 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1140                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1141                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1142                                             (load addr:$src)))]>;
1143
1144 // Comparison instructions
1145 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1146   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1147                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1148                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1149 let mayLoad = 1 in
1150   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1151                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1152                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1153 }
1154
1155 let Defs = [EFLAGS] in {
1156 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1157                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1158                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1159 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1160                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1161                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1162                     (implicit EFLAGS)]>;
1163 }
1164
1165 // Aliases to match intrinsics which expect XMM operand(s).
1166 let Constraints = "$src1 = $dst" in {
1167   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1168                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1169                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1170                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1171                                            VR128:$src, imm:$cc))]>;
1172   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1173                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1174                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1175                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1176                                            (load addr:$src), imm:$cc))]>;
1177 }
1178
1179 let Defs = [EFLAGS] in {
1180 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1181                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1182                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1183                         (implicit EFLAGS)]>;
1184 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1185                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1186                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1187                         (implicit EFLAGS)]>;
1188
1189 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1190                       "comisd\t{$src2, $src1|$src1, $src2}",
1191                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1192                        (implicit EFLAGS)]>;
1193 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1194                       "comisd\t{$src2, $src1|$src1, $src2}",
1195                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1196                        (implicit EFLAGS)]>;
1197 } // Defs = EFLAGS]
1198
1199 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1200 // start with 'Fs'.
1201
1202 // Alias instructions that map fld0 to pxor for sse.
1203 let isReMaterializable = 1 in
1204 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1205                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1206                Requires<[HasSSE2]>, TB, OpSize;
1207
1208 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1209 // disregarded.
1210 let neverHasSideEffects = 1 in
1211 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1212                      "movapd\t{$src, $dst|$dst, $src}", []>;
1213
1214 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1215 // disregarded.
1216 let isSimpleLoad = 1 in
1217 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1218                      "movapd\t{$src, $dst|$dst, $src}",
1219                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1220
1221 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1222 let Constraints = "$src1 = $dst" in {
1223 let isCommutable = 1 in {
1224   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1225                                        (ins FR64:$src1, FR64:$src2),
1226                       "andpd\t{$src2, $dst|$dst, $src2}",
1227                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1228   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1229                                        (ins FR64:$src1, FR64:$src2),
1230                       "orpd\t{$src2, $dst|$dst, $src2}",
1231                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1232   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1233                                        (ins FR64:$src1, FR64:$src2),
1234                       "xorpd\t{$src2, $dst|$dst, $src2}",
1235                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1236 }
1237
1238 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1239                                      (ins FR64:$src1, f128mem:$src2),
1240                     "andpd\t{$src2, $dst|$dst, $src2}",
1241                     [(set FR64:$dst, (X86fand FR64:$src1,
1242                                       (memopfsf64 addr:$src2)))]>;
1243 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1244                                      (ins FR64:$src1, f128mem:$src2),
1245                     "orpd\t{$src2, $dst|$dst, $src2}",
1246                     [(set FR64:$dst, (X86for FR64:$src1,
1247                                       (memopfsf64 addr:$src2)))]>;
1248 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1249                                      (ins FR64:$src1, f128mem:$src2),
1250                     "xorpd\t{$src2, $dst|$dst, $src2}",
1251                     [(set FR64:$dst, (X86fxor FR64:$src1,
1252                                       (memopfsf64 addr:$src2)))]>;
1253
1254 let neverHasSideEffects = 1 in {
1255 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1256                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1257                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1258 let mayLoad = 1 in
1259 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1260                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1261                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1262 }
1263 }
1264
1265 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1266 ///
1267 /// In addition, we also have a special variant of the scalar form here to
1268 /// represent the associated intrinsic operation.  This form is unlike the
1269 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1270 /// and leaves the top elements undefined.
1271 ///
1272 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1273 /// six "instructions".
1274 ///
1275 let Constraints = "$src1 = $dst" in {
1276 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1277                                   SDNode OpNode, Intrinsic F64Int,
1278                                   bit Commutable = 0> {
1279   // Scalar operation, reg+reg.
1280   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1281                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1282                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1283     let isCommutable = Commutable;
1284   }
1285
1286   // Scalar operation, reg+mem.
1287   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1288                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1289                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1290
1291   // Vector operation, reg+reg.
1292   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1293                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1294                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1295     let isCommutable = Commutable;
1296   }
1297
1298   // Vector operation, reg+mem.
1299   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1300                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1301                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1302
1303   // Intrinsic operation, reg+reg.
1304   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1305                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1306                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1307     let isCommutable = Commutable;
1308   }
1309
1310   // Intrinsic operation, reg+mem.
1311   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1312                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1313                      [(set VR128:$dst, (F64Int VR128:$src1,
1314                                                sse_load_f64:$src2))]>;
1315 }
1316 }
1317
1318 // Arithmetic instructions
1319 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1320 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1321 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1322 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1323
1324 /// sse2_fp_binop_rm - Other SSE2 binops
1325 ///
1326 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1327 /// instructions for a full-vector intrinsic form.  Operations that map
1328 /// onto C operators don't use this form since they just use the plain
1329 /// vector form instead of having a separate vector intrinsic form.
1330 ///
1331 /// This provides a total of eight "instructions".
1332 ///
1333 let Constraints = "$src1 = $dst" in {
1334 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1335                             SDNode OpNode,
1336                             Intrinsic F64Int,
1337                             Intrinsic V2F64Int,
1338                             bit Commutable = 0> {
1339
1340   // Scalar operation, reg+reg.
1341   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1342                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1343                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1344     let isCommutable = Commutable;
1345   }
1346
1347   // Scalar operation, reg+mem.
1348   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1349                                  (ins FR64:$src1, f64mem:$src2),
1350                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1351                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1352
1353   // Vector operation, reg+reg.
1354   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1355                                  (ins VR128:$src1, VR128:$src2),
1356                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1357                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1358     let isCommutable = Commutable;
1359   }
1360
1361   // Vector operation, reg+mem.
1362   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1363                                  (ins VR128:$src1, f128mem:$src2),
1364                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1365              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1366
1367   // Intrinsic operation, reg+reg.
1368   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1369                                      (ins VR128:$src1, VR128:$src2),
1370                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1371                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1372     let isCommutable = Commutable;
1373   }
1374
1375   // Intrinsic operation, reg+mem.
1376   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1377                                      (ins VR128:$src1, sdmem:$src2),
1378                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1379                      [(set VR128:$dst, (F64Int VR128:$src1,
1380                                                sse_load_f64:$src2))]>;
1381
1382   // Vector intrinsic operation, reg+reg.
1383   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1384                                      (ins VR128:$src1, VR128:$src2),
1385                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1386                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1387     let isCommutable = Commutable;
1388   }
1389
1390   // Vector intrinsic operation, reg+mem.
1391   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1392                                      (ins VR128:$src1, f128mem:$src2),
1393                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1394                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1395                                                  (memopv2f64 addr:$src2)))]>;
1396 }
1397 }
1398
1399 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1400                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1401 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1402                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1403
1404 //===----------------------------------------------------------------------===//
1405 // SSE packed FP Instructions
1406
1407 // Move Instructions
1408 let neverHasSideEffects = 1 in
1409 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1410                    "movapd\t{$src, $dst|$dst, $src}", []>;
1411 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1412 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1413                    "movapd\t{$src, $dst|$dst, $src}",
1414                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1415
1416 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1417                    "movapd\t{$src, $dst|$dst, $src}",
1418                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1419
1420 let neverHasSideEffects = 1 in
1421 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1422                    "movupd\t{$src, $dst|$dst, $src}", []>;
1423 let isSimpleLoad = 1 in
1424 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1425                    "movupd\t{$src, $dst|$dst, $src}",
1426                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1427 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1428                    "movupd\t{$src, $dst|$dst, $src}",
1429                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1430
1431 // Intrinsic forms of MOVUPD load and store
1432 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1433                        "movupd\t{$src, $dst|$dst, $src}",
1434                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1435 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1436                        "movupd\t{$src, $dst|$dst, $src}",
1437                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1438
1439 let Constraints = "$src1 = $dst" in {
1440   let AddedComplexity = 20 in {
1441     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1442                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1443                        "movlpd\t{$src2, $dst|$dst, $src2}",
1444                        [(set VR128:$dst,
1445                          (v2f64 (vector_shuffle VR128:$src1,
1446                                  (scalar_to_vector (loadf64 addr:$src2)),
1447                                  MOVLP_shuffle_mask)))]>;
1448     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1449                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1450                        "movhpd\t{$src2, $dst|$dst, $src2}",
1451                        [(set VR128:$dst,
1452                          (v2f64 (vector_shuffle VR128:$src1,
1453                                  (scalar_to_vector (loadf64 addr:$src2)),
1454                                  MOVHP_shuffle_mask)))]>;
1455   } // AddedComplexity
1456 } // Constraints = "$src1 = $dst"
1457
1458 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1459                    "movlpd\t{$src, $dst|$dst, $src}",
1460                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1461                                  (iPTR 0))), addr:$dst)]>;
1462
1463 // v2f64 extract element 1 is always custom lowered to unpack high to low
1464 // and extract element 0 so the non-store version isn't too horrible.
1465 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1466                    "movhpd\t{$src, $dst|$dst, $src}",
1467                    [(store (f64 (vector_extract
1468                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1469                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1470                      addr:$dst)]>;
1471
1472 // SSE2 instructions without OpSize prefix
1473 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1474                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1475                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1476                      TB, Requires<[HasSSE2]>;
1477 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1478                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1479                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1480                                         (bitconvert (memopv2i64 addr:$src))))]>,
1481                      TB, Requires<[HasSSE2]>;
1482
1483 // SSE2 instructions with XS prefix
1484 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1485                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1486                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1487                      XS, Requires<[HasSSE2]>;
1488 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1489                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1490                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1491                                         (bitconvert (memopv2i64 addr:$src))))]>,
1492                      XS, Requires<[HasSSE2]>;
1493
1494 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1495                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1496                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1497 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1498                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1499                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1500                                             (memop addr:$src)))]>;
1501 // SSE2 packed instructions with XS prefix
1502 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1503                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1504                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1505                       XS, Requires<[HasSSE2]>;
1506 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1507                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1508                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1509                                            (memop addr:$src)))]>,
1510                       XS, Requires<[HasSSE2]>;
1511
1512 // SSE2 packed instructions with XD prefix
1513 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1514                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1515                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1516                      XD, Requires<[HasSSE2]>;
1517 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1518                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1519                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1520                                           (memop addr:$src)))]>,
1521                      XD, Requires<[HasSSE2]>;
1522
1523 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1524                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1525                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1526 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1527                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1528                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1529                                              (memop addr:$src)))]>;
1530
1531 // SSE2 instructions without OpSize prefix
1532 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1533                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1534                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1535                      TB, Requires<[HasSSE2]>;
1536 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1537                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1538                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1539                                           (load addr:$src)))]>,
1540                      TB, Requires<[HasSSE2]>;
1541
1542 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1543                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1544                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1545 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1546                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1547                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1548                                             (memop addr:$src)))]>;
1549
1550 // Match intrinsics which expect XMM operand(s).
1551 // Aliases for intrinsics
1552 let Constraints = "$src1 = $dst" in {
1553 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1554                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1555                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1556                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1557                                            GR32:$src2))]>;
1558 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1559                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1560                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1561                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1562                                            (loadi32 addr:$src2)))]>;
1563 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1564                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1565                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1566                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1567                                       VR128:$src2))]>;
1568 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1569                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1570                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1571                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1572                                       (load addr:$src2)))]>;
1573 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1574                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1575                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1576                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1577                                        VR128:$src2))]>, XS,
1578                     Requires<[HasSSE2]>;
1579 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1580                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1581                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1582                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1583                                        (load addr:$src2)))]>, XS,
1584                     Requires<[HasSSE2]>;
1585 }
1586
1587 // Arithmetic
1588
1589 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1590 ///
1591 /// In addition, we also have a special variant of the scalar form here to
1592 /// represent the associated intrinsic operation.  This form is unlike the
1593 /// plain scalar form, in that it takes an entire vector (instead of a
1594 /// scalar) and leaves the top elements undefined.
1595 ///
1596 /// And, we have a special variant form for a full-vector intrinsic form.
1597 ///
1598 /// These four forms can each have a reg or a mem operand, so there are a
1599 /// total of eight "instructions".
1600 ///
1601 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1602                            SDNode OpNode,
1603                            Intrinsic F64Int,
1604                            Intrinsic V2F64Int,
1605                            bit Commutable = 0> {
1606   // Scalar operation, reg.
1607   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1608                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1609                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1610     let isCommutable = Commutable;
1611   }
1612
1613   // Scalar operation, mem.
1614   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1615                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1616                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1617
1618   // Vector operation, reg.
1619   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1620               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1621               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1622     let isCommutable = Commutable;
1623   }
1624
1625   // Vector operation, mem.
1626   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1627                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1628                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1629
1630   // Intrinsic operation, reg.
1631   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1632                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1633                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1634     let isCommutable = Commutable;
1635   }
1636
1637   // Intrinsic operation, mem.
1638   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1639                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1640                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1641
1642   // Vector intrinsic operation, reg
1643   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1644                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1645                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1646     let isCommutable = Commutable;
1647   }
1648
1649   // Vector intrinsic operation, mem
1650   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1651                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1652                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1653 }
1654
1655 // Square root.
1656 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1657                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1658
1659 // There is no f64 version of the reciprocal approximation instructions.
1660
1661 // Logical
1662 let Constraints = "$src1 = $dst" in {
1663   let isCommutable = 1 in {
1664     def ANDPDrr : PDI<0x54, MRMSrcReg,
1665                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1666                       "andpd\t{$src2, $dst|$dst, $src2}",
1667                       [(set VR128:$dst,
1668                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1669                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1670     def ORPDrr  : PDI<0x56, MRMSrcReg,
1671                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1672                       "orpd\t{$src2, $dst|$dst, $src2}",
1673                       [(set VR128:$dst,
1674                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1675                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1676     def XORPDrr : PDI<0x57, MRMSrcReg,
1677                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1678                       "xorpd\t{$src2, $dst|$dst, $src2}",
1679                       [(set VR128:$dst,
1680                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1681                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1682   }
1683
1684   def ANDPDrm : PDI<0x54, MRMSrcMem,
1685                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1686                     "andpd\t{$src2, $dst|$dst, $src2}",
1687                     [(set VR128:$dst,
1688                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1689                        (memopv2i64 addr:$src2)))]>;
1690   def ORPDrm  : PDI<0x56, MRMSrcMem,
1691                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1692                     "orpd\t{$src2, $dst|$dst, $src2}",
1693                     [(set VR128:$dst,
1694                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1695                        (memopv2i64 addr:$src2)))]>;
1696   def XORPDrm : PDI<0x57, MRMSrcMem,
1697                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1698                     "xorpd\t{$src2, $dst|$dst, $src2}",
1699                     [(set VR128:$dst,
1700                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1701                        (memopv2i64 addr:$src2)))]>;
1702   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1703                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1704                      "andnpd\t{$src2, $dst|$dst, $src2}",
1705                      [(set VR128:$dst,
1706                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1707                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1708   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1709                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1710                      "andnpd\t{$src2, $dst|$dst, $src2}",
1711                      [(set VR128:$dst,
1712                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1713                         (memopv2i64 addr:$src2)))]>;
1714 }
1715
1716 let Constraints = "$src1 = $dst" in {
1717   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1718                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1719                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1720                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1721                                                         VR128:$src, imm:$cc))]>;
1722   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1723                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1724                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1725                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1726                                                  (memop addr:$src), imm:$cc))]>;
1727 }
1728 def : Pat<(v2i64 (vsetcc (v2f64 VR128:$src1), VR128:$src2, cond:$cc)),
1729           (CMPPDrri VR128:$src1, VR128:$src2, (SSE_CC_imm cond:$cc))>;
1730 def : Pat<(v2i64 (vsetcc (v2f64 VR128:$src1), (memop addr:$src2), cond:$cc)),
1731           (CMPPDrmi VR128:$src1, addr:$src2, (SSE_CC_imm cond:$cc))>;
1732
1733 // Shuffle and unpack instructions
1734 let Constraints = "$src1 = $dst" in {
1735   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1736                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1737                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1738                  [(set VR128:$dst, (v2f64 (vector_shuffle
1739                                            VR128:$src1, VR128:$src2,
1740                                            SHUFP_shuffle_mask:$src3)))]>;
1741   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1742                         (outs VR128:$dst), (ins VR128:$src1,
1743                          f128mem:$src2, i8imm:$src3),
1744                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1745                         [(set VR128:$dst,
1746                           (v2f64 (vector_shuffle
1747                                   VR128:$src1, (memopv2f64 addr:$src2),
1748                                   SHUFP_shuffle_mask:$src3)))]>;
1749
1750   let AddedComplexity = 10 in {
1751     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1752                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1753                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1754                          [(set VR128:$dst,
1755                            (v2f64 (vector_shuffle
1756                                    VR128:$src1, VR128:$src2,
1757                                    UNPCKH_shuffle_mask)))]>;
1758     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1759                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1760                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1761                          [(set VR128:$dst,
1762                            (v2f64 (vector_shuffle
1763                                    VR128:$src1, (memopv2f64 addr:$src2),
1764                                    UNPCKH_shuffle_mask)))]>;
1765
1766     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1767                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1768                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1769                          [(set VR128:$dst,
1770                            (v2f64 (vector_shuffle
1771                                    VR128:$src1, VR128:$src2,
1772                                    UNPCKL_shuffle_mask)))]>;
1773     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1774                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1775                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1776                          [(set VR128:$dst,
1777                            (v2f64 (vector_shuffle
1778                                    VR128:$src1, (memopv2f64 addr:$src2),
1779                                    UNPCKL_shuffle_mask)))]>;
1780   } // AddedComplexity
1781 } // Constraints = "$src1 = $dst"
1782
1783
1784 //===----------------------------------------------------------------------===//
1785 // SSE integer instructions
1786
1787 // Move Instructions
1788 let neverHasSideEffects = 1 in
1789 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1790                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1791 let isSimpleLoad = 1, mayLoad = 1 in
1792 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1793                    "movdqa\t{$src, $dst|$dst, $src}",
1794                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1795 let mayStore = 1 in
1796 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1797                    "movdqa\t{$src, $dst|$dst, $src}",
1798                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1799 let isSimpleLoad = 1, mayLoad = 1 in
1800 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1801                    "movdqu\t{$src, $dst|$dst, $src}",
1802                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1803                  XS, Requires<[HasSSE2]>;
1804 let mayStore = 1 in
1805 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1806                    "movdqu\t{$src, $dst|$dst, $src}",
1807                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1808                  XS, Requires<[HasSSE2]>;
1809
1810 // Intrinsic forms of MOVDQU load and store
1811 let isSimpleLoad = 1 in
1812 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1813                        "movdqu\t{$src, $dst|$dst, $src}",
1814                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1815                  XS, Requires<[HasSSE2]>;
1816 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1817                        "movdqu\t{$src, $dst|$dst, $src}",
1818                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1819                      XS, Requires<[HasSSE2]>;
1820
1821 let Constraints = "$src1 = $dst" in {
1822
1823 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1824                             bit Commutable = 0> {
1825   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1826                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1827                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1828     let isCommutable = Commutable;
1829   }
1830   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1831                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1832                [(set VR128:$dst, (IntId VR128:$src1,
1833                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1834 }
1835
1836 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1837                              string OpcodeStr,
1838                              Intrinsic IntId, Intrinsic IntId2> {
1839   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1840                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1841                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1842   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1843                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1844                [(set VR128:$dst, (IntId VR128:$src1,
1845                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1846   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1847                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1848                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1849 }
1850
1851 /// PDI_binop_rm - Simple SSE2 binary operator.
1852 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1853                         ValueType OpVT, bit Commutable = 0> {
1854   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1855                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1856                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1857     let isCommutable = Commutable;
1858   }
1859   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1860                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1861                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1862                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1863 }
1864
1865 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1866 ///
1867 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1868 /// to collapse (bitconvert VT to VT) into its operand.
1869 ///
1870 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1871                               bit Commutable = 0> {
1872   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1873                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1874                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1875     let isCommutable = Commutable;
1876   }
1877   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1878                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1879                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1880 }
1881
1882 } // Constraints = "$src1 = $dst"
1883
1884 // 128-bit Integer Arithmetic
1885
1886 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1887 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1888 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1889 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1890
1891 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1892 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1893 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1894 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1895
1896 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1897 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1898 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1899 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1900
1901 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1902 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1903 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1904 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1905
1906 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1907
1908 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1909 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1910 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1911
1912 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1913
1914 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1915 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1916
1917
1918 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1919 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1920 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1921 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1922 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1923
1924
1925 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1926                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1927 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1928                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1929 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1930                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1931
1932 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1933                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1934 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1935                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1936 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1937                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1938
1939 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1940                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1941 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
1942                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1943
1944 // 128-bit logical shifts.
1945 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1946   def PSLLDQri : PDIi8<0x73, MRM7r,
1947                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1948                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1949   def PSRLDQri : PDIi8<0x73, MRM3r,
1950                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1951                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1952   // PSRADQri doesn't exist in SSE[1-3].
1953 }
1954
1955 let Predicates = [HasSSE2] in {
1956   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1957             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1958   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1959             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1960   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1961             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1962
1963   // Shift up / down and insert zero's.
1964   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
1965             (v2i64 (PSLLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1966   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
1967             (v2i64 (PSRLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1968 }
1969
1970 // Logical
1971 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1972 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1973 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1974
1975 let Constraints = "$src1 = $dst" in {
1976   def PANDNrr : PDI<0xDF, MRMSrcReg,
1977                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1978                     "pandn\t{$src2, $dst|$dst, $src2}",
1979                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1980                                               VR128:$src2)))]>;
1981
1982   def PANDNrm : PDI<0xDF, MRMSrcMem,
1983                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1984                     "pandn\t{$src2, $dst|$dst, $src2}",
1985                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1986                                               (memopv2i64 addr:$src2))))]>;
1987 }
1988
1989 // SSE2 Integer comparison
1990 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1991 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1992 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1993 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1994 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1995 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1996
1997 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), VR128:$src2, SETEQ)),
1998           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
1999 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), (memop addr:$src2), SETEQ)),
2000           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2001 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), VR128:$src2, SETEQ)),
2002           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2003 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), (memop addr:$src2), SETEQ)),
2004           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2005 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), VR128:$src2, SETEQ)),
2006           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2007 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), (memop addr:$src2), SETEQ)),
2008           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2009
2010 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), VR128:$src2, SETGT)),
2011           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2012 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), (memop addr:$src2), SETGT)),
2013           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2014 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), VR128:$src2, SETGT)),
2015           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2016 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), (memop addr:$src2), SETGT)),
2017           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2018 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), VR128:$src2, SETGT)),
2019           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2020 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), (memop addr:$src2), SETGT)),
2021           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2022
2023
2024 // Pack instructions
2025 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2026 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2027 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2028
2029 // Shuffle and unpack instructions
2030 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2031                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2032                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2033                      [(set VR128:$dst, (v4i32 (vector_shuffle
2034                                                VR128:$src1, (undef),
2035                                                PSHUFD_shuffle_mask:$src2)))]>;
2036 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2037                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2038                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2039                      [(set VR128:$dst, (v4i32 (vector_shuffle
2040                                                (bc_v4i32(memopv2i64 addr:$src1)),
2041                                                (undef),
2042                                                PSHUFD_shuffle_mask:$src2)))]>;
2043
2044 // SSE2 with ImmT == Imm8 and XS prefix.
2045 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2046                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2047                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2048                     [(set VR128:$dst, (v8i16 (vector_shuffle
2049                                               VR128:$src1, (undef),
2050                                               PSHUFHW_shuffle_mask:$src2)))]>,
2051                 XS, Requires<[HasSSE2]>;
2052 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2053                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2054                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2055                     [(set VR128:$dst, (v8i16 (vector_shuffle
2056                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2057                                               (undef),
2058                                               PSHUFHW_shuffle_mask:$src2)))]>,
2059                 XS, Requires<[HasSSE2]>;
2060
2061 // SSE2 with ImmT == Imm8 and XD prefix.
2062 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2063                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2064                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2065                     [(set VR128:$dst, (v8i16 (vector_shuffle
2066                                               VR128:$src1, (undef),
2067                                               PSHUFLW_shuffle_mask:$src2)))]>,
2068                 XD, Requires<[HasSSE2]>;
2069 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2070                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2071                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2072                     [(set VR128:$dst, (v8i16 (vector_shuffle
2073                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2074                                               (undef),
2075                                               PSHUFLW_shuffle_mask:$src2)))]>,
2076                 XD, Requires<[HasSSE2]>;
2077
2078
2079 let Constraints = "$src1 = $dst" in {
2080   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2081                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2082                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2083                         [(set VR128:$dst,
2084                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2085                                   UNPCKL_shuffle_mask)))]>;
2086   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2087                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2088                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2089                         [(set VR128:$dst,
2090                           (v16i8 (vector_shuffle VR128:$src1,
2091                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2092                                   UNPCKL_shuffle_mask)))]>;
2093   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2094                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2095                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2096                         [(set VR128:$dst,
2097                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2098                                   UNPCKL_shuffle_mask)))]>;
2099   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2100                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2101                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2102                         [(set VR128:$dst,
2103                           (v8i16 (vector_shuffle VR128:$src1,
2104                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2105                                   UNPCKL_shuffle_mask)))]>;
2106   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2107                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2108                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2109                         [(set VR128:$dst,
2110                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2111                                   UNPCKL_shuffle_mask)))]>;
2112   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2113                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2114                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2115                         [(set VR128:$dst,
2116                           (v4i32 (vector_shuffle VR128:$src1,
2117                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2118                                   UNPCKL_shuffle_mask)))]>;
2119   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2120                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2121                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2122                         [(set VR128:$dst,
2123                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2124                                   UNPCKL_shuffle_mask)))]>;
2125   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2126                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2127                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2128                         [(set VR128:$dst,
2129                           (v2i64 (vector_shuffle VR128:$src1,
2130                                   (memopv2i64 addr:$src2),
2131                                   UNPCKL_shuffle_mask)))]>;
2132
2133   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2134                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2135                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2136                         [(set VR128:$dst,
2137                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2138                                   UNPCKH_shuffle_mask)))]>;
2139   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2140                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2141                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2142                         [(set VR128:$dst,
2143                           (v16i8 (vector_shuffle VR128:$src1,
2144                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2145                                   UNPCKH_shuffle_mask)))]>;
2146   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2147                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2148                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2149                         [(set VR128:$dst,
2150                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2151                                   UNPCKH_shuffle_mask)))]>;
2152   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2153                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2154                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2155                         [(set VR128:$dst,
2156                           (v8i16 (vector_shuffle VR128:$src1,
2157                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2158                                   UNPCKH_shuffle_mask)))]>;
2159   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2160                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2161                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2162                         [(set VR128:$dst,
2163                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2164                                   UNPCKH_shuffle_mask)))]>;
2165   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2166                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2167                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2168                         [(set VR128:$dst,
2169                           (v4i32 (vector_shuffle VR128:$src1,
2170                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2171                                   UNPCKH_shuffle_mask)))]>;
2172   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2173                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2174                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2175                         [(set VR128:$dst,
2176                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2177                                   UNPCKH_shuffle_mask)))]>;
2178   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2179                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2180                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2181                         [(set VR128:$dst,
2182                           (v2i64 (vector_shuffle VR128:$src1,
2183                                   (memopv2i64 addr:$src2),
2184                                   UNPCKH_shuffle_mask)))]>;
2185 }
2186
2187 // Extract / Insert
2188 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2189                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2190                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2191                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2192                                                 imm:$src2))]>;
2193 let Constraints = "$src1 = $dst" in {
2194   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2195                        (outs VR128:$dst), (ins VR128:$src1,
2196                         GR32:$src2, i32i8imm:$src3),
2197                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2198                        [(set VR128:$dst,
2199                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2200   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2201                        (outs VR128:$dst), (ins VR128:$src1,
2202                         i16mem:$src2, i32i8imm:$src3),
2203                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2204                        [(set VR128:$dst,
2205                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2206                                     imm:$src3))]>;
2207 }
2208
2209 // Mask creation
2210 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2211                      "pmovmskb\t{$src, $dst|$dst, $src}",
2212                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2213
2214 // Conditional store
2215 let Uses = [EDI] in
2216 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2217                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2218                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2219
2220 // Non-temporal stores
2221 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2222                     "movntpd\t{$src, $dst|$dst, $src}",
2223                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2224 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2225                     "movntdq\t{$src, $dst|$dst, $src}",
2226                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2227 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2228                     "movnti\t{$src, $dst|$dst, $src}",
2229                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2230                   TB, Requires<[HasSSE2]>;
2231
2232 // Flush cache
2233 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2234                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2235               TB, Requires<[HasSSE2]>;
2236
2237 // Load, store, and memory fence
2238 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2239                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2240 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2241                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2242
2243 //TODO: custom lower this so as to never even generate the noop
2244 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2245            (i8 0)), (NOOP)>;
2246 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2247 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2248 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2249            (i8 1)), (MFENCE)>;
2250
2251 // Alias instructions that map zero vector to pxor / xorp* for sse.
2252 let isReMaterializable = 1 in
2253   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2254                          "pcmpeqd\t$dst, $dst",
2255                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2256
2257 // FR64 to 128-bit vector conversion.
2258 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2259                       "movsd\t{$src, $dst|$dst, $src}",
2260                       [(set VR128:$dst,
2261                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2262 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2263                      "movsd\t{$src, $dst|$dst, $src}",
2264                      [(set VR128:$dst,
2265                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2266
2267 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2268                       "movd\t{$src, $dst|$dst, $src}",
2269                       [(set VR128:$dst,
2270                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2271 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2272                       "movd\t{$src, $dst|$dst, $src}",
2273                       [(set VR128:$dst,
2274                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2275
2276 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2277                       "movd\t{$src, $dst|$dst, $src}",
2278                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2279
2280 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2281                       "movd\t{$src, $dst|$dst, $src}",
2282                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2283
2284 // SSE2 instructions with XS prefix
2285 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2286                     "movq\t{$src, $dst|$dst, $src}",
2287                     [(set VR128:$dst,
2288                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2289                   Requires<[HasSSE2]>;
2290 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2291                       "movq\t{$src, $dst|$dst, $src}",
2292                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2293                                     (iPTR 0))), addr:$dst)]>;
2294
2295 // FIXME: may not be able to eliminate this movss with coalescing the src and
2296 // dest register classes are different. We really want to write this pattern
2297 // like this:
2298 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2299 //           (f32 FR32:$src)>;
2300 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2301                      "movsd\t{$src, $dst|$dst, $src}",
2302                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2303                                        (iPTR 0)))]>;
2304 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2305                      "movsd\t{$src, $dst|$dst, $src}",
2306                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2307                                    (iPTR 0))), addr:$dst)]>;
2308 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2309                        "movd\t{$src, $dst|$dst, $src}",
2310                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2311                                         (iPTR 0)))]>;
2312 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2313                        "movd\t{$src, $dst|$dst, $src}",
2314                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2315                                      (iPTR 0))), addr:$dst)]>;
2316
2317 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2318                       "movd\t{$src, $dst|$dst, $src}",
2319                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2320 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2321                       "movd\t{$src, $dst|$dst, $src}",
2322                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2323
2324
2325 // Move to lower bits of a VR128, leaving upper bits alone.
2326 // Three operand (but two address) aliases.
2327 let Constraints = "$src1 = $dst" in {
2328   let neverHasSideEffects = 1 in
2329   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2330                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2331                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2332
2333   let AddedComplexity = 15 in
2334     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2335                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2336                        "movsd\t{$src2, $dst|$dst, $src2}",
2337                        [(set VR128:$dst,
2338                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2339                                  MOVL_shuffle_mask)))]>;
2340 }
2341
2342 // Store / copy lower 64-bits of a XMM register.
2343 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2344                      "movq\t{$src, $dst|$dst, $src}",
2345                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2346
2347 // Move to lower bits of a VR128 and zeroing upper bits.
2348 // Loading from memory automatically zeroing upper bits.
2349 let AddedComplexity = 20 in {
2350 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2351                       "movsd\t{$src, $dst|$dst, $src}",
2352                       [(set VR128:$dst,
2353                         (v2f64 (X86vzmovl (v2f64 (scalar_to_vector
2354                                                  (loadf64 addr:$src))))))]>;
2355
2356 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2357             (MOVZSD2PDrm addr:$src)>;
2358 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2359             (MOVZSD2PDrm addr:$src)>;
2360 def : Pat<(v2f64 (X86vzload addr:$src)), (MOVZSD2PDrm addr:$src)>;
2361 }
2362
2363 // movd / movq to XMM register zero-extends
2364 let AddedComplexity = 15 in {
2365 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2366                        "movd\t{$src, $dst|$dst, $src}",
2367                        [(set VR128:$dst, (v4i32 (X86vzmovl
2368                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2369 // This is X86-64 only.
2370 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2371                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2372                        [(set VR128:$dst, (v2i64 (X86vzmovl
2373                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2374 }
2375
2376 let AddedComplexity = 20 in {
2377 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2378                        "movd\t{$src, $dst|$dst, $src}",
2379                        [(set VR128:$dst,
2380                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2381                                                    (loadi32 addr:$src))))))]>;
2382
2383 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2384             (MOVZDI2PDIrm addr:$src)>;
2385 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2386             (MOVZDI2PDIrm addr:$src)>;
2387 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2388             (MOVZDI2PDIrm addr:$src)>;
2389
2390 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2391                      "movq\t{$src, $dst|$dst, $src}",
2392                      [(set VR128:$dst,
2393                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2394                                                  (loadi64 addr:$src))))))]>, XS,
2395                    Requires<[HasSSE2]>;
2396
2397 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2398             (MOVZQI2PQIrm addr:$src)>;
2399 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2400             (MOVZQI2PQIrm addr:$src)>;
2401 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2402 }
2403
2404 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2405 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2406 let AddedComplexity = 15 in
2407 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2408                         "movq\t{$src, $dst|$dst, $src}",
2409                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2410                       XS, Requires<[HasSSE2]>;
2411
2412 let AddedComplexity = 20 in {
2413 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2414                         "movq\t{$src, $dst|$dst, $src}",
2415                     [(set VR128:$dst, (v2i64 (X86vzmovl
2416                                              (loadv2i64 addr:$src))))]>,
2417                       XS, Requires<[HasSSE2]>;
2418
2419 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2420             (MOVZPQILo2PQIrm addr:$src)>;
2421 }
2422
2423 //===----------------------------------------------------------------------===//
2424 // SSE3 Instructions
2425 //===----------------------------------------------------------------------===//
2426
2427 // Move Instructions
2428 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2429                       "movshdup\t{$src, $dst|$dst, $src}",
2430                       [(set VR128:$dst, (v4f32 (vector_shuffle
2431                                                 VR128:$src, (undef),
2432                                                 MOVSHDUP_shuffle_mask)))]>;
2433 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2434                       "movshdup\t{$src, $dst|$dst, $src}",
2435                       [(set VR128:$dst, (v4f32 (vector_shuffle
2436                                                 (memopv4f32 addr:$src), (undef),
2437                                                 MOVSHDUP_shuffle_mask)))]>;
2438
2439 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2440                       "movsldup\t{$src, $dst|$dst, $src}",
2441                       [(set VR128:$dst, (v4f32 (vector_shuffle
2442                                                 VR128:$src, (undef),
2443                                                 MOVSLDUP_shuffle_mask)))]>;
2444 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2445                       "movsldup\t{$src, $dst|$dst, $src}",
2446                       [(set VR128:$dst, (v4f32 (vector_shuffle
2447                                                 (memopv4f32 addr:$src), (undef),
2448                                                 MOVSLDUP_shuffle_mask)))]>;
2449
2450 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2451                       "movddup\t{$src, $dst|$dst, $src}",
2452                       [(set VR128:$dst, (v2f64 (vector_shuffle
2453                                                 VR128:$src, (undef),
2454                                                 SSE_splat_lo_mask)))]>;
2455 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2456                       "movddup\t{$src, $dst|$dst, $src}",
2457                       [(set VR128:$dst,
2458                         (v2f64 (vector_shuffle
2459                                 (scalar_to_vector (loadf64 addr:$src)),
2460                                 (undef),
2461                                 SSE_splat_lo_mask)))]>;
2462
2463 // Arithmetic
2464 let Constraints = "$src1 = $dst" in {
2465   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2466                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2467                         "addsubps\t{$src2, $dst|$dst, $src2}",
2468                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2469                                            VR128:$src2))]>;
2470   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2471                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2472                         "addsubps\t{$src2, $dst|$dst, $src2}",
2473                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2474                                            (memop addr:$src2)))]>;
2475   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2476                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2477                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2478                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2479                                           VR128:$src2))]>;
2480   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2481                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2482                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2483                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2484                                           (memop addr:$src2)))]>;
2485 }
2486
2487 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2488                    "lddqu\t{$src, $dst|$dst, $src}",
2489                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2490
2491 // Horizontal ops
2492 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2493   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2494          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2495          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2496 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2497   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2498          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2499          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2500 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2501   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2502         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2503         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2504 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2505   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2506         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2507       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2508
2509 let Constraints = "$src1 = $dst" in {
2510   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2511   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2512   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2513   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2514   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2515   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2516   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2517   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2518 }
2519
2520 // Thread synchronization
2521 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2522                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2523 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2524                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2525
2526 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2527 let AddedComplexity = 15 in
2528 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2529                   MOVSHDUP_shuffle_mask)),
2530           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2531 let AddedComplexity = 20 in
2532 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2533                   MOVSHDUP_shuffle_mask)),
2534           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2535
2536 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2537 let AddedComplexity = 15 in
2538   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2539                     MOVSLDUP_shuffle_mask)),
2540             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2541 let AddedComplexity = 20 in
2542   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2543                     MOVSLDUP_shuffle_mask)),
2544             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2545
2546 //===----------------------------------------------------------------------===//
2547 // SSSE3 Instructions
2548 //===----------------------------------------------------------------------===//
2549
2550 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2551 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2552                               Intrinsic IntId64, Intrinsic IntId128> {
2553   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2554                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2555                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2556
2557   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2558                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2559                    [(set VR64:$dst,
2560                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2561
2562   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2563                     (ins VR128:$src),
2564                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2565                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2566                     OpSize;
2567
2568   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2569                     (ins i128mem:$src),
2570                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2571                     [(set VR128:$dst,
2572                       (IntId128
2573                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2574 }
2575
2576 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2577 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2578                                Intrinsic IntId64, Intrinsic IntId128> {
2579   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2580                    (ins VR64:$src),
2581                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2582                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2583
2584   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2585                    (ins i64mem:$src),
2586                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2587                    [(set VR64:$dst,
2588                      (IntId64
2589                       (bitconvert (memopv4i16 addr:$src))))]>;
2590
2591   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2592                     (ins VR128:$src),
2593                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2594                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2595                     OpSize;
2596
2597   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2598                     (ins i128mem:$src),
2599                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2600                     [(set VR128:$dst,
2601                       (IntId128
2602                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2603 }
2604
2605 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2606 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2607                                Intrinsic IntId64, Intrinsic IntId128> {
2608   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2609                    (ins VR64:$src),
2610                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2611                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2612
2613   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2614                    (ins i64mem:$src),
2615                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2616                    [(set VR64:$dst,
2617                      (IntId64
2618                       (bitconvert (memopv2i32 addr:$src))))]>;
2619
2620   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2621                     (ins VR128:$src),
2622                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2623                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2624                     OpSize;
2625
2626   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2627                     (ins i128mem:$src),
2628                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2629                     [(set VR128:$dst,
2630                       (IntId128
2631                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2632 }
2633
2634 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2635                                        int_x86_ssse3_pabs_b,
2636                                        int_x86_ssse3_pabs_b_128>;
2637 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2638                                        int_x86_ssse3_pabs_w,
2639                                        int_x86_ssse3_pabs_w_128>;
2640 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2641                                        int_x86_ssse3_pabs_d,
2642                                        int_x86_ssse3_pabs_d_128>;
2643
2644 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2645 let Constraints = "$src1 = $dst" in {
2646   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2647                                  Intrinsic IntId64, Intrinsic IntId128,
2648                                  bit Commutable = 0> {
2649     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2650                      (ins VR64:$src1, VR64:$src2),
2651                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2652                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2653       let isCommutable = Commutable;
2654     }
2655     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2656                      (ins VR64:$src1, i64mem:$src2),
2657                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2658                      [(set VR64:$dst,
2659                        (IntId64 VR64:$src1,
2660                         (bitconvert (memopv8i8 addr:$src2))))]>;
2661
2662     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2663                       (ins VR128:$src1, VR128:$src2),
2664                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2665                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2666                       OpSize {
2667       let isCommutable = Commutable;
2668     }
2669     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2670                       (ins VR128:$src1, i128mem:$src2),
2671                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2672                       [(set VR128:$dst,
2673                         (IntId128 VR128:$src1,
2674                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2675   }
2676 }
2677
2678 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2679 let Constraints = "$src1 = $dst" in {
2680   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2681                                   Intrinsic IntId64, Intrinsic IntId128,
2682                                   bit Commutable = 0> {
2683     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2684                      (ins VR64:$src1, VR64:$src2),
2685                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2686                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2687       let isCommutable = Commutable;
2688     }
2689     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2690                      (ins VR64:$src1, i64mem:$src2),
2691                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2692                      [(set VR64:$dst,
2693                        (IntId64 VR64:$src1,
2694                         (bitconvert (memopv4i16 addr:$src2))))]>;
2695
2696     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2697                       (ins VR128:$src1, VR128:$src2),
2698                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2699                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2700                       OpSize {
2701       let isCommutable = Commutable;
2702     }
2703     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2704                       (ins VR128:$src1, i128mem:$src2),
2705                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2706                       [(set VR128:$dst,
2707                         (IntId128 VR128:$src1,
2708                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2709   }
2710 }
2711
2712 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2713 let Constraints = "$src1 = $dst" in {
2714   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2715                                   Intrinsic IntId64, Intrinsic IntId128,
2716                                   bit Commutable = 0> {
2717     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2718                      (ins VR64:$src1, VR64:$src2),
2719                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2720                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2721       let isCommutable = Commutable;
2722     }
2723     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2724                      (ins VR64:$src1, i64mem:$src2),
2725                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2726                      [(set VR64:$dst,
2727                        (IntId64 VR64:$src1,
2728                         (bitconvert (memopv2i32 addr:$src2))))]>;
2729
2730     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2731                       (ins VR128:$src1, VR128:$src2),
2732                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2733                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2734                       OpSize {
2735       let isCommutable = Commutable;
2736     }
2737     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2738                       (ins VR128:$src1, i128mem:$src2),
2739                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2740                       [(set VR128:$dst,
2741                         (IntId128 VR128:$src1,
2742                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2743   }
2744 }
2745
2746 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2747                                         int_x86_ssse3_phadd_w,
2748                                         int_x86_ssse3_phadd_w_128>;
2749 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2750                                         int_x86_ssse3_phadd_d,
2751                                         int_x86_ssse3_phadd_d_128>;
2752 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2753                                         int_x86_ssse3_phadd_sw,
2754                                         int_x86_ssse3_phadd_sw_128>;
2755 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2756                                         int_x86_ssse3_phsub_w,
2757                                         int_x86_ssse3_phsub_w_128>;
2758 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2759                                         int_x86_ssse3_phsub_d,
2760                                         int_x86_ssse3_phsub_d_128>;
2761 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2762                                         int_x86_ssse3_phsub_sw,
2763                                         int_x86_ssse3_phsub_sw_128>;
2764 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2765                                         int_x86_ssse3_pmadd_ub_sw,
2766                                         int_x86_ssse3_pmadd_ub_sw_128>;
2767 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2768                                         int_x86_ssse3_pmul_hr_sw,
2769                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2770 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2771                                         int_x86_ssse3_pshuf_b,
2772                                         int_x86_ssse3_pshuf_b_128>;
2773 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2774                                         int_x86_ssse3_psign_b,
2775                                         int_x86_ssse3_psign_b_128>;
2776 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2777                                         int_x86_ssse3_psign_w,
2778                                         int_x86_ssse3_psign_w_128>;
2779 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2780                                         int_x86_ssse3_psign_d,
2781                                         int_x86_ssse3_psign_d_128>;
2782
2783 let Constraints = "$src1 = $dst" in {
2784   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2785                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2786                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2787                            [(set VR64:$dst,
2788                              (int_x86_ssse3_palign_r
2789                               VR64:$src1, VR64:$src2,
2790                               imm:$src3))]>;
2791   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2792                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2793                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2794                            [(set VR64:$dst,
2795                              (int_x86_ssse3_palign_r
2796                               VR64:$src1,
2797                               (bitconvert (memopv2i32 addr:$src2)),
2798                               imm:$src3))]>;
2799
2800   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2801                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2802                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2803                            [(set VR128:$dst,
2804                              (int_x86_ssse3_palign_r_128
2805                               VR128:$src1, VR128:$src2,
2806                               imm:$src3))]>, OpSize;
2807   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2808                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2809                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2810                            [(set VR128:$dst,
2811                              (int_x86_ssse3_palign_r_128
2812                               VR128:$src1,
2813                               (bitconvert (memopv4i32 addr:$src2)),
2814                               imm:$src3))]>, OpSize;
2815 }
2816
2817 //===----------------------------------------------------------------------===//
2818 // Non-Instruction Patterns
2819 //===----------------------------------------------------------------------===//
2820
2821 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2822 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2823 // Since these loads aren't folded into the fextend, we have to match it
2824 // explicitly here.
2825 let Predicates = [HasSSE2] in
2826  def : Pat<(fextend (loadf32 addr:$src)),
2827            (CVTSS2SDrm addr:$src)>;
2828
2829 // bit_convert
2830 let Predicates = [HasSSE2] in {
2831   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2832   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2833   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2834   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2835   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2836   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2837   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2838   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2839   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2840   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2841   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2842   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2843   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2844   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2845   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2846   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2847   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2848   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2849   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2850   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2851   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2852   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2853   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2854   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2855   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2856   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2857   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2858   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2859   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2860   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2861 }
2862
2863 // Move scalar to XMM zero-extended
2864 // movd to XMM register zero-extends
2865 let AddedComplexity = 15 in {
2866 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2867 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2868           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2869 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2870           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2871 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2872           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE2]>;
2873 }
2874
2875 // Splat v2f64 / v2i64
2876 let AddedComplexity = 10 in {
2877 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2878           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2879 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2880           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2881 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2882           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2883 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2884           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2885 }
2886
2887 // Special unary SHUFPSrri case.
2888 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2889            SHUFP_unary_shuffle_mask:$sm)),
2890           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2891       Requires<[HasSSE1]>;
2892 // Special unary SHUFPDrri case.
2893 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2894            SHUFP_unary_shuffle_mask:$sm)),
2895           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2896       Requires<[HasSSE2]>;
2897 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2898 def : Pat<(vector_shuffle (bc_v4i32 (memopv4f32 addr:$src1)), (undef),
2899            SHUFP_unary_shuffle_mask:$sm),
2900           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2901       Requires<[HasSSE2]>;
2902 // Special binary v4i32 shuffle cases with SHUFPS.
2903 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2904            PSHUFD_binary_shuffle_mask:$sm)),
2905           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2906            Requires<[HasSSE2]>;
2907 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2908            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2909           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2910            Requires<[HasSSE2]>;
2911 // Special binary v2i64 shuffle cases using SHUFPDrri.
2912 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2913                  SHUFP_shuffle_mask:$sm)),
2914           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2915           Requires<[HasSSE2]>;
2916 // Special unary SHUFPDrri case.
2917 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2918            SHUFP_unary_shuffle_mask:$sm)),
2919           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2920       Requires<[HasSSE2]>;
2921
2922 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2923 let AddedComplexity = 10 in {
2924 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2925                   UNPCKL_v_undef_shuffle_mask)),
2926           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2927 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2928                   UNPCKL_v_undef_shuffle_mask)),
2929           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2930 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2931                   UNPCKL_v_undef_shuffle_mask)),
2932           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2933 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2934                   UNPCKL_v_undef_shuffle_mask)),
2935           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2936 }
2937
2938 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2939 let AddedComplexity = 10 in {
2940 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2941                   UNPCKH_v_undef_shuffle_mask)),
2942           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2943 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2944                   UNPCKH_v_undef_shuffle_mask)),
2945           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2946 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2947                   UNPCKH_v_undef_shuffle_mask)),
2948           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2949 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2950                   UNPCKH_v_undef_shuffle_mask)),
2951           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2952 }
2953
2954 let AddedComplexity = 15 in {
2955 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2956 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2957                   MOVHP_shuffle_mask)),
2958           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2959
2960 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2961 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2962                   MOVHLPS_shuffle_mask)),
2963           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2964
2965 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2966 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2967                   MOVHLPS_v_undef_shuffle_mask)),
2968           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2969 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2970                   MOVHLPS_v_undef_shuffle_mask)),
2971           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2972 }
2973
2974 let AddedComplexity = 20 in {
2975 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2976 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2977 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memop addr:$src2),
2978                   MOVLP_shuffle_mask)),
2979           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2980 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memop addr:$src2),
2981                   MOVLP_shuffle_mask)),
2982           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2983 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memop addr:$src2),
2984                   MOVHP_shuffle_mask)),
2985           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2986 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memop addr:$src2),
2987                   MOVHP_shuffle_mask)),
2988           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2989
2990 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2991                                  (bc_v4i32 (memopv2i64 addr:$src2)),
2992                   MOVLP_shuffle_mask)),
2993           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2994 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memop addr:$src2),
2995                   MOVLP_shuffle_mask)),
2996           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2997 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2998                                  (bc_v4i32 (memopv2i64 addr:$src2)),
2999                   MOVHP_shuffle_mask)),
3000           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3001 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memop addr:$src2),
3002                   MOVHP_shuffle_mask)),
3003           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3004 }
3005
3006 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3007 // (store (vector_shuffle (load addr), v2, <0, 1, 4, 5>), addr) using MOVHPS
3008 def : Pat<(store (v4f32 (vector_shuffle (memop addr:$src1), VR128:$src2,
3009                          MOVLP_shuffle_mask)), addr:$src1),
3010           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3011 def : Pat<(store (v2f64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3012                          MOVLP_shuffle_mask)), addr:$src1),
3013           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3014 def : Pat<(store (v4f32 (vector_shuffle (memop addr:$src1), VR128:$src2,
3015                          MOVHP_shuffle_mask)), addr:$src1),
3016           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3017 def : Pat<(store (v2f64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3018                          MOVHP_shuffle_mask)), addr:$src1),
3019           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3020
3021 def : Pat<(store (v4i32 (vector_shuffle
3022                          (bc_v4i32 (memopv2i64 addr:$src1)), VR128:$src2,
3023                          MOVLP_shuffle_mask)), addr:$src1),
3024           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3025 def : Pat<(store (v2i64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3026                          MOVLP_shuffle_mask)), addr:$src1),
3027           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3028 def : Pat<(store (v4i32 (vector_shuffle
3029                          (bc_v4i32 (memopv2i64 addr:$src1)), VR128:$src2,
3030                          MOVHP_shuffle_mask)), addr:$src1),
3031           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3032 def : Pat<(store (v2i64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3033                          MOVHP_shuffle_mask)), addr:$src1),
3034           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3035
3036
3037 let AddedComplexity = 15 in {
3038 // Setting the lowest element in the vector.
3039 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
3040                   MOVL_shuffle_mask)),
3041           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3042 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
3043                   MOVL_shuffle_mask)),
3044           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3045
3046 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
3047 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
3048                   MOVLP_shuffle_mask)),
3049           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3050 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
3051                   MOVLP_shuffle_mask)),
3052           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3053 }
3054
3055 // Set lowest element and zero upper elements.
3056 let AddedComplexity = 15 in
3057 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
3058            MOVL_shuffle_mask)),
3059           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3060 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3061           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3062
3063 // Some special case pandn patterns.
3064 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3065                   VR128:$src2)),
3066           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3067 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3068                   VR128:$src2)),
3069           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3070 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3071                   VR128:$src2)),
3072           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3073
3074 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3075                   (memop addr:$src2))),
3076           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3077 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3078                   (memop addr:$src2))),
3079           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3080 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3081                   (memop addr:$src2))),
3082           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3083
3084 // vector -> vector casts
3085 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3086           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3087 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3088           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3089
3090 // Use movaps / movups for SSE integer load / store (one byte shorter).
3091 def : Pat<(alignedloadv4i32 addr:$src),
3092           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3093 def : Pat<(loadv4i32 addr:$src),
3094           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3095 def : Pat<(alignedloadv2i64 addr:$src),
3096           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3097 def : Pat<(loadv2i64 addr:$src),
3098           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3099
3100 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3101           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3102 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3103           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3104 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3105           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3106 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3107           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3108 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3109           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3110 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3111           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3112 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3113           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3114 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3115           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3116
3117 //===----------------------------------------------------------------------===//
3118 // SSE4.1 Instructions
3119 //===----------------------------------------------------------------------===//
3120
3121 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3122                             bits<8> opcsd, bits<8> opcpd,
3123                             string OpcodeStr,
3124                             Intrinsic F32Int,
3125                             Intrinsic V4F32Int,
3126                             Intrinsic F64Int,
3127                             Intrinsic V2F64Int> {
3128   // Intrinsic operation, reg.
3129   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3130                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3131                     !strconcat(OpcodeStr,
3132                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3133                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3134                     OpSize;
3135
3136   // Intrinsic operation, mem.
3137   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3138                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3139                     !strconcat(OpcodeStr,
3140                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3141                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3142                     OpSize;
3143
3144   // Vector intrinsic operation, reg
3145   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3146                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3147                     !strconcat(OpcodeStr,
3148                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3149                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3150                     OpSize;
3151
3152   // Vector intrinsic operation, mem
3153   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3154                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3155                     !strconcat(OpcodeStr,
3156                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3157                     [(set VR128:$dst,
3158                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3159                     OpSize;
3160
3161   // Intrinsic operation, reg.
3162   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3163                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3164                     !strconcat(OpcodeStr,
3165                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3166                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3167                     OpSize;
3168
3169   // Intrinsic operation, mem.
3170   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3171                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3172                     !strconcat(OpcodeStr,
3173                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3174                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3175                     OpSize;
3176
3177   // Vector intrinsic operation, reg
3178   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3179                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3180                     !strconcat(OpcodeStr,
3181                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3182                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3183                     OpSize;
3184
3185   // Vector intrinsic operation, mem
3186   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3187                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3188                     !strconcat(OpcodeStr,
3189                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3190                     [(set VR128:$dst,
3191                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3192                     OpSize;
3193 }
3194
3195 // FP round - roundss, roundps, roundsd, roundpd
3196 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3197                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3198                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3199
3200 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3201 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3202                                  Intrinsic IntId128> {
3203   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3204                     (ins VR128:$src),
3205                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3206                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3207   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3208                      (ins i128mem:$src),
3209                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3210                      [(set VR128:$dst,
3211                        (IntId128
3212                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3213 }
3214
3215 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3216                                          int_x86_sse41_phminposuw>;
3217
3218 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3219 let Constraints = "$src1 = $dst" in {
3220   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3221                                 Intrinsic IntId128, bit Commutable = 0> {
3222     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3223                    (ins VR128:$src1, VR128:$src2),
3224                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3225                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3226                    OpSize {
3227       let isCommutable = Commutable;
3228     }
3229     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3230                    (ins VR128:$src1, i128mem:$src2),
3231                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3232                    [(set VR128:$dst,
3233                      (IntId128 VR128:$src1,
3234                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3235   }
3236 }
3237
3238 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3239                                        int_x86_sse41_pcmpeqq, 1>;
3240 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3241                                        int_x86_sse41_packusdw, 0>;
3242 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3243                                        int_x86_sse41_pminsb, 1>;
3244 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3245                                        int_x86_sse41_pminsd, 1>;
3246 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3247                                        int_x86_sse41_pminud, 1>;
3248 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3249                                        int_x86_sse41_pminuw, 1>;
3250 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3251                                        int_x86_sse41_pmaxsb, 1>;
3252 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3253                                        int_x86_sse41_pmaxsd, 1>;
3254 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3255                                        int_x86_sse41_pmaxud, 1>;
3256 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3257                                        int_x86_sse41_pmaxuw, 1>;
3258
3259
3260 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3261 let Constraints = "$src1 = $dst" in {
3262   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3263                                 SDNode OpNode, Intrinsic IntId128,
3264                                 bit Commutable = 0> {
3265     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3266                    (ins VR128:$src1, VR128:$src2),
3267                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3268                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3269                                                    VR128:$src2))]>, OpSize {
3270       let isCommutable = Commutable;
3271     }
3272     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3273                       (ins VR128:$src1, VR128:$src2),
3274                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3275                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3276                       OpSize {
3277       let isCommutable = Commutable;
3278     }
3279     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3280                    (ins VR128:$src1, i128mem:$src2),
3281                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3282                    [(set VR128:$dst,
3283                      (OpNode VR128:$src1, (memop addr:$src2)))]>, OpSize;
3284     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3285                        (ins VR128:$src1, i128mem:$src2),
3286                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3287                        [(set VR128:$dst,
3288                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3289                        OpSize;
3290   }
3291 }
3292 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3293                                        int_x86_sse41_pmulld, 1>;
3294 defm PMULDQ       : SS41I_binop_patint<0x28, "pmuldq", v2i64, mul,
3295                                        int_x86_sse41_pmuldq, 1>;
3296
3297
3298 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3299 let Constraints = "$src1 = $dst" in {
3300   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3301                                  Intrinsic IntId128, bit Commutable = 0> {
3302     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3303                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3304                     !strconcat(OpcodeStr,
3305                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3306                     [(set VR128:$dst,
3307                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3308                     OpSize {
3309       let isCommutable = Commutable;
3310     }
3311     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3312                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3313                     !strconcat(OpcodeStr,
3314                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3315                     [(set VR128:$dst,
3316                       (IntId128 VR128:$src1,
3317                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3318                     OpSize;
3319   }
3320 }
3321
3322 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3323                                         int_x86_sse41_blendps, 0>;
3324 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3325                                         int_x86_sse41_blendpd, 0>;
3326 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3327                                         int_x86_sse41_pblendw, 0>;
3328 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3329                                         int_x86_sse41_dpps, 1>;
3330 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3331                                         int_x86_sse41_dppd, 1>;
3332 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3333                                         int_x86_sse41_mpsadbw, 1>;
3334
3335
3336 /// SS41I_ternary_int - SSE 4.1 ternary operator
3337 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3338   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3339     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3340                     (ins VR128:$src1, VR128:$src2),
3341                     !strconcat(OpcodeStr,
3342                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3343                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3344                     OpSize;
3345
3346     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3347                     (ins VR128:$src1, i128mem:$src2),
3348                     !strconcat(OpcodeStr,
3349                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3350                     [(set VR128:$dst,
3351                       (IntId VR128:$src1,
3352                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3353   }
3354 }
3355
3356 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3357 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3358 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3359
3360
3361 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3362   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3363                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3364                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3365
3366   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3367                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3368                  [(set VR128:$dst,
3369                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3370 }
3371
3372 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3373 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3374 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3375 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3376 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3377 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3378
3379 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3380   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3381                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3382                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3383
3384   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3385                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3386                  [(set VR128:$dst,
3387                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3388 }
3389
3390 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3391 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3392 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3393 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3394
3395 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3396   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3397                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3398                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3399
3400   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3401                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3402                  [(set VR128:$dst,
3403                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3404 }
3405
3406 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3407 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3408
3409
3410 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3411 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3412   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3413                  (ins VR128:$src1, i32i8imm:$src2),
3414                  !strconcat(OpcodeStr,
3415                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3416                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3417                  OpSize;
3418   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3419                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3420                  !strconcat(OpcodeStr,
3421                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3422                  []>, OpSize;
3423 // FIXME:
3424 // There's an AssertZext in the way of writing the store pattern
3425 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3426 }
3427
3428 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3429
3430
3431 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3432 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3433   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3434                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3435                  !strconcat(OpcodeStr,
3436                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3437                  []>, OpSize;
3438 // FIXME:
3439 // There's an AssertZext in the way of writing the store pattern
3440 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3441 }
3442
3443 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3444
3445
3446 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3447 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3448   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3449                  (ins VR128:$src1, i32i8imm:$src2),
3450                  !strconcat(OpcodeStr,
3451                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3452                  [(set GR32:$dst,
3453                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3454   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3455                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3456                  !strconcat(OpcodeStr,
3457                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3458                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3459                           addr:$dst)]>, OpSize;
3460 }
3461
3462 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3463
3464
3465 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3466 /// destination
3467 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3468   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3469                  (ins VR128:$src1, i32i8imm:$src2),
3470                  !strconcat(OpcodeStr,
3471                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3472                  [(set GR32:$dst,
3473                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3474            OpSize;
3475   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3476                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3477                  !strconcat(OpcodeStr,
3478                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3479                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3480                           addr:$dst)]>, OpSize;
3481 }
3482
3483 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3484
3485 let Constraints = "$src1 = $dst" in {
3486   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3487     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3488                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3489                    !strconcat(OpcodeStr,
3490                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3491                    [(set VR128:$dst,
3492                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3493     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3494                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3495                    !strconcat(OpcodeStr,
3496                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3497                    [(set VR128:$dst,
3498                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3499                                 imm:$src3))]>, OpSize;
3500   }
3501 }
3502
3503 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3504
3505 let Constraints = "$src1 = $dst" in {
3506   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3507     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3508                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3509                    !strconcat(OpcodeStr,
3510                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3511                    [(set VR128:$dst,
3512                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3513                    OpSize;
3514     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3515                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3516                    !strconcat(OpcodeStr,
3517                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3518                    [(set VR128:$dst,
3519                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3520                                        imm:$src3)))]>, OpSize;
3521   }
3522 }
3523
3524 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3525
3526 let Constraints = "$src1 = $dst" in {
3527   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3528     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3529                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3530                    !strconcat(OpcodeStr,
3531                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3532                    [(set VR128:$dst,
3533                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3534     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3535                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3536                    !strconcat(OpcodeStr,
3537                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3538                    [(set VR128:$dst,
3539                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3540                                  imm:$src3))]>, OpSize;
3541   }
3542 }
3543
3544 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3545
3546 let Defs = [EFLAGS] in {
3547 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3548                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3549 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3550                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3551 }
3552
3553 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3554                        "movntdqa\t{$src, $dst|$dst, $src}",
3555                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;