lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 let Predicates = [HasSSE1] in {
 190   // MOVSSrm zeros the high parts of the register; represent this
 191   // with SUBREG_TO_REG.
 192   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 193             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 194   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 195             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 196   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 197             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 198 }
 199 let Predicates = [HasSSE2] in {
 200   // MOVSDrm zeros the high parts of the register; represent this
 201   // with SUBREG_TO_REG.
 202   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 203             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 204   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 205             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 206   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 207             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 208   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 209             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 210   def : Pat<(v2f64 (X86vzload addr:$src)),
 211             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 212 }
 213 }
 214
 215 let AddedComplexity = 20, Predicates = [HasAVX] in {
 216 // MOVSSrm zeros the high parts of the register; represent this
 217 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 218 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 219           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 220 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 221           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 222 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 223           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 224 // MOVSDrm zeros the high parts of the register; represent this
 225 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 226 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 227           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 228 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 229           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 230 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 231           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 232 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 233           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 234 def : Pat<(v2f64 (X86vzload addr:$src)),
 235           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 236 // Represent the same patterns above but in the form they appear for
 237 // 256-bit types
 238 def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 239                  (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 240           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 241 def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 242                  (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 243           (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 244 }
 245
 246 // Store scalar value to memory.
 247 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 248                   "movss\t{$src, $dst|$dst, $src}",
 249                   [(store FR32:$src, addr:$dst)]>;
 250 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 251                   "movsd\t{$src, $dst|$dst, $src}",
 252                   [(store FR64:$src, addr:$dst)]>;
 253
 254 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 255                   "movss\t{$src, $dst|$dst, $src}",
 256                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 257 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 258                   "movsd\t{$src, $dst|$dst, $src}",
 259                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 260
 261 // Extract and store.
 262 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 263                  addr:$dst),
 264           (MOVSSmr addr:$dst,
 265                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 266 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 267                  addr:$dst),
 268           (MOVSDmr addr:$dst,
 269                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 270
 271 // Move Aligned/Unaligned floating point values
 272 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 273                             X86MemOperand x86memop, PatFrag ld_frag,
 274                             string asm, Domain d,
 275                             bit IsReMaterializable = 1> {
 276 let neverHasSideEffects = 1 in
 277   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 278               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 279 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 280   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 281               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 282                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 283 }
 284
 285 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 286                               "movaps", SSEPackedSingle>, VEX;
 287 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 288                               "movapd", SSEPackedDouble>, OpSize, VEX;
 289 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 290                               "movups", SSEPackedSingle>, VEX;
 291 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 292                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 293
 294 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 295                               "movaps", SSEPackedSingle>, VEX;
 296 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 297                               "movapd", SSEPackedDouble>, OpSize, VEX;
 298 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 299                               "movups", SSEPackedSingle>, VEX;
 300 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 301                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 302 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 303                               "movaps", SSEPackedSingle>, TB;
 304 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 305                               "movapd", SSEPackedDouble>, TB, OpSize;
 306 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 307                               "movups", SSEPackedSingle>, TB;
 308 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 309                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 310
 311 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 312                    "movaps\t{$src, $dst|$dst, $src}",
 313                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 314 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 315                    "movapd\t{$src, $dst|$dst, $src}",
 316                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 317 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 318                    "movups\t{$src, $dst|$dst, $src}",
 319                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 320 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 321                    "movupd\t{$src, $dst|$dst, $src}",
 322                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 323 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 324                    "movaps\t{$src, $dst|$dst, $src}",
 325                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 326 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 327                    "movapd\t{$src, $dst|$dst, $src}",
 328                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 329 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 330                    "movups\t{$src, $dst|$dst, $src}",
 331                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 332 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 333                    "movupd\t{$src, $dst|$dst, $src}",
 334                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 335
 336 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 337 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 338           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 339
 340 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 341 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 342           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 343
 344 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 345                    "movaps\t{$src, $dst|$dst, $src}",
 346                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 347 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 348                    "movapd\t{$src, $dst|$dst, $src}",
 349                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 350 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 351                    "movups\t{$src, $dst|$dst, $src}",
 352                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 353 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 354                    "movupd\t{$src, $dst|$dst, $src}",
 355                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 356
 357 // Intrinsic forms of MOVUPS/D load and store
 358 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 359            (ins f128mem:$dst, VR128:$src),
 360            "movups\t{$src, $dst|$dst, $src}",
 361            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 362 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 363            (ins f128mem:$dst, VR128:$src),
 364            "movupd\t{$src, $dst|$dst, $src}",
 365            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 366
 367 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 368                        "movups\t{$src, $dst|$dst, $src}",
 369                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 370 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 371                        "movupd\t{$src, $dst|$dst, $src}",
 372                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 373
 374 // Move Low/High packed floating point values
 375 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 376                                  PatFrag mov_frag, string base_opc,
 377                                  string asm_opr> {
 378   def PSrm : PI<opc, MRMSrcMem,
 379          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 380          !strconcat(base_opc, "s", asm_opr),
 381      [(set RC:$dst,
 382        (mov_frag RC:$src1,
 383               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 384               SSEPackedSingle>, TB;
 385
 386   def PDrm : PI<opc, MRMSrcMem,
 387          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 388          !strconcat(base_opc, "d", asm_opr),
 389      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 390                               (scalar_to_vector (loadf64 addr:$src2)))))],
 391               SSEPackedDouble>, TB, OpSize;
 392 }
 393
 394 let AddedComplexity = 20 in {
 395   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 396                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 397   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 398                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 399 }
 400 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 401   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 402                                    "\t{$src2, $dst|$dst, $src2}">;
 403   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 404                                    "\t{$src2, $dst|$dst, $src2}">;
 405 }
 406
 407 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 408                    "movlps\t{$src, $dst|$dst, $src}",
 409                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 410                                  (iPTR 0))), addr:$dst)]>, VEX;
 411 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 412                    "movlpd\t{$src, $dst|$dst, $src}",
 413                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 414                                  (iPTR 0))), addr:$dst)]>, VEX;
 415 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 416                    "movlps\t{$src, $dst|$dst, $src}",
 417                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 418                                  (iPTR 0))), addr:$dst)]>;
 419 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 420                    "movlpd\t{$src, $dst|$dst, $src}",
 421                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 422                                  (iPTR 0))), addr:$dst)]>;
 423
 424 // v2f64 extract element 1 is always custom lowered to unpack high to low
 425 // and extract element 0 so the non-store version isn't too horrible.
 426 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 427                    "movhps\t{$src, $dst|$dst, $src}",
 428                    [(store (f64 (vector_extract
 429                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 430                                          (undef)), (iPTR 0))), addr:$dst)]>,
 431                    VEX;
 432 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 433                    "movhpd\t{$src, $dst|$dst, $src}",
 434                    [(store (f64 (vector_extract
 435                                  (v2f64 (unpckh VR128:$src, (undef))),
 436                                  (iPTR 0))), addr:$dst)]>,
 437                    VEX;
 438 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movhps\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract
 441                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 442                                          (undef)), (iPTR 0))), addr:$dst)]>;
 443 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 444                    "movhpd\t{$src, $dst|$dst, $src}",
 445                    [(store (f64 (vector_extract
 446                                  (v2f64 (unpckh VR128:$src, (undef))),
 447                                  (iPTR 0))), addr:$dst)]>;
 448
 449 let AddedComplexity = 20 in {
 450   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 451                                        (ins VR128:$src1, VR128:$src2),
 452                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 453                       [(set VR128:$dst,
 454                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 455                       VEX_4V;
 456   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 457                                        (ins VR128:$src1, VR128:$src2),
 458                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 459                       [(set VR128:$dst,
 460                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 461                       VEX_4V;
 462 }
 463 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 464   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 465                                        (ins VR128:$src1, VR128:$src2),
 466                       "movlhps\t{$src2, $dst|$dst, $src2}",
 467                       [(set VR128:$dst,
 468                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 469   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 470                                        (ins VR128:$src1, VR128:$src2),
 471                       "movhlps\t{$src2, $dst|$dst, $src2}",
 472                       [(set VR128:$dst,
 473                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 474 }
 475
 476 let Predicates = [HasAVX] in {
 477   // MOVHPS patterns
 478   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 479             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 480   def : Pat<(X86Movlhps VR128:$src1,
 481                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 482             (VMOVHPSrm VR128:$src1, addr:$src2)>;
 483   def : Pat<(X86Movlhps VR128:$src1,
 484                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 485             (VMOVHPSrm VR128:$src1, addr:$src2)>;
 486
 487   // MOVLHPS patterns
 488   let AddedComplexity = 20 in {
 489     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 490               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 491     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 492               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 493
 494     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
 495     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
 496               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 497   }
 498   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
 499             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 500   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
 501             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 502   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
 503             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
 504
 505   // MOVHLPS patterns
 506   let AddedComplexity = 20 in {
 507     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
 508     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
 509               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 510
 511     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
 512     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
 513               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
 514     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
 515               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
 516   }
 517
 518   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
 519             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 520   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
 521             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 522 }
 523
 524 let Predicates = [HasSSE1] in {
 525   // MOVHPS patterns
 526   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 527             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 528   def : Pat<(X86Movlhps VR128:$src1,
 529                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 530             (MOVHPSrm VR128:$src1, addr:$src2)>;
 531   def : Pat<(X86Movlhps VR128:$src1,
 532                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 533             (MOVHPSrm VR128:$src1, addr:$src2)>;
 534
 535   // MOVLHPS patterns
 536   let AddedComplexity = 20 in {
 537     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 538               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 539     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 540               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 541
 542     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
 543     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
 544               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 545   }
 546   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
 547             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 548   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
 549             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 550   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
 551             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
 552
 553   // MOVHLPS patterns
 554   let AddedComplexity = 20 in {
 555     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
 556     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
 557               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 558
 559     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
 560     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
 561               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
 562     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
 563               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
 564   }
 565
 566   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
 567             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 568   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
 569             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 570 }
 571
 572 //===----------------------------------------------------------------------===//
 573 // SSE 1 & 2 - Conversion Instructions
 574 //===----------------------------------------------------------------------===//
 575
 576 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 577                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 578                      string asm> {
 579   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 580                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 581   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 582                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 583 }
 584
 585 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 586                           X86MemOperand x86memop, string asm> {
 587   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 588                         []>;
 589   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 590                         []>;
 591 }
 592
 593 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 594                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 595                          string asm, Domain d> {
 596   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 597                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 598   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 599                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 600 }
 601
 602 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 603                           X86MemOperand x86memop, string asm> {
 604   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 605               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 606   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 607               (ins DstRC:$src1, x86memop:$src),
 608               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 609 }
 610
 611 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 612                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 613 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 614                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 615                                 VEX_W;
 616 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 617                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 618 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 619                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 620                                 VEX, VEX_W;
 621
 622 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 623 // register, but the same isn't true when only using memory operands,
 624 // provide other assembly "l" and "q" forms to address this explicitly
 625 // where appropriate to do so.
 626 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 627                                   VEX_4V;
 628 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 629                                   VEX_4V, VEX_W;
 630 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 631                                   VEX_4V;
 632 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 633                                   VEX_4V;
 634 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 635                                   VEX_4V, VEX_W;
 636
 637 let Predicates = [HasAVX] in {
 638   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 639             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 640   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 641             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 642   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 643             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 644   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 645             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 646
 647   def : Pat<(f32 (sint_to_fp GR32:$src)),
 648             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 649   def : Pat<(f32 (sint_to_fp GR64:$src)),
 650             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 651   def : Pat<(f64 (sint_to_fp GR32:$src)),
 652             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 653   def : Pat<(f64 (sint_to_fp GR64:$src)),
 654             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 655 }
 656
 657 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 658                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 659 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 660                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 661 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 662                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 663 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 664                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 665 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 666                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 667 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 668                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 669 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 670                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 671 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 672                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 673
 674 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 675 // and/or XMM operand(s).
 676
 677 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 678                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 679                          string asm> {
 680   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 681               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 682               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 683   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 684               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 685               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 686 }
 687
 688 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 689                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 690                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 691   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 692               !if(Is2Addr,
 693                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 694                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 695               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 696   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 697               (ins DstRC:$src1, x86memop:$src2),
 698               !if(Is2Addr,
 699                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 700                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 701               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 702 }
 703
 704 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 705                       f128mem, load, "cvtsd2si">, XD, VEX;
 706 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 707                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 708                       XD, VEX, VEX_W;
 709
 710 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 711 // Get rid of this hack or rename the intrinsics, there are several
 712 // intructions that only match with the intrinsic form, why create duplicates
 713 // to let them be recognized by the assembler?
 714 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 715                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 716 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 717                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 718 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 719                 f128mem, load, "cvtsd2si{l}">, XD;
 720 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 721                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 722
 723
 724 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 725           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 726 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 727           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 728           VEX_W;
 729 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 730           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 731 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 732           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 733           VEX_4V, VEX_W;
 734
 735 let Constraints = "$src1 = $dst" in {
 736   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 737                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 738                         "cvtsi2ss">, XS;
 739   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 740                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 741                         "cvtsi2ss{q}">, XS, REX_W;
 742   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 743                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 744                         "cvtsi2sd">, XD;
 745   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 746                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 747                         "cvtsi2sd">, XD, REX_W;
 748 }
 749
 750 /// SSE 1 Only
 751
 752 // Aliases for intrinsics
 753 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 754                                     f32mem, load, "cvttss2si">, XS, VEX;
 755 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 756                                     int_x86_sse_cvttss2si64, f32mem, load,
 757                                     "cvttss2si">, XS, VEX, VEX_W;
 758 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 759                                     f128mem, load, "cvttsd2si">, XD, VEX;
 760 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 761                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 762                                     "cvttsd2si">, XD, VEX, VEX_W;
 763 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 764                                     f32mem, load, "cvttss2si">, XS;
 765 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 766                                     int_x86_sse_cvttss2si64, f32mem, load,
 767                                     "cvttss2si{q}">, XS, REX_W;
 768 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 769                                     f128mem, load, "cvttsd2si">, XD;
 770 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 771                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 772                                     "cvttsd2si{q}">, XD, REX_W;
 773
 774 let Pattern = []<dag> in {
 775 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 776                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 777 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 778                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 779                                VEX_W;
 780 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 781                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 782                                SSEPackedSingle>, TB, VEX;
 783 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 784                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 785                                SSEPackedSingle>, TB, VEX;
 786 }
 787
 788 let Pattern = []<dag> in {
 789 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 790                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 791 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 792                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 793 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 794                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 795                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 796 }
 797
 798 let Predicates = [HasSSE1] in {
 799   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 800             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 801   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 802             (CVTSS2SIrm addr:$src)>;
 803   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 804             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 805   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 806             (CVTSS2SI64rm addr:$src)>;
 807 }
 808
 809 let Predicates = [HasAVX] in {
 810   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 811             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 812   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 813             (VCVTSS2SIrm addr:$src)>;
 814   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 815             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 816   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 817             (VCVTSS2SI64rm addr:$src)>;
 818 }
 819
 820 /// SSE 2 Only
 821
 822 // Convert scalar double to scalar single
 823 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 824                        (ins FR64:$src1, FR64:$src2),
 825                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 826                       VEX_4V;
 827 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 828                        (ins FR64:$src1, f64mem:$src2),
 829                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 830                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 831 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 832         Requires<[HasAVX]>;
 833
 834 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 835                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 836                       [(set FR32:$dst, (fround FR64:$src))]>;
 837 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 838                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 839                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 840                   Requires<[HasSSE2, OptForSize]>;
 841
 842 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 843                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 844                       XS, VEX_4V;
 845 let Constraints = "$src1 = $dst" in
 846 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 847                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 848
 849 // Convert scalar single to scalar double
 850 // SSE2 instructions with XS prefix
 851 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 852                     (ins FR32:$src1, FR32:$src2),
 853                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 854                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 855 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 856                     (ins FR32:$src1, f32mem:$src2),
 857                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 858                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 859
 860 let Predicates = [HasAVX] in {
 861   def : Pat<(f64 (fextend FR32:$src)),
 862             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
 863   def : Pat<(fextend (loadf32 addr:$src)),
 864             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 865   def : Pat<(extloadf32 addr:$src),
 866             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 867 }
 868
 869 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 870                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 871                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 872                  Requires<[HasSSE2]>;
 873 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 874                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 875                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 876                  Requires<[HasSSE2, OptForSize]>;
 877
 878 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 879                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 880                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 881                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 882                                        VR128:$src2))]>, XS, VEX_4V,
 883                     Requires<[HasAVX]>;
 884 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 885                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 886                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 887                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 888                                        (load addr:$src2)))]>, XS, VEX_4V,
 889                     Requires<[HasAVX]>;
 890 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 891 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 892                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 893                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 894                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 895                                        VR128:$src2))]>, XS,
 896                     Requires<[HasSSE2]>;
 897 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 898                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 899                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 900                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 901                                        (load addr:$src2)))]>, XS,
 902                     Requires<[HasSSE2]>;
 903 }
 904
 905 def : Pat<(extloadf32 addr:$src),
 906           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 907       Requires<[HasSSE2, OptForSpeed]>;
 908
 909 // Convert doubleword to packed single/double fp
 910 // SSE2 instructions without OpSize prefix
 911 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 912                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 913                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 914                      TB, VEX, Requires<[HasAVX]>;
 915 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 916                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 917                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 918                                         (bitconvert (memopv2i64 addr:$src))))]>,
 919                      TB, VEX, Requires<[HasAVX]>;
 920 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 921                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 922                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 923                      TB, Requires<[HasSSE2]>;
 924 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 925                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 926                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 927                                         (bitconvert (memopv2i64 addr:$src))))]>,
 928                      TB, Requires<[HasSSE2]>;
 929
 930 // FIXME: why the non-intrinsic version is described as SSE3?
 931 // SSE2 instructions with XS prefix
 932 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 933                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 934                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 935                      XS, VEX, Requires<[HasAVX]>;
 936 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 937                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 938                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 939                                         (bitconvert (memopv2i64 addr:$src))))]>,
 940                      XS, VEX, Requires<[HasAVX]>;
 941 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 942                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 943                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 944                      XS, Requires<[HasSSE2]>;
 945 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 946                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 947                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 948                                         (bitconvert (memopv2i64 addr:$src))))]>,
 949                      XS, Requires<[HasSSE2]>;
 950
 951
 952 // Convert packed single/double fp to doubleword
 953 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 954                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 955 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 956                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 957 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 958                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 959 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 960                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 961 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 962                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 963 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 964                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 965
 966 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 967                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 968                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 969                         VEX;
 970 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 971                          (ins f128mem:$src),
 972                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 973                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 974                                             (memop addr:$src)))]>, VEX;
 975 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 976                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 977                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 978 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 979                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 980                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 981                                             (memop addr:$src)))]>;
 982
 983 // SSE2 packed instructions with XD prefix
 984 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 985                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 986                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 987                      XD, VEX, Requires<[HasAVX]>;
 988 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 989                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 990                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 991                                           (memop addr:$src)))]>,
 992                      XD, VEX, Requires<[HasAVX]>;
 993 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 994                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 995                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 996                      XD, Requires<[HasSSE2]>;
 997 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 998                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 999                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1000                                           (memop addr:$src)))]>,
1001                      XD, Requires<[HasSSE2]>;
1002
1003
1004 // Convert with truncation packed single/double fp to doubleword
1005 // SSE2 packed instructions with XS prefix
1006 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1007                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1008 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1009                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1010 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1011                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1012 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1013                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1014 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1015                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1016                       [(set VR128:$dst,
1017                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1018 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1019                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1020                       [(set VR128:$dst,
1021                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1022
1023 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1024                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1025                         [(set VR128:$dst,
1026                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1027                       XS, VEX, Requires<[HasAVX]>;
1028 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1029                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1030                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1031                                            (memop addr:$src)))]>,
1032                       XS, VEX, Requires<[HasAVX]>;
1033
1034 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1035           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
1036 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1037           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
1038
1039 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1040           (Int_VCVTDQ2PSrr VR128:$src)>, Requires<[HasAVX]>;
1041 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1042           (VCVTTPS2DQrr VR128:$src)>, Requires<[HasAVX]>;
1043 def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1044           (VCVTDQ2PSYrr VR256:$src)>, Requires<[HasAVX]>;
1045 def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1046           (VCVTTPS2DQYrr VR256:$src)>, Requires<[HasAVX]>;
1047
1048 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1049                             (ins VR128:$src),
1050                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1051                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1052                        VEX;
1053 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1054                           (ins f128mem:$src),
1055                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1056                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1057                                              (memop addr:$src)))]>, VEX;
1058 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1059                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1060                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1061 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1062                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1063                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1064                                         (memop addr:$src)))]>;
1065
1066 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1067 // register, but the same isn't true when using memory operands instead.
1068 // Provide other assembly rr and rm forms to address this explicitly.
1069 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1070                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1071 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1072                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1073
1074 // XMM only
1075 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1076                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1077 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1078                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1079
1080 // YMM only
1081 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1082                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1083 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1084                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1085
1086 // Convert packed single to packed double
1087 let Predicates = [HasAVX] in {
1088                   // SSE2 instructions without OpSize prefix
1089 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1090                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1091 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1092                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1093 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1094                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1095 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1096                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1097 }
1098 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1099                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1100 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1101                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1102
1103 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1104                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1105                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1106                      VEX, Requires<[HasAVX]>;
1107 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1108                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1109                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1110                                           (load addr:$src)))]>,
1111                      VEX, Requires<[HasAVX]>;
1112 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1113                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1114                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1115                      TB, Requires<[HasSSE2]>;
1116 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1117                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1118                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1119                                           (load addr:$src)))]>,
1120                      TB, Requires<[HasSSE2]>;
1121
1122 // Convert packed double to packed single
1123 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1124 // register, but the same isn't true when using memory operands instead.
1125 // Provide other assembly rr and rm forms to address this explicitly.
1126 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1127                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1128 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1129                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1130
1131 // XMM only
1132 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1133                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1134 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1135                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1136
1137 // YMM only
1138 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1139                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1140 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1141                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1142 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1143                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1144 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1145                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1146
1147
1148 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1149                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1150                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1151 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1152                          (ins f128mem:$src),
1153                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1154                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1155                                             (memop addr:$src)))]>;
1156 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1157                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1158                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1159 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1160                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1161                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1162                                             (memop addr:$src)))]>;
1163
1164 // AVX 256-bit register conversion intrinsics
1165 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1166 // whenever possible to avoid declaring two versions of each one.
1167 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1168           (VCVTDQ2PSYrr VR256:$src)>;
1169 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1170           (VCVTDQ2PSYrm addr:$src)>;
1171
1172 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1173           (VCVTPD2PSYrr VR256:$src)>;
1174 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1175           (VCVTPD2PSYrm addr:$src)>;
1176
1177 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1178           (VCVTPS2DQYrr VR256:$src)>;
1179 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1180           (VCVTPS2DQYrm addr:$src)>;
1181
1182 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1183           (VCVTPS2PDYrr VR128:$src)>;
1184 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1185           (VCVTPS2PDYrm addr:$src)>;
1186
1187 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1188           (VCVTTPD2DQYrr VR256:$src)>;
1189 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1190           (VCVTTPD2DQYrm addr:$src)>;
1191
1192 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1193           (VCVTTPS2DQYrr VR256:$src)>;
1194 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1195           (VCVTTPS2DQYrm addr:$src)>;
1196
1197 // Match fround and fextend for 128/256-bit conversions
1198 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1199           (VCVTPD2PSYrr VR256:$src)>;
1200 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1201           (VCVTPD2PSYrm addr:$src)>;
1202
1203 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1204           (VCVTPS2PDYrr VR128:$src)>;
1205 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1206           (VCVTPS2PDYrm addr:$src)>;
1207
1208 //===----------------------------------------------------------------------===//
1209 // SSE 1 & 2 - Compare Instructions
1210 //===----------------------------------------------------------------------===//
1211
1212 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1213 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1214                             string asm, string asm_alt> {
1215   let isAsmParserOnly = 1 in {
1216     def rr : SIi8<0xC2, MRMSrcReg,
1217                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1218                   asm, []>;
1219     let mayLoad = 1 in
1220     def rm : SIi8<0xC2, MRMSrcMem,
1221                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1222                   asm, []>;
1223   }
1224
1225   // Accept explicit immediate argument form instead of comparison code.
1226   def rr_alt : SIi8<0xC2, MRMSrcReg,
1227                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1228                 asm_alt, []>;
1229   let mayLoad = 1 in
1230   def rm_alt : SIi8<0xC2, MRMSrcMem,
1231                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1232                 asm_alt, []>;
1233 }
1234
1235 let neverHasSideEffects = 1 in {
1236   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1237                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1238                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1239                   XS, VEX_4V;
1240   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1241                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1242                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1243                   XD, VEX_4V;
1244 }
1245
1246 let Constraints = "$src1 = $dst" in {
1247 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1248                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1249                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1250                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1251 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1252                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1253                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1254                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1255 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1256                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1257                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1258                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1259 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1260                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1261                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1262                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1263 }
1264 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1265 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1266                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1267                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1268 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1269                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1270                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1271 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1272                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1273                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1274 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1275                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1276                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1277 }
1278
1279 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1280                          Intrinsic Int, string asm> {
1281   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1282                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1283                         [(set VR128:$dst, (Int VR128:$src1,
1284                                                VR128:$src, imm:$cc))]>;
1285   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1286                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1287                         [(set VR128:$dst, (Int VR128:$src1,
1288                                                (load addr:$src), imm:$cc))]>;
1289 }
1290
1291 // Aliases to match intrinsics which expect XMM operand(s).
1292 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1293                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1294                      XS, VEX_4V;
1295 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1296                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1297                      XD, VEX_4V;
1298 let Constraints = "$src1 = $dst" in {
1299   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1300                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1301   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1302                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1303 }
1304
1305
1306 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1307 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1308                             ValueType vt, X86MemOperand x86memop,
1309                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1310   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1311                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1312                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1313   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1314                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1315                      [(set EFLAGS, (OpNode (vt RC:$src1),
1316                                            (ld_frag addr:$src2)))], d>;
1317 }
1318
1319 let Defs = [EFLAGS] in {
1320   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1321                                   "ucomiss", SSEPackedSingle>, VEX;
1322   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1323                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1324   let Pattern = []<dag> in {
1325     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1326                                     "comiss", SSEPackedSingle>, VEX;
1327     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1328                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1329   }
1330
1331   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1332                             load, "ucomiss", SSEPackedSingle>, VEX;
1333   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1334                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1335
1336   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1337                             load, "comiss", SSEPackedSingle>, VEX;
1338   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1339                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1340   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1341                                   "ucomiss", SSEPackedSingle>, TB;
1342   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1343                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1344
1345   let Pattern = []<dag> in {
1346     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1347                                     "comiss", SSEPackedSingle>, TB;
1348     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1349                                     "comisd", SSEPackedDouble>, TB, OpSize;
1350   }
1351
1352   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1353                               load, "ucomiss", SSEPackedSingle>, TB;
1354   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1355                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1356
1357   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1358                                   "comiss", SSEPackedSingle>, TB;
1359   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1360                                   "comisd", SSEPackedDouble>, TB, OpSize;
1361 } // Defs = [EFLAGS]
1362
1363 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1364 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1365                             Intrinsic Int, string asm, string asm_alt,
1366                             Domain d> {
1367   let isAsmParserOnly = 1 in {
1368     def rri : PIi8<0xC2, MRMSrcReg,
1369                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1370                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1371     def rmi : PIi8<0xC2, MRMSrcMem,
1372                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1373                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1374   }
1375
1376   // Accept explicit immediate argument form instead of comparison code.
1377   def rri_alt : PIi8<0xC2, MRMSrcReg,
1378              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1379              asm_alt, [], d>;
1380   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1381              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1382              asm_alt, [], d>;
1383 }
1384
1385 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1386                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1387                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1388                SSEPackedSingle>, VEX_4V;
1389 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1390                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1391                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1392                SSEPackedDouble>, OpSize, VEX_4V;
1393 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1394                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1395                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1396                SSEPackedSingle>, VEX_4V;
1397 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1398                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1399                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1400                SSEPackedDouble>, OpSize, VEX_4V;
1401 let Constraints = "$src1 = $dst" in {
1402   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1403                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1404                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1405                  SSEPackedSingle>, TB;
1406   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1407                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1408                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1409                  SSEPackedDouble>, TB, OpSize;
1410 }
1411
1412 let Predicates = [HasSSE1] in {
1413 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1414           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1415 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1416           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1417 }
1418
1419 let Predicates = [HasSSE2] in {
1420 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1421           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1422 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1423           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1424 }
1425
1426 let Predicates = [HasAVX] in {
1427 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1428           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1429 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1430           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1431 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1432           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1433 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1434           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1435
1436 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
1437           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
1438 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
1439           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
1440 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
1441           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
1442 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
1443           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
1444 }
1445
1446 //===----------------------------------------------------------------------===//
1447 // SSE 1 & 2 - Shuffle Instructions
1448 //===----------------------------------------------------------------------===//
1449
1450 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1451 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1452                          ValueType vt, string asm, PatFrag mem_frag,
1453                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1454   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1455                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1456                    [(set RC:$dst, (vt (shufp:$src3
1457                             RC:$src1, (mem_frag addr:$src2))))], d>;
1458   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1459     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1460                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1461                    [(set RC:$dst,
1462                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1463 }
1464
1465 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1466            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1467            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1468 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1469            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1470            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1471 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1472            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1473            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1474 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1475            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1476            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1477
1478 let Constraints = "$src1 = $dst" in {
1479   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1480                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1481                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1482                     TB;
1483   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1484                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1485                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1486 }
1487
1488 let Predicates = [HasSSE1] in {
1489   def : Pat<(v4f32 (X86Shufps VR128:$src1,
1490                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
1491             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1492   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1493             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1494   def : Pat<(v4i32 (X86Shufps VR128:$src1,
1495                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
1496             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1497   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1498             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1499   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
1500   // fall back to this for SSE1)
1501   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
1502             (SHUFPSrri VR128:$src2, VR128:$src1,
1503                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1504   // Special unary SHUFPSrri case.
1505   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
1506             (SHUFPSrri VR128:$src1, VR128:$src1,
1507                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1508 }
1509
1510 let Predicates = [HasSSE2] in {
1511   // Special binary v4i32 shuffle cases with SHUFPS.
1512   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
1513             (SHUFPSrri VR128:$src1, VR128:$src2,
1514                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1515   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
1516                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
1517             (SHUFPSrmi VR128:$src1, addr:$src2,
1518                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
1519   // Special unary SHUFPDrri cases.
1520   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
1521             (SHUFPDrri VR128:$src1, VR128:$src1,
1522                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1523   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
1524             (SHUFPDrri VR128:$src1, VR128:$src1,
1525                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1526   // Special binary v2i64 shuffle cases using SHUFPDrri.
1527   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
1528             (SHUFPDrri VR128:$src1, VR128:$src2,
1529                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1530   // Generic SHUFPD patterns
1531   def : Pat<(v2f64 (X86Shufps VR128:$src1,
1532                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
1533             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
1534   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1535             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1536   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1537             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1538 }
1539
1540 let Predicates = [HasAVX] in {
1541   def : Pat<(v4f32 (X86Shufps VR128:$src1,
1542                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
1543             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1544   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1545             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1546   def : Pat<(v4i32 (X86Shufps VR128:$src1,
1547                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
1548             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1549   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1550             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1551   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
1552   // fall back to this for SSE1)
1553   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
1554             (VSHUFPSrri VR128:$src2, VR128:$src1,
1555                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1556   // Special unary SHUFPSrri case.
1557   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
1558             (VSHUFPSrri VR128:$src1, VR128:$src1,
1559                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1560   // Special binary v4i32 shuffle cases with SHUFPS.
1561   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
1562             (VSHUFPSrri VR128:$src1, VR128:$src2,
1563                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1564   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
1565                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
1566             (VSHUFPSrmi VR128:$src1, addr:$src2,
1567                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1568   // Special unary SHUFPDrri cases.
1569   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
1570             (VSHUFPDrri VR128:$src1, VR128:$src1,
1571                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1572   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
1573             (VSHUFPDrri VR128:$src1, VR128:$src1,
1574                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1575   // Special binary v2i64 shuffle cases using SHUFPDrri.
1576   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
1577             (VSHUFPDrri VR128:$src1, VR128:$src2,
1578                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1579   // Generic VSHUFPD patterns
1580   def : Pat<(v2f64 (X86Shufps VR128:$src1,
1581                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
1582             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
1583   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1584             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1585   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1586             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1587 }
1588
1589 //===----------------------------------------------------------------------===//
1590 // SSE 1 & 2 - Unpack Instructions
1591 //===----------------------------------------------------------------------===//
1592
1593 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1594 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1595                                    PatFrag mem_frag, RegisterClass RC,
1596                                    X86MemOperand x86memop, string asm,
1597                                    Domain d> {
1598     def rr : PI<opc, MRMSrcReg,
1599                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1600                 asm, [(set RC:$dst,
1601                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1602     def rm : PI<opc, MRMSrcMem,
1603                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1604                 asm, [(set RC:$dst,
1605                            (vt (OpNode RC:$src1,
1606                                        (mem_frag addr:$src2))))], d>;
1607 }
1608
1609 let AddedComplexity = 10 in {
1610   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1611         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1612                        SSEPackedSingle>, VEX_4V;
1613   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1614         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1615                        SSEPackedDouble>, OpSize, VEX_4V;
1616   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1617         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1618                        SSEPackedSingle>, VEX_4V;
1619   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1620         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1621                        SSEPackedDouble>, OpSize, VEX_4V;
1622
1623   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1624         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1625                        SSEPackedSingle>, VEX_4V;
1626   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1627         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1628                        SSEPackedDouble>, OpSize, VEX_4V;
1629   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1630         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1631                        SSEPackedSingle>, VEX_4V;
1632   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1633         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1634                        SSEPackedDouble>, OpSize, VEX_4V;
1635
1636   let Constraints = "$src1 = $dst" in {
1637     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1638           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1639                          SSEPackedSingle>, TB;
1640     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1641           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1642                          SSEPackedDouble>, TB, OpSize;
1643     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1644           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1645                          SSEPackedSingle>, TB;
1646     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1647           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1648                          SSEPackedDouble>, TB, OpSize;
1649   } // Constraints = "$src1 = $dst"
1650 } // AddedComplexity
1651
1652 let Predicates = [HasSSE1] in {
1653   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
1654             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
1655   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
1656             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
1657   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
1658             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
1659   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
1660             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
1661 }
1662
1663 let Predicates = [HasSSE2] in {
1664   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
1665             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
1666   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
1667             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
1668   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
1669             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
1670   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
1671             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
1672
1673   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
1674   // problem is during lowering, where it's not possible to recognize the load
1675   // fold cause it has two uses through a bitcast. One use disappears at isel
1676   // time and the fold opportunity reappears.
1677   def : Pat<(v2f64 (X86Movddup VR128:$src)),
1678             (UNPCKLPDrr VR128:$src, VR128:$src)>;
1679
1680   let AddedComplexity = 10 in
1681   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
1682             (UNPCKLPDrr VR128:$src, VR128:$src)>;
1683 }
1684
1685 let Predicates = [HasAVX] in {
1686   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
1687             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
1688   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
1689             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
1690   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
1691             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
1692   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
1693             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
1694
1695   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
1696             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
1697   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
1698             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
1699   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
1700             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
1701   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
1702             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
1703   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
1704             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
1705   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
1706             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
1707   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
1708             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
1709   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
1710             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
1711
1712   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
1713             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
1714   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
1715             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
1716   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
1717             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
1718   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
1719             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
1720
1721   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
1722             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
1723   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
1724             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
1725   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
1726             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
1727   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
1728             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
1729   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
1730             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
1731   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
1732             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
1733   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
1734             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
1735   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
1736             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
1737
1738   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
1739   // problem is during lowering, where it's not possible to recognize the load
1740   // fold cause it has two uses through a bitcast. One use disappears at isel
1741   // time and the fold opportunity reappears.
1742   def : Pat<(v2f64 (X86Movddup VR128:$src)),
1743             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
1744   let AddedComplexity = 10 in
1745   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
1746             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
1747 }
1748
1749 //===----------------------------------------------------------------------===//
1750 // SSE 1 & 2 - Extract Floating-Point Sign mask
1751 //===----------------------------------------------------------------------===//
1752
1753 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1754 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1755                                 Domain d> {
1756   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1757                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1758                      [(set GR32:$dst, (Int RC:$src))], d>;
1759   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1760                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1761 }
1762
1763 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1764                                      SSEPackedSingle>, TB;
1765 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1766                                      SSEPackedDouble>, TB, OpSize;
1767
1768 def : Pat<(i32 (X86fgetsign FR32:$src)),
1769           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1770                                        sub_ss))>, Requires<[HasSSE1]>;
1771 def : Pat<(i64 (X86fgetsign FR32:$src)),
1772           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1773                                        sub_ss))>, Requires<[HasSSE1]>;
1774 def : Pat<(i32 (X86fgetsign FR64:$src)),
1775           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1776                                        sub_sd))>, Requires<[HasSSE2]>;
1777 def : Pat<(i64 (X86fgetsign FR64:$src)),
1778           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1779                                        sub_sd))>, Requires<[HasSSE2]>;
1780
1781 let Predicates = [HasAVX] in {
1782   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1783                                         "movmskps", SSEPackedSingle>, TB, VEX;
1784   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1785                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1786                                         VEX;
1787   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1788                                         "movmskps", SSEPackedSingle>, TB, VEX;
1789   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1790                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1791                                         VEX;
1792
1793   def : Pat<(i32 (X86fgetsign FR32:$src)),
1794             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1795                                           sub_ss))>;
1796   def : Pat<(i64 (X86fgetsign FR32:$src)),
1797             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1798                                           sub_ss))>;
1799   def : Pat<(i32 (X86fgetsign FR64:$src)),
1800             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1801                                           sub_sd))>;
1802   def : Pat<(i64 (X86fgetsign FR64:$src)),
1803             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1804                                           sub_sd))>;
1805
1806   // Assembler Only
1807   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1808              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1809   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1810              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1811              VEX;
1812   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1813              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1814   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1815              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1816              VEX;
1817 }
1818
1819 //===----------------------------------------------------------------------===//
1820 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1821 //===----------------------------------------------------------------------===//
1822
1823 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1824 // names that start with 'Fs'.
1825
1826 // Alias instructions that map fld0 to pxor for sse.
1827 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1828     canFoldAsLoad = 1 in {
1829   // FIXME: Set encoding to pseudo!
1830 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1831                  [(set FR32:$dst, fp32imm0)]>,
1832                  Requires<[HasSSE1]>, TB, OpSize;
1833 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1834                  [(set FR64:$dst, fpimm0)]>,
1835                Requires<[HasSSE2]>, TB, OpSize;
1836 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1837                   [(set FR32:$dst, fp32imm0)]>,
1838                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1839 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1840                   [(set FR64:$dst, fpimm0)]>,
1841                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1842 }
1843
1844 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1845 // bits are disregarded.
1846 let neverHasSideEffects = 1 in {
1847 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1848                      "movaps\t{$src, $dst|$dst, $src}", []>;
1849 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1850                      "movapd\t{$src, $dst|$dst, $src}", []>;
1851 }
1852
1853 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1854 // bits are disregarded.
1855 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1856 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1857                      "movaps\t{$src, $dst|$dst, $src}",
1858                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1859 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1860                      "movapd\t{$src, $dst|$dst, $src}",
1861                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1862 }
1863
1864 //===----------------------------------------------------------------------===//
1865 // SSE 1 & 2 - Logical Instructions
1866 //===----------------------------------------------------------------------===//
1867
1868 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1869 ///
1870 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1871                                        SDNode OpNode> {
1872   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1873               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
1874
1875   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1876         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
1877
1878   let Constraints = "$src1 = $dst" in {
1879     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1880                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1881
1882     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1883                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1884   }
1885 }
1886
1887 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1888 let mayLoad = 0 in {
1889   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1890   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1891   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1892 }
1893
1894 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1895   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1896
1897 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1898 ///
1899 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1900                                    SDNode OpNode> {
1901   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
1902   // are all promoted to v2i64, and the patterns are covered by the int
1903   // version. This is needed in SSE only, because v2i64 isn't supported on
1904   // SSE1, but only on SSE2.
1905   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1906        !strconcat(OpcodeStr, "ps"), f128mem, [],
1907        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1908                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
1909
1910   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1911        !strconcat(OpcodeStr, "pd"), f128mem,
1912        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1913                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1914        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1915                                  (memopv2i64 addr:$src2)))], 0>,
1916                                                  TB, OpSize, VEX_4V;
1917   let Constraints = "$src1 = $dst" in {
1918     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1919          !strconcat(OpcodeStr, "ps"), f128mem,
1920          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1921          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1922                                    (memopv2i64 addr:$src2)))]>, TB;
1923
1924     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1925          !strconcat(OpcodeStr, "pd"), f128mem,
1926          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1927                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1928          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1929                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
1930   }
1931 }
1932
1933 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1934 ///
1935 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1936                                      SDNode OpNode> {
1937     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1938           !strconcat(OpcodeStr, "ps"), f256mem,
1939           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
1940           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1941                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
1942
1943     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1944           !strconcat(OpcodeStr, "pd"), f256mem,
1945           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1946                                     (bc_v4i64 (v4f64 VR256:$src2))))],
1947           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1948                                     (memopv4i64 addr:$src2)))], 0>,
1949                                     TB, OpSize, VEX_4V;
1950 }
1951
1952 // AVX 256-bit packed logical ops forms
1953 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
1954 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
1955 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1956 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
1957
1958 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1959 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1960 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1961 let isCommutable = 0 in
1962   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
1963
1964 //===----------------------------------------------------------------------===//
1965 // SSE 1 & 2 - Arithmetic Instructions
1966 //===----------------------------------------------------------------------===//
1967
1968 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1969 /// vector forms.
1970 ///
1971 /// In addition, we also have a special variant of the scalar form here to
1972 /// represent the associated intrinsic operation.  This form is unlike the
1973 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1974 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1975 ///
1976 /// These three forms can each be reg+reg or reg+mem.
1977 ///
1978
1979 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1980 /// classes below
1981 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1982                                   bit Is2Addr = 1> {
1983   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1984                             OpNode, FR32, f32mem, Is2Addr>, XS;
1985   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1986                             OpNode, FR64, f64mem, Is2Addr>, XD;
1987 }
1988
1989 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1990                                    bit Is2Addr = 1> {
1991   let mayLoad = 0 in {
1992   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1993               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1994   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1995               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1996   }
1997 }
1998
1999 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2000                                     SDNode OpNode> {
2001   let mayLoad = 0 in {
2002     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2003                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2004     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2005                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2006   }
2007 }
2008
2009 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2010                                       bit Is2Addr = 1> {
2011   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2012      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2013   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2014      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2015 }
2016
2017 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2018                                       bit Is2Addr = 1> {
2019   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2020      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2021                                               SSEPackedSingle, Is2Addr>, TB;
2022
2023   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2024      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2025                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2026 }
2027
2028 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2029   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2030      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2031       SSEPackedSingle, 0>, TB;
2032
2033   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2034      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2035       SSEPackedDouble, 0>, TB, OpSize;
2036 }
2037
2038 // Binary Arithmetic instructions
2039 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2040             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
2041             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2042             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2043 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2044             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
2045             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2046             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2047
2048 let isCommutable = 0 in {
2049   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2050               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
2051               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2052               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2053   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2054               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
2055               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2056               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2057   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2058               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
2059               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2060               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2061               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2062               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2063   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2064               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
2065               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2066               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2067               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2068               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2069 }
2070
2071 let Constraints = "$src1 = $dst" in {
2072   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2073              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2074              basic_sse12_fp_binop_s_int<0x58, "add">;
2075   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2076              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2077              basic_sse12_fp_binop_s_int<0x59, "mul">;
2078
2079   let isCommutable = 0 in {
2080     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2081                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2082                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2083     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2084                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2085                basic_sse12_fp_binop_s_int<0x5E, "div">;
2086     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2087                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2088                basic_sse12_fp_binop_s_int<0x5F, "max">,
2089                basic_sse12_fp_binop_p_int<0x5F, "max">;
2090     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2091                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2092                basic_sse12_fp_binop_s_int<0x5D, "min">,
2093                basic_sse12_fp_binop_p_int<0x5D, "min">;
2094   }
2095 }
2096
2097 /// Unop Arithmetic
2098 /// In addition, we also have a special variant of the scalar form here to
2099 /// represent the associated intrinsic operation.  This form is unlike the
2100 /// plain scalar form, in that it takes an entire vector (instead of a
2101 /// scalar) and leaves the top elements undefined.
2102 ///
2103 /// And, we have a special variant form for a full-vector intrinsic form.
2104
2105 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2106 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2107                           SDNode OpNode, Intrinsic F32Int> {
2108   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2109                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2110                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2111   // For scalar unary operations, fold a load into the operation
2112   // only in OptForSize mode. It eliminates an instruction, but it also
2113   // eliminates a whole-register clobber (the load), so it introduces a
2114   // partial register update condition.
2115   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2116                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2117                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2118             Requires<[HasSSE1, OptForSize]>;
2119   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2120                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2121                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2122   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2123                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2124                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2125 }
2126
2127 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2128 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2129   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2130                 !strconcat(OpcodeStr,
2131                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2132   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2133                 !strconcat(OpcodeStr,
2134                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2135   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2136                 (ins ssmem:$src1, VR128:$src2),
2137                 !strconcat(OpcodeStr,
2138                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2139 }
2140
2141 /// sse1_fp_unop_p - SSE1 unops in packed form.
2142 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2143   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2144               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2145               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2146   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2147                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2148                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2149 }
2150
2151 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2152 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2153   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2154               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2155               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2156   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2157                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2158                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2159 }
2160
2161 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2162 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2163                               Intrinsic V4F32Int> {
2164   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2165                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2166                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2167   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2168                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2169                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2170 }
2171
2172 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2173 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2174                                 Intrinsic V4F32Int> {
2175   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2176                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2177                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2178   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2179                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2180                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2181 }
2182
2183 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2184 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2185                           SDNode OpNode, Intrinsic F64Int> {
2186   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2187                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2188                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2189   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2190   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2191                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2192                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2193             Requires<[HasSSE2, OptForSize]>;
2194   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2195                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2196                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2197   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2198                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2199                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2200 }
2201
2202 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2203 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2204   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2205                !strconcat(OpcodeStr,
2206                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2207   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2208                !strconcat(OpcodeStr,
2209                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2210   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2211                (ins VR128:$src1, sdmem:$src2),
2212                !strconcat(OpcodeStr,
2213                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2214 }
2215
2216 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2217 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2218                           SDNode OpNode> {
2219   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2220               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2221               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2222   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2223                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2224                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2225 }
2226
2227 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2228 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2229   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2230               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2231               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2232   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2233                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2234                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2235 }
2236
2237 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2238 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2239                               Intrinsic V2F64Int> {
2240   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2241                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2242                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2243   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2244                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2245                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2246 }
2247
2248 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2249 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2250                                 Intrinsic V2F64Int> {
2251   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2252                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2253                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2254   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2255                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2256                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2257 }
2258
2259 let Predicates = [HasAVX] in {
2260   // Square root.
2261   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2262                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V;
2263
2264   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2265                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2266                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2267                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2268                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2269                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2270                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2271                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2272                 VEX;
2273
2274   // Reciprocal approximations. Note that these typically require refinement
2275   // in order to obtain suitable precision.
2276   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V;
2277   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2278                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2279                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2280                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2281
2282   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V;
2283   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2284                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2285                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2286                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2287 }
2288
2289 def : Pat<(f32 (fsqrt FR32:$src)),
2290           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2291 def : Pat<(f32 (fsqrt (load addr:$src))),
2292           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2293           Requires<[HasAVX, OptForSize]>;
2294 def : Pat<(f64 (fsqrt FR64:$src)),
2295           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2296 def : Pat<(f64 (fsqrt (load addr:$src))),
2297           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2298           Requires<[HasAVX, OptForSize]>;
2299
2300 def : Pat<(f32 (X86frsqrt FR32:$src)),
2301           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2302 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2303           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2304           Requires<[HasAVX, OptForSize]>;
2305
2306 def : Pat<(f32 (X86frcp FR32:$src)),
2307           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2308 def : Pat<(f32 (X86frcp (load addr:$src))),
2309           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2310           Requires<[HasAVX, OptForSize]>;
2311
2312 let Predicates = [HasAVX] in {
2313 def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2314           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2315               (VSQRTSSr (f32 (IMPLICIT_DEF)),
2316                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2317               sub_ss)>;
2318 def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2319           (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2320
2321 def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2322           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2323               (VSQRTSDr (f64 (IMPLICIT_DEF)),
2324                         (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2325               sub_sd)>;
2326 def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2327           (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2328
2329 def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2330           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2331               (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2332                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2333               sub_ss)>;
2334 def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2335           (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2336
2337 def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2338           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2339               (VRCPSSr (f32 (IMPLICIT_DEF)),
2340                        (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2341               sub_ss)>;
2342 def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2343           (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2344 }
2345
2346 // Square root.
2347 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2348              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2349              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2350              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2351              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2352              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2353
2354 // Reciprocal approximations. Note that these typically require refinement
2355 // in order to obtain suitable precision.
2356 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2357              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2358              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2359 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2360              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2361              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2362
2363 // There is no f64 version of the reciprocal approximation instructions.
2364
2365 //===----------------------------------------------------------------------===//
2366 // SSE 1 & 2 - Non-temporal stores
2367 //===----------------------------------------------------------------------===//
2368
2369 let AddedComplexity = 400 in { // Prefer non-temporal versions
2370   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2371                        (ins f128mem:$dst, VR128:$src),
2372                        "movntps\t{$src, $dst|$dst, $src}",
2373                        [(alignednontemporalstore (v4f32 VR128:$src),
2374                                                  addr:$dst)]>, VEX;
2375   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2376                        (ins f128mem:$dst, VR128:$src),
2377                        "movntpd\t{$src, $dst|$dst, $src}",
2378                        [(alignednontemporalstore (v2f64 VR128:$src),
2379                                                  addr:$dst)]>, VEX;
2380   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2381                         (ins f128mem:$dst, VR128:$src),
2382                         "movntdq\t{$src, $dst|$dst, $src}",
2383                         [(alignednontemporalstore (v2f64 VR128:$src),
2384                                                   addr:$dst)]>, VEX;
2385
2386   let ExeDomain = SSEPackedInt in
2387   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
2388                            (ins f128mem:$dst, VR128:$src),
2389                            "movntdq\t{$src, $dst|$dst, $src}",
2390                            [(alignednontemporalstore (v4f32 VR128:$src),
2391                                                      addr:$dst)]>, VEX;
2392
2393   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2394             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
2395
2396   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2397                        (ins f256mem:$dst, VR256:$src),
2398                        "movntps\t{$src, $dst|$dst, $src}",
2399                        [(alignednontemporalstore (v8f32 VR256:$src),
2400                                                  addr:$dst)]>, VEX;
2401   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2402                        (ins f256mem:$dst, VR256:$src),
2403                        "movntpd\t{$src, $dst|$dst, $src}",
2404                        [(alignednontemporalstore (v4f64 VR256:$src),
2405                                                  addr:$dst)]>, VEX;
2406   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2407                         (ins f256mem:$dst, VR256:$src),
2408                         "movntdq\t{$src, $dst|$dst, $src}",
2409                         [(alignednontemporalstore (v4f64 VR256:$src),
2410                                                   addr:$dst)]>, VEX;
2411   let ExeDomain = SSEPackedInt in
2412   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2413                       (ins f256mem:$dst, VR256:$src),
2414                       "movntdq\t{$src, $dst|$dst, $src}",
2415                       [(alignednontemporalstore (v8f32 VR256:$src),
2416                                                 addr:$dst)]>, VEX;
2417 }
2418
2419 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2420           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2421 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2422           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2423 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2424           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2425
2426 let AddedComplexity = 400 in { // Prefer non-temporal versions
2427 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2428                     "movntps\t{$src, $dst|$dst, $src}",
2429                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2430 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2431                     "movntpd\t{$src, $dst|$dst, $src}",
2432                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2433
2434 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2435                     "movntdq\t{$src, $dst|$dst, $src}",
2436                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2437
2438 let ExeDomain = SSEPackedInt in
2439 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2440                     "movntdq\t{$src, $dst|$dst, $src}",
2441                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2442
2443 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2444           (MOVNTDQmr addr:$dst, VR128:$src)>;
2445
2446 // There is no AVX form for instructions below this point
2447 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2448                  "movnti{l}\t{$src, $dst|$dst, $src}",
2449                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2450                TB, Requires<[HasSSE2]>;
2451 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2452                      "movnti{q}\t{$src, $dst|$dst, $src}",
2453                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2454                   TB, Requires<[HasSSE2]>;
2455 }
2456
2457 //===----------------------------------------------------------------------===//
2458 // SSE 1 & 2 - Misc Instructions (No AVX form)
2459 //===----------------------------------------------------------------------===//
2460
2461 // Prefetch intrinsic.
2462 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2463     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2464 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2465     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2466 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2467     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2468 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2469     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2470
2471 // Load, store, and memory fence
2472 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2473              TB, Requires<[HasSSE1]>;
2474 def : Pat<(X86SFence), (SFENCE)>;
2475
2476 // Alias instructions that map zero vector to pxor / xorp* for sse.
2477 // We set canFoldAsLoad because this can be converted to a constant-pool
2478 // load of an all-zeros value if folding it would be beneficial.
2479 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2480 // JIT implementation, it does not expand the instructions below like
2481 // X86MCInstLower does.
2482 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2483     isCodeGenOnly = 1 in {
2484 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2485                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2486 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2487                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2488 let ExeDomain = SSEPackedInt in
2489 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2490                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2491 }
2492
2493 // The same as done above but for AVX. The 128-bit versions are the
2494 // same, but re-encoded. The 256-bit does not support PI version, and
2495 // doesn't need it because on sandy bridge the register is set to zero
2496 // at the rename stage without using any execution unit, so SET0PSY
2497 // and SET0PDY can be used for vector int instructions without penalty
2498 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2499 // JIT implementatioan, it does not expand the instructions below like
2500 // X86MCInstLower does.
2501 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2502     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2503 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2504                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2505 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2506                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2507 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2508                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2509 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2510                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2511 let ExeDomain = SSEPackedInt in
2512 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2513                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2514 }
2515
2516 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2517 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2518 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2519
2520 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2521           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2522
2523 // AVX has no support for 256-bit integer instructions, but since the 128-bit
2524 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
2525 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
2526 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
2527           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
2528
2529 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
2530 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
2531           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
2532
2533 //===----------------------------------------------------------------------===//
2534 // SSE 1 & 2 - Load/Store XCSR register
2535 //===----------------------------------------------------------------------===//
2536
2537 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2538                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2539 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2540                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2541
2542 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2543                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2544 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2545                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2546
2547 //===---------------------------------------------------------------------===//
2548 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2549 //===---------------------------------------------------------------------===//
2550
2551 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2552
2553 let neverHasSideEffects = 1 in {
2554 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2555                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2556 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2557                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2558 }
2559 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2560                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2561 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2562                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2563
2564 let canFoldAsLoad = 1, mayLoad = 1 in {
2565 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2566                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2567 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2568                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2569 let Predicates = [HasAVX] in {
2570   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2571                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2572   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2573                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2574 }
2575 }
2576
2577 let mayStore = 1 in {
2578 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2579                      (ins i128mem:$dst, VR128:$src),
2580                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2581 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2582                      (ins i256mem:$dst, VR256:$src),
2583                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2584 let Predicates = [HasAVX] in {
2585 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2586                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2587 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2588                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2589 }
2590 }
2591
2592 let neverHasSideEffects = 1 in
2593 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2594                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2595
2596 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2597                    "movdqu\t{$src, $dst|$dst, $src}",
2598                    []>, XS, Requires<[HasSSE2]>;
2599
2600 let canFoldAsLoad = 1, mayLoad = 1 in {
2601 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2602                    "movdqa\t{$src, $dst|$dst, $src}",
2603                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2604 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2605                    "movdqu\t{$src, $dst|$dst, $src}",
2606                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2607                  XS, Requires<[HasSSE2]>;
2608 }
2609
2610 let mayStore = 1 in {
2611 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2612                    "movdqa\t{$src, $dst|$dst, $src}",
2613                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2614 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2615                    "movdqu\t{$src, $dst|$dst, $src}",
2616                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2617                  XS, Requires<[HasSSE2]>;
2618 }
2619
2620 // Intrinsic forms of MOVDQU load and store
2621 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2622                        "vmovdqu\t{$src, $dst|$dst, $src}",
2623                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2624                      XS, VEX, Requires<[HasAVX]>;
2625
2626 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2627                        "movdqu\t{$src, $dst|$dst, $src}",
2628                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2629                      XS, Requires<[HasSSE2]>;
2630
2631 } // ExeDomain = SSEPackedInt
2632
2633 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2634 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2635           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2636
2637 //===---------------------------------------------------------------------===//
2638 // SSE2 - Packed Integer Arithmetic Instructions
2639 //===---------------------------------------------------------------------===//
2640
2641 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2642
2643 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2644                             bit IsCommutable = 0, bit Is2Addr = 1> {
2645   let isCommutable = IsCommutable in
2646   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2647        (ins VR128:$src1, VR128:$src2),
2648        !if(Is2Addr,
2649            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2650            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2651        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2652   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2653        (ins VR128:$src1, i128mem:$src2),
2654        !if(Is2Addr,
2655            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2657        [(set VR128:$dst, (IntId VR128:$src1,
2658                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2659 }
2660
2661 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2662                              string OpcodeStr, Intrinsic IntId,
2663                              Intrinsic IntId2, bit Is2Addr = 1> {
2664   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2665        (ins VR128:$src1, VR128:$src2),
2666        !if(Is2Addr,
2667            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2668            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2669        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2670   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2671        (ins VR128:$src1, i128mem:$src2),
2672        !if(Is2Addr,
2673            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2674            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2675        [(set VR128:$dst, (IntId VR128:$src1,
2676                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2677   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2678        (ins VR128:$src1, i32i8imm:$src2),
2679        !if(Is2Addr,
2680            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2681            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2682        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2683 }
2684
2685 /// PDI_binop_rm - Simple SSE2 binary operator.
2686 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2687                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2688   let isCommutable = IsCommutable in
2689   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2690        (ins VR128:$src1, VR128:$src2),
2691        !if(Is2Addr,
2692            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2693            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2694        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2695   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2696        (ins VR128:$src1, i128mem:$src2),
2697        !if(Is2Addr,
2698            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2699            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2700        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2701                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2702 }
2703
2704 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2705 ///
2706 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2707 /// to collapse (bitconvert VT to VT) into its operand.
2708 ///
2709 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2710                               bit IsCommutable = 0, bit Is2Addr = 1> {
2711   let isCommutable = IsCommutable in
2712   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2713        (ins VR128:$src1, VR128:$src2),
2714        !if(Is2Addr,
2715            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2716            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2717        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2718   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2719        (ins VR128:$src1, i128mem:$src2),
2720        !if(Is2Addr,
2721            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2722            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2723        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2724 }
2725
2726 } // ExeDomain = SSEPackedInt
2727
2728 // 128-bit Integer Arithmetic
2729
2730 let Predicates = [HasAVX] in {
2731 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2732 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2733 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2734 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2735 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2736 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2737 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2738 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2739 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2740
2741 // Intrinsic forms
2742 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2743                                  VEX_4V;
2744 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2745                                  VEX_4V;
2746 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2747                                  VEX_4V;
2748 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2749                                  VEX_4V;
2750 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2751                                  VEX_4V;
2752 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2753                                  VEX_4V;
2754 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2755                                  VEX_4V;
2756 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2757                                  VEX_4V;
2758 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2759                                  VEX_4V;
2760 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2761                                  VEX_4V;
2762 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2763                                  VEX_4V;
2764 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2765                                  VEX_4V;
2766 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2767                                  VEX_4V;
2768 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2769                                  VEX_4V;
2770 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2771                                  VEX_4V;
2772 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2773                                  VEX_4V;
2774 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2775                                  VEX_4V;
2776 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2777                                  VEX_4V;
2778 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2779                                  VEX_4V;
2780 }
2781
2782 let Constraints = "$src1 = $dst" in {
2783 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2784 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2785 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2786 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2787 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2788 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2789 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2790 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2791 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2792
2793 // Intrinsic forms
2794 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2795 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2796 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2797 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2798 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2799 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2800 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2801 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2802 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2803 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2804 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2805 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2806 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2807 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2808 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2809 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2810 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2811 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2812 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2813
2814 } // Constraints = "$src1 = $dst"
2815
2816 //===---------------------------------------------------------------------===//
2817 // SSE2 - Packed Integer Logical Instructions
2818 //===---------------------------------------------------------------------===//
2819
2820 let Predicates = [HasAVX] in {
2821 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2822                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2823                                 VEX_4V;
2824 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2825                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2826                                 VEX_4V;
2827 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2828                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2829                                 VEX_4V;
2830
2831 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2832                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2833                                 VEX_4V;
2834 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2835                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2836                                 VEX_4V;
2837 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2838                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2839                                 VEX_4V;
2840
2841 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2842                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2843                                 VEX_4V;
2844 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2845                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2846                                 VEX_4V;
2847
2848 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2849 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2850 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2851
2852 let ExeDomain = SSEPackedInt in {
2853   let neverHasSideEffects = 1 in {
2854     // 128-bit logical shifts.
2855     def VPSLLDQri : PDIi8<0x73, MRM7r,
2856                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2857                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2858                       VEX_4V;
2859     def VPSRLDQri : PDIi8<0x73, MRM3r,
2860                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2861                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2862                       VEX_4V;
2863     // PSRADQri doesn't exist in SSE[1-3].
2864   }
2865   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2866                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2867                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2868                     [(set VR128:$dst,
2869                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
2870
2871   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2872                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2873                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2874                     [(set VR128:$dst, (X86andnp VR128:$src1,
2875                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
2876 }
2877 }
2878
2879 let Constraints = "$src1 = $dst" in {
2880 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2881                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2882 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2883                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2884 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2885                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2886
2887 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2888                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2889 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2890                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2891 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2892                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2893
2894 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2895                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2896 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2897                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2898
2899 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2900 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2901 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2902
2903 let ExeDomain = SSEPackedInt in {
2904   let neverHasSideEffects = 1 in {
2905     // 128-bit logical shifts.
2906     def PSLLDQri : PDIi8<0x73, MRM7r,
2907                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2908                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2909     def PSRLDQri : PDIi8<0x73, MRM3r,
2910                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2911                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2912     // PSRADQri doesn't exist in SSE[1-3].
2913   }
2914   def PANDNrr : PDI<0xDF, MRMSrcReg,
2915                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2916                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2917
2918   def PANDNrm : PDI<0xDF, MRMSrcMem,
2919                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2920                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2921 }
2922 } // Constraints = "$src1 = $dst"
2923
2924 let Predicates = [HasAVX] in {
2925   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2926             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2927   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2928             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2929   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2930             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2931   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2932             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2933   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2934             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2935
2936   // Shift up / down and insert zero's.
2937   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2938             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2939   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2940             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2941 }
2942
2943 let Predicates = [HasSSE2] in {
2944   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2945             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2946   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2947             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2948   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2949             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2950   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2951             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2952   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2953             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2954
2955   // Shift up / down and insert zero's.
2956   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2957             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2958   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2959             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2960 }
2961
2962 //===---------------------------------------------------------------------===//
2963 // SSE2 - Packed Integer Comparison Instructions
2964 //===---------------------------------------------------------------------===//
2965
2966 let Predicates = [HasAVX] in {
2967   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2968                                     0>, VEX_4V;
2969   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2970                                     0>, VEX_4V;
2971   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2972                                     0>, VEX_4V;
2973   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2974                                     0>, VEX_4V;
2975   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2976                                     0>, VEX_4V;
2977   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2978                                     0>, VEX_4V;
2979
2980   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2981             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
2982   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2983             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
2984   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2985             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
2986   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2987             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
2988   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2989             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
2990   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2991             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
2992
2993   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2994             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
2995   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2996             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
2997   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2998             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
2999   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3000             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3001   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3002             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3003   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3004             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3005 }
3006
3007 let Constraints = "$src1 = $dst" in {
3008   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
3009   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
3010   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
3011   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
3012   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
3013   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
3014 } // Constraints = "$src1 = $dst"
3015
3016 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3017           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3018 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3019           (PCMPEQBrm VR128:$src1, addr:$src2)>;
3020 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3021           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3022 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3023           (PCMPEQWrm VR128:$src1, addr:$src2)>;
3024 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3025           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3026 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3027           (PCMPEQDrm VR128:$src1, addr:$src2)>;
3028
3029 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3030           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3031 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3032           (PCMPGTBrm VR128:$src1, addr:$src2)>;
3033 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3034           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3035 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3036           (PCMPGTWrm VR128:$src1, addr:$src2)>;
3037 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3038           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3039 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3040           (PCMPGTDrm VR128:$src1, addr:$src2)>;
3041
3042 //===---------------------------------------------------------------------===//
3043 // SSE2 - Packed Integer Pack Instructions
3044 //===---------------------------------------------------------------------===//
3045
3046 let Predicates = [HasAVX] in {
3047 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3048                                   0, 0>, VEX_4V;
3049 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3050                                   0, 0>, VEX_4V;
3051 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3052                                   0, 0>, VEX_4V;
3053 }
3054
3055 let Constraints = "$src1 = $dst" in {
3056 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
3057 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
3058 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
3059 } // Constraints = "$src1 = $dst"
3060
3061 //===---------------------------------------------------------------------===//
3062 // SSE2 - Packed Integer Shuffle Instructions
3063 //===---------------------------------------------------------------------===//
3064
3065 let ExeDomain = SSEPackedInt in {
3066 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3067                          PatFrag bc_frag> {
3068 def ri : Ii8<0x70, MRMSrcReg,
3069               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3070               !strconcat(OpcodeStr,
3071                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3072               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3073                                                       (undef))))]>;
3074 def mi : Ii8<0x70, MRMSrcMem,
3075               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3076               !strconcat(OpcodeStr,
3077                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3078               [(set VR128:$dst, (vt (pshuf_frag:$src2
3079                                       (bc_frag (memopv2i64 addr:$src1)),
3080                                       (undef))))]>;
3081 }
3082 } // ExeDomain = SSEPackedInt
3083
3084 let Predicates = [HasAVX] in {
3085   let AddedComplexity = 5 in
3086   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
3087                                VEX;
3088
3089   // SSE2 with ImmT == Imm8 and XS prefix.
3090   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3091                                VEX;
3092
3093   // SSE2 with ImmT == Imm8 and XD prefix.
3094   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3095                                VEX;
3096
3097   let AddedComplexity = 5 in
3098   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3099             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3100   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3101   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3102             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3103
3104   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3105                                    (i8 imm:$imm))),
3106             (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
3107   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3108                                    (i8 imm:$imm))),
3109             (VPSHUFDmi addr:$src1, imm:$imm)>;
3110   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3111             (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
3112   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3113             (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
3114   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3115             (VPSHUFHWri VR128:$src, imm:$imm)>;
3116   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3117                                (i8 imm:$imm))),
3118             (VPSHUFHWmi addr:$src, imm:$imm)>;
3119   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3120             (VPSHUFLWri VR128:$src, imm:$imm)>;
3121   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3122                                (i8 imm:$imm))),
3123             (VPSHUFLWmi addr:$src, imm:$imm)>;
3124 }
3125
3126 let Predicates = [HasSSE2] in {
3127   let AddedComplexity = 5 in
3128   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
3129
3130   // SSE2 with ImmT == Imm8 and XS prefix.
3131   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
3132
3133   // SSE2 with ImmT == Imm8 and XD prefix.
3134   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
3135
3136   let AddedComplexity = 5 in
3137   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3138             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3139   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3140   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3141             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3142
3143   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3144                                    (i8 imm:$imm))),
3145             (PSHUFDmi addr:$src1, imm:$imm)>;
3146   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3147                                    (i8 imm:$imm))),
3148             (PSHUFDmi addr:$src1, imm:$imm)>;
3149   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3150             (PSHUFDri VR128:$src1, imm:$imm)>;
3151   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3152             (PSHUFDri VR128:$src1, imm:$imm)>;
3153   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3154             (PSHUFHWri VR128:$src, imm:$imm)>;
3155   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3156                                (i8 imm:$imm))),
3157             (PSHUFHWmi addr:$src, imm:$imm)>;
3158   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3159             (PSHUFLWri VR128:$src, imm:$imm)>;
3160   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3161                                (i8 imm:$imm))),
3162             (PSHUFLWmi addr:$src, imm:$imm)>;
3163 }
3164
3165 //===---------------------------------------------------------------------===//
3166 // SSE2 - Packed Integer Unpack Instructions
3167 //===---------------------------------------------------------------------===//
3168
3169 let ExeDomain = SSEPackedInt in {
3170 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3171                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3172   def rr : PDI<opc, MRMSrcReg,
3173       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3174       !if(Is2Addr,
3175           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3176           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3177       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
3178   def rm : PDI<opc, MRMSrcMem,
3179       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3180       !if(Is2Addr,
3181           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3182           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3183       [(set VR128:$dst, (OpNode VR128:$src1,
3184                                   (bc_frag (memopv2i64
3185                                                addr:$src2))))]>;
3186 }
3187
3188 let Predicates = [HasAVX] in {
3189   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
3190                                  bc_v16i8, 0>, VEX_4V;
3191   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
3192                                  bc_v8i16, 0>, VEX_4V;
3193   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
3194                                  bc_v4i32, 0>, VEX_4V;
3195
3196   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3197   /// knew to collapse (bitconvert VT to VT) into its operand.
3198   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3199             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3200             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3201             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3202                                                     VR128:$src2)))]>, VEX_4V;
3203   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3204             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3205             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3206             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3207                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3208
3209   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
3210                                  bc_v16i8, 0>, VEX_4V;
3211   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
3212                                  bc_v8i16, 0>, VEX_4V;
3213   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
3214                                  bc_v4i32, 0>, VEX_4V;
3215
3216   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3217   /// knew to collapse (bitconvert VT to VT) into its operand.
3218   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3219              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3220              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3221              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3222                                                      VR128:$src2)))]>, VEX_4V;
3223   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3224              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3225              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3226              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3227                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3228 }
3229
3230 let Constraints = "$src1 = $dst" in {
3231   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
3232   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
3233   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
3234
3235   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3236   /// knew to collapse (bitconvert VT to VT) into its operand.
3237   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3238                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3239                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3240                         [(set VR128:$dst,
3241                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
3242   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3243                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3244                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3245                         [(set VR128:$dst,
3246                           (v2i64 (X86Punpcklqdq VR128:$src1,
3247                                          (memopv2i64 addr:$src2))))]>;
3248
3249   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
3250   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
3251   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
3252
3253   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3254   /// knew to collapse (bitconvert VT to VT) into its operand.
3255   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3256                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3257                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3258                         [(set VR128:$dst,
3259                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
3260   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3261                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3262                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3263                         [(set VR128:$dst,
3264                           (v2i64 (X86Punpckhqdq VR128:$src1,
3265                                          (memopv2i64 addr:$src2))))]>;
3266 }
3267
3268 } // ExeDomain = SSEPackedInt
3269
3270 //===---------------------------------------------------------------------===//
3271 // SSE2 - Packed Integer Extract and Insert
3272 //===---------------------------------------------------------------------===//
3273
3274 let ExeDomain = SSEPackedInt in {
3275 multiclass sse2_pinsrw<bit Is2Addr = 1> {
3276   def rri : Ii8<0xC4, MRMSrcReg,
3277        (outs VR128:$dst), (ins VR128:$src1,
3278         GR32:$src2, i32i8imm:$src3),
3279        !if(Is2Addr,
3280            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3281            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3282        [(set VR128:$dst,
3283          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
3284   def rmi : Ii8<0xC4, MRMSrcMem,
3285                        (outs VR128:$dst), (ins VR128:$src1,
3286                         i16mem:$src2, i32i8imm:$src3),
3287        !if(Is2Addr,
3288            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3289            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3290        [(set VR128:$dst,
3291          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
3292                     imm:$src3))]>;
3293 }
3294
3295 // Extract
3296 let Predicates = [HasAVX] in
3297 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
3298                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3299                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3300                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3301                                                 imm:$src2))]>, OpSize, VEX;
3302 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
3303                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3304                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3305                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3306                                                 imm:$src2))]>;
3307
3308 // Insert
3309 let Predicates = [HasAVX] in {
3310   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
3311   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
3312        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
3313        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
3314        []>, OpSize, VEX_4V;
3315 }
3316
3317 let Constraints = "$src1 = $dst" in
3318   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
3319
3320 } // ExeDomain = SSEPackedInt
3321
3322 //===---------------------------------------------------------------------===//
3323 // SSE2 - Packed Mask Creation
3324 //===---------------------------------------------------------------------===//
3325
3326 let ExeDomain = SSEPackedInt in {
3327
3328 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3329            "pmovmskb\t{$src, $dst|$dst, $src}",
3330            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
3331 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
3332            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
3333 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3334            "pmovmskb\t{$src, $dst|$dst, $src}",
3335            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
3336
3337 } // ExeDomain = SSEPackedInt
3338
3339 //===---------------------------------------------------------------------===//
3340 // SSE2 - Conditional Store
3341 //===---------------------------------------------------------------------===//
3342
3343 let ExeDomain = SSEPackedInt in {
3344
3345 let Uses = [EDI] in
3346 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
3347            (ins VR128:$src, VR128:$mask),
3348            "maskmovdqu\t{$mask, $src|$src, $mask}",
3349            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
3350 let Uses = [RDI] in
3351 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
3352            (ins VR128:$src, VR128:$mask),
3353            "maskmovdqu\t{$mask, $src|$src, $mask}",
3354            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
3355
3356 let Uses = [EDI] in
3357 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3358            "maskmovdqu\t{$mask, $src|$src, $mask}",
3359            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
3360 let Uses = [RDI] in
3361 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3362            "maskmovdqu\t{$mask, $src|$src, $mask}",
3363            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
3364
3365 } // ExeDomain = SSEPackedInt
3366
3367 //===---------------------------------------------------------------------===//
3368 // SSE2 - Move Doubleword
3369 //===---------------------------------------------------------------------===//
3370
3371 //===---------------------------------------------------------------------===//
3372 // Move Int Doubleword to Packed Double Int
3373 //
3374 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3375                       "movd\t{$src, $dst|$dst, $src}",
3376                       [(set VR128:$dst,
3377                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
3378 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3379                       "movd\t{$src, $dst|$dst, $src}",
3380                       [(set VR128:$dst,
3381                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
3382                       VEX;
3383 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3384                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3385                         [(set VR128:$dst,
3386                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
3387 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3388                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3389                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
3390
3391 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3392                       "movd\t{$src, $dst|$dst, $src}",
3393                       [(set VR128:$dst,
3394                         (v4i32 (scalar_to_vector GR32:$src)))]>;
3395 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3396                       "movd\t{$src, $dst|$dst, $src}",
3397                       [(set VR128:$dst,
3398                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
3399 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3400                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3401                         [(set VR128:$dst,
3402                           (v2i64 (scalar_to_vector GR64:$src)))]>;
3403 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3404                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3405                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
3406
3407 //===---------------------------------------------------------------------===//
3408 // Move Int Doubleword to Single Scalar
3409 //
3410 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3411                       "movd\t{$src, $dst|$dst, $src}",
3412                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3413
3414 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3415                       "movd\t{$src, $dst|$dst, $src}",
3416                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3417                       VEX;
3418 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3419                       "movd\t{$src, $dst|$dst, $src}",
3420                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3421
3422 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3423                       "movd\t{$src, $dst|$dst, $src}",
3424                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3425
3426 //===---------------------------------------------------------------------===//
3427 // Move Packed Doubleword Int to Packed Double Int
3428 //
3429 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3430                        "movd\t{$src, $dst|$dst, $src}",
3431                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3432                                         (iPTR 0)))]>, VEX;
3433 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3434                        (ins i32mem:$dst, VR128:$src),
3435                        "movd\t{$src, $dst|$dst, $src}",
3436                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3437                                      (iPTR 0))), addr:$dst)]>, VEX;
3438 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3439                        "movd\t{$src, $dst|$dst, $src}",
3440                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3441                                         (iPTR 0)))]>;
3442 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3443                        "movd\t{$src, $dst|$dst, $src}",
3444                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3445                                      (iPTR 0))), addr:$dst)]>;
3446
3447 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3448                          "mov{d|q}\t{$src, $dst|$dst, $src}",
3449                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
3450                                            (iPTR 0)))]>;
3451 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
3452                        "movq\t{$src, $dst|$dst, $src}",
3453                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
3454
3455 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
3456                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3457                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
3458 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
3459                         "movq\t{$src, $dst|$dst, $src}",
3460                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
3461
3462 //===---------------------------------------------------------------------===//
3463 // Move Scalar Single to Double Int
3464 //
3465 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3466                       "movd\t{$src, $dst|$dst, $src}",
3467                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3468 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3469                       "movd\t{$src, $dst|$dst, $src}",
3470                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3471 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3472                       "movd\t{$src, $dst|$dst, $src}",
3473                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3474 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3475                       "movd\t{$src, $dst|$dst, $src}",
3476                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3477
3478 //===---------------------------------------------------------------------===//
3479 // Patterns and instructions to describe movd/movq to XMM register zero-extends
3480 //
3481 let AddedComplexity = 15 in {
3482 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3483                        "movd\t{$src, $dst|$dst, $src}",
3484                        [(set VR128:$dst, (v4i32 (X86vzmovl
3485                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3486                                       VEX;
3487 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3488                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3489                        [(set VR128:$dst, (v2i64 (X86vzmovl
3490                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3491                                       VEX, VEX_W;
3492 }
3493 let AddedComplexity = 15 in {
3494 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3495                        "movd\t{$src, $dst|$dst, $src}",
3496                        [(set VR128:$dst, (v4i32 (X86vzmovl
3497                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3498 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3499                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3500                        [(set VR128:$dst, (v2i64 (X86vzmovl
3501                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3502 }
3503
3504 let AddedComplexity = 20 in {
3505 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3506                        "movd\t{$src, $dst|$dst, $src}",
3507                        [(set VR128:$dst,
3508                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3509                                                    (loadi32 addr:$src))))))]>,
3510                                                    VEX;
3511 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3512                        "movd\t{$src, $dst|$dst, $src}",
3513                        [(set VR128:$dst,
3514                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3515                                                    (loadi32 addr:$src))))))]>;
3516
3517 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3518             (MOVZDI2PDIrm addr:$src)>;
3519 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3520             (MOVZDI2PDIrm addr:$src)>;
3521 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3522             (MOVZDI2PDIrm addr:$src)>;
3523 }
3524
3525 // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3526 // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3527 def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3528                               (v4i32 (scalar_to_vector GR32:$src)), (i32 0)))),
3529           (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
3530 def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3531                               (v2i64 (scalar_to_vector GR64:$src)), (i32 0)))),
3532           (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
3533
3534 // These are the correct encodings of the instructions so that we know how to
3535 // read correct assembly, even though we continue to emit the wrong ones for
3536 // compatibility with Darwin's buggy assembler.
3537 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3538                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
3539 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3540                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
3541 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3542                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
3543 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3544                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
3545 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3546                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3547 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3548                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3549
3550 //===---------------------------------------------------------------------===//
3551 // SSE2 - Move Quadword
3552 //===---------------------------------------------------------------------===//
3553
3554 //===---------------------------------------------------------------------===//
3555 // Move Quadword Int to Packed Quadword Int
3556 //
3557 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3558                     "vmovq\t{$src, $dst|$dst, $src}",
3559                     [(set VR128:$dst,
3560                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3561                     VEX, Requires<[HasAVX]>;
3562 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3563                     "movq\t{$src, $dst|$dst, $src}",
3564                     [(set VR128:$dst,
3565                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3566                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3567
3568 //===---------------------------------------------------------------------===//
3569 // Move Packed Quadword Int to Quadword Int
3570 //
3571 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3572                       "movq\t{$src, $dst|$dst, $src}",
3573                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3574                                     (iPTR 0))), addr:$dst)]>, VEX;
3575 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3576                       "movq\t{$src, $dst|$dst, $src}",
3577                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3578                                     (iPTR 0))), addr:$dst)]>;
3579
3580 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3581           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3582
3583 //===---------------------------------------------------------------------===//
3584 // Store / copy lower 64-bits of a XMM register.
3585 //
3586 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3587                      "movq\t{$src, $dst|$dst, $src}",
3588                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3589 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3590                      "movq\t{$src, $dst|$dst, $src}",
3591                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3592
3593 let AddedComplexity = 20 in
3594 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3595                      "vmovq\t{$src, $dst|$dst, $src}",
3596                      [(set VR128:$dst,
3597                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3598                                                  (loadi64 addr:$src))))))]>,
3599                      XS, VEX, Requires<[HasAVX]>;
3600
3601 let AddedComplexity = 20 in {
3602 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3603                      "movq\t{$src, $dst|$dst, $src}",
3604                      [(set VR128:$dst,
3605                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3606                                                  (loadi64 addr:$src))))))]>,
3607                      XS, Requires<[HasSSE2]>;
3608
3609 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3610             (MOVZQI2PQIrm addr:$src)>;
3611 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3612             (MOVZQI2PQIrm addr:$src)>;
3613 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3614 }
3615
3616 //===---------------------------------------------------------------------===//
3617 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3618 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3619 //
3620 let AddedComplexity = 15 in
3621 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3622                         "vmovq\t{$src, $dst|$dst, $src}",
3623                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3624                       XS, VEX, Requires<[HasAVX]>;
3625 let AddedComplexity = 15 in
3626 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3627                         "movq\t{$src, $dst|$dst, $src}",
3628                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3629                       XS, Requires<[HasSSE2]>;
3630
3631 let AddedComplexity = 20 in
3632 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3633                         "vmovq\t{$src, $dst|$dst, $src}",
3634                     [(set VR128:$dst, (v2i64 (X86vzmovl
3635                                              (loadv2i64 addr:$src))))]>,
3636                       XS, VEX, Requires<[HasAVX]>;
3637 let AddedComplexity = 20 in {
3638 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3639                         "movq\t{$src, $dst|$dst, $src}",
3640                     [(set VR128:$dst, (v2i64 (X86vzmovl
3641                                              (loadv2i64 addr:$src))))]>,
3642                       XS, Requires<[HasSSE2]>;
3643
3644 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3645             (MOVZPQILo2PQIrm addr:$src)>;
3646 }
3647
3648 // Instructions to match in the assembler
3649 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3650                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3651 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3652                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3653 // Recognize "movd" with GR64 destination, but encode as a "movq"
3654 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3655                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3656
3657 // Instructions for the disassembler
3658 // xr = XMM register
3659 // xm = mem64
3660
3661 let Predicates = [HasAVX] in
3662 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3663                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3664 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3665                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3666
3667 //===---------------------------------------------------------------------===//
3668 // SSE2 - Misc Instructions
3669 //===---------------------------------------------------------------------===//
3670
3671 // Flush cache
3672 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3673                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3674               TB, Requires<[HasSSE2]>;
3675
3676 // Load, store, and memory fence
3677 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3678                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3679 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3680                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3681 def : Pat<(X86LFence), (LFENCE)>;
3682 def : Pat<(X86MFence), (MFENCE)>;
3683
3684
3685 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3686 // was introduced with SSE2, it's backward compatible.
3687 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3688
3689 // Alias instructions that map zero vector to pxor / xorp* for sse.
3690 // We set canFoldAsLoad because this can be converted to a constant-pool
3691 // load of an all-ones value if folding it would be beneficial.
3692 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
3693 // JIT implementation, it does not expand the instructions below like
3694 // X86MCInstLower does.
3695 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3696     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3697   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3698                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3699 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3700     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
3701   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3702                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
3703
3704 //===---------------------------------------------------------------------===//
3705 // SSE3 - Conversion Instructions
3706 //===---------------------------------------------------------------------===//
3707
3708 // Convert Packed Double FP to Packed DW Integers
3709 let Predicates = [HasAVX] in {
3710 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3711 // register, but the same isn't true when using memory operands instead.
3712 // Provide other assembly rr and rm forms to address this explicitly.
3713 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3714                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3715 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3716                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3717
3718 // XMM only
3719 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3720                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3721 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3722                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3723
3724 // YMM only
3725 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3726                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3727 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3728                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3729 }
3730
3731 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3732                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3733 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3734                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3735
3736 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
3737           (VCVTPD2DQYrr VR256:$src)>;
3738 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
3739           (VCVTPD2DQYrm addr:$src)>;
3740
3741 // Convert Packed DW Integers to Packed Double FP
3742 let Predicates = [HasAVX] in {
3743 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3744                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3745 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3746                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3747 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3748                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3749 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3750                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3751 }
3752
3753 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3754                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3755 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3756                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3757
3758 // AVX 256-bit register conversion intrinsics
3759 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3760            (VCVTDQ2PDYrr VR128:$src)>;
3761 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3762            (VCVTDQ2PDYrm addr:$src)>;
3763
3764 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3765           (VCVTPD2DQYrr VR256:$src)>;
3766 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3767           (VCVTPD2DQYrm addr:$src)>;
3768
3769 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
3770           (VCVTDQ2PDYrr VR128:$src)>;
3771 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
3772           (VCVTDQ2PDYrm addr:$src)>;
3773
3774 //===---------------------------------------------------------------------===//
3775 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
3776 //===---------------------------------------------------------------------===//
3777 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3778                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3779                               X86MemOperand x86memop> {
3780 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3781                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3782                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
3783 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3784                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3785                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
3786 }
3787
3788 let Predicates = [HasAVX] in {
3789   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3790                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3791   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3792                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3793   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3794                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3795   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3796                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3797 }
3798 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
3799                                    memopv4f32, f128mem>;
3800 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
3801                                    memopv4f32, f128mem>;
3802
3803 let Predicates = [HasSSE3] in {
3804   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3805             (MOVSHDUPrr VR128:$src)>;
3806   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3807             (MOVSHDUPrm addr:$src)>;
3808   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3809             (MOVSLDUPrr VR128:$src)>;
3810   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3811             (MOVSLDUPrm addr:$src)>;
3812 }
3813
3814 let Predicates = [HasAVX] in {
3815   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3816             (VMOVSHDUPrr VR128:$src)>;
3817   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3818             (VMOVSHDUPrm addr:$src)>;
3819   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3820             (VMOVSLDUPrr VR128:$src)>;
3821   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3822             (VMOVSLDUPrm addr:$src)>;
3823   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
3824             (VMOVSHDUPYrr VR256:$src)>;
3825   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
3826             (VMOVSHDUPYrm addr:$src)>;
3827   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
3828             (VMOVSLDUPYrr VR256:$src)>;
3829   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
3830             (VMOVSLDUPYrm addr:$src)>;
3831 }
3832
3833 //===---------------------------------------------------------------------===//
3834 // SSE3 - Replicate Double FP - MOVDDUP
3835 //===---------------------------------------------------------------------===//
3836
3837 multiclass sse3_replicate_dfp<string OpcodeStr> {
3838 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3839                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3840                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3841 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3842                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3843                     [(set VR128:$dst,
3844                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3845                                       (undef))))]>;
3846 }
3847
3848 // FIXME: Merge with above classe when there're patterns for the ymm version
3849 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3850 let Predicates = [HasAVX] in {
3851   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3852                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3853                       []>;
3854   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3855                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3856                       []>;
3857   }
3858 }
3859
3860 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3861 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3862 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3863
3864 let Predicates = [HasSSE3] in {
3865   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3866                    (undef)),
3867             (MOVDDUPrm addr:$src)>;
3868   let AddedComplexity = 5 in {
3869   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
3870   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3871             (MOVDDUPrm addr:$src)>;
3872   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
3873   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3874             (MOVDDUPrm addr:$src)>;
3875   }
3876   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
3877             (MOVDDUPrm addr:$src)>;
3878   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
3879             (MOVDDUPrm addr:$src)>;
3880   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
3881             (MOVDDUPrm addr:$src)>;
3882   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
3883             (MOVDDUPrm addr:$src)>;
3884   def : Pat<(X86Movddup (bc_v2f64
3885                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
3886             (MOVDDUPrm addr:$src)>;
3887 }
3888
3889 let Predicates = [HasAVX] in {
3890   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3891                    (undef)),
3892             (VMOVDDUPrm addr:$src)>;
3893   let AddedComplexity = 5 in {
3894   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
3895   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3896             (VMOVDDUPrm addr:$src)>;
3897   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
3898   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3899             (VMOVDDUPrm addr:$src)>;
3900   }
3901   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
3902             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
3903   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
3904             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
3905   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
3906             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
3907   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
3908             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
3909   def : Pat<(X86Movddup (bc_v2f64
3910                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
3911             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
3912 }
3913
3914 //===---------------------------------------------------------------------===//
3915 // SSE3 - Move Unaligned Integer
3916 //===---------------------------------------------------------------------===//
3917
3918 let Predicates = [HasAVX] in {
3919   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3920                    "vlddqu\t{$src, $dst|$dst, $src}",
3921                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3922   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3923                    "vlddqu\t{$src, $dst|$dst, $src}",
3924                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3925 }
3926 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3927                    "lddqu\t{$src, $dst|$dst, $src}",
3928                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3929
3930 //===---------------------------------------------------------------------===//
3931 // SSE3 - Arithmetic
3932 //===---------------------------------------------------------------------===//
3933
3934 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3935                        X86MemOperand x86memop, bit Is2Addr = 1> {
3936   def rr : I<0xD0, MRMSrcReg,
3937        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3938        !if(Is2Addr,
3939            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3940            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3941        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3942   def rm : I<0xD0, MRMSrcMem,
3943        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3944        !if(Is2Addr,
3945            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3946            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3947        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3948 }
3949
3950 let Predicates = [HasAVX],
3951   ExeDomain = SSEPackedDouble in {
3952   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3953                                f128mem, 0>, TB, XD, VEX_4V;
3954   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3955                                f128mem, 0>, TB, OpSize, VEX_4V;
3956   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3957                                f256mem, 0>, TB, XD, VEX_4V;
3958   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3959                                f256mem, 0>, TB, OpSize, VEX_4V;
3960 }
3961 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3962     ExeDomain = SSEPackedDouble in {
3963   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3964                               f128mem>, TB, XD;
3965   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3966                               f128mem>, TB, OpSize;
3967 }
3968
3969 //===---------------------------------------------------------------------===//
3970 // SSE3 Instructions
3971 //===---------------------------------------------------------------------===//
3972
3973 // Horizontal ops
3974 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3975                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3976   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3977        !if(Is2Addr,
3978          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3979          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3980       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3981
3982   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3983        !if(Is2Addr,
3984          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3985          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3986       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3987 }
3988 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3989                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3990   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3991        !if(Is2Addr,
3992          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3993          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3994       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3995
3996   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3997        !if(Is2Addr,
3998          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3999          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4000       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4001 }
4002
4003 let Predicates = [HasAVX] in {
4004   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4005                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
4006   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4007                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
4008   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4009                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
4010   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4011                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
4012   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4013                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
4014   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4015                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
4016   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4017                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
4018   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4019                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
4020 }
4021
4022 let Constraints = "$src1 = $dst" in {
4023   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
4024                         int_x86_sse3_hadd_ps>;
4025   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
4026                        int_x86_sse3_hadd_pd>;
4027   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
4028                         int_x86_sse3_hsub_ps>;
4029   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
4030                        int_x86_sse3_hsub_pd>;
4031 }
4032
4033 //===---------------------------------------------------------------------===//
4034 // SSSE3 - Packed Absolute Instructions
4035 //===---------------------------------------------------------------------===//
4036
4037
4038 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4039 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4040                             PatFrag mem_frag128, Intrinsic IntId128> {
4041   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4042                     (ins VR128:$src),
4043                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4044                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4045                     OpSize;
4046
4047   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4048                     (ins i128mem:$src),
4049                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4050                     [(set VR128:$dst,
4051                       (IntId128
4052                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
4053 }
4054
4055 let Predicates = [HasAVX] in {
4056   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
4057                                   int_x86_ssse3_pabs_b_128>, VEX;
4058   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
4059                                   int_x86_ssse3_pabs_w_128>, VEX;
4060   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
4061                                   int_x86_ssse3_pabs_d_128>, VEX;
4062 }
4063
4064 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
4065                               int_x86_ssse3_pabs_b_128>;
4066 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
4067                               int_x86_ssse3_pabs_w_128>;
4068 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
4069                               int_x86_ssse3_pabs_d_128>;
4070
4071 //===---------------------------------------------------------------------===//
4072 // SSSE3 - Packed Binary Operator Instructions
4073 //===---------------------------------------------------------------------===//
4074
4075 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4076 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4077                              PatFrag mem_frag128, Intrinsic IntId128,
4078                              bit Is2Addr = 1> {
4079   let isCommutable = 1 in
4080   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4081        (ins VR128:$src1, VR128:$src2),
4082        !if(Is2Addr,
4083          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4084          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4085        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4086        OpSize;
4087   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4088        (ins VR128:$src1, i128mem:$src2),
4089        !if(Is2Addr,
4090          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4091          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4092        [(set VR128:$dst,
4093          (IntId128 VR128:$src1,
4094           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4095 }
4096
4097 let Predicates = [HasAVX] in {
4098 let isCommutable = 0 in {
4099   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
4100                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
4101   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
4102                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
4103   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
4104                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
4105   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
4106                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
4107   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
4108                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
4109   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
4110                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
4111   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
4112                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
4113   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
4114                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
4115   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
4116                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
4117   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
4118                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
4119   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
4120                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
4121 }
4122 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
4123                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
4124 }
4125
4126 // None of these have i8 immediate fields.
4127 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
4128 let isCommutable = 0 in {
4129   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
4130                                      int_x86_ssse3_phadd_w_128>;
4131   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
4132                                      int_x86_ssse3_phadd_d_128>;
4133   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
4134                                      int_x86_ssse3_phadd_sw_128>;
4135   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
4136                                      int_x86_ssse3_phsub_w_128>;
4137   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
4138                                      int_x86_ssse3_phsub_d_128>;
4139   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
4140                                      int_x86_ssse3_phsub_sw_128>;
4141   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
4142                                      int_x86_ssse3_pmadd_ub_sw_128>;
4143   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
4144                                      int_x86_ssse3_pshuf_b_128>;
4145   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
4146                                      int_x86_ssse3_psign_b_128>;
4147   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
4148                                      int_x86_ssse3_psign_w_128>;
4149   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
4150                                        int_x86_ssse3_psign_d_128>;
4151 }
4152 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
4153                                      int_x86_ssse3_pmul_hr_sw_128>;
4154 }
4155
4156 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
4157           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
4158 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
4159           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
4160
4161 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
4162           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4163 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
4164           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4165 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
4166           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4167
4168 //===---------------------------------------------------------------------===//
4169 // SSSE3 - Packed Align Instruction Patterns
4170 //===---------------------------------------------------------------------===//
4171
4172 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
4173   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
4174       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4175       !if(Is2Addr,
4176         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4177         !strconcat(asm,
4178                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4179       []>, OpSize;
4180   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
4181       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4182       !if(Is2Addr,
4183         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4184         !strconcat(asm,
4185                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4186       []>, OpSize;
4187 }
4188
4189 let Predicates = [HasAVX] in
4190   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
4191 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
4192   defm PALIGN : ssse3_palign<"palignr">;
4193
4194 let Predicates = [HasSSSE3] in {
4195 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4196           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4197 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4198           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4199 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4200           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4201 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4202           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4203 }
4204
4205 let Predicates = [HasAVX] in {
4206 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4207           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4208 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4209           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4210 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4211           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4212 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4213           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4214 }
4215
4216 //===---------------------------------------------------------------------===//
4217 // SSSE3 Misc Instructions
4218 //===---------------------------------------------------------------------===//
4219
4220 // Thread synchronization
4221 let usesCustomInserter = 1 in {
4222 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
4223                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
4224 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
4225                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
4226 }
4227
4228 let Uses = [EAX, ECX, EDX] in
4229 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
4230                  Requires<[HasSSE3]>;
4231 let Uses = [ECX, EAX] in
4232 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
4233                 Requires<[HasSSE3]>;
4234
4235 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
4236 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
4237
4238 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
4239       Requires<[In32BitMode]>;
4240 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
4241       Requires<[In64BitMode]>;
4242
4243 //===---------------------------------------------------------------------===//
4244 // Non-Instruction Patterns
4245 //===---------------------------------------------------------------------===//
4246
4247 // extload f32 -> f64.  This matches load+fextend because we have a hack in
4248 // the isel (PreprocessForFPConvert) that can introduce loads after dag
4249 // combine.
4250 // Since these loads aren't folded into the fextend, we have to match it
4251 // explicitly here.
4252 let Predicates = [HasSSE2] in
4253  def : Pat<(fextend (loadf32 addr:$src)),
4254            (CVTSS2SDrm addr:$src)>;
4255
4256 // Bitcasts between 128-bit vector types. Return the original type since
4257 // no instruction is needed for the conversion
4258 let Predicates = [HasXMMInt] in {
4259   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
4260   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
4261   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
4262   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
4263   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
4264   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
4265   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
4266   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
4267   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
4268   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
4269   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
4270   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
4271   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
4272   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
4273   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
4274   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
4275   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
4276   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
4277   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
4278   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
4279   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
4280   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
4281   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
4282   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
4283   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
4284   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
4285   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
4286   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
4287   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
4288   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
4289 }
4290
4291 // Bitcasts between 256-bit vector types. Return the original type since
4292 // no instruction is needed for the conversion
4293 let Predicates = [HasAVX] in {
4294   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
4295   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
4296   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
4297   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
4298   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
4299   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
4300   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
4301   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
4302   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
4303   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
4304   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
4305   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
4306   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
4307   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
4308   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
4309   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
4310   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
4311   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
4312   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
4313   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
4314   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
4315   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
4316   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
4317   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
4318   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
4319   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
4320   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
4321   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
4322   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
4323   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
4324 }
4325
4326 // Move scalar to XMM zero-extended
4327 // movd to XMM register zero-extends
4328 let AddedComplexity = 15 in {
4329 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
4330 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
4331           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
4332 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
4333           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
4334 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
4335           (MOVSSrr (v4f32 (V_SET0PS)),
4336                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
4337 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
4338           (MOVSSrr (v4i32 (V_SET0PI)),
4339                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
4340 }
4341
4342 // Splat v2f64 / v2i64
4343 let AddedComplexity = 10 in {
4344 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4345           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4346 }
4347
4348 let AddedComplexity = 20 in {
4349 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
4350 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
4351           (MOVLPSrm VR128:$src1, addr:$src2)>;
4352 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
4353           (MOVLPDrm VR128:$src1, addr:$src2)>;
4354 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
4355           (MOVLPSrm VR128:$src1, addr:$src2)>;
4356 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
4357           (MOVLPDrm VR128:$src1, addr:$src2)>;
4358 }
4359
4360 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
4361 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4362           (MOVLPSmr addr:$src1, VR128:$src2)>;
4363 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4364           (MOVLPDmr addr:$src1, VR128:$src2)>;
4365 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
4366                  addr:$src1),
4367           (MOVLPSmr addr:$src1, VR128:$src2)>;
4368 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4369           (MOVLPDmr addr:$src1, VR128:$src2)>;
4370
4371 let AddedComplexity = 15 in {
4372 // Setting the lowest element in the vector.
4373 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
4374           (MOVSSrr (v4i32 VR128:$src1),
4375                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
4376 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
4377           (MOVSDrr (v2i64 VR128:$src1),
4378                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
4379
4380 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
4381 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
4382           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
4383       Requires<[HasSSE2]>;
4384 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
4385           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
4386       Requires<[HasSSE2]>;
4387 }
4388
4389 // Set lowest element and zero upper elements.
4390 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4391           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
4392
4393 // Use movaps / movups for SSE integer load / store (one byte shorter).
4394 // The instructions selected below are then converted to MOVDQA/MOVDQU
4395 // during the SSE domain pass.
4396 let Predicates = [HasSSE1] in {
4397   def : Pat<(alignedloadv4i32 addr:$src),
4398             (MOVAPSrm addr:$src)>;
4399   def : Pat<(loadv4i32 addr:$src),
4400             (MOVUPSrm addr:$src)>;
4401   def : Pat<(alignedloadv2i64 addr:$src),
4402             (MOVAPSrm addr:$src)>;
4403   def : Pat<(loadv2i64 addr:$src),
4404             (MOVUPSrm addr:$src)>;
4405
4406   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4407             (MOVAPSmr addr:$dst, VR128:$src)>;
4408   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4409             (MOVAPSmr addr:$dst, VR128:$src)>;
4410   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4411             (MOVAPSmr addr:$dst, VR128:$src)>;
4412   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4413             (MOVAPSmr addr:$dst, VR128:$src)>;
4414   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4415             (MOVUPSmr addr:$dst, VR128:$src)>;
4416   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4417             (MOVUPSmr addr:$dst, VR128:$src)>;
4418   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4419             (MOVUPSmr addr:$dst, VR128:$src)>;
4420   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4421             (MOVUPSmr addr:$dst, VR128:$src)>;
4422 }
4423
4424 // Use vmovaps/vmovups for AVX integer load/store.
4425 let Predicates = [HasAVX] in {
4426   // 128-bit load/store
4427   def : Pat<(alignedloadv4i32 addr:$src),
4428             (VMOVAPSrm addr:$src)>;
4429   def : Pat<(loadv4i32 addr:$src),
4430             (VMOVUPSrm addr:$src)>;
4431   def : Pat<(alignedloadv2i64 addr:$src),
4432             (VMOVAPSrm addr:$src)>;
4433   def : Pat<(loadv2i64 addr:$src),
4434             (VMOVUPSrm addr:$src)>;
4435
4436   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4437             (VMOVAPSmr addr:$dst, VR128:$src)>;
4438   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4439             (VMOVAPSmr addr:$dst, VR128:$src)>;
4440   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4441             (VMOVAPSmr addr:$dst, VR128:$src)>;
4442   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4443             (VMOVAPSmr addr:$dst, VR128:$src)>;
4444   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4445             (VMOVUPSmr addr:$dst, VR128:$src)>;
4446   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4447             (VMOVUPSmr addr:$dst, VR128:$src)>;
4448   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4449             (VMOVUPSmr addr:$dst, VR128:$src)>;
4450   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4451             (VMOVUPSmr addr:$dst, VR128:$src)>;
4452
4453   // 256-bit load/store
4454   def : Pat<(alignedloadv4i64 addr:$src),
4455             (VMOVAPSYrm addr:$src)>;
4456   def : Pat<(loadv4i64 addr:$src),
4457             (VMOVUPSYrm addr:$src)>;
4458   def : Pat<(alignedloadv8i32 addr:$src),
4459             (VMOVAPSYrm addr:$src)>;
4460   def : Pat<(loadv8i32 addr:$src),
4461             (VMOVUPSYrm addr:$src)>;
4462   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
4463             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4464   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
4465             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4466   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
4467             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4468   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
4469             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4470   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
4471             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4472   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
4473             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4474   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
4475             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4476   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
4477             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4478 }
4479
4480 //===----------------------------------------------------------------------===//
4481 // SSE4.1 - Packed Move with Sign/Zero Extend
4482 //===----------------------------------------------------------------------===//
4483
4484 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4485   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4486                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4487                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4488
4489   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4490                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4491        [(set VR128:$dst,
4492          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4493        OpSize;
4494 }
4495
4496 let Predicates = [HasAVX] in {
4497 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4498                                      VEX;
4499 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4500                                      VEX;
4501 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4502                                      VEX;
4503 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4504                                      VEX;
4505 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4506                                      VEX;
4507 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4508                                      VEX;
4509 }
4510
4511 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4512 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4513 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4514 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4515 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4516 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4517
4518 // Common patterns involving scalar load.
4519 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4520           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4521 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4522           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4523
4524 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4525           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4526 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4527           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4528
4529 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4530           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4531 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4532           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4533
4534 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4535           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4536 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4537           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4538
4539 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4540           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4541 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4542           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4543
4544 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4545           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4546 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4547           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4548
4549
4550 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4551   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4552                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4553                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4554
4555   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4556                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4557        [(set VR128:$dst,
4558          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4559           OpSize;
4560 }
4561
4562 let Predicates = [HasAVX] in {
4563 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4564                                      VEX;
4565 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4566                                      VEX;
4567 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4568                                      VEX;
4569 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4570                                      VEX;
4571 }
4572
4573 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4574 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4575 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4576 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4577
4578 // Common patterns involving scalar load
4579 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4580           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4581 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4582           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4583
4584 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4585           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4586 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4587           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4588
4589
4590 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4591   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4592                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4593                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4594
4595   // Expecting a i16 load any extended to i32 value.
4596   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4597                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4598                  [(set VR128:$dst, (IntId (bitconvert
4599                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4600                  OpSize;
4601 }
4602
4603 let Predicates = [HasAVX] in {
4604 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4605                                      VEX;
4606 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4607                                      VEX;
4608 }
4609 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4610 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4611
4612 // Common patterns involving scalar load
4613 def : Pat<(int_x86_sse41_pmovsxbq
4614             (bitconvert (v4i32 (X86vzmovl
4615                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4616           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4617
4618 def : Pat<(int_x86_sse41_pmovzxbq
4619             (bitconvert (v4i32 (X86vzmovl
4620                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4621           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4622
4623 //===----------------------------------------------------------------------===//
4624 // SSE4.1 - Extract Instructions
4625 //===----------------------------------------------------------------------===//
4626
4627 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4628 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4629   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4630                  (ins VR128:$src1, i32i8imm:$src2),
4631                  !strconcat(OpcodeStr,
4632                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4633                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4634                  OpSize;
4635   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4636                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4637                  !strconcat(OpcodeStr,
4638                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4639                  []>, OpSize;
4640 // FIXME:
4641 // There's an AssertZext in the way of writing the store pattern
4642 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4643 }
4644
4645 let Predicates = [HasAVX] in {
4646   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4647   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4648          (ins VR128:$src1, i32i8imm:$src2),
4649          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4650 }
4651
4652 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4653
4654
4655 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4656 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4657   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4658                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4659                  !strconcat(OpcodeStr,
4660                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4661                  []>, OpSize;
4662 // FIXME:
4663 // There's an AssertZext in the way of writing the store pattern
4664 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4665 }
4666
4667 let Predicates = [HasAVX] in
4668   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4669
4670 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4671
4672
4673 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4674 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4675   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4676                  (ins VR128:$src1, i32i8imm:$src2),
4677                  !strconcat(OpcodeStr,
4678                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4679                  [(set GR32:$dst,
4680                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4681   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4682                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4683                  !strconcat(OpcodeStr,
4684                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4685                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4686                           addr:$dst)]>, OpSize;
4687 }
4688
4689 let Predicates = [HasAVX] in
4690   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4691
4692 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4693
4694 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4695 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4696   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4697                  (ins VR128:$src1, i32i8imm:$src2),
4698                  !strconcat(OpcodeStr,
4699                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4700                  [(set GR64:$dst,
4701                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4702   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4703                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4704                  !strconcat(OpcodeStr,
4705                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4706                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4707                           addr:$dst)]>, OpSize, REX_W;
4708 }
4709
4710 let Predicates = [HasAVX] in
4711   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4712
4713 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4714
4715 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4716 /// destination
4717 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4718   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4719                  (ins VR128:$src1, i32i8imm:$src2),
4720                  !strconcat(OpcodeStr,
4721                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4722                  [(set GR32:$dst,
4723                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4724            OpSize;
4725   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4726                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4727                  !strconcat(OpcodeStr,
4728                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4729                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4730                           addr:$dst)]>, OpSize;
4731 }
4732
4733 let Predicates = [HasAVX] in {
4734   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4735   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4736                   (ins VR128:$src1, i32i8imm:$src2),
4737                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4738                   []>, OpSize, VEX;
4739 }
4740 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4741
4742 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4743 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4744                                               imm:$src2))),
4745                  addr:$dst),
4746           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4747          Requires<[HasSSE41]>;
4748
4749 //===----------------------------------------------------------------------===//
4750 // SSE4.1 - Insert Instructions
4751 //===----------------------------------------------------------------------===//
4752
4753 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4754   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4755       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4756       !if(Is2Addr,
4757         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4758         !strconcat(asm,
4759                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4760       [(set VR128:$dst,
4761         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4762   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4763       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4764       !if(Is2Addr,
4765         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4766         !strconcat(asm,
4767                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4768       [(set VR128:$dst,
4769         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4770                    imm:$src3))]>, OpSize;
4771 }
4772
4773 let Predicates = [HasAVX] in
4774   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4775 let Constraints = "$src1 = $dst" in
4776   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4777
4778 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4779   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4780       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4781       !if(Is2Addr,
4782         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4783         !strconcat(asm,
4784                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4785       [(set VR128:$dst,
4786         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4787       OpSize;
4788   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4789       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4790       !if(Is2Addr,
4791         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4792         !strconcat(asm,
4793                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4794       [(set VR128:$dst,
4795         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4796                           imm:$src3)))]>, OpSize;
4797 }
4798
4799 let Predicates = [HasAVX] in
4800   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4801 let Constraints = "$src1 = $dst" in
4802   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4803
4804 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4805   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4806       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4807       !if(Is2Addr,
4808         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4809         !strconcat(asm,
4810                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4811       [(set VR128:$dst,
4812         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4813       OpSize;
4814   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4815       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4816       !if(Is2Addr,
4817         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4818         !strconcat(asm,
4819                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4820       [(set VR128:$dst,
4821         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4822                           imm:$src3)))]>, OpSize;
4823 }
4824
4825 let Predicates = [HasAVX] in
4826   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4827 let Constraints = "$src1 = $dst" in
4828   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4829
4830 // insertps has a few different modes, there's the first two here below which
4831 // are optimized inserts that won't zero arbitrary elements in the destination
4832 // vector. The next one matches the intrinsic and could zero arbitrary elements
4833 // in the target vector.
4834 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4835   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4836       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
4837       !if(Is2Addr,
4838         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4839         !strconcat(asm,
4840                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4841       [(set VR128:$dst,
4842         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4843       OpSize;
4844   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4845       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
4846       !if(Is2Addr,
4847         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4848         !strconcat(asm,
4849                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4850       [(set VR128:$dst,
4851         (X86insrtps VR128:$src1,
4852                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4853                     imm:$src3))]>, OpSize;
4854 }
4855
4856 let Constraints = "$src1 = $dst" in
4857   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4858 let Predicates = [HasAVX] in
4859   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4860
4861 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4862           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4863           Requires<[HasAVX]>;
4864 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4865           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4866           Requires<[HasSSE41]>;
4867
4868 //===----------------------------------------------------------------------===//
4869 // SSE4.1 - Round Instructions
4870 //===----------------------------------------------------------------------===//
4871
4872 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4873                             X86MemOperand x86memop, RegisterClass RC,
4874                             PatFrag mem_frag32, PatFrag mem_frag64,
4875                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4876   // Intrinsic operation, reg.
4877   // Vector intrinsic operation, reg
4878   def PSr : SS4AIi8<opcps, MRMSrcReg,
4879                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4880                     !strconcat(OpcodeStr,
4881                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4882                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4883                     OpSize;
4884
4885   // Vector intrinsic operation, mem
4886   def PSm : Ii8<opcps, MRMSrcMem,
4887                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4888                     !strconcat(OpcodeStr,
4889                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4890                     [(set RC:$dst,
4891                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4892                     TA, OpSize,
4893                 Requires<[HasSSE41]>;
4894
4895   // Vector intrinsic operation, reg
4896   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4897                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4898                     !strconcat(OpcodeStr,
4899                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4900                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4901                     OpSize;
4902
4903   // Vector intrinsic operation, mem
4904   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4905                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4906                     !strconcat(OpcodeStr,
4907                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4908                     [(set RC:$dst,
4909                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4910                     OpSize;
4911 }
4912
4913 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4914                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4915   // Intrinsic operation, reg.
4916   // Vector intrinsic operation, reg
4917   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4918                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4919                     !strconcat(OpcodeStr,
4920                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4921                     []>, OpSize;
4922
4923   // Vector intrinsic operation, mem
4924   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4925                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4926                     !strconcat(OpcodeStr,
4927                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4928                     []>, TA, OpSize, Requires<[HasSSE41]>;
4929
4930   // Vector intrinsic operation, reg
4931   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4932                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4933                     !strconcat(OpcodeStr,
4934                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4935                     []>, OpSize;
4936
4937   // Vector intrinsic operation, mem
4938   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4939                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4940                     !strconcat(OpcodeStr,
4941                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4942                     []>, OpSize;
4943 }
4944
4945 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4946                             string OpcodeStr,
4947                             Intrinsic F32Int,
4948                             Intrinsic F64Int, bit Is2Addr = 1> {
4949   // Intrinsic operation, reg.
4950   def SSr : SS4AIi8<opcss, MRMSrcReg,
4951         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4952         !if(Is2Addr,
4953             !strconcat(OpcodeStr,
4954                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4955             !strconcat(OpcodeStr,
4956                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4957         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4958         OpSize;
4959
4960   // Intrinsic operation, mem.
4961   def SSm : SS4AIi8<opcss, MRMSrcMem,
4962         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4963         !if(Is2Addr,
4964             !strconcat(OpcodeStr,
4965                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4966             !strconcat(OpcodeStr,
4967                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4968         [(set VR128:$dst,
4969              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4970         OpSize;
4971
4972   // Intrinsic operation, reg.
4973   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4974         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4975         !if(Is2Addr,
4976             !strconcat(OpcodeStr,
4977                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4978             !strconcat(OpcodeStr,
4979                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4980         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4981         OpSize;
4982
4983   // Intrinsic operation, mem.
4984   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4985         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4986         !if(Is2Addr,
4987             !strconcat(OpcodeStr,
4988                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4989             !strconcat(OpcodeStr,
4990                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4991         [(set VR128:$dst,
4992               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4993         OpSize;
4994 }
4995
4996 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4997                                    string OpcodeStr> {
4998   // Intrinsic operation, reg.
4999   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
5000         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5001         !strconcat(OpcodeStr,
5002                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5003         []>, OpSize;
5004
5005   // Intrinsic operation, mem.
5006   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
5007         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5008         !strconcat(OpcodeStr,
5009                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5010         []>, OpSize;
5011
5012   // Intrinsic operation, reg.
5013   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
5014         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5015             !strconcat(OpcodeStr,
5016                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5017         []>, OpSize;
5018
5019   // Intrinsic operation, mem.
5020   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
5021         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5022             !strconcat(OpcodeStr,
5023                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5024         []>, OpSize;
5025 }
5026
5027 // FP round - roundss, roundps, roundsd, roundpd
5028 let Predicates = [HasAVX] in {
5029   // Intrinsic form
5030   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5031                                   memopv4f32, memopv2f64,
5032                                   int_x86_sse41_round_ps,
5033                                   int_x86_sse41_round_pd>, VEX;
5034   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5035                                   memopv8f32, memopv4f64,
5036                                   int_x86_avx_round_ps_256,
5037                                   int_x86_avx_round_pd_256>, VEX;
5038   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5039                                   int_x86_sse41_round_ss,
5040                                   int_x86_sse41_round_sd, 0>, VEX_4V;
5041
5042   // Instructions for the assembler
5043   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
5044                                         VEX;
5045   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
5046                                         VEX;
5047   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
5048 }
5049
5050 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5051                                memopv4f32, memopv2f64,
5052                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5053 let Constraints = "$src1 = $dst" in
5054 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5055                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5056
5057 //===----------------------------------------------------------------------===//
5058 // SSE4.1 - Packed Bit Test
5059 //===----------------------------------------------------------------------===//
5060
5061 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5062 // the intel intrinsic that corresponds to this.
5063 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5064 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5065                 "vptest\t{$src2, $src1|$src1, $src2}",
5066                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5067                 OpSize, VEX;
5068 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5069                 "vptest\t{$src2, $src1|$src1, $src2}",
5070                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5071                 OpSize, VEX;
5072
5073 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
5074                 "vptest\t{$src2, $src1|$src1, $src2}",
5075                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
5076                 OpSize, VEX;
5077 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
5078                 "vptest\t{$src2, $src1|$src1, $src2}",
5079                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
5080                 OpSize, VEX;
5081 }
5082
5083 let Defs = [EFLAGS] in {
5084 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5085               "ptest \t{$src2, $src1|$src1, $src2}",
5086               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5087               OpSize;
5088 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5089               "ptest \t{$src2, $src1|$src1, $src2}",
5090               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5091               OpSize;
5092 }
5093
5094 // The bit test instructions below are AVX only
5095 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
5096                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
5097   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
5098             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5099             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
5100   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
5101             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5102             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
5103             OpSize, VEX;
5104 }
5105
5106 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5107 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
5108 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
5109 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
5110 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
5111 }
5112
5113 //===----------------------------------------------------------------------===//
5114 // SSE4.1 - Misc Instructions
5115 //===----------------------------------------------------------------------===//
5116
5117 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
5118                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5119                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
5120 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
5121                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5122                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
5123
5124 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
5125                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5126                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
5127 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
5128                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5129                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
5130
5131 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
5132                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5133                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
5134 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
5135                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5136                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
5137
5138
5139
5140 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
5141 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
5142                                  Intrinsic IntId128> {
5143   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5144                     (ins VR128:$src),
5145                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5146                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
5147   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5148                      (ins i128mem:$src),
5149                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5150                      [(set VR128:$dst,
5151                        (IntId128
5152                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
5153 }
5154
5155 let Predicates = [HasAVX] in
5156 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
5157                                          int_x86_sse41_phminposuw>, VEX;
5158 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
5159                                          int_x86_sse41_phminposuw>;
5160
5161 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5162 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
5163                               Intrinsic IntId128, bit Is2Addr = 1> {
5164   let isCommutable = 1 in
5165   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5166        (ins VR128:$src1, VR128:$src2),
5167        !if(Is2Addr,
5168            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5169            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5170        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
5171   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5172        (ins VR128:$src1, i128mem:$src2),
5173        !if(Is2Addr,
5174            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5175            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5176        [(set VR128:$dst,
5177          (IntId128 VR128:$src1,
5178           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5179 }
5180
5181 let Predicates = [HasAVX] in {
5182   let isCommutable = 0 in
5183   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
5184                                                          0>, VEX_4V;
5185   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
5186                                                          0>, VEX_4V;
5187   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
5188                                                          0>, VEX_4V;
5189   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
5190                                                          0>, VEX_4V;
5191   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
5192                                                          0>, VEX_4V;
5193   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
5194                                                          0>, VEX_4V;
5195   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
5196                                                          0>, VEX_4V;
5197   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
5198                                                          0>, VEX_4V;
5199   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
5200                                                          0>, VEX_4V;
5201   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
5202                                                          0>, VEX_4V;
5203   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
5204                                                          0>, VEX_4V;
5205
5206   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5207             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
5208   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5209             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
5210 }
5211
5212 let Constraints = "$src1 = $dst" in {
5213   let isCommutable = 0 in
5214   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
5215   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
5216   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
5217   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
5218   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
5219   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
5220   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
5221   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
5222   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
5223   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
5224   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
5225 }
5226
5227 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5228           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
5229 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5230           (PCMPEQQrm VR128:$src1, addr:$src2)>;
5231
5232 /// SS48I_binop_rm - Simple SSE41 binary operator.
5233 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5234                         ValueType OpVT, bit Is2Addr = 1> {
5235   let isCommutable = 1 in
5236   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5237        (ins VR128:$src1, VR128:$src2),
5238        !if(Is2Addr,
5239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5241        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
5242        OpSize;
5243   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5244        (ins VR128:$src1, i128mem:$src2),
5245        !if(Is2Addr,
5246            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5247            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5248        [(set VR128:$dst, (OpNode VR128:$src1,
5249                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
5250        OpSize;
5251 }
5252
5253 let Predicates = [HasAVX] in
5254   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
5255 let Constraints = "$src1 = $dst" in
5256   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
5257
5258 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
5259 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
5260                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
5261                  X86MemOperand x86memop, bit Is2Addr = 1> {
5262   let isCommutable = 1 in
5263   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
5264         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
5265         !if(Is2Addr,
5266             !strconcat(OpcodeStr,
5267                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5268             !strconcat(OpcodeStr,
5269                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5270         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
5271         OpSize;
5272   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
5273         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
5274         !if(Is2Addr,
5275             !strconcat(OpcodeStr,
5276                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5277             !strconcat(OpcodeStr,
5278                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5279         [(set RC:$dst,
5280           (IntId RC:$src1,
5281            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
5282         OpSize;
5283 }
5284
5285 let Predicates = [HasAVX] in {
5286   let isCommutable = 0 in {
5287   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
5288                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5289   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
5290                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5291   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
5292             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5293   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
5294             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5295   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
5296                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5297   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
5298                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5299   }
5300   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
5301                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5302   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
5303                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5304   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
5305                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
5306 }
5307
5308 let Constraints = "$src1 = $dst" in {
5309   let isCommutable = 0 in {
5310   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
5311                                      VR128, memopv16i8, i128mem>;
5312   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
5313                                      VR128, memopv16i8, i128mem>;
5314   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
5315                                      VR128, memopv16i8, i128mem>;
5316   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
5317                                      VR128, memopv16i8, i128mem>;
5318   }
5319   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
5320                                   VR128, memopv16i8, i128mem>;
5321   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
5322                                   VR128, memopv16i8, i128mem>;
5323 }
5324
5325 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
5326 let Predicates = [HasAVX] in {
5327 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
5328                                     RegisterClass RC, X86MemOperand x86memop,
5329                                     PatFrag mem_frag, Intrinsic IntId> {
5330   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
5331                   (ins RC:$src1, RC:$src2, RC:$src3),
5332                   !strconcat(OpcodeStr,
5333                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5334                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
5335                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5336
5337   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
5338                   (ins RC:$src1, x86memop:$src2, RC:$src3),
5339                   !strconcat(OpcodeStr,
5340                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5341                   [(set RC:$dst,
5342                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
5343                                RC:$src3))],
5344                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5345 }
5346 }
5347
5348 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
5349                                            memopv16i8, int_x86_sse41_blendvpd>;
5350 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
5351                                            memopv16i8, int_x86_sse41_blendvps>;
5352 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
5353                                            memopv16i8, int_x86_sse41_pblendvb>;
5354 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
5355                                          memopv32i8, int_x86_avx_blendv_pd_256>;
5356 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
5357                                          memopv32i8, int_x86_avx_blendv_ps_256>;
5358
5359 /// SS41I_ternary_int - SSE 4.1 ternary operator
5360 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
5361   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5362     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5363                     (ins VR128:$src1, VR128:$src2),
5364                     !strconcat(OpcodeStr,
5365                      "\t{$src2, $dst|$dst, $src2}"),
5366                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
5367                     OpSize;
5368
5369     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5370                     (ins VR128:$src1, i128mem:$src2),
5371                     !strconcat(OpcodeStr,
5372                      "\t{$src2, $dst|$dst, $src2}"),
5373                     [(set VR128:$dst,
5374                       (IntId VR128:$src1,
5375                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
5376   }
5377 }
5378
5379 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
5380 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
5381 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
5382
5383 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
5384           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
5385
5386 let Predicates = [HasAVX] in
5387 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5388                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5389                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5390                        OpSize, VEX;
5391 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5392                        "movntdqa\t{$src, $dst|$dst, $src}",
5393                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5394                        OpSize;
5395
5396 //===----------------------------------------------------------------------===//
5397 // SSE4.2 - Compare Instructions
5398 //===----------------------------------------------------------------------===//
5399
5400 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5401 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5402                               Intrinsic IntId128, bit Is2Addr = 1> {
5403   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5404        (ins VR128:$src1, VR128:$src2),
5405        !if(Is2Addr,
5406            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5407            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5408        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5409        OpSize;
5410   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5411        (ins VR128:$src1, i128mem:$src2),
5412        !if(Is2Addr,
5413            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5414            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5415        [(set VR128:$dst,
5416          (IntId128 VR128:$src1,
5417           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5418 }
5419
5420 let Predicates = [HasAVX] in {
5421   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5422                                      0>, VEX_4V;
5423
5424   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5425             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
5426   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5427             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
5428 }
5429
5430 let Constraints = "$src1 = $dst" in
5431   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5432
5433 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5434           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5435 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5436           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5437
5438 //===----------------------------------------------------------------------===//
5439 // SSE4.2 - String/text Processing Instructions
5440 //===----------------------------------------------------------------------===//
5441
5442 // Packed Compare Implicit Length Strings, Return Mask
5443 multiclass pseudo_pcmpistrm<string asm> {
5444   def REG : PseudoI<(outs VR128:$dst),
5445                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5446     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5447                                                   imm:$src3))]>;
5448   def MEM : PseudoI<(outs VR128:$dst),
5449                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5450     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5451                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5452 }
5453
5454 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5455   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5456   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5457 }
5458
5459 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5460   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5461       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5462       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5463   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5464       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5465       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5466 }
5467
5468 let Defs = [XMM0, EFLAGS] in {
5469   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5470       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5471       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5472   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5473       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5474       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5475 }
5476
5477 // Packed Compare Explicit Length Strings, Return Mask
5478 multiclass pseudo_pcmpestrm<string asm> {
5479   def REG : PseudoI<(outs VR128:$dst),
5480                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5481     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5482                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5483   def MEM : PseudoI<(outs VR128:$dst),
5484                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5485     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5486                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5487 }
5488
5489 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5490   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5491   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5492 }
5493
5494 let Predicates = [HasAVX],
5495     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5496   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5497       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5498       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5499   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5500       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5501       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5502 }
5503
5504 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5505   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5506       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5507       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5508   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5509       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5510       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5511 }
5512
5513 // Packed Compare Implicit Length Strings, Return Index
5514 let Defs = [ECX, EFLAGS] in {
5515   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5516     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5517       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5518       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5519       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5520        (implicit EFLAGS)]>, OpSize;
5521     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5522       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5523       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5524       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5525        (implicit EFLAGS)]>, OpSize;
5526   }
5527 }
5528
5529 let Predicates = [HasAVX] in {
5530 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5531                                     VEX;
5532 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5533                                     VEX;
5534 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5535                                     VEX;
5536 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5537                                     VEX;
5538 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5539                                     VEX;
5540 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5541                                     VEX;
5542 }
5543
5544 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5545 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5546 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5547 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5548 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5549 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5550
5551 // Packed Compare Explicit Length Strings, Return Index
5552 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5553   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5554     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5555       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5556       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5557       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5558        (implicit EFLAGS)]>, OpSize;
5559     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5560       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5561       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5562        [(set ECX,
5563              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5564         (implicit EFLAGS)]>, OpSize;
5565   }
5566 }
5567
5568 let Predicates = [HasAVX] in {
5569 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5570                                     VEX;
5571 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5572                                     VEX;
5573 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5574                                     VEX;
5575 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5576                                     VEX;
5577 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5578                                     VEX;
5579 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5580                                     VEX;
5581 }
5582
5583 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5584 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5585 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5586 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5587 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5588 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5589
5590 //===----------------------------------------------------------------------===//
5591 // SSE4.2 - CRC Instructions
5592 //===----------------------------------------------------------------------===//
5593
5594 // No CRC instructions have AVX equivalents
5595
5596 // crc intrinsic instruction
5597 // This set of instructions are only rm, the only difference is the size
5598 // of r and m.
5599 let Constraints = "$src1 = $dst" in {
5600   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5601                       (ins GR32:$src1, i8mem:$src2),
5602                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5603                        [(set GR32:$dst,
5604                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5605                          (load addr:$src2)))]>;
5606   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5607                       (ins GR32:$src1, GR8:$src2),
5608                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5609                        [(set GR32:$dst,
5610                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5611   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5612                       (ins GR32:$src1, i16mem:$src2),
5613                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5614                        [(set GR32:$dst,
5615                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5616                          (load addr:$src2)))]>,
5617                          OpSize;
5618   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5619                       (ins GR32:$src1, GR16:$src2),
5620                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5621                        [(set GR32:$dst,
5622                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5623                          OpSize;
5624   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5625                       (ins GR32:$src1, i32mem:$src2),
5626                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5627                        [(set GR32:$dst,
5628                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5629                          (load addr:$src2)))]>;
5630   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5631                       (ins GR32:$src1, GR32:$src2),
5632                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5633                        [(set GR32:$dst,
5634                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5635   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5636                       (ins GR64:$src1, i8mem:$src2),
5637                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5638                        [(set GR64:$dst,
5639                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5640                          (load addr:$src2)))]>,
5641                          REX_W;
5642   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5643                       (ins GR64:$src1, GR8:$src2),
5644                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5645                        [(set GR64:$dst,
5646                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5647                          REX_W;
5648   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5649                       (ins GR64:$src1, i64mem:$src2),
5650                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5651                        [(set GR64:$dst,
5652                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5653                          (load addr:$src2)))]>,
5654                          REX_W;
5655   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5656                       (ins GR64:$src1, GR64:$src2),
5657                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5658                        [(set GR64:$dst,
5659                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5660                          REX_W;
5661 }
5662
5663 //===----------------------------------------------------------------------===//
5664 // AES-NI Instructions
5665 //===----------------------------------------------------------------------===//
5666
5667 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5668                               Intrinsic IntId128, bit Is2Addr = 1> {
5669   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5670        (ins VR128:$src1, VR128:$src2),
5671        !if(Is2Addr,
5672            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5673            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5674        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5675        OpSize;
5676   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5677        (ins VR128:$src1, i128mem:$src2),
5678        !if(Is2Addr,
5679            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5680            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5681        [(set VR128:$dst,
5682          (IntId128 VR128:$src1,
5683           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5684 }
5685
5686 // Perform One Round of an AES Encryption/Decryption Flow
5687 let Predicates = [HasAVX, HasAES] in {
5688   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5689                          int_x86_aesni_aesenc, 0>, VEX_4V;
5690   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5691                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5692   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5693                          int_x86_aesni_aesdec, 0>, VEX_4V;
5694   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5695                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5696 }
5697
5698 let Constraints = "$src1 = $dst" in {
5699   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5700                          int_x86_aesni_aesenc>;
5701   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5702                          int_x86_aesni_aesenclast>;
5703   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5704                          int_x86_aesni_aesdec>;
5705   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5706                          int_x86_aesni_aesdeclast>;
5707 }
5708
5709 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5710           (AESENCrr VR128:$src1, VR128:$src2)>;
5711 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5712           (AESENCrm VR128:$src1, addr:$src2)>;
5713 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5714           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5715 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5716           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5717 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5718           (AESDECrr VR128:$src1, VR128:$src2)>;
5719 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5720           (AESDECrm VR128:$src1, addr:$src2)>;
5721 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5722           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5723 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5724           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5725
5726 // Perform the AES InvMixColumn Transformation
5727 let Predicates = [HasAVX, HasAES] in {
5728   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5729       (ins VR128:$src1),
5730       "vaesimc\t{$src1, $dst|$dst, $src1}",
5731       [(set VR128:$dst,
5732         (int_x86_aesni_aesimc VR128:$src1))]>,
5733       OpSize, VEX;
5734   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5735       (ins i128mem:$src1),
5736       "vaesimc\t{$src1, $dst|$dst, $src1}",
5737       [(set VR128:$dst,
5738         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5739       OpSize, VEX;
5740 }
5741 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5742   (ins VR128:$src1),
5743   "aesimc\t{$src1, $dst|$dst, $src1}",
5744   [(set VR128:$dst,
5745     (int_x86_aesni_aesimc VR128:$src1))]>,
5746   OpSize;
5747 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5748   (ins i128mem:$src1),
5749   "aesimc\t{$src1, $dst|$dst, $src1}",
5750   [(set VR128:$dst,
5751     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5752   OpSize;
5753
5754 // AES Round Key Generation Assist
5755 let Predicates = [HasAVX, HasAES] in {
5756   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5757       (ins VR128:$src1, i8imm:$src2),
5758       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5759       [(set VR128:$dst,
5760         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5761       OpSize, VEX;
5762   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5763       (ins i128mem:$src1, i8imm:$src2),
5764       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5765       [(set VR128:$dst,
5766         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5767                                         imm:$src2))]>,
5768       OpSize, VEX;
5769 }
5770 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5771   (ins VR128:$src1, i8imm:$src2),
5772   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5773   [(set VR128:$dst,
5774     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5775   OpSize;
5776 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5777   (ins i128mem:$src1, i8imm:$src2),
5778   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5779   [(set VR128:$dst,
5780     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5781                                     imm:$src2))]>,
5782   OpSize;
5783
5784 //===----------------------------------------------------------------------===//
5785 // CLMUL Instructions
5786 //===----------------------------------------------------------------------===//
5787
5788 // Carry-less Multiplication instructions
5789 let Constraints = "$src1 = $dst" in {
5790 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5791            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5792            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5793            []>;
5794
5795 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5796            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5797            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5798            []>;
5799 }
5800
5801 // AVX carry-less Multiplication instructions
5802 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5803            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5804            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5805            []>;
5806
5807 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5808            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5809            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5810            []>;
5811
5812
5813 multiclass pclmul_alias<string asm, int immop> {
5814   def : InstAlias<!strconcat("pclmul", asm,
5815                            "dq {$src, $dst|$dst, $src}"),
5816                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5817
5818   def : InstAlias<!strconcat("pclmul", asm,
5819                              "dq {$src, $dst|$dst, $src}"),
5820                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5821
5822   def : InstAlias<!strconcat("vpclmul", asm,
5823                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5824                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5825
5826   def : InstAlias<!strconcat("vpclmul", asm,
5827                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5828                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5829 }
5830 defm : pclmul_alias<"hqhq", 0x11>;
5831 defm : pclmul_alias<"hqlq", 0x01>;
5832 defm : pclmul_alias<"lqhq", 0x10>;
5833 defm : pclmul_alias<"lqlq", 0x00>;
5834
5835 //===----------------------------------------------------------------------===//
5836 // AVX Instructions
5837 //===----------------------------------------------------------------------===//
5838
5839 //===----------------------------------------------------------------------===//
5840 // VBROADCAST - Load from memory and broadcast to all elements of the
5841 //              destination operand
5842 //
5843 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5844                     X86MemOperand x86memop, Intrinsic Int> :
5845   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5846         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5847         [(set RC:$dst, (Int addr:$src))]>, VEX;
5848
5849 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5850                                    int_x86_avx_vbroadcastss>;
5851 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5852                                    int_x86_avx_vbroadcastss_256>;
5853 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5854                                    int_x86_avx_vbroadcast_sd_256>;
5855 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5856                                    int_x86_avx_vbroadcastf128_pd_256>;
5857
5858 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5859           (VBROADCASTF128 addr:$src)>;
5860
5861 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
5862           (VBROADCASTSSY addr:$src)>;
5863 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
5864           (VBROADCASTSD addr:$src)>;
5865 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
5866           (VBROADCASTSSY addr:$src)>;
5867 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
5868           (VBROADCASTSD addr:$src)>;
5869
5870 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
5871           (VBROADCASTSS addr:$src)>;
5872 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
5873           (VBROADCASTSS addr:$src)>;
5874
5875 //===----------------------------------------------------------------------===//
5876 // VINSERTF128 - Insert packed floating-point values
5877 //
5878 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5879           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5880           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5881           []>, VEX_4V;
5882 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5883           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5884           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5885           []>, VEX_4V;
5886
5887 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5888           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5889 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5890           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5891 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5892           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5893
5894 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5895                                    (i32 imm)),
5896           (VINSERTF128rr VR256:$src1, VR128:$src2,
5897                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5898 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5899                                    (i32 imm)),
5900           (VINSERTF128rr VR256:$src1, VR128:$src2,
5901                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5902 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5903                                    (i32 imm)),
5904           (VINSERTF128rr VR256:$src1, VR128:$src2,
5905                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5906 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5907                                    (i32 imm)),
5908           (VINSERTF128rr VR256:$src1, VR128:$src2,
5909                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5910 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
5911                                    (i32 imm)),
5912           (VINSERTF128rr VR256:$src1, VR128:$src2,
5913                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5914 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
5915                                    (i32 imm)),
5916           (VINSERTF128rr VR256:$src1, VR128:$src2,
5917                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5918
5919 // Special COPY patterns
5920 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
5921           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5922 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
5923           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5924 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
5925           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5926 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
5927           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5928 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
5929           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5930 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
5931           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5932
5933 //===----------------------------------------------------------------------===//
5934 // VEXTRACTF128 - Extract packed floating-point values
5935 //
5936 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5937           (ins VR256:$src1, i8imm:$src2),
5938           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5939           []>, VEX;
5940 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5941           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5942           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5943           []>, VEX;
5944
5945 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5946           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5947 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5948           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5949 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5950           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5951
5952 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5953           (v4f32 (VEXTRACTF128rr
5954                     (v8f32 VR256:$src1),
5955                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5956 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5957           (v2f64 (VEXTRACTF128rr
5958                     (v4f64 VR256:$src1),
5959                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5960 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5961           (v4i32 (VEXTRACTF128rr
5962                     (v8i32 VR256:$src1),
5963                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5964 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5965           (v2i64 (VEXTRACTF128rr
5966                     (v4i64 VR256:$src1),
5967                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5968 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5969           (v8i16 (VEXTRACTF128rr
5970                     (v16i16 VR256:$src1),
5971                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5972 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5973           (v16i8 (VEXTRACTF128rr
5974                     (v32i8 VR256:$src1),
5975                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5976
5977 // Special COPY patterns
5978 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
5979           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
5980 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
5981           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
5982
5983 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
5984           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
5985 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
5986           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
5987
5988 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
5989           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
5990 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
5991           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
5992
5993
5994 //===----------------------------------------------------------------------===//
5995 // VMASKMOV - Conditional SIMD Packed Loads and Stores
5996 //
5997 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5998                           Intrinsic IntLd, Intrinsic IntLd256,
5999                           Intrinsic IntSt, Intrinsic IntSt256,
6000                           PatFrag pf128, PatFrag pf256> {
6001   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
6002              (ins VR128:$src1, f128mem:$src2),
6003              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6004              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
6005              VEX_4V;
6006   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
6007              (ins VR256:$src1, f256mem:$src2),
6008              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6009              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
6010              VEX_4V;
6011   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
6012              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
6013              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6014              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
6015   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
6016              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
6017              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6018              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
6019 }
6020
6021 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
6022                                  int_x86_avx_maskload_ps,
6023                                  int_x86_avx_maskload_ps_256,
6024                                  int_x86_avx_maskstore_ps,
6025                                  int_x86_avx_maskstore_ps_256,
6026                                  memopv4f32, memopv8f32>;
6027 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
6028                                  int_x86_avx_maskload_pd,
6029                                  int_x86_avx_maskload_pd_256,
6030                                  int_x86_avx_maskstore_pd,
6031                                  int_x86_avx_maskstore_pd_256,
6032                                  memopv2f64, memopv4f64>;
6033
6034 //===----------------------------------------------------------------------===//
6035 // VPERMIL - Permute Single and Double Floating-Point Values
6036 //
6037 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
6038                       RegisterClass RC, X86MemOperand x86memop_f,
6039                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
6040                       Intrinsic IntVar, Intrinsic IntImm> {
6041   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
6042              (ins RC:$src1, RC:$src2),
6043              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6044              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
6045   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
6046              (ins RC:$src1, x86memop_i:$src2),
6047              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6048              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
6049
6050   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
6051              (ins RC:$src1, i8imm:$src2),
6052              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6053              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
6054   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
6055              (ins x86memop_f:$src1, i8imm:$src2),
6056              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6057              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
6058 }
6059
6060 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
6061                              memopv4f32, memopv4i32,
6062                              int_x86_avx_vpermilvar_ps,
6063                              int_x86_avx_vpermil_ps>;
6064 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
6065                              memopv8f32, memopv8i32,
6066                              int_x86_avx_vpermilvar_ps_256,
6067                              int_x86_avx_vpermil_ps_256>;
6068 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
6069                              memopv2f64, memopv2i64,
6070                              int_x86_avx_vpermilvar_pd,
6071                              int_x86_avx_vpermil_pd>;
6072 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
6073                              memopv4f64, memopv4i64,
6074                              int_x86_avx_vpermilvar_pd_256,
6075                              int_x86_avx_vpermil_pd_256>;
6076
6077 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6078           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6079 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6080           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6081 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6082           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6083 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6084           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6085
6086 //===----------------------------------------------------------------------===//
6087 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
6088 //
6089 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
6090           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6091           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6092           []>, VEX_4V;
6093 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
6094           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
6095           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6096           []>, VEX_4V;
6097
6098 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
6099           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6100 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
6101           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6102 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
6103           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6104
6105 def : Pat<(int_x86_avx_vperm2f128_ps_256
6106                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
6107           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6108 def : Pat<(int_x86_avx_vperm2f128_pd_256
6109                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
6110           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6111 def : Pat<(int_x86_avx_vperm2f128_si_256
6112                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
6113           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6114
6115 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6116           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6117 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6118           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6119 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6120           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6121 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6122           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6123 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6124           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6125 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6126           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6127
6128 //===----------------------------------------------------------------------===//
6129 // VZERO - Zero YMM registers
6130 //
6131 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
6132             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
6133   // Zero All YMM registers
6134   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
6135                    [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
6136
6137 }
6138
6139 // Zero Upper bits of YMM registers
6140 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
6141                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
6142
6143 //===----------------------------------------------------------------------===//
6144 // SSE Shuffle pattern fragments
6145 //===----------------------------------------------------------------------===//
6146
6147 // This is part of a "work in progress" refactoring. The idea is that all
6148 // vector shuffles are going to be translated into target specific nodes and
6149 // directly matched by the patterns below (which can be changed along the way)
6150 // The AVX version of some but not all of them are described here, and more
6151 // should come in a near future.
6152
6153 // Shuffle with MOVLHPD
6154 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
6155                     (scalar_to_vector (loadf64 addr:$src2)))),
6156           (MOVHPDrm VR128:$src1, addr:$src2)>;
6157
6158 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
6159 // is during lowering, where it's not possible to recognize the load fold cause
6160 // it has two uses through a bitcast. One use disappears at isel time and the
6161 // fold opportunity reappears.
6162 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
6163                     (scalar_to_vector (loadf64 addr:$src2)))),
6164           (MOVHPDrm VR128:$src1, addr:$src2)>;
6165
6166 // Shuffle with MOVSS
6167 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
6168           (MOVSSrr VR128:$src1, FR32:$src2)>;
6169 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
6170           (MOVSSrr (v4i32 VR128:$src1),
6171                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
6172 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
6173           (MOVSSrr (v4f32 VR128:$src1),
6174                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
6175
6176 // Shuffle with MOVSD
6177 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
6178           (MOVSDrr VR128:$src1, FR64:$src2)>;
6179 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
6180           (MOVSDrr (v2i64 VR128:$src1),
6181                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
6182 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
6183           (MOVSDrr (v2f64 VR128:$src1),
6184                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
6185 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
6186           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6187 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
6188           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6189
6190 // Shuffle with MOVLPS
6191 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
6192           (MOVLPSrm VR128:$src1, addr:$src2)>;
6193 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
6194           (MOVLPSrm VR128:$src1, addr:$src2)>;
6195 def : Pat<(X86Movlps VR128:$src1,
6196                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
6197           (MOVLPSrm VR128:$src1, addr:$src2)>;
6198 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
6199 // is during lowering, where it's not possible to recognize the load fold cause
6200 // it has two uses through a bitcast. One use disappears at isel time and the
6201 // fold opportunity reappears.
6202 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
6203           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6204
6205 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
6206           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6207
6208 // Shuffle with MOVLPD
6209 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6210           (MOVLPDrm VR128:$src1, addr:$src2)>;
6211 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6212           (MOVLPDrm VR128:$src1, addr:$src2)>;
6213 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
6214                             (scalar_to_vector (loadf64 addr:$src2)))),
6215           (MOVLPDrm VR128:$src1, addr:$src2)>;
6216
6217 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
6218 def : Pat<(store (f64 (vector_extract
6219           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6220           (MOVHPSmr addr:$dst, VR128:$src)>;
6221 def : Pat<(store (f64 (vector_extract
6222           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6223           (MOVHPDmr addr:$dst, VR128:$src)>;
6224
6225 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
6226           (MOVLPSmr addr:$src1, VR128:$src2)>;
6227 def : Pat<(store (v4i32 (X86Movlps
6228                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
6229           (MOVLPSmr addr:$src1, VR128:$src2)>;
6230
6231 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6232           (MOVLPDmr addr:$src1, VR128:$src2)>;
6233 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6234           (MOVLPDmr addr:$src1, VR128:$src2)>;