lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50
  51 //===----------------------------------------------------------------------===//
  52 // SSE 'Special' Instructions
  53 //===----------------------------------------------------------------------===//
  54
  55 let isImplicitDef = 1 in {
  56 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (outs VR128:$dst), (ins),
  57                            "#IMPLICIT_DEF $dst",
  58                            [(set VR128:$dst, (v4f32 (undef)))]>,
  59                          Requires<[HasSSE1]>;
  60 def IMPLICIT_DEF_FR32  : I<0, Pseudo, (outs FR32:$dst), (ins),
  61                            "#IMPLICIT_DEF $dst",
  62                            [(set FR32:$dst, (undef))]>, Requires<[HasSSE1]>;
  63 def IMPLICIT_DEF_FR64  : I<0, Pseudo, (outs FR64:$dst), (ins),
  64                            "#IMPLICIT_DEF $dst",
  65                            [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
  66 }
  67
  68 //===----------------------------------------------------------------------===//
  69 // SSE Complex Patterns
  70 //===----------------------------------------------------------------------===//
  71
  72 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  73 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  74 // forms.
  75 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  76                                   [SDNPHasChain, SDNPMayLoad]>;
  77 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  78                                   [SDNPHasChain, SDNPMayLoad]>;
  79
  80 def ssmem : Operand<v4f32> {
  81   let PrintMethod = "printf32mem";
  82   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  83 }
  84 def sdmem : Operand<v2f64> {
  85   let PrintMethod = "printf64mem";
  86   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  87 }
  88
  89 //===----------------------------------------------------------------------===//
  90 // SSE pattern fragments
  91 //===----------------------------------------------------------------------===//
  92
  93 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  94 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  95 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  96 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  97
  98 // Like 'store', but always requires vector alignment.
  99 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 100                            (st node:$val, node:$ptr), [{
 101   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 102     return !ST->isTruncatingStore() &&
 103            ST->getAddressingMode() == ISD::UNINDEXED &&
 104            ST->getAlignment() >= 16;
 105   return false;
 106 }]>;
 107
 108 // Like 'load', but always requires vector alignment.
 109 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 110   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 111     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 112            LD->getAddressingMode() == ISD::UNINDEXED &&
 113            LD->getAlignment() >= 16;
 114   return false;
 115 }]>;
 116
 117 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 118 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 119 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 120 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 121 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 122 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 123
 124 // Like 'load', but uses special alignment checks suitable for use in
 125 // memory operands in most SSE instructions, which are required to
 126 // be naturally aligned on some targets but not on others.
 127 // FIXME: Actually implement support for targets that don't require the
 128 //        alignment. This probably wants a subtarget predicate.
 129 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 130   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 131     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 132            LD->getAddressingMode() == ISD::UNINDEXED &&
 133            LD->getAlignment() >= 16;
 134   return false;
 135 }]>;
 136
 137 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 138 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 139 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 140 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 141 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 142 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 143 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 144
 145 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 146 // 16-byte boundary.
 147 // FIXME: 8 byte alignment for mmx reads is not required
 148 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 149   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 150     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 151            LD->getAddressingMode() == ISD::UNINDEXED &&
 152            LD->getAlignment() >= 8;
 153   return false;
 154 }]>;
 155
 156 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 157 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 158 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 159 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 160
 161 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 162 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 163 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 164 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 165 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 166 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 167
 168 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 169   return N->isExactlyValue(+0.0);
 170 }]>;
 171
 172 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 173   // Transformation function: imm >> 3
 174   return getI32Imm(N->getValue() >> 3);
 175 }]>;
 176
 177 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 178 // SHUFP* etc. imm.
 179 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 180   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 181 }]>;
 182
 183 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 184 // PSHUFHW imm.
 185 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 186   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 187 }]>;
 188
 189 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 190 // PSHUFLW imm.
 191 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 192   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 193 }]>;
 194
 195 def SSE_splat_mask : PatLeaf<(build_vector), [{
 196   return X86::isSplatMask(N);
 197 }], SHUFFLE_get_shuf_imm>;
 198
 199 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 200   return X86::isSplatLoMask(N);
 201 }]>;
 202
 203 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 204   return X86::isMOVHLPSMask(N);
 205 }]>;
 206
 207 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 208   return X86::isMOVHLPS_v_undef_Mask(N);
 209 }]>;
 210
 211 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 212   return X86::isMOVHPMask(N);
 213 }]>;
 214
 215 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 216   return X86::isMOVLPMask(N);
 217 }]>;
 218
 219 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 220   return X86::isMOVLMask(N);
 221 }]>;
 222
 223 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 224   return X86::isMOVSHDUPMask(N);
 225 }]>;
 226
 227 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 228   return X86::isMOVSLDUPMask(N);
 229 }]>;
 230
 231 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 232   return X86::isUNPCKLMask(N);
 233 }]>;
 234
 235 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 236   return X86::isUNPCKHMask(N);
 237 }]>;
 238
 239 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 240   return X86::isUNPCKL_v_undef_Mask(N);
 241 }]>;
 242
 243 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 244   return X86::isUNPCKH_v_undef_Mask(N);
 245 }]>;
 246
 247 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 248   return X86::isPSHUFDMask(N);
 249 }], SHUFFLE_get_shuf_imm>;
 250
 251 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 252   return X86::isPSHUFHWMask(N);
 253 }], SHUFFLE_get_pshufhw_imm>;
 254
 255 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 256   return X86::isPSHUFLWMask(N);
 257 }], SHUFFLE_get_pshuflw_imm>;
 258
 259 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 260   return X86::isPSHUFDMask(N);
 261 }], SHUFFLE_get_shuf_imm>;
 262
 263 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 264   return X86::isSHUFPMask(N);
 265 }], SHUFFLE_get_shuf_imm>;
 266
 267 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 268   return X86::isSHUFPMask(N);
 269 }], SHUFFLE_get_shuf_imm>;
 270
 271 //===----------------------------------------------------------------------===//
 272 // SSE scalar FP Instructions
 273 //===----------------------------------------------------------------------===//
 274
 275 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 276 // scheduler into a branch sequence.
 277 // These are expanded by the scheduler.
 278 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 279   def CMOV_FR32 : I<0, Pseudo,
 280                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 281                     "#CMOV_FR32 PSEUDO!",
 282                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 283                                                   EFLAGS))]>;
 284   def CMOV_FR64 : I<0, Pseudo,
 285                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 286                     "#CMOV_FR64 PSEUDO!",
 287                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 288                                                   EFLAGS))]>;
 289   def CMOV_V4F32 : I<0, Pseudo,
 290                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 291                     "#CMOV_V4F32 PSEUDO!",
 292                     [(set VR128:$dst,
 293                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 294                                           EFLAGS)))]>;
 295   def CMOV_V2F64 : I<0, Pseudo,
 296                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 297                     "#CMOV_V2F64 PSEUDO!",
 298                     [(set VR128:$dst,
 299                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 300                                           EFLAGS)))]>;
 301   def CMOV_V2I64 : I<0, Pseudo,
 302                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 303                     "#CMOV_V2I64 PSEUDO!",
 304                     [(set VR128:$dst,
 305                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 306                                           EFLAGS)))]>;
 307 }
 308
 309 //===----------------------------------------------------------------------===//
 310 // SSE1 Instructions
 311 //===----------------------------------------------------------------------===//
 312
 313 // Move Instructions
 314 let neverHasSideEffects = 1 in
 315 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 316                   "movss\t{$src, $dst|$dst, $src}", []>;
 317 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 318 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 319                   "movss\t{$src, $dst|$dst, $src}",
 320                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 321 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 322                   "movss\t{$src, $dst|$dst, $src}",
 323                   [(store FR32:$src, addr:$dst)]>;
 324
 325 // Conversion instructions
 326 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 327                       "cvttss2si\t{$src, $dst|$dst, $src}",
 328                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 329 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 330                       "cvttss2si\t{$src, $dst|$dst, $src}",
 331                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 332 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 333                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 334                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 335 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 336                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 337                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 338
 339 // Match intrinsics which expect XMM operand(s).
 340 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 341                          "cvtss2si\t{$src, $dst|$dst, $src}",
 342                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 343 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 344                          "cvtss2si\t{$src, $dst|$dst, $src}",
 345                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 346                                            (load addr:$src)))]>;
 347
 348 // Match intrinisics which expect MM and XMM operand(s).
 349 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 350                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 351                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 352 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 353                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 354                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 355                                            (load addr:$src)))]>;
 356 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 357                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 358                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 359 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 360                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 361                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 362                                            (load addr:$src)))]>;
 363 let Constraints = "$src1 = $dst" in {
 364   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 365                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 366                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 367                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 368                                            VR64:$src2))]>;
 369   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 370                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 371                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 372                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 373                                             (load addr:$src2)))]>;
 374 }
 375
 376 // Aliases for intrinsics
 377 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 378                           "cvttss2si\t{$src, $dst|$dst, $src}",
 379                           [(set GR32:$dst,
 380                             (int_x86_sse_cvttss2si VR128:$src))]>;
 381 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 382                           "cvttss2si\t{$src, $dst|$dst, $src}",
 383                           [(set GR32:$dst,
 384                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 385
 386 let Constraints = "$src1 = $dst" in {
 387   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 388                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 389                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 390                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 391                                               GR32:$src2))]>;
 392   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 393                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 394                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 395                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 396                                               (loadi32 addr:$src2)))]>;
 397 }
 398
 399 // Comparison instructions
 400 let Constraints = "$src1 = $dst" in {
 401 let neverHasSideEffects = 1 in
 402   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 403                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 404                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 405 let neverHasSideEffects = 1, mayLoad = 1 in
 406   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 407                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 408                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 409 }
 410
 411 let Defs = [EFLAGS] in {
 412 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 413                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 414                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 415 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 416                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 417                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 418                     (implicit EFLAGS)]>;
 419 } // Defs = [EFLAGS]
 420
 421 // Aliases to match intrinsics which expect XMM operand(s).
 422 let Constraints = "$src1 = $dst" in {
 423   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 424                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 425                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 426                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 427                                            VR128:$src, imm:$cc))]>;
 428   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 429                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 430                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 431                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 432                                            (load addr:$src), imm:$cc))]>;
 433 }
 434
 435 let Defs = [EFLAGS] in {
 436 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 437                                             (ins VR128:$src1, VR128:$src2),
 438                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 439                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 440                         (implicit EFLAGS)]>;
 441 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 442                                             (ins VR128:$src1, f128mem:$src2),
 443                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 444                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 445                         (implicit EFLAGS)]>;
 446
 447 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 448                                            (ins VR128:$src1, VR128:$src2),
 449                       "comiss\t{$src2, $src1|$src1, $src2}",
 450                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 451                        (implicit EFLAGS)]>;
 452 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 453                                            (ins VR128:$src1, f128mem:$src2),
 454                       "comiss\t{$src2, $src1|$src1, $src2}",
 455                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 456                        (implicit EFLAGS)]>;
 457 } // Defs = [EFLAGS]
 458
 459 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 460 // start with 'Fs'.
 461
 462 // Alias instructions that map fld0 to pxor for sse.
 463 let isReMaterializable = 1 in
 464 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 465                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 466                Requires<[HasSSE1]>, TB, OpSize;
 467
 468 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 469 // disregarded.
 470 let neverHasSideEffects = 1 in
 471 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 472                      "movaps\t{$src, $dst|$dst, $src}", []>;
 473
 474 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 475 // disregarded.
 476 let isSimpleLoad = 1 in
 477 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 478                      "movaps\t{$src, $dst|$dst, $src}",
 479                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 480
 481 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 482 let Constraints = "$src1 = $dst" in {
 483 let isCommutable = 1 in {
 484   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 485                       "andps\t{$src2, $dst|$dst, $src2}",
 486                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 487   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 488                       "orps\t{$src2, $dst|$dst, $src2}",
 489                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 490   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 491                       "xorps\t{$src2, $dst|$dst, $src2}",
 492                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 493 }
 494
 495 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 496                     "andps\t{$src2, $dst|$dst, $src2}",
 497                     [(set FR32:$dst, (X86fand FR32:$src1,
 498                                       (memopfsf32 addr:$src2)))]>;
 499 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 500                     "orps\t{$src2, $dst|$dst, $src2}",
 501                     [(set FR32:$dst, (X86for FR32:$src1,
 502                                       (memopfsf32 addr:$src2)))]>;
 503 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 504                     "xorps\t{$src2, $dst|$dst, $src2}",
 505                     [(set FR32:$dst, (X86fxor FR32:$src1,
 506                                       (memopfsf32 addr:$src2)))]>;
 507 let neverHasSideEffects = 1 in {
 508 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 509                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 510                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 511
 512 let mayLoad = 1 in
 513 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 514                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 515                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 516 }
 517 }
 518
 519 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 520 ///
 521 /// In addition, we also have a special variant of the scalar form here to
 522 /// represent the associated intrinsic operation.  This form is unlike the
 523 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 524 /// and leaves the top elements undefined.
 525 ///
 526 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 527 /// six "instructions".
 528 ///
 529 let Constraints = "$src1 = $dst" in {
 530 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 531                                   SDNode OpNode, Intrinsic F32Int,
 532                                   bit Commutable = 0> {
 533   // Scalar operation, reg+reg.
 534   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 535                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 536                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 537     let isCommutable = Commutable;
 538   }
 539
 540   // Scalar operation, reg+mem.
 541   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 542                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 543                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 544
 545   // Vector operation, reg+reg.
 546   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 547                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 548                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 549     let isCommutable = Commutable;
 550   }
 551
 552   // Vector operation, reg+mem.
 553   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 554                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 555                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 556
 557   // Intrinsic operation, reg+reg.
 558   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 559                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 560                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 561     let isCommutable = Commutable;
 562   }
 563
 564   // Intrinsic operation, reg+mem.
 565   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 566                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 567                      [(set VR128:$dst, (F32Int VR128:$src1,
 568                                                sse_load_f32:$src2))]>;
 569 }
 570 }
 571
 572 // Arithmetic instructions
 573 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 574 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 575 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 576 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 577
 578 /// sse1_fp_binop_rm - Other SSE1 binops
 579 ///
 580 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 581 /// instructions for a full-vector intrinsic form.  Operations that map
 582 /// onto C operators don't use this form since they just use the plain
 583 /// vector form instead of having a separate vector intrinsic form.
 584 ///
 585 /// This provides a total of eight "instructions".
 586 ///
 587 let Constraints = "$src1 = $dst" in {
 588 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 589                             SDNode OpNode,
 590                             Intrinsic F32Int,
 591                             Intrinsic V4F32Int,
 592                             bit Commutable = 0> {
 593
 594   // Scalar operation, reg+reg.
 595   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 596                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 597                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 598     let isCommutable = Commutable;
 599   }
 600
 601   // Scalar operation, reg+mem.
 602   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 603                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 604                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 605
 606   // Vector operation, reg+reg.
 607   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 608                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 609                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 610     let isCommutable = Commutable;
 611   }
 612
 613   // Vector operation, reg+mem.
 614   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 615                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 616                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 617
 618   // Intrinsic operation, reg+reg.
 619   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 620                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 621                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 622     let isCommutable = Commutable;
 623   }
 624
 625   // Intrinsic operation, reg+mem.
 626   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 627                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 628                      [(set VR128:$dst, (F32Int VR128:$src1,
 629                                                sse_load_f32:$src2))]>;
 630
 631   // Vector intrinsic operation, reg+reg.
 632   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 633                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 634                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 635     let isCommutable = Commutable;
 636   }
 637
 638   // Vector intrinsic operation, reg+mem.
 639   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 640                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 641                      [(set VR128:$dst, (V4F32Int VR128:$src1, (load addr:$src2)))]>;
 642 }
 643 }
 644
 645 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 646                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 647 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 648                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 649
 650 //===----------------------------------------------------------------------===//
 651 // SSE packed FP Instructions
 652
 653 // Move Instructions
 654 let neverHasSideEffects = 1 in
 655 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 656                    "movaps\t{$src, $dst|$dst, $src}", []>;
 657 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 658 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 659                    "movaps\t{$src, $dst|$dst, $src}",
 660                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 661
 662 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 663                    "movaps\t{$src, $dst|$dst, $src}",
 664                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 665
 666 let neverHasSideEffects = 1 in
 667 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 668                    "movups\t{$src, $dst|$dst, $src}", []>;
 669 let isSimpleLoad = 1 in
 670 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 671                    "movups\t{$src, $dst|$dst, $src}",
 672                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 673 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 674                    "movups\t{$src, $dst|$dst, $src}",
 675                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 676
 677 // Intrinsic forms of MOVUPS load and store
 678 let isSimpleLoad = 1 in
 679 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 680                        "movups\t{$src, $dst|$dst, $src}",
 681                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 682 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 683                        "movups\t{$src, $dst|$dst, $src}",
 684                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 685
 686 let Constraints = "$src1 = $dst" in {
 687   let AddedComplexity = 20 in {
 688     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 689                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 690                        "movlps\t{$src2, $dst|$dst, $src2}",
 691                        [(set VR128:$dst,
 692                          (v4f32 (vector_shuffle VR128:$src1,
 693                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 694                                  MOVLP_shuffle_mask)))]>;
 695     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 696                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 697                        "movhps\t{$src2, $dst|$dst, $src2}",
 698                        [(set VR128:$dst,
 699                          (v4f32 (vector_shuffle VR128:$src1,
 700                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 701                                  MOVHP_shuffle_mask)))]>;
 702   } // AddedComplexity
 703 } // Constraints = "$src1 = $dst"
 704
 705 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 706                    "movlps\t{$src, $dst|$dst, $src}",
 707                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 708                                  (iPTR 0))), addr:$dst)]>;
 709
 710 // v2f64 extract element 1 is always custom lowered to unpack high to low
 711 // and extract element 0 so the non-store version isn't too horrible.
 712 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 713                    "movhps\t{$src, $dst|$dst, $src}",
 714                    [(store (f64 (vector_extract
 715                                  (v2f64 (vector_shuffle
 716                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 717                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 718                      addr:$dst)]>;
 719
 720 let Constraints = "$src1 = $dst" in {
 721 let AddedComplexity = 15 in {
 722 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 723                     "movlhps\t{$src2, $dst|$dst, $src2}",
 724                     [(set VR128:$dst,
 725                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 726                               MOVHP_shuffle_mask)))]>;
 727
 728 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 729                     "movhlps\t{$src2, $dst|$dst, $src2}",
 730                     [(set VR128:$dst,
 731                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 732                               MOVHLPS_shuffle_mask)))]>;
 733 } // AddedComplexity
 734 } // Constraints = "$src1 = $dst"
 735
 736
 737
 738 // Arithmetic
 739
 740 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 741 ///
 742 /// In addition, we also have a special variant of the scalar form here to
 743 /// represent the associated intrinsic operation.  This form is unlike the
 744 /// plain scalar form, in that it takes an entire vector (instead of a
 745 /// scalar) and leaves the top elements undefined.
 746 ///
 747 /// And, we have a special variant form for a full-vector intrinsic form.
 748 ///
 749 /// These four forms can each have a reg or a mem operand, so there are a
 750 /// total of eight "instructions".
 751 ///
 752 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 753                            SDNode OpNode,
 754                            Intrinsic F32Int,
 755                            Intrinsic V4F32Int,
 756                            bit Commutable = 0> {
 757   // Scalar operation, reg.
 758   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 759                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 760                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 761     let isCommutable = Commutable;
 762   }
 763
 764   // Scalar operation, mem.
 765   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 766                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 767                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 768
 769   // Vector operation, reg.
 770   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 771               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 772               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 773     let isCommutable = Commutable;
 774   }
 775
 776   // Vector operation, mem.
 777   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 778                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 779                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 780
 781   // Intrinsic operation, reg.
 782   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 783                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 784                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 785     let isCommutable = Commutable;
 786   }
 787
 788   // Intrinsic operation, mem.
 789   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 790                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 791                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 792
 793   // Vector intrinsic operation, reg
 794   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 795                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 796                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 797     let isCommutable = Commutable;
 798   }
 799
 800   // Vector intrinsic operation, mem
 801   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 802                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 803                     [(set VR128:$dst, (V4F32Int (load addr:$src)))]>;
 804 }
 805
 806 // Square root.
 807 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 808                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 809
 810 // Reciprocal approximations. Note that these typically require refinement
 811 // in order to obtain suitable precision.
 812 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 813                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 814 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 815                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 816
 817 // Logical
 818 let Constraints = "$src1 = $dst" in {
 819   let isCommutable = 1 in {
 820     def ANDPSrr : PSI<0x54, MRMSrcReg,
 821                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 822                       "andps\t{$src2, $dst|$dst, $src2}",
 823                       [(set VR128:$dst, (v2i64
 824                                          (and VR128:$src1, VR128:$src2)))]>;
 825     def ORPSrr  : PSI<0x56, MRMSrcReg,
 826                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 827                       "orps\t{$src2, $dst|$dst, $src2}",
 828                       [(set VR128:$dst, (v2i64
 829                                          (or VR128:$src1, VR128:$src2)))]>;
 830     def XORPSrr : PSI<0x57, MRMSrcReg,
 831                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 832                       "xorps\t{$src2, $dst|$dst, $src2}",
 833                       [(set VR128:$dst, (v2i64
 834                                          (xor VR128:$src1, VR128:$src2)))]>;
 835   }
 836
 837   def ANDPSrm : PSI<0x54, MRMSrcMem,
 838                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 839                     "andps\t{$src2, $dst|$dst, $src2}",
 840                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 841                                        (memopv2i64 addr:$src2)))]>;
 842   def ORPSrm  : PSI<0x56, MRMSrcMem,
 843                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 844                     "orps\t{$src2, $dst|$dst, $src2}",
 845                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 846                                        (memopv2i64 addr:$src2)))]>;
 847   def XORPSrm : PSI<0x57, MRMSrcMem,
 848                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 849                     "xorps\t{$src2, $dst|$dst, $src2}",
 850                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 851                                        (memopv2i64 addr:$src2)))]>;
 852   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 853                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 854                      "andnps\t{$src2, $dst|$dst, $src2}",
 855                      [(set VR128:$dst,
 856                        (v2i64 (and (xor VR128:$src1,
 857                                     (bc_v2i64 (v4i32 immAllOnesV))),
 858                                VR128:$src2)))]>;
 859   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 860                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 861                      "andnps\t{$src2, $dst|$dst, $src2}",
 862                      [(set VR128:$dst,
 863                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 864                                     (bc_v2i64 (v4i32 immAllOnesV))),
 865                                (memopv2i64 addr:$src2))))]>;
 866 }
 867
 868 let Constraints = "$src1 = $dst" in {
 869   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 870                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 871                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 872                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 873                                          VR128:$src, imm:$cc))]>;
 874   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 875                       (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 876                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 877                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 878                                          (load addr:$src), imm:$cc))]>;
 879 }
 880
 881 // Shuffle and unpack instructions
 882 let Constraints = "$src1 = $dst" in {
 883   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 884     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 885                           (outs VR128:$dst), (ins VR128:$src1,
 886                            VR128:$src2, i32i8imm:$src3),
 887                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 888                           [(set VR128:$dst,
 889                             (v4f32 (vector_shuffle
 890                                     VR128:$src1, VR128:$src2,
 891                                     SHUFP_shuffle_mask:$src3)))]>;
 892   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 893                         (outs VR128:$dst), (ins VR128:$src1,
 894                          f128mem:$src2, i32i8imm:$src3),
 895                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 896                         [(set VR128:$dst,
 897                           (v4f32 (vector_shuffle
 898                                   VR128:$src1, (memopv4f32 addr:$src2),
 899                                   SHUFP_shuffle_mask:$src3)))]>;
 900
 901   let AddedComplexity = 10 in {
 902     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 903                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 904                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 905                          [(set VR128:$dst,
 906                            (v4f32 (vector_shuffle
 907                                    VR128:$src1, VR128:$src2,
 908                                    UNPCKH_shuffle_mask)))]>;
 909     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 910                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 911                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 912                          [(set VR128:$dst,
 913                            (v4f32 (vector_shuffle
 914                                    VR128:$src1, (memopv4f32 addr:$src2),
 915                                    UNPCKH_shuffle_mask)))]>;
 916
 917     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 918                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 919                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 920                          [(set VR128:$dst,
 921                            (v4f32 (vector_shuffle
 922                                    VR128:$src1, VR128:$src2,
 923                                    UNPCKL_shuffle_mask)))]>;
 924     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 925                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 926                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 927                          [(set VR128:$dst,
 928                            (v4f32 (vector_shuffle
 929                                    VR128:$src1, (memopv4f32 addr:$src2),
 930                                    UNPCKL_shuffle_mask)))]>;
 931   } // AddedComplexity
 932 } // Constraints = "$src1 = $dst"
 933
 934 // Mask creation
 935 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 936                      "movmskps\t{$src, $dst|$dst, $src}",
 937                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 938 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 939                      "movmskpd\t{$src, $dst|$dst, $src}",
 940                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 941
 942 // Prefetch intrinsic.
 943 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 944     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 945 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 946     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 947 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 948     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 949 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 950     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 951
 952 // Non-temporal stores
 953 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 954                     "movntps\t{$src, $dst|$dst, $src}",
 955                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 956
 957 // Load, store, and memory fence
 958 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 959
 960 // MXCSR register
 961 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 962                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 963 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 964                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 965
 966 // Alias instructions that map zero vector to pxor / xorp* for sse.
 967 let isReMaterializable = 1 in
 968 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 969                  "xorps\t$dst, $dst",
 970                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 971
 972 // FR32 to 128-bit vector conversion.
 973 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 974                       "movss\t{$src, $dst|$dst, $src}",
 975                       [(set VR128:$dst,
 976                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 977 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
 978                      "movss\t{$src, $dst|$dst, $src}",
 979                      [(set VR128:$dst,
 980                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 981
 982 // FIXME: may not be able to eliminate this movss with coalescing the src and
 983 // dest register classes are different. We really want to write this pattern
 984 // like this:
 985 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 986 //           (f32 FR32:$src)>;
 987 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
 988                      "movss\t{$src, $dst|$dst, $src}",
 989                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 990                                        (iPTR 0)))]>;
 991 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
 992                      "movss\t{$src, $dst|$dst, $src}",
 993                      [(store (f32 (vector_extract (v4f32 VR128:$src),
 994                                    (iPTR 0))), addr:$dst)]>;
 995
 996
 997 // Move to lower bits of a VR128, leaving upper bits alone.
 998 // Three operand (but two address) aliases.
 999 let Constraints = "$src1 = $dst" in {
1000 let neverHasSideEffects = 1 in
1001   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1002                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1003                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1004
1005   let AddedComplexity = 15 in
1006     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1007                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1008                        "movss\t{$src2, $dst|$dst, $src2}",
1009                        [(set VR128:$dst,
1010                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1011                                  MOVL_shuffle_mask)))]>;
1012 }
1013
1014 // Move to lower bits of a VR128 and zeroing upper bits.
1015 // Loading from memory automatically zeroing upper bits.
1016 let AddedComplexity = 20 in
1017 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1018                       "movss\t{$src, $dst|$dst, $src}",
1019                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV_bc,
1020                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1021                                                 MOVL_shuffle_mask)))]>;
1022
1023
1024 //===----------------------------------------------------------------------===//
1025 // SSE2 Instructions
1026 //===----------------------------------------------------------------------===//
1027
1028 // Move Instructions
1029 let neverHasSideEffects = 1 in
1030 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1031                   "movsd\t{$src, $dst|$dst, $src}", []>;
1032 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1033 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1034                   "movsd\t{$src, $dst|$dst, $src}",
1035                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1036 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1037                   "movsd\t{$src, $dst|$dst, $src}",
1038                   [(store FR64:$src, addr:$dst)]>;
1039
1040 // Conversion instructions
1041 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1042                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1043                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1044 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1045                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1046                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1047 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1048                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1049                       [(set FR32:$dst, (fround FR64:$src))]>;
1050 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1051                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1052                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1053 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1054                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1055                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1056 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1057                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1058                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1059
1060 // SSE2 instructions with XS prefix
1061 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1062                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1063                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1064                  Requires<[HasSSE2]>;
1065 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1066                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1067                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1068                  Requires<[HasSSE2]>;
1069
1070 // Match intrinsics which expect XMM operand(s).
1071 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1072                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1073                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1074 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1075                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1076                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1077                                            (load addr:$src)))]>;
1078
1079 // Match intrinisics which expect MM and XMM operand(s).
1080 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1081                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1082                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1083 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1084                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1085                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1086                                            (load addr:$src)))]>;
1087 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1088                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1089                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1090 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1091                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1092                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1093                                            (load addr:$src)))]>;
1094 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1095                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1096                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1097 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1098                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1099                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1100                                             (load addr:$src)))]>;
1101
1102 // Aliases for intrinsics
1103 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1104                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1105                           [(set GR32:$dst,
1106                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1107 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1108                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1109                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1110                                             (load addr:$src)))]>;
1111
1112 // Comparison instructions
1113 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1114   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1115                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1116                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1117 let mayLoad = 1 in
1118   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1119                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1120                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1121 }
1122
1123 let Defs = [EFLAGS] in {
1124 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1125                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1126                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1127 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1128                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1129                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1130                     (implicit EFLAGS)]>;
1131 }
1132
1133 // Aliases to match intrinsics which expect XMM operand(s).
1134 let Constraints = "$src1 = $dst" in {
1135   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1136                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1137                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1138                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1139                                            VR128:$src, imm:$cc))]>;
1140   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1141                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1142                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1143                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1144                                            (load addr:$src), imm:$cc))]>;
1145 }
1146
1147 let Defs = [EFLAGS] in {
1148 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1149                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1150                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1151                         (implicit EFLAGS)]>;
1152 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1153                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1154                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1155                         (implicit EFLAGS)]>;
1156
1157 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1158                       "comisd\t{$src2, $src1|$src1, $src2}",
1159                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1160                        (implicit EFLAGS)]>;
1161 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1162                       "comisd\t{$src2, $src1|$src1, $src2}",
1163                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1164                        (implicit EFLAGS)]>;
1165 } // Defs = EFLAGS]
1166
1167 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1168 // start with 'Fs'.
1169
1170 // Alias instructions that map fld0 to pxor for sse.
1171 let isReMaterializable = 1 in
1172 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1173                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1174                Requires<[HasSSE2]>, TB, OpSize;
1175
1176 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1177 // disregarded.
1178 let neverHasSideEffects = 1 in
1179 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1180                      "movapd\t{$src, $dst|$dst, $src}", []>;
1181
1182 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1183 // disregarded.
1184 let isSimpleLoad = 1 in
1185 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1186                      "movapd\t{$src, $dst|$dst, $src}",
1187                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1188
1189 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1190 let Constraints = "$src1 = $dst" in {
1191 let isCommutable = 1 in {
1192   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1193                       "andpd\t{$src2, $dst|$dst, $src2}",
1194                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1195   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1196                       "orpd\t{$src2, $dst|$dst, $src2}",
1197                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1198   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1199                       "xorpd\t{$src2, $dst|$dst, $src2}",
1200                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1201 }
1202
1203 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1204                     "andpd\t{$src2, $dst|$dst, $src2}",
1205                     [(set FR64:$dst, (X86fand FR64:$src1,
1206                                       (memopfsf64 addr:$src2)))]>;
1207 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1208                     "orpd\t{$src2, $dst|$dst, $src2}",
1209                     [(set FR64:$dst, (X86for FR64:$src1,
1210                                       (memopfsf64 addr:$src2)))]>;
1211 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1212                     "xorpd\t{$src2, $dst|$dst, $src2}",
1213                     [(set FR64:$dst, (X86fxor FR64:$src1,
1214                                       (memopfsf64 addr:$src2)))]>;
1215
1216 let neverHasSideEffects = 1 in {
1217 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1218                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1219                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1220 let mayLoad = 1 in
1221 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1222                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1223                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1224 }
1225 }
1226
1227 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1228 ///
1229 /// In addition, we also have a special variant of the scalar form here to
1230 /// represent the associated intrinsic operation.  This form is unlike the
1231 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1232 /// and leaves the top elements undefined.
1233 ///
1234 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1235 /// six "instructions".
1236 ///
1237 let Constraints = "$src1 = $dst" in {
1238 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1239                                   SDNode OpNode, Intrinsic F64Int,
1240                                   bit Commutable = 0> {
1241   // Scalar operation, reg+reg.
1242   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1243                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1244                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1245     let isCommutable = Commutable;
1246   }
1247
1248   // Scalar operation, reg+mem.
1249   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1250                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1251                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1252
1253   // Vector operation, reg+reg.
1254   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1255                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1256                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1257     let isCommutable = Commutable;
1258   }
1259
1260   // Vector operation, reg+mem.
1261   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1262                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1263                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1264
1265   // Intrinsic operation, reg+reg.
1266   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1267                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1268                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1269     let isCommutable = Commutable;
1270   }
1271
1272   // Intrinsic operation, reg+mem.
1273   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1274                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1275                      [(set VR128:$dst, (F64Int VR128:$src1,
1276                                                sse_load_f64:$src2))]>;
1277 }
1278 }
1279
1280 // Arithmetic instructions
1281 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1282 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1283 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1284 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1285
1286 /// sse2_fp_binop_rm - Other SSE2 binops
1287 ///
1288 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1289 /// instructions for a full-vector intrinsic form.  Operations that map
1290 /// onto C operators don't use this form since they just use the plain
1291 /// vector form instead of having a separate vector intrinsic form.
1292 ///
1293 /// This provides a total of eight "instructions".
1294 ///
1295 let Constraints = "$src1 = $dst" in {
1296 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1297                             SDNode OpNode,
1298                             Intrinsic F64Int,
1299                             Intrinsic V2F64Int,
1300                             bit Commutable = 0> {
1301
1302   // Scalar operation, reg+reg.
1303   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1304                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1305                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1306     let isCommutable = Commutable;
1307   }
1308
1309   // Scalar operation, reg+mem.
1310   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1311                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1312                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1313
1314   // Vector operation, reg+reg.
1315   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1316                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1317                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1318     let isCommutable = Commutable;
1319   }
1320
1321   // Vector operation, reg+mem.
1322   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1323                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1324                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1325
1326   // Intrinsic operation, reg+reg.
1327   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1328                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1329                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1330     let isCommutable = Commutable;
1331   }
1332
1333   // Intrinsic operation, reg+mem.
1334   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1335                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1336                      [(set VR128:$dst, (F64Int VR128:$src1,
1337                                                sse_load_f64:$src2))]>;
1338
1339   // Vector intrinsic operation, reg+reg.
1340   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1341                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1342                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1343     let isCommutable = Commutable;
1344   }
1345
1346   // Vector intrinsic operation, reg+mem.
1347   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1348                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1349                      [(set VR128:$dst, (V2F64Int VR128:$src1, (load addr:$src2)))]>;
1350 }
1351 }
1352
1353 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1354                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1355 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1356                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1357
1358 //===----------------------------------------------------------------------===//
1359 // SSE packed FP Instructions
1360
1361 // Move Instructions
1362 let neverHasSideEffects = 1 in
1363 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1364                    "movapd\t{$src, $dst|$dst, $src}", []>;
1365 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1366 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1367                    "movapd\t{$src, $dst|$dst, $src}",
1368                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1369
1370 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1371                    "movapd\t{$src, $dst|$dst, $src}",
1372                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1373
1374 let neverHasSideEffects = 1 in
1375 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1376                    "movupd\t{$src, $dst|$dst, $src}", []>;
1377 let isSimpleLoad = 1 in
1378 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1379                    "movupd\t{$src, $dst|$dst, $src}",
1380                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1381 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1382                    "movupd\t{$src, $dst|$dst, $src}",
1383                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1384
1385 // Intrinsic forms of MOVUPD load and store
1386 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1387                        "movupd\t{$src, $dst|$dst, $src}",
1388                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1389 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1390                        "movupd\t{$src, $dst|$dst, $src}",
1391                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1392
1393 let Constraints = "$src1 = $dst" in {
1394   let AddedComplexity = 20 in {
1395     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1396                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1397                        "movlpd\t{$src2, $dst|$dst, $src2}",
1398                        [(set VR128:$dst,
1399                          (v2f64 (vector_shuffle VR128:$src1,
1400                                  (scalar_to_vector (loadf64 addr:$src2)),
1401                                  MOVLP_shuffle_mask)))]>;
1402     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1403                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1404                        "movhpd\t{$src2, $dst|$dst, $src2}",
1405                        [(set VR128:$dst,
1406                          (v2f64 (vector_shuffle VR128:$src1,
1407                                  (scalar_to_vector (loadf64 addr:$src2)),
1408                                  MOVHP_shuffle_mask)))]>;
1409   } // AddedComplexity
1410 } // Constraints = "$src1 = $dst"
1411
1412 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1413                    "movlpd\t{$src, $dst|$dst, $src}",
1414                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1415                                  (iPTR 0))), addr:$dst)]>;
1416
1417 // v2f64 extract element 1 is always custom lowered to unpack high to low
1418 // and extract element 0 so the non-store version isn't too horrible.
1419 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1420                    "movhpd\t{$src, $dst|$dst, $src}",
1421                    [(store (f64 (vector_extract
1422                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1423                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1424                      addr:$dst)]>;
1425
1426 // SSE2 instructions without OpSize prefix
1427 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1428                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1429                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1430                      TB, Requires<[HasSSE2]>;
1431 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1432                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1433                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1434                                          (bitconvert (memopv2i64 addr:$src))))]>,
1435                      TB, Requires<[HasSSE2]>;
1436
1437 // SSE2 instructions with XS prefix
1438 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1439                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1440                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1441                      XS, Requires<[HasSSE2]>;
1442 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1443                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1444                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1445                                           (bitconvert (memopv2i64 addr:$src))))]>,
1446                      XS, Requires<[HasSSE2]>;
1447
1448 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1449                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1450                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1451 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1452                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1453                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1454                                             (load addr:$src)))]>;
1455 // SSE2 packed instructions with XS prefix
1456 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1457                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1458                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1459                       XS, Requires<[HasSSE2]>;
1460 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1461                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1462                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1463                                            (load addr:$src)))]>,
1464                       XS, Requires<[HasSSE2]>;
1465
1466 // SSE2 packed instructions with XD prefix
1467 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1468                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1469                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1470                      XD, Requires<[HasSSE2]>;
1471 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1472                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1473                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1474                                           (load addr:$src)))]>,
1475                      XD, Requires<[HasSSE2]>;
1476
1477 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1478                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1479                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1480 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1481                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1482                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1483                                              (load addr:$src)))]>;
1484
1485 // SSE2 instructions without OpSize prefix
1486 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1487                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1488                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1489                      TB, Requires<[HasSSE2]>;
1490 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f64mem:$src),
1491                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1492                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1493                                           (load addr:$src)))]>,
1494                      TB, Requires<[HasSSE2]>;
1495
1496 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1497                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1498                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1499 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f128mem:$src),
1500                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1501                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1502                                             (load addr:$src)))]>;
1503
1504 // Match intrinsics which expect XMM operand(s).
1505 // Aliases for intrinsics
1506 let Constraints = "$src1 = $dst" in {
1507 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1508                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1509                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1510                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1511                                            GR32:$src2))]>;
1512 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1513                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1514                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1515                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1516                                            (loadi32 addr:$src2)))]>;
1517 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1518                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1519                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1520                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1521                                       VR128:$src2))]>;
1522 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1523                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1524                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1525                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1526                                       (load addr:$src2)))]>;
1527 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1528                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1529                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1530                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1531                                        VR128:$src2))]>, XS,
1532                     Requires<[HasSSE2]>;
1533 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1534                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1535                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1536                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1537                                        (load addr:$src2)))]>, XS,
1538                     Requires<[HasSSE2]>;
1539 }
1540
1541 // Arithmetic
1542
1543 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1544 ///
1545 /// In addition, we also have a special variant of the scalar form here to
1546 /// represent the associated intrinsic operation.  This form is unlike the
1547 /// plain scalar form, in that it takes an entire vector (instead of a
1548 /// scalar) and leaves the top elements undefined.
1549 ///
1550 /// And, we have a special variant form for a full-vector intrinsic form.
1551 ///
1552 /// These four forms can each have a reg or a mem operand, so there are a
1553 /// total of eight "instructions".
1554 ///
1555 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1556                            SDNode OpNode,
1557                            Intrinsic F64Int,
1558                            Intrinsic V2F64Int,
1559                            bit Commutable = 0> {
1560   // Scalar operation, reg.
1561   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1562                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1563                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1564     let isCommutable = Commutable;
1565   }
1566
1567   // Scalar operation, mem.
1568   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1569                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1570                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1571
1572   // Vector operation, reg.
1573   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1574               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1575               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1576     let isCommutable = Commutable;
1577   }
1578
1579   // Vector operation, mem.
1580   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1581                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1582                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1583
1584   // Intrinsic operation, reg.
1585   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1586                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1587                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1588     let isCommutable = Commutable;
1589   }
1590
1591   // Intrinsic operation, mem.
1592   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1593                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1594                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1595
1596   // Vector intrinsic operation, reg
1597   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1598                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1599                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1600     let isCommutable = Commutable;
1601   }
1602
1603   // Vector intrinsic operation, mem
1604   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1605                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1606                     [(set VR128:$dst, (V2F64Int (load addr:$src)))]>;
1607 }
1608
1609 // Square root.
1610 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1611                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1612
1613 // There is no f64 version of the reciprocal approximation instructions.
1614
1615 // Logical
1616 let Constraints = "$src1 = $dst" in {
1617   let isCommutable = 1 in {
1618     def ANDPDrr : PDI<0x54, MRMSrcReg,
1619                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1620                       "andpd\t{$src2, $dst|$dst, $src2}",
1621                       [(set VR128:$dst,
1622                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1623                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1624     def ORPDrr  : PDI<0x56, MRMSrcReg,
1625                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1626                       "orpd\t{$src2, $dst|$dst, $src2}",
1627                       [(set VR128:$dst,
1628                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1629                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1630     def XORPDrr : PDI<0x57, MRMSrcReg,
1631                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1632                       "xorpd\t{$src2, $dst|$dst, $src2}",
1633                       [(set VR128:$dst,
1634                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1635                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1636   }
1637
1638   def ANDPDrm : PDI<0x54, MRMSrcMem,
1639                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1640                     "andpd\t{$src2, $dst|$dst, $src2}",
1641                     [(set VR128:$dst,
1642                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1643                        (memopv2i64 addr:$src2)))]>;
1644   def ORPDrm  : PDI<0x56, MRMSrcMem,
1645                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1646                     "orpd\t{$src2, $dst|$dst, $src2}",
1647                     [(set VR128:$dst,
1648                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1649                        (memopv2i64 addr:$src2)))]>;
1650   def XORPDrm : PDI<0x57, MRMSrcMem,
1651                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1652                     "xorpd\t{$src2, $dst|$dst, $src2}",
1653                     [(set VR128:$dst,
1654                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1655                        (memopv2i64 addr:$src2)))]>;
1656   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1657                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1658                      "andnpd\t{$src2, $dst|$dst, $src2}",
1659                      [(set VR128:$dst,
1660                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1661                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1662   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1663                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1664                      "andnpd\t{$src2, $dst|$dst, $src2}",
1665                      [(set VR128:$dst,
1666                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1667                         (memopv2i64 addr:$src2)))]>;
1668 }
1669
1670 let Constraints = "$src1 = $dst" in {
1671   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1672                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1673                       "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1674                       [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1675                                          VR128:$src, imm:$cc))]>;
1676   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1677                       (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1678                       "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1679                       [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1680                                          (load addr:$src), imm:$cc))]>;
1681 }
1682
1683 // Shuffle and unpack instructions
1684 let Constraints = "$src1 = $dst" in {
1685   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1686                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1687                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1688                         [(set VR128:$dst, (v2f64 (vector_shuffle
1689                                                   VR128:$src1, VR128:$src2,
1690                                                   SHUFP_shuffle_mask:$src3)))]>;
1691   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1692                         (outs VR128:$dst), (ins VR128:$src1,
1693                          f128mem:$src2, i8imm:$src3),
1694                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1695                         [(set VR128:$dst,
1696                           (v2f64 (vector_shuffle
1697                                   VR128:$src1, (memopv2f64 addr:$src2),
1698                                   SHUFP_shuffle_mask:$src3)))]>;
1699
1700   let AddedComplexity = 10 in {
1701     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1702                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1703                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1704                          [(set VR128:$dst,
1705                            (v2f64 (vector_shuffle
1706                                    VR128:$src1, VR128:$src2,
1707                                    UNPCKH_shuffle_mask)))]>;
1708     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1709                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1710                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1711                          [(set VR128:$dst,
1712                            (v2f64 (vector_shuffle
1713                                    VR128:$src1, (memopv2f64 addr:$src2),
1714                                    UNPCKH_shuffle_mask)))]>;
1715
1716     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1717                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1718                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1719                          [(set VR128:$dst,
1720                            (v2f64 (vector_shuffle
1721                                    VR128:$src1, VR128:$src2,
1722                                    UNPCKL_shuffle_mask)))]>;
1723     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1724                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1725                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1726                          [(set VR128:$dst,
1727                            (v2f64 (vector_shuffle
1728                                    VR128:$src1, (memopv2f64 addr:$src2),
1729                                    UNPCKL_shuffle_mask)))]>;
1730   } // AddedComplexity
1731 } // Constraints = "$src1 = $dst"
1732
1733
1734 //===----------------------------------------------------------------------===//
1735 // SSE integer instructions
1736
1737 // Move Instructions
1738 let neverHasSideEffects = 1 in
1739 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1740                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1741 let isSimpleLoad = 1, mayLoad = 1 in
1742 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1743                    "movdqa\t{$src, $dst|$dst, $src}",
1744                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1745 let mayStore = 1 in
1746 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1747                    "movdqa\t{$src, $dst|$dst, $src}",
1748                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1749 let isSimpleLoad = 1, mayLoad = 1 in
1750 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1751                    "movdqu\t{$src, $dst|$dst, $src}",
1752                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1753                  XS, Requires<[HasSSE2]>;
1754 let mayStore = 1 in
1755 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1756                    "movdqu\t{$src, $dst|$dst, $src}",
1757                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1758                  XS, Requires<[HasSSE2]>;
1759
1760 // Intrinsic forms of MOVDQU load and store
1761 let isSimpleLoad = 1 in
1762 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1763                        "movdqu\t{$src, $dst|$dst, $src}",
1764                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1765                  XS, Requires<[HasSSE2]>;
1766 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1767                        "movdqu\t{$src, $dst|$dst, $src}",
1768                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1769                      XS, Requires<[HasSSE2]>;
1770
1771 let Constraints = "$src1 = $dst" in {
1772
1773 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1774                             bit Commutable = 0> {
1775   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1776                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1777                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1778     let isCommutable = Commutable;
1779   }
1780   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1781                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1782                [(set VR128:$dst, (IntId VR128:$src1,
1783                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1784 }
1785
1786 /// PDI_binop_rm - Simple SSE2 binary operator.
1787 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1788                         ValueType OpVT, bit Commutable = 0> {
1789   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1790                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1791                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1792     let isCommutable = Commutable;
1793   }
1794   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1795                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1796                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1797                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1798 }
1799
1800 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1801 ///
1802 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1803 /// to collapse (bitconvert VT to VT) into its operand.
1804 ///
1805 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1806                               bit Commutable = 0> {
1807   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1808                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1809                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1810     let isCommutable = Commutable;
1811   }
1812   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1813                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1814                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1815 }
1816
1817 } // Constraints = "$src1 = $dst"
1818
1819 // 128-bit Integer Arithmetic
1820
1821 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1822 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1823 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1824 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1825
1826 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1827 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1828 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1829 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1830
1831 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1832 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1833 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1834 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1835
1836 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1837 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1838 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1839 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1840
1841 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1842
1843 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1844 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1845 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1846
1847 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1848
1849 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1850 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1851
1852
1853 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1854 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1855 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1856 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1857 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1858
1859
1860 defm PSLLW : PDI_binop_rm_int<0xF1, "psllw", int_x86_sse2_psll_w>;
1861 defm PSLLD : PDI_binop_rm_int<0xF2, "pslld", int_x86_sse2_psll_d>;
1862 defm PSLLQ : PDI_binop_rm_int<0xF3, "psllq", int_x86_sse2_psll_q>;
1863
1864 defm PSRLW : PDI_binop_rm_int<0xD1, "psrlw", int_x86_sse2_psrl_w>;
1865 defm PSRLD : PDI_binop_rm_int<0xD2, "psrld", int_x86_sse2_psrl_d>;
1866 defm PSRLQ : PDI_binop_rm_int<0xD3, "psrlq", int_x86_sse2_psrl_q>;
1867
1868 defm PSRAW : PDI_binop_rm_int<0xE1, "psraw", int_x86_sse2_psra_w>;
1869 defm PSRAD : PDI_binop_rm_int<0xE2, "psrad", int_x86_sse2_psra_d>;
1870
1871 // Some immediate variants need to match a bit_convert.
1872 let Constraints = "$src1 = $dst" in {
1873 def PSLLWri : PDIi8<0x71, MRM6r, (outs VR128:$dst),
1874                                  (ins VR128:$src1, i32i8imm:$src2),
1875                     "psllw\t{$src2, $dst|$dst, $src2}",
1876                     [(set VR128:$dst, (int_x86_sse2_psll_w VR128:$src1,
1877                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1878 def PSLLDri : PDIi8<0x72, MRM6r, (outs VR128:$dst),
1879                                  (ins VR128:$src1, i32i8imm:$src2),
1880                     "pslld\t{$src2, $dst|$dst, $src2}",
1881                     [(set VR128:$dst, (int_x86_sse2_psll_d VR128:$src1,
1882                           (scalar_to_vector (i32 imm:$src2))))]>;
1883 def PSLLQri : PDIi8<0x73, MRM6r, (outs VR128:$dst),
1884                                  (ins VR128:$src1, i32i8imm:$src2),
1885                     "psllq\t{$src2, $dst|$dst, $src2}",
1886                     [(set VR128:$dst, (int_x86_sse2_psll_q VR128:$src1,
1887                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1888
1889 def PSRLWri : PDIi8<0x71, MRM2r, (outs VR128:$dst),
1890                                  (ins VR128:$src1, i32i8imm:$src2),
1891                     "psrlw\t{$src2, $dst|$dst, $src2}",
1892                     [(set VR128:$dst, (int_x86_sse2_psrl_w VR128:$src1,
1893                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1894 def PSRLDri : PDIi8<0x72, MRM2r, (outs VR128:$dst),
1895                                  (ins VR128:$src1, i32i8imm:$src2),
1896                     "psrld\t{$src2, $dst|$dst, $src2}",
1897                     [(set VR128:$dst, (int_x86_sse2_psrl_d VR128:$src1,
1898                           (scalar_to_vector (i32 imm:$src2))))]>;
1899 def PSRLQri : PDIi8<0x73, MRM2r, (outs VR128:$dst),
1900                                  (ins VR128:$src1, i32i8imm:$src2),
1901                     "psrlq\t{$src2, $dst|$dst, $src2}",
1902                     [(set VR128:$dst, (int_x86_sse2_psrl_q VR128:$src1,
1903                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1904
1905 def PSRAWri : PDIi8<0x71, MRM4r, (outs VR128:$dst),
1906                                  (ins VR128:$src1, i32i8imm:$src2),
1907                     "psraw\t{$src2, $dst|$dst, $src2}",
1908                     [(set VR128:$dst, (int_x86_sse2_psra_w VR128:$src1,
1909                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1910 def PSRADri : PDIi8<0x72, MRM4r, (outs VR128:$dst),
1911                                  (ins VR128:$src1, i32i8imm:$src2),
1912                     "psrad\t{$src2, $dst|$dst, $src2}",
1913                     [(set VR128:$dst, (int_x86_sse2_psra_d VR128:$src1,
1914                           (scalar_to_vector (i32 imm:$src2))))]>;
1915 }
1916
1917 // PSRAQ doesn't exist in SSE[1-3].
1918
1919 // 128-bit logical shifts.
1920 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1921   def PSLLDQri : PDIi8<0x73, MRM7r,
1922                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1923                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1924   def PSRLDQri : PDIi8<0x73, MRM3r,
1925                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1926                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1927   // PSRADQri doesn't exist in SSE[1-3].
1928 }
1929
1930 let Predicates = [HasSSE2] in {
1931   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1932             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1933   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1934             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1935   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1936             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1937 }
1938
1939 // Logical
1940 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1941 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1942 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1943
1944 let Constraints = "$src1 = $dst" in {
1945   def PANDNrr : PDI<0xDF, MRMSrcReg,
1946                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1947                     "pandn\t{$src2, $dst|$dst, $src2}",
1948                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1949                                               VR128:$src2)))]>;
1950
1951   def PANDNrm : PDI<0xDF, MRMSrcMem,
1952                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1953                     "pandn\t{$src2, $dst|$dst, $src2}",
1954                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1955                                               (memopv2i64 addr:$src2))))]>;
1956 }
1957
1958 // SSE2 Integer comparison
1959 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1960 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1961 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1962 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1963 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1964 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1965
1966 // Pack instructions
1967 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1968 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1969 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1970
1971 // Shuffle and unpack instructions
1972 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1973                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1974                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1975                      [(set VR128:$dst, (v4i32 (vector_shuffle
1976                                                VR128:$src1, (undef),
1977                                                PSHUFD_shuffle_mask:$src2)))]>;
1978 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1979                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1980                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1981                      [(set VR128:$dst, (v4i32 (vector_shuffle
1982                                                (bc_v4i32(memopv2i64 addr:$src1)),
1983                                                (undef),
1984                                                PSHUFD_shuffle_mask:$src2)))]>;
1985
1986 // SSE2 with ImmT == Imm8 and XS prefix.
1987 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1988                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1989                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1990                     [(set VR128:$dst, (v8i16 (vector_shuffle
1991                                               VR128:$src1, (undef),
1992                                               PSHUFHW_shuffle_mask:$src2)))]>,
1993                 XS, Requires<[HasSSE2]>;
1994 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1995                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1996                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1997                     [(set VR128:$dst, (v8i16 (vector_shuffle
1998                                               (bc_v8i16 (memopv2i64 addr:$src1)),
1999                                               (undef),
2000                                               PSHUFHW_shuffle_mask:$src2)))]>,
2001                 XS, Requires<[HasSSE2]>;
2002
2003 // SSE2 with ImmT == Imm8 and XD prefix.
2004 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2005                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2006                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2007                     [(set VR128:$dst, (v8i16 (vector_shuffle
2008                                               VR128:$src1, (undef),
2009                                               PSHUFLW_shuffle_mask:$src2)))]>,
2010                 XD, Requires<[HasSSE2]>;
2011 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2012                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2013                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2014                     [(set VR128:$dst, (v8i16 (vector_shuffle
2015                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2016                                               (undef),
2017                                               PSHUFLW_shuffle_mask:$src2)))]>,
2018                 XD, Requires<[HasSSE2]>;
2019
2020
2021 let Constraints = "$src1 = $dst" in {
2022   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2023                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2024                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2025                         [(set VR128:$dst,
2026                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2027                                   UNPCKL_shuffle_mask)))]>;
2028   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2029                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2030                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2031                         [(set VR128:$dst,
2032                           (v16i8 (vector_shuffle VR128:$src1,
2033                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2034                                   UNPCKL_shuffle_mask)))]>;
2035   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2036                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2037                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2038                         [(set VR128:$dst,
2039                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2040                                   UNPCKL_shuffle_mask)))]>;
2041   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2042                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2043                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2044                         [(set VR128:$dst,
2045                           (v8i16 (vector_shuffle VR128:$src1,
2046                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2047                                   UNPCKL_shuffle_mask)))]>;
2048   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2049                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2050                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2051                         [(set VR128:$dst,
2052                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2053                                   UNPCKL_shuffle_mask)))]>;
2054   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2055                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2056                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2057                         [(set VR128:$dst,
2058                           (v4i32 (vector_shuffle VR128:$src1,
2059                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2060                                   UNPCKL_shuffle_mask)))]>;
2061   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2062                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2063                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2064                         [(set VR128:$dst,
2065                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2066                                   UNPCKL_shuffle_mask)))]>;
2067   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2068                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2069                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2070                         [(set VR128:$dst,
2071                           (v2i64 (vector_shuffle VR128:$src1,
2072                                   (memopv2i64 addr:$src2),
2073                                   UNPCKL_shuffle_mask)))]>;
2074
2075   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2076                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2077                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2078                         [(set VR128:$dst,
2079                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2080                                   UNPCKH_shuffle_mask)))]>;
2081   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2082                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2083                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2084                         [(set VR128:$dst,
2085                           (v16i8 (vector_shuffle VR128:$src1,
2086                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2087                                   UNPCKH_shuffle_mask)))]>;
2088   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2089                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2090                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2091                         [(set VR128:$dst,
2092                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2093                                   UNPCKH_shuffle_mask)))]>;
2094   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2095                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2096                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2097                         [(set VR128:$dst,
2098                           (v8i16 (vector_shuffle VR128:$src1,
2099                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2100                                   UNPCKH_shuffle_mask)))]>;
2101   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2102                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2103                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2104                         [(set VR128:$dst,
2105                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2106                                   UNPCKH_shuffle_mask)))]>;
2107   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2108                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2109                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2110                         [(set VR128:$dst,
2111                           (v4i32 (vector_shuffle VR128:$src1,
2112                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2113                                   UNPCKH_shuffle_mask)))]>;
2114   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2115                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2116                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2117                         [(set VR128:$dst,
2118                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2119                                   UNPCKH_shuffle_mask)))]>;
2120   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2121                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2122                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2123                         [(set VR128:$dst,
2124                           (v2i64 (vector_shuffle VR128:$src1,
2125                                   (memopv2i64 addr:$src2),
2126                                   UNPCKH_shuffle_mask)))]>;
2127 }
2128
2129 // Extract / Insert
2130 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2131                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2132                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2133                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2134                                                 imm:$src2))]>;
2135 let Constraints = "$src1 = $dst" in {
2136   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2137                        (outs VR128:$dst), (ins VR128:$src1,
2138                         GR32:$src2, i32i8imm:$src3),
2139                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2140                        [(set VR128:$dst,
2141                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2142   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2143                        (outs VR128:$dst), (ins VR128:$src1,
2144                         i16mem:$src2, i32i8imm:$src3),
2145                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2146                        [(set VR128:$dst,
2147                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2148                                     imm:$src3))]>;
2149 }
2150
2151 // Mask creation
2152 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2153                      "pmovmskb\t{$src, $dst|$dst, $src}",
2154                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2155
2156 // Conditional store
2157 let Uses = [EDI] in
2158 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2159                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2160                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2161
2162 // Non-temporal stores
2163 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2164                     "movntpd\t{$src, $dst|$dst, $src}",
2165                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2166 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2167                     "movntdq\t{$src, $dst|$dst, $src}",
2168                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2169 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2170                     "movnti\t{$src, $dst|$dst, $src}",
2171                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2172                   TB, Requires<[HasSSE2]>;
2173
2174 // Flush cache
2175 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2176                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2177               TB, Requires<[HasSSE2]>;
2178
2179 // Load, store, and memory fence
2180 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2181                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2182 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2183                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2184
2185 //TODO: custom lower this so as to never even generate the noop
2186 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2187            (i8 0)), (NOOP)>;
2188 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2189 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2190 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2191            (i8 1)), (MFENCE)>;
2192
2193 // Alias instructions that map zero vector to pxor / xorp* for sse.
2194 let isReMaterializable = 1 in
2195   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2196                          "pcmpeqd\t$dst, $dst",
2197                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2198
2199 // FR64 to 128-bit vector conversion.
2200 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2201                       "movsd\t{$src, $dst|$dst, $src}",
2202                       [(set VR128:$dst,
2203                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2204 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2205                      "movsd\t{$src, $dst|$dst, $src}",
2206                      [(set VR128:$dst,
2207                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2208
2209 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2210                       "movd\t{$src, $dst|$dst, $src}",
2211                       [(set VR128:$dst,
2212                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2213 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2214                       "movd\t{$src, $dst|$dst, $src}",
2215                       [(set VR128:$dst,
2216                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2217
2218 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2219                       "movd\t{$src, $dst|$dst, $src}",
2220                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2221
2222 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2223                       "movd\t{$src, $dst|$dst, $src}",
2224                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2225
2226 // SSE2 instructions with XS prefix
2227 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2228                     "movq\t{$src, $dst|$dst, $src}",
2229                     [(set VR128:$dst,
2230                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2231                   Requires<[HasSSE2]>;
2232 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2233                       "movq\t{$src, $dst|$dst, $src}",
2234                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2235                                     (iPTR 0))), addr:$dst)]>;
2236
2237 // FIXME: may not be able to eliminate this movss with coalescing the src and
2238 // dest register classes are different. We really want to write this pattern
2239 // like this:
2240 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2241 //           (f32 FR32:$src)>;
2242 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2243                      "movsd\t{$src, $dst|$dst, $src}",
2244                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2245                                        (iPTR 0)))]>;
2246 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2247                      "movsd\t{$src, $dst|$dst, $src}",
2248                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2249                                    (iPTR 0))), addr:$dst)]>;
2250 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2251                        "movd\t{$src, $dst|$dst, $src}",
2252                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2253                                         (iPTR 0)))]>;
2254 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2255                        "movd\t{$src, $dst|$dst, $src}",
2256                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2257                                      (iPTR 0))), addr:$dst)]>;
2258
2259 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2260                       "movd\t{$src, $dst|$dst, $src}",
2261                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2262 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2263                       "movd\t{$src, $dst|$dst, $src}",
2264                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2265
2266
2267 // Move to lower bits of a VR128, leaving upper bits alone.
2268 // Three operand (but two address) aliases.
2269 let Constraints = "$src1 = $dst" in {
2270   let neverHasSideEffects = 1 in
2271   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2272                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2273                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2274
2275   let AddedComplexity = 15 in
2276     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2277                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2278                        "movsd\t{$src2, $dst|$dst, $src2}",
2279                        [(set VR128:$dst,
2280                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2281                                  MOVL_shuffle_mask)))]>;
2282 }
2283
2284 // Store / copy lower 64-bits of a XMM register.
2285 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2286                      "movq\t{$src, $dst|$dst, $src}",
2287                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2288
2289 // Move to lower bits of a VR128 and zeroing upper bits.
2290 // Loading from memory automatically zeroing upper bits.
2291 let AddedComplexity = 20 in
2292   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2293                         "movsd\t{$src, $dst|$dst, $src}",
2294                         [(set VR128:$dst,
2295                           (v2f64 (vector_shuffle immAllZerosV_bc,
2296                                   (v2f64 (scalar_to_vector
2297                                           (loadf64 addr:$src))),
2298                                   MOVL_shuffle_mask)))]>;
2299
2300 // movd / movq to XMM register zero-extends
2301 let AddedComplexity = 15 in {
2302 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2303                        "movd\t{$src, $dst|$dst, $src}",
2304                        [(set VR128:$dst,
2305                          (v4i32 (vector_shuffle immAllZerosV,
2306                                  (v4i32 (scalar_to_vector GR32:$src)),
2307                                  MOVL_shuffle_mask)))]>;
2308 // This is X86-64 only.
2309 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2310                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2311                        [(set VR128:$dst,
2312                          (v2i64 (vector_shuffle immAllZerosV_bc,
2313                                  (v2i64 (scalar_to_vector GR64:$src)),
2314                                  MOVL_shuffle_mask)))]>;
2315 }
2316
2317 let AddedComplexity = 20 in {
2318 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2319                        "movd\t{$src, $dst|$dst, $src}",
2320                        [(set VR128:$dst,
2321                          (v4i32 (vector_shuffle immAllZerosV,
2322                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
2323                                  MOVL_shuffle_mask)))]>;
2324 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2325                      "movq\t{$src, $dst|$dst, $src}",
2326                      [(set VR128:$dst,
2327                        (v2i64 (vector_shuffle immAllZerosV_bc,
2328                               (v2i64 (scalar_to_vector (loadi64 addr:$src))),
2329                               MOVL_shuffle_mask)))]>, XS,
2330                    Requires<[HasSSE2]>;
2331 }
2332
2333 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2334 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2335 let AddedComplexity = 15 in
2336 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2337                         "movq\t{$src, $dst|$dst, $src}",
2338                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2339                                              VR128:$src,
2340                                              MOVL_shuffle_mask)))]>,
2341                       XS, Requires<[HasSSE2]>;
2342
2343 let AddedComplexity = 20 in
2344 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2345                         "movq\t{$src, $dst|$dst, $src}",
2346                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2347                                              (memopv2i64 addr:$src),
2348                                              MOVL_shuffle_mask)))]>,
2349                       XS, Requires<[HasSSE2]>;
2350
2351 //===----------------------------------------------------------------------===//
2352 // SSE3 Instructions
2353 //===----------------------------------------------------------------------===//
2354
2355 // Move Instructions
2356 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2357                       "movshdup\t{$src, $dst|$dst, $src}",
2358                       [(set VR128:$dst, (v4f32 (vector_shuffle
2359                                                 VR128:$src, (undef),
2360                                                 MOVSHDUP_shuffle_mask)))]>;
2361 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2362                       "movshdup\t{$src, $dst|$dst, $src}",
2363                       [(set VR128:$dst, (v4f32 (vector_shuffle
2364                                                 (memopv4f32 addr:$src), (undef),
2365                                                 MOVSHDUP_shuffle_mask)))]>;
2366
2367 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2368                       "movsldup\t{$src, $dst|$dst, $src}",
2369                       [(set VR128:$dst, (v4f32 (vector_shuffle
2370                                                 VR128:$src, (undef),
2371                                                 MOVSLDUP_shuffle_mask)))]>;
2372 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2373                       "movsldup\t{$src, $dst|$dst, $src}",
2374                       [(set VR128:$dst, (v4f32 (vector_shuffle
2375                                                 (memopv4f32 addr:$src), (undef),
2376                                                 MOVSLDUP_shuffle_mask)))]>;
2377
2378 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2379                       "movddup\t{$src, $dst|$dst, $src}",
2380                       [(set VR128:$dst, (v2f64 (vector_shuffle
2381                                                 VR128:$src, (undef),
2382                                                 SSE_splat_lo_mask)))]>;
2383 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2384                       "movddup\t{$src, $dst|$dst, $src}",
2385                       [(set VR128:$dst,
2386                         (v2f64 (vector_shuffle
2387                                 (scalar_to_vector (loadf64 addr:$src)),
2388                                 (undef),
2389                                 SSE_splat_lo_mask)))]>;
2390
2391 // Arithmetic
2392 let Constraints = "$src1 = $dst" in {
2393   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2394                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2395                         "addsubps\t{$src2, $dst|$dst, $src2}",
2396                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2397                                            VR128:$src2))]>;
2398   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2399                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2400                         "addsubps\t{$src2, $dst|$dst, $src2}",
2401                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2402                                            (load addr:$src2)))]>;
2403   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2404                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2405                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2406                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2407                                           VR128:$src2))]>;
2408   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2409                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2410                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2411                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2412                                           (load addr:$src2)))]>;
2413 }
2414
2415 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2416                    "lddqu\t{$src, $dst|$dst, $src}",
2417                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2418
2419 // Horizontal ops
2420 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2421   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2422          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2423          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2424 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2425   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2426          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2427          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2428 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2429   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2430         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2431         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2432 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2433   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2434         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2435         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2436
2437 let Constraints = "$src1 = $dst" in {
2438   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2439   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2440   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2441   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2442   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2443   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2444   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2445   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2446 }
2447
2448 // Thread synchronization
2449 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2450                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2451 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2452                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2453
2454 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2455 let AddedComplexity = 15 in
2456 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2457                   MOVSHDUP_shuffle_mask)),
2458           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2459 let AddedComplexity = 20 in
2460 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2461                   MOVSHDUP_shuffle_mask)),
2462           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2463
2464 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2465 let AddedComplexity = 15 in
2466   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2467                     MOVSLDUP_shuffle_mask)),
2468             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2469 let AddedComplexity = 20 in
2470   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2471                     MOVSLDUP_shuffle_mask)),
2472             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2473
2474 //===----------------------------------------------------------------------===//
2475 // SSSE3 Instructions
2476 //===----------------------------------------------------------------------===//
2477
2478 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2479 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2480                               Intrinsic IntId64, Intrinsic IntId128> {
2481   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2482                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2483                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2484
2485   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2486                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2487                    [(set VR64:$dst,
2488                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2489
2490   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2491                     (ins VR128:$src),
2492                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2493                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2494                     OpSize;
2495
2496   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2497                     (ins i128mem:$src),
2498                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2499                     [(set VR128:$dst,
2500                       (IntId128
2501                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2502 }
2503
2504 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2505 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2506                                Intrinsic IntId64, Intrinsic IntId128> {
2507   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2508                    (ins VR64:$src),
2509                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2510                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2511
2512   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2513                    (ins i64mem:$src),
2514                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2515                    [(set VR64:$dst,
2516                      (IntId64
2517                       (bitconvert (memopv4i16 addr:$src))))]>;
2518
2519   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2520                     (ins VR128:$src),
2521                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2522                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2523                     OpSize;
2524
2525   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2526                     (ins i128mem:$src),
2527                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2528                     [(set VR128:$dst,
2529                       (IntId128
2530                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2531 }
2532
2533 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2534 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2535                                Intrinsic IntId64, Intrinsic IntId128> {
2536   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2537                    (ins VR64:$src),
2538                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2539                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2540
2541   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2542                    (ins i64mem:$src),
2543                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2544                    [(set VR64:$dst,
2545                      (IntId64
2546                       (bitconvert (memopv2i32 addr:$src))))]>;
2547
2548   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2549                     (ins VR128:$src),
2550                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2551                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2552                     OpSize;
2553
2554   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2555                     (ins i128mem:$src),
2556                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2557                     [(set VR128:$dst,
2558                       (IntId128
2559                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2560 }
2561
2562 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2563                                        int_x86_ssse3_pabs_b,
2564                                        int_x86_ssse3_pabs_b_128>;
2565 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2566                                        int_x86_ssse3_pabs_w,
2567                                        int_x86_ssse3_pabs_w_128>;
2568 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2569                                        int_x86_ssse3_pabs_d,
2570                                        int_x86_ssse3_pabs_d_128>;
2571
2572 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2573 let Constraints = "$src1 = $dst" in {
2574   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2575                                  Intrinsic IntId64, Intrinsic IntId128,
2576                                  bit Commutable = 0> {
2577     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2578                      (ins VR64:$src1, VR64:$src2),
2579                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2580                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2581       let isCommutable = Commutable;
2582     }
2583     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2584                      (ins VR64:$src1, i64mem:$src2),
2585                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2586                      [(set VR64:$dst,
2587                        (IntId64 VR64:$src1,
2588                         (bitconvert (memopv8i8 addr:$src2))))]>;
2589
2590     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2591                       (ins VR128:$src1, VR128:$src2),
2592                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2593                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2594                       OpSize {
2595       let isCommutable = Commutable;
2596     }
2597     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2598                       (ins VR128:$src1, i128mem:$src2),
2599                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2600                       [(set VR128:$dst,
2601                         (IntId128 VR128:$src1,
2602                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2603   }
2604 }
2605
2606 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2607 let Constraints = "$src1 = $dst" in {
2608   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2609                                   Intrinsic IntId64, Intrinsic IntId128,
2610                                   bit Commutable = 0> {
2611     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2612                      (ins VR64:$src1, VR64:$src2),
2613                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2614                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2615       let isCommutable = Commutable;
2616     }
2617     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2618                      (ins VR64:$src1, i64mem:$src2),
2619                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2620                      [(set VR64:$dst,
2621                        (IntId64 VR64:$src1,
2622                         (bitconvert (memopv4i16 addr:$src2))))]>;
2623
2624     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2625                       (ins VR128:$src1, VR128:$src2),
2626                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2627                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2628                       OpSize {
2629       let isCommutable = Commutable;
2630     }
2631     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2632                       (ins VR128:$src1, i128mem:$src2),
2633                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2634                       [(set VR128:$dst,
2635                         (IntId128 VR128:$src1,
2636                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2637   }
2638 }
2639
2640 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2641 let Constraints = "$src1 = $dst" in {
2642   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2643                                   Intrinsic IntId64, Intrinsic IntId128,
2644                                   bit Commutable = 0> {
2645     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2646                      (ins VR64:$src1, VR64:$src2),
2647                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2648                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2649       let isCommutable = Commutable;
2650     }
2651     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2652                      (ins VR64:$src1, i64mem:$src2),
2653                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2654                      [(set VR64:$dst,
2655                        (IntId64 VR64:$src1,
2656                         (bitconvert (memopv2i32 addr:$src2))))]>;
2657
2658     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2659                       (ins VR128:$src1, VR128:$src2),
2660                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2661                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2662                       OpSize {
2663       let isCommutable = Commutable;
2664     }
2665     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2666                       (ins VR128:$src1, i128mem:$src2),
2667                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2668                       [(set VR128:$dst,
2669                         (IntId128 VR128:$src1,
2670                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2671   }
2672 }
2673
2674 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2675                                         int_x86_ssse3_phadd_w,
2676                                         int_x86_ssse3_phadd_w_128, 1>;
2677 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2678                                         int_x86_ssse3_phadd_d,
2679                                         int_x86_ssse3_phadd_d_128, 1>;
2680 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2681                                         int_x86_ssse3_phadd_sw,
2682                                         int_x86_ssse3_phadd_sw_128, 1>;
2683 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2684                                         int_x86_ssse3_phsub_w,
2685                                         int_x86_ssse3_phsub_w_128>;
2686 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2687                                         int_x86_ssse3_phsub_d,
2688                                         int_x86_ssse3_phsub_d_128>;
2689 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2690                                         int_x86_ssse3_phsub_sw,
2691                                         int_x86_ssse3_phsub_sw_128>;
2692 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2693                                         int_x86_ssse3_pmadd_ub_sw,
2694                                         int_x86_ssse3_pmadd_ub_sw_128, 1>;
2695 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2696                                         int_x86_ssse3_pmul_hr_sw,
2697                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2698 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2699                                         int_x86_ssse3_pshuf_b,
2700                                         int_x86_ssse3_pshuf_b_128>;
2701 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2702                                         int_x86_ssse3_psign_b,
2703                                         int_x86_ssse3_psign_b_128>;
2704 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2705                                         int_x86_ssse3_psign_w,
2706                                         int_x86_ssse3_psign_w_128>;
2707 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2708                                         int_x86_ssse3_psign_d,
2709                                         int_x86_ssse3_psign_d_128>;
2710
2711 let Constraints = "$src1 = $dst" in {
2712   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2713                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2714                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2715                            [(set VR64:$dst,
2716                              (int_x86_ssse3_palign_r
2717                               VR64:$src1, VR64:$src2,
2718                               imm:$src3))]>;
2719   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2720                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2721                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2722                            [(set VR64:$dst,
2723                              (int_x86_ssse3_palign_r
2724                               VR64:$src1,
2725                               (bitconvert (memopv2i32 addr:$src2)),
2726                               imm:$src3))]>;
2727
2728   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2729                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2730                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2731                            [(set VR128:$dst,
2732                              (int_x86_ssse3_palign_r_128
2733                               VR128:$src1, VR128:$src2,
2734                               imm:$src3))]>, OpSize;
2735   def PALIGNR128rm : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2736                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2737                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2738                            [(set VR128:$dst,
2739                              (int_x86_ssse3_palign_r_128
2740                               VR128:$src1,
2741                               (bitconvert (memopv4i32 addr:$src2)),
2742                               imm:$src3))]>, OpSize;
2743 }
2744
2745 //===----------------------------------------------------------------------===//
2746 // Non-Instruction Patterns
2747 //===----------------------------------------------------------------------===//
2748
2749 // 128-bit vector undef's.
2750 def : Pat<(v4f32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2751 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2752 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2753 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2754 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2755 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2756
2757 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2758 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2759 // Since these loads aren't folded into the fextend, we have to match it
2760 // explicitly here.
2761 let Predicates = [HasSSE2] in
2762  def : Pat<(fextend (loadf32 addr:$src)),
2763            (CVTSS2SDrm addr:$src)>;
2764
2765 // bit_convert
2766 let Predicates = [HasSSE2] in {
2767   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2768   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2769   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2770   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2771   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2772   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2773   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2774   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2775   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2776   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2777   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2778   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2779   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2780   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2781   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2782   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2783   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2784   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2785   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2786   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2787   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2788   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2789   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2790   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2791   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2792   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2793   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2794   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2795   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2796   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2797 }
2798
2799 // Move scalar to XMM zero-extended
2800 // movd to XMM register zero-extends
2801 let AddedComplexity = 15 in {
2802 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2803 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2804                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2805           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2806 def : Pat<(v4f32 (vector_shuffle immAllZerosV_bc,
2807                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2808           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2809 }
2810
2811 // Splat v2f64 / v2i64
2812 let AddedComplexity = 10 in {
2813 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2814           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2815 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2816           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2817 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2818           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2819 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2820           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2821 }
2822
2823 // Splat v4f32
2824 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
2825           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
2826       Requires<[HasSSE1]>;
2827
2828 // Special unary SHUFPSrri case.
2829 // FIXME: when we want non two-address code, then we should use PSHUFD?
2830 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2831            SHUFP_unary_shuffle_mask:$sm)),
2832           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2833       Requires<[HasSSE1]>;
2834 // Special unary SHUFPDrri case.
2835 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2836            SHUFP_unary_shuffle_mask:$sm)),
2837           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2838       Requires<[HasSSE2]>;
2839 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2840 def : Pat<(vector_shuffle (memopv4f32 addr:$src1), (undef),
2841            SHUFP_unary_shuffle_mask:$sm),
2842           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2843       Requires<[HasSSE2]>;
2844 // Special binary v4i32 shuffle cases with SHUFPS.
2845 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2846            PSHUFD_binary_shuffle_mask:$sm)),
2847           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2848            Requires<[HasSSE2]>;
2849 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2850            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2851           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2852            Requires<[HasSSE2]>;
2853 // Special binary v2i64 shuffle cases using SHUFPDrri.
2854 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2855                  SHUFP_shuffle_mask:$sm)),
2856           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2857           Requires<[HasSSE2]>;
2858 // Special unary SHUFPDrri case.
2859 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2860            SHUFP_unary_shuffle_mask:$sm)),
2861           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2862       Requires<[HasSSE2]>;
2863
2864 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2865 let AddedComplexity = 10 in {
2866 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2867                   UNPCKL_v_undef_shuffle_mask)),
2868           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2869 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2870                   UNPCKL_v_undef_shuffle_mask)),
2871           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2872 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2873                   UNPCKL_v_undef_shuffle_mask)),
2874           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2875 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2876                   UNPCKL_v_undef_shuffle_mask)),
2877           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2878 }
2879
2880 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2881 let AddedComplexity = 10 in {
2882 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2883                   UNPCKH_v_undef_shuffle_mask)),
2884           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2885 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2886                   UNPCKH_v_undef_shuffle_mask)),
2887           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2888 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2889                   UNPCKH_v_undef_shuffle_mask)),
2890           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2891 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2892                   UNPCKH_v_undef_shuffle_mask)),
2893           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2894 }
2895
2896 let AddedComplexity = 15 in {
2897 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2898 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2899                   MOVHP_shuffle_mask)),
2900           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2901
2902 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2903 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2904                   MOVHLPS_shuffle_mask)),
2905           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2906
2907 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2908 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2909                   MOVHLPS_v_undef_shuffle_mask)),
2910           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2911 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2912                   MOVHLPS_v_undef_shuffle_mask)),
2913           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2914 }
2915
2916 let AddedComplexity = 20 in {
2917 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2918 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2919 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2920                   MOVLP_shuffle_mask)),
2921           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2922 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2923                   MOVLP_shuffle_mask)),
2924           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2925 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2926                   MOVHP_shuffle_mask)),
2927           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2928 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2929                   MOVHP_shuffle_mask)),
2930           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2931
2932 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2933                   MOVLP_shuffle_mask)),
2934           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2935 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2936                   MOVLP_shuffle_mask)),
2937           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2938 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2939                   MOVHP_shuffle_mask)),
2940           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2941 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2942                   MOVLP_shuffle_mask)),
2943           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2944 }
2945
2946 let AddedComplexity = 15 in {
2947 // Setting the lowest element in the vector.
2948 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2949                   MOVL_shuffle_mask)),
2950           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2951 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2952                   MOVL_shuffle_mask)),
2953           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2954
2955 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2956 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2957                   MOVLP_shuffle_mask)),
2958           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2959 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2960                   MOVLP_shuffle_mask)),
2961           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2962 }
2963
2964 // Set lowest element and zero upper elements.
2965 let AddedComplexity = 15 in
2966 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
2967            MOVL_shuffle_mask)),
2968           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2969
2970
2971 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2972 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2973           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2974 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2975           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2976 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2977           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2978 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2979           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2980       Requires<[HasSSE2]>;
2981 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2982           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2983       Requires<[HasSSE2]>;
2984 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2985           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2986 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2987           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2988 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2989           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2990 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2991           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2992 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2993           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2994 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2995           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2996 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2997           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2998 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2999           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3000
3001 // Some special case pandn patterns.
3002 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3003                   VR128:$src2)),
3004           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3005 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3006                   VR128:$src2)),
3007           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3008 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3009                   VR128:$src2)),
3010           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3011
3012 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3013                   (memopv2i64 addr:$src2))),
3014           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3015 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3016                   (memopv2i64 addr:$src2))),
3017           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3018 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3019                   (memopv2i64 addr:$src2))),
3020           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3021
3022 // vector -> vector casts
3023 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3024           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3025 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3026           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3027
3028 // Use movaps / movups for SSE integer load / store (one byte shorter).
3029 def : Pat<(alignedloadv4i32 addr:$src),
3030           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3031 def : Pat<(loadv4i32 addr:$src),
3032           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3033 def : Pat<(alignedloadv2i64 addr:$src),
3034           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3035 def : Pat<(loadv2i64 addr:$src),
3036           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3037
3038 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3039           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3040 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3041           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3042 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3043           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3044 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3045           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3046 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3047           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3048 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3049           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3050 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3051           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3052 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3053           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3054
3055 //===----------------------------------------------------------------------===//
3056 // SSE4.1 Instructions
3057 //===----------------------------------------------------------------------===//
3058
3059 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3060                             bits<8> opcsd, bits<8> opcpd,
3061                             string OpcodeStr,
3062                             Intrinsic F32Int,
3063                             Intrinsic V4F32Int,
3064                             Intrinsic F64Int,
3065                             Intrinsic V2F64Int> {
3066   // Intrinsic operation, reg.
3067   def SSr_Int : SS4AI<opcss, MRMSrcReg,
3068                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3069                     !strconcat(OpcodeStr,
3070                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3071                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3072                     OpSize;
3073
3074   // Intrinsic operation, mem.
3075   def SSm_Int : SS4AI<opcss, MRMSrcMem,
3076                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3077                     !strconcat(OpcodeStr,
3078                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3079                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3080                     OpSize;
3081
3082   // Vector intrinsic operation, reg
3083   def PSr_Int : SS4AI<opcps, MRMSrcReg,
3084                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3085                     !strconcat(OpcodeStr,
3086                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3087                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3088                     OpSize;
3089
3090   // Vector intrinsic operation, mem
3091   def PSm_Int : SS4AI<opcps, MRMSrcMem,
3092                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3093                     !strconcat(OpcodeStr,
3094                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3095                     [(set VR128:$dst, (V4F32Int (load addr:$src1),imm:$src2))]>,
3096                     OpSize;
3097
3098   // Intrinsic operation, reg.
3099   def SDr_Int : SS4AI<opcsd, MRMSrcReg,
3100                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3101                     !strconcat(OpcodeStr,
3102                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3103                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3104                     OpSize;
3105
3106   // Intrinsic operation, mem.
3107   def SDm_Int : SS4AI<opcsd, MRMSrcMem,
3108                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3109                     !strconcat(OpcodeStr,
3110                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3111                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3112                     OpSize;
3113
3114   // Vector intrinsic operation, reg
3115   def PDr_Int : SS4AI<opcpd, MRMSrcReg,
3116                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3117                     !strconcat(OpcodeStr,
3118                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3119                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3120                     OpSize;
3121
3122   // Vector intrinsic operation, mem
3123   def PDm_Int : SS4AI<opcpd, MRMSrcMem,
3124                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3125                     !strconcat(OpcodeStr,
3126                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3127                     [(set VR128:$dst, (V2F64Int (load addr:$src1),imm:$src2))]>,
3128                     OpSize;
3129 }
3130
3131 // FP round - roundss, roundps, roundsd, roundpd
3132 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3133                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3134                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3135
3136 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3137 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3138                                  Intrinsic IntId128> {
3139   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3140                     (ins VR128:$src),
3141                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3142                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3143   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3144                      (ins i128mem:$src),
3145                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3146                      [(set VR128:$dst,
3147                        (IntId128
3148                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3149 }
3150
3151 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3152                                          int_x86_sse41_phminposuw>;
3153
3154 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3155 let Constraints = "$src1 = $dst" in {
3156   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3157                                 Intrinsic IntId128, bit Commutable = 0> {
3158     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3159                    (ins VR128:$src1, VR128:$src2),
3160                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3161                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3162                    OpSize {
3163       let isCommutable = Commutable;
3164     }
3165     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3166                    (ins VR128:$src1, i128mem:$src2),
3167                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3168                    [(set VR128:$dst,
3169                      (IntId128 VR128:$src1,
3170                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3171   }
3172 }
3173
3174 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3175                                        int_x86_sse41_pcmpeqq, 1>;
3176 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3177                                        int_x86_sse41_packusdw, 0>;
3178 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3179                                        int_x86_sse41_pminsb, 1>;
3180 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3181                                        int_x86_sse41_pminsd, 1>;
3182 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3183                                        int_x86_sse41_pminud, 1>;
3184 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3185                                        int_x86_sse41_pminuw, 1>;
3186 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3187                                        int_x86_sse41_pmaxsb, 1>;
3188 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3189                                        int_x86_sse41_pmaxsd, 1>;
3190 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3191                                        int_x86_sse41_pmaxud, 1>;
3192 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3193                                        int_x86_sse41_pmaxuw, 1>;
3194 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq",
3195                                        int_x86_sse41_pmuldq, 1>;
3196
3197
3198 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3199 let Constraints = "$src1 = $dst" in {
3200   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, SDNode OpNode,
3201                                 Intrinsic IntId128, bit Commutable = 0> {
3202     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3203                    (ins VR128:$src1, VR128:$src2),
3204                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3205                    [(set VR128:$dst, (OpNode (v4i32 VR128:$src1),
3206                                                     VR128:$src2))]>, OpSize {
3207       let isCommutable = Commutable;
3208     }
3209     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3210                       (ins VR128:$src1, VR128:$src2),
3211                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3212                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3213                       OpSize {
3214       let isCommutable = Commutable;
3215     }
3216     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3217                    (ins VR128:$src1, i128mem:$src2),
3218                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3219                    [(set VR128:$dst,
3220                      (OpNode VR128:$src1, (memopv4i32 addr:$src2)))]>, OpSize;
3221     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3222                        (ins VR128:$src1, i128mem:$src2),
3223                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3224                        [(set VR128:$dst,
3225                         (IntId128 VR128:$src1, (memopv4i32 addr:$src2)))]>,
3226                        OpSize;
3227   }
3228 }
3229 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", mul,
3230                                        int_x86_sse41_pmulld, 1>;
3231
3232
3233 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with immediate
3234 let Constraints = "$src1 = $dst" in {
3235   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3236                                  Intrinsic IntId128, bit Commutable = 0> {
3237     def rri : SS4AI<opc, MRMSrcReg, (outs VR128:$dst),
3238                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3239                     !strconcat(OpcodeStr,
3240                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3241                     [(set VR128:$dst,
3242                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3243                     OpSize {
3244       let isCommutable = Commutable;
3245     }
3246     def rmi : SS4AI<opc, MRMSrcMem, (outs VR128:$dst),
3247                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3248                     !strconcat(OpcodeStr,
3249                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3250                     [(set VR128:$dst,
3251                       (IntId128 VR128:$src1,
3252                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3253                     OpSize;
3254   }
3255 }
3256
3257 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3258                                         int_x86_sse41_blendps, 0>;
3259 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3260                                         int_x86_sse41_blendpd, 0>;
3261 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3262                                         int_x86_sse41_pblendw, 0>;
3263 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3264                                         int_x86_sse41_dpps, 1>;
3265 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3266                                         int_x86_sse41_dppd, 1>;
3267 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3268                                         int_x86_sse41_mpsadbw, 0>;
3269
3270
3271 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with immediate
3272 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3273   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3274     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3275                     (ins VR128:$src1, VR128:$src2),
3276                     !strconcat(OpcodeStr,
3277                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3278                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3279                     OpSize;
3280
3281     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3282                     (ins VR128:$src1, i128mem:$src2),
3283                     !strconcat(OpcodeStr,
3284                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3285                     [(set VR128:$dst,
3286                       (IntId VR128:$src1,
3287                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3288   }
3289 }
3290
3291 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3292 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3293 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3294
3295
3296 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3297   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3298                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3299                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3300
3301   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3302                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3303                  [(set VR128:$dst,
3304                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3305 }
3306
3307 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3308 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3309 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3310 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3311 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3312 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3313
3314 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3315   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3316                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3317                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3318
3319   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3320                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3321                  [(set VR128:$dst,
3322                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3323 }
3324
3325 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3326 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3327 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3328 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3329
3330 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3331   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3332                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3333                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3334
3335   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3336                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3337                  [(set VR128:$dst,
3338                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3339 }
3340
3341 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3342 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3343
3344
3345 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3346 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3347   def rr : SS4AI<opc, MRMSrcReg, (outs GR32:$dst),
3348                  (ins VR128:$src1, i32i8imm:$src2),
3349                  !strconcat(OpcodeStr,
3350                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3351                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3352                  OpSize;
3353   def mr : SS4AI<opc, MRMDestMem, (outs),
3354                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3355                  !strconcat(OpcodeStr,
3356                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3357                  []>, OpSize;
3358 // FIXME:
3359 // There's an AssertZext in the way of writing the store pattern
3360 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3361 }
3362
3363 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3364
3365
3366 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3367 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3368   def mr : SS4AI<opc, MRMDestMem, (outs),
3369                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3370                  !strconcat(OpcodeStr,
3371                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3372                  []>, OpSize;
3373 // FIXME:
3374 // There's an AssertZext in the way of writing the store pattern
3375 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3376 }
3377
3378 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3379
3380
3381 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3382 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3383   def rr : SS4AI<opc, MRMSrcReg, (outs GR32:$dst),
3384                  (ins VR128:$src1, i32i8imm:$src2),
3385                  !strconcat(OpcodeStr,
3386                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3387                  [(set GR32:$dst,
3388                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3389   def mr : SS4AI<opc, MRMDestMem, (outs),
3390                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3391                  !strconcat(OpcodeStr,
3392                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3393                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3394                           addr:$dst)]>, OpSize;
3395 }
3396
3397 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3398
3399
3400 /// SS41I_extractf32 - SSE 4.1 extract 32 bits to fp reg or memory destination
3401 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3402   def rr : SS4AI<opc, MRMSrcReg, (outs FR32:$dst),
3403                  (ins VR128:$src1, i32i8imm:$src2),
3404                  !strconcat(OpcodeStr,
3405                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3406                  [(set FR32:$dst,
3407                   (extractelt (v4f32 VR128:$src1), imm:$src2))]>, OpSize;
3408   def mr : SS4AI<opc, MRMDestMem, (outs),
3409                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3410                  !strconcat(OpcodeStr,
3411                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3412                  [(store (extractelt (v4f32 VR128:$src1), imm:$src2),
3413                           addr:$dst)]>, OpSize;
3414 }
3415
3416 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3417
3418 let Constraints = "$src1 = $dst" in {
3419   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3420     def rr : SS4AI<opc, MRMSrcReg, (outs VR128:$dst),
3421                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3422                    !strconcat(OpcodeStr,
3423                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3424                    [(set VR128:$dst,
3425                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3426     def rm : SS4AI<opc, MRMSrcMem, (outs VR128:$dst),
3427                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3428                    !strconcat(OpcodeStr,
3429                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3430                    [(set VR128:$dst,
3431                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3432                                 imm:$src3))]>, OpSize;
3433   }
3434 }
3435
3436 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3437
3438 let Constraints = "$src1 = $dst" in {
3439   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3440     def rr : SS4AI<opc, MRMSrcReg, (outs VR128:$dst),
3441                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3442                    !strconcat(OpcodeStr,
3443                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3444                    [(set VR128:$dst,
3445                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3446                    OpSize;
3447     def rm : SS4AI<opc, MRMSrcMem, (outs VR128:$dst),
3448                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3449                    !strconcat(OpcodeStr,
3450                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3451                    [(set VR128:$dst,
3452                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3453                                        imm:$src3)))]>, OpSize;
3454   }
3455 }
3456
3457 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3458
3459 let Constraints = "$src1 = $dst" in {
3460   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3461     def rr : SS4AI<opc, MRMSrcReg, (outs VR128:$dst),
3462                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3463                    !strconcat(OpcodeStr,
3464                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3465                    [(set VR128:$dst,
3466                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3467     def rm : SS4AI<opc, MRMSrcMem, (outs VR128:$dst),
3468                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3469                    !strconcat(OpcodeStr,
3470                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3471                    [(set VR128:$dst,
3472                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3473                                  imm:$src3))]>, OpSize;
3474   }
3475 }
3476
3477 defm INSERTPS    : SS41I_insertf32<0x31, "insertps">;