lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE1 Instructions
 372 //===----------------------------------------------------------------------===//
 373
 374 // Move Instructions. Register-to-register movss is not used for FR32
 375 // register copies because it's a partial register update; FsMOVAPSrr is
 376 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 377 // because INSERT_SUBREG requires that the insert be implementable in terms of
 378 // a copy, and just mentioned, we don't use movss for copies.
 379 let Constraints = "$src1 = $dst" in
 380 def MOVSSrr : SSI<0x10, MRMSrcReg,
 381                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 382                   "movss\t{$src2, $dst|$dst, $src2}",
 383                   [(set (v4f32 VR128:$dst),
 384                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 385
 386 // Extract the low 32-bit value from one vector and insert it into another.
 387 let AddedComplexity = 15 in
 388 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 389           (MOVSSrr (v4f32 VR128:$src1),
 390                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 391
 392 // Implicitly promote a 32-bit scalar to a vector.
 393 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 394           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 395
 396 // Loading from memory automatically zeroing upper bits.
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in
 398 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 399                   "movss\t{$src, $dst|$dst, $src}",
 400                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 401
 402 // MOVSSrm zeros the high parts of the register; represent this
 403 // with SUBREG_TO_REG.
 404 let AddedComplexity = 20 in {
 405 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 406           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 407 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 408           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 409 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 410           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 411 }
 412
 413 // Store scalar value to memory.
 414 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 415                   "movss\t{$src, $dst|$dst, $src}",
 416                   [(store FR32:$src, addr:$dst)]>;
 417
 418 // Extract and store.
 419 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 420                  addr:$dst),
 421           (MOVSSmr addr:$dst,
 422                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 423
 424 // Conversion instructions
 425 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 426                       "cvttss2si\t{$src, $dst|$dst, $src}",
 427                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 428 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 429                       "cvttss2si\t{$src, $dst|$dst, $src}",
 430                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 431 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 432                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 433                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 434 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 435                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 436                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 437
 438 // Match intrinsics which expect XMM operand(s).
 439 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 440                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 441 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 442                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 443
 444 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 445                          "cvtss2si\t{$src, $dst|$dst, $src}",
 446                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 447 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 448                          "cvtss2si\t{$src, $dst|$dst, $src}",
 449                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 450                                            (load addr:$src)))]>;
 451
 452 // Match intrinsics which expect MM and XMM operand(s).
 453 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 454                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 455                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 456 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 457                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 458                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 459                                            (load addr:$src)))]>;
 460 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 461                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 462                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 463 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 464                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 465                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 466                                            (load addr:$src)))]>;
 467 let Constraints = "$src1 = $dst" in {
 468   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 469                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 470                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 471                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 472                                            VR64:$src2))]>;
 473   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 474                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 475                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 476                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 477                                             (load addr:$src2)))]>;
 478 }
 479
 480 // Aliases for intrinsics
 481 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 482                           "cvttss2si\t{$src, $dst|$dst, $src}",
 483                           [(set GR32:$dst,
 484                             (int_x86_sse_cvttss2si VR128:$src))]>;
 485 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 486                           "cvttss2si\t{$src, $dst|$dst, $src}",
 487                           [(set GR32:$dst,
 488                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 489
 490 let Constraints = "$src1 = $dst" in {
 491   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 492                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 493                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 494                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 495                                               GR32:$src2))]>;
 496   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 497                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 498                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 499                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 500                                               (loadi32 addr:$src2)))]>;
 501 }
 502
 503 // Comparison instructions
 504 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 505   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 506                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 507                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 508 let mayLoad = 1 in
 509   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 510                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 511                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 512
 513   // Accept explicit immediate argument form instead of comparison code.
 514 let isAsmParserOnly = 1 in {
 515   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 516                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 517                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 518 let mayLoad = 1 in
 519   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 520                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 521                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 522 }
 523 }
 524
 525 let Defs = [EFLAGS] in {
 526 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 527                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 528                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 529 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 530                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 531                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 532
 533 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 534                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 535 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 536                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 537
 538 } // Defs = [EFLAGS]
 539
 540 // Aliases to match intrinsics which expect XMM operand(s).
 541 let Constraints = "$src1 = $dst" in {
 542   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 543                         (outs VR128:$dst),
 544                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 545                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 546                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 547                                              VR128:$src1,
 548                                              VR128:$src, imm:$cc))]>;
 549   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 550                         (outs VR128:$dst),
 551                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 552                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 553                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 554                                            (load addr:$src), imm:$cc))]>;
 555 }
 556
 557 let Defs = [EFLAGS] in {
 558 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 559                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 560                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 561                                                VR128:$src2))]>;
 562 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 563                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 564                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 565                                                (load addr:$src2)))]>;
 566
 567 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 568                       "comiss\t{$src2, $src1|$src1, $src2}",
 569                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 570                                              VR128:$src2))]>;
 571 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 572                       "comiss\t{$src2, $src1|$src1, $src2}",
 573                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 574                                              (load addr:$src2)))]>;
 575 } // Defs = [EFLAGS]
 576
 577 // Aliases of packed SSE1 instructions for scalar use. These all have names
 578 // that start with 'Fs'.
 579
 580 // Alias instructions that map fld0 to pxor for sse.
 581 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 582     canFoldAsLoad = 1 in
 583   // FIXME: Set encoding to pseudo!
 584 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 585                  [(set FR32:$dst, fp32imm0)]>,
 586                  Requires<[HasSSE1]>, TB, OpSize;
 587
 588 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 589 // disregarded.
 590 let neverHasSideEffects = 1 in
 591 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 592                      "movaps\t{$src, $dst|$dst, $src}", []>;
 593
 594 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 595 // disregarded.
 596 let canFoldAsLoad = 1, isReMaterializable = 1 in
 597 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 598                      "movaps\t{$src, $dst|$dst, $src}",
 599                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 600
 601 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 602 let Constraints = "$src1 = $dst" in {
 603 let isCommutable = 1 in {
 604   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 605                                        (ins FR32:$src1, FR32:$src2),
 606                       "andps\t{$src2, $dst|$dst, $src2}",
 607                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 608   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 609                                        (ins FR32:$src1, FR32:$src2),
 610                       "orps\t{$src2, $dst|$dst, $src2}",
 611                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 612   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 613                                        (ins FR32:$src1, FR32:$src2),
 614                       "xorps\t{$src2, $dst|$dst, $src2}",
 615                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 616 }
 617
 618 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 619                                      (ins FR32:$src1, f128mem:$src2),
 620                     "andps\t{$src2, $dst|$dst, $src2}",
 621                     [(set FR32:$dst, (X86fand FR32:$src1,
 622                                       (memopfsf32 addr:$src2)))]>;
 623 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 624                                      (ins FR32:$src1, f128mem:$src2),
 625                     "orps\t{$src2, $dst|$dst, $src2}",
 626                     [(set FR32:$dst, (X86for FR32:$src1,
 627                                       (memopfsf32 addr:$src2)))]>;
 628 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 629                                      (ins FR32:$src1, f128mem:$src2),
 630                     "xorps\t{$src2, $dst|$dst, $src2}",
 631                     [(set FR32:$dst, (X86fxor FR32:$src1,
 632                                       (memopfsf32 addr:$src2)))]>;
 633
 634 let neverHasSideEffects = 1 in {
 635 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 636                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 637                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 638 let mayLoad = 1 in
 639 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 640                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 641                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 642 }
 643 }
 644
 645 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
 646 /// vector forms.
 647 ///
 648 /// In addition, we also have a special variant of the scalar form here to
 649 /// represent the associated intrinsic operation.  This form is unlike the
 650 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 651 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 652 ///
 653 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 654 /// six "instructions".
 655 ///
 656 let Constraints = "$src1 = $dst" in {
 657 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 658                                  SDNode OpNode, bit Commutable = 0> {
 659   // Scalar operation, reg+reg.
 660   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 661                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 662                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 663     let isCommutable = Commutable;
 664   }
 665
 666   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 667                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 668                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 669     let isCommutable = Commutable;
 670   }
 671
 672   // Scalar operation, reg+mem.
 673   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 674                                  (ins FR32:$src1, f32mem:$src2),
 675                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 676                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 677
 678   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
 679                                  (ins FR64:$src1, f64mem:$src2),
 680                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 681                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 682
 683   // Vector operation, reg+reg.
 684   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 685                                  (ins VR128:$src1, VR128:$src2),
 686                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 687                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 688     let isCommutable = Commutable;
 689   }
 690
 691   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 692                                  (ins VR128:$src1, VR128:$src2),
 693                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 694                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 695     let isCommutable = Commutable;
 696   }
 697
 698   // Vector operation, reg+mem.
 699   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 700                                  (ins VR128:$src1, f128mem:$src2),
 701                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 702              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 703
 704   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 705                                  (ins VR128:$src1, f128mem:$src2),
 706                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 707              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
 708
 709   // Intrinsic operation, reg+reg.
 710   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 711                                      (ins VR128:$src1, VR128:$src2),
 712        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 713        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 714                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 715                                                       VR128:$src2))]>;
 716                           // int_x86_sse_xxx_ss
 717
 718   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
 719                                      (ins VR128:$src1, VR128:$src2),
 720        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 721        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 722                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 723                                                       VR128:$src2))]>;
 724                           // int_x86_sse2_xxx_sd
 725
 726   // Intrinsic operation, reg+mem.
 727   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 728                                      (ins VR128:$src1, ssmem:$src2),
 729        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 730        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 731                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 732                                                sse_load_f32:$src2))]>;
 733                           // int_x86_sse_xxx_ss
 734
 735   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
 736                                      (ins VR128:$src1, sdmem:$src2),
 737        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 738        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 739                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 740                                                sse_load_f64:$src2))]>;
 741                           // int_x86_sse2_xxx_sd
 742 }
 743 }
 744
 745 // Arithmetic instructions
 746 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd, 1>;
 747 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul, 1>;
 748 defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 749 defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 750
 751 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
 752 ///
 753 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
 754 /// instructions for a full-vector intrinsic form.  Operations that map
 755 /// onto C operators don't use this form since they just use the plain
 756 /// vector form instead of having a separate vector intrinsic form.
 757 ///
 758 /// This provides a total of eight "instructions".
 759 ///
 760 let Constraints = "$src1 = $dst" in {
 761 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 762                             SDNode OpNode, bit Commutable = 0> {
 763
 764   // Scalar operation, reg+reg.
 765   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 766                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 767                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 768     let isCommutable = Commutable;
 769   }
 770
 771   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 772                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 773                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 774     let isCommutable = Commutable;
 775   }
 776
 777   // Scalar operation, reg+mem.
 778   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 779                                  (ins FR32:$src1, f32mem:$src2),
 780                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 781                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 782
 783   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
 784                                  (ins FR64:$src1, f64mem:$src2),
 785                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 786                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 787
 788   // Vector operation, reg+reg.
 789   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 790                                  (ins VR128:$src1, VR128:$src2),
 791                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 792                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 793     let isCommutable = Commutable;
 794   }
 795
 796   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 797                                  (ins VR128:$src1, VR128:$src2),
 798                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 799                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 800     let isCommutable = Commutable;
 801   }
 802
 803   // Vector operation, reg+mem.
 804   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 805                                  (ins VR128:$src1, f128mem:$src2),
 806                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 807              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 808
 809   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 810                                  (ins VR128:$src1, f128mem:$src2),
 811                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 812              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
 813
 814   // Intrinsic operation, reg+reg.
 815   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 816                                      (ins VR128:$src1, VR128:$src2),
 817        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 818        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 819                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 820                                                       VR128:$src2))]> {
 821                           // int_x86_sse_xxx_ss
 822     let isCommutable = Commutable;
 823   }
 824
 825   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
 826                                      (ins VR128:$src1, VR128:$src2),
 827        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 828        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 829                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 830                                                       VR128:$src2))]> {
 831                           // int_x86_sse2_xxx_sd
 832     let isCommutable = Commutable;
 833   }
 834
 835   // Intrinsic operation, reg+mem.
 836   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 837                                      (ins VR128:$src1, ssmem:$src2),
 838        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 839        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 840                           !strconcat(OpcodeStr, "_ss")) VR128:$src1,
 841                                                sse_load_f32:$src2))]>;
 842                           // int_x86_sse_xxx_ss
 843
 844   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
 845                                      (ins VR128:$src1, sdmem:$src2),
 846        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 847        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 848                           !strconcat(OpcodeStr, "_sd")) VR128:$src1,
 849                                                sse_load_f64:$src2))]>;
 850                           // int_x86_sse2_xxx_sd
 851
 852   // Vector intrinsic operation, reg+reg.
 853   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 854                                      (ins VR128:$src1, VR128:$src2),
 855        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 856        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 857                           !strconcat(OpcodeStr, "_ps")) VR128:$src1,
 858                                                       VR128:$src2))]> {
 859                           // int_x86_sse_xxx_ps
 860     let isCommutable = Commutable;
 861   }
 862
 863   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 864                                      (ins VR128:$src1, VR128:$src2),
 865        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 866        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 867                           !strconcat(OpcodeStr, "_pd")) VR128:$src1,
 868                                                       VR128:$src2))]> {
 869                           // int_x86_sse2_xxx_pd
 870     let isCommutable = Commutable;
 871   }
 872
 873   // Vector intrinsic operation, reg+mem.
 874   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 875                                      (ins VR128:$src1, f128mem:$src2),
 876        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 877        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 878                           !strconcat(OpcodeStr, "_ps")) VR128:$src1,
 879                                                  (memopv4f32 addr:$src2)))]>;
 880                           // int_x86_sse_xxx_ps
 881
 882   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 883                                      (ins VR128:$src1, f128mem:$src2),
 884        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 885        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 886                           !strconcat(OpcodeStr, "_pd")) VR128:$src1,
 887                                                  (memopv2f64 addr:$src2)))]>;
 888                           // int_x86_sse2_xxx_pd
 889 }
 890 }
 891
 892 defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
 893 defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
 894
 895 //===----------------------------------------------------------------------===//
 896 // SSE packed FP Instructions
 897
 898 // Move Instructions
 899 let neverHasSideEffects = 1 in
 900 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 901                    "movaps\t{$src, $dst|$dst, $src}", []>;
 902 let canFoldAsLoad = 1, isReMaterializable = 1 in
 903 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 904                    "movaps\t{$src, $dst|$dst, $src}",
 905                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 906
 907 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 908                    "movaps\t{$src, $dst|$dst, $src}",
 909                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 910
 911 let neverHasSideEffects = 1 in
 912 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 913                    "movups\t{$src, $dst|$dst, $src}", []>;
 914 let canFoldAsLoad = 1, isReMaterializable = 1 in
 915 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 916                    "movups\t{$src, $dst|$dst, $src}",
 917                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 918 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 919                    "movups\t{$src, $dst|$dst, $src}",
 920                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 921
 922 // Intrinsic forms of MOVUPS load and store
 923 let canFoldAsLoad = 1, isReMaterializable = 1 in
 924 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 925                        "movups\t{$src, $dst|$dst, $src}",
 926                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 927 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 928                        "movups\t{$src, $dst|$dst, $src}",
 929                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 930
 931 let Constraints = "$src1 = $dst" in {
 932   let AddedComplexity = 20 in {
 933     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 934                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 935                        "movlps\t{$src2, $dst|$dst, $src2}",
 936        [(set VR128:$dst,
 937          (movlp VR128:$src1,
 938                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 939     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 940                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 941                        "movhps\t{$src2, $dst|$dst, $src2}",
 942        [(set VR128:$dst,
 943          (movlhps VR128:$src1,
 944                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 945   } // AddedComplexity
 946 } // Constraints = "$src1 = $dst"
 947
 948
 949 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 950           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 951
 952 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 953                    "movlps\t{$src, $dst|$dst, $src}",
 954                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 955                                  (iPTR 0))), addr:$dst)]>;
 956
 957 // v2f64 extract element 1 is always custom lowered to unpack high to low
 958 // and extract element 0 so the non-store version isn't too horrible.
 959 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 960                    "movhps\t{$src, $dst|$dst, $src}",
 961                    [(store (f64 (vector_extract
 962                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 963                                          (undef)), (iPTR 0))), addr:$dst)]>;
 964
 965 let Constraints = "$src1 = $dst" in {
 966 let AddedComplexity = 20 in {
 967 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 968                                      (ins VR128:$src1, VR128:$src2),
 969                     "movlhps\t{$src2, $dst|$dst, $src2}",
 970                     [(set VR128:$dst,
 971                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 972
 973 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 974                                      (ins VR128:$src1, VR128:$src2),
 975                     "movhlps\t{$src2, $dst|$dst, $src2}",
 976                     [(set VR128:$dst,
 977                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 978 } // AddedComplexity
 979 } // Constraints = "$src1 = $dst"
 980
 981 let AddedComplexity = 20 in {
 982 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 983           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 984 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 985           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 986 }
 987
 988
 989
 990 // Arithmetic
 991
 992 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 993 ///
 994 /// In addition, we also have a special variant of the scalar form here to
 995 /// represent the associated intrinsic operation.  This form is unlike the
 996 /// plain scalar form, in that it takes an entire vector (instead of a
 997 /// scalar) and leaves the top elements undefined.
 998 ///
 999 /// And, we have a special variant form for a full-vector intrinsic form.
1000 ///
1001 /// These four forms can each have a reg or a mem operand, so there are a
1002 /// total of eight "instructions".
1003 ///
1004 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
1005                            SDNode OpNode,
1006                            Intrinsic F32Int,
1007                            Intrinsic V4F32Int,
1008                            bit Commutable = 0> {
1009   // Scalar operation, reg.
1010   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1011                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1012                 [(set FR32:$dst, (OpNode FR32:$src))]> {
1013     let isCommutable = Commutable;
1014   }
1015
1016   // Scalar operation, mem.
1017   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1018                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1019                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1020             Requires<[HasSSE1, OptForSize]>;
1021
1022   // Vector operation, reg.
1023   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1024               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1025               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1026     let isCommutable = Commutable;
1027   }
1028
1029   // Vector operation, mem.
1030   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1031                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1032                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1033
1034   // Intrinsic operation, reg.
1035   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1036                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1037                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1038     let isCommutable = Commutable;
1039   }
1040
1041   // Intrinsic operation, mem.
1042   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1043                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1044                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1045
1046   // Vector intrinsic operation, reg
1047   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1048                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1049                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1050     let isCommutable = Commutable;
1051   }
1052
1053   // Vector intrinsic operation, mem
1054   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1055                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1056                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1057 }
1058
1059 // Square root.
1060 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1061                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1062
1063 // Reciprocal approximations. Note that these typically require refinement
1064 // in order to obtain suitable precision.
1065 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1066                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1067 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1068                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1069
1070 // Logical
1071 let Constraints = "$src1 = $dst" in {
1072   let isCommutable = 1 in {
1073     def ANDPSrr : PSI<0x54, MRMSrcReg,
1074                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1075                       "andps\t{$src2, $dst|$dst, $src2}",
1076                       [(set VR128:$dst, (v2i64
1077                                          (and VR128:$src1, VR128:$src2)))]>;
1078     def ORPSrr  : PSI<0x56, MRMSrcReg,
1079                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1080                       "orps\t{$src2, $dst|$dst, $src2}",
1081                       [(set VR128:$dst, (v2i64
1082                                          (or VR128:$src1, VR128:$src2)))]>;
1083     def XORPSrr : PSI<0x57, MRMSrcReg,
1084                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1085                       "xorps\t{$src2, $dst|$dst, $src2}",
1086                       [(set VR128:$dst, (v2i64
1087                                          (xor VR128:$src1, VR128:$src2)))]>;
1088   }
1089
1090   def ANDPSrm : PSI<0x54, MRMSrcMem,
1091                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1092                     "andps\t{$src2, $dst|$dst, $src2}",
1093                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
1094                                        (memopv2i64 addr:$src2)))]>;
1095   def ORPSrm  : PSI<0x56, MRMSrcMem,
1096                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1097                     "orps\t{$src2, $dst|$dst, $src2}",
1098                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
1099                                        (memopv2i64 addr:$src2)))]>;
1100   def XORPSrm : PSI<0x57, MRMSrcMem,
1101                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1102                     "xorps\t{$src2, $dst|$dst, $src2}",
1103                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
1104                                        (memopv2i64 addr:$src2)))]>;
1105   def ANDNPSrr : PSI<0x55, MRMSrcReg,
1106                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1107                      "andnps\t{$src2, $dst|$dst, $src2}",
1108                      [(set VR128:$dst,
1109                        (v2i64 (and (xor VR128:$src1,
1110                                     (bc_v2i64 (v4i32 immAllOnesV))),
1111                                VR128:$src2)))]>;
1112   def ANDNPSrm : PSI<0x55, MRMSrcMem,
1113                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1114                      "andnps\t{$src2, $dst|$dst, $src2}",
1115                      [(set VR128:$dst,
1116                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1117                                     (bc_v2i64 (v4i32 immAllOnesV))),
1118                                (memopv2i64 addr:$src2))))]>;
1119 }
1120
1121 let Constraints = "$src1 = $dst" in {
1122   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1123                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1124                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1125                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1126                                                         VR128:$src, imm:$cc))]>;
1127   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1128                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1129                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1130                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1131                                             (memop addr:$src), imm:$cc))]>;
1132
1133   // Accept explicit immediate argument form instead of comparison code.
1134 let isAsmParserOnly = 1 in {
1135   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1136                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1137                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1138   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1139                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1140                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1141 }
1142 }
1143 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1144           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1145 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1146           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1147
1148 // Shuffle and unpack instructions
1149 let Constraints = "$src1 = $dst" in {
1150   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1151     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1152                           (outs VR128:$dst), (ins VR128:$src1,
1153                            VR128:$src2, i8imm:$src3),
1154                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1155                           [(set VR128:$dst,
1156                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1157   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1158                         (outs VR128:$dst), (ins VR128:$src1,
1159                          f128mem:$src2, i8imm:$src3),
1160                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1161                         [(set VR128:$dst,
1162                           (v4f32 (shufp:$src3
1163                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1164
1165   let AddedComplexity = 10 in {
1166     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1167                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1168                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1169                          [(set VR128:$dst,
1170                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1171     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1172                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1173                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1174                          [(set VR128:$dst,
1175                            (v4f32 (unpckh VR128:$src1,
1176                                           (memopv4f32 addr:$src2))))]>;
1177
1178     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1179                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1180                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1181                          [(set VR128:$dst,
1182                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1183     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1184                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1185                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1186                          [(set VR128:$dst,
1187                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1188   } // AddedComplexity
1189 } // Constraints = "$src1 = $dst"
1190
1191 // Mask creation
1192 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1193                      "movmskps\t{$src, $dst|$dst, $src}",
1194                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1195 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1196                      "movmskpd\t{$src, $dst|$dst, $src}",
1197                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1198
1199 // Prefetch intrinsic.
1200 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1201     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1202 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1203     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1204 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1205     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1206 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1207     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1208
1209 // Non-temporal stores
1210 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1211                     "movntps\t{$src, $dst|$dst, $src}",
1212                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1213
1214 let AddedComplexity = 400 in { // Prefer non-temporal versions
1215 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1216                     "movntps\t{$src, $dst|$dst, $src}",
1217                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1218
1219 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1220                     "movntdq\t{$src, $dst|$dst, $src}",
1221                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1222
1223 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1224                  "movnti\t{$src, $dst|$dst, $src}",
1225                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1226                TB, Requires<[HasSSE2]>;
1227
1228 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1229                      "movnti\t{$src, $dst|$dst, $src}",
1230                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1231                   TB, Requires<[HasSSE2]>;
1232 }
1233
1234 // Load, store, and memory fence
1235 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1236              TB, Requires<[HasSSE1]>;
1237
1238 // MXCSR register
1239 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1240                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1241 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1242                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1243
1244 // Alias instructions that map zero vector to pxor / xorp* for sse.
1245 // We set canFoldAsLoad because this can be converted to a constant-pool
1246 // load of an all-zeros value if folding it would be beneficial.
1247 // FIXME: Change encoding to pseudo!
1248 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1249     isCodeGenOnly = 1 in {
1250 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1251                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1252 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1253                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1254 let ExeDomain = SSEPackedInt in
1255 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1256                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1257 }
1258
1259 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1260 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1261 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1262
1263 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1264           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1265
1266 //===---------------------------------------------------------------------===//
1267 // SSE2 Instructions
1268 //===---------------------------------------------------------------------===//
1269
1270 // Move Instructions. Register-to-register movsd is not used for FR64
1271 // register copies because it's a partial register update; FsMOVAPDrr is
1272 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1273 // because INSERT_SUBREG requires that the insert be implementable in terms of
1274 // a copy, and just mentioned, we don't use movsd for copies.
1275 let Constraints = "$src1 = $dst" in
1276 def MOVSDrr : SDI<0x10, MRMSrcReg,
1277                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1278                   "movsd\t{$src2, $dst|$dst, $src2}",
1279                   [(set (v2f64 VR128:$dst),
1280                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1281
1282 // Extract the low 64-bit value from one vector and insert it into another.
1283 let AddedComplexity = 15 in
1284 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1285           (MOVSDrr (v2f64 VR128:$src1),
1286                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1287
1288 // Implicitly promote a 64-bit scalar to a vector.
1289 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1290           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1291
1292 // Loading from memory automatically zeroing upper bits.
1293 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1294 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1295                   "movsd\t{$src, $dst|$dst, $src}",
1296                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1297
1298 // MOVSDrm zeros the high parts of the register; represent this
1299 // with SUBREG_TO_REG.
1300 let AddedComplexity = 20 in {
1301 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1302           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1303 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1304           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1305 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1306           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1307 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1308           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1309 def : Pat<(v2f64 (X86vzload addr:$src)),
1310           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1311 }
1312
1313 // Store scalar value to memory.
1314 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1315                   "movsd\t{$src, $dst|$dst, $src}",
1316                   [(store FR64:$src, addr:$dst)]>;
1317
1318 // Extract and store.
1319 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1320                  addr:$dst),
1321           (MOVSDmr addr:$dst,
1322                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1323
1324 // Conversion instructions
1325 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1326                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1327                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1328 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1329                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1330                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1331 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1332                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1333                       [(set FR32:$dst, (fround FR64:$src))]>;
1334 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1335                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1336                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1337                   Requires<[HasSSE2, OptForSize]>;
1338 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1339                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1340                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1341 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1342                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1343                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1344
1345 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1346                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1347 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1348                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1349 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1350                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1351 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1352                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1353 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1354                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1355 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1356                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1357 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1358                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1359 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1360                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1361 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1362                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1363 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1364                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1365
1366 // SSE2 instructions with XS prefix
1367 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1368                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1369                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1370                  Requires<[HasSSE2]>;
1371 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1372                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1373                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1374                  Requires<[HasSSE2, OptForSize]>;
1375
1376 def : Pat<(extloadf32 addr:$src),
1377           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1378       Requires<[HasSSE2, OptForSpeed]>;
1379
1380 // Match intrinsics which expect XMM operand(s).
1381 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1382                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1383                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1384 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1385                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1386                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1387                                            (load addr:$src)))]>;
1388
1389 // Match intrinsics which expect MM and XMM operand(s).
1390 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1391                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1392                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1393 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1394                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1395                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1396                                            (memop addr:$src)))]>;
1397 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1398                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1399                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1400 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1401                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1402                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1403                                            (memop addr:$src)))]>;
1404 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1405                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1406                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1407 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1408                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1409                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1410                                             (load addr:$src)))]>;
1411
1412 // Aliases for intrinsics
1413 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1414                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1415                           [(set GR32:$dst,
1416                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1417 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1418                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1419                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1420                                             (load addr:$src)))]>;
1421
1422 // Comparison instructions
1423 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1424   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1425                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1426                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1427 let mayLoad = 1 in
1428   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1429                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1430                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1431
1432   // Accept explicit immediate argument form instead of comparison code.
1433 let isAsmParserOnly = 1 in {
1434   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1435                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1436                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1437 let mayLoad = 1 in
1438   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1439                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1440                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1441 }
1442 }
1443
1444 let Defs = [EFLAGS] in {
1445 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1446                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1447                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1448 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1449                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1450                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1451 } // Defs = [EFLAGS]
1452
1453 // Aliases to match intrinsics which expect XMM operand(s).
1454 let Constraints = "$src1 = $dst" in {
1455   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1456                         (outs VR128:$dst),
1457                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1458                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1459                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1460                                            VR128:$src, imm:$cc))]>;
1461   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1462                         (outs VR128:$dst),
1463                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1464                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1465                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1466                                            (load addr:$src), imm:$cc))]>;
1467 }
1468
1469 let Defs = [EFLAGS] in {
1470 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1471                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1472                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1473                                                VR128:$src2))]>;
1474 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1475                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1476                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1477                                                (load addr:$src2)))]>;
1478
1479 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1480                       "comisd\t{$src2, $src1|$src1, $src2}",
1481                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1482                                              VR128:$src2))]>;
1483 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1484                       "comisd\t{$src2, $src1|$src1, $src2}",
1485                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1486                                              (load addr:$src2)))]>;
1487 } // Defs = [EFLAGS]
1488
1489 // Aliases of packed SSE2 instructions for scalar use. These all have names
1490 // that start with 'Fs'.
1491
1492 // Alias instructions that map fld0 to pxor for sse.
1493 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1494     canFoldAsLoad = 1 in
1495 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1496                  [(set FR64:$dst, fpimm0)]>,
1497                Requires<[HasSSE2]>, TB, OpSize;
1498
1499 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1500 // disregarded.
1501 let neverHasSideEffects = 1 in
1502 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1503                      "movapd\t{$src, $dst|$dst, $src}", []>;
1504
1505 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1506 // disregarded.
1507 let canFoldAsLoad = 1, isReMaterializable = 1 in
1508 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1509                      "movapd\t{$src, $dst|$dst, $src}",
1510                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1511
1512 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1513 let Constraints = "$src1 = $dst" in {
1514 let isCommutable = 1 in {
1515   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1516                                        (ins FR64:$src1, FR64:$src2),
1517                       "andpd\t{$src2, $dst|$dst, $src2}",
1518                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1519   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1520                                        (ins FR64:$src1, FR64:$src2),
1521                       "orpd\t{$src2, $dst|$dst, $src2}",
1522                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1523   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1524                                        (ins FR64:$src1, FR64:$src2),
1525                       "xorpd\t{$src2, $dst|$dst, $src2}",
1526                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1527 }
1528
1529 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1530                                      (ins FR64:$src1, f128mem:$src2),
1531                     "andpd\t{$src2, $dst|$dst, $src2}",
1532                     [(set FR64:$dst, (X86fand FR64:$src1,
1533                                       (memopfsf64 addr:$src2)))]>;
1534 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1535                                      (ins FR64:$src1, f128mem:$src2),
1536                     "orpd\t{$src2, $dst|$dst, $src2}",
1537                     [(set FR64:$dst, (X86for FR64:$src1,
1538                                       (memopfsf64 addr:$src2)))]>;
1539 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1540                                      (ins FR64:$src1, f128mem:$src2),
1541                     "xorpd\t{$src2, $dst|$dst, $src2}",
1542                     [(set FR64:$dst, (X86fxor FR64:$src1,
1543                                       (memopfsf64 addr:$src2)))]>;
1544
1545 let neverHasSideEffects = 1 in {
1546 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1547                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1548                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1549 let mayLoad = 1 in
1550 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1551                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1552                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1553 }
1554 }
1555
1556 //===---------------------------------------------------------------------===//
1557 // SSE packed FP Instructions
1558
1559 // Move Instructions
1560 let neverHasSideEffects = 1 in
1561 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1562                    "movapd\t{$src, $dst|$dst, $src}", []>;
1563 let canFoldAsLoad = 1, isReMaterializable = 1 in
1564 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1565                    "movapd\t{$src, $dst|$dst, $src}",
1566                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1567
1568 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1569                    "movapd\t{$src, $dst|$dst, $src}",
1570                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1571
1572 let neverHasSideEffects = 1 in
1573 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1574                    "movupd\t{$src, $dst|$dst, $src}", []>;
1575 let canFoldAsLoad = 1 in
1576 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1577                    "movupd\t{$src, $dst|$dst, $src}",
1578                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1579 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1580                    "movupd\t{$src, $dst|$dst, $src}",
1581                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1582
1583 // Intrinsic forms of MOVUPD load and store
1584 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1585                        "movupd\t{$src, $dst|$dst, $src}",
1586                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1587 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1588                        "movupd\t{$src, $dst|$dst, $src}",
1589                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1590
1591 let Constraints = "$src1 = $dst" in {
1592   let AddedComplexity = 20 in {
1593     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1594                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1595                        "movlpd\t{$src2, $dst|$dst, $src2}",
1596                        [(set VR128:$dst,
1597                          (v2f64 (movlp VR128:$src1,
1598                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1599     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1600                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1601                        "movhpd\t{$src2, $dst|$dst, $src2}",
1602                        [(set VR128:$dst,
1603                          (v2f64 (movlhps VR128:$src1,
1604                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1605   } // AddedComplexity
1606 } // Constraints = "$src1 = $dst"
1607
1608 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1609                    "movlpd\t{$src, $dst|$dst, $src}",
1610                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1611                                  (iPTR 0))), addr:$dst)]>;
1612
1613 // v2f64 extract element 1 is always custom lowered to unpack high to low
1614 // and extract element 0 so the non-store version isn't too horrible.
1615 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1616                    "movhpd\t{$src, $dst|$dst, $src}",
1617                    [(store (f64 (vector_extract
1618                                  (v2f64 (unpckh VR128:$src, (undef))),
1619                                  (iPTR 0))), addr:$dst)]>;
1620
1621 // SSE2 instructions without OpSize prefix
1622 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1623                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1624                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1625                      TB, Requires<[HasSSE2]>;
1626 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1627                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1628                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1629                                         (bitconvert (memopv2i64 addr:$src))))]>,
1630                      TB, Requires<[HasSSE2]>;
1631
1632 // SSE2 instructions with XS prefix
1633 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1634                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1635                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1636                      XS, Requires<[HasSSE2]>;
1637 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1638                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1639                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1640                                         (bitconvert (memopv2i64 addr:$src))))]>,
1641                      XS, Requires<[HasSSE2]>;
1642
1643 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1644                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1645                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1646 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1647                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1648                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1649                                             (memop addr:$src)))]>;
1650 // SSE2 packed instructions with XS prefix
1651 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1652                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1653 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1654                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1655
1656 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1657                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1658                         [(set VR128:$dst,
1659                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1660                       XS, Requires<[HasSSE2]>;
1661 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1662                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1663                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1664                                            (memop addr:$src)))]>,
1665                       XS, Requires<[HasSSE2]>;
1666
1667 // SSE2 packed instructions with XD prefix
1668 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1669                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1670                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1671                      XD, Requires<[HasSSE2]>;
1672 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1673                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1674                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1675                                           (memop addr:$src)))]>,
1676                      XD, Requires<[HasSSE2]>;
1677
1678 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1679                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1680                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1681 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1682                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1683                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1684                                              (memop addr:$src)))]>;
1685
1686 // SSE2 instructions without OpSize prefix
1687 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1688                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1689 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1690                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1691
1692 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1693                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1694                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1695                      TB, Requires<[HasSSE2]>;
1696 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1697                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1698                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1699                                           (load addr:$src)))]>,
1700                      TB, Requires<[HasSSE2]>;
1701
1702 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1703                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1704 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1705                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1706
1707
1708 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1709                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1710                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1711 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1712                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1713                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1714                                             (memop addr:$src)))]>;
1715
1716 // Match intrinsics which expect XMM operand(s).
1717 // Aliases for intrinsics
1718 let Constraints = "$src1 = $dst" in {
1719 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1720                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1721                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1722                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1723                                            GR32:$src2))]>;
1724 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1725                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1726                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1727                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1728                                            (loadi32 addr:$src2)))]>;
1729 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1730                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1731                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1732                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1733                                       VR128:$src2))]>;
1734 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1735                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1736                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1737                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1738                                       (load addr:$src2)))]>;
1739 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1740                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1741                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1742                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1743                                        VR128:$src2))]>, XS,
1744                     Requires<[HasSSE2]>;
1745 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1746                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1747                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1748                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1749                                        (load addr:$src2)))]>, XS,
1750                     Requires<[HasSSE2]>;
1751 }
1752
1753 // Arithmetic
1754
1755 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1756 ///
1757 /// In addition, we also have a special variant of the scalar form here to
1758 /// represent the associated intrinsic operation.  This form is unlike the
1759 /// plain scalar form, in that it takes an entire vector (instead of a
1760 /// scalar) and leaves the top elements undefined.
1761 ///
1762 /// And, we have a special variant form for a full-vector intrinsic form.
1763 ///
1764 /// These four forms can each have a reg or a mem operand, so there are a
1765 /// total of eight "instructions".
1766 ///
1767 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1768                            SDNode OpNode,
1769                            Intrinsic F64Int,
1770                            Intrinsic V2F64Int,
1771                            bit Commutable = 0> {
1772   // Scalar operation, reg.
1773   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1774                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1775                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1776     let isCommutable = Commutable;
1777   }
1778
1779   // Scalar operation, mem.
1780   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1781                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1782                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1783
1784   // Vector operation, reg.
1785   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1786               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1787               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1788     let isCommutable = Commutable;
1789   }
1790
1791   // Vector operation, mem.
1792   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1793                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1794                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1795
1796   // Intrinsic operation, reg.
1797   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1798                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1799                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1800     let isCommutable = Commutable;
1801   }
1802
1803   // Intrinsic operation, mem.
1804   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1805                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1806                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1807
1808   // Vector intrinsic operation, reg
1809   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1810                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1811                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1812     let isCommutable = Commutable;
1813   }
1814
1815   // Vector intrinsic operation, mem
1816   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1817                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1818                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1819 }
1820
1821 // Square root.
1822 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1823                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1824
1825 // There is no f64 version of the reciprocal approximation instructions.
1826
1827 // Logical
1828 let Constraints = "$src1 = $dst" in {
1829   let isCommutable = 1 in {
1830     def ANDPDrr : PDI<0x54, MRMSrcReg,
1831                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1832                       "andpd\t{$src2, $dst|$dst, $src2}",
1833                       [(set VR128:$dst,
1834                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1835                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1836     def ORPDrr  : PDI<0x56, MRMSrcReg,
1837                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1838                       "orpd\t{$src2, $dst|$dst, $src2}",
1839                       [(set VR128:$dst,
1840                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1841                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1842     def XORPDrr : PDI<0x57, MRMSrcReg,
1843                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1844                       "xorpd\t{$src2, $dst|$dst, $src2}",
1845                       [(set VR128:$dst,
1846                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1847                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1848   }
1849
1850   def ANDPDrm : PDI<0x54, MRMSrcMem,
1851                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1852                     "andpd\t{$src2, $dst|$dst, $src2}",
1853                     [(set VR128:$dst,
1854                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1855                        (memopv2i64 addr:$src2)))]>;
1856   def ORPDrm  : PDI<0x56, MRMSrcMem,
1857                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1858                     "orpd\t{$src2, $dst|$dst, $src2}",
1859                     [(set VR128:$dst,
1860                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1861                        (memopv2i64 addr:$src2)))]>;
1862   def XORPDrm : PDI<0x57, MRMSrcMem,
1863                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1864                     "xorpd\t{$src2, $dst|$dst, $src2}",
1865                     [(set VR128:$dst,
1866                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1867                        (memopv2i64 addr:$src2)))]>;
1868   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1869                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1870                      "andnpd\t{$src2, $dst|$dst, $src2}",
1871                      [(set VR128:$dst,
1872                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1873                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1874   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1875                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1876                      "andnpd\t{$src2, $dst|$dst, $src2}",
1877                      [(set VR128:$dst,
1878                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1879                         (memopv2i64 addr:$src2)))]>;
1880 }
1881
1882 let Constraints = "$src1 = $dst" in {
1883   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1884                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1885                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1886                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1887                                                         VR128:$src, imm:$cc))]>;
1888   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1889                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1890                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1891                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1892                                                  (memop addr:$src), imm:$cc))]>;
1893
1894   // Accept explicit immediate argument form instead of comparison code.
1895 let isAsmParserOnly = 1 in {
1896   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1897                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1898                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1899   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1900                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1901                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1902 }
1903 }
1904 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1905           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1906 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1907           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1908
1909 // Shuffle and unpack instructions
1910 let Constraints = "$src1 = $dst" in {
1911   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1912                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1913                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1914                  [(set VR128:$dst,
1915                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1916   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1917                         (outs VR128:$dst), (ins VR128:$src1,
1918                          f128mem:$src2, i8imm:$src3),
1919                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1920                         [(set VR128:$dst,
1921                           (v2f64 (shufp:$src3
1922                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1923
1924   let AddedComplexity = 10 in {
1925     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1926                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1927                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1928                          [(set VR128:$dst,
1929                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1930     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1931                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1932                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1933                          [(set VR128:$dst,
1934                            (v2f64 (unpckh VR128:$src1,
1935                                           (memopv2f64 addr:$src2))))]>;
1936
1937     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1938                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1939                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1940                          [(set VR128:$dst,
1941                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1942     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1943                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1944                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1945                          [(set VR128:$dst,
1946                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1947   } // AddedComplexity
1948 } // Constraints = "$src1 = $dst"
1949
1950
1951 //===---------------------------------------------------------------------===//
1952 // SSE integer instructions
1953 let ExeDomain = SSEPackedInt in {
1954
1955 // Move Instructions
1956 let neverHasSideEffects = 1 in
1957 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1958                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1959 let canFoldAsLoad = 1, mayLoad = 1 in
1960 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1961                    "movdqa\t{$src, $dst|$dst, $src}",
1962                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1963 let mayStore = 1 in
1964 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1965                    "movdqa\t{$src, $dst|$dst, $src}",
1966                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1967 let canFoldAsLoad = 1, mayLoad = 1 in
1968 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1969                    "movdqu\t{$src, $dst|$dst, $src}",
1970                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1971                  XS, Requires<[HasSSE2]>;
1972 let mayStore = 1 in
1973 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1974                    "movdqu\t{$src, $dst|$dst, $src}",
1975                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1976                  XS, Requires<[HasSSE2]>;
1977
1978 // Intrinsic forms of MOVDQU load and store
1979 let canFoldAsLoad = 1 in
1980 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1981                        "movdqu\t{$src, $dst|$dst, $src}",
1982                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1983                  XS, Requires<[HasSSE2]>;
1984 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1985                        "movdqu\t{$src, $dst|$dst, $src}",
1986                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1987                      XS, Requires<[HasSSE2]>;
1988
1989 let Constraints = "$src1 = $dst" in {
1990
1991 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1992                             bit Commutable = 0> {
1993   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1994                                (ins VR128:$src1, VR128:$src2),
1995                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1996                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1997     let isCommutable = Commutable;
1998   }
1999   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2000                                (ins VR128:$src1, i128mem:$src2),
2001                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2002                [(set VR128:$dst, (IntId VR128:$src1,
2003                                         (bitconvert (memopv2i64
2004                                                      addr:$src2))))]>;
2005 }
2006
2007 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2008                              string OpcodeStr,
2009                              Intrinsic IntId, Intrinsic IntId2> {
2010   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2011                                (ins VR128:$src1, VR128:$src2),
2012                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2013                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2014   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2015                                (ins VR128:$src1, i128mem:$src2),
2016                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2017                [(set VR128:$dst, (IntId VR128:$src1,
2018                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2019   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2020                                 (ins VR128:$src1, i32i8imm:$src2),
2021                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2022                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2023 }
2024
2025 /// PDI_binop_rm - Simple SSE2 binary operator.
2026 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2027                         ValueType OpVT, bit Commutable = 0> {
2028   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2029                                (ins VR128:$src1, VR128:$src2),
2030                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2031                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
2032     let isCommutable = Commutable;
2033   }
2034   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2035                                (ins VR128:$src1, i128mem:$src2),
2036                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2037                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2038                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2039 }
2040
2041 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2042 ///
2043 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2044 /// to collapse (bitconvert VT to VT) into its operand.
2045 ///
2046 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2047                               bit Commutable = 0> {
2048   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2049                (ins VR128:$src1, VR128:$src2),
2050                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2051                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
2052     let isCommutable = Commutable;
2053   }
2054   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2055                (ins VR128:$src1, i128mem:$src2),
2056                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2057                [(set VR128:$dst, (OpNode VR128:$src1,
2058                (memopv2i64 addr:$src2)))]>;
2059 }
2060
2061 } // Constraints = "$src1 = $dst"
2062 } // ExeDomain = SSEPackedInt
2063
2064 // 128-bit Integer Arithmetic
2065
2066 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2067 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2068 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2069 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2070
2071 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2072 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2073 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2074 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2075
2076 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2077 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2078 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2079 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2080
2081 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2082 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2083 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2084 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2085
2086 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2087
2088 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2089 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
2090 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2091
2092 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2093
2094 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2095 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2096
2097
2098 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2099 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2100 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2101 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2102 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2103
2104
2105 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2106                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2107 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2108                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2109 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2110                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2111
2112 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2113                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2114 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2115                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2116 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2117                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2118
2119 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2120                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2121 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2122                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2123
2124 // 128-bit logical shifts.
2125 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2126     ExeDomain = SSEPackedInt in {
2127   def PSLLDQri : PDIi8<0x73, MRM7r,
2128                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2129                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2130   def PSRLDQri : PDIi8<0x73, MRM3r,
2131                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2132                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2133   // PSRADQri doesn't exist in SSE[1-3].
2134 }
2135
2136 let Predicates = [HasSSE2] in {
2137   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2138             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2139   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2140             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2141   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2142             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2143   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2144             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2145   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2146             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2147
2148   // Shift up / down and insert zero's.
2149   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2150             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2151   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2152             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2153 }
2154
2155 // Logical
2156 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2157 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2158 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2159
2160 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2161   def PANDNrr : PDI<0xDF, MRMSrcReg,
2162                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2163                     "pandn\t{$src2, $dst|$dst, $src2}",
2164                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2165                                               VR128:$src2)))]>;
2166
2167   def PANDNrm : PDI<0xDF, MRMSrcMem,
2168                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2169                     "pandn\t{$src2, $dst|$dst, $src2}",
2170                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2171                                               (memopv2i64 addr:$src2))))]>;
2172 }
2173
2174 // SSE2 Integer comparison
2175 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2176 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2177 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2178 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2179 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2180 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2181
2182 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2183           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2184 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2185           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2186 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2187           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2188 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2189           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2190 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2191           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2192 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2193           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2194
2195 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2196           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2197 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2198           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2199 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2200           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2201 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2202           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2203 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2204           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2205 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2206           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2207
2208
2209 // Pack instructions
2210 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2211 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2212 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2213
2214 let ExeDomain = SSEPackedInt in {
2215
2216 // Shuffle and unpack instructions
2217 let AddedComplexity = 5 in {
2218 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2219                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2220                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2221                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2222                                                VR128:$src1, (undef))))]>;
2223 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2224                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2225                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2226                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2227                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2228                                              (undef))))]>;
2229 }
2230
2231 // SSE2 with ImmT == Imm8 and XS prefix.
2232 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2233                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2234                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2235                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2236                                                             (undef))))]>,
2237                 XS, Requires<[HasSSE2]>;
2238 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2239                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2240                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2241                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2242                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2243                                             (undef))))]>,
2244                 XS, Requires<[HasSSE2]>;
2245
2246 // SSE2 with ImmT == Imm8 and XD prefix.
2247 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2248                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2249                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2250                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2251                                                             (undef))))]>,
2252                 XD, Requires<[HasSSE2]>;
2253 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2254                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2255                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2256                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2257                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2258                                              (undef))))]>,
2259                 XD, Requires<[HasSSE2]>;
2260
2261
2262 let Constraints = "$src1 = $dst" in {
2263   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2264                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2265                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2266                         [(set VR128:$dst,
2267                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2268   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2269                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2270                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2271                         [(set VR128:$dst,
2272                           (unpckl VR128:$src1,
2273                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2274   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2275                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2276                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2277                         [(set VR128:$dst,
2278                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2279   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2280                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2281                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2282                         [(set VR128:$dst,
2283                           (unpckl VR128:$src1,
2284                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2285   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2286                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2287                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2288                         [(set VR128:$dst,
2289                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2290   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2291                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2292                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2293                         [(set VR128:$dst,
2294                           (unpckl VR128:$src1,
2295                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2296   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2297                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2298                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2299                         [(set VR128:$dst,
2300                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2301   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2302                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2303                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2304                         [(set VR128:$dst,
2305                           (v2i64 (unpckl VR128:$src1,
2306                                          (memopv2i64 addr:$src2))))]>;
2307
2308   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2309                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2310                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2311                         [(set VR128:$dst,
2312                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2313   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2314                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2315                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2316                         [(set VR128:$dst,
2317                           (unpckh VR128:$src1,
2318                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2319   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2320                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2321                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2322                         [(set VR128:$dst,
2323                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2324   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2325                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2326                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2327                         [(set VR128:$dst,
2328                           (unpckh VR128:$src1,
2329                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2330   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2331                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2332                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2333                         [(set VR128:$dst,
2334                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2335   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2336                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2337                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2338                         [(set VR128:$dst,
2339                           (unpckh VR128:$src1,
2340                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2341   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2342                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2343                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2344                         [(set VR128:$dst,
2345                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2346   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2347                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2348                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2349                         [(set VR128:$dst,
2350                           (v2i64 (unpckh VR128:$src1,
2351                                          (memopv2i64 addr:$src2))))]>;
2352 }
2353
2354 // Extract / Insert
2355 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2356                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2357                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2358                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2359                                                 imm:$src2))]>;
2360 let Constraints = "$src1 = $dst" in {
2361   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2362                        (outs VR128:$dst), (ins VR128:$src1,
2363                         GR32:$src2, i32i8imm:$src3),
2364                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2365                        [(set VR128:$dst,
2366                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2367   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2368                        (outs VR128:$dst), (ins VR128:$src1,
2369                         i16mem:$src2, i32i8imm:$src3),
2370                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2371                        [(set VR128:$dst,
2372                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2373                                     imm:$src3))]>;
2374 }
2375
2376 // Mask creation
2377 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2378                      "pmovmskb\t{$src, $dst|$dst, $src}",
2379                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2380
2381 // Conditional store
2382 let Uses = [EDI] in
2383 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2384                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2385                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2386
2387 let Uses = [RDI] in
2388 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2389                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2390                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2391
2392 } // ExeDomain = SSEPackedInt
2393
2394 // Non-temporal stores
2395 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2396                         "movntpd\t{$src, $dst|$dst, $src}",
2397                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2398 let ExeDomain = SSEPackedInt in
2399 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2400                         "movntdq\t{$src, $dst|$dst, $src}",
2401                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2402 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2403                     "movnti\t{$src, $dst|$dst, $src}",
2404                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2405                   TB, Requires<[HasSSE2]>;
2406
2407 let AddedComplexity = 400 in { // Prefer non-temporal versions
2408 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2409                     "movntpd\t{$src, $dst|$dst, $src}",
2410                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2411
2412 let ExeDomain = SSEPackedInt in
2413 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2414                     "movntdq\t{$src, $dst|$dst, $src}",
2415                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2416 }
2417
2418 // Flush cache
2419 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2420                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2421               TB, Requires<[HasSSE2]>;
2422
2423 // Load, store, and memory fence
2424 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2425                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2426 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2427                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2428
2429 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2430 // was introduced with SSE2, it's backward compatible.
2431 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2432
2433 //TODO: custom lower this so as to never even generate the noop
2434 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2435            (i8 0)), (NOOP)>;
2436 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2437 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2438 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2439            (i8 1)), (MFENCE)>;
2440
2441 // Alias instructions that map zero vector to pxor / xorp* for sse.
2442 // We set canFoldAsLoad because this can be converted to a constant-pool
2443 // load of an all-ones value if folding it would be beneficial.
2444 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2445     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2446   // FIXME: Change encoding to pseudo.
2447   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2448                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2449
2450 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2451                       "movd\t{$src, $dst|$dst, $src}",
2452                       [(set VR128:$dst,
2453                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2454 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2455                       "movd\t{$src, $dst|$dst, $src}",
2456                       [(set VR128:$dst,
2457                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2458
2459 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2460                       "movd\t{$src, $dst|$dst, $src}",
2461                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2462
2463 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2464                       "movd\t{$src, $dst|$dst, $src}",
2465                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2466
2467 // SSE2 instructions with XS prefix
2468 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2469                     "movq\t{$src, $dst|$dst, $src}",
2470                     [(set VR128:$dst,
2471                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2472                   Requires<[HasSSE2]>;
2473 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2474                       "movq\t{$src, $dst|$dst, $src}",
2475                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2476                                     (iPTR 0))), addr:$dst)]>;
2477
2478 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2479           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2480
2481 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2482                        "movd\t{$src, $dst|$dst, $src}",
2483                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2484                                         (iPTR 0)))]>;
2485 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2486                        "movd\t{$src, $dst|$dst, $src}",
2487                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2488                                      (iPTR 0))), addr:$dst)]>;
2489
2490 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2491                       "movd\t{$src, $dst|$dst, $src}",
2492                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2493 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2494                       "movd\t{$src, $dst|$dst, $src}",
2495                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2496
2497 // Store / copy lower 64-bits of a XMM register.
2498 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2499                      "movq\t{$src, $dst|$dst, $src}",
2500                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2501
2502 // movd / movq to XMM register zero-extends
2503 let AddedComplexity = 15 in {
2504 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2505                        "movd\t{$src, $dst|$dst, $src}",
2506                        [(set VR128:$dst, (v4i32 (X86vzmovl
2507                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2508 // This is X86-64 only.
2509 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2510                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2511                        [(set VR128:$dst, (v2i64 (X86vzmovl
2512                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2513 }
2514
2515 let AddedComplexity = 20 in {
2516 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2517                        "movd\t{$src, $dst|$dst, $src}",
2518                        [(set VR128:$dst,
2519                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2520                                                    (loadi32 addr:$src))))))]>;
2521
2522 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2523             (MOVZDI2PDIrm addr:$src)>;
2524 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2525             (MOVZDI2PDIrm addr:$src)>;
2526 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2527             (MOVZDI2PDIrm addr:$src)>;
2528
2529 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2530                      "movq\t{$src, $dst|$dst, $src}",
2531                      [(set VR128:$dst,
2532                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2533                                                  (loadi64 addr:$src))))))]>, XS,
2534                    Requires<[HasSSE2]>;
2535
2536 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2537             (MOVZQI2PQIrm addr:$src)>;
2538 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2539             (MOVZQI2PQIrm addr:$src)>;
2540 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2541 }
2542
2543 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2544 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2545 let AddedComplexity = 15 in
2546 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2547                         "movq\t{$src, $dst|$dst, $src}",
2548                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2549                       XS, Requires<[HasSSE2]>;
2550
2551 let AddedComplexity = 20 in {
2552 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2553                         "movq\t{$src, $dst|$dst, $src}",
2554                     [(set VR128:$dst, (v2i64 (X86vzmovl
2555                                              (loadv2i64 addr:$src))))]>,
2556                       XS, Requires<[HasSSE2]>;
2557
2558 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2559             (MOVZPQILo2PQIrm addr:$src)>;
2560 }
2561
2562 // Instructions for the disassembler
2563 // xr = XMM register
2564 // xm = mem64
2565
2566 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2567                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2568
2569 //===---------------------------------------------------------------------===//
2570 // SSE3 Instructions
2571 //===---------------------------------------------------------------------===//
2572
2573 // Move Instructions
2574 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2575                       "movshdup\t{$src, $dst|$dst, $src}",
2576                       [(set VR128:$dst, (v4f32 (movshdup
2577                                                 VR128:$src, (undef))))]>;
2578 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2579                       "movshdup\t{$src, $dst|$dst, $src}",
2580                       [(set VR128:$dst, (movshdup
2581                                          (memopv4f32 addr:$src), (undef)))]>;
2582
2583 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2584                       "movsldup\t{$src, $dst|$dst, $src}",
2585                       [(set VR128:$dst, (v4f32 (movsldup
2586                                                 VR128:$src, (undef))))]>;
2587 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2588                       "movsldup\t{$src, $dst|$dst, $src}",
2589                       [(set VR128:$dst, (movsldup
2590                                          (memopv4f32 addr:$src), (undef)))]>;
2591
2592 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2593                       "movddup\t{$src, $dst|$dst, $src}",
2594                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2595 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2596                       "movddup\t{$src, $dst|$dst, $src}",
2597                     [(set VR128:$dst,
2598                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2599                                       (undef))))]>;
2600
2601 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2602                    (undef)),
2603           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2604
2605 let AddedComplexity = 5 in {
2606 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2607           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2608 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2609           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2610 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2611           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2612 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2613           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2614 }
2615
2616 // Arithmetic
2617 let Constraints = "$src1 = $dst" in {
2618   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2619                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2620                         "addsubps\t{$src2, $dst|$dst, $src2}",
2621                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2622                                            VR128:$src2))]>;
2623   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2624                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2625                         "addsubps\t{$src2, $dst|$dst, $src2}",
2626                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2627                                            (memop addr:$src2)))]>;
2628   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2629                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2630                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2631                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2632                                           VR128:$src2))]>;
2633   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2634                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2635                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2636                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2637                                           (memop addr:$src2)))]>;
2638 }
2639
2640 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2641                    "lddqu\t{$src, $dst|$dst, $src}",
2642                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2643
2644 // Horizontal ops
2645 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2646   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2647          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2648          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2649 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2650   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2651          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2652          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2653 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2654   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2655         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2657 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2658   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2659         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2660       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2661
2662 let Constraints = "$src1 = $dst" in {
2663   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2664   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2665   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2666   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2667   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2668   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2669   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2670   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2671 }
2672
2673 // Thread synchronization
2674 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2675                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2676 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2677                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2678
2679 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2680 let AddedComplexity = 15 in
2681 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2682           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2683 let AddedComplexity = 20 in
2684 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2685           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2686
2687 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2688 let AddedComplexity = 15 in
2689   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2690             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2691 let AddedComplexity = 20 in
2692   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2693             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2694
2695 //===---------------------------------------------------------------------===//
2696 // SSSE3 Instructions
2697 //===---------------------------------------------------------------------===//
2698
2699 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2700 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2701                               Intrinsic IntId64, Intrinsic IntId128> {
2702   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2703                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2704                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2705
2706   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2707                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2708                    [(set VR64:$dst,
2709                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2710
2711   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2712                     (ins VR128:$src),
2713                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2714                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2715                     OpSize;
2716
2717   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2718                     (ins i128mem:$src),
2719                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2720                     [(set VR128:$dst,
2721                       (IntId128
2722                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2723 }
2724
2725 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2726 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2727                                Intrinsic IntId64, Intrinsic IntId128> {
2728   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2729                    (ins VR64:$src),
2730                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2731                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2732
2733   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2734                    (ins i64mem:$src),
2735                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2736                    [(set VR64:$dst,
2737                      (IntId64
2738                       (bitconvert (memopv4i16 addr:$src))))]>;
2739
2740   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2741                     (ins VR128:$src),
2742                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2743                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2744                     OpSize;
2745
2746   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2747                     (ins i128mem:$src),
2748                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2749                     [(set VR128:$dst,
2750                       (IntId128
2751                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2752 }
2753
2754 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2755 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2756                                Intrinsic IntId64, Intrinsic IntId128> {
2757   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2758                    (ins VR64:$src),
2759                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2760                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2761
2762   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2763                    (ins i64mem:$src),
2764                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2765                    [(set VR64:$dst,
2766                      (IntId64
2767                       (bitconvert (memopv2i32 addr:$src))))]>;
2768
2769   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2770                     (ins VR128:$src),
2771                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2772                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2773                     OpSize;
2774
2775   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2776                     (ins i128mem:$src),
2777                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2778                     [(set VR128:$dst,
2779                       (IntId128
2780                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2781 }
2782
2783 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2784                                        int_x86_ssse3_pabs_b,
2785                                        int_x86_ssse3_pabs_b_128>;
2786 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2787                                        int_x86_ssse3_pabs_w,
2788                                        int_x86_ssse3_pabs_w_128>;
2789 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2790                                        int_x86_ssse3_pabs_d,
2791                                        int_x86_ssse3_pabs_d_128>;
2792
2793 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2794 let Constraints = "$src1 = $dst" in {
2795   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2796                                  Intrinsic IntId64, Intrinsic IntId128,
2797                                  bit Commutable = 0> {
2798     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2799                      (ins VR64:$src1, VR64:$src2),
2800                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2801                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2802       let isCommutable = Commutable;
2803     }
2804     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2805                      (ins VR64:$src1, i64mem:$src2),
2806                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2807                      [(set VR64:$dst,
2808                        (IntId64 VR64:$src1,
2809                         (bitconvert (memopv8i8 addr:$src2))))]>;
2810
2811     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2812                       (ins VR128:$src1, VR128:$src2),
2813                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2814                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2815                       OpSize {
2816       let isCommutable = Commutable;
2817     }
2818     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2819                       (ins VR128:$src1, i128mem:$src2),
2820                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2821                       [(set VR128:$dst,
2822                         (IntId128 VR128:$src1,
2823                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2824   }
2825 }
2826
2827 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2828 let Constraints = "$src1 = $dst" in {
2829   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2830                                   Intrinsic IntId64, Intrinsic IntId128,
2831                                   bit Commutable = 0> {
2832     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2833                      (ins VR64:$src1, VR64:$src2),
2834                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2835                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2836       let isCommutable = Commutable;
2837     }
2838     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2839                      (ins VR64:$src1, i64mem:$src2),
2840                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2841                      [(set VR64:$dst,
2842                        (IntId64 VR64:$src1,
2843                         (bitconvert (memopv4i16 addr:$src2))))]>;
2844
2845     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2846                       (ins VR128:$src1, VR128:$src2),
2847                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2848                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2849                       OpSize {
2850       let isCommutable = Commutable;
2851     }
2852     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2853                       (ins VR128:$src1, i128mem:$src2),
2854                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2855                       [(set VR128:$dst,
2856                         (IntId128 VR128:$src1,
2857                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2858   }
2859 }
2860
2861 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2862 let Constraints = "$src1 = $dst" in {
2863   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2864                                   Intrinsic IntId64, Intrinsic IntId128,
2865                                   bit Commutable = 0> {
2866     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2867                      (ins VR64:$src1, VR64:$src2),
2868                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2869                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2870       let isCommutable = Commutable;
2871     }
2872     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2873                      (ins VR64:$src1, i64mem:$src2),
2874                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2875                      [(set VR64:$dst,
2876                        (IntId64 VR64:$src1,
2877                         (bitconvert (memopv2i32 addr:$src2))))]>;
2878
2879     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2880                       (ins VR128:$src1, VR128:$src2),
2881                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2882                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2883                       OpSize {
2884       let isCommutable = Commutable;
2885     }
2886     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2887                       (ins VR128:$src1, i128mem:$src2),
2888                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2889                       [(set VR128:$dst,
2890                         (IntId128 VR128:$src1,
2891                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2892   }
2893 }
2894
2895 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2896 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2897                                         int_x86_ssse3_phadd_w,
2898                                         int_x86_ssse3_phadd_w_128>;
2899 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2900                                         int_x86_ssse3_phadd_d,
2901                                         int_x86_ssse3_phadd_d_128>;
2902 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2903                                         int_x86_ssse3_phadd_sw,
2904                                         int_x86_ssse3_phadd_sw_128>;
2905 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2906                                         int_x86_ssse3_phsub_w,
2907                                         int_x86_ssse3_phsub_w_128>;
2908 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2909                                         int_x86_ssse3_phsub_d,
2910                                         int_x86_ssse3_phsub_d_128>;
2911 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2912                                         int_x86_ssse3_phsub_sw,
2913                                         int_x86_ssse3_phsub_sw_128>;
2914 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2915                                         int_x86_ssse3_pmadd_ub_sw,
2916                                         int_x86_ssse3_pmadd_ub_sw_128>;
2917 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2918                                         int_x86_ssse3_pmul_hr_sw,
2919                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2920
2921 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2922                                         int_x86_ssse3_pshuf_b,
2923                                         int_x86_ssse3_pshuf_b_128>;
2924 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2925                                         int_x86_ssse3_psign_b,
2926                                         int_x86_ssse3_psign_b_128>;
2927 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2928                                         int_x86_ssse3_psign_w,
2929                                         int_x86_ssse3_psign_w_128>;
2930 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2931                                         int_x86_ssse3_psign_d,
2932                                         int_x86_ssse3_psign_d_128>;
2933 }
2934
2935 // palignr patterns.
2936 let Constraints = "$src1 = $dst" in {
2937   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2938                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2939                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2940                            []>;
2941   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2942                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2943                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2944                            []>;
2945
2946   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2947                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2948                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2949                            []>, OpSize;
2950   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2951                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2952                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2953                            []>, OpSize;
2954 }
2955
2956 let AddedComplexity = 5 in {
2957
2958 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2959           (PALIGNR64rr VR64:$src2, VR64:$src1,
2960                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2961           Requires<[HasSSSE3]>;
2962 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2963           (PALIGNR64rr VR64:$src2, VR64:$src1,
2964                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2965           Requires<[HasSSSE3]>;
2966 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2967           (PALIGNR64rr VR64:$src2, VR64:$src1,
2968                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2969           Requires<[HasSSSE3]>;
2970 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2971           (PALIGNR64rr VR64:$src2, VR64:$src1,
2972                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2973           Requires<[HasSSSE3]>;
2974 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2975           (PALIGNR64rr VR64:$src2, VR64:$src1,
2976                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2977           Requires<[HasSSSE3]>;
2978
2979 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2980           (PALIGNR128rr VR128:$src2, VR128:$src1,
2981                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2982       Requires<[HasSSSE3]>;
2983 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2984           (PALIGNR128rr VR128:$src2, VR128:$src1,
2985                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2986       Requires<[HasSSSE3]>;
2987 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2988           (PALIGNR128rr VR128:$src2, VR128:$src1,
2989                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2990       Requires<[HasSSSE3]>;
2991 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2992           (PALIGNR128rr VR128:$src2, VR128:$src1,
2993                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2994       Requires<[HasSSSE3]>;
2995 }
2996
2997 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2998           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2999 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3000           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3001
3002 //===---------------------------------------------------------------------===//
3003 // Non-Instruction Patterns
3004 //===---------------------------------------------------------------------===//
3005
3006 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3007 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3008 // combine.
3009 // Since these loads aren't folded into the fextend, we have to match it
3010 // explicitly here.
3011 let Predicates = [HasSSE2] in
3012  def : Pat<(fextend (loadf32 addr:$src)),
3013            (CVTSS2SDrm addr:$src)>;
3014
3015 // bit_convert
3016 let Predicates = [HasSSE2] in {
3017   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3018   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3019   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3020   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3021   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3022   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3023   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3024   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3025   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3026   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3027   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3028   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3029   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3030   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3031   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3032   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3033   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3034   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3035   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3036   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3037   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3038   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3039   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3040   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3041   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3042   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3043   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3044   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3045   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3046   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3047 }
3048
3049 // Move scalar to XMM zero-extended
3050 // movd to XMM register zero-extends
3051 let AddedComplexity = 15 in {
3052 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3053 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3054           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3055 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3056           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3057 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3058           (MOVSSrr (v4f32 (V_SET0PS)),
3059                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3060 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3061           (MOVSSrr (v4i32 (V_SET0PI)),
3062                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3063 }
3064
3065 // Splat v2f64 / v2i64
3066 let AddedComplexity = 10 in {
3067 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3068           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3069 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3070           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3071 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3072           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3073 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3074           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3075 }
3076
3077 // Special unary SHUFPSrri case.
3078 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3079           (SHUFPSrri VR128:$src1, VR128:$src1,
3080                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3081 let AddedComplexity = 5 in
3082 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3083           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3084       Requires<[HasSSE2]>;
3085 // Special unary SHUFPDrri case.
3086 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3087           (SHUFPDrri VR128:$src1, VR128:$src1,
3088                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3089       Requires<[HasSSE2]>;
3090 // Special unary SHUFPDrri case.
3091 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3092           (SHUFPDrri VR128:$src1, VR128:$src1,
3093                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3094       Requires<[HasSSE2]>;
3095 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3096 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3097           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3098       Requires<[HasSSE2]>;
3099
3100 // Special binary v4i32 shuffle cases with SHUFPS.
3101 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3102           (SHUFPSrri VR128:$src1, VR128:$src2,
3103                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3104            Requires<[HasSSE2]>;
3105 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3106           (SHUFPSrmi VR128:$src1, addr:$src2,
3107                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3108            Requires<[HasSSE2]>;
3109 // Special binary v2i64 shuffle cases using SHUFPDrri.
3110 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3111           (SHUFPDrri VR128:$src1, VR128:$src2,
3112                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3113           Requires<[HasSSE2]>;
3114
3115 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3116 let AddedComplexity = 15 in {
3117 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3118           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3119           Requires<[OptForSpeed, HasSSE2]>;
3120 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3121           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3122           Requires<[OptForSpeed, HasSSE2]>;
3123 }
3124 let AddedComplexity = 10 in {
3125 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3126           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3127 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3128           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3129 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3130           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3131 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3132           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3133 }
3134
3135 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3136 let AddedComplexity = 15 in {
3137 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3138           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3139           Requires<[OptForSpeed, HasSSE2]>;
3140 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3141           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3142           Requires<[OptForSpeed, HasSSE2]>;
3143 }
3144 let AddedComplexity = 10 in {
3145 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3146           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3147 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3148           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3149 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3150           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3151 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3152           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3153 }
3154
3155 let AddedComplexity = 20 in {
3156 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3157 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3158           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3159
3160 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3161 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3162           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3163
3164 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3165 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3166           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3167 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3168           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3169 }
3170
3171 let AddedComplexity = 20 in {
3172 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3173 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3174           (MOVLPSrm VR128:$src1, addr:$src2)>;
3175 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3176           (MOVLPDrm VR128:$src1, addr:$src2)>;
3177 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3178           (MOVLPSrm VR128:$src1, addr:$src2)>;
3179 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3180           (MOVLPDrm VR128:$src1, addr:$src2)>;
3181 }
3182
3183 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3184 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3185           (MOVLPSmr addr:$src1, VR128:$src2)>;
3186 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3187           (MOVLPDmr addr:$src1, VR128:$src2)>;
3188 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3189                  addr:$src1),
3190           (MOVLPSmr addr:$src1, VR128:$src2)>;
3191 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3192           (MOVLPDmr addr:$src1, VR128:$src2)>;
3193
3194 let AddedComplexity = 15 in {
3195 // Setting the lowest element in the vector.
3196 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3197           (MOVSSrr (v4i32 VR128:$src1),
3198                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3199 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3200           (MOVSDrr (v2i64 VR128:$src1),
3201                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3202
3203 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3204 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3205           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3206       Requires<[HasSSE2]>;
3207 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3208           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3209       Requires<[HasSSE2]>;
3210 }
3211
3212 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3213 // fall back to this for SSE1)
3214 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3215           (SHUFPSrri VR128:$src2, VR128:$src1,
3216                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3217
3218 // Set lowest element and zero upper elements.
3219 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3220           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3221
3222 // Some special case pandn patterns.
3223 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3224                   VR128:$src2)),
3225           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3226 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3227                   VR128:$src2)),
3228           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3229 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3230                   VR128:$src2)),
3231           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3232
3233 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3234                   (memop addr:$src2))),
3235           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3236 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3237                   (memop addr:$src2))),
3238           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3239 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3240                   (memop addr:$src2))),
3241           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3242
3243 // vector -> vector casts
3244 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3245           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3246 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3247           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3248 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3249           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3250 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3251           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3252
3253 // Use movaps / movups for SSE integer load / store (one byte shorter).
3254 def : Pat<(alignedloadv4i32 addr:$src),
3255           (MOVAPSrm addr:$src)>;
3256 def : Pat<(loadv4i32 addr:$src),
3257           (MOVUPSrm addr:$src)>;
3258 def : Pat<(alignedloadv2i64 addr:$src),
3259           (MOVAPSrm addr:$src)>;
3260 def : Pat<(loadv2i64 addr:$src),
3261           (MOVUPSrm addr:$src)>;
3262
3263 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3264           (MOVAPSmr addr:$dst, VR128:$src)>;
3265 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3266           (MOVAPSmr addr:$dst, VR128:$src)>;
3267 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3268           (MOVAPSmr addr:$dst, VR128:$src)>;
3269 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3270           (MOVAPSmr addr:$dst, VR128:$src)>;
3271 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3272           (MOVUPSmr addr:$dst, VR128:$src)>;
3273 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3274           (MOVUPSmr addr:$dst, VR128:$src)>;
3275 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3276           (MOVUPSmr addr:$dst, VR128:$src)>;
3277 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3278           (MOVUPSmr addr:$dst, VR128:$src)>;
3279
3280 //===----------------------------------------------------------------------===//
3281 // SSE4.1 Instructions
3282 //===----------------------------------------------------------------------===//
3283
3284 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3285                             string OpcodeStr,
3286                             Intrinsic V4F32Int,
3287                             Intrinsic V2F64Int> {
3288   // Intrinsic operation, reg.
3289   // Vector intrinsic operation, reg
3290   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3291                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3292                     !strconcat(OpcodeStr,
3293                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3294                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3295                     OpSize;
3296
3297   // Vector intrinsic operation, mem
3298   def PSm_Int : Ii8<opcps, MRMSrcMem,
3299                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3300                     !strconcat(OpcodeStr,
3301                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3302                     [(set VR128:$dst,
3303                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3304                     TA, OpSize,
3305                 Requires<[HasSSE41]>;
3306
3307   // Vector intrinsic operation, reg
3308   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3309                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3310                     !strconcat(OpcodeStr,
3311                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3312                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3313                     OpSize;
3314
3315   // Vector intrinsic operation, mem
3316   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3317                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3318                     !strconcat(OpcodeStr,
3319                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3320                     [(set VR128:$dst,
3321                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3322                     OpSize;
3323 }
3324
3325 let Constraints = "$src1 = $dst" in {
3326 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3327                             string OpcodeStr,
3328                             Intrinsic F32Int,
3329                             Intrinsic F64Int> {
3330   // Intrinsic operation, reg.
3331   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3332                     (outs VR128:$dst),
3333                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3334                     !strconcat(OpcodeStr,
3335                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3336                     [(set VR128:$dst,
3337                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3338                     OpSize;
3339
3340   // Intrinsic operation, mem.
3341   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3342                     (outs VR128:$dst),
3343                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3344                     !strconcat(OpcodeStr,
3345                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3346                     [(set VR128:$dst,
3347                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3348                     OpSize;
3349
3350   // Intrinsic operation, reg.
3351   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3352                     (outs VR128:$dst),
3353                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3354                     !strconcat(OpcodeStr,
3355                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3356                     [(set VR128:$dst,
3357                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3358                     OpSize;
3359
3360   // Intrinsic operation, mem.
3361   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3362                     (outs VR128:$dst),
3363                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3364                     !strconcat(OpcodeStr,
3365                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3366                     [(set VR128:$dst,
3367                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3368                     OpSize;
3369 }
3370 }
3371
3372 // FP round - roundss, roundps, roundsd, roundpd
3373 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3374                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3375 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3376                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3377
3378 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3379 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3380                                  Intrinsic IntId128> {
3381   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3382                     (ins VR128:$src),
3383                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3384                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3385   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3386                      (ins i128mem:$src),
3387                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3388                      [(set VR128:$dst,
3389                        (IntId128
3390                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3391 }
3392
3393 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3394                                          int_x86_sse41_phminposuw>;
3395
3396 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3397 let Constraints = "$src1 = $dst" in {
3398   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3399                                 Intrinsic IntId128, bit Commutable = 0> {
3400     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3401                    (ins VR128:$src1, VR128:$src2),
3402                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3403                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3404                    OpSize {
3405       let isCommutable = Commutable;
3406     }
3407     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3408                    (ins VR128:$src1, i128mem:$src2),
3409                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3410                    [(set VR128:$dst,
3411                      (IntId128 VR128:$src1,
3412                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3413   }
3414 }
3415
3416 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3417                                        int_x86_sse41_pcmpeqq, 1>;
3418 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3419                                        int_x86_sse41_packusdw, 0>;
3420 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3421                                        int_x86_sse41_pminsb, 1>;
3422 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3423                                        int_x86_sse41_pminsd, 1>;
3424 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3425                                        int_x86_sse41_pminud, 1>;
3426 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3427                                        int_x86_sse41_pminuw, 1>;
3428 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3429                                        int_x86_sse41_pmaxsb, 1>;
3430 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3431                                        int_x86_sse41_pmaxsd, 1>;
3432 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3433                                        int_x86_sse41_pmaxud, 1>;
3434 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3435                                        int_x86_sse41_pmaxuw, 1>;
3436
3437 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3438
3439 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3440           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3441 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3442           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3443
3444 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3445 let Constraints = "$src1 = $dst" in {
3446   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3447                                 SDNode OpNode, Intrinsic IntId128,
3448                                 bit Commutable = 0> {
3449     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3450                    (ins VR128:$src1, VR128:$src2),
3451                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3452                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3453                                                    VR128:$src2))]>, OpSize {
3454       let isCommutable = Commutable;
3455     }
3456     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3457                       (ins VR128:$src1, VR128:$src2),
3458                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3459                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3460                       OpSize {
3461       let isCommutable = Commutable;
3462     }
3463     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3464                    (ins VR128:$src1, i128mem:$src2),
3465                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3466                    [(set VR128:$dst,
3467                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3468     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3469                        (ins VR128:$src1, i128mem:$src2),
3470                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3471                        [(set VR128:$dst,
3472                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3473                        OpSize;
3474   }
3475 }
3476
3477 /// SS48I_binop_rm - Simple SSE41 binary operator.
3478 let Constraints = "$src1 = $dst" in {
3479 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3480                         ValueType OpVT, bit Commutable = 0> {
3481   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3482                                  (ins VR128:$src1, VR128:$src2),
3483                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3484                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3485                OpSize {
3486     let isCommutable = Commutable;
3487   }
3488   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3489                                  (ins VR128:$src1, i128mem:$src2),
3490                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3491                [(set VR128:$dst, (OpNode VR128:$src1,
3492                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3493                OpSize;
3494 }
3495 }
3496
3497 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3498
3499 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3500 let Constraints = "$src1 = $dst" in {
3501   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3502                                  Intrinsic IntId128, bit Commutable = 0> {
3503     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3504                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3505                     !strconcat(OpcodeStr,
3506                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3507                     [(set VR128:$dst,
3508                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3509                     OpSize {
3510       let isCommutable = Commutable;
3511     }
3512     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3513                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3514                     !strconcat(OpcodeStr,
3515                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3516                     [(set VR128:$dst,
3517                       (IntId128 VR128:$src1,
3518                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3519                     OpSize;
3520   }
3521 }
3522
3523 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3524                                         int_x86_sse41_blendps, 0>;
3525 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3526                                         int_x86_sse41_blendpd, 0>;
3527 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3528                                         int_x86_sse41_pblendw, 0>;
3529 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3530                                         int_x86_sse41_dpps, 1>;
3531 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3532                                         int_x86_sse41_dppd, 1>;
3533 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3534                                         int_x86_sse41_mpsadbw, 0>;
3535
3536
3537 /// SS41I_ternary_int - SSE 4.1 ternary operator
3538 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3539   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3540     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3541                     (ins VR128:$src1, VR128:$src2),
3542                     !strconcat(OpcodeStr,
3543                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3544                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3545                     OpSize;
3546
3547     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3548                     (ins VR128:$src1, i128mem:$src2),
3549                     !strconcat(OpcodeStr,
3550                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3551                     [(set VR128:$dst,
3552                       (IntId VR128:$src1,
3553                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3554   }
3555 }
3556
3557 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3558 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3559 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3560
3561
3562 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3563   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3564                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3565                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3566
3567   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3568                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3569        [(set VR128:$dst,
3570          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3571        OpSize;
3572 }
3573
3574 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3575 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3576 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3577 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3578 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3579 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3580
3581 // Common patterns involving scalar load.
3582 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3583           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3584 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3585           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3586
3587 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3588           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3589 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3590           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3591
3592 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3593           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3594 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3595           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3596
3597 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3598           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3599 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3600           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3601
3602 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3603           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3604 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3605           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3606
3607 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3608           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3609 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3610           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3611
3612
3613 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3614   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3615                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3616                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3617
3618   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3619                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3620        [(set VR128:$dst,
3621          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3622           OpSize;
3623 }
3624
3625 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3626 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3627 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3628 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3629
3630 // Common patterns involving scalar load
3631 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3632           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3633 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3634           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3635
3636 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3637           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3638 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3639           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3640
3641
3642 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3643   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3644                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3645                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3646
3647   // Expecting a i16 load any extended to i32 value.
3648   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3649                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3650                  [(set VR128:$dst, (IntId (bitconvert
3651                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3652                  OpSize;
3653 }
3654
3655 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3656 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3657
3658 // Common patterns involving scalar load
3659 def : Pat<(int_x86_sse41_pmovsxbq
3660             (bitconvert (v4i32 (X86vzmovl
3661                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3662           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3663
3664 def : Pat<(int_x86_sse41_pmovzxbq
3665             (bitconvert (v4i32 (X86vzmovl
3666                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3667           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3668
3669
3670 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3671 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3672   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3673                  (ins VR128:$src1, i32i8imm:$src2),
3674                  !strconcat(OpcodeStr,
3675                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3676                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3677                  OpSize;
3678   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3679                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3680                  !strconcat(OpcodeStr,
3681                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3682                  []>, OpSize;
3683 // FIXME:
3684 // There's an AssertZext in the way of writing the store pattern
3685 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3686 }
3687
3688 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3689
3690
3691 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3692 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3693   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3694                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3695                  !strconcat(OpcodeStr,
3696                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3697                  []>, OpSize;
3698 // FIXME:
3699 // There's an AssertZext in the way of writing the store pattern
3700 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3701 }
3702
3703 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3704
3705
3706 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3707 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3708   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3709                  (ins VR128:$src1, i32i8imm:$src2),
3710                  !strconcat(OpcodeStr,
3711                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3712                  [(set GR32:$dst,
3713                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3714   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3715                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3716                  !strconcat(OpcodeStr,
3717                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3718                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3719                           addr:$dst)]>, OpSize;
3720 }
3721
3722 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3723
3724
3725 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3726 /// destination
3727 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3728   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3729                  (ins VR128:$src1, i32i8imm:$src2),
3730                  !strconcat(OpcodeStr,
3731                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3732                  [(set GR32:$dst,
3733                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3734            OpSize;
3735   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3736                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3737                  !strconcat(OpcodeStr,
3738                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3739                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3740                           addr:$dst)]>, OpSize;
3741 }
3742
3743 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3744
3745 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3746 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3747                                               imm:$src2))),
3748                  addr:$dst),
3749           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3750          Requires<[HasSSE41]>;
3751
3752 let Constraints = "$src1 = $dst" in {
3753   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3754     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3755                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3756                    !strconcat(OpcodeStr,
3757                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3758                    [(set VR128:$dst,
3759                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3760     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3761                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3762                    !strconcat(OpcodeStr,
3763                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3764                    [(set VR128:$dst,
3765                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3766                                 imm:$src3))]>, OpSize;
3767   }
3768 }
3769
3770 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3771
3772 let Constraints = "$src1 = $dst" in {
3773   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3774     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3775                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3776                    !strconcat(OpcodeStr,
3777                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3778                    [(set VR128:$dst,
3779                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3780                    OpSize;
3781     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3782                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3783                    !strconcat(OpcodeStr,
3784                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3785                    [(set VR128:$dst,
3786                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3787                                        imm:$src3)))]>, OpSize;
3788   }
3789 }
3790
3791 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3792
3793 // insertps has a few different modes, there's the first two here below which
3794 // are optimized inserts that won't zero arbitrary elements in the destination
3795 // vector. The next one matches the intrinsic and could zero arbitrary elements
3796 // in the target vector.
3797 let Constraints = "$src1 = $dst" in {
3798   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3799     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3800                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3801                    !strconcat(OpcodeStr,
3802                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3803                    [(set VR128:$dst,
3804                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3805       OpSize;
3806     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3807                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3808                    !strconcat(OpcodeStr,
3809                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3810                    [(set VR128:$dst,
3811                      (X86insrtps VR128:$src1,
3812                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3813                                  imm:$src3))]>, OpSize;
3814   }
3815 }
3816
3817 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3818
3819 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3820           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3821
3822 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3823 // the intel intrinsic that corresponds to this.
3824 let Defs = [EFLAGS] in {
3825 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3826                     "ptest \t{$src2, $src1|$src1, $src2}",
3827                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3828               OpSize;
3829 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3830                     "ptest \t{$src2, $src1|$src1, $src2}",
3831                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3832               OpSize;
3833 }
3834
3835 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3836                        "movntdqa\t{$src, $dst|$dst, $src}",
3837                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3838                        OpSize;
3839
3840
3841 //===----------------------------------------------------------------------===//
3842 // SSE4.2 Instructions
3843 //===----------------------------------------------------------------------===//
3844
3845 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3846 let Constraints = "$src1 = $dst" in {
3847   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3848                                 Intrinsic IntId128, bit Commutable = 0> {
3849     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3850                    (ins VR128:$src1, VR128:$src2),
3851                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3852                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3853                    OpSize {
3854       let isCommutable = Commutable;
3855     }
3856     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3857                    (ins VR128:$src1, i128mem:$src2),
3858                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3859                    [(set VR128:$dst,
3860                      (IntId128 VR128:$src1,
3861                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3862   }
3863 }
3864
3865 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3866
3867 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3868           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3869 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3870           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3871
3872 // crc intrinsic instruction
3873 // This set of instructions are only rm, the only difference is the size
3874 // of r and m.
3875 let Constraints = "$src1 = $dst" in {
3876   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3877                       (ins GR32:$src1, i8mem:$src2),
3878                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3879                        [(set GR32:$dst,
3880                          (int_x86_sse42_crc32_8 GR32:$src1,
3881                          (load addr:$src2)))]>;
3882   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3883                       (ins GR32:$src1, GR8:$src2),
3884                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3885                        [(set GR32:$dst,
3886                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3887   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3888                       (ins GR32:$src1, i16mem:$src2),
3889                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3890                        [(set GR32:$dst,
3891                          (int_x86_sse42_crc32_16 GR32:$src1,
3892                          (load addr:$src2)))]>,
3893                          OpSize;
3894   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3895                       (ins GR32:$src1, GR16:$src2),
3896                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3897                        [(set GR32:$dst,
3898                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3899                          OpSize;
3900   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3901                       (ins GR32:$src1, i32mem:$src2),
3902                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3903                        [(set GR32:$dst,
3904                          (int_x86_sse42_crc32_32 GR32:$src1,
3905                          (load addr:$src2)))]>;
3906   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3907                       (ins GR32:$src1, GR32:$src2),
3908                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3909                        [(set GR32:$dst,
3910                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3911   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3912                       (ins GR64:$src1, i8mem:$src2),
3913                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3914                        [(set GR64:$dst,
3915                          (int_x86_sse42_crc64_8 GR64:$src1,
3916                          (load addr:$src2)))]>,
3917                          REX_W;
3918   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3919                       (ins GR64:$src1, GR8:$src2),
3920                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3921                        [(set GR64:$dst,
3922                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3923                          REX_W;
3924   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3925                       (ins GR64:$src1, i64mem:$src2),
3926                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3927                        [(set GR64:$dst,
3928                          (int_x86_sse42_crc64_64 GR64:$src1,
3929                          (load addr:$src2)))]>,
3930                          REX_W;
3931   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3932                       (ins GR64:$src1, GR64:$src2),
3933                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3934                        [(set GR64:$dst,
3935                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3936                          REX_W;
3937 }
3938
3939 // String/text processing instructions.
3940 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3941 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3942   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3943   "#PCMPISTRM128rr PSEUDO!",
3944   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3945                                                 imm:$src3))]>, OpSize;
3946 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3947   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3948   "#PCMPISTRM128rm PSEUDO!",
3949   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3950                                                 imm:$src3))]>, OpSize;
3951 }
3952
3953 let Defs = [XMM0, EFLAGS] in {
3954 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3955   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3956    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3957 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3958   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3959   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3960 }
3961
3962 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3963 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3964   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3965   "#PCMPESTRM128rr PSEUDO!",
3966   [(set VR128:$dst,
3967         (int_x86_sse42_pcmpestrm128
3968          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3969
3970 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3971   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3972   "#PCMPESTRM128rm PSEUDO!",
3973   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3974                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3975   OpSize;
3976 }
3977
3978 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3979 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3980   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3981   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3982 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3983   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3984   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3985 }
3986
3987 let Defs = [ECX, EFLAGS] in {
3988   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3989     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3990       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3991       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3992       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3993        (implicit EFLAGS)]>, OpSize;
3994     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3995       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3996       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3997       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3998        (implicit EFLAGS)]>, OpSize;
3999   }
4000 }
4001
4002 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4003 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4004 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4005 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4006 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4007 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4008
4009 let Defs = [ECX, EFLAGS] in {
4010 let Uses = [EAX, EDX] in {
4011   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
4012     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4013       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4014       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4015       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4016        (implicit EFLAGS)]>, OpSize;
4017     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4018       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4019        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
4020        [(set ECX,
4021              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4022         (implicit EFLAGS)]>, OpSize;
4023   }
4024 }
4025 }
4026
4027 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4028 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4029 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4030 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4031 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4032 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4033
4034 //===----------------------------------------------------------------------===//
4035 // AES-NI Instructions
4036 //===----------------------------------------------------------------------===//
4037
4038 let Constraints = "$src1 = $dst" in {
4039   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
4040                                 Intrinsic IntId128, bit Commutable = 0> {
4041     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
4042                    (ins VR128:$src1, VR128:$src2),
4043                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4044                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4045                    OpSize {
4046       let isCommutable = Commutable;
4047     }
4048     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
4049                    (ins VR128:$src1, i128mem:$src2),
4050                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4051                    [(set VR128:$dst,
4052                      (IntId128 VR128:$src1,
4053                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4054   }
4055 }
4056
4057 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
4058                        int_x86_aesni_aesenc>;
4059 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
4060                        int_x86_aesni_aesenclast>;
4061 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
4062                        int_x86_aesni_aesdec>;
4063 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
4064                        int_x86_aesni_aesdeclast>;
4065
4066 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
4067           (AESENCrr VR128:$src1, VR128:$src2)>;
4068 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
4069           (AESENCrm VR128:$src1, addr:$src2)>;
4070 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
4071           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
4072 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
4073           (AESENCLASTrm VR128:$src1, addr:$src2)>;
4074 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
4075           (AESDECrr VR128:$src1, VR128:$src2)>;
4076 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
4077           (AESDECrm VR128:$src1, addr:$src2)>;
4078 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
4079           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
4080 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
4081           (AESDECLASTrm VR128:$src1, addr:$src2)>;
4082
4083 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
4084   (ins VR128:$src1),
4085   "aesimc\t{$src1, $dst|$dst, $src1}",
4086   [(set VR128:$dst,
4087     (int_x86_aesni_aesimc VR128:$src1))]>,
4088   OpSize;
4089
4090 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
4091   (ins i128mem:$src1),
4092   "aesimc\t{$src1, $dst|$dst, $src1}",
4093   [(set VR128:$dst,
4094     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
4095   OpSize;
4096
4097 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
4098   (ins VR128:$src1, i8imm:$src2),
4099   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4100   [(set VR128:$dst,
4101     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
4102   OpSize;
4103 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
4104   (ins i128mem:$src1, i8imm:$src2),
4105   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4106   [(set VR128:$dst,
4107     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
4108                                     imm:$src2))]>,
4109   OpSize;