lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr> {
 569   // AVX
 570   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 571                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 572                               VEX_4V, VEX_LIG;
 573
 574   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 575                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 576                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 577                      VEX, VEX_LIG, Sched<[WriteStore]>;
 578   // SSE1 & 2
 579   let Constraints = "$src1 = $dst" in {
 580     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 581                               "\t{$src2, $dst|$dst, $src2}">;
 582   }
 583
 584   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 585                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 586                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 587                   Sched<[WriteStore]>;
 588 }
 589
 590 // Loading from memory automatically zeroing upper bits.
 591 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 592                          PatFrag mem_pat, string OpcodeStr> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 604 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 605
 606 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 607   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 608
 609   let AddedComplexity = 20 in
 610     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 611 }
 612
 613 // Patterns
 614 let Predicates = [UseAVX] in {
 615   let AddedComplexity = 20 in {
 616   // MOVSSrm zeros the high parts of the register; represent this
 617   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 618   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 619             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 620   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 621             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 622   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624
 625   // MOVSDrm zeros the high parts of the register; represent this
 626   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 627   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 628             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 629   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 630             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 631   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzload addr:$src)),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637
 638   // Represent the same patterns above but in the form they appear for
 639   // 256-bit types
 640   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 641                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 642             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 643   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 644                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 645             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 646   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 647                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 649   }
 650   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 651                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 652             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 653
 654   // Extract and store.
 655   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 656                    addr:$dst),
 657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 658   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 659                    addr:$dst),
 660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 661
 662   // Shuffle with VMOVSS
 663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 664             (VMOVSSrr (v4i32 VR128:$src1),
 665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 667             (VMOVSSrr (v4f32 VR128:$src1),
 668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682   // Shuffle with VMOVSD
 683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691
 692   // 256-bit variants
 693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 694             (SUBREG_TO_REG (i32 0),
 695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 697               sub_xmm)>;
 698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 699             (SUBREG_TO_REG (i32 0),
 700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 702               sub_xmm)>;
 703
 704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 705   // is during lowering, where it's not possible to recognize the fold cause
 706   // it has two uses through a bitcast. One use disappears at isel time and the
 707   // fold opportunity reappears.
 708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716 }
 717
 718 let Predicates = [UseSSE1] in {
 719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 721   // MOVSS to the lower bits.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 728   }
 729
 730   let AddedComplexity = 20 in {
 731   // MOVSSrm already zeros the high parts of the register.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 744
 745   // Shuffle with MOVSS
 746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 750 }
 751
 752 let Predicates = [UseSSE2] in {
 753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSD to the lower bits.
 756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 758   }
 759
 760   let AddedComplexity = 20 in {
 761   // MOVSDrm already zeros the high parts of the register.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (X86vzload addr:$src)),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 778
 779   // Shuffle with MOVSD
 780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788
 789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 790   // is during lowering, where it's not possible to recognize the fold cause
 791   // it has two uses through a bitcast. One use disappears at isel time and the
 792   // fold opportunity reappears.
 793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801 }
 802
 803 //===----------------------------------------------------------------------===//
 804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 805 //===----------------------------------------------------------------------===//
 806
 807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 808                             X86MemOperand x86memop, PatFrag ld_frag,
 809                             string asm, Domain d,
 810                             OpndItins itins,
 811                             bit IsReMaterializable = 1> {
 812 let neverHasSideEffects = 1 in
 813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 815            Sched<[WriteFShuffle]>;
 816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 820            Sched<[WriteLoad]>;
 821 }
 822
 823 let Predicates = [HasAVX, NoVLX] in {
 824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               PS, VEX;
 827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               PD, VEX;
 830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               PS, VEX;
 833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               PD, VEX;
 836
 837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 839                               PS, VEX, VEX_L;
 840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 842                               PD, VEX, VEX_L;
 843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 848                               PD, VEX, VEX_L;
 849 }
 850
 851 let Predicates = [UseSSE1] in {
 852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 854                               PS;
 855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 857                               PS;
 858 }
 859 let Predicates = [UseSSE2] in {
 860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD;
 863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 865                               PD;
 866 }
 867
 868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 870                    "movaps\t{$src, $dst|$dst, $src}",
 871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 872                    IIC_SSE_MOVA_P_MR>, VEX;
 873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 874                    "movapd\t{$src, $dst|$dst, $src}",
 875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 876                    IIC_SSE_MOVA_P_MR>, VEX;
 877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 878                    "movups\t{$src, $dst|$dst, $src}",
 879                    [(store (v4f32 VR128:$src), addr:$dst)],
 880                    IIC_SSE_MOVU_P_MR>, VEX;
 881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 882                    "movupd\t{$src, $dst|$dst, $src}",
 883                    [(store (v2f64 VR128:$src), addr:$dst)],
 884                    IIC_SSE_MOVU_P_MR>, VEX;
 885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 890                    "movapd\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 894                    "movups\t{$src, $dst|$dst, $src}",
 895                    [(store (v8f32 VR256:$src), addr:$dst)],
 896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 898                    "movupd\t{$src, $dst|$dst, $src}",
 899                    [(store (v4f64 VR256:$src), addr:$dst)],
 900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 901 } // SchedRW
 902
 903 // For disassembler
 904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 905     SchedRW = [WriteFShuffle] in {
 906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 907                           (ins VR128:$src),
 908                           "movaps\t{$src, $dst|$dst, $src}", [],
 909                           IIC_SSE_MOVA_P_RR>, VEX;
 910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 911                            (ins VR128:$src),
 912                            "movapd\t{$src, $dst|$dst, $src}", [],
 913                            IIC_SSE_MOVA_P_RR>, VEX;
 914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 915                            (ins VR128:$src),
 916                            "movups\t{$src, $dst|$dst, $src}", [],
 917                            IIC_SSE_MOVU_P_RR>, VEX;
 918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 919                            (ins VR128:$src),
 920                            "movupd\t{$src, $dst|$dst, $src}", [],
 921                            IIC_SSE_MOVU_P_RR>, VEX;
 922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 923                             (ins VR256:$src),
 924                             "movaps\t{$src, $dst|$dst, $src}", [],
 925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 927                             (ins VR256:$src),
 928                             "movapd\t{$src, $dst|$dst, $src}", [],
 929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 931                             (ins VR256:$src),
 932                             "movups\t{$src, $dst|$dst, $src}", [],
 933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 935                             (ins VR256:$src),
 936                             "movupd\t{$src, $dst|$dst, $src}", [],
 937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941 def : Pat<(v8i32 (X86vzmovl
 942                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 943           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 944 def : Pat<(v4i64 (X86vzmovl
 945                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 946           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 947 def : Pat<(v8f32 (X86vzmovl
 948                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4f64 (X86vzmovl
 951                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 }
 954
 955
 956 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 957           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 958 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 959           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 960
 961 let SchedRW = [WriteStore] in {
 962 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 963                    "movaps\t{$src, $dst|$dst, $src}",
 964                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 965                    IIC_SSE_MOVA_P_MR>;
 966 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 967                    "movapd\t{$src, $dst|$dst, $src}",
 968                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 969                    IIC_SSE_MOVA_P_MR>;
 970 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 971                    "movups\t{$src, $dst|$dst, $src}",
 972                    [(store (v4f32 VR128:$src), addr:$dst)],
 973                    IIC_SSE_MOVU_P_MR>;
 974 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 975                    "movupd\t{$src, $dst|$dst, $src}",
 976                    [(store (v2f64 VR128:$src), addr:$dst)],
 977                    IIC_SSE_MOVU_P_MR>;
 978 } // SchedRW
 979
 980 // For disassembler
 981 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 982     SchedRW = [WriteFShuffle] in {
 983   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 984                          "movaps\t{$src, $dst|$dst, $src}", [],
 985                          IIC_SSE_MOVA_P_RR>;
 986   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 987                          "movapd\t{$src, $dst|$dst, $src}", [],
 988                          IIC_SSE_MOVA_P_RR>;
 989   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movups\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVU_P_RR>;
 992   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movupd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVU_P_RR>;
 995 }
 996
 997 let Predicates = [HasAVX] in {
 998   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (VMOVUPDmr addr:$dst, VR128:$src)>;
1002 }
1003
1004 let Predicates = [UseSSE1] in
1005   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1006             (MOVUPSmr addr:$dst, VR128:$src)>;
1007 let Predicates = [UseSSE2] in
1008   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1009             (MOVUPDmr addr:$dst, VR128:$src)>;
1010
1011 // Use vmovaps/vmovups for AVX integer load/store.
1012 let Predicates = [HasAVX, NoVLX] in {
1013   // 128-bit load/store
1014   def : Pat<(alignedloadv2i64 addr:$src),
1015             (VMOVAPSrm addr:$src)>;
1016   def : Pat<(loadv2i64 addr:$src),
1017             (VMOVUPSrm addr:$src)>;
1018
1019   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035
1036   // 256-bit load/store
1037   def : Pat<(alignedloadv4i64 addr:$src),
1038             (VMOVAPSYrm addr:$src)>;
1039   def : Pat<(loadv4i64 addr:$src),
1040             (VMOVUPSYrm addr:$src)>;
1041   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057
1058   // Special patterns for storing subvector extracts of lower 128-bits
1059   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1060   def : Pat<(alignedstore (v2f64 (extract_subvector
1061                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1062             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1063   def : Pat<(alignedstore (v4f32 (extract_subvector
1064                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(alignedstore (v2i64 (extract_subvector
1067                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4i32 (extract_subvector
1070                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v8i16 (extract_subvector
1073                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v16i8 (extract_subvector
1076                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078
1079   def : Pat<(store (v2f64 (extract_subvector
1080                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1081             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1082   def : Pat<(store (v4f32 (extract_subvector
1083                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1084             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1085   def : Pat<(store (v2i64 (extract_subvector
1086                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4i32 (extract_subvector
1089                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v8i16 (extract_subvector
1092                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v16i8 (extract_subvector
1095                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097 }
1098
1099 // Use movaps / movups for SSE integer load / store (one byte shorter).
1100 // The instructions selected below are then converted to MOVDQA/MOVDQU
1101 // during the SSE domain pass.
1102 let Predicates = [UseSSE1] in {
1103   def : Pat<(alignedloadv2i64 addr:$src),
1104             (MOVAPSrm addr:$src)>;
1105   def : Pat<(loadv2i64 addr:$src),
1106             (MOVUPSrm addr:$src)>;
1107
1108   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124 }
1125
1126 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1127 // bits are disregarded. FIXME: Set encoding to pseudo!
1128 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1129 let isCodeGenOnly = 1 in {
1130   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1131                          "movaps\t{$src, $dst|$dst, $src}",
1132                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1133                          IIC_SSE_MOVA_P_RM>, VEX;
1134   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1135                          "movapd\t{$src, $dst|$dst, $src}",
1136                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1137                          IIC_SSE_MOVA_P_RM>, VEX;
1138   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1139                        "movaps\t{$src, $dst|$dst, $src}",
1140                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1141                        IIC_SSE_MOVA_P_RM>;
1142   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1143                        "movapd\t{$src, $dst|$dst, $src}",
1144                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1145                        IIC_SSE_MOVA_P_RM>;
1146 }
1147 }
1148
1149 //===----------------------------------------------------------------------===//
1150 // SSE 1 & 2 - Move Low packed FP Instructions
1151 //===----------------------------------------------------------------------===//
1152
1153 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1154                                       string base_opc, string asm_opr,
1155                                       InstrItinClass itin> {
1156   def PSrm : PI<opc, MRMSrcMem,
1157          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1158          !strconcat(base_opc, "s", asm_opr),
1159      [(set VR128:$dst,
1160        (psnode VR128:$src1,
1161               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1162               itin, SSEPackedSingle>, PS,
1163      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1164
1165   def PDrm : PI<opc, MRMSrcMem,
1166          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1167          !strconcat(base_opc, "d", asm_opr),
1168      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1169                               (scalar_to_vector (loadf64 addr:$src2)))))],
1170               itin, SSEPackedDouble>, PD,
1171      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1172
1173 }
1174
1175 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1176                                  string base_opc, InstrItinClass itin> {
1177   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1178                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1179                                     itin>, VEX_4V;
1180
1181 let Constraints = "$src1 = $dst" in
1182   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1183                                     "\t{$src2, $dst|$dst, $src2}",
1184                                     itin>;
1185 }
1186
1187 let AddedComplexity = 20 in {
1188   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1189                                     IIC_SSE_MOV_LH>;
1190 }
1191
1192 let SchedRW = [WriteStore] in {
1193 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movlps\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1196                                  (iPTR 0))), addr:$dst)],
1197                                  IIC_SSE_MOV_LH>, VEX;
1198 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movlpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1201                                  (iPTR 0))), addr:$dst)],
1202                                  IIC_SSE_MOV_LH>, VEX;
1203 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movlps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1206                                  (iPTR 0))), addr:$dst)],
1207                                  IIC_SSE_MOV_LH>;
1208 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1209                    "movlpd\t{$src, $dst|$dst, $src}",
1210                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1211                                  (iPTR 0))), addr:$dst)],
1212                                  IIC_SSE_MOV_LH>;
1213 } // SchedRW
1214
1215 let Predicates = [HasAVX] in {
1216   // Shuffle with VMOVLPS
1217   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1220             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1221
1222   // Shuffle with VMOVLPD
1223   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1226             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1227   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1228                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1229             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1230
1231   // Store patterns
1232   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1233                    addr:$src1),
1234             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1235   def : Pat<(store (v4i32 (X86Movlps
1236                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1237             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1238   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1242                    addr:$src1),
1243             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1244 }
1245
1246 let Predicates = [UseSSE1] in {
1247   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1248   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1249                                  (iPTR 0))), addr:$src1),
1250             (MOVLPSmr addr:$src1, VR128:$src2)>;
1251
1252   // Shuffle with MOVLPS
1253   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1256             (MOVLPSrm VR128:$src1, addr:$src2)>;
1257   def : Pat<(X86Movlps VR128:$src1,
1258                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1259             (MOVLPSrm VR128:$src1, addr:$src2)>;
1260
1261   // Store patterns
1262   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1263                                       addr:$src1),
1264             (MOVLPSmr addr:$src1, VR128:$src2)>;
1265   def : Pat<(store (v4i32 (X86Movlps
1266                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1267                               addr:$src1),
1268             (MOVLPSmr addr:$src1, VR128:$src2)>;
1269 }
1270
1271 let Predicates = [UseSSE2] in {
1272   // Shuffle with MOVLPD
1273   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1276             (MOVLPDrm VR128:$src1, addr:$src2)>;
1277   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1278                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1279             (MOVLPDrm VR128:$src1, addr:$src2)>;
1280
1281   // Store patterns
1282   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1283                            addr:$src1),
1284             (MOVLPDmr addr:$src1, VR128:$src2)>;
1285   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1286                            addr:$src1),
1287             (MOVLPDmr addr:$src1, VR128:$src2)>;
1288 }
1289
1290 //===----------------------------------------------------------------------===//
1291 // SSE 1 & 2 - Move Hi packed FP Instructions
1292 //===----------------------------------------------------------------------===//
1293
1294 let AddedComplexity = 20 in {
1295   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1296                                     IIC_SSE_MOV_LH>;
1297 }
1298
1299 let SchedRW = [WriteStore] in {
1300 // v2f64 extract element 1 is always custom lowered to unpack high to low
1301 // and extract element 0 so the non-store version isn't too horrible.
1302 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (vector_extract
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1308 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1313 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1314                    "movhps\t{$src, $dst|$dst, $src}",
1315                    [(store (f64 (vector_extract
1316                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1317                                             (bc_v2f64 (v4f32 VR128:$src))),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1319 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhpd\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1323                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1324 } // SchedRW
1325
1326 let Predicates = [HasAVX] in {
1327   // VMOVHPS patterns
1328   def : Pat<(X86Movlhps VR128:$src1,
1329                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1330             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1331   def : Pat<(X86Movlhps VR128:$src1,
1332                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1333             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347 }
1348
1349 let Predicates = [UseSSE1] in {
1350   // MOVHPS patterns
1351   def : Pat<(X86Movlhps VR128:$src1,
1352                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1353             (MOVHPSrm VR128:$src1, addr:$src2)>;
1354   def : Pat<(X86Movlhps VR128:$src1,
1355                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1356             (MOVHPSrm VR128:$src1, addr:$src2)>;
1357 }
1358
1359 let Predicates = [UseSSE2] in {
1360   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1361   // is during lowering, where it's not possible to recognize the load fold
1362   // cause it has two uses through a bitcast. One use disappears at isel time
1363   // and the fold opportunity reappears.
1364   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1365                       (scalar_to_vector (loadf64 addr:$src2)))),
1366             (MOVHPDrm VR128:$src1, addr:$src2)>;
1367   // Also handle an i64 load because that may get selected as a faster way to
1368   // load the data.
1369   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1370                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1371             (MOVHPDrm VR128:$src1, addr:$src2)>;
1372 }
1373
1374 //===----------------------------------------------------------------------===//
1375 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1376 //===----------------------------------------------------------------------===//
1377
1378 let AddedComplexity = 20, Predicates = [UseAVX] in {
1379   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1380                                        (ins VR128:$src1, VR128:$src2),
1381                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1382                       [(set VR128:$dst,
1383                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1384                         IIC_SSE_MOV_LH>,
1385                       VEX_4V, Sched<[WriteFShuffle]>;
1386   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1387                                        (ins VR128:$src1, VR128:$src2),
1388                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1389                       [(set VR128:$dst,
1390                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1391                         IIC_SSE_MOV_LH>,
1392                       VEX_4V, Sched<[WriteFShuffle]>;
1393 }
1394 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1395   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1396                                        (ins VR128:$src1, VR128:$src2),
1397                       "movlhps\t{$src2, $dst|$dst, $src2}",
1398                       [(set VR128:$dst,
1399                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1400                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1401   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1402                                        (ins VR128:$src1, VR128:$src2),
1403                       "movhlps\t{$src2, $dst|$dst, $src2}",
1404                       [(set VR128:$dst,
1405                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1406                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1407 }
1408
1409 let Predicates = [UseAVX] in {
1410   // MOVLHPS patterns
1411   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1412             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1413   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1414             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1415
1416   // MOVHLPS patterns
1417   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1418             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1419 }
1420
1421 let Predicates = [UseSSE1] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 //===----------------------------------------------------------------------===//
1434 // SSE 1 & 2 - Conversion Instructions
1435 //===----------------------------------------------------------------------===//
1436
1437 def SSE_CVT_PD : OpndItins<
1438   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1439 >;
1440
1441 let Sched = WriteCvtI2F in
1442 def SSE_CVT_PS : OpndItins<
1443   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1444 >;
1445
1446 let Sched = WriteCvtI2F in
1447 def SSE_CVT_Scalar : OpndItins<
1448   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1449 >;
1450
1451 let Sched = WriteCvtF2I in
1452 def SSE_CVT_SS2SI_32 : OpndItins<
1453   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1454 >;
1455
1456 let Sched = WriteCvtF2I in
1457 def SSE_CVT_SS2SI_64 : OpndItins<
1458   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1459 >;
1460
1461 let Sched = WriteCvtF2I in
1462 def SSE_CVT_SD2SI : OpndItins<
1463   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1464 >;
1465
1466 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1467                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1468                      string asm, OpndItins itins> {
1469   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1470                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1471                         itins.rr>, Sched<[itins.Sched]>;
1472   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1473                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1474                         itins.rm>, Sched<[itins.Sched.Folded]>;
1475 }
1476
1477 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1478                        X86MemOperand x86memop, string asm, Domain d,
1479                        OpndItins itins> {
1480 let neverHasSideEffects = 1 in {
1481   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482              [], itins.rr, d>, Sched<[itins.Sched]>;
1483   let mayLoad = 1 in
1484   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1486 }
1487 }
1488
1489 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                           X86MemOperand x86memop, string asm> {
1491 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1492   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1493               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1494            Sched<[WriteCvtI2F]>;
1495   let mayLoad = 1 in
1496   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1497               (ins DstRC:$src1, x86memop:$src),
1498               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1499            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1500 } // neverHasSideEffects = 1
1501 }
1502
1503 let Predicates = [UseAVX] in {
1504 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1505                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1506                                 SSE_CVT_SS2SI_32>,
1507                                 XS, VEX, VEX_LIG;
1508 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1509                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1510                                 SSE_CVT_SS2SI_64>,
1511                                 XS, VEX, VEX_W, VEX_LIG;
1512 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1513                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1514                                 SSE_CVT_SD2SI>,
1515                                 XD, VEX, VEX_LIG;
1516 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1517                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SD2SI>,
1519                                 XD, VEX, VEX_W, VEX_LIG;
1520
1521 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1522                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1523 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1524                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1525 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1526                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1527 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1528                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1529 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1530                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1531 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1532                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1533 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1535 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1537 }
1538 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1539 // register, but the same isn't true when only using memory operands,
1540 // provide other assembly "l" and "q" forms to address this explicitly
1541 // where appropriate to do so.
1542 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1543                                   XS, VEX_4V, VEX_LIG;
1544 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1545                                   XS, VEX_4V, VEX_W, VEX_LIG;
1546 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1547                                   XD, VEX_4V, VEX_LIG;
1548 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1549                                   XD, VEX_4V, VEX_W, VEX_LIG;
1550
1551 let Predicates = [UseAVX] in {
1552   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1553                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1554   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1555                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1556
1557   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1558             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1559   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1560             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1561   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1562             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1563   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1564             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1565
1566   def : Pat<(f32 (sint_to_fp GR32:$src)),
1567             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1568   def : Pat<(f32 (sint_to_fp GR64:$src)),
1569             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1570   def : Pat<(f64 (sint_to_fp GR32:$src)),
1571             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1572   def : Pat<(f64 (sint_to_fp GR64:$src)),
1573             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1574 }
1575
1576 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1577                       "cvttss2si\t{$src, $dst|$dst, $src}",
1578                       SSE_CVT_SS2SI_32>, XS;
1579 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1580                       "cvttss2si\t{$src, $dst|$dst, $src}",
1581                       SSE_CVT_SS2SI_64>, XS, REX_W;
1582 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1583                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1584                       SSE_CVT_SD2SI>, XD;
1585 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1586                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1587                       SSE_CVT_SD2SI>, XD, REX_W;
1588 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1589                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_Scalar>, XS;
1591 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1592                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_Scalar>, XS, REX_W;
1594 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1595                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_Scalar>, XD;
1597 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1598                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_Scalar>, XD, REX_W;
1600
1601 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1602                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1603 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1604                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1605 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1606                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1607 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1608                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1609 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1610                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1611 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1612                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1613 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1615 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1617
1618 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1619                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1620 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1621                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1622
1623 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1624 // and/or XMM operand(s).
1625
1626 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1627                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1628                          string asm, OpndItins itins> {
1629   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1630               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1631               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1632            Sched<[itins.Sched]>;
1633   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1634               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1635               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1636            Sched<[itins.Sched.Folded]>;
1637 }
1638
1639 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1640                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1641                     PatFrag ld_frag, string asm, OpndItins itins,
1642                     bit Is2Addr = 1> {
1643   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1644               !if(Is2Addr,
1645                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1646                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1647               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1648               itins.rr>, Sched<[itins.Sched]>;
1649   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1650               (ins DstRC:$src1, x86memop:$src2),
1651               !if(Is2Addr,
1652                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1653                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1654               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1655               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1656 }
1657
1658 let Predicates = [UseAVX] in {
1659 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1660                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1661                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1662 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1663                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1664                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1665 }
1666 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1667                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1668 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1669                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1670
1671
1672 let isCodeGenOnly = 1 in {
1673   let Predicates = [UseAVX] in {
1674   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1675             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1676             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1677   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1678             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1679             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1680             VEX_W;
1681   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1682             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1683             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1684   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1685             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1686             SSE_CVT_Scalar, 0>, XD,
1687             VEX_4V, VEX_W;
1688   }
1689   let Constraints = "$src1 = $dst" in {
1690     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1691                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1692                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1693     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1694                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1695                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1696     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1697                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1698                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1699     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1700                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1701                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1702   }
1703 } // isCodeGenOnly = 1
1704
1705 /// SSE 1 Only
1706
1707 // Aliases for intrinsics
1708 let isCodeGenOnly = 1 in {
1709 let Predicates = [UseAVX] in {
1710 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1711                                     ssmem, sse_load_f32, "cvttss2si",
1712                                     SSE_CVT_SS2SI_32>, XS, VEX;
1713 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1714                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1715                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1716                                    XS, VEX, VEX_W;
1717 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1718                                     sdmem, sse_load_f64, "cvttsd2si",
1719                                     SSE_CVT_SD2SI>, XD, VEX;
1720 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1721                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1722                                   "cvttsd2si", SSE_CVT_SD2SI>,
1723                                   XD, VEX, VEX_W;
1724 }
1725 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1726                                     ssmem, sse_load_f32, "cvttss2si",
1727                                     SSE_CVT_SS2SI_32>, XS;
1728 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1729                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1730                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1731 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1732                                     sdmem, sse_load_f64, "cvttsd2si",
1733                                     SSE_CVT_SD2SI>, XD;
1734 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1735                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1736                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1737 } // isCodeGenOnly = 1
1738
1739 let Predicates = [UseAVX] in {
1740 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1741                                   ssmem, sse_load_f32, "cvtss2si",
1742                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1743 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1744                                   ssmem, sse_load_f32, "cvtss2si",
1745                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1746 }
1747 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1748                                ssmem, sse_load_f32, "cvtss2si",
1749                                SSE_CVT_SS2SI_32>, XS;
1750 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1751                                  ssmem, sse_load_f32, "cvtss2si",
1752                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1753
1754 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1755                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1756                                SSEPackedSingle, SSE_CVT_PS>,
1757                                PS, VEX, Requires<[HasAVX]>;
1758 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1759                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1760                                SSEPackedSingle, SSE_CVT_PS>,
1761                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1762
1763 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1764                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1765                             SSEPackedSingle, SSE_CVT_PS>,
1766                             PS, Requires<[UseSSE2]>;
1767
1768 let Predicates = [UseAVX] in {
1769 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1770                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1771 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1772                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1773 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1774                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1775 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1776                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1777 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1778                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1779 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1780                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1781 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1785 }
1786
1787 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1788                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1789 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1790                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1791 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1792                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1793 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1794                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1795 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1796                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1797 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1798                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1799 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1800                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1802                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1803
1804 /// SSE 2 Only
1805
1806 // Convert scalar double to scalar single
1807 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1808 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1809                        (ins FR64:$src1, FR64:$src2),
1810                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1811                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1812                       Sched<[WriteCvtF2F]>;
1813 let mayLoad = 1 in
1814 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1815                        (ins FR64:$src1, f64mem:$src2),
1816                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1817                       [], IIC_SSE_CVT_Scalar_RM>,
1818                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1819                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1820 }
1821
1822 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1823           Requires<[UseAVX]>;
1824
1825 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1826                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1827                       [(set FR32:$dst, (fround FR64:$src))],
1828                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1829 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1830                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1831                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1832                       IIC_SSE_CVT_Scalar_RM>,
1833                       XD,
1834                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1835
1836 let isCodeGenOnly = 1 in {
1837 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1838                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1839                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                        [(set VR128:$dst,
1841                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1842                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1843                        Sched<[WriteCvtF2F]>;
1844 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1845                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1846                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1847                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1848                                           VR128:$src1, sse_load_f64:$src2))],
1849                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1850                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1851
1852 let Constraints = "$src1 = $dst" in {
1853 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1854                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1855                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1856                        [(set VR128:$dst,
1857                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1858                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1859                        Sched<[WriteCvtF2F]>;
1860 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1861                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1862                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1863                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1864                                           VR128:$src1, sse_load_f64:$src2))],
1865                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1866                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1867 }
1868 } // isCodeGenOnly = 1
1869
1870 // Convert scalar single to scalar double
1871 // SSE2 instructions with XS prefix
1872 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1873 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1874                     (ins FR32:$src1, FR32:$src2),
1875                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1876                     [], IIC_SSE_CVT_Scalar_RR>,
1877                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1878                     Sched<[WriteCvtF2F]>;
1879 let mayLoad = 1 in
1880 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1881                     (ins FR32:$src1, f32mem:$src2),
1882                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1883                     [], IIC_SSE_CVT_Scalar_RM>,
1884                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1885                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1886 }
1887
1888 def : Pat<(f64 (fextend FR32:$src)),
1889     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1890 def : Pat<(fextend (loadf32 addr:$src)),
1891     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1892
1893 def : Pat<(extloadf32 addr:$src),
1894     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1895     Requires<[UseAVX, OptForSize]>;
1896 def : Pat<(extloadf32 addr:$src),
1897     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1898     Requires<[UseAVX, OptForSpeed]>;
1899
1900 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1901                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1902                    [(set FR64:$dst, (fextend FR32:$src))],
1903                    IIC_SSE_CVT_Scalar_RR>, XS,
1904                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1905 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1906                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1907                    [(set FR64:$dst, (extloadf32 addr:$src))],
1908                    IIC_SSE_CVT_Scalar_RM>, XS,
1909                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1910
1911 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1912 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1913 // combine.
1914 // Since these loads aren't folded into the fextend, we have to match it
1915 // explicitly here.
1916 def : Pat<(fextend (loadf32 addr:$src)),
1917           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1918 def : Pat<(extloadf32 addr:$src),
1919           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1920
1921 let isCodeGenOnly = 1 in {
1922 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1923                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1924                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1925                     [(set VR128:$dst,
1926                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1927                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1928                     Sched<[WriteCvtF2F]>;
1929 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1930                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1931                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1932                     [(set VR128:$dst,
1933                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1934                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1935                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1936 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1937 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1938                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1939                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1940                     [(set VR128:$dst,
1941                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1942                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1943                     Sched<[WriteCvtF2F]>;
1944 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1945                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1946                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1947                     [(set VR128:$dst,
1948                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1949                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1950                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1951 }
1952 } // isCodeGenOnly = 1
1953
1954 // Convert packed single/double fp to doubleword
1955 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1956                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1957                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1958                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1959 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1960                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1961                        [(set VR128:$dst,
1962                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1963                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1964 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1965                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1966                         [(set VR256:$dst,
1967                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1968                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1969 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1970                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1971                         [(set VR256:$dst,
1972                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1973                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1974 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1976                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1977                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1978 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1979                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1980                      [(set VR128:$dst,
1981                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1982                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1983
1984
1985 // Convert Packed Double FP to Packed DW Integers
1986 let Predicates = [HasAVX] in {
1987 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1988 // register, but the same isn't true when using memory operands instead.
1989 // Provide other assembly rr and rm forms to address this explicitly.
1990 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1992                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1993                        VEX, Sched<[WriteCvtF2I]>;
1994
1995 // XMM only
1996 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1997                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
1998 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1999                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2000                        [(set VR128:$dst,
2001                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2002                        Sched<[WriteCvtF2ILd]>;
2003
2004 // YMM only
2005 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2006                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2007                        [(set VR128:$dst,
2008                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2009                        Sched<[WriteCvtF2I]>;
2010 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2011                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2014                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2015 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2016                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2017 }
2018
2019 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2020                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2021                       [(set VR128:$dst,
2022                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2023                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2024 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2025                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2026                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2027                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2028
2029 // Convert with truncation packed single/double fp to doubleword
2030 // SSE2 packed instructions with XS prefix
2031 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2032                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2033                          [(set VR128:$dst,
2034                            (int_x86_sse2_cvttps2dq VR128:$src))],
2035                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2036 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2037                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2038                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2039                                             (loadv4f32 addr:$src)))],
2040                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2041 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2042                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2043                           [(set VR256:$dst,
2044                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2045                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2046 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2047                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2048                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2049                                              (loadv8f32 addr:$src)))],
2050                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2051                           Sched<[WriteCvtF2ILd]>;
2052
2053 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2054                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2056                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2057 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2058                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst,
2060                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2061                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2062
2063 let Predicates = [HasAVX] in {
2064   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2065             (VCVTDQ2PSrr VR128:$src)>;
2066   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2067             (VCVTDQ2PSrm addr:$src)>;
2068
2069   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2070             (VCVTDQ2PSrr VR128:$src)>;
2071   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2072             (VCVTDQ2PSrm addr:$src)>;
2073
2074   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2075             (VCVTTPS2DQrr VR128:$src)>;
2076   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2077             (VCVTTPS2DQrm addr:$src)>;
2078
2079   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2080             (VCVTDQ2PSYrr VR256:$src)>;
2081   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2082             (VCVTDQ2PSYrm addr:$src)>;
2083
2084   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2085             (VCVTTPS2DQYrr VR256:$src)>;
2086   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2087             (VCVTTPS2DQYrm addr:$src)>;
2088 }
2089
2090 let Predicates = [UseSSE2] in {
2091   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2092             (CVTDQ2PSrr VR128:$src)>;
2093   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2094             (CVTDQ2PSrm addr:$src)>;
2095
2096   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2097             (CVTDQ2PSrr VR128:$src)>;
2098   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2099             (CVTDQ2PSrm addr:$src)>;
2100
2101   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2102             (CVTTPS2DQrr VR128:$src)>;
2103   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2104             (CVTTPS2DQrm addr:$src)>;
2105 }
2106
2107 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2108                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2109                         [(set VR128:$dst,
2110                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2111                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2112
2113 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2114 // register, but the same isn't true when using memory operands instead.
2115 // Provide other assembly rr and rm forms to address this explicitly.
2116
2117 // XMM only
2118 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2119                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2120 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2121                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2122                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2123                                             (loadv2f64 addr:$src)))],
2124                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2125
2126 // YMM only
2127 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2128                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2129                          [(set VR128:$dst,
2130                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2131                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2132 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2133                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst,
2135                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2136                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2137 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2138                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2139
2140 let Predicates = [HasAVX] in {
2141   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2142             (VCVTTPD2DQYrr VR256:$src)>;
2143   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2144             (VCVTTPD2DQYrm addr:$src)>;
2145 } // Predicates = [HasAVX]
2146
2147 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2148                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2149                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2150                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2151 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2152                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2153                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2154                                         (memopv2f64 addr:$src)))],
2155                                         IIC_SSE_CVT_PD_RM>,
2156                       Sched<[WriteCvtF2ILd]>;
2157
2158 // Convert packed single to packed double
2159 let Predicates = [HasAVX] in {
2160                   // SSE2 instructions without OpSize prefix
2161 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2163                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2164                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2165 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2166                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2167                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2168                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2169 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2170                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2171                      [(set VR256:$dst,
2172                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2173                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2174 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2175                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2176                      [(set VR256:$dst,
2177                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2178                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2179 }
2180
2181 let Predicates = [UseSSE2] in {
2182 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2183                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2184                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2185                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2186 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2187                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2188                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2189                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2190 }
2191
2192 // Convert Packed DW Integers to Packed Double FP
2193 let Predicates = [HasAVX] in {
2194 let neverHasSideEffects = 1, mayLoad = 1 in
2195 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2196                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2197                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2198 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2199                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2200                      [(set VR128:$dst,
2201                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2202                    Sched<[WriteCvtI2F]>;
2203 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2204                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2205                      [(set VR256:$dst,
2206                        (int_x86_avx_cvtdq2_pd_256
2207                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2208                     Sched<[WriteCvtI2FLd]>;
2209 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      [(set VR256:$dst,
2212                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2213                     Sched<[WriteCvtI2F]>;
2214 }
2215
2216 let neverHasSideEffects = 1, mayLoad = 1 in
2217 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2218                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2219                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2220 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2222                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2223                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2224
2225 // AVX 256-bit register conversion intrinsics
2226 let Predicates = [HasAVX] in {
2227   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2228             (VCVTDQ2PDYrr VR128:$src)>;
2229   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2230             (VCVTDQ2PDYrm addr:$src)>;
2231 } // Predicates = [HasAVX]
2232
2233 // Convert packed double to packed single
2234 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2235 // register, but the same isn't true when using memory operands instead.
2236 // Provide other assembly rr and rm forms to address this explicitly.
2237 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2238                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2239                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2240                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2241
2242 // XMM only
2243 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2244                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2245 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2246                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2247                         [(set VR128:$dst,
2248                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2249                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2250
2251 // YMM only
2252 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2253                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2254                         [(set VR128:$dst,
2255                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2256                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2257 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2258                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2259                         [(set VR128:$dst,
2260                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2261                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2262 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2263                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2264
2265 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2266                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2267                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2268                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2269 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2270                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2271                      [(set VR128:$dst,
2272                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2273                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2274
2275
2276 // AVX 256-bit register conversion intrinsics
2277 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2278 // whenever possible to avoid declaring two versions of each one.
2279 let Predicates = [HasAVX] in {
2280   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2281             (VCVTDQ2PSYrr VR256:$src)>;
2282   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2283             (VCVTDQ2PSYrm addr:$src)>;
2284
2285   // Match fround and fextend for 128/256-bit conversions
2286   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2287             (VCVTPD2PSrr VR128:$src)>;
2288   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2289             (VCVTPD2PSXrm addr:$src)>;
2290   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2291             (VCVTPD2PSYrr VR256:$src)>;
2292   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2293             (VCVTPD2PSYrm addr:$src)>;
2294
2295   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2296             (VCVTPS2PDrr VR128:$src)>;
2297   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2298             (VCVTPS2PDYrr VR128:$src)>;
2299   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2300             (VCVTPS2PDYrm addr:$src)>;
2301 }
2302
2303 let Predicates = [UseSSE2] in {
2304   // Match fround and fextend for 128 conversions
2305   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2306             (CVTPD2PSrr VR128:$src)>;
2307   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2308             (CVTPD2PSrm addr:$src)>;
2309
2310   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2311             (CVTPS2PDrr VR128:$src)>;
2312 }
2313
2314 //===----------------------------------------------------------------------===//
2315 // SSE 1 & 2 - Compare Instructions
2316 //===----------------------------------------------------------------------===//
2317
2318 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2319 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2320                             Operand CC, SDNode OpNode, ValueType VT,
2321                             PatFrag ld_frag, string asm, string asm_alt,
2322                             OpndItins itins> {
2323   def rr : SIi8<0xC2, MRMSrcReg,
2324                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2325                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2326                 itins.rr>, Sched<[itins.Sched]>;
2327   def rm : SIi8<0xC2, MRMSrcMem,
2328                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2329                 [(set RC:$dst, (OpNode (VT RC:$src1),
2330                                          (ld_frag addr:$src2), imm:$cc))],
2331                                          itins.rm>,
2332            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2333
2334   // Accept explicit immediate argument form instead of comparison code.
2335   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2336     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2337                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2338                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2339     let mayLoad = 1 in
2340     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2341                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2342                       IIC_SSE_ALU_F32S_RM>,
2343                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2344   }
2345 }
2346
2347 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2348                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2349                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2350                  SSE_ALU_F32S>,
2351                  XS, VEX_4V, VEX_LIG;
2352 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2353                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2354                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2355                  SSE_ALU_F32S>, // same latency as 32 bit compare
2356                  XD, VEX_4V, VEX_LIG;
2357
2358 let Constraints = "$src1 = $dst" in {
2359   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2360                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2361                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2362                   XS;
2363   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2364                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2365                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2366                   SSE_ALU_F64S>,
2367                   XD;
2368 }
2369
2370 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2371                          Intrinsic Int, string asm, OpndItins itins> {
2372   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2373                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2374                         [(set VR128:$dst, (Int VR128:$src1,
2375                                                VR128:$src, imm:$cc))],
2376                                                itins.rr>,
2377            Sched<[itins.Sched]>;
2378   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2379                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2380                         [(set VR128:$dst, (Int VR128:$src1,
2381                                                (load addr:$src), imm:$cc))],
2382                                                itins.rm>,
2383            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2384 }
2385
2386 let isCodeGenOnly = 1 in {
2387   // Aliases to match intrinsics which expect XMM operand(s).
2388   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2389                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2390                        SSE_ALU_F32S>,
2391                        XS, VEX_4V;
2392   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2393                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2394                        SSE_ALU_F32S>, // same latency as f32
2395                        XD, VEX_4V;
2396   let Constraints = "$src1 = $dst" in {
2397     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2398                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2399                          SSE_ALU_F32S>, XS;
2400     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2401                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2402                          SSE_ALU_F64S>,
2403                          XD;
2404 }
2405 }
2406
2407
2408 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2409 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2410                             ValueType vt, X86MemOperand x86memop,
2411                             PatFrag ld_frag, string OpcodeStr> {
2412   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2413                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2414                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2415                      IIC_SSE_COMIS_RR>,
2416           Sched<[WriteFAdd]>;
2417   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2418                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2419                      [(set EFLAGS, (OpNode (vt RC:$src1),
2420                                            (ld_frag addr:$src2)))],
2421                                            IIC_SSE_COMIS_RM>,
2422           Sched<[WriteFAddLd, ReadAfterLd]>;
2423 }
2424
2425 let Defs = [EFLAGS] in {
2426   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2427                                   "ucomiss">, PS, VEX, VEX_LIG;
2428   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2429                                   "ucomisd">, PD, VEX, VEX_LIG;
2430   let Pattern = []<dag> in {
2431     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2432                                     "comiss">, PS, VEX, VEX_LIG;
2433     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2434                                     "comisd">, PD, VEX, VEX_LIG;
2435   }
2436
2437   let isCodeGenOnly = 1 in {
2438     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2439                               load, "ucomiss">, PS, VEX;
2440     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2441                               load, "ucomisd">, PD, VEX;
2442
2443     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2444                               load, "comiss">, PS, VEX;
2445     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2446                               load, "comisd">, PD, VEX;
2447   }
2448   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2449                                   "ucomiss">, PS;
2450   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2451                                   "ucomisd">, PD;
2452
2453   let Pattern = []<dag> in {
2454     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2455                                     "comiss">, PS;
2456     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2457                                     "comisd">, PD;
2458   }
2459
2460   let isCodeGenOnly = 1 in {
2461     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2462                                 load, "ucomiss">, PS;
2463     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2464                                 load, "ucomisd">, PD;
2465
2466     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2467                                     "comiss">, PS;
2468     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2469                                     "comisd">, PD;
2470   }
2471 } // Defs = [EFLAGS]
2472
2473 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2474 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2475                             Operand CC, Intrinsic Int, string asm,
2476                             string asm_alt, Domain d,
2477                             OpndItins itins = SSE_ALU_F32P> {
2478   def rri : PIi8<0xC2, MRMSrcReg,
2479              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2480              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2481              itins.rr, d>,
2482             Sched<[WriteFAdd]>;
2483   def rmi : PIi8<0xC2, MRMSrcMem,
2484              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2485              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2486              itins.rm, d>,
2487             Sched<[WriteFAddLd, ReadAfterLd]>;
2488
2489   // Accept explicit immediate argument form instead of comparison code.
2490   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2491     def rri_alt : PIi8<0xC2, MRMSrcReg,
2492                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2493                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2494     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2495                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2496                asm_alt, [], itins.rm, d>,
2497                Sched<[WriteFAddLd, ReadAfterLd]>;
2498   }
2499 }
2500
2501 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2502                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2503                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2504                SSEPackedSingle>, PS, VEX_4V;
2505 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2506                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2507                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2508                SSEPackedDouble>, PD, VEX_4V;
2509 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2510                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2511                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2512                SSEPackedSingle>, PS, VEX_4V, VEX_L;
2513 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2514                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2516                SSEPackedDouble>, PD, VEX_4V, VEX_L;
2517 let Constraints = "$src1 = $dst" in {
2518   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2519                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2520                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2521                  SSEPackedSingle, SSE_ALU_F32P>, PS;
2522   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2523                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2524                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2525                  SSEPackedDouble, SSE_ALU_F64P>, PD;
2526 }
2527
2528 let Predicates = [HasAVX] in {
2529 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2530           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2531 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2532           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2533 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2534           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2535 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2536           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2537
2538 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2539           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2540 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2541           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2542 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2543           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2544 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2545           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2546 }
2547
2548 let Predicates = [UseSSE1] in {
2549 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2550           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2551 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2552           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2553 }
2554
2555 let Predicates = [UseSSE2] in {
2556 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2557           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2558 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2559           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2560 }
2561
2562 //===----------------------------------------------------------------------===//
2563 // SSE 1 & 2 - Shuffle Instructions
2564 //===----------------------------------------------------------------------===//
2565
2566 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2567 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2568                          ValueType vt, string asm, PatFrag mem_frag,
2569                          Domain d> {
2570   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2571                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2572                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2573                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2574             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2575   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2576                  (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2577                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2578                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2579             Sched<[WriteFShuffle]>;
2580 }
2581
2582 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2583            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2584            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2585 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2586            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2587            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2588 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2589            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2590            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2591 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2592            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2593            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2594
2595 let Constraints = "$src1 = $dst" in {
2596   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2597                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2598                     memopv4f32, SSEPackedSingle>, PS;
2599   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2600                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2601                     memopv2f64, SSEPackedDouble>, PD;
2602 }
2603
2604 let Predicates = [HasAVX] in {
2605   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2606                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2607             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2608   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2609             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2610
2611   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2612                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2613             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2614   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2615             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2616
2617   // 256-bit patterns
2618   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2619             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2620   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2621                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2622             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2623
2624   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2625             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2626   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2627                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2628             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2629 }
2630
2631 let Predicates = [UseSSE1] in {
2632   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2633                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2634             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2635   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2636             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2637 }
2638
2639 let Predicates = [UseSSE2] in {
2640   // Generic SHUFPD patterns
2641   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2642                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2643             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2644   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2645             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2646 }
2647
2648 //===----------------------------------------------------------------------===//
2649 // SSE 1 & 2 - Unpack FP Instructions
2650 //===----------------------------------------------------------------------===//
2651
2652 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2653 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2654                                    PatFrag mem_frag, RegisterClass RC,
2655                                    X86MemOperand x86memop, string asm,
2656                                    Domain d> {
2657     def rr : PI<opc, MRMSrcReg,
2658                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2659                 asm, [(set RC:$dst,
2660                            (vt (OpNode RC:$src1, RC:$src2)))],
2661                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2662     def rm : PI<opc, MRMSrcMem,
2663                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2664                 asm, [(set RC:$dst,
2665                            (vt (OpNode RC:$src1,
2666                                        (mem_frag addr:$src2))))],
2667                                        IIC_SSE_UNPCK, d>,
2668              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2669 }
2670
2671 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2672       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2673                      SSEPackedSingle>, PS, VEX_4V;
2674 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2675       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2676                      SSEPackedDouble>, PD, VEX_4V;
2677 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2678       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2679                      SSEPackedSingle>, PS, VEX_4V;
2680 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2681       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2682                      SSEPackedDouble>, PD, VEX_4V;
2683
2684 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2685       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2686                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2687 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2688       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2689                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2690 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2691       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2692                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2693 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2694       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2695                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2696
2697 let Constraints = "$src1 = $dst" in {
2698   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2699         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2700                        SSEPackedSingle>, PS;
2701   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2702         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2703                        SSEPackedDouble>, PD;
2704   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2705         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2706                        SSEPackedSingle>, PS;
2707   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2708         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2709                        SSEPackedDouble>, PD;
2710 } // Constraints = "$src1 = $dst"
2711
2712 let Predicates = [HasAVX1Only] in {
2713   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2714             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2715   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2716             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2717   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2718             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2719   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2720             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2721
2722   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2723             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2724   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2725             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2726   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2727             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2728   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2729             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2730 }
2731
2732 let Predicates = [HasAVX] in {
2733   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2734   // problem is during lowering, where it's not possible to recognize the load
2735   // fold cause it has two uses through a bitcast. One use disappears at isel
2736   // time and the fold opportunity reappears.
2737   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2738             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2739 }
2740
2741 let Predicates = [UseSSE2] in {
2742   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2743   // problem is during lowering, where it's not possible to recognize the load
2744   // fold cause it has two uses through a bitcast. One use disappears at isel
2745   // time and the fold opportunity reappears.
2746   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2747             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2748 }
2749
2750 //===----------------------------------------------------------------------===//
2751 // SSE 1 & 2 - Extract Floating-Point Sign mask
2752 //===----------------------------------------------------------------------===//
2753
2754 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2755 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2756                                 Domain d> {
2757   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2758               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2759               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2760               Sched<[WriteVecLogic]>;
2761 }
2762
2763 let Predicates = [HasAVX] in {
2764   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2765                                         "movmskps", SSEPackedSingle>, PS, VEX;
2766   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2767                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2768   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2769                                         "movmskps", SSEPackedSingle>, PS,
2770                                         VEX, VEX_L;
2771   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2772                                         "movmskpd", SSEPackedDouble>, PD,
2773                                         VEX, VEX_L;
2774
2775   def : Pat<(i32 (X86fgetsign FR32:$src)),
2776             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2777   def : Pat<(i64 (X86fgetsign FR32:$src)),
2778             (SUBREG_TO_REG (i64 0),
2779              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2780   def : Pat<(i32 (X86fgetsign FR64:$src)),
2781             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2782   def : Pat<(i64 (X86fgetsign FR64:$src)),
2783             (SUBREG_TO_REG (i64 0),
2784              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2785 }
2786
2787 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2788                                      SSEPackedSingle>, PS;
2789 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2790                                      SSEPackedDouble>, PD;
2791
2792 def : Pat<(i32 (X86fgetsign FR32:$src)),
2793           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2794       Requires<[UseSSE1]>;
2795 def : Pat<(i64 (X86fgetsign FR32:$src)),
2796           (SUBREG_TO_REG (i64 0),
2797            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2798       Requires<[UseSSE1]>;
2799 def : Pat<(i32 (X86fgetsign FR64:$src)),
2800           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2801       Requires<[UseSSE2]>;
2802 def : Pat<(i64 (X86fgetsign FR64:$src)),
2803           (SUBREG_TO_REG (i64 0),
2804            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2805       Requires<[UseSSE2]>;
2806
2807 //===---------------------------------------------------------------------===//
2808 // SSE2 - Packed Integer Logical Instructions
2809 //===---------------------------------------------------------------------===//
2810
2811 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2812
2813 /// PDI_binop_rm - Simple SSE2 binary operator.
2814 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2815                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2816                         X86MemOperand x86memop, OpndItins itins,
2817                         bit IsCommutable, bit Is2Addr> {
2818   let isCommutable = IsCommutable in
2819   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2820        (ins RC:$src1, RC:$src2),
2821        !if(Is2Addr,
2822            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2823            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2824        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2825        Sched<[itins.Sched]>;
2826   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2827        (ins RC:$src1, x86memop:$src2),
2828        !if(Is2Addr,
2829            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2830            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2831        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2832                                      (bitconvert (memop_frag addr:$src2)))))],
2833                                      itins.rm>,
2834        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2835 }
2836 } // ExeDomain = SSEPackedInt
2837
2838 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2839                          ValueType OpVT128, ValueType OpVT256,
2840                          OpndItins itins, bit IsCommutable = 0> {
2841 let Predicates = [HasAVX] in
2842   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2843                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2844
2845 let Constraints = "$src1 = $dst" in
2846   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2847                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2848
2849 let Predicates = [HasAVX2] in
2850   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2851                                OpVT256, VR256, loadv4i64, i256mem, itins,
2852                                IsCommutable, 0>, VEX_4V, VEX_L;
2853 }
2854
2855 // These are ordered here for pattern ordering requirements with the fp versions
2856
2857 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2858                            SSE_VEC_BIT_ITINS_P, 1>;
2859 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2860                            SSE_VEC_BIT_ITINS_P, 1>;
2861 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2862                            SSE_VEC_BIT_ITINS_P, 1>;
2863 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2864                            SSE_VEC_BIT_ITINS_P, 0>;
2865
2866 //===----------------------------------------------------------------------===//
2867 // SSE 1 & 2 - Logical Instructions
2868 //===----------------------------------------------------------------------===//
2869
2870 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2871 ///
2872 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2873                                        SDNode OpNode, OpndItins itins> {
2874   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2875               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2876               PS, VEX_4V;
2877
2878   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2879         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2880         PD, VEX_4V;
2881
2882   let Constraints = "$src1 = $dst" in {
2883     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2884                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2885                 PS;
2886
2887     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2888                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2889                 PD;
2890   }
2891 }
2892
2893 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2894 let isCodeGenOnly = 1 in {
2895   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2896                 SSE_BIT_ITINS_P>;
2897   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2898                 SSE_BIT_ITINS_P>;
2899   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2900                 SSE_BIT_ITINS_P>;
2901
2902   let isCommutable = 0 in
2903     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2904                   SSE_BIT_ITINS_P>;
2905 }
2906
2907 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2908 ///
2909 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2910                                    SDNode OpNode> {
2911   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2912         !strconcat(OpcodeStr, "ps"), f256mem,
2913         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2914         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2915                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2916
2917   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2918         !strconcat(OpcodeStr, "pd"), f256mem,
2919         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2920                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2921         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2922                                   (loadv4i64 addr:$src2)))], 0>,
2923                                   PD, VEX_4V, VEX_L;
2924
2925   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2926   // are all promoted to v2i64, and the patterns are covered by the int
2927   // version. This is needed in SSE only, because v2i64 isn't supported on
2928   // SSE1, but only on SSE2.
2929   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2930        !strconcat(OpcodeStr, "ps"), f128mem, [],
2931        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2932                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2933
2934   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2935        !strconcat(OpcodeStr, "pd"), f128mem,
2936        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2937                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2938        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2939                                  (loadv2i64 addr:$src2)))], 0>,
2940                                                  PD, VEX_4V;
2941
2942   let Constraints = "$src1 = $dst" in {
2943     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2944          !strconcat(OpcodeStr, "ps"), f128mem,
2945          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2946          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2947                                    (memopv2i64 addr:$src2)))]>, PS;
2948
2949     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2950          !strconcat(OpcodeStr, "pd"), f128mem,
2951          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2952                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2953          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2954                                    (memopv2i64 addr:$src2)))]>, PD;
2955   }
2956 }
2957
2958 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2959 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2960 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2961 let isCommutable = 0 in
2962   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2963
2964 // AVX1 requires type coercions in order to fold loads directly into logical
2965 // operations.
2966 let Predicates = [HasAVX1Only] in {
2967   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2968             (VANDPSYrm VR256:$src1, addr:$src2)>;
2969   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
2970             (VORPSYrm VR256:$src1, addr:$src2)>;
2971   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
2972             (VXORPSYrm VR256:$src1, addr:$src2)>;
2973   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
2974             (VANDNPSYrm VR256:$src1, addr:$src2)>;
2975 }
2976
2977 //===----------------------------------------------------------------------===//
2978 // SSE 1 & 2 - Arithmetic Instructions
2979 //===----------------------------------------------------------------------===//
2980
2981 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2982 /// vector forms.
2983 ///
2984 /// In addition, we also have a special variant of the scalar form here to
2985 /// represent the associated intrinsic operation.  This form is unlike the
2986 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2987 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2988 ///
2989 /// These three forms can each be reg+reg or reg+mem.
2990 ///
2991
2992 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2993 /// classes below
2994 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2995                                   SDNode OpNode, SizeItins itins> {
2996   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2997                                VR128, v4f32, f128mem, loadv4f32,
2998                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
2999   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3000                                VR128, v2f64, f128mem, loadv2f64,
3001                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3002
3003   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3004                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3005                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3006   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3007                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3008                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3009
3010   let Constraints = "$src1 = $dst" in {
3011     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3012                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3013                               itins.s>, PS;
3014     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3015                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3016                               itins.d>, PD;
3017   }
3018 }
3019
3020 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3021                                   SizeItins itins> {
3022   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3023                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3024   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3025                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3026
3027   let Constraints = "$src1 = $dst" in {
3028     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3029                               OpNode, FR32, f32mem, itins.s>, XS;
3030     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3031                               OpNode, FR64, f64mem, itins.d>, XD;
3032   }
3033 }
3034
3035 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3036                                       SizeItins itins> {
3037   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3038                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3039                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3040   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3041                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3042                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3043
3044   let Constraints = "$src1 = $dst" in {
3045     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3046                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3047                    itins.s>, XS;
3048     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3049                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3050                    itins.d>, XD;
3051   }
3052 }
3053
3054 // Binary Arithmetic instructions
3055 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3056            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3057            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3058 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3059            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3060            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3061 let isCommutable = 0 in {
3062   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3063              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3064              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3065   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3066              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3067              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3068   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3069              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3070              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3071   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3072              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3073              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3074 }
3075
3076 let isCodeGenOnly = 1 in {
3077   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3078              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3079   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3080              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3081 }
3082
3083 // Patterns used to select SSE scalar fp arithmetic instructions from
3084 // a scalar fp operation followed by a blend.
3085 //
3086 // These patterns know, for example, how to select an ADDSS from a
3087 // float add plus vector insert.
3088 //
3089 // The effect is that the backend no longer emits unnecessary vector
3090 // insert instructions immediately after SSE scalar fp instructions
3091 // like addss or mulss.
3092 //
3093 // For example, given the following code:
3094 //   __m128 foo(__m128 A, __m128 B) {
3095 //     A[0] += B[0];
3096 //     return A;
3097 //   }
3098 //
3099 // previously we generated:
3100 //   addss %xmm0, %xmm1
3101 //   movss %xmm1, %xmm0
3102 //
3103 // we now generate:
3104 //   addss %xmm1, %xmm0
3105
3106 let Predicates = [UseSSE1] in {
3107   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3108                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3109                       FR32:$src))))),
3110             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3111   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3112                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3113                       FR32:$src))))),
3114             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3115   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3116                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3117                       FR32:$src))))),
3118             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3119   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3120                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3121                       FR32:$src))))),
3122             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3123 }
3124
3125 let Predicates = [UseSSE2] in {
3126   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3127   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3128                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3129                       FR64:$src))))),
3130             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3131   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3132                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3133                       FR64:$src))))),
3134             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3135   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3136                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3137                       FR64:$src))))),
3138             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3139   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3140                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3141                       FR64:$src))))),
3142             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3143 }
3144
3145 let Predicates = [UseSSE41] in {
3146   // If the subtarget has SSE4.1 but not AVX, the vector insert instruction is
3147   // lowered into a X86insertps or a X86Blendi rather than a X86Movss. When
3148   // selecting SSE scalar single-precision fp arithmetic instructions, make
3149   // sure that we correctly match them.
3150
3151   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3152                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3153                     FR32:$src))), (iPTR 0))),
3154             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3155   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3156                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3157                     FR32:$src))), (iPTR 0))),
3158             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3159   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3160                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3161                     FR32:$src))), (iPTR 0))),
3162             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3163   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3164                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3165                     FR32:$src))), (iPTR 0))),
3166             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3167
3168   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3169                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3170                       FR32:$src))), (i8 1))),
3171             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3172   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3173                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3174                       FR32:$src))), (i8 1))),
3175             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3176   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3177                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3178                       FR32:$src))), (i8 1))),
3179             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3180   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3181                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3182                       FR32:$src))), (i8 1))),
3183             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3184
3185   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3186                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3187                       FR64:$src))), (i8 1))),
3188             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3189   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3190                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3191                       FR64:$src))), (i8 1))),
3192             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3193   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3194                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3195                       FR64:$src))), (i8 1))),
3196             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3197   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3198                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3199                       FR64:$src))), (i8 1))),
3200             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3201
3202   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3203                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3204                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3205             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3206   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3207                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3208                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3209             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3210   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3211                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3212                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3213             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3214   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3215                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3216                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3217             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3218 }
3219
3220 let Predicates = [HasAVX] in {
3221   // The following patterns select AVX Scalar single/double precision fp
3222   // arithmetic instructions.
3223
3224   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3225                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3226                       FR64:$src))))),
3227             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3228   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3229                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3230                       FR64:$src))))),
3231             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3232   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3233                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3234                       FR64:$src))))),
3235             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3236   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3237                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3238                       FR64:$src))))),
3239             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3240   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3241                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3242                        FR32:$src))), (iPTR 0))),
3243             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3244   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3245                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3246                        FR32:$src))), (iPTR 0))),
3247             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3248   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3249                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3250                        FR32:$src))), (iPTR 0))),
3251             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3252   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3253                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3254                        FR32:$src))), (iPTR 0))),
3255             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3256
3257   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3258                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3259                       FR32:$src))), (i8 1))),
3260             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3261   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3262                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3263                       FR32:$src))), (i8 1))),
3264             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3265   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3266                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3267                       FR32:$src))), (i8 1))),
3268             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3269   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3270                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3271                       FR32:$src))), (i8 1))),
3272             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3273
3274   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3275                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3276                       FR64:$src))), (i8 1))),
3277             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3278   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3279                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3280                       FR64:$src))), (i8 1))),
3281             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3282   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3283                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3284                       FR64:$src))), (i8 1))),
3285             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3286   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3287                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3288                       FR64:$src))), (i8 1))),
3289             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3290
3291   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3292                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3293                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3294             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3295   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3296                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3297                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3298             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3299   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3300                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3301                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3302             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3303   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3304                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3305                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3306             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3307 }
3308
3309 // Patterns used to select SSE scalar fp arithmetic instructions from
3310 // a vector packed single/double fp operation followed by a vector insert.
3311 //
3312 // The effect is that the backend converts the packed fp instruction
3313 // followed by a vector insert into a single SSE scalar fp instruction.
3314 //
3315 // For example, given the following code:
3316 //   __m128 foo(__m128 A, __m128 B) {
3317 //     __m128 C = A + B;
3318 //     return (__m128) {c[0], a[1], a[2], a[3]};
3319 //   }
3320 //
3321 // previously we generated:
3322 //   addps %xmm0, %xmm1
3323 //   movss %xmm1, %xmm0
3324 //
3325 // we now generate:
3326 //   addss %xmm1, %xmm0
3327
3328 let Predicates = [UseSSE1] in {
3329   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3330                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3331             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3332   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3333                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3334             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3335   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3336                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3337             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3338   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3339                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3340             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3341 }
3342
3343 let Predicates = [UseSSE2] in {
3344   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3345   // from a packed double-precision fp instruction plus movsd.
3346
3347   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3348                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3349             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3350   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3351                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3352             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3353   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3354                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3355             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3356   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3357                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3358             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3359 }
3360
3361 let Predicates = [UseSSE41] in {
3362   // With SSE4.1 we may see these operations using X86Blendi rather than
3363   // X86Movs{s,d}.
3364   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3365                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3366             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3367   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3368                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3369             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3370   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3371                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3372             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3373   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3374                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3375             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3376
3377   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3378                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3379             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3380   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3381                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3382             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3383   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3384                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3385             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3386   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3387                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3388             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3389
3390   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3391                               (v2f64 VR128:$dst), (i8 2))),
3392             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3393   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3394                    (v2f64 VR128:$dst), (i8 2))),
3395             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3396   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3397                    (v2f64 VR128:$dst), (i8 2))),
3398             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3399   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3400                    (v2f64 VR128:$dst), (i8 2))),
3401             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3402 }
3403
3404 let Predicates = [HasAVX] in {
3405   // The following patterns select AVX Scalar single/double precision fp
3406   // arithmetic instructions from a packed single precision fp instruction
3407   // plus movss/movsd.
3408
3409   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3410                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3411             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3412   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3413                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3414             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3415   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3416                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3417             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3418   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3419                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3420             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3421   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3422                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3423             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3424   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3425                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3426             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3427   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3428                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3429             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3430   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3431                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3432             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3433
3434   // Also handle X86Blendi-based patterns.
3435   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3436                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3437             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3438   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3439                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3440             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3441   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3442                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3443             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3444   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3445                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3446             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3447
3448   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3449                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3450             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3451   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3452                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3453             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3454   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3455                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3456             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3457   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3458                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3459             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3460
3461   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3462                               (v2f64 VR128:$dst), (i8 2))),
3463             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3464   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3465                    (v2f64 VR128:$dst), (i8 2))),
3466             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3467   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3468                    (v2f64 VR128:$dst), (i8 2))),
3469             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3470   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3471                    (v2f64 VR128:$dst), (i8 2))),
3472             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3473 }
3474
3475 /// Unop Arithmetic
3476 /// In addition, we also have a special variant of the scalar form here to
3477 /// represent the associated intrinsic operation.  This form is unlike the
3478 /// plain scalar form, in that it takes an entire vector (instead of a
3479 /// scalar) and leaves the top elements undefined.
3480 ///
3481 /// And, we have a special variant form for a full-vector intrinsic form.
3482
3483 let Sched = WriteFSqrt in {
3484 def SSE_SQRTPS : OpndItins<
3485   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3486 >;
3487
3488 def SSE_SQRTSS : OpndItins<
3489   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3490 >;
3491
3492 def SSE_SQRTPD : OpndItins<
3493   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3494 >;
3495
3496 def SSE_SQRTSD : OpndItins<
3497   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3498 >;
3499 }
3500
3501 let Sched = WriteFRsqrt in {
3502 def SSE_RSQRTPS : OpndItins<
3503   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3504 >;
3505
3506 def SSE_RSQRTSS : OpndItins<
3507   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3508 >;
3509 }
3510
3511 let Sched = WriteFRcp in {
3512 def SSE_RCPP : OpndItins<
3513   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3514 >;
3515
3516 def SSE_RCPS : OpndItins<
3517   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3518 >;
3519 }
3520
3521 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3522 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3523                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3524 let Predicates = [HasAVX], hasSideEffects = 0 in {
3525   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3526                       (ins FR32:$src1, FR32:$src2),
3527                       !strconcat("v", OpcodeStr,
3528                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3529                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3530   let mayLoad = 1 in {
3531   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3532                       (ins FR32:$src1,f32mem:$src2),
3533                       !strconcat("v", OpcodeStr,
3534                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3535                       []>, VEX_4V, VEX_LIG,
3536                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3537   let isCodeGenOnly = 1 in
3538   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3539                       (ins VR128:$src1, ssmem:$src2),
3540                       !strconcat("v", OpcodeStr,
3541                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3542                       []>, VEX_4V, VEX_LIG,
3543                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3544   }
3545 }
3546
3547   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3548                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3549                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3550   // For scalar unary operations, fold a load into the operation
3551   // only in OptForSize mode. It eliminates an instruction, but it also
3552   // eliminates a whole-register clobber (the load), so it introduces a
3553   // partial register update condition.
3554   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3555                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3556                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3557             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3558 let isCodeGenOnly = 1 in {
3559   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3560                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3561                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3562                 Sched<[itins.Sched]>;
3563   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3564                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3565                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3566                 Sched<[itins.Sched.Folded]>;
3567 }
3568 }
3569
3570 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3571 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3572                            OpndItins itins> {
3573 let Predicates = [HasAVX], hasSideEffects = 0 in {
3574   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3575                        (ins FR32:$src1, FR32:$src2),
3576                        !strconcat("v", OpcodeStr,
3577                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3578                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3579   let mayLoad = 1 in {
3580   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3581                       (ins FR32:$src1,f32mem:$src2),
3582                       !strconcat("v", OpcodeStr,
3583                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3584                       []>, VEX_4V, VEX_LIG,
3585                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3586   let isCodeGenOnly = 1 in
3587   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3588                       (ins VR128:$src1, ssmem:$src2),
3589                       !strconcat("v", OpcodeStr,
3590                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3591                       []>, VEX_4V, VEX_LIG,
3592                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3593   }
3594 }
3595
3596   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3597                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3598                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3599   // For scalar unary operations, fold a load into the operation
3600   // only in OptForSize mode. It eliminates an instruction, but it also
3601   // eliminates a whole-register clobber (the load), so it introduces a
3602   // partial register update condition.
3603   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3604                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3605                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3606             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3607   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3608     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3609                       (ins VR128:$src1, VR128:$src2),
3610                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3611                       [], itins.rr>, Sched<[itins.Sched]>;
3612     let mayLoad = 1, hasSideEffects = 0 in
3613     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3614                       (ins VR128:$src1, ssmem:$src2),
3615                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3616                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3617   }
3618 }
3619
3620 /// sse1_fp_unop_p - SSE1 unops in packed form.
3621 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3622                           OpndItins itins> {
3623 let Predicates = [HasAVX] in {
3624   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3625                        !strconcat("v", OpcodeStr,
3626                                   "ps\t{$src, $dst|$dst, $src}"),
3627                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3628                        itins.rr>, VEX, Sched<[itins.Sched]>;
3629   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3630                        !strconcat("v", OpcodeStr,
3631                                   "ps\t{$src, $dst|$dst, $src}"),
3632                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3633                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3634   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3635                         !strconcat("v", OpcodeStr,
3636                                    "ps\t{$src, $dst|$dst, $src}"),
3637                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3638                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3639   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3640                         !strconcat("v", OpcodeStr,
3641                                    "ps\t{$src, $dst|$dst, $src}"),
3642                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3643                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3644 }
3645
3646   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3647                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3648                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3649             Sched<[itins.Sched]>;
3650   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3651                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3652                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3653             Sched<[itins.Sched.Folded]>;
3654 }
3655
3656 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3657 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3658                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3659                               OpndItins itins> {
3660 let isCodeGenOnly = 1 in {
3661 let Predicates = [HasAVX] in {
3662   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3663                            !strconcat("v", OpcodeStr,
3664                                       "ps\t{$src, $dst|$dst, $src}"),
3665                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3666                            itins.rr>, VEX, Sched<[itins.Sched]>;
3667   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3668                           !strconcat("v", OpcodeStr,
3669                           "ps\t{$src, $dst|$dst, $src}"),
3670                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3671                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3672   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3673                             !strconcat("v", OpcodeStr,
3674                                        "ps\t{$src, $dst|$dst, $src}"),
3675                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3676                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3677   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3678                           (ins f256mem:$src),
3679                           !strconcat("v", OpcodeStr,
3680                                     "ps\t{$src, $dst|$dst, $src}"),
3681                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3682                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3683 }
3684
3685   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3686                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3687                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3688                     itins.rr>, Sched<[itins.Sched]>;
3689   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3690                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3691                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3692                     itins.rm>, Sched<[itins.Sched.Folded]>;
3693 } // isCodeGenOnly = 1
3694 }
3695
3696 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3697 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3698                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3699 let Predicates = [HasAVX], hasSideEffects = 0 in {
3700   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3701                       (ins FR64:$src1, FR64:$src2),
3702                       !strconcat("v", OpcodeStr,
3703                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3704                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3705   let mayLoad = 1 in {
3706   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3707                       (ins FR64:$src1,f64mem:$src2),
3708                       !strconcat("v", OpcodeStr,
3709                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3710                       []>, VEX_4V, VEX_LIG,
3711                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3712   let isCodeGenOnly = 1 in
3713   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3714                       (ins VR128:$src1, sdmem:$src2),
3715                       !strconcat("v", OpcodeStr,
3716                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3717                       []>, VEX_4V, VEX_LIG,
3718                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3719   }
3720 }
3721
3722   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3723                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3724                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3725             Sched<[itins.Sched]>;
3726   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3727   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3728                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3729                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3730             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3731 let isCodeGenOnly = 1 in {
3732   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3733                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3734                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3735                 Sched<[itins.Sched]>;
3736   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3737                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3738                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3739                 Sched<[itins.Sched.Folded]>;
3740 }
3741 }
3742
3743 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3744 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3745                           SDNode OpNode, OpndItins itins> {
3746 let Predicates = [HasAVX] in {
3747   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3748                        !strconcat("v", OpcodeStr,
3749                                   "pd\t{$src, $dst|$dst, $src}"),
3750                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3751                        itins.rr>, VEX, Sched<[itins.Sched]>;
3752   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3753                        !strconcat("v", OpcodeStr,
3754                                   "pd\t{$src, $dst|$dst, $src}"),
3755                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3756                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3757   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3758                         !strconcat("v", OpcodeStr,
3759                                    "pd\t{$src, $dst|$dst, $src}"),
3760                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3761                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3762   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3763                         !strconcat("v", OpcodeStr,
3764                                    "pd\t{$src, $dst|$dst, $src}"),
3765                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3766                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3767 }
3768
3769   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3770               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3771               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3772             Sched<[itins.Sched]>;
3773   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3774                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3775                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3776             Sched<[itins.Sched.Folded]>;
3777 }
3778
3779 // Square root.
3780 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3781                             SSE_SQRTSS>,
3782              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3783              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3784                             SSE_SQRTSD>,
3785              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3786
3787 // Reciprocal approximations. Note that these typically require refinement
3788 // in order to obtain suitable precision.
3789 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3790              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3791              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3792                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3793 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3794              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3795              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3796                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3797
3798 let Predicates = [UseAVX] in {
3799   def : Pat<(f32 (fsqrt FR32:$src)),
3800             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3801   def : Pat<(f32 (fsqrt (load addr:$src))),
3802             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3803             Requires<[HasAVX, OptForSize]>;
3804   def : Pat<(f64 (fsqrt FR64:$src)),
3805             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3806   def : Pat<(f64 (fsqrt (load addr:$src))),
3807             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3808             Requires<[HasAVX, OptForSize]>;
3809
3810   def : Pat<(f32 (X86frsqrt FR32:$src)),
3811             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3812   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3813             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3814             Requires<[HasAVX, OptForSize]>;
3815
3816   def : Pat<(f32 (X86frcp FR32:$src)),
3817             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3818   def : Pat<(f32 (X86frcp (load addr:$src))),
3819             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3820             Requires<[HasAVX, OptForSize]>;
3821 }
3822 let Predicates = [UseAVX] in {
3823   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3824             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3825                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3826                               VR128)>;
3827   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3828             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3829
3830   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3831             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3832                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3833                               VR128)>;
3834   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3835             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3836 }
3837
3838 let Predicates = [HasAVX] in {
3839   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3840             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3841                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3842                               VR128)>;
3843   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3844             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3845
3846   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3847             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3848                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3849                               VR128)>;
3850   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3851             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3852 }
3853
3854 // Reciprocal approximations. Note that these typically require refinement
3855 // in order to obtain suitable precision.
3856 let Predicates = [UseSSE1] in {
3857   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3858             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3859   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3860             (RCPSSr_Int VR128:$src, VR128:$src)>;
3861 }
3862
3863 // There is no f64 version of the reciprocal approximation instructions.
3864
3865 //===----------------------------------------------------------------------===//
3866 // SSE 1 & 2 - Non-temporal stores
3867 //===----------------------------------------------------------------------===//
3868
3869 let AddedComplexity = 400 in { // Prefer non-temporal versions
3870 let SchedRW = [WriteStore] in {
3871 let Predicates = [HasAVX, NoVLX] in {
3872 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3873                      (ins f128mem:$dst, VR128:$src),
3874                      "movntps\t{$src, $dst|$dst, $src}",
3875                      [(alignednontemporalstore (v4f32 VR128:$src),
3876                                                addr:$dst)],
3877                                                IIC_SSE_MOVNT>, VEX;
3878 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3879                      (ins f128mem:$dst, VR128:$src),
3880                      "movntpd\t{$src, $dst|$dst, $src}",
3881                      [(alignednontemporalstore (v2f64 VR128:$src),
3882                                                addr:$dst)],
3883                                                IIC_SSE_MOVNT>, VEX;
3884
3885 let ExeDomain = SSEPackedInt in
3886 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3887                          (ins f128mem:$dst, VR128:$src),
3888                          "movntdq\t{$src, $dst|$dst, $src}",
3889                          [(alignednontemporalstore (v2i64 VR128:$src),
3890                                                    addr:$dst)],
3891                                                    IIC_SSE_MOVNT>, VEX;
3892
3893 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3894                      (ins f256mem:$dst, VR256:$src),
3895                      "movntps\t{$src, $dst|$dst, $src}",
3896                      [(alignednontemporalstore (v8f32 VR256:$src),
3897                                                addr:$dst)],
3898                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3899 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3900                      (ins f256mem:$dst, VR256:$src),
3901                      "movntpd\t{$src, $dst|$dst, $src}",
3902                      [(alignednontemporalstore (v4f64 VR256:$src),
3903                                                addr:$dst)],
3904                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3905 let ExeDomain = SSEPackedInt in
3906 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3907                     (ins f256mem:$dst, VR256:$src),
3908                     "movntdq\t{$src, $dst|$dst, $src}",
3909                     [(alignednontemporalstore (v4i64 VR256:$src),
3910                                               addr:$dst)],
3911                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3912 }
3913
3914 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3915                     "movntps\t{$src, $dst|$dst, $src}",
3916                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3917                     IIC_SSE_MOVNT>;
3918 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3919                     "movntpd\t{$src, $dst|$dst, $src}",
3920                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3921                     IIC_SSE_MOVNT>;
3922
3923 let ExeDomain = SSEPackedInt in
3924 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3925                     "movntdq\t{$src, $dst|$dst, $src}",
3926                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3927                     IIC_SSE_MOVNT>;
3928
3929 // There is no AVX form for instructions below this point
3930 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3931                  "movnti{l}\t{$src, $dst|$dst, $src}",
3932                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3933                  IIC_SSE_MOVNT>,
3934                PS, Requires<[HasSSE2]>;
3935 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3936                      "movnti{q}\t{$src, $dst|$dst, $src}",
3937                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3938                      IIC_SSE_MOVNT>,
3939                   PS, Requires<[HasSSE2]>;
3940 } // SchedRW = [WriteStore]
3941
3942 } // AddedComplexity
3943
3944 //===----------------------------------------------------------------------===//
3945 // SSE 1 & 2 - Prefetch and memory fence
3946 //===----------------------------------------------------------------------===//
3947
3948 // Prefetch intrinsic.
3949 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3950 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3951     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3952     IIC_SSE_PREFETCH>, TB;
3953 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3954     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3955     IIC_SSE_PREFETCH>, TB;
3956 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3957     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3958     IIC_SSE_PREFETCH>, TB;
3959 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3960     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3961     IIC_SSE_PREFETCH>, TB;
3962 }
3963
3964 // FIXME: How should flush instruction be modeled?
3965 let SchedRW = [WriteLoad] in {
3966 // Flush cache
3967 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3968                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3969                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3970 }
3971
3972 let SchedRW = [WriteNop] in {
3973 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3974 // was introduced with SSE2, it's backward compatible.
3975 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3976               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3977               OBXS, Requires<[HasSSE2]>;
3978 }
3979
3980 let SchedRW = [WriteFence] in {
3981 // Load, store, and memory fence
3982 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3983                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3984                TB, Requires<[HasSSE1]>;
3985 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3986                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3987                TB, Requires<[HasSSE2]>;
3988 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3989                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3990                TB, Requires<[HasSSE2]>;
3991 } // SchedRW
3992
3993 def : Pat<(X86SFence), (SFENCE)>;
3994 def : Pat<(X86LFence), (LFENCE)>;
3995 def : Pat<(X86MFence), (MFENCE)>;
3996
3997 //===----------------------------------------------------------------------===//
3998 // SSE 1 & 2 - Load/Store XCSR register
3999 //===----------------------------------------------------------------------===//
4000
4001 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
4002                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
4003                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
4004 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
4005                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
4006                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
4007
4008 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
4009                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
4010                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
4011 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
4012                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
4013                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
4014
4015 //===---------------------------------------------------------------------===//
4016 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
4017 //===---------------------------------------------------------------------===//
4018
4019 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4020
4021 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
4022 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4023                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
4024                     VEX;
4025 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4026                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
4027                     VEX, VEX_L;
4028 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4029                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4030                     VEX;
4031 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4032                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
4033                     VEX, VEX_L;
4034 }
4035
4036 // For Disassembler
4037 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4038     SchedRW = [WriteMove] in {
4039 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4040                         "movdqa\t{$src, $dst|$dst, $src}", [],
4041                         IIC_SSE_MOVA_P_RR>,
4042                         VEX;
4043 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4044                         "movdqa\t{$src, $dst|$dst, $src}", [],
4045                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
4046 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4047                         "movdqu\t{$src, $dst|$dst, $src}", [],
4048                         IIC_SSE_MOVU_P_RR>,
4049                         VEX;
4050 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4051                         "movdqu\t{$src, $dst|$dst, $src}", [],
4052                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
4053 }
4054
4055 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4056     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
4057 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4058                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4059                    VEX;
4060 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4061                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4062                    VEX, VEX_L;
4063 let Predicates = [HasAVX] in {
4064   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4065                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4066                     XS, VEX;
4067   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4068                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4069                     XS, VEX, VEX_L;
4070 }
4071 }
4072
4073 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
4074 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
4075                      (ins i128mem:$dst, VR128:$src),
4076                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4077                      VEX;
4078 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
4079                      (ins i256mem:$dst, VR256:$src),
4080                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4081                      VEX, VEX_L;
4082 let Predicates = [HasAVX] in {
4083 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4084                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4085                   XS, VEX;
4086 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
4087                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4088                   XS, VEX, VEX_L;
4089 }
4090 }
4091
4092 let SchedRW = [WriteMove] in {
4093 let neverHasSideEffects = 1 in
4094 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4095                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
4096
4097 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4098                    "movdqu\t{$src, $dst|$dst, $src}",
4099                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4100
4101 // For Disassembler
4102 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
4103 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4104                        "movdqa\t{$src, $dst|$dst, $src}", [],
4105                        IIC_SSE_MOVA_P_RR>;
4106
4107 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4108                        "movdqu\t{$src, $dst|$dst, $src}",
4109                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4110 }
4111 } // SchedRW
4112
4113 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4114     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
4115 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4116                    "movdqa\t{$src, $dst|$dst, $src}",
4117                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
4118                    IIC_SSE_MOVA_P_RM>;
4119 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4120                    "movdqu\t{$src, $dst|$dst, $src}",
4121                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
4122                    IIC_SSE_MOVU_P_RM>,
4123                  XS, Requires<[UseSSE2]>;
4124 }
4125
4126 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
4127 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4128                    "movdqa\t{$src, $dst|$dst, $src}",
4129                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
4130                    IIC_SSE_MOVA_P_MR>;
4131 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4132                    "movdqu\t{$src, $dst|$dst, $src}",
4133                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
4134                    IIC_SSE_MOVU_P_MR>,
4135                  XS, Requires<[UseSSE2]>;
4136 }
4137
4138 } // ExeDomain = SSEPackedInt
4139
4140 let Predicates = [HasAVX] in {
4141   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4142             (VMOVDQUmr addr:$dst, VR128:$src)>;
4143   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
4144             (VMOVDQUYmr addr:$dst, VR256:$src)>;
4145 }
4146 let Predicates = [UseSSE2] in
4147 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4148           (MOVDQUmr addr:$dst, VR128:$src)>;
4149
4150 //===---------------------------------------------------------------------===//
4151 // SSE2 - Packed Integer Arithmetic Instructions
4152 //===---------------------------------------------------------------------===//
4153
4154 let Sched = WriteVecIMul in
4155 def SSE_PMADD : OpndItins<
4156   IIC_SSE_PMADD, IIC_SSE_PMADD
4157 >;
4158
4159 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4160
4161 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
4162                             RegisterClass RC, PatFrag memop_frag,
4163                             X86MemOperand x86memop,
4164                             OpndItins itins,
4165                             bit IsCommutable = 0,
4166                             bit Is2Addr = 1> {
4167   let isCommutable = IsCommutable in
4168   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4169        (ins RC:$src1, RC:$src2),
4170        !if(Is2Addr,
4171            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4172            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4173        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
4174       Sched<[itins.Sched]>;
4175   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4176        (ins RC:$src1, x86memop:$src2),
4177        !if(Is2Addr,
4178            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4179            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4180        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
4181        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
4182 }
4183
4184 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4185                              Intrinsic IntId256, OpndItins itins,
4186                              bit IsCommutable = 0> {
4187 let Predicates = [HasAVX] in
4188   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4189                                  VR128, loadv2i64, i128mem, itins,
4190                                  IsCommutable, 0>, VEX_4V;
4191
4192 let Constraints = "$src1 = $dst" in
4193   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4194                                i128mem, itins, IsCommutable, 1>;
4195
4196 let Predicates = [HasAVX2] in
4197   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4198                                    VR256, loadv4i64, i256mem, itins,
4199                                    IsCommutable, 0>, VEX_4V, VEX_L;
4200 }
4201
4202 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4203                          string OpcodeStr, SDNode OpNode,
4204                          SDNode OpNode2, RegisterClass RC,
4205                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4206                          ShiftOpndItins itins,
4207                          bit Is2Addr = 1> {
4208   // src2 is always 128-bit
4209   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4210        (ins RC:$src1, VR128:$src2),
4211        !if(Is2Addr,
4212            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4213            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4214        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4215         itins.rr>, Sched<[WriteVecShift]>;
4216   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4217        (ins RC:$src1, i128mem:$src2),
4218        !if(Is2Addr,
4219            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4220            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4221        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4222                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
4223       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4224   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4225        (ins RC:$src1, i8imm:$src2),
4226        !if(Is2Addr,
4227            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4228            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4229        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4230        Sched<[WriteVecShift]>;
4231 }
4232
4233 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4234 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4235                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4236                          PatFrag memop_frag, X86MemOperand x86memop,
4237                          OpndItins itins,
4238                          bit IsCommutable = 0, bit Is2Addr = 1> {
4239   let isCommutable = IsCommutable in
4240   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4241        (ins RC:$src1, RC:$src2),
4242        !if(Is2Addr,
4243            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4244            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4245        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4246        Sched<[itins.Sched]>;
4247   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4248        (ins RC:$src1, x86memop:$src2),
4249        !if(Is2Addr,
4250            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4251            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4252        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4253                                      (bitconvert (memop_frag addr:$src2)))))]>,
4254        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4255 }
4256 } // ExeDomain = SSEPackedInt
4257
4258 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4259                              SSE_INTALU_ITINS_P, 1>;
4260 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4261                              SSE_INTALU_ITINS_P, 1>;
4262 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4263                              SSE_INTALU_ITINS_P, 1>;
4264 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4265                              SSE_INTALUQ_ITINS_P, 1>;
4266 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4267                              SSE_INTMUL_ITINS_P, 1>;
4268 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4269                              SSE_INTMUL_ITINS_P, 1>;
4270 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4271                              SSE_INTMUL_ITINS_P, 1>;
4272 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4273                              SSE_INTALU_ITINS_P, 0>;
4274 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4275                              SSE_INTALU_ITINS_P, 0>;
4276 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4277                              SSE_INTALU_ITINS_P, 0>;
4278 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4279                              SSE_INTALUQ_ITINS_P, 0>;
4280 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4281                              SSE_INTALU_ITINS_P, 0>;
4282 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4283                              SSE_INTALU_ITINS_P, 0>;
4284 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4285                              SSE_INTALU_ITINS_P, 1>;
4286 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4287                              SSE_INTALU_ITINS_P, 1>;
4288 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4289                              SSE_INTALU_ITINS_P, 1>;
4290 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4291                              SSE_INTALU_ITINS_P, 1>;
4292
4293 // Intrinsic forms
4294 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4295                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4296 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4297                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4298 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4299                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4300 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4301                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4302 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4303                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4304 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4305                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4306 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4307                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4308 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4309                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4310 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4311                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4312 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4313                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4314
4315 let Predicates = [HasAVX] in
4316 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4317                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4318                               VEX_4V;
4319 let Predicates = [HasAVX2] in
4320 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4321                                VR256, loadv4i64, i256mem,
4322                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4323 let Constraints = "$src1 = $dst" in
4324 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4325                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4326
4327 //===---------------------------------------------------------------------===//
4328 // SSE2 - Packed Integer Logical Instructions
4329 //===---------------------------------------------------------------------===//
4330
4331 let Predicates = [HasAVX] in {
4332 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4333                             VR128, v8i16, v8i16, bc_v8i16,
4334                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4335 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4336                             VR128, v4i32, v4i32, bc_v4i32,
4337                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4338 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4339                             VR128, v2i64, v2i64, bc_v2i64,
4340                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4341
4342 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4343                             VR128, v8i16, v8i16, bc_v8i16,
4344                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4345 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4346                             VR128, v4i32, v4i32, bc_v4i32,
4347                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4348 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4349                             VR128, v2i64, v2i64, bc_v2i64,
4350                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4351
4352 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4353                             VR128, v8i16, v8i16, bc_v8i16,
4354                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4355 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4356                             VR128, v4i32, v4i32, bc_v4i32,
4357                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4358
4359 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4360   // 128-bit logical shifts.
4361   def VPSLLDQri : PDIi8<0x73, MRM7r,
4362                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4363                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4364                     [(set VR128:$dst,
4365                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4366                     VEX_4V;
4367   def VPSRLDQri : PDIi8<0x73, MRM3r,
4368                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4369                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4370                     [(set VR128:$dst,
4371                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4372                     VEX_4V;
4373   // PSRADQri doesn't exist in SSE[1-3].
4374 }
4375 } // Predicates = [HasAVX]
4376
4377 let Predicates = [HasAVX2] in {
4378 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4379                              VR256, v16i16, v8i16, bc_v8i16,
4380                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4381 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4382                              VR256, v8i32, v4i32, bc_v4i32,
4383                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4384 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4385                              VR256, v4i64, v2i64, bc_v2i64,
4386                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4387
4388 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4389                              VR256, v16i16, v8i16, bc_v8i16,
4390                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4391 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4392                              VR256, v8i32, v4i32, bc_v4i32,
4393                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4394 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4395                              VR256, v4i64, v2i64, bc_v2i64,
4396                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4397
4398 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4399                              VR256, v16i16, v8i16, bc_v8i16,
4400                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4401 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4402                              VR256, v8i32, v4i32, bc_v4i32,
4403                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4404
4405 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4406   // 256-bit logical shifts.
4407   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4408                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4409                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4410                     [(set VR256:$dst,
4411                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4412                     VEX_4V, VEX_L;
4413   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4414                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4415                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4416                     [(set VR256:$dst,
4417                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4418                     VEX_4V, VEX_L;
4419   // PSRADQYri doesn't exist in SSE[1-3].
4420 }
4421 } // Predicates = [HasAVX2]
4422
4423 let Constraints = "$src1 = $dst" in {
4424 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4425                            VR128, v8i16, v8i16, bc_v8i16,
4426                            SSE_INTSHIFT_ITINS_P>;
4427 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4428                            VR128, v4i32, v4i32, bc_v4i32,
4429                            SSE_INTSHIFT_ITINS_P>;
4430 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4431                            VR128, v2i64, v2i64, bc_v2i64,
4432                            SSE_INTSHIFT_ITINS_P>;
4433
4434 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4435                            VR128, v8i16, v8i16, bc_v8i16,
4436                            SSE_INTSHIFT_ITINS_P>;
4437 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4438                            VR128, v4i32, v4i32, bc_v4i32,
4439                            SSE_INTSHIFT_ITINS_P>;
4440 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4441                            VR128, v2i64, v2i64, bc_v2i64,
4442                            SSE_INTSHIFT_ITINS_P>;
4443
4444 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4445                            VR128, v8i16, v8i16, bc_v8i16,
4446                            SSE_INTSHIFT_ITINS_P>;
4447 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4448                            VR128, v4i32, v4i32, bc_v4i32,
4449                            SSE_INTSHIFT_ITINS_P>;
4450
4451 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4452   // 128-bit logical shifts.
4453   def PSLLDQri : PDIi8<0x73, MRM7r,
4454                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4455                        "pslldq\t{$src2, $dst|$dst, $src2}",
4456                        [(set VR128:$dst,
4457                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4458                          IIC_SSE_INTSHDQ_P_RI>;
4459   def PSRLDQri : PDIi8<0x73, MRM3r,
4460                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4461                        "psrldq\t{$src2, $dst|$dst, $src2}",
4462                        [(set VR128:$dst,
4463                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4464                          IIC_SSE_INTSHDQ_P_RI>;
4465   // PSRADQri doesn't exist in SSE[1-3].
4466 }
4467 } // Constraints = "$src1 = $dst"
4468
4469 let Predicates = [HasAVX] in {
4470   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4471             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4472   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4473             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4474   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4475             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4476
4477   // Shift up / down and insert zero's.
4478   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4479             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4480   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4481             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4482 }
4483
4484 let Predicates = [HasAVX2] in {
4485   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4486             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4487   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4488             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4489 }
4490
4491 let Predicates = [UseSSE2] in {
4492   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4493             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4494   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4495             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4496   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4497             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4498
4499   // Shift up / down and insert zero's.
4500   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4501             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4502   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4503             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4504 }
4505
4506 //===---------------------------------------------------------------------===//
4507 // SSE2 - Packed Integer Comparison Instructions
4508 //===---------------------------------------------------------------------===//
4509
4510 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4511                              SSE_INTALU_ITINS_P, 1>;
4512 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4513                              SSE_INTALU_ITINS_P, 1>;
4514 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4515                              SSE_INTALU_ITINS_P, 1>;
4516 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4517                              SSE_INTALU_ITINS_P, 0>;
4518 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4519                              SSE_INTALU_ITINS_P, 0>;
4520 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4521                              SSE_INTALU_ITINS_P, 0>;
4522
4523 //===---------------------------------------------------------------------===//
4524 // SSE2 - Packed Integer Shuffle Instructions
4525 //===---------------------------------------------------------------------===//
4526
4527 let ExeDomain = SSEPackedInt in {
4528 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4529                          SDNode OpNode> {
4530 let Predicates = [HasAVX] in {
4531   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4532                       (ins VR128:$src1, i8imm:$src2),
4533                       !strconcat("v", OpcodeStr,
4534                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4535                       [(set VR128:$dst,
4536                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4537                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4538   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4539                       (ins i128mem:$src1, i8imm:$src2),
4540                       !strconcat("v", OpcodeStr,
4541                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4542                      [(set VR128:$dst,
4543                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4544                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4545                   Sched<[WriteShuffleLd]>;
4546 }
4547
4548 let Predicates = [HasAVX2] in {
4549   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4550                        (ins VR256:$src1, i8imm:$src2),
4551                        !strconcat("v", OpcodeStr,
4552                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4553                        [(set VR256:$dst,
4554                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4555                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4556   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4557                        (ins i256mem:$src1, i8imm:$src2),
4558                        !strconcat("v", OpcodeStr,
4559                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4560                       [(set VR256:$dst,
4561                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4562                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4563                    Sched<[WriteShuffleLd]>;
4564 }
4565
4566 let Predicates = [UseSSE2] in {
4567   def ri : Ii8<0x70, MRMSrcReg,
4568                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4569                !strconcat(OpcodeStr,
4570                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4571                 [(set VR128:$dst,
4572                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4573                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4574   def mi : Ii8<0x70, MRMSrcMem,
4575                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4576                !strconcat(OpcodeStr,
4577                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4578                 [(set VR128:$dst,
4579                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4580                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4581            Sched<[WriteShuffleLd, ReadAfterLd]>;
4582 }
4583 }
4584 } // ExeDomain = SSEPackedInt
4585
4586 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4587 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4588 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4589
4590 let Predicates = [HasAVX] in {
4591   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4592             (VPSHUFDmi addr:$src1, imm:$imm)>;
4593   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4594             (VPSHUFDri VR128:$src1, imm:$imm)>;
4595 }
4596
4597 let Predicates = [UseSSE2] in {
4598   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4599             (PSHUFDmi addr:$src1, imm:$imm)>;
4600   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4601             (PSHUFDri VR128:$src1, imm:$imm)>;
4602 }
4603
4604 //===---------------------------------------------------------------------===//
4605 // Packed Integer Pack Instructions (SSE & AVX)
4606 //===---------------------------------------------------------------------===//
4607
4608 let ExeDomain = SSEPackedInt in {
4609 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4610                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4611                      bit Is2Addr = 1> {
4612   def rr : PDI<opc, MRMSrcReg,
4613                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4614                !if(Is2Addr,
4615                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4616                    !strconcat(OpcodeStr,
4617                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4618                [(set VR128:$dst,
4619                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4620                Sched<[WriteShuffle]>;
4621   def rm : PDI<opc, MRMSrcMem,
4622                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4623                !if(Is2Addr,
4624                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4625                    !strconcat(OpcodeStr,
4626                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4627                [(set VR128:$dst,
4628                      (OutVT (OpNode VR128:$src1,
4629                                     (bc_frag (memopv2i64 addr:$src2)))))]>,
4630                Sched<[WriteShuffleLd, ReadAfterLd]>;
4631 }
4632
4633 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4634                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4635   def Yrr : PDI<opc, MRMSrcReg,
4636                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4637                 !strconcat(OpcodeStr,
4638                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4639                 [(set VR256:$dst,
4640                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4641                 Sched<[WriteShuffle]>;
4642   def Yrm : PDI<opc, MRMSrcMem,
4643                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4644                 !strconcat(OpcodeStr,
4645                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4646                 [(set VR256:$dst,
4647                       (OutVT (OpNode VR256:$src1,
4648                                      (bc_frag (memopv4i64 addr:$src2)))))]>,
4649                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4650 }
4651
4652 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4653                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4654                      bit Is2Addr = 1> {
4655   def rr : SS48I<opc, MRMSrcReg,
4656                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4657                  !if(Is2Addr,
4658                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4659                      !strconcat(OpcodeStr,
4660                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4661                  [(set VR128:$dst,
4662                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4663                  Sched<[WriteShuffle]>;
4664   def rm : SS48I<opc, MRMSrcMem,
4665                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4666                  !if(Is2Addr,
4667                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4668                      !strconcat(OpcodeStr,
4669                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4670                  [(set VR128:$dst,
4671                        (OutVT (OpNode VR128:$src1,
4672                                       (bc_frag (memopv2i64 addr:$src2)))))]>,
4673                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4674 }
4675
4676 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4677                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4678   def Yrr : SS48I<opc, MRMSrcReg,
4679                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4680                   !strconcat(OpcodeStr,
4681                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4682                   [(set VR256:$dst,
4683                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4684                   Sched<[WriteShuffle]>;
4685   def Yrm : SS48I<opc, MRMSrcMem,
4686                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4687                   !strconcat(OpcodeStr,
4688                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4689                   [(set VR256:$dst,
4690                         (OutVT (OpNode VR256:$src1,
4691                                        (bc_frag (memopv4i64 addr:$src2)))))]>,
4692                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4693 }
4694
4695 let Predicates = [HasAVX] in {
4696   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4697                              bc_v8i16, 0>, VEX_4V;
4698   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4699                              bc_v4i32, 0>, VEX_4V;
4700
4701   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4702                              bc_v8i16, 0>, VEX_4V;
4703   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4704                              bc_v4i32, 0>, VEX_4V;
4705 }
4706
4707 let Predicates = [HasAVX2] in {
4708   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4709                                bc_v16i16>, VEX_4V, VEX_L;
4710   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4711                                bc_v8i32>, VEX_4V, VEX_L;
4712
4713   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4714                                bc_v16i16>, VEX_4V, VEX_L;
4715   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4716                                bc_v8i32>, VEX_4V, VEX_L;
4717 }
4718
4719 let Constraints = "$src1 = $dst" in {
4720   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4721                             bc_v8i16>;
4722   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4723                             bc_v4i32>;
4724
4725   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4726                             bc_v8i16>;
4727
4728   let Predicates = [HasSSE41] in
4729   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4730                             bc_v4i32>;
4731 }
4732 } // ExeDomain = SSEPackedInt
4733
4734 //===---------------------------------------------------------------------===//
4735 // SSE2 - Packed Integer Unpack Instructions
4736 //===---------------------------------------------------------------------===//
4737
4738 let ExeDomain = SSEPackedInt in {
4739 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4740                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4741   def rr : PDI<opc, MRMSrcReg,
4742       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4743       !if(Is2Addr,
4744           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4745           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4746       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4747       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4748   def rm : PDI<opc, MRMSrcMem,
4749       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4750       !if(Is2Addr,
4751           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4752           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4753       [(set VR128:$dst, (OpNode VR128:$src1,
4754                                   (bc_frag (memopv2i64
4755                                                addr:$src2))))],
4756                                                IIC_SSE_UNPCK>,
4757       Sched<[WriteShuffleLd, ReadAfterLd]>;
4758 }
4759
4760 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4761                          SDNode OpNode, PatFrag bc_frag> {
4762   def Yrr : PDI<opc, MRMSrcReg,
4763       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4764       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4765       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4766       Sched<[WriteShuffle]>;
4767   def Yrm : PDI<opc, MRMSrcMem,
4768       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4769       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4770       [(set VR256:$dst, (OpNode VR256:$src1,
4771                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4772       Sched<[WriteShuffleLd, ReadAfterLd]>;
4773 }
4774
4775 let Predicates = [HasAVX] in {
4776   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4777                                  bc_v16i8, 0>, VEX_4V;
4778   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4779                                  bc_v8i16, 0>, VEX_4V;
4780   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4781                                  bc_v4i32, 0>, VEX_4V;
4782   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4783                                  bc_v2i64, 0>, VEX_4V;
4784
4785   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4786                                  bc_v16i8, 0>, VEX_4V;
4787   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4788                                  bc_v8i16, 0>, VEX_4V;
4789   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4790                                  bc_v4i32, 0>, VEX_4V;
4791   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4792                                  bc_v2i64, 0>, VEX_4V;
4793 }
4794
4795 let Predicates = [HasAVX2] in {
4796   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4797                                    bc_v32i8>, VEX_4V, VEX_L;
4798   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4799                                    bc_v16i16>, VEX_4V, VEX_L;
4800   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4801                                    bc_v8i32>, VEX_4V, VEX_L;
4802   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4803                                    bc_v4i64>, VEX_4V, VEX_L;
4804
4805   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4806                                    bc_v32i8>, VEX_4V, VEX_L;
4807   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4808                                    bc_v16i16>, VEX_4V, VEX_L;
4809   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4810                                    bc_v8i32>, VEX_4V, VEX_L;
4811   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4812                                    bc_v4i64>, VEX_4V, VEX_L;
4813 }
4814
4815 let Constraints = "$src1 = $dst" in {
4816   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4817                                 bc_v16i8>;
4818   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4819                                 bc_v8i16>;
4820   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4821                                 bc_v4i32>;
4822   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4823                                 bc_v2i64>;
4824
4825   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4826                                 bc_v16i8>;
4827   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4828                                 bc_v8i16>;
4829   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4830                                 bc_v4i32>;
4831   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4832                                 bc_v2i64>;
4833 }
4834 } // ExeDomain = SSEPackedInt
4835
4836 //===---------------------------------------------------------------------===//
4837 // SSE2 - Packed Integer Extract and Insert
4838 //===---------------------------------------------------------------------===//
4839
4840 let ExeDomain = SSEPackedInt in {
4841 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4842   def rri : Ii8<0xC4, MRMSrcReg,
4843        (outs VR128:$dst), (ins VR128:$src1,
4844         GR32orGR64:$src2, i32i8imm:$src3),
4845        !if(Is2Addr,
4846            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4847            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4848        [(set VR128:$dst,
4849          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4850        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4851   def rmi : Ii8<0xC4, MRMSrcMem,
4852                        (outs VR128:$dst), (ins VR128:$src1,
4853                         i16mem:$src2, i32i8imm:$src3),
4854        !if(Is2Addr,
4855            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4856            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4857        [(set VR128:$dst,
4858          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4859                     imm:$src3))], IIC_SSE_PINSRW>,
4860        Sched<[WriteShuffleLd, ReadAfterLd]>;
4861 }
4862
4863 // Extract
4864 let Predicates = [HasAVX] in
4865 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4866                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4867                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4868                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4869                                             imm:$src2))]>, PD, VEX,
4870                 Sched<[WriteShuffle]>;
4871 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4872                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4873                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4874                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4875                                             imm:$src2))], IIC_SSE_PEXTRW>,
4876                Sched<[WriteShuffleLd, ReadAfterLd]>;
4877
4878 // Insert
4879 let Predicates = [HasAVX] in
4880 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4881
4882 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4883 defm PINSRW : sse2_pinsrw, PD;
4884
4885 } // ExeDomain = SSEPackedInt
4886
4887 //===---------------------------------------------------------------------===//
4888 // SSE2 - Packed Mask Creation
4889 //===---------------------------------------------------------------------===//
4890
4891 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4892
4893 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4894            (ins VR128:$src),
4895            "pmovmskb\t{$src, $dst|$dst, $src}",
4896            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4897            IIC_SSE_MOVMSK>, VEX;
4898
4899 let Predicates = [HasAVX2] in {
4900 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4901            (ins VR256:$src),
4902            "pmovmskb\t{$src, $dst|$dst, $src}",
4903            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4904            VEX, VEX_L;
4905 }
4906
4907 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4908            "pmovmskb\t{$src, $dst|$dst, $src}",
4909            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4910            IIC_SSE_MOVMSK>;
4911
4912 } // ExeDomain = SSEPackedInt
4913
4914 //===---------------------------------------------------------------------===//
4915 // SSE2 - Conditional Store
4916 //===---------------------------------------------------------------------===//
4917
4918 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4919
4920 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4921 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4922            (ins VR128:$src, VR128:$mask),
4923            "maskmovdqu\t{$mask, $src|$src, $mask}",
4924            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4925            IIC_SSE_MASKMOV>, VEX;
4926 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4927 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4928            (ins VR128:$src, VR128:$mask),
4929            "maskmovdqu\t{$mask, $src|$src, $mask}",
4930            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4931            IIC_SSE_MASKMOV>, VEX;
4932
4933 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4934 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4935            "maskmovdqu\t{$mask, $src|$src, $mask}",
4936            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4937            IIC_SSE_MASKMOV>;
4938 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4939 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4940            "maskmovdqu\t{$mask, $src|$src, $mask}",
4941            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4942            IIC_SSE_MASKMOV>;
4943
4944 } // ExeDomain = SSEPackedInt
4945
4946 //===---------------------------------------------------------------------===//
4947 // SSE2 - Move Doubleword
4948 //===---------------------------------------------------------------------===//
4949
4950 //===---------------------------------------------------------------------===//
4951 // Move Int Doubleword to Packed Double Int
4952 //
4953 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4954                       "movd\t{$src, $dst|$dst, $src}",
4955                       [(set VR128:$dst,
4956                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4957                         VEX, Sched<[WriteMove]>;
4958 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4959                       "movd\t{$src, $dst|$dst, $src}",
4960                       [(set VR128:$dst,
4961                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4962                         IIC_SSE_MOVDQ>,
4963                       VEX, Sched<[WriteLoad]>;
4964 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4965                         "movq\t{$src, $dst|$dst, $src}",
4966                         [(set VR128:$dst,
4967                           (v2i64 (scalar_to_vector GR64:$src)))],
4968                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4969 let isCodeGenOnly = 1 in
4970 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4971                        "movq\t{$src, $dst|$dst, $src}",
4972                        [(set FR64:$dst, (bitconvert GR64:$src))],
4973                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4974
4975 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4976                       "movd\t{$src, $dst|$dst, $src}",
4977                       [(set VR128:$dst,
4978                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4979                   Sched<[WriteMove]>;
4980 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4981                       "movd\t{$src, $dst|$dst, $src}",
4982                       [(set VR128:$dst,
4983                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4984                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4985 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4986                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4987                         [(set VR128:$dst,
4988                           (v2i64 (scalar_to_vector GR64:$src)))],
4989                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4990 let isCodeGenOnly = 1 in
4991 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4992                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4993                        [(set FR64:$dst, (bitconvert GR64:$src))],
4994                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4995
4996 //===---------------------------------------------------------------------===//
4997 // Move Int Doubleword to Single Scalar
4998 //
4999 let isCodeGenOnly = 1 in {
5000   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
5001                         "movd\t{$src, $dst|$dst, $src}",
5002                         [(set FR32:$dst, (bitconvert GR32:$src))],
5003                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5004
5005   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
5006                         "movd\t{$src, $dst|$dst, $src}",
5007                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
5008                         IIC_SSE_MOVDQ>,
5009                         VEX, Sched<[WriteLoad]>;
5010   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
5011                         "movd\t{$src, $dst|$dst, $src}",
5012                         [(set FR32:$dst, (bitconvert GR32:$src))],
5013                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
5014
5015   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
5016                         "movd\t{$src, $dst|$dst, $src}",
5017                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
5018                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5019 }
5020
5021 //===---------------------------------------------------------------------===//
5022 // Move Packed Doubleword Int to Packed Double Int
5023 //
5024 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5025                        "movd\t{$src, $dst|$dst, $src}",
5026                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5027                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
5028                     Sched<[WriteMove]>;
5029 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
5030                        (ins i32mem:$dst, VR128:$src),
5031                        "movd\t{$src, $dst|$dst, $src}",
5032                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5033                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
5034                                      VEX, Sched<[WriteStore]>;
5035 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5036                        "movd\t{$src, $dst|$dst, $src}",
5037                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5038                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
5039                    Sched<[WriteMove]>;
5040 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
5041                        "movd\t{$src, $dst|$dst, $src}",
5042                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5043                                      (iPTR 0))), addr:$dst)],
5044                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5045
5046 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
5047         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5048
5049 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
5050         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5051
5052 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
5053         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5054
5055 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
5056         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5057
5058 //===---------------------------------------------------------------------===//
5059 // Move Packed Doubleword Int first element to Doubleword Int
5060 //
5061 let SchedRW = [WriteMove] in {
5062 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5063                           "movq\t{$src, $dst|$dst, $src}",
5064                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5065                                                            (iPTR 0)))],
5066                                                            IIC_SSE_MOVD_ToGP>,
5067                       VEX;
5068
5069 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5070                         "mov{d|q}\t{$src, $dst|$dst, $src}",
5071                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5072                                                          (iPTR 0)))],
5073                                                          IIC_SSE_MOVD_ToGP>;
5074 } //SchedRW
5075
5076 //===---------------------------------------------------------------------===//
5077 // Bitcast FR64 <-> GR64
5078 //
5079 let isCodeGenOnly = 1 in {
5080   let Predicates = [UseAVX] in
5081   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5082                           "movq\t{$src, $dst|$dst, $src}",
5083                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
5084                           VEX, Sched<[WriteLoad]>;
5085   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5086                            "movq\t{$src, $dst|$dst, $src}",
5087                            [(set GR64:$dst, (bitconvert FR64:$src))],
5088                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5089   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5090                            "movq\t{$src, $dst|$dst, $src}",
5091                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5092                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5093
5094   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5095                          "movq\t{$src, $dst|$dst, $src}",
5096                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
5097                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5098   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5099                          "mov{d|q}\t{$src, $dst|$dst, $src}",
5100                          [(set GR64:$dst, (bitconvert FR64:$src))],
5101                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5102   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5103                          "movq\t{$src, $dst|$dst, $src}",
5104                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5105                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5106 }
5107
5108 //===---------------------------------------------------------------------===//
5109 // Move Scalar Single to Double Int
5110 //
5111 let isCodeGenOnly = 1 in {
5112   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5113                         "movd\t{$src, $dst|$dst, $src}",
5114                         [(set GR32:$dst, (bitconvert FR32:$src))],
5115                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
5116   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5117                         "movd\t{$src, $dst|$dst, $src}",
5118                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5119                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5120   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5121                         "movd\t{$src, $dst|$dst, $src}",
5122                         [(set GR32:$dst, (bitconvert FR32:$src))],
5123                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5124   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5125                         "movd\t{$src, $dst|$dst, $src}",
5126                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5127                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5128 }
5129
5130 //===---------------------------------------------------------------------===//
5131 // Patterns and instructions to describe movd/movq to XMM register zero-extends
5132 //
5133 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
5134 let AddedComplexity = 15 in {
5135 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5136                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
5137                        [(set VR128:$dst, (v2i64 (X86vzmovl
5138                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5139                                       IIC_SSE_MOVDQ>,
5140                                       VEX, VEX_W;
5141 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5142                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
5143                        [(set VR128:$dst, (v2i64 (X86vzmovl
5144                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5145                                       IIC_SSE_MOVDQ>;
5146 }
5147 } // isCodeGenOnly, SchedRW
5148
5149 let Predicates = [UseAVX] in {
5150   let AddedComplexity = 15 in
5151     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5152               (VMOVDI2PDIrr GR32:$src)>;
5153
5154   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
5155   let AddedComplexity = 20 in {
5156     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5157               (VMOVDI2PDIrm addr:$src)>;
5158     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5159               (VMOVDI2PDIrm addr:$src)>;
5160     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5161               (VMOVDI2PDIrm addr:$src)>;
5162   }
5163   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
5164   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
5165                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
5166             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
5167   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5168                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
5169             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
5170 }
5171
5172 let Predicates = [UseSSE2] in {
5173   let AddedComplexity = 15 in
5174     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5175               (MOVDI2PDIrr GR32:$src)>;
5176
5177   let AddedComplexity = 20 in {
5178     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5179               (MOVDI2PDIrm addr:$src)>;
5180     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5181               (MOVDI2PDIrm addr:$src)>;
5182     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5183               (MOVDI2PDIrm addr:$src)>;
5184   }
5185 }
5186
5187 // These are the correct encodings of the instructions so that we know how to
5188 // read correct assembly, even though we continue to emit the wrong ones for
5189 // compatibility with Darwin's buggy assembler.
5190 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5191                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5192 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5193                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5194 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5195 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5196                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5197 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5198                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5199
5200 //===---------------------------------------------------------------------===//
5201 // SSE2 - Move Quadword
5202 //===---------------------------------------------------------------------===//
5203
5204 //===---------------------------------------------------------------------===//
5205 // Move Quadword Int to Packed Quadword Int
5206 //
5207
5208 let SchedRW = [WriteLoad] in {
5209 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5210                     "vmovq\t{$src, $dst|$dst, $src}",
5211                     [(set VR128:$dst,
5212                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5213                     VEX, Requires<[UseAVX]>;
5214 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5215                     "movq\t{$src, $dst|$dst, $src}",
5216                     [(set VR128:$dst,
5217                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5218                       IIC_SSE_MOVDQ>, XS,
5219                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5220 } // SchedRW
5221
5222 //===---------------------------------------------------------------------===//
5223 // Move Packed Quadword Int to Quadword Int
5224 //
5225 let SchedRW = [WriteStore] in {
5226 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5227                       "movq\t{$src, $dst|$dst, $src}",
5228                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5229                                     (iPTR 0))), addr:$dst)],
5230                                     IIC_SSE_MOVDQ>, VEX;
5231 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5232                       "movq\t{$src, $dst|$dst, $src}",
5233                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5234                                     (iPTR 0))), addr:$dst)],
5235                                     IIC_SSE_MOVDQ>;
5236 } // SchedRW
5237
5238 // For disassembler only
5239 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5240     SchedRW = [WriteVecLogic] in {
5241 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5242                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5243 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5244                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5245 }
5246
5247 //===---------------------------------------------------------------------===//
5248 // Store / copy lower 64-bits of a XMM register.
5249 //
5250 let Predicates = [UseAVX] in
5251 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5252           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5253 let Predicates = [UseSSE2] in
5254 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5255           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5256
5257 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5258 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5259                      "vmovq\t{$src, $dst|$dst, $src}",
5260                      [(set VR128:$dst,
5261                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5262                                                  (loadi64 addr:$src))))))],
5263                                                  IIC_SSE_MOVDQ>,
5264                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5265
5266 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5267                      "movq\t{$src, $dst|$dst, $src}",
5268                      [(set VR128:$dst,
5269                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5270                                                  (loadi64 addr:$src))))))],
5271                                                  IIC_SSE_MOVDQ>,
5272                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5273 }
5274
5275 let Predicates = [UseAVX], AddedComplexity = 20 in {
5276   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5277             (VMOVZQI2PQIrm addr:$src)>;
5278   def : Pat<(v2i64 (X86vzload addr:$src)),
5279             (VMOVZQI2PQIrm addr:$src)>;
5280 }
5281
5282 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5283   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5284             (MOVZQI2PQIrm addr:$src)>;
5285   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5286 }
5287
5288 let Predicates = [HasAVX] in {
5289 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5290           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5291 def : Pat<(v4i64 (X86vzload addr:$src)),
5292           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5293 }
5294
5295 //===---------------------------------------------------------------------===//
5296 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5297 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5298 //
5299 let SchedRW = [WriteVecLogic] in {
5300 let AddedComplexity = 15 in
5301 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5302                         "vmovq\t{$src, $dst|$dst, $src}",
5303                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5304                     IIC_SSE_MOVQ_RR>,
5305                       XS, VEX, Requires<[UseAVX]>;
5306 let AddedComplexity = 15 in
5307 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5308                         "movq\t{$src, $dst|$dst, $src}",
5309                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5310                     IIC_SSE_MOVQ_RR>,
5311                       XS, Requires<[UseSSE2]>;
5312 } // SchedRW
5313
5314 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5315 let AddedComplexity = 20 in
5316 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5317                         "vmovq\t{$src, $dst|$dst, $src}",
5318                     [(set VR128:$dst, (v2i64 (X86vzmovl
5319                                              (loadv2i64 addr:$src))))],
5320                                              IIC_SSE_MOVDQ>,
5321                       XS, VEX, Requires<[UseAVX]>;
5322 let AddedComplexity = 20 in {
5323 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5324                         "movq\t{$src, $dst|$dst, $src}",
5325                     [(set VR128:$dst, (v2i64 (X86vzmovl
5326                                              (loadv2i64 addr:$src))))],
5327                                              IIC_SSE_MOVDQ>,
5328                       XS, Requires<[UseSSE2]>;
5329 }
5330 } // isCodeGenOnly, SchedRW
5331
5332 let AddedComplexity = 20 in {
5333   let Predicates = [UseAVX] in {
5334     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5335               (VMOVZPQILo2PQIrr VR128:$src)>;
5336   }
5337   let Predicates = [UseSSE2] in {
5338     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5339               (MOVZPQILo2PQIrr VR128:$src)>;
5340   }
5341 }
5342
5343 //===---------------------------------------------------------------------===//
5344 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5345 //===---------------------------------------------------------------------===//
5346 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5347                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5348                               X86MemOperand x86memop> {
5349 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5350                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5351                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5352                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5353 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5354                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5355                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5356                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5357 }
5358
5359 let Predicates = [HasAVX] in {
5360   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5361                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5362   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5363                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5364   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5365                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5366   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5367                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5368 }
5369 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5370                                    memopv4f32, f128mem>;
5371 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5372                                    memopv4f32, f128mem>;
5373
5374 let Predicates = [HasAVX] in {
5375   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5376             (VMOVSHDUPrr VR128:$src)>;
5377   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5378             (VMOVSHDUPrm addr:$src)>;
5379   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5380             (VMOVSLDUPrr VR128:$src)>;
5381   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5382             (VMOVSLDUPrm addr:$src)>;
5383   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5384             (VMOVSHDUPYrr VR256:$src)>;
5385   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5386             (VMOVSHDUPYrm addr:$src)>;
5387   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5388             (VMOVSLDUPYrr VR256:$src)>;
5389   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5390             (VMOVSLDUPYrm addr:$src)>;
5391 }
5392
5393 let Predicates = [UseSSE3] in {
5394   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5395             (MOVSHDUPrr VR128:$src)>;
5396   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5397             (MOVSHDUPrm addr:$src)>;
5398   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5399             (MOVSLDUPrr VR128:$src)>;
5400   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5401             (MOVSLDUPrm addr:$src)>;
5402 }
5403
5404 //===---------------------------------------------------------------------===//
5405 // SSE3 - Replicate Double FP - MOVDDUP
5406 //===---------------------------------------------------------------------===//
5407
5408 multiclass sse3_replicate_dfp<string OpcodeStr> {
5409 let neverHasSideEffects = 1 in
5410 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5411                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5412                     [], IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5413 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5414                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5415                     [(set VR128:$dst,
5416                       (v2f64 (X86Movddup
5417                               (scalar_to_vector (loadf64 addr:$src)))))],
5418                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5419 }
5420
5421 // FIXME: Merge with above classe when there're patterns for the ymm version
5422 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5423 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5424                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5425                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5426                     Sched<[WriteFShuffle]>;
5427 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5428                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5429                     [(set VR256:$dst,
5430                       (v4f64 (X86Movddup
5431                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5432                     Sched<[WriteLoad]>;
5433 }
5434
5435 let Predicates = [HasAVX] in {
5436   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5437   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5438 }
5439
5440 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5441
5442 let Predicates = [HasAVX] in {
5443   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5444             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5445   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5446             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5447   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5448             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5449   def : Pat<(X86Movddup (bc_v2f64
5450                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5451             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5452
5453   // 256-bit version
5454   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5455             (VMOVDDUPYrm addr:$src)>;
5456   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5457             (VMOVDDUPYrm addr:$src)>;
5458   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5459             (VMOVDDUPYrm addr:$src)>;
5460   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5461             (VMOVDDUPYrr VR256:$src)>;
5462 }
5463
5464 let Predicates = [UseAVX, OptForSize] in {
5465   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5466   (VMOVDDUPrm addr:$src)>;
5467   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5468   (VMOVDDUPrm addr:$src)>;
5469 }
5470
5471 let Predicates = [UseSSE3] in {
5472   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5473             (MOVDDUPrm addr:$src)>;
5474   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5475             (MOVDDUPrm addr:$src)>;
5476   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5477             (MOVDDUPrm addr:$src)>;
5478   def : Pat<(X86Movddup (bc_v2f64
5479                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5480             (MOVDDUPrm addr:$src)>;
5481 }
5482
5483 //===---------------------------------------------------------------------===//
5484 // SSE3 - Move Unaligned Integer
5485 //===---------------------------------------------------------------------===//
5486
5487 let SchedRW = [WriteLoad] in {
5488 let Predicates = [HasAVX] in {
5489   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5490                    "vlddqu\t{$src, $dst|$dst, $src}",
5491                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5492   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5493                    "vlddqu\t{$src, $dst|$dst, $src}",
5494                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5495                    VEX, VEX_L;
5496 }
5497 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5498                    "lddqu\t{$src, $dst|$dst, $src}",
5499                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5500                    IIC_SSE_LDDQU>;
5501 }
5502
5503 //===---------------------------------------------------------------------===//
5504 // SSE3 - Arithmetic
5505 //===---------------------------------------------------------------------===//
5506
5507 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5508                        X86MemOperand x86memop, OpndItins itins,
5509                        bit Is2Addr = 1> {
5510   def rr : I<0xD0, MRMSrcReg,
5511        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5512        !if(Is2Addr,
5513            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5514            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5515        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5516        Sched<[itins.Sched]>;
5517   def rm : I<0xD0, MRMSrcMem,
5518        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5519        !if(Is2Addr,
5520            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5521            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5522        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5523        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5524 }
5525
5526 let Predicates = [HasAVX] in {
5527   let ExeDomain = SSEPackedSingle in {
5528     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5529                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5530     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5531                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5532   }
5533   let ExeDomain = SSEPackedDouble in {
5534     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5535                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5536     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5537                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5538   }
5539 }
5540 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5541   let ExeDomain = SSEPackedSingle in
5542   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5543                               f128mem, SSE_ALU_F32P>, XD;
5544   let ExeDomain = SSEPackedDouble in
5545   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5546                               f128mem, SSE_ALU_F64P>, PD;
5547 }
5548
5549 // Patterns used to select 'addsub' instructions.
5550 let Predicates = [HasAVX] in {
5551   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5552             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5553   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5554             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5555   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5556             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5557   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5558             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5559
5560   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5561             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5562   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 (memop addr:$rhs)))),
5563             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5564   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5565             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5566   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 (memop addr:$rhs)))),
5567             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5568 }
5569
5570 let Predicates = [UseSSE3] in {
5571   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5572             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5573   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5574             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5575   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5576             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5577   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5578             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5579 }
5580
5581 //===---------------------------------------------------------------------===//
5582 // SSE3 Instructions
5583 //===---------------------------------------------------------------------===//
5584
5585 // Horizontal ops
5586 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5587                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5588   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5589        !if(Is2Addr,
5590          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5591          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5592       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5593       Sched<[WriteFAdd]>;
5594
5595   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5596        !if(Is2Addr,
5597          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5598          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5599       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5600         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5601 }
5602 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5603                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5604   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5605        !if(Is2Addr,
5606          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5607          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5608       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5609       Sched<[WriteFAdd]>;
5610
5611   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5612        !if(Is2Addr,
5613          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5614          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5615       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5616         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5617 }
5618
5619 let Predicates = [HasAVX] in {
5620   let ExeDomain = SSEPackedSingle in {
5621     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5622                             X86fhadd, 0>, VEX_4V;
5623     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5624                             X86fhsub, 0>, VEX_4V;
5625     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5626                             X86fhadd, 0>, VEX_4V, VEX_L;
5627     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5628                             X86fhsub, 0>, VEX_4V, VEX_L;
5629   }
5630   let ExeDomain = SSEPackedDouble in {
5631     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5632                             X86fhadd, 0>, VEX_4V;
5633     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5634                             X86fhsub, 0>, VEX_4V;
5635     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5636                             X86fhadd, 0>, VEX_4V, VEX_L;
5637     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5638                             X86fhsub, 0>, VEX_4V, VEX_L;
5639   }
5640 }
5641
5642 let Constraints = "$src1 = $dst" in {
5643   let ExeDomain = SSEPackedSingle in {
5644     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5645     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5646   }
5647   let ExeDomain = SSEPackedDouble in {
5648     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5649     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5650   }
5651 }
5652
5653 //===---------------------------------------------------------------------===//
5654 // SSSE3 - Packed Absolute Instructions
5655 //===---------------------------------------------------------------------===//
5656
5657
5658 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5659 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5660                             Intrinsic IntId128> {
5661   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5662                     (ins VR128:$src),
5663                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5664                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5665                     Sched<[WriteVecALU]>;
5666
5667   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5668                     (ins i128mem:$src),
5669                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5670                     [(set VR128:$dst,
5671                       (IntId128
5672                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5673                     Sched<[WriteVecALULd]>;
5674 }
5675
5676 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5677 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5678                               Intrinsic IntId256> {
5679   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5680                     (ins VR256:$src),
5681                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5682                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5683                     Sched<[WriteVecALU]>;
5684
5685   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5686                     (ins i256mem:$src),
5687                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5688                     [(set VR256:$dst,
5689                       (IntId256
5690                        (bitconvert (memopv4i64 addr:$src))))]>,
5691                     Sched<[WriteVecALULd]>;
5692 }
5693
5694 // Helper fragments to match sext vXi1 to vXiY.
5695 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5696                                                VR128:$src))>;
5697 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5698 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5699 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5700                                                VR256:$src))>;
5701 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5702 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5703
5704 let Predicates = [HasAVX] in {
5705   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5706                                   int_x86_ssse3_pabs_b_128>, VEX;
5707   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5708                                   int_x86_ssse3_pabs_w_128>, VEX;
5709   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5710                                   int_x86_ssse3_pabs_d_128>, VEX;
5711
5712   def : Pat<(xor
5713             (bc_v2i64 (v16i1sextv16i8)),
5714             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5715             (VPABSBrr128 VR128:$src)>;
5716   def : Pat<(xor
5717             (bc_v2i64 (v8i1sextv8i16)),
5718             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5719             (VPABSWrr128 VR128:$src)>;
5720   def : Pat<(xor
5721             (bc_v2i64 (v4i1sextv4i32)),
5722             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5723             (VPABSDrr128 VR128:$src)>;
5724 }
5725
5726 let Predicates = [HasAVX2] in {
5727   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5728                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5729   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5730                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5731   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5732                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5733
5734   def : Pat<(xor
5735             (bc_v4i64 (v32i1sextv32i8)),
5736             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5737             (VPABSBrr256 VR256:$src)>;
5738   def : Pat<(xor
5739             (bc_v4i64 (v16i1sextv16i16)),
5740             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5741             (VPABSWrr256 VR256:$src)>;
5742   def : Pat<(xor
5743             (bc_v4i64 (v8i1sextv8i32)),
5744             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5745             (VPABSDrr256 VR256:$src)>;
5746 }
5747
5748 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5749                               int_x86_ssse3_pabs_b_128>;
5750 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5751                               int_x86_ssse3_pabs_w_128>;
5752 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5753                               int_x86_ssse3_pabs_d_128>;
5754
5755 let Predicates = [HasSSSE3] in {
5756   def : Pat<(xor
5757             (bc_v2i64 (v16i1sextv16i8)),
5758             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5759             (PABSBrr128 VR128:$src)>;
5760   def : Pat<(xor
5761             (bc_v2i64 (v8i1sextv8i16)),
5762             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5763             (PABSWrr128 VR128:$src)>;
5764   def : Pat<(xor
5765             (bc_v2i64 (v4i1sextv4i32)),
5766             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5767             (PABSDrr128 VR128:$src)>;
5768 }
5769
5770 //===---------------------------------------------------------------------===//
5771 // SSSE3 - Packed Binary Operator Instructions
5772 //===---------------------------------------------------------------------===//
5773
5774 let Sched = WriteVecALU in {
5775 def SSE_PHADDSUBD : OpndItins<
5776   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5777 >;
5778 def SSE_PHADDSUBSW : OpndItins<
5779   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5780 >;
5781 def SSE_PHADDSUBW : OpndItins<
5782   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5783 >;
5784 }
5785 let Sched = WriteShuffle in
5786 def SSE_PSHUFB : OpndItins<
5787   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5788 >;
5789 let Sched = WriteVecALU in
5790 def SSE_PSIGN : OpndItins<
5791   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5792 >;
5793 let Sched = WriteVecIMul in
5794 def SSE_PMULHRSW : OpndItins<
5795   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5796 >;
5797
5798 /// SS3I_binop_rm - Simple SSSE3 bin op
5799 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5800                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5801                          X86MemOperand x86memop, OpndItins itins,
5802                          bit Is2Addr = 1> {
5803   let isCommutable = 1 in
5804   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5805        (ins RC:$src1, RC:$src2),
5806        !if(Is2Addr,
5807          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5808          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5809        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5810        Sched<[itins.Sched]>;
5811   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5812        (ins RC:$src1, x86memop:$src2),
5813        !if(Is2Addr,
5814          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5815          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5816        [(set RC:$dst,
5817          (OpVT (OpNode RC:$src1,
5818           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5819        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5820 }
5821
5822 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5823 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5824                              Intrinsic IntId128, OpndItins itins,
5825                              bit Is2Addr = 1> {
5826   let isCommutable = 1 in
5827   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5828        (ins VR128:$src1, VR128:$src2),
5829        !if(Is2Addr,
5830          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5831          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5832        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5833        Sched<[itins.Sched]>;
5834   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5835        (ins VR128:$src1, i128mem:$src2),
5836        !if(Is2Addr,
5837          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5838          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5839        [(set VR128:$dst,
5840          (IntId128 VR128:$src1,
5841           (bitconvert (memopv2i64 addr:$src2))))]>,
5842        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5843 }
5844
5845 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5846                                Intrinsic IntId256,
5847                                X86FoldableSchedWrite Sched> {
5848   let isCommutable = 1 in
5849   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5850        (ins VR256:$src1, VR256:$src2),
5851        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5852        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5853        Sched<[Sched]>;
5854   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5855        (ins VR256:$src1, i256mem:$src2),
5856        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5857        [(set VR256:$dst,
5858          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5859        Sched<[Sched.Folded, ReadAfterLd]>;
5860 }
5861
5862 let ImmT = NoImm, Predicates = [HasAVX] in {
5863 let isCommutable = 0 in {
5864   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5865                                   loadv2i64, i128mem,
5866                                   SSE_PHADDSUBW, 0>, VEX_4V;
5867   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5868                                   loadv2i64, i128mem,
5869                                   SSE_PHADDSUBD, 0>, VEX_4V;
5870   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5871                                   loadv2i64, i128mem,
5872                                   SSE_PHADDSUBW, 0>, VEX_4V;
5873   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5874                                   loadv2i64, i128mem,
5875                                   SSE_PHADDSUBD, 0>, VEX_4V;
5876   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5877                                   loadv2i64, i128mem,
5878                                   SSE_PSIGN, 0>, VEX_4V;
5879   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5880                                   loadv2i64, i128mem,
5881                                   SSE_PSIGN, 0>, VEX_4V;
5882   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5883                                   loadv2i64, i128mem,
5884                                   SSE_PSIGN, 0>, VEX_4V;
5885   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5886                                   loadv2i64, i128mem,
5887                                   SSE_PSHUFB, 0>, VEX_4V;
5888   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5889                                       int_x86_ssse3_phadd_sw_128,
5890                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5891   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5892                                       int_x86_ssse3_phsub_sw_128,
5893                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5894   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5895                                       int_x86_ssse3_pmadd_ub_sw_128,
5896                                       SSE_PMADD, 0>, VEX_4V;
5897 }
5898 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5899                                       int_x86_ssse3_pmul_hr_sw_128,
5900                                       SSE_PMULHRSW, 0>, VEX_4V;
5901 }
5902
5903 let ImmT = NoImm, Predicates = [HasAVX2] in {
5904 let isCommutable = 0 in {
5905   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5906                                   loadv4i64, i256mem,
5907                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5908   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5909                                   loadv4i64, i256mem,
5910                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5911   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5912                                   loadv4i64, i256mem,
5913                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5914   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5915                                   loadv4i64, i256mem,
5916                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5917   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5918                                   loadv4i64, i256mem,
5919                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5920   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5921                                   loadv4i64, i256mem,
5922                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5923   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5924                                   loadv4i64, i256mem,
5925                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5926   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5927                                   loadv4i64, i256mem,
5928                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5929   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5930                                         int_x86_avx2_phadd_sw,
5931                                         WriteVecALU>, VEX_4V, VEX_L;
5932   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5933                                         int_x86_avx2_phsub_sw,
5934                                         WriteVecALU>, VEX_4V, VEX_L;
5935   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5936                                        int_x86_avx2_pmadd_ub_sw,
5937                                         WriteVecIMul>, VEX_4V, VEX_L;
5938 }
5939 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5940                                         int_x86_avx2_pmul_hr_sw,
5941                                         WriteVecIMul>, VEX_4V, VEX_L;
5942 }
5943
5944 // None of these have i8 immediate fields.
5945 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5946 let isCommutable = 0 in {
5947   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5948                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5949   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5950                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5951   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5952                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5953   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5954                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5955   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5956                                  memopv2i64, i128mem, SSE_PSIGN>;
5957   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5958                                  memopv2i64, i128mem, SSE_PSIGN>;
5959   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5960                                  memopv2i64, i128mem, SSE_PSIGN>;
5961   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5962                                  memopv2i64, i128mem, SSE_PSHUFB>;
5963   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5964                                      int_x86_ssse3_phadd_sw_128,
5965                                      SSE_PHADDSUBSW>;
5966   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5967                                      int_x86_ssse3_phsub_sw_128,
5968                                      SSE_PHADDSUBSW>;
5969   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5970                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5971 }
5972 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5973                                      int_x86_ssse3_pmul_hr_sw_128,
5974                                      SSE_PMULHRSW>;
5975 }
5976
5977 //===---------------------------------------------------------------------===//
5978 // SSSE3 - Packed Align Instruction Patterns
5979 //===---------------------------------------------------------------------===//
5980
5981 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5982   let neverHasSideEffects = 1 in {
5983   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5984       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5985       !if(Is2Addr,
5986         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5987         !strconcat(asm,
5988                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5989       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5990   let mayLoad = 1 in
5991   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5992       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5993       !if(Is2Addr,
5994         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5995         !strconcat(asm,
5996                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5997       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5998   }
5999 }
6000
6001 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
6002   let neverHasSideEffects = 1 in {
6003   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
6004       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6005       !strconcat(asm,
6006                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6007       []>, Sched<[WriteShuffle]>;
6008   let mayLoad = 1 in
6009   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
6010       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
6011       !strconcat(asm,
6012                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6013       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6014   }
6015 }
6016
6017 let Predicates = [HasAVX] in
6018   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
6019 let Predicates = [HasAVX2] in
6020   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
6021 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
6022   defm PALIGN : ssse3_palignr<"palignr">;
6023
6024 let Predicates = [HasAVX2] in {
6025 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6026           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6027 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6028           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6029 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6030           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6031 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6032           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
6033 }
6034
6035 let Predicates = [HasAVX] in {
6036 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6037           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6038 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6039           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6040 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6041           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6042 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6043           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6044 }
6045
6046 let Predicates = [UseSSSE3] in {
6047 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6048           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6049 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6050           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6051 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6052           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6053 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6054           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6055 }
6056
6057 //===---------------------------------------------------------------------===//
6058 // SSSE3 - Thread synchronization
6059 //===---------------------------------------------------------------------===//
6060
6061 let SchedRW = [WriteSystem] in {
6062 let usesCustomInserter = 1 in {
6063 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
6064                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
6065                 Requires<[HasSSE3]>;
6066 }
6067
6068 let Uses = [EAX, ECX, EDX] in
6069 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
6070                  TB, Requires<[HasSSE3]>;
6071 let Uses = [ECX, EAX] in
6072 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
6073                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
6074                 TB, Requires<[HasSSE3]>;
6075 } // SchedRW
6076
6077 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
6078 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
6079
6080 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
6081       Requires<[Not64BitMode]>;
6082 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
6083       Requires<[In64BitMode]>;
6084
6085 //===----------------------------------------------------------------------===//
6086 // SSE4.1 - Packed Move with Sign/Zero Extend
6087 //===----------------------------------------------------------------------===//
6088
6089 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6090                                OpndItins itins = DEFAULT_ITINS> {
6091   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6092                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6093                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>,
6094                  Sched<[itins.Sched]>;
6095
6096   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
6097                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6098        [(set VR128:$dst,
6099          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
6100          itins.rm>, Sched<[itins.Sched.Folded]>;
6101 }
6102
6103 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
6104                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6105   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6106                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6107                   [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6108
6109   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
6110                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6111                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
6112                   Sched<[Sched.Folded]>;
6113 }
6114
6115 let Predicates = [HasAVX] in {
6116 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
6117                                      int_x86_sse41_pmovsxbw,
6118                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6119 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
6120                                      int_x86_sse41_pmovsxwd,
6121                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6122 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
6123                                      int_x86_sse41_pmovsxdq,
6124                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6125 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
6126                                      int_x86_sse41_pmovzxbw,
6127                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6128 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
6129                                      int_x86_sse41_pmovzxwd,
6130                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6131 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
6132                                      int_x86_sse41_pmovzxdq,
6133                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6134 }
6135
6136 let Predicates = [HasAVX2] in {
6137 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
6138                                         int_x86_avx2_pmovsxbw,
6139                                         WriteShuffle>, VEX, VEX_L;
6140 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
6141                                         int_x86_avx2_pmovsxwd,
6142                                         WriteShuffle>, VEX, VEX_L;
6143 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
6144                                         int_x86_avx2_pmovsxdq,
6145                                         WriteShuffle>, VEX, VEX_L;
6146 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
6147                                         int_x86_avx2_pmovzxbw,
6148                                         WriteShuffle>, VEX, VEX_L;
6149 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
6150                                         int_x86_avx2_pmovzxwd,
6151                                         WriteShuffle>, VEX, VEX_L;
6152 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
6153                                         int_x86_avx2_pmovzxdq,
6154                                         WriteShuffle>, VEX, VEX_L;
6155 }
6156
6157 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,
6158                                       SSE_INTALU_ITINS_SHUFF_P>;
6159 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,
6160                                       SSE_INTALU_ITINS_SHUFF_P>;
6161 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,
6162                                       SSE_INTALU_ITINS_SHUFF_P>;
6163 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,
6164                                       SSE_INTALU_ITINS_SHUFF_P>;
6165 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,
6166                                       SSE_INTALU_ITINS_SHUFF_P>;
6167 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,
6168                                       SSE_INTALU_ITINS_SHUFF_P>;
6169
6170 let Predicates = [HasAVX] in {
6171   // Common patterns involving scalar load.
6172   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
6173             (VPMOVSXBWrm addr:$src)>;
6174   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
6175             (VPMOVSXBWrm addr:$src)>;
6176   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
6177             (VPMOVSXBWrm addr:$src)>;
6178
6179   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
6180             (VPMOVSXWDrm addr:$src)>;
6181   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
6182             (VPMOVSXWDrm addr:$src)>;
6183   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
6184             (VPMOVSXWDrm addr:$src)>;
6185
6186   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
6187             (VPMOVSXDQrm addr:$src)>;
6188   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
6189             (VPMOVSXDQrm addr:$src)>;
6190   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
6191             (VPMOVSXDQrm addr:$src)>;
6192
6193   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
6194             (VPMOVZXBWrm addr:$src)>;
6195   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
6196             (VPMOVZXBWrm addr:$src)>;
6197   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
6198             (VPMOVZXBWrm addr:$src)>;
6199
6200   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
6201             (VPMOVZXWDrm addr:$src)>;
6202   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
6203             (VPMOVZXWDrm addr:$src)>;
6204   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
6205             (VPMOVZXWDrm addr:$src)>;
6206
6207   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
6208             (VPMOVZXDQrm addr:$src)>;
6209   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
6210             (VPMOVZXDQrm addr:$src)>;
6211   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
6212             (VPMOVZXDQrm addr:$src)>;
6213 }
6214
6215 let Predicates = [UseSSE41] in {
6216   // Common patterns involving scalar load.
6217   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
6218             (PMOVSXBWrm addr:$src)>;
6219   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
6220             (PMOVSXBWrm addr:$src)>;
6221   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
6222             (PMOVSXBWrm addr:$src)>;
6223
6224   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
6225             (PMOVSXWDrm addr:$src)>;
6226   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
6227             (PMOVSXWDrm addr:$src)>;
6228   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
6229             (PMOVSXWDrm addr:$src)>;
6230
6231   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
6232             (PMOVSXDQrm addr:$src)>;
6233   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
6234             (PMOVSXDQrm addr:$src)>;
6235   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
6236             (PMOVSXDQrm addr:$src)>;
6237
6238   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
6239             (PMOVZXBWrm addr:$src)>;
6240   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
6241             (PMOVZXBWrm addr:$src)>;
6242   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
6243             (PMOVZXBWrm addr:$src)>;
6244
6245   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
6246             (PMOVZXWDrm addr:$src)>;
6247   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
6248             (PMOVZXWDrm addr:$src)>;
6249   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
6250             (PMOVZXWDrm addr:$src)>;
6251
6252   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
6253             (PMOVZXDQrm addr:$src)>;
6254   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
6255             (PMOVZXDQrm addr:$src)>;
6256   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
6257             (PMOVZXDQrm addr:$src)>;
6258 }
6259
6260 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6261                                OpndItins itins = DEFAULT_ITINS> {
6262   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6263                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6264                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>,
6265                  Sched<[itins.Sched]>;
6266
6267   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
6268                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6269        [(set VR128:$dst,
6270          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
6271          itins.rm>, Sched<[itins.Sched.Folded]>;
6272 }
6273
6274 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
6275                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6276   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6277                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6278                   [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6279
6280   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
6281                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6282        [(set VR256:$dst,
6283          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
6284          Sched<[Sched.Folded]>;
6285 }
6286
6287 let Predicates = [HasAVX] in {
6288 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd,
6289                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6290 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq,
6291                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6292 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd,
6293                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6294 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq,
6295                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6296 }
6297
6298 let Predicates = [HasAVX2] in {
6299 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
6300                                        int_x86_avx2_pmovsxbd, WriteShuffle>,
6301                                        VEX, VEX_L;
6302 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
6303                                        int_x86_avx2_pmovsxwq, WriteShuffle>,
6304                                        VEX, VEX_L;
6305 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
6306                                        int_x86_avx2_pmovzxbd, WriteShuffle>,
6307                                        VEX, VEX_L;
6308 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
6309                                        int_x86_avx2_pmovzxwq, WriteShuffle>,
6310                                        VEX, VEX_L;
6311 }
6312
6313 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
6314                                       SSE_INTALU_ITINS_SHUFF_P>;
6315 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
6316                                       SSE_INTALU_ITINS_SHUFF_P>;
6317 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
6318                                       SSE_INTALU_ITINS_SHUFF_P>;
6319 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
6320                                       SSE_INTALU_ITINS_SHUFF_P>;
6321
6322 let Predicates = [HasAVX] in {
6323   // Common patterns involving scalar load
6324   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
6325             (VPMOVSXBDrm addr:$src)>;
6326   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
6327             (VPMOVSXWQrm addr:$src)>;
6328
6329   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
6330             (VPMOVZXBDrm addr:$src)>;
6331   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
6332             (VPMOVZXWQrm addr:$src)>;
6333 }
6334
6335 let Predicates = [UseSSE41] in {
6336   // Common patterns involving scalar load
6337   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
6338             (PMOVSXBDrm addr:$src)>;
6339   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
6340             (PMOVSXWQrm addr:$src)>;
6341
6342   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
6343             (PMOVZXBDrm addr:$src)>;
6344   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
6345             (PMOVZXWQrm addr:$src)>;
6346 }
6347
6348 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6349                                X86FoldableSchedWrite Sched> {
6350   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6351                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6352                  [(set VR128:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6353
6354   // Expecting a i16 load any extended to i32 value.
6355   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
6356                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6357                  [(set VR128:$dst, (IntId (bitconvert
6358                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
6359                  Sched<[Sched.Folded]>;
6360 }
6361
6362 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
6363                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6364   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6365                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6366                  [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6367
6368   // Expecting a i16 load any extended to i32 value.
6369   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
6370                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6371                   [(set VR256:$dst, (IntId (bitconvert
6372                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
6373                  Sched<[Sched.Folded]>;
6374 }
6375
6376 let Predicates = [HasAVX] in {
6377 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq,
6378                                      WriteShuffle>, VEX;
6379 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq,
6380                                      WriteShuffle>, VEX;
6381 }
6382 let Predicates = [HasAVX2] in {
6383 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq", int_x86_avx2_pmovsxbq,
6384                                        WriteShuffle>, VEX, VEX_L;
6385 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq", int_x86_avx2_pmovzxbq,
6386                                        WriteShuffle>, VEX, VEX_L;
6387 }
6388 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
6389                                       WriteShuffle>;
6390 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
6391                                       WriteShuffle>;
6392
6393 let Predicates = [HasAVX2] in {
6394   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
6395   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
6396   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
6397
6398   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
6399   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
6400
6401   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
6402
6403   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
6404             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6405   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
6406             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6407   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
6408             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6409
6410   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
6411             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6412   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
6413             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6414
6415   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
6416             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6417
6418   def : Pat<(v8i32 (X86vsext (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
6419             (VPMOVSXWDYrm addr:$src)>;
6420   def : Pat<(v4i64 (X86vsext (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
6421             (VPMOVSXDQYrm addr:$src)>;
6422
6423   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
6424                     (scalar_to_vector (loadi64 addr:$src))))))),
6425             (VPMOVSXBDYrm addr:$src)>;
6426   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
6427                     (scalar_to_vector (loadf64 addr:$src))))))),
6428             (VPMOVSXBDYrm addr:$src)>;
6429
6430   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
6431                     (scalar_to_vector (loadi64 addr:$src))))))),
6432             (VPMOVSXWQYrm addr:$src)>;
6433   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
6434                     (scalar_to_vector (loadf64 addr:$src))))))),
6435             (VPMOVSXWQYrm addr:$src)>;
6436
6437   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
6438                     (scalar_to_vector (loadi32 addr:$src))))))),
6439             (VPMOVSXBQYrm addr:$src)>;
6440 }
6441
6442 let Predicates = [HasAVX] in {
6443   // Common patterns involving scalar load
6444   def : Pat<(int_x86_sse41_pmovsxbq
6445               (bitconvert (v4i32 (X86vzmovl
6446                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6447             (VPMOVSXBQrm addr:$src)>;
6448
6449   def : Pat<(int_x86_sse41_pmovzxbq
6450               (bitconvert (v4i32 (X86vzmovl
6451                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6452             (VPMOVZXBQrm addr:$src)>;
6453 }
6454
6455 let Predicates = [UseSSE41] in {
6456   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
6457   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
6458   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
6459
6460   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
6461   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
6462
6463   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
6464
6465   // Common patterns involving scalar load
6466   def : Pat<(int_x86_sse41_pmovsxbq
6467               (bitconvert (v4i32 (X86vzmovl
6468                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6469             (PMOVSXBQrm addr:$src)>;
6470
6471   def : Pat<(int_x86_sse41_pmovzxbq
6472               (bitconvert (v4i32 (X86vzmovl
6473                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6474             (PMOVZXBQrm addr:$src)>;
6475
6476   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6477                     (scalar_to_vector (loadi64 addr:$src))))))),
6478             (PMOVSXWDrm addr:$src)>;
6479   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6480                     (scalar_to_vector (loadf64 addr:$src))))))),
6481             (PMOVSXWDrm addr:$src)>;
6482   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6483                     (scalar_to_vector (loadi32 addr:$src))))))),
6484             (PMOVSXBDrm addr:$src)>;
6485   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6486                     (scalar_to_vector (loadi32 addr:$src))))))),
6487             (PMOVSXWQrm addr:$src)>;
6488   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6489                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6490             (PMOVSXBQrm addr:$src)>;
6491   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6492                     (scalar_to_vector (loadi64 addr:$src))))))),
6493             (PMOVSXDQrm addr:$src)>;
6494   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6495                     (scalar_to_vector (loadf64 addr:$src))))))),
6496             (PMOVSXDQrm addr:$src)>;
6497   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6498                     (scalar_to_vector (loadi64 addr:$src))))))),
6499             (PMOVSXBWrm addr:$src)>;
6500   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6501                     (scalar_to_vector (loadf64 addr:$src))))))),
6502             (PMOVSXBWrm addr:$src)>;
6503 }
6504
6505 let Predicates = [HasAVX2] in {
6506   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
6507   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
6508   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
6509
6510   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
6511   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
6512
6513   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
6514
6515   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
6516             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6517   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
6518             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6519   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
6520             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6521
6522   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
6523             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6524   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
6525             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6526
6527   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
6528             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6529 }
6530
6531 let Predicates = [HasAVX] in {
6532   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
6533   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
6534   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
6535
6536   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
6537   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
6538
6539   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
6540
6541   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6542             (VPMOVZXBWrm addr:$src)>;
6543   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6544             (VPMOVZXBWrm addr:$src)>;
6545   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6546             (VPMOVZXBDrm addr:$src)>;
6547   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6548             (VPMOVZXBQrm addr:$src)>;
6549
6550   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6551             (VPMOVZXWDrm addr:$src)>;
6552   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6553             (VPMOVZXWDrm addr:$src)>;
6554   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6555             (VPMOVZXWQrm addr:$src)>;
6556
6557   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6558             (VPMOVZXDQrm addr:$src)>;
6559   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6560             (VPMOVZXDQrm addr:$src)>;
6561   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6562             (VPMOVZXDQrm addr:$src)>;
6563
6564   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
6565   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
6566   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
6567
6568   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
6569   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
6570
6571   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
6572
6573   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6574                     (scalar_to_vector (loadi64 addr:$src))))))),
6575             (VPMOVSXWDrm addr:$src)>;
6576   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6577                     (scalar_to_vector (loadi64 addr:$src))))))),
6578             (VPMOVSXDQrm addr:$src)>;
6579   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6580                     (scalar_to_vector (loadf64 addr:$src))))))),
6581             (VPMOVSXWDrm addr:$src)>;
6582   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6583                     (scalar_to_vector (loadf64 addr:$src))))))),
6584             (VPMOVSXDQrm addr:$src)>;
6585   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6586                     (scalar_to_vector (loadi64 addr:$src))))))),
6587             (VPMOVSXBWrm addr:$src)>;
6588   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6589                     (scalar_to_vector (loadf64 addr:$src))))))),
6590             (VPMOVSXBWrm addr:$src)>;
6591
6592   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6593                     (scalar_to_vector (loadi32 addr:$src))))))),
6594             (VPMOVSXBDrm addr:$src)>;
6595   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6596                     (scalar_to_vector (loadi32 addr:$src))))))),
6597             (VPMOVSXWQrm addr:$src)>;
6598   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6599                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6600             (VPMOVSXBQrm addr:$src)>;
6601 }
6602
6603 let Predicates = [UseSSE41] in {
6604   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6605   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6606   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6607
6608   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6609   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6610
6611   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6612
6613   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6614             (PMOVZXBWrm addr:$src)>;
6615   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6616             (PMOVZXBWrm addr:$src)>;
6617   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6618             (PMOVZXBDrm addr:$src)>;
6619   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6620             (PMOVZXBQrm addr:$src)>;
6621
6622   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6623             (PMOVZXWDrm addr:$src)>;
6624   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6625             (PMOVZXWDrm addr:$src)>;
6626   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6627             (PMOVZXWQrm addr:$src)>;
6628
6629   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6630             (PMOVZXDQrm addr:$src)>;
6631   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6632             (PMOVZXDQrm addr:$src)>;
6633   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6634             (PMOVZXDQrm addr:$src)>;
6635 }
6636
6637 //===----------------------------------------------------------------------===//
6638 // SSE4.1 - Extract Instructions
6639 //===----------------------------------------------------------------------===//
6640
6641 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6642 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6643   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6644                  (ins VR128:$src1, i32i8imm:$src2),
6645                  !strconcat(OpcodeStr,
6646                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6647                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6648                                          imm:$src2))]>,
6649                   Sched<[WriteShuffle]>;
6650   let neverHasSideEffects = 1, mayStore = 1,
6651       SchedRW = [WriteShuffleLd, WriteRMW] in
6652   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6653                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6654                  !strconcat(OpcodeStr,
6655                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6656                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6657                                                  imm:$src2)))), addr:$dst)]>;
6658 }
6659
6660 let Predicates = [HasAVX] in
6661   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6662
6663 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6664
6665
6666 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6667 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6668   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6669   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6670                    (ins VR128:$src1, i32i8imm:$src2),
6671                    !strconcat(OpcodeStr,
6672                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6673                    []>, Sched<[WriteShuffle]>;
6674
6675   let neverHasSideEffects = 1, mayStore = 1,
6676       SchedRW = [WriteShuffleLd, WriteRMW] in
6677   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6678                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6679                  !strconcat(OpcodeStr,
6680                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6681                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6682                                                   imm:$src2)))), addr:$dst)]>;
6683 }
6684
6685 let Predicates = [HasAVX] in
6686   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6687
6688 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6689
6690
6691 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6692 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6693   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6694                  (ins VR128:$src1, i32i8imm:$src2),
6695                  !strconcat(OpcodeStr,
6696                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6697                  [(set GR32:$dst,
6698                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6699                   Sched<[WriteShuffle]>;
6700   let SchedRW = [WriteShuffleLd, WriteRMW] in
6701   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6702                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6703                  !strconcat(OpcodeStr,
6704                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6705                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6706                           addr:$dst)]>;
6707 }
6708
6709 let Predicates = [HasAVX] in
6710   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6711
6712 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6713
6714 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6715 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6716   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6717                  (ins VR128:$src1, i32i8imm:$src2),
6718                  !strconcat(OpcodeStr,
6719                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6720                  [(set GR64:$dst,
6721                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6722                   Sched<[WriteShuffle]>, REX_W;
6723   let SchedRW = [WriteShuffleLd, WriteRMW] in
6724   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6725                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6726                  !strconcat(OpcodeStr,
6727                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6728                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6729                           addr:$dst)]>, REX_W;
6730 }
6731
6732 let Predicates = [HasAVX] in
6733   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6734
6735 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6736
6737 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6738 /// destination
6739 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6740                             OpndItins itins = DEFAULT_ITINS> {
6741   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6742                  (ins VR128:$src1, i32i8imm:$src2),
6743                  !strconcat(OpcodeStr,
6744                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6745                  [(set GR32orGR64:$dst,
6746                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6747                     itins.rr>, Sched<[WriteFBlend]>;
6748   let SchedRW = [WriteFBlendLd, WriteRMW] in
6749   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6750                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6751                  !strconcat(OpcodeStr,
6752                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6753                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6754                           addr:$dst)], itins.rm>;
6755 }
6756
6757 let ExeDomain = SSEPackedSingle in {
6758   let Predicates = [UseAVX] in
6759     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6760   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6761 }
6762
6763 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6764 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6765                                               imm:$src2))),
6766                  addr:$dst),
6767           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6768           Requires<[HasAVX]>;
6769 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6770                                               imm:$src2))),
6771                  addr:$dst),
6772           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6773           Requires<[UseSSE41]>;
6774
6775 //===----------------------------------------------------------------------===//
6776 // SSE4.1 - Insert Instructions
6777 //===----------------------------------------------------------------------===//
6778
6779 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6780   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6781       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6782       !if(Is2Addr,
6783         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6784         !strconcat(asm,
6785                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6786       [(set VR128:$dst,
6787         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6788       Sched<[WriteShuffle]>;
6789   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6790       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6791       !if(Is2Addr,
6792         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6793         !strconcat(asm,
6794                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6795       [(set VR128:$dst,
6796         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6797                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6798 }
6799
6800 let Predicates = [HasAVX] in
6801   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6802 let Constraints = "$src1 = $dst" in
6803   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6804
6805 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6806   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6807       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6808       !if(Is2Addr,
6809         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6810         !strconcat(asm,
6811                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6812       [(set VR128:$dst,
6813         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6814       Sched<[WriteShuffle]>;
6815   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6816       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6817       !if(Is2Addr,
6818         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6819         !strconcat(asm,
6820                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6821       [(set VR128:$dst,
6822         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6823                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6824 }
6825
6826 let Predicates = [HasAVX] in
6827   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6828 let Constraints = "$src1 = $dst" in
6829   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6830
6831 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6832   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6833       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6834       !if(Is2Addr,
6835         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6836         !strconcat(asm,
6837                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6838       [(set VR128:$dst,
6839         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6840       Sched<[WriteShuffle]>;
6841   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6842       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6843       !if(Is2Addr,
6844         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6845         !strconcat(asm,
6846                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6847       [(set VR128:$dst,
6848         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6849                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6850 }
6851
6852 let Predicates = [HasAVX] in
6853   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6854 let Constraints = "$src1 = $dst" in
6855   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6856
6857 // insertps has a few different modes, there's the first two here below which
6858 // are optimized inserts that won't zero arbitrary elements in the destination
6859 // vector. The next one matches the intrinsic and could zero arbitrary elements
6860 // in the target vector.
6861 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6862                            OpndItins itins = DEFAULT_ITINS> {
6863   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6864       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6865       !if(Is2Addr,
6866         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6867         !strconcat(asm,
6868                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6869       [(set VR128:$dst,
6870         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6871       Sched<[WriteFShuffle]>;
6872   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6873       (ins VR128:$src1, f32mem:$src2, i8imm:$src3),
6874       !if(Is2Addr,
6875         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6876         !strconcat(asm,
6877                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6878       [(set VR128:$dst,
6879         (X86insertps VR128:$src1,
6880                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6881                     imm:$src3))], itins.rm>,
6882       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6883 }
6884
6885 let ExeDomain = SSEPackedSingle in {
6886   let Predicates = [UseAVX] in
6887     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6888   let Constraints = "$src1 = $dst" in
6889     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6890 }
6891
6892 let Predicates = [UseSSE41] in {
6893   // If we're inserting an element from a load or a null pshuf of a load,
6894   // fold the load into the insertps instruction.
6895   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6896                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6897                    imm:$src3)),
6898             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6899   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6900                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6901             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6902 }
6903
6904 let Predicates = [UseAVX] in {
6905   // If we're inserting an element from a vbroadcast of a load, fold the
6906   // load into the X86insertps instruction.
6907   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6908                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6909             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6910   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6911                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6912             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6913 }
6914
6915 //===----------------------------------------------------------------------===//
6916 // SSE4.1 - Round Instructions
6917 //===----------------------------------------------------------------------===//
6918
6919 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6920                             X86MemOperand x86memop, RegisterClass RC,
6921                             PatFrag mem_frag32, PatFrag mem_frag64,
6922                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6923 let ExeDomain = SSEPackedSingle in {
6924   // Intrinsic operation, reg.
6925   // Vector intrinsic operation, reg
6926   def PSr : SS4AIi8<opcps, MRMSrcReg,
6927                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6928                     !strconcat(OpcodeStr,
6929                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6930                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6931                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6932
6933   // Vector intrinsic operation, mem
6934   def PSm : SS4AIi8<opcps, MRMSrcMem,
6935                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6936                     !strconcat(OpcodeStr,
6937                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6938                     [(set RC:$dst,
6939                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6940                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6941 } // ExeDomain = SSEPackedSingle
6942
6943 let ExeDomain = SSEPackedDouble in {
6944   // Vector intrinsic operation, reg
6945   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6946                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6947                     !strconcat(OpcodeStr,
6948                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6949                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6950                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6951
6952   // Vector intrinsic operation, mem
6953   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6954                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6955                     !strconcat(OpcodeStr,
6956                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6957                     [(set RC:$dst,
6958                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6959                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6960 } // ExeDomain = SSEPackedDouble
6961 }
6962
6963 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6964                             string OpcodeStr,
6965                             Intrinsic F32Int,
6966                             Intrinsic F64Int, bit Is2Addr = 1> {
6967 let ExeDomain = GenericDomain in {
6968   // Operation, reg.
6969   let hasSideEffects = 0 in
6970   def SSr : SS4AIi8<opcss, MRMSrcReg,
6971       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6972       !if(Is2Addr,
6973           !strconcat(OpcodeStr,
6974               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6975           !strconcat(OpcodeStr,
6976               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6977       []>, Sched<[WriteFAdd]>;
6978
6979   // Intrinsic operation, reg.
6980   let isCodeGenOnly = 1 in
6981   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6982         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6983         !if(Is2Addr,
6984             !strconcat(OpcodeStr,
6985                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6986             !strconcat(OpcodeStr,
6987                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6988         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6989         Sched<[WriteFAdd]>;
6990
6991   // Intrinsic operation, mem.
6992   def SSm : SS4AIi8<opcss, MRMSrcMem,
6993         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6994         !if(Is2Addr,
6995             !strconcat(OpcodeStr,
6996                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6997             !strconcat(OpcodeStr,
6998                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6999         [(set VR128:$dst,
7000              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
7001         Sched<[WriteFAddLd, ReadAfterLd]>;
7002
7003   // Operation, reg.
7004   let hasSideEffects = 0 in
7005   def SDr : SS4AIi8<opcsd, MRMSrcReg,
7006         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
7007         !if(Is2Addr,
7008             !strconcat(OpcodeStr,
7009                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7010             !strconcat(OpcodeStr,
7011                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7012         []>, Sched<[WriteFAdd]>;
7013
7014   // Intrinsic operation, reg.
7015   let isCodeGenOnly = 1 in
7016   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
7017         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
7018         !if(Is2Addr,
7019             !strconcat(OpcodeStr,
7020                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7021             !strconcat(OpcodeStr,
7022                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7023         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
7024         Sched<[WriteFAdd]>;
7025
7026   // Intrinsic operation, mem.
7027   def SDm : SS4AIi8<opcsd, MRMSrcMem,
7028         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
7029         !if(Is2Addr,
7030             !strconcat(OpcodeStr,
7031                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7032             !strconcat(OpcodeStr,
7033                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7034         [(set VR128:$dst,
7035               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
7036         Sched<[WriteFAddLd, ReadAfterLd]>;
7037 } // ExeDomain = GenericDomain
7038 }
7039
7040 // FP round - roundss, roundps, roundsd, roundpd
7041 let Predicates = [HasAVX] in {
7042   // Intrinsic form
7043   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
7044                                   loadv4f32, loadv2f64,
7045                                   int_x86_sse41_round_ps,
7046                                   int_x86_sse41_round_pd>, VEX;
7047   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
7048                                   loadv8f32, loadv4f64,
7049                                   int_x86_avx_round_ps_256,
7050                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
7051   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
7052                                   int_x86_sse41_round_ss,
7053                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
7054
7055   def : Pat<(ffloor FR32:$src),
7056             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
7057   def : Pat<(f64 (ffloor FR64:$src)),
7058             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
7059   def : Pat<(f32 (fnearbyint FR32:$src)),
7060             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
7061   def : Pat<(f64 (fnearbyint FR64:$src)),
7062             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
7063   def : Pat<(f32 (fceil FR32:$src)),
7064             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
7065   def : Pat<(f64 (fceil FR64:$src)),
7066             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
7067   def : Pat<(f32 (frint FR32:$src)),
7068             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
7069   def : Pat<(f64 (frint FR64:$src)),
7070             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
7071   def : Pat<(f32 (ftrunc FR32:$src)),
7072             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
7073   def : Pat<(f64 (ftrunc FR64:$src)),
7074             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
7075
7076   def : Pat<(v4f32 (ffloor VR128:$src)),
7077             (VROUNDPSr VR128:$src, (i32 0x1))>;
7078   def : Pat<(v4f32 (fnearbyint VR128:$src)),
7079             (VROUNDPSr VR128:$src, (i32 0xC))>;
7080   def : Pat<(v4f32 (fceil VR128:$src)),
7081             (VROUNDPSr VR128:$src, (i32 0x2))>;
7082   def : Pat<(v4f32 (frint VR128:$src)),
7083             (VROUNDPSr VR128:$src, (i32 0x4))>;
7084   def : Pat<(v4f32 (ftrunc VR128:$src)),
7085             (VROUNDPSr VR128:$src, (i32 0x3))>;
7086
7087   def : Pat<(v2f64 (ffloor VR128:$src)),
7088             (VROUNDPDr VR128:$src, (i32 0x1))>;
7089   def : Pat<(v2f64 (fnearbyint VR128:$src)),
7090             (VROUNDPDr VR128:$src, (i32 0xC))>;
7091   def : Pat<(v2f64 (fceil VR128:$src)),
7092             (VROUNDPDr VR128:$src, (i32 0x2))>;
7093   def : Pat<(v2f64 (frint VR128:$src)),
7094             (VROUNDPDr VR128:$src, (i32 0x4))>;
7095   def : Pat<(v2f64 (ftrunc VR128:$src)),
7096             (VROUNDPDr VR128:$src, (i32 0x3))>;
7097
7098   def : Pat<(v8f32 (ffloor VR256:$src)),
7099             (VROUNDYPSr VR256:$src, (i32 0x1))>;
7100   def : Pat<(v8f32 (fnearbyint VR256:$src)),
7101             (VROUNDYPSr VR256:$src, (i32 0xC))>;
7102   def : Pat<(v8f32 (fceil VR256:$src)),
7103             (VROUNDYPSr VR256:$src, (i32 0x2))>;
7104   def : Pat<(v8f32 (frint VR256:$src)),
7105             (VROUNDYPSr VR256:$src, (i32 0x4))>;
7106   def : Pat<(v8f32 (ftrunc VR256:$src)),
7107             (VROUNDYPSr VR256:$src, (i32 0x3))>;
7108
7109   def : Pat<(v4f64 (ffloor VR256:$src)),
7110             (VROUNDYPDr VR256:$src, (i32 0x1))>;
7111   def : Pat<(v4f64 (fnearbyint VR256:$src)),
7112             (VROUNDYPDr VR256:$src, (i32 0xC))>;
7113   def : Pat<(v4f64 (fceil VR256:$src)),
7114             (VROUNDYPDr VR256:$src, (i32 0x2))>;
7115   def : Pat<(v4f64 (frint VR256:$src)),
7116             (VROUNDYPDr VR256:$src, (i32 0x4))>;
7117   def : Pat<(v4f64 (ftrunc VR256:$src)),
7118             (VROUNDYPDr VR256:$src, (i32 0x3))>;
7119 }
7120
7121 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
7122                                memopv4f32, memopv2f64,
7123                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
7124 let Constraints = "$src1 = $dst" in
7125 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
7126                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
7127
7128 let Predicates = [UseSSE41] in {
7129   def : Pat<(ffloor FR32:$src),
7130             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
7131   def : Pat<(f64 (ffloor FR64:$src)),
7132             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
7133   def : Pat<(f32 (fnearbyint FR32:$src)),
7134             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
7135   def : Pat<(f64 (fnearbyint FR64:$src)),
7136             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
7137   def : Pat<(f32 (fceil FR32:$src)),
7138             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
7139   def : Pat<(f64 (fceil FR64:$src)),
7140             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
7141   def : Pat<(f32 (frint FR32:$src)),
7142             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
7143   def : Pat<(f64 (frint FR64:$src)),
7144             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
7145   def : Pat<(f32 (ftrunc FR32:$src)),
7146             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
7147   def : Pat<(f64 (ftrunc FR64:$src)),
7148             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
7149
7150   def : Pat<(v4f32 (ffloor VR128:$src)),
7151             (ROUNDPSr VR128:$src, (i32 0x1))>;
7152   def : Pat<(v4f32 (fnearbyint VR128:$src)),
7153             (ROUNDPSr VR128:$src, (i32 0xC))>;
7154   def : Pat<(v4f32 (fceil VR128:$src)),
7155             (ROUNDPSr VR128:$src, (i32 0x2))>;
7156   def : Pat<(v4f32 (frint VR128:$src)),
7157             (ROUNDPSr VR128:$src, (i32 0x4))>;
7158   def : Pat<(v4f32 (ftrunc VR128:$src)),
7159             (ROUNDPSr VR128:$src, (i32 0x3))>;
7160
7161   def : Pat<(v2f64 (ffloor VR128:$src)),
7162             (ROUNDPDr VR128:$src, (i32 0x1))>;
7163   def : Pat<(v2f64 (fnearbyint VR128:$src)),
7164             (ROUNDPDr VR128:$src, (i32 0xC))>;
7165   def : Pat<(v2f64 (fceil VR128:$src)),
7166             (ROUNDPDr VR128:$src, (i32 0x2))>;
7167   def : Pat<(v2f64 (frint VR128:$src)),
7168             (ROUNDPDr VR128:$src, (i32 0x4))>;
7169   def : Pat<(v2f64 (ftrunc VR128:$src)),
7170             (ROUNDPDr VR128:$src, (i32 0x3))>;
7171 }
7172
7173 //===----------------------------------------------------------------------===//
7174 // SSE4.1 - Packed Bit Test
7175 //===----------------------------------------------------------------------===//
7176
7177 // ptest instruction we'll lower to this in X86ISelLowering primarily from
7178 // the intel intrinsic that corresponds to this.
7179 let Defs = [EFLAGS], Predicates = [HasAVX] in {
7180 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
7181                 "vptest\t{$src2, $src1|$src1, $src2}",
7182                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
7183                 Sched<[WriteVecLogic]>, VEX;
7184 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
7185                 "vptest\t{$src2, $src1|$src1, $src2}",
7186                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
7187                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
7188
7189 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
7190                 "vptest\t{$src2, $src1|$src1, $src2}",
7191                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
7192                 Sched<[WriteVecLogic]>, VEX, VEX_L;
7193 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
7194                 "vptest\t{$src2, $src1|$src1, $src2}",
7195                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
7196                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
7197 }
7198
7199 let Defs = [EFLAGS] in {
7200 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
7201               "ptest\t{$src2, $src1|$src1, $src2}",
7202               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
7203               Sched<[WriteVecLogic]>;
7204 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
7205               "ptest\t{$src2, $src1|$src1, $src2}",
7206               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
7207               Sched<[WriteVecLogicLd, ReadAfterLd]>;
7208 }
7209
7210 // The bit test instructions below are AVX only
7211 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
7212                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
7213   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
7214             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
7215             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
7216             Sched<[WriteVecLogic]>, VEX;
7217   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
7218             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
7219             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
7220             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
7221 }
7222
7223 let Defs = [EFLAGS], Predicates = [HasAVX] in {
7224 let ExeDomain = SSEPackedSingle in {
7225 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
7226 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
7227                             VEX_L;
7228 }
7229 let ExeDomain = SSEPackedDouble in {
7230 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
7231 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
7232                             VEX_L;
7233 }
7234 }
7235
7236 //===----------------------------------------------------------------------===//
7237 // SSE4.1 - Misc Instructions
7238 //===----------------------------------------------------------------------===//
7239
7240 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
7241   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
7242                      "popcnt{w}\t{$src, $dst|$dst, $src}",
7243                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
7244                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
7245                      OpSize16, XS;
7246   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
7247                      "popcnt{w}\t{$src, $dst|$dst, $src}",
7248                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
7249                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7250                       Sched<[WriteFAddLd]>, OpSize16, XS;
7251
7252   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
7253                      "popcnt{l}\t{$src, $dst|$dst, $src}",
7254                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
7255                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
7256                      OpSize32, XS;
7257
7258   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
7259                      "popcnt{l}\t{$src, $dst|$dst, $src}",
7260                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
7261                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7262                       Sched<[WriteFAddLd]>, OpSize32, XS;
7263
7264   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
7265                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7266                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
7267                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
7268   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
7269                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7270                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
7271                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7272                        Sched<[WriteFAddLd]>, XS;
7273 }
7274
7275
7276
7277 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
7278 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
7279                                  Intrinsic IntId128,
7280                                  X86FoldableSchedWrite Sched> {
7281   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7282                     (ins VR128:$src),
7283                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7284                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
7285                     Sched<[Sched]>;
7286   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7287                      (ins i128mem:$src),
7288                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7289                      [(set VR128:$dst,
7290                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>,
7291                     Sched<[Sched.Folded]>;
7292 }
7293
7294 // PHMIN has the same profile as PSAD, thus we use the same scheduling
7295 // model, although the naming is misleading.
7296 let Predicates = [HasAVX] in
7297 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
7298                                          int_x86_sse41_phminposuw,
7299                                          WriteVecIMul>, VEX;
7300 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
7301                                          int_x86_sse41_phminposuw,
7302                                          WriteVecIMul>;
7303
7304 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
7305 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
7306                               Intrinsic IntId128, bit Is2Addr = 1,
7307                               OpndItins itins = DEFAULT_ITINS> {
7308   let isCommutable = 1 in
7309   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7310        (ins VR128:$src1, VR128:$src2),
7311        !if(Is2Addr,
7312            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7313            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7314        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
7315        itins.rr>, Sched<[itins.Sched]>;
7316   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7317        (ins VR128:$src1, i128mem:$src2),
7318        !if(Is2Addr,
7319            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7320            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7321        [(set VR128:$dst,
7322          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
7323        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7324 }
7325
7326 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
7327 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
7328                                 Intrinsic IntId256,
7329                                 X86FoldableSchedWrite Sched> {
7330   let isCommutable = 1 in
7331   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
7332        (ins VR256:$src1, VR256:$src2),
7333        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7334        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
7335        Sched<[Sched]>;
7336   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
7337        (ins VR256:$src1, i256mem:$src2),
7338        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7339        [(set VR256:$dst,
7340          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
7341        Sched<[Sched.Folded, ReadAfterLd]>;
7342 }
7343
7344
7345 /// SS48I_binop_rm - Simple SSE41 binary operator.
7346 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7347                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7348                           X86MemOperand x86memop, bit Is2Addr = 1,
7349                           OpndItins itins = SSE_INTALU_ITINS_P> {
7350   let isCommutable = 1 in
7351   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7352        (ins RC:$src1, RC:$src2),
7353        !if(Is2Addr,
7354            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7355            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7356        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7357        Sched<[itins.Sched]>;
7358   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7359        (ins RC:$src1, x86memop:$src2),
7360        !if(Is2Addr,
7361            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7362            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7363        [(set RC:$dst,
7364          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7365        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7366 }
7367
7368 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7369 /// types.
7370 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7371                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7372                          PatFrag memop_frag, X86MemOperand x86memop,
7373                          OpndItins itins,
7374                          bit IsCommutable = 0, bit Is2Addr = 1> {
7375   let isCommutable = IsCommutable in
7376   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7377        (ins RC:$src1, RC:$src2),
7378        !if(Is2Addr,
7379            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7380            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7381        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7382        Sched<[itins.Sched]>;
7383   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7384        (ins RC:$src1, x86memop:$src2),
7385        !if(Is2Addr,
7386            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7387            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7388        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7389                                      (bitconvert (memop_frag addr:$src2)))))]>,
7390        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7391 }
7392
7393 let Predicates = [HasAVX] in {
7394   let isCommutable = 0 in
7395   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7396                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7397                                   VEX_4V;
7398   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7399                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7400                                   VEX_4V;
7401   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7402                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7403                                   VEX_4V;
7404   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7405                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7406                                   VEX_4V;
7407   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7408                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7409                                   VEX_4V;
7410   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7411                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7412                                   VEX_4V;
7413   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7414                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7415                                   VEX_4V;
7416   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7417                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7418                                   VEX_4V;
7419   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7420                                    VR128, loadv2i64, i128mem,
7421                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7422 }
7423
7424 let Predicates = [HasAVX2] in {
7425   let isCommutable = 0 in
7426   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7427                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7428                                   VEX_4V, VEX_L;
7429   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7430                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7431                                   VEX_4V, VEX_L;
7432   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7433                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7434                                   VEX_4V, VEX_L;
7435   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7436                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7437                                   VEX_4V, VEX_L;
7438   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7439                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7440                                   VEX_4V, VEX_L;
7441   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7442                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7443                                   VEX_4V, VEX_L;
7444   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7445                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7446                                   VEX_4V, VEX_L;
7447   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7448                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7449                                   VEX_4V, VEX_L;
7450   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7451                                   VR256, loadv4i64, i256mem,
7452                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7453 }
7454
7455 let Constraints = "$src1 = $dst" in {
7456   let isCommutable = 0 in
7457   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7458                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7459   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7460                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7461   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7462                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7463   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7464                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7465   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7466                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7467   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7468                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7469   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7470                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7471   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7472                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7473   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7474                                   VR128, memopv2i64, i128mem,
7475                                   SSE_INTMUL_ITINS_P, 1>;
7476 }
7477
7478 let Predicates = [HasAVX] in {
7479   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7480                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
7481                                  VEX_4V;
7482   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7483                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7484                                  VEX_4V;
7485 }
7486 let Predicates = [HasAVX2] in {
7487   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7488                                   memopv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
7489                                   VEX_4V, VEX_L;
7490   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7491                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7492                                   VEX_4V, VEX_L;
7493 }
7494
7495 let Constraints = "$src1 = $dst" in {
7496   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7497                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7498   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7499                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7500 }
7501
7502 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7503 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7504                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7505                  X86MemOperand x86memop, bit Is2Addr = 1,
7506                  OpndItins itins = DEFAULT_ITINS> {
7507   let isCommutable = 1 in
7508   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7509         (ins RC:$src1, RC:$src2, i8imm:$src3),
7510         !if(Is2Addr,
7511             !strconcat(OpcodeStr,
7512                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7513             !strconcat(OpcodeStr,
7514                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7515         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7516         Sched<[itins.Sched]>;
7517   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7518         (ins RC:$src1, x86memop:$src2, i8imm:$src3),
7519         !if(Is2Addr,
7520             !strconcat(OpcodeStr,
7521                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7522             !strconcat(OpcodeStr,
7523                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7524         [(set RC:$dst,
7525           (IntId RC:$src1,
7526            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7527         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7528 }
7529
7530 let Predicates = [HasAVX] in {
7531   let isCommutable = 0 in {
7532     let ExeDomain = SSEPackedSingle in {
7533     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7534                                         VR128, loadv4f32, f128mem, 0,
7535                                         DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7536     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7537                                     int_x86_avx_blend_ps_256, VR256, loadv8f32,
7538                                     f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7539                                     VEX_4V, VEX_L;
7540     }
7541     let ExeDomain = SSEPackedDouble in {
7542     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7543                                         VR128, loadv2f64, f128mem, 0,
7544                                         DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7545     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7546                                      int_x86_avx_blend_pd_256,VR256, loadv4f64,
7547                                      f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7548                                      VEX_4V, VEX_L;
7549     }
7550   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7551                                       VR128, loadv2i64, i128mem, 0,
7552                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7553   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7554                                       VR128, loadv2i64, i128mem, 0,
7555                                       DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7556   }
7557   let ExeDomain = SSEPackedSingle in
7558   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7559                                    VR128, loadv4f32, f128mem, 0,
7560                                    SSE_DPPS_ITINS>, VEX_4V;
7561   let ExeDomain = SSEPackedDouble in
7562   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7563                                    VR128, loadv2f64, f128mem, 0,
7564                                    SSE_DPPS_ITINS>, VEX_4V;
7565   let ExeDomain = SSEPackedSingle in
7566   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7567                                     VR256, loadv8f32, i256mem, 0,
7568                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7569 }
7570
7571 let Predicates = [HasAVX2] in {
7572   let isCommutable = 0 in {
7573   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7574                                   VR256, loadv4i64, i256mem, 0,
7575                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7576   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7577                                   VR256, loadv4i64, i256mem, 0,
7578                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7579   }
7580 }
7581
7582 let Constraints = "$src1 = $dst" in {
7583   let isCommutable = 0 in {
7584   let ExeDomain = SSEPackedSingle in
7585   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7586                                      VR128, memopv4f32, f128mem,
7587                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7588   let ExeDomain = SSEPackedDouble in
7589   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7590                                      VR128, memopv2f64, f128mem,
7591                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7592   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7593                                      VR128, memopv2i64, i128mem,
7594                                      1, SSE_INTALU_ITINS_BLEND_P>;
7595   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7596                                      VR128, memopv2i64, i128mem,
7597                                      1, SSE_MPSADBW_ITINS>;
7598   }
7599   let ExeDomain = SSEPackedSingle in
7600   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7601                                   VR128, memopv4f32, f128mem, 1,
7602                                   SSE_DPPS_ITINS>;
7603   let ExeDomain = SSEPackedDouble in
7604   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7605                                   VR128, memopv2f64, f128mem, 1,
7606                                   SSE_DPPD_ITINS>;
7607 }
7608
7609 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7610 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7611                                     RegisterClass RC, X86MemOperand x86memop,
7612                                     PatFrag mem_frag, Intrinsic IntId,
7613                                     X86FoldableSchedWrite Sched> {
7614   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7615                   (ins RC:$src1, RC:$src2, RC:$src3),
7616                   !strconcat(OpcodeStr,
7617                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7618                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7619                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7620                 Sched<[Sched]>;
7621
7622   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7623                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7624                   !strconcat(OpcodeStr,
7625                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7626                   [(set RC:$dst,
7627                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7628                                RC:$src3))],
7629                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7630                 Sched<[Sched.Folded, ReadAfterLd]>;
7631 }
7632
7633 let Predicates = [HasAVX] in {
7634 let ExeDomain = SSEPackedDouble in {
7635 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7636                                            loadv2f64, int_x86_sse41_blendvpd,
7637                                            WriteFVarBlend>;
7638 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7639                                   loadv4f64, int_x86_avx_blendv_pd_256,
7640                                   WriteFVarBlend>, VEX_L;
7641 } // ExeDomain = SSEPackedDouble
7642 let ExeDomain = SSEPackedSingle in {
7643 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7644                                            loadv4f32, int_x86_sse41_blendvps,
7645                                            WriteFVarBlend>;
7646 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7647                                   loadv8f32, int_x86_avx_blendv_ps_256,
7648                                   WriteFVarBlend>, VEX_L;
7649 } // ExeDomain = SSEPackedSingle
7650 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7651                                            loadv2i64, int_x86_sse41_pblendvb,
7652                                            WriteVarBlend>;
7653 }
7654
7655 let Predicates = [HasAVX2] in {
7656 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7657                                       loadv4i64, int_x86_avx2_pblendvb,
7658                                       WriteVarBlend>, VEX_L;
7659 }
7660
7661 let Predicates = [HasAVX] in {
7662   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7663                             (v16i8 VR128:$src2))),
7664             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7665   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7666                             (v4i32 VR128:$src2))),
7667             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7668   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7669                             (v4f32 VR128:$src2))),
7670             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7671   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7672                             (v2i64 VR128:$src2))),
7673             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7674   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7675                             (v2f64 VR128:$src2))),
7676             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7677   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7678                             (v8i32 VR256:$src2))),
7679             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7680   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7681                             (v8f32 VR256:$src2))),
7682             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7683   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7684                             (v4i64 VR256:$src2))),
7685             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7686   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7687                             (v4f64 VR256:$src2))),
7688             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7689
7690   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7691                                (imm:$mask))),
7692             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7693   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7694                                (imm:$mask))),
7695             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7696
7697   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7698                                (imm:$mask))),
7699             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7700   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7701                                (imm:$mask))),
7702             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7703   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7704                                (imm:$mask))),
7705             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7706 }
7707
7708 let Predicates = [HasAVX2] in {
7709   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7710                             (v32i8 VR256:$src2))),
7711             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7712   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7713                                (imm:$mask))),
7714             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7715 }
7716
7717 // Patterns
7718 let Predicates = [UseAVX] in {
7719   let AddedComplexity = 15 in {
7720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7721   // MOVS{S,D} to the lower bits.
7722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7723             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7725             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7727             (VBLENDPSrri (v4i32 (V_SET0)), VR128:$src, (i8 1))>;
7728   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7729             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7730
7731   // Move low f32 and clear high bits.
7732   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7733             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7734   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7735             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7736   }
7737
7738   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7739                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7740             (SUBREG_TO_REG (i32 0),
7741                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7742                            sub_xmm)>;
7743   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7744                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7745             (SUBREG_TO_REG (i64 0),
7746                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7747                            sub_xmm)>;
7748
7749   // Move low f64 and clear high bits.
7750   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7751             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7752
7753   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7754             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7755 }
7756
7757 let Predicates = [UseSSE41] in {
7758   // With SSE41 we can use blends for these patterns.
7759   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7760             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7761   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7762             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7763   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7764             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7765 }
7766
7767
7768 /// SS41I_ternary_int - SSE 4.1 ternary operator
7769 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7770   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7771                                X86MemOperand x86memop, Intrinsic IntId,
7772                                OpndItins itins = DEFAULT_ITINS> {
7773     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7774                     (ins VR128:$src1, VR128:$src2),
7775                     !strconcat(OpcodeStr,
7776                      "\t{$src2, $dst|$dst, $src2}"),
7777                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7778                     itins.rr>, Sched<[itins.Sched]>;
7779
7780     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7781                     (ins VR128:$src1, x86memop:$src2),
7782                     !strconcat(OpcodeStr,
7783                      "\t{$src2, $dst|$dst, $src2}"),
7784                     [(set VR128:$dst,
7785                       (IntId VR128:$src1,
7786                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7787                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7788   }
7789 }
7790
7791 let ExeDomain = SSEPackedDouble in
7792 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7793                                   int_x86_sse41_blendvpd,
7794                                   DEFAULT_ITINS_FBLENDSCHED>;
7795 let ExeDomain = SSEPackedSingle in
7796 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7797                                   int_x86_sse41_blendvps,
7798                                   DEFAULT_ITINS_FBLENDSCHED>;
7799 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7800                                   int_x86_sse41_pblendvb,
7801                                   DEFAULT_ITINS_VARBLENDSCHED>;
7802
7803 // Aliases with the implicit xmm0 argument
7804 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7805                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7806 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7807                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7808 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7809                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7810 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7811                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7812 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7813                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7814 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7815                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7816
7817 let Predicates = [UseSSE41] in {
7818   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7819                             (v16i8 VR128:$src2))),
7820             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7821   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7822                             (v4i32 VR128:$src2))),
7823             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7824   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7825                             (v4f32 VR128:$src2))),
7826             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7827   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7828                             (v2i64 VR128:$src2))),
7829             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7830   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7831                             (v2f64 VR128:$src2))),
7832             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7833
7834   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7835                                (imm:$mask))),
7836             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7837   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7838                                (imm:$mask))),
7839             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7840   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7841                                (imm:$mask))),
7842             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7843
7844 }
7845
7846 let SchedRW = [WriteLoad] in {
7847 let Predicates = [HasAVX] in
7848 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7849                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7850                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7851                        VEX;
7852 let Predicates = [HasAVX2] in
7853 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7854                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7855                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7856                          VEX, VEX_L;
7857 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7858                        "movntdqa\t{$src, $dst|$dst, $src}",
7859                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7860 } // SchedRW
7861
7862 //===----------------------------------------------------------------------===//
7863 // SSE4.2 - Compare Instructions
7864 //===----------------------------------------------------------------------===//
7865
7866 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7867 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7868                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7869                           X86MemOperand x86memop, bit Is2Addr = 1> {
7870   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7871        (ins RC:$src1, RC:$src2),
7872        !if(Is2Addr,
7873            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7874            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7875        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7876   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7877        (ins RC:$src1, x86memop:$src2),
7878        !if(Is2Addr,
7879            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7880            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7881        [(set RC:$dst,
7882          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7883 }
7884
7885 let Predicates = [HasAVX] in
7886   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7887                                  loadv2i64, i128mem, 0>, VEX_4V;
7888
7889 let Predicates = [HasAVX2] in
7890   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7891                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7892
7893 let Constraints = "$src1 = $dst" in
7894   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7895                                 memopv2i64, i128mem>;
7896
7897 //===----------------------------------------------------------------------===//
7898 // SSE4.2 - String/text Processing Instructions
7899 //===----------------------------------------------------------------------===//
7900
7901 // Packed Compare Implicit Length Strings, Return Mask
7902 multiclass pseudo_pcmpistrm<string asm> {
7903   def REG : PseudoI<(outs VR128:$dst),
7904                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7905     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7906                                                   imm:$src3))]>;
7907   def MEM : PseudoI<(outs VR128:$dst),
7908                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7909     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7910                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7911 }
7912
7913 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7914   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7915   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7916 }
7917
7918 multiclass pcmpistrm_SS42AI<string asm> {
7919   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7920     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7921     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7922     []>, Sched<[WritePCmpIStrM]>;
7923   let mayLoad = 1 in
7924   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7925     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7926     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7927     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7928 }
7929
7930 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7931   let Predicates = [HasAVX] in
7932   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7933   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7934 }
7935
7936 // Packed Compare Explicit Length Strings, Return Mask
7937 multiclass pseudo_pcmpestrm<string asm> {
7938   def REG : PseudoI<(outs VR128:$dst),
7939                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7940     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7941                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7942   def MEM : PseudoI<(outs VR128:$dst),
7943                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7944     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7945                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7946 }
7947
7948 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7949   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7950   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7951 }
7952
7953 multiclass SS42AI_pcmpestrm<string asm> {
7954   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7955     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7956     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7957     []>, Sched<[WritePCmpEStrM]>;
7958   let mayLoad = 1 in
7959   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7960     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7961     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7962     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7963 }
7964
7965 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7966   let Predicates = [HasAVX] in
7967   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7968   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7969 }
7970
7971 // Packed Compare Implicit Length Strings, Return Index
7972 multiclass pseudo_pcmpistri<string asm> {
7973   def REG : PseudoI<(outs GR32:$dst),
7974                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7975     [(set GR32:$dst, EFLAGS,
7976       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7977   def MEM : PseudoI<(outs GR32:$dst),
7978                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7979     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7980                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7981 }
7982
7983 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7984   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7985   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7986 }
7987
7988 multiclass SS42AI_pcmpistri<string asm> {
7989   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7990     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7991     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7992     []>, Sched<[WritePCmpIStrI]>;
7993   let mayLoad = 1 in
7994   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7995     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7996     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7997     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7998 }
7999
8000 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
8001   let Predicates = [HasAVX] in
8002   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
8003   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
8004 }
8005
8006 // Packed Compare Explicit Length Strings, Return Index
8007 multiclass pseudo_pcmpestri<string asm> {
8008   def REG : PseudoI<(outs GR32:$dst),
8009                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
8010     [(set GR32:$dst, EFLAGS,
8011       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
8012   def MEM : PseudoI<(outs GR32:$dst),
8013                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
8014     [(set GR32:$dst, EFLAGS,
8015       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
8016        imm:$src5))]>;
8017 }
8018
8019 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
8020   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
8021   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
8022 }
8023
8024 multiclass SS42AI_pcmpestri<string asm> {
8025   def rr : SS42AI<0x61, MRMSrcReg, (outs),
8026     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
8027     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
8028     []>, Sched<[WritePCmpEStrI]>;
8029   let mayLoad = 1 in
8030   def rm : SS42AI<0x61, MRMSrcMem, (outs),
8031     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
8032     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
8033     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
8034 }
8035
8036 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
8037   let Predicates = [HasAVX] in
8038   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
8039   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
8040 }
8041
8042 //===----------------------------------------------------------------------===//
8043 // SSE4.2 - CRC Instructions
8044 //===----------------------------------------------------------------------===//
8045
8046 // No CRC instructions have AVX equivalents
8047
8048 // crc intrinsic instruction
8049 // This set of instructions are only rm, the only difference is the size
8050 // of r and m.
8051 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
8052                    RegisterClass RCIn, SDPatternOperator Int> :
8053   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
8054          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
8055          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
8056          Sched<[WriteFAdd]>;
8057
8058 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
8059                    X86MemOperand x86memop, SDPatternOperator Int> :
8060   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
8061          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
8062          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
8063          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
8064
8065 let Constraints = "$src1 = $dst" in {
8066   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
8067                                  int_x86_sse42_crc32_32_8>;
8068   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
8069                                  int_x86_sse42_crc32_32_8>;
8070   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
8071                                  int_x86_sse42_crc32_32_16>, OpSize16;
8072   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
8073                                  int_x86_sse42_crc32_32_16>, OpSize16;
8074   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
8075                                  int_x86_sse42_crc32_32_32>, OpSize32;
8076   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
8077                                  int_x86_sse42_crc32_32_32>, OpSize32;
8078   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
8079                                  int_x86_sse42_crc32_64_64>, REX_W;
8080   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
8081                                  int_x86_sse42_crc32_64_64>, REX_W;
8082   let hasSideEffects = 0 in {
8083     let mayLoad = 1 in
8084     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
8085                                    null_frag>, REX_W;
8086     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
8087                                    null_frag>, REX_W;
8088   }
8089 }
8090
8091 //===----------------------------------------------------------------------===//
8092 // SHA-NI Instructions
8093 //===----------------------------------------------------------------------===//
8094
8095 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
8096                       bit UsesXMM0 = 0> {
8097   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
8098              (ins VR128:$src1, VR128:$src2),
8099              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
8100              [!if(UsesXMM0,
8101                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
8102                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
8103
8104   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
8105              (ins VR128:$src1, i128mem:$src2),
8106              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
8107              [!if(UsesXMM0,
8108                   (set VR128:$dst, (IntId VR128:$src1,
8109                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
8110                   (set VR128:$dst, (IntId VR128:$src1,
8111                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
8112 }
8113
8114 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
8115   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
8116                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8117                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8118                          [(set VR128:$dst,
8119                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
8120                             (i8 imm:$src3)))]>, TA;
8121   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
8122                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8123                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8124                          [(set VR128:$dst,
8125                            (int_x86_sha1rnds4 VR128:$src1,
8126                             (bc_v4i32 (memopv2i64 addr:$src2)),
8127                             (i8 imm:$src3)))]>, TA;
8128
8129   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
8130   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
8131   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
8132
8133   let Uses=[XMM0] in
8134   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
8135
8136   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
8137   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
8138 }
8139
8140 // Aliases with explicit %xmm0
8141 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
8142                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
8143 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
8144                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
8145
8146 //===----------------------------------------------------------------------===//
8147 // AES-NI Instructions
8148 //===----------------------------------------------------------------------===//
8149
8150 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
8151                               Intrinsic IntId128, bit Is2Addr = 1> {
8152   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
8153        (ins VR128:$src1, VR128:$src2),
8154        !if(Is2Addr,
8155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
8156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
8157        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
8158        Sched<[WriteAESDecEnc]>;
8159   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
8160        (ins VR128:$src1, i128mem:$src2),
8161        !if(Is2Addr,
8162            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
8163            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
8164        [(set VR128:$dst,
8165          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
8166        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
8167 }
8168
8169 // Perform One Round of an AES Encryption/Decryption Flow
8170 let Predicates = [HasAVX, HasAES] in {
8171   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
8172                          int_x86_aesni_aesenc, 0>, VEX_4V;
8173   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
8174                          int_x86_aesni_aesenclast, 0>, VEX_4V;
8175   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
8176                          int_x86_aesni_aesdec, 0>, VEX_4V;
8177   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
8178                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
8179 }
8180
8181 let Constraints = "$src1 = $dst" in {
8182   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
8183                          int_x86_aesni_aesenc>;
8184   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
8185                          int_x86_aesni_aesenclast>;
8186   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
8187                          int_x86_aesni_aesdec>;
8188   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
8189                          int_x86_aesni_aesdeclast>;
8190 }
8191
8192 // Perform the AES InvMixColumn Transformation
8193 let Predicates = [HasAVX, HasAES] in {
8194   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
8195       (ins VR128:$src1),
8196       "vaesimc\t{$src1, $dst|$dst, $src1}",
8197       [(set VR128:$dst,
8198         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
8199       VEX;
8200   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
8201       (ins i128mem:$src1),
8202       "vaesimc\t{$src1, $dst|$dst, $src1}",
8203       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
8204       Sched<[WriteAESIMCLd]>, VEX;
8205 }
8206 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
8207   (ins VR128:$src1),
8208   "aesimc\t{$src1, $dst|$dst, $src1}",
8209   [(set VR128:$dst,
8210     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
8211 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
8212   (ins i128mem:$src1),
8213   "aesimc\t{$src1, $dst|$dst, $src1}",
8214   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
8215   Sched<[WriteAESIMCLd]>;
8216
8217 // AES Round Key Generation Assist
8218 let Predicates = [HasAVX, HasAES] in {
8219   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
8220       (ins VR128:$src1, i8imm:$src2),
8221       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8222       [(set VR128:$dst,
8223         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
8224       Sched<[WriteAESKeyGen]>, VEX;
8225   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
8226       (ins i128mem:$src1, i8imm:$src2),
8227       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8228       [(set VR128:$dst,
8229         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
8230       Sched<[WriteAESKeyGenLd]>, VEX;
8231 }
8232 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
8233   (ins VR128:$src1, i8imm:$src2),
8234   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8235   [(set VR128:$dst,
8236     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
8237   Sched<[WriteAESKeyGen]>;
8238 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
8239   (ins i128mem:$src1, i8imm:$src2),
8240   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8241   [(set VR128:$dst,
8242     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
8243   Sched<[WriteAESKeyGenLd]>;
8244
8245 //===----------------------------------------------------------------------===//
8246 // PCLMUL Instructions
8247 //===----------------------------------------------------------------------===//
8248
8249 // AVX carry-less Multiplication instructions
8250 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
8251            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8252            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8253            [(set VR128:$dst,
8254              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
8255            Sched<[WriteCLMul]>;
8256
8257 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
8258            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8259            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8260            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
8261                               (loadv2i64 addr:$src2), imm:$src3))]>,
8262            Sched<[WriteCLMulLd, ReadAfterLd]>;
8263
8264 // Carry-less Multiplication instructions
8265 let Constraints = "$src1 = $dst" in {
8266 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
8267            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8268            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8269            [(set VR128:$dst,
8270              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
8271              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
8272
8273 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
8274            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8275            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8276            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
8277                               (memopv2i64 addr:$src2), imm:$src3))],
8278                               IIC_SSE_PCLMULQDQ_RM>,
8279            Sched<[WriteCLMulLd, ReadAfterLd]>;
8280 } // Constraints = "$src1 = $dst"
8281
8282
8283 multiclass pclmul_alias<string asm, int immop> {
8284   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8285                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
8286
8287   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8288                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
8289
8290   def : InstAlias<!strconcat("vpclmul", asm,
8291                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8292                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
8293                   0>;
8294
8295   def : InstAlias<!strconcat("vpclmul", asm,
8296                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8297                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
8298                   0>;
8299 }
8300 defm : pclmul_alias<"hqhq", 0x11>;
8301 defm : pclmul_alias<"hqlq", 0x01>;
8302 defm : pclmul_alias<"lqhq", 0x10>;
8303 defm : pclmul_alias<"lqlq", 0x00>;
8304
8305 //===----------------------------------------------------------------------===//
8306 // SSE4A Instructions
8307 //===----------------------------------------------------------------------===//
8308
8309 let Predicates = [HasSSE4A] in {
8310
8311 let Constraints = "$src = $dst" in {
8312 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
8313                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
8314                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8315                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8316                                     imm:$idx))]>, PD;
8317 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8318               (ins VR128:$src, VR128:$mask),
8319               "extrq\t{$mask, $src|$src, $mask}",
8320               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8321                                  VR128:$mask))]>, PD;
8322
8323 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8324                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
8325                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8326                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8327                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8328 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8329                  (ins VR128:$src, VR128:$mask),
8330                  "insertq\t{$mask, $src|$src, $mask}",
8331                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8332                                     VR128:$mask))]>, XD;
8333 }
8334
8335 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8336                 "movntss\t{$src, $dst|$dst, $src}",
8337                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8338
8339 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8340                 "movntsd\t{$src, $dst|$dst, $src}",
8341                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8342 }
8343
8344 //===----------------------------------------------------------------------===//
8345 // AVX Instructions
8346 //===----------------------------------------------------------------------===//
8347
8348 //===----------------------------------------------------------------------===//
8349 // VBROADCAST - Load from memory and broadcast to all elements of the
8350 //              destination operand
8351 //
8352 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8353                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8354   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8355         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8356         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8357
8358 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8359                            X86MemOperand x86memop, ValueType VT,
8360                            PatFrag ld_frag, SchedWrite Sched> :
8361   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8362         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8363         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8364         Sched<[Sched]>, VEX {
8365     let mayLoad = 1;
8366 }
8367
8368 // AVX2 adds register forms
8369 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8370                          Intrinsic Int, SchedWrite Sched> :
8371   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8372          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8373          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8374
8375 let ExeDomain = SSEPackedSingle in {
8376   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8377                                              f32mem, v4f32, loadf32, WriteLoad>;
8378   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8379                                              f32mem, v8f32, loadf32,
8380                                              WriteFShuffleLd>, VEX_L;
8381 }
8382 let ExeDomain = SSEPackedDouble in
8383 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8384                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8385 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8386                                    int_x86_avx_vbroadcastf128_pd_256,
8387                                    WriteFShuffleLd>, VEX_L;
8388
8389 let ExeDomain = SSEPackedSingle in {
8390   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8391                                            int_x86_avx2_vbroadcast_ss_ps,
8392                                            WriteFShuffle>;
8393   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8394                                       int_x86_avx2_vbroadcast_ss_ps_256,
8395                                       WriteFShuffle256>, VEX_L;
8396 }
8397 let ExeDomain = SSEPackedDouble in
8398 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8399                                       int_x86_avx2_vbroadcast_sd_pd_256,
8400                                       WriteFShuffle256>, VEX_L;
8401
8402 let Predicates = [HasAVX2] in
8403 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8404                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8405                                    VEX_L;
8406
8407 let Predicates = [HasAVX] in
8408 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8409           (VBROADCASTF128 addr:$src)>;
8410
8411
8412 //===----------------------------------------------------------------------===//
8413 // VINSERTF128 - Insert packed floating-point values
8414 //
8415 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
8416 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8417           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8418           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8419           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8420 let mayLoad = 1 in
8421 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8422           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
8423           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8424           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8425 }
8426
8427 let Predicates = [HasAVX] in {
8428 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8429                                    (iPTR imm)),
8430           (VINSERTF128rr VR256:$src1, VR128:$src2,
8431                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8432 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8433                                    (iPTR imm)),
8434           (VINSERTF128rr VR256:$src1, VR128:$src2,
8435                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8436
8437 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8438                                    (iPTR imm)),
8439           (VINSERTF128rm VR256:$src1, addr:$src2,
8440                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8441 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8442                                    (iPTR imm)),
8443           (VINSERTF128rm VR256:$src1, addr:$src2,
8444                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8445 }
8446
8447 let Predicates = [HasAVX1Only] in {
8448 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8449                                    (iPTR imm)),
8450           (VINSERTF128rr VR256:$src1, VR128:$src2,
8451                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8452 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8453                                    (iPTR imm)),
8454           (VINSERTF128rr VR256:$src1, VR128:$src2,
8455                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8456 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8457                                    (iPTR imm)),
8458           (VINSERTF128rr VR256:$src1, VR128:$src2,
8459                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8460 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8461                                    (iPTR imm)),
8462           (VINSERTF128rr VR256:$src1, VR128:$src2,
8463                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8464
8465 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8466                                    (iPTR imm)),
8467           (VINSERTF128rm VR256:$src1, addr:$src2,
8468                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8469 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8470                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8471                                    (iPTR imm)),
8472           (VINSERTF128rm VR256:$src1, addr:$src2,
8473                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8474 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8475                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8476                                    (iPTR imm)),
8477           (VINSERTF128rm VR256:$src1, addr:$src2,
8478                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8479 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8480                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8481                                    (iPTR imm)),
8482           (VINSERTF128rm VR256:$src1, addr:$src2,
8483                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8484 }
8485
8486 //===----------------------------------------------------------------------===//
8487 // VEXTRACTF128 - Extract packed floating-point values
8488 //
8489 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
8490 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8491           (ins VR256:$src1, i8imm:$src2),
8492           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8493           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8494 let mayStore = 1 in
8495 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8496           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
8497           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8498           []>, Sched<[WriteStore]>, VEX, VEX_L;
8499 }
8500
8501 // AVX1 patterns
8502 let Predicates = [HasAVX] in {
8503 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8504           (v4f32 (VEXTRACTF128rr
8505                     (v8f32 VR256:$src1),
8506                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8507 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8508           (v2f64 (VEXTRACTF128rr
8509                     (v4f64 VR256:$src1),
8510                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8511
8512 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8513                          (iPTR imm))), addr:$dst),
8514           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8515            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8516 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8517                          (iPTR imm))), addr:$dst),
8518           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8519            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8520 }
8521
8522 let Predicates = [HasAVX1Only] in {
8523 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8524           (v2i64 (VEXTRACTF128rr
8525                   (v4i64 VR256:$src1),
8526                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8527 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8528           (v4i32 (VEXTRACTF128rr
8529                   (v8i32 VR256:$src1),
8530                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8531 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8532           (v8i16 (VEXTRACTF128rr
8533                   (v16i16 VR256:$src1),
8534                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8535 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8536           (v16i8 (VEXTRACTF128rr
8537                   (v32i8 VR256:$src1),
8538                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8539
8540 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8541                                 (iPTR imm))), addr:$dst),
8542           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8543            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8544 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8545                                 (iPTR imm))), addr:$dst),
8546           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8547            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8548 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8549                                 (iPTR imm))), addr:$dst),
8550           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8551            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8552 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8553                                 (iPTR imm))), addr:$dst),
8554           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8555            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8556 }
8557
8558 //===----------------------------------------------------------------------===//
8559 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8560 //
8561 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8562                           Intrinsic IntLd, Intrinsic IntLd256,
8563                           Intrinsic IntSt, Intrinsic IntSt256> {
8564   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8565              (ins VR128:$src1, f128mem:$src2),
8566              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8567              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8568              VEX_4V;
8569   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8570              (ins VR256:$src1, f256mem:$src2),
8571              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8572              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8573              VEX_4V, VEX_L;
8574   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8575              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8576              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8577              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8578   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8579              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8580              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8581              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8582 }
8583
8584 let ExeDomain = SSEPackedSingle in
8585 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8586                                  int_x86_avx_maskload_ps,
8587                                  int_x86_avx_maskload_ps_256,
8588                                  int_x86_avx_maskstore_ps,
8589                                  int_x86_avx_maskstore_ps_256>;
8590 let ExeDomain = SSEPackedDouble in
8591 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8592                                  int_x86_avx_maskload_pd,
8593                                  int_x86_avx_maskload_pd_256,
8594                                  int_x86_avx_maskstore_pd,
8595                                  int_x86_avx_maskstore_pd_256>;
8596
8597 //===----------------------------------------------------------------------===//
8598 // VPERMIL - Permute Single and Double Floating-Point Values
8599 //
8600 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8601                       RegisterClass RC, X86MemOperand x86memop_f,
8602                       X86MemOperand x86memop_i, PatFrag i_frag,
8603                       Intrinsic IntVar, ValueType vt> {
8604   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8605              (ins RC:$src1, RC:$src2),
8606              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8607              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8608              Sched<[WriteFShuffle]>;
8609   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8610              (ins RC:$src1, x86memop_i:$src2),
8611              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8612              [(set RC:$dst, (IntVar RC:$src1,
8613                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8614              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8615
8616   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8617              (ins RC:$src1, i8imm:$src2),
8618              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8619              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8620              Sched<[WriteFShuffle]>;
8621   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8622              (ins x86memop_f:$src1, i8imm:$src2),
8623              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8624              [(set RC:$dst,
8625                (vt (X86VPermilpi (memop addr:$src1), (i8 imm:$src2))))]>, VEX,
8626              Sched<[WriteFShuffleLd]>;
8627 }
8628
8629 let ExeDomain = SSEPackedSingle in {
8630   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8631                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8632   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8633                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8634 }
8635 let ExeDomain = SSEPackedDouble in {
8636   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8637                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8638   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8639                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8640 }
8641
8642 let Predicates = [HasAVX] in {
8643 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8644           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8645 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8646           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8647 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8648           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8649 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8650           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8651
8652 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8653           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8654 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8655           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8656 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8657                                (i8 imm:$imm))),
8658           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8659 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8660           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8661
8662 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8663           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8664 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8665           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8666 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8667           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8668 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8669           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8670
8671 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8672           (VPERMILPDri VR128:$src1, imm:$imm)>;
8673 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8674           (VPERMILPDmi addr:$src1, imm:$imm)>;
8675 }
8676
8677 //===----------------------------------------------------------------------===//
8678 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8679 //
8680 let ExeDomain = SSEPackedSingle in {
8681 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8682           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8683           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8684           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8685                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8686           Sched<[WriteFShuffle]>;
8687 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8688           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8689           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8690           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8691                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8692           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8693 }
8694
8695 let Predicates = [HasAVX] in {
8696 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8697           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8698 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8699                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8700           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8701 }
8702
8703 let Predicates = [HasAVX1Only] in {
8704 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8705           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8706 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8707           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8708 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8709           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8710 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8711           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8712
8713 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8714                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8715           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8716 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8717                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8718           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8719 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8720                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8721           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8722 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8723                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8724           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8725 }
8726
8727 //===----------------------------------------------------------------------===//
8728 // VZERO - Zero YMM registers
8729 //
8730 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8731             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8732   // Zero All YMM registers
8733   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8734                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8735
8736   // Zero Upper bits of YMM registers
8737   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8738                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8739 }
8740
8741 //===----------------------------------------------------------------------===//
8742 // Half precision conversion instructions
8743 //===----------------------------------------------------------------------===//
8744 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8745   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8746              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8747              [(set RC:$dst, (Int VR128:$src))]>,
8748              T8PD, VEX, Sched<[WriteCvtF2F]>;
8749   let neverHasSideEffects = 1, mayLoad = 1 in
8750   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8751              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8752              Sched<[WriteCvtF2FLd]>;
8753 }
8754
8755 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8756   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8757                (ins RC:$src1, i32i8imm:$src2),
8758                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8759                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8760                TAPD, VEX, Sched<[WriteCvtF2F]>;
8761   let neverHasSideEffects = 1, mayStore = 1,
8762       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8763   def mr : Ii8<0x1D, MRMDestMem, (outs),
8764                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8765                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8766                TAPD, VEX;
8767 }
8768
8769 let Predicates = [HasF16C] in {
8770   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8771   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8772   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8773   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8774
8775   // Pattern match vcvtph2ps of a scalar i64 load.
8776   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8777             (VCVTPH2PSrm addr:$src)>;
8778   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8779             (VCVTPH2PSrm addr:$src)>;
8780 }
8781
8782 // Patterns for  matching conversions from float to half-float and vice versa.
8783 let Predicates = [HasF16C] in {
8784   def : Pat<(fp_to_f16 FR32:$src),
8785             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8786               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8787
8788   def : Pat<(f16_to_fp GR16:$src),
8789             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8790               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8791
8792   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8793             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8794               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8795 }
8796
8797 //===----------------------------------------------------------------------===//
8798 // AVX2 Instructions
8799 //===----------------------------------------------------------------------===//
8800
8801 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8802 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8803                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8804                  X86MemOperand x86memop> {
8805   let isCommutable = 1 in
8806   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8807         (ins RC:$src1, RC:$src2, i8imm:$src3),
8808         !strconcat(OpcodeStr,
8809             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8810         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8811         Sched<[WriteBlend]>, VEX_4V;
8812   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8813         (ins RC:$src1, x86memop:$src2, i8imm:$src3),
8814         !strconcat(OpcodeStr,
8815             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8816         [(set RC:$dst,
8817           (IntId RC:$src1,
8818            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8819         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8820 }
8821
8822 let isCommutable = 0 in {
8823 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8824                                    VR128, loadv2i64, i128mem>;
8825 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8826                                     VR256, loadv4i64, i256mem>, VEX_L;
8827 }
8828
8829 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8830                   imm:$mask)),
8831           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8832 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8833                   imm:$mask)),
8834           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8835
8836 //===----------------------------------------------------------------------===//
8837 // VPBROADCAST - Load from memory and broadcast to all elements of the
8838 //               destination operand
8839 //
8840 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8841                           X86MemOperand x86memop, PatFrag ld_frag,
8842                           Intrinsic Int128, Intrinsic Int256> {
8843   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8844                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8845                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8846                   Sched<[WriteShuffle]>, VEX;
8847   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8848                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8849                   [(set VR128:$dst,
8850                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8851                   Sched<[WriteLoad]>, VEX;
8852   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8853                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8854                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8855                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8856   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8857                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8858                    [(set VR256:$dst,
8859                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8860                    Sched<[WriteLoad]>, VEX, VEX_L;
8861 }
8862
8863 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8864                                     int_x86_avx2_pbroadcastb_128,
8865                                     int_x86_avx2_pbroadcastb_256>;
8866 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8867                                     int_x86_avx2_pbroadcastw_128,
8868                                     int_x86_avx2_pbroadcastw_256>;
8869 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8870                                     int_x86_avx2_pbroadcastd_128,
8871                                     int_x86_avx2_pbroadcastd_256>;
8872 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8873                                     int_x86_avx2_pbroadcastq_128,
8874                                     int_x86_avx2_pbroadcastq_256>;
8875
8876 let Predicates = [HasAVX2] in {
8877   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8878           (VPBROADCASTBrm addr:$src)>;
8879   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8880           (VPBROADCASTBYrm addr:$src)>;
8881   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8882           (VPBROADCASTWrm addr:$src)>;
8883   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8884           (VPBROADCASTWYrm addr:$src)>;
8885   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8886           (VPBROADCASTDrm addr:$src)>;
8887   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8888           (VPBROADCASTDYrm addr:$src)>;
8889   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8890           (VPBROADCASTQrm addr:$src)>;
8891   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8892           (VPBROADCASTQYrm addr:$src)>;
8893
8894   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8895           (VPBROADCASTBrr VR128:$src)>;
8896   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8897           (VPBROADCASTBYrr VR128:$src)>;
8898   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8899           (VPBROADCASTWrr VR128:$src)>;
8900   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8901           (VPBROADCASTWYrr VR128:$src)>;
8902   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8903           (VPBROADCASTDrr VR128:$src)>;
8904   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8905           (VPBROADCASTDYrr VR128:$src)>;
8906   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8907           (VPBROADCASTQrr VR128:$src)>;
8908   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8909           (VPBROADCASTQYrr VR128:$src)>;
8910   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8911           (VBROADCASTSSrr VR128:$src)>;
8912   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8913           (VBROADCASTSSYrr VR128:$src)>;
8914   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8915           (VPBROADCASTQrr VR128:$src)>;
8916   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8917           (VBROADCASTSDYrr VR128:$src)>;
8918
8919   // Provide aliases for broadcast from the same regitser class that
8920   // automatically does the extract.
8921   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8922             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8923                                                     sub_xmm)))>;
8924   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8925             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8926                                                     sub_xmm)))>;
8927   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8928             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8929                                                     sub_xmm)))>;
8930   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8931             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8932                                                     sub_xmm)))>;
8933   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8934             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8935                                                     sub_xmm)))>;
8936   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8937             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8938                                                     sub_xmm)))>;
8939
8940   // Provide fallback in case the load node that is used in the patterns above
8941   // is used by additional users, which prevents the pattern selection.
8942   let AddedComplexity = 20 in {
8943     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8944               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8945     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8946               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8947     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8948               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8949
8950     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8951               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8952     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8953               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8954     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8955               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8956
8957     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8958           (VPBROADCASTBrr (COPY_TO_REGCLASS
8959                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8960                            VR128))>;
8961     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8962           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8963                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8964                             VR128))>;
8965
8966     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8967           (VPBROADCASTWrr (COPY_TO_REGCLASS
8968                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8969                            VR128))>;
8970     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8971           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8972                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8973                             VR128))>;
8974
8975     // The patterns for VPBROADCASTD are not needed because they would match
8976     // the exact same thing as VBROADCASTSS patterns.
8977
8978     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8979           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8980     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8981   }
8982 }
8983
8984 // AVX1 broadcast patterns
8985 let Predicates = [HasAVX1Only] in {
8986 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8987           (VBROADCASTSSYrm addr:$src)>;
8988 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8989           (VBROADCASTSDYrm addr:$src)>;
8990 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8991           (VBROADCASTSSrm addr:$src)>;
8992 }
8993
8994 let Predicates = [HasAVX] in {
8995   // Provide fallback in case the load node that is used in the patterns above
8996   // is used by additional users, which prevents the pattern selection.
8997   let AddedComplexity = 20 in {
8998   // 128bit broadcasts:
8999   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
9000             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
9001   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
9002             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
9003               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
9004               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
9005   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
9006             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
9007               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
9008               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
9009
9010   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
9011             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
9012   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
9013             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
9014               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
9015               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
9016   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
9017             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
9018               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
9019               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
9020   }
9021
9022   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
9023             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
9024 }
9025
9026 //===----------------------------------------------------------------------===//
9027 // VPERM - Permute instructions
9028 //
9029
9030 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
9031                      ValueType OpVT, X86FoldableSchedWrite Sched> {
9032   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9033                    (ins VR256:$src1, VR256:$src2),
9034                    !strconcat(OpcodeStr,
9035                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9036                    [(set VR256:$dst,
9037                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
9038                    Sched<[Sched]>, VEX_4V, VEX_L;
9039   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9040                    (ins VR256:$src1, i256mem:$src2),
9041                    !strconcat(OpcodeStr,
9042                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9043                    [(set VR256:$dst,
9044                      (OpVT (X86VPermv VR256:$src1,
9045                             (bitconvert (mem_frag addr:$src2)))))]>,
9046                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
9047 }
9048
9049 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
9050 let ExeDomain = SSEPackedSingle in
9051 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
9052
9053 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
9054                          ValueType OpVT, X86FoldableSchedWrite Sched> {
9055   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
9056                      (ins VR256:$src1, i8imm:$src2),
9057                      !strconcat(OpcodeStr,
9058                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9059                      [(set VR256:$dst,
9060                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
9061                      Sched<[Sched]>, VEX, VEX_L;
9062   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
9063                      (ins i256mem:$src1, i8imm:$src2),
9064                      !strconcat(OpcodeStr,
9065                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9066                      [(set VR256:$dst,
9067                        (OpVT (X86VPermi (mem_frag addr:$src1),
9068                               (i8 imm:$src2))))]>,
9069                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
9070 }
9071
9072 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
9073                             WriteShuffle256>, VEX_W;
9074 let ExeDomain = SSEPackedDouble in
9075 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
9076                              WriteFShuffle256>, VEX_W;
9077
9078 //===----------------------------------------------------------------------===//
9079 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
9080 //
9081 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
9082           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
9083           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
9084           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
9085                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
9086           VEX_4V, VEX_L;
9087 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
9088           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
9089           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
9090           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
9091                              (i8 imm:$src3)))]>,
9092           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
9093
9094 let Predicates = [HasAVX2] in {
9095 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
9096           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
9097 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
9098           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
9099 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
9100           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
9101
9102 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
9103                   (i8 imm:$imm))),
9104           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
9105 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
9106                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
9107           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
9108 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
9109                   (i8 imm:$imm))),
9110           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
9111 }
9112
9113
9114 //===----------------------------------------------------------------------===//
9115 // VINSERTI128 - Insert packed integer values
9116 //
9117 let neverHasSideEffects = 1 in {
9118 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
9119           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
9120           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
9121           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
9122 let mayLoad = 1 in
9123 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
9124           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
9125           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
9126           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
9127 }
9128
9129 let Predicates = [HasAVX2] in {
9130 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
9131                                    (iPTR imm)),
9132           (VINSERTI128rr VR256:$src1, VR128:$src2,
9133                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9134 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
9135                                    (iPTR imm)),
9136           (VINSERTI128rr VR256:$src1, VR128:$src2,
9137                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9138 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
9139                                    (iPTR imm)),
9140           (VINSERTI128rr VR256:$src1, VR128:$src2,
9141                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9142 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
9143                                    (iPTR imm)),
9144           (VINSERTI128rr VR256:$src1, VR128:$src2,
9145                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9146
9147 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
9148                                    (iPTR imm)),
9149           (VINSERTI128rm VR256:$src1, addr:$src2,
9150                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9151 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
9152                                    (bc_v4i32 (loadv2i64 addr:$src2)),
9153                                    (iPTR imm)),
9154           (VINSERTI128rm VR256:$src1, addr:$src2,
9155                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9156 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
9157                                    (bc_v16i8 (loadv2i64 addr:$src2)),
9158                                    (iPTR imm)),
9159           (VINSERTI128rm VR256:$src1, addr:$src2,
9160                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9161 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
9162                                    (bc_v8i16 (loadv2i64 addr:$src2)),
9163                                    (iPTR imm)),
9164           (VINSERTI128rm VR256:$src1, addr:$src2,
9165                          (INSERT_get_vinsert128_imm VR256:$ins))>;
9166 }
9167
9168 //===----------------------------------------------------------------------===//
9169 // VEXTRACTI128 - Extract packed integer values
9170 //
9171 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
9172           (ins VR256:$src1, i8imm:$src2),
9173           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
9174           [(set VR128:$dst,
9175             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
9176           Sched<[WriteShuffle256]>, VEX, VEX_L;
9177 let neverHasSideEffects = 1, mayStore = 1 in
9178 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
9179           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
9180           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
9181           Sched<[WriteStore]>, VEX, VEX_L;
9182
9183 let Predicates = [HasAVX2] in {
9184 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9185           (v2i64 (VEXTRACTI128rr
9186                     (v4i64 VR256:$src1),
9187                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9188 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9189           (v4i32 (VEXTRACTI128rr
9190                     (v8i32 VR256:$src1),
9191                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9192 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9193           (v8i16 (VEXTRACTI128rr
9194                     (v16i16 VR256:$src1),
9195                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9196 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9197           (v16i8 (VEXTRACTI128rr
9198                     (v32i8 VR256:$src1),
9199                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9200
9201 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
9202                          (iPTR imm))), addr:$dst),
9203           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9204            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9205 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
9206                          (iPTR imm))), addr:$dst),
9207           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9208            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9209 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
9210                          (iPTR imm))), addr:$dst),
9211           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9212            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9213 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
9214                          (iPTR imm))), addr:$dst),
9215           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9216            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9217 }
9218
9219 //===----------------------------------------------------------------------===//
9220 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
9221 //
9222 multiclass avx2_pmovmask<string OpcodeStr,
9223                          Intrinsic IntLd128, Intrinsic IntLd256,
9224                          Intrinsic IntSt128, Intrinsic IntSt256> {
9225   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
9226              (ins VR128:$src1, i128mem:$src2),
9227              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9228              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
9229   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
9230              (ins VR256:$src1, i256mem:$src2),
9231              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9232              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
9233              VEX_4V, VEX_L;
9234   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
9235              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
9236              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9237              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
9238   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
9239              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
9240              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9241              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
9242 }
9243
9244 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
9245                                 int_x86_avx2_maskload_d,
9246                                 int_x86_avx2_maskload_d_256,
9247                                 int_x86_avx2_maskstore_d,
9248                                 int_x86_avx2_maskstore_d_256>;
9249 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
9250                                 int_x86_avx2_maskload_q,
9251                                 int_x86_avx2_maskload_q_256,
9252                                 int_x86_avx2_maskstore_q,
9253                                 int_x86_avx2_maskstore_q_256>, VEX_W;
9254
9255
9256 //===----------------------------------------------------------------------===//
9257 // Variable Bit Shifts
9258 //
9259 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
9260                           ValueType vt128, ValueType vt256> {
9261   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
9262              (ins VR128:$src1, VR128:$src2),
9263              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9264              [(set VR128:$dst,
9265                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
9266              VEX_4V, Sched<[WriteVarVecShift]>;
9267   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9268              (ins VR128:$src1, i128mem:$src2),
9269              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9270              [(set VR128:$dst,
9271                (vt128 (OpNode VR128:$src1,
9272                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9273              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9274   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9275              (ins VR256:$src1, VR256:$src2),
9276              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9277              [(set VR256:$dst,
9278                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9279              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9280   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9281              (ins VR256:$src1, i256mem:$src2),
9282              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9283              [(set VR256:$dst,
9284                (vt256 (OpNode VR256:$src1,
9285                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9286              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9287 }
9288
9289 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9290 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9291 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9292 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9293 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9294
9295 //===----------------------------------------------------------------------===//
9296 // VGATHER - GATHER Operations
9297 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9298                        X86MemOperand memop128, X86MemOperand memop256> {
9299   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9300             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9301             !strconcat(OpcodeStr,
9302               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9303             []>, VEX_4VOp3;
9304   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9305             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9306             !strconcat(OpcodeStr,
9307               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9308             []>, VEX_4VOp3, VEX_L;
9309 }
9310
9311 let mayLoad = 1, Constraints
9312   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9313   in {
9314   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9315   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9316   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9317   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9318
9319   let ExeDomain = SSEPackedDouble in {
9320     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9321     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9322   }
9323
9324   let ExeDomain = SSEPackedSingle in {
9325     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9326     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9327   }
9328 }