lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE1 Instructions
 372 //===----------------------------------------------------------------------===//
 373
 374 // Move Instructions. Register-to-register movss is not used for FR32
 375 // register copies because it's a partial register update; FsMOVAPSrr is
 376 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 377 // because INSERT_SUBREG requires that the insert be implementable in terms of
 378 // a copy, and just mentioned, we don't use movss for copies.
 379 let Constraints = "$src1 = $dst" in
 380 def MOVSSrr : SSI<0x10, MRMSrcReg,
 381                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 382                   "movss\t{$src2, $dst|$dst, $src2}",
 383                   [(set (v4f32 VR128:$dst),
 384                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 385
 386 // Extract the low 32-bit value from one vector and insert it into another.
 387 let AddedComplexity = 15 in
 388 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 389           (MOVSSrr (v4f32 VR128:$src1),
 390                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 391
 392 // Implicitly promote a 32-bit scalar to a vector.
 393 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 394           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 395
 396 // Loading from memory automatically zeroing upper bits.
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in
 398 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 399                   "movss\t{$src, $dst|$dst, $src}",
 400                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 401
 402 // MOVSSrm zeros the high parts of the register; represent this
 403 // with SUBREG_TO_REG.
 404 let AddedComplexity = 20 in {
 405 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 406           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 407 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 408           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 409 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 410           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 411 }
 412
 413 // Store scalar value to memory.
 414 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 415                   "movss\t{$src, $dst|$dst, $src}",
 416                   [(store FR32:$src, addr:$dst)]>;
 417
 418 // Extract and store.
 419 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 420                  addr:$dst),
 421           (MOVSSmr addr:$dst,
 422                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 423
 424 // Conversion instructions
 425 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 426                       "cvttss2si\t{$src, $dst|$dst, $src}",
 427                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 428 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 429                       "cvttss2si\t{$src, $dst|$dst, $src}",
 430                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 431 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 432                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 433                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 434 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 435                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 436                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 437
 438 // Match intrinsics which expect XMM operand(s).
 439 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 440                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 441 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 442                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 443
 444 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 445                          "cvtss2si\t{$src, $dst|$dst, $src}",
 446                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 447 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 448                          "cvtss2si\t{$src, $dst|$dst, $src}",
 449                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 450                                            (load addr:$src)))]>;
 451
 452 // Match intrinsics which expect MM and XMM operand(s).
 453 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 454                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 455                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 456 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 457                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 458                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 459                                            (load addr:$src)))]>;
 460 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 461                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 462                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 463 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 464                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 465                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 466                                            (load addr:$src)))]>;
 467 let Constraints = "$src1 = $dst" in {
 468   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 469                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 470                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 471                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 472                                            VR64:$src2))]>;
 473   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 474                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 475                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 476                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 477                                             (load addr:$src2)))]>;
 478 }
 479
 480 // Aliases for intrinsics
 481 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 482                           "cvttss2si\t{$src, $dst|$dst, $src}",
 483                           [(set GR32:$dst,
 484                             (int_x86_sse_cvttss2si VR128:$src))]>;
 485 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 486                           "cvttss2si\t{$src, $dst|$dst, $src}",
 487                           [(set GR32:$dst,
 488                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 489
 490 let Constraints = "$src1 = $dst" in {
 491   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 492                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 493                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 494                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 495                                               GR32:$src2))]>;
 496   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 497                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 498                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 499                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 500                                               (loadi32 addr:$src2)))]>;
 501 }
 502
 503 // Comparison instructions
 504 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 505   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 506                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 507                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 508 let mayLoad = 1 in
 509   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 510                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 511                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 512
 513   // Accept explicit immediate argument form instead of comparison code.
 514 let isAsmParserOnly = 1 in {
 515   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 516                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 517                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 518 let mayLoad = 1 in
 519   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 520                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 521                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 522 }
 523 }
 524
 525 let Defs = [EFLAGS] in {
 526 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 527                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 528                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 529 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 530                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 531                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 532
 533 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 534                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 535 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 536                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 537
 538 } // Defs = [EFLAGS]
 539
 540 // Aliases to match intrinsics which expect XMM operand(s).
 541 let Constraints = "$src1 = $dst" in {
 542   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 543                         (outs VR128:$dst),
 544                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 545                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 546                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 547                                              VR128:$src1,
 548                                              VR128:$src, imm:$cc))]>;
 549   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 550                         (outs VR128:$dst),
 551                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 552                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 553                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 554                                            (load addr:$src), imm:$cc))]>;
 555 }
 556
 557 let Defs = [EFLAGS] in {
 558 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 559                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 560                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 561                                                VR128:$src2))]>;
 562 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 563                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 564                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 565                                                (load addr:$src2)))]>;
 566
 567 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 568                       "comiss\t{$src2, $src1|$src1, $src2}",
 569                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 570                                              VR128:$src2))]>;
 571 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 572                       "comiss\t{$src2, $src1|$src1, $src2}",
 573                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 574                                              (load addr:$src2)))]>;
 575 } // Defs = [EFLAGS]
 576
 577 // Aliases of packed SSE1 instructions for scalar use. These all have names
 578 // that start with 'Fs'.
 579
 580 // Alias instructions that map fld0 to pxor for sse.
 581 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 582     canFoldAsLoad = 1 in
 583   // FIXME: Set encoding to pseudo!
 584 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 585                  [(set FR32:$dst, fp32imm0)]>,
 586                  Requires<[HasSSE1]>, TB, OpSize;
 587
 588 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 589 // disregarded.
 590 let neverHasSideEffects = 1 in
 591 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 592                      "movaps\t{$src, $dst|$dst, $src}", []>;
 593
 594 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 595 // disregarded.
 596 let canFoldAsLoad = 1, isReMaterializable = 1 in
 597 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 598                      "movaps\t{$src, $dst|$dst, $src}",
 599                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 600
 601 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
 602 ///
 603 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
 604                                        SDNode OpNode, int NoPat = 0,
 605                                        bit MayLoad = 0, bit Commutable = 1> {
 606   def PSrr : PSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 607                       !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 608                       !if(NoPat, []<dag>,
 609                           [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))])> {
 610     let isCommutable = Commutable;
 611   }
 612
 613   def PDrr : PDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 614                       !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 615                       !if(NoPat, []<dag>,
 616                           [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))])> {
 617     let isCommutable = Commutable;
 618   }
 619
 620   def PSrm : PSI<opc, MRMSrcMem, (outs FR32:$dst),
 621                       (ins FR32:$src1, f128mem:$src2),
 622                       !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 623                       !if(NoPat, []<dag>,
 624                           [(set FR32:$dst, (OpNode FR32:$src1,
 625                                                (memopfsf32 addr:$src2)))])> {
 626     let mayLoad = MayLoad;
 627   }
 628
 629   def PDrm : PDI<opc, MRMSrcMem, (outs FR64:$dst),
 630                       (ins FR64:$src1, f128mem:$src2),
 631                       !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 632                       !if(NoPat, []<dag>,
 633                           [(set FR64:$dst, (OpNode FR64:$src1,
 634                                                (memopfsf64 addr:$src2)))])> {
 635     let mayLoad = MayLoad;
 636   }
 637 }
 638
 639 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 640 let Constraints = "$src1 = $dst" in {
 641   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
 642   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
 643   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
 644
 645   let neverHasSideEffects = 1 in
 646     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1, 1, 0>;
 647 }
 648
 649 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 650 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 651                            RegisterClass RC, X86MemOperand memop> {
 652   let isCommutable = 1 in {
 653     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 654                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 655   }
 656   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 657               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 658 }
 659
 660 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 661 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 662                                string asm, string SSEVer, string FPSizeStr,
 663                                Operand memop, ComplexPattern mem_cpat> {
 664   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 665                   asm, [(set RC:$dst, (
 666                                 !nameconcat<Intrinsic>("int_x86_sse",
 667                                 !strconcat(SSEVer, !strconcat("_",
 668                                 !strconcat(OpcodeStr, FPSizeStr))))
 669                          RC:$src1, RC:$src2))]>;
 670   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 671                   asm, [(set RC:$dst, (
 672                                 !nameconcat<Intrinsic>("int_x86_sse",
 673                                 !strconcat(SSEVer, !strconcat("_",
 674                                 !strconcat(OpcodeStr, FPSizeStr))))
 675                          RC:$src1, mem_cpat:$src2))]>;
 676 }
 677
 678 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 679 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 680                            RegisterClass RC, ValueType vt,
 681                            X86MemOperand x86memop, PatFrag mem_frag,
 682                            Domain d> {
 683   let isCommutable = 1 in
 684     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 685                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 686   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 687               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 688                                                 (mem_frag addr:$src2)))],d>;
 689 }
 690
 691 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 692 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 693                                string asm, string SSEVer, string FPSizeStr,
 694                                X86MemOperand memop, PatFrag mem_frag,
 695                                Domain d> {
 696   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 697                   asm, [(set RC:$dst, (
 698                                 !nameconcat<Intrinsic>("int_x86_sse",
 699                                 !strconcat(SSEVer, !strconcat("_",
 700                                 !strconcat(OpcodeStr, FPSizeStr))))
 701                          RC:$src1, RC:$src2))], d>;
 702   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 703                   asm, [(set RC:$dst, (
 704                                 !nameconcat<Intrinsic>("int_x86_sse",
 705                                 !strconcat(SSEVer, !strconcat("_",
 706                                 !strconcat(OpcodeStr, FPSizeStr))))
 707                          RC:$src1, (mem_frag addr:$src2)))], d>;
 708 }
 709
 710 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
 711 /// vector forms.
 712 ///
 713 /// In addition, we also have a special variant of the scalar form here to
 714 /// represent the associated intrinsic operation.  This form is unlike the
 715 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 716 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 717 ///
 718 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 719 /// six "instructions".
 720 ///
 721 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 722                                    SDNode OpNode> {
 723
 724   let isAsmParserOnly = 1 in {
 725     defm V#NAME#SS : sse12_fp_scalar<opc,
 726         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 727                    OpNode, FR32, f32mem>, XS, VEX_4V;
 728
 729     defm V#NAME#SD : sse12_fp_scalar<opc,
 730         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 731                    OpNode, FR64, f64mem>, XD, VEX_4V;
 732
 733     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 734                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 735                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 736                       VEX_4V;
 737
 738     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 739                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 740                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 741                       OpSize, VEX_4V;
 742
 743     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 744        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 745                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 746
 747     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 748        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 749                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 750   }
 751
 752   let Constraints = "$src1 = $dst" in {
 753     defm SS : sse12_fp_scalar<opc,
 754                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 755                     OpNode, FR32, f32mem>, XS;
 756
 757     defm SD : sse12_fp_scalar<opc,
 758                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 759                     OpNode, FR64, f64mem>, XD;
 760
 761     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 762                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 763                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 764
 765     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 766                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 767                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 768
 769     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 770        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 771                   "", "_ss", ssmem, sse_load_f32>, XS;
 772
 773     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 774        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 775                   "2", "_sd", sdmem, sse_load_f64>, XD;
 776   }
 777 }
 778
 779 // Arithmetic instructions
 780 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
 781 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
 782
 783 let isCommutable = 0 in {
 784   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 785   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 786 }
 787
 788 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
 789 ///
 790 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
 791 /// instructions for a full-vector intrinsic form.  Operations that map
 792 /// onto C operators don't use this form since they just use the plain
 793 /// vector form instead of having a separate vector intrinsic form.
 794 ///
 795 /// This provides a total of eight "instructions".
 796 ///
 797 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 798                              SDNode OpNode> {
 799
 800   let isAsmParserOnly = 1 in {
 801     // Scalar operation, reg+reg.
 802     defm V#NAME#SS : sse12_fp_scalar<opc,
 803       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 804                  OpNode, FR32, f32mem>, XS, VEX_4V;
 805
 806     defm V#NAME#SD : sse12_fp_scalar<opc,
 807       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 808                  OpNode, FR64, f64mem>, XD, VEX_4V;
 809
 810     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 811                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 812                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 813                       VEX_4V;
 814
 815     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 816                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 817                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 818                       OpSize, VEX_4V;
 819
 820     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 821        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 822                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 823
 824     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 825        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 826                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 827
 828     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 829        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 830                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
 831
 832     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 833        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 834                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
 835                   VEX_4V;
 836   }
 837
 838   let Constraints = "$src1 = $dst" in {
 839     // Scalar operation, reg+reg.
 840     defm SS : sse12_fp_scalar<opc,
 841                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 842                     OpNode, FR32, f32mem>, XS;
 843     defm SD : sse12_fp_scalar<opc,
 844                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 845                     OpNode, FR64, f64mem>, XD;
 846     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 847                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 848                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 849
 850     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 851                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 852                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 853
 854     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 855        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 856                   "", "_ss", ssmem, sse_load_f32>, XS;
 857
 858     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 859        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 860                   "2", "_sd", sdmem, sse_load_f64>, XD;
 861
 862     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 863        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 864                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
 865
 866     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 867        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 868                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 869   }
 870 }
 871
 872 let isCommutable = 0 in {
 873   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
 874   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
 875 }
 876
 877 //===----------------------------------------------------------------------===//
 878 // SSE packed FP Instructions
 879
 880 // Move Instructions
 881 let neverHasSideEffects = 1 in
 882 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 883                    "movaps\t{$src, $dst|$dst, $src}", []>;
 884 let canFoldAsLoad = 1, isReMaterializable = 1 in
 885 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 888
 889 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 890                    "movaps\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 892
 893 let neverHasSideEffects = 1 in
 894 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 895                    "movups\t{$src, $dst|$dst, $src}", []>;
 896 let canFoldAsLoad = 1, isReMaterializable = 1 in
 897 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 898                    "movups\t{$src, $dst|$dst, $src}",
 899                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 900 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 901                    "movups\t{$src, $dst|$dst, $src}",
 902                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 903
 904 // Intrinsic forms of MOVUPS load and store
 905 let canFoldAsLoad = 1, isReMaterializable = 1 in
 906 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 907                        "movups\t{$src, $dst|$dst, $src}",
 908                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 909 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 910                        "movups\t{$src, $dst|$dst, $src}",
 911                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 912
 913 let Constraints = "$src1 = $dst" in {
 914   let AddedComplexity = 20 in {
 915     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 916                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 917                        "movlps\t{$src2, $dst|$dst, $src2}",
 918        [(set VR128:$dst,
 919          (movlp VR128:$src1,
 920                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 921     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 922                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 923                        "movhps\t{$src2, $dst|$dst, $src2}",
 924        [(set VR128:$dst,
 925          (movlhps VR128:$src1,
 926                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 927   } // AddedComplexity
 928 } // Constraints = "$src1 = $dst"
 929
 930
 931 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 932           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 933
 934 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 935                    "movlps\t{$src, $dst|$dst, $src}",
 936                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 937                                  (iPTR 0))), addr:$dst)]>;
 938
 939 // v2f64 extract element 1 is always custom lowered to unpack high to low
 940 // and extract element 0 so the non-store version isn't too horrible.
 941 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 942                    "movhps\t{$src, $dst|$dst, $src}",
 943                    [(store (f64 (vector_extract
 944                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 945                                          (undef)), (iPTR 0))), addr:$dst)]>;
 946
 947 let Constraints = "$src1 = $dst" in {
 948 let AddedComplexity = 20 in {
 949 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 950                                      (ins VR128:$src1, VR128:$src2),
 951                     "movlhps\t{$src2, $dst|$dst, $src2}",
 952                     [(set VR128:$dst,
 953                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 954
 955 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 956                                      (ins VR128:$src1, VR128:$src2),
 957                     "movhlps\t{$src2, $dst|$dst, $src2}",
 958                     [(set VR128:$dst,
 959                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 960 } // AddedComplexity
 961 } // Constraints = "$src1 = $dst"
 962
 963 let AddedComplexity = 20 in {
 964 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 965           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 966 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 967           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 968 }
 969
 970
 971
 972 // Arithmetic
 973
 974 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 975 ///
 976 /// In addition, we also have a special variant of the scalar form here to
 977 /// represent the associated intrinsic operation.  This form is unlike the
 978 /// plain scalar form, in that it takes an entire vector (instead of a
 979 /// scalar) and leaves the top elements undefined.
 980 ///
 981 /// And, we have a special variant form for a full-vector intrinsic form.
 982 ///
 983 /// These four forms can each have a reg or a mem operand, so there are a
 984 /// total of eight "instructions".
 985 ///
 986 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 987                            SDNode OpNode,
 988                            Intrinsic F32Int,
 989                            Intrinsic V4F32Int,
 990                            bit Commutable = 0> {
 991   // Scalar operation, reg.
 992   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 993                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 994                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 995     let isCommutable = Commutable;
 996   }
 997
 998   // Scalar operation, mem.
 999   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1000                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1001                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1002             Requires<[HasSSE1, OptForSize]>;
1003
1004   // Vector operation, reg.
1005   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1006               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1007               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1008     let isCommutable = Commutable;
1009   }
1010
1011   // Vector operation, mem.
1012   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1013                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1014                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1015
1016   // Intrinsic operation, reg.
1017   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1018                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1019                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1020     let isCommutable = Commutable;
1021   }
1022
1023   // Intrinsic operation, mem.
1024   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1025                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1026                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1027
1028   // Vector intrinsic operation, reg
1029   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1030                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1031                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1032     let isCommutable = Commutable;
1033   }
1034
1035   // Vector intrinsic operation, mem
1036   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1037                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1038                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1039 }
1040
1041 // Square root.
1042 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1043                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1044
1045 // Reciprocal approximations. Note that these typically require refinement
1046 // in order to obtain suitable precision.
1047 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1048                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1049 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1050                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1051
1052 /// sse12_fp_pack_logical - SSE 1 & 2 packed FP logical ops
1053 ///
1054 multiclass sse12_fp_pack_logical<bits<8> opc, string OpcodeStr,
1055                                  SDNode OpNode, int HasPat = 0,
1056                                  bit Commutable = 1,
1057                                  list<list<dag>> Pattern = []> {
1058   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
1059        (ins VR128:$src1, VR128:$src2),
1060        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1061        !if(HasPat, Pattern[0],
1062                    [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1063                                                     VR128:$src2)))])>
1064        { let isCommutable = Commutable; }
1065
1066   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1067        (ins VR128:$src1, VR128:$src2),
1068        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1069        !if(HasPat, Pattern[1],
1070                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1071                                              (bc_v2i64 (v2f64 VR128:$src2))))])>
1072        { let isCommutable = Commutable; }
1073
1074   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
1075        (ins VR128:$src1, f128mem:$src2),
1076        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1077        !if(HasPat, Pattern[2],
1078                    [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1079                                              (memopv2i64 addr:$src2)))])>;
1080
1081   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1082        (ins VR128:$src1, f128mem:$src2),
1083        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1084        !if(HasPat, Pattern[3],
1085                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1086                                              (memopv2i64 addr:$src2)))])>;
1087 }
1088
1089 // Logical
1090 let Constraints = "$src1 = $dst" in {
1091   defm AND  : sse12_fp_pack_logical<0x54, "and", and>;
1092   defm OR   : sse12_fp_pack_logical<0x56, "or", or>;
1093   defm XOR  : sse12_fp_pack_logical<0x57, "xor", xor>;
1094   defm ANDN : sse12_fp_pack_logical<0x55, "andn", undef /* dummy */, 1, 0, [
1095     // single r+r
1096     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1097                                        (bc_v2i64 (v4i32 immAllOnesV))),
1098                                    VR128:$src2)))],
1099     // double r+r
1100     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1101                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1102     // single r+m
1103     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1104                                        (bc_v2i64 (v4i32 immAllOnesV))),
1105                                   (memopv2i64 addr:$src2))))],
1106     // double r+m
1107     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1108                            (memopv2i64 addr:$src2)))]]>;
1109 }
1110
1111 let Constraints = "$src1 = $dst" in {
1112   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1113                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1114                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1115                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1116                                                         VR128:$src, imm:$cc))]>;
1117   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1118                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1119                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1120                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1121                                             (memop addr:$src), imm:$cc))]>;
1122
1123   // Accept explicit immediate argument form instead of comparison code.
1124 let isAsmParserOnly = 1 in {
1125   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1126                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1127                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1128   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1129                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1130                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1131 }
1132 }
1133 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1134           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1135 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1136           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1137
1138 // Shuffle and unpack instructions
1139 let Constraints = "$src1 = $dst" in {
1140   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1141     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1142                           (outs VR128:$dst), (ins VR128:$src1,
1143                            VR128:$src2, i8imm:$src3),
1144                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1145                           [(set VR128:$dst,
1146                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1147   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1148                         (outs VR128:$dst), (ins VR128:$src1,
1149                          f128mem:$src2, i8imm:$src3),
1150                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1151                         [(set VR128:$dst,
1152                           (v4f32 (shufp:$src3
1153                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1154
1155   let AddedComplexity = 10 in {
1156     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1157                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1158                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1159                          [(set VR128:$dst,
1160                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1161     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1162                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1163                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1164                          [(set VR128:$dst,
1165                            (v4f32 (unpckh VR128:$src1,
1166                                           (memopv4f32 addr:$src2))))]>;
1167
1168     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1169                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1170                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1171                          [(set VR128:$dst,
1172                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1173     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1174                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1175                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1176                          [(set VR128:$dst,
1177                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1178   } // AddedComplexity
1179 } // Constraints = "$src1 = $dst"
1180
1181 // Mask creation
1182 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1183                      "movmskps\t{$src, $dst|$dst, $src}",
1184                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1185 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1186                      "movmskpd\t{$src, $dst|$dst, $src}",
1187                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1188
1189 // Prefetch intrinsic.
1190 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1191     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1192 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1193     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1194 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1195     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1196 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1197     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1198
1199 // Non-temporal stores
1200 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1201                     "movntps\t{$src, $dst|$dst, $src}",
1202                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1203
1204 let AddedComplexity = 400 in { // Prefer non-temporal versions
1205 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1206                     "movntps\t{$src, $dst|$dst, $src}",
1207                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1208
1209 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1210                     "movntdq\t{$src, $dst|$dst, $src}",
1211                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1212
1213 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1214                  "movnti\t{$src, $dst|$dst, $src}",
1215                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1216                TB, Requires<[HasSSE2]>;
1217
1218 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1219                      "movnti\t{$src, $dst|$dst, $src}",
1220                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1221                   TB, Requires<[HasSSE2]>;
1222 }
1223
1224 // Load, store, and memory fence
1225 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1226              TB, Requires<[HasSSE1]>;
1227
1228 // MXCSR register
1229 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1230                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1231 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1232                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1233
1234 // Alias instructions that map zero vector to pxor / xorp* for sse.
1235 // We set canFoldAsLoad because this can be converted to a constant-pool
1236 // load of an all-zeros value if folding it would be beneficial.
1237 // FIXME: Change encoding to pseudo!
1238 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1239     isCodeGenOnly = 1 in {
1240 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1241                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1242 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1243                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1244 let ExeDomain = SSEPackedInt in
1245 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1246                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1247 }
1248
1249 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1250 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1251 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1252
1253 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1254           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1255
1256 //===---------------------------------------------------------------------===//
1257 // SSE2 Instructions
1258 //===---------------------------------------------------------------------===//
1259
1260 // Move Instructions. Register-to-register movsd is not used for FR64
1261 // register copies because it's a partial register update; FsMOVAPDrr is
1262 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1263 // because INSERT_SUBREG requires that the insert be implementable in terms of
1264 // a copy, and just mentioned, we don't use movsd for copies.
1265 let Constraints = "$src1 = $dst" in
1266 def MOVSDrr : SDI<0x10, MRMSrcReg,
1267                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1268                   "movsd\t{$src2, $dst|$dst, $src2}",
1269                   [(set (v2f64 VR128:$dst),
1270                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1271
1272 // Extract the low 64-bit value from one vector and insert it into another.
1273 let AddedComplexity = 15 in
1274 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1275           (MOVSDrr (v2f64 VR128:$src1),
1276                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1277
1278 // Implicitly promote a 64-bit scalar to a vector.
1279 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1280           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1281
1282 // Loading from memory automatically zeroing upper bits.
1283 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1284 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1285                   "movsd\t{$src, $dst|$dst, $src}",
1286                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1287
1288 // MOVSDrm zeros the high parts of the register; represent this
1289 // with SUBREG_TO_REG.
1290 let AddedComplexity = 20 in {
1291 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1292           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1293 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1294           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1295 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1296           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1297 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1298           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1299 def : Pat<(v2f64 (X86vzload addr:$src)),
1300           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1301 }
1302
1303 // Store scalar value to memory.
1304 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1305                   "movsd\t{$src, $dst|$dst, $src}",
1306                   [(store FR64:$src, addr:$dst)]>;
1307
1308 // Extract and store.
1309 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1310                  addr:$dst),
1311           (MOVSDmr addr:$dst,
1312                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1313
1314 // Conversion instructions
1315 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1316                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1317                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1318 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1319                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1320                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1321 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1322                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1323                       [(set FR32:$dst, (fround FR64:$src))]>;
1324 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1325                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1326                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1327                   Requires<[HasSSE2, OptForSize]>;
1328 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1329                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1330                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1331 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1332                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1333                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1334
1335 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1336                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1337 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1338                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1339 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1340                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1341 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1342                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1343 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1344                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1345 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1346                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1347 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1348                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1349 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1350                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1351 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1352                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1353 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1354                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1355
1356 // SSE2 instructions with XS prefix
1357 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1358                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1359                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1360                  Requires<[HasSSE2]>;
1361 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1362                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1363                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1364                  Requires<[HasSSE2, OptForSize]>;
1365
1366 def : Pat<(extloadf32 addr:$src),
1367           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1368       Requires<[HasSSE2, OptForSpeed]>;
1369
1370 // Match intrinsics which expect XMM operand(s).
1371 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1372                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1373                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1374 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1375                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1376                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1377                                            (load addr:$src)))]>;
1378
1379 // Match intrinsics which expect MM and XMM operand(s).
1380 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1381                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1382                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1383 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1384                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1385                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1386                                            (memop addr:$src)))]>;
1387 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1388                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1389                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1390 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1391                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1392                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1393                                            (memop addr:$src)))]>;
1394 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1395                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1396                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1397 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1398                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1399                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1400                                             (load addr:$src)))]>;
1401
1402 // Aliases for intrinsics
1403 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1404                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1405                           [(set GR32:$dst,
1406                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1407 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1408                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1409                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1410                                             (load addr:$src)))]>;
1411
1412 // Comparison instructions
1413 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1414   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1415                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1416                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1417 let mayLoad = 1 in
1418   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1419                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1420                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1421
1422   // Accept explicit immediate argument form instead of comparison code.
1423 let isAsmParserOnly = 1 in {
1424   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1425                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1426                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1427 let mayLoad = 1 in
1428   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1429                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1430                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1431 }
1432 }
1433
1434 let Defs = [EFLAGS] in {
1435 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1436                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1437                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1438 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1439                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1440                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1441 } // Defs = [EFLAGS]
1442
1443 // Aliases to match intrinsics which expect XMM operand(s).
1444 let Constraints = "$src1 = $dst" in {
1445   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1446                         (outs VR128:$dst),
1447                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1448                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1449                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1450                                            VR128:$src, imm:$cc))]>;
1451   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1452                         (outs VR128:$dst),
1453                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1454                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1455                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1456                                            (load addr:$src), imm:$cc))]>;
1457 }
1458
1459 let Defs = [EFLAGS] in {
1460 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1461                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1462                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1463                                                VR128:$src2))]>;
1464 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1465                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1466                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1467                                                (load addr:$src2)))]>;
1468
1469 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1470                       "comisd\t{$src2, $src1|$src1, $src2}",
1471                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1472                                              VR128:$src2))]>;
1473 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1474                       "comisd\t{$src2, $src1|$src1, $src2}",
1475                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1476                                              (load addr:$src2)))]>;
1477 } // Defs = [EFLAGS]
1478
1479 // Aliases of packed SSE2 instructions for scalar use. These all have names
1480 // that start with 'Fs'.
1481
1482 // Alias instructions that map fld0 to pxor for sse.
1483 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1484     canFoldAsLoad = 1 in
1485 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1486                  [(set FR64:$dst, fpimm0)]>,
1487                Requires<[HasSSE2]>, TB, OpSize;
1488
1489 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1490 // disregarded.
1491 let neverHasSideEffects = 1 in
1492 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1493                      "movapd\t{$src, $dst|$dst, $src}", []>;
1494
1495 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1496 // disregarded.
1497 let canFoldAsLoad = 1, isReMaterializable = 1 in
1498 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1499                      "movapd\t{$src, $dst|$dst, $src}",
1500                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1501
1502 //===---------------------------------------------------------------------===//
1503 // SSE packed FP Instructions
1504
1505 // Move Instructions
1506 let neverHasSideEffects = 1 in
1507 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1508                    "movapd\t{$src, $dst|$dst, $src}", []>;
1509 let canFoldAsLoad = 1, isReMaterializable = 1 in
1510 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1511                    "movapd\t{$src, $dst|$dst, $src}",
1512                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1513
1514 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1515                    "movapd\t{$src, $dst|$dst, $src}",
1516                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1517
1518 let neverHasSideEffects = 1 in
1519 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1520                    "movupd\t{$src, $dst|$dst, $src}", []>;
1521 let canFoldAsLoad = 1 in
1522 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1523                    "movupd\t{$src, $dst|$dst, $src}",
1524                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1525 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1526                    "movupd\t{$src, $dst|$dst, $src}",
1527                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1528
1529 // Intrinsic forms of MOVUPD load and store
1530 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1531                        "movupd\t{$src, $dst|$dst, $src}",
1532                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1533 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1534                        "movupd\t{$src, $dst|$dst, $src}",
1535                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1536
1537 let Constraints = "$src1 = $dst" in {
1538   let AddedComplexity = 20 in {
1539     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1540                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1541                        "movlpd\t{$src2, $dst|$dst, $src2}",
1542                        [(set VR128:$dst,
1543                          (v2f64 (movlp VR128:$src1,
1544                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1545     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1546                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1547                        "movhpd\t{$src2, $dst|$dst, $src2}",
1548                        [(set VR128:$dst,
1549                          (v2f64 (movlhps VR128:$src1,
1550                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1551   } // AddedComplexity
1552 } // Constraints = "$src1 = $dst"
1553
1554 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1555                    "movlpd\t{$src, $dst|$dst, $src}",
1556                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1557                                  (iPTR 0))), addr:$dst)]>;
1558
1559 // v2f64 extract element 1 is always custom lowered to unpack high to low
1560 // and extract element 0 so the non-store version isn't too horrible.
1561 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1562                    "movhpd\t{$src, $dst|$dst, $src}",
1563                    [(store (f64 (vector_extract
1564                                  (v2f64 (unpckh VR128:$src, (undef))),
1565                                  (iPTR 0))), addr:$dst)]>;
1566
1567 // SSE2 instructions without OpSize prefix
1568 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1569                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1570                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1571                      TB, Requires<[HasSSE2]>;
1572 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1573                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1574                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1575                                         (bitconvert (memopv2i64 addr:$src))))]>,
1576                      TB, Requires<[HasSSE2]>;
1577
1578 // SSE2 instructions with XS prefix
1579 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1580                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1581                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1582                      XS, Requires<[HasSSE2]>;
1583 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1584                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1585                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1586                                         (bitconvert (memopv2i64 addr:$src))))]>,
1587                      XS, Requires<[HasSSE2]>;
1588
1589 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1590                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1591                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1592 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1593                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1594                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1595                                             (memop addr:$src)))]>;
1596 // SSE2 packed instructions with XS prefix
1597 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1598                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1599 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1600                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1601
1602 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1603                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1604                         [(set VR128:$dst,
1605                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1606                       XS, Requires<[HasSSE2]>;
1607 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1608                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1609                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1610                                            (memop addr:$src)))]>,
1611                       XS, Requires<[HasSSE2]>;
1612
1613 // SSE2 packed instructions with XD prefix
1614 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1615                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1616                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1617                      XD, Requires<[HasSSE2]>;
1618 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1619                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1620                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1621                                           (memop addr:$src)))]>,
1622                      XD, Requires<[HasSSE2]>;
1623
1624 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1625                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1626                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1627 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1628                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1629                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1630                                              (memop addr:$src)))]>;
1631
1632 // SSE2 instructions without OpSize prefix
1633 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1634                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1635 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1636                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1637
1638 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1639                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1640                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1641                      TB, Requires<[HasSSE2]>;
1642 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1643                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1644                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1645                                           (load addr:$src)))]>,
1646                      TB, Requires<[HasSSE2]>;
1647
1648 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1649                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1650 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1651                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1652
1653
1654 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1655                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1656                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1657 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1658                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1659                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1660                                             (memop addr:$src)))]>;
1661
1662 // Match intrinsics which expect XMM operand(s).
1663 // Aliases for intrinsics
1664 let Constraints = "$src1 = $dst" in {
1665 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1666                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1667                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1668                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1669                                            GR32:$src2))]>;
1670 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1671                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1672                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1673                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1674                                            (loadi32 addr:$src2)))]>;
1675 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1676                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1677                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1678                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1679                                       VR128:$src2))]>;
1680 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1681                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1682                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1683                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1684                                       (load addr:$src2)))]>;
1685 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1686                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1687                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1688                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1689                                        VR128:$src2))]>, XS,
1690                     Requires<[HasSSE2]>;
1691 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1692                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1693                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1694                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1695                                        (load addr:$src2)))]>, XS,
1696                     Requires<[HasSSE2]>;
1697 }
1698
1699 // Arithmetic
1700
1701 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1702 ///
1703 /// In addition, we also have a special variant of the scalar form here to
1704 /// represent the associated intrinsic operation.  This form is unlike the
1705 /// plain scalar form, in that it takes an entire vector (instead of a
1706 /// scalar) and leaves the top elements undefined.
1707 ///
1708 /// And, we have a special variant form for a full-vector intrinsic form.
1709 ///
1710 /// These four forms can each have a reg or a mem operand, so there are a
1711 /// total of eight "instructions".
1712 ///
1713 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1714                            SDNode OpNode,
1715                            Intrinsic F64Int,
1716                            Intrinsic V2F64Int,
1717                            bit Commutable = 0> {
1718   // Scalar operation, reg.
1719   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1720                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1721                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1722     let isCommutable = Commutable;
1723   }
1724
1725   // Scalar operation, mem.
1726   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1727                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1728                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1729
1730   // Vector operation, reg.
1731   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1732               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1733               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1734     let isCommutable = Commutable;
1735   }
1736
1737   // Vector operation, mem.
1738   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1739                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1740                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1741
1742   // Intrinsic operation, reg.
1743   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1744                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1745                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1746     let isCommutable = Commutable;
1747   }
1748
1749   // Intrinsic operation, mem.
1750   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1751                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1752                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1753
1754   // Vector intrinsic operation, reg
1755   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1756                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1757                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1758     let isCommutable = Commutable;
1759   }
1760
1761   // Vector intrinsic operation, mem
1762   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1763                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1764                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1765 }
1766
1767 // Square root.
1768 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1769                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1770
1771 // There is no f64 version of the reciprocal approximation instructions.
1772
1773 let Constraints = "$src1 = $dst" in {
1774   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1775                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1776                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1777                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1778                                                         VR128:$src, imm:$cc))]>;
1779   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1780                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1781                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1782                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1783                                                  (memop addr:$src), imm:$cc))]>;
1784
1785   // Accept explicit immediate argument form instead of comparison code.
1786 let isAsmParserOnly = 1 in {
1787   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1788                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1789                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1790   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1791                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1792                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1793 }
1794 }
1795 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1796           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1797 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1798           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1799
1800 // Shuffle and unpack instructions
1801 let Constraints = "$src1 = $dst" in {
1802   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1803                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1804                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1805                  [(set VR128:$dst,
1806                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1807   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1808                         (outs VR128:$dst), (ins VR128:$src1,
1809                          f128mem:$src2, i8imm:$src3),
1810                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1811                         [(set VR128:$dst,
1812                           (v2f64 (shufp:$src3
1813                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1814
1815   let AddedComplexity = 10 in {
1816     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1817                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1818                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1819                          [(set VR128:$dst,
1820                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1821     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1822                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1823                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1824                          [(set VR128:$dst,
1825                            (v2f64 (unpckh VR128:$src1,
1826                                           (memopv2f64 addr:$src2))))]>;
1827
1828     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1829                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1830                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1831                          [(set VR128:$dst,
1832                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1833     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1834                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1835                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1836                          [(set VR128:$dst,
1837                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1838   } // AddedComplexity
1839 } // Constraints = "$src1 = $dst"
1840
1841
1842 //===---------------------------------------------------------------------===//
1843 // SSE integer instructions
1844 let ExeDomain = SSEPackedInt in {
1845
1846 // Move Instructions
1847 let neverHasSideEffects = 1 in
1848 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1849                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1850 let canFoldAsLoad = 1, mayLoad = 1 in
1851 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1852                    "movdqa\t{$src, $dst|$dst, $src}",
1853                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1854 let mayStore = 1 in
1855 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1856                    "movdqa\t{$src, $dst|$dst, $src}",
1857                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1858 let canFoldAsLoad = 1, mayLoad = 1 in
1859 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1860                    "movdqu\t{$src, $dst|$dst, $src}",
1861                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1862                  XS, Requires<[HasSSE2]>;
1863 let mayStore = 1 in
1864 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1865                    "movdqu\t{$src, $dst|$dst, $src}",
1866                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1867                  XS, Requires<[HasSSE2]>;
1868
1869 // Intrinsic forms of MOVDQU load and store
1870 let canFoldAsLoad = 1 in
1871 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1872                        "movdqu\t{$src, $dst|$dst, $src}",
1873                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1874                  XS, Requires<[HasSSE2]>;
1875 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1876                        "movdqu\t{$src, $dst|$dst, $src}",
1877                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1878                      XS, Requires<[HasSSE2]>;
1879
1880 let Constraints = "$src1 = $dst" in {
1881
1882 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1883                             bit Commutable = 0> {
1884   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1885                                (ins VR128:$src1, VR128:$src2),
1886                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1887                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1888     let isCommutable = Commutable;
1889   }
1890   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1891                                (ins VR128:$src1, i128mem:$src2),
1892                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1893                [(set VR128:$dst, (IntId VR128:$src1,
1894                                         (bitconvert (memopv2i64
1895                                                      addr:$src2))))]>;
1896 }
1897
1898 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1899                              string OpcodeStr,
1900                              Intrinsic IntId, Intrinsic IntId2> {
1901   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1902                                (ins VR128:$src1, VR128:$src2),
1903                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1904                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1905   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1906                                (ins VR128:$src1, i128mem:$src2),
1907                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1908                [(set VR128:$dst, (IntId VR128:$src1,
1909                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1910   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1911                                 (ins VR128:$src1, i32i8imm:$src2),
1912                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1913                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1914 }
1915
1916 /// PDI_binop_rm - Simple SSE2 binary operator.
1917 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1918                         ValueType OpVT, bit Commutable = 0> {
1919   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1920                                (ins VR128:$src1, VR128:$src2),
1921                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1922                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1923     let isCommutable = Commutable;
1924   }
1925   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1926                                (ins VR128:$src1, i128mem:$src2),
1927                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1928                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1929                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1930 }
1931
1932 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1933 ///
1934 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1935 /// to collapse (bitconvert VT to VT) into its operand.
1936 ///
1937 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1938                               bit Commutable = 0> {
1939   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1940                (ins VR128:$src1, VR128:$src2),
1941                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1942                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1943     let isCommutable = Commutable;
1944   }
1945   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1946                (ins VR128:$src1, i128mem:$src2),
1947                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1948                [(set VR128:$dst, (OpNode VR128:$src1,
1949                (memopv2i64 addr:$src2)))]>;
1950 }
1951
1952 } // Constraints = "$src1 = $dst"
1953 } // ExeDomain = SSEPackedInt
1954
1955 // 128-bit Integer Arithmetic
1956
1957 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1958 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1959 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1960 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1961
1962 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1963 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1964 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1965 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1966
1967 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1968 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1969 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1970 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1971
1972 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1973 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1974 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1975 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1976
1977 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1978
1979 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1980 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1981 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1982
1983 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1984
1985 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1986 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1987
1988
1989 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1990 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1991 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1992 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1993 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1994
1995
1996 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1997                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1998 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1999                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2000 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2001                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2002
2003 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2004                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2005 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2006                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2007 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2008                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2009
2010 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2011                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2012 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2013                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2014
2015 // 128-bit logical shifts.
2016 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2017     ExeDomain = SSEPackedInt in {
2018   def PSLLDQri : PDIi8<0x73, MRM7r,
2019                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2020                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2021   def PSRLDQri : PDIi8<0x73, MRM3r,
2022                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2023                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2024   // PSRADQri doesn't exist in SSE[1-3].
2025 }
2026
2027 let Predicates = [HasSSE2] in {
2028   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2029             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2030   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2031             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2032   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2033             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2034   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2035             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2036   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2037             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2038
2039   // Shift up / down and insert zero's.
2040   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2041             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2042   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2043             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2044 }
2045
2046 // Logical
2047 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2048 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2049 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2050
2051 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2052   def PANDNrr : PDI<0xDF, MRMSrcReg,
2053                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2054                     "pandn\t{$src2, $dst|$dst, $src2}",
2055                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2056                                               VR128:$src2)))]>;
2057
2058   def PANDNrm : PDI<0xDF, MRMSrcMem,
2059                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2060                     "pandn\t{$src2, $dst|$dst, $src2}",
2061                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2062                                               (memopv2i64 addr:$src2))))]>;
2063 }
2064
2065 // SSE2 Integer comparison
2066 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2067 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2068 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2069 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2070 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2071 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2072
2073 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2074           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2075 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2076           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2077 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2078           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2079 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2080           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2081 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2082           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2083 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2084           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2085
2086 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2087           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2088 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2089           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2090 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2091           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2092 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2093           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2094 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2095           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2096 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2097           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2098
2099
2100 // Pack instructions
2101 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2102 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2103 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2104
2105 let ExeDomain = SSEPackedInt in {
2106
2107 // Shuffle and unpack instructions
2108 let AddedComplexity = 5 in {
2109 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2110                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2111                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2112                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2113                                                VR128:$src1, (undef))))]>;
2114 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2115                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2116                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2117                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2118                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2119                                              (undef))))]>;
2120 }
2121
2122 // SSE2 with ImmT == Imm8 and XS prefix.
2123 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2124                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2125                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2126                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2127                                                             (undef))))]>,
2128                 XS, Requires<[HasSSE2]>;
2129 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2130                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2131                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2132                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2133                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2134                                             (undef))))]>,
2135                 XS, Requires<[HasSSE2]>;
2136
2137 // SSE2 with ImmT == Imm8 and XD prefix.
2138 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2139                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2140                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2141                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2142                                                             (undef))))]>,
2143                 XD, Requires<[HasSSE2]>;
2144 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2145                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2146                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2147                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2148                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2149                                              (undef))))]>,
2150                 XD, Requires<[HasSSE2]>;
2151
2152 // Unpack instructions
2153 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2154                        PatFrag unp_frag, PatFrag bc_frag> {
2155   def rr : PDI<opc, MRMSrcReg,
2156                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2157                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2158                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2159   def rm : PDI<opc, MRMSrcMem,
2160                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2161                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2162                [(set VR128:$dst, (unp_frag VR128:$src1,
2163                                            (bc_frag (memopv2i64
2164                                                         addr:$src2))))]>;
2165 }
2166
2167 let Constraints = "$src1 = $dst" in {
2168   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2169   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2170   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2171
2172   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2173   /// knew to collapse (bitconvert VT to VT) into its operand.
2174   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2175                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2176                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2177                         [(set VR128:$dst,
2178                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2179   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2180                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2181                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2182                         [(set VR128:$dst,
2183                           (v2i64 (unpckl VR128:$src1,
2184                                          (memopv2i64 addr:$src2))))]>;
2185
2186   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2187   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2188   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2189
2190   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2191   /// knew to collapse (bitconvert VT to VT) into its operand.
2192   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2193                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2194                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2195                         [(set VR128:$dst,
2196                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2197   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2198                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2199                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2200                         [(set VR128:$dst,
2201                           (v2i64 (unpckh VR128:$src1,
2202                                          (memopv2i64 addr:$src2))))]>;
2203 }
2204
2205 // Extract / Insert
2206 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2207                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2208                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2209                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2210                                                 imm:$src2))]>;
2211 let Constraints = "$src1 = $dst" in {
2212   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2213                        (outs VR128:$dst), (ins VR128:$src1,
2214                         GR32:$src2, i32i8imm:$src3),
2215                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2216                        [(set VR128:$dst,
2217                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2218   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2219                        (outs VR128:$dst), (ins VR128:$src1,
2220                         i16mem:$src2, i32i8imm:$src3),
2221                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2222                        [(set VR128:$dst,
2223                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2224                                     imm:$src3))]>;
2225 }
2226
2227 // Mask creation
2228 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2229                      "pmovmskb\t{$src, $dst|$dst, $src}",
2230                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2231
2232 // Conditional store
2233 let Uses = [EDI] in
2234 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2235                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2236                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2237
2238 let Uses = [RDI] in
2239 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2240                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2241                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2242
2243 } // ExeDomain = SSEPackedInt
2244
2245 // Non-temporal stores
2246 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2247                         "movntpd\t{$src, $dst|$dst, $src}",
2248                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2249 let ExeDomain = SSEPackedInt in
2250 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2251                         "movntdq\t{$src, $dst|$dst, $src}",
2252                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2253 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2254                     "movnti\t{$src, $dst|$dst, $src}",
2255                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2256                   TB, Requires<[HasSSE2]>;
2257
2258 let AddedComplexity = 400 in { // Prefer non-temporal versions
2259 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2260                     "movntpd\t{$src, $dst|$dst, $src}",
2261                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2262
2263 let ExeDomain = SSEPackedInt in
2264 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2265                     "movntdq\t{$src, $dst|$dst, $src}",
2266                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2267 }
2268
2269 // Flush cache
2270 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2271                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2272               TB, Requires<[HasSSE2]>;
2273
2274 // Load, store, and memory fence
2275 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2276                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2277 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2278                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2279
2280 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2281 // was introduced with SSE2, it's backward compatible.
2282 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2283
2284 //TODO: custom lower this so as to never even generate the noop
2285 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2286            (i8 0)), (NOOP)>;
2287 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2288 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2289 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2290            (i8 1)), (MFENCE)>;
2291
2292 // Alias instructions that map zero vector to pxor / xorp* for sse.
2293 // We set canFoldAsLoad because this can be converted to a constant-pool
2294 // load of an all-ones value if folding it would be beneficial.
2295 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2296     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2297   // FIXME: Change encoding to pseudo.
2298   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2299                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2300
2301 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2302                       "movd\t{$src, $dst|$dst, $src}",
2303                       [(set VR128:$dst,
2304                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2305 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2306                       "movd\t{$src, $dst|$dst, $src}",
2307                       [(set VR128:$dst,
2308                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2309
2310 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2311                       "movd\t{$src, $dst|$dst, $src}",
2312                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2313
2314 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2315                       "movd\t{$src, $dst|$dst, $src}",
2316                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2317
2318 // SSE2 instructions with XS prefix
2319 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2320                     "movq\t{$src, $dst|$dst, $src}",
2321                     [(set VR128:$dst,
2322                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2323                   Requires<[HasSSE2]>;
2324 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2325                       "movq\t{$src, $dst|$dst, $src}",
2326                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2327                                     (iPTR 0))), addr:$dst)]>;
2328
2329 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2330           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2331
2332 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2333                        "movd\t{$src, $dst|$dst, $src}",
2334                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2335                                         (iPTR 0)))]>;
2336 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2337                        "movd\t{$src, $dst|$dst, $src}",
2338                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2339                                      (iPTR 0))), addr:$dst)]>;
2340
2341 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2342                       "movd\t{$src, $dst|$dst, $src}",
2343                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2344 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2345                       "movd\t{$src, $dst|$dst, $src}",
2346                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2347
2348 // Store / copy lower 64-bits of a XMM register.
2349 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2350                      "movq\t{$src, $dst|$dst, $src}",
2351                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2352
2353 // movd / movq to XMM register zero-extends
2354 let AddedComplexity = 15 in {
2355 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2356                        "movd\t{$src, $dst|$dst, $src}",
2357                        [(set VR128:$dst, (v4i32 (X86vzmovl
2358                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2359 // This is X86-64 only.
2360 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2361                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2362                        [(set VR128:$dst, (v2i64 (X86vzmovl
2363                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2364 }
2365
2366 let AddedComplexity = 20 in {
2367 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2368                        "movd\t{$src, $dst|$dst, $src}",
2369                        [(set VR128:$dst,
2370                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2371                                                    (loadi32 addr:$src))))))]>;
2372
2373 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2374             (MOVZDI2PDIrm addr:$src)>;
2375 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2376             (MOVZDI2PDIrm addr:$src)>;
2377 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2378             (MOVZDI2PDIrm addr:$src)>;
2379
2380 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2381                      "movq\t{$src, $dst|$dst, $src}",
2382                      [(set VR128:$dst,
2383                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2384                                                  (loadi64 addr:$src))))))]>, XS,
2385                    Requires<[HasSSE2]>;
2386
2387 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2388             (MOVZQI2PQIrm addr:$src)>;
2389 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2390             (MOVZQI2PQIrm addr:$src)>;
2391 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2392 }
2393
2394 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2395 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2396 let AddedComplexity = 15 in
2397 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2398                         "movq\t{$src, $dst|$dst, $src}",
2399                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2400                       XS, Requires<[HasSSE2]>;
2401
2402 let AddedComplexity = 20 in {
2403 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2404                         "movq\t{$src, $dst|$dst, $src}",
2405                     [(set VR128:$dst, (v2i64 (X86vzmovl
2406                                              (loadv2i64 addr:$src))))]>,
2407                       XS, Requires<[HasSSE2]>;
2408
2409 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2410             (MOVZPQILo2PQIrm addr:$src)>;
2411 }
2412
2413 // Instructions for the disassembler
2414 // xr = XMM register
2415 // xm = mem64
2416
2417 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2418                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2419
2420 //===---------------------------------------------------------------------===//
2421 // SSE3 Instructions
2422 //===---------------------------------------------------------------------===//
2423
2424 // Move Instructions
2425 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2426                       "movshdup\t{$src, $dst|$dst, $src}",
2427                       [(set VR128:$dst, (v4f32 (movshdup
2428                                                 VR128:$src, (undef))))]>;
2429 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2430                       "movshdup\t{$src, $dst|$dst, $src}",
2431                       [(set VR128:$dst, (movshdup
2432                                          (memopv4f32 addr:$src), (undef)))]>;
2433
2434 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2435                       "movsldup\t{$src, $dst|$dst, $src}",
2436                       [(set VR128:$dst, (v4f32 (movsldup
2437                                                 VR128:$src, (undef))))]>;
2438 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2439                       "movsldup\t{$src, $dst|$dst, $src}",
2440                       [(set VR128:$dst, (movsldup
2441                                          (memopv4f32 addr:$src), (undef)))]>;
2442
2443 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2444                       "movddup\t{$src, $dst|$dst, $src}",
2445                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2446 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2447                       "movddup\t{$src, $dst|$dst, $src}",
2448                     [(set VR128:$dst,
2449                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2450                                       (undef))))]>;
2451
2452 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2453                    (undef)),
2454           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2455
2456 let AddedComplexity = 5 in {
2457 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2458           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2459 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2460           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2461 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2462           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2463 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2464           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2465 }
2466
2467 // Arithmetic
2468 let Constraints = "$src1 = $dst" in {
2469   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2470                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2471                         "addsubps\t{$src2, $dst|$dst, $src2}",
2472                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2473                                            VR128:$src2))]>;
2474   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2475                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2476                         "addsubps\t{$src2, $dst|$dst, $src2}",
2477                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2478                                            (memop addr:$src2)))]>;
2479   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2480                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2481                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2482                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2483                                           VR128:$src2))]>;
2484   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2485                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2486                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2487                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2488                                           (memop addr:$src2)))]>;
2489 }
2490
2491 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2492                    "lddqu\t{$src, $dst|$dst, $src}",
2493                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2494
2495 // Horizontal ops
2496 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2497   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2498          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2499          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2500 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2501   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2502          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2503          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2504 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2505   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2506         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2507         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2508 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2509   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2510         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2511       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2512
2513 let Constraints = "$src1 = $dst" in {
2514   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2515   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2516   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2517   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2518   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2519   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2520   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2521   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2522 }
2523
2524 // Thread synchronization
2525 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2526                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2527 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2528                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2529
2530 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2531 let AddedComplexity = 15 in
2532 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2533           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2534 let AddedComplexity = 20 in
2535 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2536           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2537
2538 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2539 let AddedComplexity = 15 in
2540   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2541             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2542 let AddedComplexity = 20 in
2543   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2544             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2545
2546 //===---------------------------------------------------------------------===//
2547 // SSSE3 Instructions
2548 //===---------------------------------------------------------------------===//
2549
2550 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2551 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2552                               Intrinsic IntId64, Intrinsic IntId128> {
2553   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2554                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2555                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2556
2557   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2558                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2559                    [(set VR64:$dst,
2560                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2561
2562   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2563                     (ins VR128:$src),
2564                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2565                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2566                     OpSize;
2567
2568   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2569                     (ins i128mem:$src),
2570                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2571                     [(set VR128:$dst,
2572                       (IntId128
2573                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2574 }
2575
2576 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2577 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2578                                Intrinsic IntId64, Intrinsic IntId128> {
2579   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2580                    (ins VR64:$src),
2581                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2582                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2583
2584   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2585                    (ins i64mem:$src),
2586                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2587                    [(set VR64:$dst,
2588                      (IntId64
2589                       (bitconvert (memopv4i16 addr:$src))))]>;
2590
2591   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2592                     (ins VR128:$src),
2593                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2594                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2595                     OpSize;
2596
2597   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2598                     (ins i128mem:$src),
2599                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2600                     [(set VR128:$dst,
2601                       (IntId128
2602                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2603 }
2604
2605 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2606 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2607                                Intrinsic IntId64, Intrinsic IntId128> {
2608   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2609                    (ins VR64:$src),
2610                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2611                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2612
2613   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2614                    (ins i64mem:$src),
2615                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2616                    [(set VR64:$dst,
2617                      (IntId64
2618                       (bitconvert (memopv2i32 addr:$src))))]>;
2619
2620   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2621                     (ins VR128:$src),
2622                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2623                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2624                     OpSize;
2625
2626   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2627                     (ins i128mem:$src),
2628                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2629                     [(set VR128:$dst,
2630                       (IntId128
2631                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2632 }
2633
2634 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2635                                        int_x86_ssse3_pabs_b,
2636                                        int_x86_ssse3_pabs_b_128>;
2637 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2638                                        int_x86_ssse3_pabs_w,
2639                                        int_x86_ssse3_pabs_w_128>;
2640 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2641                                        int_x86_ssse3_pabs_d,
2642                                        int_x86_ssse3_pabs_d_128>;
2643
2644 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2645 let Constraints = "$src1 = $dst" in {
2646   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2647                                  Intrinsic IntId64, Intrinsic IntId128,
2648                                  bit Commutable = 0> {
2649     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2650                      (ins VR64:$src1, VR64:$src2),
2651                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2652                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2653       let isCommutable = Commutable;
2654     }
2655     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2656                      (ins VR64:$src1, i64mem:$src2),
2657                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2658                      [(set VR64:$dst,
2659                        (IntId64 VR64:$src1,
2660                         (bitconvert (memopv8i8 addr:$src2))))]>;
2661
2662     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2663                       (ins VR128:$src1, VR128:$src2),
2664                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2665                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2666                       OpSize {
2667       let isCommutable = Commutable;
2668     }
2669     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2670                       (ins VR128:$src1, i128mem:$src2),
2671                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2672                       [(set VR128:$dst,
2673                         (IntId128 VR128:$src1,
2674                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2675   }
2676 }
2677
2678 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2679 let Constraints = "$src1 = $dst" in {
2680   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2681                                   Intrinsic IntId64, Intrinsic IntId128,
2682                                   bit Commutable = 0> {
2683     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2684                      (ins VR64:$src1, VR64:$src2),
2685                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2686                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2687       let isCommutable = Commutable;
2688     }
2689     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2690                      (ins VR64:$src1, i64mem:$src2),
2691                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2692                      [(set VR64:$dst,
2693                        (IntId64 VR64:$src1,
2694                         (bitconvert (memopv4i16 addr:$src2))))]>;
2695
2696     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2697                       (ins VR128:$src1, VR128:$src2),
2698                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2699                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2700                       OpSize {
2701       let isCommutable = Commutable;
2702     }
2703     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2704                       (ins VR128:$src1, i128mem:$src2),
2705                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2706                       [(set VR128:$dst,
2707                         (IntId128 VR128:$src1,
2708                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2709   }
2710 }
2711
2712 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2713 let Constraints = "$src1 = $dst" in {
2714   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2715                                   Intrinsic IntId64, Intrinsic IntId128,
2716                                   bit Commutable = 0> {
2717     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2718                      (ins VR64:$src1, VR64:$src2),
2719                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2720                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2721       let isCommutable = Commutable;
2722     }
2723     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2724                      (ins VR64:$src1, i64mem:$src2),
2725                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2726                      [(set VR64:$dst,
2727                        (IntId64 VR64:$src1,
2728                         (bitconvert (memopv2i32 addr:$src2))))]>;
2729
2730     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2731                       (ins VR128:$src1, VR128:$src2),
2732                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2733                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2734                       OpSize {
2735       let isCommutable = Commutable;
2736     }
2737     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2738                       (ins VR128:$src1, i128mem:$src2),
2739                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2740                       [(set VR128:$dst,
2741                         (IntId128 VR128:$src1,
2742                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2743   }
2744 }
2745
2746 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2747 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2748                                         int_x86_ssse3_phadd_w,
2749                                         int_x86_ssse3_phadd_w_128>;
2750 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2751                                         int_x86_ssse3_phadd_d,
2752                                         int_x86_ssse3_phadd_d_128>;
2753 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2754                                         int_x86_ssse3_phadd_sw,
2755                                         int_x86_ssse3_phadd_sw_128>;
2756 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2757                                         int_x86_ssse3_phsub_w,
2758                                         int_x86_ssse3_phsub_w_128>;
2759 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2760                                         int_x86_ssse3_phsub_d,
2761                                         int_x86_ssse3_phsub_d_128>;
2762 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2763                                         int_x86_ssse3_phsub_sw,
2764                                         int_x86_ssse3_phsub_sw_128>;
2765 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2766                                         int_x86_ssse3_pmadd_ub_sw,
2767                                         int_x86_ssse3_pmadd_ub_sw_128>;
2768 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2769                                         int_x86_ssse3_pmul_hr_sw,
2770                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2771
2772 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2773                                         int_x86_ssse3_pshuf_b,
2774                                         int_x86_ssse3_pshuf_b_128>;
2775 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2776                                         int_x86_ssse3_psign_b,
2777                                         int_x86_ssse3_psign_b_128>;
2778 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2779                                         int_x86_ssse3_psign_w,
2780                                         int_x86_ssse3_psign_w_128>;
2781 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2782                                         int_x86_ssse3_psign_d,
2783                                         int_x86_ssse3_psign_d_128>;
2784 }
2785
2786 // palignr patterns.
2787 let Constraints = "$src1 = $dst" in {
2788   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2789                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2790                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2791                            []>;
2792   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2793                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2794                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2795                            []>;
2796
2797   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2798                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2799                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2800                            []>, OpSize;
2801   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2802                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2803                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2804                            []>, OpSize;
2805 }
2806
2807 let AddedComplexity = 5 in {
2808
2809 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2810           (PALIGNR64rr VR64:$src2, VR64:$src1,
2811                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2812           Requires<[HasSSSE3]>;
2813 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2814           (PALIGNR64rr VR64:$src2, VR64:$src1,
2815                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2816           Requires<[HasSSSE3]>;
2817 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2818           (PALIGNR64rr VR64:$src2, VR64:$src1,
2819                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2820           Requires<[HasSSSE3]>;
2821 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2822           (PALIGNR64rr VR64:$src2, VR64:$src1,
2823                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2824           Requires<[HasSSSE3]>;
2825 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2826           (PALIGNR64rr VR64:$src2, VR64:$src1,
2827                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2828           Requires<[HasSSSE3]>;
2829
2830 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2831           (PALIGNR128rr VR128:$src2, VR128:$src1,
2832                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2833       Requires<[HasSSSE3]>;
2834 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2835           (PALIGNR128rr VR128:$src2, VR128:$src1,
2836                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2837       Requires<[HasSSSE3]>;
2838 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2839           (PALIGNR128rr VR128:$src2, VR128:$src1,
2840                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2841       Requires<[HasSSSE3]>;
2842 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2843           (PALIGNR128rr VR128:$src2, VR128:$src1,
2844                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2845       Requires<[HasSSSE3]>;
2846 }
2847
2848 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2849           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2850 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2851           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2852
2853 //===---------------------------------------------------------------------===//
2854 // Non-Instruction Patterns
2855 //===---------------------------------------------------------------------===//
2856
2857 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2858 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2859 // combine.
2860 // Since these loads aren't folded into the fextend, we have to match it
2861 // explicitly here.
2862 let Predicates = [HasSSE2] in
2863  def : Pat<(fextend (loadf32 addr:$src)),
2864            (CVTSS2SDrm addr:$src)>;
2865
2866 // bit_convert
2867 let Predicates = [HasSSE2] in {
2868   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2869   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2870   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2871   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2872   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2873   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2874   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2875   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2876   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2877   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2878   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2879   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2880   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2881   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2882   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2883   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2884   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2885   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2886   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2887   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2888   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2889   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2890   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2891   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2892   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2893   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2894   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2895   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2896   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2897   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2898 }
2899
2900 // Move scalar to XMM zero-extended
2901 // movd to XMM register zero-extends
2902 let AddedComplexity = 15 in {
2903 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2904 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2905           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2906 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2907           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2908 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2909           (MOVSSrr (v4f32 (V_SET0PS)),
2910                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2911 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2912           (MOVSSrr (v4i32 (V_SET0PI)),
2913                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2914 }
2915
2916 // Splat v2f64 / v2i64
2917 let AddedComplexity = 10 in {
2918 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2919           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2920 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2921           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2922 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2923           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2924 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2925           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2926 }
2927
2928 // Special unary SHUFPSrri case.
2929 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2930           (SHUFPSrri VR128:$src1, VR128:$src1,
2931                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2932 let AddedComplexity = 5 in
2933 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2934           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2935       Requires<[HasSSE2]>;
2936 // Special unary SHUFPDrri case.
2937 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2938           (SHUFPDrri VR128:$src1, VR128:$src1,
2939                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2940       Requires<[HasSSE2]>;
2941 // Special unary SHUFPDrri case.
2942 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2943           (SHUFPDrri VR128:$src1, VR128:$src1,
2944                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2945       Requires<[HasSSE2]>;
2946 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2947 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2948           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2949       Requires<[HasSSE2]>;
2950
2951 // Special binary v4i32 shuffle cases with SHUFPS.
2952 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2953           (SHUFPSrri VR128:$src1, VR128:$src2,
2954                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2955            Requires<[HasSSE2]>;
2956 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2957           (SHUFPSrmi VR128:$src1, addr:$src2,
2958                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2959            Requires<[HasSSE2]>;
2960 // Special binary v2i64 shuffle cases using SHUFPDrri.
2961 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2962           (SHUFPDrri VR128:$src1, VR128:$src2,
2963                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2964           Requires<[HasSSE2]>;
2965
2966 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2967 let AddedComplexity = 15 in {
2968 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2969           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2970           Requires<[OptForSpeed, HasSSE2]>;
2971 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2972           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2973           Requires<[OptForSpeed, HasSSE2]>;
2974 }
2975 let AddedComplexity = 10 in {
2976 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2977           (UNPCKLPSrr VR128:$src, VR128:$src)>;
2978 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2979           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
2980 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2981           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
2982 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2983           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
2984 }
2985
2986 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2987 let AddedComplexity = 15 in {
2988 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2989           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2990           Requires<[OptForSpeed, HasSSE2]>;
2991 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2992           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2993           Requires<[OptForSpeed, HasSSE2]>;
2994 }
2995 let AddedComplexity = 10 in {
2996 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
2997           (UNPCKHPSrr VR128:$src, VR128:$src)>;
2998 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
2999           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3000 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3001           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3002 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3003           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3004 }
3005
3006 let AddedComplexity = 20 in {
3007 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3008 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3009           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3010
3011 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3012 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3013           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3014
3015 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3016 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3017           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3018 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3019           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3020 }
3021
3022 let AddedComplexity = 20 in {
3023 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3024 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3025           (MOVLPSrm VR128:$src1, addr:$src2)>;
3026 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3027           (MOVLPDrm VR128:$src1, addr:$src2)>;
3028 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3029           (MOVLPSrm VR128:$src1, addr:$src2)>;
3030 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3031           (MOVLPDrm VR128:$src1, addr:$src2)>;
3032 }
3033
3034 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3035 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3036           (MOVLPSmr addr:$src1, VR128:$src2)>;
3037 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3038           (MOVLPDmr addr:$src1, VR128:$src2)>;
3039 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3040                  addr:$src1),
3041           (MOVLPSmr addr:$src1, VR128:$src2)>;
3042 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3043           (MOVLPDmr addr:$src1, VR128:$src2)>;
3044
3045 let AddedComplexity = 15 in {
3046 // Setting the lowest element in the vector.
3047 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3048           (MOVSSrr (v4i32 VR128:$src1),
3049                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3050 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3051           (MOVSDrr (v2i64 VR128:$src1),
3052                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3053
3054 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3055 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3056           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3057       Requires<[HasSSE2]>;
3058 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3059           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3060       Requires<[HasSSE2]>;
3061 }
3062
3063 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3064 // fall back to this for SSE1)
3065 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3066           (SHUFPSrri VR128:$src2, VR128:$src1,
3067                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3068
3069 // Set lowest element and zero upper elements.
3070 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3071           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3072
3073 // Some special case pandn patterns.
3074 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3075                   VR128:$src2)),
3076           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3077 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3078                   VR128:$src2)),
3079           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3080 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3081                   VR128:$src2)),
3082           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3083
3084 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3085                   (memop addr:$src2))),
3086           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3087 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3088                   (memop addr:$src2))),
3089           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3090 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3091                   (memop addr:$src2))),
3092           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3093
3094 // vector -> vector casts
3095 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3096           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3097 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3098           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3099 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3100           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3101 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3102           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3103
3104 // Use movaps / movups for SSE integer load / store (one byte shorter).
3105 def : Pat<(alignedloadv4i32 addr:$src),
3106           (MOVAPSrm addr:$src)>;
3107 def : Pat<(loadv4i32 addr:$src),
3108           (MOVUPSrm addr:$src)>;
3109 def : Pat<(alignedloadv2i64 addr:$src),
3110           (MOVAPSrm addr:$src)>;
3111 def : Pat<(loadv2i64 addr:$src),
3112           (MOVUPSrm addr:$src)>;
3113
3114 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3115           (MOVAPSmr addr:$dst, VR128:$src)>;
3116 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3117           (MOVAPSmr addr:$dst, VR128:$src)>;
3118 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3119           (MOVAPSmr addr:$dst, VR128:$src)>;
3120 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3121           (MOVAPSmr addr:$dst, VR128:$src)>;
3122 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3123           (MOVUPSmr addr:$dst, VR128:$src)>;
3124 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3125           (MOVUPSmr addr:$dst, VR128:$src)>;
3126 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3127           (MOVUPSmr addr:$dst, VR128:$src)>;
3128 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3129           (MOVUPSmr addr:$dst, VR128:$src)>;
3130
3131 //===----------------------------------------------------------------------===//
3132 // SSE4.1 Instructions
3133 //===----------------------------------------------------------------------===//
3134
3135 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3136                             string OpcodeStr,
3137                             Intrinsic V4F32Int,
3138                             Intrinsic V2F64Int> {
3139   // Intrinsic operation, reg.
3140   // Vector intrinsic operation, reg
3141   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3142                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3143                     !strconcat(OpcodeStr,
3144                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3145                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3146                     OpSize;
3147
3148   // Vector intrinsic operation, mem
3149   def PSm_Int : Ii8<opcps, MRMSrcMem,
3150                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3151                     !strconcat(OpcodeStr,
3152                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3153                     [(set VR128:$dst,
3154                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3155                     TA, OpSize,
3156                 Requires<[HasSSE41]>;
3157
3158   // Vector intrinsic operation, reg
3159   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3160                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3161                     !strconcat(OpcodeStr,
3162                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3163                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3164                     OpSize;
3165
3166   // Vector intrinsic operation, mem
3167   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3168                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3169                     !strconcat(OpcodeStr,
3170                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3171                     [(set VR128:$dst,
3172                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3173                     OpSize;
3174 }
3175
3176 let Constraints = "$src1 = $dst" in {
3177 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3178                             string OpcodeStr,
3179                             Intrinsic F32Int,
3180                             Intrinsic F64Int> {
3181   // Intrinsic operation, reg.
3182   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3183                     (outs VR128:$dst),
3184                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3185                     !strconcat(OpcodeStr,
3186                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3187                     [(set VR128:$dst,
3188                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3189                     OpSize;
3190
3191   // Intrinsic operation, mem.
3192   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3193                     (outs VR128:$dst),
3194                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3195                     !strconcat(OpcodeStr,
3196                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3197                     [(set VR128:$dst,
3198                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3199                     OpSize;
3200
3201   // Intrinsic operation, reg.
3202   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3203                     (outs VR128:$dst),
3204                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3205                     !strconcat(OpcodeStr,
3206                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3207                     [(set VR128:$dst,
3208                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3209                     OpSize;
3210
3211   // Intrinsic operation, mem.
3212   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3213                     (outs VR128:$dst),
3214                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3215                     !strconcat(OpcodeStr,
3216                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3217                     [(set VR128:$dst,
3218                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3219                     OpSize;
3220 }
3221 }
3222
3223 // FP round - roundss, roundps, roundsd, roundpd
3224 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3225                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3226 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3227                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3228
3229 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3230 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3231                                  Intrinsic IntId128> {
3232   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3233                     (ins VR128:$src),
3234                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3235                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3236   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3237                      (ins i128mem:$src),
3238                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3239                      [(set VR128:$dst,
3240                        (IntId128
3241                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3242 }
3243
3244 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3245                                          int_x86_sse41_phminposuw>;
3246
3247 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3248 let Constraints = "$src1 = $dst" in {
3249   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3250                                 Intrinsic IntId128, bit Commutable = 0> {
3251     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3252                    (ins VR128:$src1, VR128:$src2),
3253                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3254                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3255                    OpSize {
3256       let isCommutable = Commutable;
3257     }
3258     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3259                    (ins VR128:$src1, i128mem:$src2),
3260                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3261                    [(set VR128:$dst,
3262                      (IntId128 VR128:$src1,
3263                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3264   }
3265 }
3266
3267 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3268                                        int_x86_sse41_pcmpeqq, 1>;
3269 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3270                                        int_x86_sse41_packusdw, 0>;
3271 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3272                                        int_x86_sse41_pminsb, 1>;
3273 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3274                                        int_x86_sse41_pminsd, 1>;
3275 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3276                                        int_x86_sse41_pminud, 1>;
3277 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3278                                        int_x86_sse41_pminuw, 1>;
3279 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3280                                        int_x86_sse41_pmaxsb, 1>;
3281 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3282                                        int_x86_sse41_pmaxsd, 1>;
3283 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3284                                        int_x86_sse41_pmaxud, 1>;
3285 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3286                                        int_x86_sse41_pmaxuw, 1>;
3287
3288 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3289
3290 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3291           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3292 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3293           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3294
3295 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3296 let Constraints = "$src1 = $dst" in {
3297   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3298                                 SDNode OpNode, Intrinsic IntId128,
3299                                 bit Commutable = 0> {
3300     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3301                    (ins VR128:$src1, VR128:$src2),
3302                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3303                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3304                                                    VR128:$src2))]>, OpSize {
3305       let isCommutable = Commutable;
3306     }
3307     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3308                       (ins VR128:$src1, VR128:$src2),
3309                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3310                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3311                       OpSize {
3312       let isCommutable = Commutable;
3313     }
3314     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3315                    (ins VR128:$src1, i128mem:$src2),
3316                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3317                    [(set VR128:$dst,
3318                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3319     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3320                        (ins VR128:$src1, i128mem:$src2),
3321                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3322                        [(set VR128:$dst,
3323                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3324                        OpSize;
3325   }
3326 }
3327
3328 /// SS48I_binop_rm - Simple SSE41 binary operator.
3329 let Constraints = "$src1 = $dst" in {
3330 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3331                         ValueType OpVT, bit Commutable = 0> {
3332   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3333                                  (ins VR128:$src1, VR128:$src2),
3334                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3335                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3336                OpSize {
3337     let isCommutable = Commutable;
3338   }
3339   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3340                                  (ins VR128:$src1, i128mem:$src2),
3341                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3342                [(set VR128:$dst, (OpNode VR128:$src1,
3343                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3344                OpSize;
3345 }
3346 }
3347
3348 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3349
3350 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3351 let Constraints = "$src1 = $dst" in {
3352   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3353                                  Intrinsic IntId128, bit Commutable = 0> {
3354     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3355                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3356                     !strconcat(OpcodeStr,
3357                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3358                     [(set VR128:$dst,
3359                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3360                     OpSize {
3361       let isCommutable = Commutable;
3362     }
3363     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3364                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3365                     !strconcat(OpcodeStr,
3366                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3367                     [(set VR128:$dst,
3368                       (IntId128 VR128:$src1,
3369                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3370                     OpSize;
3371   }
3372 }
3373
3374 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3375                                         int_x86_sse41_blendps, 0>;
3376 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3377                                         int_x86_sse41_blendpd, 0>;
3378 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3379                                         int_x86_sse41_pblendw, 0>;
3380 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3381                                         int_x86_sse41_dpps, 1>;
3382 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3383                                         int_x86_sse41_dppd, 1>;
3384 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3385                                         int_x86_sse41_mpsadbw, 0>;
3386
3387
3388 /// SS41I_ternary_int - SSE 4.1 ternary operator
3389 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3390   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3391     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3392                     (ins VR128:$src1, VR128:$src2),
3393                     !strconcat(OpcodeStr,
3394                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3395                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3396                     OpSize;
3397
3398     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3399                     (ins VR128:$src1, i128mem:$src2),
3400                     !strconcat(OpcodeStr,
3401                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3402                     [(set VR128:$dst,
3403                       (IntId VR128:$src1,
3404                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3405   }
3406 }
3407
3408 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3409 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3410 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3411
3412
3413 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3414   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3415                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3416                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3417
3418   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3419                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3420        [(set VR128:$dst,
3421          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3422        OpSize;
3423 }
3424
3425 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3426 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3427 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3428 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3429 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3430 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3431
3432 // Common patterns involving scalar load.
3433 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3434           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3435 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3436           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3437
3438 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3439           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3440 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3441           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3442
3443 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3444           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3445 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3446           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3447
3448 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3449           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3450 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3451           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3452
3453 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3454           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3455 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3456           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3457
3458 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3459           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3460 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3461           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3462
3463
3464 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3465   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3466                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3467                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3468
3469   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3470                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3471        [(set VR128:$dst,
3472          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3473           OpSize;
3474 }
3475
3476 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3477 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3478 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3479 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3480
3481 // Common patterns involving scalar load
3482 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3483           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3484 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3485           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3486
3487 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3488           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3489 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3490           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3491
3492
3493 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3494   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3495                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3496                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3497
3498   // Expecting a i16 load any extended to i32 value.
3499   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3500                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3501                  [(set VR128:$dst, (IntId (bitconvert
3502                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3503                  OpSize;
3504 }
3505
3506 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3507 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3508
3509 // Common patterns involving scalar load
3510 def : Pat<(int_x86_sse41_pmovsxbq
3511             (bitconvert (v4i32 (X86vzmovl
3512                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3513           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3514
3515 def : Pat<(int_x86_sse41_pmovzxbq
3516             (bitconvert (v4i32 (X86vzmovl
3517                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3518           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3519
3520
3521 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3522 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3523   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3524                  (ins VR128:$src1, i32i8imm:$src2),
3525                  !strconcat(OpcodeStr,
3526                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3527                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3528                  OpSize;
3529   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3530                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3531                  !strconcat(OpcodeStr,
3532                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3533                  []>, OpSize;
3534 // FIXME:
3535 // There's an AssertZext in the way of writing the store pattern
3536 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3537 }
3538
3539 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3540
3541
3542 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3543 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3544   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3545                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3546                  !strconcat(OpcodeStr,
3547                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3548                  []>, OpSize;
3549 // FIXME:
3550 // There's an AssertZext in the way of writing the store pattern
3551 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3552 }
3553
3554 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3555
3556
3557 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3558 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3559   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3560                  (ins VR128:$src1, i32i8imm:$src2),
3561                  !strconcat(OpcodeStr,
3562                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3563                  [(set GR32:$dst,
3564                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3565   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3566                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3567                  !strconcat(OpcodeStr,
3568                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3569                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3570                           addr:$dst)]>, OpSize;
3571 }
3572
3573 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3574
3575
3576 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3577 /// destination
3578 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3579   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3580                  (ins VR128:$src1, i32i8imm:$src2),
3581                  !strconcat(OpcodeStr,
3582                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3583                  [(set GR32:$dst,
3584                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3585            OpSize;
3586   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3587                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3588                  !strconcat(OpcodeStr,
3589                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3590                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3591                           addr:$dst)]>, OpSize;
3592 }
3593
3594 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3595
3596 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3597 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3598                                               imm:$src2))),
3599                  addr:$dst),
3600           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3601          Requires<[HasSSE41]>;
3602
3603 let Constraints = "$src1 = $dst" in {
3604   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3605     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3606                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3607                    !strconcat(OpcodeStr,
3608                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3609                    [(set VR128:$dst,
3610                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3611     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3612                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3613                    !strconcat(OpcodeStr,
3614                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3615                    [(set VR128:$dst,
3616                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3617                                 imm:$src3))]>, OpSize;
3618   }
3619 }
3620
3621 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3622
3623 let Constraints = "$src1 = $dst" in {
3624   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3625     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3626                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3627                    !strconcat(OpcodeStr,
3628                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3629                    [(set VR128:$dst,
3630                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3631                    OpSize;
3632     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3633                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3634                    !strconcat(OpcodeStr,
3635                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3636                    [(set VR128:$dst,
3637                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3638                                        imm:$src3)))]>, OpSize;
3639   }
3640 }
3641
3642 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3643
3644 // insertps has a few different modes, there's the first two here below which
3645 // are optimized inserts that won't zero arbitrary elements in the destination
3646 // vector. The next one matches the intrinsic and could zero arbitrary elements
3647 // in the target vector.
3648 let Constraints = "$src1 = $dst" in {
3649   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3650     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3651                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3652                    !strconcat(OpcodeStr,
3653                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3654                    [(set VR128:$dst,
3655                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3656       OpSize;
3657     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3658                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3659                    !strconcat(OpcodeStr,
3660                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3661                    [(set VR128:$dst,
3662                      (X86insrtps VR128:$src1,
3663                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3664                                  imm:$src3))]>, OpSize;
3665   }
3666 }
3667
3668 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3669
3670 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3671           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3672
3673 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3674 // the intel intrinsic that corresponds to this.
3675 let Defs = [EFLAGS] in {
3676 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3677                     "ptest \t{$src2, $src1|$src1, $src2}",
3678                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3679               OpSize;
3680 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3681                     "ptest \t{$src2, $src1|$src1, $src2}",
3682                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3683               OpSize;
3684 }
3685
3686 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3687                        "movntdqa\t{$src, $dst|$dst, $src}",
3688                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3689                        OpSize;
3690
3691
3692 //===----------------------------------------------------------------------===//
3693 // SSE4.2 Instructions
3694 //===----------------------------------------------------------------------===//
3695
3696 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3697 let Constraints = "$src1 = $dst" in {
3698   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3699                                 Intrinsic IntId128, bit Commutable = 0> {
3700     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3701                    (ins VR128:$src1, VR128:$src2),
3702                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3703                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3704                    OpSize {
3705       let isCommutable = Commutable;
3706     }
3707     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3708                    (ins VR128:$src1, i128mem:$src2),
3709                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3710                    [(set VR128:$dst,
3711                      (IntId128 VR128:$src1,
3712                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3713   }
3714 }
3715
3716 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3717
3718 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3719           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3720 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3721           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3722
3723 // crc intrinsic instruction
3724 // This set of instructions are only rm, the only difference is the size
3725 // of r and m.
3726 let Constraints = "$src1 = $dst" in {
3727   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3728                       (ins GR32:$src1, i8mem:$src2),
3729                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3730                        [(set GR32:$dst,
3731                          (int_x86_sse42_crc32_8 GR32:$src1,
3732                          (load addr:$src2)))]>;
3733   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3734                       (ins GR32:$src1, GR8:$src2),
3735                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3736                        [(set GR32:$dst,
3737                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3738   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3739                       (ins GR32:$src1, i16mem:$src2),
3740                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3741                        [(set GR32:$dst,
3742                          (int_x86_sse42_crc32_16 GR32:$src1,
3743                          (load addr:$src2)))]>,
3744                          OpSize;
3745   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3746                       (ins GR32:$src1, GR16:$src2),
3747                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3748                        [(set GR32:$dst,
3749                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3750                          OpSize;
3751   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3752                       (ins GR32:$src1, i32mem:$src2),
3753                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3754                        [(set GR32:$dst,
3755                          (int_x86_sse42_crc32_32 GR32:$src1,
3756                          (load addr:$src2)))]>;
3757   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3758                       (ins GR32:$src1, GR32:$src2),
3759                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3760                        [(set GR32:$dst,
3761                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3762   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3763                       (ins GR64:$src1, i8mem:$src2),
3764                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3765                        [(set GR64:$dst,
3766                          (int_x86_sse42_crc64_8 GR64:$src1,
3767                          (load addr:$src2)))]>,
3768                          REX_W;
3769   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3770                       (ins GR64:$src1, GR8:$src2),
3771                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3772                        [(set GR64:$dst,
3773                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3774                          REX_W;
3775   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3776                       (ins GR64:$src1, i64mem:$src2),
3777                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3778                        [(set GR64:$dst,
3779                          (int_x86_sse42_crc64_64 GR64:$src1,
3780                          (load addr:$src2)))]>,
3781                          REX_W;
3782   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3783                       (ins GR64:$src1, GR64:$src2),
3784                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3785                        [(set GR64:$dst,
3786                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3787                          REX_W;
3788 }
3789
3790 // String/text processing instructions.
3791 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3792 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3793   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3794   "#PCMPISTRM128rr PSEUDO!",
3795   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3796                                                 imm:$src3))]>, OpSize;
3797 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3798   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3799   "#PCMPISTRM128rm PSEUDO!",
3800   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3801                                                 imm:$src3))]>, OpSize;
3802 }
3803
3804 let Defs = [XMM0, EFLAGS] in {
3805 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3806   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3807    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3808 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3809   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3810   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3811 }
3812
3813 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3814 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3815   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3816   "#PCMPESTRM128rr PSEUDO!",
3817   [(set VR128:$dst,
3818         (int_x86_sse42_pcmpestrm128
3819          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3820
3821 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3822   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3823   "#PCMPESTRM128rm PSEUDO!",
3824   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3825                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3826   OpSize;
3827 }
3828
3829 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3830 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3831   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3832   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3833 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3834   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3835   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3836 }
3837
3838 let Defs = [ECX, EFLAGS] in {
3839   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3840     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3841       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3842       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3843       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3844        (implicit EFLAGS)]>, OpSize;
3845     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3846       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3847       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3848       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3849        (implicit EFLAGS)]>, OpSize;
3850   }
3851 }
3852
3853 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3854 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3855 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3856 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3857 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3858 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3859
3860 let Defs = [ECX, EFLAGS] in {
3861 let Uses = [EAX, EDX] in {
3862   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3863     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3864       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3865       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3866       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3867        (implicit EFLAGS)]>, OpSize;
3868     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3869       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3870        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3871        [(set ECX,
3872              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3873         (implicit EFLAGS)]>, OpSize;
3874   }
3875 }
3876 }
3877
3878 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3879 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3880 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3881 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3882 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3883 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3884
3885 //===----------------------------------------------------------------------===//
3886 // AES-NI Instructions
3887 //===----------------------------------------------------------------------===//
3888
3889 let Constraints = "$src1 = $dst" in {
3890   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3891                                 Intrinsic IntId128, bit Commutable = 0> {
3892     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3893                    (ins VR128:$src1, VR128:$src2),
3894                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3895                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3896                    OpSize {
3897       let isCommutable = Commutable;
3898     }
3899     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3900                    (ins VR128:$src1, i128mem:$src2),
3901                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3902                    [(set VR128:$dst,
3903                      (IntId128 VR128:$src1,
3904                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3905   }
3906 }
3907
3908 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3909                        int_x86_aesni_aesenc>;
3910 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3911                        int_x86_aesni_aesenclast>;
3912 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3913                        int_x86_aesni_aesdec>;
3914 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3915                        int_x86_aesni_aesdeclast>;
3916
3917 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3918           (AESENCrr VR128:$src1, VR128:$src2)>;
3919 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3920           (AESENCrm VR128:$src1, addr:$src2)>;
3921 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3922           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3923 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3924           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3925 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3926           (AESDECrr VR128:$src1, VR128:$src2)>;
3927 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3928           (AESDECrm VR128:$src1, addr:$src2)>;
3929 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3930           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3931 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3932           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3933
3934 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3935   (ins VR128:$src1),
3936   "aesimc\t{$src1, $dst|$dst, $src1}",
3937   [(set VR128:$dst,
3938     (int_x86_aesni_aesimc VR128:$src1))]>,
3939   OpSize;
3940
3941 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3942   (ins i128mem:$src1),
3943   "aesimc\t{$src1, $dst|$dst, $src1}",
3944   [(set VR128:$dst,
3945     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3946   OpSize;
3947
3948 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3949   (ins VR128:$src1, i8imm:$src2),
3950   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3951   [(set VR128:$dst,
3952     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3953   OpSize;
3954 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3955   (ins i128mem:$src1, i8imm:$src2),
3956   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3957   [(set VR128:$dst,
3958     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3959                                     imm:$src2))]>,
3960   OpSize;