lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 159                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 160
 161 def X86vastart_save_xmm_regs :
 162                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 163                         SDT_X86VASTART_SAVE_XMM_REGS,
 164                         [SDNPHasChain, SDNPVariadic]>;
 165 def X86vaarg64 :
 166                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 167                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 168                          SDNPMemOperand]>;
 169 def X86callseq_start :
 170                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 171                         [SDNPHasChain, SDNPOutGlue]>;
 172 def X86callseq_end :
 173                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 174                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 175
 176 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 177                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 178                          SDNPVariadic]>;
 179
 180 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 181                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 182 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 183                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 184                          SDNPMayLoad]>;
 185
 186 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 187                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 188 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 189                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 190 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 191                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 192
 193 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 194 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 195
 196 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 197                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 198
 199 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 200                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 201
 202 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 203                         [SDNPHasChain]>;
 204
 205 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 206                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 207                                                      SDTCisPtrTy<1>]>,
 208                                 [SDNPHasChain, SDNPSideEffect]>;
 209 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 210                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 211                                 [SDNPHasChain, SDNPSideEffect]>;
 212
 213 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 214                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 215
 216 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 217                           [SDNPCommutative]>;
 218 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 219 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 220                           [SDNPCommutative]>;
 221 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 224 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 225
 226 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 227 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 228 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 229                           [SDNPCommutative]>;
 230 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 233                           [SDNPCommutative]>;
 234
 235 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 236
 237 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 238
 239 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 240                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 241
 242 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 243                           [SDNPHasChain]>;
 244
 245 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 246                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 247
 248 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 249                         [SDNPHasChain, SDNPOutGlue]>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // X86 Operand Definitions.
 253 //
 254
 255 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 256 // the index operand of an address, to conform to x86 encoding restrictions.
 257 def ptr_rc_nosp : PointerLikeRegClass<1>;
 258
 259 // *mem - Operand definitions for the funky X86 addressing mode operands.
 260 //
 261 def X86MemAsmOperand : AsmOperandClass {
 262  let Name = "Mem";
 263 }
 264 def X86Mem8AsmOperand : AsmOperandClass {
 265   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 266 }
 267 def X86Mem16AsmOperand : AsmOperandClass {
 268   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 269 }
 270 def X86Mem32AsmOperand : AsmOperandClass {
 271   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 272 }
 273 def X86Mem64AsmOperand : AsmOperandClass {
 274   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 275 }
 276 def X86Mem80AsmOperand : AsmOperandClass {
 277   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 278 }
 279 def X86Mem128AsmOperand : AsmOperandClass {
 280   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 281 }
 282 def X86Mem256AsmOperand : AsmOperandClass {
 283   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 284 }
 285 def X86Mem512AsmOperand : AsmOperandClass {
 286   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 287 }
 288
 289 // Gather mem operands
 290 def X86MemVX32Operand : AsmOperandClass {
 291   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 292 }
 293 def X86MemVY32Operand : AsmOperandClass {
 294   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 295 }
 296 def X86MemVZ32Operand : AsmOperandClass {
 297   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 298 }
 299 def X86MemVX64Operand : AsmOperandClass {
 300   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 301 }
 302 def X86MemVY64Operand : AsmOperandClass {
 303   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 304 }
 305 def X86MemVZ64Operand : AsmOperandClass {
 306   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 307 }
 308
 309 def X86AbsMemAsmOperand : AsmOperandClass {
 310   let Name = "AbsMem";
 311   let SuperClasses = [X86MemAsmOperand];
 312 }
 313 class X86MemOperand<string printMethod> : Operand<iPTR> {
 314   let PrintMethod = printMethod;
 315   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 316   let ParserMatchClass = X86MemAsmOperand;
 317 }
 318
 319 let OperandType = "OPERAND_MEMORY" in {
 320 def opaque32mem : X86MemOperand<"printopaquemem">;
 321 def opaque48mem : X86MemOperand<"printopaquemem">;
 322 def opaque80mem : X86MemOperand<"printopaquemem">;
 323 def opaque512mem : X86MemOperand<"printopaquemem">;
 324
 325 def i8mem   : X86MemOperand<"printi8mem"> {
 326   let ParserMatchClass = X86Mem8AsmOperand; }
 327 def i16mem  : X86MemOperand<"printi16mem"> {
 328   let ParserMatchClass = X86Mem16AsmOperand; }
 329 def i32mem  : X86MemOperand<"printi32mem"> {
 330   let ParserMatchClass = X86Mem32AsmOperand; }
 331 def i64mem  : X86MemOperand<"printi64mem"> {
 332   let ParserMatchClass = X86Mem64AsmOperand; }
 333 def i128mem : X86MemOperand<"printi128mem"> {
 334   let ParserMatchClass = X86Mem128AsmOperand; }
 335 def i256mem : X86MemOperand<"printi256mem"> {
 336   let ParserMatchClass = X86Mem256AsmOperand; }
 337 def i512mem : X86MemOperand<"printi512mem"> {
 338   let ParserMatchClass = X86Mem512AsmOperand; }
 339 def f32mem  : X86MemOperand<"printf32mem"> {
 340   let ParserMatchClass = X86Mem32AsmOperand; }
 341 def f64mem  : X86MemOperand<"printf64mem"> {
 342   let ParserMatchClass = X86Mem64AsmOperand; }
 343 def f80mem  : X86MemOperand<"printf80mem"> {
 344   let ParserMatchClass = X86Mem80AsmOperand; }
 345 def f128mem : X86MemOperand<"printf128mem"> {
 346   let ParserMatchClass = X86Mem128AsmOperand; }
 347 def f256mem : X86MemOperand<"printf256mem">{
 348   let ParserMatchClass = X86Mem256AsmOperand; }
 349 def f512mem : X86MemOperand<"printf512mem">{
 350   let ParserMatchClass = X86Mem512AsmOperand; }
 351 def v512mem : Operand<iPTR> {
 352   let PrintMethod = "printf512mem";
 353   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 354   let ParserMatchClass = X86Mem512AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 def vy64xmem : X86MemOperand<"printi64mem">{
 370   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 371   let ParserMatchClass = X86MemVY64Operand; }
 372 def vz32mem : X86MemOperand<"printi32mem">{
 373   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 374   let ParserMatchClass = X86MemVZ32Operand; }
 375 def vz64mem : X86MemOperand<"printi64mem">{
 376   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 377   let ParserMatchClass = X86MemVZ64Operand; }
 378 }
 379
 380 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 381 // plain GR64, so that it doesn't potentially require a REX prefix.
 382 def i8mem_NOREX : Operand<i64> {
 383   let PrintMethod = "printi8mem";
 384   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 385   let ParserMatchClass = X86Mem8AsmOperand;
 386   let OperandType = "OPERAND_MEMORY";
 387 }
 388
 389 // GPRs available for tailcall.
 390 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 391 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 392
 393 // Special i32mem for addresses of load folding tail calls. These are not
 394 // allowed to use callee-saved registers since they must be scheduled
 395 // after callee-saved register are popped.
 396 def i32mem_TC : Operand<i32> {
 397   let PrintMethod = "printi32mem";
 398   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 399                        i32imm, i8imm);
 400   let ParserMatchClass = X86Mem32AsmOperand;
 401   let OperandType = "OPERAND_MEMORY";
 402 }
 403
 404 // Special i64mem for addresses of load folding tail calls. These are not
 405 // allowed to use callee-saved registers since they must be scheduled
 406 // after callee-saved register are popped.
 407 def i64mem_TC : Operand<i64> {
 408   let PrintMethod = "printi64mem";
 409   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 410                        ptr_rc_tailcall, i32imm, i8imm);
 411   let ParserMatchClass = X86Mem64AsmOperand;
 412   let OperandType = "OPERAND_MEMORY";
 413 }
 414
 415 let OperandType = "OPERAND_PCREL",
 416     ParserMatchClass = X86AbsMemAsmOperand,
 417     PrintMethod = "printPCRelImm" in {
 418 def i32imm_pcrel : Operand<i32>;
 419 def i16imm_pcrel : Operand<i16>;
 420
 421 // Branch targets have OtherVT type and print as pc-relative values.
 422 def brtarget : Operand<OtherVT>;
 423 def brtarget8 : Operand<OtherVT>;
 424
 425 }
 426
 427 def X86SrcIdx8Operand : AsmOperandClass {
 428   let Name = "SrcIdx8";
 429   let RenderMethod = "addSrcIdxOperands";
 430   let SuperClasses = [X86Mem8AsmOperand];
 431 }
 432 def X86SrcIdx16Operand : AsmOperandClass {
 433   let Name = "SrcIdx16";
 434   let RenderMethod = "addSrcIdxOperands";
 435   let SuperClasses = [X86Mem16AsmOperand];
 436 }
 437 def X86SrcIdx32Operand : AsmOperandClass {
 438   let Name = "SrcIdx32";
 439   let RenderMethod = "addSrcIdxOperands";
 440   let SuperClasses = [X86Mem32AsmOperand];
 441 }
 442 def X86SrcIdx64Operand : AsmOperandClass {
 443   let Name = "SrcIdx64";
 444   let RenderMethod = "addSrcIdxOperands";
 445   let SuperClasses = [X86Mem64AsmOperand];
 446 }
 447 def X86DstIdx8Operand : AsmOperandClass {
 448   let Name = "DstIdx8";
 449   let RenderMethod = "addDstIdxOperands";
 450   let SuperClasses = [X86Mem8AsmOperand];
 451 }
 452 def X86DstIdx16Operand : AsmOperandClass {
 453   let Name = "DstIdx16";
 454   let RenderMethod = "addDstIdxOperands";
 455   let SuperClasses = [X86Mem16AsmOperand];
 456 }
 457 def X86DstIdx32Operand : AsmOperandClass {
 458   let Name = "DstIdx32";
 459   let RenderMethod = "addDstIdxOperands";
 460   let SuperClasses = [X86Mem32AsmOperand];
 461 }
 462 def X86DstIdx64Operand : AsmOperandClass {
 463   let Name = "DstIdx64";
 464   let RenderMethod = "addDstIdxOperands";
 465   let SuperClasses = [X86Mem64AsmOperand];
 466 }
 467 def X86MemOffs8AsmOperand : AsmOperandClass {
 468   let Name = "MemOffs8";
 469   let RenderMethod = "addMemOffsOperands";
 470   let SuperClasses = [X86Mem8AsmOperand];
 471 }
 472 def X86MemOffs16AsmOperand : AsmOperandClass {
 473   let Name = "MemOffs16";
 474   let RenderMethod = "addMemOffsOperands";
 475   let SuperClasses = [X86Mem16AsmOperand];
 476 }
 477 def X86MemOffs32AsmOperand : AsmOperandClass {
 478   let Name = "MemOffs32";
 479   let RenderMethod = "addMemOffsOperands";
 480   let SuperClasses = [X86Mem32AsmOperand];
 481 }
 482 def X86MemOffs64AsmOperand : AsmOperandClass {
 483   let Name = "MemOffs64";
 484   let RenderMethod = "addMemOffsOperands";
 485   let SuperClasses = [X86Mem64AsmOperand];
 486 }
 487 let OperandType = "OPERAND_MEMORY" in {
 488 def srcidx8 : Operand<iPTR> {
 489   let ParserMatchClass = X86SrcIdx8Operand;
 490   let MIOperandInfo = (ops ptr_rc, i8imm);
 491   let PrintMethod = "printSrcIdx8"; }
 492 def srcidx16 : Operand<iPTR> {
 493   let ParserMatchClass = X86SrcIdx16Operand;
 494   let MIOperandInfo = (ops ptr_rc, i8imm);
 495   let PrintMethod = "printSrcIdx16"; }
 496 def srcidx32 : Operand<iPTR> {
 497   let ParserMatchClass = X86SrcIdx32Operand;
 498   let MIOperandInfo = (ops ptr_rc, i8imm);
 499   let PrintMethod = "printSrcIdx32"; }
 500 def srcidx64 : Operand<iPTR> {
 501   let ParserMatchClass = X86SrcIdx64Operand;
 502   let MIOperandInfo = (ops ptr_rc, i8imm);
 503   let PrintMethod = "printSrcIdx64"; }
 504 def dstidx8 : Operand<iPTR> {
 505   let ParserMatchClass = X86DstIdx8Operand;
 506   let MIOperandInfo = (ops ptr_rc);
 507   let PrintMethod = "printDstIdx8"; }
 508 def dstidx16 : Operand<iPTR> {
 509   let ParserMatchClass = X86DstIdx16Operand;
 510   let MIOperandInfo = (ops ptr_rc);
 511   let PrintMethod = "printDstIdx16"; }
 512 def dstidx32 : Operand<iPTR> {
 513   let ParserMatchClass = X86DstIdx32Operand;
 514   let MIOperandInfo = (ops ptr_rc);
 515   let PrintMethod = "printDstIdx32"; }
 516 def dstidx64 : Operand<iPTR> {
 517   let ParserMatchClass = X86DstIdx64Operand;
 518   let MIOperandInfo = (ops ptr_rc);
 519   let PrintMethod = "printDstIdx64"; }
 520 def offset8 : Operand<iPTR> {
 521   let ParserMatchClass = X86MemOffs8AsmOperand;
 522   let MIOperandInfo = (ops i64imm, i8imm);
 523   let PrintMethod = "printMemOffs8"; }
 524 def offset16 : Operand<iPTR> {
 525   let ParserMatchClass = X86MemOffs16AsmOperand;
 526   let MIOperandInfo = (ops i64imm, i8imm);
 527   let PrintMethod = "printMemOffs16"; }
 528 def offset32 : Operand<iPTR> {
 529   let ParserMatchClass = X86MemOffs32AsmOperand;
 530   let MIOperandInfo = (ops i64imm, i8imm);
 531   let PrintMethod = "printMemOffs32"; }
 532 def offset64 : Operand<iPTR> {
 533   let ParserMatchClass = X86MemOffs64AsmOperand;
 534   let MIOperandInfo = (ops i64imm, i8imm);
 535   let PrintMethod = "printMemOffs64"; }
 536 }
 537
 538
 539 def SSECC : Operand<i8> {
 540   let PrintMethod = "printSSECC";
 541   let OperandType = "OPERAND_IMMEDIATE";
 542 }
 543
 544 def AVXCC : Operand<i8> {
 545   let PrintMethod = "printAVXCC";
 546   let OperandType = "OPERAND_IMMEDIATE";
 547 }
 548
 549 class ImmSExtAsmOperandClass : AsmOperandClass {
 550   let SuperClasses = [ImmAsmOperand];
 551   let RenderMethod = "addImmOperands";
 552 }
 553
 554 def X86GR32orGR64AsmOperand : AsmOperandClass {
 555   let Name = "GR32orGR64";
 556 }
 557
 558 def GR32orGR64 : RegisterOperand<GR32> {
 559   let ParserMatchClass = X86GR32orGR64AsmOperand;
 560 }
 561
 562 def AVX512RC : Operand<i32> {
 563   let PrintMethod = "printRoundingControl";
 564   let OperandType = "OPERAND_IMMEDIATE";
 565 }
 566
 567 // Sign-extended immediate classes. We don't need to define the full lattice
 568 // here because there is no instruction with an ambiguity between ImmSExti64i32
 569 // and ImmSExti32i8.
 570 //
 571 // The strange ranges come from the fact that the assembler always works with
 572 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 573 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 574
 575 // [0, 0x7FFFFFFF]                                            |
 576 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 577 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 578   let Name = "ImmSExti64i32";
 579 }
 580
 581 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 582 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 583 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 584   let Name = "ImmSExti16i8";
 585   let SuperClasses = [ImmSExti64i32AsmOperand];
 586 }
 587
 588 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 589 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 590 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 591   let Name = "ImmSExti32i8";
 592 }
 593
 594 // [0, 0x0000007F]                                            |
 595 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 596 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 597   let Name = "ImmSExti64i8";
 598   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 599                       ImmSExti64i32AsmOperand];
 600 }
 601
 602 // A couple of more descriptive operand definitions.
 603 // 16-bits but only 8 bits are significant.
 604 def i16i8imm  : Operand<i16> {
 605   let ParserMatchClass = ImmSExti16i8AsmOperand;
 606   let OperandType = "OPERAND_IMMEDIATE";
 607 }
 608 // 32-bits but only 8 bits are significant.
 609 def i32i8imm  : Operand<i32> {
 610   let ParserMatchClass = ImmSExti32i8AsmOperand;
 611   let OperandType = "OPERAND_IMMEDIATE";
 612 }
 613
 614 // 64-bits but only 32 bits are significant.
 615 def i64i32imm  : Operand<i64> {
 616   let ParserMatchClass = ImmSExti64i32AsmOperand;
 617   let OperandType = "OPERAND_IMMEDIATE";
 618 }
 619
 620 // 64-bits but only 32 bits are significant, and those bits are treated as being
 621 // pc relative.
 622 def i64i32imm_pcrel : Operand<i64> {
 623   let PrintMethod = "printPCRelImm";
 624   let ParserMatchClass = X86AbsMemAsmOperand;
 625   let OperandType = "OPERAND_PCREL";
 626 }
 627
 628 // 64-bits but only 8 bits are significant.
 629 def i64i8imm   : Operand<i64> {
 630   let ParserMatchClass = ImmSExti64i8AsmOperand;
 631   let OperandType = "OPERAND_IMMEDIATE";
 632 }
 633
 634 def lea64_32mem : Operand<i32> {
 635   let PrintMethod = "printi32mem";
 636   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 637   let ParserMatchClass = X86MemAsmOperand;
 638 }
 639
 640 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 641 def lea64mem : Operand<i64> {
 642   let PrintMethod = "printi64mem";
 643   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 644   let ParserMatchClass = X86MemAsmOperand;
 645 }
 646
 647
 648 //===----------------------------------------------------------------------===//
 649 // X86 Complex Pattern Definitions.
 650 //
 651
 652 // Define X86 specific addressing mode.
 653 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 654 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 655                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 656                                []>;
 657 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 658 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 659                                   [add, sub, mul, X86mul_imm, shl, or,
 660                                    frameindex, X86WrapperRIP],
 661                                   []>;
 662
 663 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 664                                [tglobaltlsaddr], []>;
 665
 666 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 667                                [tglobaltlsaddr], []>;
 668
 669 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 670                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 671                          X86WrapperRIP], []>;
 672
 673 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 674                                [tglobaltlsaddr], []>;
 675
 676 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 677                                [tglobaltlsaddr], []>;
 678
 679 //===----------------------------------------------------------------------===//
 680 // X86 Instruction Predicate Definitions.
 681 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 682 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 683
 684 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 685 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 686 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 687 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 688 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 689 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 690 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 691 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 692 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 693 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 694 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 695 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 696 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 697 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 698 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 699 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 700 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 701 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 702 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 703 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 704 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 705                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 706 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 707 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 708 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 709 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 710 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 711 def HasERI       : Predicate<"Subtarget->hasERI()">;
 712 def HasDQI       : Predicate<"Subtarget->hasDQI()">;
 713 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 714 def HasBWI       : Predicate<"Subtarget->hasBWI()">;
 715 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 716                      AssemblerPredicate<"FeatureVLX", "AVX-512 VLX ISA">;
 717 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 718
 719 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 720 def HasAES       : Predicate<"Subtarget->hasAES()">;
 721 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 722 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 723 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 724 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 725 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 726 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 727 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 728 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 729 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 730 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 731 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 732 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 733 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 734 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 735 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 736 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 737 def HasADX       : Predicate<"Subtarget->hasADX()">;
 738 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 739 def HasSGX       : Predicate<"Subtarget->hasSGX()">;
 740 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 741 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 742 def HasSMAP      : Predicate<"Subtarget->hasSMAP()">;
 743 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 744 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 745 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 746 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 747 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 748                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 749 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 750                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 751 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 752 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 753 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 754                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 755 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 756                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 757 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 758                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 759 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 760 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 761 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 762 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 763 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 764 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 765                              "TM.getCodeModel() != CodeModel::Kernel">;
 766 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 767                              "TM.getCodeModel() == CodeModel::Kernel">;
 768 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 769 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 770 def OptForSize   : Predicate<"OptForSize">;
 771 def OptForSpeed  : Predicate<"!OptForSize">;
 772 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 773 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 774 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 775 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 776 def HasFastMem32 : Predicate<"!Subtarget->isUnalignedMem32Slow()">;
 777
 778 //===----------------------------------------------------------------------===//
 779 // X86 Instruction Format Definitions.
 780 //
 781
 782 include "X86InstrFormats.td"
 783
 784 //===----------------------------------------------------------------------===//
 785 // Pattern fragments.
 786 //
 787
 788 // X86 specific condition code. These correspond to CondCode in
 789 // X86InstrInfo.h. They must be kept in synch.
 790 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 791 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 792 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 793 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 794 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 795 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 796 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 797 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 798 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 799 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 800 def X86_COND_NO  : PatLeaf<(i8 10)>;
 801 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 802 def X86_COND_NS  : PatLeaf<(i8 12)>;
 803 def X86_COND_O   : PatLeaf<(i8 13)>;
 804 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 805 def X86_COND_S   : PatLeaf<(i8 15)>;
 806
 807 // Predicate used to help when pattern matching LZCNT/TZCNT.
 808 def X86_COND_E_OR_NE : ImmLeaf<i8, [{
 809   return (Imm == X86::COND_E) || (Imm == X86::COND_NE);
 810 }]>;
 811
 812 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 813   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 814   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 815   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 816 }
 817
 818 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 819
 820
 821 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 822 // unsigned field.
 823 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 824
 825 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 826   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 827 }]>;
 828
 829 // Helper fragments for loads.
 830 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 831 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 832 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 833   LoadSDNode *LD = cast<LoadSDNode>(N);
 834   ISD::LoadExtType ExtType = LD->getExtensionType();
 835   if (ExtType == ISD::NON_EXTLOAD)
 836     return true;
 837   if (ExtType == ISD::EXTLOAD)
 838     return LD->getAlignment() >= 2 && !LD->isVolatile();
 839   return false;
 840 }]>;
 841
 842 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 843   LoadSDNode *LD = cast<LoadSDNode>(N);
 844   ISD::LoadExtType ExtType = LD->getExtensionType();
 845   if (ExtType == ISD::EXTLOAD)
 846     return LD->getAlignment() >= 2 && !LD->isVolatile();
 847   return false;
 848 }]>;
 849
 850 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 851   LoadSDNode *LD = cast<LoadSDNode>(N);
 852   ISD::LoadExtType ExtType = LD->getExtensionType();
 853   if (ExtType == ISD::NON_EXTLOAD)
 854     return true;
 855   if (ExtType == ISD::EXTLOAD)
 856     return LD->getAlignment() >= 4 && !LD->isVolatile();
 857   return false;
 858 }]>;
 859
 860 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 861 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 862 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 863 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 864 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 865
 866 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 867 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 868 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 869 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 870 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 871 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 872
 873 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 874 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 875 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 876 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 877 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 878 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 879 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 880 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 881 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 882 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 883
 884 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 885 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 886 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 887 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 888 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 889 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 890 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 891 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 892 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 893 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 894
 895
 896 // An 'and' node with a single use.
 897 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 898   return N->hasOneUse();
 899 }]>;
 900 // An 'srl' node with a single use.
 901 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 902   return N->hasOneUse();
 903 }]>;
 904 // An 'trunc' node with a single use.
 905 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 906   return N->hasOneUse();
 907 }]>;
 908
 909 //===----------------------------------------------------------------------===//
 910 // Instruction list.
 911 //
 912
 913 // Nop
 914 let hasSideEffects = 0, SchedRW = [WriteZero] in {
 915   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 916   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 917                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 918   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 919                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 920 }
 921
 922
 923 // Constructing a stack frame.
 924 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 925                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 926
 927 let SchedRW = [WriteALU] in {
 928 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
 929 def LEAVE    : I<0xC9, RawFrm,
 930                  (outs), (ins), "leave", [], IIC_LEAVE>,
 931                  Requires<[Not64BitMode]>;
 932
 933 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
 934 def LEAVE64  : I<0xC9, RawFrm,
 935                  (outs), (ins), "leave", [], IIC_LEAVE>,
 936                  Requires<[In64BitMode]>;
 937 } // SchedRW
 938
 939 //===----------------------------------------------------------------------===//
 940 //  Miscellaneous Instructions.
 941 //
 942
 943 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
 944 let mayLoad = 1, SchedRW = [WriteLoad] in {
 945 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 946                 IIC_POP_REG16>, OpSize16;
 947 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 948                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 949 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 950                 IIC_POP_REG>, OpSize16;
 951 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 952                 IIC_POP_MEM>, OpSize16;
 953 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 954                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 955 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 956                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 957
 958 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 959                 OpSize16;
 960 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 961                 OpSize32, Requires<[Not64BitMode]>;
 962 } // mayLoad, SchedRW
 963
 964 let mayStore = 1, SchedRW = [WriteStore] in {
 965 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 966                  IIC_PUSH_REG>, OpSize16;
 967 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 968                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 969 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 970                  IIC_PUSH_REG>, OpSize16;
 971 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 972                  IIC_PUSH_MEM>, OpSize16;
 973 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 974                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 975 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 976                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 977
 978 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 979                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 980                    Requires<[Not64BitMode]>;
 981 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 982                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 983                    Requires<[Not64BitMode]>;
 984 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 985                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 986                    Requires<[Not64BitMode]>;
 987 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 988                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 989                    Requires<[Not64BitMode]>;
 990
 991 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 992                  OpSize16;
 993 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 994                OpSize32, Requires<[Not64BitMode]>;
 995
 996 } // mayStore, SchedRW
 997 }
 998
 999 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
1000 let mayLoad = 1, SchedRW = [WriteLoad] in {
1001 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1002                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1003 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1004                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1005 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1006                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1007 } // mayLoad, SchedRW
1008 let mayStore = 1, SchedRW = [WriteStore] in {
1009 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1010                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1011 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1012                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1013 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1014                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1015 } // mayStore, SchedRW
1016 }
1017
1018 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1019     SchedRW = [WriteStore] in {
1020 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1021                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1022 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1023                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1024                     Requires<[In64BitMode]>;
1025 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1026                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1027                     Requires<[In64BitMode]>;
1028 }
1029
1030 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1031 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1032                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1033 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1034 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1035                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1036
1037 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1038     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1039 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1040                OpSize32, Requires<[Not64BitMode]>;
1041 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1042                OpSize16, Requires<[Not64BitMode]>;
1043 }
1044 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1045     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1046 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1047                OpSize32, Requires<[Not64BitMode]>;
1048 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1049                OpSize16, Requires<[Not64BitMode]>;
1050 }
1051
1052 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1053 // GR32 = bswap GR32
1054 def BSWAP32r : I<0xC8, AddRegFrm,
1055                  (outs GR32:$dst), (ins GR32:$src),
1056                  "bswap{l}\t$dst",
1057                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1058
1059 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1060                   "bswap{q}\t$dst",
1061                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1062 } // Constraints = "$src = $dst", SchedRW
1063
1064 // Bit scan instructions.
1065 let Defs = [EFLAGS] in {
1066 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1067                  "bsf{w}\t{$src, $dst|$dst, $src}",
1068                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1069                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1070 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1071                  "bsf{w}\t{$src, $dst|$dst, $src}",
1072                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1073                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1074 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1075                  "bsf{l}\t{$src, $dst|$dst, $src}",
1076                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1077                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1078 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1079                  "bsf{l}\t{$src, $dst|$dst, $src}",
1080                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1081                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1082 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1083                   "bsf{q}\t{$src, $dst|$dst, $src}",
1084                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1085                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1086 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1087                   "bsf{q}\t{$src, $dst|$dst, $src}",
1088                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1089                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1090
1091 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1092                  "bsr{w}\t{$src, $dst|$dst, $src}",
1093                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1094                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1095 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1096                  "bsr{w}\t{$src, $dst|$dst, $src}",
1097                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1098                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1099 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1100                  "bsr{l}\t{$src, $dst|$dst, $src}",
1101                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1102                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1103 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1104                  "bsr{l}\t{$src, $dst|$dst, $src}",
1105                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1106                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1107 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1108                   "bsr{q}\t{$src, $dst|$dst, $src}",
1109                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1110                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1111 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1112                   "bsr{q}\t{$src, $dst|$dst, $src}",
1113                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1114                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1115 } // Defs = [EFLAGS]
1116
1117 let SchedRW = [WriteMicrocoded] in {
1118 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1119 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1120 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1121               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1122 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1123               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1124 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1125               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1126 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1127                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1128 }
1129
1130 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1131 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1132 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1133               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1134 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1135 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1136               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1137 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1138 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1139               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1140 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1141 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1142                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1143
1144 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1145 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1146 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1147               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1148 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1149 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1150               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1151 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1152 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1153               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1154 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1155 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1156                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1157
1158 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1159 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1160 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1161               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1162 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1163               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1164 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1165               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1166 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1167                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1168 }
1169 } // SchedRW
1170
1171 //===----------------------------------------------------------------------===//
1172 //  Move Instructions.
1173 //
1174 let SchedRW = [WriteMove] in {
1175 let hasSideEffects = 0 in {
1176 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1177                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1178 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1179                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1180 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1181                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1182 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1183                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1184 }
1185
1186 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1187 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1188                    "mov{b}\t{$src, $dst|$dst, $src}",
1189                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1190 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1191                    "mov{w}\t{$src, $dst|$dst, $src}",
1192                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1193 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1194                    "mov{l}\t{$src, $dst|$dst, $src}",
1195                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1196 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1197                        "mov{q}\t{$src, $dst|$dst, $src}",
1198                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1199 }
1200 let isReMaterializable = 1 in {
1201 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1202                     "movabs{q}\t{$src, $dst|$dst, $src}",
1203                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1204 }
1205
1206 // Longer forms that use a ModR/M byte. Needed for disassembler
1207 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1208 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1209                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1210 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1211                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1212 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1213                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1214 }
1215 } // SchedRW
1216
1217 let SchedRW = [WriteStore] in {
1218 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1219                    "mov{b}\t{$src, $dst|$dst, $src}",
1220                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1221 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1222                    "mov{w}\t{$src, $dst|$dst, $src}",
1223                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1224 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1225                    "mov{l}\t{$src, $dst|$dst, $src}",
1226                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1227 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1228                        "mov{q}\t{$src, $dst|$dst, $src}",
1229                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1230 } // SchedRW
1231
1232 let hasSideEffects = 0 in {
1233
1234 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1235 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1236 let SchedRW = [WriteALU] in {
1237 let mayLoad = 1 in {
1238 let Defs = [AL] in
1239 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1240                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1241                    Requires<[In32BitMode]>;
1242 let Defs = [AX] in
1243 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1244                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1245                       OpSize16, Requires<[In32BitMode]>;
1246 let Defs = [EAX] in
1247 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1248                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1249                       OpSize32, Requires<[In32BitMode]>;
1250
1251 let Defs = [AL] in
1252 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1253                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1254                    AdSize, Requires<[In16BitMode]>;
1255 let Defs = [AX] in
1256 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1257                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1258                       OpSize16, AdSize, Requires<[In16BitMode]>;
1259 let Defs = [EAX] in
1260 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1261                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1262                       AdSize, OpSize32, Requires<[In16BitMode]>;
1263 }
1264 let mayStore = 1 in {
1265 let Uses = [AL] in
1266 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1267                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1268                   Requires<[In32BitMode]>;
1269 let Uses = [AX] in
1270 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1271                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1272                       OpSize16, Requires<[In32BitMode]>;
1273 let Uses = [EAX] in
1274 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1275                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1276                      OpSize32, Requires<[In32BitMode]>;
1277
1278 let Uses = [AL] in
1279 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1280                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1281                   AdSize, Requires<[In16BitMode]>;
1282 let Uses = [AX] in
1283 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1284                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1285                       OpSize16, AdSize, Requires<[In16BitMode]>;
1286 let Uses = [EAX] in
1287 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1288                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1289                      OpSize32, AdSize, Requires<[In16BitMode]>;
1290 }
1291 }
1292
1293 // These forms all have full 64-bit absolute addresses in their instructions
1294 // and use the movabs mnemonic to indicate this specific form.
1295 let mayLoad = 1 in {
1296 let Defs = [AL] in
1297 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1298                      "movabs{b}\t{$src, %al|al, $src}", []>,
1299                      Requires<[In64BitMode]>;
1300 let Defs = [AX] in
1301 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1302                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1303                      Requires<[In64BitMode]>;
1304 let Defs = [EAX] in
1305 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1306                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1307                      Requires<[In64BitMode]>;
1308 let Defs = [RAX] in
1309 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1310                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1311                      Requires<[In64BitMode]>;
1312 }
1313
1314 let mayStore = 1 in {
1315 let Uses = [AL] in
1316 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1317                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1318                      Requires<[In64BitMode]>;
1319 let Uses = [AX] in
1320 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1321                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1322                      Requires<[In64BitMode]>;
1323 let Uses = [EAX] in
1324 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1325                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1326                      Requires<[In64BitMode]>;
1327 let Uses = [RAX] in
1328 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1329                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1330                      Requires<[In64BitMode]>;
1331 }
1332 } // hasSideEffects = 0
1333
1334 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1335     SchedRW = [WriteMove] in {
1336 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1337                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1338 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1339                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1340 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1341                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1342 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1343                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1344 }
1345
1346 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1347 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1348                 "mov{b}\t{$src, $dst|$dst, $src}",
1349                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1350 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1351                 "mov{w}\t{$src, $dst|$dst, $src}",
1352                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1353 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1354                 "mov{l}\t{$src, $dst|$dst, $src}",
1355                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1356 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1357                  "mov{q}\t{$src, $dst|$dst, $src}",
1358                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1359 }
1360
1361 let SchedRW = [WriteStore] in {
1362 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1363                 "mov{b}\t{$src, $dst|$dst, $src}",
1364                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1365 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1366                 "mov{w}\t{$src, $dst|$dst, $src}",
1367                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1368 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1369                 "mov{l}\t{$src, $dst|$dst, $src}",
1370                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1371 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1372                  "mov{q}\t{$src, $dst|$dst, $src}",
1373                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1374 } // SchedRW
1375
1376 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1377 // that they can be used for copying and storing h registers, which can't be
1378 // encoded when a REX prefix is present.
1379 let isCodeGenOnly = 1 in {
1380 let hasSideEffects = 0 in
1381 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1382                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1383                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1384                    Sched<[WriteMove]>;
1385 let mayStore = 1, hasSideEffects = 0 in
1386 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1387                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1388                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1389                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1390 let mayLoad = 1, hasSideEffects = 0,
1391     canFoldAsLoad = 1, isReMaterializable = 1 in
1392 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1393                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1394                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1395                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1396 }
1397
1398
1399 // Condition code ops, incl. set if equal/not equal/...
1400 let SchedRW = [WriteALU] in {
1401 let Defs = [EFLAGS], Uses = [AH] in
1402 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1403                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1404 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1405 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1406                 IIC_AHF>;  // AH = flags
1407 } // SchedRW
1408
1409 //===----------------------------------------------------------------------===//
1410 // Bit tests instructions: BT, BTS, BTR, BTC.
1411
1412 let Defs = [EFLAGS] in {
1413 let SchedRW = [WriteALU] in {
1414 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1415                "bt{w}\t{$src2, $src1|$src1, $src2}",
1416                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1417                OpSize16, TB;
1418 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1419                "bt{l}\t{$src2, $src1|$src1, $src2}",
1420                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1421                OpSize32, TB;
1422 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1423                "bt{q}\t{$src2, $src1|$src1, $src2}",
1424                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1425 } // SchedRW
1426
1427 // Unlike with the register+register form, the memory+register form of the
1428 // bt instruction does not ignore the high bits of the index. From ISel's
1429 // perspective, this is pretty bizarre. Make these instructions disassembly
1430 // only for now.
1431
1432 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1433   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1434                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1435   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1436   //                (implicit EFLAGS)]
1437                  [], IIC_BT_MR
1438                  >, OpSize16, TB, Requires<[FastBTMem]>;
1439   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1440                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1441   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1442   //                (implicit EFLAGS)]
1443                  [], IIC_BT_MR
1444                  >, OpSize32, TB, Requires<[FastBTMem]>;
1445   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1446                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1447   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1448   //                (implicit EFLAGS)]
1449                   [], IIC_BT_MR
1450                   >, TB;
1451 }
1452
1453 let SchedRW = [WriteALU] in {
1454 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1455                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1456                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1457                 IIC_BT_RI>, OpSize16, TB;
1458 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1459                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1460                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1461                 IIC_BT_RI>, OpSize32, TB;
1462 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1463                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1464                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1465                 IIC_BT_RI>, TB;
1466 } // SchedRW
1467
1468 // Note that these instructions don't need FastBTMem because that
1469 // only applies when the other operand is in a register. When it's
1470 // an immediate, bt is still fast.
1471 let SchedRW = [WriteALU] in {
1472 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1473                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1474                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1475                  ], IIC_BT_MI>, OpSize16, TB;
1476 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1477                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1478                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1479                  ], IIC_BT_MI>, OpSize32, TB;
1480 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1481                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1482                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1483                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1484 } // SchedRW
1485
1486 let hasSideEffects = 0 in {
1487 let SchedRW = [WriteALU] in {
1488 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1489                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1490                 OpSize16, TB;
1491 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1492                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1493                 OpSize32, TB;
1494 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1495                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1496 } // SchedRW
1497
1498 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1499 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1500                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1501                 OpSize16, TB;
1502 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1503                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1504                 OpSize32, TB;
1505 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1506                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1507 }
1508
1509 let SchedRW = [WriteALU] in {
1510 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1511                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1512                     OpSize16, TB;
1513 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1514                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1515                     OpSize32, TB;
1516 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1517                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1518 } // SchedRW
1519
1520 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1521 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1522                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1523                     OpSize16, TB;
1524 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1525                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1526                     OpSize32, TB;
1527 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1528                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1529 }
1530
1531 let SchedRW = [WriteALU] in {
1532 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1533                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1534                 OpSize16, TB;
1535 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1536                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1537                 OpSize32, TB;
1538 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1539                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1540 } // SchedRW
1541
1542 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1543 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1544                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1545                 OpSize16, TB;
1546 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1547                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1548                 OpSize32, TB;
1549 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1550                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1551 }
1552
1553 let SchedRW = [WriteALU] in {
1554 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1555                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1556                     OpSize16, TB;
1557 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1558                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1559                     OpSize32, TB;
1560 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1561                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1562 } // SchedRW
1563
1564 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1565 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1566                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1567                     OpSize16, TB;
1568 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1569                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1570                     OpSize32, TB;
1571 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1572                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1573 }
1574
1575 let SchedRW = [WriteALU] in {
1576 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1577                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1578                 OpSize16, TB;
1579 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1580                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1581               OpSize32, TB;
1582 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1583                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1584 } // SchedRW
1585
1586 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1587 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1588               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1589               OpSize16, TB;
1590 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1591               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1592               OpSize32, TB;
1593 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1594                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1595 }
1596
1597 let SchedRW = [WriteALU] in {
1598 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1599                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1600                     OpSize16, TB;
1601 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1602                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1603                     OpSize32, TB;
1604 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1605                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1606 } // SchedRW
1607
1608 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1609 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1610                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1611                     OpSize16, TB;
1612 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1613                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1614                     OpSize32, TB;
1615 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1616                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1617 }
1618 } // hasSideEffects = 0
1619 } // Defs = [EFLAGS]
1620
1621
1622 //===----------------------------------------------------------------------===//
1623 // Atomic support
1624 //
1625
1626 // Atomic swap. These are just normal xchg instructions. But since a memory
1627 // operand is referenced, the atomicity is ensured.
1628 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1629                        InstrItinClass itin> {
1630   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1631     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1632                       (ins GR8:$val, i8mem:$ptr),
1633                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1634                       [(set
1635                          GR8:$dst,
1636                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1637                       itin>;
1638     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1639                       (ins GR16:$val, i16mem:$ptr),
1640                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1641                       [(set
1642                          GR16:$dst,
1643                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1644                       itin>, OpSize16;
1645     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1646                       (ins GR32:$val, i32mem:$ptr),
1647                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1648                       [(set
1649                          GR32:$dst,
1650                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1651                       itin>, OpSize32;
1652     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1653                        (ins GR64:$val, i64mem:$ptr),
1654                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1655                        [(set
1656                          GR64:$dst,
1657                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1658                        itin>;
1659   }
1660 }
1661
1662 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1663
1664 // Swap between registers.
1665 let SchedRW = [WriteALU] in {
1666 let Constraints = "$val = $dst" in {
1667 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1668                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1669 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1670                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1671                  OpSize16;
1672 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1673                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1674                  OpSize32;
1675 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1676                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1677 }
1678
1679 // Swap between EAX and other registers.
1680 let Uses = [AX], Defs = [AX] in
1681 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1682                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1683 let Uses = [EAX], Defs = [EAX] in
1684 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1685                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1686                   OpSize32, Requires<[Not64BitMode]>;
1687 let Uses = [EAX], Defs = [EAX] in
1688 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1689 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1690 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1691                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1692                    OpSize32, Requires<[In64BitMode]>;
1693 let Uses = [RAX], Defs = [RAX] in
1694 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1695                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1696 } // SchedRW
1697
1698 let SchedRW = [WriteALU] in {
1699 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1700                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1701 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1702                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1703                  OpSize16;
1704 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1705                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1706                  OpSize32;
1707 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1708                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1709 } // SchedRW
1710
1711 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1712 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1713                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1714 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1715                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1716                  OpSize16;
1717 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1718                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1719                  OpSize32;
1720 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1721                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1722
1723 }
1724
1725 let SchedRW = [WriteALU] in {
1726 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1727                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1728                    IIC_CMPXCHG_REG8>, TB;
1729 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1730                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1731                     IIC_CMPXCHG_REG>, TB, OpSize16;
1732 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1733                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1734                      IIC_CMPXCHG_REG>, TB, OpSize32;
1735 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1736                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1737                       IIC_CMPXCHG_REG>, TB;
1738 } // SchedRW
1739
1740 let SchedRW = [WriteALULd, WriteRMW] in {
1741 let mayLoad = 1, mayStore = 1 in {
1742 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1743                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1744                      IIC_CMPXCHG_MEM8>, TB;
1745 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1746                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1747                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1748 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1749                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1750                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1751 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1752                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1753                       IIC_CMPXCHG_MEM>, TB;
1754 }
1755
1756 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1757 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1758                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1759
1760 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1761 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1762                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1763                     TB, Requires<[HasCmpxchg16b]>;
1764 } // SchedRW
1765
1766
1767 // Lock instruction prefix
1768 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1769
1770 // Rex64 instruction prefix
1771 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1772                      Requires<[In64BitMode]>;
1773
1774 // Data16 instruction prefix
1775 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1776
1777 // Repeat string operation instruction prefixes
1778 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1779 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1780 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1781 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1782 // Repeat while not equal (used with CMPS and SCAS)
1783 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1784 }
1785
1786
1787 // String manipulation instructions
1788 let SchedRW = [WriteMicrocoded] in {
1789 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1790 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1791 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1792               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1793 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1794 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1795               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1796 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1797 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1798               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1799 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1800 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1801                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1802 }
1803
1804 let SchedRW = [WriteSystem] in {
1805 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1806 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1807 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1808              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1809 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1810               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1811 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1812               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1813 }
1814
1815 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1816 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1817 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1818              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1819 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1820              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1821 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1822              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1823 }
1824 }
1825
1826 // Flag instructions
1827 let SchedRW = [WriteALU] in {
1828 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1829 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1830 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1831 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1832 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1833 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1834 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1835
1836 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1837 }
1838
1839 // Table lookup instructions
1840 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1841            Sched<[WriteLoad]>;
1842
1843 let SchedRW = [WriteMicrocoded] in {
1844 // ASCII Adjust After Addition
1845 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1846 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1847             Requires<[Not64BitMode]>;
1848
1849 // ASCII Adjust AX Before Division
1850 // sets AL, AH and EFLAGS and uses AL and AH
1851 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1852                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1853
1854 // ASCII Adjust AX After Multiply
1855 // sets AL, AH and EFLAGS and uses AL
1856 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1857                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1858
1859 // ASCII Adjust AL After Subtraction - sets
1860 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1861 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1862             Requires<[Not64BitMode]>;
1863
1864 // Decimal Adjust AL after Addition
1865 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1866 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1867             Requires<[Not64BitMode]>;
1868
1869 // Decimal Adjust AL after Subtraction
1870 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1871 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1872             Requires<[Not64BitMode]>;
1873 } // SchedRW
1874
1875 let SchedRW = [WriteSystem] in {
1876 // Check Array Index Against Bounds
1877 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1878                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1879                    Requires<[Not64BitMode]>;
1880 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1881                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1882                    Requires<[Not64BitMode]>;
1883
1884 // Adjust RPL Field of Segment Selector
1885 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1886                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1887                  Requires<[Not64BitMode]>;
1888 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1889                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1890                  Requires<[Not64BitMode]>;
1891 } // SchedRW
1892
1893 //===----------------------------------------------------------------------===//
1894 // MOVBE Instructions
1895 //
1896 let Predicates = [HasMOVBE] in {
1897   let SchedRW = [WriteALULd] in {
1898   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1899                     "movbe{w}\t{$src, $dst|$dst, $src}",
1900                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1901                     OpSize16, T8PS;
1902   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1903                     "movbe{l}\t{$src, $dst|$dst, $src}",
1904                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1905                     OpSize32, T8PS;
1906   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1907                      "movbe{q}\t{$src, $dst|$dst, $src}",
1908                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1909                      T8PS;
1910   }
1911   let SchedRW = [WriteStore] in {
1912   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1913                     "movbe{w}\t{$src, $dst|$dst, $src}",
1914                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1915                     OpSize16, T8PS;
1916   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1917                     "movbe{l}\t{$src, $dst|$dst, $src}",
1918                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1919                     OpSize32, T8PS;
1920   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1921                      "movbe{q}\t{$src, $dst|$dst, $src}",
1922                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1923                      T8PS;
1924   }
1925 }
1926
1927 //===----------------------------------------------------------------------===//
1928 // RDRAND Instruction
1929 //
1930 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1931   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1932                     "rdrand{w}\t$dst",
1933                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1934   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1935                     "rdrand{l}\t$dst",
1936                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1937   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1938                      "rdrand{q}\t$dst",
1939                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1940 }
1941
1942 //===----------------------------------------------------------------------===//
1943 // RDSEED Instruction
1944 //
1945 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1946   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1947                     "rdseed{w}\t$dst",
1948                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1949   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1950                     "rdseed{l}\t$dst",
1951                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1952   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1953                      "rdseed{q}\t$dst",
1954                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1955 }
1956
1957 //===----------------------------------------------------------------------===//
1958 // LZCNT Instruction
1959 //
1960 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1961   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1962                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1963                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1964                     OpSize16;
1965   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1966                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1967                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1968                      (implicit EFLAGS)]>, XS, OpSize16;
1969
1970   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1971                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1972                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1973                     OpSize32;
1974   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1975                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1976                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1977                      (implicit EFLAGS)]>, XS, OpSize32;
1978
1979   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1980                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1981                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1982                      XS;
1983   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1984                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1985                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1986                       (implicit EFLAGS)]>, XS;
1987 }
1988
1989 let Predicates = [HasLZCNT] in {
1990   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
1991               (X86cmp GR16:$src, (i16 0))),
1992             (LZCNT16rr GR16:$src)>;
1993   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
1994               (X86cmp GR32:$src, (i32 0))),
1995             (LZCNT32rr GR32:$src)>;
1996   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
1997               (X86cmp GR64:$src, (i64 0))),
1998             (LZCNT64rr GR64:$src)>;
1999   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E_OR_NE),
2000               (X86cmp GR16:$src, (i16 0))),
2001             (LZCNT16rr GR16:$src)>;
2002   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E_OR_NE),
2003               (X86cmp GR32:$src, (i32 0))),
2004             (LZCNT32rr GR32:$src)>;
2005   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E_OR_NE),
2006               (X86cmp GR64:$src, (i64 0))),
2007             (LZCNT64rr GR64:$src)>;
2008
2009   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2010               (X86cmp (loadi16 addr:$src), (i16 0))),
2011             (LZCNT16rm addr:$src)>;
2012   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2013               (X86cmp (loadi32 addr:$src), (i32 0))),
2014             (LZCNT32rm addr:$src)>;
2015   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2016               (X86cmp (loadi64 addr:$src), (i64 0))),
2017             (LZCNT64rm addr:$src)>;
2018   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2019               (X86cmp (loadi16 addr:$src), (i16 0))),
2020             (LZCNT16rm addr:$src)>;
2021   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2022               (X86cmp (loadi32 addr:$src), (i32 0))),
2023             (LZCNT32rm addr:$src)>;
2024   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2025               (X86cmp (loadi64 addr:$src), (i64 0))),
2026             (LZCNT64rm addr:$src)>;
2027 }
2028
2029 //===----------------------------------------------------------------------===//
2030 // BMI Instructions
2031 //
2032 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2033   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2034                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2035                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2036                     OpSize16;
2037   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2038                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2039                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2040                      (implicit EFLAGS)]>, XS, OpSize16;
2041
2042   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2043                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2044                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2045                     OpSize32;
2046   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2047                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2048                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2049                      (implicit EFLAGS)]>, XS, OpSize32;
2050
2051   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2052                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2053                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2054                      XS;
2055   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2056                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2057                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2058                       (implicit EFLAGS)]>, XS;
2059 }
2060
2061 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2062                   RegisterClass RC, X86MemOperand x86memop> {
2063 let hasSideEffects = 0 in {
2064   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2065              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2066              []>, T8PS, VEX_4V;
2067   let mayLoad = 1 in
2068   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2069              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2070              []>, T8PS, VEX_4V;
2071 }
2072 }
2073
2074 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2075   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2076   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2077   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2078   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2079   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2080   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2081 }
2082
2083 //===----------------------------------------------------------------------===//
2084 // Pattern fragments to auto generate BMI instructions.
2085 //===----------------------------------------------------------------------===//
2086
2087 let Predicates = [HasBMI] in {
2088   // FIXME: patterns for the load versions are not implemented
2089   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2090             (BLSR32rr GR32:$src)>;
2091   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2092             (BLSR64rr GR64:$src)>;
2093
2094   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2095             (BLSMSK32rr GR32:$src)>;
2096   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2097             (BLSMSK64rr GR64:$src)>;
2098
2099   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2100             (BLSI32rr GR32:$src)>;
2101   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2102             (BLSI64rr GR64:$src)>;
2103 }
2104
2105 let Predicates = [HasBMI] in {
2106   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2107               (X86cmp GR16:$src, (i16 0))),
2108             (TZCNT16rr GR16:$src)>;
2109   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2110               (X86cmp GR32:$src, (i32 0))),
2111             (TZCNT32rr GR32:$src)>;
2112   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2113               (X86cmp GR64:$src, (i64 0))),
2114             (TZCNT64rr GR64:$src)>;
2115   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E_OR_NE),
2116               (X86cmp GR16:$src, (i16 0))),
2117             (TZCNT16rr GR16:$src)>;
2118   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E_OR_NE),
2119               (X86cmp GR32:$src, (i32 0))),
2120             (TZCNT32rr GR32:$src)>;
2121   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E_OR_NE),
2122               (X86cmp GR64:$src, (i64 0))),
2123             (TZCNT64rr GR64:$src)>;
2124
2125   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2126               (X86cmp (loadi16 addr:$src), (i16 0))),
2127             (TZCNT16rm addr:$src)>;
2128   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2129               (X86cmp (loadi32 addr:$src), (i32 0))),
2130             (TZCNT32rm addr:$src)>;
2131   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2132               (X86cmp (loadi64 addr:$src), (i64 0))),
2133             (TZCNT64rm addr:$src)>;
2134   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2135               (X86cmp (loadi16 addr:$src), (i16 0))),
2136             (TZCNT16rm addr:$src)>;
2137   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2138               (X86cmp (loadi32 addr:$src), (i32 0))),
2139             (TZCNT32rm addr:$src)>;
2140   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2141               (X86cmp (loadi64 addr:$src), (i64 0))),
2142             (TZCNT64rm addr:$src)>;
2143 }
2144
2145
2146 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2147                           X86MemOperand x86memop, Intrinsic Int,
2148                           PatFrag ld_frag> {
2149   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2150              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2151              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2152              T8PS, VEX_4VOp3;
2153   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2154              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2155              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2156               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2157 }
2158
2159 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2160   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2161                                 int_x86_bmi_bextr_32, loadi32>;
2162   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2163                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2164 }
2165
2166 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2167   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2168                                int_x86_bmi_bzhi_32, loadi32>;
2169   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2170                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2171 }
2172
2173
2174 def CountTrailingOnes : SDNodeXForm<imm, [{
2175   // Count the trailing ones in the immediate.
2176   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2177 }]>;
2178
2179 def BZHIMask : ImmLeaf<i64, [{
2180   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2181 }]>;
2182
2183 let Predicates = [HasBMI2] in {
2184   def : Pat<(and GR64:$src, BZHIMask:$mask),
2185             (BZHI64rr GR64:$src,
2186               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2187                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2188
2189   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2190             (BZHI32rr GR32:$src,
2191               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2192
2193   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2194             (BZHI32rm addr:$src,
2195               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2196
2197   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2198             (BZHI64rr GR64:$src,
2199               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2200
2201   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2202             (BZHI64rm addr:$src,
2203               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2204 } // HasBMI2
2205
2206 let Predicates = [HasBMI] in {
2207   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2208             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2209   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2210             (BEXTR32rm addr:$src1, GR32:$src2)>;
2211   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2212             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2213   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2214             (BEXTR64rm addr:$src1, GR64:$src2)>;
2215 } // HasBMI
2216
2217 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2218                          X86MemOperand x86memop, Intrinsic Int,
2219                          PatFrag ld_frag> {
2220   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2221              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2222              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2223              VEX_4V;
2224   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2225              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2226              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2227 }
2228
2229 let Predicates = [HasBMI2] in {
2230   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2231                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2232   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2233                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2234   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2235                                int_x86_bmi_pext_32, loadi32>, T8XS;
2236   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2237                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2238 }
2239
2240 //===----------------------------------------------------------------------===//
2241 // TBM Instructions
2242 //
2243 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2244
2245 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2246                                 X86MemOperand x86memop, PatFrag ld_frag,
2247                                 Intrinsic Int, Operand immtype,
2248                                 SDPatternOperator immoperator> {
2249   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2250                 !strconcat(OpcodeStr,
2251                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2252                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2253            XOP, XOPA;
2254   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2255                 (ins x86memop:$src1, immtype:$cntl),
2256                 !strconcat(OpcodeStr,
2257                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2258                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2259            XOP, XOPA;
2260 }
2261
2262 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2263                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2264 let ImmT = Imm32S in
2265 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2266                                      int_x86_tbm_bextri_u64, i64i32imm,
2267                                      i64immSExt32>, VEX_W;
2268
2269 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2270                          RegisterClass RC, string OpcodeStr,
2271                          X86MemOperand x86memop, PatFrag ld_frag> {
2272 let hasSideEffects = 0 in {
2273   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2274              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2275              []>, XOP_4V, XOP9;
2276   let mayLoad = 1 in
2277   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2278              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2279              []>, XOP_4V, XOP9;
2280 }
2281 }
2282
2283 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2284                            Format FormReg, Format FormMem> {
2285   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2286                                loadi32>;
2287   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2288                                loadi64>, VEX_W;
2289 }
2290
2291 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2292 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2293 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2294 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2295 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2296 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2297 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2298 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2299 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2300 } // HasTBM, EFLAGS
2301
2302 //===----------------------------------------------------------------------===//
2303 // Pattern fragments to auto generate TBM instructions.
2304 //===----------------------------------------------------------------------===//
2305
2306 let Predicates = [HasTBM] in {
2307   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2308             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2309   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2310             (BEXTRI32mi addr:$src1, imm:$src2)>;
2311   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2312             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2313   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2314             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2315
2316   // FIXME: patterns for the load versions are not implemented
2317   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2318             (BLCFILL32rr GR32:$src)>;
2319   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2320             (BLCFILL64rr GR64:$src)>;
2321
2322   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2323             (BLCI32rr GR32:$src)>;
2324   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2325             (BLCI64rr GR64:$src)>;
2326
2327   // Extra patterns because opt can optimize the above patterns to this.
2328   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2329             (BLCI32rr GR32:$src)>;
2330   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2331             (BLCI64rr GR64:$src)>;
2332
2333   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2334             (BLCIC32rr GR32:$src)>;
2335   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2336             (BLCIC64rr GR64:$src)>;
2337
2338   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2339             (BLCMSK32rr GR32:$src)>;
2340   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2341             (BLCMSK64rr GR64:$src)>;
2342
2343   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2344             (BLCS32rr GR32:$src)>;
2345   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2346             (BLCS64rr GR64:$src)>;
2347
2348   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2349             (BLSFILL32rr GR32:$src)>;
2350   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2351             (BLSFILL64rr GR64:$src)>;
2352
2353   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2354             (BLSIC32rr GR32:$src)>;
2355   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2356             (BLSIC64rr GR64:$src)>;
2357
2358   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2359             (T1MSKC32rr GR32:$src)>;
2360   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2361             (T1MSKC64rr GR64:$src)>;
2362
2363   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2364             (TZMSK32rr GR32:$src)>;
2365   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2366             (TZMSK64rr GR64:$src)>;
2367 } // HasTBM
2368
2369 //===----------------------------------------------------------------------===//
2370 // Subsystems.
2371 //===----------------------------------------------------------------------===//
2372
2373 include "X86InstrArithmetic.td"
2374 include "X86InstrCMovSetCC.td"
2375 include "X86InstrExtension.td"
2376 include "X86InstrControl.td"
2377 include "X86InstrShiftRotate.td"
2378
2379 // X87 Floating Point Stack.
2380 include "X86InstrFPStack.td"
2381
2382 // SIMD support (SSE, MMX and AVX)
2383 include "X86InstrFragmentsSIMD.td"
2384
2385 // FMA - Fused Multiply-Add support (requires FMA)
2386 include "X86InstrFMA.td"
2387
2388 // XOP
2389 include "X86InstrXOP.td"
2390
2391 // SSE, MMX and 3DNow! vector support.
2392 include "X86InstrSSE.td"
2393 include "X86InstrAVX512.td"
2394 include "X86InstrMMX.td"
2395 include "X86Instr3DNow.td"
2396
2397 include "X86InstrVMX.td"
2398 include "X86InstrSVM.td"
2399
2400 include "X86InstrTSX.td"
2401 include "X86InstrSGX.td"
2402
2403 // System instructions.
2404 include "X86InstrSystem.td"
2405
2406 // Compiler Pseudo Instructions and Pat Patterns
2407 include "X86InstrCompiler.td"
2408
2409 //===----------------------------------------------------------------------===//
2410 // Assembler Mnemonic Aliases
2411 //===----------------------------------------------------------------------===//
2412
2413 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2414 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2415 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2416
2417 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2418 def : MnemonicAlias<"cwde", "cwtl", "att">;
2419 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2420 def : MnemonicAlias<"cdq",  "cltd", "att">;
2421 def : MnemonicAlias<"cdqe", "cltq", "att">;
2422 def : MnemonicAlias<"cqo",  "cqto", "att">;
2423
2424 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2425 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2426 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2427
2428 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2429 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2430
2431 def : MnemonicAlias<"loopz",  "loope",  "att">;
2432 def : MnemonicAlias<"loopnz", "loopne", "att">;
2433
2434 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2435 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2436 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2437 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2438 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2439 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2440 def : MnemonicAlias<"popfd", "popfl", "att">;
2441
2442 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2443 // all modes.  However: "push (addr)" and "push $42" should default to
2444 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2445 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2446 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2447 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2448 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2449 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2450 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2451 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2452
2453 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2454 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2455 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2456 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2457 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2458 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2459
2460 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2461 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2462 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2463 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2464
2465 def : MnemonicAlias<"repe",  "rep",   "att">;
2466 def : MnemonicAlias<"repz",  "rep",   "att">;
2467 def : MnemonicAlias<"repnz", "repne", "att">;
2468
2469 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2470 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2471 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2472
2473 def : MnemonicAlias<"salb", "shlb", "att">;
2474 def : MnemonicAlias<"salw", "shlw", "att">;
2475 def : MnemonicAlias<"sall", "shll", "att">;
2476 def : MnemonicAlias<"salq", "shlq", "att">;
2477
2478 def : MnemonicAlias<"smovb", "movsb", "att">;
2479 def : MnemonicAlias<"smovw", "movsw", "att">;
2480 def : MnemonicAlias<"smovl", "movsl", "att">;
2481 def : MnemonicAlias<"smovq", "movsq", "att">;
2482
2483 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2484 def : MnemonicAlias<"verrw", "verr", "att">;
2485
2486 // System instruction aliases.
2487 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2488 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2489 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2490 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2491
2492 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2493 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2494 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2495 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2496 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2497 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2498 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2499 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2500 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2501 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2502 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2503 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2504
2505
2506 // Floating point stack aliases.
2507 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2508 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2509 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2510 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2511 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2512 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2513 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2514 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2515 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2516 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2517 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2518 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2519 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2520 def : MnemonicAlias<"fwait",    "wait">;
2521
2522
2523 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2524                     string VariantName>
2525   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2526                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2527
2528 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2529 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2530 /// example "setz" -> "sete".
2531 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2532                                         string V = ""> {
2533   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2534   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2535   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2536   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2537   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2538   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2539   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2540   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2541   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2542   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2543
2544   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2545   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2546   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2547   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2548 }
2549
2550 // Aliases for set<CC>
2551 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2552 // Aliases for j<CC>
2553 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2554 // Aliases for cmov<CC>{w,l,q}
2555 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2556 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2557 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2558 // No size suffix for intel-style asm.
2559 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2560
2561
2562 //===----------------------------------------------------------------------===//
2563 // Assembler Instruction Aliases
2564 //===----------------------------------------------------------------------===//
2565
2566 // aad/aam default to base 10 if no operand is specified.
2567 def : InstAlias<"aad", (AAD8i8 10)>;
2568 def : InstAlias<"aam", (AAM8i8 10)>;
2569
2570 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2571 // Likewise for btc/btr/bts.
2572 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2573                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2574 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2575                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2576 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2577                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2578 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2579                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2580
2581 // clr aliases.
2582 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2583 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2584 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2585 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2586
2587 // lods aliases. Accept the destination being omitted because it's implicit
2588 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2589 // in the destination.
2590 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2591 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2592 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2593 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2594 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2595 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2596 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2597 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2598
2599 // stos aliases. Accept the source being omitted because it's implicit in
2600 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2601 // in the source.
2602 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2603 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2604 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2605 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2606 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2607 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2608 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2609 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2610
2611 // scas aliases. Accept the destination being omitted because it's implicit
2612 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2613 // in the destination.
2614 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2615 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2616 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2617 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2618 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2619 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2620 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2621 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2622
2623 // div and idiv aliases for explicit A register.
2624 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2625 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2626 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2627 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2628 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2629 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2630 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2631 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2632 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2633 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2634 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2635 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2636 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2637 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2638 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2639 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2640
2641
2642
2643 // Various unary fpstack operations default to operating on on ST1.
2644 // For example, "fxch" -> "fxch %st(1)"
2645 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2646 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2647 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2648 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2649 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2650 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2651 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2652 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2653 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2654 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2655 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2656 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2657 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2658 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2659 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2660
2661 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2662 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2663 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2664 // gas.
2665 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2666  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2667                  (Inst RST:$op), EmitAlias>;
2668  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2669                  (Inst ST0), EmitAlias>;
2670 }
2671
2672 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2673 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2674 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2675 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2676 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2677 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2678 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2679 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2680 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2681 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2682 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2683 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2684 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2685 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2686 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2687 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2688
2689
2690 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2691 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2692 // solely because gas supports it.
2693 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2694 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2695 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2696 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2697 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2698 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2699
2700 // We accept "fnstsw %eax" even though it only writes %ax.
2701 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2702 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2703 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2704
2705 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2706 // this is compatible with what GAS does.
2707 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2708 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2709 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2710 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2711 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2712 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2713 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2714 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2715
2716 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst), 0>, Requires<[In64BitMode]>;
2717 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst), 0>, Requires<[In64BitMode]>;
2718 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst), 0>, Requires<[In32BitMode]>;
2719 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst), 0>, Requires<[In32BitMode]>;
2720 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2721 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2722
2723
2724 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2725 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2726 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2727 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2728 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2729 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2730 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2731
2732 // inb %dx -> inb %al, %dx
2733 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2734 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2735 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2736 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2737 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2738 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2739
2740
2741 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2742 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2743 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2744 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2745 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2746 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2747 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2748 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2749 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2750
2751 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2752 // the move.  All segment/mem forms are equivalent, this has the shortest
2753 // encoding.
2754 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2755 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2756
2757 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2758 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2759
2760 // Match 'movq GR64, MMX' as an alias for movd.
2761 def : InstAlias<"movq $src, $dst",
2762                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2763 def : InstAlias<"movq $src, $dst",
2764                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2765
2766 // movsx aliases
2767 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2768 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2769 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2770 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2771 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2772 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2773 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2774
2775 // movzx aliases
2776 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2777 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2778 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2779 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2780 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2781 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2782 // Note: No GR32->GR64 movzx form.
2783
2784 // outb %dx -> outb %al, %dx
2785 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2786 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2787 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2788 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2789 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2790 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2791
2792 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2793 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2794 // errors, since its encoding is the most compact.
2795 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2796
2797 // shld/shrd op,op -> shld op, op, CL
2798 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2799 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2800 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2801 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2802 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2803 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2804
2805 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2806 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2807 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2808 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2809 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2810 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2811
2812 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2813  *  matching a fixed immediate like $1.
2814 // "shl X, $1" is an alias for "shl X".
2815 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2816  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2817                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2818  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2819                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2820  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2821                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2822  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2823                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2824  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2825                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2826  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2827                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2828  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2829                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2830  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2831                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2832 }
2833
2834 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2835 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2836 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2837 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2838 FIXME */
2839
2840 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2841 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2842                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2843 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2844                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2845 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2846                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2847 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2848                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2849
2850 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2851 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2852                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2853 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2854                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2855 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2856                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2857 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2858                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2859
2860 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2861 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2862 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2863                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2864 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2865                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2866 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;