lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  67                                      SDTCisVT<2, i8>]>;
  68 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  71                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  72 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  73
  74 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  75 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  76                                         SDTCisVT<1, i32>]>;
  77
  78 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  79
  80 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  81                                                          SDTCisVT<1, iPTR>,
  82                                                          SDTCisVT<2, iPTR>]>;
  83
  84 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  85                                             SDTCisPtrTy<1>,
  86                                             SDTCisVT<2, i32>,
  87                                             SDTCisVT<3, i8>,
  88                                             SDTCisVT<4, i32>]>;
  89
  90 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  91
  92 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  93
  94 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  95
  96 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  97
  98 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  99
 100 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 101
 102 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 105
 106 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 107 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 108
 109 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 110                             [SDNPHasChain]>;
 111 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
 112                                 [SDNPHasChain]>;
 113 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 114                         [SDNPHasChain]>;
 115 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 116                         [SDNPHasChain]>;
 117 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 118                         [SDNPHasChain]>;
 119
 120
 121 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 122 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 123 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 124 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 125
 126 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 127 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 128
 129 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 130 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 131                         [SDNPHasChain]>;
 132 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 133 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 134
 135 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 136                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 137                          SDNPMayLoad, SDNPMemOperand]>;
 138 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 139                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 140                          SDNPMayLoad, SDNPMemOperand]>;
 141 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 142                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 143                          SDNPMayLoad, SDNPMemOperand]>;
 144
 145 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 146                         [SDNPHasChain, SDNPMayStore,
 147                          SDNPMayLoad, SDNPMemOperand]>;
 148 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 149                         [SDNPHasChain, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 152                         [SDNPHasChain, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 155                         [SDNPHasChain, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 158                         [SDNPHasChain, SDNPMayStore,
 159                          SDNPMayLoad, SDNPMemOperand]>;
 160 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 161                         [SDNPHasChain, SDNPMayStore,
 162                          SDNPMayLoad, SDNPMemOperand]>;
 163 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 164                         [SDNPHasChain, SDNPMayStore,
 165                          SDNPMayLoad, SDNPMemOperand]>;
 166 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 167                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 168
 169 def X86vastart_save_xmm_regs :
 170                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 171                         SDT_X86VASTART_SAVE_XMM_REGS,
 172                         [SDNPHasChain, SDNPVariadic]>;
 173 def X86vaarg64 :
 174                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 175                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 176                          SDNPMemOperand]>;
 177 def X86callseq_start :
 178                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 179                         [SDNPHasChain, SDNPOutGlue]>;
 180 def X86callseq_end :
 181                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 182                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 183
 184 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 185                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 186                          SDNPVariadic]>;
 187
 188 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 189                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 190 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 191                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 192                          SDNPMayLoad]>;
 193
 194 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 195                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 196
 197 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 198 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 199
 200 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 201                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 202
 203 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 204                         [SDNPHasChain]>;
 205
 206 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 207                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 210                           [SDNPCommutative]>;
 211 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 212 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 213                           [SDNPCommutative]>;
 214 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 215                           [SDNPCommutative]>;
 216 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 217 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 218
 219 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 220 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 221 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 224                           [SDNPCommutative]>;
 225 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 226                           [SDNPCommutative]>;
 227
 228 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 229
 230 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 231                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 232
 233 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 234                           [SDNPHasChain]>;
 235
 236 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 237                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 238
 239 //===----------------------------------------------------------------------===//
 240 // X86 Operand Definitions.
 241 //
 242
 243 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 244 // the index operand of an address, to conform to x86 encoding restrictions.
 245 def ptr_rc_nosp : PointerLikeRegClass<1>;
 246
 247 // *mem - Operand definitions for the funky X86 addressing mode operands.
 248 //
 249 def X86MemAsmOperand : AsmOperandClass {
 250   let Name = "Mem";
 251   let SuperClasses = [];
 252 }
 253 def X86AbsMemAsmOperand : AsmOperandClass {
 254   let Name = "AbsMem";
 255   let SuperClasses = [X86MemAsmOperand];
 256 }
 257 class X86MemOperand<string printMethod> : Operand<iPTR> {
 258   let PrintMethod = printMethod;
 259   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 260   let ParserMatchClass = X86MemAsmOperand;
 261 }
 262
 263 let OperandType = "OPERAND_MEMORY" in {
 264 def opaque32mem : X86MemOperand<"printopaquemem">;
 265 def opaque48mem : X86MemOperand<"printopaquemem">;
 266 def opaque80mem : X86MemOperand<"printopaquemem">;
 267 def opaque512mem : X86MemOperand<"printopaquemem">;
 268
 269 def i8mem   : X86MemOperand<"printi8mem">;
 270 def i16mem  : X86MemOperand<"printi16mem">;
 271 def i32mem  : X86MemOperand<"printi32mem">;
 272 def i64mem  : X86MemOperand<"printi64mem">;
 273 def i128mem : X86MemOperand<"printi128mem">;
 274 def i256mem : X86MemOperand<"printi256mem">;
 275 def f32mem  : X86MemOperand<"printf32mem">;
 276 def f64mem  : X86MemOperand<"printf64mem">;
 277 def f80mem  : X86MemOperand<"printf80mem">;
 278 def f128mem : X86MemOperand<"printf128mem">;
 279 def f256mem : X86MemOperand<"printf256mem">;
 280 }
 281
 282 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 283 // plain GR64, so that it doesn't potentially require a REX prefix.
 284 def i8mem_NOREX : Operand<i64> {
 285   let PrintMethod = "printi8mem";
 286   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 287   let ParserMatchClass = X86MemAsmOperand;
 288   let OperandType = "OPERAND_MEMORY";
 289 }
 290
 291 // GPRs available for tailcall.
 292 // It represents GR64_TC or GR64_TCW64.
 293 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 294
 295 // Special i32mem for addresses of load folding tail calls. These are not
 296 // allowed to use callee-saved registers since they must be scheduled
 297 // after callee-saved register are popped.
 298 def i32mem_TC : Operand<i32> {
 299   let PrintMethod = "printi32mem";
 300   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 301   let ParserMatchClass = X86MemAsmOperand;
 302   let OperandType = "OPERAND_MEMORY";
 303 }
 304
 305 // Special i64mem for addresses of load folding tail calls. These are not
 306 // allowed to use callee-saved registers since they must be scheduled
 307 // after callee-saved register are popped.
 308 def i64mem_TC : Operand<i64> {
 309   let PrintMethod = "printi64mem";
 310   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 311                        ptr_rc_tailcall, i32imm, i8imm);
 312   let ParserMatchClass = X86MemAsmOperand;
 313   let OperandType = "OPERAND_MEMORY";
 314 }
 315
 316 let OperandType = "OPERAND_PCREL",
 317     ParserMatchClass = X86AbsMemAsmOperand,
 318     PrintMethod = "print_pcrel_imm" in {
 319 def i32imm_pcrel : Operand<i32>;
 320 def i16imm_pcrel : Operand<i16>;
 321
 322 def offset8 : Operand<i64>;
 323 def offset16 : Operand<i64>;
 324 def offset32 : Operand<i64>;
 325 def offset64 : Operand<i64>;
 326
 327 // Branch targets have OtherVT type and print as pc-relative values.
 328 def brtarget : Operand<OtherVT>;
 329 def brtarget8 : Operand<OtherVT>;
 330
 331 }
 332
 333 def SSECC : Operand<i8> {
 334   let PrintMethod = "printSSECC";
 335   let OperandType = "OPERAND_IMMEDIATE";
 336 }
 337
 338 class ImmSExtAsmOperandClass : AsmOperandClass {
 339   let SuperClasses = [ImmAsmOperand];
 340   let RenderMethod = "addImmOperands";
 341 }
 342
 343 class ImmZExtAsmOperandClass : AsmOperandClass {
 344   let SuperClasses = [ImmAsmOperand];
 345   let RenderMethod = "addImmOperands";
 346 }
 347
 348 // Sign-extended immediate classes. We don't need to define the full lattice
 349 // here because there is no instruction with an ambiguity between ImmSExti64i32
 350 // and ImmSExti32i8.
 351 //
 352 // The strange ranges come from the fact that the assembler always works with
 353 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 354 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 355
 356 // [0, 0x7FFFFFFF]                                            |
 357 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 358 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 359   let Name = "ImmSExti64i32";
 360 }
 361
 362 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 363 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 364 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 365   let Name = "ImmSExti16i8";
 366   let SuperClasses = [ImmSExti64i32AsmOperand];
 367 }
 368
 369 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 370 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 371 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 372   let Name = "ImmSExti32i8";
 373 }
 374
 375 // [0, 0x000000FF]
 376 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 377   let Name = "ImmZExtu32u8";
 378 }
 379
 380
 381 // [0, 0x0000007F]                                            |
 382 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 383 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 384   let Name = "ImmSExti64i8";
 385   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 386                       ImmSExti64i32AsmOperand];
 387 }
 388
 389 // A couple of more descriptive operand definitions.
 390 // 16-bits but only 8 bits are significant.
 391 def i16i8imm  : Operand<i16> {
 392   let ParserMatchClass = ImmSExti16i8AsmOperand;
 393   let OperandType = "OPERAND_IMMEDIATE";
 394 }
 395 // 32-bits but only 8 bits are significant.
 396 def i32i8imm  : Operand<i32> {
 397   let ParserMatchClass = ImmSExti32i8AsmOperand;
 398   let OperandType = "OPERAND_IMMEDIATE";
 399 }
 400 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 401 def u32u8imm  : Operand<i32> {
 402   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 403   let OperandType = "OPERAND_IMMEDIATE";
 404 }
 405
 406 // 64-bits but only 32 bits are significant.
 407 def i64i32imm  : Operand<i64> {
 408   let ParserMatchClass = ImmSExti64i32AsmOperand;
 409   let OperandType = "OPERAND_IMMEDIATE";
 410 }
 411
 412 // 64-bits but only 32 bits are significant, and those bits are treated as being
 413 // pc relative.
 414 def i64i32imm_pcrel : Operand<i64> {
 415   let PrintMethod = "print_pcrel_imm";
 416   let ParserMatchClass = X86AbsMemAsmOperand;
 417   let OperandType = "OPERAND_PCREL";
 418 }
 419
 420 // 64-bits but only 8 bits are significant.
 421 def i64i8imm   : Operand<i64> {
 422   let ParserMatchClass = ImmSExti64i8AsmOperand;
 423   let OperandType = "OPERAND_IMMEDIATE";
 424 }
 425
 426 def lea64_32mem : Operand<i32> {
 427   let PrintMethod = "printi32mem";
 428   let AsmOperandLowerMethod = "lower_lea64_32mem";
 429   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 430   let ParserMatchClass = X86MemAsmOperand;
 431 }
 432
 433
 434 //===----------------------------------------------------------------------===//
 435 // X86 Complex Pattern Definitions.
 436 //
 437
 438 // Define X86 specific addressing mode.
 439 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 440 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 441                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 442                                []>;
 443 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 444                                [tglobaltlsaddr], []>;
 445
 446 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 447                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 448                          X86WrapperRIP], []>;
 449
 450 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 451                                [tglobaltlsaddr], []>;
 452
 453 //===----------------------------------------------------------------------===//
 454 // X86 Instruction Predicate Definitions.
 455 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 456 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 457
 458 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 459 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 460 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 461 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 462 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 463 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 464 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 465 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 466 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 467 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 468
 469 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 470 def HasXMMInt    : Predicate<"Subtarget->hasXMMInt()">;
 471
 472 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 473 def HasAES       : Predicate<"Subtarget->hasAES()">;
 474 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 475 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 476 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 477 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 478 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 479 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 480 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 481 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 482 def FPStackf32   : Predicate<"!Subtarget->hasXMM()">;
 483 def FPStackf64   : Predicate<"!Subtarget->hasXMMInt()">;
 484 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 485 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 486                              AssemblerPredicate<"!Mode64Bit">;
 487 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 488                              AssemblerPredicate<"Mode64Bit">;
 489 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 490 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 491 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">,
 492                              AssemblerPredicate<"ModeNaCl">;
 493 def IsNaCl32     : Predicate<"Subtarget->isTargetNaCl32()">,
 494                              AssemblerPredicate<"ModeNaCl,!Mode64Bit">;
 495 def IsNaCl64     : Predicate<"Subtarget->isTargetNaCl64()">,
 496                              AssemblerPredicate<"ModeNaCl,Mode64Bit">;
 497 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">,
 498                              AssemblerPredicate<"!ModeNaCl">;
 499 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 500 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 501 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 502                              "TM.getCodeModel() != CodeModel::Kernel">;
 503 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 504                              "TM.getCodeModel() == CodeModel::Kernel">;
 505 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 506 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 507 def OptForSize   : Predicate<"OptForSize">;
 508 def OptForSpeed  : Predicate<"!OptForSize">;
 509 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 510 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 511
 512 //===----------------------------------------------------------------------===//
 513 // X86 Instruction Format Definitions.
 514 //
 515
 516 include "X86InstrFormats.td"
 517
 518 //===----------------------------------------------------------------------===//
 519 // Pattern fragments.
 520 //
 521
 522 // X86 specific condition code. These correspond to CondCode in
 523 // X86InstrInfo.h. They must be kept in synch.
 524 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 525 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 526 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 527 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 528 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 529 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 530 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 531 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 532 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 533 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 534 def X86_COND_NO  : PatLeaf<(i8 10)>;
 535 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 536 def X86_COND_NS  : PatLeaf<(i8 12)>;
 537 def X86_COND_O   : PatLeaf<(i8 13)>;
 538 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 539 def X86_COND_S   : PatLeaf<(i8 15)>;
 540
 541 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 542   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 543   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 544   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 545 }
 546
 547 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 548
 549
 550 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 551 // unsigned field.
 552 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 553
 554 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 555   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 556 }]>;
 557
 558 // Helper fragments for loads.
 559 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 560 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 561 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 562   LoadSDNode *LD = cast<LoadSDNode>(N);
 563   ISD::LoadExtType ExtType = LD->getExtensionType();
 564   if (ExtType == ISD::NON_EXTLOAD)
 565     return true;
 566   if (ExtType == ISD::EXTLOAD)
 567     return LD->getAlignment() >= 2 && !LD->isVolatile();
 568   return false;
 569 }]>;
 570
 571 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 572   LoadSDNode *LD = cast<LoadSDNode>(N);
 573   ISD::LoadExtType ExtType = LD->getExtensionType();
 574   if (ExtType == ISD::EXTLOAD)
 575     return LD->getAlignment() >= 2 && !LD->isVolatile();
 576   return false;
 577 }]>;
 578
 579 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 580   LoadSDNode *LD = cast<LoadSDNode>(N);
 581   ISD::LoadExtType ExtType = LD->getExtensionType();
 582   if (ExtType == ISD::NON_EXTLOAD)
 583     return true;
 584   if (ExtType == ISD::EXTLOAD)
 585     return LD->getAlignment() >= 4 && !LD->isVolatile();
 586   return false;
 587 }]>;
 588
 589 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 590 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 591 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 592 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 593 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 594
 595 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 596 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 597 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 598 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 599 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 600 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 601
 602 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 603 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 604 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 605 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 606 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 607 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 608 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 609 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 610 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 611 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 612
 613 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 614 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 615 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 616 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 617 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 618 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 619 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 620 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 621 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 622 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 623
 624
 625 // An 'and' node with a single use.
 626 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 627   return N->hasOneUse();
 628 }]>;
 629 // An 'srl' node with a single use.
 630 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 631   return N->hasOneUse();
 632 }]>;
 633 // An 'trunc' node with a single use.
 634 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 635   return N->hasOneUse();
 636 }]>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Instruction list.
 640 //
 641
 642 // Nop
 643 let neverHasSideEffects = 1 in {
 644   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 645   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 646                 "nop{w}\t$zero", []>, TB, OpSize;
 647   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 648                 "nop{l}\t$zero", []>, TB;
 649 }
 650
 651
 652 // Constructing a stack frame.
 653 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 654                  "enter\t$len, $lvl", []>;
 655
 656 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 657 def LEAVE    : I<0xC9, RawFrm,
 658                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 659
 660 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 661 def LEAVE64  : I<0xC9, RawFrm,
 662                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 663
 664 //===----------------------------------------------------------------------===//
 665 //  Miscellaneous Instructions.
 666 //
 667
 668 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 669 let mayLoad = 1 in {
 670 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 671   OpSize;
 672 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 673 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 674   OpSize;
 675 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 676   OpSize;
 677 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 678 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 679
 680 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 681 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 682                Requires<[In32BitMode]>;
 683 }
 684
 685 let mayStore = 1 in {
 686 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 687   OpSize;
 688 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 689 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 690   OpSize;
 691 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 692   OpSize;
 693 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 694 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 695
 696 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 697                       "push{l}\t$imm", []>;
 698 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 699                       "push{w}\t$imm", []>, OpSize;
 700 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 701                       "push{l}\t$imm", []>;
 702
 703 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 704 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 705                Requires<[In32BitMode]>;
 706
 707 }
 708 }
 709
 710 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 711 let mayLoad = 1 in {
 712 def POP64r   : I<0x58, AddRegFrm,
 713                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 714 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 715 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 716 }
 717 let mayStore = 1 in {
 718 def PUSH64r  : I<0x50, AddRegFrm,
 719                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 720 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 721 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 722 }
 723 }
 724
 725 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 726 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 727                      "push{q}\t$imm", []>;
 728 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 729                       "push{q}\t$imm", []>;
 730 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 731                       "push{q}\t$imm", []>;
 732 }
 733
 734 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 735 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 736                Requires<[In64BitMode]>;
 737 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 738 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 739                  Requires<[In64BitMode]>;
 740
 741
 742
 743 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 744     mayLoad=1, neverHasSideEffects=1 in {
 745 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 746                Requires<[In32BitMode]>;
 747 }
 748 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 749     mayStore=1, neverHasSideEffects=1 in {
 750 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 751                Requires<[In32BitMode]>;
 752 }
 753
 754 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 755 def BSWAP32r : I<0xC8, AddRegFrm,
 756                  (outs GR32:$dst), (ins GR32:$src),
 757                  "bswap{l}\t$dst",
 758                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 759
 760 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 761                   "bswap{q}\t$dst",
 762                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 763 } // Constraints = "$src = $dst"
 764
 765 // Bit scan instructions.
 766 let Defs = [EFLAGS] in {
 767 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 768                  "bsf{w}\t{$src, $dst|$dst, $src}",
 769                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 770 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 771                  "bsf{w}\t{$src, $dst|$dst, $src}",
 772                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 773                  OpSize;
 774 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 775                  "bsf{l}\t{$src, $dst|$dst, $src}",
 776                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 777 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 778                  "bsf{l}\t{$src, $dst|$dst, $src}",
 779                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 780 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 781                   "bsf{q}\t{$src, $dst|$dst, $src}",
 782                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 783 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 784                   "bsf{q}\t{$src, $dst|$dst, $src}",
 785                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 786
 787 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 788                  "bsr{w}\t{$src, $dst|$dst, $src}",
 789                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 790 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 791                  "bsr{w}\t{$src, $dst|$dst, $src}",
 792                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 793                  OpSize;
 794 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 795                  "bsr{l}\t{$src, $dst|$dst, $src}",
 796                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 797 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 798                  "bsr{l}\t{$src, $dst|$dst, $src}",
 799                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 800 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 801                   "bsr{q}\t{$src, $dst|$dst, $src}",
 802                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 803 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 804                   "bsr{q}\t{$src, $dst|$dst, $src}",
 805                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 806 } // Defs = [EFLAGS]
 807
 808
 809 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 810 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 811 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", []>;
 812 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", []>, OpSize;
 813 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", []>;
 814 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 815 }
 816
 817 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 818 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 819 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", []>;
 820 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 821 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", []>, OpSize;
 822 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 823 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", []>;
 824 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 825 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 826
 827 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", []>;
 828 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", []>, OpSize;
 829 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", []>;
 830 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 831
 832 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", []>;
 833 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", []>, OpSize;
 834 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", []>;
 835 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 836
 837
 838 //===----------------------------------------------------------------------===//
 839 //  Move Instructions.
 840 //
 841
 842 let neverHasSideEffects = 1 in {
 843 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 844                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 845 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 846                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 847 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 848                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 849 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 850                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 851 }
 852 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 853 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 854                    "mov{b}\t{$src, $dst|$dst, $src}",
 855                    [(set GR8:$dst, imm:$src)]>;
 856 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 857                    "mov{w}\t{$src, $dst|$dst, $src}",
 858                    [(set GR16:$dst, imm:$src)]>, OpSize;
 859 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 860                    "mov{l}\t{$src, $dst|$dst, $src}",
 861                    [(set GR32:$dst, imm:$src)]>;
 862 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 863                     "movabs{q}\t{$src, $dst|$dst, $src}",
 864                     [(set GR64:$dst, imm:$src)]>;
 865 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 866                       "mov{q}\t{$src, $dst|$dst, $src}",
 867                       [(set GR64:$dst, i64immSExt32:$src)]>;
 868 }
 869
 870 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 871                    "mov{b}\t{$src, $dst|$dst, $src}",
 872                    [(store (i8 imm:$src), addr:$dst)]>;
 873 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 874                    "mov{w}\t{$src, $dst|$dst, $src}",
 875                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 876 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 877                    "mov{l}\t{$src, $dst|$dst, $src}",
 878                    [(store (i32 imm:$src), addr:$dst)]>;
 879 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 880                       "mov{q}\t{$src, $dst|$dst, $src}",
 881                       [(store i64immSExt32:$src, addr:$dst)]>;
 882
 883 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 884 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 885 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 886                    "mov{b}\t{$src, %al|AL, $src}", []>,
 887                    Requires<[In32BitMode]>;
 888 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 889                       "mov{w}\t{$src, %ax|AL, $src}", []>, OpSize,
 890                      Requires<[In32BitMode]>;
 891 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 892                       "mov{l}\t{$src, %eax|EAX, $src}", []>,
 893                      Requires<[In32BitMode]>;
 894 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 895                    "mov{b}\t{%al, $dst|$dst, AL}", []>,
 896                   Requires<[In32BitMode]>;
 897 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 898                       "mov{w}\t{%ax, $dst|$dst, AL}", []>, OpSize,
 899                      Requires<[In32BitMode]>;
 900 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 901                       "mov{l}\t{%eax, $dst|$dst, EAX}", []>,
 902                      Requires<[In32BitMode]>;
 903
 904 // FIXME: These definitions are utterly broken
 905 // Just leave them commented out for now because they're useless outside
 906 // of the large code model, and most compilers won't generate the instructions
 907 // in question.
 908 /*
 909 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 910                       "mov{q}\t{$src, %rax|RAX, $src}", []>;
 911 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 912                        "mov{q}\t{$src, %rax|RAX, $src}", []>;
 913 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 914                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 915 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 916                        "mov{q}\t{%rax, $dst|$dst, RAX}", []>;
 917 */
 918
 919
 920 let isCodeGenOnly = 1 in {
 921 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 922                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 923 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 924                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 925 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 926                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 927 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 928                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 929 }
 930
 931 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 932 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 933                 "mov{b}\t{$src, $dst|$dst, $src}",
 934                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 935 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 936                 "mov{w}\t{$src, $dst|$dst, $src}",
 937                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 938 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 939                 "mov{l}\t{$src, $dst|$dst, $src}",
 940                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 941 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 942                  "mov{q}\t{$src, $dst|$dst, $src}",
 943                  [(set GR64:$dst, (load addr:$src))]>;
 944 }
 945
 946 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 947                 "mov{b}\t{$src, $dst|$dst, $src}",
 948                 [(store GR8:$src, addr:$dst)]>;
 949 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 950                 "mov{w}\t{$src, $dst|$dst, $src}",
 951                 [(store GR16:$src, addr:$dst)]>, OpSize;
 952 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 953                 "mov{l}\t{$src, $dst|$dst, $src}",
 954                 [(store GR32:$src, addr:$dst)]>;
 955 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 956                  "mov{q}\t{$src, $dst|$dst, $src}",
 957                  [(store GR64:$src, addr:$dst)]>;
 958
 959 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 960 // that they can be used for copying and storing h registers, which can't be
 961 // encoded when a REX prefix is present.
 962 let isCodeGenOnly = 1 in {
 963 let neverHasSideEffects = 1 in
 964 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 965                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 966                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 967 let mayStore = 1 in
 968 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 969                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 970                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 971 let mayLoad = 1,
 972     canFoldAsLoad = 1, isReMaterializable = 1 in
 973 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 974                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 975                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 976 }
 977
 978
 979 // Condition code ops, incl. set if equal/not equal/...
 980 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 981 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 982 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 983 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 984
 985
 986 //===----------------------------------------------------------------------===//
 987 // Bit tests instructions: BT, BTS, BTR, BTC.
 988
 989 let Defs = [EFLAGS] in {
 990 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 991                "bt{w}\t{$src2, $src1|$src1, $src2}",
 992                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 993 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 994                "bt{l}\t{$src2, $src1|$src1, $src2}",
 995                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
 996 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 997                "bt{q}\t{$src2, $src1|$src1, $src2}",
 998                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
 999
1000 // Unlike with the register+register form, the memory+register form of the
1001 // bt instruction does not ignore the high bits of the index. From ISel's
1002 // perspective, this is pretty bizarre. Make these instructions disassembly
1003 // only for now.
1004
1005 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1006                "bt{w}\t{$src2, $src1|$src1, $src2}",
1007 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1008 //                (implicit EFLAGS)]
1009                []
1010                >, OpSize, TB, Requires<[FastBTMem]>;
1011 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1012                "bt{l}\t{$src2, $src1|$src1, $src2}",
1013 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1014 //                (implicit EFLAGS)]
1015                []
1016                >, TB, Requires<[FastBTMem]>;
1017 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1018                "bt{q}\t{$src2, $src1|$src1, $src2}",
1019 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1020 //                (implicit EFLAGS)]
1021                 []
1022                 >, TB;
1023
1024 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1025                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1026                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
1027                 OpSize, TB;
1028 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1029                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1030                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
1031 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1032                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1033                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
1034
1035 // Note that these instructions don't need FastBTMem because that
1036 // only applies when the other operand is in a register. When it's
1037 // an immediate, bt is still fast.
1038 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1039                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1040                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1041                  ]>, OpSize, TB;
1042 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1043                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1044                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1045                  ]>, TB;
1046 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1047                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1048                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1049                                      i64immSExt8:$src2))]>, TB;
1050
1051
1052 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1053                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1054 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1055                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1056 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1057                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1058 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1059                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1060 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1061                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1062 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1063                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1064 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1065                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1066 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1067                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1068 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1069                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1070 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1071                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1072 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1073                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1074 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1075                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1076
1077 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1078                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1079 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1080                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1081 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1082                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1083 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1084                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1085 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1086                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1087 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1088                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1089 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1090                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1091 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1092                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1093 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1094                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1095 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1096                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1097 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1098                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1099 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1100                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1101
1102 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1103                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1104 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1105                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1106 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1107                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1108 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1109                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1110 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1111                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1112 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1113                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1114 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1115                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1116 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1117                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1118 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1119                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1120 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1121                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1122 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1123                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1124 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1125                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1126 } // Defs = [EFLAGS]
1127
1128
1129 //===----------------------------------------------------------------------===//
1130 // Atomic support
1131 //
1132
1133
1134 // Atomic swap. These are just normal xchg instructions. But since a memory
1135 // operand is referenced, the atomicity is ensured.
1136 let Constraints = "$val = $dst" in {
1137 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1138                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1139                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1140 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1141                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1142                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1143                 OpSize;
1144 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1145                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1146                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1147 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1148                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1149                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1150
1151 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1152                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1153 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1154                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1155 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1156                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1157 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1158                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1159 }
1160
1161 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1162                   "xchg{w}\t{$src, %ax|AX, $src}", []>, OpSize;
1163 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1164                   "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In32BitMode]>;
1165 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1166 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1167 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1168                    "xchg{l}\t{$src, %eax|EAX, $src}", []>, Requires<[In64BitMode]>;
1169 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1170                   "xchg{q}\t{$src, %rax|RAX, $src}", []>;
1171
1172
1173
1174 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1175                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1176 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1177                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1178 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1179                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1180 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1181                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1182
1183 let mayLoad = 1, mayStore = 1 in {
1184 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1185                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1186 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1187                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1188 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1189                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1190 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1191                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1192
1193 }
1194
1195 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1196                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1197 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1198                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1199 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1200                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1201 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1202                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1203
1204 let mayLoad = 1, mayStore = 1 in {
1205 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1206                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1207 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1208                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1209 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1210                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1211 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1212                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1213 }
1214
1215 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1216 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1217                   "cmpxchg8b\t$dst", []>, TB;
1218
1219 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1220 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1221                     "cmpxchg16b\t$dst", []>, TB, Requires<[HasCmpxchg16b]>;
1222
1223
1224
1225 // Lock instruction prefix
1226 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1227
1228 // Rex64 instruction prefix
1229 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1230
1231 // Data16 instruction prefix
1232 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1233
1234 // Repeat string operation instruction prefixes
1235 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1236 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1237 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1238 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1239 // Repeat while not equal (used with CMPS and SCAS)
1240 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1241 }
1242
1243
1244 // String manipulation instructions
1245 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1246 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1247 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1248 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1249
1250 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1251 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1252 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1253
1254
1255 // Flag instructions
1256 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1257 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1258 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1259 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1260 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1261 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1262 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1263
1264 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1265
1266 // Table lookup instructions
1267 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1268
1269 // ASCII Adjust After Addition
1270 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1271 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1272
1273 // ASCII Adjust AX Before Division
1274 // sets AL, AH and EFLAGS and uses AL and AH
1275 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1276                  "aad\t$src", []>, Requires<[In32BitMode]>;
1277
1278 // ASCII Adjust AX After Multiply
1279 // sets AL, AH and EFLAGS and uses AL
1280 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1281                  "aam\t$src", []>, Requires<[In32BitMode]>;
1282
1283 // ASCII Adjust AL After Subtraction - sets
1284 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1285 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1286
1287 // Decimal Adjust AL after Addition
1288 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1289 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1290
1291 // Decimal Adjust AL after Subtraction
1292 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1293 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1294
1295 // Check Array Index Against Bounds
1296 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1297                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1298                    Requires<[In32BitMode]>;
1299 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1300                    "bound\t{$src, $dst|$dst, $src}", []>,
1301                    Requires<[In32BitMode]>;
1302
1303 // Adjust RPL Field of Segment Selector
1304 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1305                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1306 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1307                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1308
1309 //===----------------------------------------------------------------------===//
1310 // MOVBE Instructions
1311 //
1312 let Predicates = [HasMOVBE] in {
1313   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1314                     "movbe{w}\t{$src, $dst|$dst, $src}",
1315                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))]>, OpSize, T8;
1316   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1317                     "movbe{l}\t{$src, $dst|$dst, $src}",
1318                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))]>, T8;
1319   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1320                      "movbe{q}\t{$src, $dst|$dst, $src}",
1321                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))]>, T8;
1322   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1323                     "movbe{w}\t{$src, $dst|$dst, $src}",
1324                     [(store (bswap GR16:$src), addr:$dst)]>, OpSize, T8;
1325   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1326                     "movbe{l}\t{$src, $dst|$dst, $src}",
1327                     [(store (bswap GR32:$src), addr:$dst)]>, T8;
1328   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1329                      "movbe{q}\t{$src, $dst|$dst, $src}",
1330                      [(store (bswap GR64:$src), addr:$dst)]>, T8;
1331 }
1332
1333 //===----------------------------------------------------------------------===//
1334 // RDRAND Instruction
1335 //
1336 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1337   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1338                     "rdrand{w}\t$dst", []>, OpSize, TB;
1339   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1340                     "rdrand{l}\t$dst", []>, TB;
1341   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1342                      "rdrand{q}\t$dst", []>, TB;
1343 }
1344
1345 //===----------------------------------------------------------------------===//
1346 // LZCNT Instruction
1347 //
1348 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1349   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1350                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1351                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1352                     OpSize;
1353   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1354                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1355                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1356                      (implicit EFLAGS)]>, XS, OpSize;
1357
1358   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1359                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1360                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1361   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1362                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1363                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1364                      (implicit EFLAGS)]>, XS;
1365
1366   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1367                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1368                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1369                      XS;
1370   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1371                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1372                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1373                       (implicit EFLAGS)]>, XS;
1374 }
1375
1376 //===----------------------------------------------------------------------===//
1377 // BMI Instructions
1378 //
1379 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1380   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1381                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1382                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1383                     OpSize;
1384   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1385                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1386                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1387                      (implicit EFLAGS)]>, XS, OpSize;
1388
1389   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1390                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1391                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1392   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1393                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1394                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1395                      (implicit EFLAGS)]>, XS;
1396
1397   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1398                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1399                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1400                      XS;
1401   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1402                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1403                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1404                       (implicit EFLAGS)]>, XS;
1405 }
1406
1407 //===----------------------------------------------------------------------===//
1408 // Subsystems.
1409 //===----------------------------------------------------------------------===//
1410
1411 include "X86InstrArithmetic.td"
1412 include "X86InstrCMovSetCC.td"
1413 include "X86InstrExtension.td"
1414 include "X86InstrControl.td"
1415 include "X86InstrShiftRotate.td"
1416
1417 // X87 Floating Point Stack.
1418 include "X86InstrFPStack.td"
1419
1420 // SIMD support (SSE, MMX and AVX)
1421 include "X86InstrFragmentsSIMD.td"
1422
1423 // FMA - Fused Multiply-Add support (requires FMA)
1424 include "X86InstrFMA.td"
1425
1426 // SSE, MMX and 3DNow! vector support.
1427 include "X86InstrSSE.td"
1428 include "X86InstrMMX.td"
1429 include "X86Instr3DNow.td"
1430
1431 include "X86InstrVMX.td"
1432
1433 // System instructions.
1434 include "X86InstrSystem.td"
1435
1436 // Compiler Pseudo Instructions and Pat Patterns
1437 include "X86InstrCompiler.td"
1438
1439 //===----------------------------------------------------------------------===//
1440 // Assembler Mnemonic Aliases
1441 //===----------------------------------------------------------------------===//
1442
1443 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1444 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1445
1446 def : MnemonicAlias<"cbw",  "cbtw">;
1447 def : MnemonicAlias<"cwd",  "cwtd">;
1448 def : MnemonicAlias<"cdq", "cltd">;
1449 def : MnemonicAlias<"cwde", "cwtl">;
1450 def : MnemonicAlias<"cdqe", "cltq">;
1451
1452 // lret maps to lretl, it is not ambiguous with lretq.
1453 def : MnemonicAlias<"lret", "lretl">;
1454
1455 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1456 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1457
1458 def : MnemonicAlias<"loopz", "loope">;
1459 def : MnemonicAlias<"loopnz", "loopne">;
1460
1461 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1462 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1463 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1464 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1465 def : MnemonicAlias<"popfd",  "popfl">;
1466
1467 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1468 // all modes.  However: "push (addr)" and "push $42" should default to
1469 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1470 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1471 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1472 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1473 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1474 def : MnemonicAlias<"pushfd", "pushfl">;
1475
1476 def : MnemonicAlias<"repe", "rep">;
1477 def : MnemonicAlias<"repz", "rep">;
1478 def : MnemonicAlias<"repnz", "repne">;
1479
1480 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1481 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1482
1483 def : MnemonicAlias<"salb", "shlb">;
1484 def : MnemonicAlias<"salw", "shlw">;
1485 def : MnemonicAlias<"sall", "shll">;
1486 def : MnemonicAlias<"salq", "shlq">;
1487
1488 def : MnemonicAlias<"smovb", "movsb">;
1489 def : MnemonicAlias<"smovw", "movsw">;
1490 def : MnemonicAlias<"smovl", "movsl">;
1491 def : MnemonicAlias<"smovq", "movsq">;
1492
1493 def : MnemonicAlias<"ud2a", "ud2">;
1494 def : MnemonicAlias<"verrw", "verr">;
1495
1496 // System instruction aliases.
1497 def : MnemonicAlias<"iret", "iretl">;
1498 def : MnemonicAlias<"sysret", "sysretl">;
1499
1500 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1501 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1502 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1503 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1504 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1505 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1506 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1507 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1508
1509
1510 // Floating point stack aliases.
1511 def : MnemonicAlias<"fcmovz",   "fcmove">;
1512 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1513 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1514 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1515 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1516 def : MnemonicAlias<"fcomip",   "fcompi">;
1517 def : MnemonicAlias<"fildq",    "fildll">;
1518 def : MnemonicAlias<"fldcww",   "fldcw">;
1519 def : MnemonicAlias<"fnstcww", "fnstcw">;
1520 def : MnemonicAlias<"fnstsww", "fnstsw">;
1521 def : MnemonicAlias<"fucomip",  "fucompi">;
1522 def : MnemonicAlias<"fwait",    "wait">;
1523
1524
1525 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1526   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1527                   !strconcat(Prefix, NewCond, Suffix)>;
1528
1529 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1530 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1531 /// example "setz" -> "sete".
1532 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1533   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1534   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1535   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1536   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1537   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1538   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1539   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1540   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1541   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1542   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1543
1544   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1545   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1546   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1547   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1548 }
1549
1550 // Aliases for set<CC>
1551 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1552 // Aliases for j<CC>
1553 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1554 // Aliases for cmov<CC>{w,l,q}
1555 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1556 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1557 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1558
1559
1560 //===----------------------------------------------------------------------===//
1561 // Assembler Instruction Aliases
1562 //===----------------------------------------------------------------------===//
1563
1564 // aad/aam default to base 10 if no operand is specified.
1565 def : InstAlias<"aad", (AAD8i8 10)>;
1566 def : InstAlias<"aam", (AAM8i8 10)>;
1567
1568 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1569 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1570
1571 // clr aliases.
1572 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1573 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1574 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1575 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1576
1577 // div and idiv aliases for explicit A register.
1578 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1579 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1580 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1581 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1582 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1583 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1584 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1585 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1586 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1587 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1588 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1589 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1590 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1591 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1592 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1593 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1594
1595
1596
1597 // Various unary fpstack operations default to operating on on ST1.
1598 // For example, "fxch" -> "fxch %st(1)"
1599 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1600 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1601 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1602 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1603 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1604 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1605 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1606 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1607 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1608 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1609 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1610 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1611 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1612
1613 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1614 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1615 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1616 // gas.
1617 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1618  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1619                  (Inst RST:$op), EmitAlias>;
1620  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1621                  (Inst ST0), EmitAlias>;
1622 }
1623
1624 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1625 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1626 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1627 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1628 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1629 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1630 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1631 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1632 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1633 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1634 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1635 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1636 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1637 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1638 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1639 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1640
1641
1642 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1643 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1644 // solely because gas supports it.
1645 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1646 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1647 def : InstAlias<"fsubp %st(0), $op", (SUBR_FPrST0 RST:$op)>;
1648 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1649 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1650 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1651
1652 // We accept "fnstsw %eax" even though it only writes %ax.
1653 def : InstAlias<"fnstsw %eax", (FNSTSW8r)>;
1654 def : InstAlias<"fnstsw %al" , (FNSTSW8r)>;
1655 def : InstAlias<"fnstsw"     , (FNSTSW8r)>;
1656
1657 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1658 // this is compatible with what GAS does.
1659 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1660 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1661 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1662 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1663
1664 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1665 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1666 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1667 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1668 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1669 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1670 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1671
1672 // inb %dx -> inb %al, %dx
1673 def : InstAlias<"inb %dx", (IN8rr)>;
1674 def : InstAlias<"inw %dx", (IN16rr)>;
1675 def : InstAlias<"inl %dx", (IN32rr)>;
1676 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1677 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1678 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1679
1680
1681 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1682 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1683 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1684 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1685 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1686 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1687 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1688
1689 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1690 // the move.  All segment/mem forms are equivalent, this has the shortest
1691 // encoding.
1692 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1693 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1694
1695 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1696 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1697
1698 // Match 'movq GR64, MMX' as an alias for movd.
1699 def : InstAlias<"movq $src, $dst",
1700                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1701 def : InstAlias<"movq $src, $dst",
1702                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1703
1704 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1705 // alias for movsl. (as in rep; movsd)
1706 def : InstAlias<"movsd", (MOVSD)>;
1707
1708 // movsx aliases
1709 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
1710 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
1711 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1712 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1713 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1714 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1715 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1716
1717 // movzx aliases
1718 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
1719 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
1720 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1721 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1722 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1723 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1724 // Note: No GR32->GR64 movzx form.
1725
1726 // outb %dx -> outb %al, %dx
1727 def : InstAlias<"outb %dx", (OUT8rr)>;
1728 def : InstAlias<"outw %dx", (OUT16rr)>;
1729 def : InstAlias<"outl %dx", (OUT32rr)>;
1730 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1731 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1732 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1733
1734 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1735 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1736 // errors, since its encoding is the most compact.
1737 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1738
1739 // shld/shrd op,op -> shld op, op, 1
1740 def : InstAlias<"shldw $r1, $r2", (SHLD16rri8 GR16:$r1, GR16:$r2, 1)>;
1741 def : InstAlias<"shldl $r1, $r2", (SHLD32rri8 GR32:$r1, GR32:$r2, 1)>;
1742 def : InstAlias<"shldq $r1, $r2", (SHLD64rri8 GR64:$r1, GR64:$r2, 1)>;
1743 def : InstAlias<"shrdw $r1, $r2", (SHRD16rri8 GR16:$r1, GR16:$r2, 1)>;
1744 def : InstAlias<"shrdl $r1, $r2", (SHRD32rri8 GR32:$r1, GR32:$r2, 1)>;
1745 def : InstAlias<"shrdq $r1, $r2", (SHRD64rri8 GR64:$r1, GR64:$r2, 1)>;
1746
1747 def : InstAlias<"shldw $mem, $reg", (SHLD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1748 def : InstAlias<"shldl $mem, $reg", (SHLD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1749 def : InstAlias<"shldq $mem, $reg", (SHLD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1750 def : InstAlias<"shrdw $mem, $reg", (SHRD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1751 def : InstAlias<"shrdl $mem, $reg", (SHRD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1752 def : InstAlias<"shrdq $mem, $reg", (SHRD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1753
1754 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1755  *  matching a fixed immediate like $1.
1756 // "shl X, $1" is an alias for "shl X".
1757 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1758  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1759                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1760  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1761                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1762  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1763                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1764  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1765                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1766  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1767                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1768  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1769                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1770  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1771                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1772  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1773                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1774 }
1775
1776 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1777 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1778 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1779 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1780 FIXME */
1781
1782 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1783 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1784 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1785 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1786 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1787
1788 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1789 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1790 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1791 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1792 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;
1793
1794 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
1795 def : InstAlias<"xchgw %ax, $src", (XCHG16ar GR16:$src)>;
1796 def : InstAlias<"xchgl %eax, $src", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
1797 def : InstAlias<"xchgl %eax, $src", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
1798 def : InstAlias<"xchgq %rax, $src", (XCHG64ar GR64:$src)>;