lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Main X86 Instruction Definition ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  32                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  33
  34 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  35                                             [SDTCisSameAs<0, 2>,
  36                                              SDTCisSameAs<0, 3>,
  37                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38
  39 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  40 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  41                                             [SDTCisSameAs<0, 2>,
  42                                              SDTCisSameAs<0, 3>,
  43                                              SDTCisInt<0>,
  44                                              SDTCisVT<1, i32>,
  45                                              SDTCisVT<4, i32>]>;
  46 // RES1, RES2, FLAGS = op LHS, RHS
  47 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  48                                             [SDTCisSameAs<0, 1>,
  49                                              SDTCisSameAs<0, 2>,
  50                                              SDTCisSameAs<0, 3>,
  51                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  52 def SDTX86BrCond  : SDTypeProfile<0, 3,
  53                                   [SDTCisVT<0, OtherVT>,
  54                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  55
  56 def SDTX86SetCC   : SDTypeProfile<1, 2,
  57                                   [SDTCisVT<0, i8>,
  58                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  59 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  60                                   [SDTCisInt<0>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62
  63 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  64                                      SDTCisVT<2, i8>]>;
  65 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  68                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  69 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  70
  71 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  72 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  73                                         SDTCisVT<1, i32>]>;
  74
  75 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  76
  77 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  78                                                          SDTCisVT<1, iPTR>,
  79                                                          SDTCisVT<2, iPTR>]>;
  80
  81 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  82                                             SDTCisPtrTy<1>,
  83                                             SDTCisVT<2, i32>,
  84                                             SDTCisVT<3, i8>,
  85                                             SDTCisVT<4, i32>]>;
  86
  87 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  88
  89 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  90
  91 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  92
  93 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  94
  95 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  96
  97 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  98
  99 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 100
 101 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 102 def SDT_X86MEMBARRIERNoSSE : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 105                             [SDNPHasChain]>;
 106 def X86MemBarrierNoSSE : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIERNoSSE,
 107                                 [SDNPHasChain]>;
 108 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 109                         [SDNPHasChain]>;
 110 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 111                         [SDNPHasChain]>;
 112 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 113                         [SDNPHasChain]>;
 114
 115
 116 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 117 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 118 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 119 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 120
 121 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 122 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 123
 124 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 125 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 126                         [SDNPHasChain]>;
 127 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 128 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 129
 130 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 131                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 132                          SDNPMayLoad, SDNPMemOperand]>;
 133 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
 134                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 135                          SDNPMayLoad, SDNPMemOperand]>;
 136 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 137                         [SDNPHasChain, SDNPMayStore,
 138                          SDNPMayLoad, SDNPMemOperand]>;
 139 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 140                         [SDNPHasChain, SDNPMayStore,
 141                          SDNPMayLoad, SDNPMemOperand]>;
 142 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 143                         [SDNPHasChain, SDNPMayStore,
 144                          SDNPMayLoad, SDNPMemOperand]>;
 145 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 146                         [SDNPHasChain, SDNPMayStore,
 147                          SDNPMayLoad, SDNPMemOperand]>;
 148 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 149                         [SDNPHasChain, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 152                         [SDNPHasChain, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 155                         [SDNPHasChain, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 158                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 159
 160 def X86vastart_save_xmm_regs :
 161                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 162                         SDT_X86VASTART_SAVE_XMM_REGS,
 163                         [SDNPHasChain, SDNPVariadic]>;
 164 def X86vaarg64 :
 165                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 166                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 167                          SDNPMemOperand]>;
 168 def X86callseq_start :
 169                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 170                         [SDNPHasChain, SDNPOutGlue]>;
 171 def X86callseq_end :
 172                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 173                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 174
 175 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 176                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 177                          SDNPVariadic]>;
 178
 179 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 180                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 181 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 182                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 183                          SDNPMayLoad]>;
 184
 185 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 186                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 187
 188 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 189 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 190
 191 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 192                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 193
 194 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 195                         [SDNPHasChain]>;
 196
 197 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 198                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 199
 200 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 201                           [SDNPCommutative]>;
 202 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 203 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 204                           [SDNPCommutative]>;
 205 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 206                           [SDNPCommutative]>;
 207 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 208 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 209
 210 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 211 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 212 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 213                           [SDNPCommutative]>;
 214 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 215                           [SDNPCommutative]>;
 216 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 217                           [SDNPCommutative]>;
 218
 219 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 220
 221 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 222                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 223
 224 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 225                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 226
 227 //===----------------------------------------------------------------------===//
 228 // X86 Operand Definitions.
 229 //
 230
 231 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 232 // the index operand of an address, to conform to x86 encoding restrictions.
 233 def ptr_rc_nosp : PointerLikeRegClass<1>;
 234
 235 // *mem - Operand definitions for the funky X86 addressing mode operands.
 236 //
 237 def X86MemAsmOperand : AsmOperandClass {
 238   let Name = "Mem";
 239   let SuperClasses = [];
 240 }
 241 def X86AbsMemAsmOperand : AsmOperandClass {
 242   let Name = "AbsMem";
 243   let SuperClasses = [X86MemAsmOperand];
 244 }
 245 class X86MemOperand<string printMethod> : Operand<iPTR> {
 246   let PrintMethod = printMethod;
 247   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 248   let ParserMatchClass = X86MemAsmOperand;
 249 }
 250
 251 def opaque32mem : X86MemOperand<"printopaquemem">;
 252 def opaque48mem : X86MemOperand<"printopaquemem">;
 253 def opaque80mem : X86MemOperand<"printopaquemem">;
 254 def opaque512mem : X86MemOperand<"printopaquemem">;
 255
 256 def i8mem   : X86MemOperand<"printi8mem">;
 257 def i16mem  : X86MemOperand<"printi16mem">;
 258 def i32mem  : X86MemOperand<"printi32mem">;
 259 def i64mem  : X86MemOperand<"printi64mem">;
 260 def i128mem : X86MemOperand<"printi128mem">;
 261 def i256mem : X86MemOperand<"printi256mem">;
 262 def f32mem  : X86MemOperand<"printf32mem">;
 263 def f64mem  : X86MemOperand<"printf64mem">;
 264 def f80mem  : X86MemOperand<"printf80mem">;
 265 def f128mem : X86MemOperand<"printf128mem">;
 266 def f256mem : X86MemOperand<"printf256mem">;
 267
 268 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 269 // plain GR64, so that it doesn't potentially require a REX prefix.
 270 def i8mem_NOREX : Operand<i64> {
 271   let PrintMethod = "printi8mem";
 272   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 273   let ParserMatchClass = X86MemAsmOperand;
 274 }
 275
 276 // GPRs available for tailcall.
 277 // It represents GR64_TC or GR64_TCW64.
 278 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 279
 280 // Special i32mem for addresses of load folding tail calls. These are not
 281 // allowed to use callee-saved registers since they must be scheduled
 282 // after callee-saved register are popped.
 283 def i32mem_TC : Operand<i32> {
 284   let PrintMethod = "printi32mem";
 285   let MIOperandInfo = (ops GR32_TC, i8imm, GR32_TC, i32imm, i8imm);
 286   let ParserMatchClass = X86MemAsmOperand;
 287 }
 288
 289 // Special i64mem for addresses of load folding tail calls. These are not
 290 // allowed to use callee-saved registers since they must be scheduled
 291 // after callee-saved register are popped.
 292 def i64mem_TC : Operand<i64> {
 293   let PrintMethod = "printi64mem";
 294   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 295                        ptr_rc_tailcall, i32imm, i8imm);
 296   let ParserMatchClass = X86MemAsmOperand;
 297 }
 298
 299 let ParserMatchClass = X86AbsMemAsmOperand,
 300     PrintMethod = "print_pcrel_imm" in {
 301 def i32imm_pcrel : Operand<i32>;
 302 def i16imm_pcrel : Operand<i16>;
 303
 304 def offset8 : Operand<i64>;
 305 def offset16 : Operand<i64>;
 306 def offset32 : Operand<i64>;
 307 def offset64 : Operand<i64>;
 308
 309 // Branch targets have OtherVT type and print as pc-relative values.
 310 def brtarget : Operand<OtherVT>;
 311 def brtarget8 : Operand<OtherVT>;
 312
 313 }
 314
 315 def SSECC : Operand<i8> {
 316   let PrintMethod = "printSSECC";
 317 }
 318
 319 class ImmSExtAsmOperandClass : AsmOperandClass {
 320   let SuperClasses = [ImmAsmOperand];
 321   let RenderMethod = "addImmOperands";
 322 }
 323
 324 // Sign-extended immediate classes. We don't need to define the full lattice
 325 // here because there is no instruction with an ambiguity between ImmSExti64i32
 326 // and ImmSExti32i8.
 327 //
 328 // The strange ranges come from the fact that the assembler always works with
 329 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 330 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 331
 332 // [0, 0x7FFFFFFF]                                            |
 333 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 334 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 335   let Name = "ImmSExti64i32";
 336 }
 337
 338 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 339 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 340 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 341   let Name = "ImmSExti16i8";
 342   let SuperClasses = [ImmSExti64i32AsmOperand];
 343 }
 344
 345 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 346 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 347 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 348   let Name = "ImmSExti32i8";
 349 }
 350
 351 // [0, 0x0000007F]                                            |
 352 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 353 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 354   let Name = "ImmSExti64i8";
 355   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 356                       ImmSExti64i32AsmOperand];
 357 }
 358
 359 // A couple of more descriptive operand definitions.
 360 // 16-bits but only 8 bits are significant.
 361 def i16i8imm  : Operand<i16> {
 362   let ParserMatchClass = ImmSExti16i8AsmOperand;
 363 }
 364 // 32-bits but only 8 bits are significant.
 365 def i32i8imm  : Operand<i32> {
 366   let ParserMatchClass = ImmSExti32i8AsmOperand;
 367 }
 368
 369 // 64-bits but only 32 bits are significant.
 370 def i64i32imm  : Operand<i64> {
 371   let ParserMatchClass = ImmSExti64i32AsmOperand;
 372 }
 373
 374 // 64-bits but only 32 bits are significant, and those bits are treated as being
 375 // pc relative.
 376 def i64i32imm_pcrel : Operand<i64> {
 377   let PrintMethod = "print_pcrel_imm";
 378   let ParserMatchClass = X86AbsMemAsmOperand;
 379 }
 380
 381 // 64-bits but only 8 bits are significant.
 382 def i64i8imm   : Operand<i64> {
 383   let ParserMatchClass = ImmSExti64i8AsmOperand;
 384 }
 385
 386 def lea64_32mem : Operand<i32> {
 387   let PrintMethod = "printi32mem";
 388   let AsmOperandLowerMethod = "lower_lea64_32mem";
 389   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm, i8imm);
 390   let ParserMatchClass = X86MemAsmOperand;
 391 }
 392
 393
 394 //===----------------------------------------------------------------------===//
 395 // X86 Complex Pattern Definitions.
 396 //
 397
 398 // Define X86 specific addressing mode.
 399 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 400 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 401                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 402                                []>;
 403 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 404                                [tglobaltlsaddr], []>;
 405
 406 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 407                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 408                          X86WrapperRIP], []>;
 409
 410 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 411                                [tglobaltlsaddr], []>;
 412
 413 //===----------------------------------------------------------------------===//
 414 // X86 Instruction Predicate Definitions.
 415 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 416 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 417
 418 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 419 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 420 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 421 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 422 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 423 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 424 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 425 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 426 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 427 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 428
 429 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 430 def HasXMMInt    : Predicate<"Subtarget->hasXMMInt()">;
 431
 432 def HasAES       : Predicate<"Subtarget->hasAES()">;
 433 def HasCLMUL     : Predicate<"Subtarget->hasCLMUL()">;
 434 def HasFMA3      : Predicate<"Subtarget->hasFMA3()">;
 435 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 436 def FPStackf32   : Predicate<"!Subtarget->hasXMM()">;
 437 def FPStackf64   : Predicate<"!Subtarget->hasXMMInt()">;
 438 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">, AssemblerPredicate;
 439 def In64BitMode  : Predicate<"Subtarget->is64Bit()">, AssemblerPredicate;
 440 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 441 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 442 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 443 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 444 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 445                              "TM.getCodeModel() != CodeModel::Kernel">;
 446 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 447                              "TM.getCodeModel() == CodeModel::Kernel">;
 448 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 449 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 450 def OptForSize   : Predicate<"OptForSize">;
 451 def OptForSpeed  : Predicate<"!OptForSize">;
 452 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 453 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 454
 455 //===----------------------------------------------------------------------===//
 456 // X86 Instruction Format Definitions.
 457 //
 458
 459 include "X86InstrFormats.td"
 460
 461 //===----------------------------------------------------------------------===//
 462 // Pattern fragments.
 463 //
 464
 465 // X86 specific condition code. These correspond to CondCode in
 466 // X86InstrInfo.h. They must be kept in synch.
 467 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 468 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 469 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 470 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 471 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 472 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 473 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 474 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 475 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 476 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 477 def X86_COND_NO  : PatLeaf<(i8 10)>;
 478 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 479 def X86_COND_NS  : PatLeaf<(i8 12)>;
 480 def X86_COND_O   : PatLeaf<(i8 13)>;
 481 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 482 def X86_COND_S   : PatLeaf<(i8 15)>;
 483
 484 def immSext8 : PatLeaf<(imm), [{ return immSext8(N); }]>;
 485
 486 def i16immSExt8  : PatLeaf<(i16 immSext8)>;
 487 def i32immSExt8  : PatLeaf<(i32 immSext8)>;
 488 def i64immSExt8  : PatLeaf<(i64 immSext8)>;
 489
 490
 491 def i64immSExt32  : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 492
 493
 494
 495 def i64immZExt32  : PatLeaf<(i64 imm), [{
 496   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 497   // unsignedsign extended field.
 498   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
 499 }]>;
 500
 501 def i64immZExt32SExt8 : PatLeaf<(i64 imm), [{
 502     uint64_t v = N->getZExtValue();
 503     return v == (uint32_t)v && (int32_t)v == (int8_t)v;
 504 }]>;
 505
 506 // Helper fragments for loads.
 507 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 508 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 509 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 510   LoadSDNode *LD = cast<LoadSDNode>(N);
 511   ISD::LoadExtType ExtType = LD->getExtensionType();
 512   if (ExtType == ISD::NON_EXTLOAD)
 513     return true;
 514   if (ExtType == ISD::EXTLOAD)
 515     return LD->getAlignment() >= 2 && !LD->isVolatile();
 516   return false;
 517 }]>;
 518
 519 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 520   LoadSDNode *LD = cast<LoadSDNode>(N);
 521   ISD::LoadExtType ExtType = LD->getExtensionType();
 522   if (ExtType == ISD::EXTLOAD)
 523     return LD->getAlignment() >= 2 && !LD->isVolatile();
 524   return false;
 525 }]>;
 526
 527 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 528   LoadSDNode *LD = cast<LoadSDNode>(N);
 529   ISD::LoadExtType ExtType = LD->getExtensionType();
 530   if (ExtType == ISD::NON_EXTLOAD)
 531     return true;
 532   if (ExtType == ISD::EXTLOAD)
 533     return LD->getAlignment() >= 4 && !LD->isVolatile();
 534   return false;
 535 }]>;
 536
 537 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 538 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 539 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 540 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 541 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 542
 543 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 544 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 545 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 546 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 547 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 548 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 549
 550 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 551 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 552 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 553 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 554 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 555 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 556 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 557 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 558 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 559 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 560
 561 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 562 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 563 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 564 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 565 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 566 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 567 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 568 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 569 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 570 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 571
 572
 573 // An 'and' node with a single use.
 574 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 575   return N->hasOneUse();
 576 }]>;
 577 // An 'srl' node with a single use.
 578 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 579   return N->hasOneUse();
 580 }]>;
 581 // An 'trunc' node with a single use.
 582 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 583   return N->hasOneUse();
 584 }]>;
 585
 586 //===----------------------------------------------------------------------===//
 587 // Instruction list.
 588 //
 589
 590 // Nop
 591 let neverHasSideEffects = 1 in {
 592   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 593   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 594                 "nop{w}\t$zero", []>, TB, OpSize;
 595   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 596                 "nop{l}\t$zero", []>, TB;
 597 }
 598
 599
 600 // Constructing a stack frame.
 601 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 602                  "enter\t$len, $lvl", []>;
 603
 604 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 605 def LEAVE    : I<0xC9, RawFrm,
 606                  (outs), (ins), "leave", []>, Requires<[In32BitMode]>;
 607
 608 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 609 def LEAVE64  : I<0xC9, RawFrm,
 610                  (outs), (ins), "leave", []>, Requires<[In64BitMode]>;
 611
 612 //===----------------------------------------------------------------------===//
 613 //  Miscellaneous Instructions.
 614 //
 615
 616 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 617 let mayLoad = 1 in {
 618 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 619   OpSize;
 620 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 621 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", []>,
 622   OpSize;
 623 def POP16rmm: I<0x8F, MRM0m, (outs i16mem:$dst), (ins), "pop{w}\t$dst", []>,
 624   OpSize;
 625 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 626 def POP32rmm: I<0x8F, MRM0m, (outs i32mem:$dst), (ins), "pop{l}\t$dst", []>;
 627
 628 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", []>, OpSize;
 629 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", []>,
 630                Requires<[In32BitMode]>;
 631 }
 632
 633 let mayStore = 1 in {
 634 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 635   OpSize;
 636 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 637 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[]>,
 638   OpSize;
 639 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[]>,
 640   OpSize;
 641 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 642 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[]>;
 643
 644 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 645                       "push{l}\t$imm", []>;
 646 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 647                       "push{w}\t$imm", []>, OpSize;
 648 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 649                       "push{l}\t$imm", []>;
 650
 651 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", []>, OpSize;
 652 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", []>,
 653                Requires<[In32BitMode]>;
 654
 655 }
 656 }
 657
 658 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 659 let mayLoad = 1 in {
 660 def POP64r   : I<0x58, AddRegFrm,
 661                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 662 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 663 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 664 }
 665 let mayStore = 1 in {
 666 def PUSH64r  : I<0x50, AddRegFrm,
 667                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 668 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 669 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 670 }
 671 }
 672
 673 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 674 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 675                      "push{q}\t$imm", []>;
 676 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 677                       "push{q}\t$imm", []>;
 678 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 679                       "push{q}\t$imm", []>;
 680 }
 681
 682 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 683 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", []>,
 684                Requires<[In64BitMode]>;
 685 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 686 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", []>,
 687                  Requires<[In64BitMode]>;
 688
 689
 690
 691 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 692     mayLoad=1, neverHasSideEffects=1 in {
 693 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", []>,
 694                Requires<[In32BitMode]>;
 695 }
 696 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 697     mayStore=1, neverHasSideEffects=1 in {
 698 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", []>,
 699                Requires<[In32BitMode]>;
 700 }
 701
 702 let Constraints = "$src = $dst" in {    // GR32 = bswap GR32
 703 def BSWAP32r : I<0xC8, AddRegFrm,
 704                  (outs GR32:$dst), (ins GR32:$src),
 705                  "bswap{l}\t$dst",
 706                  [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 707
 708 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 709                   "bswap{q}\t$dst",
 710                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 711 } // Constraints = "$src = $dst"
 712
 713 // Bit scan instructions.
 714 let Defs = [EFLAGS] in {
 715 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 716                  "bsf{w}\t{$src, $dst|$dst, $src}",
 717                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))]>, TB, OpSize;
 718 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 719                  "bsf{w}\t{$src, $dst|$dst, $src}",
 720                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))]>, TB,
 721                  OpSize;
 722 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 723                  "bsf{l}\t{$src, $dst|$dst, $src}",
 724                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))]>, TB;
 725 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 726                  "bsf{l}\t{$src, $dst|$dst, $src}",
 727                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))]>, TB;
 728 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 729                   "bsf{q}\t{$src, $dst|$dst, $src}",
 730                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))]>, TB;
 731 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 732                   "bsf{q}\t{$src, $dst|$dst, $src}",
 733                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))]>, TB;
 734
 735 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 736                  "bsr{w}\t{$src, $dst|$dst, $src}",
 737                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))]>, TB, OpSize;
 738 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 739                  "bsr{w}\t{$src, $dst|$dst, $src}",
 740                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))]>, TB,
 741                  OpSize;
 742 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 743                  "bsr{l}\t{$src, $dst|$dst, $src}",
 744                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))]>, TB;
 745 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 746                  "bsr{l}\t{$src, $dst|$dst, $src}",
 747                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))]>, TB;
 748 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 749                   "bsr{q}\t{$src, $dst|$dst, $src}",
 750                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))]>, TB;
 751 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 752                   "bsr{q}\t{$src, $dst|$dst, $src}",
 753                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))]>, TB;
 754 } // Defs = [EFLAGS]
 755
 756
 757 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 758 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
 759 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "{movsb}", []>;
 760 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "{movsw}", []>, OpSize;
 761 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "{movsl|movsd}", []>;
 762 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", []>;
 763 }
 764
 765 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
 766 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
 767 def STOSB : I<0xAA, RawFrm, (outs), (ins), "{stosb}", []>;
 768 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
 769 def STOSW : I<0xAB, RawFrm, (outs), (ins), "{stosw}", []>, OpSize;
 770 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
 771 def STOSD : I<0xAB, RawFrm, (outs), (ins), "{stosl|stosd}", []>;
 772 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
 773 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", []>;
 774
 775 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scas{b}", []>;
 776 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scas{w}", []>, OpSize;
 777 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l}", []>;
 778 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", []>;
 779
 780 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmps{b}", []>;
 781 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmps{w}", []>, OpSize;
 782 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l}", []>;
 783 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", []>;
 784
 785
 786 //===----------------------------------------------------------------------===//
 787 //  Move Instructions.
 788 //
 789
 790 let neverHasSideEffects = 1 in {
 791 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 792                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 793 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 794                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 795 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 796                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 797 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 798                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 799 }
 800 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 801 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 802                    "mov{b}\t{$src, $dst|$dst, $src}",
 803                    [(set GR8:$dst, imm:$src)]>;
 804 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 805                    "mov{w}\t{$src, $dst|$dst, $src}",
 806                    [(set GR16:$dst, imm:$src)]>, OpSize;
 807 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 808                    "mov{l}\t{$src, $dst|$dst, $src}",
 809                    [(set GR32:$dst, imm:$src)]>;
 810 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 811                     "movabs{q}\t{$src, $dst|$dst, $src}",
 812                     [(set GR64:$dst, imm:$src)]>;
 813 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 814                       "mov{q}\t{$src, $dst|$dst, $src}",
 815                       [(set GR64:$dst, i64immSExt32:$src)]>;
 816 }
 817
 818 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 819                    "mov{b}\t{$src, $dst|$dst, $src}",
 820                    [(store (i8 imm:$src), addr:$dst)]>;
 821 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 822                    "mov{w}\t{$src, $dst|$dst, $src}",
 823                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 824 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 825                    "mov{l}\t{$src, $dst|$dst, $src}",
 826                    [(store (i32 imm:$src), addr:$dst)]>;
 827 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 828                       "mov{q}\t{$src, $dst|$dst, $src}",
 829                       [(store i64immSExt32:$src, addr:$dst)]>;
 830
 831 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
 832 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
 833 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
 834                    "mov{b}\t{$src, %al|%al, $src}", []>,
 835                    Requires<[In32BitMode]>;
 836 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
 837                       "mov{w}\t{$src, %ax|%ax, $src}", []>, OpSize,
 838                      Requires<[In32BitMode]>;
 839 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
 840                       "mov{l}\t{$src, %eax|%eax, $src}", []>,
 841                      Requires<[In32BitMode]>;
 842 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
 843                    "mov{b}\t{%al, $dst|$dst, %al}", []>,
 844                   Requires<[In32BitMode]>;
 845 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
 846                       "mov{w}\t{%ax, $dst|$dst, %ax}", []>, OpSize,
 847                      Requires<[In32BitMode]>;
 848 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
 849                       "mov{l}\t{%eax, $dst|$dst, %eax}", []>,
 850                      Requires<[In32BitMode]>;
 851
 852 // FIXME: These definitions are utterly broken
 853 // Just leave them commented out for now because they're useless outside
 854 // of the large code model, and most compilers won't generate the instructions
 855 // in question.
 856 /*
 857 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins offset8:$src),
 858                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 859 def MOV64o64a : RIi32<0xA1, RawFrm, (outs), (ins offset64:$src),
 860                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 861 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs offset8:$dst), (ins),
 862                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 863 def MOV64ao64 : RIi32<0xA3, RawFrm, (outs offset64:$dst), (ins),
 864                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 865 */
 866
 867
 868 let isCodeGenOnly = 1 in {
 869 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
 870                    "mov{b}\t{$src, $dst|$dst, $src}", []>;
 871 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 872                     "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 873 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 874                     "mov{l}\t{$src, $dst|$dst, $src}", []>;
 875 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 876                      "mov{q}\t{$src, $dst|$dst, $src}", []>;
 877 }
 878
 879 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 880 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 881                 "mov{b}\t{$src, $dst|$dst, $src}",
 882                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 883 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 884                 "mov{w}\t{$src, $dst|$dst, $src}",
 885                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 886 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 887                 "mov{l}\t{$src, $dst|$dst, $src}",
 888                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 889 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 890                  "mov{q}\t{$src, $dst|$dst, $src}",
 891                  [(set GR64:$dst, (load addr:$src))]>;
 892 }
 893
 894 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 895                 "mov{b}\t{$src, $dst|$dst, $src}",
 896                 [(store GR8:$src, addr:$dst)]>;
 897 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 898                 "mov{w}\t{$src, $dst|$dst, $src}",
 899                 [(store GR16:$src, addr:$dst)]>, OpSize;
 900 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 901                 "mov{l}\t{$src, $dst|$dst, $src}",
 902                 [(store GR32:$src, addr:$dst)]>;
 903 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 904                  "mov{q}\t{$src, $dst|$dst, $src}",
 905                  [(store GR64:$src, addr:$dst)]>;
 906
 907 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 908 // that they can be used for copying and storing h registers, which can't be
 909 // encoded when a REX prefix is present.
 910 let isCodeGenOnly = 1 in {
 911 let neverHasSideEffects = 1 in
 912 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 913                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 914                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 915 let mayStore = 1 in
 916 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 917                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 918                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 919 let mayLoad = 1,
 920     canFoldAsLoad = 1, isReMaterializable = 1 in
 921 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 922                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 923                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 924 }
 925
 926
 927 // Condition code ops, incl. set if equal/not equal/...
 928 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
 929 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
 930 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
 931 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
 932
 933
 934 //===----------------------------------------------------------------------===//
 935 // Bit tests instructions: BT, BTS, BTR, BTC.
 936
 937 let Defs = [EFLAGS] in {
 938 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
 939                "bt{w}\t{$src2, $src1|$src1, $src2}",
 940                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))]>, OpSize, TB;
 941 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
 942                "bt{l}\t{$src2, $src1|$src1, $src2}",
 943                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))]>, TB;
 944 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 945                "bt{q}\t{$src2, $src1|$src1, $src2}",
 946                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))]>, TB;
 947
 948 // Unlike with the register+register form, the memory+register form of the
 949 // bt instruction does not ignore the high bits of the index. From ISel's
 950 // perspective, this is pretty bizarre. Make these instructions disassembly
 951 // only for now.
 952
 953 def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
 954                "bt{w}\t{$src2, $src1|$src1, $src2}",
 955 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
 956 //                (implicit EFLAGS)]
 957                []
 958                >, OpSize, TB, Requires<[FastBTMem]>;
 959 def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
 960                "bt{l}\t{$src2, $src1|$src1, $src2}",
 961 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
 962 //                (implicit EFLAGS)]
 963                []
 964                >, TB, Requires<[FastBTMem]>;
 965 def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
 966                "bt{q}\t{$src2, $src1|$src1, $src2}",
 967 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
 968 //                (implicit EFLAGS)]
 969                 []
 970                 >, TB;
 971
 972 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
 973                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 974                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))]>,
 975                 OpSize, TB;
 976 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
 977                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 978                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))]>, TB;
 979 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
 980                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 981                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))]>, TB;
 982
 983 // Note that these instructions don't need FastBTMem because that
 984 // only applies when the other operand is in a register. When it's
 985 // an immediate, bt is still fast.
 986 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
 987                 "bt{w}\t{$src2, $src1|$src1, $src2}",
 988                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
 989                  ]>, OpSize, TB;
 990 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
 991                 "bt{l}\t{$src2, $src1|$src1, $src2}",
 992                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
 993                  ]>, TB;
 994 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
 995                 "bt{q}\t{$src2, $src1|$src1, $src2}",
 996                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
 997                                      i64immSExt8:$src2))]>, TB;
 998
 999
1000 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1001                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1002 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1003                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1004 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1005                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1006 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1007                 "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1008 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1009                 "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1010 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1011                  "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1012 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1013                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1014 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1015                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1016 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1017                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1018 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1019                     "btc{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1020 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1021                     "btc{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1022 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1023                     "btc{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1024
1025 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1026                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1027 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1028                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1029 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1030                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1031 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1032                 "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1033 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1034                 "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1035 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1036                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1037 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1038                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1039 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1040                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1041 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1042                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1043 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1044                     "btr{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1045 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1046                     "btr{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1047 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1048                     "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1049
1050 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1051                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1052 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1053                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1054 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1055                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1056 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1057                 "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1058 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1059                 "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1060 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1061                  "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1062 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1063                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1064 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1065                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1066 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1067                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1068 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1069                     "bts{w}\t{$src2, $src1|$src1, $src2}", []>, OpSize, TB;
1070 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1071                     "bts{l}\t{$src2, $src1|$src1, $src2}", []>, TB;
1072 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1073                     "bts{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1074 } // Defs = [EFLAGS]
1075
1076
1077 //===----------------------------------------------------------------------===//
1078 // Atomic support
1079 //
1080
1081
1082 // Atomic swap. These are just normal xchg instructions. But since a memory
1083 // operand is referenced, the atomicity is ensured.
1084 let Constraints = "$val = $dst" in {
1085 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins GR8:$val, i8mem:$ptr),
1086                "xchg{b}\t{$val, $ptr|$ptr, $val}",
1087                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
1088 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst),(ins GR16:$val, i16mem:$ptr),
1089                "xchg{w}\t{$val, $ptr|$ptr, $val}",
1090                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
1091                 OpSize;
1092 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst),(ins GR32:$val, i32mem:$ptr),
1093                "xchg{l}\t{$val, $ptr|$ptr, $val}",
1094                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
1095 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst),(ins GR64:$val,i64mem:$ptr),
1096                   "xchg{q}\t{$val, $ptr|$ptr, $val}",
1097                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1098
1099 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1100                 "xchg{b}\t{$val, $src|$src, $val}", []>;
1101 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1102                  "xchg{w}\t{$val, $src|$src, $val}", []>, OpSize;
1103 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1104                  "xchg{l}\t{$val, $src|$src, $val}", []>;
1105 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1106                   "xchg{q}\t{$val, $src|$src, $val}", []>;
1107 }
1108
1109 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1110                   "xchg{w}\t{$src, %ax|%ax, $src}", []>, OpSize;
1111 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1112                   "xchg{l}\t{$src, %eax|%eax, $src}", []>;
1113 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1114                   "xchg{q}\t{$src, %rax|%rax, $src}", []>;
1115
1116
1117
1118 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1119                 "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1120 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1121                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1122 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1123                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1124 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1125                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1126
1127 let mayLoad = 1, mayStore = 1 in {
1128 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1129                  "xadd{b}\t{$src, $dst|$dst, $src}", []>, TB;
1130 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1131                  "xadd{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1132 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1133                  "xadd{l}\t{$src, $dst|$dst, $src}", []>, TB;
1134 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1135                    "xadd{q}\t{$src, $dst|$dst, $src}", []>, TB;
1136
1137 }
1138
1139 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1140                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1141 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1142                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1143 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1144                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1145 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1146                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1147
1148 let mayLoad = 1, mayStore = 1 in {
1149 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1150                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", []>, TB;
1151 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1152                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", []>, TB, OpSize;
1153 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1154                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", []>, TB;
1155 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1156                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", []>, TB;
1157 }
1158
1159 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1160 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1161                   "cmpxchg8b\t$dst", []>, TB;
1162
1163 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1164 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1165                     "cmpxchg16b\t$dst", []>, TB;
1166
1167
1168
1169 // Lock instruction prefix
1170 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1171
1172 // Rex64 instruction prefix
1173 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1174
1175 // Data16 instruction prefix
1176 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1177
1178 // Repeat string operation instruction prefixes
1179 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1180 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1181 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1182 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1183 // Repeat while not equal (used with CMPS and SCAS)
1184 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1185 }
1186
1187
1188 // String manipulation instructions
1189 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", []>;
1190 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", []>, OpSize;
1191 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", []>;
1192 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1193
1194 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", []>;
1195 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", []>, OpSize;
1196 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", []>;
1197
1198
1199 // Flag instructions
1200 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", []>;
1201 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", []>;
1202 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", []>;
1203 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", []>;
1204 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", []>;
1205 def STD : I<0xFD, RawFrm, (outs), (ins), "std", []>;
1206 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", []>;
1207
1208 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", []>, TB;
1209
1210 // Table lookup instructions
1211 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", []>;
1212
1213 // ASCII Adjust After Addition
1214 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1215 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", []>, Requires<[In32BitMode]>;
1216
1217 // ASCII Adjust AX Before Division
1218 // sets AL, AH and EFLAGS and uses AL and AH
1219 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1220                  "aad\t$src", []>, Requires<[In32BitMode]>;
1221
1222 // ASCII Adjust AX After Multiply
1223 // sets AL, AH and EFLAGS and uses AL
1224 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1225                  "aam\t$src", []>, Requires<[In32BitMode]>;
1226
1227 // ASCII Adjust AL After Subtraction - sets
1228 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1229 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", []>, Requires<[In32BitMode]>;
1230
1231 // Decimal Adjust AL after Addition
1232 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1233 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", []>, Requires<[In32BitMode]>;
1234
1235 // Decimal Adjust AL after Subtraction
1236 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1237 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", []>, Requires<[In32BitMode]>;
1238
1239 // Check Array Index Against Bounds
1240 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1241                    "bound\t{$src, $dst|$dst, $src}", []>, OpSize,
1242                    Requires<[In32BitMode]>;
1243 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1244                    "bound\t{$src, $dst|$dst, $src}", []>,
1245                    Requires<[In32BitMode]>;
1246
1247 // Adjust RPL Field of Segment Selector
1248 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$src), (ins GR16:$dst),
1249                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1250 def ARPL16mr : I<0x63, MRMSrcMem, (outs GR16:$src), (ins i16mem:$dst),
1251                  "arpl\t{$src, $dst|$dst, $src}", []>, Requires<[In32BitMode]>;
1252
1253 //===----------------------------------------------------------------------===//
1254 // Subsystems.
1255 //===----------------------------------------------------------------------===//
1256
1257 include "X86InstrArithmetic.td"
1258 include "X86InstrCMovSetCC.td"
1259 include "X86InstrExtension.td"
1260 include "X86InstrControl.td"
1261 include "X86InstrShiftRotate.td"
1262
1263 // X87 Floating Point Stack.
1264 include "X86InstrFPStack.td"
1265
1266 // SIMD support (SSE, MMX and AVX)
1267 include "X86InstrFragmentsSIMD.td"
1268
1269 // FMA - Fused Multiply-Add support (requires FMA)
1270 include "X86InstrFMA.td"
1271
1272 // SSE, MMX and 3DNow! vector support.
1273 include "X86InstrSSE.td"
1274 include "X86InstrMMX.td"
1275 include "X86Instr3DNow.td"
1276
1277 include "X86InstrVMX.td"
1278
1279 // System instructions.
1280 include "X86InstrSystem.td"
1281
1282 // Compiler Pseudo Instructions and Pat Patterns
1283 include "X86InstrCompiler.td"
1284
1285 //===----------------------------------------------------------------------===//
1286 // Assembler Mnemonic Aliases
1287 //===----------------------------------------------------------------------===//
1288
1289 def : MnemonicAlias<"call", "calll">, Requires<[In32BitMode]>;
1290 def : MnemonicAlias<"call", "callq">, Requires<[In64BitMode]>;
1291
1292 def : MnemonicAlias<"cbw",  "cbtw">;
1293 def : MnemonicAlias<"cwd",  "cwtd">;
1294 def : MnemonicAlias<"cdq", "cltd">;
1295 def : MnemonicAlias<"cwde", "cwtl">;
1296 def : MnemonicAlias<"cdqe", "cltq">;
1297
1298 // lret maps to lretl, it is not ambiguous with lretq.
1299 def : MnemonicAlias<"lret", "lretl">;
1300
1301 def : MnemonicAlias<"leavel", "leave">, Requires<[In32BitMode]>;
1302 def : MnemonicAlias<"leaveq", "leave">, Requires<[In64BitMode]>;
1303
1304 def : MnemonicAlias<"loopz", "loope">;
1305 def : MnemonicAlias<"loopnz", "loopne">;
1306
1307 def : MnemonicAlias<"pop", "popl">, Requires<[In32BitMode]>;
1308 def : MnemonicAlias<"pop", "popq">, Requires<[In64BitMode]>;
1309 def : MnemonicAlias<"popf", "popfl">, Requires<[In32BitMode]>;
1310 def : MnemonicAlias<"popf", "popfq">, Requires<[In64BitMode]>;
1311 def : MnemonicAlias<"popfd",  "popfl">;
1312
1313 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1314 // all modes.  However: "push (addr)" and "push $42" should default to
1315 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1316 def : MnemonicAlias<"push", "pushl">, Requires<[In32BitMode]>;
1317 def : MnemonicAlias<"push", "pushq">, Requires<[In64BitMode]>;
1318 def : MnemonicAlias<"pushf", "pushfl">, Requires<[In32BitMode]>;
1319 def : MnemonicAlias<"pushf", "pushfq">, Requires<[In64BitMode]>;
1320 def : MnemonicAlias<"pushfd", "pushfl">;
1321
1322 def : MnemonicAlias<"repe", "rep">;
1323 def : MnemonicAlias<"repz", "rep">;
1324 def : MnemonicAlias<"repnz", "repne">;
1325
1326 def : MnemonicAlias<"retl", "ret">, Requires<[In32BitMode]>;
1327 def : MnemonicAlias<"retq", "ret">, Requires<[In64BitMode]>;
1328
1329 def : MnemonicAlias<"salb", "shlb">;
1330 def : MnemonicAlias<"salw", "shlw">;
1331 def : MnemonicAlias<"sall", "shll">;
1332 def : MnemonicAlias<"salq", "shlq">;
1333
1334 def : MnemonicAlias<"smovb", "movsb">;
1335 def : MnemonicAlias<"smovw", "movsw">;
1336 def : MnemonicAlias<"smovl", "movsl">;
1337 def : MnemonicAlias<"smovq", "movsq">;
1338
1339 def : MnemonicAlias<"ud2a", "ud2">;
1340 def : MnemonicAlias<"verrw", "verr">;
1341
1342 // System instruction aliases.
1343 def : MnemonicAlias<"iret", "iretl">;
1344 def : MnemonicAlias<"sysret", "sysretl">;
1345
1346 def : MnemonicAlias<"lgdtl", "lgdt">, Requires<[In32BitMode]>;
1347 def : MnemonicAlias<"lgdtq", "lgdt">, Requires<[In64BitMode]>;
1348 def : MnemonicAlias<"lidtl", "lidt">, Requires<[In32BitMode]>;
1349 def : MnemonicAlias<"lidtq", "lidt">, Requires<[In64BitMode]>;
1350 def : MnemonicAlias<"sgdtl", "sgdt">, Requires<[In32BitMode]>;
1351 def : MnemonicAlias<"sgdtq", "sgdt">, Requires<[In64BitMode]>;
1352 def : MnemonicAlias<"sidtl", "sidt">, Requires<[In32BitMode]>;
1353 def : MnemonicAlias<"sidtq", "sidt">, Requires<[In64BitMode]>;
1354
1355
1356 // Floating point stack aliases.
1357 def : MnemonicAlias<"fcmovz",   "fcmove">;
1358 def : MnemonicAlias<"fcmova",   "fcmovnbe">;
1359 def : MnemonicAlias<"fcmovnae", "fcmovb">;
1360 def : MnemonicAlias<"fcmovna",  "fcmovbe">;
1361 def : MnemonicAlias<"fcmovae",  "fcmovnb">;
1362 def : MnemonicAlias<"fcomip",   "fcompi">;
1363 def : MnemonicAlias<"fildq",    "fildll">;
1364 def : MnemonicAlias<"fldcww",   "fldcw">;
1365 def : MnemonicAlias<"fnstcww", "fnstcw">;
1366 def : MnemonicAlias<"fnstsww", "fnstsw">;
1367 def : MnemonicAlias<"fucomip",  "fucompi">;
1368 def : MnemonicAlias<"fwait",    "wait">;
1369
1370
1371 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond>
1372   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
1373                   !strconcat(Prefix, NewCond, Suffix)>;
1374
1375 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
1376 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
1377 /// example "setz" -> "sete".
1378 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix> {
1379   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b">;   // setc   -> setb
1380   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e">;   // setz   -> sete
1381   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be">;  // setna  -> setbe
1382   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae">;  // setnb  -> setae
1383   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae">;  // setnc  -> setae
1384   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le">;  // setng  -> setle
1385   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge">;  // setnl  -> setge
1386   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne">;  // setnz  -> setne
1387   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p">;   // setpe  -> setp
1388   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np">;  // setpo  -> setnp
1389
1390   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b">;   // setnae -> setb
1391   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a">;   // setnbe -> seta
1392   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l">;   // setnge -> setl
1393   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g">;   // setnle -> setg
1394 }
1395
1396 // Aliases for set<CC>
1397 defm : IntegerCondCodeMnemonicAlias<"set", "">;
1398 // Aliases for j<CC>
1399 defm : IntegerCondCodeMnemonicAlias<"j", "">;
1400 // Aliases for cmov<CC>{w,l,q}
1401 defm : IntegerCondCodeMnemonicAlias<"cmov", "w">;
1402 defm : IntegerCondCodeMnemonicAlias<"cmov", "l">;
1403 defm : IntegerCondCodeMnemonicAlias<"cmov", "q">;
1404
1405
1406 //===----------------------------------------------------------------------===//
1407 // Assembler Instruction Aliases
1408 //===----------------------------------------------------------------------===//
1409
1410 // aad/aam default to base 10 if no operand is specified.
1411 def : InstAlias<"aad", (AAD8i8 10)>;
1412 def : InstAlias<"aam", (AAM8i8 10)>;
1413
1414 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
1415 def : InstAlias<"bt $imm, $mem", (BT32mi8 i32mem:$mem, i32i8imm:$imm)>;
1416
1417 // clr aliases.
1418 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)>;
1419 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)>;
1420 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)>;
1421 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)>;
1422
1423 // div and idiv aliases for explicit A register.
1424 def : InstAlias<"divb $src, %al",  (DIV8r  GR8 :$src)>;
1425 def : InstAlias<"divw $src, %ax",  (DIV16r GR16:$src)>;
1426 def : InstAlias<"divl $src, %eax", (DIV32r GR32:$src)>;
1427 def : InstAlias<"divq $src, %rax", (DIV64r GR64:$src)>;
1428 def : InstAlias<"divb $src, %al",  (DIV8m  i8mem :$src)>;
1429 def : InstAlias<"divw $src, %ax",  (DIV16m i16mem:$src)>;
1430 def : InstAlias<"divl $src, %eax", (DIV32m i32mem:$src)>;
1431 def : InstAlias<"divq $src, %rax", (DIV64m i64mem:$src)>;
1432 def : InstAlias<"idivb $src, %al",  (IDIV8r  GR8 :$src)>;
1433 def : InstAlias<"idivw $src, %ax",  (IDIV16r GR16:$src)>;
1434 def : InstAlias<"idivl $src, %eax", (IDIV32r GR32:$src)>;
1435 def : InstAlias<"idivq $src, %rax", (IDIV64r GR64:$src)>;
1436 def : InstAlias<"idivb $src, %al",  (IDIV8m  i8mem :$src)>;
1437 def : InstAlias<"idivw $src, %ax",  (IDIV16m i16mem:$src)>;
1438 def : InstAlias<"idivl $src, %eax", (IDIV32m i32mem:$src)>;
1439 def : InstAlias<"idivq $src, %rax", (IDIV64m i64mem:$src)>;
1440
1441
1442
1443 // Various unary fpstack operations default to operating on on ST1.
1444 // For example, "fxch" -> "fxch %st(1)"
1445 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
1446 def : InstAlias<"fsubp",        (SUBR_FPrST0 ST1)>;
1447 def : InstAlias<"fsubrp",       (SUB_FPrST0  ST1)>;
1448 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1)>;
1449 def : InstAlias<"fdivp",        (DIVR_FPrST0 ST1)>;
1450 def : InstAlias<"fdivrp",       (DIV_FPrST0  ST1)>;
1451 def : InstAlias<"fxch",         (XCH_F       ST1)>;
1452 def : InstAlias<"fcomi",        (COM_FIr     ST1)>;
1453 def : InstAlias<"fcompi",       (COM_FIPr    ST1)>;
1454 def : InstAlias<"fucom",        (UCOM_Fr     ST1)>;
1455 def : InstAlias<"fucomp",       (UCOM_FPr    ST1)>;
1456 def : InstAlias<"fucomi",       (UCOM_FIr    ST1)>;
1457 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1)>;
1458
1459 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
1460 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
1461 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
1462 // gas.
1463 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
1464  def : InstAlias<!strconcat(Mnemonic, " $op, %st(0)"),
1465                  (Inst RST:$op), EmitAlias>;
1466  def : InstAlias<!strconcat(Mnemonic, " %st(0), %st(0)"),
1467                  (Inst ST0), EmitAlias>;
1468 }
1469
1470 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
1471 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
1472 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
1473 defm : FpUnaryAlias<"fsubp",  SUBR_FPrST0>;
1474 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
1475 defm : FpUnaryAlias<"fsubrp", SUB_FPrST0>;
1476 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
1477 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
1478 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
1479 defm : FpUnaryAlias<"fdivp",  DIVR_FPrST0>;
1480 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
1481 defm : FpUnaryAlias<"fdivrp", DIV_FPrST0>;
1482 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
1483 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
1484 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
1485 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
1486
1487
1488 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
1489 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
1490 // solely because gas supports it.
1491 def : InstAlias<"faddp %st(0), $op", (ADD_FPrST0 RST:$op), 0>;
1492 def : InstAlias<"fmulp %st(0), $op", (MUL_FPrST0 RST:$op)>;
1493 def : InstAlias<"fsubrp %st(0), $op", (SUB_FPrST0 RST:$op)>;
1494 def : InstAlias<"fdivp %st(0), $op", (DIVR_FPrST0 RST:$op)>;
1495 def : InstAlias<"fdivrp %st(0), $op", (DIV_FPrST0 RST:$op)>;
1496
1497 // We accept "fnstsw %eax" even though it only writes %ax.
1498 def : InstAlias<"fnstsw %eax", (FNSTSW8r)>;
1499 def : InstAlias<"fnstsw %al" , (FNSTSW8r)>;
1500 def : InstAlias<"fnstsw"     , (FNSTSW8r)>;
1501
1502 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
1503 // this is compatible with what GAS does.
1504 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1505 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1506 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
1507 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
1508
1509 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
1510 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
1511 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
1512 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
1513 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
1514 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
1515 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
1516
1517 // inb %dx -> inb %al, %dx
1518 def : InstAlias<"inb %dx", (IN8rr)>;
1519 def : InstAlias<"inw %dx", (IN16rr)>;
1520 def : InstAlias<"inl %dx", (IN32rr)>;
1521 def : InstAlias<"inb $port", (IN8ri i8imm:$port)>;
1522 def : InstAlias<"inw $port", (IN16ri i8imm:$port)>;
1523 def : InstAlias<"inl $port", (IN32ri i8imm:$port)>;
1524
1525
1526 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
1527 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
1528 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1529 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
1530 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
1531 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
1532 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
1533
1534 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
1535 // the move.  All segment/mem forms are equivalent, this has the shortest
1536 // encoding.
1537 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
1538 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
1539
1540 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
1541 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
1542
1543 // Match 'movq GR64, MMX' as an alias for movd.
1544 def : InstAlias<"movq $src, $dst",
1545                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
1546 def : InstAlias<"movq $src, $dst",
1547                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
1548
1549 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
1550 // alias for movsl. (as in rep; movsd)
1551 def : InstAlias<"movsd", (MOVSD)>;
1552
1553 // movsx aliases
1554 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8W GR16:$dst, GR8:$src), 0>;
1555 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8W GR16:$dst, i8mem:$src), 0>;
1556 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
1557 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
1558 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
1559 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
1560 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
1561
1562 // movzx aliases
1563 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8W GR16:$dst, GR8:$src), 0>;
1564 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8W GR16:$dst, i8mem:$src), 0>;
1565 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
1566 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
1567 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
1568 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
1569 // Note: No GR32->GR64 movzx form.
1570
1571 // outb %dx -> outb %al, %dx
1572 def : InstAlias<"outb %dx", (OUT8rr)>;
1573 def : InstAlias<"outw %dx", (OUT16rr)>;
1574 def : InstAlias<"outl %dx", (OUT32rr)>;
1575 def : InstAlias<"outb $port", (OUT8ir i8imm:$port)>;
1576 def : InstAlias<"outw $port", (OUT16ir i8imm:$port)>;
1577 def : InstAlias<"outl $port", (OUT32ir i8imm:$port)>;
1578
1579 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
1580 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
1581 // errors, since its encoding is the most compact.
1582 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
1583
1584 // shld/shrd op,op -> shld op, op, 1
1585 def : InstAlias<"shldw $r1, $r2", (SHLD16rri8 GR16:$r1, GR16:$r2, 1)>;
1586 def : InstAlias<"shldl $r1, $r2", (SHLD32rri8 GR32:$r1, GR32:$r2, 1)>;
1587 def : InstAlias<"shldq $r1, $r2", (SHLD64rri8 GR64:$r1, GR64:$r2, 1)>;
1588 def : InstAlias<"shrdw $r1, $r2", (SHRD16rri8 GR16:$r1, GR16:$r2, 1)>;
1589 def : InstAlias<"shrdl $r1, $r2", (SHRD32rri8 GR32:$r1, GR32:$r2, 1)>;
1590 def : InstAlias<"shrdq $r1, $r2", (SHRD64rri8 GR64:$r1, GR64:$r2, 1)>;
1591
1592 def : InstAlias<"shldw $mem, $reg", (SHLD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1593 def : InstAlias<"shldl $mem, $reg", (SHLD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1594 def : InstAlias<"shldq $mem, $reg", (SHLD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1595 def : InstAlias<"shrdw $mem, $reg", (SHRD16mri8 i16mem:$mem, GR16:$reg, 1)>;
1596 def : InstAlias<"shrdl $mem, $reg", (SHRD32mri8 i32mem:$mem, GR32:$reg, 1)>;
1597 def : InstAlias<"shrdq $mem, $reg", (SHRD64mri8 i64mem:$mem, GR64:$reg, 1)>;
1598
1599 /*  FIXME: This is disabled because the asm matcher is currently incapable of
1600  *  matching a fixed immediate like $1.
1601 // "shl X, $1" is an alias for "shl X".
1602 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
1603  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1604                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
1605  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1606                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
1607  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1608                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
1609  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1610                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
1611  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
1612                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
1613  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
1614                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
1615  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
1616                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
1617  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
1618                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
1619 }
1620
1621 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
1622 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
1623 defm : ShiftRotateByOneAlias<"rol", "ROL">;
1624 defm : ShiftRotateByOneAlias<"ror", "ROR">;
1625 FIXME */
1626
1627 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
1628 def : InstAlias<"testb $val, $mem", (TEST8rm  GR8 :$val, i8mem :$mem)>;
1629 def : InstAlias<"testw $val, $mem", (TEST16rm GR16:$val, i16mem:$mem)>;
1630 def : InstAlias<"testl $val, $mem", (TEST32rm GR32:$val, i32mem:$mem)>;
1631 def : InstAlias<"testq $val, $mem", (TEST64rm GR64:$val, i64mem:$mem)>;
1632
1633 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
1634 def : InstAlias<"xchgb $mem, $val", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
1635 def : InstAlias<"xchgw $mem, $val", (XCHG16rm GR16:$val, i16mem:$mem)>;
1636 def : InstAlias<"xchgl $mem, $val", (XCHG32rm GR32:$val, i32mem:$mem)>;
1637 def : InstAlias<"xchgq $mem, $val", (XCHG64rm GR64:$val, i64mem:$mem)>;