lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 210                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 211 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 212                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 213
 214 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 215 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 216
 217 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 218                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 219
 220 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 221                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 222
 223 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 224                         [SDNPHasChain]>;
 225
 226 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 227                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 228                                                      SDTCisPtrTy<1>]>,
 229                                 [SDNPHasChain, SDNPSideEffect]>;
 230 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 231                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 232                                 [SDNPHasChain, SDNPSideEffect]>;
 233
 234 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 235                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 236
 237 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 238                           [SDNPCommutative]>;
 239 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 240 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 241                           [SDNPCommutative]>;
 242 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 243                           [SDNPCommutative]>;
 244 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 245 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 246
 247 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 248 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 249 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 252                           [SDNPCommutative]>;
 253 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 254                           [SDNPCommutative]>;
 255
 256 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 257
 258 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 259
 260 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 261                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 262
 263 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 264                           [SDNPHasChain]>;
 265
 266 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 267                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 268
 269 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 270                         [SDNPHasChain, SDNPOutGlue]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // X86 Operand Definitions.
 274 //
 275
 276 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 277 // the index operand of an address, to conform to x86 encoding restrictions.
 278 def ptr_rc_nosp : PointerLikeRegClass<1>;
 279
 280 // *mem - Operand definitions for the funky X86 addressing mode operands.
 281 //
 282 def X86MemAsmOperand : AsmOperandClass {
 283  let Name = "Mem";
 284 }
 285 def X86Mem8AsmOperand : AsmOperandClass {
 286   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 287 }
 288 def X86Mem16AsmOperand : AsmOperandClass {
 289   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 290 }
 291 def X86Mem32AsmOperand : AsmOperandClass {
 292   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 293 }
 294 def X86Mem64AsmOperand : AsmOperandClass {
 295   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 296 }
 297 def X86Mem80AsmOperand : AsmOperandClass {
 298   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 299 }
 300 def X86Mem128AsmOperand : AsmOperandClass {
 301   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 302 }
 303 def X86Mem256AsmOperand : AsmOperandClass {
 304   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 305 }
 306 def X86Mem512AsmOperand : AsmOperandClass {
 307   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 308 }
 309
 310 // Gather mem operands
 311 def X86MemVX32Operand : AsmOperandClass {
 312   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 313 }
 314 def X86MemVY32Operand : AsmOperandClass {
 315   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 316 }
 317 def X86MemVZ32Operand : AsmOperandClass {
 318   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 319 }
 320 def X86MemVX64Operand : AsmOperandClass {
 321   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 322 }
 323 def X86MemVY64Operand : AsmOperandClass {
 324   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 325 }
 326 def X86MemVZ64Operand : AsmOperandClass {
 327   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 328 }
 329
 330 def X86AbsMemAsmOperand : AsmOperandClass {
 331   let Name = "AbsMem";
 332   let SuperClasses = [X86MemAsmOperand];
 333 }
 334 class X86MemOperand<string printMethod> : Operand<iPTR> {
 335   let PrintMethod = printMethod;
 336   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 337   let ParserMatchClass = X86MemAsmOperand;
 338 }
 339
 340 let OperandType = "OPERAND_MEMORY" in {
 341 def opaque32mem : X86MemOperand<"printopaquemem">;
 342 def opaque48mem : X86MemOperand<"printopaquemem">;
 343 def opaque80mem : X86MemOperand<"printopaquemem">;
 344 def opaque512mem : X86MemOperand<"printopaquemem">;
 345
 346 def i8mem   : X86MemOperand<"printi8mem"> {
 347   let ParserMatchClass = X86Mem8AsmOperand; }
 348 def i16mem  : X86MemOperand<"printi16mem"> {
 349   let ParserMatchClass = X86Mem16AsmOperand; }
 350 def i32mem  : X86MemOperand<"printi32mem"> {
 351   let ParserMatchClass = X86Mem32AsmOperand; }
 352 def i64mem  : X86MemOperand<"printi64mem"> {
 353   let ParserMatchClass = X86Mem64AsmOperand; }
 354 def i128mem : X86MemOperand<"printi128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def i256mem : X86MemOperand<"printi256mem"> {
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358 def i512mem : X86MemOperand<"printi512mem"> {
 359   let ParserMatchClass = X86Mem512AsmOperand; }
 360 def f32mem  : X86MemOperand<"printf32mem"> {
 361   let ParserMatchClass = X86Mem32AsmOperand; }
 362 def f64mem  : X86MemOperand<"printf64mem"> {
 363   let ParserMatchClass = X86Mem64AsmOperand; }
 364 def f80mem  : X86MemOperand<"printf80mem"> {
 365   let ParserMatchClass = X86Mem80AsmOperand; }
 366 def f128mem : X86MemOperand<"printf128mem"> {
 367   let ParserMatchClass = X86Mem128AsmOperand; }
 368 def f256mem : X86MemOperand<"printf256mem">{
 369   let ParserMatchClass = X86Mem256AsmOperand; }
 370 def f512mem : X86MemOperand<"printf512mem">{
 371   let ParserMatchClass = X86Mem512AsmOperand; }
 372 def v512mem : Operand<iPTR> {
 373   let PrintMethod = "printf512mem";
 374   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 375   let ParserMatchClass = X86Mem512AsmOperand; }
 376
 377 // Gather mem operands
 378 def vx32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVX32Operand; }
 381 def vy32mem : X86MemOperand<"printi32mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVY32Operand; }
 384 def vx64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVX64Operand; }
 387 def vy64mem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vy64xmem : X86MemOperand<"printi64mem">{
 391   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVY64Operand; }
 393 def vz32mem : X86MemOperand<"printi32mem">{
 394   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ32Operand; }
 396 def vz64mem : X86MemOperand<"printi64mem">{
 397   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 398   let ParserMatchClass = X86MemVZ64Operand; }
 399 }
 400
 401 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 402 // plain GR64, so that it doesn't potentially require a REX prefix.
 403 def i8mem_NOREX : Operand<i64> {
 404   let PrintMethod = "printi8mem";
 405   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 406   let ParserMatchClass = X86Mem8AsmOperand;
 407   let OperandType = "OPERAND_MEMORY";
 408 }
 409
 410 // GPRs available for tailcall.
 411 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 412 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 413
 414 // Special i32mem for addresses of load folding tail calls. These are not
 415 // allowed to use callee-saved registers since they must be scheduled
 416 // after callee-saved register are popped.
 417 def i32mem_TC : Operand<i32> {
 418   let PrintMethod = "printi32mem";
 419   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 420                        i32imm, i8imm);
 421   let ParserMatchClass = X86Mem32AsmOperand;
 422   let OperandType = "OPERAND_MEMORY";
 423 }
 424
 425 // Special i64mem for addresses of load folding tail calls. These are not
 426 // allowed to use callee-saved registers since they must be scheduled
 427 // after callee-saved register are popped.
 428 def i64mem_TC : Operand<i64> {
 429   let PrintMethod = "printi64mem";
 430   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 431                        ptr_rc_tailcall, i32imm, i8imm);
 432   let ParserMatchClass = X86Mem64AsmOperand;
 433   let OperandType = "OPERAND_MEMORY";
 434 }
 435
 436 let OperandType = "OPERAND_PCREL",
 437     ParserMatchClass = X86AbsMemAsmOperand,
 438     PrintMethod = "printPCRelImm" in {
 439 def i32imm_pcrel : Operand<i32>;
 440 def i16imm_pcrel : Operand<i16>;
 441
 442 // Branch targets have OtherVT type and print as pc-relative values.
 443 def brtarget : Operand<OtherVT>;
 444 def brtarget8 : Operand<OtherVT>;
 445
 446 }
 447
 448 def X86SrcIdx8Operand : AsmOperandClass {
 449   let Name = "SrcIdx8";
 450   let RenderMethod = "addSrcIdxOperands";
 451   let SuperClasses = [X86Mem8AsmOperand];
 452 }
 453 def X86SrcIdx16Operand : AsmOperandClass {
 454   let Name = "SrcIdx16";
 455   let RenderMethod = "addSrcIdxOperands";
 456   let SuperClasses = [X86Mem16AsmOperand];
 457 }
 458 def X86SrcIdx32Operand : AsmOperandClass {
 459   let Name = "SrcIdx32";
 460   let RenderMethod = "addSrcIdxOperands";
 461   let SuperClasses = [X86Mem32AsmOperand];
 462 }
 463 def X86SrcIdx64Operand : AsmOperandClass {
 464   let Name = "SrcIdx64";
 465   let RenderMethod = "addSrcIdxOperands";
 466   let SuperClasses = [X86Mem64AsmOperand];
 467 }
 468 def X86DstIdx8Operand : AsmOperandClass {
 469   let Name = "DstIdx8";
 470   let RenderMethod = "addDstIdxOperands";
 471   let SuperClasses = [X86Mem8AsmOperand];
 472 }
 473 def X86DstIdx16Operand : AsmOperandClass {
 474   let Name = "DstIdx16";
 475   let RenderMethod = "addDstIdxOperands";
 476   let SuperClasses = [X86Mem16AsmOperand];
 477 }
 478 def X86DstIdx32Operand : AsmOperandClass {
 479   let Name = "DstIdx32";
 480   let RenderMethod = "addDstIdxOperands";
 481   let SuperClasses = [X86Mem32AsmOperand];
 482 }
 483 def X86DstIdx64Operand : AsmOperandClass {
 484   let Name = "DstIdx64";
 485   let RenderMethod = "addDstIdxOperands";
 486   let SuperClasses = [X86Mem64AsmOperand];
 487 }
 488 def X86MemOffs8AsmOperand : AsmOperandClass {
 489   let Name = "MemOffs8";
 490   let RenderMethod = "addMemOffsOperands";
 491   let SuperClasses = [X86Mem8AsmOperand];
 492 }
 493 def X86MemOffs16AsmOperand : AsmOperandClass {
 494   let Name = "MemOffs16";
 495   let RenderMethod = "addMemOffsOperands";
 496   let SuperClasses = [X86Mem16AsmOperand];
 497 }
 498 def X86MemOffs32AsmOperand : AsmOperandClass {
 499   let Name = "MemOffs32";
 500   let RenderMethod = "addMemOffsOperands";
 501   let SuperClasses = [X86Mem32AsmOperand];
 502 }
 503 def X86MemOffs64AsmOperand : AsmOperandClass {
 504   let Name = "MemOffs64";
 505   let RenderMethod = "addMemOffsOperands";
 506   let SuperClasses = [X86Mem64AsmOperand];
 507 }
 508 let OperandType = "OPERAND_MEMORY" in {
 509 def srcidx8 : Operand<iPTR> {
 510   let ParserMatchClass = X86SrcIdx8Operand;
 511   let MIOperandInfo = (ops ptr_rc, i8imm);
 512   let PrintMethod = "printSrcIdx8"; }
 513 def srcidx16 : Operand<iPTR> {
 514   let ParserMatchClass = X86SrcIdx16Operand;
 515   let MIOperandInfo = (ops ptr_rc, i8imm);
 516   let PrintMethod = "printSrcIdx16"; }
 517 def srcidx32 : Operand<iPTR> {
 518   let ParserMatchClass = X86SrcIdx32Operand;
 519   let MIOperandInfo = (ops ptr_rc, i8imm);
 520   let PrintMethod = "printSrcIdx32"; }
 521 def srcidx64 : Operand<iPTR> {
 522   let ParserMatchClass = X86SrcIdx64Operand;
 523   let MIOperandInfo = (ops ptr_rc, i8imm);
 524   let PrintMethod = "printSrcIdx64"; }
 525 def dstidx8 : Operand<iPTR> {
 526   let ParserMatchClass = X86DstIdx8Operand;
 527   let MIOperandInfo = (ops ptr_rc);
 528   let PrintMethod = "printDstIdx8"; }
 529 def dstidx16 : Operand<iPTR> {
 530   let ParserMatchClass = X86DstIdx16Operand;
 531   let MIOperandInfo = (ops ptr_rc);
 532   let PrintMethod = "printDstIdx16"; }
 533 def dstidx32 : Operand<iPTR> {
 534   let ParserMatchClass = X86DstIdx32Operand;
 535   let MIOperandInfo = (ops ptr_rc);
 536   let PrintMethod = "printDstIdx32"; }
 537 def dstidx64 : Operand<iPTR> {
 538   let ParserMatchClass = X86DstIdx64Operand;
 539   let MIOperandInfo = (ops ptr_rc);
 540   let PrintMethod = "printDstIdx64"; }
 541 def offset8 : Operand<iPTR> {
 542   let ParserMatchClass = X86MemOffs8AsmOperand;
 543   let MIOperandInfo = (ops i64imm, i8imm);
 544   let PrintMethod = "printMemOffs8"; }
 545 def offset16 : Operand<iPTR> {
 546   let ParserMatchClass = X86MemOffs16AsmOperand;
 547   let MIOperandInfo = (ops i64imm, i8imm);
 548   let PrintMethod = "printMemOffs16"; }
 549 def offset32 : Operand<iPTR> {
 550   let ParserMatchClass = X86MemOffs32AsmOperand;
 551   let MIOperandInfo = (ops i64imm, i8imm);
 552   let PrintMethod = "printMemOffs32"; }
 553 def offset64 : Operand<iPTR> {
 554   let ParserMatchClass = X86MemOffs64AsmOperand;
 555   let MIOperandInfo = (ops i64imm, i8imm);
 556   let PrintMethod = "printMemOffs64"; }
 557 }
 558
 559
 560 def SSECC : Operand<i8> {
 561   let PrintMethod = "printSSECC";
 562   let OperandType = "OPERAND_IMMEDIATE";
 563 }
 564
 565 def AVXCC : Operand<i8> {
 566   let PrintMethod = "printAVXCC";
 567   let OperandType = "OPERAND_IMMEDIATE";
 568 }
 569
 570 class ImmSExtAsmOperandClass : AsmOperandClass {
 571   let SuperClasses = [ImmAsmOperand];
 572   let RenderMethod = "addImmOperands";
 573 }
 574
 575 class ImmZExtAsmOperandClass : AsmOperandClass {
 576   let SuperClasses = [ImmAsmOperand];
 577   let RenderMethod = "addImmOperands";
 578 }
 579
 580 def X86GR32orGR64AsmOperand : AsmOperandClass {
 581   let Name = "GR32orGR64";
 582 }
 583
 584 def GR32orGR64 : RegisterOperand<GR32> {
 585   let ParserMatchClass = X86GR32orGR64AsmOperand;
 586 }
 587
 588 def AVX512RC : Operand<i32> {
 589   let PrintMethod = "printRoundingControl";
 590   let OperandType = "OPERAND_IMMEDIATE";
 591 }
 592 // Sign-extended immediate classes. We don't need to define the full lattice
 593 // here because there is no instruction with an ambiguity between ImmSExti64i32
 594 // and ImmSExti32i8.
 595 //
 596 // The strange ranges come from the fact that the assembler always works with
 597 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 598 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 599
 600 // [0, 0x7FFFFFFF]                                            |
 601 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 602 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 603   let Name = "ImmSExti64i32";
 604 }
 605
 606 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 607 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 608 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 609   let Name = "ImmSExti16i8";
 610   let SuperClasses = [ImmSExti64i32AsmOperand];
 611 }
 612
 613 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 614 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 615 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 616   let Name = "ImmSExti32i8";
 617 }
 618
 619 // [0, 0x000000FF]
 620 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 621   let Name = "ImmZExtu32u8";
 622 }
 623
 624
 625 // [0, 0x0000007F]                                            |
 626 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 627 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 628   let Name = "ImmSExti64i8";
 629   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 630                       ImmSExti64i32AsmOperand];
 631 }
 632
 633 // A couple of more descriptive operand definitions.
 634 // 16-bits but only 8 bits are significant.
 635 def i16i8imm  : Operand<i16> {
 636   let ParserMatchClass = ImmSExti16i8AsmOperand;
 637   let OperandType = "OPERAND_IMMEDIATE";
 638 }
 639 // 32-bits but only 8 bits are significant.
 640 def i32i8imm  : Operand<i32> {
 641   let ParserMatchClass = ImmSExti32i8AsmOperand;
 642   let OperandType = "OPERAND_IMMEDIATE";
 643 }
 644 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 645 def u32u8imm  : Operand<i32> {
 646   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 647   let OperandType = "OPERAND_IMMEDIATE";
 648 }
 649
 650 // 64-bits but only 32 bits are significant.
 651 def i64i32imm  : Operand<i64> {
 652   let ParserMatchClass = ImmSExti64i32AsmOperand;
 653   let OperandType = "OPERAND_IMMEDIATE";
 654 }
 655
 656 // 64-bits but only 32 bits are significant, and those bits are treated as being
 657 // pc relative.
 658 def i64i32imm_pcrel : Operand<i64> {
 659   let PrintMethod = "printPCRelImm";
 660   let ParserMatchClass = X86AbsMemAsmOperand;
 661   let OperandType = "OPERAND_PCREL";
 662 }
 663
 664 // 64-bits but only 8 bits are significant.
 665 def i64i8imm   : Operand<i64> {
 666   let ParserMatchClass = ImmSExti64i8AsmOperand;
 667   let OperandType = "OPERAND_IMMEDIATE";
 668 }
 669
 670 def lea64_32mem : Operand<i32> {
 671   let PrintMethod = "printi32mem";
 672   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 673   let ParserMatchClass = X86MemAsmOperand;
 674 }
 675
 676 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 677 def lea64mem : Operand<i64> {
 678   let PrintMethod = "printi64mem";
 679   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 680   let ParserMatchClass = X86MemAsmOperand;
 681 }
 682
 683
 684 //===----------------------------------------------------------------------===//
 685 // X86 Complex Pattern Definitions.
 686 //
 687
 688 // Define X86 specific addressing mode.
 689 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 690 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 691                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 692                                []>;
 693 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 694 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 695                                   [add, sub, mul, X86mul_imm, shl, or,
 696                                    frameindex, X86WrapperRIP],
 697                                   []>;
 698
 699 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 700                                [tglobaltlsaddr], []>;
 701
 702 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 703                                [tglobaltlsaddr], []>;
 704
 705 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 706                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 707                          X86WrapperRIP], []>;
 708
 709 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 710                                [tglobaltlsaddr], []>;
 711
 712 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 713                                [tglobaltlsaddr], []>;
 714
 715 //===----------------------------------------------------------------------===//
 716 // X86 Instruction Predicate Definitions.
 717 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 718 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 719
 720 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 721 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 722 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 723 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 724 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 725 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 726 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 727 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 728 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 729 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 730 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 731 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 732 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 733 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 734 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 735 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 736 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 737 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 738 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 739 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 740                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 741 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 742 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 743 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 744 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 745 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 746 def HasERI       : Predicate<"Subtarget->hasERI()">;
 747
 748 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 749 def HasAES       : Predicate<"Subtarget->hasAES()">;
 750 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 751 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 752 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 753 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 754 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 755 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 756 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 757 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 758 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 759 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 760 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 761 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 762 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 763 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 764 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 765 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 766 def HasADX       : Predicate<"Subtarget->hasADX()">;
 767 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 768 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 769 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 770 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 771 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 772 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 773 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 774 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 775                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 776 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 777                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 778 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 779                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 780 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 781                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 782 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 783                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 784 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 785 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 786 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 787 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 788 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 789 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 790                              "TM.getCodeModel() != CodeModel::Kernel">;
 791 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 792                              "TM.getCodeModel() == CodeModel::Kernel">;
 793 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 794 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 795 def OptForSize   : Predicate<"OptForSize">;
 796 def OptForSpeed  : Predicate<"!OptForSize">;
 797 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 798 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 799 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 800 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 801
 802 //===----------------------------------------------------------------------===//
 803 // X86 Instruction Format Definitions.
 804 //
 805
 806 include "X86InstrFormats.td"
 807
 808 //===----------------------------------------------------------------------===//
 809 // Pattern fragments.
 810 //
 811
 812 // X86 specific condition code. These correspond to CondCode in
 813 // X86InstrInfo.h. They must be kept in synch.
 814 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 815 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 816 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 817 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 818 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 819 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 820 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 821 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 822 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 823 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 824 def X86_COND_NO  : PatLeaf<(i8 10)>;
 825 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 826 def X86_COND_NS  : PatLeaf<(i8 12)>;
 827 def X86_COND_O   : PatLeaf<(i8 13)>;
 828 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 829 def X86_COND_S   : PatLeaf<(i8 15)>;
 830
 831 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 832   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 833   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 834   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 835 }
 836
 837 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 838
 839
 840 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 841 // unsigned field.
 842 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 843
 844 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 845   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 846 }]>;
 847
 848 // Helper fragments for loads.
 849 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 850 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 851 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 852   LoadSDNode *LD = cast<LoadSDNode>(N);
 853   ISD::LoadExtType ExtType = LD->getExtensionType();
 854   if (ExtType == ISD::NON_EXTLOAD)
 855     return true;
 856   if (ExtType == ISD::EXTLOAD)
 857     return LD->getAlignment() >= 2 && !LD->isVolatile();
 858   return false;
 859 }]>;
 860
 861 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 862   LoadSDNode *LD = cast<LoadSDNode>(N);
 863   ISD::LoadExtType ExtType = LD->getExtensionType();
 864   if (ExtType == ISD::EXTLOAD)
 865     return LD->getAlignment() >= 2 && !LD->isVolatile();
 866   return false;
 867 }]>;
 868
 869 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 870   LoadSDNode *LD = cast<LoadSDNode>(N);
 871   ISD::LoadExtType ExtType = LD->getExtensionType();
 872   if (ExtType == ISD::NON_EXTLOAD)
 873     return true;
 874   if (ExtType == ISD::EXTLOAD)
 875     return LD->getAlignment() >= 4 && !LD->isVolatile();
 876   return false;
 877 }]>;
 878
 879 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 880 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 881 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 882 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 883 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 884
 885 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 886 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 887 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 888 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 889 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 890 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 891
 892 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 893 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 894 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 895 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 896 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 897 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 898 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 899 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 900 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 901 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 902
 903 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 904 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 905 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 906 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 907 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 908 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 909 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 910 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 911 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 912 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 913
 914
 915 // An 'and' node with a single use.
 916 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 917   return N->hasOneUse();
 918 }]>;
 919 // An 'srl' node with a single use.
 920 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 921   return N->hasOneUse();
 922 }]>;
 923 // An 'trunc' node with a single use.
 924 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 925   return N->hasOneUse();
 926 }]>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // Instruction list.
 930 //
 931
 932 // Nop
 933 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 934   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 935   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 936                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 937   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 938                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 939 }
 940
 941
 942 // Constructing a stack frame.
 943 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 944                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 945
 946 let SchedRW = [WriteALU] in {
 947 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 948 def LEAVE    : I<0xC9, RawFrm,
 949                  (outs), (ins), "leave", [], IIC_LEAVE>,
 950                  Requires<[Not64BitMode]>;
 951
 952 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 953 def LEAVE64  : I<0xC9, RawFrm,
 954                  (outs), (ins), "leave", [], IIC_LEAVE>,
 955                  Requires<[In64BitMode]>;
 956 } // SchedRW
 957
 958 //===----------------------------------------------------------------------===//
 959 //  Miscellaneous Instructions.
 960 //
 961
 962 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 963 let mayLoad = 1, SchedRW = [WriteLoad] in {
 964 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 965                 IIC_POP_REG16>, OpSize16;
 966 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 967                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 968 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 969                 IIC_POP_REG>, OpSize16;
 970 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 971                 IIC_POP_MEM>, OpSize16;
 972 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 973                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 974 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 975                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 976
 977 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 978                 OpSize16;
 979 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 980                 OpSize32, Requires<[Not64BitMode]>;
 981 } // mayLoad, SchedRW
 982
 983 let mayStore = 1, SchedRW = [WriteStore] in {
 984 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 985                  IIC_PUSH_REG>, OpSize16;
 986 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 987                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 988 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 989                  IIC_PUSH_REG>, OpSize16;
 990 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 991                  IIC_PUSH_MEM>, OpSize16;
 992 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 993                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 994 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 995                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 996
 997 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 998                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 999                    Requires<[Not64BitMode]>;
1000 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
1001                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1002                    Requires<[Not64BitMode]>;
1003 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1004                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1005                    Requires<[Not64BitMode]>;
1006 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1007                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1008                    Requires<[Not64BitMode]>;
1009
1010 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1011                  OpSize16;
1012 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1013                OpSize32, Requires<[Not64BitMode]>;
1014
1015 } // mayStore, SchedRW
1016 }
1017
1018 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
1019 let mayLoad = 1, SchedRW = [WriteLoad] in {
1020 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1021                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1022 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1023                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1024 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1025                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1026 } // mayLoad, SchedRW
1027 let mayStore = 1, SchedRW = [WriteStore] in {
1028 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1029                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1030 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1031                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1032 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1033                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1034 } // mayStore, SchedRW
1035 }
1036
1037 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
1038     SchedRW = [WriteStore] in {
1039 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1040                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1041 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1042                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1043                     Requires<[In64BitMode]>;
1044 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1045                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1046                     Requires<[In64BitMode]>;
1047 }
1048
1049 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
1050 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1051                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1052 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
1053 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1054                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1055
1056 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1057     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
1058 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1059                OpSize32, Requires<[Not64BitMode]>;
1060 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1061                OpSize16, Requires<[Not64BitMode]>;
1062 }
1063 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1064     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
1065 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1066                OpSize32, Requires<[Not64BitMode]>;
1067 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1068                OpSize16, Requires<[Not64BitMode]>;
1069 }
1070
1071 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1072 // GR32 = bswap GR32
1073 def BSWAP32r : I<0xC8, AddRegFrm,
1074                  (outs GR32:$dst), (ins GR32:$src),
1075                  "bswap{l}\t$dst",
1076                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1077
1078 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1079                   "bswap{q}\t$dst",
1080                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1081 } // Constraints = "$src = $dst", SchedRW
1082
1083 // Bit scan instructions.
1084 let Defs = [EFLAGS] in {
1085 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1086                  "bsf{w}\t{$src, $dst|$dst, $src}",
1087                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1088                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1089 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1090                  "bsf{w}\t{$src, $dst|$dst, $src}",
1091                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1092                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1093 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1094                  "bsf{l}\t{$src, $dst|$dst, $src}",
1095                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1096                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1097 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1098                  "bsf{l}\t{$src, $dst|$dst, $src}",
1099                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1100                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1101 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1102                   "bsf{q}\t{$src, $dst|$dst, $src}",
1103                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1104                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1105 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1106                   "bsf{q}\t{$src, $dst|$dst, $src}",
1107                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1108                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1109
1110 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1111                  "bsr{w}\t{$src, $dst|$dst, $src}",
1112                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1113                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1114 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1115                  "bsr{w}\t{$src, $dst|$dst, $src}",
1116                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1117                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1118 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1119                  "bsr{l}\t{$src, $dst|$dst, $src}",
1120                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1121                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1122 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1123                  "bsr{l}\t{$src, $dst|$dst, $src}",
1124                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1125                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1126 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1127                   "bsr{q}\t{$src, $dst|$dst, $src}",
1128                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1129                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1130 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1131                   "bsr{q}\t{$src, $dst|$dst, $src}",
1132                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1133                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1134 } // Defs = [EFLAGS]
1135
1136 let SchedRW = [WriteMicrocoded] in {
1137 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1138 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1139 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1140               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1141 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1142               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1143 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1144               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1145 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1146                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1147 }
1148
1149 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1150 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1151 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1152               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1153 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1154 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1155               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1156 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1157 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1158               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1159 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1160 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1161                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1162
1163 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1164 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1165 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1166               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1167 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1168 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1169               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1170 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1171 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1172               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1173 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1174 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1175                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1176
1177 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1178 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1179 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1180               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1181 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1182               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1183 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1184               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1185 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1186                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1187 }
1188 } // SchedRW
1189
1190 //===----------------------------------------------------------------------===//
1191 //  Move Instructions.
1192 //
1193 let SchedRW = [WriteMove] in {
1194 let neverHasSideEffects = 1 in {
1195 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1196                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1197 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1198                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1199 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1200                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1201 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1202                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1203 }
1204
1205 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1206 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1207                    "mov{b}\t{$src, $dst|$dst, $src}",
1208                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1209 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1210                    "mov{w}\t{$src, $dst|$dst, $src}",
1211                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1212 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1213                    "mov{l}\t{$src, $dst|$dst, $src}",
1214                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1215 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1216                        "mov{q}\t{$src, $dst|$dst, $src}",
1217                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1218 }
1219 let isReMaterializable = 1 in {
1220 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1221                     "movabs{q}\t{$src, $dst|$dst, $src}",
1222                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1223 }
1224
1225 // Longer forms that use a ModR/M byte. Needed for disassembler
1226 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1227 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1228                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1229 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1230                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1231 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1232                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1233 }
1234 } // SchedRW
1235
1236 let SchedRW = [WriteStore] in {
1237 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1238                    "mov{b}\t{$src, $dst|$dst, $src}",
1239                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1240 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1241                    "mov{w}\t{$src, $dst|$dst, $src}",
1242                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1243 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1244                    "mov{l}\t{$src, $dst|$dst, $src}",
1245                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1246 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1247                        "mov{q}\t{$src, $dst|$dst, $src}",
1248                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1249 } // SchedRW
1250
1251 let hasSideEffects = 0 in {
1252
1253 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1254 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1255 let SchedRW = [WriteALU] in {
1256 let mayLoad = 1 in {
1257 let Defs = [AL] in
1258 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1259                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1260                    Requires<[In32BitMode]>;
1261 let Defs = [AX] in
1262 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1263                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1264                       OpSize16, Requires<[In32BitMode]>;
1265 let Defs = [EAX] in
1266 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1267                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1268                       OpSize32, Requires<[In32BitMode]>;
1269
1270 let Defs = [AL] in
1271 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1272                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1273                    AdSize, Requires<[In16BitMode]>;
1274 let Defs = [AX] in
1275 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1276                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1277                       OpSize16, AdSize, Requires<[In16BitMode]>;
1278 let Defs = [EAX] in
1279 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1280                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1281                       AdSize, OpSize32, Requires<[In16BitMode]>;
1282 }
1283 let mayStore = 1 in {
1284 let Uses = [AL] in
1285 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1286                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1287                   Requires<[In32BitMode]>;
1288 let Uses = [AX] in
1289 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1290                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1291                       OpSize16, Requires<[In32BitMode]>;
1292 let Uses = [EAX] in
1293 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1294                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1295                      OpSize32, Requires<[In32BitMode]>;
1296
1297 let Uses = [AL] in
1298 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1299                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1300                   AdSize, Requires<[In16BitMode]>;
1301 let Uses = [AX] in
1302 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1303                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1304                       OpSize16, AdSize, Requires<[In16BitMode]>;
1305 let Uses = [EAX] in
1306 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1307                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1308                      OpSize32, AdSize, Requires<[In16BitMode]>;
1309 }
1310 }
1311
1312 // These forms all have full 64-bit absolute addresses in their instructions
1313 // and use the movabs mnemonic to indicate this specific form.
1314 let mayLoad = 1 in {
1315 let Defs = [AL] in
1316 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1317                      "movabs{b}\t{$src, %al|al, $src}", []>,
1318                      Requires<[In64BitMode]>;
1319 let Defs = [AX] in
1320 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1321                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1322                      Requires<[In64BitMode]>;
1323 let Defs = [EAX] in
1324 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1325                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1326                      Requires<[In64BitMode]>;
1327 let Defs = [RAX] in
1328 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1329                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1330                      Requires<[In64BitMode]>;
1331 }
1332
1333 let mayStore = 1 in {
1334 let Uses = [AL] in
1335 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1336                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1337                      Requires<[In64BitMode]>;
1338 let Uses = [AX] in
1339 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1340                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1341                      Requires<[In64BitMode]>;
1342 let Uses = [EAX] in
1343 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1344                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1345                      Requires<[In64BitMode]>;
1346 let Uses = [RAX] in
1347 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1348                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1349                      Requires<[In64BitMode]>;
1350 }
1351 } // hasSideEffects = 0
1352
1353 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1354     SchedRW = [WriteMove] in {
1355 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1356                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1357 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1358                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1359 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1360                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1361 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1362                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1363 }
1364
1365 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1366 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1367                 "mov{b}\t{$src, $dst|$dst, $src}",
1368                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1369 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1370                 "mov{w}\t{$src, $dst|$dst, $src}",
1371                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1372 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1373                 "mov{l}\t{$src, $dst|$dst, $src}",
1374                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1375 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1376                  "mov{q}\t{$src, $dst|$dst, $src}",
1377                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1378 }
1379
1380 let SchedRW = [WriteStore] in {
1381 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1382                 "mov{b}\t{$src, $dst|$dst, $src}",
1383                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1384 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1385                 "mov{w}\t{$src, $dst|$dst, $src}",
1386                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1387 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1388                 "mov{l}\t{$src, $dst|$dst, $src}",
1389                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1390 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1391                  "mov{q}\t{$src, $dst|$dst, $src}",
1392                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1393 } // SchedRW
1394
1395 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1396 // that they can be used for copying and storing h registers, which can't be
1397 // encoded when a REX prefix is present.
1398 let isCodeGenOnly = 1 in {
1399 let neverHasSideEffects = 1 in
1400 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1401                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1402                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1403                    Sched<[WriteMove]>;
1404 let mayStore = 1, neverHasSideEffects = 1 in
1405 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1406                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1407                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1408                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1409 let mayLoad = 1, neverHasSideEffects = 1,
1410     canFoldAsLoad = 1, isReMaterializable = 1 in
1411 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1412                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1413                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1414                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1415 }
1416
1417
1418 // Condition code ops, incl. set if equal/not equal/...
1419 let SchedRW = [WriteALU] in {
1420 let Defs = [EFLAGS], Uses = [AH] in
1421 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1422                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1423 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1424 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1425                 IIC_AHF>;  // AH = flags
1426 } // SchedRW
1427
1428 //===----------------------------------------------------------------------===//
1429 // Bit tests instructions: BT, BTS, BTR, BTC.
1430
1431 let Defs = [EFLAGS] in {
1432 let SchedRW = [WriteALU] in {
1433 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1434                "bt{w}\t{$src2, $src1|$src1, $src2}",
1435                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1436                OpSize16, TB;
1437 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1438                "bt{l}\t{$src2, $src1|$src1, $src2}",
1439                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1440                OpSize32, TB;
1441 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1442                "bt{q}\t{$src2, $src1|$src1, $src2}",
1443                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1444 } // SchedRW
1445
1446 // Unlike with the register+register form, the memory+register form of the
1447 // bt instruction does not ignore the high bits of the index. From ISel's
1448 // perspective, this is pretty bizarre. Make these instructions disassembly
1449 // only for now.
1450
1451 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1452   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1453                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1454   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1455   //                (implicit EFLAGS)]
1456                  [], IIC_BT_MR
1457                  >, OpSize16, TB, Requires<[FastBTMem]>;
1458   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1459                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1460   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1461   //                (implicit EFLAGS)]
1462                  [], IIC_BT_MR
1463                  >, OpSize32, TB, Requires<[FastBTMem]>;
1464   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1465                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1466   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1467   //                (implicit EFLAGS)]
1468                   [], IIC_BT_MR
1469                   >, TB;
1470 }
1471
1472 let SchedRW = [WriteALU] in {
1473 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1474                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1475                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1476                 IIC_BT_RI>, OpSize16, TB;
1477 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1478                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1479                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1480                 IIC_BT_RI>, OpSize32, TB;
1481 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1482                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1483                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1484                 IIC_BT_RI>, TB;
1485 } // SchedRW
1486
1487 // Note that these instructions don't need FastBTMem because that
1488 // only applies when the other operand is in a register. When it's
1489 // an immediate, bt is still fast.
1490 let SchedRW = [WriteALU] in {
1491 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1492                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1493                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1494                  ], IIC_BT_MI>, OpSize16, TB;
1495 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1496                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1497                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1498                  ], IIC_BT_MI>, OpSize32, TB;
1499 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1500                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1501                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1502                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1503 } // SchedRW
1504
1505 let hasSideEffects = 0 in {
1506 let SchedRW = [WriteALU] in {
1507 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1508                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1509                 OpSize16, TB;
1510 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1511                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1512                 OpSize32, TB;
1513 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1514                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1515 } // SchedRW
1516
1517 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1518 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1519                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1520                 OpSize16, TB;
1521 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1522                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1523                 OpSize32, TB;
1524 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1525                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1526 }
1527
1528 let SchedRW = [WriteALU] in {
1529 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1530                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1531                     OpSize16, TB;
1532 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1533                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1534                     OpSize32, TB;
1535 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1536                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1537 } // SchedRW
1538
1539 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1540 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1541                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1542                     OpSize16, TB;
1543 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1544                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1545                     OpSize32, TB;
1546 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1547                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1548 }
1549
1550 let SchedRW = [WriteALU] in {
1551 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1552                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1553                 OpSize16, TB;
1554 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1555                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1556                 OpSize32, TB;
1557 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1558                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1559 } // SchedRW
1560
1561 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1562 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1563                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1564                 OpSize16, TB;
1565 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1566                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1567                 OpSize32, TB;
1568 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1569                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1570 }
1571
1572 let SchedRW = [WriteALU] in {
1573 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1574                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1575                     OpSize16, TB;
1576 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1577                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1578                     OpSize32, TB;
1579 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1580                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1581 } // SchedRW
1582
1583 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1584 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1585                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1586                     OpSize16, TB;
1587 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1588                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1589                     OpSize32, TB;
1590 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1591                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1592 }
1593
1594 let SchedRW = [WriteALU] in {
1595 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1596                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1597                 OpSize16, TB;
1598 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1599                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1600               OpSize32, TB;
1601 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1602                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1603 } // SchedRW
1604
1605 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1606 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1607               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1608               OpSize16, TB;
1609 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1610               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1611               OpSize32, TB;
1612 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1613                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1614 }
1615
1616 let SchedRW = [WriteALU] in {
1617 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1618                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1619                     OpSize16, TB;
1620 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1621                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1622                     OpSize32, TB;
1623 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1624                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1625 } // SchedRW
1626
1627 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1628 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1629                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1630                     OpSize16, TB;
1631 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1632                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1633                     OpSize32, TB;
1634 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1635                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1636 }
1637 } // hasSideEffects = 0
1638 } // Defs = [EFLAGS]
1639
1640
1641 //===----------------------------------------------------------------------===//
1642 // Atomic support
1643 //
1644
1645 // Atomic swap. These are just normal xchg instructions. But since a memory
1646 // operand is referenced, the atomicity is ensured.
1647 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1648                        InstrItinClass itin> {
1649   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1650     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1651                       (ins GR8:$val, i8mem:$ptr),
1652                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1653                       [(set
1654                          GR8:$dst,
1655                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1656                       itin>;
1657     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1658                       (ins GR16:$val, i16mem:$ptr),
1659                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1660                       [(set
1661                          GR16:$dst,
1662                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1663                       itin>, OpSize16;
1664     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1665                       (ins GR32:$val, i32mem:$ptr),
1666                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1667                       [(set
1668                          GR32:$dst,
1669                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1670                       itin>, OpSize32;
1671     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1672                        (ins GR64:$val, i64mem:$ptr),
1673                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1674                        [(set
1675                          GR64:$dst,
1676                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1677                        itin>;
1678   }
1679 }
1680
1681 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1682
1683 // Swap between registers.
1684 let SchedRW = [WriteALU] in {
1685 let Constraints = "$val = $dst" in {
1686 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1687                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1688 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1689                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1690                  OpSize16;
1691 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1692                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1693                  OpSize32;
1694 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1695                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1696 }
1697
1698 // Swap between EAX and other registers.
1699 let Uses = [AX], Defs = [AX] in
1700 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1701                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1702 let Uses = [EAX], Defs = [EAX] in
1703 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1704                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1705                   OpSize32, Requires<[Not64BitMode]>;
1706 let Uses = [EAX], Defs = [EAX] in
1707 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1708 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1709 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1710                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1711                    OpSize32, Requires<[In64BitMode]>;
1712 let Uses = [RAX], Defs = [RAX] in
1713 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1714                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1715 } // SchedRW
1716
1717 let SchedRW = [WriteALU] in {
1718 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1719                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1720 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1721                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1722                  OpSize16;
1723 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1724                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1725                  OpSize32;
1726 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1727                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1728 } // SchedRW
1729
1730 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1731 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1732                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1733 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1734                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1735                  OpSize16;
1736 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1737                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1738                  OpSize32;
1739 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1740                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1741
1742 }
1743
1744 let SchedRW = [WriteALU] in {
1745 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1746                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1747                    IIC_CMPXCHG_REG8>, TB;
1748 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1749                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1750                     IIC_CMPXCHG_REG>, TB, OpSize16;
1751 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1752                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1753                      IIC_CMPXCHG_REG>, TB, OpSize32;
1754 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1755                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1756                       IIC_CMPXCHG_REG>, TB;
1757 } // SchedRW
1758
1759 let SchedRW = [WriteALULd, WriteRMW] in {
1760 let mayLoad = 1, mayStore = 1 in {
1761 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1762                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1763                      IIC_CMPXCHG_MEM8>, TB;
1764 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1765                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1766                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1767 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1768                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1769                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1770 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1771                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1772                       IIC_CMPXCHG_MEM>, TB;
1773 }
1774
1775 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1776 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1777                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1778
1779 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1780 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1781                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1782                     TB, Requires<[HasCmpxchg16b]>;
1783 } // SchedRW
1784
1785
1786 // Lock instruction prefix
1787 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1788
1789 // Rex64 instruction prefix
1790 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1791                      Requires<[In64BitMode]>;
1792
1793 // Data16 instruction prefix
1794 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1795
1796 // Repeat string operation instruction prefixes
1797 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1798 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1799 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1800 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1801 // Repeat while not equal (used with CMPS and SCAS)
1802 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1803 }
1804
1805
1806 // String manipulation instructions
1807 let SchedRW = [WriteMicrocoded] in {
1808 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1809 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1810 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1811               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1812 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1813 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1814               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1815 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1816 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1817               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1818 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1819 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1820                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1821 }
1822
1823 let SchedRW = [WriteSystem] in {
1824 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1825 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1826 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1827              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1828 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1829               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1830 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1831               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1832 }
1833
1834 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1835 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1836 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1837              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1838 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1839              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1840 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1841              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1842 }
1843 }
1844
1845 // Flag instructions
1846 let SchedRW = [WriteALU] in {
1847 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1848 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1849 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1850 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1851 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1852 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1853 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1854
1855 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1856 }
1857
1858 // Table lookup instructions
1859 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1860            Sched<[WriteLoad]>;
1861
1862 let SchedRW = [WriteMicrocoded] in {
1863 // ASCII Adjust After Addition
1864 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1865 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1866             Requires<[Not64BitMode]>;
1867
1868 // ASCII Adjust AX Before Division
1869 // sets AL, AH and EFLAGS and uses AL and AH
1870 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1871                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1872
1873 // ASCII Adjust AX After Multiply
1874 // sets AL, AH and EFLAGS and uses AL
1875 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1876                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1877
1878 // ASCII Adjust AL After Subtraction - sets
1879 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1880 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1881             Requires<[Not64BitMode]>;
1882
1883 // Decimal Adjust AL after Addition
1884 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1885 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1886             Requires<[Not64BitMode]>;
1887
1888 // Decimal Adjust AL after Subtraction
1889 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1890 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1891             Requires<[Not64BitMode]>;
1892 } // SchedRW
1893
1894 let SchedRW = [WriteSystem] in {
1895 // Check Array Index Against Bounds
1896 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1897                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1898                    Requires<[Not64BitMode]>;
1899 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1900                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1901                    Requires<[Not64BitMode]>;
1902
1903 // Adjust RPL Field of Segment Selector
1904 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1905                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1906                  Requires<[Not64BitMode]>;
1907 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1908                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1909                  Requires<[Not64BitMode]>;
1910 } // SchedRW
1911
1912 //===----------------------------------------------------------------------===//
1913 // MOVBE Instructions
1914 //
1915 let Predicates = [HasMOVBE] in {
1916   let SchedRW = [WriteALULd] in {
1917   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1918                     "movbe{w}\t{$src, $dst|$dst, $src}",
1919                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1920                     OpSize16, T8PS;
1921   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1922                     "movbe{l}\t{$src, $dst|$dst, $src}",
1923                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1924                     OpSize32, T8PS;
1925   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1926                      "movbe{q}\t{$src, $dst|$dst, $src}",
1927                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1928                      T8PS;
1929   }
1930   let SchedRW = [WriteStore] in {
1931   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1932                     "movbe{w}\t{$src, $dst|$dst, $src}",
1933                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1934                     OpSize16, T8PS;
1935   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1936                     "movbe{l}\t{$src, $dst|$dst, $src}",
1937                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1938                     OpSize32, T8PS;
1939   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1940                      "movbe{q}\t{$src, $dst|$dst, $src}",
1941                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1942                      T8PS;
1943   }
1944 }
1945
1946 //===----------------------------------------------------------------------===//
1947 // RDRAND Instruction
1948 //
1949 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1950   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1951                     "rdrand{w}\t$dst",
1952                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1953   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1954                     "rdrand{l}\t$dst",
1955                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1956   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1957                      "rdrand{q}\t$dst",
1958                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1959 }
1960
1961 //===----------------------------------------------------------------------===//
1962 // RDSEED Instruction
1963 //
1964 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1965   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1966                     "rdseed{w}\t$dst",
1967                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1968   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1969                     "rdseed{l}\t$dst",
1970                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1971   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1972                      "rdseed{q}\t$dst",
1973                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1974 }
1975
1976 //===----------------------------------------------------------------------===//
1977 // LZCNT Instruction
1978 //
1979 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1980   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1981                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1982                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1983                     OpSize16;
1984   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1985                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1986                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1987                      (implicit EFLAGS)]>, XS, OpSize16;
1988
1989   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1990                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1991                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1992                     OpSize32;
1993   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1994                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1995                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1996                      (implicit EFLAGS)]>, XS, OpSize32;
1997
1998   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1999                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2000                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
2001                      XS;
2002   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2003                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2004                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
2005                       (implicit EFLAGS)]>, XS;
2006 }
2007
2008 let Predicates = [HasLZCNT] in {
2009   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E),
2010               (X86cmp GR16:$src, (i16 0))),
2011             (LZCNT16rr GR16:$src)>;
2012   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E),
2013               (X86cmp GR32:$src, (i32 0))),
2014             (LZCNT32rr GR32:$src)>;
2015   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E),
2016               (X86cmp GR64:$src, (i64 0))),
2017             (LZCNT64rr GR64:$src)>;
2018   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E),
2019               (X86cmp GR16:$src, (i16 0))),
2020             (LZCNT16rr GR16:$src)>;
2021   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E),
2022               (X86cmp GR32:$src, (i32 0))),
2023             (LZCNT32rr GR32:$src)>;
2024   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E),
2025               (X86cmp GR64:$src, (i64 0))),
2026             (LZCNT64rr GR64:$src)>;
2027
2028   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E),
2029               (X86cmp (loadi16 addr:$src), (i16 0))),
2030             (LZCNT16rm addr:$src)>;
2031   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E),
2032               (X86cmp (loadi32 addr:$src), (i32 0))),
2033             (LZCNT32rm addr:$src)>;
2034   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E),
2035               (X86cmp (loadi64 addr:$src), (i64 0))),
2036             (LZCNT64rm addr:$src)>;
2037   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E),
2038               (X86cmp (loadi16 addr:$src), (i16 0))),
2039             (LZCNT16rm addr:$src)>;
2040   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E),
2041               (X86cmp (loadi32 addr:$src), (i32 0))),
2042             (LZCNT32rm addr:$src)>;
2043   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E),
2044               (X86cmp (loadi64 addr:$src), (i64 0))),
2045             (LZCNT64rm addr:$src)>;
2046 }
2047
2048 //===----------------------------------------------------------------------===//
2049 // BMI Instructions
2050 //
2051 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2052   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2053                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2054                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2055                     OpSize16;
2056   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2057                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2058                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2059                      (implicit EFLAGS)]>, XS, OpSize16;
2060
2061   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2062                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2063                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2064                     OpSize32;
2065   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2066                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2067                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2068                      (implicit EFLAGS)]>, XS, OpSize32;
2069
2070   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2071                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2072                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2073                      XS;
2074   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2075                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2076                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2077                       (implicit EFLAGS)]>, XS;
2078 }
2079
2080 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2081                   RegisterClass RC, X86MemOperand x86memop> {
2082 let hasSideEffects = 0 in {
2083   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2084              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2085              []>, T8PS, VEX_4V;
2086   let mayLoad = 1 in
2087   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2088              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2089              []>, T8PS, VEX_4V;
2090 }
2091 }
2092
2093 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2094   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2095   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2096   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2097   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2098   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2099   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2100 }
2101
2102 //===----------------------------------------------------------------------===//
2103 // Pattern fragments to auto generate BMI instructions.
2104 //===----------------------------------------------------------------------===//
2105
2106 let Predicates = [HasBMI] in {
2107   // FIXME: patterns for the load versions are not implemented
2108   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2109             (BLSR32rr GR32:$src)>;
2110   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2111             (BLSR64rr GR64:$src)>;
2112
2113   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2114             (BLSMSK32rr GR32:$src)>;
2115   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2116             (BLSMSK64rr GR64:$src)>;
2117
2118   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2119             (BLSI32rr GR32:$src)>;
2120   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2121             (BLSI64rr GR64:$src)>;
2122 }
2123
2124 let Predicates = [HasBMI] in {
2125   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E),
2126               (X86cmp GR16:$src, (i16 0))),
2127             (TZCNT16rr GR16:$src)>;
2128   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E),
2129               (X86cmp GR32:$src, (i32 0))),
2130             (TZCNT32rr GR32:$src)>;
2131   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E),
2132               (X86cmp GR64:$src, (i64 0))),
2133             (TZCNT64rr GR64:$src)>;
2134   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E),
2135               (X86cmp GR16:$src, (i16 0))),
2136             (TZCNT16rr GR16:$src)>;
2137   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E),
2138               (X86cmp GR32:$src, (i32 0))),
2139             (TZCNT32rr GR32:$src)>;
2140   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E),
2141               (X86cmp GR64:$src, (i64 0))),
2142             (TZCNT64rr GR64:$src)>;
2143
2144   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E),
2145               (X86cmp (loadi16 addr:$src), (i16 0))),
2146             (TZCNT16rm addr:$src)>;
2147   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E),
2148               (X86cmp (loadi32 addr:$src), (i32 0))),
2149             (TZCNT32rm addr:$src)>;
2150   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E),
2151               (X86cmp (loadi64 addr:$src), (i64 0))),
2152             (TZCNT64rm addr:$src)>;
2153   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E),
2154               (X86cmp (loadi16 addr:$src), (i16 0))),
2155             (TZCNT16rm addr:$src)>;
2156   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E),
2157               (X86cmp (loadi32 addr:$src), (i32 0))),
2158             (TZCNT32rm addr:$src)>;
2159   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E),
2160               (X86cmp (loadi64 addr:$src), (i64 0))),
2161             (TZCNT64rm addr:$src)>;
2162 }
2163
2164
2165 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2166                           X86MemOperand x86memop, Intrinsic Int,
2167                           PatFrag ld_frag> {
2168   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2169              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2170              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2171              T8PS, VEX_4VOp3;
2172   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2173              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2174              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2175               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2176 }
2177
2178 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2179   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2180                                 int_x86_bmi_bextr_32, loadi32>;
2181   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2182                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2183 }
2184
2185 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2186   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2187                                int_x86_bmi_bzhi_32, loadi32>;
2188   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2189                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2190 }
2191
2192
2193 def CountTrailingOnes : SDNodeXForm<imm, [{
2194   // Count the trailing ones in the immediate.
2195   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2196 }]>;
2197
2198 def BZHIMask : ImmLeaf<i64, [{
2199   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2200 }]>;
2201
2202 let Predicates = [HasBMI2] in {
2203   def : Pat<(and GR64:$src, BZHIMask:$mask),
2204             (BZHI64rr GR64:$src,
2205               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2206                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2207
2208   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2209             (BZHI32rr GR32:$src,
2210               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2211
2212   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2213             (BZHI32rm addr:$src,
2214               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2215
2216   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2217             (BZHI64rr GR64:$src,
2218               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2219
2220   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2221             (BZHI64rm addr:$src,
2222               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2223 } // HasBMI2
2224
2225 let Predicates = [HasBMI] in {
2226   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2227             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2228   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2229             (BEXTR32rm addr:$src1, GR32:$src2)>;
2230   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2231             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2232   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2233             (BEXTR64rm addr:$src1, GR64:$src2)>;
2234 } // HasBMI
2235
2236 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2237                          X86MemOperand x86memop, Intrinsic Int,
2238                          PatFrag ld_frag> {
2239   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2240              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2241              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2242              VEX_4V;
2243   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2244              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2245              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2246 }
2247
2248 let Predicates = [HasBMI2] in {
2249   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2250                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2251   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2252                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2253   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2254                                int_x86_bmi_pext_32, loadi32>, T8XS;
2255   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2256                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2257 }
2258
2259 //===----------------------------------------------------------------------===//
2260 // TBM Instructions
2261 //
2262 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2263
2264 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2265                                 X86MemOperand x86memop, PatFrag ld_frag,
2266                                 Intrinsic Int, Operand immtype,
2267                                 SDPatternOperator immoperator> {
2268   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2269                 !strconcat(OpcodeStr,
2270                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2271                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2272            XOP, XOPA;
2273   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2274                 (ins x86memop:$src1, immtype:$cntl),
2275                 !strconcat(OpcodeStr,
2276                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2277                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2278            XOP, XOPA;
2279 }
2280
2281 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2282                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2283 let ImmT = Imm32S in
2284 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2285                                      int_x86_tbm_bextri_u64, i64i32imm,
2286                                      i64immSExt32>, VEX_W;
2287
2288 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2289                          RegisterClass RC, string OpcodeStr,
2290                          X86MemOperand x86memop, PatFrag ld_frag> {
2291 let hasSideEffects = 0 in {
2292   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2293              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2294              []>, XOP_4V, XOP9;
2295   let mayLoad = 1 in
2296   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2297              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2298              []>, XOP_4V, XOP9;
2299 }
2300 }
2301
2302 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2303                            Format FormReg, Format FormMem> {
2304   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2305                                loadi32>;
2306   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2307                                loadi64>, VEX_W;
2308 }
2309
2310 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2311 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2312 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2313 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2314 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2315 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2316 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2317 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2318 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2319 } // HasTBM, EFLAGS
2320
2321 //===----------------------------------------------------------------------===//
2322 // Pattern fragments to auto generate TBM instructions.
2323 //===----------------------------------------------------------------------===//
2324
2325 let Predicates = [HasTBM] in {
2326   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2327             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2328   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2329             (BEXTRI32mi addr:$src1, imm:$src2)>;
2330   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2331             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2332   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2333             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2334
2335   // FIXME: patterns for the load versions are not implemented
2336   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2337             (BLCFILL32rr GR32:$src)>;
2338   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2339             (BLCFILL64rr GR64:$src)>;
2340
2341   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2342             (BLCI32rr GR32:$src)>;
2343   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2344             (BLCI64rr GR64:$src)>;
2345
2346   // Extra patterns because opt can optimize the above patterns to this.
2347   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2348             (BLCI32rr GR32:$src)>;
2349   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2350             (BLCI64rr GR64:$src)>;
2351
2352   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2353             (BLCIC32rr GR32:$src)>;
2354   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2355             (BLCIC64rr GR64:$src)>;
2356
2357   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2358             (BLCMSK32rr GR32:$src)>;
2359   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2360             (BLCMSK64rr GR64:$src)>;
2361
2362   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2363             (BLCS32rr GR32:$src)>;
2364   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2365             (BLCS64rr GR64:$src)>;
2366
2367   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2368             (BLSFILL32rr GR32:$src)>;
2369   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2370             (BLSFILL64rr GR64:$src)>;
2371
2372   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2373             (BLSIC32rr GR32:$src)>;
2374   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2375             (BLSIC64rr GR64:$src)>;
2376
2377   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2378             (T1MSKC32rr GR32:$src)>;
2379   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2380             (T1MSKC64rr GR64:$src)>;
2381
2382   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2383             (TZMSK32rr GR32:$src)>;
2384   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2385             (TZMSK64rr GR64:$src)>;
2386 } // HasTBM
2387
2388 //===----------------------------------------------------------------------===//
2389 // Subsystems.
2390 //===----------------------------------------------------------------------===//
2391
2392 include "X86InstrArithmetic.td"
2393 include "X86InstrCMovSetCC.td"
2394 include "X86InstrExtension.td"
2395 include "X86InstrControl.td"
2396 include "X86InstrShiftRotate.td"
2397
2398 // X87 Floating Point Stack.
2399 include "X86InstrFPStack.td"
2400
2401 // SIMD support (SSE, MMX and AVX)
2402 include "X86InstrFragmentsSIMD.td"
2403
2404 // FMA - Fused Multiply-Add support (requires FMA)
2405 include "X86InstrFMA.td"
2406
2407 // XOP
2408 include "X86InstrXOP.td"
2409
2410 // SSE, MMX and 3DNow! vector support.
2411 include "X86InstrSSE.td"
2412 include "X86InstrAVX512.td"
2413 include "X86InstrMMX.td"
2414 include "X86Instr3DNow.td"
2415
2416 include "X86InstrVMX.td"
2417 include "X86InstrSVM.td"
2418
2419 include "X86InstrTSX.td"
2420
2421 // System instructions.
2422 include "X86InstrSystem.td"
2423
2424 // Compiler Pseudo Instructions and Pat Patterns
2425 include "X86InstrCompiler.td"
2426
2427 //===----------------------------------------------------------------------===//
2428 // Assembler Mnemonic Aliases
2429 //===----------------------------------------------------------------------===//
2430
2431 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2432 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2433 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2434
2435 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2436 def : MnemonicAlias<"cwde", "cwtl", "att">;
2437 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2438 def : MnemonicAlias<"cdq",  "cltd", "att">;
2439 def : MnemonicAlias<"cdqe", "cltq", "att">;
2440 def : MnemonicAlias<"cqo",  "cqto", "att">;
2441
2442 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2443 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2444 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2445
2446 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2447 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2448
2449 def : MnemonicAlias<"loopz",  "loope",  "att">;
2450 def : MnemonicAlias<"loopnz", "loopne", "att">;
2451
2452 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2453 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2454 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2455 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2456 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2457 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2458 def : MnemonicAlias<"popfd", "popfl", "att">;
2459
2460 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2461 // all modes.  However: "push (addr)" and "push $42" should default to
2462 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2463 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2464 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2465 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2466 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2467 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2468 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2469 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2470
2471 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2472 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2473 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2474 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2475 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2476 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2477
2478 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2479 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2480 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2481 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2482
2483 def : MnemonicAlias<"repe",  "rep",   "att">;
2484 def : MnemonicAlias<"repz",  "rep",   "att">;
2485 def : MnemonicAlias<"repnz", "repne", "att">;
2486
2487 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2488 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2489 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2490
2491 def : MnemonicAlias<"salb", "shlb", "att">;
2492 def : MnemonicAlias<"salw", "shlw", "att">;
2493 def : MnemonicAlias<"sall", "shll", "att">;
2494 def : MnemonicAlias<"salq", "shlq", "att">;
2495
2496 def : MnemonicAlias<"smovb", "movsb", "att">;
2497 def : MnemonicAlias<"smovw", "movsw", "att">;
2498 def : MnemonicAlias<"smovl", "movsl", "att">;
2499 def : MnemonicAlias<"smovq", "movsq", "att">;
2500
2501 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2502 def : MnemonicAlias<"verrw", "verr", "att">;
2503
2504 // System instruction aliases.
2505 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2506 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2507 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2508 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2509
2510 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2511 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2512 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2513 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2514 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2515 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2516 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2517 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2518 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2519 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2520 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2521 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2522
2523
2524 // Floating point stack aliases.
2525 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2526 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2527 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2528 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2529 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2530 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2531 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2532 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2533 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2534 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2535 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2536 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2537 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2538 def : MnemonicAlias<"fwait",    "wait",     "att">;
2539
2540
2541 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2542                     string VariantName>
2543   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2544                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2545
2546 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2547 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2548 /// example "setz" -> "sete".
2549 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2550                                         string V = ""> {
2551   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2552   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2553   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2554   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2555   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2556   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2557   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2558   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2559   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2560   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2561
2562   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2563   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2564   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2565   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2566 }
2567
2568 // Aliases for set<CC>
2569 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2570 // Aliases for j<CC>
2571 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2572 // Aliases for cmov<CC>{w,l,q}
2573 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2574 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2575 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2576 // No size suffix for intel-style asm.
2577 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2578
2579
2580 //===----------------------------------------------------------------------===//
2581 // Assembler Instruction Aliases
2582 //===----------------------------------------------------------------------===//
2583
2584 // aad/aam default to base 10 if no operand is specified.
2585 def : InstAlias<"aad", (AAD8i8 10)>;
2586 def : InstAlias<"aam", (AAM8i8 10)>;
2587
2588 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2589 // Likewise for btc/btr/bts.
2590 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2591                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2592 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2593                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2594 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2595                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2596 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2597                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2598
2599 // clr aliases.
2600 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2601 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2602 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2603 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2604
2605 // lods aliases. Accept the destination being omitted because it's implicit
2606 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2607 // in the destination.
2608 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2609 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2610 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2611 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2612 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2613 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2614 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2615 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2616
2617 // stos aliases. Accept the source being omitted because it's implicit in
2618 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2619 // in the source.
2620 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2621 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2622 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2623 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2624 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2625 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2626 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2627 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2628
2629 // scas aliases. Accept the destination being omitted because it's implicit
2630 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2631 // in the destination.
2632 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2633 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2634 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2635 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2636 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2637 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2638 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2639 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2640
2641 // div and idiv aliases for explicit A register.
2642 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2643 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2644 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2645 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2646 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2647 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2648 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2649 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2650 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2651 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2652 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2653 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2654 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2655 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2656 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2657 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2658
2659
2660
2661 // Various unary fpstack operations default to operating on on ST1.
2662 // For example, "fxch" -> "fxch %st(1)"
2663 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2664 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2665 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2666 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2667 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2668 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2669 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2670 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2671 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2672 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2673 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2674 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2675 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2676 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2677 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2678
2679 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2680 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2681 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2682 // gas.
2683 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2684  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2685                  (Inst RST:$op), EmitAlias>;
2686  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2687                  (Inst ST0), EmitAlias>;
2688 }
2689
2690 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2691 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2692 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2693 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2694 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2695 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2696 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2697 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2698 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2699 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2700 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2701 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2702 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2703 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2704 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2705 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2706
2707
2708 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2709 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2710 // solely because gas supports it.
2711 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2712 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2713 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2714 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2715 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2716 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2717
2718 // We accept "fnstsw %eax" even though it only writes %ax.
2719 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2720 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2721 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2722
2723 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2724 // this is compatible with what GAS does.
2725 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2726 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2727 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2728 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2729 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2730 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2731 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2732 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2733
2734 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst), 0>, Requires<[In64BitMode]>;
2735 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst), 0>, Requires<[In64BitMode]>;
2736 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst), 0>, Requires<[In32BitMode]>;
2737 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst), 0>, Requires<[In32BitMode]>;
2738 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2739 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2740
2741
2742 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2743 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2744 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2745 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2746 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2747 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2748 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2749
2750 // inb %dx -> inb %al, %dx
2751 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2752 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2753 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2754 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2755 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2756 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2757
2758
2759 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2760 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2761 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2762 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2763 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2764 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2765 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2766 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2767 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2768
2769 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2770 // the move.  All segment/mem forms are equivalent, this has the shortest
2771 // encoding.
2772 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2773 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2774
2775 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2776 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2777
2778 // Match 'movq GR64, MMX' as an alias for movd.
2779 def : InstAlias<"movq $src, $dst",
2780                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2781 def : InstAlias<"movq $src, $dst",
2782                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2783
2784 // movsx aliases
2785 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2786 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2787 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2788 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2789 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2790 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2791 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2792
2793 // movzx aliases
2794 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2795 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2796 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2797 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2798 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2799 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2800 // Note: No GR32->GR64 movzx form.
2801
2802 // outb %dx -> outb %al, %dx
2803 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2804 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2805 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2806 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2807 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2808 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2809
2810 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2811 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2812 // errors, since its encoding is the most compact.
2813 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2814
2815 // shld/shrd op,op -> shld op, op, CL
2816 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2817 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2818 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2819 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2820 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2821 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2822
2823 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2824 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2825 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2826 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2827 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2828 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2829
2830 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2831  *  matching a fixed immediate like $1.
2832 // "shl X, $1" is an alias for "shl X".
2833 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2834  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2835                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2836  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2837                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2838  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2839                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2840  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2841                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2842  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2843                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2844  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2845                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2846  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2847                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2848  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2849                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2850 }
2851
2852 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2853 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2854 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2855 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2856 FIXME */
2857
2858 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2859 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2860                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2861 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2862                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2863 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2864                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2865 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2866                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2867
2868 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2869 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2870                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2871 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2872                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2873 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2874                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2875 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2876                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2877
2878 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2879 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2880 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2881                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2882 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2883                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2884 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;