lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  25
  26 def SDTX86Cmov    : SDTypeProfile<1, 4,
  27                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  28                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  29
  30 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  31 def SDTUnaryArithWithFlags  : SDTypeProfile<1, 1,
  32                                             [SDTCisInt<0>]>;
  33 def SDTBinaryArithWithFlags : SDTypeProfile<1, 2,
  34                                             [SDTCisSameAs<0, 1>,
  35                                              SDTCisSameAs<0, 2>,
  36                                              SDTCisInt<0>]>;
  37
  38 def SDTX86BrCond  : SDTypeProfile<0, 3,
  39                                   [SDTCisVT<0, OtherVT>,
  40                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  41
  42 def SDTX86SetCC   : SDTypeProfile<1, 2,
  43                                   [SDTCisVT<0, i8>,
  44                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  45
  46 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  47                                      SDTCisVT<2, i8>]>;
  48 def SDTX86cas8 : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  49
  50 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  51                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  52 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  53
  54 def SDT_X86CallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  55 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  56                                          SDTCisVT<1, i32> ]>;
  57
  58 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  59
  60 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  61
  62 def SDTX86RdTsc   : SDTypeProfile<0, 0, []>;
  63
  64 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  65
  66 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_X86SegmentBaseAddress : SDTypeProfile<1, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  71
  72 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  73
  74 def X86bsf     : SDNode<"X86ISD::BSF",      SDTIntUnaryOp>;
  75 def X86bsr     : SDNode<"X86ISD::BSR",      SDTIntUnaryOp>;
  76 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
  77 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
  78
  79 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
  80
  81 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
  82
  83 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
  84 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
  85                         [SDNPHasChain]>;
  86 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
  87
  88 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
  89                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  90                          SDNPMayLoad]>;
  91 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86cas8,
  92                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
  93                          SDNPMayLoad]>;
  94 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
  95                         [SDNPHasChain, SDNPMayStore,
  96                          SDNPMayLoad, SDNPMemOperand]>;
  97 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
  98                         [SDNPHasChain, SDNPMayStore,
  99                          SDNPMayLoad, SDNPMemOperand]>;
 100 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 101                         [SDNPHasChain, SDNPMayStore,
 102                          SDNPMayLoad, SDNPMemOperand]>;
 103 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 104                         [SDNPHasChain, SDNPMayStore,
 105                          SDNPMayLoad, SDNPMemOperand]>;
 106 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 107                         [SDNPHasChain, SDNPMayStore,
 108                          SDNPMayLoad, SDNPMemOperand]>;
 109 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 110                         [SDNPHasChain, SDNPMayStore,
 111                          SDNPMayLoad, SDNPMemOperand]>;
 112 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 113                         [SDNPHasChain, SDNPMayStore,
 114                          SDNPMayLoad, SDNPMemOperand]>;
 115 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 116                         [SDNPHasChain, SDNPOptInFlag]>;
 117
 118 def X86callseq_start :
 119                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 120                         [SDNPHasChain, SDNPOutFlag]>;
 121 def X86callseq_end :
 122                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 123                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 124
 125 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 126                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 127
 128 def X86tailcall: SDNode<"X86ISD::TAILCALL",     SDT_X86Call,
 129                         [SDNPHasChain, SDNPOutFlag, SDNPOptInFlag]>;
 130
 131 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 132                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore]>;
 133 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 134                         [SDNPHasChain, SDNPInFlag, SDNPOutFlag, SDNPMayStore,
 135                          SDNPMayLoad]>;
 136
 137 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG",SDTX86RdTsc,
 138                         [SDNPHasChain, SDNPOutFlag, SDNPSideEffect]>;
 139
 140 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 141 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 142
 143 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 144                         [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 145 def X86SegmentBaseAddress : SDNode<"X86ISD::SegmentBaseAddress",
 146                                  SDT_X86SegmentBaseAddress, []>;
 147
 148 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 149                         [SDNPHasChain]>;
 150
 151 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 152                         [SDNPHasChain,  SDNPOptInFlag]>;
 153
 154 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags>;
 155 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 156 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags>;
 157 def X86umul_flag : SDNode<"X86ISD::UMUL", SDTUnaryArithWithFlags>;
 158 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 159 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 160
 161 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // X86 Operand Definitions.
 165 //
 166
 167 // *mem - Operand definitions for the funky X86 addressing mode operands.
 168 //
 169 class X86MemOperand<string printMethod> : Operand<iPTR> {
 170   let PrintMethod = printMethod;
 171   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm, i8imm);
 172 }
 173
 174 def i8mem   : X86MemOperand<"printi8mem">;
 175 def i16mem  : X86MemOperand<"printi16mem">;
 176 def i32mem  : X86MemOperand<"printi32mem">;
 177 def i64mem  : X86MemOperand<"printi64mem">;
 178 def i128mem : X86MemOperand<"printi128mem">;
 179 def f32mem  : X86MemOperand<"printf32mem">;
 180 def f64mem  : X86MemOperand<"printf64mem">;
 181 def f80mem  : X86MemOperand<"printf80mem">;
 182 def f128mem : X86MemOperand<"printf128mem">;
 183
 184 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 185 // plain GR64, so that it doesn't potentially require a REX prefix.
 186 def i8mem_NOREX : Operand<i64> {
 187   let PrintMethod = "printi8mem";
 188   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX, i32imm, i8imm);
 189 }
 190
 191 def lea32mem : Operand<i32> {
 192   let PrintMethod = "printlea32mem";
 193   let MIOperandInfo = (ops GR32, i8imm, GR32, i32imm);
 194 }
 195
 196 def SSECC : Operand<i8> {
 197   let PrintMethod = "printSSECC";
 198 }
 199
 200 def piclabel: Operand<i32> {
 201   let PrintMethod = "printPICLabel";
 202 }
 203
 204 // A couple of more descriptive operand definitions.
 205 // 16-bits but only 8 bits are significant.
 206 def i16i8imm  : Operand<i16>;
 207 // 32-bits but only 8 bits are significant.
 208 def i32i8imm  : Operand<i32>;
 209
 210 // Branch targets have OtherVT type.
 211 def brtarget : Operand<OtherVT>;
 212
 213 //===----------------------------------------------------------------------===//
 214 // X86 Complex Pattern Definitions.
 215 //
 216
 217 // Define X86 specific addressing mode.
 218 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], []>;
 219 def lea32addr : ComplexPattern<i32, 4, "SelectLEAAddr",
 220                                [add, mul, shl, or, frameindex], []>;
 221
 222 //===----------------------------------------------------------------------===//
 223 // X86 Instruction Predicate Definitions.
 224 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 225 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 226 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 227 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 228 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 229 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 230 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 231 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 232 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 233 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">;
 234 def In64BitMode  : Predicate<"Subtarget->is64Bit()">;
 235 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 236 def NotSmallCode : Predicate<"TM.getCodeModel() != CodeModel::Small">;
 237 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 238 def OptForSpeed  : Predicate<"!OptForSize">;
 239 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 240
 241 //===----------------------------------------------------------------------===//
 242 // X86 Instruction Format Definitions.
 243 //
 244
 245 include "X86InstrFormats.td"
 246
 247 //===----------------------------------------------------------------------===//
 248 // Pattern fragments...
 249 //
 250
 251 // X86 specific condition code. These correspond to CondCode in
 252 // X86InstrInfo.h. They must be kept in synch.
 253 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 254 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 255 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 256 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 257 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 258 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 259 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 260 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 261 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 262 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 263 def X86_COND_NO  : PatLeaf<(i8 10)>;
 264 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 265 def X86_COND_NS  : PatLeaf<(i8 12)>;
 266 def X86_COND_O   : PatLeaf<(i8 13)>;
 267 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 268 def X86_COND_S   : PatLeaf<(i8 15)>;
 269
 270 def i16immSExt8  : PatLeaf<(i16 imm), [{
 271   // i16immSExt8 predicate - True if the 16-bit immediate fits in a 8-bit
 272   // sign extended field.
 273   return (int16_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 274 }]>;
 275
 276 def i32immSExt8  : PatLeaf<(i32 imm), [{
 277   // i32immSExt8 predicate - True if the 32-bit immediate fits in a 8-bit
 278   // sign extended field.
 279   return (int32_t)N->getZExtValue() == (int8_t)N->getZExtValue();
 280 }]>;
 281
 282 // Helper fragments for loads.
 283 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 284 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 285 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 286   LoadSDNode *LD = cast<LoadSDNode>(N);
 287   if (const Value *Src = LD->getSrcValue())
 288     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 289       if (PT->getAddressSpace() > 255)
 290         return false;
 291   ISD::LoadExtType ExtType = LD->getExtensionType();
 292   if (ExtType == ISD::NON_EXTLOAD)
 293     return true;
 294   if (ExtType == ISD::EXTLOAD)
 295     return LD->getAlignment() >= 2 && !LD->isVolatile();
 296   return false;
 297 }]>;
 298
 299 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 300   LoadSDNode *LD = cast<LoadSDNode>(N);
 301   if (const Value *Src = LD->getSrcValue())
 302     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 303       if (PT->getAddressSpace() > 255)
 304         return false;
 305   ISD::LoadExtType ExtType = LD->getExtensionType();
 306   if (ExtType == ISD::EXTLOAD)
 307     return LD->getAlignment() >= 2 && !LD->isVolatile();
 308   return false;
 309 }]>;
 310
 311 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 312   LoadSDNode *LD = cast<LoadSDNode>(N);
 313   if (const Value *Src = LD->getSrcValue())
 314     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 315       if (PT->getAddressSpace() > 255)
 316         return false;
 317   ISD::LoadExtType ExtType = LD->getExtensionType();
 318   if (ExtType == ISD::NON_EXTLOAD)
 319     return true;
 320   if (ExtType == ISD::EXTLOAD)
 321     return LD->getAlignment() >= 4 && !LD->isVolatile();
 322   return false;
 323 }]>;
 324
 325 def nvloadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 326   LoadSDNode *LD = cast<LoadSDNode>(N);
 327   if (const Value *Src = LD->getSrcValue())
 328     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 329       if (PT->getAddressSpace() > 255)
 330         return false;
 331   if (LD->isVolatile())
 332     return false;
 333   ISD::LoadExtType ExtType = LD->getExtensionType();
 334   if (ExtType == ISD::NON_EXTLOAD)
 335     return true;
 336   if (ExtType == ISD::EXTLOAD)
 337     return LD->getAlignment() >= 4;
 338   return false;
 339 }]>;
 340
 341 def gsload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 342   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 343     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 344       return PT->getAddressSpace() == 256;
 345   return false;
 346 }]>;
 347
 348 def fsload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 349   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 350     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 351       return PT->getAddressSpace() == 257;
 352   return false;
 353 }]>;
 354
 355 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr)), [{
 356   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 357     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 358       if (PT->getAddressSpace() > 255)
 359         return false;
 360   return true;
 361 }]>;
 362 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr)), [{
 363   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 364     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 365       if (PT->getAddressSpace() > 255)
 366         return false;
 367   return true;
 368 }]>;
 369
 370 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr)), [{
 371   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 372     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 373       if (PT->getAddressSpace() > 255)
 374         return false;
 375   return true;
 376 }]>;
 377 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr)), [{
 378   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 379     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 380       if (PT->getAddressSpace() > 255)
 381         return false;
 382   return true;
 383 }]>;
 384 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr)), [{
 385   if (const Value *Src = cast<LoadSDNode>(N)->getSrcValue())
 386     if (const PointerType *PT = dyn_cast<PointerType>(Src->getType()))
 387       if (PT->getAddressSpace() > 255)
 388         return false;
 389   return true;
 390 }]>;
 391
 392 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 393 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 394 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 395
 396 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 397 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 398 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 399 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 400 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 401 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 402
 403 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 404 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 405 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 406 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 407 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 408 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 409
 410
 411 // An 'and' node with a single use.
 412 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 413   return N->hasOneUse();
 414 }]>;
 415 // An 'srl' node with a single use.
 416 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 417   return N->hasOneUse();
 418 }]>;
 419 // An 'trunc' node with a single use.
 420 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 421   return N->hasOneUse();
 422 }]>;
 423
 424 // 'shld' and 'shrd' instruction patterns. Note that even though these have
 425 // the srl and shl in their patterns, the C++ code must still check for them,
 426 // because predicates are tested before children nodes are explored.
 427
 428 def shrd : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 429                    (or (srl node:$src1, node:$amt1),
 430                        (shl node:$src2, node:$amt2)), [{
 431   assert(N->getOpcode() == ISD::OR);
 432   return N->getOperand(0).getOpcode() == ISD::SRL &&
 433          N->getOperand(1).getOpcode() == ISD::SHL &&
 434          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 435          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 436          N->getOperand(0).getConstantOperandVal(1) ==
 437          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 438 }]>;
 439
 440 def shld : PatFrag<(ops node:$src1, node:$amt1, node:$src2, node:$amt2),
 441                    (or (shl node:$src1, node:$amt1),
 442                        (srl node:$src2, node:$amt2)), [{
 443   assert(N->getOpcode() == ISD::OR);
 444   return N->getOperand(0).getOpcode() == ISD::SHL &&
 445          N->getOperand(1).getOpcode() == ISD::SRL &&
 446          isa<ConstantSDNode>(N->getOperand(0).getOperand(1)) &&
 447          isa<ConstantSDNode>(N->getOperand(1).getOperand(1)) &&
 448          N->getOperand(0).getConstantOperandVal(1) ==
 449          N->getValueSizeInBits(0) - N->getOperand(1).getConstantOperandVal(1);
 450 }]>;
 451
 452 //===----------------------------------------------------------------------===//
 453 // Instruction list...
 454 //
 455
 456 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
 457 // a stack adjustment and the codegen must know that they may modify the stack
 458 // pointer before prolog-epilog rewriting occurs.
 459 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 460 // sub / add which can clobber EFLAGS.
 461 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
 462 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 463                            "#ADJCALLSTACKDOWN",
 464                            [(X86callseq_start timm:$amt)]>,
 465                           Requires<[In32BitMode]>;
 466 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 467                            "#ADJCALLSTACKUP",
 468                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 469                           Requires<[In32BitMode]>;
 470 }
 471
 472 // Nop
 473 let neverHasSideEffects = 1 in
 474   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", []>;
 475
 476 // PIC base
 477 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
 478   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins piclabel:$label),
 479                       "call\t$label\n\t"
 480                       "pop{l}\t$reg", []>;
 481
 482 //===----------------------------------------------------------------------===//
 483 //  Control Flow Instructions...
 484 //
 485
 486 // Return instructions.
 487 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 488     hasCtrlDep = 1, FPForm = SpecialFP, FPFormBits = SpecialFP.Value in {
 489   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
 490                     "ret",
 491                     [(X86retflag 0)]>;
 492   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
 493                     "ret\t$amt",
 494                     [(X86retflag imm:$amt)]>;
 495 }
 496
 497 // All branches are RawFrm, Void, Branch, and Terminators
 498 let isBranch = 1, isTerminator = 1 in
 499   class IBr<bits<8> opcode, dag ins, string asm, list<dag> pattern> :
 500         I<opcode, RawFrm, (outs), ins, asm, pattern>;
 501
 502 let isBranch = 1, isBarrier = 1 in
 503   def JMP : IBr<0xE9, (ins brtarget:$dst), "jmp\t$dst", [(br bb:$dst)]>;
 504
 505 // Indirect branches
 506 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 507   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 508                      [(brind GR32:$dst)]>;
 509   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 510                      [(brind (loadi32 addr:$dst))]>;
 511 }
 512
 513 // Conditional branches
 514 let Uses = [EFLAGS] in {
 515 def JE  : IBr<0x84, (ins brtarget:$dst), "je\t$dst",
 516               [(X86brcond bb:$dst, X86_COND_E, EFLAGS)]>, TB;
 517 def JNE : IBr<0x85, (ins brtarget:$dst), "jne\t$dst",
 518               [(X86brcond bb:$dst, X86_COND_NE, EFLAGS)]>, TB;
 519 def JL  : IBr<0x8C, (ins brtarget:$dst), "jl\t$dst",
 520               [(X86brcond bb:$dst, X86_COND_L, EFLAGS)]>, TB;
 521 def JLE : IBr<0x8E, (ins brtarget:$dst), "jle\t$dst",
 522               [(X86brcond bb:$dst, X86_COND_LE, EFLAGS)]>, TB;
 523 def JG  : IBr<0x8F, (ins brtarget:$dst), "jg\t$dst",
 524               [(X86brcond bb:$dst, X86_COND_G, EFLAGS)]>, TB;
 525 def JGE : IBr<0x8D, (ins brtarget:$dst), "jge\t$dst",
 526               [(X86brcond bb:$dst, X86_COND_GE, EFLAGS)]>, TB;
 527
 528 def JB  : IBr<0x82, (ins brtarget:$dst), "jb\t$dst",
 529               [(X86brcond bb:$dst, X86_COND_B, EFLAGS)]>, TB;
 530 def JBE : IBr<0x86, (ins brtarget:$dst), "jbe\t$dst",
 531               [(X86brcond bb:$dst, X86_COND_BE, EFLAGS)]>, TB;
 532 def JA  : IBr<0x87, (ins brtarget:$dst), "ja\t$dst",
 533               [(X86brcond bb:$dst, X86_COND_A, EFLAGS)]>, TB;
 534 def JAE : IBr<0x83, (ins brtarget:$dst), "jae\t$dst",
 535               [(X86brcond bb:$dst, X86_COND_AE, EFLAGS)]>, TB;
 536
 537 def JS  : IBr<0x88, (ins brtarget:$dst), "js\t$dst",
 538               [(X86brcond bb:$dst, X86_COND_S, EFLAGS)]>, TB;
 539 def JNS : IBr<0x89, (ins brtarget:$dst), "jns\t$dst",
 540               [(X86brcond bb:$dst, X86_COND_NS, EFLAGS)]>, TB;
 541 def JP  : IBr<0x8A, (ins brtarget:$dst), "jp\t$dst",
 542               [(X86brcond bb:$dst, X86_COND_P, EFLAGS)]>, TB;
 543 def JNP : IBr<0x8B, (ins brtarget:$dst), "jnp\t$dst",
 544               [(X86brcond bb:$dst, X86_COND_NP, EFLAGS)]>, TB;
 545 def JO  : IBr<0x80, (ins brtarget:$dst), "jo\t$dst",
 546               [(X86brcond bb:$dst, X86_COND_O, EFLAGS)]>, TB;
 547 def JNO : IBr<0x81, (ins brtarget:$dst), "jno\t$dst",
 548               [(X86brcond bb:$dst, X86_COND_NO, EFLAGS)]>, TB;
 549 } // Uses = [EFLAGS]
 550
 551 //===----------------------------------------------------------------------===//
 552 //  Call Instructions...
 553 //
 554 let isCall = 1 in
 555   // All calls clobber the non-callee saved registers. ESP is marked as
 556   // a use to prevent stack-pointer assignments that appear immediately
 557   // before calls from potentially appearing dead. Uses for argument
 558   // registers are added manually.
 559   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 560               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 561               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 562               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 563       Uses = [ESP] in {
 564     def CALLpcrel32 : Ii32<0xE8, RawFrm, (outs), (ins i32imm:$dst,variable_ops),
 565                            "call\t${dst:call}", [(X86call imm:$dst)]>,
 566                       Requires<[In32BitMode]>;
 567     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst, variable_ops),
 568                         "call\t{*}$dst", [(X86call GR32:$dst)]>;
 569     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst, variable_ops),
 570                         "call\t{*}$dst", [(X86call (loadi32 addr:$dst))]>;
 571   }
 572
 573 // Tail call stuff.
 574
 575 def TAILCALL : I<0, Pseudo, (outs), (ins),
 576                          "#TAILCALL",
 577                          []>;
 578
 579 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 580 def TCRETURNdi : I<0, Pseudo, (outs), (ins i32imm:$dst, i32imm:$offset, variable_ops),
 581                  "#TC_RETURN $dst $offset",
 582                  []>;
 583
 584 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 585 def TCRETURNri : I<0, Pseudo, (outs), (ins GR32:$dst, i32imm:$offset, variable_ops),
 586                  "#TC_RETURN $dst $offset",
 587                  []>;
 588
 589 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 590
 591   def TAILJMPd : IBr<0xE9, (ins i32imm:$dst), "jmp\t${dst:call}  # TAILCALL",
 592                  []>;
 593 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 594   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst  # TAILCALL",
 595                  []>;
 596 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 597   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem:$dst),
 598                    "jmp\t{*}$dst  # TAILCALL", []>;
 599
 600 //===----------------------------------------------------------------------===//
 601 //  Miscellaneous Instructions...
 602 //
 603 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 604 def LEAVE    : I<0xC9, RawFrm,
 605                  (outs), (ins), "leave", []>;
 606
 607 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 608 let mayLoad = 1 in
 609 def POP32r   : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", []>;
 610
 611 let mayStore = 1 in
 612 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[]>;
 613 }
 614
 615 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, neverHasSideEffects=1 in
 616 def POPFD    : I<0x9D, RawFrm, (outs), (ins), "popf", []>;
 617 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 618 def PUSHFD   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 619
 620 let isTwoAddress = 1 in                               // GR32 = bswap GR32
 621   def BSWAP32r : I<0xC8, AddRegFrm,
 622                    (outs GR32:$dst), (ins GR32:$src),
 623                    "bswap{l}\t$dst",
 624                    [(set GR32:$dst, (bswap GR32:$src))]>, TB;
 625
 626
 627 // Bit scan instructions.
 628 let Defs = [EFLAGS] in {
 629 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 630                  "bsf{w}\t{$src, $dst|$dst, $src}",
 631                  [(set GR16:$dst, (X86bsf GR16:$src)), (implicit EFLAGS)]>, TB;
 632 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 633                  "bsf{w}\t{$src, $dst|$dst, $src}",
 634                  [(set GR16:$dst, (X86bsf (loadi16 addr:$src))),
 635                   (implicit EFLAGS)]>, TB;
 636 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 637                  "bsf{l}\t{$src, $dst|$dst, $src}",
 638                  [(set GR32:$dst, (X86bsf GR32:$src)), (implicit EFLAGS)]>, TB;
 639 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 640                  "bsf{l}\t{$src, $dst|$dst, $src}",
 641                  [(set GR32:$dst, (X86bsf (loadi32 addr:$src))),
 642                   (implicit EFLAGS)]>, TB;
 643
 644 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 645                  "bsr{w}\t{$src, $dst|$dst, $src}",
 646                  [(set GR16:$dst, (X86bsr GR16:$src)), (implicit EFLAGS)]>, TB;
 647 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 648                  "bsr{w}\t{$src, $dst|$dst, $src}",
 649                  [(set GR16:$dst, (X86bsr (loadi16 addr:$src))),
 650                   (implicit EFLAGS)]>, TB;
 651 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 652                  "bsr{l}\t{$src, $dst|$dst, $src}",
 653                  [(set GR32:$dst, (X86bsr GR32:$src)), (implicit EFLAGS)]>, TB;
 654 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 655                  "bsr{l}\t{$src, $dst|$dst, $src}",
 656                  [(set GR32:$dst, (X86bsr (loadi32 addr:$src))),
 657                   (implicit EFLAGS)]>, TB;
 658 } // Defs = [EFLAGS]
 659
 660 let neverHasSideEffects = 1 in
 661 def LEA16r   : I<0x8D, MRMSrcMem,
 662                  (outs GR16:$dst), (ins i32mem:$src),
 663                  "lea{w}\t{$src|$dst}, {$dst|$src}", []>, OpSize;
 664 let isReMaterializable = 1 in
 665 def LEA32r   : I<0x8D, MRMSrcMem,
 666                  (outs GR32:$dst), (ins lea32mem:$src),
 667                  "lea{l}\t{$src|$dst}, {$dst|$src}",
 668                  [(set GR32:$dst, lea32addr:$src)]>, Requires<[In32BitMode]>;
 669
 670 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI] in {
 671 def REP_MOVSB : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 672                   [(X86rep_movs i8)]>, REP;
 673 def REP_MOVSW : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 674                   [(X86rep_movs i16)]>, REP, OpSize;
 675 def REP_MOVSD : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 676                   [(X86rep_movs i32)]>, REP;
 677 }
 678
 679 let Defs = [ECX,EDI], Uses = [AL,ECX,EDI] in
 680 def REP_STOSB : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 681                   [(X86rep_stos i8)]>, REP;
 682 let Defs = [ECX,EDI], Uses = [AX,ECX,EDI] in
 683 def REP_STOSW : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 684                   [(X86rep_stos i16)]>, REP, OpSize;
 685 let Defs = [ECX,EDI], Uses = [EAX,ECX,EDI] in
 686 def REP_STOSD : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 687                   [(X86rep_stos i32)]>, REP;
 688
 689 let Defs = [RAX, RDX] in
 690 def RDTSC : I<0x31, RawFrm, (outs), (ins), "rdtsc", [(X86rdtsc)]>,
 691             TB;
 692
 693 let isBarrier = 1, hasCtrlDep = 1 in {
 694 def TRAP    : I<0x0B, RawFrm, (outs), (ins), "ud2", [(trap)]>, TB;
 695 }
 696
 697 //===----------------------------------------------------------------------===//
 698 //  Input/Output Instructions...
 699 //
 700 let Defs = [AL], Uses = [DX] in
 701 def IN8rr  : I<0xEC, RawFrm, (outs), (ins),
 702                "in{b}\t{%dx, %al|%AL, %DX}", []>;
 703 let Defs = [AX], Uses = [DX] in
 704 def IN16rr : I<0xED, RawFrm, (outs), (ins),
 705                "in{w}\t{%dx, %ax|%AX, %DX}", []>,  OpSize;
 706 let Defs = [EAX], Uses = [DX] in
 707 def IN32rr : I<0xED, RawFrm, (outs), (ins),
 708                "in{l}\t{%dx, %eax|%EAX, %DX}", []>;
 709
 710 let Defs = [AL] in
 711 def IN8ri  : Ii8<0xE4, RawFrm, (outs), (ins i16i8imm:$port),
 712                   "in{b}\t{$port, %al|%AL, $port}", []>;
 713 let Defs = [AX] in
 714 def IN16ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 715                   "in{w}\t{$port, %ax|%AX, $port}", []>, OpSize;
 716 let Defs = [EAX] in
 717 def IN32ri : Ii8<0xE5, RawFrm, (outs), (ins i16i8imm:$port),
 718                   "in{l}\t{$port, %eax|%EAX, $port}", []>;
 719
 720 let Uses = [DX, AL] in
 721 def OUT8rr  : I<0xEE, RawFrm, (outs), (ins),
 722                 "out{b}\t{%al, %dx|%DX, %AL}", []>;
 723 let Uses = [DX, AX] in
 724 def OUT16rr : I<0xEF, RawFrm, (outs), (ins),
 725                 "out{w}\t{%ax, %dx|%DX, %AX}", []>, OpSize;
 726 let Uses = [DX, EAX] in
 727 def OUT32rr : I<0xEF, RawFrm, (outs), (ins),
 728                 "out{l}\t{%eax, %dx|%DX, %EAX}", []>;
 729
 730 let Uses = [AL] in
 731 def OUT8ir  : Ii8<0xE6, RawFrm, (outs), (ins i16i8imm:$port),
 732                    "out{b}\t{%al, $port|$port, %AL}", []>;
 733 let Uses = [AX] in
 734 def OUT16ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 735                    "out{w}\t{%ax, $port|$port, %AX}", []>, OpSize;
 736 let Uses = [EAX] in
 737 def OUT32ir : Ii8<0xE7, RawFrm, (outs), (ins i16i8imm:$port),
 738                    "out{l}\t{%eax, $port|$port, %EAX}", []>;
 739
 740 //===----------------------------------------------------------------------===//
 741 //  Move Instructions...
 742 //
 743 let neverHasSideEffects = 1 in {
 744 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
 745                 "mov{b}\t{$src, $dst|$dst, $src}", []>;
 746 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
 747                 "mov{w}\t{$src, $dst|$dst, $src}", []>, OpSize;
 748 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
 749                 "mov{l}\t{$src, $dst|$dst, $src}", []>;
 750 }
 751 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
 752 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
 753                    "mov{b}\t{$src, $dst|$dst, $src}",
 754                    [(set GR8:$dst, imm:$src)]>;
 755 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
 756                    "mov{w}\t{$src, $dst|$dst, $src}",
 757                    [(set GR16:$dst, imm:$src)]>, OpSize;
 758 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
 759                    "mov{l}\t{$src, $dst|$dst, $src}",
 760                    [(set GR32:$dst, imm:$src)]>;
 761 }
 762 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
 763                    "mov{b}\t{$src, $dst|$dst, $src}",
 764                    [(store (i8 imm:$src), addr:$dst)]>;
 765 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
 766                    "mov{w}\t{$src, $dst|$dst, $src}",
 767                    [(store (i16 imm:$src), addr:$dst)]>, OpSize;
 768 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
 769                    "mov{l}\t{$src, $dst|$dst, $src}",
 770                    [(store (i32 imm:$src), addr:$dst)]>;
 771
 772 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in {
 773 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
 774                 "mov{b}\t{$src, $dst|$dst, $src}",
 775                 [(set GR8:$dst, (loadi8 addr:$src))]>;
 776 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 777                 "mov{w}\t{$src, $dst|$dst, $src}",
 778                 [(set GR16:$dst, (loadi16 addr:$src))]>, OpSize;
 779 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 780                 "mov{l}\t{$src, $dst|$dst, $src}",
 781                 [(set GR32:$dst, (loadi32 addr:$src))]>;
 782 }
 783
 784 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
 785                 "mov{b}\t{$src, $dst|$dst, $src}",
 786                 [(store GR8:$src, addr:$dst)]>;
 787 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
 788                 "mov{w}\t{$src, $dst|$dst, $src}",
 789                 [(store GR16:$src, addr:$dst)]>, OpSize;
 790 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
 791                 "mov{l}\t{$src, $dst|$dst, $src}",
 792                 [(store GR32:$src, addr:$dst)]>;
 793
 794 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
 795 // that they can be used for copying and storing h registers, which can't be
 796 // encoded when a REX prefix is present.
 797 let neverHasSideEffects = 1 in
 798 def MOV8rr_NOREX : I<0x88, MRMDestReg,
 799                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
 800                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 801 let mayStore = 1 in
 802 def MOV8mr_NOREX : I<0x88, MRMDestMem,
 803                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
 804                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 805 let mayLoad = 1,
 806     canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 807 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
 808                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
 809                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", []>;
 810
 811 //===----------------------------------------------------------------------===//
 812 //  Fixed-Register Multiplication and Division Instructions...
 813 //
 814
 815 // Extra precision multiplication
 816 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 817 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
 818                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 819                // This probably ought to be moved to a def : Pat<> if the
 820                // syntax can be accepted.
 821                [(set AL, (mul AL, GR8:$src)),
 822                 (implicit EFLAGS)]>;     // AL,AH = AL*GR8
 823
 824 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
 825 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
 826                "mul{w}\t$src",
 827                []>, OpSize;    // AX,DX = AX*GR16
 828
 829 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
 830 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
 831                "mul{l}\t$src",
 832                []>; // EAX,EDX = EAX*GR32
 833
 834 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 835 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
 836                "mul{b}\t$src",
 837                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
 838                // This probably ought to be moved to a def : Pat<> if the
 839                // syntax can be accepted.
 840                [(set AL, (mul AL, (loadi8 addr:$src))),
 841                 (implicit EFLAGS)]>;   // AL,AH = AL*[mem8]
 842
 843 let mayLoad = 1, neverHasSideEffects = 1 in {
 844 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 845 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
 846                "mul{w}\t$src",
 847                []>, OpSize; // AX,DX = AX*[mem16]
 848
 849 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 850 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
 851               "mul{l}\t$src",
 852               []>;          // EAX,EDX = EAX*[mem32]
 853 }
 854
 855 let neverHasSideEffects = 1 in {
 856 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 857 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", []>;
 858               // AL,AH = AL*GR8
 859 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 860 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", []>,
 861               OpSize;    // AX,DX = AX*GR16
 862 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 863 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", []>;
 864               // EAX,EDX = EAX*GR32
 865 let mayLoad = 1 in {
 866 let Defs = [AL,AH,EFLAGS], Uses = [AL] in
 867 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 868                 "imul{b}\t$src", []>;    // AL,AH = AL*[mem8]
 869 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 870 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 871                 "imul{w}\t$src", []>, OpSize; // AX,DX = AX*[mem16]
 872 let Defs = [EAX,EDX], Uses = [EAX] in
 873 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 874                 "imul{l}\t$src", []>;  // EAX,EDX = EAX*[mem32]
 875 }
 876 } // neverHasSideEffects
 877
 878 // unsigned division/remainder
 879 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 880 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 881                "div{b}\t$src", []>;
 882 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 883 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 884                "div{w}\t$src", []>, OpSize;
 885 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 886 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 887                "div{l}\t$src", []>;
 888 let mayLoad = 1 in {
 889 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 890 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),       // AX/[mem8] = AL,AH
 891                "div{b}\t$src", []>;
 892 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 893 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),      // DX:AX/[mem16] = AX,DX
 894                "div{w}\t$src", []>, OpSize;
 895 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 896 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),      // EDX:EAX/[mem32] = EAX,EDX
 897                "div{l}\t$src", []>;
 898 }
 899
 900 // Signed division/remainder.
 901 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 902 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),          // AX/r8 = AL,AH
 903                "idiv{b}\t$src", []>;
 904 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 905 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),         // DX:AX/r16 = AX,DX
 906                "idiv{w}\t$src", []>, OpSize;
 907 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 908 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),         // EDX:EAX/r32 = EAX,EDX
 909                "idiv{l}\t$src", []>;
 910 let mayLoad = 1, mayLoad = 1 in {
 911 let Defs = [AL,AH,EFLAGS], Uses = [AX] in
 912 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),      // AX/[mem8] = AL,AH
 913                "idiv{b}\t$src", []>;
 914 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 915 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),     // DX:AX/[mem16] = AX,DX
 916                "idiv{w}\t$src", []>, OpSize;
 917 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 918 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),     // EDX:EAX/[mem32] = EAX,EDX
 919                "idiv{l}\t$src", []>;
 920 }
 921
 922 //===----------------------------------------------------------------------===//
 923 //  Two address Instructions.
 924 //
 925 let isTwoAddress = 1 in {
 926
 927 // Conditional moves
 928 let Uses = [EFLAGS] in {
 929 let isCommutable = 1 in {
 930 def CMOVB16rr : I<0x42, MRMSrcReg,       // if <u, GR16 = GR16
 931                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 932                   "cmovb\t{$src2, $dst|$dst, $src2}",
 933                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 934                                    X86_COND_B, EFLAGS))]>,
 935                   TB, OpSize;
 936 def CMOVB32rr : I<0x42, MRMSrcReg,       // if <u, GR32 = GR32
 937                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 938                   "cmovb\t{$src2, $dst|$dst, $src2}",
 939                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 940                                    X86_COND_B, EFLAGS))]>,
 941                    TB;
 942 def CMOVAE16rr: I<0x43, MRMSrcReg,       // if >=u, GR16 = GR16
 943                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 944                   "cmovae\t{$src2, $dst|$dst, $src2}",
 945                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 946                                    X86_COND_AE, EFLAGS))]>,
 947                    TB, OpSize;
 948 def CMOVAE32rr: I<0x43, MRMSrcReg,       // if >=u, GR32 = GR32
 949                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 950                   "cmovae\t{$src2, $dst|$dst, $src2}",
 951                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 952                                    X86_COND_AE, EFLAGS))]>,
 953                    TB;
 954 def CMOVE16rr : I<0x44, MRMSrcReg,       // if ==, GR16 = GR16
 955                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 956                   "cmove\t{$src2, $dst|$dst, $src2}",
 957                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 958                                    X86_COND_E, EFLAGS))]>,
 959                    TB, OpSize;
 960 def CMOVE32rr : I<0x44, MRMSrcReg,       // if ==, GR32 = GR32
 961                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 962                   "cmove\t{$src2, $dst|$dst, $src2}",
 963                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 964                                    X86_COND_E, EFLAGS))]>,
 965                    TB;
 966 def CMOVNE16rr: I<0x45, MRMSrcReg,       // if !=, GR16 = GR16
 967                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 968                   "cmovne\t{$src2, $dst|$dst, $src2}",
 969                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 970                                    X86_COND_NE, EFLAGS))]>,
 971                    TB, OpSize;
 972 def CMOVNE32rr: I<0x45, MRMSrcReg,       // if !=, GR32 = GR32
 973                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 974                   "cmovne\t{$src2, $dst|$dst, $src2}",
 975                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 976                                    X86_COND_NE, EFLAGS))]>,
 977                    TB;
 978 def CMOVBE16rr: I<0x46, MRMSrcReg,       // if <=u, GR16 = GR16
 979                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 980                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 981                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 982                                    X86_COND_BE, EFLAGS))]>,
 983                    TB, OpSize;
 984 def CMOVBE32rr: I<0x46, MRMSrcReg,       // if <=u, GR32 = GR32
 985                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 986                   "cmovbe\t{$src2, $dst|$dst, $src2}",
 987                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
 988                                    X86_COND_BE, EFLAGS))]>,
 989                    TB;
 990 def CMOVA16rr : I<0x47, MRMSrcReg,       // if >u, GR16 = GR16
 991                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
 992                   "cmova\t{$src2, $dst|$dst, $src2}",
 993                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
 994                                    X86_COND_A, EFLAGS))]>,
 995                    TB, OpSize;
 996 def CMOVA32rr : I<0x47, MRMSrcReg,       // if >u, GR32 = GR32
 997                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
 998                   "cmova\t{$src2, $dst|$dst, $src2}",
 999                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1000                                    X86_COND_A, EFLAGS))]>,
1001                    TB;
1002 def CMOVL16rr : I<0x4C, MRMSrcReg,       // if <s, GR16 = GR16
1003                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1004                   "cmovl\t{$src2, $dst|$dst, $src2}",
1005                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1006                                    X86_COND_L, EFLAGS))]>,
1007                    TB, OpSize;
1008 def CMOVL32rr : I<0x4C, MRMSrcReg,       // if <s, GR32 = GR32
1009                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1010                   "cmovl\t{$src2, $dst|$dst, $src2}",
1011                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1012                                    X86_COND_L, EFLAGS))]>,
1013                    TB;
1014 def CMOVGE16rr: I<0x4D, MRMSrcReg,       // if >=s, GR16 = GR16
1015                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1016                   "cmovge\t{$src2, $dst|$dst, $src2}",
1017                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1018                                    X86_COND_GE, EFLAGS))]>,
1019                    TB, OpSize;
1020 def CMOVGE32rr: I<0x4D, MRMSrcReg,       // if >=s, GR32 = GR32
1021                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1022                   "cmovge\t{$src2, $dst|$dst, $src2}",
1023                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1024                                    X86_COND_GE, EFLAGS))]>,
1025                    TB;
1026 def CMOVLE16rr: I<0x4E, MRMSrcReg,       // if <=s, GR16 = GR16
1027                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1028                   "cmovle\t{$src2, $dst|$dst, $src2}",
1029                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1030                                    X86_COND_LE, EFLAGS))]>,
1031                    TB, OpSize;
1032 def CMOVLE32rr: I<0x4E, MRMSrcReg,       // if <=s, GR32 = GR32
1033                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1034                   "cmovle\t{$src2, $dst|$dst, $src2}",
1035                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1036                                    X86_COND_LE, EFLAGS))]>,
1037                    TB;
1038 def CMOVG16rr : I<0x4F, MRMSrcReg,       // if >s, GR16 = GR16
1039                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1040                   "cmovg\t{$src2, $dst|$dst, $src2}",
1041                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1042                                    X86_COND_G, EFLAGS))]>,
1043                    TB, OpSize;
1044 def CMOVG32rr : I<0x4F, MRMSrcReg,       // if >s, GR32 = GR32
1045                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1046                   "cmovg\t{$src2, $dst|$dst, $src2}",
1047                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1048                                    X86_COND_G, EFLAGS))]>,
1049                    TB;
1050 def CMOVS16rr : I<0x48, MRMSrcReg,       // if signed, GR16 = GR16
1051                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1052                   "cmovs\t{$src2, $dst|$dst, $src2}",
1053                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1054                                    X86_COND_S, EFLAGS))]>,
1055                   TB, OpSize;
1056 def CMOVS32rr : I<0x48, MRMSrcReg,       // if signed, GR32 = GR32
1057                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1058                   "cmovs\t{$src2, $dst|$dst, $src2}",
1059                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1060                                    X86_COND_S, EFLAGS))]>,
1061                   TB;
1062 def CMOVNS16rr: I<0x49, MRMSrcReg,       // if !signed, GR16 = GR16
1063                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1064                   "cmovns\t{$src2, $dst|$dst, $src2}",
1065                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1066                                    X86_COND_NS, EFLAGS))]>,
1067                   TB, OpSize;
1068 def CMOVNS32rr: I<0x49, MRMSrcReg,       // if !signed, GR32 = GR32
1069                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1070                   "cmovns\t{$src2, $dst|$dst, $src2}",
1071                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1072                                    X86_COND_NS, EFLAGS))]>,
1073                   TB;
1074 def CMOVP16rr : I<0x4A, MRMSrcReg,       // if parity, GR16 = GR16
1075                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1076                   "cmovp\t{$src2, $dst|$dst, $src2}",
1077                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1078                                    X86_COND_P, EFLAGS))]>,
1079                   TB, OpSize;
1080 def CMOVP32rr : I<0x4A, MRMSrcReg,       // if parity, GR32 = GR32
1081                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1082                   "cmovp\t{$src2, $dst|$dst, $src2}",
1083                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1084                                    X86_COND_P, EFLAGS))]>,
1085                   TB;
1086 def CMOVNP16rr : I<0x4B, MRMSrcReg,       // if !parity, GR16 = GR16
1087                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1088                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1089                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1090                                     X86_COND_NP, EFLAGS))]>,
1091                   TB, OpSize;
1092 def CMOVNP32rr : I<0x4B, MRMSrcReg,       // if !parity, GR32 = GR32
1093                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1094                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1095                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1096                                     X86_COND_NP, EFLAGS))]>,
1097                   TB;
1098 def CMOVO16rr : I<0x40, MRMSrcReg,       // if overflow, GR16 = GR16
1099                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1100                   "cmovo\t{$src2, $dst|$dst, $src2}",
1101                   [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1102                                    X86_COND_O, EFLAGS))]>,
1103                   TB, OpSize;
1104 def CMOVO32rr : I<0x40, MRMSrcReg,       // if overflow, GR32 = GR32
1105                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1106                   "cmovo\t{$src2, $dst|$dst, $src2}",
1107                   [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1108                                    X86_COND_O, EFLAGS))]>,
1109                   TB;
1110 def CMOVNO16rr : I<0x41, MRMSrcReg,       // if !overflow, GR16 = GR16
1111                   (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1112                   "cmovno\t{$src2, $dst|$dst, $src2}",
1113                    [(set GR16:$dst, (X86cmov GR16:$src1, GR16:$src2,
1114                                     X86_COND_NO, EFLAGS))]>,
1115                   TB, OpSize;
1116 def CMOVNO32rr : I<0x41, MRMSrcReg,       // if !overflow, GR32 = GR32
1117                   (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1118                   "cmovno\t{$src2, $dst|$dst, $src2}",
1119                    [(set GR32:$dst, (X86cmov GR32:$src1, GR32:$src2,
1120                                     X86_COND_NO, EFLAGS))]>,
1121                   TB;
1122 } // isCommutable = 1
1123
1124 def CMOVB16rm : I<0x42, MRMSrcMem,       // if <u, GR16 = [mem16]
1125                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1126                   "cmovb\t{$src2, $dst|$dst, $src2}",
1127                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1128                                    X86_COND_B, EFLAGS))]>,
1129                   TB, OpSize;
1130 def CMOVB32rm : I<0x42, MRMSrcMem,       // if <u, GR32 = [mem32]
1131                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1132                   "cmovb\t{$src2, $dst|$dst, $src2}",
1133                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1134                                    X86_COND_B, EFLAGS))]>,
1135                    TB;
1136 def CMOVAE16rm: I<0x43, MRMSrcMem,       // if >=u, GR16 = [mem16]
1137                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1138                   "cmovae\t{$src2, $dst|$dst, $src2}",
1139                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1140                                    X86_COND_AE, EFLAGS))]>,
1141                    TB, OpSize;
1142 def CMOVAE32rm: I<0x43, MRMSrcMem,       // if >=u, GR32 = [mem32]
1143                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1144                   "cmovae\t{$src2, $dst|$dst, $src2}",
1145                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1146                                    X86_COND_AE, EFLAGS))]>,
1147                    TB;
1148 def CMOVE16rm : I<0x44, MRMSrcMem,       // if ==, GR16 = [mem16]
1149                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1150                   "cmove\t{$src2, $dst|$dst, $src2}",
1151                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1152                                    X86_COND_E, EFLAGS))]>,
1153                    TB, OpSize;
1154 def CMOVE32rm : I<0x44, MRMSrcMem,       // if ==, GR32 = [mem32]
1155                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1156                   "cmove\t{$src2, $dst|$dst, $src2}",
1157                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1158                                    X86_COND_E, EFLAGS))]>,
1159                    TB;
1160 def CMOVNE16rm: I<0x45, MRMSrcMem,       // if !=, GR16 = [mem16]
1161                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1162                   "cmovne\t{$src2, $dst|$dst, $src2}",
1163                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1164                                    X86_COND_NE, EFLAGS))]>,
1165                    TB, OpSize;
1166 def CMOVNE32rm: I<0x45, MRMSrcMem,       // if !=, GR32 = [mem32]
1167                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1168                   "cmovne\t{$src2, $dst|$dst, $src2}",
1169                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1170                                    X86_COND_NE, EFLAGS))]>,
1171                    TB;
1172 def CMOVBE16rm: I<0x46, MRMSrcMem,       // if <=u, GR16 = [mem16]
1173                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1174                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1175                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1176                                    X86_COND_BE, EFLAGS))]>,
1177                    TB, OpSize;
1178 def CMOVBE32rm: I<0x46, MRMSrcMem,       // if <=u, GR32 = [mem32]
1179                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1180                   "cmovbe\t{$src2, $dst|$dst, $src2}",
1181                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1182                                    X86_COND_BE, EFLAGS))]>,
1183                    TB;
1184 def CMOVA16rm : I<0x47, MRMSrcMem,       // if >u, GR16 = [mem16]
1185                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1186                   "cmova\t{$src2, $dst|$dst, $src2}",
1187                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1188                                    X86_COND_A, EFLAGS))]>,
1189                    TB, OpSize;
1190 def CMOVA32rm : I<0x47, MRMSrcMem,       // if >u, GR32 = [mem32]
1191                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1192                   "cmova\t{$src2, $dst|$dst, $src2}",
1193                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1194                                    X86_COND_A, EFLAGS))]>,
1195                    TB;
1196 def CMOVL16rm : I<0x4C, MRMSrcMem,       // if <s, GR16 = [mem16]
1197                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1198                   "cmovl\t{$src2, $dst|$dst, $src2}",
1199                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1200                                    X86_COND_L, EFLAGS))]>,
1201                    TB, OpSize;
1202 def CMOVL32rm : I<0x4C, MRMSrcMem,       // if <s, GR32 = [mem32]
1203                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1204                   "cmovl\t{$src2, $dst|$dst, $src2}",
1205                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1206                                    X86_COND_L, EFLAGS))]>,
1207                    TB;
1208 def CMOVGE16rm: I<0x4D, MRMSrcMem,       // if >=s, GR16 = [mem16]
1209                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1210                   "cmovge\t{$src2, $dst|$dst, $src2}",
1211                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1212                                    X86_COND_GE, EFLAGS))]>,
1213                    TB, OpSize;
1214 def CMOVGE32rm: I<0x4D, MRMSrcMem,       // if >=s, GR32 = [mem32]
1215                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1216                   "cmovge\t{$src2, $dst|$dst, $src2}",
1217                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1218                                    X86_COND_GE, EFLAGS))]>,
1219                    TB;
1220 def CMOVLE16rm: I<0x4E, MRMSrcMem,       // if <=s, GR16 = [mem16]
1221                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1222                   "cmovle\t{$src2, $dst|$dst, $src2}",
1223                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1224                                    X86_COND_LE, EFLAGS))]>,
1225                    TB, OpSize;
1226 def CMOVLE32rm: I<0x4E, MRMSrcMem,       // if <=s, GR32 = [mem32]
1227                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1228                   "cmovle\t{$src2, $dst|$dst, $src2}",
1229                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1230                                    X86_COND_LE, EFLAGS))]>,
1231                    TB;
1232 def CMOVG16rm : I<0x4F, MRMSrcMem,       // if >s, GR16 = [mem16]
1233                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1234                   "cmovg\t{$src2, $dst|$dst, $src2}",
1235                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1236                                    X86_COND_G, EFLAGS))]>,
1237                    TB, OpSize;
1238 def CMOVG32rm : I<0x4F, MRMSrcMem,       // if >s, GR32 = [mem32]
1239                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1240                   "cmovg\t{$src2, $dst|$dst, $src2}",
1241                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1242                                    X86_COND_G, EFLAGS))]>,
1243                    TB;
1244 def CMOVS16rm : I<0x48, MRMSrcMem,       // if signed, GR16 = [mem16]
1245                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1246                   "cmovs\t{$src2, $dst|$dst, $src2}",
1247                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1248                                    X86_COND_S, EFLAGS))]>,
1249                   TB, OpSize;
1250 def CMOVS32rm : I<0x48, MRMSrcMem,       // if signed, GR32 = [mem32]
1251                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1252                   "cmovs\t{$src2, $dst|$dst, $src2}",
1253                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1254                                    X86_COND_S, EFLAGS))]>,
1255                   TB;
1256 def CMOVNS16rm: I<0x49, MRMSrcMem,       // if !signed, GR16 = [mem16]
1257                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1258                   "cmovns\t{$src2, $dst|$dst, $src2}",
1259                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1260                                    X86_COND_NS, EFLAGS))]>,
1261                   TB, OpSize;
1262 def CMOVNS32rm: I<0x49, MRMSrcMem,       // if !signed, GR32 = [mem32]
1263                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1264                   "cmovns\t{$src2, $dst|$dst, $src2}",
1265                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1266                                    X86_COND_NS, EFLAGS))]>,
1267                   TB;
1268 def CMOVP16rm : I<0x4A, MRMSrcMem,       // if parity, GR16 = [mem16]
1269                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1270                   "cmovp\t{$src2, $dst|$dst, $src2}",
1271                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1272                                    X86_COND_P, EFLAGS))]>,
1273                   TB, OpSize;
1274 def CMOVP32rm : I<0x4A, MRMSrcMem,       // if parity, GR32 = [mem32]
1275                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1276                   "cmovp\t{$src2, $dst|$dst, $src2}",
1277                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1278                                    X86_COND_P, EFLAGS))]>,
1279                   TB;
1280 def CMOVNP16rm : I<0x4B, MRMSrcMem,       // if !parity, GR16 = [mem16]
1281                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1282                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1283                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1284                                     X86_COND_NP, EFLAGS))]>,
1285                   TB, OpSize;
1286 def CMOVNP32rm : I<0x4B, MRMSrcMem,       // if !parity, GR32 = [mem32]
1287                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1288                   "cmovnp\t{$src2, $dst|$dst, $src2}",
1289                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1290                                     X86_COND_NP, EFLAGS))]>,
1291                   TB;
1292 def CMOVO16rm : I<0x40, MRMSrcMem,       // if overflow, GR16 = [mem16]
1293                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1294                   "cmovo\t{$src2, $dst|$dst, $src2}",
1295                   [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1296                                    X86_COND_O, EFLAGS))]>,
1297                   TB, OpSize;
1298 def CMOVO32rm : I<0x40, MRMSrcMem,       // if overflow, GR32 = [mem32]
1299                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1300                   "cmovo\t{$src2, $dst|$dst, $src2}",
1301                   [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1302                                    X86_COND_O, EFLAGS))]>,
1303                   TB;
1304 def CMOVNO16rm : I<0x41, MRMSrcMem,       // if !overflow, GR16 = [mem16]
1305                   (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1306                   "cmovno\t{$src2, $dst|$dst, $src2}",
1307                    [(set GR16:$dst, (X86cmov GR16:$src1, (loadi16 addr:$src2),
1308                                     X86_COND_NO, EFLAGS))]>,
1309                   TB, OpSize;
1310 def CMOVNO32rm : I<0x41, MRMSrcMem,       // if !overflow, GR32 = [mem32]
1311                   (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1312                   "cmovno\t{$src2, $dst|$dst, $src2}",
1313                    [(set GR32:$dst, (X86cmov GR32:$src1, (loadi32 addr:$src2),
1314                                     X86_COND_NO, EFLAGS))]>,
1315                   TB;
1316 } // Uses = [EFLAGS]
1317
1318
1319 // unary instructions
1320 let CodeSize = 2 in {
1321 let Defs = [EFLAGS] in {
1322 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src), "neg{b}\t$dst",
1323                [(set GR8:$dst, (ineg GR8:$src)),
1324                 (implicit EFLAGS)]>;
1325 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src), "neg{w}\t$dst",
1326                [(set GR16:$dst, (ineg GR16:$src)),
1327                 (implicit EFLAGS)]>, OpSize;
1328 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src), "neg{l}\t$dst",
1329                [(set GR32:$dst, (ineg GR32:$src)),
1330                 (implicit EFLAGS)]>;
1331 let isTwoAddress = 0 in {
1332   def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst), "neg{b}\t$dst",
1333                  [(store (ineg (loadi8 addr:$dst)), addr:$dst),
1334                   (implicit EFLAGS)]>;
1335   def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst), "neg{w}\t$dst",
1336                  [(store (ineg (loadi16 addr:$dst)), addr:$dst),
1337                   (implicit EFLAGS)]>, OpSize;
1338   def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst), "neg{l}\t$dst",
1339                  [(store (ineg (loadi32 addr:$dst)), addr:$dst),
1340                   (implicit EFLAGS)]>;
1341 }
1342 } // Defs = [EFLAGS]
1343
1344 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
1345 let AddedComplexity = 15 in {
1346 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src), "not{b}\t$dst",
1347                [(set GR8:$dst, (not GR8:$src))]>;
1348 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src), "not{w}\t$dst",
1349                [(set GR16:$dst, (not GR16:$src))]>, OpSize;
1350 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src), "not{l}\t$dst",
1351                [(set GR32:$dst, (not GR32:$src))]>;
1352 }
1353 let isTwoAddress = 0 in {
1354   def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst), "not{b}\t$dst",
1355                  [(store (not (loadi8 addr:$dst)), addr:$dst)]>;
1356   def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst), "not{w}\t$dst",
1357                  [(store (not (loadi16 addr:$dst)), addr:$dst)]>, OpSize;
1358   def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst), "not{l}\t$dst",
1359                  [(store (not (loadi32 addr:$dst)), addr:$dst)]>;
1360 }
1361 } // CodeSize
1362
1363 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
1364 let Defs = [EFLAGS] in {
1365 let CodeSize = 2 in
1366 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src), "inc{b}\t$dst",
1367                [(set GR8:$dst, (add GR8:$src, 1)),
1368                 (implicit EFLAGS)]>;
1369 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
1370 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
1371                [(set GR16:$dst, (add GR16:$src, 1)),
1372                 (implicit EFLAGS)]>,
1373              OpSize, Requires<[In32BitMode]>;
1374 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
1375                [(set GR32:$dst, (add GR32:$src, 1)),
1376                 (implicit EFLAGS)]>, Requires<[In32BitMode]>;
1377 }
1378 let isTwoAddress = 0, CodeSize = 2 in {
1379   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
1380                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
1381                 (implicit EFLAGS)]>;
1382   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
1383                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
1384                 (implicit EFLAGS)]>,
1385                OpSize, Requires<[In32BitMode]>;
1386   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
1387                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
1388                 (implicit EFLAGS)]>,
1389                Requires<[In32BitMode]>;
1390 }
1391
1392 let CodeSize = 2 in
1393 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src), "dec{b}\t$dst",
1394                [(set GR8:$dst, (add GR8:$src, -1)),
1395                 (implicit EFLAGS)]>;
1396 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
1397 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
1398                [(set GR16:$dst, (add GR16:$src, -1)),
1399                 (implicit EFLAGS)]>,
1400              OpSize, Requires<[In32BitMode]>;
1401 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
1402                [(set GR32:$dst, (add GR32:$src, -1)),
1403                 (implicit EFLAGS)]>, Requires<[In32BitMode]>;
1404 }
1405
1406 let isTwoAddress = 0, CodeSize = 2 in {
1407   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
1408                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
1409                 (implicit EFLAGS)]>;
1410   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
1411                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
1412                 (implicit EFLAGS)]>,
1413                OpSize, Requires<[In32BitMode]>;
1414   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
1415                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
1416                 (implicit EFLAGS)]>,
1417                Requires<[In32BitMode]>;
1418 }
1419 } // Defs = [EFLAGS]
1420
1421 // Logical operators...
1422 let Defs = [EFLAGS] in {
1423 let isCommutable = 1 in {   // X = AND Y, Z   --> X = AND Z, Y
1424 def AND8rr   : I<0x20, MRMDestReg,
1425                 (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1426                 "and{b}\t{$src2, $dst|$dst, $src2}",
1427                 [(set GR8:$dst, (and GR8:$src1, GR8:$src2)),
1428                  (implicit EFLAGS)]>;
1429 def AND16rr  : I<0x21, MRMDestReg,
1430                  (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1431                  "and{w}\t{$src2, $dst|$dst, $src2}",
1432                  [(set GR16:$dst, (and GR16:$src1, GR16:$src2)),
1433                   (implicit EFLAGS)]>, OpSize;
1434 def AND32rr  : I<0x21, MRMDestReg,
1435                  (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1436                  "and{l}\t{$src2, $dst|$dst, $src2}",
1437                  [(set GR32:$dst, (and GR32:$src1, GR32:$src2)),
1438                   (implicit EFLAGS)]>;
1439 }
1440
1441 def AND8rm   : I<0x22, MRMSrcMem,
1442                  (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1443                  "and{b}\t{$src2, $dst|$dst, $src2}",
1444                 [(set GR8:$dst, (and GR8:$src1, (loadi8 addr:$src2))),
1445                  (implicit EFLAGS)]>;
1446 def AND16rm  : I<0x23, MRMSrcMem,
1447                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1448                  "and{w}\t{$src2, $dst|$dst, $src2}",
1449                 [(set GR16:$dst, (and GR16:$src1, (loadi16 addr:$src2))),
1450                  (implicit EFLAGS)]>, OpSize;
1451 def AND32rm  : I<0x23, MRMSrcMem,
1452                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1453                  "and{l}\t{$src2, $dst|$dst, $src2}",
1454                 [(set GR32:$dst, (and GR32:$src1, (loadi32 addr:$src2))),
1455                  (implicit EFLAGS)]>;
1456
1457 def AND8ri   : Ii8<0x80, MRM4r,
1458                    (outs GR8 :$dst), (ins GR8 :$src1, i8imm :$src2),
1459                    "and{b}\t{$src2, $dst|$dst, $src2}",
1460                    [(set GR8:$dst, (and GR8:$src1, imm:$src2)),
1461                     (implicit EFLAGS)]>;
1462 def AND16ri  : Ii16<0x81, MRM4r,
1463                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1464                     "and{w}\t{$src2, $dst|$dst, $src2}",
1465                     [(set GR16:$dst, (and GR16:$src1, imm:$src2)),
1466                      (implicit EFLAGS)]>, OpSize;
1467 def AND32ri  : Ii32<0x81, MRM4r,
1468                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1469                     "and{l}\t{$src2, $dst|$dst, $src2}",
1470                     [(set GR32:$dst, (and GR32:$src1, imm:$src2)),
1471                      (implicit EFLAGS)]>;
1472 def AND16ri8 : Ii8<0x83, MRM4r,
1473                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1474                    "and{w}\t{$src2, $dst|$dst, $src2}",
1475                    [(set GR16:$dst, (and GR16:$src1, i16immSExt8:$src2)),
1476                     (implicit EFLAGS)]>,
1477                    OpSize;
1478 def AND32ri8 : Ii8<0x83, MRM4r,
1479                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1480                    "and{l}\t{$src2, $dst|$dst, $src2}",
1481                    [(set GR32:$dst, (and GR32:$src1, i32immSExt8:$src2)),
1482                     (implicit EFLAGS)]>;
1483
1484 let isTwoAddress = 0 in {
1485   def AND8mr   : I<0x20, MRMDestMem,
1486                    (outs), (ins i8mem :$dst, GR8 :$src),
1487                    "and{b}\t{$src, $dst|$dst, $src}",
1488                    [(store (and (load addr:$dst), GR8:$src), addr:$dst),
1489                     (implicit EFLAGS)]>;
1490   def AND16mr  : I<0x21, MRMDestMem,
1491                    (outs), (ins i16mem:$dst, GR16:$src),
1492                    "and{w}\t{$src, $dst|$dst, $src}",
1493                    [(store (and (load addr:$dst), GR16:$src), addr:$dst),
1494                     (implicit EFLAGS)]>,
1495                    OpSize;
1496   def AND32mr  : I<0x21, MRMDestMem,
1497                    (outs), (ins i32mem:$dst, GR32:$src),
1498                    "and{l}\t{$src, $dst|$dst, $src}",
1499                    [(store (and (load addr:$dst), GR32:$src), addr:$dst),
1500                     (implicit EFLAGS)]>;
1501   def AND8mi   : Ii8<0x80, MRM4m,
1502                      (outs), (ins i8mem :$dst, i8imm :$src),
1503                      "and{b}\t{$src, $dst|$dst, $src}",
1504                       [(store (and (loadi8 addr:$dst), imm:$src), addr:$dst),
1505                        (implicit EFLAGS)]>;
1506   def AND16mi  : Ii16<0x81, MRM4m,
1507                       (outs), (ins i16mem:$dst, i16imm:$src),
1508                       "and{w}\t{$src, $dst|$dst, $src}",
1509                       [(store (and (loadi16 addr:$dst), imm:$src), addr:$dst),
1510                        (implicit EFLAGS)]>,
1511                       OpSize;
1512   def AND32mi  : Ii32<0x81, MRM4m,
1513                       (outs), (ins i32mem:$dst, i32imm:$src),
1514                       "and{l}\t{$src, $dst|$dst, $src}",
1515                       [(store (and (loadi32 addr:$dst), imm:$src), addr:$dst),
1516                        (implicit EFLAGS)]>;
1517   def AND16mi8 : Ii8<0x83, MRM4m,
1518                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1519                      "and{w}\t{$src, $dst|$dst, $src}",
1520                 [(store (and (load addr:$dst), i16immSExt8:$src), addr:$dst),
1521                  (implicit EFLAGS)]>,
1522                      OpSize;
1523   def AND32mi8 : Ii8<0x83, MRM4m,
1524                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1525                      "and{l}\t{$src, $dst|$dst, $src}",
1526                 [(store (and (load addr:$dst), i32immSExt8:$src), addr:$dst),
1527                  (implicit EFLAGS)]>;
1528 }
1529
1530
1531 let isCommutable = 1 in {   // X = OR Y, Z   --> X = OR Z, Y
1532 def OR8rr    : I<0x08, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1533                  "or{b}\t{$src2, $dst|$dst, $src2}",
1534                  [(set GR8:$dst, (or GR8:$src1, GR8:$src2)),
1535                   (implicit EFLAGS)]>;
1536 def OR16rr   : I<0x09, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1537                  "or{w}\t{$src2, $dst|$dst, $src2}",
1538                  [(set GR16:$dst, (or GR16:$src1, GR16:$src2)),
1539                   (implicit EFLAGS)]>, OpSize;
1540 def OR32rr   : I<0x09, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1541                  "or{l}\t{$src2, $dst|$dst, $src2}",
1542                  [(set GR32:$dst, (or GR32:$src1, GR32:$src2)),
1543                   (implicit EFLAGS)]>;
1544 }
1545 def OR8rm    : I<0x0A, MRMSrcMem , (outs GR8 :$dst), (ins GR8 :$src1, i8mem :$src2),
1546                  "or{b}\t{$src2, $dst|$dst, $src2}",
1547                 [(set GR8:$dst, (or GR8:$src1, (load addr:$src2))),
1548                  (implicit EFLAGS)]>;
1549 def OR16rm   : I<0x0B, MRMSrcMem , (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1550                  "or{w}\t{$src2, $dst|$dst, $src2}",
1551                 [(set GR16:$dst, (or GR16:$src1, (load addr:$src2))),
1552                  (implicit EFLAGS)]>, OpSize;
1553 def OR32rm   : I<0x0B, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1554                  "or{l}\t{$src2, $dst|$dst, $src2}",
1555                 [(set GR32:$dst, (or GR32:$src1, (load addr:$src2))),
1556                  (implicit EFLAGS)]>;
1557
1558 def OR8ri    : Ii8 <0x80, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1559                     "or{b}\t{$src2, $dst|$dst, $src2}",
1560                     [(set GR8:$dst, (or GR8:$src1, imm:$src2)),
1561                      (implicit EFLAGS)]>;
1562 def OR16ri   : Ii16<0x81, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1563                     "or{w}\t{$src2, $dst|$dst, $src2}",
1564                     [(set GR16:$dst, (or GR16:$src1, imm:$src2)),
1565                      (implicit EFLAGS)]>, OpSize;
1566 def OR32ri   : Ii32<0x81, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1567                     "or{l}\t{$src2, $dst|$dst, $src2}",
1568                     [(set GR32:$dst, (or GR32:$src1, imm:$src2)),
1569                      (implicit EFLAGS)]>;
1570
1571 def OR16ri8  : Ii8<0x83, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1572                    "or{w}\t{$src2, $dst|$dst, $src2}",
1573                    [(set GR16:$dst, (or GR16:$src1, i16immSExt8:$src2)),
1574                     (implicit EFLAGS)]>, OpSize;
1575 def OR32ri8  : Ii8<0x83, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1576                    "or{l}\t{$src2, $dst|$dst, $src2}",
1577                    [(set GR32:$dst, (or GR32:$src1, i32immSExt8:$src2)),
1578                     (implicit EFLAGS)]>;
1579 let isTwoAddress = 0 in {
1580   def OR8mr  : I<0x08, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1581                  "or{b}\t{$src, $dst|$dst, $src}",
1582                  [(store (or (load addr:$dst), GR8:$src), addr:$dst),
1583                   (implicit EFLAGS)]>;
1584   def OR16mr : I<0x09, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1585                  "or{w}\t{$src, $dst|$dst, $src}",
1586                  [(store (or (load addr:$dst), GR16:$src), addr:$dst),
1587                   (implicit EFLAGS)]>, OpSize;
1588   def OR32mr : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1589                  "or{l}\t{$src, $dst|$dst, $src}",
1590                  [(store (or (load addr:$dst), GR32:$src), addr:$dst),
1591                   (implicit EFLAGS)]>;
1592   def OR8mi    : Ii8<0x80, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
1593                  "or{b}\t{$src, $dst|$dst, $src}",
1594                  [(store (or (loadi8 addr:$dst), imm:$src), addr:$dst),
1595                   (implicit EFLAGS)]>;
1596   def OR16mi   : Ii16<0x81, MRM1m, (outs), (ins i16mem:$dst, i16imm:$src),
1597                  "or{w}\t{$src, $dst|$dst, $src}",
1598                  [(store (or (loadi16 addr:$dst), imm:$src), addr:$dst),
1599                   (implicit EFLAGS)]>,
1600                  OpSize;
1601   def OR32mi   : Ii32<0x81, MRM1m, (outs), (ins i32mem:$dst, i32imm:$src),
1602                  "or{l}\t{$src, $dst|$dst, $src}",
1603                  [(store (or (loadi32 addr:$dst), imm:$src), addr:$dst),
1604                   (implicit EFLAGS)]>;
1605   def OR16mi8  : Ii8<0x83, MRM1m, (outs), (ins i16mem:$dst, i16i8imm:$src),
1606                  "or{w}\t{$src, $dst|$dst, $src}",
1607                  [(store (or (load addr:$dst), i16immSExt8:$src), addr:$dst),
1608                   (implicit EFLAGS)]>,
1609                      OpSize;
1610   def OR32mi8  : Ii8<0x83, MRM1m, (outs), (ins i32mem:$dst, i32i8imm:$src),
1611                  "or{l}\t{$src, $dst|$dst, $src}",
1612                  [(store (or (load addr:$dst), i32immSExt8:$src), addr:$dst),
1613                   (implicit EFLAGS)]>;
1614 } // isTwoAddress = 0
1615
1616
1617 let isCommutable = 1 in { // X = XOR Y, Z --> X = XOR Z, Y
1618   def XOR8rr   : I<0x30, MRMDestReg,
1619                    (outs GR8 :$dst), (ins GR8 :$src1, GR8 :$src2),
1620                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1621                    [(set GR8:$dst, (xor GR8:$src1, GR8:$src2)),
1622                     (implicit EFLAGS)]>;
1623   def XOR16rr  : I<0x31, MRMDestReg,
1624                    (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1625                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1626                    [(set GR16:$dst, (xor GR16:$src1, GR16:$src2)),
1627                     (implicit EFLAGS)]>, OpSize;
1628   def XOR32rr  : I<0x31, MRMDestReg,
1629                    (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1630                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1631                    [(set GR32:$dst, (xor GR32:$src1, GR32:$src2)),
1632                     (implicit EFLAGS)]>;
1633 } // isCommutable = 1
1634
1635 def XOR8rm   : I<0x32, MRMSrcMem ,
1636                  (outs GR8 :$dst), (ins GR8:$src1, i8mem :$src2),
1637                  "xor{b}\t{$src2, $dst|$dst, $src2}",
1638                  [(set GR8:$dst, (xor GR8:$src1, (load addr:$src2))),
1639                   (implicit EFLAGS)]>;
1640 def XOR16rm  : I<0x33, MRMSrcMem ,
1641                  (outs GR16:$dst), (ins GR16:$src1, i16mem:$src2),
1642                  "xor{w}\t{$src2, $dst|$dst, $src2}",
1643                  [(set GR16:$dst, (xor GR16:$src1, (load addr:$src2))),
1644                   (implicit EFLAGS)]>,
1645                  OpSize;
1646 def XOR32rm  : I<0x33, MRMSrcMem ,
1647                  (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
1648                  "xor{l}\t{$src2, $dst|$dst, $src2}",
1649                  [(set GR32:$dst, (xor GR32:$src1, (load addr:$src2))),
1650                   (implicit EFLAGS)]>;
1651
1652 def XOR8ri   : Ii8<0x80, MRM6r,
1653                    (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1654                    "xor{b}\t{$src2, $dst|$dst, $src2}",
1655                    [(set GR8:$dst, (xor GR8:$src1, imm:$src2)),
1656                     (implicit EFLAGS)]>;
1657 def XOR16ri  : Ii16<0x81, MRM6r,
1658                     (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1659                     "xor{w}\t{$src2, $dst|$dst, $src2}",
1660                     [(set GR16:$dst, (xor GR16:$src1, imm:$src2)),
1661                      (implicit EFLAGS)]>, OpSize;
1662 def XOR32ri  : Ii32<0x81, MRM6r,
1663                     (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1664                     "xor{l}\t{$src2, $dst|$dst, $src2}",
1665                     [(set GR32:$dst, (xor GR32:$src1, imm:$src2)),
1666                      (implicit EFLAGS)]>;
1667 def XOR16ri8 : Ii8<0x83, MRM6r,
1668                    (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1669                    "xor{w}\t{$src2, $dst|$dst, $src2}",
1670                    [(set GR16:$dst, (xor GR16:$src1, i16immSExt8:$src2)),
1671                     (implicit EFLAGS)]>,
1672                    OpSize;
1673 def XOR32ri8 : Ii8<0x83, MRM6r,
1674                    (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1675                    "xor{l}\t{$src2, $dst|$dst, $src2}",
1676                    [(set GR32:$dst, (xor GR32:$src1, i32immSExt8:$src2)),
1677                     (implicit EFLAGS)]>;
1678
1679 let isTwoAddress = 0 in {
1680   def XOR8mr   : I<0x30, MRMDestMem,
1681                    (outs), (ins i8mem :$dst, GR8 :$src),
1682                    "xor{b}\t{$src, $dst|$dst, $src}",
1683                    [(store (xor (load addr:$dst), GR8:$src), addr:$dst),
1684                     (implicit EFLAGS)]>;
1685   def XOR16mr  : I<0x31, MRMDestMem,
1686                    (outs), (ins i16mem:$dst, GR16:$src),
1687                    "xor{w}\t{$src, $dst|$dst, $src}",
1688                    [(store (xor (load addr:$dst), GR16:$src), addr:$dst),
1689                     (implicit EFLAGS)]>,
1690                    OpSize;
1691   def XOR32mr  : I<0x31, MRMDestMem,
1692                    (outs), (ins i32mem:$dst, GR32:$src),
1693                    "xor{l}\t{$src, $dst|$dst, $src}",
1694                    [(store (xor (load addr:$dst), GR32:$src), addr:$dst),
1695                     (implicit EFLAGS)]>;
1696   def XOR8mi   : Ii8<0x80, MRM6m,
1697                      (outs), (ins i8mem :$dst, i8imm :$src),
1698                      "xor{b}\t{$src, $dst|$dst, $src}",
1699                     [(store (xor (loadi8 addr:$dst), imm:$src), addr:$dst),
1700                      (implicit EFLAGS)]>;
1701   def XOR16mi  : Ii16<0x81, MRM6m,
1702                       (outs), (ins i16mem:$dst, i16imm:$src),
1703                       "xor{w}\t{$src, $dst|$dst, $src}",
1704                    [(store (xor (loadi16 addr:$dst), imm:$src), addr:$dst),
1705                     (implicit EFLAGS)]>,
1706                       OpSize;
1707   def XOR32mi  : Ii32<0x81, MRM6m,
1708                       (outs), (ins i32mem:$dst, i32imm:$src),
1709                       "xor{l}\t{$src, $dst|$dst, $src}",
1710                    [(store (xor (loadi32 addr:$dst), imm:$src), addr:$dst),
1711                     (implicit EFLAGS)]>;
1712   def XOR16mi8 : Ii8<0x83, MRM6m,
1713                      (outs), (ins i16mem:$dst, i16i8imm :$src),
1714                      "xor{w}\t{$src, $dst|$dst, $src}",
1715                  [(store (xor (load addr:$dst), i16immSExt8:$src), addr:$dst),
1716                   (implicit EFLAGS)]>,
1717                      OpSize;
1718   def XOR32mi8 : Ii8<0x83, MRM6m,
1719                      (outs), (ins i32mem:$dst, i32i8imm :$src),
1720                      "xor{l}\t{$src, $dst|$dst, $src}",
1721                  [(store (xor (load addr:$dst), i32immSExt8:$src), addr:$dst),
1722                   (implicit EFLAGS)]>;
1723 } // isTwoAddress = 0
1724 } // Defs = [EFLAGS]
1725
1726 // Shift instructions
1727 let Defs = [EFLAGS] in {
1728 let Uses = [CL] in {
1729 def SHL8rCL  : I<0xD2, MRM4r, (outs GR8 :$dst), (ins GR8 :$src),
1730                  "shl{b}\t{%cl, $dst|$dst, %CL}",
1731                  [(set GR8:$dst, (shl GR8:$src, CL))]>;
1732 def SHL16rCL : I<0xD3, MRM4r, (outs GR16:$dst), (ins GR16:$src),
1733                  "shl{w}\t{%cl, $dst|$dst, %CL}",
1734                  [(set GR16:$dst, (shl GR16:$src, CL))]>, OpSize;
1735 def SHL32rCL : I<0xD3, MRM4r, (outs GR32:$dst), (ins GR32:$src),
1736                  "shl{l}\t{%cl, $dst|$dst, %CL}",
1737                  [(set GR32:$dst, (shl GR32:$src, CL))]>;
1738 } // Uses = [CL]
1739
1740 def SHL8ri   : Ii8<0xC0, MRM4r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1741                    "shl{b}\t{$src2, $dst|$dst, $src2}",
1742                    [(set GR8:$dst, (shl GR8:$src1, (i8 imm:$src2)))]>;
1743 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
1744 def SHL16ri  : Ii8<0xC1, MRM4r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1745                    "shl{w}\t{$src2, $dst|$dst, $src2}",
1746                    [(set GR16:$dst, (shl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1747 def SHL32ri  : Ii8<0xC1, MRM4r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1748                    "shl{l}\t{$src2, $dst|$dst, $src2}",
1749                    [(set GR32:$dst, (shl GR32:$src1, (i8 imm:$src2)))]>;
1750 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
1751 // cheaper.
1752 } // isConvertibleToThreeAddress = 1
1753
1754 let isTwoAddress = 0 in {
1755   let Uses = [CL] in {
1756   def SHL8mCL  : I<0xD2, MRM4m, (outs), (ins i8mem :$dst),
1757                    "shl{b}\t{%cl, $dst|$dst, %CL}",
1758                    [(store (shl (loadi8 addr:$dst), CL), addr:$dst)]>;
1759   def SHL16mCL : I<0xD3, MRM4m, (outs), (ins i16mem:$dst),
1760                    "shl{w}\t{%cl, $dst|$dst, %CL}",
1761                    [(store (shl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1762   def SHL32mCL : I<0xD3, MRM4m, (outs), (ins i32mem:$dst),
1763                    "shl{l}\t{%cl, $dst|$dst, %CL}",
1764                    [(store (shl (loadi32 addr:$dst), CL), addr:$dst)]>;
1765   }
1766   def SHL8mi   : Ii8<0xC0, MRM4m, (outs), (ins i8mem :$dst, i8imm:$src),
1767                      "shl{b}\t{$src, $dst|$dst, $src}",
1768                   [(store (shl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1769   def SHL16mi  : Ii8<0xC1, MRM4m, (outs), (ins i16mem:$dst, i8imm:$src),
1770                      "shl{w}\t{$src, $dst|$dst, $src}",
1771                  [(store (shl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1772                      OpSize;
1773   def SHL32mi  : Ii8<0xC1, MRM4m, (outs), (ins i32mem:$dst, i8imm:$src),
1774                      "shl{l}\t{$src, $dst|$dst, $src}",
1775                  [(store (shl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1776
1777   // Shift by 1
1778   def SHL8m1   : I<0xD0, MRM4m, (outs), (ins i8mem :$dst),
1779                    "shl{b}\t$dst",
1780                   [(store (shl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1781   def SHL16m1  : I<0xD1, MRM4m, (outs), (ins i16mem:$dst),
1782                    "shl{w}\t$dst",
1783                  [(store (shl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1784                      OpSize;
1785   def SHL32m1  : I<0xD1, MRM4m, (outs), (ins i32mem:$dst),
1786                    "shl{l}\t$dst",
1787                  [(store (shl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1788 }
1789
1790 let Uses = [CL] in {
1791 def SHR8rCL  : I<0xD2, MRM5r, (outs GR8 :$dst), (ins GR8 :$src),
1792                  "shr{b}\t{%cl, $dst|$dst, %CL}",
1793                  [(set GR8:$dst, (srl GR8:$src, CL))]>;
1794 def SHR16rCL : I<0xD3, MRM5r, (outs GR16:$dst), (ins GR16:$src),
1795                  "shr{w}\t{%cl, $dst|$dst, %CL}",
1796                  [(set GR16:$dst, (srl GR16:$src, CL))]>, OpSize;
1797 def SHR32rCL : I<0xD3, MRM5r, (outs GR32:$dst), (ins GR32:$src),
1798                  "shr{l}\t{%cl, $dst|$dst, %CL}",
1799                  [(set GR32:$dst, (srl GR32:$src, CL))]>;
1800 }
1801
1802 def SHR8ri   : Ii8<0xC0, MRM5r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
1803                    "shr{b}\t{$src2, $dst|$dst, $src2}",
1804                    [(set GR8:$dst, (srl GR8:$src1, (i8 imm:$src2)))]>;
1805 def SHR16ri  : Ii8<0xC1, MRM5r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1806                    "shr{w}\t{$src2, $dst|$dst, $src2}",
1807                    [(set GR16:$dst, (srl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1808 def SHR32ri  : Ii8<0xC1, MRM5r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1809                    "shr{l}\t{$src2, $dst|$dst, $src2}",
1810                    [(set GR32:$dst, (srl GR32:$src1, (i8 imm:$src2)))]>;
1811
1812 // Shift by 1
1813 def SHR8r1   : I<0xD0, MRM5r, (outs GR8:$dst), (ins GR8:$src1),
1814                  "shr{b}\t$dst",
1815                  [(set GR8:$dst, (srl GR8:$src1, (i8 1)))]>;
1816 def SHR16r1  : I<0xD1, MRM5r, (outs GR16:$dst), (ins GR16:$src1),
1817                  "shr{w}\t$dst",
1818                  [(set GR16:$dst, (srl GR16:$src1, (i8 1)))]>, OpSize;
1819 def SHR32r1  : I<0xD1, MRM5r, (outs GR32:$dst), (ins GR32:$src1),
1820                  "shr{l}\t$dst",
1821                  [(set GR32:$dst, (srl GR32:$src1, (i8 1)))]>;
1822
1823 let isTwoAddress = 0 in {
1824   let Uses = [CL] in {
1825   def SHR8mCL  : I<0xD2, MRM5m, (outs), (ins i8mem :$dst),
1826                    "shr{b}\t{%cl, $dst|$dst, %CL}",
1827                    [(store (srl (loadi8 addr:$dst), CL), addr:$dst)]>;
1828   def SHR16mCL : I<0xD3, MRM5m, (outs), (ins i16mem:$dst),
1829                    "shr{w}\t{%cl, $dst|$dst, %CL}",
1830                    [(store (srl (loadi16 addr:$dst), CL), addr:$dst)]>,
1831                    OpSize;
1832   def SHR32mCL : I<0xD3, MRM5m, (outs), (ins i32mem:$dst),
1833                    "shr{l}\t{%cl, $dst|$dst, %CL}",
1834                    [(store (srl (loadi32 addr:$dst), CL), addr:$dst)]>;
1835   }
1836   def SHR8mi   : Ii8<0xC0, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src),
1837                      "shr{b}\t{$src, $dst|$dst, $src}",
1838                   [(store (srl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1839   def SHR16mi  : Ii8<0xC1, MRM5m, (outs), (ins i16mem:$dst, i8imm:$src),
1840                      "shr{w}\t{$src, $dst|$dst, $src}",
1841                  [(store (srl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1842                      OpSize;
1843   def SHR32mi  : Ii8<0xC1, MRM5m, (outs), (ins i32mem:$dst, i8imm:$src),
1844                      "shr{l}\t{$src, $dst|$dst, $src}",
1845                  [(store (srl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1846
1847   // Shift by 1
1848   def SHR8m1   : I<0xD0, MRM5m, (outs), (ins i8mem :$dst),
1849                    "shr{b}\t$dst",
1850                   [(store (srl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1851   def SHR16m1  : I<0xD1, MRM5m, (outs), (ins i16mem:$dst),
1852                    "shr{w}\t$dst",
1853                  [(store (srl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,OpSize;
1854   def SHR32m1  : I<0xD1, MRM5m, (outs), (ins i32mem:$dst),
1855                    "shr{l}\t$dst",
1856                  [(store (srl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1857 }
1858
1859 let Uses = [CL] in {
1860 def SAR8rCL  : I<0xD2, MRM7r, (outs GR8 :$dst), (ins GR8 :$src),
1861                  "sar{b}\t{%cl, $dst|$dst, %CL}",
1862                  [(set GR8:$dst, (sra GR8:$src, CL))]>;
1863 def SAR16rCL : I<0xD3, MRM7r, (outs GR16:$dst), (ins GR16:$src),
1864                  "sar{w}\t{%cl, $dst|$dst, %CL}",
1865                  [(set GR16:$dst, (sra GR16:$src, CL))]>, OpSize;
1866 def SAR32rCL : I<0xD3, MRM7r, (outs GR32:$dst), (ins GR32:$src),
1867                  "sar{l}\t{%cl, $dst|$dst, %CL}",
1868                  [(set GR32:$dst, (sra GR32:$src, CL))]>;
1869 }
1870
1871 def SAR8ri   : Ii8<0xC0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1872                    "sar{b}\t{$src2, $dst|$dst, $src2}",
1873                    [(set GR8:$dst, (sra GR8:$src1, (i8 imm:$src2)))]>;
1874 def SAR16ri  : Ii8<0xC1, MRM7r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1875                    "sar{w}\t{$src2, $dst|$dst, $src2}",
1876                    [(set GR16:$dst, (sra GR16:$src1, (i8 imm:$src2)))]>,
1877                    OpSize;
1878 def SAR32ri  : Ii8<0xC1, MRM7r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1879                    "sar{l}\t{$src2, $dst|$dst, $src2}",
1880                    [(set GR32:$dst, (sra GR32:$src1, (i8 imm:$src2)))]>;
1881
1882 // Shift by 1
1883 def SAR8r1   : I<0xD0, MRM7r, (outs GR8 :$dst), (ins GR8 :$src1),
1884                  "sar{b}\t$dst",
1885                  [(set GR8:$dst, (sra GR8:$src1, (i8 1)))]>;
1886 def SAR16r1  : I<0xD1, MRM7r, (outs GR16:$dst), (ins GR16:$src1),
1887                  "sar{w}\t$dst",
1888                  [(set GR16:$dst, (sra GR16:$src1, (i8 1)))]>, OpSize;
1889 def SAR32r1  : I<0xD1, MRM7r, (outs GR32:$dst), (ins GR32:$src1),
1890                  "sar{l}\t$dst",
1891                  [(set GR32:$dst, (sra GR32:$src1, (i8 1)))]>;
1892
1893 let isTwoAddress = 0 in {
1894   let Uses = [CL] in {
1895   def SAR8mCL  : I<0xD2, MRM7m, (outs), (ins i8mem :$dst),
1896                    "sar{b}\t{%cl, $dst|$dst, %CL}",
1897                    [(store (sra (loadi8 addr:$dst), CL), addr:$dst)]>;
1898   def SAR16mCL : I<0xD3, MRM7m, (outs), (ins i16mem:$dst),
1899                    "sar{w}\t{%cl, $dst|$dst, %CL}",
1900                    [(store (sra (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1901   def SAR32mCL : I<0xD3, MRM7m, (outs), (ins i32mem:$dst),
1902                    "sar{l}\t{%cl, $dst|$dst, %CL}",
1903                    [(store (sra (loadi32 addr:$dst), CL), addr:$dst)]>;
1904   }
1905   def SAR8mi   : Ii8<0xC0, MRM7m, (outs), (ins i8mem :$dst, i8imm:$src),
1906                      "sar{b}\t{$src, $dst|$dst, $src}",
1907                   [(store (sra (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1908   def SAR16mi  : Ii8<0xC1, MRM7m, (outs), (ins i16mem:$dst, i8imm:$src),
1909                      "sar{w}\t{$src, $dst|$dst, $src}",
1910                  [(store (sra (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1911                      OpSize;
1912   def SAR32mi  : Ii8<0xC1, MRM7m, (outs), (ins i32mem:$dst, i8imm:$src),
1913                      "sar{l}\t{$src, $dst|$dst, $src}",
1914                  [(store (sra (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1915
1916   // Shift by 1
1917   def SAR8m1   : I<0xD0, MRM7m, (outs), (ins i8mem :$dst),
1918                    "sar{b}\t$dst",
1919                   [(store (sra (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1920   def SAR16m1  : I<0xD1, MRM7m, (outs), (ins i16mem:$dst),
1921                    "sar{w}\t$dst",
1922                  [(store (sra (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1923                      OpSize;
1924   def SAR32m1  : I<0xD1, MRM7m, (outs), (ins i32mem:$dst),
1925                    "sar{l}\t$dst",
1926                  [(store (sra (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1927 }
1928
1929 // Rotate instructions
1930 // FIXME: provide shorter instructions when imm8 == 1
1931 let Uses = [CL] in {
1932 def ROL8rCL  : I<0xD2, MRM0r, (outs GR8 :$dst), (ins GR8 :$src),
1933                  "rol{b}\t{%cl, $dst|$dst, %CL}",
1934                  [(set GR8:$dst, (rotl GR8:$src, CL))]>;
1935 def ROL16rCL : I<0xD3, MRM0r, (outs GR16:$dst), (ins GR16:$src),
1936                  "rol{w}\t{%cl, $dst|$dst, %CL}",
1937                  [(set GR16:$dst, (rotl GR16:$src, CL))]>, OpSize;
1938 def ROL32rCL : I<0xD3, MRM0r, (outs GR32:$dst), (ins GR32:$src),
1939                  "rol{l}\t{%cl, $dst|$dst, %CL}",
1940                  [(set GR32:$dst, (rotl GR32:$src, CL))]>;
1941 }
1942
1943 def ROL8ri   : Ii8<0xC0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
1944                    "rol{b}\t{$src2, $dst|$dst, $src2}",
1945                    [(set GR8:$dst, (rotl GR8:$src1, (i8 imm:$src2)))]>;
1946 def ROL16ri  : Ii8<0xC1, MRM0r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
1947                    "rol{w}\t{$src2, $dst|$dst, $src2}",
1948                    [(set GR16:$dst, (rotl GR16:$src1, (i8 imm:$src2)))]>, OpSize;
1949 def ROL32ri  : Ii8<0xC1, MRM0r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
1950                    "rol{l}\t{$src2, $dst|$dst, $src2}",
1951                    [(set GR32:$dst, (rotl GR32:$src1, (i8 imm:$src2)))]>;
1952
1953 // Rotate by 1
1954 def ROL8r1   : I<0xD0, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
1955                  "rol{b}\t$dst",
1956                  [(set GR8:$dst, (rotl GR8:$src1, (i8 1)))]>;
1957 def ROL16r1  : I<0xD1, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
1958                  "rol{w}\t$dst",
1959                  [(set GR16:$dst, (rotl GR16:$src1, (i8 1)))]>, OpSize;
1960 def ROL32r1  : I<0xD1, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
1961                  "rol{l}\t$dst",
1962                  [(set GR32:$dst, (rotl GR32:$src1, (i8 1)))]>;
1963
1964 let isTwoAddress = 0 in {
1965   let Uses = [CL] in {
1966   def ROL8mCL  : I<0xD2, MRM0m, (outs), (ins i8mem :$dst),
1967                    "rol{b}\t{%cl, $dst|$dst, %CL}",
1968                    [(store (rotl (loadi8 addr:$dst), CL), addr:$dst)]>;
1969   def ROL16mCL : I<0xD3, MRM0m, (outs), (ins i16mem:$dst),
1970                    "rol{w}\t{%cl, $dst|$dst, %CL}",
1971                    [(store (rotl (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
1972   def ROL32mCL : I<0xD3, MRM0m, (outs), (ins i32mem:$dst),
1973                    "rol{l}\t{%cl, $dst|$dst, %CL}",
1974                    [(store (rotl (loadi32 addr:$dst), CL), addr:$dst)]>;
1975   }
1976   def ROL8mi   : Ii8<0xC0, MRM0m, (outs), (ins i8mem :$dst, i8imm:$src),
1977                      "rol{b}\t{$src, $dst|$dst, $src}",
1978                  [(store (rotl (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1979   def ROL16mi  : Ii8<0xC1, MRM0m, (outs), (ins i16mem:$dst, i8imm:$src),
1980                      "rol{w}\t{$src, $dst|$dst, $src}",
1981                 [(store (rotl (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
1982                      OpSize;
1983   def ROL32mi  : Ii8<0xC1, MRM0m, (outs), (ins i32mem:$dst, i8imm:$src),
1984                      "rol{l}\t{$src, $dst|$dst, $src}",
1985                 [(store (rotl (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
1986
1987   // Rotate by 1
1988   def ROL8m1   : I<0xD0, MRM0m, (outs), (ins i8mem :$dst),
1989                    "rol{b}\t$dst",
1990                  [(store (rotl (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
1991   def ROL16m1  : I<0xD1, MRM0m, (outs), (ins i16mem:$dst),
1992                    "rol{w}\t$dst",
1993                 [(store (rotl (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
1994                      OpSize;
1995   def ROL32m1  : I<0xD1, MRM0m, (outs), (ins i32mem:$dst),
1996                    "rol{l}\t$dst",
1997                 [(store (rotl (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
1998 }
1999
2000 let Uses = [CL] in {
2001 def ROR8rCL  : I<0xD2, MRM1r, (outs GR8 :$dst), (ins GR8 :$src),
2002                  "ror{b}\t{%cl, $dst|$dst, %CL}",
2003                  [(set GR8:$dst, (rotr GR8:$src, CL))]>;
2004 def ROR16rCL : I<0xD3, MRM1r, (outs GR16:$dst), (ins GR16:$src),
2005                  "ror{w}\t{%cl, $dst|$dst, %CL}",
2006                  [(set GR16:$dst, (rotr GR16:$src, CL))]>, OpSize;
2007 def ROR32rCL : I<0xD3, MRM1r, (outs GR32:$dst), (ins GR32:$src),
2008                  "ror{l}\t{%cl, $dst|$dst, %CL}",
2009                  [(set GR32:$dst, (rotr GR32:$src, CL))]>;
2010 }
2011
2012 def ROR8ri   : Ii8<0xC0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1, i8imm:$src2),
2013                    "ror{b}\t{$src2, $dst|$dst, $src2}",
2014                    [(set GR8:$dst, (rotr GR8:$src1, (i8 imm:$src2)))]>;
2015 def ROR16ri  : Ii8<0xC1, MRM1r, (outs GR16:$dst), (ins GR16:$src1, i8imm:$src2),
2016                    "ror{w}\t{$src2, $dst|$dst, $src2}",
2017                    [(set GR16:$dst, (rotr GR16:$src1, (i8 imm:$src2)))]>, OpSize;
2018 def ROR32ri  : Ii8<0xC1, MRM1r, (outs GR32:$dst), (ins GR32:$src1, i8imm:$src2),
2019                    "ror{l}\t{$src2, $dst|$dst, $src2}",
2020                    [(set GR32:$dst, (rotr GR32:$src1, (i8 imm:$src2)))]>;
2021
2022 // Rotate by 1
2023 def ROR8r1   : I<0xD0, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
2024                  "ror{b}\t$dst",
2025                  [(set GR8:$dst, (rotr GR8:$src1, (i8 1)))]>;
2026 def ROR16r1  : I<0xD1, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
2027                  "ror{w}\t$dst",
2028                  [(set GR16:$dst, (rotr GR16:$src1, (i8 1)))]>, OpSize;
2029 def ROR32r1  : I<0xD1, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
2030                  "ror{l}\t$dst",
2031                  [(set GR32:$dst, (rotr GR32:$src1, (i8 1)))]>;
2032
2033 let isTwoAddress = 0 in {
2034   let Uses = [CL] in {
2035   def ROR8mCL  : I<0xD2, MRM1m, (outs), (ins i8mem :$dst),
2036                    "ror{b}\t{%cl, $dst|$dst, %CL}",
2037                    [(store (rotr (loadi8 addr:$dst), CL), addr:$dst)]>;
2038   def ROR16mCL : I<0xD3, MRM1m, (outs), (ins i16mem:$dst),
2039                    "ror{w}\t{%cl, $dst|$dst, %CL}",
2040                    [(store (rotr (loadi16 addr:$dst), CL), addr:$dst)]>, OpSize;
2041   def ROR32mCL : I<0xD3, MRM1m, (outs), (ins i32mem:$dst),
2042                    "ror{l}\t{%cl, $dst|$dst, %CL}",
2043                    [(store (rotr (loadi32 addr:$dst), CL), addr:$dst)]>;
2044   }
2045   def ROR8mi   : Ii8<0xC0, MRM1m, (outs), (ins i8mem :$dst, i8imm:$src),
2046                      "ror{b}\t{$src, $dst|$dst, $src}",
2047                  [(store (rotr (loadi8 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2048   def ROR16mi  : Ii8<0xC1, MRM1m, (outs), (ins i16mem:$dst, i8imm:$src),
2049                      "ror{w}\t{$src, $dst|$dst, $src}",
2050                 [(store (rotr (loadi16 addr:$dst), (i8 imm:$src)), addr:$dst)]>,
2051                      OpSize;
2052   def ROR32mi  : Ii8<0xC1, MRM1m, (outs), (ins i32mem:$dst, i8imm:$src),
2053                      "ror{l}\t{$src, $dst|$dst, $src}",
2054                 [(store (rotr (loadi32 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
2055
2056   // Rotate by 1
2057   def ROR8m1   : I<0xD0, MRM1m, (outs), (ins i8mem :$dst),
2058                    "ror{b}\t$dst",
2059                  [(store (rotr (loadi8 addr:$dst), (i8 1)), addr:$dst)]>;
2060   def ROR16m1  : I<0xD1, MRM1m, (outs), (ins i16mem:$dst),
2061                    "ror{w}\t$dst",
2062                 [(store (rotr (loadi16 addr:$dst), (i8 1)), addr:$dst)]>,
2063                      OpSize;
2064   def ROR32m1  : I<0xD1, MRM1m, (outs), (ins i32mem:$dst),
2065                    "ror{l}\t$dst",
2066                 [(store (rotr (loadi32 addr:$dst), (i8 1)), addr:$dst)]>;
2067 }
2068
2069
2070
2071 // Double shift instructions (generalizations of rotate)
2072 let Uses = [CL] in {
2073 def SHLD32rrCL : I<0xA5, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2074                    "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2075                    [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2, CL))]>, TB;
2076 def SHRD32rrCL : I<0xAD, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2077                    "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2078                    [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2, CL))]>, TB;
2079 def SHLD16rrCL : I<0xA5, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
2080                    "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2081                    [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2, CL))]>,
2082                    TB, OpSize;
2083 def SHRD16rrCL : I<0xAD, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
2084                    "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2085                    [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2, CL))]>,
2086                    TB, OpSize;
2087 }
2088
2089 let isCommutable = 1 in {  // These instructions commute to each other.
2090 def SHLD32rri8 : Ii8<0xA4, MRMDestReg,
2091                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
2092                      "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2093                      [(set GR32:$dst, (X86shld GR32:$src1, GR32:$src2,
2094                                       (i8 imm:$src3)))]>,
2095                  TB;
2096 def SHRD32rri8 : Ii8<0xAC, MRMDestReg,
2097                      (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$src3),
2098                      "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2099                      [(set GR32:$dst, (X86shrd GR32:$src1, GR32:$src2,
2100                                       (i8 imm:$src3)))]>,
2101                  TB;
2102 def SHLD16rri8 : Ii8<0xA4, MRMDestReg,
2103                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
2104                      "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2105                      [(set GR16:$dst, (X86shld GR16:$src1, GR16:$src2,
2106                                       (i8 imm:$src3)))]>,
2107                      TB, OpSize;
2108 def SHRD16rri8 : Ii8<0xAC, MRMDestReg,
2109                      (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$src3),
2110                      "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2111                      [(set GR16:$dst, (X86shrd GR16:$src1, GR16:$src2,
2112                                       (i8 imm:$src3)))]>,
2113                      TB, OpSize;
2114 }
2115
2116 let isTwoAddress = 0 in {
2117   let Uses = [CL] in {
2118   def SHLD32mrCL : I<0xA5, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2119                      "shld{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2120                      [(store (X86shld (loadi32 addr:$dst), GR32:$src2, CL),
2121                        addr:$dst)]>, TB;
2122   def SHRD32mrCL : I<0xAD, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2123                     "shrd{l}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2124                     [(store (X86shrd (loadi32 addr:$dst), GR32:$src2, CL),
2125                       addr:$dst)]>, TB;
2126   }
2127   def SHLD32mri8 : Ii8<0xA4, MRMDestMem,
2128                       (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
2129                       "shld{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2130                       [(store (X86shld (loadi32 addr:$dst), GR32:$src2,
2131                                         (i8 imm:$src3)), addr:$dst)]>,
2132                       TB;
2133   def SHRD32mri8 : Ii8<0xAC, MRMDestMem,
2134                        (outs), (ins i32mem:$dst, GR32:$src2, i8imm:$src3),
2135                        "shrd{l}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2136                        [(store (X86shrd (loadi32 addr:$dst), GR32:$src2,
2137                                          (i8 imm:$src3)), addr:$dst)]>,
2138                        TB;
2139
2140   let Uses = [CL] in {
2141   def SHLD16mrCL : I<0xA5, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2142                      "shld{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2143                      [(store (X86shld (loadi16 addr:$dst), GR16:$src2, CL),
2144                        addr:$dst)]>, TB, OpSize;
2145   def SHRD16mrCL : I<0xAD, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2146                     "shrd{w}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
2147                     [(store (X86shrd (loadi16 addr:$dst), GR16:$src2, CL),
2148                       addr:$dst)]>, TB, OpSize;
2149   }
2150   def SHLD16mri8 : Ii8<0xA4, MRMDestMem,
2151                       (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
2152                       "shld{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2153                       [(store (X86shld (loadi16 addr:$dst), GR16:$src2,
2154                                         (i8 imm:$src3)), addr:$dst)]>,
2155                       TB, OpSize;
2156   def SHRD16mri8 : Ii8<0xAC, MRMDestMem,
2157                        (outs), (ins i16mem:$dst, GR16:$src2, i8imm:$src3),
2158                        "shrd{w}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2159                       [(store (X86shrd (loadi16 addr:$dst), GR16:$src2,
2160                                         (i8 imm:$src3)), addr:$dst)]>,
2161                        TB, OpSize;
2162 }
2163 } // Defs = [EFLAGS]
2164
2165
2166 // Arithmetic.
2167 let Defs = [EFLAGS] in {
2168 let isCommutable = 1 in {   // X = ADD Y, Z   --> X = ADD Z, Y
2169 // Register-Register Addition
2170 def ADD8rr    : I<0x00, MRMDestReg, (outs GR8 :$dst),
2171                                     (ins GR8 :$src1, GR8 :$src2),
2172                   "add{b}\t{$src2, $dst|$dst, $src2}",
2173                   [(set GR8:$dst, (add GR8:$src1, GR8:$src2)),
2174                    (implicit EFLAGS)]>;
2175
2176 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2177 // Register-Register Addition
2178 def ADD16rr  : I<0x01, MRMDestReg, (outs GR16:$dst),
2179                                    (ins GR16:$src1, GR16:$src2),
2180                  "add{w}\t{$src2, $dst|$dst, $src2}",
2181                  [(set GR16:$dst, (add GR16:$src1, GR16:$src2)),
2182                   (implicit EFLAGS)]>, OpSize;
2183 def ADD32rr  : I<0x01, MRMDestReg, (outs GR32:$dst),
2184                                    (ins GR32:$src1, GR32:$src2),
2185                  "add{l}\t{$src2, $dst|$dst, $src2}",
2186                  [(set GR32:$dst, (add GR32:$src1, GR32:$src2)),
2187                   (implicit EFLAGS)]>;
2188 } // end isConvertibleToThreeAddress
2189 } // end isCommutable
2190
2191 // Register-Memory Addition
2192 def ADD8rm   : I<0x02, MRMSrcMem, (outs GR8 :$dst),
2193                                   (ins GR8 :$src1, i8mem :$src2),
2194                  "add{b}\t{$src2, $dst|$dst, $src2}",
2195                  [(set GR8:$dst, (add GR8:$src1, (load addr:$src2))),
2196                   (implicit EFLAGS)]>;
2197 def ADD16rm  : I<0x03, MRMSrcMem, (outs GR16:$dst),
2198                                   (ins GR16:$src1, i16mem:$src2),
2199                  "add{w}\t{$src2, $dst|$dst, $src2}",
2200                  [(set GR16:$dst, (add GR16:$src1, (load addr:$src2))),
2201                   (implicit EFLAGS)]>, OpSize;
2202 def ADD32rm  : I<0x03, MRMSrcMem, (outs GR32:$dst),
2203                                   (ins GR32:$src1, i32mem:$src2),
2204                  "add{l}\t{$src2, $dst|$dst, $src2}",
2205                  [(set GR32:$dst, (add GR32:$src1, (load addr:$src2))),
2206                   (implicit EFLAGS)]>;
2207
2208 // Register-Integer Addition
2209 def ADD8ri    : Ii8<0x80, MRM0r, (outs GR8:$dst), (ins GR8:$src1, i8imm:$src2),
2210                     "add{b}\t{$src2, $dst|$dst, $src2}",
2211                     [(set GR8:$dst, (add GR8:$src1, imm:$src2)),
2212                      (implicit EFLAGS)]>;
2213
2214 let isConvertibleToThreeAddress = 1 in {   // Can transform into LEA.
2215 // Register-Integer Addition
2216 def ADD16ri  : Ii16<0x81, MRM0r, (outs GR16:$dst),
2217                                  (ins GR16:$src1, i16imm:$src2),
2218                     "add{w}\t{$src2, $dst|$dst, $src2}",
2219                     [(set GR16:$dst, (add GR16:$src1, imm:$src2)),
2220                      (implicit EFLAGS)]>, OpSize;
2221 def ADD32ri  : Ii32<0x81, MRM0r, (outs GR32:$dst),
2222                                  (ins GR32:$src1, i32imm:$src2),
2223                     "add{l}\t{$src2, $dst|$dst, $src2}",
2224                     [(set GR32:$dst, (add GR32:$src1, imm:$src2)),
2225                      (implicit EFLAGS)]>;
2226 def ADD16ri8 : Ii8<0x83, MRM0r, (outs GR16:$dst),
2227                                 (ins GR16:$src1, i16i8imm:$src2),
2228                    "add{w}\t{$src2, $dst|$dst, $src2}",
2229                    [(set GR16:$dst, (add GR16:$src1, i16immSExt8:$src2)),
2230                     (implicit EFLAGS)]>, OpSize;
2231 def ADD32ri8 : Ii8<0x83, MRM0r, (outs GR32:$dst),
2232                                 (ins GR32:$src1, i32i8imm:$src2),
2233                    "add{l}\t{$src2, $dst|$dst, $src2}",
2234                    [(set GR32:$dst, (add GR32:$src1, i32immSExt8:$src2)),
2235                     (implicit EFLAGS)]>;
2236 }
2237
2238 let isTwoAddress = 0 in {
2239   // Memory-Register Addition
2240   def ADD8mr   : I<0x00, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
2241                    "add{b}\t{$src2, $dst|$dst, $src2}",
2242                    [(store (add (load addr:$dst), GR8:$src2), addr:$dst),
2243                     (implicit EFLAGS)]>;
2244   def ADD16mr  : I<0x01, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2245                    "add{w}\t{$src2, $dst|$dst, $src2}",
2246                    [(store (add (load addr:$dst), GR16:$src2), addr:$dst),
2247                     (implicit EFLAGS)]>, OpSize;
2248   def ADD32mr  : I<0x01, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2249                    "add{l}\t{$src2, $dst|$dst, $src2}",
2250                    [(store (add (load addr:$dst), GR32:$src2), addr:$dst),
2251                     (implicit EFLAGS)]>;
2252   def ADD8mi   : Ii8<0x80, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src2),
2253                      "add{b}\t{$src2, $dst|$dst, $src2}",
2254                    [(store (add (loadi8 addr:$dst), imm:$src2), addr:$dst),
2255                     (implicit EFLAGS)]>;
2256   def ADD16mi  : Ii16<0x81, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src2),
2257                       "add{w}\t{$src2, $dst|$dst, $src2}",
2258                   [(store (add (loadi16 addr:$dst), imm:$src2), addr:$dst),
2259                    (implicit EFLAGS)]>, OpSize;
2260   def ADD32mi  : Ii32<0x81, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src2),
2261                       "add{l}\t{$src2, $dst|$dst, $src2}",
2262                       [(store (add (loadi32 addr:$dst), imm:$src2), addr:$dst),
2263                        (implicit EFLAGS)]>;
2264   def ADD16mi8 : Ii8<0x83, MRM0m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2265                      "add{w}\t{$src2, $dst|$dst, $src2}",
2266                      [(store (add (load addr:$dst), i16immSExt8:$src2),
2267                                   addr:$dst),
2268                       (implicit EFLAGS)]>, OpSize;
2269   def ADD32mi8 : Ii8<0x83, MRM0m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2270                      "add{l}\t{$src2, $dst|$dst, $src2}",
2271                   [(store (add (load addr:$dst), i32immSExt8:$src2),
2272                                addr:$dst),
2273                    (implicit EFLAGS)]>;
2274 }
2275
2276 let Uses = [EFLAGS] in {
2277 let isCommutable = 1 in {  // X = ADC Y, Z --> X = ADC Z, Y
2278 def ADC32rr  : I<0x11, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2279                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2280                  [(set GR32:$dst, (adde GR32:$src1, GR32:$src2))]>;
2281 }
2282 def ADC32rm  : I<0x13, MRMSrcMem , (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2283                  "adc{l}\t{$src2, $dst|$dst, $src2}",
2284                  [(set GR32:$dst, (adde GR32:$src1, (load addr:$src2)))]>;
2285 def ADC32ri  : Ii32<0x81, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2286                     "adc{l}\t{$src2, $dst|$dst, $src2}",
2287                  [(set GR32:$dst, (adde GR32:$src1, imm:$src2))]>;
2288 def ADC32ri8 : Ii8<0x83, MRM2r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2289                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2290                  [(set GR32:$dst, (adde GR32:$src1, i32immSExt8:$src2))]>;
2291
2292 let isTwoAddress = 0 in {
2293   def ADC32mr  : I<0x11, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2294                    "adc{l}\t{$src2, $dst|$dst, $src2}",
2295                    [(store (adde (load addr:$dst), GR32:$src2), addr:$dst)]>;
2296   def ADC32mi  : Ii32<0x81, MRM2m, (outs), (ins i32mem:$dst, i32imm:$src2),
2297                       "adc{l}\t{$src2, $dst|$dst, $src2}",
2298                   [(store (adde (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2299   def ADC32mi8 : Ii8<0x83, MRM2m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2300                      "adc{l}\t{$src2, $dst|$dst, $src2}",
2301                [(store (adde (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2302 }
2303 } // Uses = [EFLAGS]
2304
2305 // Register-Register Subtraction
2306 def SUB8rr  : I<0x28, MRMDestReg, (outs GR8:$dst), (ins GR8:$src1, GR8:$src2),
2307                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2308                 [(set GR8:$dst, (sub GR8:$src1, GR8:$src2)),
2309                  (implicit EFLAGS)]>;
2310 def SUB16rr : I<0x29, MRMDestReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2311                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2312                 [(set GR16:$dst, (sub GR16:$src1, GR16:$src2)),
2313                  (implicit EFLAGS)]>, OpSize;
2314 def SUB32rr : I<0x29, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2315                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2316                 [(set GR32:$dst, (sub GR32:$src1, GR32:$src2)),
2317                  (implicit EFLAGS)]>;
2318
2319 // Register-Memory Subtraction
2320 def SUB8rm  : I<0x2A, MRMSrcMem, (outs GR8 :$dst),
2321                                  (ins GR8 :$src1, i8mem :$src2),
2322                 "sub{b}\t{$src2, $dst|$dst, $src2}",
2323                 [(set GR8:$dst, (sub GR8:$src1, (load addr:$src2))),
2324                  (implicit EFLAGS)]>;
2325 def SUB16rm : I<0x2B, MRMSrcMem, (outs GR16:$dst),
2326                                  (ins GR16:$src1, i16mem:$src2),
2327                 "sub{w}\t{$src2, $dst|$dst, $src2}",
2328                 [(set GR16:$dst, (sub GR16:$src1, (load addr:$src2))),
2329                  (implicit EFLAGS)]>, OpSize;
2330 def SUB32rm : I<0x2B, MRMSrcMem, (outs GR32:$dst),
2331                                  (ins GR32:$src1, i32mem:$src2),
2332                 "sub{l}\t{$src2, $dst|$dst, $src2}",
2333                 [(set GR32:$dst, (sub GR32:$src1, (load addr:$src2))),
2334                  (implicit EFLAGS)]>;
2335
2336 // Register-Integer Subtraction
2337 def SUB8ri   : Ii8 <0x80, MRM5r, (outs GR8:$dst),
2338                                  (ins GR8:$src1, i8imm:$src2),
2339                     "sub{b}\t{$src2, $dst|$dst, $src2}",
2340                     [(set GR8:$dst, (sub GR8:$src1, imm:$src2)),
2341                      (implicit EFLAGS)]>;
2342 def SUB16ri  : Ii16<0x81, MRM5r, (outs GR16:$dst),
2343                                  (ins GR16:$src1, i16imm:$src2),
2344                     "sub{w}\t{$src2, $dst|$dst, $src2}",
2345                     [(set GR16:$dst, (sub GR16:$src1, imm:$src2)),
2346                      (implicit EFLAGS)]>, OpSize;
2347 def SUB32ri  : Ii32<0x81, MRM5r, (outs GR32:$dst),
2348                                  (ins GR32:$src1, i32imm:$src2),
2349                     "sub{l}\t{$src2, $dst|$dst, $src2}",
2350                     [(set GR32:$dst, (sub GR32:$src1, imm:$src2)),
2351                      (implicit EFLAGS)]>;
2352 def SUB16ri8 : Ii8<0x83, MRM5r, (outs GR16:$dst),
2353                                 (ins GR16:$src1, i16i8imm:$src2),
2354                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2355                    [(set GR16:$dst, (sub GR16:$src1, i16immSExt8:$src2)),
2356                     (implicit EFLAGS)]>, OpSize;
2357 def SUB32ri8 : Ii8<0x83, MRM5r, (outs GR32:$dst),
2358                                 (ins GR32:$src1, i32i8imm:$src2),
2359                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2360                    [(set GR32:$dst, (sub GR32:$src1, i32immSExt8:$src2)),
2361                     (implicit EFLAGS)]>;
2362
2363 let isTwoAddress = 0 in {
2364   // Memory-Register Subtraction
2365   def SUB8mr   : I<0x28, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src2),
2366                    "sub{b}\t{$src2, $dst|$dst, $src2}",
2367                    [(store (sub (load addr:$dst), GR8:$src2), addr:$dst),
2368                     (implicit EFLAGS)]>;
2369   def SUB16mr  : I<0x29, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
2370                    "sub{w}\t{$src2, $dst|$dst, $src2}",
2371                    [(store (sub (load addr:$dst), GR16:$src2), addr:$dst),
2372                     (implicit EFLAGS)]>, OpSize;
2373   def SUB32mr  : I<0x29, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2374                    "sub{l}\t{$src2, $dst|$dst, $src2}",
2375                    [(store (sub (load addr:$dst), GR32:$src2), addr:$dst),
2376                     (implicit EFLAGS)]>;
2377
2378   // Memory-Integer Subtraction
2379   def SUB8mi   : Ii8<0x80, MRM5m, (outs), (ins i8mem :$dst, i8imm:$src2),
2380                      "sub{b}\t{$src2, $dst|$dst, $src2}",
2381                      [(store (sub (loadi8 addr:$dst), imm:$src2), addr:$dst),
2382                       (implicit EFLAGS)]>;
2383   def SUB16mi  : Ii16<0x81, MRM5m, (outs), (ins i16mem:$dst, i16imm:$src2),
2384                       "sub{w}\t{$src2, $dst|$dst, $src2}",
2385                       [(store (sub (loadi16 addr:$dst), imm:$src2),addr:$dst),
2386                        (implicit EFLAGS)]>, OpSize;
2387   def SUB32mi  : Ii32<0x81, MRM5m, (outs), (ins i32mem:$dst, i32imm:$src2),
2388                       "sub{l}\t{$src2, $dst|$dst, $src2}",
2389                       [(store (sub (loadi32 addr:$dst), imm:$src2),addr:$dst),
2390                        (implicit EFLAGS)]>;
2391   def SUB16mi8 : Ii8<0x83, MRM5m, (outs), (ins i16mem:$dst, i16i8imm :$src2),
2392                      "sub{w}\t{$src2, $dst|$dst, $src2}",
2393                      [(store (sub (load addr:$dst), i16immSExt8:$src2),
2394                              addr:$dst),
2395                       (implicit EFLAGS)]>, OpSize;
2396   def SUB32mi8 : Ii8<0x83, MRM5m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2397                      "sub{l}\t{$src2, $dst|$dst, $src2}",
2398                      [(store (sub (load addr:$dst), i32immSExt8:$src2),
2399                              addr:$dst),
2400                       (implicit EFLAGS)]>;
2401 }
2402
2403 let Uses = [EFLAGS] in {
2404 def SBB32rr    : I<0x19, MRMDestReg, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
2405                   "sbb{l}\t{$src2, $dst|$dst, $src2}",
2406                  [(set GR32:$dst, (sube GR32:$src1, GR32:$src2))]>;
2407
2408 let isTwoAddress = 0 in {
2409   def SBB32mr  : I<0x19, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
2410                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2411                    [(store (sube (load addr:$dst), GR32:$src2), addr:$dst)]>;
2412   def SBB8mi  : Ii32<0x80, MRM3m, (outs), (ins i8mem:$dst, i8imm:$src2),
2413                       "sbb{b}\t{$src2, $dst|$dst, $src2}",
2414                    [(store (sube (loadi8 addr:$dst), imm:$src2), addr:$dst)]>;
2415   def SBB32mi  : Ii32<0x81, MRM3m, (outs), (ins i32mem:$dst, i32imm:$src2),
2416                       "sbb{l}\t{$src2, $dst|$dst, $src2}",
2417                   [(store (sube (loadi32 addr:$dst), imm:$src2), addr:$dst)]>;
2418   def SBB32mi8 : Ii8<0x83, MRM3m, (outs), (ins i32mem:$dst, i32i8imm :$src2),
2419                      "sbb{l}\t{$src2, $dst|$dst, $src2}",
2420                [(store (sube (load addr:$dst), i32immSExt8:$src2), addr:$dst)]>;
2421 }
2422 def SBB32rm  : I<0x1B, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2423                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2424                     [(set GR32:$dst, (sube GR32:$src1, (load addr:$src2)))]>;
2425 def SBB32ri  : Ii32<0x81, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2426                     "sbb{l}\t{$src2, $dst|$dst, $src2}",
2427                     [(set GR32:$dst, (sube GR32:$src1, imm:$src2))]>;
2428 def SBB32ri8 : Ii8<0x83, MRM3r, (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2429                    "sbb{l}\t{$src2, $dst|$dst, $src2}",
2430                    [(set GR32:$dst, (sube GR32:$src1, i32immSExt8:$src2))]>;
2431 } // Uses = [EFLAGS]
2432 } // Defs = [EFLAGS]
2433
2434 let Defs = [EFLAGS] in {
2435 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
2436 // Register-Register Signed Integer Multiply
2437 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
2438                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2439                  [(set GR16:$dst, (mul GR16:$src1, GR16:$src2)),
2440                   (implicit EFLAGS)]>, TB, OpSize;
2441 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
2442                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2443                  [(set GR32:$dst, (mul GR32:$src1, GR32:$src2)),
2444                   (implicit EFLAGS)]>, TB;
2445 }
2446
2447 // Register-Memory Signed Integer Multiply
2448 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
2449                                   (ins GR16:$src1, i16mem:$src2),
2450                  "imul{w}\t{$src2, $dst|$dst, $src2}",
2451                  [(set GR16:$dst, (mul GR16:$src1, (load addr:$src2))),
2452                   (implicit EFLAGS)]>, TB, OpSize;
2453 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst), (ins GR32:$src1, i32mem:$src2),
2454                  "imul{l}\t{$src2, $dst|$dst, $src2}",
2455                  [(set GR32:$dst, (mul GR32:$src1, (load addr:$src2))),
2456                   (implicit EFLAGS)]>, TB;
2457 } // Defs = [EFLAGS]
2458 } // end Two Address instructions
2459
2460 // Suprisingly enough, these are not two address instructions!
2461 let Defs = [EFLAGS] in {
2462 // Register-Integer Signed Integer Multiply
2463 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
2464                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
2465                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2466                       [(set GR16:$dst, (mul GR16:$src1, imm:$src2)),
2467                        (implicit EFLAGS)]>, OpSize;
2468 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
2469                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
2470                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2471                       [(set GR32:$dst, (mul GR32:$src1, imm:$src2)),
2472                        (implicit EFLAGS)]>;
2473 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
2474                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
2475                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                      [(set GR16:$dst, (mul GR16:$src1, i16immSExt8:$src2)),
2477                       (implicit EFLAGS)]>, OpSize;
2478 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
2479                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
2480                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2481                      [(set GR32:$dst, (mul GR32:$src1, i32immSExt8:$src2)),
2482                       (implicit EFLAGS)]>;
2483
2484 // Memory-Integer Signed Integer Multiply
2485 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                      // GR16 = [mem16]*I16
2486                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
2487                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2488                       [(set GR16:$dst, (mul (load addr:$src1), imm:$src2)),
2489                        (implicit EFLAGS)]>, OpSize;
2490 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                      // GR32 = [mem32]*I32
2491                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
2492                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2493                       [(set GR32:$dst, (mul (load addr:$src1), imm:$src2)),
2494                        (implicit EFLAGS)]>;
2495 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
2496                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
2497                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2498                      [(set GR16:$dst, (mul (load addr:$src1),
2499                                        i16immSExt8:$src2)),
2500                       (implicit EFLAGS)]>, OpSize;
2501 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
2502                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
2503                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2504                      [(set GR32:$dst, (mul (load addr:$src1),
2505                                            i32immSExt8:$src2)),
2506                       (implicit EFLAGS)]>;
2507 } // Defs = [EFLAGS]
2508
2509 //===----------------------------------------------------------------------===//
2510 // Test instructions are just like AND, except they don't generate a result.
2511 //
2512 let Defs = [EFLAGS] in {
2513 let isCommutable = 1 in {   // TEST X, Y   --> TEST Y, X
2514 def TEST8rr  : I<0x84, MRMDestReg, (outs),  (ins GR8:$src1, GR8:$src2),
2515                      "test{b}\t{$src2, $src1|$src1, $src2}",
2516                      [(X86cmp (and_su GR8:$src1, GR8:$src2), 0),
2517                       (implicit EFLAGS)]>;
2518 def TEST16rr : I<0x85, MRMDestReg, (outs),  (ins GR16:$src1, GR16:$src2),
2519                      "test{w}\t{$src2, $src1|$src1, $src2}",
2520                      [(X86cmp (and_su GR16:$src1, GR16:$src2), 0),
2521                       (implicit EFLAGS)]>,
2522                  OpSize;
2523 def TEST32rr : I<0x85, MRMDestReg, (outs),  (ins GR32:$src1, GR32:$src2),
2524                      "test{l}\t{$src2, $src1|$src1, $src2}",
2525                      [(X86cmp (and_su GR32:$src1, GR32:$src2), 0),
2526                       (implicit EFLAGS)]>;
2527 }
2528
2529 def TEST8rm  : I<0x84, MRMSrcMem, (outs),  (ins GR8 :$src1, i8mem :$src2),
2530                      "test{b}\t{$src2, $src1|$src1, $src2}",
2531                      [(X86cmp (and GR8:$src1, (loadi8 addr:$src2)), 0),
2532                       (implicit EFLAGS)]>;
2533 def TEST16rm : I<0x85, MRMSrcMem, (outs),  (ins GR16:$src1, i16mem:$src2),
2534                      "test{w}\t{$src2, $src1|$src1, $src2}",
2535                      [(X86cmp (and GR16:$src1, (loadi16 addr:$src2)), 0),
2536                       (implicit EFLAGS)]>, OpSize;
2537 def TEST32rm : I<0x85, MRMSrcMem, (outs),  (ins GR32:$src1, i32mem:$src2),
2538                      "test{l}\t{$src2, $src1|$src1, $src2}",
2539                      [(X86cmp (and GR32:$src1, (loadi32 addr:$src2)), 0),
2540                       (implicit EFLAGS)]>;
2541
2542 def TEST8ri  : Ii8 <0xF6, MRM0r,                     // flags = GR8  & imm8
2543                     (outs),  (ins GR8:$src1, i8imm:$src2),
2544                     "test{b}\t{$src2, $src1|$src1, $src2}",
2545                     [(X86cmp (and_su GR8:$src1, imm:$src2), 0),
2546                      (implicit EFLAGS)]>;
2547 def TEST16ri : Ii16<0xF7, MRM0r,                     // flags = GR16 & imm16
2548                     (outs),  (ins GR16:$src1, i16imm:$src2),
2549                     "test{w}\t{$src2, $src1|$src1, $src2}",
2550                     [(X86cmp (and_su GR16:$src1, imm:$src2), 0),
2551                      (implicit EFLAGS)]>, OpSize;
2552 def TEST32ri : Ii32<0xF7, MRM0r,                     // flags = GR32 & imm32
2553                     (outs),  (ins GR32:$src1, i32imm:$src2),
2554                     "test{l}\t{$src2, $src1|$src1, $src2}",
2555                     [(X86cmp (and_su GR32:$src1, imm:$src2), 0),
2556                      (implicit EFLAGS)]>;
2557
2558 def TEST8mi  : Ii8 <0xF6, MRM0m,                   // flags = [mem8]  & imm8
2559                     (outs), (ins i8mem:$src1, i8imm:$src2),
2560                     "test{b}\t{$src2, $src1|$src1, $src2}",
2561                     [(X86cmp (and (loadi8 addr:$src1), imm:$src2), 0),
2562                      (implicit EFLAGS)]>;
2563 def TEST16mi : Ii16<0xF7, MRM0m,                   // flags = [mem16] & imm16
2564                     (outs), (ins i16mem:$src1, i16imm:$src2),
2565                     "test{w}\t{$src2, $src1|$src1, $src2}",
2566                     [(X86cmp (and (loadi16 addr:$src1), imm:$src2), 0),
2567                      (implicit EFLAGS)]>, OpSize;
2568 def TEST32mi : Ii32<0xF7, MRM0m,                   // flags = [mem32] & imm32
2569                     (outs), (ins i32mem:$src1, i32imm:$src2),
2570                     "test{l}\t{$src2, $src1|$src1, $src2}",
2571                     [(X86cmp (and (loadi32 addr:$src1), imm:$src2), 0),
2572                      (implicit EFLAGS)]>;
2573 } // Defs = [EFLAGS]
2574
2575
2576 // Condition code ops, incl. set if equal/not equal/...
2577 let Defs = [EFLAGS], Uses = [AH], neverHasSideEffects = 1 in
2578 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf", []>;  // flags = AH
2579 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
2580 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", []>;  // AH = flags
2581
2582 let Uses = [EFLAGS] in {
2583 def SETEr    : I<0x94, MRM0r,
2584                  (outs GR8   :$dst), (ins),
2585                  "sete\t$dst",
2586                  [(set GR8:$dst, (X86setcc X86_COND_E, EFLAGS))]>,
2587                TB;                        // GR8 = ==
2588 def SETEm    : I<0x94, MRM0m,
2589                  (outs), (ins i8mem:$dst),
2590                  "sete\t$dst",
2591                  [(store (X86setcc X86_COND_E, EFLAGS), addr:$dst)]>,
2592                TB;                        // [mem8] = ==
2593
2594 def SETNEr   : I<0x95, MRM0r,
2595                  (outs GR8   :$dst), (ins),
2596                  "setne\t$dst",
2597                  [(set GR8:$dst, (X86setcc X86_COND_NE, EFLAGS))]>,
2598                TB;                        // GR8 = !=
2599 def SETNEm   : I<0x95, MRM0m,
2600                  (outs), (ins i8mem:$dst),
2601                  "setne\t$dst",
2602                  [(store (X86setcc X86_COND_NE, EFLAGS), addr:$dst)]>,
2603                TB;                        // [mem8] = !=
2604
2605 def SETLr    : I<0x9C, MRM0r,
2606                  (outs GR8   :$dst), (ins),
2607                  "setl\t$dst",
2608                  [(set GR8:$dst, (X86setcc X86_COND_L, EFLAGS))]>,
2609                TB;                        // GR8 = <  signed
2610 def SETLm    : I<0x9C, MRM0m,
2611                  (outs), (ins i8mem:$dst),
2612                  "setl\t$dst",
2613                  [(store (X86setcc X86_COND_L, EFLAGS), addr:$dst)]>,
2614                TB;                        // [mem8] = <  signed
2615
2616 def SETGEr   : I<0x9D, MRM0r,
2617                  (outs GR8   :$dst), (ins),
2618                  "setge\t$dst",
2619                  [(set GR8:$dst, (X86setcc X86_COND_GE, EFLAGS))]>,
2620                TB;                        // GR8 = >= signed
2621 def SETGEm   : I<0x9D, MRM0m,
2622                  (outs), (ins i8mem:$dst),
2623                  "setge\t$dst",
2624                  [(store (X86setcc X86_COND_GE, EFLAGS), addr:$dst)]>,
2625                TB;                        // [mem8] = >= signed
2626
2627 def SETLEr   : I<0x9E, MRM0r,
2628                  (outs GR8   :$dst), (ins),
2629                  "setle\t$dst",
2630                  [(set GR8:$dst, (X86setcc X86_COND_LE, EFLAGS))]>,
2631                TB;                        // GR8 = <= signed
2632 def SETLEm   : I<0x9E, MRM0m,
2633                  (outs), (ins i8mem:$dst),
2634                  "setle\t$dst",
2635                  [(store (X86setcc X86_COND_LE, EFLAGS), addr:$dst)]>,
2636                TB;                        // [mem8] = <= signed
2637
2638 def SETGr    : I<0x9F, MRM0r,
2639                  (outs GR8   :$dst), (ins),
2640                  "setg\t$dst",
2641                  [(set GR8:$dst, (X86setcc X86_COND_G, EFLAGS))]>,
2642                TB;                        // GR8 = >  signed
2643 def SETGm    : I<0x9F, MRM0m,
2644                  (outs), (ins i8mem:$dst),
2645                  "setg\t$dst",
2646                  [(store (X86setcc X86_COND_G, EFLAGS), addr:$dst)]>,
2647                TB;                        // [mem8] = >  signed
2648
2649 def SETBr    : I<0x92, MRM0r,
2650                  (outs GR8   :$dst), (ins),
2651                  "setb\t$dst",
2652                  [(set GR8:$dst, (X86setcc X86_COND_B, EFLAGS))]>,
2653                TB;                        // GR8 = <  unsign
2654 def SETBm    : I<0x92, MRM0m,
2655                  (outs), (ins i8mem:$dst),
2656                  "setb\t$dst",
2657                  [(store (X86setcc X86_COND_B, EFLAGS), addr:$dst)]>,
2658                TB;                        // [mem8] = <  unsign
2659
2660 def SETAEr   : I<0x93, MRM0r,
2661                  (outs GR8   :$dst), (ins),
2662                  "setae\t$dst",
2663                  [(set GR8:$dst, (X86setcc X86_COND_AE, EFLAGS))]>,
2664                TB;                        // GR8 = >= unsign
2665 def SETAEm   : I<0x93, MRM0m,
2666                  (outs), (ins i8mem:$dst),
2667                  "setae\t$dst",
2668                  [(store (X86setcc X86_COND_AE, EFLAGS), addr:$dst)]>,
2669                TB;                        // [mem8] = >= unsign
2670
2671 def SETBEr   : I<0x96, MRM0r,
2672                  (outs GR8   :$dst), (ins),
2673                  "setbe\t$dst",
2674                  [(set GR8:$dst, (X86setcc X86_COND_BE, EFLAGS))]>,
2675                TB;                        // GR8 = <= unsign
2676 def SETBEm   : I<0x96, MRM0m,
2677                  (outs), (ins i8mem:$dst),
2678                  "setbe\t$dst",
2679                  [(store (X86setcc X86_COND_BE, EFLAGS), addr:$dst)]>,
2680                TB;                        // [mem8] = <= unsign
2681
2682 def SETAr    : I<0x97, MRM0r,
2683                  (outs GR8   :$dst), (ins),
2684                  "seta\t$dst",
2685                  [(set GR8:$dst, (X86setcc X86_COND_A, EFLAGS))]>,
2686                TB;                        // GR8 = >  signed
2687 def SETAm    : I<0x97, MRM0m,
2688                  (outs), (ins i8mem:$dst),
2689                  "seta\t$dst",
2690                  [(store (X86setcc X86_COND_A, EFLAGS), addr:$dst)]>,
2691                TB;                        // [mem8] = >  signed
2692
2693 def SETSr    : I<0x98, MRM0r,
2694                  (outs GR8   :$dst), (ins),
2695                  "sets\t$dst",
2696                  [(set GR8:$dst, (X86setcc X86_COND_S, EFLAGS))]>,
2697                TB;                        // GR8 = <sign bit>
2698 def SETSm    : I<0x98, MRM0m,
2699                  (outs), (ins i8mem:$dst),
2700                  "sets\t$dst",
2701                  [(store (X86setcc X86_COND_S, EFLAGS), addr:$dst)]>,
2702                TB;                        // [mem8] = <sign bit>
2703 def SETNSr   : I<0x99, MRM0r,
2704                  (outs GR8   :$dst), (ins),
2705                  "setns\t$dst",
2706                  [(set GR8:$dst, (X86setcc X86_COND_NS, EFLAGS))]>,
2707                TB;                        // GR8 = !<sign bit>
2708 def SETNSm   : I<0x99, MRM0m,
2709                  (outs), (ins i8mem:$dst),
2710                  "setns\t$dst",
2711                  [(store (X86setcc X86_COND_NS, EFLAGS), addr:$dst)]>,
2712                TB;                        // [mem8] = !<sign bit>
2713
2714 def SETPr    : I<0x9A, MRM0r,
2715                  (outs GR8   :$dst), (ins),
2716                  "setp\t$dst",
2717                  [(set GR8:$dst, (X86setcc X86_COND_P, EFLAGS))]>,
2718                TB;                        // GR8 = parity
2719 def SETPm    : I<0x9A, MRM0m,
2720                  (outs), (ins i8mem:$dst),
2721                  "setp\t$dst",
2722                  [(store (X86setcc X86_COND_P, EFLAGS), addr:$dst)]>,
2723                TB;                        // [mem8] = parity
2724 def SETNPr   : I<0x9B, MRM0r,
2725                  (outs GR8   :$dst), (ins),
2726                  "setnp\t$dst",
2727                  [(set GR8:$dst, (X86setcc X86_COND_NP, EFLAGS))]>,
2728                TB;                        // GR8 = not parity
2729 def SETNPm   : I<0x9B, MRM0m,
2730                  (outs), (ins i8mem:$dst),
2731                  "setnp\t$dst",
2732                  [(store (X86setcc X86_COND_NP, EFLAGS), addr:$dst)]>,
2733                TB;                        // [mem8] = not parity
2734
2735 def SETOr    : I<0x90, MRM0r,
2736                  (outs GR8   :$dst), (ins),
2737                  "seto\t$dst",
2738                  [(set GR8:$dst, (X86setcc X86_COND_O, EFLAGS))]>,
2739                TB;                        // GR8 = overflow
2740 def SETOm    : I<0x90, MRM0m,
2741                  (outs), (ins i8mem:$dst),
2742                  "seto\t$dst",
2743                  [(store (X86setcc X86_COND_O, EFLAGS), addr:$dst)]>,
2744                TB;                        // [mem8] = overflow
2745 def SETNOr   : I<0x91, MRM0r,
2746                  (outs GR8   :$dst), (ins),
2747                  "setno\t$dst",
2748                  [(set GR8:$dst, (X86setcc X86_COND_NO, EFLAGS))]>,
2749                TB;                        // GR8 = not overflow
2750 def SETNOm   : I<0x91, MRM0m,
2751                  (outs), (ins i8mem:$dst),
2752                  "setno\t$dst",
2753                  [(store (X86setcc X86_COND_NO, EFLAGS), addr:$dst)]>,
2754                TB;                        // [mem8] = not overflow
2755 } // Uses = [EFLAGS]
2756
2757
2758 // Integer comparisons
2759 let Defs = [EFLAGS] in {
2760 def CMP8rr  : I<0x38, MRMDestReg,
2761                 (outs), (ins GR8 :$src1, GR8 :$src2),
2762                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2763                 [(X86cmp GR8:$src1, GR8:$src2), (implicit EFLAGS)]>;
2764 def CMP16rr : I<0x39, MRMDestReg,
2765                 (outs), (ins GR16:$src1, GR16:$src2),
2766                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2767                 [(X86cmp GR16:$src1, GR16:$src2), (implicit EFLAGS)]>, OpSize;
2768 def CMP32rr : I<0x39, MRMDestReg,
2769                 (outs), (ins GR32:$src1, GR32:$src2),
2770                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2771                 [(X86cmp GR32:$src1, GR32:$src2), (implicit EFLAGS)]>;
2772 def CMP8mr  : I<0x38, MRMDestMem,
2773                 (outs), (ins i8mem :$src1, GR8 :$src2),
2774                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2775                 [(X86cmp (loadi8 addr:$src1), GR8:$src2),
2776                  (implicit EFLAGS)]>;
2777 def CMP16mr : I<0x39, MRMDestMem,
2778                 (outs), (ins i16mem:$src1, GR16:$src2),
2779                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2780                 [(X86cmp (loadi16 addr:$src1), GR16:$src2),
2781                  (implicit EFLAGS)]>, OpSize;
2782 def CMP32mr : I<0x39, MRMDestMem,
2783                 (outs), (ins i32mem:$src1, GR32:$src2),
2784                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2785                 [(X86cmp (loadi32 addr:$src1), GR32:$src2),
2786                  (implicit EFLAGS)]>;
2787 def CMP8rm  : I<0x3A, MRMSrcMem,
2788                 (outs), (ins GR8 :$src1, i8mem :$src2),
2789                 "cmp{b}\t{$src2, $src1|$src1, $src2}",
2790                 [(X86cmp GR8:$src1, (loadi8 addr:$src2)),
2791                  (implicit EFLAGS)]>;
2792 def CMP16rm : I<0x3B, MRMSrcMem,
2793                 (outs), (ins GR16:$src1, i16mem:$src2),
2794                 "cmp{w}\t{$src2, $src1|$src1, $src2}",
2795                 [(X86cmp GR16:$src1, (loadi16 addr:$src2)),
2796                  (implicit EFLAGS)]>, OpSize;
2797 def CMP32rm : I<0x3B, MRMSrcMem,
2798                 (outs), (ins GR32:$src1, i32mem:$src2),
2799                 "cmp{l}\t{$src2, $src1|$src1, $src2}",
2800                 [(X86cmp GR32:$src1, (loadi32 addr:$src2)),
2801                  (implicit EFLAGS)]>;
2802 def CMP8ri  : Ii8<0x80, MRM7r,
2803                   (outs), (ins GR8:$src1, i8imm:$src2),
2804                   "cmp{b}\t{$src2, $src1|$src1, $src2}",
2805                   [(X86cmp GR8:$src1, imm:$src2), (implicit EFLAGS)]>;
2806 def CMP16ri : Ii16<0x81, MRM7r,
2807                    (outs), (ins GR16:$src1, i16imm:$src2),
2808                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2809                    [(X86cmp GR16:$src1, imm:$src2),
2810                     (implicit EFLAGS)]>, OpSize;
2811 def CMP32ri : Ii32<0x81, MRM7r,
2812                    (outs), (ins GR32:$src1, i32imm:$src2),
2813                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2814                    [(X86cmp GR32:$src1, imm:$src2), (implicit EFLAGS)]>;
2815 def CMP8mi  : Ii8 <0x80, MRM7m,
2816                    (outs), (ins i8mem :$src1, i8imm :$src2),
2817                    "cmp{b}\t{$src2, $src1|$src1, $src2}",
2818                    [(X86cmp (loadi8 addr:$src1), imm:$src2),
2819                     (implicit EFLAGS)]>;
2820 def CMP16mi : Ii16<0x81, MRM7m,
2821                    (outs), (ins i16mem:$src1, i16imm:$src2),
2822                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2823                    [(X86cmp (loadi16 addr:$src1), imm:$src2),
2824                     (implicit EFLAGS)]>, OpSize;
2825 def CMP32mi : Ii32<0x81, MRM7m,
2826                    (outs), (ins i32mem:$src1, i32imm:$src2),
2827                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2828                    [(X86cmp (loadi32 addr:$src1), imm:$src2),
2829                     (implicit EFLAGS)]>;
2830 def CMP16ri8 : Ii8<0x83, MRM7r,
2831                    (outs), (ins GR16:$src1, i16i8imm:$src2),
2832                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2833                    [(X86cmp GR16:$src1, i16immSExt8:$src2),
2834                     (implicit EFLAGS)]>, OpSize;
2835 def CMP16mi8 : Ii8<0x83, MRM7m,
2836                    (outs), (ins i16mem:$src1, i16i8imm:$src2),
2837                    "cmp{w}\t{$src2, $src1|$src1, $src2}",
2838                    [(X86cmp (loadi16 addr:$src1), i16immSExt8:$src2),
2839                     (implicit EFLAGS)]>, OpSize;
2840 def CMP32mi8 : Ii8<0x83, MRM7m,
2841                    (outs), (ins i32mem:$src1, i32i8imm:$src2),
2842                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2843                    [(X86cmp (loadi32 addr:$src1), i32immSExt8:$src2),
2844                     (implicit EFLAGS)]>;
2845 def CMP32ri8 : Ii8<0x83, MRM7r,
2846                    (outs), (ins GR32:$src1, i32i8imm:$src2),
2847                    "cmp{l}\t{$src2, $src1|$src1, $src2}",
2848                    [(X86cmp GR32:$src1, i32immSExt8:$src2),
2849                     (implicit EFLAGS)]>;
2850 } // Defs = [EFLAGS]
2851
2852 // Bit tests.
2853 // TODO: BTC, BTR, and BTS
2854 let Defs = [EFLAGS] in {
2855 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
2856                "bt{w}\t{$src2, $src1|$src1, $src2}",
2857                [(X86bt GR16:$src1, GR16:$src2),
2858                 (implicit EFLAGS)]>, OpSize, TB;
2859 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
2860                "bt{l}\t{$src2, $src1|$src1, $src2}",
2861                [(X86bt GR32:$src1, GR32:$src2),
2862                 (implicit EFLAGS)]>, TB;
2863
2864 // Unlike with the register+register form, the memory+register form of the
2865 // bt instruction does not ignore the high bits of the index. From ISel's
2866 // perspective, this is pretty bizarre. Disable these instructions for now.
2867 //def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
2868 //               "bt{w}\t{$src2, $src1|$src1, $src2}",
2869 //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
2870 //                (implicit EFLAGS)]>, OpSize, TB, Requires<[FastBTMem]>;
2871 //def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
2872 //               "bt{l}\t{$src2, $src1|$src1, $src2}",
2873 //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
2874 //                (implicit EFLAGS)]>, TB, Requires<[FastBTMem]>;
2875
2876 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
2877                 "bt{w}\t{$src2, $src1|$src1, $src2}",
2878                 [(X86bt GR16:$src1, i16immSExt8:$src2),
2879                  (implicit EFLAGS)]>, OpSize, TB;
2880 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
2881                 "bt{l}\t{$src2, $src1|$src1, $src2}",
2882                 [(X86bt GR32:$src1, i32immSExt8:$src2),
2883                  (implicit EFLAGS)]>, TB;
2884 // Note that these instructions don't need FastBTMem because that
2885 // only applies when the other operand is in a register. When it's
2886 // an immediate, bt is still fast.
2887 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
2888                 "bt{w}\t{$src2, $src1|$src1, $src2}",
2889                 [(X86bt (loadi16 addr:$src1), i16immSExt8:$src2),
2890                  (implicit EFLAGS)]>, OpSize, TB;
2891 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
2892                 "bt{l}\t{$src2, $src1|$src1, $src2}",
2893                 [(X86bt (loadi32 addr:$src1), i32immSExt8:$src2),
2894                  (implicit EFLAGS)]>, TB;
2895 } // Defs = [EFLAGS]
2896
2897 // Sign/Zero extenders
2898 // Use movsbl intead of movsbw; we don't care about the high 16 bits
2899 // of the register here. This has a smaller encoding and avoids a
2900 // partial-register update.
2901 def MOVSX16rr8 : I<0xBE, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2902                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2903                    [(set GR16:$dst, (sext GR8:$src))]>, TB;
2904 def MOVSX16rm8 : I<0xBE, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2905                    "movs{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2906                    [(set GR16:$dst, (sextloadi16i8 addr:$src))]>, TB;
2907 def MOVSX32rr8 : I<0xBE, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2908                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2909                    [(set GR32:$dst, (sext GR8:$src))]>, TB;
2910 def MOVSX32rm8 : I<0xBE, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2911                    "movs{bl|x}\t{$src, $dst|$dst, $src}",
2912                    [(set GR32:$dst, (sextloadi32i8 addr:$src))]>, TB;
2913 def MOVSX32rr16: I<0xBF, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2914                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2915                    [(set GR32:$dst, (sext GR16:$src))]>, TB;
2916 def MOVSX32rm16: I<0xBF, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2917                    "movs{wl|x}\t{$src, $dst|$dst, $src}",
2918                    [(set GR32:$dst, (sextloadi32i16 addr:$src))]>, TB;
2919
2920 // Use movzbl intead of movzbw; we don't care about the high 16 bits
2921 // of the register here. This has a smaller encoding and avoids a
2922 // partial-register update.
2923 def MOVZX16rr8 : I<0xB6, MRMSrcReg, (outs GR16:$dst), (ins GR8 :$src),
2924                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2925                    [(set GR16:$dst, (zext GR8:$src))]>, TB;
2926 def MOVZX16rm8 : I<0xB6, MRMSrcMem, (outs GR16:$dst), (ins i8mem :$src),
2927                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
2928                    [(set GR16:$dst, (zextloadi16i8 addr:$src))]>, TB;
2929 def MOVZX32rr8 : I<0xB6, MRMSrcReg, (outs GR32:$dst), (ins GR8 :$src),
2930                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2931                    [(set GR32:$dst, (zext GR8:$src))]>, TB;
2932 def MOVZX32rm8 : I<0xB6, MRMSrcMem, (outs GR32:$dst), (ins i8mem :$src),
2933                    "movz{bl|x}\t{$src, $dst|$dst, $src}",
2934                    [(set GR32:$dst, (zextloadi32i8 addr:$src))]>, TB;
2935 def MOVZX32rr16: I<0xB7, MRMSrcReg, (outs GR32:$dst), (ins GR16:$src),
2936                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2937                    [(set GR32:$dst, (zext GR16:$src))]>, TB;
2938 def MOVZX32rm16: I<0xB7, MRMSrcMem, (outs GR32:$dst), (ins i16mem:$src),
2939                    "movz{wl|x}\t{$src, $dst|$dst, $src}",
2940                    [(set GR32:$dst, (zextloadi32i16 addr:$src))]>, TB;
2941
2942 // These are the same as the regular regular MOVZX32rr8 and MOVZX32rm8
2943 // except that they use GR32_NOREX for the output operand register class
2944 // instead of GR32. This allows them to operate on h registers on x86-64.
2945 def MOVZX32_NOREXrr8 : I<0xB6, MRMSrcReg,
2946                          (outs GR32_NOREX:$dst), (ins GR8:$src),
2947                          "movz{bl|x}\t{$src, $dst|$dst, $src}  # NOREX",
2948                          []>, TB;
2949 let mayLoad = 1 in
2950 def MOVZX32_NOREXrm8 : I<0xB6, MRMSrcMem,
2951                          (outs GR32_NOREX:$dst), (ins i8mem:$src),
2952                          "movz{bl|x}\t{$src, $dst|$dst, $src}  # NOREX",
2953                          []>, TB;
2954
2955 let neverHasSideEffects = 1 in {
2956   let Defs = [AX], Uses = [AL] in
2957   def CBW : I<0x98, RawFrm, (outs), (ins),
2958               "{cbtw|cbw}", []>, OpSize;   // AX = signext(AL)
2959   let Defs = [EAX], Uses = [AX] in
2960   def CWDE : I<0x98, RawFrm, (outs), (ins),
2961               "{cwtl|cwde}", []>;   // EAX = signext(AX)
2962
2963   let Defs = [AX,DX], Uses = [AX] in
2964   def CWD : I<0x99, RawFrm, (outs), (ins),
2965               "{cwtd|cwd}", []>, OpSize; // DX:AX = signext(AX)
2966   let Defs = [EAX,EDX], Uses = [EAX] in
2967   def CDQ : I<0x99, RawFrm, (outs), (ins),
2968               "{cltd|cdq}", []>; // EDX:EAX = signext(EAX)
2969 }
2970
2971 //===----------------------------------------------------------------------===//
2972 // Alias Instructions
2973 //===----------------------------------------------------------------------===//
2974
2975 // Alias instructions that map movr0 to xor.
2976 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
2977 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1 in {
2978 def MOV8r0   : I<0x30, MRMInitReg, (outs GR8 :$dst), (ins),
2979                  "xor{b}\t$dst, $dst",
2980                  [(set GR8:$dst, 0)]>;
2981 // Use xorl instead of xorw since we don't care about the high 16 bits,
2982 // it's smaller, and it avoids a partial-register update.
2983 def MOV16r0  : I<0x31, MRMInitReg,  (outs GR16:$dst), (ins),
2984                  "xor{l}\t${dst:subreg32}, ${dst:subreg32}",
2985                  [(set GR16:$dst, 0)]>;
2986 def MOV32r0  : I<0x31, MRMInitReg,  (outs GR32:$dst), (ins),
2987                  "xor{l}\t$dst, $dst",
2988                  [(set GR32:$dst, 0)]>;
2989 }
2990
2991 //===----------------------------------------------------------------------===//
2992 // Thread Local Storage Instructions
2993 //
2994
2995 // All calls clobber the non-callee saved registers. ESP is marked as
2996 // a use to prevent stack-pointer assignments that appear immediately
2997 // before calls from potentially appearing dead.
2998 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
2999             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
3000             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
3001             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
3002     Uses = [ESP, EBX] in
3003 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32imm:$sym),
3004                   "leal\t${sym:mem}(,%ebx,1), %eax; "
3005                   "call\t___tls_get_addr@PLT",
3006                   [(X86tlsaddr tglobaltlsaddr:$sym)]>,
3007                   Requires<[In32BitMode]>;
3008
3009 let AddedComplexity = 5 in
3010 def GS_MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
3011                    "movl\t%gs:$src, $dst",
3012                    [(set GR32:$dst, (gsload addr:$src))]>, SegGS;
3013
3014 let AddedComplexity = 5 in
3015 def FS_MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
3016                    "movl\t%fs:$src, $dst",
3017                    [(set GR32:$dst, (fsload addr:$src))]>, SegFS;
3018
3019 //===----------------------------------------------------------------------===//
3020 // DWARF Pseudo Instructions
3021 //
3022
3023 def DWARF_LOC   : I<0, Pseudo, (outs),
3024                     (ins i32imm:$line, i32imm:$col, i32imm:$file),
3025                     ".loc\t${file:debug} ${line:debug} ${col:debug}",
3026                     [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
3027                       (i32 imm:$file))]>;
3028
3029 //===----------------------------------------------------------------------===//
3030 // EH Pseudo Instructions
3031 //
3032 let isTerminator = 1, isReturn = 1, isBarrier = 1,
3033     hasCtrlDep = 1 in {
3034 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
3035                     "ret\t#eh_return, addr: $addr",
3036                     [(X86ehret GR32:$addr)]>;
3037
3038 }
3039
3040 //===----------------------------------------------------------------------===//
3041 // Atomic support
3042 //
3043
3044 // Atomic swap. These are just normal xchg instructions. But since a memory
3045 // operand is referenced, the atomicity is ensured.
3046 let Constraints = "$val = $dst" in {
3047 def XCHG32rm : I<0x87, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3048                "xchg{l}\t{$val, $ptr|$ptr, $val}",
3049                [(set GR32:$dst, (atomic_swap_32 addr:$ptr, GR32:$val))]>;
3050 def XCHG16rm : I<0x87, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
3051                "xchg{w}\t{$val, $ptr|$ptr, $val}",
3052                [(set GR16:$dst, (atomic_swap_16 addr:$ptr, GR16:$val))]>,
3053                 OpSize;
3054 def XCHG8rm  : I<0x86, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
3055                "xchg{b}\t{$val, $ptr|$ptr, $val}",
3056                [(set GR8:$dst, (atomic_swap_8 addr:$ptr, GR8:$val))]>;
3057 }
3058
3059 // Atomic compare and swap.
3060 let Defs = [EAX, EFLAGS], Uses = [EAX] in {
3061 def LCMPXCHG32 : I<0xB1, MRMDestMem, (outs), (ins i32mem:$ptr, GR32:$swap),
3062                "lock\n\t"
3063                "cmpxchg{l}\t{$swap, $ptr|$ptr, $swap}",
3064                [(X86cas addr:$ptr, GR32:$swap, 4)]>, TB, LOCK;
3065 }
3066 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in {
3067 def LCMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i32mem:$ptr),
3068                "lock\n\t"
3069                "cmpxchg8b\t$ptr",
3070                [(X86cas8 addr:$ptr)]>, TB, LOCK;
3071 }
3072
3073 let Defs = [AX, EFLAGS], Uses = [AX] in {
3074 def LCMPXCHG16 : I<0xB1, MRMDestMem, (outs), (ins i16mem:$ptr, GR16:$swap),
3075                "lock\n\t"
3076                "cmpxchg{w}\t{$swap, $ptr|$ptr, $swap}",
3077                [(X86cas addr:$ptr, GR16:$swap, 2)]>, TB, OpSize, LOCK;
3078 }
3079 let Defs = [AL, EFLAGS], Uses = [AL] in {
3080 def LCMPXCHG8 : I<0xB0, MRMDestMem, (outs), (ins i8mem:$ptr, GR8:$swap),
3081                "lock\n\t"
3082                "cmpxchg{b}\t{$swap, $ptr|$ptr, $swap}",
3083                [(X86cas addr:$ptr, GR8:$swap, 1)]>, TB, LOCK;
3084 }
3085
3086 // Atomic exchange and add
3087 let Constraints = "$val = $dst", Defs = [EFLAGS] in {
3088 def LXADD32 : I<0xC1, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3089                "lock\n\t"
3090                "xadd{l}\t{$val, $ptr|$ptr, $val}",
3091                [(set GR32:$dst, (atomic_load_add_32 addr:$ptr, GR32:$val))]>,
3092                 TB, LOCK;
3093 def LXADD16 : I<0xC1, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
3094                "lock\n\t"
3095                "xadd{w}\t{$val, $ptr|$ptr, $val}",
3096                [(set GR16:$dst, (atomic_load_add_16 addr:$ptr, GR16:$val))]>,
3097                 TB, OpSize, LOCK;
3098 def LXADD8  : I<0xC0, MRMSrcMem, (outs GR8:$dst), (ins i8mem:$ptr, GR8:$val),
3099                "lock\n\t"
3100                "xadd{b}\t{$val, $ptr|$ptr, $val}",
3101                [(set GR8:$dst, (atomic_load_add_8 addr:$ptr, GR8:$val))]>,
3102                 TB, LOCK;
3103 }
3104
3105 // Atomic exchange, and, or, xor
3106 let Constraints = "$val = $dst", Defs = [EFLAGS],
3107                   usesCustomDAGSchedInserter = 1 in {
3108 def ATOMAND32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3109                "#ATOMAND32 PSEUDO!",
3110                [(set GR32:$dst, (atomic_load_and_32 addr:$ptr, GR32:$val))]>;
3111 def ATOMOR32 : I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3112                "#ATOMOR32 PSEUDO!",
3113                [(set GR32:$dst, (atomic_load_or_32 addr:$ptr, GR32:$val))]>;
3114 def ATOMXOR32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3115                "#ATOMXOR32 PSEUDO!",
3116                [(set GR32:$dst, (atomic_load_xor_32 addr:$ptr, GR32:$val))]>;
3117 def ATOMNAND32 : I<0, Pseudo,(outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3118                "#ATOMNAND32 PSEUDO!",
3119                [(set GR32:$dst, (atomic_load_nand_32 addr:$ptr, GR32:$val))]>;
3120 def ATOMMIN32: I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$ptr, GR32:$val),
3121                "#ATOMMIN32 PSEUDO!",
3122                [(set GR32:$dst, (atomic_load_min_32 addr:$ptr, GR32:$val))]>;
3123 def ATOMMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3124                "#ATOMMAX32 PSEUDO!",
3125                [(set GR32:$dst, (atomic_load_max_32 addr:$ptr, GR32:$val))]>;
3126 def ATOMUMIN32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3127                "#ATOMUMIN32 PSEUDO!",
3128                [(set GR32:$dst, (atomic_load_umin_32 addr:$ptr, GR32:$val))]>;
3129 def ATOMUMAX32: I<0, Pseudo, (outs GR32:$dst),(ins i32mem:$ptr, GR32:$val),
3130                "#ATOMUMAX32 PSEUDO!",
3131                [(set GR32:$dst, (atomic_load_umax_32 addr:$ptr, GR32:$val))]>;
3132
3133 def ATOMAND16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3134                "#ATOMAND16 PSEUDO!",
3135                [(set GR16:$dst, (atomic_load_and_16 addr:$ptr, GR16:$val))]>;
3136 def ATOMOR16 : I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3137                "#ATOMOR16 PSEUDO!",
3138                [(set GR16:$dst, (atomic_load_or_16 addr:$ptr, GR16:$val))]>;
3139 def ATOMXOR16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3140                "#ATOMXOR16 PSEUDO!",
3141                [(set GR16:$dst, (atomic_load_xor_16 addr:$ptr, GR16:$val))]>;
3142 def ATOMNAND16 : I<0, Pseudo,(outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3143                "#ATOMNAND16 PSEUDO!",
3144                [(set GR16:$dst, (atomic_load_nand_16 addr:$ptr, GR16:$val))]>;
3145 def ATOMMIN16: I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$ptr, GR16:$val),
3146                "#ATOMMIN16 PSEUDO!",
3147                [(set GR16:$dst, (atomic_load_min_16 addr:$ptr, GR16:$val))]>;
3148 def ATOMMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3149                "#ATOMMAX16 PSEUDO!",
3150                [(set GR16:$dst, (atomic_load_max_16 addr:$ptr, GR16:$val))]>;
3151 def ATOMUMIN16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3152                "#ATOMUMIN16 PSEUDO!",
3153                [(set GR16:$dst, (atomic_load_umin_16 addr:$ptr, GR16:$val))]>;
3154 def ATOMUMAX16: I<0, Pseudo, (outs GR16:$dst),(ins i16mem:$ptr, GR16:$val),
3155                "#ATOMUMAX16 PSEUDO!",
3156                [(set GR16:$dst, (atomic_load_umax_16 addr:$ptr, GR16:$val))]>;
3157
3158 def ATOMAND8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3159                "#ATOMAND8 PSEUDO!",
3160                [(set GR8:$dst, (atomic_load_and_8 addr:$ptr, GR8:$val))]>;
3161 def ATOMOR8 : I<0, Pseudo, (outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3162                "#ATOMOR8 PSEUDO!",
3163                [(set GR8:$dst, (atomic_load_or_8 addr:$ptr, GR8:$val))]>;
3164 def ATOMXOR8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3165                "#ATOMXOR8 PSEUDO!",
3166                [(set GR8:$dst, (atomic_load_xor_8 addr:$ptr, GR8:$val))]>;
3167 def ATOMNAND8 : I<0, Pseudo,(outs GR8:$dst),(ins i8mem:$ptr, GR8:$val),
3168                "#ATOMNAND8 PSEUDO!",
3169                [(set GR8:$dst, (atomic_load_nand_8 addr:$ptr, GR8:$val))]>;
3170 }
3171
3172 let Constraints = "$val1 = $dst1, $val2 = $dst2",
3173                   Defs = [EFLAGS, EAX, EBX, ECX, EDX],
3174                   Uses = [EAX, EBX, ECX, EDX],
3175                   mayLoad = 1, mayStore = 1,
3176                   usesCustomDAGSchedInserter = 1 in {
3177 def ATOMAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3178                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3179                "#ATOMAND6432 PSEUDO!", []>;
3180 def ATOMOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3181                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3182                "#ATOMOR6432 PSEUDO!", []>;
3183 def ATOMXOR6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3184                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3185                "#ATOMXOR6432 PSEUDO!", []>;
3186 def ATOMNAND6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3187                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3188                "#ATOMNAND6432 PSEUDO!", []>;
3189 def ATOMADD6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3190                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3191                "#ATOMADD6432 PSEUDO!", []>;
3192 def ATOMSUB6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3193                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3194                "#ATOMSUB6432 PSEUDO!", []>;
3195 def ATOMSWAP6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
3196                                (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
3197                "#ATOMSWAP6432 PSEUDO!", []>;
3198 }
3199
3200 //===----------------------------------------------------------------------===//
3201 // Non-Instruction Patterns
3202 //===----------------------------------------------------------------------===//
3203
3204 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
3205 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
3206 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
3207 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
3208 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
3209 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
3210
3211 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
3212           (ADD32ri GR32:$src1, tconstpool:$src2)>;
3213 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
3214           (ADD32ri GR32:$src1, tjumptable:$src2)>;
3215 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
3216           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
3217 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
3218           (ADD32ri GR32:$src1, texternalsym:$src2)>;
3219
3220 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
3221           (MOV32mi addr:$dst, tglobaladdr:$src)>;
3222 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
3223           (MOV32mi addr:$dst, texternalsym:$src)>;
3224
3225 // Calls
3226 // tailcall stuff
3227 def : Pat<(X86tailcall GR32:$dst),
3228           (TAILCALL)>;
3229
3230 def : Pat<(X86tailcall (i32 tglobaladdr:$dst)),
3231           (TAILCALL)>;
3232 def : Pat<(X86tailcall (i32 texternalsym:$dst)),
3233           (TAILCALL)>;
3234
3235 def : Pat<(X86tcret GR32:$dst, imm:$off),
3236           (TCRETURNri GR32:$dst, imm:$off)>;
3237
3238 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
3239           (TCRETURNdi texternalsym:$dst, imm:$off)>;
3240
3241 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
3242           (TCRETURNdi texternalsym:$dst, imm:$off)>;
3243
3244 def : Pat<(X86call (i32 tglobaladdr:$dst)),
3245           (CALLpcrel32 tglobaladdr:$dst)>;
3246 def : Pat<(X86call (i32 texternalsym:$dst)),
3247           (CALLpcrel32 texternalsym:$dst)>;
3248
3249 // X86 specific add which produces a flag.
3250 def : Pat<(addc GR32:$src1, GR32:$src2),
3251           (ADD32rr GR32:$src1, GR32:$src2)>;
3252 def : Pat<(addc GR32:$src1, (load addr:$src2)),
3253           (ADD32rm GR32:$src1, addr:$src2)>;
3254 def : Pat<(addc GR32:$src1, imm:$src2),
3255           (ADD32ri GR32:$src1, imm:$src2)>;
3256 def : Pat<(addc GR32:$src1, i32immSExt8:$src2),
3257           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3258
3259 def : Pat<(subc GR32:$src1, GR32:$src2),
3260           (SUB32rr GR32:$src1, GR32:$src2)>;
3261 def : Pat<(subc GR32:$src1, (load addr:$src2)),
3262           (SUB32rm GR32:$src1, addr:$src2)>;
3263 def : Pat<(subc GR32:$src1, imm:$src2),
3264           (SUB32ri GR32:$src1, imm:$src2)>;
3265 def : Pat<(subc GR32:$src1, i32immSExt8:$src2),
3266           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3267
3268 // Comparisons.
3269
3270 // TEST R,R is smaller than CMP R,0
3271 def : Pat<(parallel (X86cmp GR8:$src1, 0), (implicit EFLAGS)),
3272           (TEST8rr GR8:$src1, GR8:$src1)>;
3273 def : Pat<(parallel (X86cmp GR16:$src1, 0), (implicit EFLAGS)),
3274           (TEST16rr GR16:$src1, GR16:$src1)>;
3275 def : Pat<(parallel (X86cmp GR32:$src1, 0), (implicit EFLAGS)),
3276           (TEST32rr GR32:$src1, GR32:$src1)>;
3277
3278 // Conditional moves with folded loads with operands swapped and conditions
3279 // inverted.
3280 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_B, EFLAGS),
3281           (CMOVAE16rm GR16:$src2, addr:$src1)>;
3282 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_B, EFLAGS),
3283           (CMOVAE32rm GR32:$src2, addr:$src1)>;
3284 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_AE, EFLAGS),
3285           (CMOVB16rm GR16:$src2, addr:$src1)>;
3286 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_AE, EFLAGS),
3287           (CMOVB32rm GR32:$src2, addr:$src1)>;
3288 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_E, EFLAGS),
3289           (CMOVNE16rm GR16:$src2, addr:$src1)>;
3290 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_E, EFLAGS),
3291           (CMOVNE32rm GR32:$src2, addr:$src1)>;
3292 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NE, EFLAGS),
3293           (CMOVE16rm GR16:$src2, addr:$src1)>;
3294 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NE, EFLAGS),
3295           (CMOVE32rm GR32:$src2, addr:$src1)>;
3296 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_BE, EFLAGS),
3297           (CMOVA16rm GR16:$src2, addr:$src1)>;
3298 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_BE, EFLAGS),
3299           (CMOVA32rm GR32:$src2, addr:$src1)>;
3300 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_A, EFLAGS),
3301           (CMOVBE16rm GR16:$src2, addr:$src1)>;
3302 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_A, EFLAGS),
3303           (CMOVBE32rm GR32:$src2, addr:$src1)>;
3304 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_L, EFLAGS),
3305           (CMOVGE16rm GR16:$src2, addr:$src1)>;
3306 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_L, EFLAGS),
3307           (CMOVGE32rm GR32:$src2, addr:$src1)>;
3308 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_GE, EFLAGS),
3309           (CMOVL16rm GR16:$src2, addr:$src1)>;
3310 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_GE, EFLAGS),
3311           (CMOVL32rm GR32:$src2, addr:$src1)>;
3312 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_LE, EFLAGS),
3313           (CMOVG16rm GR16:$src2, addr:$src1)>;
3314 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_LE, EFLAGS),
3315           (CMOVG32rm GR32:$src2, addr:$src1)>;
3316 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_G, EFLAGS),
3317           (CMOVLE16rm GR16:$src2, addr:$src1)>;
3318 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_G, EFLAGS),
3319           (CMOVLE32rm GR32:$src2, addr:$src1)>;
3320 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_P, EFLAGS),
3321           (CMOVNP16rm GR16:$src2, addr:$src1)>;
3322 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_P, EFLAGS),
3323           (CMOVNP32rm GR32:$src2, addr:$src1)>;
3324 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NP, EFLAGS),
3325           (CMOVP16rm GR16:$src2, addr:$src1)>;
3326 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NP, EFLAGS),
3327           (CMOVP32rm GR32:$src2, addr:$src1)>;
3328 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_S, EFLAGS),
3329           (CMOVNS16rm GR16:$src2, addr:$src1)>;
3330 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_S, EFLAGS),
3331           (CMOVNS32rm GR32:$src2, addr:$src1)>;
3332 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NS, EFLAGS),
3333           (CMOVS16rm GR16:$src2, addr:$src1)>;
3334 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NS, EFLAGS),
3335           (CMOVS32rm GR32:$src2, addr:$src1)>;
3336 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_O, EFLAGS),
3337           (CMOVNO16rm GR16:$src2, addr:$src1)>;
3338 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_O, EFLAGS),
3339           (CMOVNO32rm GR32:$src2, addr:$src1)>;
3340 def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, X86_COND_NO, EFLAGS),
3341           (CMOVO16rm GR16:$src2, addr:$src1)>;
3342 def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, X86_COND_NO, EFLAGS),
3343           (CMOVO32rm GR32:$src2, addr:$src1)>;
3344
3345 // zextload bool -> zextload byte
3346 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
3347 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
3348 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
3349
3350 // extload bool -> extload byte
3351 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
3352 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>,
3353          Requires<[In32BitMode]>;
3354 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
3355 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>,
3356          Requires<[In32BitMode]>;
3357 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
3358 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
3359
3360 // anyext
3361 def : Pat<(i16 (anyext GR8 :$src)), (MOVZX16rr8  GR8 :$src)>,
3362          Requires<[In32BitMode]>;
3363 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>,
3364          Requires<[In32BitMode]>;
3365 def : Pat<(i32 (anyext GR16:$src)),
3366           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, x86_subreg_16bit)>;
3367
3368 // (and (i32 load), 255) -> (zextload i8)
3369 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 255))),
3370           (MOVZX32rm8 addr:$src)>;
3371 def : Pat<(i32 (and (nvloadi32 addr:$src), (i32 65535))),
3372           (MOVZX32rm16 addr:$src)>;
3373
3374 //===----------------------------------------------------------------------===//
3375 // Some peepholes
3376 //===----------------------------------------------------------------------===//
3377
3378 // Odd encoding trick: -128 fits into an 8-bit immediate field while
3379 // +128 doesn't, so in this special case use a sub instead of an add.
3380 def : Pat<(add GR16:$src1, 128),
3381           (SUB16ri8 GR16:$src1, -128)>;
3382 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
3383           (SUB16mi8 addr:$dst, -128)>;
3384 def : Pat<(add GR32:$src1, 128),
3385           (SUB32ri8 GR32:$src1, -128)>;
3386 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
3387           (SUB32mi8 addr:$dst, -128)>;
3388
3389 // r & (2^16-1) ==> movz
3390 def : Pat<(and GR32:$src1, 0xffff),
3391           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, x86_subreg_16bit))>;
3392 // r & (2^8-1) ==> movz
3393 def : Pat<(and GR32:$src1, 0xff),
3394           (MOVZX32rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src1, GR32_ABCD),
3395                                       x86_subreg_8bit))>,
3396       Requires<[In32BitMode]>;
3397 // r & (2^8-1) ==> movz
3398 def : Pat<(and GR16:$src1, 0xff),
3399           (MOVZX16rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src1, GR16_ABCD),
3400                                       x86_subreg_8bit))>,
3401       Requires<[In32BitMode]>;
3402
3403 // sext_inreg patterns
3404 def : Pat<(sext_inreg GR32:$src, i16),
3405           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit))>;
3406 def : Pat<(sext_inreg GR32:$src, i8),
3407           (MOVSX32rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
3408                                       x86_subreg_8bit))>,
3409       Requires<[In32BitMode]>;
3410 def : Pat<(sext_inreg GR16:$src, i8),
3411           (MOVSX16rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
3412                                       x86_subreg_8bit))>,
3413       Requires<[In32BitMode]>;
3414
3415 // trunc patterns
3416 def : Pat<(i16 (trunc GR32:$src)),
3417           (EXTRACT_SUBREG GR32:$src, x86_subreg_16bit)>;
3418 def : Pat<(i8 (trunc GR32:$src)),
3419           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
3420                           x86_subreg_8bit)>,
3421       Requires<[In32BitMode]>;
3422 def : Pat<(i8 (trunc GR16:$src)),
3423           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
3424                           x86_subreg_8bit)>,
3425       Requires<[In32BitMode]>;
3426
3427 // h-register tricks
3428 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
3429           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
3430                           x86_subreg_8bit_hi)>,
3431       Requires<[In32BitMode]>;
3432 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
3433           (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
3434                           x86_subreg_8bit_hi)>,
3435       Requires<[In32BitMode]>;
3436 def : Pat<(srl_su GR16:$src, (i8 8)),
3437           (EXTRACT_SUBREG
3438             (MOVZX32rr8
3439               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
3440                               x86_subreg_8bit_hi)),
3441             x86_subreg_16bit)>,
3442       Requires<[In32BitMode]>;
3443 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
3444           (MOVZX32rr8 (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
3445                                       x86_subreg_8bit_hi))>,
3446       Requires<[In32BitMode]>;
3447
3448 // (shl x, 1) ==> (add x, x)
3449 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
3450 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
3451 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
3452
3453 // (shl x (and y, 31)) ==> (shl x, y)
3454 def : Pat<(shl GR8:$src1, (and CL:$amt, 31)),
3455           (SHL8rCL GR8:$src1)>;
3456 def : Pat<(shl GR16:$src1, (and CL:$amt, 31)),
3457           (SHL16rCL GR16:$src1)>;
3458 def : Pat<(shl GR32:$src1, (and CL:$amt, 31)),
3459           (SHL32rCL GR32:$src1)>;
3460 def : Pat<(store (shl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3461           (SHL8mCL addr:$dst)>;
3462 def : Pat<(store (shl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3463           (SHL16mCL addr:$dst)>;
3464 def : Pat<(store (shl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3465           (SHL32mCL addr:$dst)>;
3466
3467 def : Pat<(srl GR8:$src1, (and CL:$amt, 31)),
3468           (SHR8rCL GR8:$src1)>;
3469 def : Pat<(srl GR16:$src1, (and CL:$amt, 31)),
3470           (SHR16rCL GR16:$src1)>;
3471 def : Pat<(srl GR32:$src1, (and CL:$amt, 31)),
3472           (SHR32rCL GR32:$src1)>;
3473 def : Pat<(store (srl (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3474           (SHR8mCL addr:$dst)>;
3475 def : Pat<(store (srl (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3476           (SHR16mCL addr:$dst)>;
3477 def : Pat<(store (srl (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3478           (SHR32mCL addr:$dst)>;
3479
3480 def : Pat<(sra GR8:$src1, (and CL:$amt, 31)),
3481           (SAR8rCL GR8:$src1)>;
3482 def : Pat<(sra GR16:$src1, (and CL:$amt, 31)),
3483           (SAR16rCL GR16:$src1)>;
3484 def : Pat<(sra GR32:$src1, (and CL:$amt, 31)),
3485           (SAR32rCL GR32:$src1)>;
3486 def : Pat<(store (sra (loadi8 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3487           (SAR8mCL addr:$dst)>;
3488 def : Pat<(store (sra (loadi16 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3489           (SAR16mCL addr:$dst)>;
3490 def : Pat<(store (sra (loadi32 addr:$dst), (and CL:$amt, 31)), addr:$dst),
3491           (SAR32mCL addr:$dst)>;
3492
3493 // (or (x >> c) | (y << (32 - c))) ==> (shrd32 x, y, c)
3494 def : Pat<(or (srl GR32:$src1, CL:$amt),
3495               (shl GR32:$src2, (sub 32, CL:$amt))),
3496           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3497
3498 def : Pat<(store (or (srl (loadi32 addr:$dst), CL:$amt),
3499                      (shl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3500           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3501
3502 def : Pat<(or (srl GR32:$src1, (i8 (trunc ECX:$amt))),
3503               (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3504           (SHRD32rrCL GR32:$src1, GR32:$src2)>;
3505
3506 def : Pat<(store (or (srl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3507                      (shl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3508                  addr:$dst),
3509           (SHRD32mrCL addr:$dst, GR32:$src2)>;
3510
3511 def : Pat<(shrd GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3512           (SHRD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3513
3514 def : Pat<(store (shrd (loadi32 addr:$dst), (i8 imm:$amt1),
3515                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3516           (SHRD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3517
3518 // (or (x << c) | (y >> (32 - c))) ==> (shld32 x, y, c)
3519 def : Pat<(or (shl GR32:$src1, CL:$amt),
3520               (srl GR32:$src2, (sub 32, CL:$amt))),
3521           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3522
3523 def : Pat<(store (or (shl (loadi32 addr:$dst), CL:$amt),
3524                      (srl GR32:$src2, (sub 32, CL:$amt))), addr:$dst),
3525           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3526
3527 def : Pat<(or (shl GR32:$src1, (i8 (trunc ECX:$amt))),
3528               (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3529           (SHLD32rrCL GR32:$src1, GR32:$src2)>;
3530
3531 def : Pat<(store (or (shl (loadi32 addr:$dst), (i8 (trunc ECX:$amt))),
3532                      (srl GR32:$src2, (i8 (trunc (sub 32, ECX:$amt))))),
3533                  addr:$dst),
3534           (SHLD32mrCL addr:$dst, GR32:$src2)>;
3535
3536 def : Pat<(shld GR32:$src1, (i8 imm:$amt1), GR32:$src2, (i8 imm:$amt2)),
3537           (SHLD32rri8 GR32:$src1, GR32:$src2, (i8 imm:$amt1))>;
3538
3539 def : Pat<(store (shld (loadi32 addr:$dst), (i8 imm:$amt1),
3540                        GR32:$src2, (i8 imm:$amt2)), addr:$dst),
3541           (SHLD32mri8 addr:$dst, GR32:$src2, (i8 imm:$amt1))>;
3542
3543 // (or (x >> c) | (y << (16 - c))) ==> (shrd16 x, y, c)
3544 def : Pat<(or (srl GR16:$src1, CL:$amt),
3545               (shl GR16:$src2, (sub 16, CL:$amt))),
3546           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3547
3548 def : Pat<(store (or (srl (loadi16 addr:$dst), CL:$amt),
3549                      (shl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3550           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3551
3552 def : Pat<(or (srl GR16:$src1, (i8 (trunc CX:$amt))),
3553               (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3554           (SHRD16rrCL GR16:$src1, GR16:$src2)>;
3555
3556 def : Pat<(store (or (srl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3557                      (shl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3558                  addr:$dst),
3559           (SHRD16mrCL addr:$dst, GR16:$src2)>;
3560
3561 def : Pat<(shrd GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3562           (SHRD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3563
3564 def : Pat<(store (shrd (loadi16 addr:$dst), (i8 imm:$amt1),
3565                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3566           (SHRD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3567
3568 // (or (x << c) | (y >> (16 - c))) ==> (shld16 x, y, c)
3569 def : Pat<(or (shl GR16:$src1, CL:$amt),
3570               (srl GR16:$src2, (sub 16, CL:$amt))),
3571           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3572
3573 def : Pat<(store (or (shl (loadi16 addr:$dst), CL:$amt),
3574                      (srl GR16:$src2, (sub 16, CL:$amt))), addr:$dst),
3575           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3576
3577 def : Pat<(or (shl GR16:$src1, (i8 (trunc CX:$amt))),
3578               (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3579           (SHLD16rrCL GR16:$src1, GR16:$src2)>;
3580
3581 def : Pat<(store (or (shl (loadi16 addr:$dst), (i8 (trunc CX:$amt))),
3582                      (srl GR16:$src2, (i8 (trunc (sub 16, CX:$amt))))),
3583                  addr:$dst),
3584           (SHLD16mrCL addr:$dst, GR16:$src2)>;
3585
3586 def : Pat<(shld GR16:$src1, (i8 imm:$amt1), GR16:$src2, (i8 imm:$amt2)),
3587           (SHLD16rri8 GR16:$src1, GR16:$src2, (i8 imm:$amt1))>;
3588
3589 def : Pat<(store (shld (loadi16 addr:$dst), (i8 imm:$amt1),
3590                        GR16:$src2, (i8 imm:$amt2)), addr:$dst),
3591           (SHLD16mri8 addr:$dst, GR16:$src2, (i8 imm:$amt1))>;
3592
3593 //===----------------------------------------------------------------------===//
3594 // EFLAGS-defining Patterns
3595 //===----------------------------------------------------------------------===//
3596
3597 // Register-Register Addition with EFLAGS result
3598 def : Pat<(parallel (X86add_flag GR8:$src1, GR8:$src2),
3599                     (implicit EFLAGS)),
3600           (ADD8rr GR8:$src1, GR8:$src2)>;
3601
3602 // Register-Register Addition with EFLAGS result
3603 def : Pat<(parallel (X86add_flag GR16:$src1, GR16:$src2),
3604                     (implicit EFLAGS)),
3605           (ADD16rr GR16:$src1, GR16:$src2)>;
3606 def : Pat<(parallel (X86add_flag GR32:$src1, GR32:$src2),
3607                     (implicit EFLAGS)),
3608           (ADD32rr GR32:$src1, GR32:$src2)>;
3609
3610 // Register-Memory Addition with EFLAGS result
3611 def : Pat<(parallel (X86add_flag GR8:$src1, (loadi8 addr:$src2)),
3612                     (implicit EFLAGS)),
3613           (ADD8rm GR8:$src1, addr:$src2)>;
3614 def : Pat<(parallel (X86add_flag GR16:$src1, (loadi16 addr:$src2)),
3615                     (implicit EFLAGS)),
3616           (ADD16rm GR16:$src1, addr:$src2)>;
3617 def : Pat<(parallel (X86add_flag GR32:$src1, (loadi32 addr:$src2)),
3618                     (implicit EFLAGS)),
3619           (ADD32rm GR32:$src1, addr:$src2)>;
3620
3621 // Register-Integer Addition with EFLAGS result
3622 def : Pat<(parallel (X86add_flag GR8:$src1, imm:$src2),
3623                     (implicit EFLAGS)),
3624           (ADD8ri GR8:$src1, imm:$src2)>;
3625
3626 // Register-Integer Addition with EFLAGS result
3627 def : Pat<(parallel (X86add_flag GR16:$src1, imm:$src2),
3628                     (implicit EFLAGS)),
3629           (ADD16ri GR16:$src1, imm:$src2)>;
3630 def : Pat<(parallel (X86add_flag GR32:$src1, imm:$src2),
3631                     (implicit EFLAGS)),
3632           (ADD32ri GR32:$src1, imm:$src2)>;
3633 def : Pat<(parallel (X86add_flag GR16:$src1, i16immSExt8:$src2),
3634                     (implicit EFLAGS)),
3635           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
3636 def : Pat<(parallel (X86add_flag GR32:$src1, i32immSExt8:$src2),
3637                     (implicit EFLAGS)),
3638           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
3639
3640 // Memory-Register Addition with EFLAGS result
3641 def : Pat<(parallel (store (X86add_flag (loadi8 addr:$dst), GR8:$src2),
3642                            addr:$dst),
3643                     (implicit EFLAGS)),
3644           (ADD8mr addr:$dst, GR8:$src2)>;
3645 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), GR16:$src2),
3646                            addr:$dst),
3647                     (implicit EFLAGS)),
3648           (ADD16mr addr:$dst, GR16:$src2)>;
3649 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), GR32:$src2),
3650                            addr:$dst),
3651                     (implicit EFLAGS)),
3652           (ADD32mr addr:$dst, GR32:$src2)>;
3653 def : Pat<(parallel (store (X86add_flag (loadi8 addr:$dst), imm:$src2),
3654                            addr:$dst),
3655                     (implicit EFLAGS)),
3656           (ADD8mi addr:$dst, imm:$src2)>;
3657 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), imm:$src2),
3658                            addr:$dst),
3659                     (implicit EFLAGS)),
3660           (ADD16mi addr:$dst, imm:$src2)>;
3661 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), imm:$src2),
3662                            addr:$dst),
3663                     (implicit EFLAGS)),
3664           (ADD32mi addr:$dst, imm:$src2)>;
3665 def : Pat<(parallel (store (X86add_flag (loadi16 addr:$dst), i16immSExt8:$src2),
3666                            addr:$dst),
3667                     (implicit EFLAGS)),
3668           (ADD16mi8 addr:$dst, i16immSExt8:$src2)>;
3669 def : Pat<(parallel (store (X86add_flag (loadi32 addr:$dst), i32immSExt8:$src2),
3670                            addr:$dst),
3671                     (implicit EFLAGS)),
3672           (ADD32mi8 addr:$dst, i32immSExt8:$src2)>;
3673
3674 // Register-Register Subtraction with EFLAGS result
3675 def : Pat<(parallel (X86sub_flag GR8:$src1, GR8:$src2),
3676                     (implicit EFLAGS)),
3677           (SUB8rr GR8:$src1, GR8:$src2)>;
3678 def : Pat<(parallel (X86sub_flag GR16:$src1, GR16:$src2),
3679                     (implicit EFLAGS)),
3680           (SUB16rr GR16:$src1, GR16:$src2)>;
3681 def : Pat<(parallel (X86sub_flag GR32:$src1, GR32:$src2),
3682                     (implicit EFLAGS)),
3683           (SUB32rr GR32:$src1, GR32:$src2)>;
3684
3685 // Register-Memory Subtraction with EFLAGS result
3686 def : Pat<(parallel (X86sub_flag GR8:$src1, (loadi8 addr:$src2)),
3687                     (implicit EFLAGS)),
3688           (SUB8rm GR8:$src1, addr:$src2)>;
3689 def : Pat<(parallel (X86sub_flag GR16:$src1, (loadi16 addr:$src2)),
3690                     (implicit EFLAGS)),
3691           (SUB16rm GR16:$src1, addr:$src2)>;
3692 def : Pat<(parallel (X86sub_flag GR32:$src1, (loadi32 addr:$src2)),
3693                     (implicit EFLAGS)),
3694           (SUB32rm GR32:$src1, addr:$src2)>;
3695
3696 // Register-Integer Subtraction with EFLAGS result
3697 def : Pat<(parallel (X86sub_flag GR8:$src1, imm:$src2),
3698                     (implicit EFLAGS)),
3699           (SUB8ri GR8:$src1, imm:$src2)>;
3700 def : Pat<(parallel (X86sub_flag GR16:$src1, imm:$src2),
3701                     (implicit EFLAGS)),
3702           (SUB16ri GR16:$src1, imm:$src2)>;
3703 def : Pat<(parallel (X86sub_flag GR32:$src1, imm:$src2),
3704                     (implicit EFLAGS)),
3705           (SUB32ri GR32:$src1, imm:$src2)>;
3706 def : Pat<(parallel (X86sub_flag GR16:$src1, i16immSExt8:$src2),
3707                     (implicit EFLAGS)),
3708           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
3709 def : Pat<(parallel (X86sub_flag GR32:$src1, i32immSExt8:$src2),
3710                     (implicit EFLAGS)),
3711           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
3712
3713 // Memory-Register Subtraction with EFLAGS result
3714 def : Pat<(parallel (store (X86sub_flag (loadi8 addr:$dst), GR8:$src2),
3715                            addr:$dst),
3716                     (implicit EFLAGS)),
3717           (SUB8mr addr:$dst, GR8:$src2)>;
3718 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), GR16:$src2),
3719                            addr:$dst),
3720                     (implicit EFLAGS)),
3721           (SUB16mr addr:$dst, GR16:$src2)>;
3722 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), GR32:$src2),
3723                            addr:$dst),
3724                     (implicit EFLAGS)),
3725           (SUB32mr addr:$dst, GR32:$src2)>;
3726
3727 // Memory-Integer Subtraction with EFLAGS result
3728 def : Pat<(parallel (store (X86sub_flag (loadi8 addr:$dst), imm:$src2),
3729                            addr:$dst),
3730                     (implicit EFLAGS)),
3731           (SUB8mi addr:$dst, imm:$src2)>;
3732 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), imm:$src2),
3733                            addr:$dst),
3734                     (implicit EFLAGS)),
3735           (SUB16mi addr:$dst, imm:$src2)>;
3736 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), imm:$src2),
3737                            addr:$dst),
3738                     (implicit EFLAGS)),
3739           (SUB32mi addr:$dst, imm:$src2)>;
3740 def : Pat<(parallel (store (X86sub_flag (loadi16 addr:$dst), i16immSExt8:$src2),
3741                            addr:$dst),
3742                     (implicit EFLAGS)),
3743           (SUB16mi8 addr:$dst, i16immSExt8:$src2)>;
3744 def : Pat<(parallel (store (X86sub_flag (loadi32 addr:$dst), i32immSExt8:$src2),
3745                            addr:$dst),
3746                     (implicit EFLAGS)),
3747           (SUB32mi8 addr:$dst, i32immSExt8:$src2)>;
3748
3749
3750 // Register-Register Signed Integer Multiply with EFLAGS result
3751 def : Pat<(parallel (X86smul_flag GR16:$src1, GR16:$src2),
3752                     (implicit EFLAGS)),
3753           (IMUL16rr GR16:$src1, GR16:$src2)>;
3754 def : Pat<(parallel (X86smul_flag GR32:$src1, GR32:$src2),
3755                     (implicit EFLAGS)),
3756           (IMUL32rr GR32:$src1, GR32:$src2)>;
3757
3758 // Register-Memory Signed Integer Multiply with EFLAGS result
3759 def : Pat<(parallel (X86smul_flag GR16:$src1, (loadi16 addr:$src2)),
3760                     (implicit EFLAGS)),
3761           (IMUL16rm GR16:$src1, addr:$src2)>;
3762 def : Pat<(parallel (X86smul_flag GR32:$src1, (loadi32 addr:$src2)),
3763                     (implicit EFLAGS)),
3764           (IMUL32rm GR32:$src1, addr:$src2)>;
3765
3766 // Register-Integer Signed Integer Multiply with EFLAGS result
3767 def : Pat<(parallel (X86smul_flag GR16:$src1, imm:$src2),
3768                     (implicit EFLAGS)),
3769           (IMUL16rri GR16:$src1, imm:$src2)>;
3770 def : Pat<(parallel (X86smul_flag GR32:$src1, imm:$src2),
3771                     (implicit EFLAGS)),
3772           (IMUL32rri GR32:$src1, imm:$src2)>;
3773 def : Pat<(parallel (X86smul_flag GR16:$src1, i16immSExt8:$src2),
3774                     (implicit EFLAGS)),
3775           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
3776 def : Pat<(parallel (X86smul_flag GR32:$src1, i32immSExt8:$src2),
3777                     (implicit EFLAGS)),
3778           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
3779
3780 // Memory-Integer Signed Integer Multiply with EFLAGS result
3781 def : Pat<(parallel (X86smul_flag (loadi16 addr:$src1), imm:$src2),
3782                     (implicit EFLAGS)),
3783           (IMUL16rmi addr:$src1, imm:$src2)>;
3784 def : Pat<(parallel (X86smul_flag (loadi32 addr:$src1), imm:$src2),
3785                     (implicit EFLAGS)),
3786           (IMUL32rmi addr:$src1, imm:$src2)>;
3787 def : Pat<(parallel (X86smul_flag (loadi16 addr:$src1), i16immSExt8:$src2),
3788                     (implicit EFLAGS)),
3789           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
3790 def : Pat<(parallel (X86smul_flag (loadi32 addr:$src1), i32immSExt8:$src2),
3791                     (implicit EFLAGS)),
3792           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
3793
3794 // Optimize multiply by 2 with EFLAGS result.
3795 let AddedComplexity = 2 in {
3796 def : Pat<(parallel (X86smul_flag GR16:$src1, 2),
3797                     (implicit EFLAGS)),
3798           (ADD16rr GR16:$src1, GR16:$src1)>;
3799
3800 def : Pat<(parallel (X86smul_flag GR32:$src1, 2),
3801                     (implicit EFLAGS)),
3802           (ADD32rr GR32:$src1, GR32:$src1)>;
3803 }
3804
3805 // INC and DEC with EFLAGS result. Note that these do not set CF.
3806 def : Pat<(parallel (X86inc_flag GR8:$src), (implicit EFLAGS)),
3807           (INC8r GR8:$src)>;
3808 def : Pat<(parallel (store (i8 (X86inc_flag (loadi8 addr:$dst))), addr:$dst),
3809                     (implicit EFLAGS)),
3810           (INC8m addr:$dst)>;
3811 def : Pat<(parallel (X86dec_flag GR8:$src), (implicit EFLAGS)),
3812           (DEC8r GR8:$src)>;
3813 def : Pat<(parallel (store (i8 (X86dec_flag (loadi8 addr:$dst))), addr:$dst),
3814                     (implicit EFLAGS)),
3815           (DEC8m addr:$dst)>;
3816
3817 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
3818           (INC16r GR16:$src)>, Requires<[In32BitMode]>;
3819 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
3820                     (implicit EFLAGS)),
3821           (INC16m addr:$dst)>, Requires<[In32BitMode]>;
3822 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
3823           (DEC16r GR16:$src)>, Requires<[In32BitMode]>;
3824 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
3825                     (implicit EFLAGS)),
3826           (DEC16m addr:$dst)>, Requires<[In32BitMode]>;
3827
3828 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
3829           (INC32r GR32:$src)>, Requires<[In32BitMode]>;
3830 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
3831                     (implicit EFLAGS)),
3832           (INC32m addr:$dst)>, Requires<[In32BitMode]>;
3833 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
3834           (DEC32r GR32:$src)>, Requires<[In32BitMode]>;
3835 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
3836                     (implicit EFLAGS)),
3837           (DEC32m addr:$dst)>, Requires<[In32BitMode]>;
3838
3839
3840 //===----------------------------------------------------------------------===//
3841 // Floating Point Stack Support
3842 //===----------------------------------------------------------------------===//
3843
3844 include "X86InstrFPStack.td"
3845
3846 //===----------------------------------------------------------------------===//
3847 // X86-64 Support
3848 //===----------------------------------------------------------------------===//
3849
3850 include "X86Instr64bit.td"
3851
3852 //===----------------------------------------------------------------------===//
3853 // XMM Floating point support (requires SSE / SSE2)
3854 //===----------------------------------------------------------------------===//
3855
3856 include "X86InstrSSE.td"
3857
3858 //===----------------------------------------------------------------------===//
3859 // MMX and XMM Packed Integer support (requires MMX, SSE, and SSE2)
3860 //===----------------------------------------------------------------------===//
3861
3862 include "X86InstrMMX.td"