lib/Target/X86/X86InstrInfo.h

   1 //===- X86InstrInfo.h - X86 Instruction Information ------------*- C++ -*- ===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef X86INSTRUCTIONINFO_H
  15 #define X86INSTRUCTIONINFO_H
  16
  17 #include "llvm/Target/TargetInstrInfo.h"
  18 #include "X86.h"
  19 #include "X86RegisterInfo.h"
  20 #include "llvm/ADT/DenseMap.h"
  21
  22 namespace llvm {
  23   class X86RegisterInfo;
  24   class X86TargetMachine;
  25
  26 namespace X86 {
  27   // Enums for memory operand decoding.  Each memory operand is represented with
  28   // a 5 operand sequence in the form:
  29   //   [BaseReg, ScaleAmt, IndexReg, Disp, Segment]
  30   // These enums help decode this.
  31   enum {
  32     AddrBaseReg = 0,
  33     AddrScaleAmt = 1,
  34     AddrIndexReg = 2,
  35     AddrDisp = 3,
  36
  37     /// AddrSegmentReg - The operand # of the segment in the memory operand.
  38     AddrSegmentReg = 4,
  39
  40     /// AddrNumOperands - Total number of operands in a memory reference.
  41     AddrNumOperands = 5
  42   };
  43
  44
  45   // X86 specific condition code. These correspond to X86_*_COND in
  46   // X86InstrInfo.td. They must be kept in synch.
  47   enum CondCode {
  48     COND_A  = 0,
  49     COND_AE = 1,
  50     COND_B  = 2,
  51     COND_BE = 3,
  52     COND_E  = 4,
  53     COND_G  = 5,
  54     COND_GE = 6,
  55     COND_L  = 7,
  56     COND_LE = 8,
  57     COND_NE = 9,
  58     COND_NO = 10,
  59     COND_NP = 11,
  60     COND_NS = 12,
  61     COND_O  = 13,
  62     COND_P  = 14,
  63     COND_S  = 15,
  64
  65     // Artificial condition codes. These are used by AnalyzeBranch
  66     // to indicate a block terminated with two conditional branches to
  67     // the same location. This occurs in code using FCMP_OEQ or FCMP_UNE,
  68     // which can't be represented on x86 with a single condition. These
  69     // are never used in MachineInstrs.
  70     COND_NE_OR_P,
  71     COND_NP_OR_E,
  72
  73     COND_INVALID
  74   };
  75
  76   // Turn condition code into conditional branch opcode.
  77   unsigned GetCondBranchFromCond(CondCode CC);
  78
  79   /// GetOppositeBranchCondition - Return the inverse of the specified cond,
  80   /// e.g. turning COND_E to COND_NE.
  81   CondCode GetOppositeBranchCondition(X86::CondCode CC);
  82
  83 }
  84
  85 /// X86II - This namespace holds all of the target specific flags that
  86 /// instruction info tracks.
  87 ///
  88 namespace X86II {
  89   /// Target Operand Flag enum.
  90   enum TOF {
  91     //===------------------------------------------------------------------===//
  92     // X86 Specific MachineOperand flags.
  93
  94     MO_NO_FLAG,
  95
  96     /// MO_GOT_ABSOLUTE_ADDRESS - On a symbol operand, this represents a
  97     /// relocation of:
  98     ///    SYMBOL_LABEL + [. - PICBASELABEL]
  99     MO_GOT_ABSOLUTE_ADDRESS,
 100
 101     /// MO_PIC_BASE_OFFSET - On a symbol operand this indicates that the
 102     /// immediate should get the value of the symbol minus the PIC base label:
 103     ///    SYMBOL_LABEL - PICBASELABEL
 104     MO_PIC_BASE_OFFSET,
 105
 106     /// MO_GOT - On a symbol operand this indicates that the immediate is the
 107     /// offset to the GOT entry for the symbol name from the base of the GOT.
 108     ///
 109     /// See the X86-64 ELF ABI supplement for more details.
 110     ///    SYMBOL_LABEL @GOT
 111     MO_GOT,
 112
 113     /// MO_GOTOFF - On a symbol operand this indicates that the immediate is
 114     /// the offset to the location of the symbol name from the base of the GOT.
 115     ///
 116     /// See the X86-64 ELF ABI supplement for more details.
 117     ///    SYMBOL_LABEL @GOTOFF
 118     MO_GOTOFF,
 119
 120     /// MO_GOTPCREL - On a symbol operand this indicates that the immediate is
 121     /// offset to the GOT entry for the symbol name from the current code
 122     /// location.
 123     ///
 124     /// See the X86-64 ELF ABI supplement for more details.
 125     ///    SYMBOL_LABEL @GOTPCREL
 126     MO_GOTPCREL,
 127
 128     /// MO_PLT - On a symbol operand this indicates that the immediate is
 129     /// offset to the PLT entry of symbol name from the current code location.
 130     ///
 131     /// See the X86-64 ELF ABI supplement for more details.
 132     ///    SYMBOL_LABEL @PLT
 133     MO_PLT,
 134
 135     /// MO_TLSGD - On a symbol operand this indicates that the immediate is
 136     /// some TLS offset.
 137     ///
 138     /// See 'ELF Handling for Thread-Local Storage' for more details.
 139     ///    SYMBOL_LABEL @TLSGD
 140     MO_TLSGD,
 141
 142     /// MO_GOTTPOFF - On a symbol operand this indicates that the immediate is
 143     /// some TLS offset.
 144     ///
 145     /// See 'ELF Handling for Thread-Local Storage' for more details.
 146     ///    SYMBOL_LABEL @GOTTPOFF
 147     MO_GOTTPOFF,
 148
 149     /// MO_INDNTPOFF - On a symbol operand this indicates that the immediate is
 150     /// some TLS offset.
 151     ///
 152     /// See 'ELF Handling for Thread-Local Storage' for more details.
 153     ///    SYMBOL_LABEL @INDNTPOFF
 154     MO_INDNTPOFF,
 155
 156     /// MO_TPOFF - On a symbol operand this indicates that the immediate is
 157     /// some TLS offset.
 158     ///
 159     /// See 'ELF Handling for Thread-Local Storage' for more details.
 160     ///    SYMBOL_LABEL @TPOFF
 161     MO_TPOFF,
 162
 163     /// MO_NTPOFF - On a symbol operand this indicates that the immediate is
 164     /// some TLS offset.
 165     ///
 166     /// See 'ELF Handling for Thread-Local Storage' for more details.
 167     ///    SYMBOL_LABEL @NTPOFF
 168     MO_NTPOFF,
 169
 170     /// MO_DLLIMPORT - On a symbol operand "FOO", this indicates that the
 171     /// reference is actually to the "__imp_FOO" symbol.  This is used for
 172     /// dllimport linkage on windows.
 173     MO_DLLIMPORT,
 174
 175     /// MO_DARWIN_STUB - On a symbol operand "FOO", this indicates that the
 176     /// reference is actually to the "FOO$stub" symbol.  This is used for calls
 177     /// and jumps to external functions on Tiger and earlier.
 178     MO_DARWIN_STUB,
 179
 180     /// MO_DARWIN_NONLAZY - On a symbol operand "FOO", this indicates that the
 181     /// reference is actually to the "FOO$non_lazy_ptr" symbol, which is a
 182     /// non-PIC-base-relative reference to a non-hidden dyld lazy pointer stub.
 183     MO_DARWIN_NONLAZY,
 184
 185     /// MO_DARWIN_NONLAZY_PIC_BASE - On a symbol operand "FOO", this indicates
 186     /// that the reference is actually to "FOO$non_lazy_ptr - PICBASE", which is
 187     /// a PIC-base-relative reference to a non-hidden dyld lazy pointer stub.
 188     MO_DARWIN_NONLAZY_PIC_BASE,
 189
 190     /// MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE - On a symbol operand "FOO", this
 191     /// indicates that the reference is actually to "FOO$non_lazy_ptr -PICBASE",
 192     /// which is a PIC-base-relative reference to a hidden dyld lazy pointer
 193     /// stub.
 194     MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE,
 195
 196     /// MO_TLVP - On a symbol operand this indicates that the immediate is
 197     /// some TLS offset.
 198     ///
 199     /// This is the TLS offset for the Darwin TLS mechanism.
 200     MO_TLVP,
 201
 202     /// MO_TLVP_PIC_BASE - On a symbol operand this indicates that the immediate
 203     /// is some TLS offset from the picbase.
 204     ///
 205     /// This is the 32-bit TLS offset for Darwin TLS in PIC mode.
 206     MO_TLVP_PIC_BASE
 207   };
 208 }
 209
 210 /// isGlobalStubReference - Return true if the specified TargetFlag operand is
 211 /// a reference to a stub for a global, not the global itself.
 212 inline static bool isGlobalStubReference(unsigned char TargetFlag) {
 213   switch (TargetFlag) {
 214   case X86II::MO_DLLIMPORT: // dllimport stub.
 215   case X86II::MO_GOTPCREL:  // rip-relative GOT reference.
 216   case X86II::MO_GOT:       // normal GOT reference.
 217   case X86II::MO_DARWIN_NONLAZY_PIC_BASE:        // Normal $non_lazy_ptr ref.
 218   case X86II::MO_DARWIN_NONLAZY:                 // Normal $non_lazy_ptr ref.
 219   case X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE: // Hidden $non_lazy_ptr ref.
 220     return true;
 221   default:
 222     return false;
 223   }
 224 }
 225
 226 /// isGlobalRelativeToPICBase - Return true if the specified global value
 227 /// reference is relative to a 32-bit PIC base (X86ISD::GlobalBaseReg).  If this
 228 /// is true, the addressing mode has the PIC base register added in (e.g. EBX).
 229 inline static bool isGlobalRelativeToPICBase(unsigned char TargetFlag) {
 230   switch (TargetFlag) {
 231   case X86II::MO_GOTOFF:                         // isPICStyleGOT: local global.
 232   case X86II::MO_GOT:                            // isPICStyleGOT: other global.
 233   case X86II::MO_PIC_BASE_OFFSET:                // Darwin local global.
 234   case X86II::MO_DARWIN_NONLAZY_PIC_BASE:        // Darwin/32 external global.
 235   case X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE: // Darwin/32 hidden global.
 236   case X86II::MO_TLVP:                           // ??? Pretty sure..
 237     return true;
 238   default:
 239     return false;
 240   }
 241 }
 242
 243 /// X86II - This namespace holds all of the target specific flags that
 244 /// instruction info tracks.
 245 ///
 246 namespace X86II {
 247   enum {
 248     //===------------------------------------------------------------------===//
 249     // Instruction encodings.  These are the standard/most common forms for X86
 250     // instructions.
 251     //
 252
 253     // PseudoFrm - This represents an instruction that is a pseudo instruction
 254     // or one that has not been implemented yet.  It is illegal to code generate
 255     // it, but tolerated for intermediate implementation stages.
 256     Pseudo         = 0,
 257
 258     /// Raw - This form is for instructions that don't have any operands, so
 259     /// they are just a fixed opcode value, like 'leave'.
 260     RawFrm         = 1,
 261
 262     /// AddRegFrm - This form is used for instructions like 'push r32' that have
 263     /// their one register operand added to their opcode.
 264     AddRegFrm      = 2,
 265
 266     /// MRMDestReg - This form is used for instructions that use the Mod/RM byte
 267     /// to specify a destination, which in this case is a register.
 268     ///
 269     MRMDestReg     = 3,
 270
 271     /// MRMDestMem - This form is used for instructions that use the Mod/RM byte
 272     /// to specify a destination, which in this case is memory.
 273     ///
 274     MRMDestMem     = 4,
 275
 276     /// MRMSrcReg - This form is used for instructions that use the Mod/RM byte
 277     /// to specify a source, which in this case is a register.
 278     ///
 279     MRMSrcReg      = 5,
 280
 281     /// MRMSrcMem - This form is used for instructions that use the Mod/RM byte
 282     /// to specify a source, which in this case is memory.
 283     ///
 284     MRMSrcMem      = 6,
 285
 286     /// MRM[0-7][rm] - These forms are used to represent instructions that use
 287     /// a Mod/RM byte, and use the middle field to hold extended opcode
 288     /// information.  In the intel manual these are represented as /0, /1, ...
 289     ///
 290
 291     // First, instructions that operate on a register r/m operand...
 292     MRM0r = 16,  MRM1r = 17,  MRM2r = 18,  MRM3r = 19, // Format /0 /1 /2 /3
 293     MRM4r = 20,  MRM5r = 21,  MRM6r = 22,  MRM7r = 23, // Format /4 /5 /6 /7
 294
 295     // Next, instructions that operate on a memory r/m operand...
 296     MRM0m = 24,  MRM1m = 25,  MRM2m = 26,  MRM3m = 27, // Format /0 /1 /2 /3
 297     MRM4m = 28,  MRM5m = 29,  MRM6m = 30,  MRM7m = 31, // Format /4 /5 /6 /7
 298
 299     // MRMInitReg - This form is used for instructions whose source and
 300     // destinations are the same register.
 301     MRMInitReg = 32,
 302
 303     //// MRM_C1 - A mod/rm byte of exactly 0xC1.
 304     MRM_C1 = 33,
 305     MRM_C2 = 34,
 306     MRM_C3 = 35,
 307     MRM_C4 = 36,
 308     MRM_C8 = 37,
 309     MRM_C9 = 38,
 310     MRM_E8 = 39,
 311     MRM_F0 = 40,
 312     MRM_F8 = 41,
 313     MRM_F9 = 42,
 314     MRM_D0 = 45,
 315     MRM_D1 = 46,
 316
 317     /// RawFrmImm8 - This is used for the ENTER instruction, which has two
 318     /// immediates, the first of which is a 16-bit immediate (specified by
 319     /// the imm encoding) and the second is a 8-bit fixed value.
 320     RawFrmImm8 = 43,
 321
 322     /// RawFrmImm16 - This is used for CALL FAR instructions, which have two
 323     /// immediates, the first of which is a 16 or 32-bit immediate (specified by
 324     /// the imm encoding) and the second is a 16-bit fixed value.  In the AMD
 325     /// manual, this operand is described as pntr16:32 and pntr16:16
 326     RawFrmImm16 = 44,
 327
 328     FormMask       = 63,
 329
 330     //===------------------------------------------------------------------===//
 331     // Actual flags...
 332
 333     // OpSize - Set if this instruction requires an operand size prefix (0x66),
 334     // which most often indicates that the instruction operates on 16 bit data
 335     // instead of 32 bit data.
 336     OpSize      = 1 << 6,
 337
 338     // AsSize - Set if this instruction requires an operand size prefix (0x67),
 339     // which most often indicates that the instruction address 16 bit address
 340     // instead of 32 bit address (or 32 bit address in 64 bit mode).
 341     AdSize      = 1 << 7,
 342
 343     //===------------------------------------------------------------------===//
 344     // Op0Mask - There are several prefix bytes that are used to form two byte
 345     // opcodes.  These are currently 0x0F, 0xF3, and 0xD8-0xDF.  This mask is
 346     // used to obtain the setting of this field.  If no bits in this field is
 347     // set, there is no prefix byte for obtaining a multibyte opcode.
 348     //
 349     Op0Shift    = 8,
 350     Op0Mask     = 0xF << Op0Shift,
 351
 352     // TB - TwoByte - Set if this instruction has a two byte opcode, which
 353     // starts with a 0x0F byte before the real opcode.
 354     TB          = 1 << Op0Shift,
 355
 356     // REP - The 0xF3 prefix byte indicating repetition of the following
 357     // instruction.
 358     REP         = 2 << Op0Shift,
 359
 360     // D8-DF - These escape opcodes are used by the floating point unit.  These
 361     // values must remain sequential.
 362     D8 = 3 << Op0Shift,   D9 = 4 << Op0Shift,
 363     DA = 5 << Op0Shift,   DB = 6 << Op0Shift,
 364     DC = 7 << Op0Shift,   DD = 8 << Op0Shift,
 365     DE = 9 << Op0Shift,   DF = 10 << Op0Shift,
 366
 367     // XS, XD - These prefix codes are for single and double precision scalar
 368     // floating point operations performed in the SSE registers.
 369     XD = 11 << Op0Shift,  XS = 12 << Op0Shift,
 370
 371     // T8, TA - Prefix after the 0x0F prefix.
 372     T8 = 13 << Op0Shift,  TA = 14 << Op0Shift,
 373
 374     // TF - Prefix before and after 0x0F
 375     TF = 15 << Op0Shift,
 376
 377     //===------------------------------------------------------------------===//
 378     // REX_W - REX prefixes are instruction prefixes used in 64-bit mode.
 379     // They are used to specify GPRs and SSE registers, 64-bit operand size,
 380     // etc. We only cares about REX.W and REX.R bits and only the former is
 381     // statically determined.
 382     //
 383     REXShift    = 12,
 384     REX_W       = 1 << REXShift,
 385
 386     //===------------------------------------------------------------------===//
 387     // This three-bit field describes the size of an immediate operand.  Zero is
 388     // unused so that we can tell if we forgot to set a value.
 389     ImmShift = 13,
 390     ImmMask    = 7 << ImmShift,
 391     Imm8       = 1 << ImmShift,
 392     Imm8PCRel  = 2 << ImmShift,
 393     Imm16      = 3 << ImmShift,
 394     Imm16PCRel = 4 << ImmShift,
 395     Imm32      = 5 << ImmShift,
 396     Imm32PCRel = 6 << ImmShift,
 397     Imm64      = 7 << ImmShift,
 398
 399     //===------------------------------------------------------------------===//
 400     // FP Instruction Classification...  Zero is non-fp instruction.
 401
 402     // FPTypeMask - Mask for all of the FP types...
 403     FPTypeShift = 16,
 404     FPTypeMask  = 7 << FPTypeShift,
 405
 406     // NotFP - The default, set for instructions that do not use FP registers.
 407     NotFP      = 0 << FPTypeShift,
 408
 409     // ZeroArgFP - 0 arg FP instruction which implicitly pushes ST(0), f.e. fld0
 410     ZeroArgFP  = 1 << FPTypeShift,
 411
 412     // OneArgFP - 1 arg FP instructions which implicitly read ST(0), such as fst
 413     OneArgFP   = 2 << FPTypeShift,
 414
 415     // OneArgFPRW - 1 arg FP instruction which implicitly read ST(0) and write a
 416     // result back to ST(0).  For example, fcos, fsqrt, etc.
 417     //
 418     OneArgFPRW = 3 << FPTypeShift,
 419
 420     // TwoArgFP - 2 arg FP instructions which implicitly read ST(0), and an
 421     // explicit argument, storing the result to either ST(0) or the implicit
 422     // argument.  For example: fadd, fsub, fmul, etc...
 423     TwoArgFP   = 4 << FPTypeShift,
 424
 425     // CompareFP - 2 arg FP instructions which implicitly read ST(0) and an
 426     // explicit argument, but have no destination.  Example: fucom, fucomi, ...
 427     CompareFP  = 5 << FPTypeShift,
 428
 429     // CondMovFP - "2 operand" floating point conditional move instructions.
 430     CondMovFP  = 6 << FPTypeShift,
 431
 432     // SpecialFP - Special instruction forms.  Dispatch by opcode explicitly.
 433     SpecialFP  = 7 << FPTypeShift,
 434
 435     // Lock prefix
 436     LOCKShift = 19,
 437     LOCK = 1 << LOCKShift,
 438
 439     // Segment override prefixes. Currently we just need ability to address
 440     // stuff in gs and fs segments.
 441     SegOvrShift = 20,
 442     SegOvrMask  = 3 << SegOvrShift,
 443     FS          = 1 << SegOvrShift,
 444     GS          = 2 << SegOvrShift,
 445
 446     // Execution domain for SSE instructions in bits 22, 23.
 447     // 0 in bits 22-23 means normal, non-SSE instruction.
 448     SSEDomainShift = 22,
 449
 450     OpcodeShift   = 24,
 451     OpcodeMask    = 0xFF << OpcodeShift,
 452
 453     //===------------------------------------------------------------------===//
 454     /// VEX - The opcode prefix used by AVX instructions
 455     VEX         = 1U << 0,
 456
 457     /// VEX_W - Has a opcode specific functionality, but is used in the same
 458     /// way as REX_W is for regular SSE instructions.
 459     VEX_W       = 1U << 1,
 460
 461     /// VEX_4V - Used to specify an additional AVX/SSE register. Several 2
 462     /// address instructions in SSE are represented as 3 address ones in AVX
 463     /// and the additional register is encoded in VEX_VVVV prefix.
 464     VEX_4V      = 1U << 2,
 465
 466     /// VEX_I8IMM - Specifies that the last register used in a AVX instruction,
 467     /// must be encoded in the i8 immediate field. This usually happens in
 468     /// instructions with 4 operands.
 469     VEX_I8IMM   = 1U << 3,
 470
 471     /// VEX_L - Stands for a bit in the VEX opcode prefix meaning the current
 472     /// instruction uses 256-bit wide registers. This is usually auto detected
 473     /// if a VR256 register is used, but some AVX instructions also have this
 474     /// field marked when using a f256 memory references.
 475     VEX_L       = 1U << 4,
 476
 477     /// Has3DNow0F0FOpcode - This flag indicates that the instruction uses the
 478     /// wacky 0x0F 0x0F prefix for 3DNow! instructions.  The manual documents
 479     /// this as having a 0x0F prefix with a 0x0F opcode, and each instruction
 480     /// storing a classifier in the imm8 field.  To simplify our implementation,
 481     /// we handle this by storeing the classifier in the opcode field and using
 482     /// this flag to indicate that the encoder should do the wacky 3DNow! thing.
 483     Has3DNow0F0FOpcode = 1U << 5
 484   };
 485
 486   // getBaseOpcodeFor - This function returns the "base" X86 opcode for the
 487   // specified machine instruction.
 488   //
 489   static inline unsigned char getBaseOpcodeFor(uint64_t TSFlags) {
 490     return TSFlags >> X86II::OpcodeShift;
 491   }
 492
 493   static inline bool hasImm(uint64_t TSFlags) {
 494     return (TSFlags & X86II::ImmMask) != 0;
 495   }
 496
 497   /// getSizeOfImm - Decode the "size of immediate" field from the TSFlags field
 498   /// of the specified instruction.
 499   static inline unsigned getSizeOfImm(uint64_t TSFlags) {
 500     switch (TSFlags & X86II::ImmMask) {
 501     default: assert(0 && "Unknown immediate size");
 502     case X86II::Imm8:
 503     case X86II::Imm8PCRel:  return 1;
 504     case X86II::Imm16:
 505     case X86II::Imm16PCRel: return 2;
 506     case X86II::Imm32:
 507     case X86II::Imm32PCRel: return 4;
 508     case X86II::Imm64:      return 8;
 509     }
 510   }
 511
 512   /// isImmPCRel - Return true if the immediate of the specified instruction's
 513   /// TSFlags indicates that it is pc relative.
 514   static inline unsigned isImmPCRel(uint64_t TSFlags) {
 515     switch (TSFlags & X86II::ImmMask) {
 516     default: assert(0 && "Unknown immediate size");
 517     case X86II::Imm8PCRel:
 518     case X86II::Imm16PCRel:
 519     case X86II::Imm32PCRel:
 520       return true;
 521     case X86II::Imm8:
 522     case X86II::Imm16:
 523     case X86II::Imm32:
 524     case X86II::Imm64:
 525       return false;
 526     }
 527   }
 528
 529   /// getMemoryOperandNo - The function returns the MCInst operand # for the
 530   /// first field of the memory operand.  If the instruction doesn't have a
 531   /// memory operand, this returns -1.
 532   ///
 533   /// Note that this ignores tied operands.  If there is a tied register which
 534   /// is duplicated in the MCInst (e.g. "EAX = addl EAX, [mem]") it is only
 535   /// counted as one operand.
 536   ///
 537   static inline int getMemoryOperandNo(uint64_t TSFlags) {
 538     switch (TSFlags & X86II::FormMask) {
 539     case X86II::MRMInitReg:  assert(0 && "FIXME: Remove this form");
 540     default: assert(0 && "Unknown FormMask value in getMemoryOperandNo!");
 541     case X86II::Pseudo:
 542     case X86II::RawFrm:
 543     case X86II::AddRegFrm:
 544     case X86II::MRMDestReg:
 545     case X86II::MRMSrcReg:
 546     case X86II::RawFrmImm8:
 547     case X86II::RawFrmImm16:
 548        return -1;
 549     case X86II::MRMDestMem:
 550       return 0;
 551     case X86II::MRMSrcMem: {
 552       bool HasVEX_4V = (TSFlags >> 32) & X86II::VEX_4V;
 553       unsigned FirstMemOp = 1;
 554       if (HasVEX_4V)
 555         ++FirstMemOp;// Skip the register source (which is encoded in VEX_VVVV).
 556
 557       // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 558       //if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 559       //    Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 560       return FirstMemOp;
 561     }
 562     case X86II::MRM0r: case X86II::MRM1r:
 563     case X86II::MRM2r: case X86II::MRM3r:
 564     case X86II::MRM4r: case X86II::MRM5r:
 565     case X86II::MRM6r: case X86II::MRM7r:
 566       return -1;
 567     case X86II::MRM0m: case X86II::MRM1m:
 568     case X86II::MRM2m: case X86II::MRM3m:
 569     case X86II::MRM4m: case X86II::MRM5m:
 570     case X86II::MRM6m: case X86II::MRM7m:
 571       return 0;
 572     case X86II::MRM_C1:
 573     case X86II::MRM_C2:
 574     case X86II::MRM_C3:
 575     case X86II::MRM_C4:
 576     case X86II::MRM_C8:
 577     case X86II::MRM_C9:
 578     case X86II::MRM_E8:
 579     case X86II::MRM_F0:
 580     case X86II::MRM_F8:
 581     case X86II::MRM_F9:
 582     case X86II::MRM_D0:
 583     case X86II::MRM_D1:
 584       return -1;
 585     }
 586   }
 587 }
 588
 589 inline static bool isScale(const MachineOperand &MO) {
 590   return MO.isImm() &&
 591     (MO.getImm() == 1 || MO.getImm() == 2 ||
 592      MO.getImm() == 4 || MO.getImm() == 8);
 593 }
 594
 595 inline static bool isLeaMem(const MachineInstr *MI, unsigned Op) {
 596   if (MI->getOperand(Op).isFI()) return true;
 597   return Op+4 <= MI->getNumOperands() &&
 598     MI->getOperand(Op  ).isReg() && isScale(MI->getOperand(Op+1)) &&
 599     MI->getOperand(Op+2).isReg() &&
 600     (MI->getOperand(Op+3).isImm() ||
 601      MI->getOperand(Op+3).isGlobal() ||
 602      MI->getOperand(Op+3).isCPI() ||
 603      MI->getOperand(Op+3).isJTI());
 604 }
 605
 606 inline static bool isMem(const MachineInstr *MI, unsigned Op) {
 607   if (MI->getOperand(Op).isFI()) return true;
 608   return Op+5 <= MI->getNumOperands() &&
 609     MI->getOperand(Op+4).isReg() &&
 610     isLeaMem(MI, Op);
 611 }
 612
 613 class X86InstrInfo : public TargetInstrInfoImpl {
 614   X86TargetMachine &TM;
 615   const X86RegisterInfo RI;
 616
 617   /// RegOp2MemOpTable2Addr, RegOp2MemOpTable0, RegOp2MemOpTable1,
 618   /// RegOp2MemOpTable2 - Load / store folding opcode maps.
 619   ///
 620   DenseMap<unsigned, std::pair<unsigned,unsigned> > RegOp2MemOpTable2Addr;
 621   DenseMap<unsigned, std::pair<unsigned,unsigned> > RegOp2MemOpTable0;
 622   DenseMap<unsigned, std::pair<unsigned,unsigned> > RegOp2MemOpTable1;
 623   DenseMap<unsigned, std::pair<unsigned,unsigned> > RegOp2MemOpTable2;
 624
 625   /// MemOp2RegOpTable - Load / store unfolding opcode map.
 626   ///
 627   DenseMap<unsigned, std::pair<unsigned, unsigned> > MemOp2RegOpTable;
 628
 629 public:
 630   explicit X86InstrInfo(X86TargetMachine &tm);
 631
 632   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
 633   /// such, whenever a client has an instance of instruction info, it should
 634   /// always be able to get register info as well (through this method).
 635   ///
 636   virtual const X86RegisterInfo &getRegisterInfo() const { return RI; }
 637
 638   /// isCoalescableExtInstr - Return true if the instruction is a "coalescable"
 639   /// extension instruction. That is, it's like a copy where it's legal for the
 640   /// source to overlap the destination. e.g. X86::MOVSX64rr32. If this returns
 641   /// true, then it's expected the pre-extension value is available as a subreg
 642   /// of the result register. This also returns the sub-register index in
 643   /// SubIdx.
 644   virtual bool isCoalescableExtInstr(const MachineInstr &MI,
 645                                      unsigned &SrcReg, unsigned &DstReg,
 646                                      unsigned &SubIdx) const;
 647
 648   unsigned isLoadFromStackSlot(const MachineInstr *MI, int &FrameIndex) const;
 649   /// isLoadFromStackSlotPostFE - Check for post-frame ptr elimination
 650   /// stack locations as well.  This uses a heuristic so it isn't
 651   /// reliable for correctness.
 652   unsigned isLoadFromStackSlotPostFE(const MachineInstr *MI,
 653                                      int &FrameIndex) const;
 654
 655   /// hasLoadFromStackSlot - If the specified machine instruction has
 656   /// a load from a stack slot, return true along with the FrameIndex
 657   /// of the loaded stack slot and the machine mem operand containing
 658   /// the reference.  If not, return false.  Unlike
 659   /// isLoadFromStackSlot, this returns true for any instructions that
 660   /// loads from the stack.  This is a hint only and may not catch all
 661   /// cases.
 662   bool hasLoadFromStackSlot(const MachineInstr *MI,
 663                             const MachineMemOperand *&MMO,
 664                             int &FrameIndex) const;
 665
 666   unsigned isStoreToStackSlot(const MachineInstr *MI, int &FrameIndex) const;
 667   /// isStoreToStackSlotPostFE - Check for post-frame ptr elimination
 668   /// stack locations as well.  This uses a heuristic so it isn't
 669   /// reliable for correctness.
 670   unsigned isStoreToStackSlotPostFE(const MachineInstr *MI,
 671                                     int &FrameIndex) const;
 672
 673   /// hasStoreToStackSlot - If the specified machine instruction has a
 674   /// store to a stack slot, return true along with the FrameIndex of
 675   /// the loaded stack slot and the machine mem operand containing the
 676   /// reference.  If not, return false.  Unlike isStoreToStackSlot,
 677   /// this returns true for any instructions that loads from the
 678   /// stack.  This is a hint only and may not catch all cases.
 679   bool hasStoreToStackSlot(const MachineInstr *MI,
 680                            const MachineMemOperand *&MMO,
 681                            int &FrameIndex) const;
 682
 683   bool isReallyTriviallyReMaterializable(const MachineInstr *MI,
 684                                          AliasAnalysis *AA) const;
 685   void reMaterialize(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
 686                      unsigned DestReg, unsigned SubIdx,
 687                      const MachineInstr *Orig,
 688                      const TargetRegisterInfo &TRI) const;
 689
 690   /// convertToThreeAddress - This method must be implemented by targets that
 691   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 692   /// may be able to convert a two-address instruction into a true
 693   /// three-address instruction on demand.  This allows the X86 target (for
 694   /// example) to convert ADD and SHL instructions into LEA instructions if they
 695   /// would require register copies due to two-addressness.
 696   ///
 697   /// This method returns a null pointer if the transformation cannot be
 698   /// performed, otherwise it returns the new instruction.
 699   ///
 700   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 701                                               MachineBasicBlock::iterator &MBBI,
 702                                               LiveVariables *LV) const;
 703
 704   /// commuteInstruction - We have a few instructions that must be hacked on to
 705   /// commute them.
 706   ///
 707   virtual MachineInstr *commuteInstruction(MachineInstr *MI, bool NewMI) const;
 708
 709   // Branch analysis.
 710   virtual bool isUnpredicatedTerminator(const MachineInstr* MI) const;
 711   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 712                              MachineBasicBlock *&FBB,
 713                              SmallVectorImpl<MachineOperand> &Cond,
 714                              bool AllowModify) const;
 715   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 716   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 717                                 MachineBasicBlock *FBB,
 718                                 const SmallVectorImpl<MachineOperand> &Cond,
 719                                 DebugLoc DL) const;
 720   virtual void copyPhysReg(MachineBasicBlock &MBB,
 721                            MachineBasicBlock::iterator MI, DebugLoc DL,
 722                            unsigned DestReg, unsigned SrcReg,
 723                            bool KillSrc) const;
 724   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 725                                    MachineBasicBlock::iterator MI,
 726                                    unsigned SrcReg, bool isKill, int FrameIndex,
 727                                    const TargetRegisterClass *RC,
 728                                    const TargetRegisterInfo *TRI) const;
 729
 730   virtual void storeRegToAddr(MachineFunction &MF, unsigned SrcReg, bool isKill,
 731                               SmallVectorImpl<MachineOperand> &Addr,
 732                               const TargetRegisterClass *RC,
 733                               MachineInstr::mmo_iterator MMOBegin,
 734                               MachineInstr::mmo_iterator MMOEnd,
 735                               SmallVectorImpl<MachineInstr*> &NewMIs) const;
 736
 737   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 738                                     MachineBasicBlock::iterator MI,
 739                                     unsigned DestReg, int FrameIndex,
 740                                     const TargetRegisterClass *RC,
 741                                     const TargetRegisterInfo *TRI) const;
 742
 743   virtual void loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 744                                SmallVectorImpl<MachineOperand> &Addr,
 745                                const TargetRegisterClass *RC,
 746                                MachineInstr::mmo_iterator MMOBegin,
 747                                MachineInstr::mmo_iterator MMOEnd,
 748                                SmallVectorImpl<MachineInstr*> &NewMIs) const;
 749   virtual
 750   MachineInstr *emitFrameIndexDebugValue(MachineFunction &MF,
 751                                          int FrameIx, uint64_t Offset,
 752                                          const MDNode *MDPtr,
 753                                          DebugLoc DL) const;
 754
 755   /// foldMemoryOperand - If this target supports it, fold a load or store of
 756   /// the specified stack slot into the specified machine instruction for the
 757   /// specified operand(s).  If this is possible, the target should perform the
 758   /// folding and return true, otherwise it should return false.  If it folds
 759   /// the instruction, it is likely that the MachineInstruction the iterator
 760   /// references has been changed.
 761   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 762                                               MachineInstr* MI,
 763                                            const SmallVectorImpl<unsigned> &Ops,
 764                                               int FrameIndex) const;
 765
 766   /// foldMemoryOperand - Same as the previous version except it allows folding
 767   /// of any load and store from / to any address, not just from a specific
 768   /// stack slot.
 769   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 770                                               MachineInstr* MI,
 771                                            const SmallVectorImpl<unsigned> &Ops,
 772                                               MachineInstr* LoadMI) const;
 773
 774   /// canFoldMemoryOperand - Returns true if the specified load / store is
 775   /// folding is possible.
 776   virtual bool canFoldMemoryOperand(const MachineInstr*,
 777                                     const SmallVectorImpl<unsigned> &) const;
 778
 779   /// unfoldMemoryOperand - Separate a single instruction which folded a load or
 780   /// a store or a load and a store into two or more instruction. If this is
 781   /// possible, returns true as well as the new instructions by reference.
 782   virtual bool unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
 783                            unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
 784                            SmallVectorImpl<MachineInstr*> &NewMIs) const;
 785
 786   virtual bool unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
 787                            SmallVectorImpl<SDNode*> &NewNodes) const;
 788
 789   /// getOpcodeAfterMemoryUnfold - Returns the opcode of the would be new
 790   /// instruction after load / store are unfolded from an instruction of the
 791   /// specified opcode. It returns zero if the specified unfolding is not
 792   /// possible. If LoadRegIndex is non-null, it is filled in with the operand
 793   /// index of the operand which will hold the register holding the loaded
 794   /// value.
 795   virtual unsigned getOpcodeAfterMemoryUnfold(unsigned Opc,
 796                                       bool UnfoldLoad, bool UnfoldStore,
 797                                       unsigned *LoadRegIndex = 0) const;
 798
 799   /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler
 800   /// to determine if two loads are loading from the same base address. It
 801   /// should only return true if the base pointers are the same and the
 802   /// only differences between the two addresses are the offset. It also returns
 803   /// the offsets by reference.
 804   virtual bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
 805                                        int64_t &Offset1, int64_t &Offset2) const;
 806
 807   /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
 808   /// determine (in conjuction with areLoadsFromSameBasePtr) if two loads should
 809   /// be scheduled togther. On some targets if two loads are loading from
 810   /// addresses in the same cache line, it's better if they are scheduled
 811   /// together. This function takes two integers that represent the load offsets
 812   /// from the common base address. It returns true if it decides it's desirable
 813   /// to schedule the two loads together. "NumLoads" is the number of loads that
 814   /// have already been scheduled after Load1.
 815   virtual bool shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
 816                                        int64_t Offset1, int64_t Offset2,
 817                                        unsigned NumLoads) const;
 818
 819   virtual void getNoopForMachoTarget(MCInst &NopInst) const;
 820
 821   virtual
 822   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 823
 824   /// isSafeToMoveRegClassDefs - Return true if it's safe to move a machine
 825   /// instruction that defines the specified register class.
 826   bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const;
 827
 828   static bool isX86_64NonExtLowByteReg(unsigned reg) {
 829     return (reg == X86::SPL || reg == X86::BPL ||
 830           reg == X86::SIL || reg == X86::DIL);
 831   }
 832
 833   static bool isX86_64ExtendedReg(const MachineOperand &MO) {
 834     if (!MO.isReg()) return false;
 835     return isX86_64ExtendedReg(MO.getReg());
 836   }
 837
 838   /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or
 839   /// higher) register?  e.g. r8, xmm8, xmm13, etc.
 840   static bool isX86_64ExtendedReg(unsigned RegNo);
 841
 842   /// getGlobalBaseReg - Return a virtual register initialized with the
 843   /// the global base register value. Output instructions required to
 844   /// initialize the register in the function entry block, if necessary.
 845   ///
 846   unsigned getGlobalBaseReg(MachineFunction *MF) const;
 847
 848   /// GetSSEDomain - Return the SSE execution domain of MI as the first element,
 849   /// and a bitmask of possible arguments to SetSSEDomain ase the second.
 850   std::pair<uint16_t, uint16_t> GetSSEDomain(const MachineInstr *MI) const;
 851
 852   /// SetSSEDomain - Set the SSEDomain of MI.
 853   void SetSSEDomain(MachineInstr *MI, unsigned Domain) const;
 854
 855   MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 856                                       MachineInstr* MI,
 857                                       unsigned OpNum,
 858                                       const SmallVectorImpl<MachineOperand> &MOs,
 859                                       unsigned Size, unsigned Alignment) const;
 860
 861   bool isHighLatencyDef(int opc) const;
 862
 863   bool hasHighOperandLatency(const InstrItineraryData *ItinData,
 864                              const MachineRegisterInfo *MRI,
 865                              const MachineInstr *DefMI, unsigned DefIdx,
 866                              const MachineInstr *UseMI, unsigned UseIdx) const;
 867
 868 private:
 869   MachineInstr * convertToThreeAddressWithLEA(unsigned MIOpc,
 870                                               MachineFunction::iterator &MFI,
 871                                               MachineBasicBlock::iterator &MBBI,
 872                                               LiveVariables *LV) const;
 873
 874   /// isFrameOperand - Return true and the FrameIndex if the specified
 875   /// operand and follow operands form a reference to the stack frame.
 876   bool isFrameOperand(const MachineInstr *MI, unsigned int Op,
 877                       int &FrameIndex) const;
 878 };
 879
 880 } // End llvm namespace
 881
 882 #endif