lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Target/TargetAsmInfo.h"
  29
  30 using namespace llvm;
  31
  32 namespace {
  33   cl::opt<bool>
  34   NoFusing("disable-spill-fusing",
  35            cl::desc("Disable fusing of spill code into instructions"));
  36   cl::opt<bool>
  37   PrintFailedFusing("print-failed-fuse-candidates",
  38                     cl::desc("Print instructions that the allocator wants to"
  39                              " fuse, but the X86 backend currently can't"),
  40                     cl::Hidden);
  41   cl::opt<bool>
  42   ReMatPICStubLoad("remat-pic-stub-load",
  43                    cl::desc("Re-materialize load from stub in PIC mode"),
  44                    cl::init(false), cl::Hidden);
  45 }
  46
  47 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  48   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  49     TM(tm), RI(tm, *this) {
  50   SmallVector<unsigned,16> AmbEntries;
  51   static const unsigned OpTbl2Addr[][2] = {
  52     { X86::ADC32ri,     X86::ADC32mi },
  53     { X86::ADC32ri8,    X86::ADC32mi8 },
  54     { X86::ADC32rr,     X86::ADC32mr },
  55     { X86::ADC64ri32,   X86::ADC64mi32 },
  56     { X86::ADC64ri8,    X86::ADC64mi8 },
  57     { X86::ADC64rr,     X86::ADC64mr },
  58     { X86::ADD16ri,     X86::ADD16mi },
  59     { X86::ADD16ri8,    X86::ADD16mi8 },
  60     { X86::ADD16rr,     X86::ADD16mr },
  61     { X86::ADD32ri,     X86::ADD32mi },
  62     { X86::ADD32ri8,    X86::ADD32mi8 },
  63     { X86::ADD32rr,     X86::ADD32mr },
  64     { X86::ADD64ri32,   X86::ADD64mi32 },
  65     { X86::ADD64ri8,    X86::ADD64mi8 },
  66     { X86::ADD64rr,     X86::ADD64mr },
  67     { X86::ADD8ri,      X86::ADD8mi },
  68     { X86::ADD8rr,      X86::ADD8mr },
  69     { X86::AND16ri,     X86::AND16mi },
  70     { X86::AND16ri8,    X86::AND16mi8 },
  71     { X86::AND16rr,     X86::AND16mr },
  72     { X86::AND32ri,     X86::AND32mi },
  73     { X86::AND32ri8,    X86::AND32mi8 },
  74     { X86::AND32rr,     X86::AND32mr },
  75     { X86::AND64ri32,   X86::AND64mi32 },
  76     { X86::AND64ri8,    X86::AND64mi8 },
  77     { X86::AND64rr,     X86::AND64mr },
  78     { X86::AND8ri,      X86::AND8mi },
  79     { X86::AND8rr,      X86::AND8mr },
  80     { X86::DEC16r,      X86::DEC16m },
  81     { X86::DEC32r,      X86::DEC32m },
  82     { X86::DEC64_16r,   X86::DEC64_16m },
  83     { X86::DEC64_32r,   X86::DEC64_32m },
  84     { X86::DEC64r,      X86::DEC64m },
  85     { X86::DEC8r,       X86::DEC8m },
  86     { X86::INC16r,      X86::INC16m },
  87     { X86::INC32r,      X86::INC32m },
  88     { X86::INC64_16r,   X86::INC64_16m },
  89     { X86::INC64_32r,   X86::INC64_32m },
  90     { X86::INC64r,      X86::INC64m },
  91     { X86::INC8r,       X86::INC8m },
  92     { X86::NEG16r,      X86::NEG16m },
  93     { X86::NEG32r,      X86::NEG32m },
  94     { X86::NEG64r,      X86::NEG64m },
  95     { X86::NEG8r,       X86::NEG8m },
  96     { X86::NOT16r,      X86::NOT16m },
  97     { X86::NOT32r,      X86::NOT32m },
  98     { X86::NOT64r,      X86::NOT64m },
  99     { X86::NOT8r,       X86::NOT8m },
 100     { X86::OR16ri,      X86::OR16mi },
 101     { X86::OR16ri8,     X86::OR16mi8 },
 102     { X86::OR16rr,      X86::OR16mr },
 103     { X86::OR32ri,      X86::OR32mi },
 104     { X86::OR32ri8,     X86::OR32mi8 },
 105     { X86::OR32rr,      X86::OR32mr },
 106     { X86::OR64ri32,    X86::OR64mi32 },
 107     { X86::OR64ri8,     X86::OR64mi8 },
 108     { X86::OR64rr,      X86::OR64mr },
 109     { X86::OR8ri,       X86::OR8mi },
 110     { X86::OR8rr,       X86::OR8mr },
 111     { X86::ROL16r1,     X86::ROL16m1 },
 112     { X86::ROL16rCL,    X86::ROL16mCL },
 113     { X86::ROL16ri,     X86::ROL16mi },
 114     { X86::ROL32r1,     X86::ROL32m1 },
 115     { X86::ROL32rCL,    X86::ROL32mCL },
 116     { X86::ROL32ri,     X86::ROL32mi },
 117     { X86::ROL64r1,     X86::ROL64m1 },
 118     { X86::ROL64rCL,    X86::ROL64mCL },
 119     { X86::ROL64ri,     X86::ROL64mi },
 120     { X86::ROL8r1,      X86::ROL8m1 },
 121     { X86::ROL8rCL,     X86::ROL8mCL },
 122     { X86::ROL8ri,      X86::ROL8mi },
 123     { X86::ROR16r1,     X86::ROR16m1 },
 124     { X86::ROR16rCL,    X86::ROR16mCL },
 125     { X86::ROR16ri,     X86::ROR16mi },
 126     { X86::ROR32r1,     X86::ROR32m1 },
 127     { X86::ROR32rCL,    X86::ROR32mCL },
 128     { X86::ROR32ri,     X86::ROR32mi },
 129     { X86::ROR64r1,     X86::ROR64m1 },
 130     { X86::ROR64rCL,    X86::ROR64mCL },
 131     { X86::ROR64ri,     X86::ROR64mi },
 132     { X86::ROR8r1,      X86::ROR8m1 },
 133     { X86::ROR8rCL,     X86::ROR8mCL },
 134     { X86::ROR8ri,      X86::ROR8mi },
 135     { X86::SAR16r1,     X86::SAR16m1 },
 136     { X86::SAR16rCL,    X86::SAR16mCL },
 137     { X86::SAR16ri,     X86::SAR16mi },
 138     { X86::SAR32r1,     X86::SAR32m1 },
 139     { X86::SAR32rCL,    X86::SAR32mCL },
 140     { X86::SAR32ri,     X86::SAR32mi },
 141     { X86::SAR64r1,     X86::SAR64m1 },
 142     { X86::SAR64rCL,    X86::SAR64mCL },
 143     { X86::SAR64ri,     X86::SAR64mi },
 144     { X86::SAR8r1,      X86::SAR8m1 },
 145     { X86::SAR8rCL,     X86::SAR8mCL },
 146     { X86::SAR8ri,      X86::SAR8mi },
 147     { X86::SBB32ri,     X86::SBB32mi },
 148     { X86::SBB32ri8,    X86::SBB32mi8 },
 149     { X86::SBB32rr,     X86::SBB32mr },
 150     { X86::SBB64ri32,   X86::SBB64mi32 },
 151     { X86::SBB64ri8,    X86::SBB64mi8 },
 152     { X86::SBB64rr,     X86::SBB64mr },
 153     { X86::SHL16rCL,    X86::SHL16mCL },
 154     { X86::SHL16ri,     X86::SHL16mi },
 155     { X86::SHL32rCL,    X86::SHL32mCL },
 156     { X86::SHL32ri,     X86::SHL32mi },
 157     { X86::SHL64rCL,    X86::SHL64mCL },
 158     { X86::SHL64ri,     X86::SHL64mi },
 159     { X86::SHL8rCL,     X86::SHL8mCL },
 160     { X86::SHL8ri,      X86::SHL8mi },
 161     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 162     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 163     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 164     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 165     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 166     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 167     { X86::SHR16r1,     X86::SHR16m1 },
 168     { X86::SHR16rCL,    X86::SHR16mCL },
 169     { X86::SHR16ri,     X86::SHR16mi },
 170     { X86::SHR32r1,     X86::SHR32m1 },
 171     { X86::SHR32rCL,    X86::SHR32mCL },
 172     { X86::SHR32ri,     X86::SHR32mi },
 173     { X86::SHR64r1,     X86::SHR64m1 },
 174     { X86::SHR64rCL,    X86::SHR64mCL },
 175     { X86::SHR64ri,     X86::SHR64mi },
 176     { X86::SHR8r1,      X86::SHR8m1 },
 177     { X86::SHR8rCL,     X86::SHR8mCL },
 178     { X86::SHR8ri,      X86::SHR8mi },
 179     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 180     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 181     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 182     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 183     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 184     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 185     { X86::SUB16ri,     X86::SUB16mi },
 186     { X86::SUB16ri8,    X86::SUB16mi8 },
 187     { X86::SUB16rr,     X86::SUB16mr },
 188     { X86::SUB32ri,     X86::SUB32mi },
 189     { X86::SUB32ri8,    X86::SUB32mi8 },
 190     { X86::SUB32rr,     X86::SUB32mr },
 191     { X86::SUB64ri32,   X86::SUB64mi32 },
 192     { X86::SUB64ri8,    X86::SUB64mi8 },
 193     { X86::SUB64rr,     X86::SUB64mr },
 194     { X86::SUB8ri,      X86::SUB8mi },
 195     { X86::SUB8rr,      X86::SUB8mr },
 196     { X86::XOR16ri,     X86::XOR16mi },
 197     { X86::XOR16ri8,    X86::XOR16mi8 },
 198     { X86::XOR16rr,     X86::XOR16mr },
 199     { X86::XOR32ri,     X86::XOR32mi },
 200     { X86::XOR32ri8,    X86::XOR32mi8 },
 201     { X86::XOR32rr,     X86::XOR32mr },
 202     { X86::XOR64ri32,   X86::XOR64mi32 },
 203     { X86::XOR64ri8,    X86::XOR64mi8 },
 204     { X86::XOR64rr,     X86::XOR64mr },
 205     { X86::XOR8ri,      X86::XOR8mi },
 206     { X86::XOR8rr,      X86::XOR8mr }
 207   };
 208
 209   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 210     unsigned RegOp = OpTbl2Addr[i][0];
 211     unsigned MemOp = OpTbl2Addr[i][1];
 212     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 213       assert(false && "Duplicated entries?");
 214     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 215     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 216                                                 std::make_pair(RegOp, AuxInfo))))
 217       AmbEntries.push_back(MemOp);
 218   }
 219
 220   // If the third value is 1, then it's folding either a load or a store.
 221   static const unsigned OpTbl0[][3] = {
 222     { X86::CALL32r,     X86::CALL32m, 1 },
 223     { X86::CALL64r,     X86::CALL64m, 1 },
 224     { X86::CMP16ri,     X86::CMP16mi, 1 },
 225     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 226     { X86::CMP16rr,     X86::CMP16mr, 1 },
 227     { X86::CMP32ri,     X86::CMP32mi, 1 },
 228     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 229     { X86::CMP32rr,     X86::CMP32mr, 1 },
 230     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 231     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 232     { X86::CMP64rr,     X86::CMP64mr, 1 },
 233     { X86::CMP8ri,      X86::CMP8mi, 1 },
 234     { X86::CMP8rr,      X86::CMP8mr, 1 },
 235     { X86::DIV16r,      X86::DIV16m, 1 },
 236     { X86::DIV32r,      X86::DIV32m, 1 },
 237     { X86::DIV64r,      X86::DIV64m, 1 },
 238     { X86::DIV8r,       X86::DIV8m, 1 },
 239     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 240     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 241     { X86::IDIV16r,     X86::IDIV16m, 1 },
 242     { X86::IDIV32r,     X86::IDIV32m, 1 },
 243     { X86::IDIV64r,     X86::IDIV64m, 1 },
 244     { X86::IDIV8r,      X86::IDIV8m, 1 },
 245     { X86::IMUL16r,     X86::IMUL16m, 1 },
 246     { X86::IMUL32r,     X86::IMUL32m, 1 },
 247     { X86::IMUL64r,     X86::IMUL64m, 1 },
 248     { X86::IMUL8r,      X86::IMUL8m, 1 },
 249     { X86::JMP32r,      X86::JMP32m, 1 },
 250     { X86::JMP64r,      X86::JMP64m, 1 },
 251     { X86::MOV16ri,     X86::MOV16mi, 0 },
 252     { X86::MOV16rr,     X86::MOV16mr, 0 },
 253     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 254     { X86::MOV32ri,     X86::MOV32mi, 0 },
 255     { X86::MOV32rr,     X86::MOV32mr, 0 },
 256     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 257     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 258     { X86::MOV64rr,     X86::MOV64mr, 0 },
 259     { X86::MOV8ri,      X86::MOV8mi, 0 },
 260     { X86::MOV8rr,      X86::MOV8mr, 0 },
 261     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 262     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 263     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 264     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 265     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 266     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 267     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 268     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 269     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 270     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 271     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 272     { X86::MUL16r,      X86::MUL16m, 1 },
 273     { X86::MUL32r,      X86::MUL32m, 1 },
 274     { X86::MUL64r,      X86::MUL64m, 1 },
 275     { X86::MUL8r,       X86::MUL8m, 1 },
 276     { X86::SETAEr,      X86::SETAEm, 0 },
 277     { X86::SETAr,       X86::SETAm, 0 },
 278     { X86::SETBEr,      X86::SETBEm, 0 },
 279     { X86::SETBr,       X86::SETBm, 0 },
 280     { X86::SETEr,       X86::SETEm, 0 },
 281     { X86::SETGEr,      X86::SETGEm, 0 },
 282     { X86::SETGr,       X86::SETGm, 0 },
 283     { X86::SETLEr,      X86::SETLEm, 0 },
 284     { X86::SETLr,       X86::SETLm, 0 },
 285     { X86::SETNEr,      X86::SETNEm, 0 },
 286     { X86::SETNPr,      X86::SETNPm, 0 },
 287     { X86::SETNSr,      X86::SETNSm, 0 },
 288     { X86::SETPr,       X86::SETPm, 0 },
 289     { X86::SETSr,       X86::SETSm, 0 },
 290     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 291     { X86::TEST16ri,    X86::TEST16mi, 1 },
 292     { X86::TEST32ri,    X86::TEST32mi, 1 },
 293     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 294     { X86::TEST8ri,     X86::TEST8mi, 1 }
 295   };
 296
 297   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 298     unsigned RegOp = OpTbl0[i][0];
 299     unsigned MemOp = OpTbl0[i][1];
 300     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 301       assert(false && "Duplicated entries?");
 302     unsigned FoldedLoad = OpTbl0[i][2];
 303     // Index 0, folded load or store.
 304     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 305     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 306       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 307                                                std::make_pair(RegOp, AuxInfo))))
 308         AmbEntries.push_back(MemOp);
 309   }
 310
 311   static const unsigned OpTbl1[][2] = {
 312     { X86::CMP16rr,         X86::CMP16rm },
 313     { X86::CMP32rr,         X86::CMP32rm },
 314     { X86::CMP64rr,         X86::CMP64rm },
 315     { X86::CMP8rr,          X86::CMP8rm },
 316     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 317     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 318     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 319     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 320     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 321     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 322     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 323     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 324     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 325     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 326     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 327     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 328     { X86::IMUL16rri,       X86::IMUL16rmi },
 329     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 330     { X86::IMUL32rri,       X86::IMUL32rmi },
 331     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 332     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 333     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 334     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 335     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 336     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 337     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 338     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 339     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 340     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 341     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 342     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 343     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 344     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 345     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 346     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 347     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 348     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 349     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 350     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 351     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 352     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 353     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 354     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 355     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 356     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 357     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 358     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 359     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 360     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 361     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 362     { X86::MOV16rr,         X86::MOV16rm },
 363     { X86::MOV16to16_,      X86::MOV16_rm },
 364     { X86::MOV32rr,         X86::MOV32rm },
 365     { X86::MOV32to32_,      X86::MOV32_rm },
 366     { X86::MOV64rr,         X86::MOV64rm },
 367     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 368     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 369     { X86::MOV8rr,          X86::MOV8rm },
 370     { X86::MOVAPDrr,        X86::MOVAPDrm },
 371     { X86::MOVAPSrr,        X86::MOVAPSrm },
 372     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 373     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 374     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 375     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 376     { X86::MOVSDrr,         X86::MOVSDrm },
 377     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 378     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 379     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 380     { X86::MOVSSrr,         X86::MOVSSrm },
 381     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 382     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 383     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 384     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 385     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 386     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 387     { X86::MOVUPDrr,        X86::MOVUPDrm },
 388     { X86::MOVUPSrr,        X86::MOVUPSrm },
 389     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 390     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 391     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 392     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 393     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 394     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 395     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 396     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 397     { X86::PSHUFDri,        X86::PSHUFDmi },
 398     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 399     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 400     { X86::RCPPSr,          X86::RCPPSm },
 401     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 402     { X86::RSQRTPSr,        X86::RSQRTPSm },
 403     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 404     { X86::RSQRTSSr,        X86::RSQRTSSm },
 405     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 406     { X86::SQRTPDr,         X86::SQRTPDm },
 407     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 408     { X86::SQRTPSr,         X86::SQRTPSm },
 409     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 410     { X86::SQRTSDr,         X86::SQRTSDm },
 411     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 412     { X86::SQRTSSr,         X86::SQRTSSm },
 413     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 414     { X86::TEST16rr,        X86::TEST16rm },
 415     { X86::TEST32rr,        X86::TEST32rm },
 416     { X86::TEST64rr,        X86::TEST64rm },
 417     { X86::TEST8rr,         X86::TEST8rm },
 418     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 419     { X86::UCOMISDrr,       X86::UCOMISDrm },
 420     { X86::UCOMISSrr,       X86::UCOMISSrm }
 421   };
 422
 423   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 424     unsigned RegOp = OpTbl1[i][0];
 425     unsigned MemOp = OpTbl1[i][1];
 426     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 427       assert(false && "Duplicated entries?");
 428     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 429     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 430       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 431                                                std::make_pair(RegOp, AuxInfo))))
 432         AmbEntries.push_back(MemOp);
 433   }
 434
 435   static const unsigned OpTbl2[][2] = {
 436     { X86::ADC32rr,         X86::ADC32rm },
 437     { X86::ADC64rr,         X86::ADC64rm },
 438     { X86::ADD16rr,         X86::ADD16rm },
 439     { X86::ADD32rr,         X86::ADD32rm },
 440     { X86::ADD64rr,         X86::ADD64rm },
 441     { X86::ADD8rr,          X86::ADD8rm },
 442     { X86::ADDPDrr,         X86::ADDPDrm },
 443     { X86::ADDPSrr,         X86::ADDPSrm },
 444     { X86::ADDSDrr,         X86::ADDSDrm },
 445     { X86::ADDSSrr,         X86::ADDSSrm },
 446     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 447     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 448     { X86::AND16rr,         X86::AND16rm },
 449     { X86::AND32rr,         X86::AND32rm },
 450     { X86::AND64rr,         X86::AND64rm },
 451     { X86::AND8rr,          X86::AND8rm },
 452     { X86::ANDNPDrr,        X86::ANDNPDrm },
 453     { X86::ANDNPSrr,        X86::ANDNPSrm },
 454     { X86::ANDPDrr,         X86::ANDPDrm },
 455     { X86::ANDPSrr,         X86::ANDPSrm },
 456     { X86::CMOVA16rr,       X86::CMOVA16rm },
 457     { X86::CMOVA32rr,       X86::CMOVA32rm },
 458     { X86::CMOVA64rr,       X86::CMOVA64rm },
 459     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 460     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 461     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 462     { X86::CMOVB16rr,       X86::CMOVB16rm },
 463     { X86::CMOVB32rr,       X86::CMOVB32rm },
 464     { X86::CMOVB64rr,       X86::CMOVB64rm },
 465     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 466     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 467     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 468     { X86::CMOVE16rr,       X86::CMOVE16rm },
 469     { X86::CMOVE32rr,       X86::CMOVE32rm },
 470     { X86::CMOVE64rr,       X86::CMOVE64rm },
 471     { X86::CMOVG16rr,       X86::CMOVG16rm },
 472     { X86::CMOVG32rr,       X86::CMOVG32rm },
 473     { X86::CMOVG64rr,       X86::CMOVG64rm },
 474     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 475     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 476     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 477     { X86::CMOVL16rr,       X86::CMOVL16rm },
 478     { X86::CMOVL32rr,       X86::CMOVL32rm },
 479     { X86::CMOVL64rr,       X86::CMOVL64rm },
 480     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 481     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 482     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 483     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 484     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 485     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 486     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 487     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 488     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 489     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 490     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 491     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 492     { X86::CMOVP16rr,       X86::CMOVP16rm },
 493     { X86::CMOVP32rr,       X86::CMOVP32rm },
 494     { X86::CMOVP64rr,       X86::CMOVP64rm },
 495     { X86::CMOVS16rr,       X86::CMOVS16rm },
 496     { X86::CMOVS32rr,       X86::CMOVS32rm },
 497     { X86::CMOVS64rr,       X86::CMOVS64rm },
 498     { X86::CMPPDrri,        X86::CMPPDrmi },
 499     { X86::CMPPSrri,        X86::CMPPSrmi },
 500     { X86::CMPSDrr,         X86::CMPSDrm },
 501     { X86::CMPSSrr,         X86::CMPSSrm },
 502     { X86::DIVPDrr,         X86::DIVPDrm },
 503     { X86::DIVPSrr,         X86::DIVPSrm },
 504     { X86::DIVSDrr,         X86::DIVSDrm },
 505     { X86::DIVSSrr,         X86::DIVSSrm },
 506     { X86::HADDPDrr,        X86::HADDPDrm },
 507     { X86::HADDPSrr,        X86::HADDPSrm },
 508     { X86::HSUBPDrr,        X86::HSUBPDrm },
 509     { X86::HSUBPSrr,        X86::HSUBPSrm },
 510     { X86::IMUL16rr,        X86::IMUL16rm },
 511     { X86::IMUL32rr,        X86::IMUL32rm },
 512     { X86::IMUL64rr,        X86::IMUL64rm },
 513     { X86::MAXPDrr,         X86::MAXPDrm },
 514     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 515     { X86::MAXPSrr,         X86::MAXPSrm },
 516     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 517     { X86::MAXSDrr,         X86::MAXSDrm },
 518     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 519     { X86::MAXSSrr,         X86::MAXSSrm },
 520     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 521     { X86::MINPDrr,         X86::MINPDrm },
 522     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 523     { X86::MINPSrr,         X86::MINPSrm },
 524     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 525     { X86::MINSDrr,         X86::MINSDrm },
 526     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 527     { X86::MINSSrr,         X86::MINSSrm },
 528     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 529     { X86::MULPDrr,         X86::MULPDrm },
 530     { X86::MULPSrr,         X86::MULPSrm },
 531     { X86::MULSDrr,         X86::MULSDrm },
 532     { X86::MULSSrr,         X86::MULSSrm },
 533     { X86::OR16rr,          X86::OR16rm },
 534     { X86::OR32rr,          X86::OR32rm },
 535     { X86::OR64rr,          X86::OR64rm },
 536     { X86::OR8rr,           X86::OR8rm },
 537     { X86::ORPDrr,          X86::ORPDrm },
 538     { X86::ORPSrr,          X86::ORPSrm },
 539     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 540     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 541     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 542     { X86::PADDBrr,         X86::PADDBrm },
 543     { X86::PADDDrr,         X86::PADDDrm },
 544     { X86::PADDQrr,         X86::PADDQrm },
 545     { X86::PADDSBrr,        X86::PADDSBrm },
 546     { X86::PADDSWrr,        X86::PADDSWrm },
 547     { X86::PADDWrr,         X86::PADDWrm },
 548     { X86::PANDNrr,         X86::PANDNrm },
 549     { X86::PANDrr,          X86::PANDrm },
 550     { X86::PAVGBrr,         X86::PAVGBrm },
 551     { X86::PAVGWrr,         X86::PAVGWrm },
 552     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 553     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 554     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 555     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 556     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 557     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 558     { X86::PINSRWrri,       X86::PINSRWrmi },
 559     { X86::PMADDWDrr,       X86::PMADDWDrm },
 560     { X86::PMAXSWrr,        X86::PMAXSWrm },
 561     { X86::PMAXUBrr,        X86::PMAXUBrm },
 562     { X86::PMINSWrr,        X86::PMINSWrm },
 563     { X86::PMINUBrr,        X86::PMINUBrm },
 564     { X86::PMULHUWrr,       X86::PMULHUWrm },
 565     { X86::PMULHWrr,        X86::PMULHWrm },
 566     { X86::PMULLWrr,        X86::PMULLWrm },
 567     { X86::PMULUDQrr,       X86::PMULUDQrm },
 568     { X86::PORrr,           X86::PORrm },
 569     { X86::PSADBWrr,        X86::PSADBWrm },
 570     { X86::PSLLDrr,         X86::PSLLDrm },
 571     { X86::PSLLQrr,         X86::PSLLQrm },
 572     { X86::PSLLWrr,         X86::PSLLWrm },
 573     { X86::PSRADrr,         X86::PSRADrm },
 574     { X86::PSRAWrr,         X86::PSRAWrm },
 575     { X86::PSRLDrr,         X86::PSRLDrm },
 576     { X86::PSRLQrr,         X86::PSRLQrm },
 577     { X86::PSRLWrr,         X86::PSRLWrm },
 578     { X86::PSUBBrr,         X86::PSUBBrm },
 579     { X86::PSUBDrr,         X86::PSUBDrm },
 580     { X86::PSUBSBrr,        X86::PSUBSBrm },
 581     { X86::PSUBSWrr,        X86::PSUBSWrm },
 582     { X86::PSUBWrr,         X86::PSUBWrm },
 583     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 584     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 585     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 586     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 587     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 588     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 589     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 590     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 591     { X86::PXORrr,          X86::PXORrm },
 592     { X86::SBB32rr,         X86::SBB32rm },
 593     { X86::SBB64rr,         X86::SBB64rm },
 594     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 595     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 596     { X86::SUB16rr,         X86::SUB16rm },
 597     { X86::SUB32rr,         X86::SUB32rm },
 598     { X86::SUB64rr,         X86::SUB64rm },
 599     { X86::SUB8rr,          X86::SUB8rm },
 600     { X86::SUBPDrr,         X86::SUBPDrm },
 601     { X86::SUBPSrr,         X86::SUBPSrm },
 602     { X86::SUBSDrr,         X86::SUBSDrm },
 603     { X86::SUBSSrr,         X86::SUBSSrm },
 604     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 605     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 606     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 607     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 608     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 609     { X86::XOR16rr,         X86::XOR16rm },
 610     { X86::XOR32rr,         X86::XOR32rm },
 611     { X86::XOR64rr,         X86::XOR64rm },
 612     { X86::XOR8rr,          X86::XOR8rm },
 613     { X86::XORPDrr,         X86::XORPDrm },
 614     { X86::XORPSrr,         X86::XORPSrm }
 615   };
 616
 617   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 618     unsigned RegOp = OpTbl2[i][0];
 619     unsigned MemOp = OpTbl2[i][1];
 620     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 621       assert(false && "Duplicated entries?");
 622     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 623     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 624                                                std::make_pair(RegOp, AuxInfo))))
 625       AmbEntries.push_back(MemOp);
 626   }
 627
 628   // Remove ambiguous entries.
 629   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 630 }
 631
 632 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 633                                unsigned& sourceReg,
 634                                unsigned& destReg) const {
 635   switch (MI.getOpcode()) {
 636   default:
 637     return false;
 638   case X86::MOV8rr:
 639   case X86::MOV16rr:
 640   case X86::MOV32rr:
 641   case X86::MOV64rr:
 642   case X86::MOV16to16_:
 643   case X86::MOV32to32_:
 644   case X86::MOVSSrr:
 645   case X86::MOVSDrr:
 646
 647   // FP Stack register class copies
 648   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 649   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 650   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 651
 652   case X86::FsMOVAPSrr:
 653   case X86::FsMOVAPDrr:
 654   case X86::MOVAPSrr:
 655   case X86::MOVAPDrr:
 656   case X86::MOVSS2PSrr:
 657   case X86::MOVSD2PDrr:
 658   case X86::MOVPS2SSrr:
 659   case X86::MOVPD2SDrr:
 660   case X86::MMX_MOVD64rr:
 661   case X86::MMX_MOVQ64rr:
 662     assert(MI.getNumOperands() >= 2 &&
 663            MI.getOperand(0).isRegister() &&
 664            MI.getOperand(1).isRegister() &&
 665            "invalid register-register move instruction");
 666     sourceReg = MI.getOperand(1).getReg();
 667     destReg = MI.getOperand(0).getReg();
 668     return true;
 669   }
 670 }
 671
 672 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 673                                            int &FrameIndex) const {
 674   switch (MI->getOpcode()) {
 675   default: break;
 676   case X86::MOV8rm:
 677   case X86::MOV16rm:
 678   case X86::MOV16_rm:
 679   case X86::MOV32rm:
 680   case X86::MOV32_rm:
 681   case X86::MOV64rm:
 682   case X86::LD_Fp64m:
 683   case X86::MOVSSrm:
 684   case X86::MOVSDrm:
 685   case X86::MOVAPSrm:
 686   case X86::MOVAPDrm:
 687   case X86::MMX_MOVD64rm:
 688   case X86::MMX_MOVQ64rm:
 689     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 690         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 691         MI->getOperand(2).getImm() == 1 &&
 692         MI->getOperand(3).getReg() == 0 &&
 693         MI->getOperand(4).getImm() == 0) {
 694       FrameIndex = MI->getOperand(1).getIndex();
 695       return MI->getOperand(0).getReg();
 696     }
 697     break;
 698   }
 699   return 0;
 700 }
 701
 702 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 703                                           int &FrameIndex) const {
 704   switch (MI->getOpcode()) {
 705   default: break;
 706   case X86::MOV8mr:
 707   case X86::MOV16mr:
 708   case X86::MOV16_mr:
 709   case X86::MOV32mr:
 710   case X86::MOV32_mr:
 711   case X86::MOV64mr:
 712   case X86::ST_FpP64m:
 713   case X86::MOVSSmr:
 714   case X86::MOVSDmr:
 715   case X86::MOVAPSmr:
 716   case X86::MOVAPDmr:
 717   case X86::MMX_MOVD64mr:
 718   case X86::MMX_MOVQ64mr:
 719   case X86::MMX_MOVNTQmr:
 720     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 721         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 722         MI->getOperand(1).getImm() == 1 &&
 723         MI->getOperand(2).getReg() == 0 &&
 724         MI->getOperand(3).getImm() == 0) {
 725       FrameIndex = MI->getOperand(0).getIndex();
 726       return MI->getOperand(4).getReg();
 727     }
 728     break;
 729   }
 730   return 0;
 731 }
 732
 733
 734 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 735 /// X86::MOVPC32r.
 736 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 737   bool isPICBase = false;
 738   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 739          E = MRI.def_end(); I != E; ++I) {
 740     MachineInstr *DefMI = I.getOperand().getParent();
 741     if (DefMI->getOpcode() != X86::MOVPC32r)
 742       return false;
 743     assert(!isPICBase && "More than one PIC base?");
 744     isPICBase = true;
 745   }
 746   return isPICBase;
 747 }
 748
 749 /// isGVStub - Return true if the GV requires an extra load to get the
 750 /// real address.
 751 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 752   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 753 }
 754
 755 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 756   switch (MI->getOpcode()) {
 757   default: break;
 758     case X86::MOV8rm:
 759     case X86::MOV16rm:
 760     case X86::MOV16_rm:
 761     case X86::MOV32rm:
 762     case X86::MOV32_rm:
 763     case X86::MOV64rm:
 764     case X86::LD_Fp64m:
 765     case X86::MOVSSrm:
 766     case X86::MOVSDrm:
 767     case X86::MOVAPSrm:
 768     case X86::MOVAPDrm:
 769     case X86::MMX_MOVD64rm:
 770     case X86::MMX_MOVQ64rm: {
 771       // Loads from constant pools are trivially rematerializable.
 772       if (MI->getOperand(1).isReg() &&
 773           MI->getOperand(2).isImm() &&
 774           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 775           (MI->getOperand(4).isCPI() ||
 776            (MI->getOperand(4).isGlobal() &&
 777             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 778         unsigned BaseReg = MI->getOperand(1).getReg();
 779         if (BaseReg == 0)
 780           return true;
 781         // Allow re-materialization of PIC load.
 782         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 783           return false;
 784         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 785         bool isPICBase = false;
 786         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 787                E = MRI.def_end(); I != E; ++I) {
 788           MachineInstr *DefMI = I.getOperand().getParent();
 789           if (DefMI->getOpcode() != X86::MOVPC32r)
 790             return false;
 791           assert(!isPICBase && "More than one PIC base?");
 792           isPICBase = true;
 793         }
 794         return isPICBase;
 795       }
 796       return false;
 797     }
 798
 799      case X86::LEA32r:
 800      case X86::LEA64r: {
 801        if (MI->getOperand(1).isReg() &&
 802            MI->getOperand(2).isImm() &&
 803            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 804            !MI->getOperand(4).isReg()) {
 805          // lea fi#, lea GV, etc. are all rematerializable.
 806          unsigned BaseReg = MI->getOperand(1).getReg();
 807          if (BaseReg == 0)
 808            return true;
 809          // Allow re-materialization of lea PICBase + x.
 810          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 811          return regIsPICBase(BaseReg, MRI);
 812        }
 813        return false;
 814      }
 815   }
 816
 817   // All other instructions marked M_REMATERIALIZABLE are always trivially
 818   // rematerializable.
 819   return true;
 820 }
 821
 822 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 823                                  MachineBasicBlock::iterator I,
 824                                  unsigned DestReg,
 825                                  const MachineInstr *Orig) const {
 826   unsigned SubIdx = Orig->getOperand(0).isReg()
 827     ? Orig->getOperand(0).getSubReg() : 0;
 828   bool ChangeSubIdx = SubIdx != 0;
 829   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 830     DestReg = RI.getSubReg(DestReg, SubIdx);
 831     SubIdx = 0;
 832   }
 833
 834   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 835   // Re-materialize them as movri instructions to avoid side effects.
 836   switch (Orig->getOpcode()) {
 837   case X86::MOV8r0:
 838     BuildMI(MBB, I, get(X86::MOV8ri), DestReg).addImm(0);
 839     break;
 840   case X86::MOV16r0:
 841     BuildMI(MBB, I, get(X86::MOV16ri), DestReg).addImm(0);
 842     break;
 843   case X86::MOV32r0:
 844     BuildMI(MBB, I, get(X86::MOV32ri), DestReg).addImm(0);
 845     break;
 846   case X86::MOV64r0:
 847     BuildMI(MBB, I, get(X86::MOV64ri32), DestReg).addImm(0);
 848     break;
 849   default: {
 850     MachineInstr *MI = Orig->clone();
 851     MI->getOperand(0).setReg(DestReg);
 852     MBB.insert(I, MI);
 853     break;
 854   }
 855   }
 856
 857   if (ChangeSubIdx) {
 858     MachineInstr *NewMI = prior(I);
 859     NewMI->getOperand(0).setSubReg(SubIdx);
 860   }
 861 }
 862
 863 /// isInvariantLoad - Return true if the specified instruction (which is marked
 864 /// mayLoad) is loading from a location whose value is invariant across the
 865 /// function.  For example, loading a value from the constant pool or from
 866 /// from the argument area of a function if it does not change.  This should
 867 /// only return true of *all* loads the instruction does are invariant (if it
 868 /// does multiple loads).
 869 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 870   // This code cares about loads from three cases: constant pool entries,
 871   // invariant argument slots, and global stubs.  In order to handle these cases
 872   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 873   // operand and base our analysis on it.  This is safe because the address of
 874   // none of these three cases is ever used as anything other than a load base
 875   // and X86 doesn't have any instructions that load from multiple places.
 876
 877   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 878     const MachineOperand &MO = MI->getOperand(i);
 879     // Loads from constant pools are trivially invariant.
 880     if (MO.isCPI())
 881       return true;
 882
 883     if (MO.isGlobal())
 884       return isGVStub(MO.getGlobal(), TM);
 885
 886     // If this is a load from an invariant stack slot, the load is a constant.
 887     if (MO.isFI()) {
 888       const MachineFrameInfo &MFI =
 889         *MI->getParent()->getParent()->getFrameInfo();
 890       int Idx = MO.getIndex();
 891       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 892     }
 893   }
 894
 895   // All other instances of these instructions are presumed to have other
 896   // issues.
 897   return false;
 898 }
 899
 900 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 901 /// is not marked dead.
 902 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 903   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 904     MachineOperand &MO = MI->getOperand(i);
 905     if (MO.isRegister() && MO.isDef() &&
 906         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 907       return true;
 908     }
 909   }
 910   return false;
 911 }
 912
 913 /// convertToThreeAddress - This method must be implemented by targets that
 914 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 915 /// may be able to convert a two-address instruction into a true
 916 /// three-address instruction on demand.  This allows the X86 target (for
 917 /// example) to convert ADD and SHL instructions into LEA instructions if they
 918 /// would require register copies due to two-addressness.
 919 ///
 920 /// This method returns a null pointer if the transformation cannot be
 921 /// performed, otherwise it returns the new instruction.
 922 ///
 923 MachineInstr *
 924 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 925                                     MachineBasicBlock::iterator &MBBI,
 926                                     LiveVariables &LV) const {
 927   MachineInstr *MI = MBBI;
 928   // All instructions input are two-addr instructions.  Get the known operands.
 929   unsigned Dest = MI->getOperand(0).getReg();
 930   unsigned Src = MI->getOperand(1).getReg();
 931
 932   MachineInstr *NewMI = NULL;
 933   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 934   // we have better subtarget support, enable the 16-bit LEA generation here.
 935   bool DisableLEA16 = true;
 936
 937   unsigned MIOpc = MI->getOpcode();
 938   switch (MIOpc) {
 939   case X86::SHUFPSrri: {
 940     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 941     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 942
 943     unsigned A = MI->getOperand(0).getReg();
 944     unsigned B = MI->getOperand(1).getReg();
 945     unsigned C = MI->getOperand(2).getReg();
 946     unsigned M = MI->getOperand(3).getImm();
 947     if (B != C) return 0;
 948     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 949     break;
 950   }
 951   case X86::SHL64ri: {
 952     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 953     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 954     // the flags produced by a shift yet, so this is safe.
 955     unsigned Dest = MI->getOperand(0).getReg();
 956     unsigned Src = MI->getOperand(1).getReg();
 957     unsigned ShAmt = MI->getOperand(2).getImm();
 958     if (ShAmt == 0 || ShAmt >= 4) return 0;
 959
 960     NewMI = BuildMI(get(X86::LEA64r), Dest)
 961       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 962     break;
 963   }
 964   case X86::SHL32ri: {
 965     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 966     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 967     // the flags produced by a shift yet, so this is safe.
 968     unsigned Dest = MI->getOperand(0).getReg();
 969     unsigned Src = MI->getOperand(1).getReg();
 970     unsigned ShAmt = MI->getOperand(2).getImm();
 971     if (ShAmt == 0 || ShAmt >= 4) return 0;
 972
 973     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 974       X86::LEA64_32r : X86::LEA32r;
 975     NewMI = BuildMI(get(Opc), Dest)
 976       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 977     break;
 978   }
 979   case X86::SHL16ri: {
 980     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 981     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 982     // the flags produced by a shift yet, so this is safe.
 983     unsigned Dest = MI->getOperand(0).getReg();
 984     unsigned Src = MI->getOperand(1).getReg();
 985     unsigned ShAmt = MI->getOperand(2).getImm();
 986     if (ShAmt == 0 || ShAmt >= 4) return 0;
 987
 988     if (DisableLEA16) {
 989       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 990       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 991       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 992         ? X86::LEA64_32r : X86::LEA32r;
 993       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 994       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 995
 996       // Build and insert into an implicit UNDEF value. This is OK because
 997       // well be shifting and then extracting the lower 16-bits.
 998       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
 999
1000       MachineInstr *Ins =
1001        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
1002                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
1003
1004       NewMI = BuildMI(get(Opc), leaOutReg)
1005         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
1006
1007       MachineInstr *Ext =
1008         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
1009          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
1010       Ext->copyKillDeadInfo(MI);
1011
1012       MFI->insert(MBBI, Undef);
1013       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1014       LV.instructionChanged(MI, NewMI);  // Update live variables
1015       LV.addVirtualRegisterKilled(leaInReg, NewMI);
1016       MFI->insert(MBBI, NewMI);          // Insert the new inst
1017       LV.addVirtualRegisterKilled(leaOutReg, Ext);
1018       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1019       return Ext;
1020     } else {
1021       NewMI = BuildMI(get(X86::LEA16r), Dest)
1022         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1023     }
1024     break;
1025   }
1026   default: {
1027     // The following opcodes also sets the condition code register(s). Only
1028     // convert them to equivalent lea if the condition code register def's
1029     // are dead!
1030     if (hasLiveCondCodeDef(MI))
1031       return 0;
1032
1033     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1034     switch (MIOpc) {
1035     default: return 0;
1036     case X86::INC64r:
1037     case X86::INC32r: {
1038       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1039       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1040         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1041       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1042       break;
1043     }
1044     case X86::INC16r:
1045     case X86::INC64_16r:
1046       if (DisableLEA16) return 0;
1047       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1048       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1049       break;
1050     case X86::DEC64r:
1051     case X86::DEC32r: {
1052       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1053       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1054         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1055       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1056       break;
1057     }
1058     case X86::DEC16r:
1059     case X86::DEC64_16r:
1060       if (DisableLEA16) return 0;
1061       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1062       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1063       break;
1064     case X86::ADD64rr:
1065     case X86::ADD32rr: {
1066       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1067       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1068         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1069       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1070                         MI->getOperand(2).getReg());
1071       break;
1072     }
1073     case X86::ADD16rr:
1074       if (DisableLEA16) return 0;
1075       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1076       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1077                         MI->getOperand(2).getReg());
1078       break;
1079     case X86::ADD64ri32:
1080     case X86::ADD64ri8:
1081       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1082       if (MI->getOperand(2).isImmediate())
1083         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1084                              MI->getOperand(2).getImm());
1085       break;
1086     case X86::ADD32ri:
1087     case X86::ADD32ri8:
1088       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1089       if (MI->getOperand(2).isImmediate()) {
1090         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1091         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1092                              MI->getOperand(2).getImm());
1093       }
1094       break;
1095     case X86::ADD16ri:
1096     case X86::ADD16ri8:
1097       if (DisableLEA16) return 0;
1098       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1099       if (MI->getOperand(2).isImmediate())
1100         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1101                              MI->getOperand(2).getImm());
1102       break;
1103     case X86::SHL16ri:
1104       if (DisableLEA16) return 0;
1105     case X86::SHL32ri:
1106     case X86::SHL64ri: {
1107       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1108              "Unknown shl instruction!");
1109       unsigned ShAmt = MI->getOperand(2).getImm();
1110       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1111         X86AddressMode AM;
1112         AM.Scale = 1 << ShAmt;
1113         AM.IndexReg = Src;
1114         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1115           : (MIOpc == X86::SHL32ri
1116              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1117         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1118       }
1119       break;
1120     }
1121     }
1122   }
1123   }
1124
1125   if (!NewMI) return 0;
1126
1127   NewMI->copyKillDeadInfo(MI);
1128   LV.instructionChanged(MI, NewMI);  // Update live variables
1129   MFI->insert(MBBI, NewMI);          // Insert the new inst
1130   return NewMI;
1131 }
1132
1133 /// commuteInstruction - We have a few instructions that must be hacked on to
1134 /// commute them.
1135 ///
1136 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1137   switch (MI->getOpcode()) {
1138   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1139   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1140   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1141   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1142   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1143   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1144     unsigned Opc;
1145     unsigned Size;
1146     switch (MI->getOpcode()) {
1147     default: assert(0 && "Unreachable!");
1148     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1149     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1150     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1151     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1152     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1153     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1154     }
1155     unsigned Amt = MI->getOperand(3).getImm();
1156     unsigned A = MI->getOperand(0).getReg();
1157     unsigned B = MI->getOperand(1).getReg();
1158     unsigned C = MI->getOperand(2).getReg();
1159     bool BisKill = MI->getOperand(1).isKill();
1160     bool CisKill = MI->getOperand(2).isKill();
1161     // If machine instrs are no longer in two-address forms, update
1162     // destination register as well.
1163     if (A == B) {
1164       // Must be two address instruction!
1165       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1166              "Expecting a two-address instruction!");
1167       A = C;
1168       CisKill = false;
1169     }
1170     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1171       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1172   }
1173   case X86::CMOVB16rr:
1174   case X86::CMOVB32rr:
1175   case X86::CMOVB64rr:
1176   case X86::CMOVAE16rr:
1177   case X86::CMOVAE32rr:
1178   case X86::CMOVAE64rr:
1179   case X86::CMOVE16rr:
1180   case X86::CMOVE32rr:
1181   case X86::CMOVE64rr:
1182   case X86::CMOVNE16rr:
1183   case X86::CMOVNE32rr:
1184   case X86::CMOVNE64rr:
1185   case X86::CMOVBE16rr:
1186   case X86::CMOVBE32rr:
1187   case X86::CMOVBE64rr:
1188   case X86::CMOVA16rr:
1189   case X86::CMOVA32rr:
1190   case X86::CMOVA64rr:
1191   case X86::CMOVL16rr:
1192   case X86::CMOVL32rr:
1193   case X86::CMOVL64rr:
1194   case X86::CMOVGE16rr:
1195   case X86::CMOVGE32rr:
1196   case X86::CMOVGE64rr:
1197   case X86::CMOVLE16rr:
1198   case X86::CMOVLE32rr:
1199   case X86::CMOVLE64rr:
1200   case X86::CMOVG16rr:
1201   case X86::CMOVG32rr:
1202   case X86::CMOVG64rr:
1203   case X86::CMOVS16rr:
1204   case X86::CMOVS32rr:
1205   case X86::CMOVS64rr:
1206   case X86::CMOVNS16rr:
1207   case X86::CMOVNS32rr:
1208   case X86::CMOVNS64rr:
1209   case X86::CMOVP16rr:
1210   case X86::CMOVP32rr:
1211   case X86::CMOVP64rr:
1212   case X86::CMOVNP16rr:
1213   case X86::CMOVNP32rr:
1214   case X86::CMOVNP64rr: {
1215     unsigned Opc = 0;
1216     switch (MI->getOpcode()) {
1217     default: break;
1218     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1219     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1220     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1221     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1222     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1223     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1224     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1225     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1226     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1227     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1228     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1229     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1230     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1231     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1232     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1233     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1234     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1235     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1236     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1237     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1238     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1239     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1240     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1241     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1242     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1243     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1244     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1245     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1246     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1247     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1248     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1249     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1250     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1251     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1252     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1253     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1254     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1255     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1256     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1257     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1258     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1259     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1260     }
1261
1262     MI->setDesc(get(Opc));
1263     // Fallthrough intended.
1264   }
1265   default:
1266     return TargetInstrInfoImpl::commuteInstruction(MI);
1267   }
1268 }
1269
1270 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1271   switch (BrOpc) {
1272   default: return X86::COND_INVALID;
1273   case X86::JE:  return X86::COND_E;
1274   case X86::JNE: return X86::COND_NE;
1275   case X86::JL:  return X86::COND_L;
1276   case X86::JLE: return X86::COND_LE;
1277   case X86::JG:  return X86::COND_G;
1278   case X86::JGE: return X86::COND_GE;
1279   case X86::JB:  return X86::COND_B;
1280   case X86::JBE: return X86::COND_BE;
1281   case X86::JA:  return X86::COND_A;
1282   case X86::JAE: return X86::COND_AE;
1283   case X86::JS:  return X86::COND_S;
1284   case X86::JNS: return X86::COND_NS;
1285   case X86::JP:  return X86::COND_P;
1286   case X86::JNP: return X86::COND_NP;
1287   case X86::JO:  return X86::COND_O;
1288   case X86::JNO: return X86::COND_NO;
1289   }
1290 }
1291
1292 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1293   switch (CC) {
1294   default: assert(0 && "Illegal condition code!");
1295   case X86::COND_E:  return X86::JE;
1296   case X86::COND_NE: return X86::JNE;
1297   case X86::COND_L:  return X86::JL;
1298   case X86::COND_LE: return X86::JLE;
1299   case X86::COND_G:  return X86::JG;
1300   case X86::COND_GE: return X86::JGE;
1301   case X86::COND_B:  return X86::JB;
1302   case X86::COND_BE: return X86::JBE;
1303   case X86::COND_A:  return X86::JA;
1304   case X86::COND_AE: return X86::JAE;
1305   case X86::COND_S:  return X86::JS;
1306   case X86::COND_NS: return X86::JNS;
1307   case X86::COND_P:  return X86::JP;
1308   case X86::COND_NP: return X86::JNP;
1309   case X86::COND_O:  return X86::JO;
1310   case X86::COND_NO: return X86::JNO;
1311   }
1312 }
1313
1314 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1315 /// e.g. turning COND_E to COND_NE.
1316 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1317   switch (CC) {
1318   default: assert(0 && "Illegal condition code!");
1319   case X86::COND_E:  return X86::COND_NE;
1320   case X86::COND_NE: return X86::COND_E;
1321   case X86::COND_L:  return X86::COND_GE;
1322   case X86::COND_LE: return X86::COND_G;
1323   case X86::COND_G:  return X86::COND_LE;
1324   case X86::COND_GE: return X86::COND_L;
1325   case X86::COND_B:  return X86::COND_AE;
1326   case X86::COND_BE: return X86::COND_A;
1327   case X86::COND_A:  return X86::COND_BE;
1328   case X86::COND_AE: return X86::COND_B;
1329   case X86::COND_S:  return X86::COND_NS;
1330   case X86::COND_NS: return X86::COND_S;
1331   case X86::COND_P:  return X86::COND_NP;
1332   case X86::COND_NP: return X86::COND_P;
1333   case X86::COND_O:  return X86::COND_NO;
1334   case X86::COND_NO: return X86::COND_O;
1335   }
1336 }
1337
1338 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1339   const TargetInstrDesc &TID = MI->getDesc();
1340   if (!TID.isTerminator()) return false;
1341
1342   // Conditional branch is a special case.
1343   if (TID.isBranch() && !TID.isBarrier())
1344     return true;
1345   if (!TID.isPredicable())
1346     return true;
1347   return !isPredicated(MI);
1348 }
1349
1350 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1351 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1352                                                const X86InstrInfo &TII) {
1353   if (MI->getOpcode() == X86::FP_REG_KILL)
1354     return false;
1355   return TII.isUnpredicatedTerminator(MI);
1356 }
1357
1358 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1359                                  MachineBasicBlock *&TBB,
1360                                  MachineBasicBlock *&FBB,
1361                                  std::vector<MachineOperand> &Cond) const {
1362   // If the block has no terminators, it just falls into the block after it.
1363   MachineBasicBlock::iterator I = MBB.end();
1364   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1365     return false;
1366
1367   // Get the last instruction in the block.
1368   MachineInstr *LastInst = I;
1369
1370   // If there is only one terminator instruction, process it.
1371   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1372     if (!LastInst->getDesc().isBranch())
1373       return true;
1374
1375     // If the block ends with a branch there are 3 possibilities:
1376     // it's an unconditional, conditional, or indirect branch.
1377
1378     if (LastInst->getOpcode() == X86::JMP) {
1379       TBB = LastInst->getOperand(0).getMBB();
1380       return false;
1381     }
1382     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1383     if (BranchCode == X86::COND_INVALID)
1384       return true;  // Can't handle indirect branch.
1385
1386     // Otherwise, block ends with fall-through condbranch.
1387     TBB = LastInst->getOperand(0).getMBB();
1388     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1389     return false;
1390   }
1391
1392   // Get the instruction before it if it's a terminator.
1393   MachineInstr *SecondLastInst = I;
1394
1395   // If there are three terminators, we don't know what sort of block this is.
1396   if (SecondLastInst && I != MBB.begin() &&
1397       isBrAnalysisUnpredicatedTerminator(--I, *this))
1398     return true;
1399
1400   // If the block ends with X86::JMP and a conditional branch, handle it.
1401   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1402   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1403     TBB = SecondLastInst->getOperand(0).getMBB();
1404     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1405     FBB = LastInst->getOperand(0).getMBB();
1406     return false;
1407   }
1408
1409   // If the block ends with two X86::JMPs, handle it.  The second one is not
1410   // executed, so remove it.
1411   if (SecondLastInst->getOpcode() == X86::JMP &&
1412       LastInst->getOpcode() == X86::JMP) {
1413     TBB = SecondLastInst->getOperand(0).getMBB();
1414     I = LastInst;
1415     I->eraseFromParent();
1416     return false;
1417   }
1418
1419   // Otherwise, can't handle this.
1420   return true;
1421 }
1422
1423 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1424   MachineBasicBlock::iterator I = MBB.end();
1425   if (I == MBB.begin()) return 0;
1426   --I;
1427   if (I->getOpcode() != X86::JMP &&
1428       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1429     return 0;
1430
1431   // Remove the branch.
1432   I->eraseFromParent();
1433
1434   I = MBB.end();
1435
1436   if (I == MBB.begin()) return 1;
1437   --I;
1438   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1439     return 1;
1440
1441   // Remove the branch.
1442   I->eraseFromParent();
1443   return 2;
1444 }
1445
1446 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1447                                                      MachineOperand &MO) {
1448   if (MO.isRegister())
1449     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1450                      false, false, MO.getSubReg());
1451   else if (MO.isImmediate())
1452     MIB = MIB.addImm(MO.getImm());
1453   else if (MO.isFrameIndex())
1454     MIB = MIB.addFrameIndex(MO.getIndex());
1455   else if (MO.isGlobalAddress())
1456     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1457   else if (MO.isConstantPoolIndex())
1458     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1459   else if (MO.isJumpTableIndex())
1460     MIB = MIB.addJumpTableIndex(MO.getIndex());
1461   else if (MO.isExternalSymbol())
1462     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1463   else
1464     assert(0 && "Unknown operand for X86InstrAddOperand!");
1465
1466   return MIB;
1467 }
1468
1469 unsigned
1470 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1471                            MachineBasicBlock *FBB,
1472                            const std::vector<MachineOperand> &Cond) const {
1473   // Shouldn't be a fall through.
1474   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1475   assert((Cond.size() == 1 || Cond.size() == 0) &&
1476          "X86 branch conditions have one component!");
1477
1478   if (FBB == 0) { // One way branch.
1479     if (Cond.empty()) {
1480       // Unconditional branch?
1481       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1482     } else {
1483       // Conditional branch.
1484       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1485       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1486     }
1487     return 1;
1488   }
1489
1490   // Two-way Conditional branch.
1491   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1492   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1493   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1494   return 2;
1495 }
1496
1497 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1498                                 MachineBasicBlock::iterator MI,
1499                                 unsigned DestReg, unsigned SrcReg,
1500                                 const TargetRegisterClass *DestRC,
1501                                 const TargetRegisterClass *SrcRC) const {
1502   if (DestRC == SrcRC) {
1503     unsigned Opc;
1504     if (DestRC == &X86::GR64RegClass) {
1505       Opc = X86::MOV64rr;
1506     } else if (DestRC == &X86::GR32RegClass) {
1507       Opc = X86::MOV32rr;
1508     } else if (DestRC == &X86::GR16RegClass) {
1509       Opc = X86::MOV16rr;
1510     } else if (DestRC == &X86::GR8RegClass) {
1511       Opc = X86::MOV8rr;
1512     } else if (DestRC == &X86::GR32_RegClass) {
1513       Opc = X86::MOV32_rr;
1514     } else if (DestRC == &X86::GR16_RegClass) {
1515       Opc = X86::MOV16_rr;
1516     } else if (DestRC == &X86::RFP32RegClass) {
1517       Opc = X86::MOV_Fp3232;
1518     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1519       Opc = X86::MOV_Fp6464;
1520     } else if (DestRC == &X86::RFP80RegClass) {
1521       Opc = X86::MOV_Fp8080;
1522     } else if (DestRC == &X86::FR32RegClass) {
1523       Opc = X86::FsMOVAPSrr;
1524     } else if (DestRC == &X86::FR64RegClass) {
1525       Opc = X86::FsMOVAPDrr;
1526     } else if (DestRC == &X86::VR128RegClass) {
1527       Opc = X86::MOVAPSrr;
1528     } else if (DestRC == &X86::VR64RegClass) {
1529       Opc = X86::MMX_MOVQ64rr;
1530     } else {
1531       assert(0 && "Unknown regclass");
1532       abort();
1533     }
1534     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1535     return;
1536   }
1537
1538   // Moving EFLAGS to / from another register requires a push and a pop.
1539   if (SrcRC == &X86::CCRRegClass) {
1540     assert(SrcReg == X86::EFLAGS);
1541     if (DestRC == &X86::GR64RegClass) {
1542       BuildMI(MBB, MI, get(X86::PUSHFQ));
1543       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1544       return;
1545     } else if (DestRC == &X86::GR32RegClass) {
1546       BuildMI(MBB, MI, get(X86::PUSHFD));
1547       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1548       return;
1549     }
1550   } else if (DestRC == &X86::CCRRegClass) {
1551     assert(DestReg == X86::EFLAGS);
1552     if (SrcRC == &X86::GR64RegClass) {
1553       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1554       BuildMI(MBB, MI, get(X86::POPFQ));
1555       return;
1556     } else if (SrcRC == &X86::GR32RegClass) {
1557       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1558       BuildMI(MBB, MI, get(X86::POPFD));
1559       return;
1560     }
1561   }
1562
1563   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1564   if (SrcRC == &X86::RSTRegClass) {
1565     // Copying from ST(0)/ST(1).
1566     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1567            "Can only copy from ST(0)/ST(1) right now");
1568     bool isST0 = SrcReg == X86::ST0;
1569     unsigned Opc;
1570     if (DestRC == &X86::RFP32RegClass)
1571       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1572     else if (DestRC == &X86::RFP64RegClass)
1573       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1574     else {
1575       assert(DestRC == &X86::RFP80RegClass);
1576       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1577     }
1578     BuildMI(MBB, MI, get(Opc), DestReg);
1579     return;
1580   }
1581
1582   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1583   if (DestRC == &X86::RSTRegClass) {
1584     // Copying to ST(0).  FIXME: handle ST(1) also
1585     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1586     unsigned Opc;
1587     if (SrcRC == &X86::RFP32RegClass)
1588       Opc = X86::FpSET_ST0_32;
1589     else if (SrcRC == &X86::RFP64RegClass)
1590       Opc = X86::FpSET_ST0_64;
1591     else {
1592       assert(SrcRC == &X86::RFP80RegClass);
1593       Opc = X86::FpSET_ST0_80;
1594     }
1595     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1596     return;
1597   }
1598
1599   assert(0 && "Not yet supported!");
1600   abort();
1601 }
1602
1603 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1604                                   unsigned StackAlign) {
1605   unsigned Opc = 0;
1606   if (RC == &X86::GR64RegClass) {
1607     Opc = X86::MOV64mr;
1608   } else if (RC == &X86::GR32RegClass) {
1609     Opc = X86::MOV32mr;
1610   } else if (RC == &X86::GR16RegClass) {
1611     Opc = X86::MOV16mr;
1612   } else if (RC == &X86::GR8RegClass) {
1613     Opc = X86::MOV8mr;
1614   } else if (RC == &X86::GR32_RegClass) {
1615     Opc = X86::MOV32_mr;
1616   } else if (RC == &X86::GR16_RegClass) {
1617     Opc = X86::MOV16_mr;
1618   } else if (RC == &X86::RFP80RegClass) {
1619     Opc = X86::ST_FpP80m;   // pops
1620   } else if (RC == &X86::RFP64RegClass) {
1621     Opc = X86::ST_Fp64m;
1622   } else if (RC == &X86::RFP32RegClass) {
1623     Opc = X86::ST_Fp32m;
1624   } else if (RC == &X86::FR32RegClass) {
1625     Opc = X86::MOVSSmr;
1626   } else if (RC == &X86::FR64RegClass) {
1627     Opc = X86::MOVSDmr;
1628   } else if (RC == &X86::VR128RegClass) {
1629     // FIXME: Use movaps once we are capable of selectively
1630     // aligning functions that spill SSE registers on 16-byte boundaries.
1631     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1632   } else if (RC == &X86::VR64RegClass) {
1633     Opc = X86::MMX_MOVQ64mr;
1634   } else {
1635     assert(0 && "Unknown regclass");
1636     abort();
1637   }
1638
1639   return Opc;
1640 }
1641
1642 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1643                                        MachineBasicBlock::iterator MI,
1644                                        unsigned SrcReg, bool isKill, int FrameIdx,
1645                                        const TargetRegisterClass *RC) const {
1646   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1647   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1648     .addReg(SrcReg, false, false, isKill);
1649 }
1650
1651 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1652                                   bool isKill,
1653                                   SmallVectorImpl<MachineOperand> &Addr,
1654                                   const TargetRegisterClass *RC,
1655                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1656   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1657   MachineInstrBuilder MIB = BuildMI(get(Opc));
1658   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1659     MIB = X86InstrAddOperand(MIB, Addr[i]);
1660   MIB.addReg(SrcReg, false, false, isKill);
1661   NewMIs.push_back(MIB);
1662 }
1663
1664 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1665                                  unsigned StackAlign) {
1666   unsigned Opc = 0;
1667   if (RC == &X86::GR64RegClass) {
1668     Opc = X86::MOV64rm;
1669   } else if (RC == &X86::GR32RegClass) {
1670     Opc = X86::MOV32rm;
1671   } else if (RC == &X86::GR16RegClass) {
1672     Opc = X86::MOV16rm;
1673   } else if (RC == &X86::GR8RegClass) {
1674     Opc = X86::MOV8rm;
1675   } else if (RC == &X86::GR32_RegClass) {
1676     Opc = X86::MOV32_rm;
1677   } else if (RC == &X86::GR16_RegClass) {
1678     Opc = X86::MOV16_rm;
1679   } else if (RC == &X86::RFP80RegClass) {
1680     Opc = X86::LD_Fp80m;
1681   } else if (RC == &X86::RFP64RegClass) {
1682     Opc = X86::LD_Fp64m;
1683   } else if (RC == &X86::RFP32RegClass) {
1684     Opc = X86::LD_Fp32m;
1685   } else if (RC == &X86::FR32RegClass) {
1686     Opc = X86::MOVSSrm;
1687   } else if (RC == &X86::FR64RegClass) {
1688     Opc = X86::MOVSDrm;
1689   } else if (RC == &X86::VR128RegClass) {
1690     // FIXME: Use movaps once we are capable of selectively
1691     // aligning functions that spill SSE registers on 16-byte boundaries.
1692     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1693   } else if (RC == &X86::VR64RegClass) {
1694     Opc = X86::MMX_MOVQ64rm;
1695   } else {
1696     assert(0 && "Unknown regclass");
1697     abort();
1698   }
1699
1700   return Opc;
1701 }
1702
1703 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1704                                            MachineBasicBlock::iterator MI,
1705                                            unsigned DestReg, int FrameIdx,
1706                                            const TargetRegisterClass *RC) const{
1707   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1708   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1709 }
1710
1711 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1712                                       SmallVectorImpl<MachineOperand> &Addr,
1713                                       const TargetRegisterClass *RC,
1714                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1715   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1716   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1717   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1718     MIB = X86InstrAddOperand(MIB, Addr[i]);
1719   NewMIs.push_back(MIB);
1720 }
1721
1722 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1723                                                 MachineBasicBlock::iterator MI,
1724                                 const std::vector<CalleeSavedInfo> &CSI) const {
1725   if (CSI.empty())
1726     return false;
1727
1728   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1729   unsigned SlotSize = is64Bit ? 8 : 4;
1730
1731   MachineFunction &MF = *MBB.getParent();
1732   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1733   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1734
1735   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1736   for (unsigned i = CSI.size(); i != 0; --i) {
1737     unsigned Reg = CSI[i-1].getReg();
1738     // Add the callee-saved register as live-in. It's killed at the spill.
1739     MBB.addLiveIn(Reg);
1740     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1741   }
1742   return true;
1743 }
1744
1745 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1746                                                  MachineBasicBlock::iterator MI,
1747                                 const std::vector<CalleeSavedInfo> &CSI) const {
1748   if (CSI.empty())
1749     return false;
1750
1751   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1752
1753   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1754   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1755     unsigned Reg = CSI[i].getReg();
1756     BuildMI(MBB, MI, get(Opc), Reg);
1757   }
1758   return true;
1759 }
1760
1761 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1762                                      SmallVector<MachineOperand,4> &MOs,
1763                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1764   // Create the base instruction with the memory operand as the first part.
1765   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1766   MachineInstrBuilder MIB(NewMI);
1767   unsigned NumAddrOps = MOs.size();
1768   for (unsigned i = 0; i != NumAddrOps; ++i)
1769     MIB = X86InstrAddOperand(MIB, MOs[i]);
1770   if (NumAddrOps < 4)  // FrameIndex only
1771     MIB.addImm(1).addReg(0).addImm(0);
1772
1773   // Loop over the rest of the ri operands, converting them over.
1774   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1775   for (unsigned i = 0; i != NumOps; ++i) {
1776     MachineOperand &MO = MI->getOperand(i+2);
1777     MIB = X86InstrAddOperand(MIB, MO);
1778   }
1779   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1780     MachineOperand &MO = MI->getOperand(i);
1781     MIB = X86InstrAddOperand(MIB, MO);
1782   }
1783   return MIB;
1784 }
1785
1786 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1787                               SmallVector<MachineOperand,4> &MOs,
1788                               MachineInstr *MI, const TargetInstrInfo &TII) {
1789   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1790   MachineInstrBuilder MIB(NewMI);
1791
1792   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1793     MachineOperand &MO = MI->getOperand(i);
1794     if (i == OpNo) {
1795       assert(MO.isRegister() && "Expected to fold into reg operand!");
1796       unsigned NumAddrOps = MOs.size();
1797       for (unsigned i = 0; i != NumAddrOps; ++i)
1798         MIB = X86InstrAddOperand(MIB, MOs[i]);
1799       if (NumAddrOps < 4)  // FrameIndex only
1800         MIB.addImm(1).addReg(0).addImm(0);
1801     } else {
1802       MIB = X86InstrAddOperand(MIB, MO);
1803     }
1804   }
1805   return MIB;
1806 }
1807
1808 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1809                                 SmallVector<MachineOperand,4> &MOs,
1810                                 MachineInstr *MI) {
1811   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1812
1813   unsigned NumAddrOps = MOs.size();
1814   for (unsigned i = 0; i != NumAddrOps; ++i)
1815     MIB = X86InstrAddOperand(MIB, MOs[i]);
1816   if (NumAddrOps < 4)  // FrameIndex only
1817     MIB.addImm(1).addReg(0).addImm(0);
1818   return MIB.addImm(0);
1819 }
1820
1821 MachineInstr*
1822 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1823                                 SmallVector<MachineOperand,4> &MOs) const {
1824   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1825   bool isTwoAddrFold = false;
1826   unsigned NumOps = MI->getDesc().getNumOperands();
1827   bool isTwoAddr = NumOps > 1 &&
1828     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1829
1830   MachineInstr *NewMI = NULL;
1831   // Folding a memory location into the two-address part of a two-address
1832   // instruction is different than folding it other places.  It requires
1833   // replacing the *two* registers with the memory location.
1834   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1835       MI->getOperand(0).isRegister() &&
1836       MI->getOperand(1).isRegister() &&
1837       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1838     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1839     isTwoAddrFold = true;
1840   } else if (i == 0) { // If operand 0
1841     if (MI->getOpcode() == X86::MOV16r0)
1842       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1843     else if (MI->getOpcode() == X86::MOV32r0)
1844       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1845     else if (MI->getOpcode() == X86::MOV64r0)
1846       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1847     else if (MI->getOpcode() == X86::MOV8r0)
1848       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1849     if (NewMI) {
1850       NewMI->copyKillDeadInfo(MI);
1851       return NewMI;
1852     }
1853
1854     OpcodeTablePtr = &RegOp2MemOpTable0;
1855   } else if (i == 1) {
1856     OpcodeTablePtr = &RegOp2MemOpTable1;
1857   } else if (i == 2) {
1858     OpcodeTablePtr = &RegOp2MemOpTable2;
1859   }
1860
1861   // If table selected...
1862   if (OpcodeTablePtr) {
1863     // Find the Opcode to fuse
1864     DenseMap<unsigned*, unsigned>::iterator I =
1865       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1866     if (I != OpcodeTablePtr->end()) {
1867       if (isTwoAddrFold)
1868         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1869       else
1870         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1871       NewMI->copyKillDeadInfo(MI);
1872       return NewMI;
1873     }
1874   }
1875
1876   // No fusion
1877   if (PrintFailedFusing)
1878     cerr << "We failed to fuse operand " << i << *MI;
1879   return NULL;
1880 }
1881
1882
1883 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1884                                               MachineInstr *MI,
1885                                               SmallVectorImpl<unsigned> &Ops,
1886                                               int FrameIndex) const {
1887   // Check switch flag
1888   if (NoFusing) return NULL;
1889
1890   const MachineFrameInfo *MFI = MF.getFrameInfo();
1891   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1892   // FIXME: Move alignment requirement into tables?
1893   if (Alignment < 16) {
1894     switch (MI->getOpcode()) {
1895     default: break;
1896     // Not always safe to fold movsd into these instructions since their load
1897     // folding variants expects the address to be 16 byte aligned.
1898     case X86::FsANDNPDrr:
1899     case X86::FsANDNPSrr:
1900     case X86::FsANDPDrr:
1901     case X86::FsANDPSrr:
1902     case X86::FsORPDrr:
1903     case X86::FsORPSrr:
1904     case X86::FsXORPDrr:
1905     case X86::FsXORPSrr:
1906       return NULL;
1907     }
1908   }
1909
1910   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1911     unsigned NewOpc = 0;
1912     switch (MI->getOpcode()) {
1913     default: return NULL;
1914     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1915     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1916     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1917     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1918     }
1919     // Change to CMPXXri r, 0 first.
1920     MI->setDesc(get(NewOpc));
1921     MI->getOperand(1).ChangeToImmediate(0);
1922   } else if (Ops.size() != 1)
1923     return NULL;
1924
1925   SmallVector<MachineOperand,4> MOs;
1926   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1927   return foldMemoryOperand(MI, Ops[0], MOs);
1928 }
1929
1930 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1931                                               MachineInstr *MI,
1932                                               SmallVectorImpl<unsigned> &Ops,
1933                                               MachineInstr *LoadMI) const {
1934   // Check switch flag
1935   if (NoFusing) return NULL;
1936
1937   unsigned Alignment = 0;
1938   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1939     const MachineMemOperand &MRO = LoadMI->getMemOperand(i);
1940     unsigned Align = MRO.getAlignment();
1941     if (Align > Alignment)
1942       Alignment = Align;
1943   }
1944
1945   // FIXME: Move alignment requirement into tables?
1946   if (Alignment < 16) {
1947     switch (MI->getOpcode()) {
1948     default: break;
1949     // Not always safe to fold movsd into these instructions since their load
1950     // folding variants expects the address to be 16 byte aligned.
1951     case X86::FsANDNPDrr:
1952     case X86::FsANDNPSrr:
1953     case X86::FsANDPDrr:
1954     case X86::FsANDPSrr:
1955     case X86::FsORPDrr:
1956     case X86::FsORPSrr:
1957     case X86::FsXORPDrr:
1958     case X86::FsXORPSrr:
1959       return NULL;
1960     }
1961   }
1962
1963   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1964     unsigned NewOpc = 0;
1965     switch (MI->getOpcode()) {
1966     default: return NULL;
1967     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1968     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1969     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1970     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1971     }
1972     // Change to CMPXXri r, 0 first.
1973     MI->setDesc(get(NewOpc));
1974     MI->getOperand(1).ChangeToImmediate(0);
1975   } else if (Ops.size() != 1)
1976     return NULL;
1977
1978   SmallVector<MachineOperand,4> MOs;
1979   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1980   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1981     MOs.push_back(LoadMI->getOperand(i));
1982   return foldMemoryOperand(MI, Ops[0], MOs);
1983 }
1984
1985
1986 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1987                                         SmallVectorImpl<unsigned> &Ops) const {
1988   // Check switch flag
1989   if (NoFusing) return 0;
1990
1991   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1992     switch (MI->getOpcode()) {
1993     default: return false;
1994     case X86::TEST8rr:
1995     case X86::TEST16rr:
1996     case X86::TEST32rr:
1997     case X86::TEST64rr:
1998       return true;
1999     }
2000   }
2001
2002   if (Ops.size() != 1)
2003     return false;
2004
2005   unsigned OpNum = Ops[0];
2006   unsigned Opc = MI->getOpcode();
2007   unsigned NumOps = MI->getDesc().getNumOperands();
2008   bool isTwoAddr = NumOps > 1 &&
2009     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2010
2011   // Folding a memory location into the two-address part of a two-address
2012   // instruction is different than folding it other places.  It requires
2013   // replacing the *two* registers with the memory location.
2014   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2015   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2016     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2017   } else if (OpNum == 0) { // If operand 0
2018     switch (Opc) {
2019     case X86::MOV16r0:
2020     case X86::MOV32r0:
2021     case X86::MOV64r0:
2022     case X86::MOV8r0:
2023       return true;
2024     default: break;
2025     }
2026     OpcodeTablePtr = &RegOp2MemOpTable0;
2027   } else if (OpNum == 1) {
2028     OpcodeTablePtr = &RegOp2MemOpTable1;
2029   } else if (OpNum == 2) {
2030     OpcodeTablePtr = &RegOp2MemOpTable2;
2031   }
2032
2033   if (OpcodeTablePtr) {
2034     // Find the Opcode to fuse
2035     DenseMap<unsigned*, unsigned>::iterator I =
2036       OpcodeTablePtr->find((unsigned*)Opc);
2037     if (I != OpcodeTablePtr->end())
2038       return true;
2039   }
2040   return false;
2041 }
2042
2043 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2044                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2045                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2046   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2047     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2048   if (I == MemOp2RegOpTable.end())
2049     return false;
2050   unsigned Opc = I->second.first;
2051   unsigned Index = I->second.second & 0xf;
2052   bool FoldedLoad = I->second.second & (1 << 4);
2053   bool FoldedStore = I->second.second & (1 << 5);
2054   if (UnfoldLoad && !FoldedLoad)
2055     return false;
2056   UnfoldLoad &= FoldedLoad;
2057   if (UnfoldStore && !FoldedStore)
2058     return false;
2059   UnfoldStore &= FoldedStore;
2060
2061   const TargetInstrDesc &TID = get(Opc);
2062   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2063   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2064     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2065   SmallVector<MachineOperand,4> AddrOps;
2066   SmallVector<MachineOperand,2> BeforeOps;
2067   SmallVector<MachineOperand,2> AfterOps;
2068   SmallVector<MachineOperand,4> ImpOps;
2069   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2070     MachineOperand &Op = MI->getOperand(i);
2071     if (i >= Index && i < Index+4)
2072       AddrOps.push_back(Op);
2073     else if (Op.isRegister() && Op.isImplicit())
2074       ImpOps.push_back(Op);
2075     else if (i < Index)
2076       BeforeOps.push_back(Op);
2077     else if (i > Index)
2078       AfterOps.push_back(Op);
2079   }
2080
2081   // Emit the load instruction.
2082   if (UnfoldLoad) {
2083     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2084     if (UnfoldStore) {
2085       // Address operands cannot be marked isKill.
2086       for (unsigned i = 1; i != 5; ++i) {
2087         MachineOperand &MO = NewMIs[0]->getOperand(i);
2088         if (MO.isRegister())
2089           MO.setIsKill(false);
2090       }
2091     }
2092   }
2093
2094   // Emit the data processing instruction.
2095   MachineInstr *DataMI = new MachineInstr(TID, true);
2096   MachineInstrBuilder MIB(DataMI);
2097
2098   if (FoldedStore)
2099     MIB.addReg(Reg, true);
2100   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2101     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2102   if (FoldedLoad)
2103     MIB.addReg(Reg);
2104   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2105     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2106   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2107     MachineOperand &MO = ImpOps[i];
2108     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2109   }
2110   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2111   unsigned NewOpc = 0;
2112   switch (DataMI->getOpcode()) {
2113   default: break;
2114   case X86::CMP64ri32:
2115   case X86::CMP32ri:
2116   case X86::CMP16ri:
2117   case X86::CMP8ri: {
2118     MachineOperand &MO0 = DataMI->getOperand(0);
2119     MachineOperand &MO1 = DataMI->getOperand(1);
2120     if (MO1.getImm() == 0) {
2121       switch (DataMI->getOpcode()) {
2122       default: break;
2123       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2124       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2125       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2126       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2127       }
2128       DataMI->setDesc(get(NewOpc));
2129       MO1.ChangeToRegister(MO0.getReg(), false);
2130     }
2131   }
2132   }
2133   NewMIs.push_back(DataMI);
2134
2135   // Emit the store instruction.
2136   if (UnfoldStore) {
2137     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2138     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2139       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2140     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2141   }
2142
2143   return true;
2144 }
2145
2146 bool
2147 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2148                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2149   if (!N->isTargetOpcode())
2150     return false;
2151
2152   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2153     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2154   if (I == MemOp2RegOpTable.end())
2155     return false;
2156   unsigned Opc = I->second.first;
2157   unsigned Index = I->second.second & 0xf;
2158   bool FoldedLoad = I->second.second & (1 << 4);
2159   bool FoldedStore = I->second.second & (1 << 5);
2160   const TargetInstrDesc &TID = get(Opc);
2161   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2162   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2163     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2164   std::vector<SDOperand> AddrOps;
2165   std::vector<SDOperand> BeforeOps;
2166   std::vector<SDOperand> AfterOps;
2167   unsigned NumOps = N->getNumOperands();
2168   for (unsigned i = 0; i != NumOps-1; ++i) {
2169     SDOperand Op = N->getOperand(i);
2170     if (i >= Index && i < Index+4)
2171       AddrOps.push_back(Op);
2172     else if (i < Index)
2173       BeforeOps.push_back(Op);
2174     else if (i > Index)
2175       AfterOps.push_back(Op);
2176   }
2177   SDOperand Chain = N->getOperand(NumOps-1);
2178   AddrOps.push_back(Chain);
2179
2180   // Emit the load instruction.
2181   SDNode *Load = 0;
2182   if (FoldedLoad) {
2183     MVT::ValueType VT = *RC->vt_begin();
2184     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2185                              MVT::Other, &AddrOps[0], AddrOps.size());
2186     NewNodes.push_back(Load);
2187   }
2188
2189   // Emit the data processing instruction.
2190   std::vector<MVT::ValueType> VTs;
2191   const TargetRegisterClass *DstRC = 0;
2192   if (TID.getNumDefs() > 0) {
2193     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2194     DstRC = DstTOI.isLookupPtrRegClass()
2195       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2196     VTs.push_back(*DstRC->vt_begin());
2197   }
2198   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2199     MVT::ValueType VT = N->getValueType(i);
2200     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2201       VTs.push_back(VT);
2202   }
2203   if (Load)
2204     BeforeOps.push_back(SDOperand(Load, 0));
2205   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2206   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2207   NewNodes.push_back(NewNode);
2208
2209   // Emit the store instruction.
2210   if (FoldedStore) {
2211     AddrOps.pop_back();
2212     AddrOps.push_back(SDOperand(NewNode, 0));
2213     AddrOps.push_back(Chain);
2214     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2215                                       MVT::Other, &AddrOps[0], AddrOps.size());
2216     NewNodes.push_back(Store);
2217   }
2218
2219   return true;
2220 }
2221
2222 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2223                                       bool UnfoldLoad, bool UnfoldStore) const {
2224   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2225     MemOp2RegOpTable.find((unsigned*)Opc);
2226   if (I == MemOp2RegOpTable.end())
2227     return 0;
2228   bool FoldedLoad = I->second.second & (1 << 4);
2229   bool FoldedStore = I->second.second & (1 << 5);
2230   if (UnfoldLoad && !FoldedLoad)
2231     return 0;
2232   if (UnfoldStore && !FoldedStore)
2233     return 0;
2234   return I->second.first;
2235 }
2236
2237 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2238   if (MBB.empty()) return false;
2239
2240   switch (MBB.back().getOpcode()) {
2241   case X86::TCRETURNri:
2242   case X86::TCRETURNdi:
2243   case X86::RET:     // Return.
2244   case X86::RETI:
2245   case X86::TAILJMPd:
2246   case X86::TAILJMPr:
2247   case X86::TAILJMPm:
2248   case X86::JMP:     // Uncond branch.
2249   case X86::JMP32r:  // Indirect branch.
2250   case X86::JMP64r:  // Indirect branch (64-bit).
2251   case X86::JMP32m:  // Indirect branch through mem.
2252   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2253     return true;
2254   default: return false;
2255   }
2256 }
2257
2258 bool X86InstrInfo::
2259 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2260   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2261   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2262   return false;
2263 }
2264
2265 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2266   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2267   if (Subtarget->is64Bit())
2268     return &X86::GR64RegClass;
2269   else
2270     return &X86::GR32RegClass;
2271 }
2272
2273 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2274   switch (Desc->TSFlags & X86II::ImmMask) {
2275   case X86II::Imm8:   return 1;
2276   case X86II::Imm16:  return 2;
2277   case X86II::Imm32:  return 4;
2278   case X86II::Imm64:  return 8;
2279   default: assert(0 && "Immediate size not set!");
2280     return 0;
2281   }
2282 }
2283
2284 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2285 /// e.g. r8, xmm8, etc.
2286 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2287   if (!MO.isRegister()) return false;
2288   switch (MO.getReg()) {
2289   default: break;
2290   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2291   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2292   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2293   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2294   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2295   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2296   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2297   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2298   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2299   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2300     return true;
2301   }
2302   return false;
2303 }
2304
2305
2306 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2307 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2308 /// size, and 3) use of X86-64 extended registers.
2309 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2310   unsigned REX = 0;
2311   const TargetInstrDesc &Desc = MI.getDesc();
2312
2313   // Pseudo instructions do not need REX prefix byte.
2314   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2315     return 0;
2316   if (Desc.TSFlags & X86II::REX_W)
2317     REX |= 1 << 3;
2318
2319   unsigned NumOps = Desc.getNumOperands();
2320   if (NumOps) {
2321     bool isTwoAddr = NumOps > 1 &&
2322       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2323
2324     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2325     unsigned i = isTwoAddr ? 1 : 0;
2326     for (unsigned e = NumOps; i != e; ++i) {
2327       const MachineOperand& MO = MI.getOperand(i);
2328       if (MO.isRegister()) {
2329         unsigned Reg = MO.getReg();
2330         if (isX86_64NonExtLowByteReg(Reg))
2331           REX |= 0x40;
2332       }
2333     }
2334
2335     switch (Desc.TSFlags & X86II::FormMask) {
2336     case X86II::MRMInitReg:
2337       if (isX86_64ExtendedReg(MI.getOperand(0)))
2338         REX |= (1 << 0) | (1 << 2);
2339       break;
2340     case X86II::MRMSrcReg: {
2341       if (isX86_64ExtendedReg(MI.getOperand(0)))
2342         REX |= 1 << 2;
2343       i = isTwoAddr ? 2 : 1;
2344       for (unsigned e = NumOps; i != e; ++i) {
2345         const MachineOperand& MO = MI.getOperand(i);
2346         if (isX86_64ExtendedReg(MO))
2347           REX |= 1 << 0;
2348       }
2349       break;
2350     }
2351     case X86II::MRMSrcMem: {
2352       if (isX86_64ExtendedReg(MI.getOperand(0)))
2353         REX |= 1 << 2;
2354       unsigned Bit = 0;
2355       i = isTwoAddr ? 2 : 1;
2356       for (; i != NumOps; ++i) {
2357         const MachineOperand& MO = MI.getOperand(i);
2358         if (MO.isRegister()) {
2359           if (isX86_64ExtendedReg(MO))
2360             REX |= 1 << Bit;
2361           Bit++;
2362         }
2363       }
2364       break;
2365     }
2366     case X86II::MRM0m: case X86II::MRM1m:
2367     case X86II::MRM2m: case X86II::MRM3m:
2368     case X86II::MRM4m: case X86II::MRM5m:
2369     case X86II::MRM6m: case X86II::MRM7m:
2370     case X86II::MRMDestMem: {
2371       unsigned e = isTwoAddr ? 5 : 4;
2372       i = isTwoAddr ? 1 : 0;
2373       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2374         REX |= 1 << 2;
2375       unsigned Bit = 0;
2376       for (; i != e; ++i) {
2377         const MachineOperand& MO = MI.getOperand(i);
2378         if (MO.isRegister()) {
2379           if (isX86_64ExtendedReg(MO))
2380             REX |= 1 << Bit;
2381           Bit++;
2382         }
2383       }
2384       break;
2385     }
2386     default: {
2387       if (isX86_64ExtendedReg(MI.getOperand(0)))
2388         REX |= 1 << 0;
2389       i = isTwoAddr ? 2 : 1;
2390       for (unsigned e = NumOps; i != e; ++i) {
2391         const MachineOperand& MO = MI.getOperand(i);
2392         if (isX86_64ExtendedReg(MO))
2393           REX |= 1 << 2;
2394       }
2395       break;
2396     }
2397     }
2398   }
2399   return REX;
2400 }
2401
2402 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2403 /// relative block address instruction
2404 ///
2405 static unsigned sizePCRelativeBlockAddress() {
2406   return 4;
2407 }
2408
2409 /// sizeGlobalAddress - Give the size of the emission of this global address
2410 ///
2411 static unsigned sizeGlobalAddress(bool dword) {
2412   return dword ? 8 : 4;
2413 }
2414
2415 /// sizeConstPoolAddress - Give the size of the emission of this constant
2416 /// pool address
2417 ///
2418 static unsigned sizeConstPoolAddress(bool dword) {
2419   return dword ? 8 : 4;
2420 }
2421
2422 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2423 /// symbol
2424 ///
2425 static unsigned sizeExternalSymbolAddress(bool dword) {
2426   return dword ? 8 : 4;
2427 }
2428
2429 /// sizeJumpTableAddress - Give the size of the emission of this jump
2430 /// table address
2431 ///
2432 static unsigned sizeJumpTableAddress(bool dword) {
2433   return dword ? 8 : 4;
2434 }
2435
2436 static unsigned sizeConstant(unsigned Size) {
2437   return Size;
2438 }
2439
2440 static unsigned sizeRegModRMByte(){
2441   return 1;
2442 }
2443
2444 static unsigned sizeSIBByte(){
2445   return 1;
2446 }
2447
2448 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2449   unsigned FinalSize = 0;
2450   // If this is a simple integer displacement that doesn't require a relocation.
2451   if (!RelocOp) {
2452     FinalSize += sizeConstant(4);
2453     return FinalSize;
2454   }
2455
2456   // Otherwise, this is something that requires a relocation.
2457   if (RelocOp->isGlobalAddress()) {
2458     FinalSize += sizeGlobalAddress(false);
2459   } else if (RelocOp->isConstantPoolIndex()) {
2460     FinalSize += sizeConstPoolAddress(false);
2461   } else if (RelocOp->isJumpTableIndex()) {
2462     FinalSize += sizeJumpTableAddress(false);
2463   } else {
2464     assert(0 && "Unknown value to relocate!");
2465   }
2466   return FinalSize;
2467 }
2468
2469 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2470                                     bool IsPIC, bool Is64BitMode) {
2471   const MachineOperand &Op3 = MI.getOperand(Op+3);
2472   int DispVal = 0;
2473   const MachineOperand *DispForReloc = 0;
2474   unsigned FinalSize = 0;
2475
2476   // Figure out what sort of displacement we have to handle here.
2477   if (Op3.isGlobalAddress()) {
2478     DispForReloc = &Op3;
2479   } else if (Op3.isConstantPoolIndex()) {
2480     if (Is64BitMode || IsPIC) {
2481       DispForReloc = &Op3;
2482     } else {
2483       DispVal = 1;
2484     }
2485   } else if (Op3.isJumpTableIndex()) {
2486     if (Is64BitMode || IsPIC) {
2487       DispForReloc = &Op3;
2488     } else {
2489       DispVal = 1;
2490     }
2491   } else {
2492     DispVal = 1;
2493   }
2494
2495   const MachineOperand &Base     = MI.getOperand(Op);
2496   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2497
2498   unsigned BaseReg = Base.getReg();
2499
2500   // Is a SIB byte needed?
2501   if (IndexReg.getReg() == 0 &&
2502       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2503     if (BaseReg == 0) {  // Just a displacement?
2504       // Emit special case [disp32] encoding
2505       ++FinalSize;
2506       FinalSize += getDisplacementFieldSize(DispForReloc);
2507     } else {
2508       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2509       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2510         // Emit simple indirect register encoding... [EAX] f.e.
2511         ++FinalSize;
2512       // Be pessimistic and assume it's a disp32, not a disp8
2513       } else {
2514         // Emit the most general non-SIB encoding: [REG+disp32]
2515         ++FinalSize;
2516         FinalSize += getDisplacementFieldSize(DispForReloc);
2517       }
2518     }
2519
2520   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2521     assert(IndexReg.getReg() != X86::ESP &&
2522            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2523
2524     bool ForceDisp32 = false;
2525     if (BaseReg == 0 || DispForReloc) {
2526       // Emit the normal disp32 encoding.
2527       ++FinalSize;
2528       ForceDisp32 = true;
2529     } else {
2530       ++FinalSize;
2531     }
2532
2533     FinalSize += sizeSIBByte();
2534
2535     // Do we need to output a displacement?
2536     if (DispVal != 0 || ForceDisp32) {
2537       FinalSize += getDisplacementFieldSize(DispForReloc);
2538     }
2539   }
2540   return FinalSize;
2541 }
2542
2543
2544 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2545                                     const TargetInstrDesc *Desc,
2546                                     bool IsPIC, bool Is64BitMode) {
2547
2548   unsigned Opcode = Desc->Opcode;
2549   unsigned FinalSize = 0;
2550
2551   // Emit the lock opcode prefix as needed.
2552   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2553
2554   // Emit the repeat opcode prefix as needed.
2555   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2556
2557   // Emit the operand size opcode prefix as needed.
2558   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2559
2560   // Emit the address size opcode prefix as needed.
2561   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2562
2563   bool Need0FPrefix = false;
2564   switch (Desc->TSFlags & X86II::Op0Mask) {
2565   case X86II::TB:  // Two-byte opcode prefix
2566   case X86II::T8:  // 0F 38
2567   case X86II::TA:  // 0F 3A
2568     Need0FPrefix = true;
2569     break;
2570   case X86II::REP: break; // already handled.
2571   case X86II::XS:   // F3 0F
2572     ++FinalSize;
2573     Need0FPrefix = true;
2574     break;
2575   case X86II::XD:   // F2 0F
2576     ++FinalSize;
2577     Need0FPrefix = true;
2578     break;
2579   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2580   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2581     ++FinalSize;
2582     break; // Two-byte opcode prefix
2583   default: assert(0 && "Invalid prefix!");
2584   case 0: break;  // No prefix!
2585   }
2586
2587   if (Is64BitMode) {
2588     // REX prefix
2589     unsigned REX = X86InstrInfo::determineREX(MI);
2590     if (REX)
2591       ++FinalSize;
2592   }
2593
2594   // 0x0F escape code must be emitted just before the opcode.
2595   if (Need0FPrefix)
2596     ++FinalSize;
2597
2598   switch (Desc->TSFlags & X86II::Op0Mask) {
2599   case X86II::T8:  // 0F 38
2600     ++FinalSize;
2601     break;
2602   case X86II::TA:    // 0F 3A
2603     ++FinalSize;
2604     break;
2605   }
2606
2607   // If this is a two-address instruction, skip one of the register operands.
2608   unsigned NumOps = Desc->getNumOperands();
2609   unsigned CurOp = 0;
2610   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2611     CurOp++;
2612
2613   switch (Desc->TSFlags & X86II::FormMask) {
2614   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2615   case X86II::Pseudo:
2616     // Remember the current PC offset, this is the PIC relocation
2617     // base address.
2618     switch (Opcode) {
2619     default:
2620       break;
2621     case TargetInstrInfo::INLINEASM: {
2622       const MachineFunction *MF = MI.getParent()->getParent();
2623       const char *AsmStr = MI.getOperand(0).getSymbolName();
2624       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2625       FinalSize += AI->getInlineAsmLength(AsmStr);
2626       break;
2627     }
2628     case TargetInstrInfo::LABEL:
2629       break;
2630     case TargetInstrInfo::IMPLICIT_DEF:
2631     case TargetInstrInfo::DECLARE:
2632     case X86::DWARF_LOC:
2633     case X86::FP_REG_KILL:
2634       break;
2635     case X86::MOVPC32r: {
2636       // This emits the "call" portion of this pseudo instruction.
2637       ++FinalSize;
2638       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2639       break;
2640     }
2641     }
2642     CurOp = NumOps;
2643     break;
2644   case X86II::RawFrm:
2645     ++FinalSize;
2646
2647     if (CurOp != NumOps) {
2648       const MachineOperand &MO = MI.getOperand(CurOp++);
2649       if (MO.isMachineBasicBlock()) {
2650         FinalSize += sizePCRelativeBlockAddress();
2651       } else if (MO.isGlobalAddress()) {
2652         FinalSize += sizeGlobalAddress(false);
2653       } else if (MO.isExternalSymbol()) {
2654         FinalSize += sizeExternalSymbolAddress(false);
2655       } else if (MO.isImmediate()) {
2656         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2657       } else {
2658         assert(0 && "Unknown RawFrm operand!");
2659       }
2660     }
2661     break;
2662
2663   case X86II::AddRegFrm:
2664     ++FinalSize;
2665     ++CurOp;
2666
2667     if (CurOp != NumOps) {
2668       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2669       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2670       if (MO1.isImmediate())
2671         FinalSize += sizeConstant(Size);
2672       else {
2673         bool dword = false;
2674         if (Opcode == X86::MOV64ri)
2675           dword = true;
2676         if (MO1.isGlobalAddress()) {
2677           FinalSize += sizeGlobalAddress(dword);
2678         } else if (MO1.isExternalSymbol())
2679           FinalSize += sizeExternalSymbolAddress(dword);
2680         else if (MO1.isConstantPoolIndex())
2681           FinalSize += sizeConstPoolAddress(dword);
2682         else if (MO1.isJumpTableIndex())
2683           FinalSize += sizeJumpTableAddress(dword);
2684       }
2685     }
2686     break;
2687
2688   case X86II::MRMDestReg: {
2689     ++FinalSize;
2690     FinalSize += sizeRegModRMByte();
2691     CurOp += 2;
2692     if (CurOp != NumOps) {
2693       ++CurOp;
2694       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2695     }
2696     break;
2697   }
2698   case X86II::MRMDestMem: {
2699     ++FinalSize;
2700     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2701     CurOp += 5;
2702     if (CurOp != NumOps) {
2703       ++CurOp;
2704       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2705     }
2706     break;
2707   }
2708
2709   case X86II::MRMSrcReg:
2710     ++FinalSize;
2711     FinalSize += sizeRegModRMByte();
2712     CurOp += 2;
2713     if (CurOp != NumOps) {
2714       ++CurOp;
2715       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2716     }
2717     break;
2718
2719   case X86II::MRMSrcMem: {
2720
2721     ++FinalSize;
2722     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2723     CurOp += 5;
2724     if (CurOp != NumOps) {
2725       ++CurOp;
2726       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2727     }
2728     break;
2729   }
2730
2731   case X86II::MRM0r: case X86II::MRM1r:
2732   case X86II::MRM2r: case X86II::MRM3r:
2733   case X86II::MRM4r: case X86II::MRM5r:
2734   case X86II::MRM6r: case X86II::MRM7r:
2735     ++FinalSize;
2736     ++CurOp;
2737     FinalSize += sizeRegModRMByte();
2738
2739     if (CurOp != NumOps) {
2740       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2741       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2742       if (MO1.isImmediate())
2743         FinalSize += sizeConstant(Size);
2744       else {
2745         bool dword = false;
2746         if (Opcode == X86::MOV64ri32)
2747           dword = true;
2748         if (MO1.isGlobalAddress()) {
2749           FinalSize += sizeGlobalAddress(dword);
2750         } else if (MO1.isExternalSymbol())
2751           FinalSize += sizeExternalSymbolAddress(dword);
2752         else if (MO1.isConstantPoolIndex())
2753           FinalSize += sizeConstPoolAddress(dword);
2754         else if (MO1.isJumpTableIndex())
2755           FinalSize += sizeJumpTableAddress(dword);
2756       }
2757     }
2758     break;
2759
2760   case X86II::MRM0m: case X86II::MRM1m:
2761   case X86II::MRM2m: case X86II::MRM3m:
2762   case X86II::MRM4m: case X86II::MRM5m:
2763   case X86II::MRM6m: case X86II::MRM7m: {
2764
2765     ++FinalSize;
2766     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2767     CurOp += 4;
2768
2769     if (CurOp != NumOps) {
2770       const MachineOperand &MO = MI.getOperand(CurOp++);
2771       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2772       if (MO.isImmediate())
2773         FinalSize += sizeConstant(Size);
2774       else {
2775         bool dword = false;
2776         if (Opcode == X86::MOV64mi32)
2777           dword = true;
2778         if (MO.isGlobalAddress()) {
2779           FinalSize += sizeGlobalAddress(dword);
2780         } else if (MO.isExternalSymbol())
2781           FinalSize += sizeExternalSymbolAddress(dword);
2782         else if (MO.isConstantPoolIndex())
2783           FinalSize += sizeConstPoolAddress(dword);
2784         else if (MO.isJumpTableIndex())
2785           FinalSize += sizeJumpTableAddress(dword);
2786       }
2787     }
2788     break;
2789   }
2790
2791   case X86II::MRMInitReg:
2792     ++FinalSize;
2793     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
2794     FinalSize += sizeRegModRMByte();
2795     ++CurOp;
2796     break;
2797   }
2798
2799   if (!Desc->isVariadic() && CurOp != NumOps) {
2800     cerr << "Cannot determine size: ";
2801     MI.dump();
2802     cerr << '\n';
2803     abort();
2804   }
2805
2806
2807   return FinalSize;
2808 }
2809
2810
2811 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
2812   const TargetInstrDesc &Desc = MI->getDesc();
2813   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
2814   bool Is64BitMode = ((X86Subtarget*)TM.getSubtargetImpl())->is64Bit();
2815   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
2816   if (Desc.getOpcode() == X86::MOVPC32r) {
2817     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
2818   }
2819   return Size;
2820 }