lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV32ri,     X86::MOV32mi, 0 },
 262     { X86::MOV32rr,     X86::MOV32mr, 0 },
 263     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 264     { X86::MOV64rr,     X86::MOV64mr, 0 },
 265     { X86::MOV8ri,      X86::MOV8mi, 0 },
 266     { X86::MOV8rr,      X86::MOV8mr, 0 },
 267     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0 },
 268     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 269     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 270     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 271     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 272     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 273     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 274     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 275     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 276     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 277     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 278     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 279     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 280     { X86::MUL16r,      X86::MUL16m, 1 },
 281     { X86::MUL32r,      X86::MUL32m, 1 },
 282     { X86::MUL64r,      X86::MUL64m, 1 },
 283     { X86::MUL8r,       X86::MUL8m, 1 },
 284     { X86::SETAEr,      X86::SETAEm, 0 },
 285     { X86::SETAr,       X86::SETAm, 0 },
 286     { X86::SETBEr,      X86::SETBEm, 0 },
 287     { X86::SETBr,       X86::SETBm, 0 },
 288     { X86::SETEr,       X86::SETEm, 0 },
 289     { X86::SETGEr,      X86::SETGEm, 0 },
 290     { X86::SETGr,       X86::SETGm, 0 },
 291     { X86::SETLEr,      X86::SETLEm, 0 },
 292     { X86::SETLr,       X86::SETLm, 0 },
 293     { X86::SETNEr,      X86::SETNEm, 0 },
 294     { X86::SETNOr,      X86::SETNOm, 0 },
 295     { X86::SETNPr,      X86::SETNPm, 0 },
 296     { X86::SETNSr,      X86::SETNSm, 0 },
 297     { X86::SETOr,       X86::SETOm, 0 },
 298     { X86::SETPr,       X86::SETPm, 0 },
 299     { X86::SETSr,       X86::SETSm, 0 },
 300     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 301     { X86::TEST16ri,    X86::TEST16mi, 1 },
 302     { X86::TEST32ri,    X86::TEST32mi, 1 },
 303     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 304     { X86::TEST8ri,     X86::TEST8mi, 1 }
 305   };
 306
 307   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 308     unsigned RegOp = OpTbl0[i][0];
 309     unsigned MemOp = OpTbl0[i][1];
 310     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 311                                                  MemOp)).second)
 312       assert(false && "Duplicated entries?");
 313     unsigned FoldedLoad = OpTbl0[i][2];
 314     // Index 0, folded load or store.
 315     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 316     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 317       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 318                                      std::make_pair(RegOp, AuxInfo))).second)
 319         AmbEntries.push_back(MemOp);
 320   }
 321
 322   static const unsigned OpTbl1[][2] = {
 323     { X86::CMP16rr,         X86::CMP16rm },
 324     { X86::CMP32rr,         X86::CMP32rm },
 325     { X86::CMP64rr,         X86::CMP64rm },
 326     { X86::CMP8rr,          X86::CMP8rm },
 327     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 328     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 329     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 330     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 331     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 332     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 333     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 334     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 335     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 336     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 337     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 338     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 339     { X86::IMUL16rri,       X86::IMUL16rmi },
 340     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 341     { X86::IMUL32rri,       X86::IMUL32rmi },
 342     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 343     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 344     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 345     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 346     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 347     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 348     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 349     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 350     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 351     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 352     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 353     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 354     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 355     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 356     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 357     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 358     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 359     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 360     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 361     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 362     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 363     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 364     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 365     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 366     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 367     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 368     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 369     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 370     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 371     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 372     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 373     { X86::MOV16rr,         X86::MOV16rm },
 374     { X86::MOV32rr,         X86::MOV32rm },
 375     { X86::MOV64rr,         X86::MOV64rm },
 376     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 377     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 378     { X86::MOV8rr,          X86::MOV8rm },
 379     { X86::MOVAPDrr,        X86::MOVAPDrm },
 380     { X86::MOVAPSrr,        X86::MOVAPSrm },
 381     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 382     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 383     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 384     { X86::MOVDQArr,        X86::MOVDQArm },
 385     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 386     { X86::MOVSDrr,         X86::MOVSDrm },
 387     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 388     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 389     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 390     { X86::MOVSSrr,         X86::MOVSSrm },
 391     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 392     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 393     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 394     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 395     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 396     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 397     { X86::MOVUPDrr,        X86::MOVUPDrm },
 398     { X86::MOVUPSrr,        X86::MOVUPSrm },
 399     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 400     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 401     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 402     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 403     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 404     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8 },
 405     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 406     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 407     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 408     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 409     { X86::PSHUFDri,        X86::PSHUFDmi },
 410     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 411     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 412     { X86::RCPPSr,          X86::RCPPSm },
 413     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 414     { X86::RSQRTPSr,        X86::RSQRTPSm },
 415     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 416     { X86::RSQRTSSr,        X86::RSQRTSSm },
 417     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 418     { X86::SQRTPDr,         X86::SQRTPDm },
 419     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 420     { X86::SQRTPSr,         X86::SQRTPSm },
 421     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 422     { X86::SQRTSDr,         X86::SQRTSDm },
 423     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 424     { X86::SQRTSSr,         X86::SQRTSSm },
 425     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 426     { X86::TEST16rr,        X86::TEST16rm },
 427     { X86::TEST32rr,        X86::TEST32rm },
 428     { X86::TEST64rr,        X86::TEST64rm },
 429     { X86::TEST8rr,         X86::TEST8rm },
 430     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 431     { X86::UCOMISDrr,       X86::UCOMISDrm },
 432     { X86::UCOMISSrr,       X86::UCOMISSrm }
 433   };
 434
 435   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 436     unsigned RegOp = OpTbl1[i][0];
 437     unsigned MemOp = OpTbl1[i][1];
 438     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 439                                                  MemOp)).second)
 440       assert(false && "Duplicated entries?");
 441     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 442     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 443       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 444                                      std::make_pair(RegOp, AuxInfo))).second)
 445         AmbEntries.push_back(MemOp);
 446   }
 447
 448   static const unsigned OpTbl2[][2] = {
 449     { X86::ADC32rr,         X86::ADC32rm },
 450     { X86::ADC64rr,         X86::ADC64rm },
 451     { X86::ADD16rr,         X86::ADD16rm },
 452     { X86::ADD32rr,         X86::ADD32rm },
 453     { X86::ADD64rr,         X86::ADD64rm },
 454     { X86::ADD8rr,          X86::ADD8rm },
 455     { X86::ADDPDrr,         X86::ADDPDrm },
 456     { X86::ADDPSrr,         X86::ADDPSrm },
 457     { X86::ADDSDrr,         X86::ADDSDrm },
 458     { X86::ADDSSrr,         X86::ADDSSrm },
 459     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 460     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 461     { X86::AND16rr,         X86::AND16rm },
 462     { X86::AND32rr,         X86::AND32rm },
 463     { X86::AND64rr,         X86::AND64rm },
 464     { X86::AND8rr,          X86::AND8rm },
 465     { X86::ANDNPDrr,        X86::ANDNPDrm },
 466     { X86::ANDNPSrr,        X86::ANDNPSrm },
 467     { X86::ANDPDrr,         X86::ANDPDrm },
 468     { X86::ANDPSrr,         X86::ANDPSrm },
 469     { X86::CMOVA16rr,       X86::CMOVA16rm },
 470     { X86::CMOVA32rr,       X86::CMOVA32rm },
 471     { X86::CMOVA64rr,       X86::CMOVA64rm },
 472     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 473     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 474     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 475     { X86::CMOVB16rr,       X86::CMOVB16rm },
 476     { X86::CMOVB32rr,       X86::CMOVB32rm },
 477     { X86::CMOVB64rr,       X86::CMOVB64rm },
 478     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 479     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 480     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 481     { X86::CMOVE16rr,       X86::CMOVE16rm },
 482     { X86::CMOVE32rr,       X86::CMOVE32rm },
 483     { X86::CMOVE64rr,       X86::CMOVE64rm },
 484     { X86::CMOVG16rr,       X86::CMOVG16rm },
 485     { X86::CMOVG32rr,       X86::CMOVG32rm },
 486     { X86::CMOVG64rr,       X86::CMOVG64rm },
 487     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 488     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 489     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 490     { X86::CMOVL16rr,       X86::CMOVL16rm },
 491     { X86::CMOVL32rr,       X86::CMOVL32rm },
 492     { X86::CMOVL64rr,       X86::CMOVL64rm },
 493     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 494     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 495     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 496     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 497     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 498     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 499     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 500     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 501     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 502     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 503     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 504     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 505     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 506     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 507     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 508     { X86::CMOVO16rr,       X86::CMOVO16rm },
 509     { X86::CMOVO32rr,       X86::CMOVO32rm },
 510     { X86::CMOVO64rr,       X86::CMOVO64rm },
 511     { X86::CMOVP16rr,       X86::CMOVP16rm },
 512     { X86::CMOVP32rr,       X86::CMOVP32rm },
 513     { X86::CMOVP64rr,       X86::CMOVP64rm },
 514     { X86::CMOVS16rr,       X86::CMOVS16rm },
 515     { X86::CMOVS32rr,       X86::CMOVS32rm },
 516     { X86::CMOVS64rr,       X86::CMOVS64rm },
 517     { X86::CMPPDrri,        X86::CMPPDrmi },
 518     { X86::CMPPSrri,        X86::CMPPSrmi },
 519     { X86::CMPSDrr,         X86::CMPSDrm },
 520     { X86::CMPSSrr,         X86::CMPSSrm },
 521     { X86::DIVPDrr,         X86::DIVPDrm },
 522     { X86::DIVPSrr,         X86::DIVPSrm },
 523     { X86::DIVSDrr,         X86::DIVSDrm },
 524     { X86::DIVSSrr,         X86::DIVSSrm },
 525     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 526     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 527     { X86::FsANDPDrr,       X86::FsANDPDrm },
 528     { X86::FsANDPSrr,       X86::FsANDPSrm },
 529     { X86::FsORPDrr,        X86::FsORPDrm },
 530     { X86::FsORPSrr,        X86::FsORPSrm },
 531     { X86::FsXORPDrr,       X86::FsXORPDrm },
 532     { X86::FsXORPSrr,       X86::FsXORPSrm },
 533     { X86::HADDPDrr,        X86::HADDPDrm },
 534     { X86::HADDPSrr,        X86::HADDPSrm },
 535     { X86::HSUBPDrr,        X86::HSUBPDrm },
 536     { X86::HSUBPSrr,        X86::HSUBPSrm },
 537     { X86::IMUL16rr,        X86::IMUL16rm },
 538     { X86::IMUL32rr,        X86::IMUL32rm },
 539     { X86::IMUL64rr,        X86::IMUL64rm },
 540     { X86::MAXPDrr,         X86::MAXPDrm },
 541     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 542     { X86::MAXPSrr,         X86::MAXPSrm },
 543     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 544     { X86::MAXSDrr,         X86::MAXSDrm },
 545     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 546     { X86::MAXSSrr,         X86::MAXSSrm },
 547     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 548     { X86::MINPDrr,         X86::MINPDrm },
 549     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 550     { X86::MINPSrr,         X86::MINPSrm },
 551     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 552     { X86::MINSDrr,         X86::MINSDrm },
 553     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 554     { X86::MINSSrr,         X86::MINSSrm },
 555     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 556     { X86::MULPDrr,         X86::MULPDrm },
 557     { X86::MULPSrr,         X86::MULPSrm },
 558     { X86::MULSDrr,         X86::MULSDrm },
 559     { X86::MULSSrr,         X86::MULSSrm },
 560     { X86::OR16rr,          X86::OR16rm },
 561     { X86::OR32rr,          X86::OR32rm },
 562     { X86::OR64rr,          X86::OR64rm },
 563     { X86::OR8rr,           X86::OR8rm },
 564     { X86::ORPDrr,          X86::ORPDrm },
 565     { X86::ORPSrr,          X86::ORPSrm },
 566     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 567     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 568     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 569     { X86::PADDBrr,         X86::PADDBrm },
 570     { X86::PADDDrr,         X86::PADDDrm },
 571     { X86::PADDQrr,         X86::PADDQrm },
 572     { X86::PADDSBrr,        X86::PADDSBrm },
 573     { X86::PADDSWrr,        X86::PADDSWrm },
 574     { X86::PADDWrr,         X86::PADDWrm },
 575     { X86::PANDNrr,         X86::PANDNrm },
 576     { X86::PANDrr,          X86::PANDrm },
 577     { X86::PAVGBrr,         X86::PAVGBrm },
 578     { X86::PAVGWrr,         X86::PAVGWrm },
 579     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 580     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 581     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 582     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 583     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 584     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 585     { X86::PINSRWrri,       X86::PINSRWrmi },
 586     { X86::PMADDWDrr,       X86::PMADDWDrm },
 587     { X86::PMAXSWrr,        X86::PMAXSWrm },
 588     { X86::PMAXUBrr,        X86::PMAXUBrm },
 589     { X86::PMINSWrr,        X86::PMINSWrm },
 590     { X86::PMINUBrr,        X86::PMINUBrm },
 591     { X86::PMULDQrr,        X86::PMULDQrm },
 592     { X86::PMULHUWrr,       X86::PMULHUWrm },
 593     { X86::PMULHWrr,        X86::PMULHWrm },
 594     { X86::PMULLDrr,        X86::PMULLDrm },
 595     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 596     { X86::PMULLWrr,        X86::PMULLWrm },
 597     { X86::PMULUDQrr,       X86::PMULUDQrm },
 598     { X86::PORrr,           X86::PORrm },
 599     { X86::PSADBWrr,        X86::PSADBWrm },
 600     { X86::PSLLDrr,         X86::PSLLDrm },
 601     { X86::PSLLQrr,         X86::PSLLQrm },
 602     { X86::PSLLWrr,         X86::PSLLWrm },
 603     { X86::PSRADrr,         X86::PSRADrm },
 604     { X86::PSRAWrr,         X86::PSRAWrm },
 605     { X86::PSRLDrr,         X86::PSRLDrm },
 606     { X86::PSRLQrr,         X86::PSRLQrm },
 607     { X86::PSRLWrr,         X86::PSRLWrm },
 608     { X86::PSUBBrr,         X86::PSUBBrm },
 609     { X86::PSUBDrr,         X86::PSUBDrm },
 610     { X86::PSUBSBrr,        X86::PSUBSBrm },
 611     { X86::PSUBSWrr,        X86::PSUBSWrm },
 612     { X86::PSUBWrr,         X86::PSUBWrm },
 613     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 614     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 615     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 616     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 617     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 618     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 619     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 620     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 621     { X86::PXORrr,          X86::PXORrm },
 622     { X86::SBB32rr,         X86::SBB32rm },
 623     { X86::SBB64rr,         X86::SBB64rm },
 624     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 625     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 626     { X86::SUB16rr,         X86::SUB16rm },
 627     { X86::SUB32rr,         X86::SUB32rm },
 628     { X86::SUB64rr,         X86::SUB64rm },
 629     { X86::SUB8rr,          X86::SUB8rm },
 630     { X86::SUBPDrr,         X86::SUBPDrm },
 631     { X86::SUBPSrr,         X86::SUBPSrm },
 632     { X86::SUBSDrr,         X86::SUBSDrm },
 633     { X86::SUBSSrr,         X86::SUBSSrm },
 634     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 635     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 636     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 637     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 638     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 639     { X86::XOR16rr,         X86::XOR16rm },
 640     { X86::XOR32rr,         X86::XOR32rm },
 641     { X86::XOR64rr,         X86::XOR64rm },
 642     { X86::XOR8rr,          X86::XOR8rm },
 643     { X86::XORPDrr,         X86::XORPDrm },
 644     { X86::XORPSrr,         X86::XORPSrm }
 645   };
 646
 647   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 648     unsigned RegOp = OpTbl2[i][0];
 649     unsigned MemOp = OpTbl2[i][1];
 650     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 651                                                  MemOp)).second)
 652       assert(false && "Duplicated entries?");
 653     unsigned AuxInfo = 2 | (1 << 4); // Index 2, folded load
 654     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 655                                    std::make_pair(RegOp, AuxInfo))).second)
 656       AmbEntries.push_back(MemOp);
 657   }
 658
 659   // Remove ambiguous entries.
 660   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 661 }
 662
 663 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 664                                unsigned &SrcReg, unsigned &DstReg,
 665                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 666   switch (MI.getOpcode()) {
 667   default:
 668     return false;
 669   case X86::MOV8rr:
 670   case X86::MOV16rr:
 671   case X86::MOV32rr:
 672   case X86::MOV64rr:
 673   case X86::MOVSSrr:
 674   case X86::MOVSDrr:
 675
 676   // FP Stack register class copies
 677   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 678   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 679   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 680
 681   case X86::FsMOVAPSrr:
 682   case X86::FsMOVAPDrr:
 683   case X86::MOVAPSrr:
 684   case X86::MOVAPDrr:
 685   case X86::MOVDQArr:
 686   case X86::MOVSS2PSrr:
 687   case X86::MOVSD2PDrr:
 688   case X86::MOVPS2SSrr:
 689   case X86::MOVPD2SDrr:
 690   case X86::MMX_MOVQ64rr:
 691     assert(MI.getNumOperands() >= 2 &&
 692            MI.getOperand(0).isReg() &&
 693            MI.getOperand(1).isReg() &&
 694            "invalid register-register move instruction");
 695     SrcReg = MI.getOperand(1).getReg();
 696     DstReg = MI.getOperand(0).getReg();
 697     SrcSubIdx = MI.getOperand(1).getSubReg();
 698     DstSubIdx = MI.getOperand(0).getSubReg();
 699     return true;
 700   }
 701 }
 702
 703 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 704                                            int &FrameIndex) const {
 705   switch (MI->getOpcode()) {
 706   default: break;
 707   case X86::MOV8rm:
 708   case X86::MOV16rm:
 709   case X86::MOV32rm:
 710   case X86::MOV64rm:
 711   case X86::LD_Fp64m:
 712   case X86::MOVSSrm:
 713   case X86::MOVSDrm:
 714   case X86::MOVAPSrm:
 715   case X86::MOVAPDrm:
 716   case X86::MOVDQArm:
 717   case X86::MMX_MOVD64rm:
 718   case X86::MMX_MOVQ64rm:
 719     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 720         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 721         MI->getOperand(2).getImm() == 1 &&
 722         MI->getOperand(3).getReg() == 0 &&
 723         MI->getOperand(4).getImm() == 0) {
 724       FrameIndex = MI->getOperand(1).getIndex();
 725       return MI->getOperand(0).getReg();
 726     }
 727     break;
 728   }
 729   return 0;
 730 }
 731
 732 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 733                                           int &FrameIndex) const {
 734   switch (MI->getOpcode()) {
 735   default: break;
 736   case X86::MOV8mr:
 737   case X86::MOV16mr:
 738   case X86::MOV32mr:
 739   case X86::MOV64mr:
 740   case X86::ST_FpP64m:
 741   case X86::MOVSSmr:
 742   case X86::MOVSDmr:
 743   case X86::MOVAPSmr:
 744   case X86::MOVAPDmr:
 745   case X86::MOVDQAmr:
 746   case X86::MMX_MOVD64mr:
 747   case X86::MMX_MOVQ64mr:
 748   case X86::MMX_MOVNTQmr:
 749     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 750         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 751         MI->getOperand(1).getImm() == 1 &&
 752         MI->getOperand(2).getReg() == 0 &&
 753         MI->getOperand(3).getImm() == 0) {
 754       FrameIndex = MI->getOperand(0).getIndex();
 755       return MI->getOperand(X86AddrNumOperands).getReg();
 756     }
 757     break;
 758   }
 759   return 0;
 760 }
 761
 762
 763 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 764 /// X86::MOVPC32r.
 765 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 766   bool isPICBase = false;
 767   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 768          E = MRI.def_end(); I != E; ++I) {
 769     MachineInstr *DefMI = I.getOperand().getParent();
 770     if (DefMI->getOpcode() != X86::MOVPC32r)
 771       return false;
 772     assert(!isPICBase && "More than one PIC base?");
 773     isPICBase = true;
 774   }
 775   return isPICBase;
 776 }
 777
 778 /// isGVStub - Return true if the GV requires an extra load to get the
 779 /// real address.
 780 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 781   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 782 }
 783
 784 bool
 785 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 786   switch (MI->getOpcode()) {
 787   default: break;
 788     case X86::MOV8rm:
 789     case X86::MOV16rm:
 790     case X86::MOV32rm:
 791     case X86::MOV64rm:
 792     case X86::LD_Fp64m:
 793     case X86::MOVSSrm:
 794     case X86::MOVSDrm:
 795     case X86::MOVAPSrm:
 796     case X86::MOVAPDrm:
 797     case X86::MOVDQArm:
 798     case X86::MMX_MOVD64rm:
 799     case X86::MMX_MOVQ64rm: {
 800       // Loads from constant pools are trivially rematerializable.
 801       if (MI->getOperand(1).isReg() &&
 802           MI->getOperand(2).isImm() &&
 803           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 804           (MI->getOperand(4).isCPI() ||
 805            (MI->getOperand(4).isGlobal() &&
 806             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 807         unsigned BaseReg = MI->getOperand(1).getReg();
 808         if (BaseReg == 0)
 809           return true;
 810         // Allow re-materialization of PIC load.
 811         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 812           return false;
 813         const MachineFunction &MF = *MI->getParent()->getParent();
 814         const MachineRegisterInfo &MRI = MF.getRegInfo();
 815         bool isPICBase = false;
 816         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 817                E = MRI.def_end(); I != E; ++I) {
 818           MachineInstr *DefMI = I.getOperand().getParent();
 819           if (DefMI->getOpcode() != X86::MOVPC32r)
 820             return false;
 821           assert(!isPICBase && "More than one PIC base?");
 822           isPICBase = true;
 823         }
 824         return isPICBase;
 825       }
 826       return false;
 827     }
 828
 829      case X86::LEA32r:
 830      case X86::LEA64r: {
 831        if (MI->getOperand(2).isImm() &&
 832            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 833            !MI->getOperand(4).isReg()) {
 834          // lea fi#, lea GV, etc. are all rematerializable.
 835          if (!MI->getOperand(1).isReg())
 836            return true;
 837          unsigned BaseReg = MI->getOperand(1).getReg();
 838          if (BaseReg == 0)
 839            return true;
 840          // Allow re-materialization of lea PICBase + x.
 841          const MachineFunction &MF = *MI->getParent()->getParent();
 842          const MachineRegisterInfo &MRI = MF.getRegInfo();
 843          return regIsPICBase(BaseReg, MRI);
 844        }
 845        return false;
 846      }
 847   }
 848
 849   // All other instructions marked M_REMATERIALIZABLE are always trivially
 850   // rematerializable.
 851   return true;
 852 }
 853
 854 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 855 /// would clobber the EFLAGS condition register. Note the result may be
 856 /// conservative. If it cannot definitely determine the safety after visiting
 857 /// two instructions it assumes it's not safe.
 858 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 859                                   MachineBasicBlock::iterator I) {
 860   // It's always safe to clobber EFLAGS at the end of a block.
 861   if (I == MBB.end())
 862     return true;
 863
 864   // For compile time consideration, if we are not able to determine the
 865   // safety after visiting 2 instructions, we will assume it's not safe.
 866   for (unsigned i = 0; i < 2; ++i) {
 867     bool SeenDef = false;
 868     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 869       MachineOperand &MO = I->getOperand(j);
 870       if (!MO.isReg())
 871         continue;
 872       if (MO.getReg() == X86::EFLAGS) {
 873         if (MO.isUse())
 874           return false;
 875         SeenDef = true;
 876       }
 877     }
 878
 879     if (SeenDef)
 880       // This instruction defines EFLAGS, no need to look any further.
 881       return true;
 882     ++I;
 883
 884     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 885     if (I == MBB.end())
 886       return true;
 887   }
 888
 889   // Conservative answer.
 890   return false;
 891 }
 892
 893 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 894                                  MachineBasicBlock::iterator I,
 895                                  unsigned DestReg,
 896                                  const MachineInstr *Orig) const {
 897   DebugLoc DL = DebugLoc::getUnknownLoc();
 898   if (I != MBB.end()) DL = I->getDebugLoc();
 899
 900   unsigned SubIdx = Orig->getOperand(0).isReg()
 901     ? Orig->getOperand(0).getSubReg() : 0;
 902   bool ChangeSubIdx = SubIdx != 0;
 903   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 904     DestReg = RI.getSubReg(DestReg, SubIdx);
 905     SubIdx = 0;
 906   }
 907
 908   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 909   // Re-materialize them as movri instructions to avoid side effects.
 910   bool Emitted = false;
 911   switch (Orig->getOpcode()) {
 912   default: break;
 913   case X86::MOV8r0:
 914   case X86::MOV16r0:
 915   case X86::MOV32r0:
 916   case X86::MOV64r0: {
 917     if (!isSafeToClobberEFLAGS(MBB, I)) {
 918       unsigned Opc = 0;
 919       switch (Orig->getOpcode()) {
 920       default: break;
 921       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 922       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 923       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 924       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 925       }
 926       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 927       Emitted = true;
 928     }
 929     break;
 930   }
 931   }
 932
 933   if (!Emitted) {
 934     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 935     MI->getOperand(0).setReg(DestReg);
 936     MBB.insert(I, MI);
 937   }
 938
 939   if (ChangeSubIdx) {
 940     MachineInstr *NewMI = prior(I);
 941     NewMI->getOperand(0).setSubReg(SubIdx);
 942   }
 943 }
 944
 945 /// isInvariantLoad - Return true if the specified instruction (which is marked
 946 /// mayLoad) is loading from a location whose value is invariant across the
 947 /// function.  For example, loading a value from the constant pool or from
 948 /// from the argument area of a function if it does not change.  This should
 949 /// only return true of *all* loads the instruction does are invariant (if it
 950 /// does multiple loads).
 951 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 952   // This code cares about loads from three cases: constant pool entries,
 953   // invariant argument slots, and global stubs.  In order to handle these cases
 954   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 955   // operand and base our analysis on it.  This is safe because the address of
 956   // none of these three cases is ever used as anything other than a load base
 957   // and X86 doesn't have any instructions that load from multiple places.
 958
 959   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 960     const MachineOperand &MO = MI->getOperand(i);
 961     // Loads from constant pools are trivially invariant.
 962     if (MO.isCPI())
 963       return true;
 964
 965     if (MO.isGlobal())
 966       return isGVStub(MO.getGlobal(), TM);
 967
 968     // If this is a load from an invariant stack slot, the load is a constant.
 969     if (MO.isFI()) {
 970       const MachineFrameInfo &MFI =
 971         *MI->getParent()->getParent()->getFrameInfo();
 972       int Idx = MO.getIndex();
 973       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 974     }
 975   }
 976
 977   // All other instances of these instructions are presumed to have other
 978   // issues.
 979   return false;
 980 }
 981
 982 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 983 /// is not marked dead.
 984 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 985   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 986     MachineOperand &MO = MI->getOperand(i);
 987     if (MO.isReg() && MO.isDef() &&
 988         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 989       return true;
 990     }
 991   }
 992   return false;
 993 }
 994
 995 /// convertToThreeAddress - This method must be implemented by targets that
 996 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 997 /// may be able to convert a two-address instruction into a true
 998 /// three-address instruction on demand.  This allows the X86 target (for
 999 /// example) to convert ADD and SHL instructions into LEA instructions if they
1000 /// would require register copies due to two-addressness.
1001 ///
1002 /// This method returns a null pointer if the transformation cannot be
1003 /// performed, otherwise it returns the new instruction.
1004 ///
1005 MachineInstr *
1006 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1007                                     MachineBasicBlock::iterator &MBBI,
1008                                     LiveVariables *LV) const {
1009   MachineInstr *MI = MBBI;
1010   MachineFunction &MF = *MI->getParent()->getParent();
1011   // All instructions input are two-addr instructions.  Get the known operands.
1012   unsigned Dest = MI->getOperand(0).getReg();
1013   unsigned Src = MI->getOperand(1).getReg();
1014   bool isDead = MI->getOperand(0).isDead();
1015   bool isKill = MI->getOperand(1).isKill();
1016
1017   MachineInstr *NewMI = NULL;
1018   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1019   // we have better subtarget support, enable the 16-bit LEA generation here.
1020   bool DisableLEA16 = true;
1021
1022   unsigned MIOpc = MI->getOpcode();
1023   switch (MIOpc) {
1024   case X86::SHUFPSrri: {
1025     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1026     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1027
1028     unsigned B = MI->getOperand(1).getReg();
1029     unsigned C = MI->getOperand(2).getReg();
1030     if (B != C) return 0;
1031     unsigned A = MI->getOperand(0).getReg();
1032     unsigned M = MI->getOperand(3).getImm();
1033     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1034       .addReg(A, true, false, false, isDead)
1035       .addReg(B, false, false, isKill).addImm(M);
1036     break;
1037   }
1038   case X86::SHL64ri: {
1039     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1040     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1041     // the flags produced by a shift yet, so this is safe.
1042     unsigned ShAmt = MI->getOperand(2).getImm();
1043     if (ShAmt == 0 || ShAmt >= 4) return 0;
1044
1045     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1046       .addReg(Dest, true, false, false, isDead)
1047       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1048     break;
1049   }
1050   case X86::SHL32ri: {
1051     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1052     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1053     // the flags produced by a shift yet, so this is safe.
1054     unsigned ShAmt = MI->getOperand(2).getImm();
1055     if (ShAmt == 0 || ShAmt >= 4) return 0;
1056
1057     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1058       X86::LEA64_32r : X86::LEA32r;
1059     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1060       .addReg(Dest, true, false, false, isDead)
1061       .addReg(0).addImm(1 << ShAmt)
1062       .addReg(Src, false, false, isKill).addImm(0);
1063     break;
1064   }
1065   case X86::SHL16ri: {
1066     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1067     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1068     // the flags produced by a shift yet, so this is safe.
1069     unsigned ShAmt = MI->getOperand(2).getImm();
1070     if (ShAmt == 0 || ShAmt >= 4) return 0;
1071
1072     if (DisableLEA16) {
1073       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1074       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1075       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1076         ? X86::LEA64_32r : X86::LEA32r;
1077       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1078       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1079
1080       // Build and insert into an implicit UNDEF value. This is OK because
1081       // well be shifting and then extracting the lower 16-bits.
1082       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1083       MachineInstr *InsMI =
1084         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1085         .addReg(leaInReg).addReg(Src, false, false, isKill)
1086         .addImm(X86::SUBREG_16BIT);
1087
1088       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1089         .addReg(0).addImm(1 << ShAmt)
1090         .addReg(leaInReg, false, false, true).addImm(0);
1091
1092       MachineInstr *ExtMI =
1093         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1094         .addReg(Dest, true, false, false, isDead)
1095         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1096
1097       if (LV) {
1098         // Update live variables
1099         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1100         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1101         if (isKill)
1102           LV->replaceKillInstruction(Src, MI, InsMI);
1103         if (isDead)
1104           LV->replaceKillInstruction(Dest, MI, ExtMI);
1105       }
1106       return ExtMI;
1107     } else {
1108       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1109         .addReg(Dest, true, false, false, isDead)
1110         .addReg(0).addImm(1 << ShAmt)
1111         .addReg(Src, false, false, isKill).addImm(0);
1112     }
1113     break;
1114   }
1115   default: {
1116     // The following opcodes also sets the condition code register(s). Only
1117     // convert them to equivalent lea if the condition code register def's
1118     // are dead!
1119     if (hasLiveCondCodeDef(MI))
1120       return 0;
1121
1122     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1123     switch (MIOpc) {
1124     default: return 0;
1125     case X86::INC64r:
1126     case X86::INC32r:
1127     case X86::INC64_32r: {
1128       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1129       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1130         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1131       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1132                               .addReg(Dest, true, false, false, isDead),
1133                               Src, isKill, 1);
1134       break;
1135     }
1136     case X86::INC16r:
1137     case X86::INC64_16r:
1138       if (DisableLEA16) return 0;
1139       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1140       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1141                            .addReg(Dest, true, false, false, isDead),
1142                            Src, isKill, 1);
1143       break;
1144     case X86::DEC64r:
1145     case X86::DEC32r:
1146     case X86::DEC64_32r: {
1147       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1148       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1149         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1150       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1151                               .addReg(Dest, true, false, false, isDead),
1152                               Src, isKill, -1);
1153       break;
1154     }
1155     case X86::DEC16r:
1156     case X86::DEC64_16r:
1157       if (DisableLEA16) return 0;
1158       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1159       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1160                            .addReg(Dest, true, false, false, isDead),
1161                            Src, isKill, -1);
1162       break;
1163     case X86::ADD64rr:
1164     case X86::ADD32rr: {
1165       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1166       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1167         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1168       unsigned Src2 = MI->getOperand(2).getReg();
1169       bool isKill2 = MI->getOperand(2).isKill();
1170       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1171                         .addReg(Dest, true, false, false, isDead),
1172                         Src, isKill, Src2, isKill2);
1173       if (LV && isKill2)
1174         LV->replaceKillInstruction(Src2, MI, NewMI);
1175       break;
1176     }
1177     case X86::ADD16rr: {
1178       if (DisableLEA16) return 0;
1179       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1180       unsigned Src2 = MI->getOperand(2).getReg();
1181       bool isKill2 = MI->getOperand(2).isKill();
1182       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1183                         .addReg(Dest, true, false, false, isDead),
1184                         Src, isKill, Src2, isKill2);
1185       if (LV && isKill2)
1186         LV->replaceKillInstruction(Src2, MI, NewMI);
1187       break;
1188     }
1189     case X86::ADD64ri32:
1190     case X86::ADD64ri8:
1191       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1192       if (MI->getOperand(2).isImm())
1193         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1194                                 .addReg(Dest, true, false, false, isDead),
1195                                 Src, isKill, MI->getOperand(2).getImm());
1196       break;
1197     case X86::ADD32ri:
1198     case X86::ADD32ri8:
1199       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1200       if (MI->getOperand(2).isImm()) {
1201         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1202         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1203                                 .addReg(Dest, true, false, false, isDead),
1204                                 Src, isKill, MI->getOperand(2).getImm());
1205       }
1206       break;
1207     case X86::ADD16ri:
1208     case X86::ADD16ri8:
1209       if (DisableLEA16) return 0;
1210       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1211       if (MI->getOperand(2).isImm())
1212         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1213                              .addReg(Dest, true, false, false, isDead),
1214                              Src, isKill, MI->getOperand(2).getImm());
1215       break;
1216     case X86::SHL16ri:
1217       if (DisableLEA16) return 0;
1218     case X86::SHL32ri:
1219     case X86::SHL64ri: {
1220       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1221              "Unknown shl instruction!");
1222       unsigned ShAmt = MI->getOperand(2).getImm();
1223       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1224         X86AddressMode AM;
1225         AM.Scale = 1 << ShAmt;
1226         AM.IndexReg = Src;
1227         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1228           : (MIOpc == X86::SHL32ri
1229              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1230         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1231                                .addReg(Dest, true, false, false, isDead), AM);
1232         if (isKill)
1233           NewMI->getOperand(3).setIsKill(true);
1234       }
1235       break;
1236     }
1237     }
1238   }
1239   }
1240
1241   if (!NewMI) return 0;
1242
1243   if (LV) {  // Update live variables
1244     if (isKill)
1245       LV->replaceKillInstruction(Src, MI, NewMI);
1246     if (isDead)
1247       LV->replaceKillInstruction(Dest, MI, NewMI);
1248   }
1249
1250   MFI->insert(MBBI, NewMI);          // Insert the new inst
1251   return NewMI;
1252 }
1253
1254 /// commuteInstruction - We have a few instructions that must be hacked on to
1255 /// commute them.
1256 ///
1257 MachineInstr *
1258 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1259   switch (MI->getOpcode()) {
1260   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1261   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1262   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1263   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1264   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1265   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1266     unsigned Opc;
1267     unsigned Size;
1268     switch (MI->getOpcode()) {
1269     default: assert(0 && "Unreachable!");
1270     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1271     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1272     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1273     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1274     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1275     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1276     }
1277     unsigned Amt = MI->getOperand(3).getImm();
1278     if (NewMI) {
1279       MachineFunction &MF = *MI->getParent()->getParent();
1280       MI = MF.CloneMachineInstr(MI);
1281       NewMI = false;
1282     }
1283     MI->setDesc(get(Opc));
1284     MI->getOperand(3).setImm(Size-Amt);
1285     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1286   }
1287   case X86::CMOVB16rr:
1288   case X86::CMOVB32rr:
1289   case X86::CMOVB64rr:
1290   case X86::CMOVAE16rr:
1291   case X86::CMOVAE32rr:
1292   case X86::CMOVAE64rr:
1293   case X86::CMOVE16rr:
1294   case X86::CMOVE32rr:
1295   case X86::CMOVE64rr:
1296   case X86::CMOVNE16rr:
1297   case X86::CMOVNE32rr:
1298   case X86::CMOVNE64rr:
1299   case X86::CMOVBE16rr:
1300   case X86::CMOVBE32rr:
1301   case X86::CMOVBE64rr:
1302   case X86::CMOVA16rr:
1303   case X86::CMOVA32rr:
1304   case X86::CMOVA64rr:
1305   case X86::CMOVL16rr:
1306   case X86::CMOVL32rr:
1307   case X86::CMOVL64rr:
1308   case X86::CMOVGE16rr:
1309   case X86::CMOVGE32rr:
1310   case X86::CMOVGE64rr:
1311   case X86::CMOVLE16rr:
1312   case X86::CMOVLE32rr:
1313   case X86::CMOVLE64rr:
1314   case X86::CMOVG16rr:
1315   case X86::CMOVG32rr:
1316   case X86::CMOVG64rr:
1317   case X86::CMOVS16rr:
1318   case X86::CMOVS32rr:
1319   case X86::CMOVS64rr:
1320   case X86::CMOVNS16rr:
1321   case X86::CMOVNS32rr:
1322   case X86::CMOVNS64rr:
1323   case X86::CMOVP16rr:
1324   case X86::CMOVP32rr:
1325   case X86::CMOVP64rr:
1326   case X86::CMOVNP16rr:
1327   case X86::CMOVNP32rr:
1328   case X86::CMOVNP64rr:
1329   case X86::CMOVO16rr:
1330   case X86::CMOVO32rr:
1331   case X86::CMOVO64rr:
1332   case X86::CMOVNO16rr:
1333   case X86::CMOVNO32rr:
1334   case X86::CMOVNO64rr: {
1335     unsigned Opc = 0;
1336     switch (MI->getOpcode()) {
1337     default: break;
1338     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1339     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1340     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1341     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1342     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1343     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1344     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1345     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1346     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1347     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1348     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1349     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1350     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1351     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1352     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1353     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1354     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1355     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1356     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1357     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1358     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1359     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1360     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1361     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1362     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1363     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1364     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1365     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1366     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1367     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1368     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1369     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1370     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1371     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1372     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1373     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1374     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1375     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1376     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1377     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1378     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1379     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1380     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1381     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1382     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1383     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1384     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1385     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1386     }
1387     if (NewMI) {
1388       MachineFunction &MF = *MI->getParent()->getParent();
1389       MI = MF.CloneMachineInstr(MI);
1390       NewMI = false;
1391     }
1392     MI->setDesc(get(Opc));
1393     // Fallthrough intended.
1394   }
1395   default:
1396     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1397   }
1398 }
1399
1400 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1401   switch (BrOpc) {
1402   default: return X86::COND_INVALID;
1403   case X86::JE:  return X86::COND_E;
1404   case X86::JNE: return X86::COND_NE;
1405   case X86::JL:  return X86::COND_L;
1406   case X86::JLE: return X86::COND_LE;
1407   case X86::JG:  return X86::COND_G;
1408   case X86::JGE: return X86::COND_GE;
1409   case X86::JB:  return X86::COND_B;
1410   case X86::JBE: return X86::COND_BE;
1411   case X86::JA:  return X86::COND_A;
1412   case X86::JAE: return X86::COND_AE;
1413   case X86::JS:  return X86::COND_S;
1414   case X86::JNS: return X86::COND_NS;
1415   case X86::JP:  return X86::COND_P;
1416   case X86::JNP: return X86::COND_NP;
1417   case X86::JO:  return X86::COND_O;
1418   case X86::JNO: return X86::COND_NO;
1419   }
1420 }
1421
1422 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1423   switch (CC) {
1424   default: assert(0 && "Illegal condition code!");
1425   case X86::COND_E:  return X86::JE;
1426   case X86::COND_NE: return X86::JNE;
1427   case X86::COND_L:  return X86::JL;
1428   case X86::COND_LE: return X86::JLE;
1429   case X86::COND_G:  return X86::JG;
1430   case X86::COND_GE: return X86::JGE;
1431   case X86::COND_B:  return X86::JB;
1432   case X86::COND_BE: return X86::JBE;
1433   case X86::COND_A:  return X86::JA;
1434   case X86::COND_AE: return X86::JAE;
1435   case X86::COND_S:  return X86::JS;
1436   case X86::COND_NS: return X86::JNS;
1437   case X86::COND_P:  return X86::JP;
1438   case X86::COND_NP: return X86::JNP;
1439   case X86::COND_O:  return X86::JO;
1440   case X86::COND_NO: return X86::JNO;
1441   }
1442 }
1443
1444 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1445 /// e.g. turning COND_E to COND_NE.
1446 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1447   switch (CC) {
1448   default: assert(0 && "Illegal condition code!");
1449   case X86::COND_E:  return X86::COND_NE;
1450   case X86::COND_NE: return X86::COND_E;
1451   case X86::COND_L:  return X86::COND_GE;
1452   case X86::COND_LE: return X86::COND_G;
1453   case X86::COND_G:  return X86::COND_LE;
1454   case X86::COND_GE: return X86::COND_L;
1455   case X86::COND_B:  return X86::COND_AE;
1456   case X86::COND_BE: return X86::COND_A;
1457   case X86::COND_A:  return X86::COND_BE;
1458   case X86::COND_AE: return X86::COND_B;
1459   case X86::COND_S:  return X86::COND_NS;
1460   case X86::COND_NS: return X86::COND_S;
1461   case X86::COND_P:  return X86::COND_NP;
1462   case X86::COND_NP: return X86::COND_P;
1463   case X86::COND_O:  return X86::COND_NO;
1464   case X86::COND_NO: return X86::COND_O;
1465   }
1466 }
1467
1468 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1469   const TargetInstrDesc &TID = MI->getDesc();
1470   if (!TID.isTerminator()) return false;
1471
1472   // Conditional branch is a special case.
1473   if (TID.isBranch() && !TID.isBarrier())
1474     return true;
1475   if (!TID.isPredicable())
1476     return true;
1477   return !isPredicated(MI);
1478 }
1479
1480 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1481 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1482                                                const X86InstrInfo &TII) {
1483   if (MI->getOpcode() == X86::FP_REG_KILL)
1484     return false;
1485   return TII.isUnpredicatedTerminator(MI);
1486 }
1487
1488 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1489                                  MachineBasicBlock *&TBB,
1490                                  MachineBasicBlock *&FBB,
1491                                  SmallVectorImpl<MachineOperand> &Cond,
1492                                  bool AllowModify) const {
1493   // Start from the bottom of the block and work up, examining the
1494   // terminator instructions.
1495   MachineBasicBlock::iterator I = MBB.end();
1496   while (I != MBB.begin()) {
1497     --I;
1498     // Working from the bottom, when we see a non-terminator
1499     // instruction, we're done.
1500     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1501       break;
1502     // A terminator that isn't a branch can't easily be handled
1503     // by this analysis.
1504     if (!I->getDesc().isBranch())
1505       return true;
1506     // Handle unconditional branches.
1507     if (I->getOpcode() == X86::JMP) {
1508       if (!AllowModify) {
1509         TBB = I->getOperand(0).getMBB();
1510         return false;
1511       }
1512
1513       // If the block has any instructions after a JMP, delete them.
1514       while (next(I) != MBB.end())
1515         next(I)->eraseFromParent();
1516       Cond.clear();
1517       FBB = 0;
1518       // Delete the JMP if it's equivalent to a fall-through.
1519       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1520         TBB = 0;
1521         I->eraseFromParent();
1522         I = MBB.end();
1523         continue;
1524       }
1525       // TBB is used to indicate the unconditinal destination.
1526       TBB = I->getOperand(0).getMBB();
1527       continue;
1528     }
1529     // Handle conditional branches.
1530     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1531     if (BranchCode == X86::COND_INVALID)
1532       return true;  // Can't handle indirect branch.
1533     // Working from the bottom, handle the first conditional branch.
1534     if (Cond.empty()) {
1535       FBB = TBB;
1536       TBB = I->getOperand(0).getMBB();
1537       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1538       continue;
1539     }
1540     // Handle subsequent conditional branches. Only handle the case
1541     // where all conditional branches branch to the same destination
1542     // and their condition opcodes fit one of the special
1543     // multi-branch idioms.
1544     assert(Cond.size() == 1);
1545     assert(TBB);
1546     // Only handle the case where all conditional branches branch to
1547     // the same destination.
1548     if (TBB != I->getOperand(0).getMBB())
1549       return true;
1550     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1551     // If the conditions are the same, we can leave them alone.
1552     if (OldBranchCode == BranchCode)
1553       continue;
1554     // If they differ, see if they fit one of the known patterns.
1555     // Theoretically we could handle more patterns here, but
1556     // we shouldn't expect to see them if instruction selection
1557     // has done a reasonable job.
1558     if ((OldBranchCode == X86::COND_NP &&
1559          BranchCode == X86::COND_E) ||
1560         (OldBranchCode == X86::COND_E &&
1561          BranchCode == X86::COND_NP))
1562       BranchCode = X86::COND_NP_OR_E;
1563     else if ((OldBranchCode == X86::COND_P &&
1564               BranchCode == X86::COND_NE) ||
1565              (OldBranchCode == X86::COND_NE &&
1566               BranchCode == X86::COND_P))
1567       BranchCode = X86::COND_NE_OR_P;
1568     else
1569       return true;
1570     // Update the MachineOperand.
1571     Cond[0].setImm(BranchCode);
1572   }
1573
1574   return false;
1575 }
1576
1577 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1578   MachineBasicBlock::iterator I = MBB.end();
1579   unsigned Count = 0;
1580
1581   while (I != MBB.begin()) {
1582     --I;
1583     if (I->getOpcode() != X86::JMP &&
1584         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1585       break;
1586     // Remove the branch.
1587     I->eraseFromParent();
1588     I = MBB.end();
1589     ++Count;
1590   }
1591
1592   return Count;
1593 }
1594
1595 unsigned
1596 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1597                            MachineBasicBlock *FBB,
1598                            const SmallVectorImpl<MachineOperand> &Cond) const {
1599   // FIXME this should probably have a DebugLoc operand
1600   DebugLoc dl = DebugLoc::getUnknownLoc();
1601   // Shouldn't be a fall through.
1602   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1603   assert((Cond.size() == 1 || Cond.size() == 0) &&
1604          "X86 branch conditions have one component!");
1605
1606   if (Cond.empty()) {
1607     // Unconditional branch?
1608     assert(!FBB && "Unconditional branch with multiple successors!");
1609     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1610     return 1;
1611   }
1612
1613   // Conditional branch.
1614   unsigned Count = 0;
1615   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1616   switch (CC) {
1617   case X86::COND_NP_OR_E:
1618     // Synthesize NP_OR_E with two branches.
1619     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1620     ++Count;
1621     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1622     ++Count;
1623     break;
1624   case X86::COND_NE_OR_P:
1625     // Synthesize NE_OR_P with two branches.
1626     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1627     ++Count;
1628     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1629     ++Count;
1630     break;
1631   default: {
1632     unsigned Opc = GetCondBranchFromCond(CC);
1633     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1634     ++Count;
1635   }
1636   }
1637   if (FBB) {
1638     // Two-way Conditional branch. Insert the second branch.
1639     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1640     ++Count;
1641   }
1642   return Count;
1643 }
1644
1645 /// isHReg - Test if the given register is a physical h register.
1646 static bool isHReg(unsigned Reg) {
1647   return Reg == X86::AH || Reg == X86::BH || Reg == X86::CH || Reg == X86::DH;
1648 }
1649
1650 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1651                                 MachineBasicBlock::iterator MI,
1652                                 unsigned DestReg, unsigned SrcReg,
1653                                 const TargetRegisterClass *DestRC,
1654                                 const TargetRegisterClass *SrcRC) const {
1655   DebugLoc DL = DebugLoc::getUnknownLoc();
1656   if (MI != MBB.end()) DL = MI->getDebugLoc();
1657
1658   if (DestRC == SrcRC) {
1659     unsigned Opc;
1660     if (DestRC == &X86::GR64RegClass) {
1661       Opc = X86::MOV64rr;
1662     } else if (DestRC == &X86::GR32RegClass) {
1663       Opc = X86::MOV32rr;
1664     } else if (DestRC == &X86::GR16RegClass) {
1665       Opc = X86::MOV16rr;
1666     } else if (DestRC == &X86::GR8RegClass) {
1667       // Copying two or from a physical H register requires a NOREX move.
1668       // Otherwise use a normal move.
1669       if (isHReg(DestReg) || isHReg(SrcReg))
1670         Opc = X86::MOV8rr_NOREX;
1671       else
1672         Opc = X86::MOV8rr;
1673     } else if (DestRC == &X86::GR64_RegClass) {
1674       Opc = X86::MOV64rr;
1675     } else if (DestRC == &X86::GR32_RegClass) {
1676       Opc = X86::MOV32rr;
1677     } else if (DestRC == &X86::GR16_RegClass) {
1678       Opc = X86::MOV16rr;
1679     } else if (DestRC == &X86::GR8_RegClass) {
1680       Opc = X86::MOV8rr;
1681     } else if (DestRC == &X86::GR64_NOREXRegClass) {
1682       Opc = X86::MOV64rr;
1683     } else if (DestRC == &X86::GR32_NOREXRegClass) {
1684       Opc = X86::MOV32rr;
1685     } else if (DestRC == &X86::GR16_NOREXRegClass) {
1686       Opc = X86::MOV16rr;
1687     } else if (DestRC == &X86::GR8_NOREXRegClass) {
1688       Opc = X86::MOV8rr;
1689     } else if (DestRC == &X86::RFP32RegClass) {
1690       Opc = X86::MOV_Fp3232;
1691     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1692       Opc = X86::MOV_Fp6464;
1693     } else if (DestRC == &X86::RFP80RegClass) {
1694       Opc = X86::MOV_Fp8080;
1695     } else if (DestRC == &X86::FR32RegClass) {
1696       Opc = X86::FsMOVAPSrr;
1697     } else if (DestRC == &X86::FR64RegClass) {
1698       Opc = X86::FsMOVAPDrr;
1699     } else if (DestRC == &X86::VR128RegClass) {
1700       Opc = X86::MOVAPSrr;
1701     } else if (DestRC == &X86::VR64RegClass) {
1702       Opc = X86::MMX_MOVQ64rr;
1703     } else {
1704       return false;
1705     }
1706     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1707     return true;
1708   }
1709
1710   // Moving EFLAGS to / from another register requires a push and a pop.
1711   if (SrcRC == &X86::CCRRegClass) {
1712     if (SrcReg != X86::EFLAGS)
1713       return false;
1714     if (DestRC == &X86::GR64RegClass) {
1715       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1716       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1717       return true;
1718     } else if (DestRC == &X86::GR32RegClass) {
1719       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1720       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1721       return true;
1722     }
1723   } else if (DestRC == &X86::CCRRegClass) {
1724     if (DestReg != X86::EFLAGS)
1725       return false;
1726     if (SrcRC == &X86::GR64RegClass) {
1727       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1728       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1729       return true;
1730     } else if (SrcRC == &X86::GR32RegClass) {
1731       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1732       BuildMI(MBB, MI, DL, get(X86::POPFD));
1733       return true;
1734     }
1735   }
1736
1737   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1738   if (SrcRC == &X86::RSTRegClass) {
1739     // Copying from ST(0)/ST(1).
1740     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1741       // Can only copy from ST(0)/ST(1) right now
1742       return false;
1743     bool isST0 = SrcReg == X86::ST0;
1744     unsigned Opc;
1745     if (DestRC == &X86::RFP32RegClass)
1746       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1747     else if (DestRC == &X86::RFP64RegClass)
1748       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1749     else {
1750       if (DestRC != &X86::RFP80RegClass)
1751         return false;
1752       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1753     }
1754     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1755     return true;
1756   }
1757
1758   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1759   if (DestRC == &X86::RSTRegClass) {
1760     // Copying to ST(0) / ST(1).
1761     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1762       // Can only copy to TOS right now
1763       return false;
1764     bool isST0 = DestReg == X86::ST0;
1765     unsigned Opc;
1766     if (SrcRC == &X86::RFP32RegClass)
1767       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1768     else if (SrcRC == &X86::RFP64RegClass)
1769       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1770     else {
1771       if (SrcRC != &X86::RFP80RegClass)
1772         return false;
1773       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1774     }
1775     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1776     return true;
1777   }
1778
1779   // Not yet supported!
1780   return false;
1781 }
1782
1783 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1784                                   bool isStackAligned) {
1785   unsigned Opc = 0;
1786   if (RC == &X86::GR64RegClass) {
1787     Opc = X86::MOV64mr;
1788   } else if (RC == &X86::GR32RegClass) {
1789     Opc = X86::MOV32mr;
1790   } else if (RC == &X86::GR16RegClass) {
1791     Opc = X86::MOV16mr;
1792   } else if (RC == &X86::GR8RegClass) {
1793     Opc = X86::MOV8mr;
1794   } else if (RC == &X86::GR64_RegClass) {
1795     Opc = X86::MOV64mr;
1796   } else if (RC == &X86::GR32_RegClass) {
1797     Opc = X86::MOV32mr;
1798   } else if (RC == &X86::GR16_RegClass) {
1799     Opc = X86::MOV16mr;
1800   } else if (RC == &X86::GR8_RegClass) {
1801     Opc = X86::MOV8mr;
1802   } else if (RC == &X86::GR64_NOREXRegClass) {
1803     Opc = X86::MOV64mr;
1804   } else if (RC == &X86::GR32_NOREXRegClass) {
1805     Opc = X86::MOV32mr;
1806   } else if (RC == &X86::GR16_NOREXRegClass) {
1807     Opc = X86::MOV16mr;
1808   } else if (RC == &X86::GR8_NOREXRegClass) {
1809     Opc = X86::MOV8mr;
1810   } else if (RC == &X86::RFP80RegClass) {
1811     Opc = X86::ST_FpP80m;   // pops
1812   } else if (RC == &X86::RFP64RegClass) {
1813     Opc = X86::ST_Fp64m;
1814   } else if (RC == &X86::RFP32RegClass) {
1815     Opc = X86::ST_Fp32m;
1816   } else if (RC == &X86::FR32RegClass) {
1817     Opc = X86::MOVSSmr;
1818   } else if (RC == &X86::FR64RegClass) {
1819     Opc = X86::MOVSDmr;
1820   } else if (RC == &X86::VR128RegClass) {
1821     // If stack is realigned we can use aligned stores.
1822     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1823   } else if (RC == &X86::VR64RegClass) {
1824     Opc = X86::MMX_MOVQ64mr;
1825   } else {
1826     assert(0 && "Unknown regclass");
1827     abort();
1828   }
1829
1830   return Opc;
1831 }
1832
1833 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1834                                        MachineBasicBlock::iterator MI,
1835                                        unsigned SrcReg, bool isKill, int FrameIdx,
1836                                        const TargetRegisterClass *RC) const {
1837   const MachineFunction &MF = *MBB.getParent();
1838   bool isAligned = (RI.getStackAlignment() >= 16) ||
1839     RI.needsStackRealignment(MF);
1840   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1841   DebugLoc DL = DebugLoc::getUnknownLoc();
1842   if (MI != MBB.end()) DL = MI->getDebugLoc();
1843   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1844                       .addReg(SrcReg, false, false, isKill);
1845 }
1846
1847 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1848                                   bool isKill,
1849                                   SmallVectorImpl<MachineOperand> &Addr,
1850                                   const TargetRegisterClass *RC,
1851                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1852   bool isAligned = (RI.getStackAlignment() >= 16) ||
1853     RI.needsStackRealignment(MF);
1854   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1855   DebugLoc DL = DebugLoc::getUnknownLoc();
1856   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1857   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1858     MIB.addOperand(Addr[i]);
1859   MIB.addReg(SrcReg, false, false, isKill);
1860   NewMIs.push_back(MIB);
1861 }
1862
1863 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1864                                  bool isStackAligned) {
1865   unsigned Opc = 0;
1866   if (RC == &X86::GR64RegClass) {
1867     Opc = X86::MOV64rm;
1868   } else if (RC == &X86::GR32RegClass) {
1869     Opc = X86::MOV32rm;
1870   } else if (RC == &X86::GR16RegClass) {
1871     Opc = X86::MOV16rm;
1872   } else if (RC == &X86::GR8RegClass) {
1873     Opc = X86::MOV8rm;
1874   } else if (RC == &X86::GR64_RegClass) {
1875     Opc = X86::MOV64rm;
1876   } else if (RC == &X86::GR32_RegClass) {
1877     Opc = X86::MOV32rm;
1878   } else if (RC == &X86::GR16_RegClass) {
1879     Opc = X86::MOV16rm;
1880   } else if (RC == &X86::GR8_RegClass) {
1881     Opc = X86::MOV8rm;
1882   } else if (RC == &X86::GR64_NOREXRegClass) {
1883     Opc = X86::MOV64rm;
1884   } else if (RC == &X86::GR32_NOREXRegClass) {
1885     Opc = X86::MOV32rm;
1886   } else if (RC == &X86::GR16_NOREXRegClass) {
1887     Opc = X86::MOV16rm;
1888   } else if (RC == &X86::GR8_NOREXRegClass) {
1889     Opc = X86::MOV8rm;
1890   } else if (RC == &X86::RFP80RegClass) {
1891     Opc = X86::LD_Fp80m;
1892   } else if (RC == &X86::RFP64RegClass) {
1893     Opc = X86::LD_Fp64m;
1894   } else if (RC == &X86::RFP32RegClass) {
1895     Opc = X86::LD_Fp32m;
1896   } else if (RC == &X86::FR32RegClass) {
1897     Opc = X86::MOVSSrm;
1898   } else if (RC == &X86::FR64RegClass) {
1899     Opc = X86::MOVSDrm;
1900   } else if (RC == &X86::VR128RegClass) {
1901     // If stack is realigned we can use aligned loads.
1902     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1903   } else if (RC == &X86::VR64RegClass) {
1904     Opc = X86::MMX_MOVQ64rm;
1905   } else {
1906     assert(0 && "Unknown regclass");
1907     abort();
1908   }
1909
1910   return Opc;
1911 }
1912
1913 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1914                                         MachineBasicBlock::iterator MI,
1915                                         unsigned DestReg, int FrameIdx,
1916                                         const TargetRegisterClass *RC) const{
1917   const MachineFunction &MF = *MBB.getParent();
1918   bool isAligned = (RI.getStackAlignment() >= 16) ||
1919     RI.needsStackRealignment(MF);
1920   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1921   DebugLoc DL = DebugLoc::getUnknownLoc();
1922   if (MI != MBB.end()) DL = MI->getDebugLoc();
1923   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1924 }
1925
1926 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1927                                  SmallVectorImpl<MachineOperand> &Addr,
1928                                  const TargetRegisterClass *RC,
1929                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1930   bool isAligned = (RI.getStackAlignment() >= 16) ||
1931     RI.needsStackRealignment(MF);
1932   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1933   DebugLoc DL = DebugLoc::getUnknownLoc();
1934   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1935   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1936     MIB.addOperand(Addr[i]);
1937   NewMIs.push_back(MIB);
1938 }
1939
1940 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1941                                              MachineBasicBlock::iterator MI,
1942                                 const std::vector<CalleeSavedInfo> &CSI) const {
1943   if (CSI.empty())
1944     return false;
1945
1946   DebugLoc DL = DebugLoc::getUnknownLoc();
1947   if (MI != MBB.end()) DL = MI->getDebugLoc();
1948
1949   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1950   unsigned SlotSize = is64Bit ? 8 : 4;
1951
1952   MachineFunction &MF = *MBB.getParent();
1953   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1954   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1955
1956   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1957   for (unsigned i = CSI.size(); i != 0; --i) {
1958     unsigned Reg = CSI[i-1].getReg();
1959     // Add the callee-saved register as live-in. It's killed at the spill.
1960     MBB.addLiveIn(Reg);
1961     BuildMI(MBB, MI, DL, get(Opc))
1962       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1963   }
1964   return true;
1965 }
1966
1967 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1968                                                MachineBasicBlock::iterator MI,
1969                                 const std::vector<CalleeSavedInfo> &CSI) const {
1970   if (CSI.empty())
1971     return false;
1972
1973   DebugLoc DL = DebugLoc::getUnknownLoc();
1974   if (MI != MBB.end()) DL = MI->getDebugLoc();
1975
1976   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1977
1978   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1979   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1980     unsigned Reg = CSI[i].getReg();
1981     BuildMI(MBB, MI, DL, get(Opc), Reg);
1982   }
1983   return true;
1984 }
1985
1986 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1987                                      const SmallVectorImpl<MachineOperand> &MOs,
1988                                      MachineInstr *MI,
1989                                      const TargetInstrInfo &TII) {
1990   // Create the base instruction with the memory operand as the first part.
1991   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1992                                               MI->getDebugLoc(), true);
1993   MachineInstrBuilder MIB(NewMI);
1994   unsigned NumAddrOps = MOs.size();
1995   for (unsigned i = 0; i != NumAddrOps; ++i)
1996     MIB.addOperand(MOs[i]);
1997   if (NumAddrOps < 4)  // FrameIndex only
1998     addOffset(MIB, 0);
1999
2000   // Loop over the rest of the ri operands, converting them over.
2001   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2002   for (unsigned i = 0; i != NumOps; ++i) {
2003     MachineOperand &MO = MI->getOperand(i+2);
2004     MIB.addOperand(MO);
2005   }
2006   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2007     MachineOperand &MO = MI->getOperand(i);
2008     MIB.addOperand(MO);
2009   }
2010   return MIB;
2011 }
2012
2013 static MachineInstr *FuseInst(MachineFunction &MF,
2014                               unsigned Opcode, unsigned OpNo,
2015                               const SmallVectorImpl<MachineOperand> &MOs,
2016                               MachineInstr *MI, const TargetInstrInfo &TII) {
2017   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2018                                               MI->getDebugLoc(), true);
2019   MachineInstrBuilder MIB(NewMI);
2020
2021   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2022     MachineOperand &MO = MI->getOperand(i);
2023     if (i == OpNo) {
2024       assert(MO.isReg() && "Expected to fold into reg operand!");
2025       unsigned NumAddrOps = MOs.size();
2026       for (unsigned i = 0; i != NumAddrOps; ++i)
2027         MIB.addOperand(MOs[i]);
2028       if (NumAddrOps < 4)  // FrameIndex only
2029         addOffset(MIB, 0);
2030     } else {
2031       MIB.addOperand(MO);
2032     }
2033   }
2034   return MIB;
2035 }
2036
2037 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2038                                 const SmallVectorImpl<MachineOperand> &MOs,
2039                                 MachineInstr *MI) {
2040   MachineFunction &MF = *MI->getParent()->getParent();
2041   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2042
2043   unsigned NumAddrOps = MOs.size();
2044   for (unsigned i = 0; i != NumAddrOps; ++i)
2045     MIB.addOperand(MOs[i]);
2046   if (NumAddrOps < 4)  // FrameIndex only
2047     addOffset(MIB, 0);
2048   return MIB.addImm(0);
2049 }
2050
2051 MachineInstr*
2052 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2053                                     MachineInstr *MI, unsigned i,
2054                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2055   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2056   bool isTwoAddrFold = false;
2057   unsigned NumOps = MI->getDesc().getNumOperands();
2058   bool isTwoAddr = NumOps > 1 &&
2059     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2060
2061   MachineInstr *NewMI = NULL;
2062   // Folding a memory location into the two-address part of a two-address
2063   // instruction is different than folding it other places.  It requires
2064   // replacing the *two* registers with the memory location.
2065   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2066       MI->getOperand(0).isReg() &&
2067       MI->getOperand(1).isReg() &&
2068       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2069     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2070     isTwoAddrFold = true;
2071   } else if (i == 0) { // If operand 0
2072     if (MI->getOpcode() == X86::MOV16r0)
2073       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2074     else if (MI->getOpcode() == X86::MOV32r0)
2075       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2076     else if (MI->getOpcode() == X86::MOV64r0)
2077       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2078     else if (MI->getOpcode() == X86::MOV8r0)
2079       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2080     if (NewMI)
2081       return NewMI;
2082
2083     OpcodeTablePtr = &RegOp2MemOpTable0;
2084   } else if (i == 1) {
2085     OpcodeTablePtr = &RegOp2MemOpTable1;
2086   } else if (i == 2) {
2087     OpcodeTablePtr = &RegOp2MemOpTable2;
2088   }
2089
2090   // If table selected...
2091   if (OpcodeTablePtr) {
2092     // Find the Opcode to fuse
2093     DenseMap<unsigned*, unsigned>::iterator I =
2094       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2095     if (I != OpcodeTablePtr->end()) {
2096       if (isTwoAddrFold)
2097         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2098       else
2099         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2100       return NewMI;
2101     }
2102   }
2103
2104   // No fusion
2105   if (PrintFailedFusing)
2106     cerr << "We failed to fuse operand " << i << " in " << *MI;
2107   return NULL;
2108 }
2109
2110
2111 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2112                                                   MachineInstr *MI,
2113                                                   const SmallVectorImpl<unsigned> &Ops,
2114                                                   int FrameIndex) const {
2115   // Check switch flag
2116   if (NoFusing) return NULL;
2117
2118   const MachineFrameInfo *MFI = MF.getFrameInfo();
2119   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2120   // FIXME: Move alignment requirement into tables?
2121   if (Alignment < 16) {
2122     switch (MI->getOpcode()) {
2123     default: break;
2124     // Not always safe to fold movsd into these instructions since their load
2125     // folding variants expects the address to be 16 byte aligned.
2126     case X86::FsANDNPDrr:
2127     case X86::FsANDNPSrr:
2128     case X86::FsANDPDrr:
2129     case X86::FsANDPSrr:
2130     case X86::FsORPDrr:
2131     case X86::FsORPSrr:
2132     case X86::FsXORPDrr:
2133     case X86::FsXORPSrr:
2134       return NULL;
2135     }
2136   }
2137
2138   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2139     unsigned NewOpc = 0;
2140     switch (MI->getOpcode()) {
2141     default: return NULL;
2142     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2143     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2144     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2145     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2146     }
2147     // Change to CMPXXri r, 0 first.
2148     MI->setDesc(get(NewOpc));
2149     MI->getOperand(1).ChangeToImmediate(0);
2150   } else if (Ops.size() != 1)
2151     return NULL;
2152
2153   SmallVector<MachineOperand,4> MOs;
2154   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2155   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2156 }
2157
2158 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2159                                                   MachineInstr *MI,
2160                                             const SmallVectorImpl<unsigned> &Ops,
2161                                                   MachineInstr *LoadMI) const {
2162   // Check switch flag
2163   if (NoFusing) return NULL;
2164
2165   // Determine the alignment of the load.
2166   unsigned Alignment = 0;
2167   if (LoadMI->hasOneMemOperand())
2168     Alignment = LoadMI->memoperands_begin()->getAlignment();
2169
2170   // FIXME: Move alignment requirement into tables?
2171   if (Alignment < 16) {
2172     switch (MI->getOpcode()) {
2173     default: break;
2174     // Not always safe to fold movsd into these instructions since their load
2175     // folding variants expects the address to be 16 byte aligned.
2176     case X86::FsANDNPDrr:
2177     case X86::FsANDNPSrr:
2178     case X86::FsANDPDrr:
2179     case X86::FsANDPSrr:
2180     case X86::FsORPDrr:
2181     case X86::FsORPSrr:
2182     case X86::FsXORPDrr:
2183     case X86::FsXORPSrr:
2184       return NULL;
2185     }
2186   }
2187
2188   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2189     unsigned NewOpc = 0;
2190     switch (MI->getOpcode()) {
2191     default: return NULL;
2192     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2193     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2194     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2195     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2196     }
2197     // Change to CMPXXri r, 0 first.
2198     MI->setDesc(get(NewOpc));
2199     MI->getOperand(1).ChangeToImmediate(0);
2200   } else if (Ops.size() != 1)
2201     return NULL;
2202
2203   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2204   if (LoadMI->getOpcode() == X86::V_SET0 ||
2205       LoadMI->getOpcode() == X86::V_SETALLONES) {
2206     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2207     // Create a constant-pool entry and operands to load from it.
2208
2209     // x86-32 PIC requires a PIC base register for constant pools.
2210     unsigned PICBase = 0;
2211     if (TM.getRelocationModel() == Reloc::PIC_ &&
2212         !TM.getSubtarget<X86Subtarget>().is64Bit())
2213       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2214       // This doesn't work for several reasons.
2215       // 1. GlobalBaseReg may have been spilled.
2216       // 2. It may not be live at MI.
2217       return false;
2218
2219     // Create a v4i32 constant-pool entry.
2220     MachineConstantPool &MCP = *MF.getConstantPool();
2221     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2222     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2223                     ConstantVector::getNullValue(Ty) :
2224                     ConstantVector::getAllOnesValue(Ty);
2225     unsigned CPI = MCP.getConstantPoolIndex(C, 16);
2226
2227     // Create operands to load from the constant pool entry.
2228     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2229     MOs.push_back(MachineOperand::CreateImm(1));
2230     MOs.push_back(MachineOperand::CreateReg(0, false));
2231     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2232     MOs.push_back(MachineOperand::CreateReg(0, false));
2233   } else {
2234     // Folding a normal load. Just copy the load's address operands.
2235     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2236     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2237       MOs.push_back(LoadMI->getOperand(i));
2238   }
2239   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2240 }
2241
2242
2243 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2244                                   const SmallVectorImpl<unsigned> &Ops) const {
2245   // Check switch flag
2246   if (NoFusing) return 0;
2247
2248   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2249     switch (MI->getOpcode()) {
2250     default: return false;
2251     case X86::TEST8rr:
2252     case X86::TEST16rr:
2253     case X86::TEST32rr:
2254     case X86::TEST64rr:
2255       return true;
2256     }
2257   }
2258
2259   if (Ops.size() != 1)
2260     return false;
2261
2262   unsigned OpNum = Ops[0];
2263   unsigned Opc = MI->getOpcode();
2264   unsigned NumOps = MI->getDesc().getNumOperands();
2265   bool isTwoAddr = NumOps > 1 &&
2266     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2267
2268   // Folding a memory location into the two-address part of a two-address
2269   // instruction is different than folding it other places.  It requires
2270   // replacing the *two* registers with the memory location.
2271   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2272   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2273     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2274   } else if (OpNum == 0) { // If operand 0
2275     switch (Opc) {
2276     case X86::MOV16r0:
2277     case X86::MOV32r0:
2278     case X86::MOV64r0:
2279     case X86::MOV8r0:
2280       return true;
2281     default: break;
2282     }
2283     OpcodeTablePtr = &RegOp2MemOpTable0;
2284   } else if (OpNum == 1) {
2285     OpcodeTablePtr = &RegOp2MemOpTable1;
2286   } else if (OpNum == 2) {
2287     OpcodeTablePtr = &RegOp2MemOpTable2;
2288   }
2289
2290   if (OpcodeTablePtr) {
2291     // Find the Opcode to fuse
2292     DenseMap<unsigned*, unsigned>::iterator I =
2293       OpcodeTablePtr->find((unsigned*)Opc);
2294     if (I != OpcodeTablePtr->end())
2295       return true;
2296   }
2297   return false;
2298 }
2299
2300 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2301                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2302                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2303   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2304     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2305   if (I == MemOp2RegOpTable.end())
2306     return false;
2307   DebugLoc dl = MI->getDebugLoc();
2308   unsigned Opc = I->second.first;
2309   unsigned Index = I->second.second & 0xf;
2310   bool FoldedLoad = I->second.second & (1 << 4);
2311   bool FoldedStore = I->second.second & (1 << 5);
2312   if (UnfoldLoad && !FoldedLoad)
2313     return false;
2314   UnfoldLoad &= FoldedLoad;
2315   if (UnfoldStore && !FoldedStore)
2316     return false;
2317   UnfoldStore &= FoldedStore;
2318
2319   const TargetInstrDesc &TID = get(Opc);
2320   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2321   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2322     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2323   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2324   SmallVector<MachineOperand,2> BeforeOps;
2325   SmallVector<MachineOperand,2> AfterOps;
2326   SmallVector<MachineOperand,4> ImpOps;
2327   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2328     MachineOperand &Op = MI->getOperand(i);
2329     if (i >= Index && i < Index + X86AddrNumOperands)
2330       AddrOps.push_back(Op);
2331     else if (Op.isReg() && Op.isImplicit())
2332       ImpOps.push_back(Op);
2333     else if (i < Index)
2334       BeforeOps.push_back(Op);
2335     else if (i > Index)
2336       AfterOps.push_back(Op);
2337   }
2338
2339   // Emit the load instruction.
2340   if (UnfoldLoad) {
2341     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2342     if (UnfoldStore) {
2343       // Address operands cannot be marked isKill.
2344       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2345         MachineOperand &MO = NewMIs[0]->getOperand(i);
2346         if (MO.isReg())
2347           MO.setIsKill(false);
2348       }
2349     }
2350   }
2351
2352   // Emit the data processing instruction.
2353   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2354   MachineInstrBuilder MIB(DataMI);
2355
2356   if (FoldedStore)
2357     MIB.addReg(Reg, true);
2358   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2359     MIB.addOperand(BeforeOps[i]);
2360   if (FoldedLoad)
2361     MIB.addReg(Reg);
2362   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2363     MIB.addOperand(AfterOps[i]);
2364   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2365     MachineOperand &MO = ImpOps[i];
2366     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2367   }
2368   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2369   unsigned NewOpc = 0;
2370   switch (DataMI->getOpcode()) {
2371   default: break;
2372   case X86::CMP64ri32:
2373   case X86::CMP32ri:
2374   case X86::CMP16ri:
2375   case X86::CMP8ri: {
2376     MachineOperand &MO0 = DataMI->getOperand(0);
2377     MachineOperand &MO1 = DataMI->getOperand(1);
2378     if (MO1.getImm() == 0) {
2379       switch (DataMI->getOpcode()) {
2380       default: break;
2381       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2382       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2383       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2384       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2385       }
2386       DataMI->setDesc(get(NewOpc));
2387       MO1.ChangeToRegister(MO0.getReg(), false);
2388     }
2389   }
2390   }
2391   NewMIs.push_back(DataMI);
2392
2393   // Emit the store instruction.
2394   if (UnfoldStore) {
2395     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2396     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2397       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2398     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2399   }
2400
2401   return true;
2402 }
2403
2404 bool
2405 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2406                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2407   if (!N->isMachineOpcode())
2408     return false;
2409
2410   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2411     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2412   if (I == MemOp2RegOpTable.end())
2413     return false;
2414   unsigned Opc = I->second.first;
2415   unsigned Index = I->second.second & 0xf;
2416   bool FoldedLoad = I->second.second & (1 << 4);
2417   bool FoldedStore = I->second.second & (1 << 5);
2418   const TargetInstrDesc &TID = get(Opc);
2419   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2420   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2421     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2422   unsigned NumDefs = TID.NumDefs;
2423   std::vector<SDValue> AddrOps;
2424   std::vector<SDValue> BeforeOps;
2425   std::vector<SDValue> AfterOps;
2426   DebugLoc dl = N->getDebugLoc();
2427   unsigned NumOps = N->getNumOperands();
2428   for (unsigned i = 0; i != NumOps-1; ++i) {
2429     SDValue Op = N->getOperand(i);
2430     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2431       AddrOps.push_back(Op);
2432     else if (i < Index-NumDefs)
2433       BeforeOps.push_back(Op);
2434     else if (i > Index-NumDefs)
2435       AfterOps.push_back(Op);
2436   }
2437   SDValue Chain = N->getOperand(NumOps-1);
2438   AddrOps.push_back(Chain);
2439
2440   // Emit the load instruction.
2441   SDNode *Load = 0;
2442   const MachineFunction &MF = DAG.getMachineFunction();
2443   if (FoldedLoad) {
2444     MVT VT = *RC->vt_begin();
2445     bool isAligned = (RI.getStackAlignment() >= 16) ||
2446       RI.needsStackRealignment(MF);
2447     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2448                              VT, MVT::Other,
2449                              &AddrOps[0], AddrOps.size());
2450     NewNodes.push_back(Load);
2451   }
2452
2453   // Emit the data processing instruction.
2454   std::vector<MVT> VTs;
2455   const TargetRegisterClass *DstRC = 0;
2456   if (TID.getNumDefs() > 0) {
2457     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2458     DstRC = DstTOI.isLookupPtrRegClass()
2459       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2460     VTs.push_back(*DstRC->vt_begin());
2461   }
2462   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2463     MVT VT = N->getValueType(i);
2464     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2465       VTs.push_back(VT);
2466   }
2467   if (Load)
2468     BeforeOps.push_back(SDValue(Load, 0));
2469   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2470   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2471                                      BeforeOps.size());
2472   NewNodes.push_back(NewNode);
2473
2474   // Emit the store instruction.
2475   if (FoldedStore) {
2476     AddrOps.pop_back();
2477     AddrOps.push_back(SDValue(NewNode, 0));
2478     AddrOps.push_back(Chain);
2479     bool isAligned = (RI.getStackAlignment() >= 16) ||
2480       RI.needsStackRealignment(MF);
2481     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2482                                       MVT::Other, &AddrOps[0], AddrOps.size());
2483     NewNodes.push_back(Store);
2484   }
2485
2486   return true;
2487 }
2488
2489 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2490                                       bool UnfoldLoad, bool UnfoldStore) const {
2491   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2492     MemOp2RegOpTable.find((unsigned*)Opc);
2493   if (I == MemOp2RegOpTable.end())
2494     return 0;
2495   bool FoldedLoad = I->second.second & (1 << 4);
2496   bool FoldedStore = I->second.second & (1 << 5);
2497   if (UnfoldLoad && !FoldedLoad)
2498     return 0;
2499   if (UnfoldStore && !FoldedStore)
2500     return 0;
2501   return I->second.first;
2502 }
2503
2504 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2505   if (MBB.empty()) return false;
2506
2507   switch (MBB.back().getOpcode()) {
2508   case X86::TCRETURNri:
2509   case X86::TCRETURNdi:
2510   case X86::RET:     // Return.
2511   case X86::RETI:
2512   case X86::TAILJMPd:
2513   case X86::TAILJMPr:
2514   case X86::TAILJMPm:
2515   case X86::JMP:     // Uncond branch.
2516   case X86::JMP32r:  // Indirect branch.
2517   case X86::JMP64r:  // Indirect branch (64-bit).
2518   case X86::JMP32m:  // Indirect branch through mem.
2519   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2520     return true;
2521   default: return false;
2522   }
2523 }
2524
2525 bool X86InstrInfo::
2526 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2527   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2528   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2529   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2530     return true;
2531   Cond[0].setImm(GetOppositeBranchCondition(CC));
2532   return false;
2533 }
2534
2535 bool X86InstrInfo::
2536 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2537   // FIXME: Return false for x87 stack register classes for now. We can't
2538   // allow any loads of these registers before FpGet_ST0_80.
2539   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2540            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2541 }
2542
2543 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2544   switch (Desc->TSFlags & X86II::ImmMask) {
2545   case X86II::Imm8:   return 1;
2546   case X86II::Imm16:  return 2;
2547   case X86II::Imm32:  return 4;
2548   case X86II::Imm64:  return 8;
2549   default: assert(0 && "Immediate size not set!");
2550     return 0;
2551   }
2552 }
2553
2554 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2555 /// e.g. r8, xmm8, etc.
2556 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2557   if (!MO.isReg()) return false;
2558   switch (MO.getReg()) {
2559   default: break;
2560   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2561   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2562   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2563   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2564   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2565   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2566   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2567   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2568   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2569   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2570     return true;
2571   }
2572   return false;
2573 }
2574
2575
2576 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2577 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2578 /// size, and 3) use of X86-64 extended registers.
2579 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2580   unsigned REX = 0;
2581   const TargetInstrDesc &Desc = MI.getDesc();
2582
2583   // Pseudo instructions do not need REX prefix byte.
2584   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2585     return 0;
2586   if (Desc.TSFlags & X86II::REX_W)
2587     REX |= 1 << 3;
2588
2589   unsigned NumOps = Desc.getNumOperands();
2590   if (NumOps) {
2591     bool isTwoAddr = NumOps > 1 &&
2592       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2593
2594     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2595     unsigned i = isTwoAddr ? 1 : 0;
2596     for (unsigned e = NumOps; i != e; ++i) {
2597       const MachineOperand& MO = MI.getOperand(i);
2598       if (MO.isReg()) {
2599         unsigned Reg = MO.getReg();
2600         if (isX86_64NonExtLowByteReg(Reg))
2601           REX |= 0x40;
2602       }
2603     }
2604
2605     switch (Desc.TSFlags & X86II::FormMask) {
2606     case X86II::MRMInitReg:
2607       if (isX86_64ExtendedReg(MI.getOperand(0)))
2608         REX |= (1 << 0) | (1 << 2);
2609       break;
2610     case X86II::MRMSrcReg: {
2611       if (isX86_64ExtendedReg(MI.getOperand(0)))
2612         REX |= 1 << 2;
2613       i = isTwoAddr ? 2 : 1;
2614       for (unsigned e = NumOps; i != e; ++i) {
2615         const MachineOperand& MO = MI.getOperand(i);
2616         if (isX86_64ExtendedReg(MO))
2617           REX |= 1 << 0;
2618       }
2619       break;
2620     }
2621     case X86II::MRMSrcMem: {
2622       if (isX86_64ExtendedReg(MI.getOperand(0)))
2623         REX |= 1 << 2;
2624       unsigned Bit = 0;
2625       i = isTwoAddr ? 2 : 1;
2626       for (; i != NumOps; ++i) {
2627         const MachineOperand& MO = MI.getOperand(i);
2628         if (MO.isReg()) {
2629           if (isX86_64ExtendedReg(MO))
2630             REX |= 1 << Bit;
2631           Bit++;
2632         }
2633       }
2634       break;
2635     }
2636     case X86II::MRM0m: case X86II::MRM1m:
2637     case X86II::MRM2m: case X86II::MRM3m:
2638     case X86II::MRM4m: case X86II::MRM5m:
2639     case X86II::MRM6m: case X86II::MRM7m:
2640     case X86II::MRMDestMem: {
2641       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2642       i = isTwoAddr ? 1 : 0;
2643       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2644         REX |= 1 << 2;
2645       unsigned Bit = 0;
2646       for (; i != e; ++i) {
2647         const MachineOperand& MO = MI.getOperand(i);
2648         if (MO.isReg()) {
2649           if (isX86_64ExtendedReg(MO))
2650             REX |= 1 << Bit;
2651           Bit++;
2652         }
2653       }
2654       break;
2655     }
2656     default: {
2657       if (isX86_64ExtendedReg(MI.getOperand(0)))
2658         REX |= 1 << 0;
2659       i = isTwoAddr ? 2 : 1;
2660       for (unsigned e = NumOps; i != e; ++i) {
2661         const MachineOperand& MO = MI.getOperand(i);
2662         if (isX86_64ExtendedReg(MO))
2663           REX |= 1 << 2;
2664       }
2665       break;
2666     }
2667     }
2668   }
2669   return REX;
2670 }
2671
2672 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2673 /// relative block address instruction
2674 ///
2675 static unsigned sizePCRelativeBlockAddress() {
2676   return 4;
2677 }
2678
2679 /// sizeGlobalAddress - Give the size of the emission of this global address
2680 ///
2681 static unsigned sizeGlobalAddress(bool dword) {
2682   return dword ? 8 : 4;
2683 }
2684
2685 /// sizeConstPoolAddress - Give the size of the emission of this constant
2686 /// pool address
2687 ///
2688 static unsigned sizeConstPoolAddress(bool dword) {
2689   return dword ? 8 : 4;
2690 }
2691
2692 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2693 /// symbol
2694 ///
2695 static unsigned sizeExternalSymbolAddress(bool dword) {
2696   return dword ? 8 : 4;
2697 }
2698
2699 /// sizeJumpTableAddress - Give the size of the emission of this jump
2700 /// table address
2701 ///
2702 static unsigned sizeJumpTableAddress(bool dword) {
2703   return dword ? 8 : 4;
2704 }
2705
2706 static unsigned sizeConstant(unsigned Size) {
2707   return Size;
2708 }
2709
2710 static unsigned sizeRegModRMByte(){
2711   return 1;
2712 }
2713
2714 static unsigned sizeSIBByte(){
2715   return 1;
2716 }
2717
2718 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2719   unsigned FinalSize = 0;
2720   // If this is a simple integer displacement that doesn't require a relocation.
2721   if (!RelocOp) {
2722     FinalSize += sizeConstant(4);
2723     return FinalSize;
2724   }
2725
2726   // Otherwise, this is something that requires a relocation.
2727   if (RelocOp->isGlobal()) {
2728     FinalSize += sizeGlobalAddress(false);
2729   } else if (RelocOp->isCPI()) {
2730     FinalSize += sizeConstPoolAddress(false);
2731   } else if (RelocOp->isJTI()) {
2732     FinalSize += sizeJumpTableAddress(false);
2733   } else {
2734     assert(0 && "Unknown value to relocate!");
2735   }
2736   return FinalSize;
2737 }
2738
2739 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2740                                     bool IsPIC, bool Is64BitMode) {
2741   const MachineOperand &Op3 = MI.getOperand(Op+3);
2742   int DispVal = 0;
2743   const MachineOperand *DispForReloc = 0;
2744   unsigned FinalSize = 0;
2745
2746   // Figure out what sort of displacement we have to handle here.
2747   if (Op3.isGlobal()) {
2748     DispForReloc = &Op3;
2749   } else if (Op3.isCPI()) {
2750     if (Is64BitMode || IsPIC) {
2751       DispForReloc = &Op3;
2752     } else {
2753       DispVal = 1;
2754     }
2755   } else if (Op3.isJTI()) {
2756     if (Is64BitMode || IsPIC) {
2757       DispForReloc = &Op3;
2758     } else {
2759       DispVal = 1;
2760     }
2761   } else {
2762     DispVal = 1;
2763   }
2764
2765   const MachineOperand &Base     = MI.getOperand(Op);
2766   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2767
2768   unsigned BaseReg = Base.getReg();
2769
2770   // Is a SIB byte needed?
2771   if ((!Is64BitMode || DispForReloc) && IndexReg.getReg() == 0 &&
2772       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2773     if (BaseReg == 0) {  // Just a displacement?
2774       // Emit special case [disp32] encoding
2775       ++FinalSize;
2776       FinalSize += getDisplacementFieldSize(DispForReloc);
2777     } else {
2778       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2779       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2780         // Emit simple indirect register encoding... [EAX] f.e.
2781         ++FinalSize;
2782       // Be pessimistic and assume it's a disp32, not a disp8
2783       } else {
2784         // Emit the most general non-SIB encoding: [REG+disp32]
2785         ++FinalSize;
2786         FinalSize += getDisplacementFieldSize(DispForReloc);
2787       }
2788     }
2789
2790   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2791     assert(IndexReg.getReg() != X86::ESP &&
2792            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2793
2794     bool ForceDisp32 = false;
2795     if (BaseReg == 0 || DispForReloc) {
2796       // Emit the normal disp32 encoding.
2797       ++FinalSize;
2798       ForceDisp32 = true;
2799     } else {
2800       ++FinalSize;
2801     }
2802
2803     FinalSize += sizeSIBByte();
2804
2805     // Do we need to output a displacement?
2806     if (DispVal != 0 || ForceDisp32) {
2807       FinalSize += getDisplacementFieldSize(DispForReloc);
2808     }
2809   }
2810   return FinalSize;
2811 }
2812
2813
2814 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2815                                     const TargetInstrDesc *Desc,
2816                                     bool IsPIC, bool Is64BitMode) {
2817
2818   unsigned Opcode = Desc->Opcode;
2819   unsigned FinalSize = 0;
2820
2821   // Emit the lock opcode prefix as needed.
2822   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2823
2824   // Emit segment overrid opcode prefix as needed.
2825   switch (Desc->TSFlags & X86II::SegOvrMask) {
2826   case X86II::FS:
2827   case X86II::GS:
2828    ++FinalSize;
2829    break;
2830   default: assert(0 && "Invalid segment!");
2831   case 0: break;  // No segment override!
2832   }
2833
2834   // Emit the repeat opcode prefix as needed.
2835   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2836
2837   // Emit the operand size opcode prefix as needed.
2838   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2839
2840   // Emit the address size opcode prefix as needed.
2841   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2842
2843   bool Need0FPrefix = false;
2844   switch (Desc->TSFlags & X86II::Op0Mask) {
2845   case X86II::TB:  // Two-byte opcode prefix
2846   case X86II::T8:  // 0F 38
2847   case X86II::TA:  // 0F 3A
2848     Need0FPrefix = true;
2849     break;
2850   case X86II::REP: break; // already handled.
2851   case X86II::XS:   // F3 0F
2852     ++FinalSize;
2853     Need0FPrefix = true;
2854     break;
2855   case X86II::XD:   // F2 0F
2856     ++FinalSize;
2857     Need0FPrefix = true;
2858     break;
2859   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2860   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2861     ++FinalSize;
2862     break; // Two-byte opcode prefix
2863   default: assert(0 && "Invalid prefix!");
2864   case 0: break;  // No prefix!
2865   }
2866
2867   if (Is64BitMode) {
2868     // REX prefix
2869     unsigned REX = X86InstrInfo::determineREX(MI);
2870     if (REX)
2871       ++FinalSize;
2872   }
2873
2874   // 0x0F escape code must be emitted just before the opcode.
2875   if (Need0FPrefix)
2876     ++FinalSize;
2877
2878   switch (Desc->TSFlags & X86II::Op0Mask) {
2879   case X86II::T8:  // 0F 38
2880     ++FinalSize;
2881     break;
2882   case X86II::TA:    // 0F 3A
2883     ++FinalSize;
2884     break;
2885   }
2886
2887   // If this is a two-address instruction, skip one of the register operands.
2888   unsigned NumOps = Desc->getNumOperands();
2889   unsigned CurOp = 0;
2890   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2891     CurOp++;
2892
2893   switch (Desc->TSFlags & X86II::FormMask) {
2894   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2895   case X86II::Pseudo:
2896     // Remember the current PC offset, this is the PIC relocation
2897     // base address.
2898     switch (Opcode) {
2899     default:
2900       break;
2901     case TargetInstrInfo::INLINEASM: {
2902       const MachineFunction *MF = MI.getParent()->getParent();
2903       const char *AsmStr = MI.getOperand(0).getSymbolName();
2904       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2905       FinalSize += AI->getInlineAsmLength(AsmStr);
2906       break;
2907     }
2908     case TargetInstrInfo::DBG_LABEL:
2909     case TargetInstrInfo::EH_LABEL:
2910       break;
2911     case TargetInstrInfo::IMPLICIT_DEF:
2912     case TargetInstrInfo::DECLARE:
2913     case X86::DWARF_LOC:
2914     case X86::FP_REG_KILL:
2915       break;
2916     case X86::MOVPC32r: {
2917       // This emits the "call" portion of this pseudo instruction.
2918       ++FinalSize;
2919       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2920       break;
2921     }
2922     }
2923     CurOp = NumOps;
2924     break;
2925   case X86II::RawFrm:
2926     ++FinalSize;
2927
2928     if (CurOp != NumOps) {
2929       const MachineOperand &MO = MI.getOperand(CurOp++);
2930       if (MO.isMBB()) {
2931         FinalSize += sizePCRelativeBlockAddress();
2932       } else if (MO.isGlobal()) {
2933         FinalSize += sizeGlobalAddress(false);
2934       } else if (MO.isSymbol()) {
2935         FinalSize += sizeExternalSymbolAddress(false);
2936       } else if (MO.isImm()) {
2937         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2938       } else {
2939         assert(0 && "Unknown RawFrm operand!");
2940       }
2941     }
2942     break;
2943
2944   case X86II::AddRegFrm:
2945     ++FinalSize;
2946     ++CurOp;
2947
2948     if (CurOp != NumOps) {
2949       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2950       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2951       if (MO1.isImm())
2952         FinalSize += sizeConstant(Size);
2953       else {
2954         bool dword = false;
2955         if (Opcode == X86::MOV64ri)
2956           dword = true;
2957         if (MO1.isGlobal()) {
2958           FinalSize += sizeGlobalAddress(dword);
2959         } else if (MO1.isSymbol())
2960           FinalSize += sizeExternalSymbolAddress(dword);
2961         else if (MO1.isCPI())
2962           FinalSize += sizeConstPoolAddress(dword);
2963         else if (MO1.isJTI())
2964           FinalSize += sizeJumpTableAddress(dword);
2965       }
2966     }
2967     break;
2968
2969   case X86II::MRMDestReg: {
2970     ++FinalSize;
2971     FinalSize += sizeRegModRMByte();
2972     CurOp += 2;
2973     if (CurOp != NumOps) {
2974       ++CurOp;
2975       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2976     }
2977     break;
2978   }
2979   case X86II::MRMDestMem: {
2980     ++FinalSize;
2981     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2982     CurOp += 5;
2983     if (CurOp != NumOps) {
2984       ++CurOp;
2985       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2986     }
2987     break;
2988   }
2989
2990   case X86II::MRMSrcReg:
2991     ++FinalSize;
2992     FinalSize += sizeRegModRMByte();
2993     CurOp += 2;
2994     if (CurOp != NumOps) {
2995       ++CurOp;
2996       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2997     }
2998     break;
2999
3000   case X86II::MRMSrcMem: {
3001
3002     ++FinalSize;
3003     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3004     CurOp += 5;
3005     if (CurOp != NumOps) {
3006       ++CurOp;
3007       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3008     }
3009     break;
3010   }
3011
3012   case X86II::MRM0r: case X86II::MRM1r:
3013   case X86II::MRM2r: case X86II::MRM3r:
3014   case X86II::MRM4r: case X86II::MRM5r:
3015   case X86II::MRM6r: case X86II::MRM7r:
3016     ++FinalSize;
3017     ++CurOp;
3018     FinalSize += sizeRegModRMByte();
3019
3020     if (CurOp != NumOps) {
3021       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3022       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3023       if (MO1.isImm())
3024         FinalSize += sizeConstant(Size);
3025       else {
3026         bool dword = false;
3027         if (Opcode == X86::MOV64ri32)
3028           dword = true;
3029         if (MO1.isGlobal()) {
3030           FinalSize += sizeGlobalAddress(dword);
3031         } else if (MO1.isSymbol())
3032           FinalSize += sizeExternalSymbolAddress(dword);
3033         else if (MO1.isCPI())
3034           FinalSize += sizeConstPoolAddress(dword);
3035         else if (MO1.isJTI())
3036           FinalSize += sizeJumpTableAddress(dword);
3037       }
3038     }
3039     break;
3040
3041   case X86II::MRM0m: case X86II::MRM1m:
3042   case X86II::MRM2m: case X86II::MRM3m:
3043   case X86II::MRM4m: case X86II::MRM5m:
3044   case X86II::MRM6m: case X86II::MRM7m: {
3045
3046     ++FinalSize;
3047     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3048     CurOp += 4;
3049
3050     if (CurOp != NumOps) {
3051       const MachineOperand &MO = MI.getOperand(CurOp++);
3052       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3053       if (MO.isImm())
3054         FinalSize += sizeConstant(Size);
3055       else {
3056         bool dword = false;
3057         if (Opcode == X86::MOV64mi32)
3058           dword = true;
3059         if (MO.isGlobal()) {
3060           FinalSize += sizeGlobalAddress(dword);
3061         } else if (MO.isSymbol())
3062           FinalSize += sizeExternalSymbolAddress(dword);
3063         else if (MO.isCPI())
3064           FinalSize += sizeConstPoolAddress(dword);
3065         else if (MO.isJTI())
3066           FinalSize += sizeJumpTableAddress(dword);
3067       }
3068     }
3069     break;
3070   }
3071
3072   case X86II::MRMInitReg:
3073     ++FinalSize;
3074     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3075     FinalSize += sizeRegModRMByte();
3076     ++CurOp;
3077     break;
3078   }
3079
3080   if (!Desc->isVariadic() && CurOp != NumOps) {
3081     cerr << "Cannot determine size: ";
3082     MI.dump();
3083     cerr << '\n';
3084     abort();
3085   }
3086
3087
3088   return FinalSize;
3089 }
3090
3091
3092 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3093   const TargetInstrDesc &Desc = MI->getDesc();
3094   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3095   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3096   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3097   if (Desc.getOpcode() == X86::MOVPC32r) {
3098     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3099   }
3100   return Size;
3101 }
3102
3103 /// getGlobalBaseReg - Return a virtual register initialized with the
3104 /// the global base register value. Output instructions required to
3105 /// initialize the register in the function entry block, if necessary.
3106 ///
3107 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3108   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3109          "X86-64 PIC uses RIP relative addressing");
3110
3111   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3112   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3113   if (GlobalBaseReg != 0)
3114     return GlobalBaseReg;
3115
3116   // Insert the set of GlobalBaseReg into the first MBB of the function
3117   MachineBasicBlock &FirstMBB = MF->front();
3118   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3119   DebugLoc DL = DebugLoc::getUnknownLoc();
3120   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3121   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3122   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3123
3124   const TargetInstrInfo *TII = TM.getInstrInfo();
3125   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3126   // only used in JIT code emission as displacement to pc.
3127   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC)
3128     .addImm(0);
3129
3130   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3131   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3132   if (TM.getRelocationModel() == Reloc::PIC_ &&
3133       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3134     GlobalBaseReg =
3135       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3136     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3137       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3138   } else {
3139     GlobalBaseReg = PC;
3140   }
3141
3142   X86FI->setGlobalBaseReg(GlobalBaseReg);
3143   return GlobalBaseReg;
3144 }