lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 262     { X86::MOV32ri,     X86::MOV32mi, 0 },
 263     { X86::MOV32rr,     X86::MOV32mr, 0 },
 264     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 265     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 266     { X86::MOV64rr,     X86::MOV64mr, 0 },
 267     { X86::MOV8ri,      X86::MOV8mi, 0 },
 268     { X86::MOV8rr,      X86::MOV8mr, 0 },
 269     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 270     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 271     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 272     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 273     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 274     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 275     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 276     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 277     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 278     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 279     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 280     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 281     { X86::MUL16r,      X86::MUL16m, 1 },
 282     { X86::MUL32r,      X86::MUL32m, 1 },
 283     { X86::MUL64r,      X86::MUL64m, 1 },
 284     { X86::MUL8r,       X86::MUL8m, 1 },
 285     { X86::SETAEr,      X86::SETAEm, 0 },
 286     { X86::SETAr,       X86::SETAm, 0 },
 287     { X86::SETBEr,      X86::SETBEm, 0 },
 288     { X86::SETBr,       X86::SETBm, 0 },
 289     { X86::SETEr,       X86::SETEm, 0 },
 290     { X86::SETGEr,      X86::SETGEm, 0 },
 291     { X86::SETGr,       X86::SETGm, 0 },
 292     { X86::SETLEr,      X86::SETLEm, 0 },
 293     { X86::SETLr,       X86::SETLm, 0 },
 294     { X86::SETNEr,      X86::SETNEm, 0 },
 295     { X86::SETNOr,      X86::SETNOm, 0 },
 296     { X86::SETNPr,      X86::SETNPm, 0 },
 297     { X86::SETNSr,      X86::SETNSm, 0 },
 298     { X86::SETOr,       X86::SETOm, 0 },
 299     { X86::SETPr,       X86::SETPm, 0 },
 300     { X86::SETSr,       X86::SETSm, 0 },
 301     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 302     { X86::TEST16ri,    X86::TEST16mi, 1 },
 303     { X86::TEST32ri,    X86::TEST32mi, 1 },
 304     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 305     { X86::TEST8ri,     X86::TEST8mi, 1 }
 306   };
 307
 308   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 309     unsigned RegOp = OpTbl0[i][0];
 310     unsigned MemOp = OpTbl0[i][1];
 311     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 312                                                  MemOp)).second)
 313       assert(false && "Duplicated entries?");
 314     unsigned FoldedLoad = OpTbl0[i][2];
 315     // Index 0, folded load or store.
 316     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 317     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 318       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 319                                      std::make_pair(RegOp, AuxInfo))).second)
 320         AmbEntries.push_back(MemOp);
 321   }
 322
 323   static const unsigned OpTbl1[][2] = {
 324     { X86::CMP16rr,         X86::CMP16rm },
 325     { X86::CMP32rr,         X86::CMP32rm },
 326     { X86::CMP64rr,         X86::CMP64rm },
 327     { X86::CMP8rr,          X86::CMP8rm },
 328     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 329     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 330     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 331     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 332     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 333     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 334     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 335     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 336     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 337     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 338     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 339     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 340     { X86::IMUL16rri,       X86::IMUL16rmi },
 341     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 342     { X86::IMUL32rri,       X86::IMUL32rmi },
 343     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 344     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 345     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 346     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 347     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 348     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 349     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 350     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 351     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 352     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 353     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 354     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 355     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 356     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 357     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 358     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 359     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 360     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 361     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 362     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 363     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 364     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 365     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 366     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 367     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 368     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 369     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 370     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 371     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 372     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 373     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 374     { X86::MOV16rr,         X86::MOV16rm },
 375     { X86::MOV16to16_,      X86::MOV16_rm },
 376     { X86::MOV32rr,         X86::MOV32rm },
 377     { X86::MOV32to32_,      X86::MOV32_rm },
 378     { X86::MOV64rr,         X86::MOV64rm },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 381     { X86::MOV8rr,          X86::MOV8rm },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 387     { X86::MOVDQArr,        X86::MOVDQArm },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 389     { X86::MOVSDrr,         X86::MOVSDrm },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 393     { X86::MOVSSrr,         X86::MOVSSrm },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 407     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 408     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 409     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 410     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 411     { X86::PSHUFDri,        X86::PSHUFDmi },
 412     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 413     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 414     { X86::RCPPSr,          X86::RCPPSm },
 415     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 416     { X86::RSQRTPSr,        X86::RSQRTPSm },
 417     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 418     { X86::RSQRTSSr,        X86::RSQRTSSm },
 419     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 420     { X86::SQRTPDr,         X86::SQRTPDm },
 421     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 422     { X86::SQRTPSr,         X86::SQRTPSm },
 423     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 424     { X86::SQRTSDr,         X86::SQRTSDm },
 425     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 426     { X86::SQRTSSr,         X86::SQRTSSm },
 427     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 428     { X86::TEST16rr,        X86::TEST16rm },
 429     { X86::TEST32rr,        X86::TEST32rm },
 430     { X86::TEST64rr,        X86::TEST64rm },
 431     { X86::TEST8rr,         X86::TEST8rm },
 432     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 433     { X86::UCOMISDrr,       X86::UCOMISDrm },
 434     { X86::UCOMISSrr,       X86::UCOMISSrm }
 435   };
 436
 437   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 438     unsigned RegOp = OpTbl1[i][0];
 439     unsigned MemOp = OpTbl1[i][1];
 440     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 441                                                  MemOp)).second)
 442       assert(false && "Duplicated entries?");
 443     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 444     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 445       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 446                                      std::make_pair(RegOp, AuxInfo))).second)
 447         AmbEntries.push_back(MemOp);
 448   }
 449
 450   static const unsigned OpTbl2[][2] = {
 451     { X86::ADC32rr,         X86::ADC32rm },
 452     { X86::ADC64rr,         X86::ADC64rm },
 453     { X86::ADD16rr,         X86::ADD16rm },
 454     { X86::ADD32rr,         X86::ADD32rm },
 455     { X86::ADD64rr,         X86::ADD64rm },
 456     { X86::ADD8rr,          X86::ADD8rm },
 457     { X86::ADDPDrr,         X86::ADDPDrm },
 458     { X86::ADDPSrr,         X86::ADDPSrm },
 459     { X86::ADDSDrr,         X86::ADDSDrm },
 460     { X86::ADDSSrr,         X86::ADDSSrm },
 461     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 462     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 463     { X86::AND16rr,         X86::AND16rm },
 464     { X86::AND32rr,         X86::AND32rm },
 465     { X86::AND64rr,         X86::AND64rm },
 466     { X86::AND8rr,          X86::AND8rm },
 467     { X86::ANDNPDrr,        X86::ANDNPDrm },
 468     { X86::ANDNPSrr,        X86::ANDNPSrm },
 469     { X86::ANDPDrr,         X86::ANDPDrm },
 470     { X86::ANDPSrr,         X86::ANDPSrm },
 471     { X86::CMOVA16rr,       X86::CMOVA16rm },
 472     { X86::CMOVA32rr,       X86::CMOVA32rm },
 473     { X86::CMOVA64rr,       X86::CMOVA64rm },
 474     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 475     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 476     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 477     { X86::CMOVB16rr,       X86::CMOVB16rm },
 478     { X86::CMOVB32rr,       X86::CMOVB32rm },
 479     { X86::CMOVB64rr,       X86::CMOVB64rm },
 480     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 481     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 482     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 483     { X86::CMOVE16rr,       X86::CMOVE16rm },
 484     { X86::CMOVE32rr,       X86::CMOVE32rm },
 485     { X86::CMOVE64rr,       X86::CMOVE64rm },
 486     { X86::CMOVG16rr,       X86::CMOVG16rm },
 487     { X86::CMOVG32rr,       X86::CMOVG32rm },
 488     { X86::CMOVG64rr,       X86::CMOVG64rm },
 489     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 490     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 491     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 492     { X86::CMOVL16rr,       X86::CMOVL16rm },
 493     { X86::CMOVL32rr,       X86::CMOVL32rm },
 494     { X86::CMOVL64rr,       X86::CMOVL64rm },
 495     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 496     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 497     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 498     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 499     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 500     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 501     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 502     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 503     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 504     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 505     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 506     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 507     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 508     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 509     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 510     { X86::CMOVO16rr,       X86::CMOVO16rm },
 511     { X86::CMOVO32rr,       X86::CMOVO32rm },
 512     { X86::CMOVO64rr,       X86::CMOVO64rm },
 513     { X86::CMOVP16rr,       X86::CMOVP16rm },
 514     { X86::CMOVP32rr,       X86::CMOVP32rm },
 515     { X86::CMOVP64rr,       X86::CMOVP64rm },
 516     { X86::CMOVS16rr,       X86::CMOVS16rm },
 517     { X86::CMOVS32rr,       X86::CMOVS32rm },
 518     { X86::CMOVS64rr,       X86::CMOVS64rm },
 519     { X86::CMPPDrri,        X86::CMPPDrmi },
 520     { X86::CMPPSrri,        X86::CMPPSrmi },
 521     { X86::CMPSDrr,         X86::CMPSDrm },
 522     { X86::CMPSSrr,         X86::CMPSSrm },
 523     { X86::DIVPDrr,         X86::DIVPDrm },
 524     { X86::DIVPSrr,         X86::DIVPSrm },
 525     { X86::DIVSDrr,         X86::DIVSDrm },
 526     { X86::DIVSSrr,         X86::DIVSSrm },
 527     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 528     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 529     { X86::FsANDPDrr,       X86::FsANDPDrm },
 530     { X86::FsANDPSrr,       X86::FsANDPSrm },
 531     { X86::FsORPDrr,        X86::FsORPDrm },
 532     { X86::FsORPSrr,        X86::FsORPSrm },
 533     { X86::FsXORPDrr,       X86::FsXORPDrm },
 534     { X86::FsXORPSrr,       X86::FsXORPSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULDQrr,        X86::PMULDQrm },
 594     { X86::PMULHUWrr,       X86::PMULHUWrm },
 595     { X86::PMULHWrr,        X86::PMULHWrm },
 596     { X86::PMULLDrr,        X86::PMULLDrm },
 597     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 598     { X86::PMULLWrr,        X86::PMULLWrm },
 599     { X86::PMULUDQrr,       X86::PMULUDQrm },
 600     { X86::PORrr,           X86::PORrm },
 601     { X86::PSADBWrr,        X86::PSADBWrm },
 602     { X86::PSLLDrr,         X86::PSLLDrm },
 603     { X86::PSLLQrr,         X86::PSLLQrm },
 604     { X86::PSLLWrr,         X86::PSLLWrm },
 605     { X86::PSRADrr,         X86::PSRADrm },
 606     { X86::PSRAWrr,         X86::PSRAWrm },
 607     { X86::PSRLDrr,         X86::PSRLDrm },
 608     { X86::PSRLQrr,         X86::PSRLQrm },
 609     { X86::PSRLWrr,         X86::PSRLWrm },
 610     { X86::PSUBBrr,         X86::PSUBBrm },
 611     { X86::PSUBDrr,         X86::PSUBDrm },
 612     { X86::PSUBSBrr,        X86::PSUBSBrm },
 613     { X86::PSUBSWrr,        X86::PSUBSWrm },
 614     { X86::PSUBWrr,         X86::PSUBWrm },
 615     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 616     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 617     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 618     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 619     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 620     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 621     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 622     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 623     { X86::PXORrr,          X86::PXORrm },
 624     { X86::SBB32rr,         X86::SBB32rm },
 625     { X86::SBB64rr,         X86::SBB64rm },
 626     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 627     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 628     { X86::SUB16rr,         X86::SUB16rm },
 629     { X86::SUB32rr,         X86::SUB32rm },
 630     { X86::SUB64rr,         X86::SUB64rm },
 631     { X86::SUB8rr,          X86::SUB8rm },
 632     { X86::SUBPDrr,         X86::SUBPDrm },
 633     { X86::SUBPSrr,         X86::SUBPSrm },
 634     { X86::SUBSDrr,         X86::SUBSDrm },
 635     { X86::SUBSSrr,         X86::SUBSSrm },
 636     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 637     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 638     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 639     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 640     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 641     { X86::XOR16rr,         X86::XOR16rm },
 642     { X86::XOR32rr,         X86::XOR32rm },
 643     { X86::XOR64rr,         X86::XOR64rm },
 644     { X86::XOR8rr,          X86::XOR8rm },
 645     { X86::XORPDrr,         X86::XORPDrm },
 646     { X86::XORPSrr,         X86::XORPSrm }
 647   };
 648
 649   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 650     unsigned RegOp = OpTbl2[i][0];
 651     unsigned MemOp = OpTbl2[i][1];
 652     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 653                                                  MemOp)).second)
 654       assert(false && "Duplicated entries?");
 655     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 656     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 657                                    std::make_pair(RegOp, AuxInfo))).second)
 658       AmbEntries.push_back(MemOp);
 659   }
 660
 661   // Remove ambiguous entries.
 662   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 663 }
 664
 665 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 666                                unsigned &SrcReg, unsigned &DstReg,
 667                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 668   switch (MI.getOpcode()) {
 669   default:
 670     return false;
 671   case X86::MOV8rr:
 672   case X86::MOV16rr:
 673   case X86::MOV32rr:
 674   case X86::MOV64rr:
 675   case X86::MOV16to16_:
 676   case X86::MOV32to32_:
 677   case X86::MOVSSrr:
 678   case X86::MOVSDrr:
 679
 680   // FP Stack register class copies
 681   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 682   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 683   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 684
 685   case X86::FsMOVAPSrr:
 686   case X86::FsMOVAPDrr:
 687   case X86::MOVAPSrr:
 688   case X86::MOVAPDrr:
 689   case X86::MOVDQArr:
 690   case X86::MOVSS2PSrr:
 691   case X86::MOVSD2PDrr:
 692   case X86::MOVPS2SSrr:
 693   case X86::MOVPD2SDrr:
 694   case X86::MMX_MOVD64rr:
 695   case X86::MMX_MOVQ64rr:
 696     assert(MI.getNumOperands() >= 2 &&
 697            MI.getOperand(0).isReg() &&
 698            MI.getOperand(1).isReg() &&
 699            "invalid register-register move instruction");
 700     SrcReg = MI.getOperand(1).getReg();
 701     DstReg = MI.getOperand(0).getReg();
 702     SrcSubIdx = MI.getOperand(1).getSubReg();
 703     DstSubIdx = MI.getOperand(0).getSubReg();
 704     return true;
 705   }
 706 }
 707
 708 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 709                                            int &FrameIndex) const {
 710   switch (MI->getOpcode()) {
 711   default: break;
 712   case X86::MOV8rm:
 713   case X86::MOV16rm:
 714   case X86::MOV16_rm:
 715   case X86::MOV32rm:
 716   case X86::MOV32_rm:
 717   case X86::MOV64rm:
 718   case X86::LD_Fp64m:
 719   case X86::MOVSSrm:
 720   case X86::MOVSDrm:
 721   case X86::MOVAPSrm:
 722   case X86::MOVAPDrm:
 723   case X86::MOVDQArm:
 724   case X86::MMX_MOVD64rm:
 725   case X86::MMX_MOVQ64rm:
 726     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 727         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 728         MI->getOperand(2).getImm() == 1 &&
 729         MI->getOperand(3).getReg() == 0 &&
 730         MI->getOperand(4).getImm() == 0) {
 731       FrameIndex = MI->getOperand(1).getIndex();
 732       return MI->getOperand(0).getReg();
 733     }
 734     break;
 735   }
 736   return 0;
 737 }
 738
 739 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 740                                           int &FrameIndex) const {
 741   switch (MI->getOpcode()) {
 742   default: break;
 743   case X86::MOV8mr:
 744   case X86::MOV16mr:
 745   case X86::MOV16_mr:
 746   case X86::MOV32mr:
 747   case X86::MOV32_mr:
 748   case X86::MOV64mr:
 749   case X86::ST_FpP64m:
 750   case X86::MOVSSmr:
 751   case X86::MOVSDmr:
 752   case X86::MOVAPSmr:
 753   case X86::MOVAPDmr:
 754   case X86::MOVDQAmr:
 755   case X86::MMX_MOVD64mr:
 756   case X86::MMX_MOVQ64mr:
 757   case X86::MMX_MOVNTQmr:
 758     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 759         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 760         MI->getOperand(1).getImm() == 1 &&
 761         MI->getOperand(2).getReg() == 0 &&
 762         MI->getOperand(3).getImm() == 0) {
 763       FrameIndex = MI->getOperand(0).getIndex();
 764       return MI->getOperand(4).getReg();
 765     }
 766     break;
 767   }
 768   return 0;
 769 }
 770
 771
 772 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 773 /// X86::MOVPC32r.
 774 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 775   bool isPICBase = false;
 776   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 777          E = MRI.def_end(); I != E; ++I) {
 778     MachineInstr *DefMI = I.getOperand().getParent();
 779     if (DefMI->getOpcode() != X86::MOVPC32r)
 780       return false;
 781     assert(!isPICBase && "More than one PIC base?");
 782     isPICBase = true;
 783   }
 784   return isPICBase;
 785 }
 786
 787 /// isGVStub - Return true if the GV requires an extra load to get the
 788 /// real address.
 789 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 790   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 791 }
 792
 793 bool
 794 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 795   switch (MI->getOpcode()) {
 796   default: break;
 797     case X86::MOV8rm:
 798     case X86::MOV16rm:
 799     case X86::MOV16_rm:
 800     case X86::MOV32rm:
 801     case X86::MOV32_rm:
 802     case X86::MOV64rm:
 803     case X86::LD_Fp64m:
 804     case X86::MOVSSrm:
 805     case X86::MOVSDrm:
 806     case X86::MOVAPSrm:
 807     case X86::MOVAPDrm:
 808     case X86::MOVDQArm:
 809     case X86::MMX_MOVD64rm:
 810     case X86::MMX_MOVQ64rm: {
 811       // Loads from constant pools are trivially rematerializable.
 812       if (MI->getOperand(1).isReg() &&
 813           MI->getOperand(2).isImm() &&
 814           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 815           (MI->getOperand(4).isCPI() ||
 816            (MI->getOperand(4).isGlobal() &&
 817             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 818         unsigned BaseReg = MI->getOperand(1).getReg();
 819         if (BaseReg == 0)
 820           return true;
 821         // Allow re-materialization of PIC load.
 822         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 823           return false;
 824         const MachineFunction &MF = *MI->getParent()->getParent();
 825         const MachineRegisterInfo &MRI = MF.getRegInfo();
 826         bool isPICBase = false;
 827         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 828                E = MRI.def_end(); I != E; ++I) {
 829           MachineInstr *DefMI = I.getOperand().getParent();
 830           if (DefMI->getOpcode() != X86::MOVPC32r)
 831             return false;
 832           assert(!isPICBase && "More than one PIC base?");
 833           isPICBase = true;
 834         }
 835         return isPICBase;
 836       }
 837       return false;
 838     }
 839
 840      case X86::LEA32r:
 841      case X86::LEA64r: {
 842        if (MI->getOperand(2).isImm() &&
 843            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 844            !MI->getOperand(4).isReg()) {
 845          // lea fi#, lea GV, etc. are all rematerializable.
 846          if (!MI->getOperand(1).isReg())
 847            return true;
 848          unsigned BaseReg = MI->getOperand(1).getReg();
 849          if (BaseReg == 0)
 850            return true;
 851          // Allow re-materialization of lea PICBase + x.
 852          const MachineFunction &MF = *MI->getParent()->getParent();
 853          const MachineRegisterInfo &MRI = MF.getRegInfo();
 854          return regIsPICBase(BaseReg, MRI);
 855        }
 856        return false;
 857      }
 858   }
 859
 860   // All other instructions marked M_REMATERIALIZABLE are always trivially
 861   // rematerializable.
 862   return true;
 863 }
 864
 865 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 866 /// would clobber the EFLAGS condition register. Note the result may be
 867 /// conservative. If it cannot definitely determine the safety after visiting
 868 /// two instructions it assumes it's not safe.
 869 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 870                                   MachineBasicBlock::iterator I) {
 871   // It's always safe to clobber EFLAGS at the end of a block.
 872   if (I == MBB.end())
 873     return true;
 874
 875   // For compile time consideration, if we are not able to determine the
 876   // safety after visiting 2 instructions, we will assume it's not safe.
 877   for (unsigned i = 0; i < 2; ++i) {
 878     bool SeenDef = false;
 879     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 880       MachineOperand &MO = I->getOperand(j);
 881       if (!MO.isReg())
 882         continue;
 883       if (MO.getReg() == X86::EFLAGS) {
 884         if (MO.isUse())
 885           return false;
 886         SeenDef = true;
 887       }
 888     }
 889
 890     if (SeenDef)
 891       // This instruction defines EFLAGS, no need to look any further.
 892       return true;
 893     ++I;
 894
 895     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 896     if (I == MBB.end())
 897       return true;
 898   }
 899
 900   // Conservative answer.
 901   return false;
 902 }
 903
 904 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 905                                  MachineBasicBlock::iterator I,
 906                                  unsigned DestReg,
 907                                  const MachineInstr *Orig) const {
 908   unsigned SubIdx = Orig->getOperand(0).isReg()
 909     ? Orig->getOperand(0).getSubReg() : 0;
 910   bool ChangeSubIdx = SubIdx != 0;
 911   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 912     DestReg = RI.getSubReg(DestReg, SubIdx);
 913     SubIdx = 0;
 914   }
 915
 916   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 917   // Re-materialize them as movri instructions to avoid side effects.
 918   bool Emitted = false;
 919   switch (Orig->getOpcode()) {
 920   default: break;
 921   case X86::MOV8r0:
 922   case X86::MOV16r0:
 923   case X86::MOV32r0:
 924   case X86::MOV64r0: {
 925     if (!isSafeToClobberEFLAGS(MBB, I)) {
 926       unsigned Opc = 0;
 927       switch (Orig->getOpcode()) {
 928       default: break;
 929       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 930       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 931       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 932       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 933       }
 934       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 935       Emitted = true;
 936     }
 937     break;
 938   }
 939   }
 940
 941   if (!Emitted) {
 942     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 943     MI->getOperand(0).setReg(DestReg);
 944     MBB.insert(I, MI);
 945   }
 946
 947   if (ChangeSubIdx) {
 948     MachineInstr *NewMI = prior(I);
 949     NewMI->getOperand(0).setSubReg(SubIdx);
 950   }
 951 }
 952
 953 /// isInvariantLoad - Return true if the specified instruction (which is marked
 954 /// mayLoad) is loading from a location whose value is invariant across the
 955 /// function.  For example, loading a value from the constant pool or from
 956 /// from the argument area of a function if it does not change.  This should
 957 /// only return true of *all* loads the instruction does are invariant (if it
 958 /// does multiple loads).
 959 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 960   // This code cares about loads from three cases: constant pool entries,
 961   // invariant argument slots, and global stubs.  In order to handle these cases
 962   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 963   // operand and base our analysis on it.  This is safe because the address of
 964   // none of these three cases is ever used as anything other than a load base
 965   // and X86 doesn't have any instructions that load from multiple places.
 966
 967   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 968     const MachineOperand &MO = MI->getOperand(i);
 969     // Loads from constant pools are trivially invariant.
 970     if (MO.isCPI())
 971       return true;
 972
 973     if (MO.isGlobal())
 974       return isGVStub(MO.getGlobal(), TM);
 975
 976     // If this is a load from an invariant stack slot, the load is a constant.
 977     if (MO.isFI()) {
 978       const MachineFrameInfo &MFI =
 979         *MI->getParent()->getParent()->getFrameInfo();
 980       int Idx = MO.getIndex();
 981       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 982     }
 983   }
 984
 985   // All other instances of these instructions are presumed to have other
 986   // issues.
 987   return false;
 988 }
 989
 990 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 991 /// is not marked dead.
 992 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 993   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 994     MachineOperand &MO = MI->getOperand(i);
 995     if (MO.isReg() && MO.isDef() &&
 996         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 997       return true;
 998     }
 999   }
1000   return false;
1001 }
1002
1003 /// convertToThreeAddress - This method must be implemented by targets that
1004 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1005 /// may be able to convert a two-address instruction into a true
1006 /// three-address instruction on demand.  This allows the X86 target (for
1007 /// example) to convert ADD and SHL instructions into LEA instructions if they
1008 /// would require register copies due to two-addressness.
1009 ///
1010 /// This method returns a null pointer if the transformation cannot be
1011 /// performed, otherwise it returns the new instruction.
1012 ///
1013 MachineInstr *
1014 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1015                                     MachineBasicBlock::iterator &MBBI,
1016                                     LiveVariables *LV) const {
1017   MachineInstr *MI = MBBI;
1018   MachineFunction &MF = *MI->getParent()->getParent();
1019   // All instructions input are two-addr instructions.  Get the known operands.
1020   unsigned Dest = MI->getOperand(0).getReg();
1021   unsigned Src = MI->getOperand(1).getReg();
1022   bool isDead = MI->getOperand(0).isDead();
1023   bool isKill = MI->getOperand(1).isKill();
1024
1025   MachineInstr *NewMI = NULL;
1026   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1027   // we have better subtarget support, enable the 16-bit LEA generation here.
1028   bool DisableLEA16 = true;
1029
1030   unsigned MIOpc = MI->getOpcode();
1031   switch (MIOpc) {
1032   case X86::SHUFPSrri: {
1033     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1034     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1035
1036     unsigned B = MI->getOperand(1).getReg();
1037     unsigned C = MI->getOperand(2).getReg();
1038     if (B != C) return 0;
1039     unsigned A = MI->getOperand(0).getReg();
1040     unsigned M = MI->getOperand(3).getImm();
1041     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1042       .addReg(B, false, false, isKill).addImm(M);
1043     break;
1044   }
1045   case X86::SHL64ri: {
1046     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1047     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1048     // the flags produced by a shift yet, so this is safe.
1049     unsigned ShAmt = MI->getOperand(2).getImm();
1050     if (ShAmt == 0 || ShAmt >= 4) return 0;
1051
1052     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1053       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1054     break;
1055   }
1056   case X86::SHL32ri: {
1057     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1058     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1059     // the flags produced by a shift yet, so this is safe.
1060     unsigned ShAmt = MI->getOperand(2).getImm();
1061     if (ShAmt == 0 || ShAmt >= 4) return 0;
1062
1063     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1064       X86::LEA64_32r : X86::LEA32r;
1065     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1066       .addReg(0).addImm(1 << ShAmt)
1067       .addReg(Src, false, false, isKill).addImm(0);
1068     break;
1069   }
1070   case X86::SHL16ri: {
1071     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1072     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1073     // the flags produced by a shift yet, so this is safe.
1074     unsigned ShAmt = MI->getOperand(2).getImm();
1075     if (ShAmt == 0 || ShAmt >= 4) return 0;
1076
1077     if (DisableLEA16) {
1078       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1079       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1080       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1081         ? X86::LEA64_32r : X86::LEA32r;
1082       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1083       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1084
1085       // Build and insert into an implicit UNDEF value. This is OK because
1086       // well be shifting and then extracting the lower 16-bits.
1087       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1088       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1089         .addReg(leaInReg).addReg(Src, false, false, isKill)
1090         .addImm(X86::SUBREG_16BIT);
1091
1092       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1093         .addReg(leaInReg, false, false, true).addImm(0);
1094
1095       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1096         .addReg(Dest, true, false, false, isDead)
1097         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1098       if (LV) {
1099         // Update live variables
1100         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1101         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1102         if (isKill)
1103           LV->replaceKillInstruction(Src, MI, InsMI);
1104         if (isDead)
1105           LV->replaceKillInstruction(Dest, MI, ExtMI);
1106       }
1107       return ExtMI;
1108     } else {
1109       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1110         .addReg(0).addImm(1 << ShAmt)
1111         .addReg(Src, false, false, isKill).addImm(0);
1112     }
1113     break;
1114   }
1115   default: {
1116     // The following opcodes also sets the condition code register(s). Only
1117     // convert them to equivalent lea if the condition code register def's
1118     // are dead!
1119     if (hasLiveCondCodeDef(MI))
1120       return 0;
1121
1122     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1123     switch (MIOpc) {
1124     default: return 0;
1125     case X86::INC64r:
1126     case X86::INC32r:
1127     case X86::INC64_32r: {
1128       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1129       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1130         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1131       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1132                            .addReg(Dest, true, false, false, isDead),
1133                            Src, isKill, 1);
1134       break;
1135     }
1136     case X86::INC16r:
1137     case X86::INC64_16r:
1138       if (DisableLEA16) return 0;
1139       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1140       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1141                            .addReg(Dest, true, false, false, isDead),
1142                            Src, isKill, 1);
1143       break;
1144     case X86::DEC64r:
1145     case X86::DEC32r:
1146     case X86::DEC64_32r: {
1147       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1148       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1149         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1150       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1151                            .addReg(Dest, true, false, false, isDead),
1152                            Src, isKill, -1);
1153       break;
1154     }
1155     case X86::DEC16r:
1156     case X86::DEC64_16r:
1157       if (DisableLEA16) return 0;
1158       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1159       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1160                            .addReg(Dest, true, false, false, isDead),
1161                            Src, isKill, -1);
1162       break;
1163     case X86::ADD64rr:
1164     case X86::ADD32rr: {
1165       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1166       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1167         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1168       unsigned Src2 = MI->getOperand(2).getReg();
1169       bool isKill2 = MI->getOperand(2).isKill();
1170       NewMI = addRegReg(BuildMI(MF, get(Opc))
1171                         .addReg(Dest, true, false, false, isDead),
1172                         Src, isKill, Src2, isKill2);
1173       if (LV && isKill2)
1174         LV->replaceKillInstruction(Src2, MI, NewMI);
1175       break;
1176     }
1177     case X86::ADD16rr: {
1178       if (DisableLEA16) return 0;
1179       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1180       unsigned Src2 = MI->getOperand(2).getReg();
1181       bool isKill2 = MI->getOperand(2).isKill();
1182       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1183                         .addReg(Dest, true, false, false, isDead),
1184                         Src, isKill, Src2, isKill2);
1185       if (LV && isKill2)
1186         LV->replaceKillInstruction(Src2, MI, NewMI);
1187       break;
1188     }
1189     case X86::ADD64ri32:
1190     case X86::ADD64ri8:
1191       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1192       if (MI->getOperand(2).isImm())
1193         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1194                              .addReg(Dest, true, false, false, isDead),
1195                              Src, isKill, MI->getOperand(2).getImm());
1196       break;
1197     case X86::ADD32ri:
1198     case X86::ADD32ri8:
1199       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1200       if (MI->getOperand(2).isImm()) {
1201         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1202         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1203                              .addReg(Dest, true, false, false, isDead),
1204                              Src, isKill, MI->getOperand(2).getImm());
1205       }
1206       break;
1207     case X86::ADD16ri:
1208     case X86::ADD16ri8:
1209       if (DisableLEA16) return 0;
1210       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1211       if (MI->getOperand(2).isImm())
1212         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1213                              .addReg(Dest, true, false, false, isDead),
1214                              Src, isKill, MI->getOperand(2).getImm());
1215       break;
1216     case X86::SHL16ri:
1217       if (DisableLEA16) return 0;
1218     case X86::SHL32ri:
1219     case X86::SHL64ri: {
1220       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1221              "Unknown shl instruction!");
1222       unsigned ShAmt = MI->getOperand(2).getImm();
1223       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1224         X86AddressMode AM;
1225         AM.Scale = 1 << ShAmt;
1226         AM.IndexReg = Src;
1227         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1228           : (MIOpc == X86::SHL32ri
1229              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1230         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1231                                .addReg(Dest, true, false, false, isDead), AM);
1232         if (isKill)
1233           NewMI->getOperand(3).setIsKill(true);
1234       }
1235       break;
1236     }
1237     }
1238   }
1239   }
1240
1241   if (!NewMI) return 0;
1242
1243   if (LV) {  // Update live variables
1244     if (isKill)
1245       LV->replaceKillInstruction(Src, MI, NewMI);
1246     if (isDead)
1247       LV->replaceKillInstruction(Dest, MI, NewMI);
1248   }
1249
1250   MFI->insert(MBBI, NewMI);          // Insert the new inst
1251   return NewMI;
1252 }
1253
1254 /// commuteInstruction - We have a few instructions that must be hacked on to
1255 /// commute them.
1256 ///
1257 MachineInstr *
1258 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1259   switch (MI->getOpcode()) {
1260   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1261   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1262   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1263   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1264   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1265   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1266     unsigned Opc;
1267     unsigned Size;
1268     switch (MI->getOpcode()) {
1269     default: assert(0 && "Unreachable!");
1270     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1271     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1272     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1273     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1274     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1275     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1276     }
1277     unsigned Amt = MI->getOperand(3).getImm();
1278     if (NewMI) {
1279       MachineFunction &MF = *MI->getParent()->getParent();
1280       MI = MF.CloneMachineInstr(MI);
1281       NewMI = false;
1282     }
1283     MI->setDesc(get(Opc));
1284     MI->getOperand(3).setImm(Size-Amt);
1285     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1286   }
1287   case X86::CMOVB16rr:
1288   case X86::CMOVB32rr:
1289   case X86::CMOVB64rr:
1290   case X86::CMOVAE16rr:
1291   case X86::CMOVAE32rr:
1292   case X86::CMOVAE64rr:
1293   case X86::CMOVE16rr:
1294   case X86::CMOVE32rr:
1295   case X86::CMOVE64rr:
1296   case X86::CMOVNE16rr:
1297   case X86::CMOVNE32rr:
1298   case X86::CMOVNE64rr:
1299   case X86::CMOVBE16rr:
1300   case X86::CMOVBE32rr:
1301   case X86::CMOVBE64rr:
1302   case X86::CMOVA16rr:
1303   case X86::CMOVA32rr:
1304   case X86::CMOVA64rr:
1305   case X86::CMOVL16rr:
1306   case X86::CMOVL32rr:
1307   case X86::CMOVL64rr:
1308   case X86::CMOVGE16rr:
1309   case X86::CMOVGE32rr:
1310   case X86::CMOVGE64rr:
1311   case X86::CMOVLE16rr:
1312   case X86::CMOVLE32rr:
1313   case X86::CMOVLE64rr:
1314   case X86::CMOVG16rr:
1315   case X86::CMOVG32rr:
1316   case X86::CMOVG64rr:
1317   case X86::CMOVS16rr:
1318   case X86::CMOVS32rr:
1319   case X86::CMOVS64rr:
1320   case X86::CMOVNS16rr:
1321   case X86::CMOVNS32rr:
1322   case X86::CMOVNS64rr:
1323   case X86::CMOVP16rr:
1324   case X86::CMOVP32rr:
1325   case X86::CMOVP64rr:
1326   case X86::CMOVNP16rr:
1327   case X86::CMOVNP32rr:
1328   case X86::CMOVNP64rr:
1329   case X86::CMOVO16rr:
1330   case X86::CMOVO32rr:
1331   case X86::CMOVO64rr:
1332   case X86::CMOVNO16rr:
1333   case X86::CMOVNO32rr:
1334   case X86::CMOVNO64rr: {
1335     unsigned Opc = 0;
1336     switch (MI->getOpcode()) {
1337     default: break;
1338     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1339     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1340     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1341     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1342     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1343     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1344     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1345     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1346     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1347     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1348     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1349     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1350     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1351     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1352     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1353     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1354     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1355     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1356     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1357     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1358     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1359     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1360     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1361     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1362     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1363     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1364     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1365     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1366     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1367     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1368     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1369     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1370     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1371     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1372     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1373     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1374     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1375     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1376     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1377     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1378     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1379     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1380     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1381     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1382     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1383     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1384     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1385     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1386     }
1387     if (NewMI) {
1388       MachineFunction &MF = *MI->getParent()->getParent();
1389       MI = MF.CloneMachineInstr(MI);
1390       NewMI = false;
1391     }
1392     MI->setDesc(get(Opc));
1393     // Fallthrough intended.
1394   }
1395   default:
1396     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1397   }
1398 }
1399
1400 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1401   switch (BrOpc) {
1402   default: return X86::COND_INVALID;
1403   case X86::JE:  return X86::COND_E;
1404   case X86::JNE: return X86::COND_NE;
1405   case X86::JL:  return X86::COND_L;
1406   case X86::JLE: return X86::COND_LE;
1407   case X86::JG:  return X86::COND_G;
1408   case X86::JGE: return X86::COND_GE;
1409   case X86::JB:  return X86::COND_B;
1410   case X86::JBE: return X86::COND_BE;
1411   case X86::JA:  return X86::COND_A;
1412   case X86::JAE: return X86::COND_AE;
1413   case X86::JS:  return X86::COND_S;
1414   case X86::JNS: return X86::COND_NS;
1415   case X86::JP:  return X86::COND_P;
1416   case X86::JNP: return X86::COND_NP;
1417   case X86::JO:  return X86::COND_O;
1418   case X86::JNO: return X86::COND_NO;
1419   }
1420 }
1421
1422 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1423   switch (CC) {
1424   default: assert(0 && "Illegal condition code!");
1425   case X86::COND_E:  return X86::JE;
1426   case X86::COND_NE: return X86::JNE;
1427   case X86::COND_L:  return X86::JL;
1428   case X86::COND_LE: return X86::JLE;
1429   case X86::COND_G:  return X86::JG;
1430   case X86::COND_GE: return X86::JGE;
1431   case X86::COND_B:  return X86::JB;
1432   case X86::COND_BE: return X86::JBE;
1433   case X86::COND_A:  return X86::JA;
1434   case X86::COND_AE: return X86::JAE;
1435   case X86::COND_S:  return X86::JS;
1436   case X86::COND_NS: return X86::JNS;
1437   case X86::COND_P:  return X86::JP;
1438   case X86::COND_NP: return X86::JNP;
1439   case X86::COND_O:  return X86::JO;
1440   case X86::COND_NO: return X86::JNO;
1441   }
1442 }
1443
1444 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1445 /// e.g. turning COND_E to COND_NE.
1446 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1447   switch (CC) {
1448   default: assert(0 && "Illegal condition code!");
1449   case X86::COND_E:  return X86::COND_NE;
1450   case X86::COND_NE: return X86::COND_E;
1451   case X86::COND_L:  return X86::COND_GE;
1452   case X86::COND_LE: return X86::COND_G;
1453   case X86::COND_G:  return X86::COND_LE;
1454   case X86::COND_GE: return X86::COND_L;
1455   case X86::COND_B:  return X86::COND_AE;
1456   case X86::COND_BE: return X86::COND_A;
1457   case X86::COND_A:  return X86::COND_BE;
1458   case X86::COND_AE: return X86::COND_B;
1459   case X86::COND_S:  return X86::COND_NS;
1460   case X86::COND_NS: return X86::COND_S;
1461   case X86::COND_P:  return X86::COND_NP;
1462   case X86::COND_NP: return X86::COND_P;
1463   case X86::COND_O:  return X86::COND_NO;
1464   case X86::COND_NO: return X86::COND_O;
1465   }
1466 }
1467
1468 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1469   const TargetInstrDesc &TID = MI->getDesc();
1470   if (!TID.isTerminator()) return false;
1471
1472   // Conditional branch is a special case.
1473   if (TID.isBranch() && !TID.isBarrier())
1474     return true;
1475   if (!TID.isPredicable())
1476     return true;
1477   return !isPredicated(MI);
1478 }
1479
1480 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1481 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1482                                                const X86InstrInfo &TII) {
1483   if (MI->getOpcode() == X86::FP_REG_KILL)
1484     return false;
1485   return TII.isUnpredicatedTerminator(MI);
1486 }
1487
1488 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1489                                  MachineBasicBlock *&TBB,
1490                                  MachineBasicBlock *&FBB,
1491                                  SmallVectorImpl<MachineOperand> &Cond,
1492                                  bool AllowModify) const {
1493   // Start from the bottom of the block and work up, examining the
1494   // terminator instructions.
1495   MachineBasicBlock::iterator I = MBB.end();
1496   while (I != MBB.begin()) {
1497     --I;
1498     // Working from the bottom, when we see a non-terminator
1499     // instruction, we're done.
1500     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1501       break;
1502     // A terminator that isn't a branch can't easily be handled
1503     // by this analysis.
1504     if (!I->getDesc().isBranch())
1505       return true;
1506     // Handle unconditional branches.
1507     if (I->getOpcode() == X86::JMP) {
1508       if (!AllowModify) {
1509         TBB = I->getOperand(0).getMBB();
1510         return false;
1511       }
1512
1513       // If the block has any instructions after a JMP, delete them.
1514       while (next(I) != MBB.end())
1515         next(I)->eraseFromParent();
1516       Cond.clear();
1517       FBB = 0;
1518       // Delete the JMP if it's equivalent to a fall-through.
1519       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1520         TBB = 0;
1521         I->eraseFromParent();
1522         I = MBB.end();
1523         continue;
1524       }
1525       // TBB is used to indicate the unconditinal destination.
1526       TBB = I->getOperand(0).getMBB();
1527       continue;
1528     }
1529     // Handle conditional branches.
1530     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1531     if (BranchCode == X86::COND_INVALID)
1532       return true;  // Can't handle indirect branch.
1533     // Working from the bottom, handle the first conditional branch.
1534     if (Cond.empty()) {
1535       FBB = TBB;
1536       TBB = I->getOperand(0).getMBB();
1537       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1538       continue;
1539     }
1540     // Handle subsequent conditional branches. Only handle the case
1541     // where all conditional branches branch to the same destination
1542     // and their condition opcodes fit one of the special
1543     // multi-branch idioms.
1544     assert(Cond.size() == 1);
1545     assert(TBB);
1546     // Only handle the case where all conditional branches branch to
1547     // the same destination.
1548     if (TBB != I->getOperand(0).getMBB())
1549       return true;
1550     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1551     // If the conditions are the same, we can leave them alone.
1552     if (OldBranchCode == BranchCode)
1553       continue;
1554     // If they differ, see if they fit one of the known patterns.
1555     // Theoretically we could handle more patterns here, but
1556     // we shouldn't expect to see them if instruction selection
1557     // has done a reasonable job.
1558     if ((OldBranchCode == X86::COND_NP &&
1559          BranchCode == X86::COND_E) ||
1560         (OldBranchCode == X86::COND_E &&
1561          BranchCode == X86::COND_NP))
1562       BranchCode = X86::COND_NP_OR_E;
1563     else if ((OldBranchCode == X86::COND_P &&
1564               BranchCode == X86::COND_NE) ||
1565              (OldBranchCode == X86::COND_NE &&
1566               BranchCode == X86::COND_P))
1567       BranchCode = X86::COND_NE_OR_P;
1568     else
1569       return true;
1570     // Update the MachineOperand.
1571     Cond[0].setImm(BranchCode);
1572   }
1573
1574   return false;
1575 }
1576
1577 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1578   MachineBasicBlock::iterator I = MBB.end();
1579   unsigned Count = 0;
1580
1581   while (I != MBB.begin()) {
1582     --I;
1583     if (I->getOpcode() != X86::JMP &&
1584         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1585       break;
1586     // Remove the branch.
1587     I->eraseFromParent();
1588     I = MBB.end();
1589     ++Count;
1590   }
1591
1592   return Count;
1593 }
1594
1595 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1596                                                      const MachineOperand &MO) {
1597   if (MO.isReg())
1598     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1599                      MO.isKill(), MO.isDead(), MO.getSubReg());
1600   else if (MO.isImm())
1601     MIB = MIB.addImm(MO.getImm());
1602   else if (MO.isFI())
1603     MIB = MIB.addFrameIndex(MO.getIndex());
1604   else if (MO.isGlobal())
1605     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1606   else if (MO.isCPI())
1607     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1608   else if (MO.isJTI())
1609     MIB = MIB.addJumpTableIndex(MO.getIndex());
1610   else if (MO.isSymbol())
1611     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1612   else
1613     assert(0 && "Unknown operand for X86InstrAddOperand!");
1614
1615   return MIB;
1616 }
1617
1618 unsigned
1619 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1620                            MachineBasicBlock *FBB,
1621                            const SmallVectorImpl<MachineOperand> &Cond) const {
1622   // Shouldn't be a fall through.
1623   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1624   assert((Cond.size() == 1 || Cond.size() == 0) &&
1625          "X86 branch conditions have one component!");
1626
1627   if (Cond.empty()) {
1628     // Unconditional branch?
1629     assert(!FBB && "Unconditional branch with multiple successors!");
1630     BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1631     return 1;
1632   }
1633
1634   // Conditional branch.
1635   unsigned Count = 0;
1636   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1637   switch (CC) {
1638   case X86::COND_NP_OR_E:
1639     // Synthesize NP_OR_E with two branches.
1640     BuildMI(&MBB, get(X86::JNP)).addMBB(TBB);
1641     ++Count;
1642     BuildMI(&MBB, get(X86::JE)).addMBB(TBB);
1643     ++Count;
1644     break;
1645   case X86::COND_NE_OR_P:
1646     // Synthesize NE_OR_P with two branches.
1647     BuildMI(&MBB, get(X86::JNE)).addMBB(TBB);
1648     ++Count;
1649     BuildMI(&MBB, get(X86::JP)).addMBB(TBB);
1650     ++Count;
1651     break;
1652   default: {
1653     unsigned Opc = GetCondBranchFromCond(CC);
1654     BuildMI(&MBB, get(Opc)).addMBB(TBB);
1655     ++Count;
1656   }
1657   }
1658   if (FBB) {
1659     // Two-way Conditional branch. Insert the second branch.
1660     BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1661     ++Count;
1662   }
1663   return Count;
1664 }
1665
1666 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1667                                 MachineBasicBlock::iterator MI,
1668                                 unsigned DestReg, unsigned SrcReg,
1669                                 const TargetRegisterClass *DestRC,
1670                                 const TargetRegisterClass *SrcRC) const {
1671   if (DestRC == SrcRC) {
1672     unsigned Opc;
1673     if (DestRC == &X86::GR64RegClass) {
1674       Opc = X86::MOV64rr;
1675     } else if (DestRC == &X86::GR32RegClass) {
1676       Opc = X86::MOV32rr;
1677     } else if (DestRC == &X86::GR16RegClass) {
1678       Opc = X86::MOV16rr;
1679     } else if (DestRC == &X86::GR8RegClass) {
1680       Opc = X86::MOV8rr;
1681     } else if (DestRC == &X86::GR32_RegClass) {
1682       Opc = X86::MOV32_rr;
1683     } else if (DestRC == &X86::GR16_RegClass) {
1684       Opc = X86::MOV16_rr;
1685     } else if (DestRC == &X86::RFP32RegClass) {
1686       Opc = X86::MOV_Fp3232;
1687     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1688       Opc = X86::MOV_Fp6464;
1689     } else if (DestRC == &X86::RFP80RegClass) {
1690       Opc = X86::MOV_Fp8080;
1691     } else if (DestRC == &X86::FR32RegClass) {
1692       Opc = X86::FsMOVAPSrr;
1693     } else if (DestRC == &X86::FR64RegClass) {
1694       Opc = X86::FsMOVAPDrr;
1695     } else if (DestRC == &X86::VR128RegClass) {
1696       Opc = X86::MOVAPSrr;
1697     } else if (DestRC == &X86::VR64RegClass) {
1698       Opc = X86::MMX_MOVQ64rr;
1699     } else {
1700       return false;
1701     }
1702     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1703     return true;
1704   }
1705
1706   // Moving EFLAGS to / from another register requires a push and a pop.
1707   if (SrcRC == &X86::CCRRegClass) {
1708     if (SrcReg != X86::EFLAGS)
1709       return false;
1710     if (DestRC == &X86::GR64RegClass) {
1711       BuildMI(MBB, MI, get(X86::PUSHFQ));
1712       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1713       return true;
1714     } else if (DestRC == &X86::GR32RegClass) {
1715       BuildMI(MBB, MI, get(X86::PUSHFD));
1716       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1717       return true;
1718     }
1719   } else if (DestRC == &X86::CCRRegClass) {
1720     if (DestReg != X86::EFLAGS)
1721       return false;
1722     if (SrcRC == &X86::GR64RegClass) {
1723       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1724       BuildMI(MBB, MI, get(X86::POPFQ));
1725       return true;
1726     } else if (SrcRC == &X86::GR32RegClass) {
1727       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1728       BuildMI(MBB, MI, get(X86::POPFD));
1729       return true;
1730     }
1731   }
1732
1733   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1734   if (SrcRC == &X86::RSTRegClass) {
1735     // Copying from ST(0)/ST(1).
1736     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1737       // Can only copy from ST(0)/ST(1) right now
1738       return false;
1739     bool isST0 = SrcReg == X86::ST0;
1740     unsigned Opc;
1741     if (DestRC == &X86::RFP32RegClass)
1742       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1743     else if (DestRC == &X86::RFP64RegClass)
1744       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1745     else {
1746       if (DestRC != &X86::RFP80RegClass)
1747         return false;
1748       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1749     }
1750     BuildMI(MBB, MI, get(Opc), DestReg);
1751     return true;
1752   }
1753
1754   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1755   if (DestRC == &X86::RSTRegClass) {
1756     // Copying to ST(0).  FIXME: handle ST(1) also
1757     if (DestReg != X86::ST0)
1758       // Can only copy to TOS right now
1759       return false;
1760     unsigned Opc;
1761     if (SrcRC == &X86::RFP32RegClass)
1762       Opc = X86::FpSET_ST0_32;
1763     else if (SrcRC == &X86::RFP64RegClass)
1764       Opc = X86::FpSET_ST0_64;
1765     else {
1766       if (SrcRC != &X86::RFP80RegClass)
1767         return false;
1768       Opc = X86::FpSET_ST0_80;
1769     }
1770     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1771     return true;
1772   }
1773
1774   // Not yet supported!
1775   return false;
1776 }
1777
1778 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1779                                   bool isStackAligned) {
1780   unsigned Opc = 0;
1781   if (RC == &X86::GR64RegClass) {
1782     Opc = X86::MOV64mr;
1783   } else if (RC == &X86::GR32RegClass) {
1784     Opc = X86::MOV32mr;
1785   } else if (RC == &X86::GR16RegClass) {
1786     Opc = X86::MOV16mr;
1787   } else if (RC == &X86::GR8RegClass) {
1788     Opc = X86::MOV8mr;
1789   } else if (RC == &X86::GR32_RegClass) {
1790     Opc = X86::MOV32_mr;
1791   } else if (RC == &X86::GR16_RegClass) {
1792     Opc = X86::MOV16_mr;
1793   } else if (RC == &X86::RFP80RegClass) {
1794     Opc = X86::ST_FpP80m;   // pops
1795   } else if (RC == &X86::RFP64RegClass) {
1796     Opc = X86::ST_Fp64m;
1797   } else if (RC == &X86::RFP32RegClass) {
1798     Opc = X86::ST_Fp32m;
1799   } else if (RC == &X86::FR32RegClass) {
1800     Opc = X86::MOVSSmr;
1801   } else if (RC == &X86::FR64RegClass) {
1802     Opc = X86::MOVSDmr;
1803   } else if (RC == &X86::VR128RegClass) {
1804     // If stack is realigned we can use aligned stores.
1805     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1806   } else if (RC == &X86::VR64RegClass) {
1807     Opc = X86::MMX_MOVQ64mr;
1808   } else {
1809     assert(0 && "Unknown regclass");
1810     abort();
1811   }
1812
1813   return Opc;
1814 }
1815
1816 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1817                                        MachineBasicBlock::iterator MI,
1818                                        unsigned SrcReg, bool isKill, int FrameIdx,
1819                                        const TargetRegisterClass *RC) const {
1820   const MachineFunction &MF = *MBB.getParent();
1821   bool isAligned = (RI.getStackAlignment() >= 16) ||
1822     RI.needsStackRealignment(MF);
1823   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1824   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1825     .addReg(SrcReg, false, false, isKill);
1826 }
1827
1828 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1829                                   bool isKill,
1830                                   SmallVectorImpl<MachineOperand> &Addr,
1831                                   const TargetRegisterClass *RC,
1832                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1833   bool isAligned = (RI.getStackAlignment() >= 16) ||
1834     RI.needsStackRealignment(MF);
1835   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1836   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1837   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1838     MIB = X86InstrAddOperand(MIB, Addr[i]);
1839   MIB.addReg(SrcReg, false, false, isKill);
1840   NewMIs.push_back(MIB);
1841 }
1842
1843 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1844                                  bool isStackAligned) {
1845   unsigned Opc = 0;
1846   if (RC == &X86::GR64RegClass) {
1847     Opc = X86::MOV64rm;
1848   } else if (RC == &X86::GR32RegClass) {
1849     Opc = X86::MOV32rm;
1850   } else if (RC == &X86::GR16RegClass) {
1851     Opc = X86::MOV16rm;
1852   } else if (RC == &X86::GR8RegClass) {
1853     Opc = X86::MOV8rm;
1854   } else if (RC == &X86::GR32_RegClass) {
1855     Opc = X86::MOV32_rm;
1856   } else if (RC == &X86::GR16_RegClass) {
1857     Opc = X86::MOV16_rm;
1858   } else if (RC == &X86::RFP80RegClass) {
1859     Opc = X86::LD_Fp80m;
1860   } else if (RC == &X86::RFP64RegClass) {
1861     Opc = X86::LD_Fp64m;
1862   } else if (RC == &X86::RFP32RegClass) {
1863     Opc = X86::LD_Fp32m;
1864   } else if (RC == &X86::FR32RegClass) {
1865     Opc = X86::MOVSSrm;
1866   } else if (RC == &X86::FR64RegClass) {
1867     Opc = X86::MOVSDrm;
1868   } else if (RC == &X86::VR128RegClass) {
1869     // If stack is realigned we can use aligned loads.
1870     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1871   } else if (RC == &X86::VR64RegClass) {
1872     Opc = X86::MMX_MOVQ64rm;
1873   } else {
1874     assert(0 && "Unknown regclass");
1875     abort();
1876   }
1877
1878   return Opc;
1879 }
1880
1881 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1882                                         MachineBasicBlock::iterator MI,
1883                                         unsigned DestReg, int FrameIdx,
1884                                         const TargetRegisterClass *RC) const{
1885   const MachineFunction &MF = *MBB.getParent();
1886   bool isAligned = (RI.getStackAlignment() >= 16) ||
1887     RI.needsStackRealignment(MF);
1888   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1889   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1890 }
1891
1892 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1893                                  SmallVectorImpl<MachineOperand> &Addr,
1894                                  const TargetRegisterClass *RC,
1895                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1896   bool isAligned = (RI.getStackAlignment() >= 16) ||
1897     RI.needsStackRealignment(MF);
1898   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1899   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1900   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1901     MIB = X86InstrAddOperand(MIB, Addr[i]);
1902   NewMIs.push_back(MIB);
1903 }
1904
1905 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1906                                                 MachineBasicBlock::iterator MI,
1907                                 const std::vector<CalleeSavedInfo> &CSI) const {
1908   if (CSI.empty())
1909     return false;
1910
1911   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1912   unsigned SlotSize = is64Bit ? 8 : 4;
1913
1914   MachineFunction &MF = *MBB.getParent();
1915   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1916   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1917
1918   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1919   for (unsigned i = CSI.size(); i != 0; --i) {
1920     unsigned Reg = CSI[i-1].getReg();
1921     // Add the callee-saved register as live-in. It's killed at the spill.
1922     MBB.addLiveIn(Reg);
1923     BuildMI(MBB, MI, get(Opc))
1924       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1925   }
1926   return true;
1927 }
1928
1929 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1930                                                  MachineBasicBlock::iterator MI,
1931                                 const std::vector<CalleeSavedInfo> &CSI) const {
1932   if (CSI.empty())
1933     return false;
1934
1935   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1936
1937   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1938   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1939     unsigned Reg = CSI[i].getReg();
1940     BuildMI(MBB, MI, get(Opc), Reg);
1941   }
1942   return true;
1943 }
1944
1945 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1946                                      const SmallVectorImpl<MachineOperand> &MOs,
1947                                      MachineInstr *MI,
1948                                      const TargetInstrInfo &TII) {
1949   // Create the base instruction with the memory operand as the first part.
1950   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1951                                               MI->getDebugLoc(), true);
1952   MachineInstrBuilder MIB(NewMI);
1953   unsigned NumAddrOps = MOs.size();
1954   for (unsigned i = 0; i != NumAddrOps; ++i)
1955     MIB = X86InstrAddOperand(MIB, MOs[i]);
1956   if (NumAddrOps < 4)  // FrameIndex only
1957     MIB.addImm(1).addReg(0).addImm(0);
1958
1959   // Loop over the rest of the ri operands, converting them over.
1960   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1961   for (unsigned i = 0; i != NumOps; ++i) {
1962     MachineOperand &MO = MI->getOperand(i+2);
1963     MIB = X86InstrAddOperand(MIB, MO);
1964   }
1965   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1966     MachineOperand &MO = MI->getOperand(i);
1967     MIB = X86InstrAddOperand(MIB, MO);
1968   }
1969   return MIB;
1970 }
1971
1972 static MachineInstr *FuseInst(MachineFunction &MF,
1973                               unsigned Opcode, unsigned OpNo,
1974                               const SmallVectorImpl<MachineOperand> &MOs,
1975                               MachineInstr *MI, const TargetInstrInfo &TII) {
1976   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1977                                               MI->getDebugLoc(), true);
1978   MachineInstrBuilder MIB(NewMI);
1979
1980   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1981     MachineOperand &MO = MI->getOperand(i);
1982     if (i == OpNo) {
1983       assert(MO.isReg() && "Expected to fold into reg operand!");
1984       unsigned NumAddrOps = MOs.size();
1985       for (unsigned i = 0; i != NumAddrOps; ++i)
1986         MIB = X86InstrAddOperand(MIB, MOs[i]);
1987       if (NumAddrOps < 4)  // FrameIndex only
1988         MIB.addImm(1).addReg(0).addImm(0);
1989     } else {
1990       MIB = X86InstrAddOperand(MIB, MO);
1991     }
1992   }
1993   return MIB;
1994 }
1995
1996 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1997                                 const SmallVectorImpl<MachineOperand> &MOs,
1998                                 MachineInstr *MI) {
1999   MachineFunction &MF = *MI->getParent()->getParent();
2000   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
2001
2002   unsigned NumAddrOps = MOs.size();
2003   for (unsigned i = 0; i != NumAddrOps; ++i)
2004     MIB = X86InstrAddOperand(MIB, MOs[i]);
2005   if (NumAddrOps < 4)  // FrameIndex only
2006     MIB.addImm(1).addReg(0).addImm(0);
2007   return MIB.addImm(0);
2008 }
2009
2010 MachineInstr*
2011 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2012                                     MachineInstr *MI, unsigned i,
2013                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2014   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2015   bool isTwoAddrFold = false;
2016   unsigned NumOps = MI->getDesc().getNumOperands();
2017   bool isTwoAddr = NumOps > 1 &&
2018     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2019
2020   MachineInstr *NewMI = NULL;
2021   // Folding a memory location into the two-address part of a two-address
2022   // instruction is different than folding it other places.  It requires
2023   // replacing the *two* registers with the memory location.
2024   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2025       MI->getOperand(0).isReg() &&
2026       MI->getOperand(1).isReg() &&
2027       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2028     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2029     isTwoAddrFold = true;
2030   } else if (i == 0) { // If operand 0
2031     if (MI->getOpcode() == X86::MOV16r0)
2032       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2033     else if (MI->getOpcode() == X86::MOV32r0)
2034       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2035     else if (MI->getOpcode() == X86::MOV64r0)
2036       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2037     else if (MI->getOpcode() == X86::MOV8r0)
2038       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2039     if (NewMI)
2040       return NewMI;
2041
2042     OpcodeTablePtr = &RegOp2MemOpTable0;
2043   } else if (i == 1) {
2044     OpcodeTablePtr = &RegOp2MemOpTable1;
2045   } else if (i == 2) {
2046     OpcodeTablePtr = &RegOp2MemOpTable2;
2047   }
2048
2049   // If table selected...
2050   if (OpcodeTablePtr) {
2051     // Find the Opcode to fuse
2052     DenseMap<unsigned*, unsigned>::iterator I =
2053       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2054     if (I != OpcodeTablePtr->end()) {
2055       if (isTwoAddrFold)
2056         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2057       else
2058         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2059       return NewMI;
2060     }
2061   }
2062
2063   // No fusion
2064   if (PrintFailedFusing)
2065     cerr << "We failed to fuse operand " << i << " in " << *MI;
2066   return NULL;
2067 }
2068
2069
2070 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2071                                                   MachineInstr *MI,
2072                                                   const SmallVectorImpl<unsigned> &Ops,
2073                                                   int FrameIndex) const {
2074   // Check switch flag
2075   if (NoFusing) return NULL;
2076
2077   const MachineFrameInfo *MFI = MF.getFrameInfo();
2078   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2079   // FIXME: Move alignment requirement into tables?
2080   if (Alignment < 16) {
2081     switch (MI->getOpcode()) {
2082     default: break;
2083     // Not always safe to fold movsd into these instructions since their load
2084     // folding variants expects the address to be 16 byte aligned.
2085     case X86::FsANDNPDrr:
2086     case X86::FsANDNPSrr:
2087     case X86::FsANDPDrr:
2088     case X86::FsANDPSrr:
2089     case X86::FsORPDrr:
2090     case X86::FsORPSrr:
2091     case X86::FsXORPDrr:
2092     case X86::FsXORPSrr:
2093       return NULL;
2094     }
2095   }
2096
2097   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2098     unsigned NewOpc = 0;
2099     switch (MI->getOpcode()) {
2100     default: return NULL;
2101     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2102     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2103     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2104     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2105     }
2106     // Change to CMPXXri r, 0 first.
2107     MI->setDesc(get(NewOpc));
2108     MI->getOperand(1).ChangeToImmediate(0);
2109   } else if (Ops.size() != 1)
2110     return NULL;
2111
2112   SmallVector<MachineOperand,4> MOs;
2113   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2114   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2115 }
2116
2117 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2118                                                   MachineInstr *MI,
2119                                             const SmallVectorImpl<unsigned> &Ops,
2120                                                   MachineInstr *LoadMI) const {
2121   // Check switch flag
2122   if (NoFusing) return NULL;
2123
2124   // Determine the alignment of the load.
2125   unsigned Alignment = 0;
2126   if (LoadMI->hasOneMemOperand())
2127     Alignment = LoadMI->memoperands_begin()->getAlignment();
2128
2129   // FIXME: Move alignment requirement into tables?
2130   if (Alignment < 16) {
2131     switch (MI->getOpcode()) {
2132     default: break;
2133     // Not always safe to fold movsd into these instructions since their load
2134     // folding variants expects the address to be 16 byte aligned.
2135     case X86::FsANDNPDrr:
2136     case X86::FsANDNPSrr:
2137     case X86::FsANDPDrr:
2138     case X86::FsANDPSrr:
2139     case X86::FsORPDrr:
2140     case X86::FsORPSrr:
2141     case X86::FsXORPDrr:
2142     case X86::FsXORPSrr:
2143       return NULL;
2144     }
2145   }
2146
2147   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2148     unsigned NewOpc = 0;
2149     switch (MI->getOpcode()) {
2150     default: return NULL;
2151     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2152     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2153     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2154     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2155     }
2156     // Change to CMPXXri r, 0 first.
2157     MI->setDesc(get(NewOpc));
2158     MI->getOperand(1).ChangeToImmediate(0);
2159   } else if (Ops.size() != 1)
2160     return NULL;
2161
2162   SmallVector<MachineOperand,4> MOs;
2163   if (LoadMI->getOpcode() == X86::V_SET0 ||
2164       LoadMI->getOpcode() == X86::V_SETALLONES) {
2165     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2166     // Create a constant-pool entry and operands to load from it.
2167
2168     // x86-32 PIC requires a PIC base register for constant pools.
2169     unsigned PICBase = 0;
2170     if (TM.getRelocationModel() == Reloc::PIC_ &&
2171         !TM.getSubtarget<X86Subtarget>().is64Bit())
2172       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2173       // This doesn't work for several reasons.
2174       // 1. GlobalBaseReg may have been spilled.
2175       // 2. It may not be live at MI.
2176       return false;
2177
2178     // Create a v4i32 constant-pool entry.
2179     MachineConstantPool &MCP = *MF.getConstantPool();
2180     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2181     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2182                     ConstantVector::getNullValue(Ty) :
2183                     ConstantVector::getAllOnesValue(Ty);
2184     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2185
2186     // Create operands to load from the constant pool entry.
2187     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2188     MOs.push_back(MachineOperand::CreateImm(1));
2189     MOs.push_back(MachineOperand::CreateReg(0, false));
2190     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2191   } else {
2192     // Folding a normal load. Just copy the load's address operands.
2193     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2194     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2195       MOs.push_back(LoadMI->getOperand(i));
2196   }
2197   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2198 }
2199
2200
2201 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2202                                   const SmallVectorImpl<unsigned> &Ops) const {
2203   // Check switch flag
2204   if (NoFusing) return 0;
2205
2206   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2207     switch (MI->getOpcode()) {
2208     default: return false;
2209     case X86::TEST8rr:
2210     case X86::TEST16rr:
2211     case X86::TEST32rr:
2212     case X86::TEST64rr:
2213       return true;
2214     }
2215   }
2216
2217   if (Ops.size() != 1)
2218     return false;
2219
2220   unsigned OpNum = Ops[0];
2221   unsigned Opc = MI->getOpcode();
2222   unsigned NumOps = MI->getDesc().getNumOperands();
2223   bool isTwoAddr = NumOps > 1 &&
2224     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2225
2226   // Folding a memory location into the two-address part of a two-address
2227   // instruction is different than folding it other places.  It requires
2228   // replacing the *two* registers with the memory location.
2229   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2230   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2231     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2232   } else if (OpNum == 0) { // If operand 0
2233     switch (Opc) {
2234     case X86::MOV16r0:
2235     case X86::MOV32r0:
2236     case X86::MOV64r0:
2237     case X86::MOV8r0:
2238       return true;
2239     default: break;
2240     }
2241     OpcodeTablePtr = &RegOp2MemOpTable0;
2242   } else if (OpNum == 1) {
2243     OpcodeTablePtr = &RegOp2MemOpTable1;
2244   } else if (OpNum == 2) {
2245     OpcodeTablePtr = &RegOp2MemOpTable2;
2246   }
2247
2248   if (OpcodeTablePtr) {
2249     // Find the Opcode to fuse
2250     DenseMap<unsigned*, unsigned>::iterator I =
2251       OpcodeTablePtr->find((unsigned*)Opc);
2252     if (I != OpcodeTablePtr->end())
2253       return true;
2254   }
2255   return false;
2256 }
2257
2258 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2259                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2260                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2261   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2262     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2263   if (I == MemOp2RegOpTable.end())
2264     return false;
2265   unsigned Opc = I->second.first;
2266   unsigned Index = I->second.second & 0xf;
2267   bool FoldedLoad = I->second.second & (1 << 4);
2268   bool FoldedStore = I->second.second & (1 << 5);
2269   if (UnfoldLoad && !FoldedLoad)
2270     return false;
2271   UnfoldLoad &= FoldedLoad;
2272   if (UnfoldStore && !FoldedStore)
2273     return false;
2274   UnfoldStore &= FoldedStore;
2275
2276   const TargetInstrDesc &TID = get(Opc);
2277   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2278   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2279     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2280   SmallVector<MachineOperand,4> AddrOps;
2281   SmallVector<MachineOperand,2> BeforeOps;
2282   SmallVector<MachineOperand,2> AfterOps;
2283   SmallVector<MachineOperand,4> ImpOps;
2284   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2285     MachineOperand &Op = MI->getOperand(i);
2286     if (i >= Index && i < Index+4)
2287       AddrOps.push_back(Op);
2288     else if (Op.isReg() && Op.isImplicit())
2289       ImpOps.push_back(Op);
2290     else if (i < Index)
2291       BeforeOps.push_back(Op);
2292     else if (i > Index)
2293       AfterOps.push_back(Op);
2294   }
2295
2296   // Emit the load instruction.
2297   if (UnfoldLoad) {
2298     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2299     if (UnfoldStore) {
2300       // Address operands cannot be marked isKill.
2301       for (unsigned i = 1; i != 5; ++i) {
2302         MachineOperand &MO = NewMIs[0]->getOperand(i);
2303         if (MO.isReg())
2304           MO.setIsKill(false);
2305       }
2306     }
2307   }
2308
2309   // Emit the data processing instruction.
2310   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2311   MachineInstrBuilder MIB(DataMI);
2312
2313   if (FoldedStore)
2314     MIB.addReg(Reg, true);
2315   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2316     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2317   if (FoldedLoad)
2318     MIB.addReg(Reg);
2319   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2320     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2321   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2322     MachineOperand &MO = ImpOps[i];
2323     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2324   }
2325   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2326   unsigned NewOpc = 0;
2327   switch (DataMI->getOpcode()) {
2328   default: break;
2329   case X86::CMP64ri32:
2330   case X86::CMP32ri:
2331   case X86::CMP16ri:
2332   case X86::CMP8ri: {
2333     MachineOperand &MO0 = DataMI->getOperand(0);
2334     MachineOperand &MO1 = DataMI->getOperand(1);
2335     if (MO1.getImm() == 0) {
2336       switch (DataMI->getOpcode()) {
2337       default: break;
2338       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2339       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2340       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2341       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2342       }
2343       DataMI->setDesc(get(NewOpc));
2344       MO1.ChangeToRegister(MO0.getReg(), false);
2345     }
2346   }
2347   }
2348   NewMIs.push_back(DataMI);
2349
2350   // Emit the store instruction.
2351   if (UnfoldStore) {
2352     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2353     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2354       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2355     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2356   }
2357
2358   return true;
2359 }
2360
2361 bool
2362 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2363                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2364   if (!N->isMachineOpcode())
2365     return false;
2366
2367   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2368     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2369   if (I == MemOp2RegOpTable.end())
2370     return false;
2371   unsigned Opc = I->second.first;
2372   unsigned Index = I->second.second & 0xf;
2373   bool FoldedLoad = I->second.second & (1 << 4);
2374   bool FoldedStore = I->second.second & (1 << 5);
2375   const TargetInstrDesc &TID = get(Opc);
2376   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2377   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2378     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2379   std::vector<SDValue> AddrOps;
2380   std::vector<SDValue> BeforeOps;
2381   std::vector<SDValue> AfterOps;
2382   DebugLoc dl = N->getDebugLoc();
2383   unsigned NumOps = N->getNumOperands();
2384   for (unsigned i = 0; i != NumOps-1; ++i) {
2385     SDValue Op = N->getOperand(i);
2386     if (i >= Index && i < Index+4)
2387       AddrOps.push_back(Op);
2388     else if (i < Index)
2389       BeforeOps.push_back(Op);
2390     else if (i > Index)
2391       AfterOps.push_back(Op);
2392   }
2393   SDValue Chain = N->getOperand(NumOps-1);
2394   AddrOps.push_back(Chain);
2395
2396   // Emit the load instruction.
2397   SDNode *Load = 0;
2398   const MachineFunction &MF = DAG.getMachineFunction();
2399   if (FoldedLoad) {
2400     MVT VT = *RC->vt_begin();
2401     bool isAligned = (RI.getStackAlignment() >= 16) ||
2402       RI.needsStackRealignment(MF);
2403     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2404                              VT, MVT::Other,
2405                              &AddrOps[0], AddrOps.size());
2406     NewNodes.push_back(Load);
2407   }
2408
2409   // Emit the data processing instruction.
2410   std::vector<MVT> VTs;
2411   const TargetRegisterClass *DstRC = 0;
2412   if (TID.getNumDefs() > 0) {
2413     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2414     DstRC = DstTOI.isLookupPtrRegClass()
2415       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2416     VTs.push_back(*DstRC->vt_begin());
2417   }
2418   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2419     MVT VT = N->getValueType(i);
2420     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2421       VTs.push_back(VT);
2422   }
2423   if (Load)
2424     BeforeOps.push_back(SDValue(Load, 0));
2425   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2426   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2427                                      BeforeOps.size());
2428   NewNodes.push_back(NewNode);
2429
2430   // Emit the store instruction.
2431   if (FoldedStore) {
2432     AddrOps.pop_back();
2433     AddrOps.push_back(SDValue(NewNode, 0));
2434     AddrOps.push_back(Chain);
2435     bool isAligned = (RI.getStackAlignment() >= 16) ||
2436       RI.needsStackRealignment(MF);
2437     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2438                                       MVT::Other, &AddrOps[0], AddrOps.size());
2439     NewNodes.push_back(Store);
2440   }
2441
2442   return true;
2443 }
2444
2445 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2446                                       bool UnfoldLoad, bool UnfoldStore) const {
2447   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2448     MemOp2RegOpTable.find((unsigned*)Opc);
2449   if (I == MemOp2RegOpTable.end())
2450     return 0;
2451   bool FoldedLoad = I->second.second & (1 << 4);
2452   bool FoldedStore = I->second.second & (1 << 5);
2453   if (UnfoldLoad && !FoldedLoad)
2454     return 0;
2455   if (UnfoldStore && !FoldedStore)
2456     return 0;
2457   return I->second.first;
2458 }
2459
2460 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2461   if (MBB.empty()) return false;
2462
2463   switch (MBB.back().getOpcode()) {
2464   case X86::TCRETURNri:
2465   case X86::TCRETURNdi:
2466   case X86::RET:     // Return.
2467   case X86::RETI:
2468   case X86::TAILJMPd:
2469   case X86::TAILJMPr:
2470   case X86::TAILJMPm:
2471   case X86::JMP:     // Uncond branch.
2472   case X86::JMP32r:  // Indirect branch.
2473   case X86::JMP64r:  // Indirect branch (64-bit).
2474   case X86::JMP32m:  // Indirect branch through mem.
2475   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2476     return true;
2477   default: return false;
2478   }
2479 }
2480
2481 bool X86InstrInfo::
2482 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2483   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2484   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2485   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2486     return true;
2487   Cond[0].setImm(GetOppositeBranchCondition(CC));
2488   return false;
2489 }
2490
2491 bool X86InstrInfo::
2492 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2493   // FIXME: Return false for x87 stack register classes for now. We can't
2494   // allow any loads of these registers before FpGet_ST0_80.
2495   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2496            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2497 }
2498
2499 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2500   switch (Desc->TSFlags & X86II::ImmMask) {
2501   case X86II::Imm8:   return 1;
2502   case X86II::Imm16:  return 2;
2503   case X86II::Imm32:  return 4;
2504   case X86II::Imm64:  return 8;
2505   default: assert(0 && "Immediate size not set!");
2506     return 0;
2507   }
2508 }
2509
2510 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2511 /// e.g. r8, xmm8, etc.
2512 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2513   if (!MO.isReg()) return false;
2514   switch (MO.getReg()) {
2515   default: break;
2516   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2517   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2518   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2519   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2520   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2521   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2522   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2523   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2524   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2525   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2526     return true;
2527   }
2528   return false;
2529 }
2530
2531
2532 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2533 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2534 /// size, and 3) use of X86-64 extended registers.
2535 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2536   unsigned REX = 0;
2537   const TargetInstrDesc &Desc = MI.getDesc();
2538
2539   // Pseudo instructions do not need REX prefix byte.
2540   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2541     return 0;
2542   if (Desc.TSFlags & X86II::REX_W)
2543     REX |= 1 << 3;
2544
2545   unsigned NumOps = Desc.getNumOperands();
2546   if (NumOps) {
2547     bool isTwoAddr = NumOps > 1 &&
2548       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2549
2550     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2551     unsigned i = isTwoAddr ? 1 : 0;
2552     for (unsigned e = NumOps; i != e; ++i) {
2553       const MachineOperand& MO = MI.getOperand(i);
2554       if (MO.isReg()) {
2555         unsigned Reg = MO.getReg();
2556         if (isX86_64NonExtLowByteReg(Reg))
2557           REX |= 0x40;
2558       }
2559     }
2560
2561     switch (Desc.TSFlags & X86II::FormMask) {
2562     case X86II::MRMInitReg:
2563       if (isX86_64ExtendedReg(MI.getOperand(0)))
2564         REX |= (1 << 0) | (1 << 2);
2565       break;
2566     case X86II::MRMSrcReg: {
2567       if (isX86_64ExtendedReg(MI.getOperand(0)))
2568         REX |= 1 << 2;
2569       i = isTwoAddr ? 2 : 1;
2570       for (unsigned e = NumOps; i != e; ++i) {
2571         const MachineOperand& MO = MI.getOperand(i);
2572         if (isX86_64ExtendedReg(MO))
2573           REX |= 1 << 0;
2574       }
2575       break;
2576     }
2577     case X86II::MRMSrcMem: {
2578       if (isX86_64ExtendedReg(MI.getOperand(0)))
2579         REX |= 1 << 2;
2580       unsigned Bit = 0;
2581       i = isTwoAddr ? 2 : 1;
2582       for (; i != NumOps; ++i) {
2583         const MachineOperand& MO = MI.getOperand(i);
2584         if (MO.isReg()) {
2585           if (isX86_64ExtendedReg(MO))
2586             REX |= 1 << Bit;
2587           Bit++;
2588         }
2589       }
2590       break;
2591     }
2592     case X86II::MRM0m: case X86II::MRM1m:
2593     case X86II::MRM2m: case X86II::MRM3m:
2594     case X86II::MRM4m: case X86II::MRM5m:
2595     case X86II::MRM6m: case X86II::MRM7m:
2596     case X86II::MRMDestMem: {
2597       unsigned e = isTwoAddr ? 5 : 4;
2598       i = isTwoAddr ? 1 : 0;
2599       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2600         REX |= 1 << 2;
2601       unsigned Bit = 0;
2602       for (; i != e; ++i) {
2603         const MachineOperand& MO = MI.getOperand(i);
2604         if (MO.isReg()) {
2605           if (isX86_64ExtendedReg(MO))
2606             REX |= 1 << Bit;
2607           Bit++;
2608         }
2609       }
2610       break;
2611     }
2612     default: {
2613       if (isX86_64ExtendedReg(MI.getOperand(0)))
2614         REX |= 1 << 0;
2615       i = isTwoAddr ? 2 : 1;
2616       for (unsigned e = NumOps; i != e; ++i) {
2617         const MachineOperand& MO = MI.getOperand(i);
2618         if (isX86_64ExtendedReg(MO))
2619           REX |= 1 << 2;
2620       }
2621       break;
2622     }
2623     }
2624   }
2625   return REX;
2626 }
2627
2628 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2629 /// relative block address instruction
2630 ///
2631 static unsigned sizePCRelativeBlockAddress() {
2632   return 4;
2633 }
2634
2635 /// sizeGlobalAddress - Give the size of the emission of this global address
2636 ///
2637 static unsigned sizeGlobalAddress(bool dword) {
2638   return dword ? 8 : 4;
2639 }
2640
2641 /// sizeConstPoolAddress - Give the size of the emission of this constant
2642 /// pool address
2643 ///
2644 static unsigned sizeConstPoolAddress(bool dword) {
2645   return dword ? 8 : 4;
2646 }
2647
2648 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2649 /// symbol
2650 ///
2651 static unsigned sizeExternalSymbolAddress(bool dword) {
2652   return dword ? 8 : 4;
2653 }
2654
2655 /// sizeJumpTableAddress - Give the size of the emission of this jump
2656 /// table address
2657 ///
2658 static unsigned sizeJumpTableAddress(bool dword) {
2659   return dword ? 8 : 4;
2660 }
2661
2662 static unsigned sizeConstant(unsigned Size) {
2663   return Size;
2664 }
2665
2666 static unsigned sizeRegModRMByte(){
2667   return 1;
2668 }
2669
2670 static unsigned sizeSIBByte(){
2671   return 1;
2672 }
2673
2674 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2675   unsigned FinalSize = 0;
2676   // If this is a simple integer displacement that doesn't require a relocation.
2677   if (!RelocOp) {
2678     FinalSize += sizeConstant(4);
2679     return FinalSize;
2680   }
2681
2682   // Otherwise, this is something that requires a relocation.
2683   if (RelocOp->isGlobal()) {
2684     FinalSize += sizeGlobalAddress(false);
2685   } else if (RelocOp->isCPI()) {
2686     FinalSize += sizeConstPoolAddress(false);
2687   } else if (RelocOp->isJTI()) {
2688     FinalSize += sizeJumpTableAddress(false);
2689   } else {
2690     assert(0 && "Unknown value to relocate!");
2691   }
2692   return FinalSize;
2693 }
2694
2695 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2696                                     bool IsPIC, bool Is64BitMode) {
2697   const MachineOperand &Op3 = MI.getOperand(Op+3);
2698   int DispVal = 0;
2699   const MachineOperand *DispForReloc = 0;
2700   unsigned FinalSize = 0;
2701
2702   // Figure out what sort of displacement we have to handle here.
2703   if (Op3.isGlobal()) {
2704     DispForReloc = &Op3;
2705   } else if (Op3.isCPI()) {
2706     if (Is64BitMode || IsPIC) {
2707       DispForReloc = &Op3;
2708     } else {
2709       DispVal = 1;
2710     }
2711   } else if (Op3.isJTI()) {
2712     if (Is64BitMode || IsPIC) {
2713       DispForReloc = &Op3;
2714     } else {
2715       DispVal = 1;
2716     }
2717   } else {
2718     DispVal = 1;
2719   }
2720
2721   const MachineOperand &Base     = MI.getOperand(Op);
2722   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2723
2724   unsigned BaseReg = Base.getReg();
2725
2726   // Is a SIB byte needed?
2727   if (IndexReg.getReg() == 0 &&
2728       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2729     if (BaseReg == 0) {  // Just a displacement?
2730       // Emit special case [disp32] encoding
2731       ++FinalSize;
2732       FinalSize += getDisplacementFieldSize(DispForReloc);
2733     } else {
2734       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2735       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2736         // Emit simple indirect register encoding... [EAX] f.e.
2737         ++FinalSize;
2738       // Be pessimistic and assume it's a disp32, not a disp8
2739       } else {
2740         // Emit the most general non-SIB encoding: [REG+disp32]
2741         ++FinalSize;
2742         FinalSize += getDisplacementFieldSize(DispForReloc);
2743       }
2744     }
2745
2746   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2747     assert(IndexReg.getReg() != X86::ESP &&
2748            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2749
2750     bool ForceDisp32 = false;
2751     if (BaseReg == 0 || DispForReloc) {
2752       // Emit the normal disp32 encoding.
2753       ++FinalSize;
2754       ForceDisp32 = true;
2755     } else {
2756       ++FinalSize;
2757     }
2758
2759     FinalSize += sizeSIBByte();
2760
2761     // Do we need to output a displacement?
2762     if (DispVal != 0 || ForceDisp32) {
2763       FinalSize += getDisplacementFieldSize(DispForReloc);
2764     }
2765   }
2766   return FinalSize;
2767 }
2768
2769
2770 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2771                                     const TargetInstrDesc *Desc,
2772                                     bool IsPIC, bool Is64BitMode) {
2773
2774   unsigned Opcode = Desc->Opcode;
2775   unsigned FinalSize = 0;
2776
2777   // Emit the lock opcode prefix as needed.
2778   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2779
2780   // Emit segment overrid opcode prefix as needed.
2781   switch (Desc->TSFlags & X86II::SegOvrMask) {
2782   case X86II::FS:
2783   case X86II::GS:
2784    ++FinalSize;
2785    break;
2786   default: assert(0 && "Invalid segment!");
2787   case 0: break;  // No segment override!
2788   }
2789
2790   // Emit the repeat opcode prefix as needed.
2791   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2792
2793   // Emit the operand size opcode prefix as needed.
2794   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2795
2796   // Emit the address size opcode prefix as needed.
2797   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2798
2799   bool Need0FPrefix = false;
2800   switch (Desc->TSFlags & X86II::Op0Mask) {
2801   case X86II::TB:  // Two-byte opcode prefix
2802   case X86II::T8:  // 0F 38
2803   case X86II::TA:  // 0F 3A
2804     Need0FPrefix = true;
2805     break;
2806   case X86II::REP: break; // already handled.
2807   case X86II::XS:   // F3 0F
2808     ++FinalSize;
2809     Need0FPrefix = true;
2810     break;
2811   case X86II::XD:   // F2 0F
2812     ++FinalSize;
2813     Need0FPrefix = true;
2814     break;
2815   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2816   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2817     ++FinalSize;
2818     break; // Two-byte opcode prefix
2819   default: assert(0 && "Invalid prefix!");
2820   case 0: break;  // No prefix!
2821   }
2822
2823   if (Is64BitMode) {
2824     // REX prefix
2825     unsigned REX = X86InstrInfo::determineREX(MI);
2826     if (REX)
2827       ++FinalSize;
2828   }
2829
2830   // 0x0F escape code must be emitted just before the opcode.
2831   if (Need0FPrefix)
2832     ++FinalSize;
2833
2834   switch (Desc->TSFlags & X86II::Op0Mask) {
2835   case X86II::T8:  // 0F 38
2836     ++FinalSize;
2837     break;
2838   case X86II::TA:    // 0F 3A
2839     ++FinalSize;
2840     break;
2841   }
2842
2843   // If this is a two-address instruction, skip one of the register operands.
2844   unsigned NumOps = Desc->getNumOperands();
2845   unsigned CurOp = 0;
2846   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2847     CurOp++;
2848
2849   switch (Desc->TSFlags & X86II::FormMask) {
2850   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2851   case X86II::Pseudo:
2852     // Remember the current PC offset, this is the PIC relocation
2853     // base address.
2854     switch (Opcode) {
2855     default:
2856       break;
2857     case TargetInstrInfo::INLINEASM: {
2858       const MachineFunction *MF = MI.getParent()->getParent();
2859       const char *AsmStr = MI.getOperand(0).getSymbolName();
2860       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2861       FinalSize += AI->getInlineAsmLength(AsmStr);
2862       break;
2863     }
2864     case TargetInstrInfo::DBG_LABEL:
2865     case TargetInstrInfo::EH_LABEL:
2866       break;
2867     case TargetInstrInfo::IMPLICIT_DEF:
2868     case TargetInstrInfo::DECLARE:
2869     case X86::DWARF_LOC:
2870     case X86::FP_REG_KILL:
2871       break;
2872     case X86::MOVPC32r: {
2873       // This emits the "call" portion of this pseudo instruction.
2874       ++FinalSize;
2875       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2876       break;
2877     }
2878     case X86::TLS_tp:
2879     case X86::TLS_gs_ri:
2880       FinalSize += 2;
2881       FinalSize += sizeGlobalAddress(false);
2882       break;
2883     }
2884     CurOp = NumOps;
2885     break;
2886   case X86II::RawFrm:
2887     ++FinalSize;
2888
2889     if (CurOp != NumOps) {
2890       const MachineOperand &MO = MI.getOperand(CurOp++);
2891       if (MO.isMBB()) {
2892         FinalSize += sizePCRelativeBlockAddress();
2893       } else if (MO.isGlobal()) {
2894         FinalSize += sizeGlobalAddress(false);
2895       } else if (MO.isSymbol()) {
2896         FinalSize += sizeExternalSymbolAddress(false);
2897       } else if (MO.isImm()) {
2898         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2899       } else {
2900         assert(0 && "Unknown RawFrm operand!");
2901       }
2902     }
2903     break;
2904
2905   case X86II::AddRegFrm:
2906     ++FinalSize;
2907     ++CurOp;
2908
2909     if (CurOp != NumOps) {
2910       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2911       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2912       if (MO1.isImm())
2913         FinalSize += sizeConstant(Size);
2914       else {
2915         bool dword = false;
2916         if (Opcode == X86::MOV64ri)
2917           dword = true;
2918         if (MO1.isGlobal()) {
2919           FinalSize += sizeGlobalAddress(dword);
2920         } else if (MO1.isSymbol())
2921           FinalSize += sizeExternalSymbolAddress(dword);
2922         else if (MO1.isCPI())
2923           FinalSize += sizeConstPoolAddress(dword);
2924         else if (MO1.isJTI())
2925           FinalSize += sizeJumpTableAddress(dword);
2926       }
2927     }
2928     break;
2929
2930   case X86II::MRMDestReg: {
2931     ++FinalSize;
2932     FinalSize += sizeRegModRMByte();
2933     CurOp += 2;
2934     if (CurOp != NumOps) {
2935       ++CurOp;
2936       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2937     }
2938     break;
2939   }
2940   case X86II::MRMDestMem: {
2941     ++FinalSize;
2942     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2943     CurOp += 5;
2944     if (CurOp != NumOps) {
2945       ++CurOp;
2946       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2947     }
2948     break;
2949   }
2950
2951   case X86II::MRMSrcReg:
2952     ++FinalSize;
2953     FinalSize += sizeRegModRMByte();
2954     CurOp += 2;
2955     if (CurOp != NumOps) {
2956       ++CurOp;
2957       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2958     }
2959     break;
2960
2961   case X86II::MRMSrcMem: {
2962
2963     ++FinalSize;
2964     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2965     CurOp += 5;
2966     if (CurOp != NumOps) {
2967       ++CurOp;
2968       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2969     }
2970     break;
2971   }
2972
2973   case X86II::MRM0r: case X86II::MRM1r:
2974   case X86II::MRM2r: case X86II::MRM3r:
2975   case X86II::MRM4r: case X86II::MRM5r:
2976   case X86II::MRM6r: case X86II::MRM7r:
2977     ++FinalSize;
2978     ++CurOp;
2979     FinalSize += sizeRegModRMByte();
2980
2981     if (CurOp != NumOps) {
2982       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2983       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2984       if (MO1.isImm())
2985         FinalSize += sizeConstant(Size);
2986       else {
2987         bool dword = false;
2988         if (Opcode == X86::MOV64ri32)
2989           dword = true;
2990         if (MO1.isGlobal()) {
2991           FinalSize += sizeGlobalAddress(dword);
2992         } else if (MO1.isSymbol())
2993           FinalSize += sizeExternalSymbolAddress(dword);
2994         else if (MO1.isCPI())
2995           FinalSize += sizeConstPoolAddress(dword);
2996         else if (MO1.isJTI())
2997           FinalSize += sizeJumpTableAddress(dword);
2998       }
2999     }
3000     break;
3001
3002   case X86II::MRM0m: case X86II::MRM1m:
3003   case X86II::MRM2m: case X86II::MRM3m:
3004   case X86II::MRM4m: case X86II::MRM5m:
3005   case X86II::MRM6m: case X86II::MRM7m: {
3006
3007     ++FinalSize;
3008     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3009     CurOp += 4;
3010
3011     if (CurOp != NumOps) {
3012       const MachineOperand &MO = MI.getOperand(CurOp++);
3013       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3014       if (MO.isImm())
3015         FinalSize += sizeConstant(Size);
3016       else {
3017         bool dword = false;
3018         if (Opcode == X86::MOV64mi32)
3019           dword = true;
3020         if (MO.isGlobal()) {
3021           FinalSize += sizeGlobalAddress(dword);
3022         } else if (MO.isSymbol())
3023           FinalSize += sizeExternalSymbolAddress(dword);
3024         else if (MO.isCPI())
3025           FinalSize += sizeConstPoolAddress(dword);
3026         else if (MO.isJTI())
3027           FinalSize += sizeJumpTableAddress(dword);
3028       }
3029     }
3030     break;
3031   }
3032
3033   case X86II::MRMInitReg:
3034     ++FinalSize;
3035     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3036     FinalSize += sizeRegModRMByte();
3037     ++CurOp;
3038     break;
3039   }
3040
3041   if (!Desc->isVariadic() && CurOp != NumOps) {
3042     cerr << "Cannot determine size: ";
3043     MI.dump();
3044     cerr << '\n';
3045     abort();
3046   }
3047
3048
3049   return FinalSize;
3050 }
3051
3052
3053 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3054   const TargetInstrDesc &Desc = MI->getDesc();
3055   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3056   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3057   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3058   if (Desc.getOpcode() == X86::MOVPC32r) {
3059     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3060   }
3061   return Size;
3062 }
3063
3064 /// getGlobalBaseReg - Return a virtual register initialized with the
3065 /// the global base register value. Output instructions required to
3066 /// initialize the register in the function entry block, if necessary.
3067 ///
3068 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3069   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3070          "X86-64 PIC uses RIP relative addressing");
3071
3072   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3073   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3074   if (GlobalBaseReg != 0)
3075     return GlobalBaseReg;
3076
3077   // Insert the set of GlobalBaseReg into the first MBB of the function
3078   MachineBasicBlock &FirstMBB = MF->front();
3079   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3080   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3081   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3082
3083   const TargetInstrInfo *TII = TM.getInstrInfo();
3084   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3085   // only used in JIT code emission as displacement to pc.
3086   BuildMI(FirstMBB, MBBI, TII->get(X86::MOVPC32r), PC).addImm(0);
3087
3088   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3089   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3090   if (TM.getRelocationModel() == Reloc::PIC_ &&
3091       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3092     GlobalBaseReg =
3093       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3094     BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg)
3095       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3096   } else {
3097     GlobalBaseReg = PC;
3098   }
3099
3100   X86FI->setGlobalBaseReg(GlobalBaseReg);
3101   return GlobalBaseReg;
3102 }