lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 262     { X86::MOV32ri,     X86::MOV32mi, 0 },
 263     { X86::MOV32rr,     X86::MOV32mr, 0 },
 264     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 265     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 266     { X86::MOV64rr,     X86::MOV64mr, 0 },
 267     { X86::MOV8ri,      X86::MOV8mi, 0 },
 268     { X86::MOV8rr,      X86::MOV8mr, 0 },
 269     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 270     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 271     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 272     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 273     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 274     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 275     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 276     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 277     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 278     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 279     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 280     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 281     { X86::MUL16r,      X86::MUL16m, 1 },
 282     { X86::MUL32r,      X86::MUL32m, 1 },
 283     { X86::MUL64r,      X86::MUL64m, 1 },
 284     { X86::MUL8r,       X86::MUL8m, 1 },
 285     { X86::SETAEr,      X86::SETAEm, 0 },
 286     { X86::SETAr,       X86::SETAm, 0 },
 287     { X86::SETBEr,      X86::SETBEm, 0 },
 288     { X86::SETBr,       X86::SETBm, 0 },
 289     { X86::SETEr,       X86::SETEm, 0 },
 290     { X86::SETGEr,      X86::SETGEm, 0 },
 291     { X86::SETGr,       X86::SETGm, 0 },
 292     { X86::SETLEr,      X86::SETLEm, 0 },
 293     { X86::SETLr,       X86::SETLm, 0 },
 294     { X86::SETNEr,      X86::SETNEm, 0 },
 295     { X86::SETNOr,      X86::SETNOm, 0 },
 296     { X86::SETNPr,      X86::SETNPm, 0 },
 297     { X86::SETNSr,      X86::SETNSm, 0 },
 298     { X86::SETOr,       X86::SETOm, 0 },
 299     { X86::SETPr,       X86::SETPm, 0 },
 300     { X86::SETSr,       X86::SETSm, 0 },
 301     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 302     { X86::TEST16ri,    X86::TEST16mi, 1 },
 303     { X86::TEST32ri,    X86::TEST32mi, 1 },
 304     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 305     { X86::TEST8ri,     X86::TEST8mi, 1 }
 306   };
 307
 308   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 309     unsigned RegOp = OpTbl0[i][0];
 310     unsigned MemOp = OpTbl0[i][1];
 311     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 312                                                  MemOp)).second)
 313       assert(false && "Duplicated entries?");
 314     unsigned FoldedLoad = OpTbl0[i][2];
 315     // Index 0, folded load or store.
 316     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 317     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 318       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 319                                      std::make_pair(RegOp, AuxInfo))).second)
 320         AmbEntries.push_back(MemOp);
 321   }
 322
 323   static const unsigned OpTbl1[][2] = {
 324     { X86::CMP16rr,         X86::CMP16rm },
 325     { X86::CMP32rr,         X86::CMP32rm },
 326     { X86::CMP64rr,         X86::CMP64rm },
 327     { X86::CMP8rr,          X86::CMP8rm },
 328     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 329     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 330     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 331     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 332     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 333     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 334     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 335     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 336     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 337     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 338     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 339     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 340     { X86::IMUL16rri,       X86::IMUL16rmi },
 341     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 342     { X86::IMUL32rri,       X86::IMUL32rmi },
 343     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 344     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 345     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 346     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 347     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 348     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 349     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 350     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 351     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 352     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 353     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 354     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 355     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 356     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 357     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 358     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 359     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 360     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 361     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 362     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 363     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 364     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 365     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 366     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 367     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 368     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 369     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 370     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 371     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 372     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 373     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 374     { X86::MOV16rr,         X86::MOV16rm },
 375     { X86::MOV16to16_,      X86::MOV16_rm },
 376     { X86::MOV32rr,         X86::MOV32rm },
 377     { X86::MOV32to32_,      X86::MOV32_rm },
 378     { X86::MOV64rr,         X86::MOV64rm },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 381     { X86::MOV8rr,          X86::MOV8rm },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 387     { X86::MOVDQArr,        X86::MOVDQArm },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 389     { X86::MOVSDrr,         X86::MOVSDrm },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 393     { X86::MOVSSrr,         X86::MOVSSrm },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 407     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 408     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 409     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 410     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 411     { X86::PSHUFDri,        X86::PSHUFDmi },
 412     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 413     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 414     { X86::RCPPSr,          X86::RCPPSm },
 415     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 416     { X86::RSQRTPSr,        X86::RSQRTPSm },
 417     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 418     { X86::RSQRTSSr,        X86::RSQRTSSm },
 419     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 420     { X86::SQRTPDr,         X86::SQRTPDm },
 421     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 422     { X86::SQRTPSr,         X86::SQRTPSm },
 423     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 424     { X86::SQRTSDr,         X86::SQRTSDm },
 425     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 426     { X86::SQRTSSr,         X86::SQRTSSm },
 427     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 428     { X86::TEST16rr,        X86::TEST16rm },
 429     { X86::TEST32rr,        X86::TEST32rm },
 430     { X86::TEST64rr,        X86::TEST64rm },
 431     { X86::TEST8rr,         X86::TEST8rm },
 432     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 433     { X86::UCOMISDrr,       X86::UCOMISDrm },
 434     { X86::UCOMISSrr,       X86::UCOMISSrm }
 435   };
 436
 437   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 438     unsigned RegOp = OpTbl1[i][0];
 439     unsigned MemOp = OpTbl1[i][1];
 440     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 441                                                  MemOp)).second)
 442       assert(false && "Duplicated entries?");
 443     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 444     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 445       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 446                                      std::make_pair(RegOp, AuxInfo))).second)
 447         AmbEntries.push_back(MemOp);
 448   }
 449
 450   static const unsigned OpTbl2[][2] = {
 451     { X86::ADC32rr,         X86::ADC32rm },
 452     { X86::ADC64rr,         X86::ADC64rm },
 453     { X86::ADD16rr,         X86::ADD16rm },
 454     { X86::ADD32rr,         X86::ADD32rm },
 455     { X86::ADD64rr,         X86::ADD64rm },
 456     { X86::ADD8rr,          X86::ADD8rm },
 457     { X86::ADDPDrr,         X86::ADDPDrm },
 458     { X86::ADDPSrr,         X86::ADDPSrm },
 459     { X86::ADDSDrr,         X86::ADDSDrm },
 460     { X86::ADDSSrr,         X86::ADDSSrm },
 461     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 462     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 463     { X86::AND16rr,         X86::AND16rm },
 464     { X86::AND32rr,         X86::AND32rm },
 465     { X86::AND64rr,         X86::AND64rm },
 466     { X86::AND8rr,          X86::AND8rm },
 467     { X86::ANDNPDrr,        X86::ANDNPDrm },
 468     { X86::ANDNPSrr,        X86::ANDNPSrm },
 469     { X86::ANDPDrr,         X86::ANDPDrm },
 470     { X86::ANDPSrr,         X86::ANDPSrm },
 471     { X86::CMOVA16rr,       X86::CMOVA16rm },
 472     { X86::CMOVA32rr,       X86::CMOVA32rm },
 473     { X86::CMOVA64rr,       X86::CMOVA64rm },
 474     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 475     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 476     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 477     { X86::CMOVB16rr,       X86::CMOVB16rm },
 478     { X86::CMOVB32rr,       X86::CMOVB32rm },
 479     { X86::CMOVB64rr,       X86::CMOVB64rm },
 480     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 481     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 482     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 483     { X86::CMOVE16rr,       X86::CMOVE16rm },
 484     { X86::CMOVE32rr,       X86::CMOVE32rm },
 485     { X86::CMOVE64rr,       X86::CMOVE64rm },
 486     { X86::CMOVG16rr,       X86::CMOVG16rm },
 487     { X86::CMOVG32rr,       X86::CMOVG32rm },
 488     { X86::CMOVG64rr,       X86::CMOVG64rm },
 489     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 490     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 491     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 492     { X86::CMOVL16rr,       X86::CMOVL16rm },
 493     { X86::CMOVL32rr,       X86::CMOVL32rm },
 494     { X86::CMOVL64rr,       X86::CMOVL64rm },
 495     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 496     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 497     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 498     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 499     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 500     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 501     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 502     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 503     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 504     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 505     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 506     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 507     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 508     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 509     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 510     { X86::CMOVO16rr,       X86::CMOVO16rm },
 511     { X86::CMOVO32rr,       X86::CMOVO32rm },
 512     { X86::CMOVO64rr,       X86::CMOVO64rm },
 513     { X86::CMOVP16rr,       X86::CMOVP16rm },
 514     { X86::CMOVP32rr,       X86::CMOVP32rm },
 515     { X86::CMOVP64rr,       X86::CMOVP64rm },
 516     { X86::CMOVS16rr,       X86::CMOVS16rm },
 517     { X86::CMOVS32rr,       X86::CMOVS32rm },
 518     { X86::CMOVS64rr,       X86::CMOVS64rm },
 519     { X86::CMPPDrri,        X86::CMPPDrmi },
 520     { X86::CMPPSrri,        X86::CMPPSrmi },
 521     { X86::CMPSDrr,         X86::CMPSDrm },
 522     { X86::CMPSSrr,         X86::CMPSSrm },
 523     { X86::DIVPDrr,         X86::DIVPDrm },
 524     { X86::DIVPSrr,         X86::DIVPSrm },
 525     { X86::DIVSDrr,         X86::DIVSDrm },
 526     { X86::DIVSSrr,         X86::DIVSSrm },
 527     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 528     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 529     { X86::FsANDPDrr,       X86::FsANDPDrm },
 530     { X86::FsANDPSrr,       X86::FsANDPSrm },
 531     { X86::FsORPDrr,        X86::FsORPDrm },
 532     { X86::FsORPSrr,        X86::FsORPSrm },
 533     { X86::FsXORPDrr,       X86::FsXORPDrm },
 534     { X86::FsXORPSrr,       X86::FsXORPSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULDQrr,        X86::PMULDQrm },
 594     { X86::PMULHUWrr,       X86::PMULHUWrm },
 595     { X86::PMULHWrr,        X86::PMULHWrm },
 596     { X86::PMULLDrr,        X86::PMULLDrm },
 597     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 598     { X86::PMULLWrr,        X86::PMULLWrm },
 599     { X86::PMULUDQrr,       X86::PMULUDQrm },
 600     { X86::PORrr,           X86::PORrm },
 601     { X86::PSADBWrr,        X86::PSADBWrm },
 602     { X86::PSLLDrr,         X86::PSLLDrm },
 603     { X86::PSLLQrr,         X86::PSLLQrm },
 604     { X86::PSLLWrr,         X86::PSLLWrm },
 605     { X86::PSRADrr,         X86::PSRADrm },
 606     { X86::PSRAWrr,         X86::PSRAWrm },
 607     { X86::PSRLDrr,         X86::PSRLDrm },
 608     { X86::PSRLQrr,         X86::PSRLQrm },
 609     { X86::PSRLWrr,         X86::PSRLWrm },
 610     { X86::PSUBBrr,         X86::PSUBBrm },
 611     { X86::PSUBDrr,         X86::PSUBDrm },
 612     { X86::PSUBSBrr,        X86::PSUBSBrm },
 613     { X86::PSUBSWrr,        X86::PSUBSWrm },
 614     { X86::PSUBWrr,         X86::PSUBWrm },
 615     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 616     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 617     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 618     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 619     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 620     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 621     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 622     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 623     { X86::PXORrr,          X86::PXORrm },
 624     { X86::SBB32rr,         X86::SBB32rm },
 625     { X86::SBB64rr,         X86::SBB64rm },
 626     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 627     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 628     { X86::SUB16rr,         X86::SUB16rm },
 629     { X86::SUB32rr,         X86::SUB32rm },
 630     { X86::SUB64rr,         X86::SUB64rm },
 631     { X86::SUB8rr,          X86::SUB8rm },
 632     { X86::SUBPDrr,         X86::SUBPDrm },
 633     { X86::SUBPSrr,         X86::SUBPSrm },
 634     { X86::SUBSDrr,         X86::SUBSDrm },
 635     { X86::SUBSSrr,         X86::SUBSSrm },
 636     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 637     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 638     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 639     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 640     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 641     { X86::XOR16rr,         X86::XOR16rm },
 642     { X86::XOR32rr,         X86::XOR32rm },
 643     { X86::XOR64rr,         X86::XOR64rm },
 644     { X86::XOR8rr,          X86::XOR8rm },
 645     { X86::XORPDrr,         X86::XORPDrm },
 646     { X86::XORPSrr,         X86::XORPSrm }
 647   };
 648
 649   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 650     unsigned RegOp = OpTbl2[i][0];
 651     unsigned MemOp = OpTbl2[i][1];
 652     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 653                                                  MemOp)).second)
 654       assert(false && "Duplicated entries?");
 655     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 656     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 657                                    std::make_pair(RegOp, AuxInfo))).second)
 658       AmbEntries.push_back(MemOp);
 659   }
 660
 661   // Remove ambiguous entries.
 662   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 663 }
 664
 665 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 666                                unsigned &SrcReg, unsigned &DstReg,
 667                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 668   switch (MI.getOpcode()) {
 669   default:
 670     return false;
 671   case X86::MOV8rr:
 672   case X86::MOV16rr:
 673   case X86::MOV32rr:
 674   case X86::MOV64rr:
 675   case X86::MOV16to16_:
 676   case X86::MOV32to32_:
 677   case X86::MOVSSrr:
 678   case X86::MOVSDrr:
 679
 680   // FP Stack register class copies
 681   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 682   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 683   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 684
 685   case X86::FsMOVAPSrr:
 686   case X86::FsMOVAPDrr:
 687   case X86::MOVAPSrr:
 688   case X86::MOVAPDrr:
 689   case X86::MOVDQArr:
 690   case X86::MOVSS2PSrr:
 691   case X86::MOVSD2PDrr:
 692   case X86::MOVPS2SSrr:
 693   case X86::MOVPD2SDrr:
 694   case X86::MMX_MOVQ64rr:
 695     assert(MI.getNumOperands() >= 2 &&
 696            MI.getOperand(0).isReg() &&
 697            MI.getOperand(1).isReg() &&
 698            "invalid register-register move instruction");
 699     SrcReg = MI.getOperand(1).getReg();
 700     DstReg = MI.getOperand(0).getReg();
 701     SrcSubIdx = MI.getOperand(1).getSubReg();
 702     DstSubIdx = MI.getOperand(0).getSubReg();
 703     return true;
 704   }
 705 }
 706
 707 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 708                                            int &FrameIndex) const {
 709   switch (MI->getOpcode()) {
 710   default: break;
 711   case X86::MOV8rm:
 712   case X86::MOV16rm:
 713   case X86::MOV16_rm:
 714   case X86::MOV32rm:
 715   case X86::MOV32_rm:
 716   case X86::MOV64rm:
 717   case X86::LD_Fp64m:
 718   case X86::MOVSSrm:
 719   case X86::MOVSDrm:
 720   case X86::MOVAPSrm:
 721   case X86::MOVAPDrm:
 722   case X86::MOVDQArm:
 723   case X86::MMX_MOVD64rm:
 724   case X86::MMX_MOVQ64rm:
 725     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 726         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 727         MI->getOperand(2).getImm() == 1 &&
 728         MI->getOperand(3).getReg() == 0 &&
 729         MI->getOperand(4).getImm() == 0) {
 730       FrameIndex = MI->getOperand(1).getIndex();
 731       return MI->getOperand(0).getReg();
 732     }
 733     break;
 734   }
 735   return 0;
 736 }
 737
 738 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 739                                           int &FrameIndex) const {
 740   switch (MI->getOpcode()) {
 741   default: break;
 742   case X86::MOV8mr:
 743   case X86::MOV16mr:
 744   case X86::MOV16_mr:
 745   case X86::MOV32mr:
 746   case X86::MOV32_mr:
 747   case X86::MOV64mr:
 748   case X86::ST_FpP64m:
 749   case X86::MOVSSmr:
 750   case X86::MOVSDmr:
 751   case X86::MOVAPSmr:
 752   case X86::MOVAPDmr:
 753   case X86::MOVDQAmr:
 754   case X86::MMX_MOVD64mr:
 755   case X86::MMX_MOVQ64mr:
 756   case X86::MMX_MOVNTQmr:
 757     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 758         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 759         MI->getOperand(1).getImm() == 1 &&
 760         MI->getOperand(2).getReg() == 0 &&
 761         MI->getOperand(3).getImm() == 0) {
 762       FrameIndex = MI->getOperand(0).getIndex();
 763       return MI->getOperand(4).getReg();
 764     }
 765     break;
 766   }
 767   return 0;
 768 }
 769
 770
 771 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 772 /// X86::MOVPC32r.
 773 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 774   bool isPICBase = false;
 775   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 776          E = MRI.def_end(); I != E; ++I) {
 777     MachineInstr *DefMI = I.getOperand().getParent();
 778     if (DefMI->getOpcode() != X86::MOVPC32r)
 779       return false;
 780     assert(!isPICBase && "More than one PIC base?");
 781     isPICBase = true;
 782   }
 783   return isPICBase;
 784 }
 785
 786 /// isGVStub - Return true if the GV requires an extra load to get the
 787 /// real address.
 788 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 789   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 790 }
 791
 792 bool
 793 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 794   switch (MI->getOpcode()) {
 795   default: break;
 796     case X86::MOV8rm:
 797     case X86::MOV16rm:
 798     case X86::MOV16_rm:
 799     case X86::MOV32rm:
 800     case X86::MOV32_rm:
 801     case X86::MOV64rm:
 802     case X86::LD_Fp64m:
 803     case X86::MOVSSrm:
 804     case X86::MOVSDrm:
 805     case X86::MOVAPSrm:
 806     case X86::MOVAPDrm:
 807     case X86::MOVDQArm:
 808     case X86::MMX_MOVD64rm:
 809     case X86::MMX_MOVQ64rm: {
 810       // Loads from constant pools are trivially rematerializable.
 811       if (MI->getOperand(1).isReg() &&
 812           MI->getOperand(2).isImm() &&
 813           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 814           (MI->getOperand(4).isCPI() ||
 815            (MI->getOperand(4).isGlobal() &&
 816             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 817         unsigned BaseReg = MI->getOperand(1).getReg();
 818         if (BaseReg == 0)
 819           return true;
 820         // Allow re-materialization of PIC load.
 821         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 822           return false;
 823         const MachineFunction &MF = *MI->getParent()->getParent();
 824         const MachineRegisterInfo &MRI = MF.getRegInfo();
 825         bool isPICBase = false;
 826         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 827                E = MRI.def_end(); I != E; ++I) {
 828           MachineInstr *DefMI = I.getOperand().getParent();
 829           if (DefMI->getOpcode() != X86::MOVPC32r)
 830             return false;
 831           assert(!isPICBase && "More than one PIC base?");
 832           isPICBase = true;
 833         }
 834         return isPICBase;
 835       }
 836       return false;
 837     }
 838
 839      case X86::LEA32r:
 840      case X86::LEA64r: {
 841        if (MI->getOperand(2).isImm() &&
 842            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 843            !MI->getOperand(4).isReg()) {
 844          // lea fi#, lea GV, etc. are all rematerializable.
 845          if (!MI->getOperand(1).isReg())
 846            return true;
 847          unsigned BaseReg = MI->getOperand(1).getReg();
 848          if (BaseReg == 0)
 849            return true;
 850          // Allow re-materialization of lea PICBase + x.
 851          const MachineFunction &MF = *MI->getParent()->getParent();
 852          const MachineRegisterInfo &MRI = MF.getRegInfo();
 853          return regIsPICBase(BaseReg, MRI);
 854        }
 855        return false;
 856      }
 857   }
 858
 859   // All other instructions marked M_REMATERIALIZABLE are always trivially
 860   // rematerializable.
 861   return true;
 862 }
 863
 864 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 865 /// would clobber the EFLAGS condition register. Note the result may be
 866 /// conservative. If it cannot definitely determine the safety after visiting
 867 /// two instructions it assumes it's not safe.
 868 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 869                                   MachineBasicBlock::iterator I) {
 870   // It's always safe to clobber EFLAGS at the end of a block.
 871   if (I == MBB.end())
 872     return true;
 873
 874   // For compile time consideration, if we are not able to determine the
 875   // safety after visiting 2 instructions, we will assume it's not safe.
 876   for (unsigned i = 0; i < 2; ++i) {
 877     bool SeenDef = false;
 878     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 879       MachineOperand &MO = I->getOperand(j);
 880       if (!MO.isReg())
 881         continue;
 882       if (MO.getReg() == X86::EFLAGS) {
 883         if (MO.isUse())
 884           return false;
 885         SeenDef = true;
 886       }
 887     }
 888
 889     if (SeenDef)
 890       // This instruction defines EFLAGS, no need to look any further.
 891       return true;
 892     ++I;
 893
 894     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 895     if (I == MBB.end())
 896       return true;
 897   }
 898
 899   // Conservative answer.
 900   return false;
 901 }
 902
 903 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 904                                  MachineBasicBlock::iterator I,
 905                                  unsigned DestReg,
 906                                  const MachineInstr *Orig) const {
 907   DebugLoc DL = DebugLoc::getUnknownLoc();
 908   if (I != MBB.end()) DL = I->getDebugLoc();
 909
 910   unsigned SubIdx = Orig->getOperand(0).isReg()
 911     ? Orig->getOperand(0).getSubReg() : 0;
 912   bool ChangeSubIdx = SubIdx != 0;
 913   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 914     DestReg = RI.getSubReg(DestReg, SubIdx);
 915     SubIdx = 0;
 916   }
 917
 918   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 919   // Re-materialize them as movri instructions to avoid side effects.
 920   bool Emitted = false;
 921   switch (Orig->getOpcode()) {
 922   default: break;
 923   case X86::MOV8r0:
 924   case X86::MOV16r0:
 925   case X86::MOV32r0:
 926   case X86::MOV64r0: {
 927     if (!isSafeToClobberEFLAGS(MBB, I)) {
 928       unsigned Opc = 0;
 929       switch (Orig->getOpcode()) {
 930       default: break;
 931       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 932       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 933       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 934       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 935       }
 936       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 937       Emitted = true;
 938     }
 939     break;
 940   }
 941   }
 942
 943   if (!Emitted) {
 944     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 945     MI->getOperand(0).setReg(DestReg);
 946     MBB.insert(I, MI);
 947   }
 948
 949   if (ChangeSubIdx) {
 950     MachineInstr *NewMI = prior(I);
 951     NewMI->getOperand(0).setSubReg(SubIdx);
 952   }
 953 }
 954
 955 /// isInvariantLoad - Return true if the specified instruction (which is marked
 956 /// mayLoad) is loading from a location whose value is invariant across the
 957 /// function.  For example, loading a value from the constant pool or from
 958 /// from the argument area of a function if it does not change.  This should
 959 /// only return true of *all* loads the instruction does are invariant (if it
 960 /// does multiple loads).
 961 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 962   // This code cares about loads from three cases: constant pool entries,
 963   // invariant argument slots, and global stubs.  In order to handle these cases
 964   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 965   // operand and base our analysis on it.  This is safe because the address of
 966   // none of these three cases is ever used as anything other than a load base
 967   // and X86 doesn't have any instructions that load from multiple places.
 968
 969   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 970     const MachineOperand &MO = MI->getOperand(i);
 971     // Loads from constant pools are trivially invariant.
 972     if (MO.isCPI())
 973       return true;
 974
 975     if (MO.isGlobal())
 976       return isGVStub(MO.getGlobal(), TM);
 977
 978     // If this is a load from an invariant stack slot, the load is a constant.
 979     if (MO.isFI()) {
 980       const MachineFrameInfo &MFI =
 981         *MI->getParent()->getParent()->getFrameInfo();
 982       int Idx = MO.getIndex();
 983       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 984     }
 985   }
 986
 987   // All other instances of these instructions are presumed to have other
 988   // issues.
 989   return false;
 990 }
 991
 992 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 993 /// is not marked dead.
 994 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 995   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 996     MachineOperand &MO = MI->getOperand(i);
 997     if (MO.isReg() && MO.isDef() &&
 998         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 999       return true;
1000     }
1001   }
1002   return false;
1003 }
1004
1005 /// convertToThreeAddress - This method must be implemented by targets that
1006 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1007 /// may be able to convert a two-address instruction into a true
1008 /// three-address instruction on demand.  This allows the X86 target (for
1009 /// example) to convert ADD and SHL instructions into LEA instructions if they
1010 /// would require register copies due to two-addressness.
1011 ///
1012 /// This method returns a null pointer if the transformation cannot be
1013 /// performed, otherwise it returns the new instruction.
1014 ///
1015 MachineInstr *
1016 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1017                                     MachineBasicBlock::iterator &MBBI,
1018                                     LiveVariables *LV) const {
1019   MachineInstr *MI = MBBI;
1020   MachineFunction &MF = *MI->getParent()->getParent();
1021   // All instructions input are two-addr instructions.  Get the known operands.
1022   unsigned Dest = MI->getOperand(0).getReg();
1023   unsigned Src = MI->getOperand(1).getReg();
1024   bool isDead = MI->getOperand(0).isDead();
1025   bool isKill = MI->getOperand(1).isKill();
1026
1027   MachineInstr *NewMI = NULL;
1028   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1029   // we have better subtarget support, enable the 16-bit LEA generation here.
1030   bool DisableLEA16 = true;
1031
1032   unsigned MIOpc = MI->getOpcode();
1033   switch (MIOpc) {
1034   case X86::SHUFPSrri: {
1035     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1036     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1037
1038     unsigned B = MI->getOperand(1).getReg();
1039     unsigned C = MI->getOperand(2).getReg();
1040     if (B != C) return 0;
1041     unsigned A = MI->getOperand(0).getReg();
1042     unsigned M = MI->getOperand(3).getImm();
1043     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1044       .addReg(A, true, false, false, isDead)
1045       .addReg(B, false, false, isKill).addImm(M);
1046     break;
1047   }
1048   case X86::SHL64ri: {
1049     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1050     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1051     // the flags produced by a shift yet, so this is safe.
1052     unsigned ShAmt = MI->getOperand(2).getImm();
1053     if (ShAmt == 0 || ShAmt >= 4) return 0;
1054
1055     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1056       .addReg(Dest, true, false, false, isDead)
1057       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1058     break;
1059   }
1060   case X86::SHL32ri: {
1061     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1062     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1063     // the flags produced by a shift yet, so this is safe.
1064     unsigned ShAmt = MI->getOperand(2).getImm();
1065     if (ShAmt == 0 || ShAmt >= 4) return 0;
1066
1067     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1068       X86::LEA64_32r : X86::LEA32r;
1069     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1070       .addReg(Dest, true, false, false, isDead)
1071       .addReg(0).addImm(1 << ShAmt)
1072       .addReg(Src, false, false, isKill).addImm(0);
1073     break;
1074   }
1075   case X86::SHL16ri: {
1076     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1077     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1078     // the flags produced by a shift yet, so this is safe.
1079     unsigned ShAmt = MI->getOperand(2).getImm();
1080     if (ShAmt == 0 || ShAmt >= 4) return 0;
1081
1082     if (DisableLEA16) {
1083       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1084       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1085       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1086         ? X86::LEA64_32r : X86::LEA32r;
1087       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1088       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1089
1090       // Build and insert into an implicit UNDEF value. This is OK because
1091       // well be shifting and then extracting the lower 16-bits.
1092       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1093       MachineInstr *InsMI =
1094         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1095         .addReg(leaInReg).addReg(Src, false, false, isKill)
1096         .addImm(X86::SUBREG_16BIT);
1097
1098       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1099         .addReg(0).addImm(1 << ShAmt)
1100         .addReg(leaInReg, false, false, true).addImm(0);
1101
1102       MachineInstr *ExtMI =
1103         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1104         .addReg(Dest, true, false, false, isDead)
1105         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1106
1107       if (LV) {
1108         // Update live variables
1109         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1110         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1111         if (isKill)
1112           LV->replaceKillInstruction(Src, MI, InsMI);
1113         if (isDead)
1114           LV->replaceKillInstruction(Dest, MI, ExtMI);
1115       }
1116       return ExtMI;
1117     } else {
1118       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1119         .addReg(Dest, true, false, false, isDead)
1120         .addReg(0).addImm(1 << ShAmt)
1121         .addReg(Src, false, false, isKill).addImm(0);
1122     }
1123     break;
1124   }
1125   default: {
1126     // The following opcodes also sets the condition code register(s). Only
1127     // convert them to equivalent lea if the condition code register def's
1128     // are dead!
1129     if (hasLiveCondCodeDef(MI))
1130       return 0;
1131
1132     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1133     switch (MIOpc) {
1134     default: return 0;
1135     case X86::INC64r:
1136     case X86::INC32r:
1137     case X86::INC64_32r: {
1138       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1139       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1140         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1141       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1142                            .addReg(Dest, true, false, false, isDead),
1143                            Src, isKill, 1);
1144       break;
1145     }
1146     case X86::INC16r:
1147     case X86::INC64_16r:
1148       if (DisableLEA16) return 0;
1149       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1150       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1151                            .addReg(Dest, true, false, false, isDead),
1152                            Src, isKill, 1);
1153       break;
1154     case X86::DEC64r:
1155     case X86::DEC32r:
1156     case X86::DEC64_32r: {
1157       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1158       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1159         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1160       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1161                            .addReg(Dest, true, false, false, isDead),
1162                            Src, isKill, -1);
1163       break;
1164     }
1165     case X86::DEC16r:
1166     case X86::DEC64_16r:
1167       if (DisableLEA16) return 0;
1168       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1169       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1170                            .addReg(Dest, true, false, false, isDead),
1171                            Src, isKill, -1);
1172       break;
1173     case X86::ADD64rr:
1174     case X86::ADD32rr: {
1175       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1176       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1177         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1178       unsigned Src2 = MI->getOperand(2).getReg();
1179       bool isKill2 = MI->getOperand(2).isKill();
1180       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1181                         .addReg(Dest, true, false, false, isDead),
1182                         Src, isKill, Src2, isKill2);
1183       if (LV && isKill2)
1184         LV->replaceKillInstruction(Src2, MI, NewMI);
1185       break;
1186     }
1187     case X86::ADD16rr: {
1188       if (DisableLEA16) return 0;
1189       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1190       unsigned Src2 = MI->getOperand(2).getReg();
1191       bool isKill2 = MI->getOperand(2).isKill();
1192       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1193                         .addReg(Dest, true, false, false, isDead),
1194                         Src, isKill, Src2, isKill2);
1195       if (LV && isKill2)
1196         LV->replaceKillInstruction(Src2, MI, NewMI);
1197       break;
1198     }
1199     case X86::ADD64ri32:
1200     case X86::ADD64ri8:
1201       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1202       if (MI->getOperand(2).isImm())
1203         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1204                              .addReg(Dest, true, false, false, isDead),
1205                              Src, isKill, MI->getOperand(2).getImm());
1206       break;
1207     case X86::ADD32ri:
1208     case X86::ADD32ri8:
1209       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1210       if (MI->getOperand(2).isImm()) {
1211         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1212         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1213                              .addReg(Dest, true, false, false, isDead),
1214                              Src, isKill, MI->getOperand(2).getImm());
1215       }
1216       break;
1217     case X86::ADD16ri:
1218     case X86::ADD16ri8:
1219       if (DisableLEA16) return 0;
1220       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1221       if (MI->getOperand(2).isImm())
1222         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1223                              .addReg(Dest, true, false, false, isDead),
1224                              Src, isKill, MI->getOperand(2).getImm());
1225       break;
1226     case X86::SHL16ri:
1227       if (DisableLEA16) return 0;
1228     case X86::SHL32ri:
1229     case X86::SHL64ri: {
1230       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1231              "Unknown shl instruction!");
1232       unsigned ShAmt = MI->getOperand(2).getImm();
1233       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1234         X86AddressMode AM;
1235         AM.Scale = 1 << ShAmt;
1236         AM.IndexReg = Src;
1237         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1238           : (MIOpc == X86::SHL32ri
1239              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1240         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1241                                .addReg(Dest, true, false, false, isDead), AM);
1242         if (isKill)
1243           NewMI->getOperand(3).setIsKill(true);
1244       }
1245       break;
1246     }
1247     }
1248   }
1249   }
1250
1251   if (!NewMI) return 0;
1252
1253   if (LV) {  // Update live variables
1254     if (isKill)
1255       LV->replaceKillInstruction(Src, MI, NewMI);
1256     if (isDead)
1257       LV->replaceKillInstruction(Dest, MI, NewMI);
1258   }
1259
1260   MFI->insert(MBBI, NewMI);          // Insert the new inst
1261   return NewMI;
1262 }
1263
1264 /// commuteInstruction - We have a few instructions that must be hacked on to
1265 /// commute them.
1266 ///
1267 MachineInstr *
1268 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1269   switch (MI->getOpcode()) {
1270   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1271   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1272   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1273   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1274   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1275   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1276     unsigned Opc;
1277     unsigned Size;
1278     switch (MI->getOpcode()) {
1279     default: assert(0 && "Unreachable!");
1280     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1281     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1282     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1283     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1284     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1285     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1286     }
1287     unsigned Amt = MI->getOperand(3).getImm();
1288     if (NewMI) {
1289       MachineFunction &MF = *MI->getParent()->getParent();
1290       MI = MF.CloneMachineInstr(MI);
1291       NewMI = false;
1292     }
1293     MI->setDesc(get(Opc));
1294     MI->getOperand(3).setImm(Size-Amt);
1295     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1296   }
1297   case X86::CMOVB16rr:
1298   case X86::CMOVB32rr:
1299   case X86::CMOVB64rr:
1300   case X86::CMOVAE16rr:
1301   case X86::CMOVAE32rr:
1302   case X86::CMOVAE64rr:
1303   case X86::CMOVE16rr:
1304   case X86::CMOVE32rr:
1305   case X86::CMOVE64rr:
1306   case X86::CMOVNE16rr:
1307   case X86::CMOVNE32rr:
1308   case X86::CMOVNE64rr:
1309   case X86::CMOVBE16rr:
1310   case X86::CMOVBE32rr:
1311   case X86::CMOVBE64rr:
1312   case X86::CMOVA16rr:
1313   case X86::CMOVA32rr:
1314   case X86::CMOVA64rr:
1315   case X86::CMOVL16rr:
1316   case X86::CMOVL32rr:
1317   case X86::CMOVL64rr:
1318   case X86::CMOVGE16rr:
1319   case X86::CMOVGE32rr:
1320   case X86::CMOVGE64rr:
1321   case X86::CMOVLE16rr:
1322   case X86::CMOVLE32rr:
1323   case X86::CMOVLE64rr:
1324   case X86::CMOVG16rr:
1325   case X86::CMOVG32rr:
1326   case X86::CMOVG64rr:
1327   case X86::CMOVS16rr:
1328   case X86::CMOVS32rr:
1329   case X86::CMOVS64rr:
1330   case X86::CMOVNS16rr:
1331   case X86::CMOVNS32rr:
1332   case X86::CMOVNS64rr:
1333   case X86::CMOVP16rr:
1334   case X86::CMOVP32rr:
1335   case X86::CMOVP64rr:
1336   case X86::CMOVNP16rr:
1337   case X86::CMOVNP32rr:
1338   case X86::CMOVNP64rr:
1339   case X86::CMOVO16rr:
1340   case X86::CMOVO32rr:
1341   case X86::CMOVO64rr:
1342   case X86::CMOVNO16rr:
1343   case X86::CMOVNO32rr:
1344   case X86::CMOVNO64rr: {
1345     unsigned Opc = 0;
1346     switch (MI->getOpcode()) {
1347     default: break;
1348     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1349     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1350     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1351     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1352     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1353     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1354     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1355     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1356     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1357     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1358     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1359     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1360     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1361     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1362     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1363     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1364     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1365     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1366     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1367     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1368     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1369     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1370     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1371     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1372     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1373     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1374     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1375     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1376     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1377     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1378     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1379     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1380     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1381     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1382     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1383     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1384     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1385     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1386     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1387     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1388     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1389     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1390     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1391     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1392     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1393     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1394     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1395     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1396     }
1397     if (NewMI) {
1398       MachineFunction &MF = *MI->getParent()->getParent();
1399       MI = MF.CloneMachineInstr(MI);
1400       NewMI = false;
1401     }
1402     MI->setDesc(get(Opc));
1403     // Fallthrough intended.
1404   }
1405   default:
1406     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1407   }
1408 }
1409
1410 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1411   switch (BrOpc) {
1412   default: return X86::COND_INVALID;
1413   case X86::JE:  return X86::COND_E;
1414   case X86::JNE: return X86::COND_NE;
1415   case X86::JL:  return X86::COND_L;
1416   case X86::JLE: return X86::COND_LE;
1417   case X86::JG:  return X86::COND_G;
1418   case X86::JGE: return X86::COND_GE;
1419   case X86::JB:  return X86::COND_B;
1420   case X86::JBE: return X86::COND_BE;
1421   case X86::JA:  return X86::COND_A;
1422   case X86::JAE: return X86::COND_AE;
1423   case X86::JS:  return X86::COND_S;
1424   case X86::JNS: return X86::COND_NS;
1425   case X86::JP:  return X86::COND_P;
1426   case X86::JNP: return X86::COND_NP;
1427   case X86::JO:  return X86::COND_O;
1428   case X86::JNO: return X86::COND_NO;
1429   }
1430 }
1431
1432 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1433   switch (CC) {
1434   default: assert(0 && "Illegal condition code!");
1435   case X86::COND_E:  return X86::JE;
1436   case X86::COND_NE: return X86::JNE;
1437   case X86::COND_L:  return X86::JL;
1438   case X86::COND_LE: return X86::JLE;
1439   case X86::COND_G:  return X86::JG;
1440   case X86::COND_GE: return X86::JGE;
1441   case X86::COND_B:  return X86::JB;
1442   case X86::COND_BE: return X86::JBE;
1443   case X86::COND_A:  return X86::JA;
1444   case X86::COND_AE: return X86::JAE;
1445   case X86::COND_S:  return X86::JS;
1446   case X86::COND_NS: return X86::JNS;
1447   case X86::COND_P:  return X86::JP;
1448   case X86::COND_NP: return X86::JNP;
1449   case X86::COND_O:  return X86::JO;
1450   case X86::COND_NO: return X86::JNO;
1451   }
1452 }
1453
1454 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1455 /// e.g. turning COND_E to COND_NE.
1456 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1457   switch (CC) {
1458   default: assert(0 && "Illegal condition code!");
1459   case X86::COND_E:  return X86::COND_NE;
1460   case X86::COND_NE: return X86::COND_E;
1461   case X86::COND_L:  return X86::COND_GE;
1462   case X86::COND_LE: return X86::COND_G;
1463   case X86::COND_G:  return X86::COND_LE;
1464   case X86::COND_GE: return X86::COND_L;
1465   case X86::COND_B:  return X86::COND_AE;
1466   case X86::COND_BE: return X86::COND_A;
1467   case X86::COND_A:  return X86::COND_BE;
1468   case X86::COND_AE: return X86::COND_B;
1469   case X86::COND_S:  return X86::COND_NS;
1470   case X86::COND_NS: return X86::COND_S;
1471   case X86::COND_P:  return X86::COND_NP;
1472   case X86::COND_NP: return X86::COND_P;
1473   case X86::COND_O:  return X86::COND_NO;
1474   case X86::COND_NO: return X86::COND_O;
1475   }
1476 }
1477
1478 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1479   const TargetInstrDesc &TID = MI->getDesc();
1480   if (!TID.isTerminator()) return false;
1481
1482   // Conditional branch is a special case.
1483   if (TID.isBranch() && !TID.isBarrier())
1484     return true;
1485   if (!TID.isPredicable())
1486     return true;
1487   return !isPredicated(MI);
1488 }
1489
1490 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1491 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1492                                                const X86InstrInfo &TII) {
1493   if (MI->getOpcode() == X86::FP_REG_KILL)
1494     return false;
1495   return TII.isUnpredicatedTerminator(MI);
1496 }
1497
1498 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1499                                  MachineBasicBlock *&TBB,
1500                                  MachineBasicBlock *&FBB,
1501                                  SmallVectorImpl<MachineOperand> &Cond,
1502                                  bool AllowModify) const {
1503   // Start from the bottom of the block and work up, examining the
1504   // terminator instructions.
1505   MachineBasicBlock::iterator I = MBB.end();
1506   while (I != MBB.begin()) {
1507     --I;
1508     // Working from the bottom, when we see a non-terminator
1509     // instruction, we're done.
1510     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1511       break;
1512     // A terminator that isn't a branch can't easily be handled
1513     // by this analysis.
1514     if (!I->getDesc().isBranch())
1515       return true;
1516     // Handle unconditional branches.
1517     if (I->getOpcode() == X86::JMP) {
1518       if (!AllowModify) {
1519         TBB = I->getOperand(0).getMBB();
1520         return false;
1521       }
1522
1523       // If the block has any instructions after a JMP, delete them.
1524       while (next(I) != MBB.end())
1525         next(I)->eraseFromParent();
1526       Cond.clear();
1527       FBB = 0;
1528       // Delete the JMP if it's equivalent to a fall-through.
1529       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1530         TBB = 0;
1531         I->eraseFromParent();
1532         I = MBB.end();
1533         continue;
1534       }
1535       // TBB is used to indicate the unconditinal destination.
1536       TBB = I->getOperand(0).getMBB();
1537       continue;
1538     }
1539     // Handle conditional branches.
1540     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1541     if (BranchCode == X86::COND_INVALID)
1542       return true;  // Can't handle indirect branch.
1543     // Working from the bottom, handle the first conditional branch.
1544     if (Cond.empty()) {
1545       FBB = TBB;
1546       TBB = I->getOperand(0).getMBB();
1547       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1548       continue;
1549     }
1550     // Handle subsequent conditional branches. Only handle the case
1551     // where all conditional branches branch to the same destination
1552     // and their condition opcodes fit one of the special
1553     // multi-branch idioms.
1554     assert(Cond.size() == 1);
1555     assert(TBB);
1556     // Only handle the case where all conditional branches branch to
1557     // the same destination.
1558     if (TBB != I->getOperand(0).getMBB())
1559       return true;
1560     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1561     // If the conditions are the same, we can leave them alone.
1562     if (OldBranchCode == BranchCode)
1563       continue;
1564     // If they differ, see if they fit one of the known patterns.
1565     // Theoretically we could handle more patterns here, but
1566     // we shouldn't expect to see them if instruction selection
1567     // has done a reasonable job.
1568     if ((OldBranchCode == X86::COND_NP &&
1569          BranchCode == X86::COND_E) ||
1570         (OldBranchCode == X86::COND_E &&
1571          BranchCode == X86::COND_NP))
1572       BranchCode = X86::COND_NP_OR_E;
1573     else if ((OldBranchCode == X86::COND_P &&
1574               BranchCode == X86::COND_NE) ||
1575              (OldBranchCode == X86::COND_NE &&
1576               BranchCode == X86::COND_P))
1577       BranchCode = X86::COND_NE_OR_P;
1578     else
1579       return true;
1580     // Update the MachineOperand.
1581     Cond[0].setImm(BranchCode);
1582   }
1583
1584   return false;
1585 }
1586
1587 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1588   MachineBasicBlock::iterator I = MBB.end();
1589   unsigned Count = 0;
1590
1591   while (I != MBB.begin()) {
1592     --I;
1593     if (I->getOpcode() != X86::JMP &&
1594         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1595       break;
1596     // Remove the branch.
1597     I->eraseFromParent();
1598     I = MBB.end();
1599     ++Count;
1600   }
1601
1602   return Count;
1603 }
1604
1605 unsigned
1606 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1607                            MachineBasicBlock *FBB,
1608                            const SmallVectorImpl<MachineOperand> &Cond) const {
1609   // FIXME this should probably have a DebugLoc operand
1610   DebugLoc dl = DebugLoc::getUnknownLoc();
1611   // Shouldn't be a fall through.
1612   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1613   assert((Cond.size() == 1 || Cond.size() == 0) &&
1614          "X86 branch conditions have one component!");
1615
1616   if (Cond.empty()) {
1617     // Unconditional branch?
1618     assert(!FBB && "Unconditional branch with multiple successors!");
1619     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1620     return 1;
1621   }
1622
1623   // Conditional branch.
1624   unsigned Count = 0;
1625   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1626   switch (CC) {
1627   case X86::COND_NP_OR_E:
1628     // Synthesize NP_OR_E with two branches.
1629     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1630     ++Count;
1631     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1632     ++Count;
1633     break;
1634   case X86::COND_NE_OR_P:
1635     // Synthesize NE_OR_P with two branches.
1636     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1637     ++Count;
1638     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1639     ++Count;
1640     break;
1641   default: {
1642     unsigned Opc = GetCondBranchFromCond(CC);
1643     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1644     ++Count;
1645   }
1646   }
1647   if (FBB) {
1648     // Two-way Conditional branch. Insert the second branch.
1649     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1650     ++Count;
1651   }
1652   return Count;
1653 }
1654
1655 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1656                                 MachineBasicBlock::iterator MI,
1657                                 unsigned DestReg, unsigned SrcReg,
1658                                 const TargetRegisterClass *DestRC,
1659                                 const TargetRegisterClass *SrcRC) const {
1660   DebugLoc DL = DebugLoc::getUnknownLoc();
1661   if (MI != MBB.end()) DL = MI->getDebugLoc();
1662
1663   if (DestRC == SrcRC) {
1664     unsigned Opc;
1665     if (DestRC == &X86::GR64RegClass) {
1666       Opc = X86::MOV64rr;
1667     } else if (DestRC == &X86::GR32RegClass) {
1668       Opc = X86::MOV32rr;
1669     } else if (DestRC == &X86::GR16RegClass) {
1670       Opc = X86::MOV16rr;
1671     } else if (DestRC == &X86::GR8RegClass) {
1672       Opc = X86::MOV8rr;
1673     } else if (DestRC == &X86::GR32_RegClass) {
1674       Opc = X86::MOV32_rr;
1675     } else if (DestRC == &X86::GR16_RegClass) {
1676       Opc = X86::MOV16_rr;
1677     } else if (DestRC == &X86::RFP32RegClass) {
1678       Opc = X86::MOV_Fp3232;
1679     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1680       Opc = X86::MOV_Fp6464;
1681     } else if (DestRC == &X86::RFP80RegClass) {
1682       Opc = X86::MOV_Fp8080;
1683     } else if (DestRC == &X86::FR32RegClass) {
1684       Opc = X86::FsMOVAPSrr;
1685     } else if (DestRC == &X86::FR64RegClass) {
1686       Opc = X86::FsMOVAPDrr;
1687     } else if (DestRC == &X86::VR128RegClass) {
1688       Opc = X86::MOVAPSrr;
1689     } else if (DestRC == &X86::VR64RegClass) {
1690       Opc = X86::MMX_MOVQ64rr;
1691     } else {
1692       return false;
1693     }
1694     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1695     return true;
1696   }
1697
1698   // Moving EFLAGS to / from another register requires a push and a pop.
1699   if (SrcRC == &X86::CCRRegClass) {
1700     if (SrcReg != X86::EFLAGS)
1701       return false;
1702     if (DestRC == &X86::GR64RegClass) {
1703       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1704       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1705       return true;
1706     } else if (DestRC == &X86::GR32RegClass) {
1707       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1708       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1709       return true;
1710     }
1711   } else if (DestRC == &X86::CCRRegClass) {
1712     if (DestReg != X86::EFLAGS)
1713       return false;
1714     if (SrcRC == &X86::GR64RegClass) {
1715       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1716       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1717       return true;
1718     } else if (SrcRC == &X86::GR32RegClass) {
1719       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1720       BuildMI(MBB, MI, DL, get(X86::POPFD));
1721       return true;
1722     }
1723   }
1724
1725   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1726   if (SrcRC == &X86::RSTRegClass) {
1727     // Copying from ST(0)/ST(1).
1728     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1729       // Can only copy from ST(0)/ST(1) right now
1730       return false;
1731     bool isST0 = SrcReg == X86::ST0;
1732     unsigned Opc;
1733     if (DestRC == &X86::RFP32RegClass)
1734       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1735     else if (DestRC == &X86::RFP64RegClass)
1736       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1737     else {
1738       if (DestRC != &X86::RFP80RegClass)
1739         return false;
1740       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1741     }
1742     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1743     return true;
1744   }
1745
1746   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1747   if (DestRC == &X86::RSTRegClass) {
1748     // Copying to ST(0) / ST(1).
1749     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1750       // Can only copy to TOS right now
1751       return false;
1752     bool isST0 = DestReg == X86::ST0;
1753     unsigned Opc;
1754     if (SrcRC == &X86::RFP32RegClass)
1755       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1756     else if (SrcRC == &X86::RFP64RegClass)
1757       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1758     else {
1759       if (SrcRC != &X86::RFP80RegClass)
1760         return false;
1761       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1762     }
1763     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1764     return true;
1765   }
1766
1767   // Not yet supported!
1768   return false;
1769 }
1770
1771 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1772                                   bool isStackAligned) {
1773   unsigned Opc = 0;
1774   if (RC == &X86::GR64RegClass) {
1775     Opc = X86::MOV64mr;
1776   } else if (RC == &X86::GR32RegClass) {
1777     Opc = X86::MOV32mr;
1778   } else if (RC == &X86::GR16RegClass) {
1779     Opc = X86::MOV16mr;
1780   } else if (RC == &X86::GR8RegClass) {
1781     Opc = X86::MOV8mr;
1782   } else if (RC == &X86::GR32_RegClass) {
1783     Opc = X86::MOV32_mr;
1784   } else if (RC == &X86::GR16_RegClass) {
1785     Opc = X86::MOV16_mr;
1786   } else if (RC == &X86::RFP80RegClass) {
1787     Opc = X86::ST_FpP80m;   // pops
1788   } else if (RC == &X86::RFP64RegClass) {
1789     Opc = X86::ST_Fp64m;
1790   } else if (RC == &X86::RFP32RegClass) {
1791     Opc = X86::ST_Fp32m;
1792   } else if (RC == &X86::FR32RegClass) {
1793     Opc = X86::MOVSSmr;
1794   } else if (RC == &X86::FR64RegClass) {
1795     Opc = X86::MOVSDmr;
1796   } else if (RC == &X86::VR128RegClass) {
1797     // If stack is realigned we can use aligned stores.
1798     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1799   } else if (RC == &X86::VR64RegClass) {
1800     Opc = X86::MMX_MOVQ64mr;
1801   } else {
1802     assert(0 && "Unknown regclass");
1803     abort();
1804   }
1805
1806   return Opc;
1807 }
1808
1809 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1810                                        MachineBasicBlock::iterator MI,
1811                                        unsigned SrcReg, bool isKill, int FrameIdx,
1812                                        const TargetRegisterClass *RC) const {
1813   const MachineFunction &MF = *MBB.getParent();
1814   bool isAligned = (RI.getStackAlignment() >= 16) ||
1815     RI.needsStackRealignment(MF);
1816   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1817   DebugLoc DL = DebugLoc::getUnknownLoc();
1818   if (MI != MBB.end()) DL = MI->getDebugLoc();
1819   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1820                       .addReg(SrcReg, false, false, isKill);
1821 }
1822
1823 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1824                                   bool isKill,
1825                                   SmallVectorImpl<MachineOperand> &Addr,
1826                                   const TargetRegisterClass *RC,
1827                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1828   bool isAligned = (RI.getStackAlignment() >= 16) ||
1829     RI.needsStackRealignment(MF);
1830   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1831   DebugLoc DL = DebugLoc::getUnknownLoc();
1832   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1833   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1834     MIB.addOperand(Addr[i]);
1835   MIB.addReg(SrcReg, false, false, isKill);
1836   NewMIs.push_back(MIB);
1837 }
1838
1839 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1840                                  bool isStackAligned) {
1841   unsigned Opc = 0;
1842   if (RC == &X86::GR64RegClass) {
1843     Opc = X86::MOV64rm;
1844   } else if (RC == &X86::GR32RegClass) {
1845     Opc = X86::MOV32rm;
1846   } else if (RC == &X86::GR16RegClass) {
1847     Opc = X86::MOV16rm;
1848   } else if (RC == &X86::GR8RegClass) {
1849     Opc = X86::MOV8rm;
1850   } else if (RC == &X86::GR32_RegClass) {
1851     Opc = X86::MOV32_rm;
1852   } else if (RC == &X86::GR16_RegClass) {
1853     Opc = X86::MOV16_rm;
1854   } else if (RC == &X86::RFP80RegClass) {
1855     Opc = X86::LD_Fp80m;
1856   } else if (RC == &X86::RFP64RegClass) {
1857     Opc = X86::LD_Fp64m;
1858   } else if (RC == &X86::RFP32RegClass) {
1859     Opc = X86::LD_Fp32m;
1860   } else if (RC == &X86::FR32RegClass) {
1861     Opc = X86::MOVSSrm;
1862   } else if (RC == &X86::FR64RegClass) {
1863     Opc = X86::MOVSDrm;
1864   } else if (RC == &X86::VR128RegClass) {
1865     // If stack is realigned we can use aligned loads.
1866     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1867   } else if (RC == &X86::VR64RegClass) {
1868     Opc = X86::MMX_MOVQ64rm;
1869   } else {
1870     assert(0 && "Unknown regclass");
1871     abort();
1872   }
1873
1874   return Opc;
1875 }
1876
1877 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1878                                         MachineBasicBlock::iterator MI,
1879                                         unsigned DestReg, int FrameIdx,
1880                                         const TargetRegisterClass *RC) const{
1881   const MachineFunction &MF = *MBB.getParent();
1882   bool isAligned = (RI.getStackAlignment() >= 16) ||
1883     RI.needsStackRealignment(MF);
1884   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1885   DebugLoc DL = DebugLoc::getUnknownLoc();
1886   if (MI != MBB.end()) DL = MI->getDebugLoc();
1887   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1888 }
1889
1890 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1891                                  SmallVectorImpl<MachineOperand> &Addr,
1892                                  const TargetRegisterClass *RC,
1893                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1894   bool isAligned = (RI.getStackAlignment() >= 16) ||
1895     RI.needsStackRealignment(MF);
1896   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1897   DebugLoc DL = DebugLoc::getUnknownLoc();
1898   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1899   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1900     MIB.addOperand(Addr[i]);
1901   NewMIs.push_back(MIB);
1902 }
1903
1904 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1905                                              MachineBasicBlock::iterator MI,
1906                                 const std::vector<CalleeSavedInfo> &CSI) const {
1907   if (CSI.empty())
1908     return false;
1909
1910   DebugLoc DL = DebugLoc::getUnknownLoc();
1911   if (MI != MBB.end()) DL = MI->getDebugLoc();
1912
1913   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1914   unsigned SlotSize = is64Bit ? 8 : 4;
1915
1916   MachineFunction &MF = *MBB.getParent();
1917   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1918   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1919
1920   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1921   for (unsigned i = CSI.size(); i != 0; --i) {
1922     unsigned Reg = CSI[i-1].getReg();
1923     // Add the callee-saved register as live-in. It's killed at the spill.
1924     MBB.addLiveIn(Reg);
1925     BuildMI(MBB, MI, DL, get(Opc))
1926       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1927   }
1928   return true;
1929 }
1930
1931 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1932                                                MachineBasicBlock::iterator MI,
1933                                 const std::vector<CalleeSavedInfo> &CSI) const {
1934   if (CSI.empty())
1935     return false;
1936
1937   DebugLoc DL = DebugLoc::getUnknownLoc();
1938   if (MI != MBB.end()) DL = MI->getDebugLoc();
1939
1940   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1941
1942   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1943   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1944     unsigned Reg = CSI[i].getReg();
1945     BuildMI(MBB, MI, DL, get(Opc), Reg);
1946   }
1947   return true;
1948 }
1949
1950 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1951                                      const SmallVectorImpl<MachineOperand> &MOs,
1952                                      MachineInstr *MI,
1953                                      const TargetInstrInfo &TII) {
1954   // Create the base instruction with the memory operand as the first part.
1955   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1956                                               MI->getDebugLoc(), true);
1957   MachineInstrBuilder MIB(NewMI);
1958   unsigned NumAddrOps = MOs.size();
1959   for (unsigned i = 0; i != NumAddrOps; ++i)
1960     MIB.addOperand(MOs[i]);
1961   if (NumAddrOps < 4)  // FrameIndex only
1962     MIB.addImm(1).addReg(0).addImm(0);
1963
1964   // Loop over the rest of the ri operands, converting them over.
1965   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1966   for (unsigned i = 0; i != NumOps; ++i) {
1967     MachineOperand &MO = MI->getOperand(i+2);
1968     MIB.addOperand(MO);
1969   }
1970   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1971     MachineOperand &MO = MI->getOperand(i);
1972     MIB.addOperand(MO);
1973   }
1974   return MIB;
1975 }
1976
1977 static MachineInstr *FuseInst(MachineFunction &MF,
1978                               unsigned Opcode, unsigned OpNo,
1979                               const SmallVectorImpl<MachineOperand> &MOs,
1980                               MachineInstr *MI, const TargetInstrInfo &TII) {
1981   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1982                                               MI->getDebugLoc(), true);
1983   MachineInstrBuilder MIB(NewMI);
1984
1985   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1986     MachineOperand &MO = MI->getOperand(i);
1987     if (i == OpNo) {
1988       assert(MO.isReg() && "Expected to fold into reg operand!");
1989       unsigned NumAddrOps = MOs.size();
1990       for (unsigned i = 0; i != NumAddrOps; ++i)
1991         MIB.addOperand(MOs[i]);
1992       if (NumAddrOps < 4)  // FrameIndex only
1993         MIB.addImm(1).addReg(0).addImm(0);
1994     } else {
1995       MIB.addOperand(MO);
1996     }
1997   }
1998   return MIB;
1999 }
2000
2001 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2002                                 const SmallVectorImpl<MachineOperand> &MOs,
2003                                 MachineInstr *MI) {
2004   MachineFunction &MF = *MI->getParent()->getParent();
2005   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2006
2007   unsigned NumAddrOps = MOs.size();
2008   for (unsigned i = 0; i != NumAddrOps; ++i)
2009     MIB.addOperand(MOs[i]);
2010   if (NumAddrOps < 4)  // FrameIndex only
2011     MIB.addImm(1).addReg(0).addImm(0);
2012   return MIB.addImm(0);
2013 }
2014
2015 MachineInstr*
2016 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2017                                     MachineInstr *MI, unsigned i,
2018                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2019   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2020   bool isTwoAddrFold = false;
2021   unsigned NumOps = MI->getDesc().getNumOperands();
2022   bool isTwoAddr = NumOps > 1 &&
2023     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2024
2025   MachineInstr *NewMI = NULL;
2026   // Folding a memory location into the two-address part of a two-address
2027   // instruction is different than folding it other places.  It requires
2028   // replacing the *two* registers with the memory location.
2029   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2030       MI->getOperand(0).isReg() &&
2031       MI->getOperand(1).isReg() &&
2032       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2033     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2034     isTwoAddrFold = true;
2035   } else if (i == 0) { // If operand 0
2036     if (MI->getOpcode() == X86::MOV16r0)
2037       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2038     else if (MI->getOpcode() == X86::MOV32r0)
2039       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2040     else if (MI->getOpcode() == X86::MOV64r0)
2041       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2042     else if (MI->getOpcode() == X86::MOV8r0)
2043       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2044     if (NewMI)
2045       return NewMI;
2046
2047     OpcodeTablePtr = &RegOp2MemOpTable0;
2048   } else if (i == 1) {
2049     OpcodeTablePtr = &RegOp2MemOpTable1;
2050   } else if (i == 2) {
2051     OpcodeTablePtr = &RegOp2MemOpTable2;
2052   }
2053
2054   // If table selected...
2055   if (OpcodeTablePtr) {
2056     // Find the Opcode to fuse
2057     DenseMap<unsigned*, unsigned>::iterator I =
2058       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2059     if (I != OpcodeTablePtr->end()) {
2060       if (isTwoAddrFold)
2061         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2062       else
2063         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2064       return NewMI;
2065     }
2066   }
2067
2068   // No fusion
2069   if (PrintFailedFusing)
2070     cerr << "We failed to fuse operand " << i << " in " << *MI;
2071   return NULL;
2072 }
2073
2074
2075 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2076                                                   MachineInstr *MI,
2077                                                   const SmallVectorImpl<unsigned> &Ops,
2078                                                   int FrameIndex) const {
2079   // Check switch flag
2080   if (NoFusing) return NULL;
2081
2082   const MachineFrameInfo *MFI = MF.getFrameInfo();
2083   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2084   // FIXME: Move alignment requirement into tables?
2085   if (Alignment < 16) {
2086     switch (MI->getOpcode()) {
2087     default: break;
2088     // Not always safe to fold movsd into these instructions since their load
2089     // folding variants expects the address to be 16 byte aligned.
2090     case X86::FsANDNPDrr:
2091     case X86::FsANDNPSrr:
2092     case X86::FsANDPDrr:
2093     case X86::FsANDPSrr:
2094     case X86::FsORPDrr:
2095     case X86::FsORPSrr:
2096     case X86::FsXORPDrr:
2097     case X86::FsXORPSrr:
2098       return NULL;
2099     }
2100   }
2101
2102   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2103     unsigned NewOpc = 0;
2104     switch (MI->getOpcode()) {
2105     default: return NULL;
2106     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2107     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2108     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2109     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2110     }
2111     // Change to CMPXXri r, 0 first.
2112     MI->setDesc(get(NewOpc));
2113     MI->getOperand(1).ChangeToImmediate(0);
2114   } else if (Ops.size() != 1)
2115     return NULL;
2116
2117   SmallVector<MachineOperand,4> MOs;
2118   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2119   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2120 }
2121
2122 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2123                                                   MachineInstr *MI,
2124                                             const SmallVectorImpl<unsigned> &Ops,
2125                                                   MachineInstr *LoadMI) const {
2126   // Check switch flag
2127   if (NoFusing) return NULL;
2128
2129   // Determine the alignment of the load.
2130   unsigned Alignment = 0;
2131   if (LoadMI->hasOneMemOperand())
2132     Alignment = LoadMI->memoperands_begin()->getAlignment();
2133
2134   // FIXME: Move alignment requirement into tables?
2135   if (Alignment < 16) {
2136     switch (MI->getOpcode()) {
2137     default: break;
2138     // Not always safe to fold movsd into these instructions since their load
2139     // folding variants expects the address to be 16 byte aligned.
2140     case X86::FsANDNPDrr:
2141     case X86::FsANDNPSrr:
2142     case X86::FsANDPDrr:
2143     case X86::FsANDPSrr:
2144     case X86::FsORPDrr:
2145     case X86::FsORPSrr:
2146     case X86::FsXORPDrr:
2147     case X86::FsXORPSrr:
2148       return NULL;
2149     }
2150   }
2151
2152   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2153     unsigned NewOpc = 0;
2154     switch (MI->getOpcode()) {
2155     default: return NULL;
2156     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2157     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2158     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2159     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2160     }
2161     // Change to CMPXXri r, 0 first.
2162     MI->setDesc(get(NewOpc));
2163     MI->getOperand(1).ChangeToImmediate(0);
2164   } else if (Ops.size() != 1)
2165     return NULL;
2166
2167   SmallVector<MachineOperand,4> MOs;
2168   if (LoadMI->getOpcode() == X86::V_SET0 ||
2169       LoadMI->getOpcode() == X86::V_SETALLONES) {
2170     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2171     // Create a constant-pool entry and operands to load from it.
2172
2173     // x86-32 PIC requires a PIC base register for constant pools.
2174     unsigned PICBase = 0;
2175     if (TM.getRelocationModel() == Reloc::PIC_ &&
2176         !TM.getSubtarget<X86Subtarget>().is64Bit())
2177       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2178       // This doesn't work for several reasons.
2179       // 1. GlobalBaseReg may have been spilled.
2180       // 2. It may not be live at MI.
2181       return false;
2182
2183     // Create a v4i32 constant-pool entry.
2184     MachineConstantPool &MCP = *MF.getConstantPool();
2185     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2186     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2187                     ConstantVector::getNullValue(Ty) :
2188                     ConstantVector::getAllOnesValue(Ty);
2189     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2190
2191     // Create operands to load from the constant pool entry.
2192     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2193     MOs.push_back(MachineOperand::CreateImm(1));
2194     MOs.push_back(MachineOperand::CreateReg(0, false));
2195     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2196   } else {
2197     // Folding a normal load. Just copy the load's address operands.
2198     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2199     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2200       MOs.push_back(LoadMI->getOperand(i));
2201   }
2202   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2203 }
2204
2205
2206 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2207                                   const SmallVectorImpl<unsigned> &Ops) const {
2208   // Check switch flag
2209   if (NoFusing) return 0;
2210
2211   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2212     switch (MI->getOpcode()) {
2213     default: return false;
2214     case X86::TEST8rr:
2215     case X86::TEST16rr:
2216     case X86::TEST32rr:
2217     case X86::TEST64rr:
2218       return true;
2219     }
2220   }
2221
2222   if (Ops.size() != 1)
2223     return false;
2224
2225   unsigned OpNum = Ops[0];
2226   unsigned Opc = MI->getOpcode();
2227   unsigned NumOps = MI->getDesc().getNumOperands();
2228   bool isTwoAddr = NumOps > 1 &&
2229     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2230
2231   // Folding a memory location into the two-address part of a two-address
2232   // instruction is different than folding it other places.  It requires
2233   // replacing the *two* registers with the memory location.
2234   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2235   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2236     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2237   } else if (OpNum == 0) { // If operand 0
2238     switch (Opc) {
2239     case X86::MOV16r0:
2240     case X86::MOV32r0:
2241     case X86::MOV64r0:
2242     case X86::MOV8r0:
2243       return true;
2244     default: break;
2245     }
2246     OpcodeTablePtr = &RegOp2MemOpTable0;
2247   } else if (OpNum == 1) {
2248     OpcodeTablePtr = &RegOp2MemOpTable1;
2249   } else if (OpNum == 2) {
2250     OpcodeTablePtr = &RegOp2MemOpTable2;
2251   }
2252
2253   if (OpcodeTablePtr) {
2254     // Find the Opcode to fuse
2255     DenseMap<unsigned*, unsigned>::iterator I =
2256       OpcodeTablePtr->find((unsigned*)Opc);
2257     if (I != OpcodeTablePtr->end())
2258       return true;
2259   }
2260   return false;
2261 }
2262
2263 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2264                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2265                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2266   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2267     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2268   if (I == MemOp2RegOpTable.end())
2269     return false;
2270   DebugLoc dl = MI->getDebugLoc();
2271   unsigned Opc = I->second.first;
2272   unsigned Index = I->second.second & 0xf;
2273   bool FoldedLoad = I->second.second & (1 << 4);
2274   bool FoldedStore = I->second.second & (1 << 5);
2275   if (UnfoldLoad && !FoldedLoad)
2276     return false;
2277   UnfoldLoad &= FoldedLoad;
2278   if (UnfoldStore && !FoldedStore)
2279     return false;
2280   UnfoldStore &= FoldedStore;
2281
2282   const TargetInstrDesc &TID = get(Opc);
2283   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2284   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2285     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2286   SmallVector<MachineOperand,4> AddrOps;
2287   SmallVector<MachineOperand,2> BeforeOps;
2288   SmallVector<MachineOperand,2> AfterOps;
2289   SmallVector<MachineOperand,4> ImpOps;
2290   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2291     MachineOperand &Op = MI->getOperand(i);
2292     if (i >= Index && i < Index+4)
2293       AddrOps.push_back(Op);
2294     else if (Op.isReg() && Op.isImplicit())
2295       ImpOps.push_back(Op);
2296     else if (i < Index)
2297       BeforeOps.push_back(Op);
2298     else if (i > Index)
2299       AfterOps.push_back(Op);
2300   }
2301
2302   // Emit the load instruction.
2303   if (UnfoldLoad) {
2304     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2305     if (UnfoldStore) {
2306       // Address operands cannot be marked isKill.
2307       for (unsigned i = 1; i != 5; ++i) {
2308         MachineOperand &MO = NewMIs[0]->getOperand(i);
2309         if (MO.isReg())
2310           MO.setIsKill(false);
2311       }
2312     }
2313   }
2314
2315   // Emit the data processing instruction.
2316   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2317   MachineInstrBuilder MIB(DataMI);
2318
2319   if (FoldedStore)
2320     MIB.addReg(Reg, true);
2321   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2322     MIB.addOperand(BeforeOps[i]);
2323   if (FoldedLoad)
2324     MIB.addReg(Reg);
2325   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2326     MIB.addOperand(AfterOps[i]);
2327   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2328     MachineOperand &MO = ImpOps[i];
2329     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2330   }
2331   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2332   unsigned NewOpc = 0;
2333   switch (DataMI->getOpcode()) {
2334   default: break;
2335   case X86::CMP64ri32:
2336   case X86::CMP32ri:
2337   case X86::CMP16ri:
2338   case X86::CMP8ri: {
2339     MachineOperand &MO0 = DataMI->getOperand(0);
2340     MachineOperand &MO1 = DataMI->getOperand(1);
2341     if (MO1.getImm() == 0) {
2342       switch (DataMI->getOpcode()) {
2343       default: break;
2344       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2345       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2346       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2347       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2348       }
2349       DataMI->setDesc(get(NewOpc));
2350       MO1.ChangeToRegister(MO0.getReg(), false);
2351     }
2352   }
2353   }
2354   NewMIs.push_back(DataMI);
2355
2356   // Emit the store instruction.
2357   if (UnfoldStore) {
2358     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2359     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2360       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2361     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2362   }
2363
2364   return true;
2365 }
2366
2367 bool
2368 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2369                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2370   if (!N->isMachineOpcode())
2371     return false;
2372
2373   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2374     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2375   if (I == MemOp2RegOpTable.end())
2376     return false;
2377   unsigned Opc = I->second.first;
2378   unsigned Index = I->second.second & 0xf;
2379   bool FoldedLoad = I->second.second & (1 << 4);
2380   bool FoldedStore = I->second.second & (1 << 5);
2381   const TargetInstrDesc &TID = get(Opc);
2382   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2383   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2384     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2385   unsigned NumDefs = TID.NumDefs;
2386   std::vector<SDValue> AddrOps;
2387   std::vector<SDValue> BeforeOps;
2388   std::vector<SDValue> AfterOps;
2389   DebugLoc dl = N->getDebugLoc();
2390   unsigned NumOps = N->getNumOperands();
2391   for (unsigned i = 0; i != NumOps-1; ++i) {
2392     SDValue Op = N->getOperand(i);
2393     if (i >= Index-NumDefs && i < Index-NumDefs+4)
2394       AddrOps.push_back(Op);
2395     else if (i < Index-NumDefs)
2396       BeforeOps.push_back(Op);
2397     else if (i > Index-NumDefs)
2398       AfterOps.push_back(Op);
2399   }
2400   SDValue Chain = N->getOperand(NumOps-1);
2401   AddrOps.push_back(Chain);
2402
2403   // Emit the load instruction.
2404   SDNode *Load = 0;
2405   const MachineFunction &MF = DAG.getMachineFunction();
2406   if (FoldedLoad) {
2407     MVT VT = *RC->vt_begin();
2408     bool isAligned = (RI.getStackAlignment() >= 16) ||
2409       RI.needsStackRealignment(MF);
2410     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2411                              VT, MVT::Other,
2412                              &AddrOps[0], AddrOps.size());
2413     NewNodes.push_back(Load);
2414   }
2415
2416   // Emit the data processing instruction.
2417   std::vector<MVT> VTs;
2418   const TargetRegisterClass *DstRC = 0;
2419   if (TID.getNumDefs() > 0) {
2420     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2421     DstRC = DstTOI.isLookupPtrRegClass()
2422       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2423     VTs.push_back(*DstRC->vt_begin());
2424   }
2425   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2426     MVT VT = N->getValueType(i);
2427     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2428       VTs.push_back(VT);
2429   }
2430   if (Load)
2431     BeforeOps.push_back(SDValue(Load, 0));
2432   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2433   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2434                                      BeforeOps.size());
2435   NewNodes.push_back(NewNode);
2436
2437   // Emit the store instruction.
2438   if (FoldedStore) {
2439     AddrOps.pop_back();
2440     AddrOps.push_back(SDValue(NewNode, 0));
2441     AddrOps.push_back(Chain);
2442     bool isAligned = (RI.getStackAlignment() >= 16) ||
2443       RI.needsStackRealignment(MF);
2444     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2445                                       MVT::Other, &AddrOps[0], AddrOps.size());
2446     NewNodes.push_back(Store);
2447   }
2448
2449   return true;
2450 }
2451
2452 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2453                                       bool UnfoldLoad, bool UnfoldStore) const {
2454   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2455     MemOp2RegOpTable.find((unsigned*)Opc);
2456   if (I == MemOp2RegOpTable.end())
2457     return 0;
2458   bool FoldedLoad = I->second.second & (1 << 4);
2459   bool FoldedStore = I->second.second & (1 << 5);
2460   if (UnfoldLoad && !FoldedLoad)
2461     return 0;
2462   if (UnfoldStore && !FoldedStore)
2463     return 0;
2464   return I->second.first;
2465 }
2466
2467 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2468   if (MBB.empty()) return false;
2469
2470   switch (MBB.back().getOpcode()) {
2471   case X86::TCRETURNri:
2472   case X86::TCRETURNdi:
2473   case X86::RET:     // Return.
2474   case X86::RETI:
2475   case X86::TAILJMPd:
2476   case X86::TAILJMPr:
2477   case X86::TAILJMPm:
2478   case X86::JMP:     // Uncond branch.
2479   case X86::JMP32r:  // Indirect branch.
2480   case X86::JMP64r:  // Indirect branch (64-bit).
2481   case X86::JMP32m:  // Indirect branch through mem.
2482   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2483     return true;
2484   default: return false;
2485   }
2486 }
2487
2488 bool X86InstrInfo::
2489 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2490   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2491   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2492   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2493     return true;
2494   Cond[0].setImm(GetOppositeBranchCondition(CC));
2495   return false;
2496 }
2497
2498 bool X86InstrInfo::
2499 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2500   // FIXME: Return false for x87 stack register classes for now. We can't
2501   // allow any loads of these registers before FpGet_ST0_80.
2502   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2503            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2504 }
2505
2506 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2507   switch (Desc->TSFlags & X86II::ImmMask) {
2508   case X86II::Imm8:   return 1;
2509   case X86II::Imm16:  return 2;
2510   case X86II::Imm32:  return 4;
2511   case X86II::Imm64:  return 8;
2512   default: assert(0 && "Immediate size not set!");
2513     return 0;
2514   }
2515 }
2516
2517 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2518 /// e.g. r8, xmm8, etc.
2519 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2520   if (!MO.isReg()) return false;
2521   switch (MO.getReg()) {
2522   default: break;
2523   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2524   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2525   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2526   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2527   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2528   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2529   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2530   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2531   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2532   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2533     return true;
2534   }
2535   return false;
2536 }
2537
2538
2539 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2540 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2541 /// size, and 3) use of X86-64 extended registers.
2542 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2543   unsigned REX = 0;
2544   const TargetInstrDesc &Desc = MI.getDesc();
2545
2546   // Pseudo instructions do not need REX prefix byte.
2547   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2548     return 0;
2549   if (Desc.TSFlags & X86II::REX_W)
2550     REX |= 1 << 3;
2551
2552   unsigned NumOps = Desc.getNumOperands();
2553   if (NumOps) {
2554     bool isTwoAddr = NumOps > 1 &&
2555       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2556
2557     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2558     unsigned i = isTwoAddr ? 1 : 0;
2559     for (unsigned e = NumOps; i != e; ++i) {
2560       const MachineOperand& MO = MI.getOperand(i);
2561       if (MO.isReg()) {
2562         unsigned Reg = MO.getReg();
2563         if (isX86_64NonExtLowByteReg(Reg))
2564           REX |= 0x40;
2565       }
2566     }
2567
2568     switch (Desc.TSFlags & X86II::FormMask) {
2569     case X86II::MRMInitReg:
2570       if (isX86_64ExtendedReg(MI.getOperand(0)))
2571         REX |= (1 << 0) | (1 << 2);
2572       break;
2573     case X86II::MRMSrcReg: {
2574       if (isX86_64ExtendedReg(MI.getOperand(0)))
2575         REX |= 1 << 2;
2576       i = isTwoAddr ? 2 : 1;
2577       for (unsigned e = NumOps; i != e; ++i) {
2578         const MachineOperand& MO = MI.getOperand(i);
2579         if (isX86_64ExtendedReg(MO))
2580           REX |= 1 << 0;
2581       }
2582       break;
2583     }
2584     case X86II::MRMSrcMem: {
2585       if (isX86_64ExtendedReg(MI.getOperand(0)))
2586         REX |= 1 << 2;
2587       unsigned Bit = 0;
2588       i = isTwoAddr ? 2 : 1;
2589       for (; i != NumOps; ++i) {
2590         const MachineOperand& MO = MI.getOperand(i);
2591         if (MO.isReg()) {
2592           if (isX86_64ExtendedReg(MO))
2593             REX |= 1 << Bit;
2594           Bit++;
2595         }
2596       }
2597       break;
2598     }
2599     case X86II::MRM0m: case X86II::MRM1m:
2600     case X86II::MRM2m: case X86II::MRM3m:
2601     case X86II::MRM4m: case X86II::MRM5m:
2602     case X86II::MRM6m: case X86II::MRM7m:
2603     case X86II::MRMDestMem: {
2604       unsigned e = isTwoAddr ? 5 : 4;
2605       i = isTwoAddr ? 1 : 0;
2606       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2607         REX |= 1 << 2;
2608       unsigned Bit = 0;
2609       for (; i != e; ++i) {
2610         const MachineOperand& MO = MI.getOperand(i);
2611         if (MO.isReg()) {
2612           if (isX86_64ExtendedReg(MO))
2613             REX |= 1 << Bit;
2614           Bit++;
2615         }
2616       }
2617       break;
2618     }
2619     default: {
2620       if (isX86_64ExtendedReg(MI.getOperand(0)))
2621         REX |= 1 << 0;
2622       i = isTwoAddr ? 2 : 1;
2623       for (unsigned e = NumOps; i != e; ++i) {
2624         const MachineOperand& MO = MI.getOperand(i);
2625         if (isX86_64ExtendedReg(MO))
2626           REX |= 1 << 2;
2627       }
2628       break;
2629     }
2630     }
2631   }
2632   return REX;
2633 }
2634
2635 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2636 /// relative block address instruction
2637 ///
2638 static unsigned sizePCRelativeBlockAddress() {
2639   return 4;
2640 }
2641
2642 /// sizeGlobalAddress - Give the size of the emission of this global address
2643 ///
2644 static unsigned sizeGlobalAddress(bool dword) {
2645   return dword ? 8 : 4;
2646 }
2647
2648 /// sizeConstPoolAddress - Give the size of the emission of this constant
2649 /// pool address
2650 ///
2651 static unsigned sizeConstPoolAddress(bool dword) {
2652   return dword ? 8 : 4;
2653 }
2654
2655 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2656 /// symbol
2657 ///
2658 static unsigned sizeExternalSymbolAddress(bool dword) {
2659   return dword ? 8 : 4;
2660 }
2661
2662 /// sizeJumpTableAddress - Give the size of the emission of this jump
2663 /// table address
2664 ///
2665 static unsigned sizeJumpTableAddress(bool dword) {
2666   return dword ? 8 : 4;
2667 }
2668
2669 static unsigned sizeConstant(unsigned Size) {
2670   return Size;
2671 }
2672
2673 static unsigned sizeRegModRMByte(){
2674   return 1;
2675 }
2676
2677 static unsigned sizeSIBByte(){
2678   return 1;
2679 }
2680
2681 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2682   unsigned FinalSize = 0;
2683   // If this is a simple integer displacement that doesn't require a relocation.
2684   if (!RelocOp) {
2685     FinalSize += sizeConstant(4);
2686     return FinalSize;
2687   }
2688
2689   // Otherwise, this is something that requires a relocation.
2690   if (RelocOp->isGlobal()) {
2691     FinalSize += sizeGlobalAddress(false);
2692   } else if (RelocOp->isCPI()) {
2693     FinalSize += sizeConstPoolAddress(false);
2694   } else if (RelocOp->isJTI()) {
2695     FinalSize += sizeJumpTableAddress(false);
2696   } else {
2697     assert(0 && "Unknown value to relocate!");
2698   }
2699   return FinalSize;
2700 }
2701
2702 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2703                                     bool IsPIC, bool Is64BitMode) {
2704   const MachineOperand &Op3 = MI.getOperand(Op+3);
2705   int DispVal = 0;
2706   const MachineOperand *DispForReloc = 0;
2707   unsigned FinalSize = 0;
2708
2709   // Figure out what sort of displacement we have to handle here.
2710   if (Op3.isGlobal()) {
2711     DispForReloc = &Op3;
2712   } else if (Op3.isCPI()) {
2713     if (Is64BitMode || IsPIC) {
2714       DispForReloc = &Op3;
2715     } else {
2716       DispVal = 1;
2717     }
2718   } else if (Op3.isJTI()) {
2719     if (Is64BitMode || IsPIC) {
2720       DispForReloc = &Op3;
2721     } else {
2722       DispVal = 1;
2723     }
2724   } else {
2725     DispVal = 1;
2726   }
2727
2728   const MachineOperand &Base     = MI.getOperand(Op);
2729   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2730
2731   unsigned BaseReg = Base.getReg();
2732
2733   // Is a SIB byte needed?
2734   if (IndexReg.getReg() == 0 &&
2735       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2736     if (BaseReg == 0) {  // Just a displacement?
2737       // Emit special case [disp32] encoding
2738       ++FinalSize;
2739       FinalSize += getDisplacementFieldSize(DispForReloc);
2740     } else {
2741       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2742       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2743         // Emit simple indirect register encoding... [EAX] f.e.
2744         ++FinalSize;
2745       // Be pessimistic and assume it's a disp32, not a disp8
2746       } else {
2747         // Emit the most general non-SIB encoding: [REG+disp32]
2748         ++FinalSize;
2749         FinalSize += getDisplacementFieldSize(DispForReloc);
2750       }
2751     }
2752
2753   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2754     assert(IndexReg.getReg() != X86::ESP &&
2755            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2756
2757     bool ForceDisp32 = false;
2758     if (BaseReg == 0 || DispForReloc) {
2759       // Emit the normal disp32 encoding.
2760       ++FinalSize;
2761       ForceDisp32 = true;
2762     } else {
2763       ++FinalSize;
2764     }
2765
2766     FinalSize += sizeSIBByte();
2767
2768     // Do we need to output a displacement?
2769     if (DispVal != 0 || ForceDisp32) {
2770       FinalSize += getDisplacementFieldSize(DispForReloc);
2771     }
2772   }
2773   return FinalSize;
2774 }
2775
2776
2777 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2778                                     const TargetInstrDesc *Desc,
2779                                     bool IsPIC, bool Is64BitMode) {
2780
2781   unsigned Opcode = Desc->Opcode;
2782   unsigned FinalSize = 0;
2783
2784   // Emit the lock opcode prefix as needed.
2785   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2786
2787   // Emit segment overrid opcode prefix as needed.
2788   switch (Desc->TSFlags & X86II::SegOvrMask) {
2789   case X86II::FS:
2790   case X86II::GS:
2791    ++FinalSize;
2792    break;
2793   default: assert(0 && "Invalid segment!");
2794   case 0: break;  // No segment override!
2795   }
2796
2797   // Emit the repeat opcode prefix as needed.
2798   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2799
2800   // Emit the operand size opcode prefix as needed.
2801   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2802
2803   // Emit the address size opcode prefix as needed.
2804   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2805
2806   bool Need0FPrefix = false;
2807   switch (Desc->TSFlags & X86II::Op0Mask) {
2808   case X86II::TB:  // Two-byte opcode prefix
2809   case X86II::T8:  // 0F 38
2810   case X86II::TA:  // 0F 3A
2811     Need0FPrefix = true;
2812     break;
2813   case X86II::REP: break; // already handled.
2814   case X86II::XS:   // F3 0F
2815     ++FinalSize;
2816     Need0FPrefix = true;
2817     break;
2818   case X86II::XD:   // F2 0F
2819     ++FinalSize;
2820     Need0FPrefix = true;
2821     break;
2822   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2823   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2824     ++FinalSize;
2825     break; // Two-byte opcode prefix
2826   default: assert(0 && "Invalid prefix!");
2827   case 0: break;  // No prefix!
2828   }
2829
2830   if (Is64BitMode) {
2831     // REX prefix
2832     unsigned REX = X86InstrInfo::determineREX(MI);
2833     if (REX)
2834       ++FinalSize;
2835   }
2836
2837   // 0x0F escape code must be emitted just before the opcode.
2838   if (Need0FPrefix)
2839     ++FinalSize;
2840
2841   switch (Desc->TSFlags & X86II::Op0Mask) {
2842   case X86II::T8:  // 0F 38
2843     ++FinalSize;
2844     break;
2845   case X86II::TA:    // 0F 3A
2846     ++FinalSize;
2847     break;
2848   }
2849
2850   // If this is a two-address instruction, skip one of the register operands.
2851   unsigned NumOps = Desc->getNumOperands();
2852   unsigned CurOp = 0;
2853   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2854     CurOp++;
2855
2856   switch (Desc->TSFlags & X86II::FormMask) {
2857   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2858   case X86II::Pseudo:
2859     // Remember the current PC offset, this is the PIC relocation
2860     // base address.
2861     switch (Opcode) {
2862     default:
2863       break;
2864     case TargetInstrInfo::INLINEASM: {
2865       const MachineFunction *MF = MI.getParent()->getParent();
2866       const char *AsmStr = MI.getOperand(0).getSymbolName();
2867       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2868       FinalSize += AI->getInlineAsmLength(AsmStr);
2869       break;
2870     }
2871     case TargetInstrInfo::DBG_LABEL:
2872     case TargetInstrInfo::EH_LABEL:
2873       break;
2874     case TargetInstrInfo::IMPLICIT_DEF:
2875     case TargetInstrInfo::DECLARE:
2876     case X86::DWARF_LOC:
2877     case X86::FP_REG_KILL:
2878       break;
2879     case X86::MOVPC32r: {
2880       // This emits the "call" portion of this pseudo instruction.
2881       ++FinalSize;
2882       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2883       break;
2884     }
2885     case X86::TLS_tp:
2886     case X86::TLS_gs_ri:
2887       FinalSize += 2;
2888       FinalSize += sizeGlobalAddress(false);
2889       break;
2890     }
2891     CurOp = NumOps;
2892     break;
2893   case X86II::RawFrm:
2894     ++FinalSize;
2895
2896     if (CurOp != NumOps) {
2897       const MachineOperand &MO = MI.getOperand(CurOp++);
2898       if (MO.isMBB()) {
2899         FinalSize += sizePCRelativeBlockAddress();
2900       } else if (MO.isGlobal()) {
2901         FinalSize += sizeGlobalAddress(false);
2902       } else if (MO.isSymbol()) {
2903         FinalSize += sizeExternalSymbolAddress(false);
2904       } else if (MO.isImm()) {
2905         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2906       } else {
2907         assert(0 && "Unknown RawFrm operand!");
2908       }
2909     }
2910     break;
2911
2912   case X86II::AddRegFrm:
2913     ++FinalSize;
2914     ++CurOp;
2915
2916     if (CurOp != NumOps) {
2917       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2918       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2919       if (MO1.isImm())
2920         FinalSize += sizeConstant(Size);
2921       else {
2922         bool dword = false;
2923         if (Opcode == X86::MOV64ri)
2924           dword = true;
2925         if (MO1.isGlobal()) {
2926           FinalSize += sizeGlobalAddress(dword);
2927         } else if (MO1.isSymbol())
2928           FinalSize += sizeExternalSymbolAddress(dword);
2929         else if (MO1.isCPI())
2930           FinalSize += sizeConstPoolAddress(dword);
2931         else if (MO1.isJTI())
2932           FinalSize += sizeJumpTableAddress(dword);
2933       }
2934     }
2935     break;
2936
2937   case X86II::MRMDestReg: {
2938     ++FinalSize;
2939     FinalSize += sizeRegModRMByte();
2940     CurOp += 2;
2941     if (CurOp != NumOps) {
2942       ++CurOp;
2943       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2944     }
2945     break;
2946   }
2947   case X86II::MRMDestMem: {
2948     ++FinalSize;
2949     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2950     CurOp += 5;
2951     if (CurOp != NumOps) {
2952       ++CurOp;
2953       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2954     }
2955     break;
2956   }
2957
2958   case X86II::MRMSrcReg:
2959     ++FinalSize;
2960     FinalSize += sizeRegModRMByte();
2961     CurOp += 2;
2962     if (CurOp != NumOps) {
2963       ++CurOp;
2964       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2965     }
2966     break;
2967
2968   case X86II::MRMSrcMem: {
2969
2970     ++FinalSize;
2971     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2972     CurOp += 5;
2973     if (CurOp != NumOps) {
2974       ++CurOp;
2975       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2976     }
2977     break;
2978   }
2979
2980   case X86II::MRM0r: case X86II::MRM1r:
2981   case X86II::MRM2r: case X86II::MRM3r:
2982   case X86II::MRM4r: case X86II::MRM5r:
2983   case X86II::MRM6r: case X86II::MRM7r:
2984     ++FinalSize;
2985     ++CurOp;
2986     FinalSize += sizeRegModRMByte();
2987
2988     if (CurOp != NumOps) {
2989       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2990       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2991       if (MO1.isImm())
2992         FinalSize += sizeConstant(Size);
2993       else {
2994         bool dword = false;
2995         if (Opcode == X86::MOV64ri32)
2996           dword = true;
2997         if (MO1.isGlobal()) {
2998           FinalSize += sizeGlobalAddress(dword);
2999         } else if (MO1.isSymbol())
3000           FinalSize += sizeExternalSymbolAddress(dword);
3001         else if (MO1.isCPI())
3002           FinalSize += sizeConstPoolAddress(dword);
3003         else if (MO1.isJTI())
3004           FinalSize += sizeJumpTableAddress(dword);
3005       }
3006     }
3007     break;
3008
3009   case X86II::MRM0m: case X86II::MRM1m:
3010   case X86II::MRM2m: case X86II::MRM3m:
3011   case X86II::MRM4m: case X86II::MRM5m:
3012   case X86II::MRM6m: case X86II::MRM7m: {
3013
3014     ++FinalSize;
3015     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3016     CurOp += 4;
3017
3018     if (CurOp != NumOps) {
3019       const MachineOperand &MO = MI.getOperand(CurOp++);
3020       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3021       if (MO.isImm())
3022         FinalSize += sizeConstant(Size);
3023       else {
3024         bool dword = false;
3025         if (Opcode == X86::MOV64mi32)
3026           dword = true;
3027         if (MO.isGlobal()) {
3028           FinalSize += sizeGlobalAddress(dword);
3029         } else if (MO.isSymbol())
3030           FinalSize += sizeExternalSymbolAddress(dword);
3031         else if (MO.isCPI())
3032           FinalSize += sizeConstPoolAddress(dword);
3033         else if (MO.isJTI())
3034           FinalSize += sizeJumpTableAddress(dword);
3035       }
3036     }
3037     break;
3038   }
3039
3040   case X86II::MRMInitReg:
3041     ++FinalSize;
3042     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3043     FinalSize += sizeRegModRMByte();
3044     ++CurOp;
3045     break;
3046   }
3047
3048   if (!Desc->isVariadic() && CurOp != NumOps) {
3049     cerr << "Cannot determine size: ";
3050     MI.dump();
3051     cerr << '\n';
3052     abort();
3053   }
3054
3055
3056   return FinalSize;
3057 }
3058
3059
3060 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3061   const TargetInstrDesc &Desc = MI->getDesc();
3062   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3063   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3064   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3065   if (Desc.getOpcode() == X86::MOVPC32r) {
3066     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3067   }
3068   return Size;
3069 }
3070
3071 /// getGlobalBaseReg - Return a virtual register initialized with the
3072 /// the global base register value. Output instructions required to
3073 /// initialize the register in the function entry block, if necessary.
3074 ///
3075 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3076   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3077          "X86-64 PIC uses RIP relative addressing");
3078
3079   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3080   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3081   if (GlobalBaseReg != 0)
3082     return GlobalBaseReg;
3083
3084   // Insert the set of GlobalBaseReg into the first MBB of the function
3085   MachineBasicBlock &FirstMBB = MF->front();
3086   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3087   DebugLoc DL = DebugLoc::getUnknownLoc();
3088   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3089   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3090   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3091
3092   const TargetInstrInfo *TII = TM.getInstrInfo();
3093   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3094   // only used in JIT code emission as displacement to pc.
3095   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC)
3096     .addImm(0);
3097
3098   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3099   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3100   if (TM.getRelocationModel() == Reloc::PIC_ &&
3101       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3102     GlobalBaseReg =
3103       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3104     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3105       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3106   } else {
3107     GlobalBaseReg = PC;
3108   }
3109
3110   X86FI->setGlobalBaseReg(GlobalBaseReg);
3111   return GlobalBaseReg;
3112 }