lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::CALL32r,     X86::CALL32m, 1 },
 227     { X86::CALL64r,     X86::CALL64m, 1 },
 228     { X86::CMP16ri,     X86::CMP16mi, 1 },
 229     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 230     { X86::CMP16rr,     X86::CMP16mr, 1 },
 231     { X86::CMP32ri,     X86::CMP32mi, 1 },
 232     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 233     { X86::CMP32rr,     X86::CMP32mr, 1 },
 234     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 235     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 236     { X86::CMP64rr,     X86::CMP64mr, 1 },
 237     { X86::CMP8ri,      X86::CMP8mi, 1 },
 238     { X86::CMP8rr,      X86::CMP8mr, 1 },
 239     { X86::DIV16r,      X86::DIV16m, 1 },
 240     { X86::DIV32r,      X86::DIV32m, 1 },
 241     { X86::DIV64r,      X86::DIV64m, 1 },
 242     { X86::DIV8r,       X86::DIV8m, 1 },
 243     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 244     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 245     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 246     { X86::IDIV16r,     X86::IDIV16m, 1 },
 247     { X86::IDIV32r,     X86::IDIV32m, 1 },
 248     { X86::IDIV64r,     X86::IDIV64m, 1 },
 249     { X86::IDIV8r,      X86::IDIV8m, 1 },
 250     { X86::IMUL16r,     X86::IMUL16m, 1 },
 251     { X86::IMUL32r,     X86::IMUL32m, 1 },
 252     { X86::IMUL64r,     X86::IMUL64m, 1 },
 253     { X86::IMUL8r,      X86::IMUL8m, 1 },
 254     { X86::JMP32r,      X86::JMP32m, 1 },
 255     { X86::JMP64r,      X86::JMP64m, 1 },
 256     { X86::MOV16ri,     X86::MOV16mi, 0 },
 257     { X86::MOV16rr,     X86::MOV16mr, 0 },
 258     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 259     { X86::MOV32ri,     X86::MOV32mi, 0 },
 260     { X86::MOV32rr,     X86::MOV32mr, 0 },
 261     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 262     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 263     { X86::MOV64rr,     X86::MOV64mr, 0 },
 264     { X86::MOV8ri,      X86::MOV8mi, 0 },
 265     { X86::MOV8rr,      X86::MOV8mr, 0 },
 266     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 267     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 268     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 269     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 270     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 271     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 272     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 273     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 274     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 275     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 276     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 277     { X86::MUL16r,      X86::MUL16m, 1 },
 278     { X86::MUL32r,      X86::MUL32m, 1 },
 279     { X86::MUL64r,      X86::MUL64m, 1 },
 280     { X86::MUL8r,       X86::MUL8m, 1 },
 281     { X86::SETAEr,      X86::SETAEm, 0 },
 282     { X86::SETAr,       X86::SETAm, 0 },
 283     { X86::SETBEr,      X86::SETBEm, 0 },
 284     { X86::SETBr,       X86::SETBm, 0 },
 285     { X86::SETEr,       X86::SETEm, 0 },
 286     { X86::SETGEr,      X86::SETGEm, 0 },
 287     { X86::SETGr,       X86::SETGm, 0 },
 288     { X86::SETLEr,      X86::SETLEm, 0 },
 289     { X86::SETLr,       X86::SETLm, 0 },
 290     { X86::SETNEr,      X86::SETNEm, 0 },
 291     { X86::SETNOr,      X86::SETNOm, 0 },
 292     { X86::SETNPr,      X86::SETNPm, 0 },
 293     { X86::SETNSr,      X86::SETNSm, 0 },
 294     { X86::SETOr,       X86::SETOm, 0 },
 295     { X86::SETPr,       X86::SETPm, 0 },
 296     { X86::SETSr,       X86::SETSm, 0 },
 297     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 298     { X86::TEST16ri,    X86::TEST16mi, 1 },
 299     { X86::TEST32ri,    X86::TEST32mi, 1 },
 300     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 301     { X86::TEST8ri,     X86::TEST8mi, 1 }
 302   };
 303
 304   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 305     unsigned RegOp = OpTbl0[i][0];
 306     unsigned MemOp = OpTbl0[i][1];
 307     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 308                                                  MemOp)).second)
 309       assert(false && "Duplicated entries?");
 310     unsigned FoldedLoad = OpTbl0[i][2];
 311     // Index 0, folded load or store.
 312     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 313     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 314       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 315                                      std::make_pair(RegOp, AuxInfo))).second)
 316         AmbEntries.push_back(MemOp);
 317   }
 318
 319   static const unsigned OpTbl1[][2] = {
 320     { X86::CMP16rr,         X86::CMP16rm },
 321     { X86::CMP32rr,         X86::CMP32rm },
 322     { X86::CMP64rr,         X86::CMP64rm },
 323     { X86::CMP8rr,          X86::CMP8rm },
 324     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 325     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 326     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 327     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 328     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 329     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 330     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 331     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 332     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 333     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 334     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 335     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 336     { X86::IMUL16rri,       X86::IMUL16rmi },
 337     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 338     { X86::IMUL32rri,       X86::IMUL32rmi },
 339     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 340     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 341     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 342     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 343     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 344     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 345     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 346     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 347     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 348     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 349     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 350     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 351     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 352     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 353     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 354     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 355     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 356     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 357     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 358     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 359     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 360     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 361     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 362     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 363     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 364     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 365     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 366     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 367     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 368     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 369     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 370     { X86::MOV16rr,         X86::MOV16rm },
 371     { X86::MOV16to16_,      X86::MOV16_rm },
 372     { X86::MOV32rr,         X86::MOV32rm },
 373     { X86::MOV32to32_,      X86::MOV32_rm },
 374     { X86::MOV64rr,         X86::MOV64rm },
 375     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 376     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 377     { X86::MOV8rr,          X86::MOV8rm },
 378     { X86::MOVAPDrr,        X86::MOVAPDrm },
 379     { X86::MOVAPSrr,        X86::MOVAPSrm },
 380     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 381     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 382     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 383     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 384     { X86::MOVSDrr,         X86::MOVSDrm },
 385     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 386     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 387     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 388     { X86::MOVSSrr,         X86::MOVSSrm },
 389     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 390     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 391     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 392     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 393     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 394     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 395     { X86::MOVUPDrr,        X86::MOVUPDrm },
 396     { X86::MOVUPSrr,        X86::MOVUPSrm },
 397     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 398     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 399     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 400     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 401     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 402     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 403     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 404     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 405     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 406     { X86::PSHUFDri,        X86::PSHUFDmi },
 407     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 408     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 409     { X86::RCPPSr,          X86::RCPPSm },
 410     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 411     { X86::RSQRTPSr,        X86::RSQRTPSm },
 412     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 413     { X86::RSQRTSSr,        X86::RSQRTSSm },
 414     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 415     { X86::SQRTPDr,         X86::SQRTPDm },
 416     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 417     { X86::SQRTPSr,         X86::SQRTPSm },
 418     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 419     { X86::SQRTSDr,         X86::SQRTSDm },
 420     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 421     { X86::SQRTSSr,         X86::SQRTSSm },
 422     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 423     { X86::TEST16rr,        X86::TEST16rm },
 424     { X86::TEST32rr,        X86::TEST32rm },
 425     { X86::TEST64rr,        X86::TEST64rm },
 426     { X86::TEST8rr,         X86::TEST8rm },
 427     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 428     { X86::UCOMISDrr,       X86::UCOMISDrm },
 429     { X86::UCOMISSrr,       X86::UCOMISSrm }
 430   };
 431
 432   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 433     unsigned RegOp = OpTbl1[i][0];
 434     unsigned MemOp = OpTbl1[i][1];
 435     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 436                                                  MemOp)).second)
 437       assert(false && "Duplicated entries?");
 438     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 439     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 440       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 441                                      std::make_pair(RegOp, AuxInfo))).second)
 442         AmbEntries.push_back(MemOp);
 443   }
 444
 445   static const unsigned OpTbl2[][2] = {
 446     { X86::ADC32rr,         X86::ADC32rm },
 447     { X86::ADC64rr,         X86::ADC64rm },
 448     { X86::ADD16rr,         X86::ADD16rm },
 449     { X86::ADD32rr,         X86::ADD32rm },
 450     { X86::ADD64rr,         X86::ADD64rm },
 451     { X86::ADD8rr,          X86::ADD8rm },
 452     { X86::ADDPDrr,         X86::ADDPDrm },
 453     { X86::ADDPSrr,         X86::ADDPSrm },
 454     { X86::ADDSDrr,         X86::ADDSDrm },
 455     { X86::ADDSSrr,         X86::ADDSSrm },
 456     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 457     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 458     { X86::AND16rr,         X86::AND16rm },
 459     { X86::AND32rr,         X86::AND32rm },
 460     { X86::AND64rr,         X86::AND64rm },
 461     { X86::AND8rr,          X86::AND8rm },
 462     { X86::ANDNPDrr,        X86::ANDNPDrm },
 463     { X86::ANDNPSrr,        X86::ANDNPSrm },
 464     { X86::ANDPDrr,         X86::ANDPDrm },
 465     { X86::ANDPSrr,         X86::ANDPSrm },
 466     { X86::CMOVA16rr,       X86::CMOVA16rm },
 467     { X86::CMOVA32rr,       X86::CMOVA32rm },
 468     { X86::CMOVA64rr,       X86::CMOVA64rm },
 469     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 470     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 471     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 472     { X86::CMOVB16rr,       X86::CMOVB16rm },
 473     { X86::CMOVB32rr,       X86::CMOVB32rm },
 474     { X86::CMOVB64rr,       X86::CMOVB64rm },
 475     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 476     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 477     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 478     { X86::CMOVE16rr,       X86::CMOVE16rm },
 479     { X86::CMOVE32rr,       X86::CMOVE32rm },
 480     { X86::CMOVE64rr,       X86::CMOVE64rm },
 481     { X86::CMOVG16rr,       X86::CMOVG16rm },
 482     { X86::CMOVG32rr,       X86::CMOVG32rm },
 483     { X86::CMOVG64rr,       X86::CMOVG64rm },
 484     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 485     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 486     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 487     { X86::CMOVL16rr,       X86::CMOVL16rm },
 488     { X86::CMOVL32rr,       X86::CMOVL32rm },
 489     { X86::CMOVL64rr,       X86::CMOVL64rm },
 490     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 491     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 492     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 493     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 494     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 495     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 496     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 497     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 498     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 499     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 500     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 501     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 502     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 503     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 504     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 505     { X86::CMOVO16rr,       X86::CMOVO16rm },
 506     { X86::CMOVO32rr,       X86::CMOVO32rm },
 507     { X86::CMOVO64rr,       X86::CMOVO64rm },
 508     { X86::CMOVP16rr,       X86::CMOVP16rm },
 509     { X86::CMOVP32rr,       X86::CMOVP32rm },
 510     { X86::CMOVP64rr,       X86::CMOVP64rm },
 511     { X86::CMOVS16rr,       X86::CMOVS16rm },
 512     { X86::CMOVS32rr,       X86::CMOVS32rm },
 513     { X86::CMOVS64rr,       X86::CMOVS64rm },
 514     { X86::CMPPDrri,        X86::CMPPDrmi },
 515     { X86::CMPPSrri,        X86::CMPPSrmi },
 516     { X86::CMPSDrr,         X86::CMPSDrm },
 517     { X86::CMPSSrr,         X86::CMPSSrm },
 518     { X86::DIVPDrr,         X86::DIVPDrm },
 519     { X86::DIVPSrr,         X86::DIVPSrm },
 520     { X86::DIVSDrr,         X86::DIVSDrm },
 521     { X86::DIVSSrr,         X86::DIVSSrm },
 522     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 523     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 524     { X86::FsANDPDrr,       X86::FsANDPDrm },
 525     { X86::FsANDPSrr,       X86::FsANDPSrm },
 526     { X86::FsORPDrr,        X86::FsORPDrm },
 527     { X86::FsORPSrr,        X86::FsORPSrm },
 528     { X86::FsXORPDrr,       X86::FsXORPDrm },
 529     { X86::FsXORPSrr,       X86::FsXORPSrm },
 530     { X86::HADDPDrr,        X86::HADDPDrm },
 531     { X86::HADDPSrr,        X86::HADDPSrm },
 532     { X86::HSUBPDrr,        X86::HSUBPDrm },
 533     { X86::HSUBPSrr,        X86::HSUBPSrm },
 534     { X86::IMUL16rr,        X86::IMUL16rm },
 535     { X86::IMUL32rr,        X86::IMUL32rm },
 536     { X86::IMUL64rr,        X86::IMUL64rm },
 537     { X86::MAXPDrr,         X86::MAXPDrm },
 538     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 539     { X86::MAXPSrr,         X86::MAXPSrm },
 540     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 541     { X86::MAXSDrr,         X86::MAXSDrm },
 542     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 543     { X86::MAXSSrr,         X86::MAXSSrm },
 544     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 545     { X86::MINPDrr,         X86::MINPDrm },
 546     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 547     { X86::MINPSrr,         X86::MINPSrm },
 548     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 549     { X86::MINSDrr,         X86::MINSDrm },
 550     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 551     { X86::MINSSrr,         X86::MINSSrm },
 552     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 553     { X86::MULPDrr,         X86::MULPDrm },
 554     { X86::MULPSrr,         X86::MULPSrm },
 555     { X86::MULSDrr,         X86::MULSDrm },
 556     { X86::MULSSrr,         X86::MULSSrm },
 557     { X86::OR16rr,          X86::OR16rm },
 558     { X86::OR32rr,          X86::OR32rm },
 559     { X86::OR64rr,          X86::OR64rm },
 560     { X86::OR8rr,           X86::OR8rm },
 561     { X86::ORPDrr,          X86::ORPDrm },
 562     { X86::ORPSrr,          X86::ORPSrm },
 563     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 564     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 565     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 566     { X86::PADDBrr,         X86::PADDBrm },
 567     { X86::PADDDrr,         X86::PADDDrm },
 568     { X86::PADDQrr,         X86::PADDQrm },
 569     { X86::PADDSBrr,        X86::PADDSBrm },
 570     { X86::PADDSWrr,        X86::PADDSWrm },
 571     { X86::PADDWrr,         X86::PADDWrm },
 572     { X86::PANDNrr,         X86::PANDNrm },
 573     { X86::PANDrr,          X86::PANDrm },
 574     { X86::PAVGBrr,         X86::PAVGBrm },
 575     { X86::PAVGWrr,         X86::PAVGWrm },
 576     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 577     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 578     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 579     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 580     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 581     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 582     { X86::PINSRWrri,       X86::PINSRWrmi },
 583     { X86::PMADDWDrr,       X86::PMADDWDrm },
 584     { X86::PMAXSWrr,        X86::PMAXSWrm },
 585     { X86::PMAXUBrr,        X86::PMAXUBrm },
 586     { X86::PMINSWrr,        X86::PMINSWrm },
 587     { X86::PMINUBrr,        X86::PMINUBrm },
 588     { X86::PMULDQrr,        X86::PMULDQrm },
 589     { X86::PMULHUWrr,       X86::PMULHUWrm },
 590     { X86::PMULHWrr,        X86::PMULHWrm },
 591     { X86::PMULLDrr,        X86::PMULLDrm },
 592     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 593     { X86::PMULLWrr,        X86::PMULLWrm },
 594     { X86::PMULUDQrr,       X86::PMULUDQrm },
 595     { X86::PORrr,           X86::PORrm },
 596     { X86::PSADBWrr,        X86::PSADBWrm },
 597     { X86::PSLLDrr,         X86::PSLLDrm },
 598     { X86::PSLLQrr,         X86::PSLLQrm },
 599     { X86::PSLLWrr,         X86::PSLLWrm },
 600     { X86::PSRADrr,         X86::PSRADrm },
 601     { X86::PSRAWrr,         X86::PSRAWrm },
 602     { X86::PSRLDrr,         X86::PSRLDrm },
 603     { X86::PSRLQrr,         X86::PSRLQrm },
 604     { X86::PSRLWrr,         X86::PSRLWrm },
 605     { X86::PSUBBrr,         X86::PSUBBrm },
 606     { X86::PSUBDrr,         X86::PSUBDrm },
 607     { X86::PSUBSBrr,        X86::PSUBSBrm },
 608     { X86::PSUBSWrr,        X86::PSUBSWrm },
 609     { X86::PSUBWrr,         X86::PSUBWrm },
 610     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 611     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 612     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 613     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 614     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 615     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 616     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 617     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 618     { X86::PXORrr,          X86::PXORrm },
 619     { X86::SBB32rr,         X86::SBB32rm },
 620     { X86::SBB64rr,         X86::SBB64rm },
 621     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 622     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 623     { X86::SUB16rr,         X86::SUB16rm },
 624     { X86::SUB32rr,         X86::SUB32rm },
 625     { X86::SUB64rr,         X86::SUB64rm },
 626     { X86::SUB8rr,          X86::SUB8rm },
 627     { X86::SUBPDrr,         X86::SUBPDrm },
 628     { X86::SUBPSrr,         X86::SUBPSrm },
 629     { X86::SUBSDrr,         X86::SUBSDrm },
 630     { X86::SUBSSrr,         X86::SUBSSrm },
 631     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 632     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 633     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 634     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 635     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 636     { X86::XOR16rr,         X86::XOR16rm },
 637     { X86::XOR32rr,         X86::XOR32rm },
 638     { X86::XOR64rr,         X86::XOR64rm },
 639     { X86::XOR8rr,          X86::XOR8rm },
 640     { X86::XORPDrr,         X86::XORPDrm },
 641     { X86::XORPSrr,         X86::XORPSrm }
 642   };
 643
 644   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 645     unsigned RegOp = OpTbl2[i][0];
 646     unsigned MemOp = OpTbl2[i][1];
 647     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 648                                                  MemOp)).second)
 649       assert(false && "Duplicated entries?");
 650     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 651     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 652                                    std::make_pair(RegOp, AuxInfo))).second)
 653       AmbEntries.push_back(MemOp);
 654   }
 655
 656   // Remove ambiguous entries.
 657   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 658 }
 659
 660 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 661                                unsigned& sourceReg,
 662                                unsigned& destReg) const {
 663   switch (MI.getOpcode()) {
 664   default:
 665     return false;
 666   case X86::MOV8rr:
 667   case X86::MOV16rr:
 668   case X86::MOV32rr:
 669   case X86::MOV64rr:
 670   case X86::MOV16to16_:
 671   case X86::MOV32to32_:
 672   case X86::MOVSSrr:
 673   case X86::MOVSDrr:
 674
 675   // FP Stack register class copies
 676   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 677   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 678   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 679
 680   case X86::FsMOVAPSrr:
 681   case X86::FsMOVAPDrr:
 682   case X86::MOVAPSrr:
 683   case X86::MOVAPDrr:
 684   case X86::MOVSS2PSrr:
 685   case X86::MOVSD2PDrr:
 686   case X86::MOVPS2SSrr:
 687   case X86::MOVPD2SDrr:
 688   case X86::MMX_MOVD64rr:
 689   case X86::MMX_MOVQ64rr:
 690     assert(MI.getNumOperands() >= 2 &&
 691            MI.getOperand(0).isReg() &&
 692            MI.getOperand(1).isReg() &&
 693            "invalid register-register move instruction");
 694     sourceReg = MI.getOperand(1).getReg();
 695     destReg = MI.getOperand(0).getReg();
 696     return true;
 697   }
 698 }
 699
 700 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 701                                            int &FrameIndex) const {
 702   switch (MI->getOpcode()) {
 703   default: break;
 704   case X86::MOV8rm:
 705   case X86::MOV16rm:
 706   case X86::MOV16_rm:
 707   case X86::MOV32rm:
 708   case X86::MOV32_rm:
 709   case X86::MOV64rm:
 710   case X86::LD_Fp64m:
 711   case X86::MOVSSrm:
 712   case X86::MOVSDrm:
 713   case X86::MOVAPSrm:
 714   case X86::MOVAPDrm:
 715   case X86::MMX_MOVD64rm:
 716   case X86::MMX_MOVQ64rm:
 717     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 718         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 719         MI->getOperand(2).getImm() == 1 &&
 720         MI->getOperand(3).getReg() == 0 &&
 721         MI->getOperand(4).getImm() == 0) {
 722       FrameIndex = MI->getOperand(1).getIndex();
 723       return MI->getOperand(0).getReg();
 724     }
 725     break;
 726   }
 727   return 0;
 728 }
 729
 730 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 731                                           int &FrameIndex) const {
 732   switch (MI->getOpcode()) {
 733   default: break;
 734   case X86::MOV8mr:
 735   case X86::MOV16mr:
 736   case X86::MOV16_mr:
 737   case X86::MOV32mr:
 738   case X86::MOV32_mr:
 739   case X86::MOV64mr:
 740   case X86::ST_FpP64m:
 741   case X86::MOVSSmr:
 742   case X86::MOVSDmr:
 743   case X86::MOVAPSmr:
 744   case X86::MOVAPDmr:
 745   case X86::MMX_MOVD64mr:
 746   case X86::MMX_MOVQ64mr:
 747   case X86::MMX_MOVNTQmr:
 748     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 749         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 750         MI->getOperand(1).getImm() == 1 &&
 751         MI->getOperand(2).getReg() == 0 &&
 752         MI->getOperand(3).getImm() == 0) {
 753       FrameIndex = MI->getOperand(0).getIndex();
 754       return MI->getOperand(4).getReg();
 755     }
 756     break;
 757   }
 758   return 0;
 759 }
 760
 761
 762 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 763 /// X86::MOVPC32r.
 764 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 765   bool isPICBase = false;
 766   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 767          E = MRI.def_end(); I != E; ++I) {
 768     MachineInstr *DefMI = I.getOperand().getParent();
 769     if (DefMI->getOpcode() != X86::MOVPC32r)
 770       return false;
 771     assert(!isPICBase && "More than one PIC base?");
 772     isPICBase = true;
 773   }
 774   return isPICBase;
 775 }
 776
 777 /// isGVStub - Return true if the GV requires an extra load to get the
 778 /// real address.
 779 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 780   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 781 }
 782
 783 bool
 784 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 785   switch (MI->getOpcode()) {
 786   default: break;
 787     case X86::MOV8rm:
 788     case X86::MOV16rm:
 789     case X86::MOV16_rm:
 790     case X86::MOV32rm:
 791     case X86::MOV32_rm:
 792     case X86::MOV64rm:
 793     case X86::LD_Fp64m:
 794     case X86::MOVSSrm:
 795     case X86::MOVSDrm:
 796     case X86::MOVAPSrm:
 797     case X86::MOVAPDrm:
 798     case X86::MMX_MOVD64rm:
 799     case X86::MMX_MOVQ64rm: {
 800       // Loads from constant pools are trivially rematerializable.
 801       if (MI->getOperand(1).isReg() &&
 802           MI->getOperand(2).isImm() &&
 803           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 804           (MI->getOperand(4).isCPI() ||
 805            (MI->getOperand(4).isGlobal() &&
 806             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 807         unsigned BaseReg = MI->getOperand(1).getReg();
 808         if (BaseReg == 0)
 809           return true;
 810         // Allow re-materialization of PIC load.
 811         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 812           return false;
 813         const MachineFunction &MF = *MI->getParent()->getParent();
 814         const MachineRegisterInfo &MRI = MF.getRegInfo();
 815         bool isPICBase = false;
 816         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 817                E = MRI.def_end(); I != E; ++I) {
 818           MachineInstr *DefMI = I.getOperand().getParent();
 819           if (DefMI->getOpcode() != X86::MOVPC32r)
 820             return false;
 821           assert(!isPICBase && "More than one PIC base?");
 822           isPICBase = true;
 823         }
 824         return isPICBase;
 825       }
 826       return false;
 827     }
 828
 829      case X86::LEA32r:
 830      case X86::LEA64r: {
 831        if (MI->getOperand(2).isImm() &&
 832            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 833            !MI->getOperand(4).isReg()) {
 834          // lea fi#, lea GV, etc. are all rematerializable.
 835          if (!MI->getOperand(1).isReg())
 836            return true;
 837          unsigned BaseReg = MI->getOperand(1).getReg();
 838          if (BaseReg == 0)
 839            return true;
 840          // Allow re-materialization of lea PICBase + x.
 841          const MachineFunction &MF = *MI->getParent()->getParent();
 842          const MachineRegisterInfo &MRI = MF.getRegInfo();
 843          return regIsPICBase(BaseReg, MRI);
 844        }
 845        return false;
 846      }
 847   }
 848
 849   // All other instructions marked M_REMATERIALIZABLE are always trivially
 850   // rematerializable.
 851   return true;
 852 }
 853
 854 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 855 /// would clobber the EFLAGS condition register. Note the result may be
 856 /// conservative. If it cannot definitely determine the safety after visiting
 857 /// two instructions it assumes it's not safe.
 858 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 859                                   MachineBasicBlock::iterator I) {
 860   // It's always safe to clobber EFLAGS at the end of a block.
 861   if (I == MBB.end())
 862     return true;
 863
 864   // For compile time consideration, if we are not able to determine the
 865   // safety after visiting 2 instructions, we will assume it's not safe.
 866   for (unsigned i = 0; i < 2; ++i) {
 867     bool SeenDef = false;
 868     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 869       MachineOperand &MO = I->getOperand(j);
 870       if (!MO.isReg())
 871         continue;
 872       if (MO.getReg() == X86::EFLAGS) {
 873         if (MO.isUse())
 874           return false;
 875         SeenDef = true;
 876       }
 877     }
 878
 879     if (SeenDef)
 880       // This instruction defines EFLAGS, no need to look any further.
 881       return true;
 882     ++I;
 883
 884     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 885     if (I == MBB.end())
 886       return true;
 887   }
 888
 889   // Conservative answer.
 890   return false;
 891 }
 892
 893 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 894                                  MachineBasicBlock::iterator I,
 895                                  unsigned DestReg,
 896                                  const MachineInstr *Orig) const {
 897   unsigned SubIdx = Orig->getOperand(0).isReg()
 898     ? Orig->getOperand(0).getSubReg() : 0;
 899   bool ChangeSubIdx = SubIdx != 0;
 900   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 901     DestReg = RI.getSubReg(DestReg, SubIdx);
 902     SubIdx = 0;
 903   }
 904
 905   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 906   // Re-materialize them as movri instructions to avoid side effects.
 907   bool Emitted = false;
 908   switch (Orig->getOpcode()) {
 909   default: break;
 910   case X86::MOV8r0:
 911   case X86::MOV16r0:
 912   case X86::MOV32r0:
 913   case X86::MOV64r0: {
 914     if (!isSafeToClobberEFLAGS(MBB, I)) {
 915       unsigned Opc = 0;
 916       switch (Orig->getOpcode()) {
 917       default: break;
 918       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 919       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 920       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 921       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 922       }
 923       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 924       Emitted = true;
 925     }
 926     break;
 927   }
 928   }
 929
 930   if (!Emitted) {
 931     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 932     MI->getOperand(0).setReg(DestReg);
 933     MBB.insert(I, MI);
 934   }
 935
 936   if (ChangeSubIdx) {
 937     MachineInstr *NewMI = prior(I);
 938     NewMI->getOperand(0).setSubReg(SubIdx);
 939   }
 940 }
 941
 942 /// isInvariantLoad - Return true if the specified instruction (which is marked
 943 /// mayLoad) is loading from a location whose value is invariant across the
 944 /// function.  For example, loading a value from the constant pool or from
 945 /// from the argument area of a function if it does not change.  This should
 946 /// only return true of *all* loads the instruction does are invariant (if it
 947 /// does multiple loads).
 948 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 949   // This code cares about loads from three cases: constant pool entries,
 950   // invariant argument slots, and global stubs.  In order to handle these cases
 951   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 952   // operand and base our analysis on it.  This is safe because the address of
 953   // none of these three cases is ever used as anything other than a load base
 954   // and X86 doesn't have any instructions that load from multiple places.
 955
 956   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 957     const MachineOperand &MO = MI->getOperand(i);
 958     // Loads from constant pools are trivially invariant.
 959     if (MO.isCPI())
 960       return true;
 961
 962     if (MO.isGlobal())
 963       return isGVStub(MO.getGlobal(), TM);
 964
 965     // If this is a load from an invariant stack slot, the load is a constant.
 966     if (MO.isFI()) {
 967       const MachineFrameInfo &MFI =
 968         *MI->getParent()->getParent()->getFrameInfo();
 969       int Idx = MO.getIndex();
 970       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 971     }
 972   }
 973
 974   // All other instances of these instructions are presumed to have other
 975   // issues.
 976   return false;
 977 }
 978
 979 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 980 /// is not marked dead.
 981 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 982   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 983     MachineOperand &MO = MI->getOperand(i);
 984     if (MO.isReg() && MO.isDef() &&
 985         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 986       return true;
 987     }
 988   }
 989   return false;
 990 }
 991
 992 /// convertToThreeAddress - This method must be implemented by targets that
 993 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 994 /// may be able to convert a two-address instruction into a true
 995 /// three-address instruction on demand.  This allows the X86 target (for
 996 /// example) to convert ADD and SHL instructions into LEA instructions if they
 997 /// would require register copies due to two-addressness.
 998 ///
 999 /// This method returns a null pointer if the transformation cannot be
1000 /// performed, otherwise it returns the new instruction.
1001 ///
1002 MachineInstr *
1003 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1004                                     MachineBasicBlock::iterator &MBBI,
1005                                     LiveVariables *LV) const {
1006   MachineInstr *MI = MBBI;
1007   MachineFunction &MF = *MI->getParent()->getParent();
1008   // All instructions input are two-addr instructions.  Get the known operands.
1009   unsigned Dest = MI->getOperand(0).getReg();
1010   unsigned Src = MI->getOperand(1).getReg();
1011   bool isDead = MI->getOperand(0).isDead();
1012   bool isKill = MI->getOperand(1).isKill();
1013
1014   MachineInstr *NewMI = NULL;
1015   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1016   // we have better subtarget support, enable the 16-bit LEA generation here.
1017   bool DisableLEA16 = true;
1018
1019   unsigned MIOpc = MI->getOpcode();
1020   switch (MIOpc) {
1021   case X86::SHUFPSrri: {
1022     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1023     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1024
1025     unsigned B = MI->getOperand(1).getReg();
1026     unsigned C = MI->getOperand(2).getReg();
1027     if (B != C) return 0;
1028     unsigned A = MI->getOperand(0).getReg();
1029     unsigned M = MI->getOperand(3).getImm();
1030     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1031       .addReg(B, false, false, isKill).addImm(M);
1032     break;
1033   }
1034   case X86::SHL64ri: {
1035     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1036     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1037     // the flags produced by a shift yet, so this is safe.
1038     unsigned ShAmt = MI->getOperand(2).getImm();
1039     if (ShAmt == 0 || ShAmt >= 4) return 0;
1040
1041     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1042       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1043     break;
1044   }
1045   case X86::SHL32ri: {
1046     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1047     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1048     // the flags produced by a shift yet, so this is safe.
1049     unsigned ShAmt = MI->getOperand(2).getImm();
1050     if (ShAmt == 0 || ShAmt >= 4) return 0;
1051
1052     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1053       X86::LEA64_32r : X86::LEA32r;
1054     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1055       .addReg(0).addImm(1 << ShAmt)
1056       .addReg(Src, false, false, isKill).addImm(0);
1057     break;
1058   }
1059   case X86::SHL16ri: {
1060     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1061     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1062     // the flags produced by a shift yet, so this is safe.
1063     unsigned ShAmt = MI->getOperand(2).getImm();
1064     if (ShAmt == 0 || ShAmt >= 4) return 0;
1065
1066     if (DisableLEA16) {
1067       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1068       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1069       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1070         ? X86::LEA64_32r : X86::LEA32r;
1071       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1072       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1073
1074       // Build and insert into an implicit UNDEF value. This is OK because
1075       // well be shifting and then extracting the lower 16-bits.
1076       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1077       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1078         .addReg(leaInReg).addReg(Src, false, false, isKill)
1079         .addImm(X86::SUBREG_16BIT);
1080
1081       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1082         .addReg(leaInReg, false, false, true).addImm(0);
1083
1084       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1085         .addReg(Dest, true, false, false, isDead)
1086         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1087       if (LV) {
1088         // Update live variables
1089         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1090         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1091         if (isKill)
1092           LV->replaceKillInstruction(Src, MI, InsMI);
1093         if (isDead)
1094           LV->replaceKillInstruction(Dest, MI, ExtMI);
1095       }
1096       return ExtMI;
1097     } else {
1098       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1099         .addReg(0).addImm(1 << ShAmt)
1100         .addReg(Src, false, false, isKill).addImm(0);
1101     }
1102     break;
1103   }
1104   default: {
1105     // The following opcodes also sets the condition code register(s). Only
1106     // convert them to equivalent lea if the condition code register def's
1107     // are dead!
1108     if (hasLiveCondCodeDef(MI))
1109       return 0;
1110
1111     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1112     switch (MIOpc) {
1113     default: return 0;
1114     case X86::INC64r:
1115     case X86::INC32r:
1116     case X86::INC64_32r: {
1117       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1118       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1119         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1120       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1121                            .addReg(Dest, true, false, false, isDead),
1122                            Src, isKill, 1);
1123       break;
1124     }
1125     case X86::INC16r:
1126     case X86::INC64_16r:
1127       if (DisableLEA16) return 0;
1128       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1129       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1130                            .addReg(Dest, true, false, false, isDead),
1131                            Src, isKill, 1);
1132       break;
1133     case X86::DEC64r:
1134     case X86::DEC32r:
1135     case X86::DEC64_32r: {
1136       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1137       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1138         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1139       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1140                            .addReg(Dest, true, false, false, isDead),
1141                            Src, isKill, -1);
1142       break;
1143     }
1144     case X86::DEC16r:
1145     case X86::DEC64_16r:
1146       if (DisableLEA16) return 0;
1147       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1148       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1149                            .addReg(Dest, true, false, false, isDead),
1150                            Src, isKill, -1);
1151       break;
1152     case X86::ADD64rr:
1153     case X86::ADD32rr: {
1154       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1155       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1156         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1157       unsigned Src2 = MI->getOperand(2).getReg();
1158       bool isKill2 = MI->getOperand(2).isKill();
1159       NewMI = addRegReg(BuildMI(MF, get(Opc))
1160                         .addReg(Dest, true, false, false, isDead),
1161                         Src, isKill, Src2, isKill2);
1162       if (LV && isKill2)
1163         LV->replaceKillInstruction(Src2, MI, NewMI);
1164       break;
1165     }
1166     case X86::ADD16rr: {
1167       if (DisableLEA16) return 0;
1168       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1169       unsigned Src2 = MI->getOperand(2).getReg();
1170       bool isKill2 = MI->getOperand(2).isKill();
1171       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1172                         .addReg(Dest, true, false, false, isDead),
1173                         Src, isKill, Src2, isKill2);
1174       if (LV && isKill2)
1175         LV->replaceKillInstruction(Src2, MI, NewMI);
1176       break;
1177     }
1178     case X86::ADD64ri32:
1179     case X86::ADD64ri8:
1180       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1181       if (MI->getOperand(2).isImm())
1182         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1183                              .addReg(Dest, true, false, false, isDead),
1184                              Src, isKill, MI->getOperand(2).getImm());
1185       break;
1186     case X86::ADD32ri:
1187     case X86::ADD32ri8:
1188       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1189       if (MI->getOperand(2).isImm()) {
1190         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1191         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1192                              .addReg(Dest, true, false, false, isDead),
1193                              Src, isKill, MI->getOperand(2).getImm());
1194       }
1195       break;
1196     case X86::ADD16ri:
1197     case X86::ADD16ri8:
1198       if (DisableLEA16) return 0;
1199       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1200       if (MI->getOperand(2).isImm())
1201         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1202                              .addReg(Dest, true, false, false, isDead),
1203                              Src, isKill, MI->getOperand(2).getImm());
1204       break;
1205     case X86::SHL16ri:
1206       if (DisableLEA16) return 0;
1207     case X86::SHL32ri:
1208     case X86::SHL64ri: {
1209       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1210              "Unknown shl instruction!");
1211       unsigned ShAmt = MI->getOperand(2).getImm();
1212       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1213         X86AddressMode AM;
1214         AM.Scale = 1 << ShAmt;
1215         AM.IndexReg = Src;
1216         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1217           : (MIOpc == X86::SHL32ri
1218              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1219         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1220                                .addReg(Dest, true, false, false, isDead), AM);
1221         if (isKill)
1222           NewMI->getOperand(3).setIsKill(true);
1223       }
1224       break;
1225     }
1226     }
1227   }
1228   }
1229
1230   if (!NewMI) return 0;
1231
1232   if (LV) {  // Update live variables
1233     if (isKill)
1234       LV->replaceKillInstruction(Src, MI, NewMI);
1235     if (isDead)
1236       LV->replaceKillInstruction(Dest, MI, NewMI);
1237   }
1238
1239   MFI->insert(MBBI, NewMI);          // Insert the new inst
1240   return NewMI;
1241 }
1242
1243 /// commuteInstruction - We have a few instructions that must be hacked on to
1244 /// commute them.
1245 ///
1246 MachineInstr *
1247 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1248   switch (MI->getOpcode()) {
1249   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1250   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1251   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1252   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1253   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1254   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1255     unsigned Opc;
1256     unsigned Size;
1257     switch (MI->getOpcode()) {
1258     default: assert(0 && "Unreachable!");
1259     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1260     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1261     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1262     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1263     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1264     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1265     }
1266     unsigned Amt = MI->getOperand(3).getImm();
1267     if (NewMI) {
1268       MachineFunction &MF = *MI->getParent()->getParent();
1269       MI = MF.CloneMachineInstr(MI);
1270       NewMI = false;
1271     }
1272     MI->setDesc(get(Opc));
1273     MI->getOperand(3).setImm(Size-Amt);
1274     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1275   }
1276   case X86::CMOVB16rr:
1277   case X86::CMOVB32rr:
1278   case X86::CMOVB64rr:
1279   case X86::CMOVAE16rr:
1280   case X86::CMOVAE32rr:
1281   case X86::CMOVAE64rr:
1282   case X86::CMOVE16rr:
1283   case X86::CMOVE32rr:
1284   case X86::CMOVE64rr:
1285   case X86::CMOVNE16rr:
1286   case X86::CMOVNE32rr:
1287   case X86::CMOVNE64rr:
1288   case X86::CMOVBE16rr:
1289   case X86::CMOVBE32rr:
1290   case X86::CMOVBE64rr:
1291   case X86::CMOVA16rr:
1292   case X86::CMOVA32rr:
1293   case X86::CMOVA64rr:
1294   case X86::CMOVL16rr:
1295   case X86::CMOVL32rr:
1296   case X86::CMOVL64rr:
1297   case X86::CMOVGE16rr:
1298   case X86::CMOVGE32rr:
1299   case X86::CMOVGE64rr:
1300   case X86::CMOVLE16rr:
1301   case X86::CMOVLE32rr:
1302   case X86::CMOVLE64rr:
1303   case X86::CMOVG16rr:
1304   case X86::CMOVG32rr:
1305   case X86::CMOVG64rr:
1306   case X86::CMOVS16rr:
1307   case X86::CMOVS32rr:
1308   case X86::CMOVS64rr:
1309   case X86::CMOVNS16rr:
1310   case X86::CMOVNS32rr:
1311   case X86::CMOVNS64rr:
1312   case X86::CMOVP16rr:
1313   case X86::CMOVP32rr:
1314   case X86::CMOVP64rr:
1315   case X86::CMOVNP16rr:
1316   case X86::CMOVNP32rr:
1317   case X86::CMOVNP64rr:
1318   case X86::CMOVO16rr:
1319   case X86::CMOVO32rr:
1320   case X86::CMOVO64rr:
1321   case X86::CMOVNO16rr:
1322   case X86::CMOVNO32rr:
1323   case X86::CMOVNO64rr: {
1324     unsigned Opc = 0;
1325     switch (MI->getOpcode()) {
1326     default: break;
1327     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1328     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1329     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1330     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1331     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1332     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1333     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1334     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1335     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1336     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1337     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1338     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1339     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1340     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1341     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1342     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1343     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1344     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1345     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1346     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1347     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1348     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1349     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1350     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1351     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1352     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1353     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1354     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1355     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1356     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1357     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1358     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1359     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1360     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1361     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1362     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1363     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1364     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1365     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1366     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1367     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1368     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1369     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1370     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1371     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1372     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1373     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1374     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1375     }
1376     if (NewMI) {
1377       MachineFunction &MF = *MI->getParent()->getParent();
1378       MI = MF.CloneMachineInstr(MI);
1379       NewMI = false;
1380     }
1381     MI->setDesc(get(Opc));
1382     // Fallthrough intended.
1383   }
1384   default:
1385     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1386   }
1387 }
1388
1389 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1390   switch (BrOpc) {
1391   default: return X86::COND_INVALID;
1392   case X86::JE:  return X86::COND_E;
1393   case X86::JNE: return X86::COND_NE;
1394   case X86::JL:  return X86::COND_L;
1395   case X86::JLE: return X86::COND_LE;
1396   case X86::JG:  return X86::COND_G;
1397   case X86::JGE: return X86::COND_GE;
1398   case X86::JB:  return X86::COND_B;
1399   case X86::JBE: return X86::COND_BE;
1400   case X86::JA:  return X86::COND_A;
1401   case X86::JAE: return X86::COND_AE;
1402   case X86::JS:  return X86::COND_S;
1403   case X86::JNS: return X86::COND_NS;
1404   case X86::JP:  return X86::COND_P;
1405   case X86::JNP: return X86::COND_NP;
1406   case X86::JO:  return X86::COND_O;
1407   case X86::JNO: return X86::COND_NO;
1408   }
1409 }
1410
1411 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1412   switch (CC) {
1413   default: assert(0 && "Illegal condition code!");
1414   case X86::COND_E:  return X86::JE;
1415   case X86::COND_NE: return X86::JNE;
1416   case X86::COND_L:  return X86::JL;
1417   case X86::COND_LE: return X86::JLE;
1418   case X86::COND_G:  return X86::JG;
1419   case X86::COND_GE: return X86::JGE;
1420   case X86::COND_B:  return X86::JB;
1421   case X86::COND_BE: return X86::JBE;
1422   case X86::COND_A:  return X86::JA;
1423   case X86::COND_AE: return X86::JAE;
1424   case X86::COND_S:  return X86::JS;
1425   case X86::COND_NS: return X86::JNS;
1426   case X86::COND_P:  return X86::JP;
1427   case X86::COND_NP: return X86::JNP;
1428   case X86::COND_O:  return X86::JO;
1429   case X86::COND_NO: return X86::JNO;
1430   }
1431 }
1432
1433 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1434 /// e.g. turning COND_E to COND_NE.
1435 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1436   switch (CC) {
1437   default: assert(0 && "Illegal condition code!");
1438   case X86::COND_E:  return X86::COND_NE;
1439   case X86::COND_NE: return X86::COND_E;
1440   case X86::COND_L:  return X86::COND_GE;
1441   case X86::COND_LE: return X86::COND_G;
1442   case X86::COND_G:  return X86::COND_LE;
1443   case X86::COND_GE: return X86::COND_L;
1444   case X86::COND_B:  return X86::COND_AE;
1445   case X86::COND_BE: return X86::COND_A;
1446   case X86::COND_A:  return X86::COND_BE;
1447   case X86::COND_AE: return X86::COND_B;
1448   case X86::COND_S:  return X86::COND_NS;
1449   case X86::COND_NS: return X86::COND_S;
1450   case X86::COND_P:  return X86::COND_NP;
1451   case X86::COND_NP: return X86::COND_P;
1452   case X86::COND_O:  return X86::COND_NO;
1453   case X86::COND_NO: return X86::COND_O;
1454   }
1455 }
1456
1457 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1458   const TargetInstrDesc &TID = MI->getDesc();
1459   if (!TID.isTerminator()) return false;
1460
1461   // Conditional branch is a special case.
1462   if (TID.isBranch() && !TID.isBarrier())
1463     return true;
1464   if (!TID.isPredicable())
1465     return true;
1466   return !isPredicated(MI);
1467 }
1468
1469 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1470 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1471                                                const X86InstrInfo &TII) {
1472   if (MI->getOpcode() == X86::FP_REG_KILL)
1473     return false;
1474   return TII.isUnpredicatedTerminator(MI);
1475 }
1476
1477 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1478                                  MachineBasicBlock *&TBB,
1479                                  MachineBasicBlock *&FBB,
1480                                  SmallVectorImpl<MachineOperand> &Cond) const {
1481   // Start from the bottom of the block and work up, examining the
1482   // terminator instructions.
1483   MachineBasicBlock::iterator I = MBB.end();
1484   while (I != MBB.begin()) {
1485     --I;
1486     // Working from the bottom, when we see a non-terminator
1487     // instruction, we're done.
1488     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1489       break;
1490     // A terminator that isn't a branch can't easily be handled
1491     // by this analysis.
1492     if (!I->getDesc().isBranch())
1493       return true;
1494     // Handle unconditional branches.
1495     if (I->getOpcode() == X86::JMP) {
1496       // If the block has any instructions after a JMP, delete them.
1497       while (next(I) != MBB.end())
1498         next(I)->eraseFromParent();
1499       Cond.clear();
1500       FBB = 0;
1501       // Delete the JMP if it's equivalent to a fall-through.
1502       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1503         TBB = 0;
1504         I->eraseFromParent();
1505         I = MBB.end();
1506         continue;
1507       }
1508       // TBB is used to indicate the unconditinal destination.
1509       TBB = I->getOperand(0).getMBB();
1510       continue;
1511     }
1512     // Handle conditional branches.
1513     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1514     if (BranchCode == X86::COND_INVALID)
1515       return true;  // Can't handle indirect branch.
1516     // Working from the bottom, handle the first conditional branch.
1517     if (Cond.empty()) {
1518       FBB = TBB;
1519       TBB = I->getOperand(0).getMBB();
1520       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1521       continue;
1522     }
1523     // Handle subsequent conditional branches. Only handle the case
1524     // where all conditional branches branch to the same destination
1525     // and their condition opcodes fit one of the special
1526     // multi-branch idioms.
1527     assert(Cond.size() == 1);
1528     assert(TBB);
1529     // Only handle the case where all conditional branches branch to
1530     // the same destination.
1531     if (TBB != I->getOperand(0).getMBB())
1532       return true;
1533     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1534     // If the conditions are the same, we can leave them alone.
1535     if (OldBranchCode == BranchCode)
1536       continue;
1537     // If they differ, see if they fit one of the known patterns.
1538     // Theoretically we could handle more patterns here, but
1539     // we shouldn't expect to see them if instruction selection
1540     // has done a reasonable job.
1541     if ((OldBranchCode == X86::COND_NP &&
1542          BranchCode == X86::COND_E) ||
1543         (OldBranchCode == X86::COND_E &&
1544          BranchCode == X86::COND_NP))
1545       BranchCode = X86::COND_NP_OR_E;
1546     else if ((OldBranchCode == X86::COND_P &&
1547               BranchCode == X86::COND_NE) ||
1548              (OldBranchCode == X86::COND_NE &&
1549               BranchCode == X86::COND_P))
1550       BranchCode = X86::COND_NE_OR_P;
1551     else
1552       return true;
1553     // Update the MachineOperand.
1554     Cond[0].setImm(BranchCode);
1555   }
1556
1557   return false;
1558 }
1559
1560 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1561   MachineBasicBlock::iterator I = MBB.end();
1562   unsigned Count = 0;
1563
1564   while (I != MBB.begin()) {
1565     --I;
1566     if (I->getOpcode() != X86::JMP &&
1567         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1568       break;
1569     // Remove the branch.
1570     I->eraseFromParent();
1571     I = MBB.end();
1572     ++Count;
1573   }
1574
1575   return Count;
1576 }
1577
1578 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1579                                                      const MachineOperand &MO) {
1580   if (MO.isReg())
1581     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1582                      MO.isKill(), MO.isDead(), MO.getSubReg());
1583   else if (MO.isImm())
1584     MIB = MIB.addImm(MO.getImm());
1585   else if (MO.isFI())
1586     MIB = MIB.addFrameIndex(MO.getIndex());
1587   else if (MO.isGlobal())
1588     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1589   else if (MO.isCPI())
1590     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1591   else if (MO.isJTI())
1592     MIB = MIB.addJumpTableIndex(MO.getIndex());
1593   else if (MO.isSymbol())
1594     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1595   else
1596     assert(0 && "Unknown operand for X86InstrAddOperand!");
1597
1598   return MIB;
1599 }
1600
1601 unsigned
1602 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1603                            MachineBasicBlock *FBB,
1604                            const SmallVectorImpl<MachineOperand> &Cond) const {
1605   // Shouldn't be a fall through.
1606   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1607   assert((Cond.size() == 1 || Cond.size() == 0) &&
1608          "X86 branch conditions have one component!");
1609
1610   if (Cond.empty()) {
1611     // Unconditional branch?
1612     assert(!FBB && "Unconditional branch with multiple successors!");
1613     BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1614     return 1;
1615   }
1616
1617   // Conditional branch.
1618   unsigned Count = 0;
1619   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1620   switch (CC) {
1621   case X86::COND_NP_OR_E:
1622     // Synthesize NP_OR_E with two branches.
1623     BuildMI(&MBB, get(X86::JNP)).addMBB(TBB);
1624     ++Count;
1625     BuildMI(&MBB, get(X86::JE)).addMBB(TBB);
1626     ++Count;
1627     break;
1628   case X86::COND_NE_OR_P:
1629     // Synthesize NE_OR_P with two branches.
1630     BuildMI(&MBB, get(X86::JNE)).addMBB(TBB);
1631     ++Count;
1632     BuildMI(&MBB, get(X86::JP)).addMBB(TBB);
1633     ++Count;
1634     break;
1635   default: {
1636     unsigned Opc = GetCondBranchFromCond(CC);
1637     BuildMI(&MBB, get(Opc)).addMBB(TBB);
1638     ++Count;
1639   }
1640   }
1641   if (FBB) {
1642     // Two-way Conditional branch. Insert the second branch.
1643     BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1644     ++Count;
1645   }
1646   return Count;
1647 }
1648
1649 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1650                                 MachineBasicBlock::iterator MI,
1651                                 unsigned DestReg, unsigned SrcReg,
1652                                 const TargetRegisterClass *DestRC,
1653                                 const TargetRegisterClass *SrcRC) const {
1654   if (DestRC == SrcRC) {
1655     unsigned Opc;
1656     if (DestRC == &X86::GR64RegClass) {
1657       Opc = X86::MOV64rr;
1658     } else if (DestRC == &X86::GR32RegClass) {
1659       Opc = X86::MOV32rr;
1660     } else if (DestRC == &X86::GR16RegClass) {
1661       Opc = X86::MOV16rr;
1662     } else if (DestRC == &X86::GR8RegClass) {
1663       Opc = X86::MOV8rr;
1664     } else if (DestRC == &X86::GR32_RegClass) {
1665       Opc = X86::MOV32_rr;
1666     } else if (DestRC == &X86::GR16_RegClass) {
1667       Opc = X86::MOV16_rr;
1668     } else if (DestRC == &X86::RFP32RegClass) {
1669       Opc = X86::MOV_Fp3232;
1670     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1671       Opc = X86::MOV_Fp6464;
1672     } else if (DestRC == &X86::RFP80RegClass) {
1673       Opc = X86::MOV_Fp8080;
1674     } else if (DestRC == &X86::FR32RegClass) {
1675       Opc = X86::FsMOVAPSrr;
1676     } else if (DestRC == &X86::FR64RegClass) {
1677       Opc = X86::FsMOVAPDrr;
1678     } else if (DestRC == &X86::VR128RegClass) {
1679       Opc = X86::MOVAPSrr;
1680     } else if (DestRC == &X86::VR64RegClass) {
1681       Opc = X86::MMX_MOVQ64rr;
1682     } else {
1683       return false;
1684     }
1685     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1686     return true;
1687   }
1688
1689   // Moving EFLAGS to / from another register requires a push and a pop.
1690   if (SrcRC == &X86::CCRRegClass) {
1691     if (SrcReg != X86::EFLAGS)
1692       return false;
1693     if (DestRC == &X86::GR64RegClass) {
1694       BuildMI(MBB, MI, get(X86::PUSHFQ));
1695       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1696       return true;
1697     } else if (DestRC == &X86::GR32RegClass) {
1698       BuildMI(MBB, MI, get(X86::PUSHFD));
1699       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1700       return true;
1701     }
1702   } else if (DestRC == &X86::CCRRegClass) {
1703     if (DestReg != X86::EFLAGS)
1704       return false;
1705     if (SrcRC == &X86::GR64RegClass) {
1706       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1707       BuildMI(MBB, MI, get(X86::POPFQ));
1708       return true;
1709     } else if (SrcRC == &X86::GR32RegClass) {
1710       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1711       BuildMI(MBB, MI, get(X86::POPFD));
1712       return true;
1713     }
1714   }
1715
1716   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1717   if (SrcRC == &X86::RSTRegClass) {
1718     // Copying from ST(0)/ST(1).
1719     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1720       // Can only copy from ST(0)/ST(1) right now
1721       return false;
1722     bool isST0 = SrcReg == X86::ST0;
1723     unsigned Opc;
1724     if (DestRC == &X86::RFP32RegClass)
1725       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1726     else if (DestRC == &X86::RFP64RegClass)
1727       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1728     else {
1729       if (DestRC != &X86::RFP80RegClass)
1730         return false;
1731       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1732     }
1733     BuildMI(MBB, MI, get(Opc), DestReg);
1734     return true;
1735   }
1736
1737   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1738   if (DestRC == &X86::RSTRegClass) {
1739     // Copying to ST(0).  FIXME: handle ST(1) also
1740     if (DestReg != X86::ST0)
1741       // Can only copy to TOS right now
1742       return false;
1743     unsigned Opc;
1744     if (SrcRC == &X86::RFP32RegClass)
1745       Opc = X86::FpSET_ST0_32;
1746     else if (SrcRC == &X86::RFP64RegClass)
1747       Opc = X86::FpSET_ST0_64;
1748     else {
1749       if (SrcRC != &X86::RFP80RegClass)
1750         return false;
1751       Opc = X86::FpSET_ST0_80;
1752     }
1753     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1754     return true;
1755   }
1756
1757   // Not yet supported!
1758   return false;
1759 }
1760
1761 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1762                                   bool isStackAligned) {
1763   unsigned Opc = 0;
1764   if (RC == &X86::GR64RegClass) {
1765     Opc = X86::MOV64mr;
1766   } else if (RC == &X86::GR32RegClass) {
1767     Opc = X86::MOV32mr;
1768   } else if (RC == &X86::GR16RegClass) {
1769     Opc = X86::MOV16mr;
1770   } else if (RC == &X86::GR8RegClass) {
1771     Opc = X86::MOV8mr;
1772   } else if (RC == &X86::GR32_RegClass) {
1773     Opc = X86::MOV32_mr;
1774   } else if (RC == &X86::GR16_RegClass) {
1775     Opc = X86::MOV16_mr;
1776   } else if (RC == &X86::RFP80RegClass) {
1777     Opc = X86::ST_FpP80m;   // pops
1778   } else if (RC == &X86::RFP64RegClass) {
1779     Opc = X86::ST_Fp64m;
1780   } else if (RC == &X86::RFP32RegClass) {
1781     Opc = X86::ST_Fp32m;
1782   } else if (RC == &X86::FR32RegClass) {
1783     Opc = X86::MOVSSmr;
1784   } else if (RC == &X86::FR64RegClass) {
1785     Opc = X86::MOVSDmr;
1786   } else if (RC == &X86::VR128RegClass) {
1787     // If stack is realigned we can use aligned stores.
1788     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1789   } else if (RC == &X86::VR64RegClass) {
1790     Opc = X86::MMX_MOVQ64mr;
1791   } else {
1792     assert(0 && "Unknown regclass");
1793     abort();
1794   }
1795
1796   return Opc;
1797 }
1798
1799 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1800                                        MachineBasicBlock::iterator MI,
1801                                        unsigned SrcReg, bool isKill, int FrameIdx,
1802                                        const TargetRegisterClass *RC) const {
1803   const MachineFunction &MF = *MBB.getParent();
1804   bool isAligned = (RI.getStackAlignment() >= 16) ||
1805     RI.needsStackRealignment(MF);
1806   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1807   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1808     .addReg(SrcReg, false, false, isKill);
1809 }
1810
1811 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1812                                   bool isKill,
1813                                   SmallVectorImpl<MachineOperand> &Addr,
1814                                   const TargetRegisterClass *RC,
1815                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1816   bool isAligned = (RI.getStackAlignment() >= 16) ||
1817     RI.needsStackRealignment(MF);
1818   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1819   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1820   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1821     MIB = X86InstrAddOperand(MIB, Addr[i]);
1822   MIB.addReg(SrcReg, false, false, isKill);
1823   NewMIs.push_back(MIB);
1824 }
1825
1826 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1827                                  bool isStackAligned) {
1828   unsigned Opc = 0;
1829   if (RC == &X86::GR64RegClass) {
1830     Opc = X86::MOV64rm;
1831   } else if (RC == &X86::GR32RegClass) {
1832     Opc = X86::MOV32rm;
1833   } else if (RC == &X86::GR16RegClass) {
1834     Opc = X86::MOV16rm;
1835   } else if (RC == &X86::GR8RegClass) {
1836     Opc = X86::MOV8rm;
1837   } else if (RC == &X86::GR32_RegClass) {
1838     Opc = X86::MOV32_rm;
1839   } else if (RC == &X86::GR16_RegClass) {
1840     Opc = X86::MOV16_rm;
1841   } else if (RC == &X86::RFP80RegClass) {
1842     Opc = X86::LD_Fp80m;
1843   } else if (RC == &X86::RFP64RegClass) {
1844     Opc = X86::LD_Fp64m;
1845   } else if (RC == &X86::RFP32RegClass) {
1846     Opc = X86::LD_Fp32m;
1847   } else if (RC == &X86::FR32RegClass) {
1848     Opc = X86::MOVSSrm;
1849   } else if (RC == &X86::FR64RegClass) {
1850     Opc = X86::MOVSDrm;
1851   } else if (RC == &X86::VR128RegClass) {
1852     // If stack is realigned we can use aligned loads.
1853     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1854   } else if (RC == &X86::VR64RegClass) {
1855     Opc = X86::MMX_MOVQ64rm;
1856   } else {
1857     assert(0 && "Unknown regclass");
1858     abort();
1859   }
1860
1861   return Opc;
1862 }
1863
1864 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1865                                         MachineBasicBlock::iterator MI,
1866                                         unsigned DestReg, int FrameIdx,
1867                                         const TargetRegisterClass *RC) const{
1868   const MachineFunction &MF = *MBB.getParent();
1869   bool isAligned = (RI.getStackAlignment() >= 16) ||
1870     RI.needsStackRealignment(MF);
1871   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1872   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1873 }
1874
1875 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1876                                  SmallVectorImpl<MachineOperand> &Addr,
1877                                  const TargetRegisterClass *RC,
1878                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1879   bool isAligned = (RI.getStackAlignment() >= 16) ||
1880     RI.needsStackRealignment(MF);
1881   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1882   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1883   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1884     MIB = X86InstrAddOperand(MIB, Addr[i]);
1885   NewMIs.push_back(MIB);
1886 }
1887
1888 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1889                                                 MachineBasicBlock::iterator MI,
1890                                 const std::vector<CalleeSavedInfo> &CSI) const {
1891   if (CSI.empty())
1892     return false;
1893
1894   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1895   unsigned SlotSize = is64Bit ? 8 : 4;
1896
1897   MachineFunction &MF = *MBB.getParent();
1898   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1899   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1900
1901   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1902   for (unsigned i = CSI.size(); i != 0; --i) {
1903     unsigned Reg = CSI[i-1].getReg();
1904     // Add the callee-saved register as live-in. It's killed at the spill.
1905     MBB.addLiveIn(Reg);
1906     BuildMI(MBB, MI, get(Opc))
1907       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1908   }
1909   return true;
1910 }
1911
1912 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1913                                                  MachineBasicBlock::iterator MI,
1914                                 const std::vector<CalleeSavedInfo> &CSI) const {
1915   if (CSI.empty())
1916     return false;
1917
1918   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1919
1920   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1921   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1922     unsigned Reg = CSI[i].getReg();
1923     BuildMI(MBB, MI, get(Opc), Reg);
1924   }
1925   return true;
1926 }
1927
1928 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1929                                      const SmallVectorImpl<MachineOperand> &MOs,
1930                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1931   // Create the base instruction with the memory operand as the first part.
1932   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1933   MachineInstrBuilder MIB(NewMI);
1934   unsigned NumAddrOps = MOs.size();
1935   for (unsigned i = 0; i != NumAddrOps; ++i)
1936     MIB = X86InstrAddOperand(MIB, MOs[i]);
1937   if (NumAddrOps < 4)  // FrameIndex only
1938     MIB.addImm(1).addReg(0).addImm(0);
1939
1940   // Loop over the rest of the ri operands, converting them over.
1941   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1942   for (unsigned i = 0; i != NumOps; ++i) {
1943     MachineOperand &MO = MI->getOperand(i+2);
1944     MIB = X86InstrAddOperand(MIB, MO);
1945   }
1946   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1947     MachineOperand &MO = MI->getOperand(i);
1948     MIB = X86InstrAddOperand(MIB, MO);
1949   }
1950   return MIB;
1951 }
1952
1953 static MachineInstr *FuseInst(MachineFunction &MF,
1954                               unsigned Opcode, unsigned OpNo,
1955                               const SmallVectorImpl<MachineOperand> &MOs,
1956                               MachineInstr *MI, const TargetInstrInfo &TII) {
1957   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1958   MachineInstrBuilder MIB(NewMI);
1959
1960   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1961     MachineOperand &MO = MI->getOperand(i);
1962     if (i == OpNo) {
1963       assert(MO.isReg() && "Expected to fold into reg operand!");
1964       unsigned NumAddrOps = MOs.size();
1965       for (unsigned i = 0; i != NumAddrOps; ++i)
1966         MIB = X86InstrAddOperand(MIB, MOs[i]);
1967       if (NumAddrOps < 4)  // FrameIndex only
1968         MIB.addImm(1).addReg(0).addImm(0);
1969     } else {
1970       MIB = X86InstrAddOperand(MIB, MO);
1971     }
1972   }
1973   return MIB;
1974 }
1975
1976 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1977                                 const SmallVectorImpl<MachineOperand> &MOs,
1978                                 MachineInstr *MI) {
1979   MachineFunction &MF = *MI->getParent()->getParent();
1980   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
1981
1982   unsigned NumAddrOps = MOs.size();
1983   for (unsigned i = 0; i != NumAddrOps; ++i)
1984     MIB = X86InstrAddOperand(MIB, MOs[i]);
1985   if (NumAddrOps < 4)  // FrameIndex only
1986     MIB.addImm(1).addReg(0).addImm(0);
1987   return MIB.addImm(0);
1988 }
1989
1990 MachineInstr*
1991 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
1992                                     MachineInstr *MI, unsigned i,
1993                                     const SmallVectorImpl<MachineOperand> &MOs) const{
1994   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1995   bool isTwoAddrFold = false;
1996   unsigned NumOps = MI->getDesc().getNumOperands();
1997   bool isTwoAddr = NumOps > 1 &&
1998     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1999
2000   MachineInstr *NewMI = NULL;
2001   // Folding a memory location into the two-address part of a two-address
2002   // instruction is different than folding it other places.  It requires
2003   // replacing the *two* registers with the memory location.
2004   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2005       MI->getOperand(0).isReg() &&
2006       MI->getOperand(1).isReg() &&
2007       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2008     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2009     isTwoAddrFold = true;
2010   } else if (i == 0) { // If operand 0
2011     if (MI->getOpcode() == X86::MOV16r0)
2012       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2013     else if (MI->getOpcode() == X86::MOV32r0)
2014       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2015     else if (MI->getOpcode() == X86::MOV64r0)
2016       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2017     else if (MI->getOpcode() == X86::MOV8r0)
2018       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2019     if (NewMI)
2020       return NewMI;
2021
2022     OpcodeTablePtr = &RegOp2MemOpTable0;
2023   } else if (i == 1) {
2024     OpcodeTablePtr = &RegOp2MemOpTable1;
2025   } else if (i == 2) {
2026     OpcodeTablePtr = &RegOp2MemOpTable2;
2027   }
2028
2029   // If table selected...
2030   if (OpcodeTablePtr) {
2031     // Find the Opcode to fuse
2032     DenseMap<unsigned*, unsigned>::iterator I =
2033       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2034     if (I != OpcodeTablePtr->end()) {
2035       if (isTwoAddrFold)
2036         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2037       else
2038         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2039       return NewMI;
2040     }
2041   }
2042
2043   // No fusion
2044   if (PrintFailedFusing)
2045     cerr << "We failed to fuse operand " << i << " in " << *MI;
2046   return NULL;
2047 }
2048
2049
2050 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2051                                                   MachineInstr *MI,
2052                                                   const SmallVectorImpl<unsigned> &Ops,
2053                                                   int FrameIndex) const {
2054   // Check switch flag
2055   if (NoFusing) return NULL;
2056
2057   const MachineFrameInfo *MFI = MF.getFrameInfo();
2058   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2059   // FIXME: Move alignment requirement into tables?
2060   if (Alignment < 16) {
2061     switch (MI->getOpcode()) {
2062     default: break;
2063     // Not always safe to fold movsd into these instructions since their load
2064     // folding variants expects the address to be 16 byte aligned.
2065     case X86::FsANDNPDrr:
2066     case X86::FsANDNPSrr:
2067     case X86::FsANDPDrr:
2068     case X86::FsANDPSrr:
2069     case X86::FsORPDrr:
2070     case X86::FsORPSrr:
2071     case X86::FsXORPDrr:
2072     case X86::FsXORPSrr:
2073       return NULL;
2074     }
2075   }
2076
2077   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2078     unsigned NewOpc = 0;
2079     switch (MI->getOpcode()) {
2080     default: return NULL;
2081     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2082     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2083     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2084     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2085     }
2086     // Change to CMPXXri r, 0 first.
2087     MI->setDesc(get(NewOpc));
2088     MI->getOperand(1).ChangeToImmediate(0);
2089   } else if (Ops.size() != 1)
2090     return NULL;
2091
2092   SmallVector<MachineOperand,4> MOs;
2093   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2094   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2095 }
2096
2097 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2098                                                   MachineInstr *MI,
2099                                             const SmallVectorImpl<unsigned> &Ops,
2100                                                   MachineInstr *LoadMI) const {
2101   // Check switch flag
2102   if (NoFusing) return NULL;
2103
2104   // Determine the alignment of the load.
2105   unsigned Alignment = 0;
2106   if (LoadMI->hasOneMemOperand())
2107     Alignment = LoadMI->memoperands_begin()->getAlignment();
2108
2109   // FIXME: Move alignment requirement into tables?
2110   if (Alignment < 16) {
2111     switch (MI->getOpcode()) {
2112     default: break;
2113     // Not always safe to fold movsd into these instructions since their load
2114     // folding variants expects the address to be 16 byte aligned.
2115     case X86::FsANDNPDrr:
2116     case X86::FsANDNPSrr:
2117     case X86::FsANDPDrr:
2118     case X86::FsANDPSrr:
2119     case X86::FsORPDrr:
2120     case X86::FsORPSrr:
2121     case X86::FsXORPDrr:
2122     case X86::FsXORPSrr:
2123       return NULL;
2124     }
2125   }
2126
2127   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2128     unsigned NewOpc = 0;
2129     switch (MI->getOpcode()) {
2130     default: return NULL;
2131     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2132     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2133     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2134     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2135     }
2136     // Change to CMPXXri r, 0 first.
2137     MI->setDesc(get(NewOpc));
2138     MI->getOperand(1).ChangeToImmediate(0);
2139   } else if (Ops.size() != 1)
2140     return NULL;
2141
2142   SmallVector<MachineOperand,4> MOs;
2143   if (LoadMI->getOpcode() == X86::V_SET0 ||
2144       LoadMI->getOpcode() == X86::V_SETALLONES) {
2145     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2146     // Create a constant-pool entry and operands to load from it.
2147
2148     // x86-32 PIC requires a PIC base register for constant pools.
2149     unsigned PICBase = 0;
2150     if (TM.getRelocationModel() == Reloc::PIC_ &&
2151         !TM.getSubtarget<X86Subtarget>().is64Bit())
2152       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2153       // This doesn't work for several reasons.
2154       // 1. GlobalBaseReg may have been spilled.
2155       // 2. It may not be live at MI.
2156       return false;
2157
2158     // Create a v4i32 constant-pool entry.
2159     MachineConstantPool &MCP = *MF.getConstantPool();
2160     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2161     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2162                     ConstantVector::getNullValue(Ty) :
2163                     ConstantVector::getAllOnesValue(Ty);
2164     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2165
2166     // Create operands to load from the constant pool entry.
2167     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2168     MOs.push_back(MachineOperand::CreateImm(1));
2169     MOs.push_back(MachineOperand::CreateReg(0, false));
2170     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2171   } else {
2172     // Folding a normal load. Just copy the load's address operands.
2173     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2174     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2175       MOs.push_back(LoadMI->getOperand(i));
2176   }
2177   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2178 }
2179
2180
2181 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2182                                   const SmallVectorImpl<unsigned> &Ops) const {
2183   // Check switch flag
2184   if (NoFusing) return 0;
2185
2186   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2187     switch (MI->getOpcode()) {
2188     default: return false;
2189     case X86::TEST8rr:
2190     case X86::TEST16rr:
2191     case X86::TEST32rr:
2192     case X86::TEST64rr:
2193       return true;
2194     }
2195   }
2196
2197   if (Ops.size() != 1)
2198     return false;
2199
2200   unsigned OpNum = Ops[0];
2201   unsigned Opc = MI->getOpcode();
2202   unsigned NumOps = MI->getDesc().getNumOperands();
2203   bool isTwoAddr = NumOps > 1 &&
2204     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2205
2206   // Folding a memory location into the two-address part of a two-address
2207   // instruction is different than folding it other places.  It requires
2208   // replacing the *two* registers with the memory location.
2209   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2210   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2211     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2212   } else if (OpNum == 0) { // If operand 0
2213     switch (Opc) {
2214     case X86::MOV16r0:
2215     case X86::MOV32r0:
2216     case X86::MOV64r0:
2217     case X86::MOV8r0:
2218       return true;
2219     default: break;
2220     }
2221     OpcodeTablePtr = &RegOp2MemOpTable0;
2222   } else if (OpNum == 1) {
2223     OpcodeTablePtr = &RegOp2MemOpTable1;
2224   } else if (OpNum == 2) {
2225     OpcodeTablePtr = &RegOp2MemOpTable2;
2226   }
2227
2228   if (OpcodeTablePtr) {
2229     // Find the Opcode to fuse
2230     DenseMap<unsigned*, unsigned>::iterator I =
2231       OpcodeTablePtr->find((unsigned*)Opc);
2232     if (I != OpcodeTablePtr->end())
2233       return true;
2234   }
2235   return false;
2236 }
2237
2238 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2239                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2240                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2241   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2242     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2243   if (I == MemOp2RegOpTable.end())
2244     return false;
2245   unsigned Opc = I->second.first;
2246   unsigned Index = I->second.second & 0xf;
2247   bool FoldedLoad = I->second.second & (1 << 4);
2248   bool FoldedStore = I->second.second & (1 << 5);
2249   if (UnfoldLoad && !FoldedLoad)
2250     return false;
2251   UnfoldLoad &= FoldedLoad;
2252   if (UnfoldStore && !FoldedStore)
2253     return false;
2254   UnfoldStore &= FoldedStore;
2255
2256   const TargetInstrDesc &TID = get(Opc);
2257   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2258   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2259     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2260   SmallVector<MachineOperand,4> AddrOps;
2261   SmallVector<MachineOperand,2> BeforeOps;
2262   SmallVector<MachineOperand,2> AfterOps;
2263   SmallVector<MachineOperand,4> ImpOps;
2264   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2265     MachineOperand &Op = MI->getOperand(i);
2266     if (i >= Index && i < Index+4)
2267       AddrOps.push_back(Op);
2268     else if (Op.isReg() && Op.isImplicit())
2269       ImpOps.push_back(Op);
2270     else if (i < Index)
2271       BeforeOps.push_back(Op);
2272     else if (i > Index)
2273       AfterOps.push_back(Op);
2274   }
2275
2276   // Emit the load instruction.
2277   if (UnfoldLoad) {
2278     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2279     if (UnfoldStore) {
2280       // Address operands cannot be marked isKill.
2281       for (unsigned i = 1; i != 5; ++i) {
2282         MachineOperand &MO = NewMIs[0]->getOperand(i);
2283         if (MO.isReg())
2284           MO.setIsKill(false);
2285       }
2286     }
2287   }
2288
2289   // Emit the data processing instruction.
2290   MachineInstr *DataMI = MF.CreateMachineInstr(TID, true);
2291   MachineInstrBuilder MIB(DataMI);
2292
2293   if (FoldedStore)
2294     MIB.addReg(Reg, true);
2295   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2296     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2297   if (FoldedLoad)
2298     MIB.addReg(Reg);
2299   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2300     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2301   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2302     MachineOperand &MO = ImpOps[i];
2303     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2304   }
2305   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2306   unsigned NewOpc = 0;
2307   switch (DataMI->getOpcode()) {
2308   default: break;
2309   case X86::CMP64ri32:
2310   case X86::CMP32ri:
2311   case X86::CMP16ri:
2312   case X86::CMP8ri: {
2313     MachineOperand &MO0 = DataMI->getOperand(0);
2314     MachineOperand &MO1 = DataMI->getOperand(1);
2315     if (MO1.getImm() == 0) {
2316       switch (DataMI->getOpcode()) {
2317       default: break;
2318       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2319       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2320       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2321       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2322       }
2323       DataMI->setDesc(get(NewOpc));
2324       MO1.ChangeToRegister(MO0.getReg(), false);
2325     }
2326   }
2327   }
2328   NewMIs.push_back(DataMI);
2329
2330   // Emit the store instruction.
2331   if (UnfoldStore) {
2332     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2333     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2334       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2335     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2336   }
2337
2338   return true;
2339 }
2340
2341 bool
2342 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2343                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2344   if (!N->isMachineOpcode())
2345     return false;
2346
2347   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2348     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2349   if (I == MemOp2RegOpTable.end())
2350     return false;
2351   unsigned Opc = I->second.first;
2352   unsigned Index = I->second.second & 0xf;
2353   bool FoldedLoad = I->second.second & (1 << 4);
2354   bool FoldedStore = I->second.second & (1 << 5);
2355   const TargetInstrDesc &TID = get(Opc);
2356   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2357   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2358     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2359   std::vector<SDValue> AddrOps;
2360   std::vector<SDValue> BeforeOps;
2361   std::vector<SDValue> AfterOps;
2362   unsigned NumOps = N->getNumOperands();
2363   for (unsigned i = 0; i != NumOps-1; ++i) {
2364     SDValue Op = N->getOperand(i);
2365     if (i >= Index && i < Index+4)
2366       AddrOps.push_back(Op);
2367     else if (i < Index)
2368       BeforeOps.push_back(Op);
2369     else if (i > Index)
2370       AfterOps.push_back(Op);
2371   }
2372   SDValue Chain = N->getOperand(NumOps-1);
2373   AddrOps.push_back(Chain);
2374
2375   // Emit the load instruction.
2376   SDNode *Load = 0;
2377   const MachineFunction &MF = DAG.getMachineFunction();
2378   if (FoldedLoad) {
2379     MVT VT = *RC->vt_begin();
2380     bool isAligned = (RI.getStackAlignment() >= 16) ||
2381       RI.needsStackRealignment(MF);
2382     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned),
2383                              VT, MVT::Other,
2384                              &AddrOps[0], AddrOps.size());
2385     NewNodes.push_back(Load);
2386   }
2387
2388   // Emit the data processing instruction.
2389   std::vector<MVT> VTs;
2390   const TargetRegisterClass *DstRC = 0;
2391   if (TID.getNumDefs() > 0) {
2392     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2393     DstRC = DstTOI.isLookupPtrRegClass()
2394       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2395     VTs.push_back(*DstRC->vt_begin());
2396   }
2397   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2398     MVT VT = N->getValueType(i);
2399     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2400       VTs.push_back(VT);
2401   }
2402   if (Load)
2403     BeforeOps.push_back(SDValue(Load, 0));
2404   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2405   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2406   NewNodes.push_back(NewNode);
2407
2408   // Emit the store instruction.
2409   if (FoldedStore) {
2410     AddrOps.pop_back();
2411     AddrOps.push_back(SDValue(NewNode, 0));
2412     AddrOps.push_back(Chain);
2413     bool isAligned = (RI.getStackAlignment() >= 16) ||
2414       RI.needsStackRealignment(MF);
2415     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned),
2416                                       MVT::Other, &AddrOps[0], AddrOps.size());
2417     NewNodes.push_back(Store);
2418   }
2419
2420   return true;
2421 }
2422
2423 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2424                                       bool UnfoldLoad, bool UnfoldStore) const {
2425   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2426     MemOp2RegOpTable.find((unsigned*)Opc);
2427   if (I == MemOp2RegOpTable.end())
2428     return 0;
2429   bool FoldedLoad = I->second.second & (1 << 4);
2430   bool FoldedStore = I->second.second & (1 << 5);
2431   if (UnfoldLoad && !FoldedLoad)
2432     return 0;
2433   if (UnfoldStore && !FoldedStore)
2434     return 0;
2435   return I->second.first;
2436 }
2437
2438 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2439   if (MBB.empty()) return false;
2440
2441   switch (MBB.back().getOpcode()) {
2442   case X86::TCRETURNri:
2443   case X86::TCRETURNdi:
2444   case X86::RET:     // Return.
2445   case X86::RETI:
2446   case X86::TAILJMPd:
2447   case X86::TAILJMPr:
2448   case X86::TAILJMPm:
2449   case X86::JMP:     // Uncond branch.
2450   case X86::JMP32r:  // Indirect branch.
2451   case X86::JMP64r:  // Indirect branch (64-bit).
2452   case X86::JMP32m:  // Indirect branch through mem.
2453   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2454     return true;
2455   default: return false;
2456   }
2457 }
2458
2459 bool X86InstrInfo::
2460 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2461   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2462   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2463   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2464     return true;
2465   Cond[0].setImm(GetOppositeBranchCondition(CC));
2466   return false;
2467 }
2468
2469 bool X86InstrInfo::
2470 IgnoreRegisterClassBarriers(const TargetRegisterClass *RC) const {
2471   // FIXME: Ignore bariers of x87 stack registers for now. We can't
2472   // allow any loads of these registers before FpGet_ST0_80.
2473   return RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2474     RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass;
2475 }
2476
2477 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2478   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2479   if (Subtarget->is64Bit())
2480     return &X86::GR64RegClass;
2481   else
2482     return &X86::GR32RegClass;
2483 }
2484
2485 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2486   switch (Desc->TSFlags & X86II::ImmMask) {
2487   case X86II::Imm8:   return 1;
2488   case X86II::Imm16:  return 2;
2489   case X86II::Imm32:  return 4;
2490   case X86II::Imm64:  return 8;
2491   default: assert(0 && "Immediate size not set!");
2492     return 0;
2493   }
2494 }
2495
2496 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2497 /// e.g. r8, xmm8, etc.
2498 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2499   if (!MO.isReg()) return false;
2500   switch (MO.getReg()) {
2501   default: break;
2502   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2503   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2504   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2505   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2506   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2507   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2508   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2509   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2510   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2511   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2512     return true;
2513   }
2514   return false;
2515 }
2516
2517
2518 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2519 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2520 /// size, and 3) use of X86-64 extended registers.
2521 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2522   unsigned REX = 0;
2523   const TargetInstrDesc &Desc = MI.getDesc();
2524
2525   // Pseudo instructions do not need REX prefix byte.
2526   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2527     return 0;
2528   if (Desc.TSFlags & X86II::REX_W)
2529     REX |= 1 << 3;
2530
2531   unsigned NumOps = Desc.getNumOperands();
2532   if (NumOps) {
2533     bool isTwoAddr = NumOps > 1 &&
2534       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2535
2536     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2537     unsigned i = isTwoAddr ? 1 : 0;
2538     for (unsigned e = NumOps; i != e; ++i) {
2539       const MachineOperand& MO = MI.getOperand(i);
2540       if (MO.isReg()) {
2541         unsigned Reg = MO.getReg();
2542         if (isX86_64NonExtLowByteReg(Reg))
2543           REX |= 0x40;
2544       }
2545     }
2546
2547     switch (Desc.TSFlags & X86II::FormMask) {
2548     case X86II::MRMInitReg:
2549       if (isX86_64ExtendedReg(MI.getOperand(0)))
2550         REX |= (1 << 0) | (1 << 2);
2551       break;
2552     case X86II::MRMSrcReg: {
2553       if (isX86_64ExtendedReg(MI.getOperand(0)))
2554         REX |= 1 << 2;
2555       i = isTwoAddr ? 2 : 1;
2556       for (unsigned e = NumOps; i != e; ++i) {
2557         const MachineOperand& MO = MI.getOperand(i);
2558         if (isX86_64ExtendedReg(MO))
2559           REX |= 1 << 0;
2560       }
2561       break;
2562     }
2563     case X86II::MRMSrcMem: {
2564       if (isX86_64ExtendedReg(MI.getOperand(0)))
2565         REX |= 1 << 2;
2566       unsigned Bit = 0;
2567       i = isTwoAddr ? 2 : 1;
2568       for (; i != NumOps; ++i) {
2569         const MachineOperand& MO = MI.getOperand(i);
2570         if (MO.isReg()) {
2571           if (isX86_64ExtendedReg(MO))
2572             REX |= 1 << Bit;
2573           Bit++;
2574         }
2575       }
2576       break;
2577     }
2578     case X86II::MRM0m: case X86II::MRM1m:
2579     case X86II::MRM2m: case X86II::MRM3m:
2580     case X86II::MRM4m: case X86II::MRM5m:
2581     case X86II::MRM6m: case X86II::MRM7m:
2582     case X86II::MRMDestMem: {
2583       unsigned e = isTwoAddr ? 5 : 4;
2584       i = isTwoAddr ? 1 : 0;
2585       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2586         REX |= 1 << 2;
2587       unsigned Bit = 0;
2588       for (; i != e; ++i) {
2589         const MachineOperand& MO = MI.getOperand(i);
2590         if (MO.isReg()) {
2591           if (isX86_64ExtendedReg(MO))
2592             REX |= 1 << Bit;
2593           Bit++;
2594         }
2595       }
2596       break;
2597     }
2598     default: {
2599       if (isX86_64ExtendedReg(MI.getOperand(0)))
2600         REX |= 1 << 0;
2601       i = isTwoAddr ? 2 : 1;
2602       for (unsigned e = NumOps; i != e; ++i) {
2603         const MachineOperand& MO = MI.getOperand(i);
2604         if (isX86_64ExtendedReg(MO))
2605           REX |= 1 << 2;
2606       }
2607       break;
2608     }
2609     }
2610   }
2611   return REX;
2612 }
2613
2614 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2615 /// relative block address instruction
2616 ///
2617 static unsigned sizePCRelativeBlockAddress() {
2618   return 4;
2619 }
2620
2621 /// sizeGlobalAddress - Give the size of the emission of this global address
2622 ///
2623 static unsigned sizeGlobalAddress(bool dword) {
2624   return dword ? 8 : 4;
2625 }
2626
2627 /// sizeConstPoolAddress - Give the size of the emission of this constant
2628 /// pool address
2629 ///
2630 static unsigned sizeConstPoolAddress(bool dword) {
2631   return dword ? 8 : 4;
2632 }
2633
2634 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2635 /// symbol
2636 ///
2637 static unsigned sizeExternalSymbolAddress(bool dword) {
2638   return dword ? 8 : 4;
2639 }
2640
2641 /// sizeJumpTableAddress - Give the size of the emission of this jump
2642 /// table address
2643 ///
2644 static unsigned sizeJumpTableAddress(bool dword) {
2645   return dword ? 8 : 4;
2646 }
2647
2648 static unsigned sizeConstant(unsigned Size) {
2649   return Size;
2650 }
2651
2652 static unsigned sizeRegModRMByte(){
2653   return 1;
2654 }
2655
2656 static unsigned sizeSIBByte(){
2657   return 1;
2658 }
2659
2660 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2661   unsigned FinalSize = 0;
2662   // If this is a simple integer displacement that doesn't require a relocation.
2663   if (!RelocOp) {
2664     FinalSize += sizeConstant(4);
2665     return FinalSize;
2666   }
2667
2668   // Otherwise, this is something that requires a relocation.
2669   if (RelocOp->isGlobal()) {
2670     FinalSize += sizeGlobalAddress(false);
2671   } else if (RelocOp->isCPI()) {
2672     FinalSize += sizeConstPoolAddress(false);
2673   } else if (RelocOp->isJTI()) {
2674     FinalSize += sizeJumpTableAddress(false);
2675   } else {
2676     assert(0 && "Unknown value to relocate!");
2677   }
2678   return FinalSize;
2679 }
2680
2681 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2682                                     bool IsPIC, bool Is64BitMode) {
2683   const MachineOperand &Op3 = MI.getOperand(Op+3);
2684   int DispVal = 0;
2685   const MachineOperand *DispForReloc = 0;
2686   unsigned FinalSize = 0;
2687
2688   // Figure out what sort of displacement we have to handle here.
2689   if (Op3.isGlobal()) {
2690     DispForReloc = &Op3;
2691   } else if (Op3.isCPI()) {
2692     if (Is64BitMode || IsPIC) {
2693       DispForReloc = &Op3;
2694     } else {
2695       DispVal = 1;
2696     }
2697   } else if (Op3.isJTI()) {
2698     if (Is64BitMode || IsPIC) {
2699       DispForReloc = &Op3;
2700     } else {
2701       DispVal = 1;
2702     }
2703   } else {
2704     DispVal = 1;
2705   }
2706
2707   const MachineOperand &Base     = MI.getOperand(Op);
2708   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2709
2710   unsigned BaseReg = Base.getReg();
2711
2712   // Is a SIB byte needed?
2713   if (IndexReg.getReg() == 0 &&
2714       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2715     if (BaseReg == 0) {  // Just a displacement?
2716       // Emit special case [disp32] encoding
2717       ++FinalSize;
2718       FinalSize += getDisplacementFieldSize(DispForReloc);
2719     } else {
2720       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2721       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2722         // Emit simple indirect register encoding... [EAX] f.e.
2723         ++FinalSize;
2724       // Be pessimistic and assume it's a disp32, not a disp8
2725       } else {
2726         // Emit the most general non-SIB encoding: [REG+disp32]
2727         ++FinalSize;
2728         FinalSize += getDisplacementFieldSize(DispForReloc);
2729       }
2730     }
2731
2732   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2733     assert(IndexReg.getReg() != X86::ESP &&
2734            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2735
2736     bool ForceDisp32 = false;
2737     if (BaseReg == 0 || DispForReloc) {
2738       // Emit the normal disp32 encoding.
2739       ++FinalSize;
2740       ForceDisp32 = true;
2741     } else {
2742       ++FinalSize;
2743     }
2744
2745     FinalSize += sizeSIBByte();
2746
2747     // Do we need to output a displacement?
2748     if (DispVal != 0 || ForceDisp32) {
2749       FinalSize += getDisplacementFieldSize(DispForReloc);
2750     }
2751   }
2752   return FinalSize;
2753 }
2754
2755
2756 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2757                                     const TargetInstrDesc *Desc,
2758                                     bool IsPIC, bool Is64BitMode) {
2759
2760   unsigned Opcode = Desc->Opcode;
2761   unsigned FinalSize = 0;
2762
2763   // Emit the lock opcode prefix as needed.
2764   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2765
2766   // Emit segment overrid opcode prefix as needed.
2767   switch (Desc->TSFlags & X86II::SegOvrMask) {
2768   case X86II::FS:
2769   case X86II::GS:
2770    ++FinalSize;
2771    break;
2772   default: assert(0 && "Invalid segment!");
2773   case 0: break;  // No segment override!
2774   }
2775
2776   // Emit the repeat opcode prefix as needed.
2777   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2778
2779   // Emit the operand size opcode prefix as needed.
2780   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2781
2782   // Emit the address size opcode prefix as needed.
2783   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2784
2785   bool Need0FPrefix = false;
2786   switch (Desc->TSFlags & X86II::Op0Mask) {
2787   case X86II::TB:  // Two-byte opcode prefix
2788   case X86II::T8:  // 0F 38
2789   case X86II::TA:  // 0F 3A
2790     Need0FPrefix = true;
2791     break;
2792   case X86II::REP: break; // already handled.
2793   case X86II::XS:   // F3 0F
2794     ++FinalSize;
2795     Need0FPrefix = true;
2796     break;
2797   case X86II::XD:   // F2 0F
2798     ++FinalSize;
2799     Need0FPrefix = true;
2800     break;
2801   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2802   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2803     ++FinalSize;
2804     break; // Two-byte opcode prefix
2805   default: assert(0 && "Invalid prefix!");
2806   case 0: break;  // No prefix!
2807   }
2808
2809   if (Is64BitMode) {
2810     // REX prefix
2811     unsigned REX = X86InstrInfo::determineREX(MI);
2812     if (REX)
2813       ++FinalSize;
2814   }
2815
2816   // 0x0F escape code must be emitted just before the opcode.
2817   if (Need0FPrefix)
2818     ++FinalSize;
2819
2820   switch (Desc->TSFlags & X86II::Op0Mask) {
2821   case X86II::T8:  // 0F 38
2822     ++FinalSize;
2823     break;
2824   case X86II::TA:    // 0F 3A
2825     ++FinalSize;
2826     break;
2827   }
2828
2829   // If this is a two-address instruction, skip one of the register operands.
2830   unsigned NumOps = Desc->getNumOperands();
2831   unsigned CurOp = 0;
2832   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2833     CurOp++;
2834
2835   switch (Desc->TSFlags & X86II::FormMask) {
2836   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2837   case X86II::Pseudo:
2838     // Remember the current PC offset, this is the PIC relocation
2839     // base address.
2840     switch (Opcode) {
2841     default:
2842       break;
2843     case TargetInstrInfo::INLINEASM: {
2844       const MachineFunction *MF = MI.getParent()->getParent();
2845       const char *AsmStr = MI.getOperand(0).getSymbolName();
2846       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2847       FinalSize += AI->getInlineAsmLength(AsmStr);
2848       break;
2849     }
2850     case TargetInstrInfo::DBG_LABEL:
2851     case TargetInstrInfo::EH_LABEL:
2852       break;
2853     case TargetInstrInfo::IMPLICIT_DEF:
2854     case TargetInstrInfo::DECLARE:
2855     case X86::DWARF_LOC:
2856     case X86::FP_REG_KILL:
2857       break;
2858     case X86::MOVPC32r: {
2859       // This emits the "call" portion of this pseudo instruction.
2860       ++FinalSize;
2861       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2862       break;
2863     }
2864     case X86::TLS_tp:
2865     case X86::TLS_gs_ri:
2866       FinalSize += 2;
2867       FinalSize += sizeGlobalAddress(false);
2868       break;
2869     }
2870     CurOp = NumOps;
2871     break;
2872   case X86II::RawFrm:
2873     ++FinalSize;
2874
2875     if (CurOp != NumOps) {
2876       const MachineOperand &MO = MI.getOperand(CurOp++);
2877       if (MO.isMBB()) {
2878         FinalSize += sizePCRelativeBlockAddress();
2879       } else if (MO.isGlobal()) {
2880         FinalSize += sizeGlobalAddress(false);
2881       } else if (MO.isSymbol()) {
2882         FinalSize += sizeExternalSymbolAddress(false);
2883       } else if (MO.isImm()) {
2884         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2885       } else {
2886         assert(0 && "Unknown RawFrm operand!");
2887       }
2888     }
2889     break;
2890
2891   case X86II::AddRegFrm:
2892     ++FinalSize;
2893     ++CurOp;
2894
2895     if (CurOp != NumOps) {
2896       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2897       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2898       if (MO1.isImm())
2899         FinalSize += sizeConstant(Size);
2900       else {
2901         bool dword = false;
2902         if (Opcode == X86::MOV64ri)
2903           dword = true;
2904         if (MO1.isGlobal()) {
2905           FinalSize += sizeGlobalAddress(dword);
2906         } else if (MO1.isSymbol())
2907           FinalSize += sizeExternalSymbolAddress(dword);
2908         else if (MO1.isCPI())
2909           FinalSize += sizeConstPoolAddress(dword);
2910         else if (MO1.isJTI())
2911           FinalSize += sizeJumpTableAddress(dword);
2912       }
2913     }
2914     break;
2915
2916   case X86II::MRMDestReg: {
2917     ++FinalSize;
2918     FinalSize += sizeRegModRMByte();
2919     CurOp += 2;
2920     if (CurOp != NumOps) {
2921       ++CurOp;
2922       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2923     }
2924     break;
2925   }
2926   case X86II::MRMDestMem: {
2927     ++FinalSize;
2928     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2929     CurOp += 5;
2930     if (CurOp != NumOps) {
2931       ++CurOp;
2932       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2933     }
2934     break;
2935   }
2936
2937   case X86II::MRMSrcReg:
2938     ++FinalSize;
2939     FinalSize += sizeRegModRMByte();
2940     CurOp += 2;
2941     if (CurOp != NumOps) {
2942       ++CurOp;
2943       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2944     }
2945     break;
2946
2947   case X86II::MRMSrcMem: {
2948
2949     ++FinalSize;
2950     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2951     CurOp += 5;
2952     if (CurOp != NumOps) {
2953       ++CurOp;
2954       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2955     }
2956     break;
2957   }
2958
2959   case X86II::MRM0r: case X86II::MRM1r:
2960   case X86II::MRM2r: case X86II::MRM3r:
2961   case X86II::MRM4r: case X86II::MRM5r:
2962   case X86II::MRM6r: case X86II::MRM7r:
2963     ++FinalSize;
2964     ++CurOp;
2965     FinalSize += sizeRegModRMByte();
2966
2967     if (CurOp != NumOps) {
2968       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2969       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2970       if (MO1.isImm())
2971         FinalSize += sizeConstant(Size);
2972       else {
2973         bool dword = false;
2974         if (Opcode == X86::MOV64ri32)
2975           dword = true;
2976         if (MO1.isGlobal()) {
2977           FinalSize += sizeGlobalAddress(dword);
2978         } else if (MO1.isSymbol())
2979           FinalSize += sizeExternalSymbolAddress(dword);
2980         else if (MO1.isCPI())
2981           FinalSize += sizeConstPoolAddress(dword);
2982         else if (MO1.isJTI())
2983           FinalSize += sizeJumpTableAddress(dword);
2984       }
2985     }
2986     break;
2987
2988   case X86II::MRM0m: case X86II::MRM1m:
2989   case X86II::MRM2m: case X86II::MRM3m:
2990   case X86II::MRM4m: case X86II::MRM5m:
2991   case X86II::MRM6m: case X86II::MRM7m: {
2992
2993     ++FinalSize;
2994     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2995     CurOp += 4;
2996
2997     if (CurOp != NumOps) {
2998       const MachineOperand &MO = MI.getOperand(CurOp++);
2999       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3000       if (MO.isImm())
3001         FinalSize += sizeConstant(Size);
3002       else {
3003         bool dword = false;
3004         if (Opcode == X86::MOV64mi32)
3005           dword = true;
3006         if (MO.isGlobal()) {
3007           FinalSize += sizeGlobalAddress(dword);
3008         } else if (MO.isSymbol())
3009           FinalSize += sizeExternalSymbolAddress(dword);
3010         else if (MO.isCPI())
3011           FinalSize += sizeConstPoolAddress(dword);
3012         else if (MO.isJTI())
3013           FinalSize += sizeJumpTableAddress(dword);
3014       }
3015     }
3016     break;
3017   }
3018
3019   case X86II::MRMInitReg:
3020     ++FinalSize;
3021     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3022     FinalSize += sizeRegModRMByte();
3023     ++CurOp;
3024     break;
3025   }
3026
3027   if (!Desc->isVariadic() && CurOp != NumOps) {
3028     cerr << "Cannot determine size: ";
3029     MI.dump();
3030     cerr << '\n';
3031     abort();
3032   }
3033
3034
3035   return FinalSize;
3036 }
3037
3038
3039 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3040   const TargetInstrDesc &Desc = MI->getDesc();
3041   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3042   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3043   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3044   if (Desc.getOpcode() == X86::MOVPC32r) {
3045     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3046   }
3047   return Size;
3048 }
3049
3050 /// getGlobalBaseReg - Return a virtual register initialized with the
3051 /// the global base register value. Output instructions required to
3052 /// initialize the register in the function entry block, if necessary.
3053 ///
3054 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3055   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3056          "X86-64 PIC uses RIP relative addressing");
3057
3058   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3059   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3060   if (GlobalBaseReg != 0)
3061     return GlobalBaseReg;
3062
3063   // Insert the set of GlobalBaseReg into the first MBB of the function
3064   MachineBasicBlock &FirstMBB = MF->front();
3065   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3066   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3067   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3068
3069   const TargetInstrInfo *TII = TM.getInstrInfo();
3070   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3071   // only used in JIT code emission as displacement to pc.
3072   BuildMI(FirstMBB, MBBI, TII->get(X86::MOVPC32r), PC).addImm(0);
3073
3074   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3075   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3076   if (TM.getRelocationModel() == Reloc::PIC_ &&
3077       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3078     GlobalBaseReg =
3079       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3080     BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg)
3081       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3082   } else {
3083     GlobalBaseReg = PC;
3084   }
3085
3086   X86FI->setGlobalBaseReg(GlobalBaseReg);
3087   return GlobalBaseReg;
3088 }