lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 262     { X86::MOV32ri,     X86::MOV32mi, 0 },
 263     { X86::MOV32rr,     X86::MOV32mr, 0 },
 264     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 265     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 266     { X86::MOV64rr,     X86::MOV64mr, 0 },
 267     { X86::MOV8ri,      X86::MOV8mi, 0 },
 268     { X86::MOV8rr,      X86::MOV8mr, 0 },
 269     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 270     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 271     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 272     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 273     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 274     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 275     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 276     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 277     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 278     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 279     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 280     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 281     { X86::MUL16r,      X86::MUL16m, 1 },
 282     { X86::MUL32r,      X86::MUL32m, 1 },
 283     { X86::MUL64r,      X86::MUL64m, 1 },
 284     { X86::MUL8r,       X86::MUL8m, 1 },
 285     { X86::SETAEr,      X86::SETAEm, 0 },
 286     { X86::SETAr,       X86::SETAm, 0 },
 287     { X86::SETBEr,      X86::SETBEm, 0 },
 288     { X86::SETBr,       X86::SETBm, 0 },
 289     { X86::SETEr,       X86::SETEm, 0 },
 290     { X86::SETGEr,      X86::SETGEm, 0 },
 291     { X86::SETGr,       X86::SETGm, 0 },
 292     { X86::SETLEr,      X86::SETLEm, 0 },
 293     { X86::SETLr,       X86::SETLm, 0 },
 294     { X86::SETNEr,      X86::SETNEm, 0 },
 295     { X86::SETNOr,      X86::SETNOm, 0 },
 296     { X86::SETNPr,      X86::SETNPm, 0 },
 297     { X86::SETNSr,      X86::SETNSm, 0 },
 298     { X86::SETOr,       X86::SETOm, 0 },
 299     { X86::SETPr,       X86::SETPm, 0 },
 300     { X86::SETSr,       X86::SETSm, 0 },
 301     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 302     { X86::TEST16ri,    X86::TEST16mi, 1 },
 303     { X86::TEST32ri,    X86::TEST32mi, 1 },
 304     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 305     { X86::TEST8ri,     X86::TEST8mi, 1 }
 306   };
 307
 308   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 309     unsigned RegOp = OpTbl0[i][0];
 310     unsigned MemOp = OpTbl0[i][1];
 311     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 312                                                  MemOp)).second)
 313       assert(false && "Duplicated entries?");
 314     unsigned FoldedLoad = OpTbl0[i][2];
 315     // Index 0, folded load or store.
 316     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 317     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 318       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 319                                      std::make_pair(RegOp, AuxInfo))).second)
 320         AmbEntries.push_back(MemOp);
 321   }
 322
 323   static const unsigned OpTbl1[][2] = {
 324     { X86::CMP16rr,         X86::CMP16rm },
 325     { X86::CMP32rr,         X86::CMP32rm },
 326     { X86::CMP64rr,         X86::CMP64rm },
 327     { X86::CMP8rr,          X86::CMP8rm },
 328     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 329     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 330     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 331     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 332     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 333     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 334     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 335     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 336     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 337     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 338     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 339     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 340     { X86::IMUL16rri,       X86::IMUL16rmi },
 341     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 342     { X86::IMUL32rri,       X86::IMUL32rmi },
 343     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 344     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 345     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 346     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 347     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 348     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 349     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 350     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 351     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 352     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 353     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 354     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 355     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 356     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 357     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 358     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 359     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 360     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 361     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 362     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 363     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 364     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 365     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 366     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 367     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 368     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 369     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 370     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 371     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 372     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 373     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 374     { X86::MOV16rr,         X86::MOV16rm },
 375     { X86::MOV16to16_,      X86::MOV16_rm },
 376     { X86::MOV32rr,         X86::MOV32rm },
 377     { X86::MOV32to32_,      X86::MOV32_rm },
 378     { X86::MOV64rr,         X86::MOV64rm },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 381     { X86::MOV8rr,          X86::MOV8rm },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 387     { X86::MOVDQArr,        X86::MOVDQArm },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 389     { X86::MOVSDrr,         X86::MOVSDrm },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 393     { X86::MOVSSrr,         X86::MOVSSrm },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 407     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 408     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 409     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 410     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 411     { X86::PSHUFDri,        X86::PSHUFDmi },
 412     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 413     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 414     { X86::RCPPSr,          X86::RCPPSm },
 415     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 416     { X86::RSQRTPSr,        X86::RSQRTPSm },
 417     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 418     { X86::RSQRTSSr,        X86::RSQRTSSm },
 419     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 420     { X86::SQRTPDr,         X86::SQRTPDm },
 421     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 422     { X86::SQRTPSr,         X86::SQRTPSm },
 423     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 424     { X86::SQRTSDr,         X86::SQRTSDm },
 425     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 426     { X86::SQRTSSr,         X86::SQRTSSm },
 427     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 428     { X86::TEST16rr,        X86::TEST16rm },
 429     { X86::TEST32rr,        X86::TEST32rm },
 430     { X86::TEST64rr,        X86::TEST64rm },
 431     { X86::TEST8rr,         X86::TEST8rm },
 432     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 433     { X86::UCOMISDrr,       X86::UCOMISDrm },
 434     { X86::UCOMISSrr,       X86::UCOMISSrm }
 435   };
 436
 437   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 438     unsigned RegOp = OpTbl1[i][0];
 439     unsigned MemOp = OpTbl1[i][1];
 440     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 441                                                  MemOp)).second)
 442       assert(false && "Duplicated entries?");
 443     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 444     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 445       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 446                                      std::make_pair(RegOp, AuxInfo))).second)
 447         AmbEntries.push_back(MemOp);
 448   }
 449
 450   static const unsigned OpTbl2[][2] = {
 451     { X86::ADC32rr,         X86::ADC32rm },
 452     { X86::ADC64rr,         X86::ADC64rm },
 453     { X86::ADD16rr,         X86::ADD16rm },
 454     { X86::ADD32rr,         X86::ADD32rm },
 455     { X86::ADD64rr,         X86::ADD64rm },
 456     { X86::ADD8rr,          X86::ADD8rm },
 457     { X86::ADDPDrr,         X86::ADDPDrm },
 458     { X86::ADDPSrr,         X86::ADDPSrm },
 459     { X86::ADDSDrr,         X86::ADDSDrm },
 460     { X86::ADDSSrr,         X86::ADDSSrm },
 461     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 462     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 463     { X86::AND16rr,         X86::AND16rm },
 464     { X86::AND32rr,         X86::AND32rm },
 465     { X86::AND64rr,         X86::AND64rm },
 466     { X86::AND8rr,          X86::AND8rm },
 467     { X86::ANDNPDrr,        X86::ANDNPDrm },
 468     { X86::ANDNPSrr,        X86::ANDNPSrm },
 469     { X86::ANDPDrr,         X86::ANDPDrm },
 470     { X86::ANDPSrr,         X86::ANDPSrm },
 471     { X86::CMOVA16rr,       X86::CMOVA16rm },
 472     { X86::CMOVA32rr,       X86::CMOVA32rm },
 473     { X86::CMOVA64rr,       X86::CMOVA64rm },
 474     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 475     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 476     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 477     { X86::CMOVB16rr,       X86::CMOVB16rm },
 478     { X86::CMOVB32rr,       X86::CMOVB32rm },
 479     { X86::CMOVB64rr,       X86::CMOVB64rm },
 480     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 481     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 482     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 483     { X86::CMOVE16rr,       X86::CMOVE16rm },
 484     { X86::CMOVE32rr,       X86::CMOVE32rm },
 485     { X86::CMOVE64rr,       X86::CMOVE64rm },
 486     { X86::CMOVG16rr,       X86::CMOVG16rm },
 487     { X86::CMOVG32rr,       X86::CMOVG32rm },
 488     { X86::CMOVG64rr,       X86::CMOVG64rm },
 489     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 490     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 491     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 492     { X86::CMOVL16rr,       X86::CMOVL16rm },
 493     { X86::CMOVL32rr,       X86::CMOVL32rm },
 494     { X86::CMOVL64rr,       X86::CMOVL64rm },
 495     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 496     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 497     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 498     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 499     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 500     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 501     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 502     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 503     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 504     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 505     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 506     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 507     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 508     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 509     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 510     { X86::CMOVO16rr,       X86::CMOVO16rm },
 511     { X86::CMOVO32rr,       X86::CMOVO32rm },
 512     { X86::CMOVO64rr,       X86::CMOVO64rm },
 513     { X86::CMOVP16rr,       X86::CMOVP16rm },
 514     { X86::CMOVP32rr,       X86::CMOVP32rm },
 515     { X86::CMOVP64rr,       X86::CMOVP64rm },
 516     { X86::CMOVS16rr,       X86::CMOVS16rm },
 517     { X86::CMOVS32rr,       X86::CMOVS32rm },
 518     { X86::CMOVS64rr,       X86::CMOVS64rm },
 519     { X86::CMPPDrri,        X86::CMPPDrmi },
 520     { X86::CMPPSrri,        X86::CMPPSrmi },
 521     { X86::CMPSDrr,         X86::CMPSDrm },
 522     { X86::CMPSSrr,         X86::CMPSSrm },
 523     { X86::DIVPDrr,         X86::DIVPDrm },
 524     { X86::DIVPSrr,         X86::DIVPSrm },
 525     { X86::DIVSDrr,         X86::DIVSDrm },
 526     { X86::DIVSSrr,         X86::DIVSSrm },
 527     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 528     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 529     { X86::FsANDPDrr,       X86::FsANDPDrm },
 530     { X86::FsANDPSrr,       X86::FsANDPSrm },
 531     { X86::FsORPDrr,        X86::FsORPDrm },
 532     { X86::FsORPSrr,        X86::FsORPSrm },
 533     { X86::FsXORPDrr,       X86::FsXORPDrm },
 534     { X86::FsXORPSrr,       X86::FsXORPSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULDQrr,        X86::PMULDQrm },
 594     { X86::PMULHUWrr,       X86::PMULHUWrm },
 595     { X86::PMULHWrr,        X86::PMULHWrm },
 596     { X86::PMULLDrr,        X86::PMULLDrm },
 597     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 598     { X86::PMULLWrr,        X86::PMULLWrm },
 599     { X86::PMULUDQrr,       X86::PMULUDQrm },
 600     { X86::PORrr,           X86::PORrm },
 601     { X86::PSADBWrr,        X86::PSADBWrm },
 602     { X86::PSLLDrr,         X86::PSLLDrm },
 603     { X86::PSLLQrr,         X86::PSLLQrm },
 604     { X86::PSLLWrr,         X86::PSLLWrm },
 605     { X86::PSRADrr,         X86::PSRADrm },
 606     { X86::PSRAWrr,         X86::PSRAWrm },
 607     { X86::PSRLDrr,         X86::PSRLDrm },
 608     { X86::PSRLQrr,         X86::PSRLQrm },
 609     { X86::PSRLWrr,         X86::PSRLWrm },
 610     { X86::PSUBBrr,         X86::PSUBBrm },
 611     { X86::PSUBDrr,         X86::PSUBDrm },
 612     { X86::PSUBSBrr,        X86::PSUBSBrm },
 613     { X86::PSUBSWrr,        X86::PSUBSWrm },
 614     { X86::PSUBWrr,         X86::PSUBWrm },
 615     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 616     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 617     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 618     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 619     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 620     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 621     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 622     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 623     { X86::PXORrr,          X86::PXORrm },
 624     { X86::SBB32rr,         X86::SBB32rm },
 625     { X86::SBB64rr,         X86::SBB64rm },
 626     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 627     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 628     { X86::SUB16rr,         X86::SUB16rm },
 629     { X86::SUB32rr,         X86::SUB32rm },
 630     { X86::SUB64rr,         X86::SUB64rm },
 631     { X86::SUB8rr,          X86::SUB8rm },
 632     { X86::SUBPDrr,         X86::SUBPDrm },
 633     { X86::SUBPSrr,         X86::SUBPSrm },
 634     { X86::SUBSDrr,         X86::SUBSDrm },
 635     { X86::SUBSSrr,         X86::SUBSSrm },
 636     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 637     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 638     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 639     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 640     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 641     { X86::XOR16rr,         X86::XOR16rm },
 642     { X86::XOR32rr,         X86::XOR32rm },
 643     { X86::XOR64rr,         X86::XOR64rm },
 644     { X86::XOR8rr,          X86::XOR8rm },
 645     { X86::XORPDrr,         X86::XORPDrm },
 646     { X86::XORPSrr,         X86::XORPSrm }
 647   };
 648
 649   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 650     unsigned RegOp = OpTbl2[i][0];
 651     unsigned MemOp = OpTbl2[i][1];
 652     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 653                                                  MemOp)).second)
 654       assert(false && "Duplicated entries?");
 655     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 656     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 657                                    std::make_pair(RegOp, AuxInfo))).second)
 658       AmbEntries.push_back(MemOp);
 659   }
 660
 661   // Remove ambiguous entries.
 662   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 663 }
 664
 665 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 666                                unsigned &SrcReg, unsigned &DstReg,
 667                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 668   switch (MI.getOpcode()) {
 669   default:
 670     return false;
 671   case X86::MOV8rr:
 672   case X86::MOV16rr:
 673   case X86::MOV32rr:
 674   case X86::MOV64rr:
 675   case X86::MOV16to16_:
 676   case X86::MOV32to32_:
 677   case X86::MOVSSrr:
 678   case X86::MOVSDrr:
 679
 680   // FP Stack register class copies
 681   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 682   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 683   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 684
 685   case X86::FsMOVAPSrr:
 686   case X86::FsMOVAPDrr:
 687   case X86::MOVAPSrr:
 688   case X86::MOVAPDrr:
 689   case X86::MOVDQArr:
 690   case X86::MOVSS2PSrr:
 691   case X86::MOVSD2PDrr:
 692   case X86::MOVPS2SSrr:
 693   case X86::MOVPD2SDrr:
 694   case X86::MMX_MOVD64rr:
 695   case X86::MMX_MOVQ64rr:
 696     assert(MI.getNumOperands() >= 2 &&
 697            MI.getOperand(0).isReg() &&
 698            MI.getOperand(1).isReg() &&
 699            "invalid register-register move instruction");
 700     SrcReg = MI.getOperand(1).getReg();
 701     DstReg = MI.getOperand(0).getReg();
 702     SrcSubIdx = MI.getOperand(1).getSubReg();
 703     DstSubIdx = MI.getOperand(0).getSubReg();
 704     return true;
 705   }
 706 }
 707
 708 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 709                                            int &FrameIndex) const {
 710   switch (MI->getOpcode()) {
 711   default: break;
 712   case X86::MOV8rm:
 713   case X86::MOV16rm:
 714   case X86::MOV16_rm:
 715   case X86::MOV32rm:
 716   case X86::MOV32_rm:
 717   case X86::MOV64rm:
 718   case X86::LD_Fp64m:
 719   case X86::MOVSSrm:
 720   case X86::MOVSDrm:
 721   case X86::MOVAPSrm:
 722   case X86::MOVAPDrm:
 723   case X86::MOVDQArm:
 724   case X86::MMX_MOVD64rm:
 725   case X86::MMX_MOVQ64rm:
 726     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 727         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 728         MI->getOperand(2).getImm() == 1 &&
 729         MI->getOperand(3).getReg() == 0 &&
 730         MI->getOperand(4).getImm() == 0) {
 731       FrameIndex = MI->getOperand(1).getIndex();
 732       return MI->getOperand(0).getReg();
 733     }
 734     break;
 735   }
 736   return 0;
 737 }
 738
 739 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 740                                           int &FrameIndex) const {
 741   switch (MI->getOpcode()) {
 742   default: break;
 743   case X86::MOV8mr:
 744   case X86::MOV16mr:
 745   case X86::MOV16_mr:
 746   case X86::MOV32mr:
 747   case X86::MOV32_mr:
 748   case X86::MOV64mr:
 749   case X86::ST_FpP64m:
 750   case X86::MOVSSmr:
 751   case X86::MOVSDmr:
 752   case X86::MOVAPSmr:
 753   case X86::MOVAPDmr:
 754   case X86::MOVDQAmr:
 755   case X86::MMX_MOVD64mr:
 756   case X86::MMX_MOVQ64mr:
 757   case X86::MMX_MOVNTQmr:
 758     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 759         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 760         MI->getOperand(1).getImm() == 1 &&
 761         MI->getOperand(2).getReg() == 0 &&
 762         MI->getOperand(3).getImm() == 0) {
 763       FrameIndex = MI->getOperand(0).getIndex();
 764       return MI->getOperand(4).getReg();
 765     }
 766     break;
 767   }
 768   return 0;
 769 }
 770
 771
 772 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 773 /// X86::MOVPC32r.
 774 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 775   bool isPICBase = false;
 776   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 777          E = MRI.def_end(); I != E; ++I) {
 778     MachineInstr *DefMI = I.getOperand().getParent();
 779     if (DefMI->getOpcode() != X86::MOVPC32r)
 780       return false;
 781     assert(!isPICBase && "More than one PIC base?");
 782     isPICBase = true;
 783   }
 784   return isPICBase;
 785 }
 786
 787 /// isGVStub - Return true if the GV requires an extra load to get the
 788 /// real address.
 789 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 790   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 791 }
 792
 793 bool
 794 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 795   switch (MI->getOpcode()) {
 796   default: break;
 797     case X86::MOV8rm:
 798     case X86::MOV16rm:
 799     case X86::MOV16_rm:
 800     case X86::MOV32rm:
 801     case X86::MOV32_rm:
 802     case X86::MOV64rm:
 803     case X86::LD_Fp64m:
 804     case X86::MOVSSrm:
 805     case X86::MOVSDrm:
 806     case X86::MOVAPSrm:
 807     case X86::MOVAPDrm:
 808     case X86::MOVDQArm:
 809     case X86::MMX_MOVD64rm:
 810     case X86::MMX_MOVQ64rm: {
 811       // Loads from constant pools are trivially rematerializable.
 812       if (MI->getOperand(1).isReg() &&
 813           MI->getOperand(2).isImm() &&
 814           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 815           (MI->getOperand(4).isCPI() ||
 816            (MI->getOperand(4).isGlobal() &&
 817             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 818         unsigned BaseReg = MI->getOperand(1).getReg();
 819         if (BaseReg == 0)
 820           return true;
 821         // Allow re-materialization of PIC load.
 822         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 823           return false;
 824         const MachineFunction &MF = *MI->getParent()->getParent();
 825         const MachineRegisterInfo &MRI = MF.getRegInfo();
 826         bool isPICBase = false;
 827         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 828                E = MRI.def_end(); I != E; ++I) {
 829           MachineInstr *DefMI = I.getOperand().getParent();
 830           if (DefMI->getOpcode() != X86::MOVPC32r)
 831             return false;
 832           assert(!isPICBase && "More than one PIC base?");
 833           isPICBase = true;
 834         }
 835         return isPICBase;
 836       }
 837       return false;
 838     }
 839
 840      case X86::LEA32r:
 841      case X86::LEA64r: {
 842        if (MI->getOperand(2).isImm() &&
 843            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 844            !MI->getOperand(4).isReg()) {
 845          // lea fi#, lea GV, etc. are all rematerializable.
 846          if (!MI->getOperand(1).isReg())
 847            return true;
 848          unsigned BaseReg = MI->getOperand(1).getReg();
 849          if (BaseReg == 0)
 850            return true;
 851          // Allow re-materialization of lea PICBase + x.
 852          const MachineFunction &MF = *MI->getParent()->getParent();
 853          const MachineRegisterInfo &MRI = MF.getRegInfo();
 854          return regIsPICBase(BaseReg, MRI);
 855        }
 856        return false;
 857      }
 858   }
 859
 860   // All other instructions marked M_REMATERIALIZABLE are always trivially
 861   // rematerializable.
 862   return true;
 863 }
 864
 865 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 866 /// would clobber the EFLAGS condition register. Note the result may be
 867 /// conservative. If it cannot definitely determine the safety after visiting
 868 /// two instructions it assumes it's not safe.
 869 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 870                                   MachineBasicBlock::iterator I) {
 871   // It's always safe to clobber EFLAGS at the end of a block.
 872   if (I == MBB.end())
 873     return true;
 874
 875   // For compile time consideration, if we are not able to determine the
 876   // safety after visiting 2 instructions, we will assume it's not safe.
 877   for (unsigned i = 0; i < 2; ++i) {
 878     bool SeenDef = false;
 879     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 880       MachineOperand &MO = I->getOperand(j);
 881       if (!MO.isReg())
 882         continue;
 883       if (MO.getReg() == X86::EFLAGS) {
 884         if (MO.isUse())
 885           return false;
 886         SeenDef = true;
 887       }
 888     }
 889
 890     if (SeenDef)
 891       // This instruction defines EFLAGS, no need to look any further.
 892       return true;
 893     ++I;
 894
 895     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 896     if (I == MBB.end())
 897       return true;
 898   }
 899
 900   // Conservative answer.
 901   return false;
 902 }
 903
 904 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 905                                  MachineBasicBlock::iterator I,
 906                                  unsigned DestReg,
 907                                  const MachineInstr *Orig) const {
 908   DebugLoc DL = DebugLoc::getUnknownLoc();
 909   if (I != MBB.end()) DL = I->getDebugLoc();
 910
 911   unsigned SubIdx = Orig->getOperand(0).isReg()
 912     ? Orig->getOperand(0).getSubReg() : 0;
 913   bool ChangeSubIdx = SubIdx != 0;
 914   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 915     DestReg = RI.getSubReg(DestReg, SubIdx);
 916     SubIdx = 0;
 917   }
 918
 919   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 920   // Re-materialize them as movri instructions to avoid side effects.
 921   bool Emitted = false;
 922   switch (Orig->getOpcode()) {
 923   default: break;
 924   case X86::MOV8r0:
 925   case X86::MOV16r0:
 926   case X86::MOV32r0:
 927   case X86::MOV64r0: {
 928     if (!isSafeToClobberEFLAGS(MBB, I)) {
 929       unsigned Opc = 0;
 930       switch (Orig->getOpcode()) {
 931       default: break;
 932       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 933       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 934       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 935       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 936       }
 937       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 938       Emitted = true;
 939     }
 940     break;
 941   }
 942   }
 943
 944   if (!Emitted) {
 945     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 946     MI->getOperand(0).setReg(DestReg);
 947     MBB.insert(I, MI);
 948   }
 949
 950   if (ChangeSubIdx) {
 951     MachineInstr *NewMI = prior(I);
 952     NewMI->getOperand(0).setSubReg(SubIdx);
 953   }
 954 }
 955
 956 /// isInvariantLoad - Return true if the specified instruction (which is marked
 957 /// mayLoad) is loading from a location whose value is invariant across the
 958 /// function.  For example, loading a value from the constant pool or from
 959 /// from the argument area of a function if it does not change.  This should
 960 /// only return true of *all* loads the instruction does are invariant (if it
 961 /// does multiple loads).
 962 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 963   // This code cares about loads from three cases: constant pool entries,
 964   // invariant argument slots, and global stubs.  In order to handle these cases
 965   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 966   // operand and base our analysis on it.  This is safe because the address of
 967   // none of these three cases is ever used as anything other than a load base
 968   // and X86 doesn't have any instructions that load from multiple places.
 969
 970   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 971     const MachineOperand &MO = MI->getOperand(i);
 972     // Loads from constant pools are trivially invariant.
 973     if (MO.isCPI())
 974       return true;
 975
 976     if (MO.isGlobal())
 977       return isGVStub(MO.getGlobal(), TM);
 978
 979     // If this is a load from an invariant stack slot, the load is a constant.
 980     if (MO.isFI()) {
 981       const MachineFrameInfo &MFI =
 982         *MI->getParent()->getParent()->getFrameInfo();
 983       int Idx = MO.getIndex();
 984       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 985     }
 986   }
 987
 988   // All other instances of these instructions are presumed to have other
 989   // issues.
 990   return false;
 991 }
 992
 993 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 994 /// is not marked dead.
 995 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 996   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 997     MachineOperand &MO = MI->getOperand(i);
 998     if (MO.isReg() && MO.isDef() &&
 999         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1000       return true;
1001     }
1002   }
1003   return false;
1004 }
1005
1006 /// convertToThreeAddress - This method must be implemented by targets that
1007 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1008 /// may be able to convert a two-address instruction into a true
1009 /// three-address instruction on demand.  This allows the X86 target (for
1010 /// example) to convert ADD and SHL instructions into LEA instructions if they
1011 /// would require register copies due to two-addressness.
1012 ///
1013 /// This method returns a null pointer if the transformation cannot be
1014 /// performed, otherwise it returns the new instruction.
1015 ///
1016 MachineInstr *
1017 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1018                                     MachineBasicBlock::iterator &MBBI,
1019                                     LiveVariables *LV) const {
1020   MachineInstr *MI = MBBI;
1021   MachineFunction &MF = *MI->getParent()->getParent();
1022   // All instructions input are two-addr instructions.  Get the known operands.
1023   unsigned Dest = MI->getOperand(0).getReg();
1024   unsigned Src = MI->getOperand(1).getReg();
1025   bool isDead = MI->getOperand(0).isDead();
1026   bool isKill = MI->getOperand(1).isKill();
1027
1028   MachineInstr *NewMI = NULL;
1029   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1030   // we have better subtarget support, enable the 16-bit LEA generation here.
1031   bool DisableLEA16 = true;
1032
1033   unsigned MIOpc = MI->getOpcode();
1034   switch (MIOpc) {
1035   case X86::SHUFPSrri: {
1036     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1037     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1038
1039     unsigned B = MI->getOperand(1).getReg();
1040     unsigned C = MI->getOperand(2).getReg();
1041     if (B != C) return 0;
1042     unsigned A = MI->getOperand(0).getReg();
1043     unsigned M = MI->getOperand(3).getImm();
1044     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1045       .addReg(A, true, false, false, isDead)
1046       .addReg(B, false, false, isKill).addImm(M);
1047     break;
1048   }
1049   case X86::SHL64ri: {
1050     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1051     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1052     // the flags produced by a shift yet, so this is safe.
1053     unsigned ShAmt = MI->getOperand(2).getImm();
1054     if (ShAmt == 0 || ShAmt >= 4) return 0;
1055
1056     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1057       .addReg(Dest, true, false, false, isDead)
1058       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1059     break;
1060   }
1061   case X86::SHL32ri: {
1062     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1063     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1064     // the flags produced by a shift yet, so this is safe.
1065     unsigned ShAmt = MI->getOperand(2).getImm();
1066     if (ShAmt == 0 || ShAmt >= 4) return 0;
1067
1068     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1069       X86::LEA64_32r : X86::LEA32r;
1070     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1071       .addReg(Dest, true, false, false, isDead)
1072       .addReg(0).addImm(1 << ShAmt)
1073       .addReg(Src, false, false, isKill).addImm(0);
1074     break;
1075   }
1076   case X86::SHL16ri: {
1077     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1078     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1079     // the flags produced by a shift yet, so this is safe.
1080     unsigned ShAmt = MI->getOperand(2).getImm();
1081     if (ShAmt == 0 || ShAmt >= 4) return 0;
1082
1083     if (DisableLEA16) {
1084       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1085       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1086       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1087         ? X86::LEA64_32r : X86::LEA32r;
1088       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1089       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1090
1091       // Build and insert into an implicit UNDEF value. This is OK because
1092       // well be shifting and then extracting the lower 16-bits.
1093       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1094       MachineInstr *InsMI =
1095         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1096         .addReg(leaInReg).addReg(Src, false, false, isKill)
1097         .addImm(X86::SUBREG_16BIT);
1098
1099       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1100         .addReg(0).addImm(1 << ShAmt)
1101         .addReg(leaInReg, false, false, true).addImm(0);
1102
1103       MachineInstr *ExtMI =
1104         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1105         .addReg(Dest, true, false, false, isDead)
1106         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1107
1108       if (LV) {
1109         // Update live variables
1110         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1111         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1112         if (isKill)
1113           LV->replaceKillInstruction(Src, MI, InsMI);
1114         if (isDead)
1115           LV->replaceKillInstruction(Dest, MI, ExtMI);
1116       }
1117       return ExtMI;
1118     } else {
1119       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1120         .addReg(Dest, true, false, false, isDead)
1121         .addReg(0).addImm(1 << ShAmt)
1122         .addReg(Src, false, false, isKill).addImm(0);
1123     }
1124     break;
1125   }
1126   default: {
1127     // The following opcodes also sets the condition code register(s). Only
1128     // convert them to equivalent lea if the condition code register def's
1129     // are dead!
1130     if (hasLiveCondCodeDef(MI))
1131       return 0;
1132
1133     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1134     switch (MIOpc) {
1135     default: return 0;
1136     case X86::INC64r:
1137     case X86::INC32r:
1138     case X86::INC64_32r: {
1139       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1140       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1141         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1142       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1143                            .addReg(Dest, true, false, false, isDead),
1144                            Src, isKill, 1);
1145       break;
1146     }
1147     case X86::INC16r:
1148     case X86::INC64_16r:
1149       if (DisableLEA16) return 0;
1150       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1151       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1152                            .addReg(Dest, true, false, false, isDead),
1153                            Src, isKill, 1);
1154       break;
1155     case X86::DEC64r:
1156     case X86::DEC32r:
1157     case X86::DEC64_32r: {
1158       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1159       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1160         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1161       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1162                            .addReg(Dest, true, false, false, isDead),
1163                            Src, isKill, -1);
1164       break;
1165     }
1166     case X86::DEC16r:
1167     case X86::DEC64_16r:
1168       if (DisableLEA16) return 0;
1169       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1170       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1171                            .addReg(Dest, true, false, false, isDead),
1172                            Src, isKill, -1);
1173       break;
1174     case X86::ADD64rr:
1175     case X86::ADD32rr: {
1176       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1177       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1178         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1179       unsigned Src2 = MI->getOperand(2).getReg();
1180       bool isKill2 = MI->getOperand(2).isKill();
1181       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1182                         .addReg(Dest, true, false, false, isDead),
1183                         Src, isKill, Src2, isKill2);
1184       if (LV && isKill2)
1185         LV->replaceKillInstruction(Src2, MI, NewMI);
1186       break;
1187     }
1188     case X86::ADD16rr: {
1189       if (DisableLEA16) return 0;
1190       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1191       unsigned Src2 = MI->getOperand(2).getReg();
1192       bool isKill2 = MI->getOperand(2).isKill();
1193       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1194                         .addReg(Dest, true, false, false, isDead),
1195                         Src, isKill, Src2, isKill2);
1196       if (LV && isKill2)
1197         LV->replaceKillInstruction(Src2, MI, NewMI);
1198       break;
1199     }
1200     case X86::ADD64ri32:
1201     case X86::ADD64ri8:
1202       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1203       if (MI->getOperand(2).isImm())
1204         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1205                              .addReg(Dest, true, false, false, isDead),
1206                              Src, isKill, MI->getOperand(2).getImm());
1207       break;
1208     case X86::ADD32ri:
1209     case X86::ADD32ri8:
1210       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1211       if (MI->getOperand(2).isImm()) {
1212         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1213         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1214                              .addReg(Dest, true, false, false, isDead),
1215                              Src, isKill, MI->getOperand(2).getImm());
1216       }
1217       break;
1218     case X86::ADD16ri:
1219     case X86::ADD16ri8:
1220       if (DisableLEA16) return 0;
1221       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1222       if (MI->getOperand(2).isImm())
1223         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1224                              .addReg(Dest, true, false, false, isDead),
1225                              Src, isKill, MI->getOperand(2).getImm());
1226       break;
1227     case X86::SHL16ri:
1228       if (DisableLEA16) return 0;
1229     case X86::SHL32ri:
1230     case X86::SHL64ri: {
1231       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1232              "Unknown shl instruction!");
1233       unsigned ShAmt = MI->getOperand(2).getImm();
1234       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1235         X86AddressMode AM;
1236         AM.Scale = 1 << ShAmt;
1237         AM.IndexReg = Src;
1238         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1239           : (MIOpc == X86::SHL32ri
1240              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1241         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1242                                .addReg(Dest, true, false, false, isDead), AM);
1243         if (isKill)
1244           NewMI->getOperand(3).setIsKill(true);
1245       }
1246       break;
1247     }
1248     }
1249   }
1250   }
1251
1252   if (!NewMI) return 0;
1253
1254   if (LV) {  // Update live variables
1255     if (isKill)
1256       LV->replaceKillInstruction(Src, MI, NewMI);
1257     if (isDead)
1258       LV->replaceKillInstruction(Dest, MI, NewMI);
1259   }
1260
1261   MFI->insert(MBBI, NewMI);          // Insert the new inst
1262   return NewMI;
1263 }
1264
1265 /// commuteInstruction - We have a few instructions that must be hacked on to
1266 /// commute them.
1267 ///
1268 MachineInstr *
1269 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1270   switch (MI->getOpcode()) {
1271   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1272   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1273   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1274   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1275   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1276   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1277     unsigned Opc;
1278     unsigned Size;
1279     switch (MI->getOpcode()) {
1280     default: assert(0 && "Unreachable!");
1281     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1282     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1283     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1284     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1285     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1286     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1287     }
1288     unsigned Amt = MI->getOperand(3).getImm();
1289     if (NewMI) {
1290       MachineFunction &MF = *MI->getParent()->getParent();
1291       MI = MF.CloneMachineInstr(MI);
1292       NewMI = false;
1293     }
1294     MI->setDesc(get(Opc));
1295     MI->getOperand(3).setImm(Size-Amt);
1296     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1297   }
1298   case X86::CMOVB16rr:
1299   case X86::CMOVB32rr:
1300   case X86::CMOVB64rr:
1301   case X86::CMOVAE16rr:
1302   case X86::CMOVAE32rr:
1303   case X86::CMOVAE64rr:
1304   case X86::CMOVE16rr:
1305   case X86::CMOVE32rr:
1306   case X86::CMOVE64rr:
1307   case X86::CMOVNE16rr:
1308   case X86::CMOVNE32rr:
1309   case X86::CMOVNE64rr:
1310   case X86::CMOVBE16rr:
1311   case X86::CMOVBE32rr:
1312   case X86::CMOVBE64rr:
1313   case X86::CMOVA16rr:
1314   case X86::CMOVA32rr:
1315   case X86::CMOVA64rr:
1316   case X86::CMOVL16rr:
1317   case X86::CMOVL32rr:
1318   case X86::CMOVL64rr:
1319   case X86::CMOVGE16rr:
1320   case X86::CMOVGE32rr:
1321   case X86::CMOVGE64rr:
1322   case X86::CMOVLE16rr:
1323   case X86::CMOVLE32rr:
1324   case X86::CMOVLE64rr:
1325   case X86::CMOVG16rr:
1326   case X86::CMOVG32rr:
1327   case X86::CMOVG64rr:
1328   case X86::CMOVS16rr:
1329   case X86::CMOVS32rr:
1330   case X86::CMOVS64rr:
1331   case X86::CMOVNS16rr:
1332   case X86::CMOVNS32rr:
1333   case X86::CMOVNS64rr:
1334   case X86::CMOVP16rr:
1335   case X86::CMOVP32rr:
1336   case X86::CMOVP64rr:
1337   case X86::CMOVNP16rr:
1338   case X86::CMOVNP32rr:
1339   case X86::CMOVNP64rr:
1340   case X86::CMOVO16rr:
1341   case X86::CMOVO32rr:
1342   case X86::CMOVO64rr:
1343   case X86::CMOVNO16rr:
1344   case X86::CMOVNO32rr:
1345   case X86::CMOVNO64rr: {
1346     unsigned Opc = 0;
1347     switch (MI->getOpcode()) {
1348     default: break;
1349     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1350     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1351     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1352     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1353     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1354     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1355     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1356     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1357     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1358     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1359     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1360     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1361     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1362     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1363     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1364     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1365     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1366     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1367     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1368     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1369     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1370     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1371     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1372     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1373     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1374     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1375     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1376     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1377     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1378     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1379     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1380     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1381     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1382     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1383     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1384     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1385     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1386     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1387     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1388     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1389     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1390     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1391     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1392     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1393     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1394     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1395     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1396     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1397     }
1398     if (NewMI) {
1399       MachineFunction &MF = *MI->getParent()->getParent();
1400       MI = MF.CloneMachineInstr(MI);
1401       NewMI = false;
1402     }
1403     MI->setDesc(get(Opc));
1404     // Fallthrough intended.
1405   }
1406   default:
1407     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1408   }
1409 }
1410
1411 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1412   switch (BrOpc) {
1413   default: return X86::COND_INVALID;
1414   case X86::JE:  return X86::COND_E;
1415   case X86::JNE: return X86::COND_NE;
1416   case X86::JL:  return X86::COND_L;
1417   case X86::JLE: return X86::COND_LE;
1418   case X86::JG:  return X86::COND_G;
1419   case X86::JGE: return X86::COND_GE;
1420   case X86::JB:  return X86::COND_B;
1421   case X86::JBE: return X86::COND_BE;
1422   case X86::JA:  return X86::COND_A;
1423   case X86::JAE: return X86::COND_AE;
1424   case X86::JS:  return X86::COND_S;
1425   case X86::JNS: return X86::COND_NS;
1426   case X86::JP:  return X86::COND_P;
1427   case X86::JNP: return X86::COND_NP;
1428   case X86::JO:  return X86::COND_O;
1429   case X86::JNO: return X86::COND_NO;
1430   }
1431 }
1432
1433 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1434   switch (CC) {
1435   default: assert(0 && "Illegal condition code!");
1436   case X86::COND_E:  return X86::JE;
1437   case X86::COND_NE: return X86::JNE;
1438   case X86::COND_L:  return X86::JL;
1439   case X86::COND_LE: return X86::JLE;
1440   case X86::COND_G:  return X86::JG;
1441   case X86::COND_GE: return X86::JGE;
1442   case X86::COND_B:  return X86::JB;
1443   case X86::COND_BE: return X86::JBE;
1444   case X86::COND_A:  return X86::JA;
1445   case X86::COND_AE: return X86::JAE;
1446   case X86::COND_S:  return X86::JS;
1447   case X86::COND_NS: return X86::JNS;
1448   case X86::COND_P:  return X86::JP;
1449   case X86::COND_NP: return X86::JNP;
1450   case X86::COND_O:  return X86::JO;
1451   case X86::COND_NO: return X86::JNO;
1452   }
1453 }
1454
1455 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1456 /// e.g. turning COND_E to COND_NE.
1457 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1458   switch (CC) {
1459   default: assert(0 && "Illegal condition code!");
1460   case X86::COND_E:  return X86::COND_NE;
1461   case X86::COND_NE: return X86::COND_E;
1462   case X86::COND_L:  return X86::COND_GE;
1463   case X86::COND_LE: return X86::COND_G;
1464   case X86::COND_G:  return X86::COND_LE;
1465   case X86::COND_GE: return X86::COND_L;
1466   case X86::COND_B:  return X86::COND_AE;
1467   case X86::COND_BE: return X86::COND_A;
1468   case X86::COND_A:  return X86::COND_BE;
1469   case X86::COND_AE: return X86::COND_B;
1470   case X86::COND_S:  return X86::COND_NS;
1471   case X86::COND_NS: return X86::COND_S;
1472   case X86::COND_P:  return X86::COND_NP;
1473   case X86::COND_NP: return X86::COND_P;
1474   case X86::COND_O:  return X86::COND_NO;
1475   case X86::COND_NO: return X86::COND_O;
1476   }
1477 }
1478
1479 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1480   const TargetInstrDesc &TID = MI->getDesc();
1481   if (!TID.isTerminator()) return false;
1482
1483   // Conditional branch is a special case.
1484   if (TID.isBranch() && !TID.isBarrier())
1485     return true;
1486   if (!TID.isPredicable())
1487     return true;
1488   return !isPredicated(MI);
1489 }
1490
1491 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1492 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1493                                                const X86InstrInfo &TII) {
1494   if (MI->getOpcode() == X86::FP_REG_KILL)
1495     return false;
1496   return TII.isUnpredicatedTerminator(MI);
1497 }
1498
1499 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1500                                  MachineBasicBlock *&TBB,
1501                                  MachineBasicBlock *&FBB,
1502                                  SmallVectorImpl<MachineOperand> &Cond,
1503                                  bool AllowModify) const {
1504   // Start from the bottom of the block and work up, examining the
1505   // terminator instructions.
1506   MachineBasicBlock::iterator I = MBB.end();
1507   while (I != MBB.begin()) {
1508     --I;
1509     // Working from the bottom, when we see a non-terminator
1510     // instruction, we're done.
1511     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1512       break;
1513     // A terminator that isn't a branch can't easily be handled
1514     // by this analysis.
1515     if (!I->getDesc().isBranch())
1516       return true;
1517     // Handle unconditional branches.
1518     if (I->getOpcode() == X86::JMP) {
1519       if (!AllowModify) {
1520         TBB = I->getOperand(0).getMBB();
1521         return false;
1522       }
1523
1524       // If the block has any instructions after a JMP, delete them.
1525       while (next(I) != MBB.end())
1526         next(I)->eraseFromParent();
1527       Cond.clear();
1528       FBB = 0;
1529       // Delete the JMP if it's equivalent to a fall-through.
1530       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1531         TBB = 0;
1532         I->eraseFromParent();
1533         I = MBB.end();
1534         continue;
1535       }
1536       // TBB is used to indicate the unconditinal destination.
1537       TBB = I->getOperand(0).getMBB();
1538       continue;
1539     }
1540     // Handle conditional branches.
1541     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1542     if (BranchCode == X86::COND_INVALID)
1543       return true;  // Can't handle indirect branch.
1544     // Working from the bottom, handle the first conditional branch.
1545     if (Cond.empty()) {
1546       FBB = TBB;
1547       TBB = I->getOperand(0).getMBB();
1548       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1549       continue;
1550     }
1551     // Handle subsequent conditional branches. Only handle the case
1552     // where all conditional branches branch to the same destination
1553     // and their condition opcodes fit one of the special
1554     // multi-branch idioms.
1555     assert(Cond.size() == 1);
1556     assert(TBB);
1557     // Only handle the case where all conditional branches branch to
1558     // the same destination.
1559     if (TBB != I->getOperand(0).getMBB())
1560       return true;
1561     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1562     // If the conditions are the same, we can leave them alone.
1563     if (OldBranchCode == BranchCode)
1564       continue;
1565     // If they differ, see if they fit one of the known patterns.
1566     // Theoretically we could handle more patterns here, but
1567     // we shouldn't expect to see them if instruction selection
1568     // has done a reasonable job.
1569     if ((OldBranchCode == X86::COND_NP &&
1570          BranchCode == X86::COND_E) ||
1571         (OldBranchCode == X86::COND_E &&
1572          BranchCode == X86::COND_NP))
1573       BranchCode = X86::COND_NP_OR_E;
1574     else if ((OldBranchCode == X86::COND_P &&
1575               BranchCode == X86::COND_NE) ||
1576              (OldBranchCode == X86::COND_NE &&
1577               BranchCode == X86::COND_P))
1578       BranchCode = X86::COND_NE_OR_P;
1579     else
1580       return true;
1581     // Update the MachineOperand.
1582     Cond[0].setImm(BranchCode);
1583   }
1584
1585   return false;
1586 }
1587
1588 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1589   MachineBasicBlock::iterator I = MBB.end();
1590   unsigned Count = 0;
1591
1592   while (I != MBB.begin()) {
1593     --I;
1594     if (I->getOpcode() != X86::JMP &&
1595         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1596       break;
1597     // Remove the branch.
1598     I->eraseFromParent();
1599     I = MBB.end();
1600     ++Count;
1601   }
1602
1603   return Count;
1604 }
1605
1606 unsigned
1607 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1608                            MachineBasicBlock *FBB,
1609                            const SmallVectorImpl<MachineOperand> &Cond) const {
1610   // FIXME this should probably have a DebugLoc operand
1611   DebugLoc dl = DebugLoc::getUnknownLoc();
1612   // Shouldn't be a fall through.
1613   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1614   assert((Cond.size() == 1 || Cond.size() == 0) &&
1615          "X86 branch conditions have one component!");
1616
1617   if (Cond.empty()) {
1618     // Unconditional branch?
1619     assert(!FBB && "Unconditional branch with multiple successors!");
1620     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1621     return 1;
1622   }
1623
1624   // Conditional branch.
1625   unsigned Count = 0;
1626   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1627   switch (CC) {
1628   case X86::COND_NP_OR_E:
1629     // Synthesize NP_OR_E with two branches.
1630     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1631     ++Count;
1632     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1633     ++Count;
1634     break;
1635   case X86::COND_NE_OR_P:
1636     // Synthesize NE_OR_P with two branches.
1637     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1638     ++Count;
1639     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1640     ++Count;
1641     break;
1642   default: {
1643     unsigned Opc = GetCondBranchFromCond(CC);
1644     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1645     ++Count;
1646   }
1647   }
1648   if (FBB) {
1649     // Two-way Conditional branch. Insert the second branch.
1650     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1651     ++Count;
1652   }
1653   return Count;
1654 }
1655
1656 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1657                                 MachineBasicBlock::iterator MI,
1658                                 unsigned DestReg, unsigned SrcReg,
1659                                 const TargetRegisterClass *DestRC,
1660                                 const TargetRegisterClass *SrcRC) const {
1661   DebugLoc DL = DebugLoc::getUnknownLoc();
1662   if (MI != MBB.end()) DL = MI->getDebugLoc();
1663
1664   if (DestRC == SrcRC) {
1665     unsigned Opc;
1666     if (DestRC == &X86::GR64RegClass) {
1667       Opc = X86::MOV64rr;
1668     } else if (DestRC == &X86::GR32RegClass) {
1669       Opc = X86::MOV32rr;
1670     } else if (DestRC == &X86::GR16RegClass) {
1671       Opc = X86::MOV16rr;
1672     } else if (DestRC == &X86::GR8RegClass) {
1673       Opc = X86::MOV8rr;
1674     } else if (DestRC == &X86::GR32_RegClass) {
1675       Opc = X86::MOV32_rr;
1676     } else if (DestRC == &X86::GR16_RegClass) {
1677       Opc = X86::MOV16_rr;
1678     } else if (DestRC == &X86::RFP32RegClass) {
1679       Opc = X86::MOV_Fp3232;
1680     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1681       Opc = X86::MOV_Fp6464;
1682     } else if (DestRC == &X86::RFP80RegClass) {
1683       Opc = X86::MOV_Fp8080;
1684     } else if (DestRC == &X86::FR32RegClass) {
1685       Opc = X86::FsMOVAPSrr;
1686     } else if (DestRC == &X86::FR64RegClass) {
1687       Opc = X86::FsMOVAPDrr;
1688     } else if (DestRC == &X86::VR128RegClass) {
1689       Opc = X86::MOVAPSrr;
1690     } else if (DestRC == &X86::VR64RegClass) {
1691       Opc = X86::MMX_MOVQ64rr;
1692     } else {
1693       return false;
1694     }
1695     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1696     return true;
1697   }
1698
1699   // Moving EFLAGS to / from another register requires a push and a pop.
1700   if (SrcRC == &X86::CCRRegClass) {
1701     if (SrcReg != X86::EFLAGS)
1702       return false;
1703     if (DestRC == &X86::GR64RegClass) {
1704       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1705       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1706       return true;
1707     } else if (DestRC == &X86::GR32RegClass) {
1708       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1709       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1710       return true;
1711     }
1712   } else if (DestRC == &X86::CCRRegClass) {
1713     if (DestReg != X86::EFLAGS)
1714       return false;
1715     if (SrcRC == &X86::GR64RegClass) {
1716       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1717       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1718       return true;
1719     } else if (SrcRC == &X86::GR32RegClass) {
1720       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1721       BuildMI(MBB, MI, DL, get(X86::POPFD));
1722       return true;
1723     }
1724   }
1725
1726   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1727   if (SrcRC == &X86::RSTRegClass) {
1728     // Copying from ST(0)/ST(1).
1729     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1730       // Can only copy from ST(0)/ST(1) right now
1731       return false;
1732     bool isST0 = SrcReg == X86::ST0;
1733     unsigned Opc;
1734     if (DestRC == &X86::RFP32RegClass)
1735       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1736     else if (DestRC == &X86::RFP64RegClass)
1737       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1738     else {
1739       if (DestRC != &X86::RFP80RegClass)
1740         return false;
1741       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1742     }
1743     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1744     return true;
1745   }
1746
1747   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1748   if (DestRC == &X86::RSTRegClass) {
1749     // Copying to ST(0) / ST(1).
1750     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1751       // Can only copy to TOS right now
1752       return false;
1753     bool isST0 = DestReg == X86::ST0;
1754     unsigned Opc;
1755     if (SrcRC == &X86::RFP32RegClass)
1756       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1757     else if (SrcRC == &X86::RFP64RegClass)
1758       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1759     else {
1760       if (SrcRC != &X86::RFP80RegClass)
1761         return false;
1762       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1763     }
1764     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1765     return true;
1766   }
1767
1768   // Not yet supported!
1769   return false;
1770 }
1771
1772 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1773                                   bool isStackAligned) {
1774   unsigned Opc = 0;
1775   if (RC == &X86::GR64RegClass) {
1776     Opc = X86::MOV64mr;
1777   } else if (RC == &X86::GR32RegClass) {
1778     Opc = X86::MOV32mr;
1779   } else if (RC == &X86::GR16RegClass) {
1780     Opc = X86::MOV16mr;
1781   } else if (RC == &X86::GR8RegClass) {
1782     Opc = X86::MOV8mr;
1783   } else if (RC == &X86::GR32_RegClass) {
1784     Opc = X86::MOV32_mr;
1785   } else if (RC == &X86::GR16_RegClass) {
1786     Opc = X86::MOV16_mr;
1787   } else if (RC == &X86::RFP80RegClass) {
1788     Opc = X86::ST_FpP80m;   // pops
1789   } else if (RC == &X86::RFP64RegClass) {
1790     Opc = X86::ST_Fp64m;
1791   } else if (RC == &X86::RFP32RegClass) {
1792     Opc = X86::ST_Fp32m;
1793   } else if (RC == &X86::FR32RegClass) {
1794     Opc = X86::MOVSSmr;
1795   } else if (RC == &X86::FR64RegClass) {
1796     Opc = X86::MOVSDmr;
1797   } else if (RC == &X86::VR128RegClass) {
1798     // If stack is realigned we can use aligned stores.
1799     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1800   } else if (RC == &X86::VR64RegClass) {
1801     Opc = X86::MMX_MOVQ64mr;
1802   } else {
1803     assert(0 && "Unknown regclass");
1804     abort();
1805   }
1806
1807   return Opc;
1808 }
1809
1810 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1811                                        MachineBasicBlock::iterator MI,
1812                                        unsigned SrcReg, bool isKill, int FrameIdx,
1813                                        const TargetRegisterClass *RC) const {
1814   const MachineFunction &MF = *MBB.getParent();
1815   bool isAligned = (RI.getStackAlignment() >= 16) ||
1816     RI.needsStackRealignment(MF);
1817   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1818   DebugLoc DL = DebugLoc::getUnknownLoc();
1819   if (MI != MBB.end()) DL = MI->getDebugLoc();
1820   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1821                       .addReg(SrcReg, false, false, isKill);
1822 }
1823
1824 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1825                                   bool isKill,
1826                                   SmallVectorImpl<MachineOperand> &Addr,
1827                                   const TargetRegisterClass *RC,
1828                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1829   bool isAligned = (RI.getStackAlignment() >= 16) ||
1830     RI.needsStackRealignment(MF);
1831   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1832   DebugLoc DL = DebugLoc::getUnknownLoc();
1833   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1834   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1835     MIB.addOperand(Addr[i]);
1836   MIB.addReg(SrcReg, false, false, isKill);
1837   NewMIs.push_back(MIB);
1838 }
1839
1840 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1841                                  bool isStackAligned) {
1842   unsigned Opc = 0;
1843   if (RC == &X86::GR64RegClass) {
1844     Opc = X86::MOV64rm;
1845   } else if (RC == &X86::GR32RegClass) {
1846     Opc = X86::MOV32rm;
1847   } else if (RC == &X86::GR16RegClass) {
1848     Opc = X86::MOV16rm;
1849   } else if (RC == &X86::GR8RegClass) {
1850     Opc = X86::MOV8rm;
1851   } else if (RC == &X86::GR32_RegClass) {
1852     Opc = X86::MOV32_rm;
1853   } else if (RC == &X86::GR16_RegClass) {
1854     Opc = X86::MOV16_rm;
1855   } else if (RC == &X86::RFP80RegClass) {
1856     Opc = X86::LD_Fp80m;
1857   } else if (RC == &X86::RFP64RegClass) {
1858     Opc = X86::LD_Fp64m;
1859   } else if (RC == &X86::RFP32RegClass) {
1860     Opc = X86::LD_Fp32m;
1861   } else if (RC == &X86::FR32RegClass) {
1862     Opc = X86::MOVSSrm;
1863   } else if (RC == &X86::FR64RegClass) {
1864     Opc = X86::MOVSDrm;
1865   } else if (RC == &X86::VR128RegClass) {
1866     // If stack is realigned we can use aligned loads.
1867     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1868   } else if (RC == &X86::VR64RegClass) {
1869     Opc = X86::MMX_MOVQ64rm;
1870   } else {
1871     assert(0 && "Unknown regclass");
1872     abort();
1873   }
1874
1875   return Opc;
1876 }
1877
1878 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1879                                         MachineBasicBlock::iterator MI,
1880                                         unsigned DestReg, int FrameIdx,
1881                                         const TargetRegisterClass *RC) const{
1882   const MachineFunction &MF = *MBB.getParent();
1883   bool isAligned = (RI.getStackAlignment() >= 16) ||
1884     RI.needsStackRealignment(MF);
1885   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1886   DebugLoc DL = DebugLoc::getUnknownLoc();
1887   if (MI != MBB.end()) DL = MI->getDebugLoc();
1888   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1889 }
1890
1891 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1892                                  SmallVectorImpl<MachineOperand> &Addr,
1893                                  const TargetRegisterClass *RC,
1894                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1895   bool isAligned = (RI.getStackAlignment() >= 16) ||
1896     RI.needsStackRealignment(MF);
1897   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1898   DebugLoc DL = DebugLoc::getUnknownLoc();
1899   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1900   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1901     MIB.addOperand(Addr[i]);
1902   NewMIs.push_back(MIB);
1903 }
1904
1905 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1906                                              MachineBasicBlock::iterator MI,
1907                                 const std::vector<CalleeSavedInfo> &CSI) const {
1908   if (CSI.empty())
1909     return false;
1910
1911   DebugLoc DL = DebugLoc::getUnknownLoc();
1912   if (MI != MBB.end()) DL = MI->getDebugLoc();
1913
1914   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1915   unsigned SlotSize = is64Bit ? 8 : 4;
1916
1917   MachineFunction &MF = *MBB.getParent();
1918   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1919   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1920
1921   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1922   for (unsigned i = CSI.size(); i != 0; --i) {
1923     unsigned Reg = CSI[i-1].getReg();
1924     // Add the callee-saved register as live-in. It's killed at the spill.
1925     MBB.addLiveIn(Reg);
1926     BuildMI(MBB, MI, DL, get(Opc))
1927       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1928   }
1929   return true;
1930 }
1931
1932 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1933                                                MachineBasicBlock::iterator MI,
1934                                 const std::vector<CalleeSavedInfo> &CSI) const {
1935   if (CSI.empty())
1936     return false;
1937
1938   DebugLoc DL = DebugLoc::getUnknownLoc();
1939   if (MI != MBB.end()) DL = MI->getDebugLoc();
1940
1941   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1942
1943   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1944   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1945     unsigned Reg = CSI[i].getReg();
1946     BuildMI(MBB, MI, DL, get(Opc), Reg);
1947   }
1948   return true;
1949 }
1950
1951 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1952                                      const SmallVectorImpl<MachineOperand> &MOs,
1953                                      MachineInstr *MI,
1954                                      const TargetInstrInfo &TII) {
1955   // Create the base instruction with the memory operand as the first part.
1956   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1957                                               MI->getDebugLoc(), true);
1958   MachineInstrBuilder MIB(NewMI);
1959   unsigned NumAddrOps = MOs.size();
1960   for (unsigned i = 0; i != NumAddrOps; ++i)
1961     MIB.addOperand(MOs[i]);
1962   if (NumAddrOps < 4)  // FrameIndex only
1963     MIB.addImm(1).addReg(0).addImm(0);
1964
1965   // Loop over the rest of the ri operands, converting them over.
1966   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1967   for (unsigned i = 0; i != NumOps; ++i) {
1968     MachineOperand &MO = MI->getOperand(i+2);
1969     MIB.addOperand(MO);
1970   }
1971   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1972     MachineOperand &MO = MI->getOperand(i);
1973     MIB.addOperand(MO);
1974   }
1975   return MIB;
1976 }
1977
1978 static MachineInstr *FuseInst(MachineFunction &MF,
1979                               unsigned Opcode, unsigned OpNo,
1980                               const SmallVectorImpl<MachineOperand> &MOs,
1981                               MachineInstr *MI, const TargetInstrInfo &TII) {
1982   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1983                                               MI->getDebugLoc(), true);
1984   MachineInstrBuilder MIB(NewMI);
1985
1986   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1987     MachineOperand &MO = MI->getOperand(i);
1988     if (i == OpNo) {
1989       assert(MO.isReg() && "Expected to fold into reg operand!");
1990       unsigned NumAddrOps = MOs.size();
1991       for (unsigned i = 0; i != NumAddrOps; ++i)
1992         MIB.addOperand(MOs[i]);
1993       if (NumAddrOps < 4)  // FrameIndex only
1994         MIB.addImm(1).addReg(0).addImm(0);
1995     } else {
1996       MIB.addOperand(MO);
1997     }
1998   }
1999   return MIB;
2000 }
2001
2002 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2003                                 const SmallVectorImpl<MachineOperand> &MOs,
2004                                 MachineInstr *MI) {
2005   MachineFunction &MF = *MI->getParent()->getParent();
2006   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2007
2008   unsigned NumAddrOps = MOs.size();
2009   for (unsigned i = 0; i != NumAddrOps; ++i)
2010     MIB.addOperand(MOs[i]);
2011   if (NumAddrOps < 4)  // FrameIndex only
2012     MIB.addImm(1).addReg(0).addImm(0);
2013   return MIB.addImm(0);
2014 }
2015
2016 MachineInstr*
2017 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2018                                     MachineInstr *MI, unsigned i,
2019                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2020   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2021   bool isTwoAddrFold = false;
2022   unsigned NumOps = MI->getDesc().getNumOperands();
2023   bool isTwoAddr = NumOps > 1 &&
2024     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2025
2026   MachineInstr *NewMI = NULL;
2027   // Folding a memory location into the two-address part of a two-address
2028   // instruction is different than folding it other places.  It requires
2029   // replacing the *two* registers with the memory location.
2030   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2031       MI->getOperand(0).isReg() &&
2032       MI->getOperand(1).isReg() &&
2033       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2034     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2035     isTwoAddrFold = true;
2036   } else if (i == 0) { // If operand 0
2037     if (MI->getOpcode() == X86::MOV16r0)
2038       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2039     else if (MI->getOpcode() == X86::MOV32r0)
2040       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2041     else if (MI->getOpcode() == X86::MOV64r0)
2042       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2043     else if (MI->getOpcode() == X86::MOV8r0)
2044       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2045     if (NewMI)
2046       return NewMI;
2047
2048     OpcodeTablePtr = &RegOp2MemOpTable0;
2049   } else if (i == 1) {
2050     OpcodeTablePtr = &RegOp2MemOpTable1;
2051   } else if (i == 2) {
2052     OpcodeTablePtr = &RegOp2MemOpTable2;
2053   }
2054
2055   // If table selected...
2056   if (OpcodeTablePtr) {
2057     // Find the Opcode to fuse
2058     DenseMap<unsigned*, unsigned>::iterator I =
2059       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2060     if (I != OpcodeTablePtr->end()) {
2061       if (isTwoAddrFold)
2062         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2063       else
2064         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2065       return NewMI;
2066     }
2067   }
2068
2069   // No fusion
2070   if (PrintFailedFusing)
2071     cerr << "We failed to fuse operand " << i << " in " << *MI;
2072   return NULL;
2073 }
2074
2075
2076 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2077                                                   MachineInstr *MI,
2078                                                   const SmallVectorImpl<unsigned> &Ops,
2079                                                   int FrameIndex) const {
2080   // Check switch flag
2081   if (NoFusing) return NULL;
2082
2083   const MachineFrameInfo *MFI = MF.getFrameInfo();
2084   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2085   // FIXME: Move alignment requirement into tables?
2086   if (Alignment < 16) {
2087     switch (MI->getOpcode()) {
2088     default: break;
2089     // Not always safe to fold movsd into these instructions since their load
2090     // folding variants expects the address to be 16 byte aligned.
2091     case X86::FsANDNPDrr:
2092     case X86::FsANDNPSrr:
2093     case X86::FsANDPDrr:
2094     case X86::FsANDPSrr:
2095     case X86::FsORPDrr:
2096     case X86::FsORPSrr:
2097     case X86::FsXORPDrr:
2098     case X86::FsXORPSrr:
2099       return NULL;
2100     }
2101   }
2102
2103   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2104     unsigned NewOpc = 0;
2105     switch (MI->getOpcode()) {
2106     default: return NULL;
2107     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2108     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2109     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2110     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2111     }
2112     // Change to CMPXXri r, 0 first.
2113     MI->setDesc(get(NewOpc));
2114     MI->getOperand(1).ChangeToImmediate(0);
2115   } else if (Ops.size() != 1)
2116     return NULL;
2117
2118   SmallVector<MachineOperand,4> MOs;
2119   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2120   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2121 }
2122
2123 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2124                                                   MachineInstr *MI,
2125                                             const SmallVectorImpl<unsigned> &Ops,
2126                                                   MachineInstr *LoadMI) const {
2127   // Check switch flag
2128   if (NoFusing) return NULL;
2129
2130   // Determine the alignment of the load.
2131   unsigned Alignment = 0;
2132   if (LoadMI->hasOneMemOperand())
2133     Alignment = LoadMI->memoperands_begin()->getAlignment();
2134
2135   // FIXME: Move alignment requirement into tables?
2136   if (Alignment < 16) {
2137     switch (MI->getOpcode()) {
2138     default: break;
2139     // Not always safe to fold movsd into these instructions since their load
2140     // folding variants expects the address to be 16 byte aligned.
2141     case X86::FsANDNPDrr:
2142     case X86::FsANDNPSrr:
2143     case X86::FsANDPDrr:
2144     case X86::FsANDPSrr:
2145     case X86::FsORPDrr:
2146     case X86::FsORPSrr:
2147     case X86::FsXORPDrr:
2148     case X86::FsXORPSrr:
2149       return NULL;
2150     }
2151   }
2152
2153   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2154     unsigned NewOpc = 0;
2155     switch (MI->getOpcode()) {
2156     default: return NULL;
2157     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2158     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2159     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2160     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2161     }
2162     // Change to CMPXXri r, 0 first.
2163     MI->setDesc(get(NewOpc));
2164     MI->getOperand(1).ChangeToImmediate(0);
2165   } else if (Ops.size() != 1)
2166     return NULL;
2167
2168   SmallVector<MachineOperand,4> MOs;
2169   if (LoadMI->getOpcode() == X86::V_SET0 ||
2170       LoadMI->getOpcode() == X86::V_SETALLONES) {
2171     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2172     // Create a constant-pool entry and operands to load from it.
2173
2174     // x86-32 PIC requires a PIC base register for constant pools.
2175     unsigned PICBase = 0;
2176     if (TM.getRelocationModel() == Reloc::PIC_ &&
2177         !TM.getSubtarget<X86Subtarget>().is64Bit())
2178       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2179       // This doesn't work for several reasons.
2180       // 1. GlobalBaseReg may have been spilled.
2181       // 2. It may not be live at MI.
2182       return false;
2183
2184     // Create a v4i32 constant-pool entry.
2185     MachineConstantPool &MCP = *MF.getConstantPool();
2186     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2187     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2188                     ConstantVector::getNullValue(Ty) :
2189                     ConstantVector::getAllOnesValue(Ty);
2190     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2191
2192     // Create operands to load from the constant pool entry.
2193     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2194     MOs.push_back(MachineOperand::CreateImm(1));
2195     MOs.push_back(MachineOperand::CreateReg(0, false));
2196     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2197   } else {
2198     // Folding a normal load. Just copy the load's address operands.
2199     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2200     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2201       MOs.push_back(LoadMI->getOperand(i));
2202   }
2203   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2204 }
2205
2206
2207 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2208                                   const SmallVectorImpl<unsigned> &Ops) const {
2209   // Check switch flag
2210   if (NoFusing) return 0;
2211
2212   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2213     switch (MI->getOpcode()) {
2214     default: return false;
2215     case X86::TEST8rr:
2216     case X86::TEST16rr:
2217     case X86::TEST32rr:
2218     case X86::TEST64rr:
2219       return true;
2220     }
2221   }
2222
2223   if (Ops.size() != 1)
2224     return false;
2225
2226   unsigned OpNum = Ops[0];
2227   unsigned Opc = MI->getOpcode();
2228   unsigned NumOps = MI->getDesc().getNumOperands();
2229   bool isTwoAddr = NumOps > 1 &&
2230     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2231
2232   // Folding a memory location into the two-address part of a two-address
2233   // instruction is different than folding it other places.  It requires
2234   // replacing the *two* registers with the memory location.
2235   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2236   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2237     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2238   } else if (OpNum == 0) { // If operand 0
2239     switch (Opc) {
2240     case X86::MOV16r0:
2241     case X86::MOV32r0:
2242     case X86::MOV64r0:
2243     case X86::MOV8r0:
2244       return true;
2245     default: break;
2246     }
2247     OpcodeTablePtr = &RegOp2MemOpTable0;
2248   } else if (OpNum == 1) {
2249     OpcodeTablePtr = &RegOp2MemOpTable1;
2250   } else if (OpNum == 2) {
2251     OpcodeTablePtr = &RegOp2MemOpTable2;
2252   }
2253
2254   if (OpcodeTablePtr) {
2255     // Find the Opcode to fuse
2256     DenseMap<unsigned*, unsigned>::iterator I =
2257       OpcodeTablePtr->find((unsigned*)Opc);
2258     if (I != OpcodeTablePtr->end())
2259       return true;
2260   }
2261   return false;
2262 }
2263
2264 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2265                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2266                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2267   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2268     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2269   if (I == MemOp2RegOpTable.end())
2270     return false;
2271   DebugLoc dl = MI->getDebugLoc();
2272   unsigned Opc = I->second.first;
2273   unsigned Index = I->second.second & 0xf;
2274   bool FoldedLoad = I->second.second & (1 << 4);
2275   bool FoldedStore = I->second.second & (1 << 5);
2276   if (UnfoldLoad && !FoldedLoad)
2277     return false;
2278   UnfoldLoad &= FoldedLoad;
2279   if (UnfoldStore && !FoldedStore)
2280     return false;
2281   UnfoldStore &= FoldedStore;
2282
2283   const TargetInstrDesc &TID = get(Opc);
2284   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2285   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2286     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2287   SmallVector<MachineOperand,4> AddrOps;
2288   SmallVector<MachineOperand,2> BeforeOps;
2289   SmallVector<MachineOperand,2> AfterOps;
2290   SmallVector<MachineOperand,4> ImpOps;
2291   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2292     MachineOperand &Op = MI->getOperand(i);
2293     if (i >= Index && i < Index+4)
2294       AddrOps.push_back(Op);
2295     else if (Op.isReg() && Op.isImplicit())
2296       ImpOps.push_back(Op);
2297     else if (i < Index)
2298       BeforeOps.push_back(Op);
2299     else if (i > Index)
2300       AfterOps.push_back(Op);
2301   }
2302
2303   // Emit the load instruction.
2304   if (UnfoldLoad) {
2305     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2306     if (UnfoldStore) {
2307       // Address operands cannot be marked isKill.
2308       for (unsigned i = 1; i != 5; ++i) {
2309         MachineOperand &MO = NewMIs[0]->getOperand(i);
2310         if (MO.isReg())
2311           MO.setIsKill(false);
2312       }
2313     }
2314   }
2315
2316   // Emit the data processing instruction.
2317   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2318   MachineInstrBuilder MIB(DataMI);
2319
2320   if (FoldedStore)
2321     MIB.addReg(Reg, true);
2322   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2323     MIB.addOperand(BeforeOps[i]);
2324   if (FoldedLoad)
2325     MIB.addReg(Reg);
2326   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2327     MIB.addOperand(AfterOps[i]);
2328   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2329     MachineOperand &MO = ImpOps[i];
2330     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2331   }
2332   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2333   unsigned NewOpc = 0;
2334   switch (DataMI->getOpcode()) {
2335   default: break;
2336   case X86::CMP64ri32:
2337   case X86::CMP32ri:
2338   case X86::CMP16ri:
2339   case X86::CMP8ri: {
2340     MachineOperand &MO0 = DataMI->getOperand(0);
2341     MachineOperand &MO1 = DataMI->getOperand(1);
2342     if (MO1.getImm() == 0) {
2343       switch (DataMI->getOpcode()) {
2344       default: break;
2345       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2346       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2347       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2348       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2349       }
2350       DataMI->setDesc(get(NewOpc));
2351       MO1.ChangeToRegister(MO0.getReg(), false);
2352     }
2353   }
2354   }
2355   NewMIs.push_back(DataMI);
2356
2357   // Emit the store instruction.
2358   if (UnfoldStore) {
2359     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2360     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2361       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2362     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2363   }
2364
2365   return true;
2366 }
2367
2368 bool
2369 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2370                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2371   if (!N->isMachineOpcode())
2372     return false;
2373
2374   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2375     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2376   if (I == MemOp2RegOpTable.end())
2377     return false;
2378   unsigned Opc = I->second.first;
2379   unsigned Index = I->second.second & 0xf;
2380   bool FoldedLoad = I->second.second & (1 << 4);
2381   bool FoldedStore = I->second.second & (1 << 5);
2382   const TargetInstrDesc &TID = get(Opc);
2383   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2384   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2385     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2386   std::vector<SDValue> AddrOps;
2387   std::vector<SDValue> BeforeOps;
2388   std::vector<SDValue> AfterOps;
2389   DebugLoc dl = N->getDebugLoc();
2390   unsigned NumOps = N->getNumOperands();
2391   for (unsigned i = 0; i != NumOps-1; ++i) {
2392     SDValue Op = N->getOperand(i);
2393     if (i >= Index && i < Index+4)
2394       AddrOps.push_back(Op);
2395     else if (i < Index)
2396       BeforeOps.push_back(Op);
2397     else if (i > Index)
2398       AfterOps.push_back(Op);
2399   }
2400   SDValue Chain = N->getOperand(NumOps-1);
2401   AddrOps.push_back(Chain);
2402
2403   // Emit the load instruction.
2404   SDNode *Load = 0;
2405   const MachineFunction &MF = DAG.getMachineFunction();
2406   if (FoldedLoad) {
2407     MVT VT = *RC->vt_begin();
2408     bool isAligned = (RI.getStackAlignment() >= 16) ||
2409       RI.needsStackRealignment(MF);
2410     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2411                              VT, MVT::Other,
2412                              &AddrOps[0], AddrOps.size());
2413     NewNodes.push_back(Load);
2414   }
2415
2416   // Emit the data processing instruction.
2417   std::vector<MVT> VTs;
2418   const TargetRegisterClass *DstRC = 0;
2419   if (TID.getNumDefs() > 0) {
2420     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2421     DstRC = DstTOI.isLookupPtrRegClass()
2422       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2423     VTs.push_back(*DstRC->vt_begin());
2424   }
2425   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2426     MVT VT = N->getValueType(i);
2427     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2428       VTs.push_back(VT);
2429   }
2430   if (Load)
2431     BeforeOps.push_back(SDValue(Load, 0));
2432   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2433   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2434                                      BeforeOps.size());
2435   NewNodes.push_back(NewNode);
2436
2437   // Emit the store instruction.
2438   if (FoldedStore) {
2439     AddrOps.pop_back();
2440     AddrOps.push_back(SDValue(NewNode, 0));
2441     AddrOps.push_back(Chain);
2442     bool isAligned = (RI.getStackAlignment() >= 16) ||
2443       RI.needsStackRealignment(MF);
2444     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2445                                       MVT::Other, &AddrOps[0], AddrOps.size());
2446     NewNodes.push_back(Store);
2447   }
2448
2449   return true;
2450 }
2451
2452 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2453                                       bool UnfoldLoad, bool UnfoldStore) const {
2454   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2455     MemOp2RegOpTable.find((unsigned*)Opc);
2456   if (I == MemOp2RegOpTable.end())
2457     return 0;
2458   bool FoldedLoad = I->second.second & (1 << 4);
2459   bool FoldedStore = I->second.second & (1 << 5);
2460   if (UnfoldLoad && !FoldedLoad)
2461     return 0;
2462   if (UnfoldStore && !FoldedStore)
2463     return 0;
2464   return I->second.first;
2465 }
2466
2467 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2468   if (MBB.empty()) return false;
2469
2470   switch (MBB.back().getOpcode()) {
2471   case X86::TCRETURNri:
2472   case X86::TCRETURNdi:
2473   case X86::RET:     // Return.
2474   case X86::RETI:
2475   case X86::TAILJMPd:
2476   case X86::TAILJMPr:
2477   case X86::TAILJMPm:
2478   case X86::JMP:     // Uncond branch.
2479   case X86::JMP32r:  // Indirect branch.
2480   case X86::JMP64r:  // Indirect branch (64-bit).
2481   case X86::JMP32m:  // Indirect branch through mem.
2482   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2483     return true;
2484   default: return false;
2485   }
2486 }
2487
2488 bool X86InstrInfo::
2489 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2490   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2491   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2492   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2493     return true;
2494   Cond[0].setImm(GetOppositeBranchCondition(CC));
2495   return false;
2496 }
2497
2498 bool X86InstrInfo::
2499 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2500   // FIXME: Return false for x87 stack register classes for now. We can't
2501   // allow any loads of these registers before FpGet_ST0_80.
2502   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2503            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2504 }
2505
2506 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2507   switch (Desc->TSFlags & X86II::ImmMask) {
2508   case X86II::Imm8:   return 1;
2509   case X86II::Imm16:  return 2;
2510   case X86II::Imm32:  return 4;
2511   case X86II::Imm64:  return 8;
2512   default: assert(0 && "Immediate size not set!");
2513     return 0;
2514   }
2515 }
2516
2517 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2518 /// e.g. r8, xmm8, etc.
2519 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2520   if (!MO.isReg()) return false;
2521   switch (MO.getReg()) {
2522   default: break;
2523   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2524   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2525   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2526   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2527   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2528   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2529   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2530   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2531   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2532   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2533     return true;
2534   }
2535   return false;
2536 }
2537
2538
2539 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2540 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2541 /// size, and 3) use of X86-64 extended registers.
2542 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2543   unsigned REX = 0;
2544   const TargetInstrDesc &Desc = MI.getDesc();
2545
2546   // Pseudo instructions do not need REX prefix byte.
2547   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2548     return 0;
2549   if (Desc.TSFlags & X86II::REX_W)
2550     REX |= 1 << 3;
2551
2552   unsigned NumOps = Desc.getNumOperands();
2553   if (NumOps) {
2554     bool isTwoAddr = NumOps > 1 &&
2555       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2556
2557     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2558     unsigned i = isTwoAddr ? 1 : 0;
2559     for (unsigned e = NumOps; i != e; ++i) {
2560       const MachineOperand& MO = MI.getOperand(i);
2561       if (MO.isReg()) {
2562         unsigned Reg = MO.getReg();
2563         if (isX86_64NonExtLowByteReg(Reg))
2564           REX |= 0x40;
2565       }
2566     }
2567
2568     switch (Desc.TSFlags & X86II::FormMask) {
2569     case X86II::MRMInitReg:
2570       if (isX86_64ExtendedReg(MI.getOperand(0)))
2571         REX |= (1 << 0) | (1 << 2);
2572       break;
2573     case X86II::MRMSrcReg: {
2574       if (isX86_64ExtendedReg(MI.getOperand(0)))
2575         REX |= 1 << 2;
2576       i = isTwoAddr ? 2 : 1;
2577       for (unsigned e = NumOps; i != e; ++i) {
2578         const MachineOperand& MO = MI.getOperand(i);
2579         if (isX86_64ExtendedReg(MO))
2580           REX |= 1 << 0;
2581       }
2582       break;
2583     }
2584     case X86II::MRMSrcMem: {
2585       if (isX86_64ExtendedReg(MI.getOperand(0)))
2586         REX |= 1 << 2;
2587       unsigned Bit = 0;
2588       i = isTwoAddr ? 2 : 1;
2589       for (; i != NumOps; ++i) {
2590         const MachineOperand& MO = MI.getOperand(i);
2591         if (MO.isReg()) {
2592           if (isX86_64ExtendedReg(MO))
2593             REX |= 1 << Bit;
2594           Bit++;
2595         }
2596       }
2597       break;
2598     }
2599     case X86II::MRM0m: case X86II::MRM1m:
2600     case X86II::MRM2m: case X86II::MRM3m:
2601     case X86II::MRM4m: case X86II::MRM5m:
2602     case X86II::MRM6m: case X86II::MRM7m:
2603     case X86II::MRMDestMem: {
2604       unsigned e = isTwoAddr ? 5 : 4;
2605       i = isTwoAddr ? 1 : 0;
2606       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2607         REX |= 1 << 2;
2608       unsigned Bit = 0;
2609       for (; i != e; ++i) {
2610         const MachineOperand& MO = MI.getOperand(i);
2611         if (MO.isReg()) {
2612           if (isX86_64ExtendedReg(MO))
2613             REX |= 1 << Bit;
2614           Bit++;
2615         }
2616       }
2617       break;
2618     }
2619     default: {
2620       if (isX86_64ExtendedReg(MI.getOperand(0)))
2621         REX |= 1 << 0;
2622       i = isTwoAddr ? 2 : 1;
2623       for (unsigned e = NumOps; i != e; ++i) {
2624         const MachineOperand& MO = MI.getOperand(i);
2625         if (isX86_64ExtendedReg(MO))
2626           REX |= 1 << 2;
2627       }
2628       break;
2629     }
2630     }
2631   }
2632   return REX;
2633 }
2634
2635 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2636 /// relative block address instruction
2637 ///
2638 static unsigned sizePCRelativeBlockAddress() {
2639   return 4;
2640 }
2641
2642 /// sizeGlobalAddress - Give the size of the emission of this global address
2643 ///
2644 static unsigned sizeGlobalAddress(bool dword) {
2645   return dword ? 8 : 4;
2646 }
2647
2648 /// sizeConstPoolAddress - Give the size of the emission of this constant
2649 /// pool address
2650 ///
2651 static unsigned sizeConstPoolAddress(bool dword) {
2652   return dword ? 8 : 4;
2653 }
2654
2655 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2656 /// symbol
2657 ///
2658 static unsigned sizeExternalSymbolAddress(bool dword) {
2659   return dword ? 8 : 4;
2660 }
2661
2662 /// sizeJumpTableAddress - Give the size of the emission of this jump
2663 /// table address
2664 ///
2665 static unsigned sizeJumpTableAddress(bool dword) {
2666   return dword ? 8 : 4;
2667 }
2668
2669 static unsigned sizeConstant(unsigned Size) {
2670   return Size;
2671 }
2672
2673 static unsigned sizeRegModRMByte(){
2674   return 1;
2675 }
2676
2677 static unsigned sizeSIBByte(){
2678   return 1;
2679 }
2680
2681 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2682   unsigned FinalSize = 0;
2683   // If this is a simple integer displacement that doesn't require a relocation.
2684   if (!RelocOp) {
2685     FinalSize += sizeConstant(4);
2686     return FinalSize;
2687   }
2688
2689   // Otherwise, this is something that requires a relocation.
2690   if (RelocOp->isGlobal()) {
2691     FinalSize += sizeGlobalAddress(false);
2692   } else if (RelocOp->isCPI()) {
2693     FinalSize += sizeConstPoolAddress(false);
2694   } else if (RelocOp->isJTI()) {
2695     FinalSize += sizeJumpTableAddress(false);
2696   } else {
2697     assert(0 && "Unknown value to relocate!");
2698   }
2699   return FinalSize;
2700 }
2701
2702 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2703                                     bool IsPIC, bool Is64BitMode) {
2704   const MachineOperand &Op3 = MI.getOperand(Op+3);
2705   int DispVal = 0;
2706   const MachineOperand *DispForReloc = 0;
2707   unsigned FinalSize = 0;
2708
2709   // Figure out what sort of displacement we have to handle here.
2710   if (Op3.isGlobal()) {
2711     DispForReloc = &Op3;
2712   } else if (Op3.isCPI()) {
2713     if (Is64BitMode || IsPIC) {
2714       DispForReloc = &Op3;
2715     } else {
2716       DispVal = 1;
2717     }
2718   } else if (Op3.isJTI()) {
2719     if (Is64BitMode || IsPIC) {
2720       DispForReloc = &Op3;
2721     } else {
2722       DispVal = 1;
2723     }
2724   } else {
2725     DispVal = 1;
2726   }
2727
2728   const MachineOperand &Base     = MI.getOperand(Op);
2729   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2730
2731   unsigned BaseReg = Base.getReg();
2732
2733   // Is a SIB byte needed?
2734   if (IndexReg.getReg() == 0 &&
2735       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2736     if (BaseReg == 0) {  // Just a displacement?
2737       // Emit special case [disp32] encoding
2738       ++FinalSize;
2739       FinalSize += getDisplacementFieldSize(DispForReloc);
2740     } else {
2741       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2742       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2743         // Emit simple indirect register encoding... [EAX] f.e.
2744         ++FinalSize;
2745       // Be pessimistic and assume it's a disp32, not a disp8
2746       } else {
2747         // Emit the most general non-SIB encoding: [REG+disp32]
2748         ++FinalSize;
2749         FinalSize += getDisplacementFieldSize(DispForReloc);
2750       }
2751     }
2752
2753   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2754     assert(IndexReg.getReg() != X86::ESP &&
2755            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2756
2757     bool ForceDisp32 = false;
2758     if (BaseReg == 0 || DispForReloc) {
2759       // Emit the normal disp32 encoding.
2760       ++FinalSize;
2761       ForceDisp32 = true;
2762     } else {
2763       ++FinalSize;
2764     }
2765
2766     FinalSize += sizeSIBByte();
2767
2768     // Do we need to output a displacement?
2769     if (DispVal != 0 || ForceDisp32) {
2770       FinalSize += getDisplacementFieldSize(DispForReloc);
2771     }
2772   }
2773   return FinalSize;
2774 }
2775
2776
2777 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2778                                     const TargetInstrDesc *Desc,
2779                                     bool IsPIC, bool Is64BitMode) {
2780
2781   unsigned Opcode = Desc->Opcode;
2782   unsigned FinalSize = 0;
2783
2784   // Emit the lock opcode prefix as needed.
2785   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2786
2787   // Emit segment overrid opcode prefix as needed.
2788   switch (Desc->TSFlags & X86II::SegOvrMask) {
2789   case X86II::FS:
2790   case X86II::GS:
2791    ++FinalSize;
2792    break;
2793   default: assert(0 && "Invalid segment!");
2794   case 0: break;  // No segment override!
2795   }
2796
2797   // Emit the repeat opcode prefix as needed.
2798   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2799
2800   // Emit the operand size opcode prefix as needed.
2801   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2802
2803   // Emit the address size opcode prefix as needed.
2804   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2805
2806   bool Need0FPrefix = false;
2807   switch (Desc->TSFlags & X86II::Op0Mask) {
2808   case X86II::TB:  // Two-byte opcode prefix
2809   case X86II::T8:  // 0F 38
2810   case X86II::TA:  // 0F 3A
2811     Need0FPrefix = true;
2812     break;
2813   case X86II::REP: break; // already handled.
2814   case X86II::XS:   // F3 0F
2815     ++FinalSize;
2816     Need0FPrefix = true;
2817     break;
2818   case X86II::XD:   // F2 0F
2819     ++FinalSize;
2820     Need0FPrefix = true;
2821     break;
2822   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2823   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2824     ++FinalSize;
2825     break; // Two-byte opcode prefix
2826   default: assert(0 && "Invalid prefix!");
2827   case 0: break;  // No prefix!
2828   }
2829
2830   if (Is64BitMode) {
2831     // REX prefix
2832     unsigned REX = X86InstrInfo::determineREX(MI);
2833     if (REX)
2834       ++FinalSize;
2835   }
2836
2837   // 0x0F escape code must be emitted just before the opcode.
2838   if (Need0FPrefix)
2839     ++FinalSize;
2840
2841   switch (Desc->TSFlags & X86II::Op0Mask) {
2842   case X86II::T8:  // 0F 38
2843     ++FinalSize;
2844     break;
2845   case X86II::TA:    // 0F 3A
2846     ++FinalSize;
2847     break;
2848   }
2849
2850   // If this is a two-address instruction, skip one of the register operands.
2851   unsigned NumOps = Desc->getNumOperands();
2852   unsigned CurOp = 0;
2853   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2854     CurOp++;
2855
2856   switch (Desc->TSFlags & X86II::FormMask) {
2857   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2858   case X86II::Pseudo:
2859     // Remember the current PC offset, this is the PIC relocation
2860     // base address.
2861     switch (Opcode) {
2862     default:
2863       break;
2864     case TargetInstrInfo::INLINEASM: {
2865       const MachineFunction *MF = MI.getParent()->getParent();
2866       const char *AsmStr = MI.getOperand(0).getSymbolName();
2867       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2868       FinalSize += AI->getInlineAsmLength(AsmStr);
2869       break;
2870     }
2871     case TargetInstrInfo::DBG_LABEL:
2872     case TargetInstrInfo::EH_LABEL:
2873       break;
2874     case TargetInstrInfo::IMPLICIT_DEF:
2875     case TargetInstrInfo::DECLARE:
2876     case X86::DWARF_LOC:
2877     case X86::FP_REG_KILL:
2878       break;
2879     case X86::MOVPC32r: {
2880       // This emits the "call" portion of this pseudo instruction.
2881       ++FinalSize;
2882       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2883       break;
2884     }
2885     case X86::TLS_tp:
2886     case X86::TLS_gs_ri:
2887       FinalSize += 2;
2888       FinalSize += sizeGlobalAddress(false);
2889       break;
2890     }
2891     CurOp = NumOps;
2892     break;
2893   case X86II::RawFrm:
2894     ++FinalSize;
2895
2896     if (CurOp != NumOps) {
2897       const MachineOperand &MO = MI.getOperand(CurOp++);
2898       if (MO.isMBB()) {
2899         FinalSize += sizePCRelativeBlockAddress();
2900       } else if (MO.isGlobal()) {
2901         FinalSize += sizeGlobalAddress(false);
2902       } else if (MO.isSymbol()) {
2903         FinalSize += sizeExternalSymbolAddress(false);
2904       } else if (MO.isImm()) {
2905         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2906       } else {
2907         assert(0 && "Unknown RawFrm operand!");
2908       }
2909     }
2910     break;
2911
2912   case X86II::AddRegFrm:
2913     ++FinalSize;
2914     ++CurOp;
2915
2916     if (CurOp != NumOps) {
2917       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2918       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2919       if (MO1.isImm())
2920         FinalSize += sizeConstant(Size);
2921       else {
2922         bool dword = false;
2923         if (Opcode == X86::MOV64ri)
2924           dword = true;
2925         if (MO1.isGlobal()) {
2926           FinalSize += sizeGlobalAddress(dword);
2927         } else if (MO1.isSymbol())
2928           FinalSize += sizeExternalSymbolAddress(dword);
2929         else if (MO1.isCPI())
2930           FinalSize += sizeConstPoolAddress(dword);
2931         else if (MO1.isJTI())
2932           FinalSize += sizeJumpTableAddress(dword);
2933       }
2934     }
2935     break;
2936
2937   case X86II::MRMDestReg: {
2938     ++FinalSize;
2939     FinalSize += sizeRegModRMByte();
2940     CurOp += 2;
2941     if (CurOp != NumOps) {
2942       ++CurOp;
2943       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2944     }
2945     break;
2946   }
2947   case X86II::MRMDestMem: {
2948     ++FinalSize;
2949     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2950     CurOp += 5;
2951     if (CurOp != NumOps) {
2952       ++CurOp;
2953       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2954     }
2955     break;
2956   }
2957
2958   case X86II::MRMSrcReg:
2959     ++FinalSize;
2960     FinalSize += sizeRegModRMByte();
2961     CurOp += 2;
2962     if (CurOp != NumOps) {
2963       ++CurOp;
2964       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2965     }
2966     break;
2967
2968   case X86II::MRMSrcMem: {
2969
2970     ++FinalSize;
2971     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2972     CurOp += 5;
2973     if (CurOp != NumOps) {
2974       ++CurOp;
2975       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2976     }
2977     break;
2978   }
2979
2980   case X86II::MRM0r: case X86II::MRM1r:
2981   case X86II::MRM2r: case X86II::MRM3r:
2982   case X86II::MRM4r: case X86II::MRM5r:
2983   case X86II::MRM6r: case X86II::MRM7r:
2984     ++FinalSize;
2985     ++CurOp;
2986     FinalSize += sizeRegModRMByte();
2987
2988     if (CurOp != NumOps) {
2989       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2990       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2991       if (MO1.isImm())
2992         FinalSize += sizeConstant(Size);
2993       else {
2994         bool dword = false;
2995         if (Opcode == X86::MOV64ri32)
2996           dword = true;
2997         if (MO1.isGlobal()) {
2998           FinalSize += sizeGlobalAddress(dword);
2999         } else if (MO1.isSymbol())
3000           FinalSize += sizeExternalSymbolAddress(dword);
3001         else if (MO1.isCPI())
3002           FinalSize += sizeConstPoolAddress(dword);
3003         else if (MO1.isJTI())
3004           FinalSize += sizeJumpTableAddress(dword);
3005       }
3006     }
3007     break;
3008
3009   case X86II::MRM0m: case X86II::MRM1m:
3010   case X86II::MRM2m: case X86II::MRM3m:
3011   case X86II::MRM4m: case X86II::MRM5m:
3012   case X86II::MRM6m: case X86II::MRM7m: {
3013
3014     ++FinalSize;
3015     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3016     CurOp += 4;
3017
3018     if (CurOp != NumOps) {
3019       const MachineOperand &MO = MI.getOperand(CurOp++);
3020       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3021       if (MO.isImm())
3022         FinalSize += sizeConstant(Size);
3023       else {
3024         bool dword = false;
3025         if (Opcode == X86::MOV64mi32)
3026           dword = true;
3027         if (MO.isGlobal()) {
3028           FinalSize += sizeGlobalAddress(dword);
3029         } else if (MO.isSymbol())
3030           FinalSize += sizeExternalSymbolAddress(dword);
3031         else if (MO.isCPI())
3032           FinalSize += sizeConstPoolAddress(dword);
3033         else if (MO.isJTI())
3034           FinalSize += sizeJumpTableAddress(dword);
3035       }
3036     }
3037     break;
3038   }
3039
3040   case X86II::MRMInitReg:
3041     ++FinalSize;
3042     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3043     FinalSize += sizeRegModRMByte();
3044     ++CurOp;
3045     break;
3046   }
3047
3048   if (!Desc->isVariadic() && CurOp != NumOps) {
3049     cerr << "Cannot determine size: ";
3050     MI.dump();
3051     cerr << '\n';
3052     abort();
3053   }
3054
3055
3056   return FinalSize;
3057 }
3058
3059
3060 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3061   const TargetInstrDesc &Desc = MI->getDesc();
3062   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3063   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3064   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3065   if (Desc.getOpcode() == X86::MOVPC32r) {
3066     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3067   }
3068   return Size;
3069 }
3070
3071 /// getGlobalBaseReg - Return a virtual register initialized with the
3072 /// the global base register value. Output instructions required to
3073 /// initialize the register in the function entry block, if necessary.
3074 ///
3075 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3076   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3077          "X86-64 PIC uses RIP relative addressing");
3078
3079   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3080   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3081   if (GlobalBaseReg != 0)
3082     return GlobalBaseReg;
3083
3084   // Insert the set of GlobalBaseReg into the first MBB of the function
3085   MachineBasicBlock &FirstMBB = MF->front();
3086   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3087   DebugLoc DL = DebugLoc::getUnknownLoc();
3088   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3089   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3090   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3091
3092   const TargetInstrInfo *TII = TM.getInstrInfo();
3093   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3094   // only used in JIT code emission as displacement to pc.
3095   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC)
3096     .addImm(0);
3097
3098   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3099   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3100   if (TM.getRelocationModel() == Reloc::PIC_ &&
3101       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3102     GlobalBaseReg =
3103       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3104     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3105       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3106   } else {
3107     GlobalBaseReg = PC;
3108   }
3109
3110   X86FI->setGlobalBaseReg(GlobalBaseReg);
3111   return GlobalBaseReg;
3112 }