lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86OpTblEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI) {
 108
 109   static const X86OpTblEntry OpTbl2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 273     unsigned RegOp = OpTbl2Addr[i].RegOp;
 274     unsigned MemOp = OpTbl2Addr[i].MemOp;
 275     unsigned Flags = OpTbl2Addr[i].Flags;
 276     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 277                   RegOp, MemOp,
 278                   // Index 0, folded load and store, no alignment requirement.
 279                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 280   }
 281
 282   static const X86OpTblEntry OpTbl0[] = {
 283     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 284     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 285     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 286     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 287     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 288     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 289     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 291     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 292     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 294     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 295     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 296     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 297     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 298     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 299     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 300     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 301     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 302     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 303     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 336     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 337     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 338     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 339     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 340     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 341     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 342     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 343     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 344     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 345     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 346     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 347     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 348     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 349     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 350     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 351     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 352     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 353     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 354     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 355     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 356     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 357     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 358     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 359     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 360     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 361     // AVX 128-bit versions of foldable instructions
 362     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 363     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 364     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 368     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 369     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 370     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 371     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 372     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 373     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 374     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 375     // AVX 256-bit foldable instructions
 376     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 377     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 378     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 379     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 380     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 381     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 382     // AVX-512 foldable instructions
 383     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 384     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 385     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 386     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 387     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 388     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 389     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 390     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 391     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 392     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 393     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 394     // AVX-512 foldable instructions (256-bit versions)
 395     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 396     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 397     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 398     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 399     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 400     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 401     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 402     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 403     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 404     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 405     // AVX-512 foldable instructions (128-bit versions)
 406     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 407     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 408     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 409     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 410     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 411     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 412     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 413     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 414     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 415     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 416     // F16C foldable instructions
 417     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 418     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 419   };
 420
 421   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 422     unsigned RegOp      = OpTbl0[i].RegOp;
 423     unsigned MemOp      = OpTbl0[i].MemOp;
 424     unsigned Flags      = OpTbl0[i].Flags;
 425     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 426                   RegOp, MemOp, TB_INDEX_0 | Flags);
 427   }
 428
 429   static const X86OpTblEntry OpTbl1[] = {
 430     { X86::CMP16rr,         X86::CMP16rm,             0 },
 431     { X86::CMP32rr,         X86::CMP32rm,             0 },
 432     { X86::CMP64rr,         X86::CMP64rm,             0 },
 433     { X86::CMP8rr,          X86::CMP8rm,              0 },
 434     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 435     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 436     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 437     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 438     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 439     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 440     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 441     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 442     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 443     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 444     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 445     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 446     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 447     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 448     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 449     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 450     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 451     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 452     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 453     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 454     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 455     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 456     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 457     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 458     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 459     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 460     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 461     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 462     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 463     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 464     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 465     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 466     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 467     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 468     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 469     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 470     { X86::MOV16rr,         X86::MOV16rm,             0 },
 471     { X86::MOV32rr,         X86::MOV32rm,             0 },
 472     { X86::MOV64rr,         X86::MOV64rm,             0 },
 473     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 474     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 475     { X86::MOV8rr,          X86::MOV8rm,              0 },
 476     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 477     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 478     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 479     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 480     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 481     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 482     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 483     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 484     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 485     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 486     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 487     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 488     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 489     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 490     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 491     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 492     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 493     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 494     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 495     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 496     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 497     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 498     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 499     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 500     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 501     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 502     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 503     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 504     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 505     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 506     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 507     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 508     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 509     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 510     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 511     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 512     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 513     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 514     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 515     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 516     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 517     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 518     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 519     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 520     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 521     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 522     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 523     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
 524     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 525     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 526     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 527     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
 528     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 529     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 530     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 531     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 532     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 533     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 534     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 535     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 536     { X86::TEST16rr,        X86::TEST16rm,            0 },
 537     { X86::TEST32rr,        X86::TEST32rm,            0 },
 538     { X86::TEST64rr,        X86::TEST64rm,            0 },
 539     { X86::TEST8rr,         X86::TEST8rm,             0 },
 540     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 541     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 542     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 543     // AVX 128-bit versions of foldable instructions
 544     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 545     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 546     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 547     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 548     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 549     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 550     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 551     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 552     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 553     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 554     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 555     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 556     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 557     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 558     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 559     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 560     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 561     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 562     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 563     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 564     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 565     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 566     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 567     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 568     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 569     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 570     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 571     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 572     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 573     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 574     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 575     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 576     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 577     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 578     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 579     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 580     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 581     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 582     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 583     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 584     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 585     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 586     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 587     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 588     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 589     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 590     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 591     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 592     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 593     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 594     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 595     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 596     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 597     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 598     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 599     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 600     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 601     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 602     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 603     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 604     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 605     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 606     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 607     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 608     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 609     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
 610     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 611     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 612     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 613     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
 614     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 615     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 616     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 617     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 618     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 619     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 620
 621     // AVX 256-bit foldable instructions
 622     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 623     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 624     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 625     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 626     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 627     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 628     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 629     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 630     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 631     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 632     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 633     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 634     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 635     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 636     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 637     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 638     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 639     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 640     { X86::VPTESTYrr,       X86::VPTESTYrm,           0 },
 641     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 642     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
 643     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 644     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 645     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 646     { X86::VRSQRTPSYr_Int,  X86::VRSQRTPSYm_Int,      0 },
 647     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 648     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 649     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 650     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 651
 652     // AVX2 foldable instructions
 653     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 654     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 655     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 656     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 657     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 658     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 659     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 660     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 661     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 662
 663     // XOP foldable instructions
 664     { X86::VFRCZPDrr,          X86::VFRCZPDrm,        0 },
 665     { X86::VFRCZPDrrY,         X86::VFRCZPDrmY,       0 },
 666     { X86::VFRCZPSrr,          X86::VFRCZPSrm,        0 },
 667     { X86::VFRCZPSrrY,         X86::VFRCZPSrmY,       0 },
 668     { X86::VFRCZSDrr,          X86::VFRCZSDrm,        0 },
 669     { X86::VFRCZSSrr,          X86::VFRCZSSrm,        0 },
 670     { X86::VPHADDBDrr,         X86::VPHADDBDrm,       0 },
 671     { X86::VPHADDBQrr,         X86::VPHADDBQrm,       0 },
 672     { X86::VPHADDBWrr,         X86::VPHADDBWrm,       0 },
 673     { X86::VPHADDDQrr,         X86::VPHADDDQrm,       0 },
 674     { X86::VPHADDWDrr,         X86::VPHADDWDrm,       0 },
 675     { X86::VPHADDWQrr,         X86::VPHADDWQrm,       0 },
 676     { X86::VPHADDUBDrr,        X86::VPHADDUBDrm,      0 },
 677     { X86::VPHADDUBQrr,        X86::VPHADDUBQrm,      0 },
 678     { X86::VPHADDUBWrr,        X86::VPHADDUBWrm,      0 },
 679     { X86::VPHADDUDQrr,        X86::VPHADDUDQrm,      0 },
 680     { X86::VPHADDUWDrr,        X86::VPHADDUWDrm,      0 },
 681     { X86::VPHADDUWQrr,        X86::VPHADDUWQrm,      0 },
 682     { X86::VPHSUBBWrr,         X86::VPHSUBBWrm,       0 },
 683     { X86::VPHSUBDQrr,         X86::VPHSUBDQrm,       0 },
 684     { X86::VPHSUBWDrr,         X86::VPHSUBWDrm,       0 },
 685     { X86::VPROTBri,           X86::VPROTBmi,         0 },
 686     { X86::VPROTBrr,           X86::VPROTBmr,         0 },
 687     { X86::VPROTDri,           X86::VPROTDmi,         0 },
 688     { X86::VPROTDrr,           X86::VPROTDmr,         0 },
 689     { X86::VPROTQri,           X86::VPROTQmi,         0 },
 690     { X86::VPROTQrr,           X86::VPROTQmr,         0 },
 691     { X86::VPROTWri,           X86::VPROTWmi,         0 },
 692     { X86::VPROTWrr,           X86::VPROTWmr,         0 },
 693     { X86::VPSHABrr,           X86::VPSHABmr,         0 },
 694     { X86::VPSHADrr,           X86::VPSHADmr,         0 },
 695     { X86::VPSHAQrr,           X86::VPSHAQmr,         0 },
 696     { X86::VPSHAWrr,           X86::VPSHAWmr,         0 },
 697     { X86::VPSHLBrr,           X86::VPSHLBmr,         0 },
 698     { X86::VPSHLDrr,           X86::VPSHLDmr,         0 },
 699     { X86::VPSHLQrr,           X86::VPSHLQmr,         0 },
 700     { X86::VPSHLWrr,           X86::VPSHLWmr,         0 },
 701
 702     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 703     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 704     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 705     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 706     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 707     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 708     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 709     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 710     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 711     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 712     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 713     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 714     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 715     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 716     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 717     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 718     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 719     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 720     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 721     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 722     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 723     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 724     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 725     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 726     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 727     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 728     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 729     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 730     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 731     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 732     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 733     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 734     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 735     { X86::RORX32ri,        X86::RORX32mi,            0 },
 736     { X86::RORX64ri,        X86::RORX64mi,            0 },
 737     { X86::SARX32rr,        X86::SARX32rm,            0 },
 738     { X86::SARX64rr,        X86::SARX64rm,            0 },
 739     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 740     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 741     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 742     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 743     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 744     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 745     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 746     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 747     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 748     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 749     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 750
 751     // AVX-512 foldable instructions
 752     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 753     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 754     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 755     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 756     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 757     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 758     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 759     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 760     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 761     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 762     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 763     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 764     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 765     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 766     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 767     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 768     // AVX-512 foldable instructions (256-bit versions)
 769     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 770     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 771     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 772     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 773     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 774     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 775     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 776     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 777     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 778     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 779     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 780     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 781     // AVX-512 foldable instructions (256-bit versions)
 782     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 783     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 784     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 785     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 786     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 787     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 788     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 789     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 790     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 791     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 792     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 793
 794     // F16C foldable instructions
 795     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 796     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 797
 798     // AES foldable instructions
 799     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 800     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 801     { X86::VAESIMCrr,             X86::VAESIMCrm,             TB_ALIGN_16 },
 802     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, TB_ALIGN_16 }
 803   };
 804
 805   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 806     unsigned RegOp = OpTbl1[i].RegOp;
 807     unsigned MemOp = OpTbl1[i].MemOp;
 808     unsigned Flags = OpTbl1[i].Flags;
 809     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 810                   RegOp, MemOp,
 811                   // Index 1, folded load
 812                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 813   }
 814
 815   static const X86OpTblEntry OpTbl2[] = {
 816     { X86::ADC32rr,         X86::ADC32rm,       0 },
 817     { X86::ADC64rr,         X86::ADC64rm,       0 },
 818     { X86::ADD16rr,         X86::ADD16rm,       0 },
 819     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 820     { X86::ADD32rr,         X86::ADD32rm,       0 },
 821     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 822     { X86::ADD64rr,         X86::ADD64rm,       0 },
 823     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 824     { X86::ADD8rr,          X86::ADD8rm,        0 },
 825     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 826     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 827     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 828     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 829     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 830     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 831     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 832     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 833     { X86::AND16rr,         X86::AND16rm,       0 },
 834     { X86::AND32rr,         X86::AND32rm,       0 },
 835     { X86::AND64rr,         X86::AND64rm,       0 },
 836     { X86::AND8rr,          X86::AND8rm,        0 },
 837     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 838     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 839     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 840     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 841     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 842     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 843     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 844     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 845     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 846     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 847     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 848     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 849     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 850     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 851     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 852     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 853     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 854     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 855     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 856     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 857     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 858     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 859     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 860     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 861     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 862     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 863     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 864     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 865     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 866     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 867     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 868     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 869     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 870     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 871     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 872     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 873     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 874     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 875     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 876     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 877     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 878     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 879     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 880     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 881     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 882     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 883     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 884     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 885     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 886     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 887     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 888     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 889     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 890     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 891     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 892     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 893     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 894     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 895     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 896     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 897     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 898     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 899     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 900     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 901     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 902     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 903     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 904     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 905     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 906     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 907     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 908     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 909     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 910     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 911     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 912     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 913     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 914     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 915     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 916     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 917     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 918     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 919     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 920     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 921     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 922     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 923     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 924     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 925     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 926     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 927     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 928     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 929     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 930     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 931     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
 932     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 933     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
 934     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 935     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 936     { X86::MINSDrr,         X86::MINSDrm,       0 },
 937     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
 938     { X86::MINSSrr,         X86::MINSSrm,       0 },
 939     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
 940     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
 941     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
 942     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
 943     { X86::MULSDrr,         X86::MULSDrm,       0 },
 944     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
 945     { X86::MULSSrr,         X86::MULSSrm,       0 },
 946     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
 947     { X86::OR16rr,          X86::OR16rm,        0 },
 948     { X86::OR32rr,          X86::OR32rm,        0 },
 949     { X86::OR64rr,          X86::OR64rm,        0 },
 950     { X86::OR8rr,           X86::OR8rm,         0 },
 951     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
 952     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
 953     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
 954     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
 955     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
 956     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
 957     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
 958     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
 959     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
 960     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
 961     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
 962     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
 963     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
 964     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
 965     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
 966     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
 967     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
 968     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
 969     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
 970     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
 971     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
 972     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
 973     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
 974     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
 975     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
 976     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
 977     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
 978     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
 979     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
 980     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
 981     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
 982     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
 983     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
 984     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
 985     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
 986     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
 987     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
 988     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
 989     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
 990     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
 991     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
 992     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
 993     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
 994     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
 995     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
 996     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
 997     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
 998     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
 999     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
1000     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
1001     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
1002     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
1003     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
1004     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
1005     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
1006     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
1007     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
1008     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
1009     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
1010     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
1011     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
1012     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
1013     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
1014     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
1015     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
1016     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
1017     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
1018     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
1019     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
1020     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
1021     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
1022     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
1023     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
1024     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
1025     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
1026     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
1027     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
1028     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
1029     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
1030     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
1031     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
1032     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
1033     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
1034     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
1035     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
1036     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
1037     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
1038     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
1039     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
1040     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
1041     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1042     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1043     { X86::SBB32rr,         X86::SBB32rm,       0 },
1044     { X86::SBB64rr,         X86::SBB64rm,       0 },
1045     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1046     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1047     { X86::SUB16rr,         X86::SUB16rm,       0 },
1048     { X86::SUB32rr,         X86::SUB32rm,       0 },
1049     { X86::SUB64rr,         X86::SUB64rm,       0 },
1050     { X86::SUB8rr,          X86::SUB8rm,        0 },
1051     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1052     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1053     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1054     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1055     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1056     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1057     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1058     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1059     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1060     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1061     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1062     { X86::XOR16rr,         X86::XOR16rm,       0 },
1063     { X86::XOR32rr,         X86::XOR32rm,       0 },
1064     { X86::XOR64rr,         X86::XOR64rm,       0 },
1065     { X86::XOR8rr,          X86::XOR8rm,        0 },
1066     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1067     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1068
1069     // AVX 128-bit versions of foldable instructions
1070     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1071     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1072     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1073     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1074     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1075     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1076     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1077     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1078     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1079     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1080     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1081     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1082     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1083     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1084     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1085     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1086     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1087     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1088     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1089     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1090     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1091     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1092     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1093     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1094     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1095     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1096     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1097     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1098     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1099     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1100     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1101     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1102     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1103     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1104     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1105     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1106     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1107     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1108     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1109     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1110     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1111     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1112     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1113     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1114     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        0 },
1115     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        0 },
1116     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         0 },
1117     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         0 },
1118     { X86::VFsORPDrr,         X86::VFsORPDrm,          0 },
1119     { X86::VFsORPSrr,         X86::VFsORPSrm,          0 },
1120     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         0 },
1121     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         0 },
1122     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1123     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1124     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1125     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1126     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1127     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1128     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1129     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1130     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1131     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1132     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1133     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1134     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1135     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1136     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1137     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1138     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1139     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1140     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1141     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1142     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1143     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1144     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1145     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1146     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1147     { X86::VORPDrr,           X86::VORPDrm,            0 },
1148     { X86::VORPSrr,           X86::VORPSrm,            0 },
1149     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1150     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1151     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1152     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1153     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1154     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1155     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1156     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1157     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1158     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1159     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1160     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1161     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1162     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1163     { X86::VPANDrr,           X86::VPANDrm,            0 },
1164     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1165     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1166     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1167     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1168     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1169     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1170     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1171     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1172     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1173     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1174     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1175     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1176     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1177     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1178     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1179     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1180     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1181     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1182     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1183     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1184     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1185     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1186     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1187     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1188     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1189     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1190     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1191     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1192     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1193     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1194     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1195     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1196     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1197     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1198     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1199     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1200     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1201     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1202     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1203     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1204     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1205     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1206     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1207     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1208     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1209     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1210     { X86::VPORrr,            X86::VPORrm,             0 },
1211     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1212     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1213     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1214     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1215     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1216     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1217     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1218     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1219     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1220     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1221     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1222     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1223     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1224     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1225     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1226     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1227     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1228     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1229     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1230     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1231     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1232     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1233     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1234     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1235     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1236     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1237     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1238     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1239     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1240     { X86::VPXORrr,           X86::VPXORrm,            0 },
1241     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1242     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1243     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1244     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1245     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1246     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1247     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1248     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1249     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1250     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1251     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1252     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1253     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1254     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1255
1256     // AVX 256-bit foldable instructions
1257     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1258     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1259     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1260     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1261     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1262     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1263     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1264     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1265     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1266     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1267     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1268     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1269     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1270     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1271     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1272     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1273     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1274     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1275     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1276     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1277     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1278     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1279     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1280     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1281     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1282     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1283     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1284     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1285     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1286     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1287     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1288     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1289     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1290     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1291     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1292     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1293     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1294     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1295     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1296     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1297     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1298     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1299     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1300
1301     // AVX2 foldable instructions
1302     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1303     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1304     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1305     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1306     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1307     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1308     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1309     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1310     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1311     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1312     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1313     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1314     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1315     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1316     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1317     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1318     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1319     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1320     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1321     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1322     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1323     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1324     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1325     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1326     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1327     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1328     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1329     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1330     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1331     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1332     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1333     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1334     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1335     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1336     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1337     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1338     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1339     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1340     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1341     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1342     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1343     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1344     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1345     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1346     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1347     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1348     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1349     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1350     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1351     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1352     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1353     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1354     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1355     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1356     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1357     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1358     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1359     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1360     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1361     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1362     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1363     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1364     { X86::VPORYrr,           X86::VPORYrm,            0 },
1365     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1366     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1367     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1368     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1369     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1370     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1371     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1372     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1373     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1374     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1375     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1376     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1377     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1378     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1379     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1380     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1381     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1382     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1383     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1384     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1385     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1386     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1387     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1388     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1389     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1390     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1391     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1392     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1393     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1394     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1395     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1396     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1397     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1398     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1399     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1400     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1401     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1402     // FIXME: add AVX 256-bit foldable instructions
1403
1404     // FMA4 foldable patterns
1405     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0 },
1406     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0 },
1407     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        0 },
1408     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        0 },
1409     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       0 },
1410     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       0 },
1411     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0 },
1412     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0 },
1413     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       0 },
1414     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       0 },
1415     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      0 },
1416     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      0 },
1417     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0 },
1418     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0 },
1419     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        0 },
1420     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        0 },
1421     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       0 },
1422     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       0 },
1423     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0 },
1424     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0 },
1425     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       0 },
1426     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       0 },
1427     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      0 },
1428     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      0 },
1429     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     0 },
1430     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     0 },
1431     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    0 },
1432     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    0 },
1433     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     0 },
1434     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     0 },
1435     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    0 },
1436     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    0 },
1437
1438     // XOP foldable instructions
1439     { X86::VPCMOVrr,          X86::VPCMOVmr,            0 },
1440     { X86::VPCMOVrrY,         X86::VPCMOVmrY,           0 },
1441     { X86::VPCOMBri,          X86::VPCOMBmi,            0 },
1442     { X86::VPCOMDri,          X86::VPCOMDmi,            0 },
1443     { X86::VPCOMQri,          X86::VPCOMQmi,            0 },
1444     { X86::VPCOMWri,          X86::VPCOMWmi,            0 },
1445     { X86::VPCOMUBri,         X86::VPCOMUBmi,           0 },
1446     { X86::VPCOMUDri,         X86::VPCOMUDmi,           0 },
1447     { X86::VPCOMUQri,         X86::VPCOMUQmi,           0 },
1448     { X86::VPCOMUWri,         X86::VPCOMUWmi,           0 },
1449     { X86::VPERMIL2PDrr,      X86::VPERMIL2PDmr,        0 },
1450     { X86::VPERMIL2PDrrY,     X86::VPERMIL2PDmrY,       0 },
1451     { X86::VPERMIL2PSrr,      X86::VPERMIL2PSmr,        0 },
1452     { X86::VPERMIL2PSrrY,     X86::VPERMIL2PSmrY,       0 },
1453     { X86::VPMACSDDrr,        X86::VPMACSDDrm,          0 },
1454     { X86::VPMACSDQHrr,       X86::VPMACSDQHrm,         0 },
1455     { X86::VPMACSDQLrr,       X86::VPMACSDQLrm,         0 },
1456     { X86::VPMACSSDDrr,       X86::VPMACSSDDrm,         0 },
1457     { X86::VPMACSSDQHrr,      X86::VPMACSSDQHrm,        0 },
1458     { X86::VPMACSSDQLrr,      X86::VPMACSSDQLrm,        0 },
1459     { X86::VPMACSSWDrr,       X86::VPMACSSWDrm,         0 },
1460     { X86::VPMACSSWWrr,       X86::VPMACSSWWrm,         0 },
1461     { X86::VPMACSWDrr,        X86::VPMACSWDrm,          0 },
1462     { X86::VPMACSWWrr,        X86::VPMACSWWrm,          0 },
1463     { X86::VPMADCSSWDrr,      X86::VPMADCSSWDrm,        0 },
1464     { X86::VPMADCSWDrr,       X86::VPMADCSWDrm,         0 },
1465     { X86::VPPERMrr,          X86::VPPERMmr,            0 },
1466     { X86::VPROTBrr,          X86::VPROTBrm,            0 },
1467     { X86::VPROTDrr,          X86::VPROTDrm,            0 },
1468     { X86::VPROTQrr,          X86::VPROTQrm,            0 },
1469     { X86::VPROTWrr,          X86::VPROTWrm,            0 },
1470     { X86::VPSHABrr,          X86::VPSHABrm,            0 },
1471     { X86::VPSHADrr,          X86::VPSHADrm,            0 },
1472     { X86::VPSHAQrr,          X86::VPSHAQrm,            0 },
1473     { X86::VPSHAWrr,          X86::VPSHAWrm,            0 },
1474     { X86::VPSHLBrr,          X86::VPSHLBrm,            0 },
1475     { X86::VPSHLDrr,          X86::VPSHLDrm,            0 },
1476     { X86::VPSHLQrr,          X86::VPSHLQrm,            0 },
1477     { X86::VPSHLWrr,          X86::VPSHLWrm,            0 },
1478
1479     // BMI/BMI2 foldable instructions
1480     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1481     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1482     { X86::MULX32rr,          X86::MULX32rm,            0 },
1483     { X86::MULX64rr,          X86::MULX64rm,            0 },
1484     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1485     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1486     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1487     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1488
1489     // AVX-512 foldable instructions
1490     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1491     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1492     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1493     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1494     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1495     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1496     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1497     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1498     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1499     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1500     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1501     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1502     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1503     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1504     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1505     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1506     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1507     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1508     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1509     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1510     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1511     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1512     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1513     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1514     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1515     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1516     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1517     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1518     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1519     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1520     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1521     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1522     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1523     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1524     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1525     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1526     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1527     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1528     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1529
1530     // AVX-512{F,VL} foldable instructions
1531     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1532     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1533     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1534
1535     // AVX-512{F,VL} foldable instructions
1536     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1537     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1538     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1539     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1540
1541     // AES foldable instructions
1542     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1543     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1544     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1545     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1546     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       0 },
1547     { X86::VAESDECrr,         X86::VAESDECrm,           0 },
1548     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       0 },
1549     { X86::VAESENCrr,         X86::VAESENCrm,           0 },
1550
1551     // SHA foldable instructions
1552     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1553     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1554     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1555     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1556     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1557     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1558     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 }
1559   };
1560
1561   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1562     unsigned RegOp = OpTbl2[i].RegOp;
1563     unsigned MemOp = OpTbl2[i].MemOp;
1564     unsigned Flags = OpTbl2[i].Flags;
1565     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1566                   RegOp, MemOp,
1567                   // Index 2, folded load
1568                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1569   }
1570
1571   static const X86OpTblEntry OpTbl3[] = {
1572     // FMA foldable instructions
1573     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1574     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1575     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1576     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1577     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1578     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1579
1580     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1581     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1582     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1583     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1584     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1585     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1586     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1587     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1588     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1589     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1590     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1591     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1592
1593     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1594     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1595     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1596     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1597     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1598     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1599
1600     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1601     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1602     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1603     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1604     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1605     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1606     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1607     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1608     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1609     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1610     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1611     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1612
1613     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1614     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1615     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1616     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1617     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1618     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1619
1620     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1621     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1622     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1623     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1624     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1625     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1626     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1627     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1628     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1629     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1630     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1631     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1632
1633     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1634     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1635     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1636     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1637     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1638     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1639
1640     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1641     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1642     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1643     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1644     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1645     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1646     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1647     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1648     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1649     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1650     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1651     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1652
1653     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1654     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1655     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1656     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1657     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1658     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1659     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1660     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1661     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1662     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1663     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1664     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1665
1666     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1667     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1668     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1669     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1670     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1671     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1672     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1673     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1674     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1675     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1676     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1677     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1678
1679     // FMA4 foldable patterns
1680     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1681     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1682     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1683     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1684     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1685     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1686     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1687     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1688     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1689     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1690     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1691     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1692     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1693     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1694     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1695     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1696     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1697     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1698     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1699     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1700     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1701     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1702     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1703     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1704     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1705     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1706     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1707     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1708     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1709     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1710     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1711     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1712
1713     // XOP foldable instructions
1714     { X86::VPCMOVrr,              X86::VPCMOVrm,              0 },
1715     { X86::VPCMOVrrY,             X86::VPCMOVrmY,             0 },
1716     { X86::VPERMIL2PDrr,          X86::VPERMIL2PDrm,          0 },
1717     { X86::VPERMIL2PDrrY,         X86::VPERMIL2PDrmY,         0 },
1718     { X86::VPERMIL2PSrr,          X86::VPERMIL2PSrm,          0 },
1719     { X86::VPERMIL2PSrrY,         X86::VPERMIL2PSrmY,         0 },
1720     { X86::VPPERMrr,              X86::VPPERMrm,              0 },
1721
1722     // AVX-512 VPERMI instructions with 3 source operands.
1723     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1724     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1725     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1726     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1727     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1728     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1729     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1730     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1731     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1732     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1733     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1734     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1735     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1736      // AVX-512 arithmetic instructions
1737     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1738     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1739     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1740     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1741     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1742     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1743     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1744     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1745     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1746     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1747     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1748     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1749     // AVX-512{F,VL} arithmetic instructions 256-bit
1750     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1751     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1752     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1753     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1754     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1755     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1756     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1757     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1758     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1759     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1760     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1761     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1762     // AVX-512{F,VL} arithmetic instructions 128-bit
1763     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1764     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1765     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1766     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1767     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1768     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1769     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1770     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1771     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1772     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1773     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1774     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1775   };
1776
1777   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1778     unsigned RegOp = OpTbl3[i].RegOp;
1779     unsigned MemOp = OpTbl3[i].MemOp;
1780     unsigned Flags = OpTbl3[i].Flags;
1781     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1782                   RegOp, MemOp,
1783                   // Index 3, folded load
1784                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1785   }
1786
1787   static const X86OpTblEntry OpTbl4[] = {
1788      // AVX-512 foldable instructions
1789     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1790     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1791     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1792     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1793     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1794     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1795     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1796     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1797     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1798     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1799     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1800     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1801     // AVX-512{F,VL} foldable instructions 256-bit
1802     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1803     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1804     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1805     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1806     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1807     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1808     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1809     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1810     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1811     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1812     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1813     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1814     // AVX-512{F,VL} foldable instructions 128-bit
1815     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1816     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1817     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1818     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1819     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1820     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1821     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1822     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1823     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1824     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1825     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1826     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1827   };
1828
1829   for (unsigned i = 0, e = array_lengthof(OpTbl4); i != e; ++i) {
1830     unsigned RegOp = OpTbl4[i].RegOp;
1831     unsigned MemOp = OpTbl4[i].MemOp;
1832     unsigned Flags = OpTbl4[i].Flags;
1833     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1834                   RegOp, MemOp,
1835                   // Index 4, folded load
1836                   Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1837   }
1838 }
1839
1840 void
1841 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1842                             MemOp2RegOpTableType &M2RTable,
1843                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1844     if ((Flags & TB_NO_FORWARD) == 0) {
1845       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1846       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1847     }
1848     if ((Flags & TB_NO_REVERSE) == 0) {
1849       assert(!M2RTable.count(MemOp) &&
1850            "Duplicated entries in unfolding maps?");
1851       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1852     }
1853 }
1854
1855 bool
1856 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1857                                     unsigned &SrcReg, unsigned &DstReg,
1858                                     unsigned &SubIdx) const {
1859   switch (MI.getOpcode()) {
1860   default: break;
1861   case X86::MOVSX16rr8:
1862   case X86::MOVZX16rr8:
1863   case X86::MOVSX32rr8:
1864   case X86::MOVZX32rr8:
1865   case X86::MOVSX64rr8:
1866     if (!Subtarget.is64Bit())
1867       // It's not always legal to reference the low 8-bit of the larger
1868       // register in 32-bit mode.
1869       return false;
1870   case X86::MOVSX32rr16:
1871   case X86::MOVZX32rr16:
1872   case X86::MOVSX64rr16:
1873   case X86::MOVSX64rr32: {
1874     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1875       // Be conservative.
1876       return false;
1877     SrcReg = MI.getOperand(1).getReg();
1878     DstReg = MI.getOperand(0).getReg();
1879     switch (MI.getOpcode()) {
1880     default: llvm_unreachable("Unreachable!");
1881     case X86::MOVSX16rr8:
1882     case X86::MOVZX16rr8:
1883     case X86::MOVSX32rr8:
1884     case X86::MOVZX32rr8:
1885     case X86::MOVSX64rr8:
1886       SubIdx = X86::sub_8bit;
1887       break;
1888     case X86::MOVSX32rr16:
1889     case X86::MOVZX32rr16:
1890     case X86::MOVSX64rr16:
1891       SubIdx = X86::sub_16bit;
1892       break;
1893     case X86::MOVSX64rr32:
1894       SubIdx = X86::sub_32bit;
1895       break;
1896     }
1897     return true;
1898   }
1899   }
1900   return false;
1901 }
1902
1903 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
1904   const MachineFunction *MF = MI->getParent()->getParent();
1905   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
1906
1907   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
1908       MI->getOpcode() == getCallFrameDestroyOpcode()) {
1909     unsigned StackAlign = TFI->getStackAlignment();
1910     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
1911                  StackAlign;
1912
1913     SPAdj -= MI->getOperand(1).getImm();
1914
1915     if (MI->getOpcode() == getCallFrameSetupOpcode())
1916       return SPAdj;
1917     else
1918       return -SPAdj;
1919   }
1920
1921   // To know whether a call adjusts the stack, we need information
1922   // that is bound to the following ADJCALLSTACKUP pseudo.
1923   // Look for the next ADJCALLSTACKUP that follows the call.
1924   if (MI->isCall()) {
1925     const MachineBasicBlock* MBB = MI->getParent();
1926     auto I = ++MachineBasicBlock::const_iterator(MI);
1927     for (auto E = MBB->end(); I != E; ++I) {
1928       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
1929           I->isCall())
1930         break;
1931     }
1932
1933     // If we could not find a frame destroy opcode, then it has already
1934     // been simplified, so we don't care.
1935     if (I->getOpcode() != getCallFrameDestroyOpcode())
1936       return 0;
1937
1938     return -(I->getOperand(1).getImm());
1939   }
1940
1941   // Currently handle only PUSHes we can reasonably expect to see
1942   // in call sequences
1943   switch (MI->getOpcode()) {
1944   default:
1945     return 0;
1946   case X86::PUSH32i8:
1947   case X86::PUSH32r:
1948   case X86::PUSH32rmm:
1949   case X86::PUSH32rmr:
1950   case X86::PUSHi32:
1951     return 4;
1952   }
1953 }
1954
1955 /// isFrameOperand - Return true and the FrameIndex if the specified
1956 /// operand and follow operands form a reference to the stack frame.
1957 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1958                                   int &FrameIndex) const {
1959   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
1960       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
1961       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
1962       MI->getOperand(Op+X86::AddrDisp).isImm() &&
1963       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
1964       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
1965       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
1966     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
1967     return true;
1968   }
1969   return false;
1970 }
1971
1972 static bool isFrameLoadOpcode(int Opcode) {
1973   switch (Opcode) {
1974   default:
1975     return false;
1976   case X86::MOV8rm:
1977   case X86::MOV16rm:
1978   case X86::MOV32rm:
1979   case X86::MOV64rm:
1980   case X86::LD_Fp64m:
1981   case X86::MOVSSrm:
1982   case X86::MOVSDrm:
1983   case X86::MOVAPSrm:
1984   case X86::MOVAPDrm:
1985   case X86::MOVDQArm:
1986   case X86::VMOVSSrm:
1987   case X86::VMOVSDrm:
1988   case X86::VMOVAPSrm:
1989   case X86::VMOVAPDrm:
1990   case X86::VMOVDQArm:
1991   case X86::VMOVUPSYrm:
1992   case X86::VMOVAPSYrm:
1993   case X86::VMOVUPDYrm:
1994   case X86::VMOVAPDYrm:
1995   case X86::VMOVDQUYrm:
1996   case X86::VMOVDQAYrm:
1997   case X86::MMX_MOVD64rm:
1998   case X86::MMX_MOVQ64rm:
1999   case X86::VMOVAPSZrm:
2000   case X86::VMOVUPSZrm:
2001     return true;
2002   }
2003 }
2004
2005 static bool isFrameStoreOpcode(int Opcode) {
2006   switch (Opcode) {
2007   default: break;
2008   case X86::MOV8mr:
2009   case X86::MOV16mr:
2010   case X86::MOV32mr:
2011   case X86::MOV64mr:
2012   case X86::ST_FpP64m:
2013   case X86::MOVSSmr:
2014   case X86::MOVSDmr:
2015   case X86::MOVAPSmr:
2016   case X86::MOVAPDmr:
2017   case X86::MOVDQAmr:
2018   case X86::VMOVSSmr:
2019   case X86::VMOVSDmr:
2020   case X86::VMOVAPSmr:
2021   case X86::VMOVAPDmr:
2022   case X86::VMOVDQAmr:
2023   case X86::VMOVUPSYmr:
2024   case X86::VMOVAPSYmr:
2025   case X86::VMOVUPDYmr:
2026   case X86::VMOVAPDYmr:
2027   case X86::VMOVDQUYmr:
2028   case X86::VMOVDQAYmr:
2029   case X86::VMOVUPSZmr:
2030   case X86::VMOVAPSZmr:
2031   case X86::MMX_MOVD64mr:
2032   case X86::MMX_MOVQ64mr:
2033   case X86::MMX_MOVNTQmr:
2034     return true;
2035   }
2036   return false;
2037 }
2038
2039 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
2040                                            int &FrameIndex) const {
2041   if (isFrameLoadOpcode(MI->getOpcode()))
2042     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
2043       return MI->getOperand(0).getReg();
2044   return 0;
2045 }
2046
2047 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
2048                                                  int &FrameIndex) const {
2049   if (isFrameLoadOpcode(MI->getOpcode())) {
2050     unsigned Reg;
2051     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
2052       return Reg;
2053     // Check for post-frame index elimination operations
2054     const MachineMemOperand *Dummy;
2055     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
2056   }
2057   return 0;
2058 }
2059
2060 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
2061                                           int &FrameIndex) const {
2062   if (isFrameStoreOpcode(MI->getOpcode()))
2063     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
2064         isFrameOperand(MI, 0, FrameIndex))
2065       return MI->getOperand(X86::AddrNumOperands).getReg();
2066   return 0;
2067 }
2068
2069 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
2070                                                 int &FrameIndex) const {
2071   if (isFrameStoreOpcode(MI->getOpcode())) {
2072     unsigned Reg;
2073     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
2074       return Reg;
2075     // Check for post-frame index elimination operations
2076     const MachineMemOperand *Dummy;
2077     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
2078   }
2079   return 0;
2080 }
2081
2082 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
2083 /// X86::MOVPC32r.
2084 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
2085   // Don't waste compile time scanning use-def chains of physregs.
2086   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
2087     return false;
2088   bool isPICBase = false;
2089   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
2090          E = MRI.def_instr_end(); I != E; ++I) {
2091     MachineInstr *DefMI = &*I;
2092     if (DefMI->getOpcode() != X86::MOVPC32r)
2093       return false;
2094     assert(!isPICBase && "More than one PIC base?");
2095     isPICBase = true;
2096   }
2097   return isPICBase;
2098 }
2099
2100 bool
2101 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2102                                                 AliasAnalysis *AA) const {
2103   switch (MI->getOpcode()) {
2104   default: break;
2105   case X86::MOV8rm:
2106   case X86::MOV16rm:
2107   case X86::MOV32rm:
2108   case X86::MOV64rm:
2109   case X86::LD_Fp64m:
2110   case X86::MOVSSrm:
2111   case X86::MOVSDrm:
2112   case X86::MOVAPSrm:
2113   case X86::MOVUPSrm:
2114   case X86::MOVAPDrm:
2115   case X86::MOVDQArm:
2116   case X86::MOVDQUrm:
2117   case X86::VMOVSSrm:
2118   case X86::VMOVSDrm:
2119   case X86::VMOVAPSrm:
2120   case X86::VMOVUPSrm:
2121   case X86::VMOVAPDrm:
2122   case X86::VMOVDQArm:
2123   case X86::VMOVDQUrm:
2124   case X86::VMOVAPSYrm:
2125   case X86::VMOVUPSYrm:
2126   case X86::VMOVAPDYrm:
2127   case X86::VMOVDQAYrm:
2128   case X86::VMOVDQUYrm:
2129   case X86::MMX_MOVD64rm:
2130   case X86::MMX_MOVQ64rm:
2131   case X86::FsVMOVAPSrm:
2132   case X86::FsVMOVAPDrm:
2133   case X86::FsMOVAPSrm:
2134   case X86::FsMOVAPDrm: {
2135     // Loads from constant pools are trivially rematerializable.
2136     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2137         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2138         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2139         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2140         MI->isInvariantLoad(AA)) {
2141       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2142       if (BaseReg == 0 || BaseReg == X86::RIP)
2143         return true;
2144       // Allow re-materialization of PIC load.
2145       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2146         return false;
2147       const MachineFunction &MF = *MI->getParent()->getParent();
2148       const MachineRegisterInfo &MRI = MF.getRegInfo();
2149       return regIsPICBase(BaseReg, MRI);
2150     }
2151     return false;
2152   }
2153
2154   case X86::LEA32r:
2155   case X86::LEA64r: {
2156     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2157         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2158         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2159         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2160       // lea fi#, lea GV, etc. are all rematerializable.
2161       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2162         return true;
2163       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2164       if (BaseReg == 0)
2165         return true;
2166       // Allow re-materialization of lea PICBase + x.
2167       const MachineFunction &MF = *MI->getParent()->getParent();
2168       const MachineRegisterInfo &MRI = MF.getRegInfo();
2169       return regIsPICBase(BaseReg, MRI);
2170     }
2171     return false;
2172   }
2173   }
2174
2175   // All other instructions marked M_REMATERIALIZABLE are always trivially
2176   // rematerializable.
2177   return true;
2178 }
2179
2180 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2181                                          MachineBasicBlock::iterator I) const {
2182   MachineBasicBlock::iterator E = MBB.end();
2183
2184   // For compile time consideration, if we are not able to determine the
2185   // safety after visiting 4 instructions in each direction, we will assume
2186   // it's not safe.
2187   MachineBasicBlock::iterator Iter = I;
2188   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2189     bool SeenDef = false;
2190     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2191       MachineOperand &MO = Iter->getOperand(j);
2192       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2193         SeenDef = true;
2194       if (!MO.isReg())
2195         continue;
2196       if (MO.getReg() == X86::EFLAGS) {
2197         if (MO.isUse())
2198           return false;
2199         SeenDef = true;
2200       }
2201     }
2202
2203     if (SeenDef)
2204       // This instruction defines EFLAGS, no need to look any further.
2205       return true;
2206     ++Iter;
2207     // Skip over DBG_VALUE.
2208     while (Iter != E && Iter->isDebugValue())
2209       ++Iter;
2210   }
2211
2212   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2213   // live in.
2214   if (Iter == E) {
2215     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2216            SE = MBB.succ_end(); SI != SE; ++SI)
2217       if ((*SI)->isLiveIn(X86::EFLAGS))
2218         return false;
2219     return true;
2220   }
2221
2222   MachineBasicBlock::iterator B = MBB.begin();
2223   Iter = I;
2224   for (unsigned i = 0; i < 4; ++i) {
2225     // If we make it to the beginning of the block, it's safe to clobber
2226     // EFLAGS iff EFLAGS is not live-in.
2227     if (Iter == B)
2228       return !MBB.isLiveIn(X86::EFLAGS);
2229
2230     --Iter;
2231     // Skip over DBG_VALUE.
2232     while (Iter != B && Iter->isDebugValue())
2233       --Iter;
2234
2235     bool SawKill = false;
2236     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2237       MachineOperand &MO = Iter->getOperand(j);
2238       // A register mask may clobber EFLAGS, but we should still look for a
2239       // live EFLAGS def.
2240       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2241         SawKill = true;
2242       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2243         if (MO.isDef()) return MO.isDead();
2244         if (MO.isKill()) SawKill = true;
2245       }
2246     }
2247
2248     if (SawKill)
2249       // This instruction kills EFLAGS and doesn't redefine it, so
2250       // there's no need to look further.
2251       return true;
2252   }
2253
2254   // Conservative answer.
2255   return false;
2256 }
2257
2258 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2259                                  MachineBasicBlock::iterator I,
2260                                  unsigned DestReg, unsigned SubIdx,
2261                                  const MachineInstr *Orig,
2262                                  const TargetRegisterInfo &TRI) const {
2263   // MOV32r0 is implemented with a xor which clobbers condition code.
2264   // Re-materialize it as movri instructions to avoid side effects.
2265   unsigned Opc = Orig->getOpcode();
2266   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2267     DebugLoc DL = Orig->getDebugLoc();
2268     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2269       .addImm(0);
2270   } else {
2271     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2272     MBB.insert(I, MI);
2273   }
2274
2275   MachineInstr *NewMI = std::prev(I);
2276   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2277 }
2278
2279 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
2280 /// is not marked dead.
2281 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2282   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2283     MachineOperand &MO = MI->getOperand(i);
2284     if (MO.isReg() && MO.isDef() &&
2285         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2286       return true;
2287     }
2288   }
2289   return false;
2290 }
2291
2292 /// getTruncatedShiftCount - check whether the shift count for a machine operand
2293 /// is non-zero.
2294 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2295                                               unsigned ShiftAmtOperandIdx) {
2296   // The shift count is six bits with the REX.W prefix and five bits without.
2297   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2298   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2299   return Imm & ShiftCountMask;
2300 }
2301
2302 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
2303 /// can be represented by a LEA instruction.
2304 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2305   // Left shift instructions can be transformed into load-effective-address
2306   // instructions if we can encode them appropriately.
2307   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2308   // The SIB.scale field is two bits wide which means that we can encode any
2309   // shift amount less than 4.
2310   return ShAmt < 4 && ShAmt > 0;
2311 }
2312
2313 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2314                                   unsigned Opc, bool AllowSP,
2315                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2316                                   MachineOperand &ImplicitOp) const {
2317   MachineFunction &MF = *MI->getParent()->getParent();
2318   const TargetRegisterClass *RC;
2319   if (AllowSP) {
2320     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2321   } else {
2322     RC = Opc != X86::LEA32r ?
2323       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2324   }
2325   unsigned SrcReg = Src.getReg();
2326
2327   // For both LEA64 and LEA32 the register already has essentially the right
2328   // type (32-bit or 64-bit) we may just need to forbid SP.
2329   if (Opc != X86::LEA64_32r) {
2330     NewSrc = SrcReg;
2331     isKill = Src.isKill();
2332     isUndef = Src.isUndef();
2333
2334     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2335         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2336       return false;
2337
2338     return true;
2339   }
2340
2341   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2342   // another we need to add 64-bit registers to the final MI.
2343   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2344     ImplicitOp = Src;
2345     ImplicitOp.setImplicit();
2346
2347     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2348     MachineBasicBlock::LivenessQueryResult LQR =
2349       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2350
2351     switch (LQR) {
2352     case MachineBasicBlock::LQR_Unknown:
2353       // We can't give sane liveness flags to the instruction, abandon LEA
2354       // formation.
2355       return false;
2356     case MachineBasicBlock::LQR_Live:
2357       isKill = MI->killsRegister(SrcReg);
2358       isUndef = false;
2359       break;
2360     default:
2361       // The physreg itself is dead, so we have to use it as an <undef>.
2362       isKill = false;
2363       isUndef = true;
2364       break;
2365     }
2366   } else {
2367     // Virtual register of the wrong class, we have to create a temporary 64-bit
2368     // vreg to feed into the LEA.
2369     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2370     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2371             get(TargetOpcode::COPY))
2372       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2373         .addOperand(Src);
2374
2375     // Which is obviously going to be dead after we're done with it.
2376     isKill = true;
2377     isUndef = false;
2378   }
2379
2380   // We've set all the parameters without issue.
2381   return true;
2382 }
2383
2384 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
2385 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
2386 /// to a 32-bit superregister and then truncating back down to a 16-bit
2387 /// subregister.
2388 MachineInstr *
2389 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2390                                            MachineFunction::iterator &MFI,
2391                                            MachineBasicBlock::iterator &MBBI,
2392                                            LiveVariables *LV) const {
2393   MachineInstr *MI = MBBI;
2394   unsigned Dest = MI->getOperand(0).getReg();
2395   unsigned Src = MI->getOperand(1).getReg();
2396   bool isDead = MI->getOperand(0).isDead();
2397   bool isKill = MI->getOperand(1).isKill();
2398
2399   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2400   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2401   unsigned Opc, leaInReg;
2402   if (Subtarget.is64Bit()) {
2403     Opc = X86::LEA64_32r;
2404     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2405   } else {
2406     Opc = X86::LEA32r;
2407     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2408   }
2409
2410   // Build and insert into an implicit UNDEF value. This is OK because
2411   // well be shifting and then extracting the lower 16-bits.
2412   // This has the potential to cause partial register stall. e.g.
2413   //   movw    (%rbp,%rcx,2), %dx
2414   //   leal    -65(%rdx), %esi
2415   // But testing has shown this *does* help performance in 64-bit mode (at
2416   // least on modern x86 machines).
2417   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2418   MachineInstr *InsMI =
2419     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2420     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2421     .addReg(Src, getKillRegState(isKill));
2422
2423   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2424                                     get(Opc), leaOutReg);
2425   switch (MIOpc) {
2426   default: llvm_unreachable("Unreachable!");
2427   case X86::SHL16ri: {
2428     unsigned ShAmt = MI->getOperand(2).getImm();
2429     MIB.addReg(0).addImm(1 << ShAmt)
2430        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2431     break;
2432   }
2433   case X86::INC16r:
2434     addRegOffset(MIB, leaInReg, true, 1);
2435     break;
2436   case X86::DEC16r:
2437     addRegOffset(MIB, leaInReg, true, -1);
2438     break;
2439   case X86::ADD16ri:
2440   case X86::ADD16ri8:
2441   case X86::ADD16ri_DB:
2442   case X86::ADD16ri8_DB:
2443     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2444     break;
2445   case X86::ADD16rr:
2446   case X86::ADD16rr_DB: {
2447     unsigned Src2 = MI->getOperand(2).getReg();
2448     bool isKill2 = MI->getOperand(2).isKill();
2449     unsigned leaInReg2 = 0;
2450     MachineInstr *InsMI2 = nullptr;
2451     if (Src == Src2) {
2452       // ADD16rr %reg1028<kill>, %reg1028
2453       // just a single insert_subreg.
2454       addRegReg(MIB, leaInReg, true, leaInReg, false);
2455     } else {
2456       if (Subtarget.is64Bit())
2457         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2458       else
2459         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2460       // Build and insert into an implicit UNDEF value. This is OK because
2461       // well be shifting and then extracting the lower 16-bits.
2462       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2463       InsMI2 =
2464         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2465         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2466         .addReg(Src2, getKillRegState(isKill2));
2467       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2468     }
2469     if (LV && isKill2 && InsMI2)
2470       LV->replaceKillInstruction(Src2, MI, InsMI2);
2471     break;
2472   }
2473   }
2474
2475   MachineInstr *NewMI = MIB;
2476   MachineInstr *ExtMI =
2477     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2478     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2479     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2480
2481   if (LV) {
2482     // Update live variables
2483     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2484     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2485     if (isKill)
2486       LV->replaceKillInstruction(Src, MI, InsMI);
2487     if (isDead)
2488       LV->replaceKillInstruction(Dest, MI, ExtMI);
2489   }
2490
2491   return ExtMI;
2492 }
2493
2494 /// convertToThreeAddress - This method must be implemented by targets that
2495 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2496 /// may be able to convert a two-address instruction into a true
2497 /// three-address instruction on demand.  This allows the X86 target (for
2498 /// example) to convert ADD and SHL instructions into LEA instructions if they
2499 /// would require register copies due to two-addressness.
2500 ///
2501 /// This method returns a null pointer if the transformation cannot be
2502 /// performed, otherwise it returns the new instruction.
2503 ///
2504 MachineInstr *
2505 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2506                                     MachineBasicBlock::iterator &MBBI,
2507                                     LiveVariables *LV) const {
2508   MachineInstr *MI = MBBI;
2509
2510   // The following opcodes also sets the condition code register(s). Only
2511   // convert them to equivalent lea if the condition code register def's
2512   // are dead!
2513   if (hasLiveCondCodeDef(MI))
2514     return nullptr;
2515
2516   MachineFunction &MF = *MI->getParent()->getParent();
2517   // All instructions input are two-addr instructions.  Get the known operands.
2518   const MachineOperand &Dest = MI->getOperand(0);
2519   const MachineOperand &Src = MI->getOperand(1);
2520
2521   MachineInstr *NewMI = nullptr;
2522   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2523   // we have better subtarget support, enable the 16-bit LEA generation here.
2524   // 16-bit LEA is also slow on Core2.
2525   bool DisableLEA16 = true;
2526   bool is64Bit = Subtarget.is64Bit();
2527
2528   unsigned MIOpc = MI->getOpcode();
2529   switch (MIOpc) {
2530   default: return nullptr;
2531   case X86::SHL64ri: {
2532     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2533     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2534     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2535
2536     // LEA can't handle RSP.
2537     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2538         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2539                                            &X86::GR64_NOSPRegClass))
2540       return nullptr;
2541
2542     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2543       .addOperand(Dest)
2544       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2545     break;
2546   }
2547   case X86::SHL32ri: {
2548     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2549     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2550     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2551
2552     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2553
2554     // LEA can't handle ESP.
2555     bool isKill, isUndef;
2556     unsigned SrcReg;
2557     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2558     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2559                         SrcReg, isKill, isUndef, ImplicitOp))
2560       return nullptr;
2561
2562     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2563       .addOperand(Dest)
2564       .addReg(0).addImm(1 << ShAmt)
2565       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2566       .addImm(0).addReg(0);
2567     if (ImplicitOp.getReg() != 0)
2568       MIB.addOperand(ImplicitOp);
2569     NewMI = MIB;
2570
2571     break;
2572   }
2573   case X86::SHL16ri: {
2574     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2575     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2576     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2577
2578     if (DisableLEA16)
2579       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2580     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2581       .addOperand(Dest)
2582       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2583     break;
2584   }
2585   case X86::INC64r:
2586   case X86::INC32r: {
2587     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2588     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2589       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2590     bool isKill, isUndef;
2591     unsigned SrcReg;
2592     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2593     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2594                         SrcReg, isKill, isUndef, ImplicitOp))
2595       return nullptr;
2596
2597     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2598         .addOperand(Dest)
2599         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2600     if (ImplicitOp.getReg() != 0)
2601       MIB.addOperand(ImplicitOp);
2602
2603     NewMI = addOffset(MIB, 1);
2604     break;
2605   }
2606   case X86::INC16r:
2607     if (DisableLEA16)
2608       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2609                      : nullptr;
2610     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2611     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2612                       .addOperand(Dest).addOperand(Src), 1);
2613     break;
2614   case X86::DEC64r:
2615   case X86::DEC32r: {
2616     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2617     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2618       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2619
2620     bool isKill, isUndef;
2621     unsigned SrcReg;
2622     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2623     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2624                         SrcReg, isKill, isUndef, ImplicitOp))
2625       return nullptr;
2626
2627     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2628         .addOperand(Dest)
2629         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2630     if (ImplicitOp.getReg() != 0)
2631       MIB.addOperand(ImplicitOp);
2632
2633     NewMI = addOffset(MIB, -1);
2634
2635     break;
2636   }
2637   case X86::DEC16r:
2638     if (DisableLEA16)
2639       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2640                      : nullptr;
2641     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2642     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2643                       .addOperand(Dest).addOperand(Src), -1);
2644     break;
2645   case X86::ADD64rr:
2646   case X86::ADD64rr_DB:
2647   case X86::ADD32rr:
2648   case X86::ADD32rr_DB: {
2649     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2650     unsigned Opc;
2651     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2652       Opc = X86::LEA64r;
2653     else
2654       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2655
2656     bool isKill, isUndef;
2657     unsigned SrcReg;
2658     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2659     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2660                         SrcReg, isKill, isUndef, ImplicitOp))
2661       return nullptr;
2662
2663     const MachineOperand &Src2 = MI->getOperand(2);
2664     bool isKill2, isUndef2;
2665     unsigned SrcReg2;
2666     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2667     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2668                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2669       return nullptr;
2670
2671     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2672       .addOperand(Dest);
2673     if (ImplicitOp.getReg() != 0)
2674       MIB.addOperand(ImplicitOp);
2675     if (ImplicitOp2.getReg() != 0)
2676       MIB.addOperand(ImplicitOp2);
2677
2678     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2679
2680     // Preserve undefness of the operands.
2681     NewMI->getOperand(1).setIsUndef(isUndef);
2682     NewMI->getOperand(3).setIsUndef(isUndef2);
2683
2684     if (LV && Src2.isKill())
2685       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2686     break;
2687   }
2688   case X86::ADD16rr:
2689   case X86::ADD16rr_DB: {
2690     if (DisableLEA16)
2691       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2692                      : nullptr;
2693     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2694     unsigned Src2 = MI->getOperand(2).getReg();
2695     bool isKill2 = MI->getOperand(2).isKill();
2696     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2697                       .addOperand(Dest),
2698                       Src.getReg(), Src.isKill(), Src2, isKill2);
2699
2700     // Preserve undefness of the operands.
2701     bool isUndef = MI->getOperand(1).isUndef();
2702     bool isUndef2 = MI->getOperand(2).isUndef();
2703     NewMI->getOperand(1).setIsUndef(isUndef);
2704     NewMI->getOperand(3).setIsUndef(isUndef2);
2705
2706     if (LV && isKill2)
2707       LV->replaceKillInstruction(Src2, MI, NewMI);
2708     break;
2709   }
2710   case X86::ADD64ri32:
2711   case X86::ADD64ri8:
2712   case X86::ADD64ri32_DB:
2713   case X86::ADD64ri8_DB:
2714     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2715     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2716                       .addOperand(Dest).addOperand(Src),
2717                       MI->getOperand(2).getImm());
2718     break;
2719   case X86::ADD32ri:
2720   case X86::ADD32ri8:
2721   case X86::ADD32ri_DB:
2722   case X86::ADD32ri8_DB: {
2723     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2724     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2725
2726     bool isKill, isUndef;
2727     unsigned SrcReg;
2728     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2729     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2730                         SrcReg, isKill, isUndef, ImplicitOp))
2731       return nullptr;
2732
2733     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2734         .addOperand(Dest)
2735         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2736     if (ImplicitOp.getReg() != 0)
2737       MIB.addOperand(ImplicitOp);
2738
2739     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2740     break;
2741   }
2742   case X86::ADD16ri:
2743   case X86::ADD16ri8:
2744   case X86::ADD16ri_DB:
2745   case X86::ADD16ri8_DB:
2746     if (DisableLEA16)
2747       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2748                      : nullptr;
2749     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2750     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2751                       .addOperand(Dest).addOperand(Src),
2752                       MI->getOperand(2).getImm());
2753     break;
2754   }
2755
2756   if (!NewMI) return nullptr;
2757
2758   if (LV) {  // Update live variables
2759     if (Src.isKill())
2760       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2761     if (Dest.isDead())
2762       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2763   }
2764
2765   MFI->insert(MBBI, NewMI);          // Insert the new inst
2766   return NewMI;
2767 }
2768
2769 /// commuteInstruction - We have a few instructions that must be hacked on to
2770 /// commute them.
2771 ///
2772 MachineInstr *
2773 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2774   switch (MI->getOpcode()) {
2775   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2776   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2777   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2778   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2779   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2780   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2781     unsigned Opc;
2782     unsigned Size;
2783     switch (MI->getOpcode()) {
2784     default: llvm_unreachable("Unreachable!");
2785     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2786     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2787     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2788     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2789     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2790     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2791     }
2792     unsigned Amt = MI->getOperand(3).getImm();
2793     if (NewMI) {
2794       MachineFunction &MF = *MI->getParent()->getParent();
2795       MI = MF.CloneMachineInstr(MI);
2796       NewMI = false;
2797     }
2798     MI->setDesc(get(Opc));
2799     MI->getOperand(3).setImm(Size-Amt);
2800     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2801   }
2802   case X86::BLENDPDrri:
2803   case X86::BLENDPSrri:
2804   case X86::PBLENDWrri:
2805   case X86::VBLENDPDrri:
2806   case X86::VBLENDPSrri:
2807   case X86::VBLENDPDYrri:
2808   case X86::VBLENDPSYrri:
2809   case X86::VPBLENDDrri:
2810   case X86::VPBLENDWrri:
2811   case X86::VPBLENDDYrri:
2812   case X86::VPBLENDWYrri:{
2813     unsigned Mask;
2814     switch (MI->getOpcode()) {
2815     default: llvm_unreachable("Unreachable!");
2816     case X86::BLENDPDrri:    Mask = 0x03; break;
2817     case X86::BLENDPSrri:    Mask = 0x0F; break;
2818     case X86::PBLENDWrri:    Mask = 0xFF; break;
2819     case X86::VBLENDPDrri:   Mask = 0x03; break;
2820     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2821     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2822     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2823     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2824     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2825     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2826     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2827     }
2828     // Only the least significant bits of Imm are used.
2829     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2830     if (NewMI) {
2831       MachineFunction &MF = *MI->getParent()->getParent();
2832       MI = MF.CloneMachineInstr(MI);
2833       NewMI = false;
2834     }
2835     MI->getOperand(3).setImm(Mask ^ Imm);
2836     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2837   }
2838   case X86::PCLMULQDQrr:
2839   case X86::VPCLMULQDQrr:{
2840     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
2841     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
2842     unsigned Imm = MI->getOperand(3).getImm();
2843     unsigned Src1Hi = Imm & 0x01;
2844     unsigned Src2Hi = Imm & 0x10;
2845     if (NewMI) {
2846       MachineFunction &MF = *MI->getParent()->getParent();
2847       MI = MF.CloneMachineInstr(MI);
2848       NewMI = false;
2849     }
2850     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
2851     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2852   }
2853   case X86::CMPPDrri:
2854   case X86::CMPPSrri:
2855   case X86::VCMPPDrri:
2856   case X86::VCMPPSrri:
2857   case X86::VCMPPDYrri:
2858   case X86::VCMPPSYrri: {
2859     // Float comparison can be safely commuted for
2860     // Ordered/Unordered/Equal/NotEqual tests
2861     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
2862     switch (Imm) {
2863     case 0x00: // EQUAL
2864     case 0x03: // UNORDERED
2865     case 0x04: // NOT EQUAL
2866     case 0x07: // ORDERED
2867       if (NewMI) {
2868         MachineFunction &MF = *MI->getParent()->getParent();
2869         MI = MF.CloneMachineInstr(MI);
2870         NewMI = false;
2871       }
2872       return TargetInstrInfo::commuteInstruction(MI, NewMI);
2873     default:
2874       return nullptr;
2875     }
2876   }
2877   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2878   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2879   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2880   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2881   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2882   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2883   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2884   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2885   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2886   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2887   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2888   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2889   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2890   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2891   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2892   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2893     unsigned Opc;
2894     switch (MI->getOpcode()) {
2895     default: llvm_unreachable("Unreachable!");
2896     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2897     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2898     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2899     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2900     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2901     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2902     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2903     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2904     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2905     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2906     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2907     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2908     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2909     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2910     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2911     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2912     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2913     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2914     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2915     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2916     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2917     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2918     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2919     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2920     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2921     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2922     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2923     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2924     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2925     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2926     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2927     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2928     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2929     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2930     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2931     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2932     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2933     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2934     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2935     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2936     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2937     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2938     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2939     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2940     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2941     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2942     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2943     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2944     }
2945     if (NewMI) {
2946       MachineFunction &MF = *MI->getParent()->getParent();
2947       MI = MF.CloneMachineInstr(MI);
2948       NewMI = false;
2949     }
2950     MI->setDesc(get(Opc));
2951     // Fallthrough intended.
2952   }
2953   default:
2954     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2955   }
2956 }
2957
2958 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
2959                                          unsigned &SrcOpIdx2) const {
2960   switch (MI->getOpcode()) {
2961     case X86::CMPPDrri:
2962     case X86::CMPPSrri:
2963     case X86::VCMPPDrri:
2964     case X86::VCMPPSrri:
2965     case X86::VCMPPDYrri:
2966     case X86::VCMPPSYrri: {
2967       // Float comparison can be safely commuted for
2968       // Ordered/Unordered/Equal/NotEqual tests
2969       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
2970       switch (Imm) {
2971       case 0x00: // EQUAL
2972       case 0x03: // UNORDERED
2973       case 0x04: // NOT EQUAL
2974       case 0x07: // ORDERED
2975         SrcOpIdx1 = 1;
2976         SrcOpIdx2 = 2;
2977         return true;
2978       }
2979       return false;
2980     }
2981     case X86::VFMADDPDr231r:
2982     case X86::VFMADDPSr231r:
2983     case X86::VFMADDSDr231r:
2984     case X86::VFMADDSSr231r:
2985     case X86::VFMSUBPDr231r:
2986     case X86::VFMSUBPSr231r:
2987     case X86::VFMSUBSDr231r:
2988     case X86::VFMSUBSSr231r:
2989     case X86::VFNMADDPDr231r:
2990     case X86::VFNMADDPSr231r:
2991     case X86::VFNMADDSDr231r:
2992     case X86::VFNMADDSSr231r:
2993     case X86::VFNMSUBPDr231r:
2994     case X86::VFNMSUBPSr231r:
2995     case X86::VFNMSUBSDr231r:
2996     case X86::VFNMSUBSSr231r:
2997     case X86::VFMADDPDr231rY:
2998     case X86::VFMADDPSr231rY:
2999     case X86::VFMSUBPDr231rY:
3000     case X86::VFMSUBPSr231rY:
3001     case X86::VFNMADDPDr231rY:
3002     case X86::VFNMADDPSr231rY:
3003     case X86::VFNMSUBPDr231rY:
3004     case X86::VFNMSUBPSr231rY:
3005       SrcOpIdx1 = 2;
3006       SrcOpIdx2 = 3;
3007       return true;
3008     default:
3009       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
3010   }
3011 }
3012
3013 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
3014   switch (BrOpc) {
3015   default: return X86::COND_INVALID;
3016   case X86::JE_1:  return X86::COND_E;
3017   case X86::JNE_1: return X86::COND_NE;
3018   case X86::JL_1:  return X86::COND_L;
3019   case X86::JLE_1: return X86::COND_LE;
3020   case X86::JG_1:  return X86::COND_G;
3021   case X86::JGE_1: return X86::COND_GE;
3022   case X86::JB_1:  return X86::COND_B;
3023   case X86::JBE_1: return X86::COND_BE;
3024   case X86::JA_1:  return X86::COND_A;
3025   case X86::JAE_1: return X86::COND_AE;
3026   case X86::JS_1:  return X86::COND_S;
3027   case X86::JNS_1: return X86::COND_NS;
3028   case X86::JP_1:  return X86::COND_P;
3029   case X86::JNP_1: return X86::COND_NP;
3030   case X86::JO_1:  return X86::COND_O;
3031   case X86::JNO_1: return X86::COND_NO;
3032   }
3033 }
3034
3035 /// getCondFromSETOpc - return condition code of a SET opcode.
3036 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
3037   switch (Opc) {
3038   default: return X86::COND_INVALID;
3039   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
3040   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
3041   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
3042   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
3043   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
3044   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
3045   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
3046   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
3047   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
3048   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
3049   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
3050   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
3051   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
3052   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
3053   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
3054   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
3055   }
3056 }
3057
3058 /// getCondFromCmovOpc - return condition code of a CMov opcode.
3059 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
3060   switch (Opc) {
3061   default: return X86::COND_INVALID;
3062   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
3063   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
3064     return X86::COND_A;
3065   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
3066   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
3067     return X86::COND_AE;
3068   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
3069   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
3070     return X86::COND_B;
3071   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
3072   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
3073     return X86::COND_BE;
3074   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
3075   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
3076     return X86::COND_E;
3077   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
3078   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
3079     return X86::COND_G;
3080   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
3081   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
3082     return X86::COND_GE;
3083   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
3084   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
3085     return X86::COND_L;
3086   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
3087   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
3088     return X86::COND_LE;
3089   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
3090   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
3091     return X86::COND_NE;
3092   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
3093   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
3094     return X86::COND_NO;
3095   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3096   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3097     return X86::COND_NP;
3098   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3099   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3100     return X86::COND_NS;
3101   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3102   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3103     return X86::COND_O;
3104   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3105   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3106     return X86::COND_P;
3107   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3108   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3109     return X86::COND_S;
3110   }
3111 }
3112
3113 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3114   switch (CC) {
3115   default: llvm_unreachable("Illegal condition code!");
3116   case X86::COND_E:  return X86::JE_1;
3117   case X86::COND_NE: return X86::JNE_1;
3118   case X86::COND_L:  return X86::JL_1;
3119   case X86::COND_LE: return X86::JLE_1;
3120   case X86::COND_G:  return X86::JG_1;
3121   case X86::COND_GE: return X86::JGE_1;
3122   case X86::COND_B:  return X86::JB_1;
3123   case X86::COND_BE: return X86::JBE_1;
3124   case X86::COND_A:  return X86::JA_1;
3125   case X86::COND_AE: return X86::JAE_1;
3126   case X86::COND_S:  return X86::JS_1;
3127   case X86::COND_NS: return X86::JNS_1;
3128   case X86::COND_P:  return X86::JP_1;
3129   case X86::COND_NP: return X86::JNP_1;
3130   case X86::COND_O:  return X86::JO_1;
3131   case X86::COND_NO: return X86::JNO_1;
3132   }
3133 }
3134
3135 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
3136 /// e.g. turning COND_E to COND_NE.
3137 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3138   switch (CC) {
3139   default: llvm_unreachable("Illegal condition code!");
3140   case X86::COND_E:  return X86::COND_NE;
3141   case X86::COND_NE: return X86::COND_E;
3142   case X86::COND_L:  return X86::COND_GE;
3143   case X86::COND_LE: return X86::COND_G;
3144   case X86::COND_G:  return X86::COND_LE;
3145   case X86::COND_GE: return X86::COND_L;
3146   case X86::COND_B:  return X86::COND_AE;
3147   case X86::COND_BE: return X86::COND_A;
3148   case X86::COND_A:  return X86::COND_BE;
3149   case X86::COND_AE: return X86::COND_B;
3150   case X86::COND_S:  return X86::COND_NS;
3151   case X86::COND_NS: return X86::COND_S;
3152   case X86::COND_P:  return X86::COND_NP;
3153   case X86::COND_NP: return X86::COND_P;
3154   case X86::COND_O:  return X86::COND_NO;
3155   case X86::COND_NO: return X86::COND_O;
3156   }
3157 }
3158
3159 /// getSwappedCondition - assume the flags are set by MI(a,b), return
3160 /// the condition code if we modify the instructions such that flags are
3161 /// set by MI(b,a).
3162 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3163   switch (CC) {
3164   default: return X86::COND_INVALID;
3165   case X86::COND_E:  return X86::COND_E;
3166   case X86::COND_NE: return X86::COND_NE;
3167   case X86::COND_L:  return X86::COND_G;
3168   case X86::COND_LE: return X86::COND_GE;
3169   case X86::COND_G:  return X86::COND_L;
3170   case X86::COND_GE: return X86::COND_LE;
3171   case X86::COND_B:  return X86::COND_A;
3172   case X86::COND_BE: return X86::COND_AE;
3173   case X86::COND_A:  return X86::COND_B;
3174   case X86::COND_AE: return X86::COND_BE;
3175   }
3176 }
3177
3178 /// getSETFromCond - Return a set opcode for the given condition and
3179 /// whether it has memory operand.
3180 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3181   static const uint16_t Opc[16][2] = {
3182     { X86::SETAr,  X86::SETAm  },
3183     { X86::SETAEr, X86::SETAEm },
3184     { X86::SETBr,  X86::SETBm  },
3185     { X86::SETBEr, X86::SETBEm },
3186     { X86::SETEr,  X86::SETEm  },
3187     { X86::SETGr,  X86::SETGm  },
3188     { X86::SETGEr, X86::SETGEm },
3189     { X86::SETLr,  X86::SETLm  },
3190     { X86::SETLEr, X86::SETLEm },
3191     { X86::SETNEr, X86::SETNEm },
3192     { X86::SETNOr, X86::SETNOm },
3193     { X86::SETNPr, X86::SETNPm },
3194     { X86::SETNSr, X86::SETNSm },
3195     { X86::SETOr,  X86::SETOm  },
3196     { X86::SETPr,  X86::SETPm  },
3197     { X86::SETSr,  X86::SETSm  }
3198   };
3199
3200   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3201   return Opc[CC][HasMemoryOperand ? 1 : 0];
3202 }
3203
3204 /// getCMovFromCond - Return a cmov opcode for the given condition,
3205 /// register size in bytes, and operand type.
3206 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3207                               bool HasMemoryOperand) {
3208   static const uint16_t Opc[32][3] = {
3209     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3210     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3211     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3212     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3213     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3214     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3215     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3216     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3217     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3218     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3219     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3220     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3221     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3222     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3223     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3224     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3225     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3226     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3227     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3228     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3229     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3230     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3231     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3232     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3233     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3234     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3235     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3236     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3237     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3238     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3239     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3240     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3241   };
3242
3243   assert(CC < 16 && "Can only handle standard cond codes");
3244   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3245   switch(RegBytes) {
3246   default: llvm_unreachable("Illegal register size!");
3247   case 2: return Opc[Idx][0];
3248   case 4: return Opc[Idx][1];
3249   case 8: return Opc[Idx][2];
3250   }
3251 }
3252
3253 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3254   if (!MI->isTerminator()) return false;
3255
3256   // Conditional branch is a special case.
3257   if (MI->isBranch() && !MI->isBarrier())
3258     return true;
3259   if (!MI->isPredicable())
3260     return true;
3261   return !isPredicated(MI);
3262 }
3263
3264 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3265                                  MachineBasicBlock *&TBB,
3266                                  MachineBasicBlock *&FBB,
3267                                  SmallVectorImpl<MachineOperand> &Cond,
3268                                  bool AllowModify) const {
3269   // Start from the bottom of the block and work up, examining the
3270   // terminator instructions.
3271   MachineBasicBlock::iterator I = MBB.end();
3272   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3273   while (I != MBB.begin()) {
3274     --I;
3275     if (I->isDebugValue())
3276       continue;
3277
3278     // Working from the bottom, when we see a non-terminator instruction, we're
3279     // done.
3280     if (!isUnpredicatedTerminator(I))
3281       break;
3282
3283     // A terminator that isn't a branch can't easily be handled by this
3284     // analysis.
3285     if (!I->isBranch())
3286       return true;
3287
3288     // Handle unconditional branches.
3289     if (I->getOpcode() == X86::JMP_1) {
3290       UnCondBrIter = I;
3291
3292       if (!AllowModify) {
3293         TBB = I->getOperand(0).getMBB();
3294         continue;
3295       }
3296
3297       // If the block has any instructions after a JMP, delete them.
3298       while (std::next(I) != MBB.end())
3299         std::next(I)->eraseFromParent();
3300
3301       Cond.clear();
3302       FBB = nullptr;
3303
3304       // Delete the JMP if it's equivalent to a fall-through.
3305       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3306         TBB = nullptr;
3307         I->eraseFromParent();
3308         I = MBB.end();
3309         UnCondBrIter = MBB.end();
3310         continue;
3311       }
3312
3313       // TBB is used to indicate the unconditional destination.
3314       TBB = I->getOperand(0).getMBB();
3315       continue;
3316     }
3317
3318     // Handle conditional branches.
3319     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3320     if (BranchCode == X86::COND_INVALID)
3321       return true;  // Can't handle indirect branch.
3322
3323     // Working from the bottom, handle the first conditional branch.
3324     if (Cond.empty()) {
3325       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3326       if (AllowModify && UnCondBrIter != MBB.end() &&
3327           MBB.isLayoutSuccessor(TargetBB)) {
3328         // If we can modify the code and it ends in something like:
3329         //
3330         //     jCC L1
3331         //     jmp L2
3332         //   L1:
3333         //     ...
3334         //   L2:
3335         //
3336         // Then we can change this to:
3337         //
3338         //     jnCC L2
3339         //   L1:
3340         //     ...
3341         //   L2:
3342         //
3343         // Which is a bit more efficient.
3344         // We conditionally jump to the fall-through block.
3345         BranchCode = GetOppositeBranchCondition(BranchCode);
3346         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3347         MachineBasicBlock::iterator OldInst = I;
3348
3349         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3350           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3351         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3352           .addMBB(TargetBB);
3353
3354         OldInst->eraseFromParent();
3355         UnCondBrIter->eraseFromParent();
3356
3357         // Restart the analysis.
3358         UnCondBrIter = MBB.end();
3359         I = MBB.end();
3360         continue;
3361       }
3362
3363       FBB = TBB;
3364       TBB = I->getOperand(0).getMBB();
3365       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3366       continue;
3367     }
3368
3369     // Handle subsequent conditional branches. Only handle the case where all
3370     // conditional branches branch to the same destination and their condition
3371     // opcodes fit one of the special multi-branch idioms.
3372     assert(Cond.size() == 1);
3373     assert(TBB);
3374
3375     // Only handle the case where all conditional branches branch to the same
3376     // destination.
3377     if (TBB != I->getOperand(0).getMBB())
3378       return true;
3379
3380     // If the conditions are the same, we can leave them alone.
3381     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3382     if (OldBranchCode == BranchCode)
3383       continue;
3384
3385     // If they differ, see if they fit one of the known patterns. Theoretically,
3386     // we could handle more patterns here, but we shouldn't expect to see them
3387     // if instruction selection has done a reasonable job.
3388     if ((OldBranchCode == X86::COND_NP &&
3389          BranchCode == X86::COND_E) ||
3390         (OldBranchCode == X86::COND_E &&
3391          BranchCode == X86::COND_NP))
3392       BranchCode = X86::COND_NP_OR_E;
3393     else if ((OldBranchCode == X86::COND_P &&
3394               BranchCode == X86::COND_NE) ||
3395              (OldBranchCode == X86::COND_NE &&
3396               BranchCode == X86::COND_P))
3397       BranchCode = X86::COND_NE_OR_P;
3398     else
3399       return true;
3400
3401     // Update the MachineOperand.
3402     Cond[0].setImm(BranchCode);
3403   }
3404
3405   return false;
3406 }
3407
3408 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3409   MachineBasicBlock::iterator I = MBB.end();
3410   unsigned Count = 0;
3411
3412   while (I != MBB.begin()) {
3413     --I;
3414     if (I->isDebugValue())
3415       continue;
3416     if (I->getOpcode() != X86::JMP_1 &&
3417         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3418       break;
3419     // Remove the branch.
3420     I->eraseFromParent();
3421     I = MBB.end();
3422     ++Count;
3423   }
3424
3425   return Count;
3426 }
3427
3428 unsigned
3429 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3430                            MachineBasicBlock *FBB,
3431                            const SmallVectorImpl<MachineOperand> &Cond,
3432                            DebugLoc DL) const {
3433   // Shouldn't be a fall through.
3434   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3435   assert((Cond.size() == 1 || Cond.size() == 0) &&
3436          "X86 branch conditions have one component!");
3437
3438   if (Cond.empty()) {
3439     // Unconditional branch?
3440     assert(!FBB && "Unconditional branch with multiple successors!");
3441     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3442     return 1;
3443   }
3444
3445   // Conditional branch.
3446   unsigned Count = 0;
3447   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3448   switch (CC) {
3449   case X86::COND_NP_OR_E:
3450     // Synthesize NP_OR_E with two branches.
3451     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3452     ++Count;
3453     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3454     ++Count;
3455     break;
3456   case X86::COND_NE_OR_P:
3457     // Synthesize NE_OR_P with two branches.
3458     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3459     ++Count;
3460     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3461     ++Count;
3462     break;
3463   default: {
3464     unsigned Opc = GetCondBranchFromCond(CC);
3465     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3466     ++Count;
3467   }
3468   }
3469   if (FBB) {
3470     // Two-way Conditional branch. Insert the second branch.
3471     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3472     ++Count;
3473   }
3474   return Count;
3475 }
3476
3477 bool X86InstrInfo::
3478 canInsertSelect(const MachineBasicBlock &MBB,
3479                 const SmallVectorImpl<MachineOperand> &Cond,
3480                 unsigned TrueReg, unsigned FalseReg,
3481                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3482   // Not all subtargets have cmov instructions.
3483   if (!Subtarget.hasCMov())
3484     return false;
3485   if (Cond.size() != 1)
3486     return false;
3487   // We cannot do the composite conditions, at least not in SSA form.
3488   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3489     return false;
3490
3491   // Check register classes.
3492   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3493   const TargetRegisterClass *RC =
3494     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3495   if (!RC)
3496     return false;
3497
3498   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3499   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3500       X86::GR32RegClass.hasSubClassEq(RC) ||
3501       X86::GR64RegClass.hasSubClassEq(RC)) {
3502     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3503     // Bridge. Probably Ivy Bridge as well.
3504     CondCycles = 2;
3505     TrueCycles = 2;
3506     FalseCycles = 2;
3507     return true;
3508   }
3509
3510   // Can't do vectors.
3511   return false;
3512 }
3513
3514 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3515                                 MachineBasicBlock::iterator I, DebugLoc DL,
3516                                 unsigned DstReg,
3517                                 const SmallVectorImpl<MachineOperand> &Cond,
3518                                 unsigned TrueReg, unsigned FalseReg) const {
3519    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3520    assert(Cond.size() == 1 && "Invalid Cond array");
3521    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3522                                   MRI.getRegClass(DstReg)->getSize(),
3523                                   false/*HasMemoryOperand*/);
3524    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3525 }
3526
3527 /// isHReg - Test if the given register is a physical h register.
3528 static bool isHReg(unsigned Reg) {
3529   return X86::GR8_ABCD_HRegClass.contains(Reg);
3530 }
3531
3532 // Try and copy between VR128/VR64 and GR64 registers.
3533 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3534                                         const X86Subtarget &Subtarget) {
3535
3536   // SrcReg(VR128) -> DestReg(GR64)
3537   // SrcReg(VR64)  -> DestReg(GR64)
3538   // SrcReg(GR64)  -> DestReg(VR128)
3539   // SrcReg(GR64)  -> DestReg(VR64)
3540
3541   bool HasAVX = Subtarget.hasAVX();
3542   bool HasAVX512 = Subtarget.hasAVX512();
3543   if (X86::GR64RegClass.contains(DestReg)) {
3544     if (X86::VR128XRegClass.contains(SrcReg))
3545       // Copy from a VR128 register to a GR64 register.
3546       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3547                                                X86::MOVPQIto64rr);
3548     if (X86::VR64RegClass.contains(SrcReg))
3549       // Copy from a VR64 register to a GR64 register.
3550       return X86::MOVSDto64rr;
3551   } else if (X86::GR64RegClass.contains(SrcReg)) {
3552     // Copy from a GR64 register to a VR128 register.
3553     if (X86::VR128XRegClass.contains(DestReg))
3554       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3555                                                X86::MOV64toPQIrr);
3556     // Copy from a GR64 register to a VR64 register.
3557     if (X86::VR64RegClass.contains(DestReg))
3558       return X86::MOV64toSDrr;
3559   }
3560
3561   // SrcReg(FR32) -> DestReg(GR32)
3562   // SrcReg(GR32) -> DestReg(FR32)
3563
3564   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3565     // Copy from a FR32 register to a GR32 register.
3566     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3567
3568   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3569     // Copy from a GR32 register to a FR32 register.
3570     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3571   return 0;
3572 }
3573
3574 inline static bool MaskRegClassContains(unsigned Reg) {
3575   return X86::VK8RegClass.contains(Reg) ||
3576          X86::VK16RegClass.contains(Reg) ||
3577          X86::VK32RegClass.contains(Reg) ||
3578          X86::VK64RegClass.contains(Reg) ||
3579          X86::VK1RegClass.contains(Reg);
3580 }
3581 static
3582 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3583   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3584       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3585       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3586      DestReg = get512BitSuperRegister(DestReg);
3587      SrcReg = get512BitSuperRegister(SrcReg);
3588      return X86::VMOVAPSZrr;
3589   }
3590   if (MaskRegClassContains(DestReg) &&
3591       MaskRegClassContains(SrcReg))
3592     return X86::KMOVWkk;
3593   if (MaskRegClassContains(DestReg) &&
3594       (X86::GR32RegClass.contains(SrcReg) ||
3595        X86::GR16RegClass.contains(SrcReg) ||
3596        X86::GR8RegClass.contains(SrcReg))) {
3597     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3598     return X86::KMOVWkr;
3599   }
3600   if ((X86::GR32RegClass.contains(DestReg) ||
3601        X86::GR16RegClass.contains(DestReg) ||
3602        X86::GR8RegClass.contains(DestReg)) &&
3603        MaskRegClassContains(SrcReg)) {
3604     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3605     return X86::KMOVWrk;
3606   }
3607   return 0;
3608 }
3609
3610 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3611                                MachineBasicBlock::iterator MI, DebugLoc DL,
3612                                unsigned DestReg, unsigned SrcReg,
3613                                bool KillSrc) const {
3614   // First deal with the normal symmetric copies.
3615   bool HasAVX = Subtarget.hasAVX();
3616   bool HasAVX512 = Subtarget.hasAVX512();
3617   unsigned Opc = 0;
3618   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3619     Opc = X86::MOV64rr;
3620   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3621     Opc = X86::MOV32rr;
3622   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3623     Opc = X86::MOV16rr;
3624   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3625     // Copying to or from a physical H register on x86-64 requires a NOREX
3626     // move.  Otherwise use a normal move.
3627     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3628         Subtarget.is64Bit()) {
3629       Opc = X86::MOV8rr_NOREX;
3630       // Both operands must be encodable without an REX prefix.
3631       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3632              "8-bit H register can not be copied outside GR8_NOREX");
3633     } else
3634       Opc = X86::MOV8rr;
3635   }
3636   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3637     Opc = X86::MMX_MOVQ64rr;
3638   else if (HasAVX512)
3639     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3640   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3641     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3642   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3643     Opc = X86::VMOVAPSYrr;
3644   if (!Opc)
3645     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3646
3647   if (Opc) {
3648     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3649       .addReg(SrcReg, getKillRegState(KillSrc));
3650     return;
3651   }
3652
3653   // Moving EFLAGS to / from another register requires a push and a pop.
3654   // Notice that we have to adjust the stack if we don't want to clobber the
3655   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3656   if (SrcReg == X86::EFLAGS) {
3657     if (X86::GR64RegClass.contains(DestReg)) {
3658       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3659       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3660       return;
3661     }
3662     if (X86::GR32RegClass.contains(DestReg)) {
3663       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3664       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3665       return;
3666     }
3667   }
3668   if (DestReg == X86::EFLAGS) {
3669     if (X86::GR64RegClass.contains(SrcReg)) {
3670       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3671         .addReg(SrcReg, getKillRegState(KillSrc));
3672       BuildMI(MBB, MI, DL, get(X86::POPF64));
3673       return;
3674     }
3675     if (X86::GR32RegClass.contains(SrcReg)) {
3676       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3677         .addReg(SrcReg, getKillRegState(KillSrc));
3678       BuildMI(MBB, MI, DL, get(X86::POPF32));
3679       return;
3680     }
3681   }
3682
3683   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3684                << " to " << RI.getName(DestReg) << '\n');
3685   llvm_unreachable("Cannot emit physreg copy instruction");
3686 }
3687
3688 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3689                                       const TargetRegisterClass *RC,
3690                                       bool isStackAligned,
3691                                       const X86Subtarget &STI,
3692                                       bool load) {
3693   if (STI.hasAVX512()) {
3694     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3695       X86::VK16RegClass.hasSubClassEq(RC))
3696       return load ? X86::KMOVWkm : X86::KMOVWmk;
3697     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3698       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3699     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3700       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3701     if (X86::VR512RegClass.hasSubClassEq(RC))
3702       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3703   }
3704
3705   bool HasAVX = STI.hasAVX();
3706   switch (RC->getSize()) {
3707   default:
3708     llvm_unreachable("Unknown spill size");
3709   case 1:
3710     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3711     if (STI.is64Bit())
3712       // Copying to or from a physical H register on x86-64 requires a NOREX
3713       // move.  Otherwise use a normal move.
3714       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3715         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3716     return load ? X86::MOV8rm : X86::MOV8mr;
3717   case 2:
3718     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3719     return load ? X86::MOV16rm : X86::MOV16mr;
3720   case 4:
3721     if (X86::GR32RegClass.hasSubClassEq(RC))
3722       return load ? X86::MOV32rm : X86::MOV32mr;
3723     if (X86::FR32RegClass.hasSubClassEq(RC))
3724       return load ?
3725         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3726         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3727     if (X86::RFP32RegClass.hasSubClassEq(RC))
3728       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3729     llvm_unreachable("Unknown 4-byte regclass");
3730   case 8:
3731     if (X86::GR64RegClass.hasSubClassEq(RC))
3732       return load ? X86::MOV64rm : X86::MOV64mr;
3733     if (X86::FR64RegClass.hasSubClassEq(RC))
3734       return load ?
3735         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3736         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3737     if (X86::VR64RegClass.hasSubClassEq(RC))
3738       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3739     if (X86::RFP64RegClass.hasSubClassEq(RC))
3740       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3741     llvm_unreachable("Unknown 8-byte regclass");
3742   case 10:
3743     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3744     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3745   case 16: {
3746     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
3747             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
3748     // If stack is realigned we can use aligned stores.
3749     if (isStackAligned)
3750       return load ?
3751         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3752         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3753     else
3754       return load ?
3755         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3756         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3757   }
3758   case 32:
3759     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
3760             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
3761     // If stack is realigned we can use aligned stores.
3762     if (isStackAligned)
3763       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3764     else
3765       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3766   case 64:
3767     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3768     if (isStackAligned)
3769       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3770     else
3771       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3772   }
3773 }
3774
3775 static unsigned getStoreRegOpcode(unsigned SrcReg,
3776                                   const TargetRegisterClass *RC,
3777                                   bool isStackAligned,
3778                                   const X86Subtarget &STI) {
3779   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3780 }
3781
3782
3783 static unsigned getLoadRegOpcode(unsigned DestReg,
3784                                  const TargetRegisterClass *RC,
3785                                  bool isStackAligned,
3786                                  const X86Subtarget &STI) {
3787   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3788 }
3789
3790 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3791                                        MachineBasicBlock::iterator MI,
3792                                        unsigned SrcReg, bool isKill, int FrameIdx,
3793                                        const TargetRegisterClass *RC,
3794                                        const TargetRegisterInfo *TRI) const {
3795   const MachineFunction &MF = *MBB.getParent();
3796   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3797          "Stack slot too small for store");
3798   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3799   bool isAligned =
3800       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3801       RI.canRealignStack(MF);
3802   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3803   DebugLoc DL = MBB.findDebugLoc(MI);
3804   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3805     .addReg(SrcReg, getKillRegState(isKill));
3806 }
3807
3808 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3809                                   bool isKill,
3810                                   SmallVectorImpl<MachineOperand> &Addr,
3811                                   const TargetRegisterClass *RC,
3812                                   MachineInstr::mmo_iterator MMOBegin,
3813                                   MachineInstr::mmo_iterator MMOEnd,
3814                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3815   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3816   bool isAligned = MMOBegin != MMOEnd &&
3817                    (*MMOBegin)->getAlignment() >= Alignment;
3818   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3819   DebugLoc DL;
3820   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3821   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3822     MIB.addOperand(Addr[i]);
3823   MIB.addReg(SrcReg, getKillRegState(isKill));
3824   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3825   NewMIs.push_back(MIB);
3826 }
3827
3828
3829 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3830                                         MachineBasicBlock::iterator MI,
3831                                         unsigned DestReg, int FrameIdx,
3832                                         const TargetRegisterClass *RC,
3833                                         const TargetRegisterInfo *TRI) const {
3834   const MachineFunction &MF = *MBB.getParent();
3835   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3836   bool isAligned =
3837       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3838       RI.canRealignStack(MF);
3839   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3840   DebugLoc DL = MBB.findDebugLoc(MI);
3841   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3842 }
3843
3844 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3845                                  SmallVectorImpl<MachineOperand> &Addr,
3846                                  const TargetRegisterClass *RC,
3847                                  MachineInstr::mmo_iterator MMOBegin,
3848                                  MachineInstr::mmo_iterator MMOEnd,
3849                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3850   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3851   bool isAligned = MMOBegin != MMOEnd &&
3852                    (*MMOBegin)->getAlignment() >= Alignment;
3853   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3854   DebugLoc DL;
3855   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3856   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3857     MIB.addOperand(Addr[i]);
3858   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3859   NewMIs.push_back(MIB);
3860 }
3861
3862 bool X86InstrInfo::
3863 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3864                int &CmpMask, int &CmpValue) const {
3865   switch (MI->getOpcode()) {
3866   default: break;
3867   case X86::CMP64ri32:
3868   case X86::CMP64ri8:
3869   case X86::CMP32ri:
3870   case X86::CMP32ri8:
3871   case X86::CMP16ri:
3872   case X86::CMP16ri8:
3873   case X86::CMP8ri:
3874     SrcReg = MI->getOperand(0).getReg();
3875     SrcReg2 = 0;
3876     CmpMask = ~0;
3877     CmpValue = MI->getOperand(1).getImm();
3878     return true;
3879   // A SUB can be used to perform comparison.
3880   case X86::SUB64rm:
3881   case X86::SUB32rm:
3882   case X86::SUB16rm:
3883   case X86::SUB8rm:
3884     SrcReg = MI->getOperand(1).getReg();
3885     SrcReg2 = 0;
3886     CmpMask = ~0;
3887     CmpValue = 0;
3888     return true;
3889   case X86::SUB64rr:
3890   case X86::SUB32rr:
3891   case X86::SUB16rr:
3892   case X86::SUB8rr:
3893     SrcReg = MI->getOperand(1).getReg();
3894     SrcReg2 = MI->getOperand(2).getReg();
3895     CmpMask = ~0;
3896     CmpValue = 0;
3897     return true;
3898   case X86::SUB64ri32:
3899   case X86::SUB64ri8:
3900   case X86::SUB32ri:
3901   case X86::SUB32ri8:
3902   case X86::SUB16ri:
3903   case X86::SUB16ri8:
3904   case X86::SUB8ri:
3905     SrcReg = MI->getOperand(1).getReg();
3906     SrcReg2 = 0;
3907     CmpMask = ~0;
3908     CmpValue = MI->getOperand(2).getImm();
3909     return true;
3910   case X86::CMP64rr:
3911   case X86::CMP32rr:
3912   case X86::CMP16rr:
3913   case X86::CMP8rr:
3914     SrcReg = MI->getOperand(0).getReg();
3915     SrcReg2 = MI->getOperand(1).getReg();
3916     CmpMask = ~0;
3917     CmpValue = 0;
3918     return true;
3919   case X86::TEST8rr:
3920   case X86::TEST16rr:
3921   case X86::TEST32rr:
3922   case X86::TEST64rr:
3923     SrcReg = MI->getOperand(0).getReg();
3924     if (MI->getOperand(1).getReg() != SrcReg) return false;
3925     // Compare against zero.
3926     SrcReg2 = 0;
3927     CmpMask = ~0;
3928     CmpValue = 0;
3929     return true;
3930   }
3931   return false;
3932 }
3933
3934 /// isRedundantFlagInstr - check whether the first instruction, whose only
3935 /// purpose is to update flags, can be made redundant.
3936 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3937 /// This function can be extended later on.
3938 /// SrcReg, SrcRegs: register operands for FlagI.
3939 /// ImmValue: immediate for FlagI if it takes an immediate.
3940 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3941                                         unsigned SrcReg2, int ImmValue,
3942                                         MachineInstr *OI) {
3943   if (((FlagI->getOpcode() == X86::CMP64rr &&
3944         OI->getOpcode() == X86::SUB64rr) ||
3945        (FlagI->getOpcode() == X86::CMP32rr &&
3946         OI->getOpcode() == X86::SUB32rr)||
3947        (FlagI->getOpcode() == X86::CMP16rr &&
3948         OI->getOpcode() == X86::SUB16rr)||
3949        (FlagI->getOpcode() == X86::CMP8rr &&
3950         OI->getOpcode() == X86::SUB8rr)) &&
3951       ((OI->getOperand(1).getReg() == SrcReg &&
3952         OI->getOperand(2).getReg() == SrcReg2) ||
3953        (OI->getOperand(1).getReg() == SrcReg2 &&
3954         OI->getOperand(2).getReg() == SrcReg)))
3955     return true;
3956
3957   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3958         OI->getOpcode() == X86::SUB64ri32) ||
3959        (FlagI->getOpcode() == X86::CMP64ri8 &&
3960         OI->getOpcode() == X86::SUB64ri8) ||
3961        (FlagI->getOpcode() == X86::CMP32ri &&
3962         OI->getOpcode() == X86::SUB32ri) ||
3963        (FlagI->getOpcode() == X86::CMP32ri8 &&
3964         OI->getOpcode() == X86::SUB32ri8) ||
3965        (FlagI->getOpcode() == X86::CMP16ri &&
3966         OI->getOpcode() == X86::SUB16ri) ||
3967        (FlagI->getOpcode() == X86::CMP16ri8 &&
3968         OI->getOpcode() == X86::SUB16ri8) ||
3969        (FlagI->getOpcode() == X86::CMP8ri &&
3970         OI->getOpcode() == X86::SUB8ri)) &&
3971       OI->getOperand(1).getReg() == SrcReg &&
3972       OI->getOperand(2).getImm() == ImmValue)
3973     return true;
3974   return false;
3975 }
3976
3977 /// isDefConvertible - check whether the definition can be converted
3978 /// to remove a comparison against zero.
3979 inline static bool isDefConvertible(MachineInstr *MI) {
3980   switch (MI->getOpcode()) {
3981   default: return false;
3982
3983   // The shift instructions only modify ZF if their shift count is non-zero.
3984   // N.B.: The processor truncates the shift count depending on the encoding.
3985   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3986   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3987      return getTruncatedShiftCount(MI, 2) != 0;
3988
3989   // Some left shift instructions can be turned into LEA instructions but only
3990   // if their flags aren't used. Avoid transforming such instructions.
3991   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3992     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3993     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3994     return ShAmt != 0;
3995   }
3996
3997   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3998   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3999      return getTruncatedShiftCount(MI, 3) != 0;
4000
4001   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
4002   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
4003   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
4004   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
4005   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
4006   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
4007   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
4008   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
4009   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
4010   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
4011   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
4012   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
4013   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
4014   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
4015   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
4016   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
4017   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
4018   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
4019   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
4020   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
4021   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
4022   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
4023   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
4024   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
4025   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
4026   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
4027   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
4028   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
4029   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
4030   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
4031   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
4032   case X86::ADC32ri:   case X86::ADC32ri8:
4033   case X86::ADC32rr:   case X86::ADC64ri32:
4034   case X86::ADC64ri8:  case X86::ADC64rr:
4035   case X86::SBB32ri:   case X86::SBB32ri8:
4036   case X86::SBB32rr:   case X86::SBB64ri32:
4037   case X86::SBB64ri8:  case X86::SBB64rr:
4038   case X86::ANDN32rr:  case X86::ANDN32rm:
4039   case X86::ANDN64rr:  case X86::ANDN64rm:
4040   case X86::BEXTR32rr: case X86::BEXTR64rr:
4041   case X86::BEXTR32rm: case X86::BEXTR64rm:
4042   case X86::BLSI32rr:  case X86::BLSI32rm:
4043   case X86::BLSI64rr:  case X86::BLSI64rm:
4044   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
4045   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
4046   case X86::BLSR32rr:  case X86::BLSR32rm:
4047   case X86::BLSR64rr:  case X86::BLSR64rm:
4048   case X86::BZHI32rr:  case X86::BZHI32rm:
4049   case X86::BZHI64rr:  case X86::BZHI64rm:
4050   case X86::LZCNT16rr: case X86::LZCNT16rm:
4051   case X86::LZCNT32rr: case X86::LZCNT32rm:
4052   case X86::LZCNT64rr: case X86::LZCNT64rm:
4053   case X86::POPCNT16rr:case X86::POPCNT16rm:
4054   case X86::POPCNT32rr:case X86::POPCNT32rm:
4055   case X86::POPCNT64rr:case X86::POPCNT64rm:
4056   case X86::TZCNT16rr: case X86::TZCNT16rm:
4057   case X86::TZCNT32rr: case X86::TZCNT32rm:
4058   case X86::TZCNT64rr: case X86::TZCNT64rm:
4059     return true;
4060   }
4061 }
4062
4063 /// isUseDefConvertible - check whether the use can be converted
4064 /// to remove a comparison against zero.
4065 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
4066   switch (MI->getOpcode()) {
4067   default: return X86::COND_INVALID;
4068   case X86::LZCNT16rr: case X86::LZCNT16rm:
4069   case X86::LZCNT32rr: case X86::LZCNT32rm:
4070   case X86::LZCNT64rr: case X86::LZCNT64rm:
4071     return X86::COND_B;
4072   case X86::POPCNT16rr:case X86::POPCNT16rm:
4073   case X86::POPCNT32rr:case X86::POPCNT32rm:
4074   case X86::POPCNT64rr:case X86::POPCNT64rm:
4075     return X86::COND_E;
4076   case X86::TZCNT16rr: case X86::TZCNT16rm:
4077   case X86::TZCNT32rr: case X86::TZCNT32rm:
4078   case X86::TZCNT64rr: case X86::TZCNT64rm:
4079     return X86::COND_B;
4080   }
4081 }
4082
4083 /// optimizeCompareInstr - Check if there exists an earlier instruction that
4084 /// operates on the same source operands and sets flags in the same way as
4085 /// Compare; remove Compare if possible.
4086 bool X86InstrInfo::
4087 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
4088                      int CmpMask, int CmpValue,
4089                      const MachineRegisterInfo *MRI) const {
4090   // Check whether we can replace SUB with CMP.
4091   unsigned NewOpcode = 0;
4092   switch (CmpInstr->getOpcode()) {
4093   default: break;
4094   case X86::SUB64ri32:
4095   case X86::SUB64ri8:
4096   case X86::SUB32ri:
4097   case X86::SUB32ri8:
4098   case X86::SUB16ri:
4099   case X86::SUB16ri8:
4100   case X86::SUB8ri:
4101   case X86::SUB64rm:
4102   case X86::SUB32rm:
4103   case X86::SUB16rm:
4104   case X86::SUB8rm:
4105   case X86::SUB64rr:
4106   case X86::SUB32rr:
4107   case X86::SUB16rr:
4108   case X86::SUB8rr: {
4109     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4110       return false;
4111     // There is no use of the destination register, we can replace SUB with CMP.
4112     switch (CmpInstr->getOpcode()) {
4113     default: llvm_unreachable("Unreachable!");
4114     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4115     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4116     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4117     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4118     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4119     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4120     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4121     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4122     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4123     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4124     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4125     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4126     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4127     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4128     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4129     }
4130     CmpInstr->setDesc(get(NewOpcode));
4131     CmpInstr->RemoveOperand(0);
4132     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4133     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4134         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4135       return false;
4136   }
4137   }
4138
4139   // Get the unique definition of SrcReg.
4140   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4141   if (!MI) return false;
4142
4143   // CmpInstr is the first instruction of the BB.
4144   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4145
4146   // If we are comparing against zero, check whether we can use MI to update
4147   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4148   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4149   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4150     return false;
4151
4152   // If we have a use of the source register between the def and our compare
4153   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4154   // right way.
4155   bool ShouldUpdateCC = false;
4156   X86::CondCode NewCC = X86::COND_INVALID;
4157   if (IsCmpZero && !isDefConvertible(MI)) {
4158     // Scan forward from the use until we hit the use we're looking for or the
4159     // compare instruction.
4160     for (MachineBasicBlock::iterator J = MI;; ++J) {
4161       // Do we have a convertible instruction?
4162       NewCC = isUseDefConvertible(J);
4163       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4164           J->getOperand(1).getReg() == SrcReg) {
4165         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4166         ShouldUpdateCC = true; // Update CC later on.
4167         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4168         // with the new def.
4169         MI = Def = J;
4170         break;
4171       }
4172
4173       if (J == I)
4174         return false;
4175     }
4176   }
4177
4178   // We are searching for an earlier instruction that can make CmpInstr
4179   // redundant and that instruction will be saved in Sub.
4180   MachineInstr *Sub = nullptr;
4181   const TargetRegisterInfo *TRI = &getRegisterInfo();
4182
4183   // We iterate backward, starting from the instruction before CmpInstr and
4184   // stop when reaching the definition of a source register or done with the BB.
4185   // RI points to the instruction before CmpInstr.
4186   // If the definition is in this basic block, RE points to the definition;
4187   // otherwise, RE is the rend of the basic block.
4188   MachineBasicBlock::reverse_iterator
4189       RI = MachineBasicBlock::reverse_iterator(I),
4190       RE = CmpInstr->getParent() == MI->getParent() ?
4191            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4192            CmpInstr->getParent()->rend();
4193   MachineInstr *Movr0Inst = nullptr;
4194   for (; RI != RE; ++RI) {
4195     MachineInstr *Instr = &*RI;
4196     // Check whether CmpInstr can be made redundant by the current instruction.
4197     if (!IsCmpZero &&
4198         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4199       Sub = Instr;
4200       break;
4201     }
4202
4203     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4204         Instr->readsRegister(X86::EFLAGS, TRI)) {
4205       // This instruction modifies or uses EFLAGS.
4206
4207       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4208       // They are safe to move up, if the definition to EFLAGS is dead and
4209       // earlier instructions do not read or write EFLAGS.
4210       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4211           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4212         Movr0Inst = Instr;
4213         continue;
4214       }
4215
4216       // We can't remove CmpInstr.
4217       return false;
4218     }
4219   }
4220
4221   // Return false if no candidates exist.
4222   if (!IsCmpZero && !Sub)
4223     return false;
4224
4225   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4226                     Sub->getOperand(2).getReg() == SrcReg);
4227
4228   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4229   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4230   // If we are done with the basic block, we need to check whether EFLAGS is
4231   // live-out.
4232   bool IsSafe = false;
4233   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4234   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4235   for (++I; I != E; ++I) {
4236     const MachineInstr &Instr = *I;
4237     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4238     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4239     // We should check the usage if this instruction uses and updates EFLAGS.
4240     if (!UseEFLAGS && ModifyEFLAGS) {
4241       // It is safe to remove CmpInstr if EFLAGS is updated again.
4242       IsSafe = true;
4243       break;
4244     }
4245     if (!UseEFLAGS && !ModifyEFLAGS)
4246       continue;
4247
4248     // EFLAGS is used by this instruction.
4249     X86::CondCode OldCC = X86::COND_INVALID;
4250     bool OpcIsSET = false;
4251     if (IsCmpZero || IsSwapped) {
4252       // We decode the condition code from opcode.
4253       if (Instr.isBranch())
4254         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4255       else {
4256         OldCC = getCondFromSETOpc(Instr.getOpcode());
4257         if (OldCC != X86::COND_INVALID)
4258           OpcIsSET = true;
4259         else
4260           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4261       }
4262       if (OldCC == X86::COND_INVALID) return false;
4263     }
4264     if (IsCmpZero) {
4265       switch (OldCC) {
4266       default: break;
4267       case X86::COND_A: case X86::COND_AE:
4268       case X86::COND_B: case X86::COND_BE:
4269       case X86::COND_G: case X86::COND_GE:
4270       case X86::COND_L: case X86::COND_LE:
4271       case X86::COND_O: case X86::COND_NO:
4272         // CF and OF are used, we can't perform this optimization.
4273         return false;
4274       }
4275
4276       // If we're updating the condition code check if we have to reverse the
4277       // condition.
4278       if (ShouldUpdateCC)
4279         switch (OldCC) {
4280         default:
4281           return false;
4282         case X86::COND_E:
4283           break;
4284         case X86::COND_NE:
4285           NewCC = GetOppositeBranchCondition(NewCC);
4286           break;
4287         }
4288     } else if (IsSwapped) {
4289       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4290       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4291       // We swap the condition code and synthesize the new opcode.
4292       NewCC = getSwappedCondition(OldCC);
4293       if (NewCC == X86::COND_INVALID) return false;
4294     }
4295
4296     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4297       // Synthesize the new opcode.
4298       bool HasMemoryOperand = Instr.hasOneMemOperand();
4299       unsigned NewOpc;
4300       if (Instr.isBranch())
4301         NewOpc = GetCondBranchFromCond(NewCC);
4302       else if(OpcIsSET)
4303         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4304       else {
4305         unsigned DstReg = Instr.getOperand(0).getReg();
4306         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4307                                  HasMemoryOperand);
4308       }
4309
4310       // Push the MachineInstr to OpsToUpdate.
4311       // If it is safe to remove CmpInstr, the condition code of these
4312       // instructions will be modified.
4313       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4314     }
4315     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4316       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4317       IsSafe = true;
4318       break;
4319     }
4320   }
4321
4322   // If EFLAGS is not killed nor re-defined, we should check whether it is
4323   // live-out. If it is live-out, do not optimize.
4324   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4325     MachineBasicBlock *MBB = CmpInstr->getParent();
4326     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4327              SE = MBB->succ_end(); SI != SE; ++SI)
4328       if ((*SI)->isLiveIn(X86::EFLAGS))
4329         return false;
4330   }
4331
4332   // The instruction to be updated is either Sub or MI.
4333   Sub = IsCmpZero ? MI : Sub;
4334   // Move Movr0Inst to the appropriate place before Sub.
4335   if (Movr0Inst) {
4336     // Look backwards until we find a def that doesn't use the current EFLAGS.
4337     Def = Sub;
4338     MachineBasicBlock::reverse_iterator
4339       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4340                 InsertE = Sub->getParent()->rend();
4341     for (; InsertI != InsertE; ++InsertI) {
4342       MachineInstr *Instr = &*InsertI;
4343       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4344           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4345         Sub->getParent()->remove(Movr0Inst);
4346         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4347                                    Movr0Inst);
4348         break;
4349       }
4350     }
4351     if (InsertI == InsertE)
4352       return false;
4353   }
4354
4355   // Make sure Sub instruction defines EFLAGS and mark the def live.
4356   unsigned i = 0, e = Sub->getNumOperands();
4357   for (; i != e; ++i) {
4358     MachineOperand &MO = Sub->getOperand(i);
4359     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4360       MO.setIsDead(false);
4361       break;
4362     }
4363   }
4364   assert(i != e && "Unable to locate a def EFLAGS operand");
4365
4366   CmpInstr->eraseFromParent();
4367
4368   // Modify the condition code of instructions in OpsToUpdate.
4369   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4370     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4371   return true;
4372 }
4373
4374 /// optimizeLoadInstr - Try to remove the load by folding it to a register
4375 /// operand at the use. We fold the load instructions if load defines a virtual
4376 /// register, the virtual register is used once in the same BB, and the
4377 /// instructions in-between do not load or store, and have no side effects.
4378 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4379                                               const MachineRegisterInfo *MRI,
4380                                               unsigned &FoldAsLoadDefReg,
4381                                               MachineInstr *&DefMI) const {
4382   if (FoldAsLoadDefReg == 0)
4383     return nullptr;
4384   // To be conservative, if there exists another load, clear the load candidate.
4385   if (MI->mayLoad()) {
4386     FoldAsLoadDefReg = 0;
4387     return nullptr;
4388   }
4389
4390   // Check whether we can move DefMI here.
4391   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4392   assert(DefMI);
4393   bool SawStore = false;
4394   if (!DefMI->isSafeToMove(this, nullptr, SawStore))
4395     return nullptr;
4396
4397   // Collect information about virtual register operands of MI.
4398   unsigned SrcOperandId = 0;
4399   bool FoundSrcOperand = false;
4400   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4401     MachineOperand &MO = MI->getOperand(i);
4402     if (!MO.isReg())
4403       continue;
4404     unsigned Reg = MO.getReg();
4405     if (Reg != FoldAsLoadDefReg)
4406       continue;
4407     // Do not fold if we have a subreg use or a def or multiple uses.
4408     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4409       return nullptr;
4410
4411     SrcOperandId = i;
4412     FoundSrcOperand = true;
4413   }
4414   if (!FoundSrcOperand)
4415     return nullptr;
4416
4417   // Check whether we can fold the def into SrcOperandId.
4418   SmallVector<unsigned, 8> Ops;
4419   Ops.push_back(SrcOperandId);
4420   MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
4421   if (FoldMI) {
4422     FoldAsLoadDefReg = 0;
4423     return FoldMI;
4424   }
4425
4426   return nullptr;
4427 }
4428
4429 /// Expand2AddrUndef - Expand a single-def pseudo instruction to a two-addr
4430 /// instruction with two undef reads of the register being defined.  This is
4431 /// used for mapping:
4432 ///   %xmm4 = V_SET0
4433 /// to:
4434 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4435 ///
4436 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4437                              const MCInstrDesc &Desc) {
4438   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4439   unsigned Reg = MIB->getOperand(0).getReg();
4440   MIB->setDesc(Desc);
4441
4442   // MachineInstr::addOperand() will insert explicit operands before any
4443   // implicit operands.
4444   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4445   // But we don't trust that.
4446   assert(MIB->getOperand(1).getReg() == Reg &&
4447          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4448   return true;
4449 }
4450
4451 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4452 // code sequence is needed for other targets.
4453 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4454                                  const TargetInstrInfo &TII) {
4455   MachineBasicBlock &MBB = *MIB->getParent();
4456   DebugLoc DL = MIB->getDebugLoc();
4457   unsigned Reg = MIB->getOperand(0).getReg();
4458   const GlobalValue *GV =
4459       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4460   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4461   MachineMemOperand *MMO = MBB.getParent()->
4462       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4463   MachineBasicBlock::iterator I = MIB.getInstr();
4464
4465   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4466       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4467       .addMemOperand(MMO);
4468   MIB->setDebugLoc(DL);
4469   MIB->setDesc(TII.get(X86::MOV64rm));
4470   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4471 }
4472
4473 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4474   bool HasAVX = Subtarget.hasAVX();
4475   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4476   switch (MI->getOpcode()) {
4477   case X86::MOV32r0:
4478     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4479   case X86::SETB_C8r:
4480     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4481   case X86::SETB_C16r:
4482     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4483   case X86::SETB_C32r:
4484     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4485   case X86::SETB_C64r:
4486     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4487   case X86::V_SET0:
4488   case X86::FsFLD0SS:
4489   case X86::FsFLD0SD:
4490     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4491   case X86::AVX_SET0:
4492     assert(HasAVX && "AVX not supported");
4493     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4494   case X86::AVX512_512_SET0:
4495     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4496   case X86::V_SETALLONES:
4497     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4498   case X86::AVX2_SETALLONES:
4499     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4500   case X86::TEST8ri_NOREX:
4501     MI->setDesc(get(X86::TEST8ri));
4502     return true;
4503   case X86::KSET0B:
4504   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4505   case X86::KSET1B:
4506   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4507   case TargetOpcode::LOAD_STACK_GUARD:
4508     expandLoadStackGuard(MIB, *this);
4509     return true;
4510   }
4511   return false;
4512 }
4513
4514 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4515                                      const SmallVectorImpl<MachineOperand> &MOs,
4516                                      MachineInstr *MI,
4517                                      const TargetInstrInfo &TII) {
4518   // Create the base instruction with the memory operand as the first part.
4519   // Omit the implicit operands, something BuildMI can't do.
4520   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4521                                               MI->getDebugLoc(), true);
4522   MachineInstrBuilder MIB(MF, NewMI);
4523   unsigned NumAddrOps = MOs.size();
4524   for (unsigned i = 0; i != NumAddrOps; ++i)
4525     MIB.addOperand(MOs[i]);
4526   if (NumAddrOps < 4)  // FrameIndex only
4527     addOffset(MIB, 0);
4528
4529   // Loop over the rest of the ri operands, converting them over.
4530   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4531   for (unsigned i = 0; i != NumOps; ++i) {
4532     MachineOperand &MO = MI->getOperand(i+2);
4533     MIB.addOperand(MO);
4534   }
4535   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4536     MachineOperand &MO = MI->getOperand(i);
4537     MIB.addOperand(MO);
4538   }
4539   return MIB;
4540 }
4541
4542 static MachineInstr *FuseInst(MachineFunction &MF,
4543                               unsigned Opcode, unsigned OpNo,
4544                               const SmallVectorImpl<MachineOperand> &MOs,
4545                               MachineInstr *MI, const TargetInstrInfo &TII) {
4546   // Omit the implicit operands, something BuildMI can't do.
4547   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4548                                               MI->getDebugLoc(), true);
4549   MachineInstrBuilder MIB(MF, NewMI);
4550
4551   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4552     MachineOperand &MO = MI->getOperand(i);
4553     if (i == OpNo) {
4554       assert(MO.isReg() && "Expected to fold into reg operand!");
4555       unsigned NumAddrOps = MOs.size();
4556       for (unsigned i = 0; i != NumAddrOps; ++i)
4557         MIB.addOperand(MOs[i]);
4558       if (NumAddrOps < 4)  // FrameIndex only
4559         addOffset(MIB, 0);
4560     } else {
4561       MIB.addOperand(MO);
4562     }
4563   }
4564   return MIB;
4565 }
4566
4567 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4568                                 const SmallVectorImpl<MachineOperand> &MOs,
4569                                 MachineInstr *MI) {
4570   MachineFunction &MF = *MI->getParent()->getParent();
4571   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
4572
4573   unsigned NumAddrOps = MOs.size();
4574   for (unsigned i = 0; i != NumAddrOps; ++i)
4575     MIB.addOperand(MOs[i]);
4576   if (NumAddrOps < 4)  // FrameIndex only
4577     addOffset(MIB, 0);
4578   return MIB.addImm(0);
4579 }
4580
4581 MachineInstr*
4582 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4583                                     MachineInstr *MI, unsigned OpNum,
4584                                     const SmallVectorImpl<MachineOperand> &MOs,
4585                                     unsigned Size, unsigned Align,
4586                                     bool AllowCommute) const {
4587   const DenseMap<unsigned,
4588                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4589   bool isCallRegIndirect = Subtarget.callRegIndirect();
4590   bool isTwoAddrFold = false;
4591
4592   // For CPUs that favor the register form of a call,
4593   // do not fold loads into calls.
4594   if (isCallRegIndirect &&
4595     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r))
4596     return nullptr;
4597
4598   unsigned NumOps = MI->getDesc().getNumOperands();
4599   bool isTwoAddr = NumOps > 1 &&
4600     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4601
4602   // FIXME: AsmPrinter doesn't know how to handle
4603   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4604   if (MI->getOpcode() == X86::ADD32ri &&
4605       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4606     return nullptr;
4607
4608   MachineInstr *NewMI = nullptr;
4609   // Folding a memory location into the two-address part of a two-address
4610   // instruction is different than folding it other places.  It requires
4611   // replacing the *two* registers with the memory location.
4612   if (isTwoAddr && NumOps >= 2 && OpNum < 2 &&
4613       MI->getOperand(0).isReg() &&
4614       MI->getOperand(1).isReg() &&
4615       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4616     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4617     isTwoAddrFold = true;
4618   } else if (OpNum == 0) {
4619     if (MI->getOpcode() == X86::MOV32r0) {
4620       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
4621       if (NewMI)
4622         return NewMI;
4623     }
4624
4625     OpcodeTablePtr = &RegOp2MemOpTable0;
4626   } else if (OpNum == 1) {
4627     OpcodeTablePtr = &RegOp2MemOpTable1;
4628   } else if (OpNum == 2) {
4629     OpcodeTablePtr = &RegOp2MemOpTable2;
4630   } else if (OpNum == 3) {
4631     OpcodeTablePtr = &RegOp2MemOpTable3;
4632   } else if (OpNum == 4) {
4633     OpcodeTablePtr = &RegOp2MemOpTable4;
4634   }
4635
4636   // If table selected...
4637   if (OpcodeTablePtr) {
4638     // Find the Opcode to fuse
4639     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4640       OpcodeTablePtr->find(MI->getOpcode());
4641     if (I != OpcodeTablePtr->end()) {
4642       unsigned Opcode = I->second.first;
4643       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4644       if (Align < MinAlign)
4645         return nullptr;
4646       bool NarrowToMOV32rm = false;
4647       if (Size) {
4648         unsigned RCSize = getRegClass(MI->getDesc(), OpNum, &RI, MF)->getSize();
4649         if (Size < RCSize) {
4650           // Check if it's safe to fold the load. If the size of the object is
4651           // narrower than the load width, then it's not.
4652           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4653             return nullptr;
4654           // If this is a 64-bit load, but the spill slot is 32, then we can do
4655           // a 32-bit load which is implicitly zero-extended. This likely is
4656           // due to live interval analysis remat'ing a load from stack slot.
4657           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4658             return nullptr;
4659           Opcode = X86::MOV32rm;
4660           NarrowToMOV32rm = true;
4661         }
4662       }
4663
4664       if (isTwoAddrFold)
4665         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4666       else
4667         NewMI = FuseInst(MF, Opcode, OpNum, MOs, MI, *this);
4668
4669       if (NarrowToMOV32rm) {
4670         // If this is the special case where we use a MOV32rm to load a 32-bit
4671         // value and zero-extend the top bits. Change the destination register
4672         // to a 32-bit one.
4673         unsigned DstReg = NewMI->getOperand(0).getReg();
4674         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4675           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4676         else
4677           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4678       }
4679       return NewMI;
4680     }
4681   }
4682
4683   // If the instruction and target operand are commutable, commute the
4684   // instruction and try again.
4685   if (AllowCommute) {
4686     unsigned OriginalOpIdx = OpNum, CommuteOpIdx1, CommuteOpIdx2;
4687     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4688       bool HasDef = MI->getDesc().getNumDefs();
4689       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4690       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4691       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4692       bool Tied0 =
4693           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4694       bool Tied1 =
4695           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4696
4697       // If either of the commutable operands are tied to the destination
4698       // then we can not commute + fold.
4699       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4700           (HasDef && Reg0 == Reg2 && Tied1))
4701         return nullptr;
4702
4703       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4704           (CommuteOpIdx2 == OriginalOpIdx)) {
4705         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4706         if (!CommutedMI) {
4707           // Unable to commute.
4708           return nullptr;
4709         }
4710         if (CommutedMI != MI) {
4711           // New instruction. We can't fold from this.
4712           CommutedMI->eraseFromParent();
4713           return nullptr;
4714         }
4715
4716         // Attempt to fold with the commuted version of the instruction.
4717         unsigned CommuteOp =
4718             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
4719         NewMI = foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, Size, Align,
4720                                       /*AllowCommute=*/false);
4721         if (NewMI)
4722           return NewMI;
4723
4724         // Folding failed again - undo the commute before returning.
4725         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
4726         if (!UncommutedMI) {
4727           // Unable to commute.
4728           return nullptr;
4729         }
4730         if (UncommutedMI != MI) {
4731           // New instruction. It doesn't need to be kept.
4732           UncommutedMI->eraseFromParent();
4733           return nullptr;
4734         }
4735
4736         // Return here to prevent duplicate fuse failure report.
4737         return nullptr;
4738       }
4739     }
4740   }
4741
4742   // No fusion
4743   if (PrintFailedFusing && !MI->isCopy())
4744     dbgs() << "We failed to fuse operand " << OpNum << " in " << *MI;
4745   return nullptr;
4746 }
4747
4748 /// hasPartialRegUpdate - Return true for all instructions that only update
4749 /// the first 32 or 64-bits of the destination register and leave the rest
4750 /// unmodified. This can be used to avoid folding loads if the instructions
4751 /// only update part of the destination register, and the non-updated part is
4752 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4753 /// instructions breaks the partial register dependency and it can improve
4754 /// performance. e.g.:
4755 ///
4756 ///   movss (%rdi), %xmm0
4757 ///   cvtss2sd %xmm0, %xmm0
4758 ///
4759 /// Instead of
4760 ///   cvtss2sd (%rdi), %xmm0
4761 ///
4762 /// FIXME: This should be turned into a TSFlags.
4763 ///
4764 static bool hasPartialRegUpdate(unsigned Opcode) {
4765   switch (Opcode) {
4766   case X86::CVTSI2SSrr:
4767   case X86::CVTSI2SSrm:
4768   case X86::CVTSI2SS64rr:
4769   case X86::CVTSI2SS64rm:
4770   case X86::CVTSI2SDrr:
4771   case X86::CVTSI2SDrm:
4772   case X86::CVTSI2SD64rr:
4773   case X86::CVTSI2SD64rm:
4774   case X86::CVTSD2SSrr:
4775   case X86::CVTSD2SSrm:
4776   case X86::Int_CVTSD2SSrr:
4777   case X86::Int_CVTSD2SSrm:
4778   case X86::CVTSS2SDrr:
4779   case X86::CVTSS2SDrm:
4780   case X86::Int_CVTSS2SDrr:
4781   case X86::Int_CVTSS2SDrm:
4782   case X86::RCPSSr:
4783   case X86::RCPSSm:
4784   case X86::RCPSSr_Int:
4785   case X86::RCPSSm_Int:
4786   case X86::ROUNDSDr:
4787   case X86::ROUNDSDm:
4788   case X86::ROUNDSDr_Int:
4789   case X86::ROUNDSSr:
4790   case X86::ROUNDSSm:
4791   case X86::ROUNDSSr_Int:
4792   case X86::RSQRTSSr:
4793   case X86::RSQRTSSm:
4794   case X86::RSQRTSSr_Int:
4795   case X86::RSQRTSSm_Int:
4796   case X86::SQRTSSr:
4797   case X86::SQRTSSm:
4798   case X86::SQRTSSr_Int:
4799   case X86::SQRTSSm_Int:
4800   case X86::SQRTSDr:
4801   case X86::SQRTSDm:
4802   case X86::SQRTSDr_Int:
4803   case X86::SQRTSDm_Int:
4804     return true;
4805   }
4806
4807   return false;
4808 }
4809
4810 /// getPartialRegUpdateClearance - Inform the ExeDepsFix pass how many idle
4811 /// instructions we would like before a partial register update.
4812 unsigned X86InstrInfo::
4813 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4814                              const TargetRegisterInfo *TRI) const {
4815   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4816     return 0;
4817
4818   // If MI is marked as reading Reg, the partial register update is wanted.
4819   const MachineOperand &MO = MI->getOperand(0);
4820   unsigned Reg = MO.getReg();
4821   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4822     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4823       return 0;
4824   } else {
4825     if (MI->readsRegister(Reg, TRI))
4826       return 0;
4827   }
4828
4829   // If any of the preceding 16 instructions are reading Reg, insert a
4830   // dependency breaking instruction.  The magic number is based on a few
4831   // Nehalem experiments.
4832   return 16;
4833 }
4834
4835 // Return true for any instruction the copies the high bits of the first source
4836 // operand into the unused high bits of the destination operand.
4837 static bool hasUndefRegUpdate(unsigned Opcode) {
4838   switch (Opcode) {
4839   case X86::VCVTSI2SSrr:
4840   case X86::VCVTSI2SSrm:
4841   case X86::Int_VCVTSI2SSrr:
4842   case X86::Int_VCVTSI2SSrm:
4843   case X86::VCVTSI2SS64rr:
4844   case X86::VCVTSI2SS64rm:
4845   case X86::Int_VCVTSI2SS64rr:
4846   case X86::Int_VCVTSI2SS64rm:
4847   case X86::VCVTSI2SDrr:
4848   case X86::VCVTSI2SDrm:
4849   case X86::Int_VCVTSI2SDrr:
4850   case X86::Int_VCVTSI2SDrm:
4851   case X86::VCVTSI2SD64rr:
4852   case X86::VCVTSI2SD64rm:
4853   case X86::Int_VCVTSI2SD64rr:
4854   case X86::Int_VCVTSI2SD64rm:
4855   case X86::VCVTSD2SSrr:
4856   case X86::VCVTSD2SSrm:
4857   case X86::Int_VCVTSD2SSrr:
4858   case X86::Int_VCVTSD2SSrm:
4859   case X86::VCVTSS2SDrr:
4860   case X86::VCVTSS2SDrm:
4861   case X86::Int_VCVTSS2SDrr:
4862   case X86::Int_VCVTSS2SDrm:
4863   case X86::VRCPSSr:
4864   case X86::VRCPSSm:
4865   case X86::VRCPSSm_Int:
4866   case X86::VROUNDSDr:
4867   case X86::VROUNDSDm:
4868   case X86::VROUNDSDr_Int:
4869   case X86::VROUNDSSr:
4870   case X86::VROUNDSSm:
4871   case X86::VROUNDSSr_Int:
4872   case X86::VRSQRTSSr:
4873   case X86::VRSQRTSSm:
4874   case X86::VRSQRTSSm_Int:
4875   case X86::VSQRTSSr:
4876   case X86::VSQRTSSm:
4877   case X86::VSQRTSSm_Int:
4878   case X86::VSQRTSDr:
4879   case X86::VSQRTSDm:
4880   case X86::VSQRTSDm_Int:
4881     // AVX-512
4882   case X86::VCVTSD2SSZrr:
4883   case X86::VCVTSD2SSZrm:
4884   case X86::VCVTSS2SDZrr:
4885   case X86::VCVTSS2SDZrm:
4886     return true;
4887   }
4888
4889   return false;
4890 }
4891
4892 /// Inform the ExeDepsFix pass how many idle instructions we would like before
4893 /// certain undef register reads.
4894 ///
4895 /// This catches the VCVTSI2SD family of instructions:
4896 ///
4897 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
4898 ///
4899 /// We should to be careful *not* to catch VXOR idioms which are presumably
4900 /// handled specially in the pipeline:
4901 ///
4902 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
4903 ///
4904 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
4905 /// high bits that are passed-through are not live.
4906 unsigned X86InstrInfo::
4907 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
4908                      const TargetRegisterInfo *TRI) const {
4909   if (!hasUndefRegUpdate(MI->getOpcode()))
4910     return 0;
4911
4912   // Set the OpNum parameter to the first source operand.
4913   OpNum = 1;
4914
4915   const MachineOperand &MO = MI->getOperand(OpNum);
4916   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
4917     // Use the same magic number as getPartialRegUpdateClearance.
4918     return 16;
4919   }
4920   return 0;
4921 }
4922
4923 void X86InstrInfo::
4924 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
4925                           const TargetRegisterInfo *TRI) const {
4926   unsigned Reg = MI->getOperand(OpNum).getReg();
4927   // If MI kills this register, the false dependence is already broken.
4928   if (MI->killsRegister(Reg, TRI))
4929     return;
4930   if (X86::VR128RegClass.contains(Reg)) {
4931     // These instructions are all floating point domain, so xorps is the best
4932     // choice.
4933     bool HasAVX = Subtarget.hasAVX();
4934     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
4935     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
4936       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4937   } else if (X86::VR256RegClass.contains(Reg)) {
4938     // Use vxorps to clear the full ymm register.
4939     // It wants to read and write the xmm sub-register.
4940     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4941     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
4942       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
4943       .addReg(Reg, RegState::ImplicitDefine);
4944   } else
4945     return;
4946   MI->addRegisterKilled(Reg, TRI, true);
4947 }
4948
4949 MachineInstr*
4950 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
4951                                     const SmallVectorImpl<unsigned> &Ops,
4952                                     int FrameIndex) const {
4953   // Check switch flag
4954   if (NoFusing) return nullptr;
4955
4956   // Unless optimizing for size, don't fold to avoid partial
4957   // register update stalls
4958   if (!MF.getFunction()->getAttributes().
4959         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4960       hasPartialRegUpdate(MI->getOpcode()))
4961     return nullptr;
4962
4963   const MachineFrameInfo *MFI = MF.getFrameInfo();
4964   unsigned Size = MFI->getObjectSize(FrameIndex);
4965   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
4966   // If the function stack isn't realigned we don't want to fold instructions
4967   // that need increased alignment.
4968   if (!RI.needsStackRealignment(MF))
4969     Alignment =
4970         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
4971   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4972     unsigned NewOpc = 0;
4973     unsigned RCSize = 0;
4974     switch (MI->getOpcode()) {
4975     default: return nullptr;
4976     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4977     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4978     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4979     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4980     }
4981     // Check if it's safe to fold the load. If the size of the object is
4982     // narrower than the load width, then it's not.
4983     if (Size < RCSize)
4984       return nullptr;
4985     // Change to CMPXXri r, 0 first.
4986     MI->setDesc(get(NewOpc));
4987     MI->getOperand(1).ChangeToImmediate(0);
4988   } else if (Ops.size() != 1)
4989     return nullptr;
4990
4991   SmallVector<MachineOperand,4> MOs;
4992   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
4993   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4994                                Size, Alignment, /*AllowCommute=*/true);
4995 }
4996
4997 static bool isPartialRegisterLoad(const MachineInstr &LoadMI,
4998                                   const MachineFunction &MF) {
4999   unsigned Opc = LoadMI.getOpcode();
5000   unsigned RegSize =
5001       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
5002
5003   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4)
5004     // These instructions only load 32 bits, we can't fold them if the
5005     // destination register is wider than 32 bits (4 bytes).
5006     return true;
5007
5008   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8)
5009     // These instructions only load 64 bits, we can't fold them if the
5010     // destination register is wider than 64 bits (8 bytes).
5011     return true;
5012
5013   return false;
5014 }
5015
5016 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
5017                                                   MachineInstr *MI,
5018                                            const SmallVectorImpl<unsigned> &Ops,
5019                                                   MachineInstr *LoadMI) const {
5020   // If loading from a FrameIndex, fold directly from the FrameIndex.
5021   unsigned NumOps = LoadMI->getDesc().getNumOperands();
5022   int FrameIndex;
5023   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5024     if (isPartialRegisterLoad(*LoadMI, MF))
5025       return nullptr;
5026     return foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
5027   }
5028
5029   // Check switch flag
5030   if (NoFusing) return nullptr;
5031
5032   // Unless optimizing for size, don't fold to avoid partial
5033   // register update stalls
5034   if (!MF.getFunction()->getAttributes().
5035         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
5036       hasPartialRegUpdate(MI->getOpcode()))
5037     return nullptr;
5038
5039   // Determine the alignment of the load.
5040   unsigned Alignment = 0;
5041   if (LoadMI->hasOneMemOperand())
5042     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
5043   else
5044     switch (LoadMI->getOpcode()) {
5045     case X86::AVX2_SETALLONES:
5046     case X86::AVX_SET0:
5047       Alignment = 32;
5048       break;
5049     case X86::V_SET0:
5050     case X86::V_SETALLONES:
5051       Alignment = 16;
5052       break;
5053     case X86::FsFLD0SD:
5054       Alignment = 8;
5055       break;
5056     case X86::FsFLD0SS:
5057       Alignment = 4;
5058       break;
5059     default:
5060       return nullptr;
5061     }
5062   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5063     unsigned NewOpc = 0;
5064     switch (MI->getOpcode()) {
5065     default: return nullptr;
5066     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5067     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5068     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5069     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5070     }
5071     // Change to CMPXXri r, 0 first.
5072     MI->setDesc(get(NewOpc));
5073     MI->getOperand(1).ChangeToImmediate(0);
5074   } else if (Ops.size() != 1)
5075     return nullptr;
5076
5077   // Make sure the subregisters match.
5078   // Otherwise we risk changing the size of the load.
5079   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
5080     return nullptr;
5081
5082   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5083   switch (LoadMI->getOpcode()) {
5084   case X86::V_SET0:
5085   case X86::V_SETALLONES:
5086   case X86::AVX2_SETALLONES:
5087   case X86::AVX_SET0:
5088   case X86::FsFLD0SD:
5089   case X86::FsFLD0SS: {
5090     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5091     // Create a constant-pool entry and operands to load from it.
5092
5093     // Medium and large mode can't fold loads this way.
5094     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5095         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5096       return nullptr;
5097
5098     // x86-32 PIC requires a PIC base register for constant pools.
5099     unsigned PICBase = 0;
5100     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5101       if (Subtarget.is64Bit())
5102         PICBase = X86::RIP;
5103       else
5104         // FIXME: PICBase = getGlobalBaseReg(&MF);
5105         // This doesn't work for several reasons.
5106         // 1. GlobalBaseReg may have been spilled.
5107         // 2. It may not be live at MI.
5108         return nullptr;
5109     }
5110
5111     // Create a constant-pool entry.
5112     MachineConstantPool &MCP = *MF.getConstantPool();
5113     Type *Ty;
5114     unsigned Opc = LoadMI->getOpcode();
5115     if (Opc == X86::FsFLD0SS)
5116       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5117     else if (Opc == X86::FsFLD0SD)
5118       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5119     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5120       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5121     else
5122       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5123
5124     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5125     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5126                                     Constant::getNullValue(Ty);
5127     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5128
5129     // Create operands to load from the constant pool entry.
5130     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5131     MOs.push_back(MachineOperand::CreateImm(1));
5132     MOs.push_back(MachineOperand::CreateReg(0, false));
5133     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5134     MOs.push_back(MachineOperand::CreateReg(0, false));
5135     break;
5136   }
5137   default: {
5138     if (isPartialRegisterLoad(*LoadMI, MF))
5139       return nullptr;
5140
5141     // Folding a normal load. Just copy the load's address operands.
5142     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
5143       MOs.push_back(LoadMI->getOperand(i));
5144     break;
5145   }
5146   }
5147   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
5148                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5149 }
5150
5151
5152 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
5153                                   const SmallVectorImpl<unsigned> &Ops) const {
5154   // Check switch flag
5155   if (NoFusing) return 0;
5156
5157   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5158     switch (MI->getOpcode()) {
5159     default: return false;
5160     case X86::TEST8rr:
5161     case X86::TEST16rr:
5162     case X86::TEST32rr:
5163     case X86::TEST64rr:
5164       return true;
5165     case X86::ADD32ri:
5166       // FIXME: AsmPrinter doesn't know how to handle
5167       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
5168       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
5169         return false;
5170       break;
5171     }
5172   }
5173
5174   if (Ops.size() != 1)
5175     return false;
5176
5177   unsigned OpNum = Ops[0];
5178   unsigned Opc = MI->getOpcode();
5179   unsigned NumOps = MI->getDesc().getNumOperands();
5180   bool isTwoAddr = NumOps > 1 &&
5181     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
5182
5183   // Folding a memory location into the two-address part of a two-address
5184   // instruction is different than folding it other places.  It requires
5185   // replacing the *two* registers with the memory location.
5186   const DenseMap<unsigned,
5187                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
5188   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
5189     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
5190   } else if (OpNum == 0) {
5191     if (Opc == X86::MOV32r0)
5192       return true;
5193
5194     OpcodeTablePtr = &RegOp2MemOpTable0;
5195   } else if (OpNum == 1) {
5196     OpcodeTablePtr = &RegOp2MemOpTable1;
5197   } else if (OpNum == 2) {
5198     OpcodeTablePtr = &RegOp2MemOpTable2;
5199   } else if (OpNum == 3) {
5200     OpcodeTablePtr = &RegOp2MemOpTable3;
5201   }
5202
5203   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
5204     return true;
5205   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
5206 }
5207
5208 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5209                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5210                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5211   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5212     MemOp2RegOpTable.find(MI->getOpcode());
5213   if (I == MemOp2RegOpTable.end())
5214     return false;
5215   unsigned Opc = I->second.first;
5216   unsigned Index = I->second.second & TB_INDEX_MASK;
5217   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5218   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5219   if (UnfoldLoad && !FoldedLoad)
5220     return false;
5221   UnfoldLoad &= FoldedLoad;
5222   if (UnfoldStore && !FoldedStore)
5223     return false;
5224   UnfoldStore &= FoldedStore;
5225
5226   const MCInstrDesc &MCID = get(Opc);
5227   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5228   if (!MI->hasOneMemOperand() &&
5229       RC == &X86::VR128RegClass &&
5230       !Subtarget.isUnalignedMemAccessFast())
5231     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5232     // conservatively assume the address is unaligned. That's bad for
5233     // performance.
5234     return false;
5235   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5236   SmallVector<MachineOperand,2> BeforeOps;
5237   SmallVector<MachineOperand,2> AfterOps;
5238   SmallVector<MachineOperand,4> ImpOps;
5239   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5240     MachineOperand &Op = MI->getOperand(i);
5241     if (i >= Index && i < Index + X86::AddrNumOperands)
5242       AddrOps.push_back(Op);
5243     else if (Op.isReg() && Op.isImplicit())
5244       ImpOps.push_back(Op);
5245     else if (i < Index)
5246       BeforeOps.push_back(Op);
5247     else if (i > Index)
5248       AfterOps.push_back(Op);
5249   }
5250
5251   // Emit the load instruction.
5252   if (UnfoldLoad) {
5253     std::pair<MachineInstr::mmo_iterator,
5254               MachineInstr::mmo_iterator> MMOs =
5255       MF.extractLoadMemRefs(MI->memoperands_begin(),
5256                             MI->memoperands_end());
5257     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5258     if (UnfoldStore) {
5259       // Address operands cannot be marked isKill.
5260       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5261         MachineOperand &MO = NewMIs[0]->getOperand(i);
5262         if (MO.isReg())
5263           MO.setIsKill(false);
5264       }
5265     }
5266   }
5267
5268   // Emit the data processing instruction.
5269   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5270   MachineInstrBuilder MIB(MF, DataMI);
5271
5272   if (FoldedStore)
5273     MIB.addReg(Reg, RegState::Define);
5274   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5275     MIB.addOperand(BeforeOps[i]);
5276   if (FoldedLoad)
5277     MIB.addReg(Reg);
5278   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5279     MIB.addOperand(AfterOps[i]);
5280   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5281     MachineOperand &MO = ImpOps[i];
5282     MIB.addReg(MO.getReg(),
5283                getDefRegState(MO.isDef()) |
5284                RegState::Implicit |
5285                getKillRegState(MO.isKill()) |
5286                getDeadRegState(MO.isDead()) |
5287                getUndefRegState(MO.isUndef()));
5288   }
5289   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5290   switch (DataMI->getOpcode()) {
5291   default: break;
5292   case X86::CMP64ri32:
5293   case X86::CMP64ri8:
5294   case X86::CMP32ri:
5295   case X86::CMP32ri8:
5296   case X86::CMP16ri:
5297   case X86::CMP16ri8:
5298   case X86::CMP8ri: {
5299     MachineOperand &MO0 = DataMI->getOperand(0);
5300     MachineOperand &MO1 = DataMI->getOperand(1);
5301     if (MO1.getImm() == 0) {
5302       unsigned NewOpc;
5303       switch (DataMI->getOpcode()) {
5304       default: llvm_unreachable("Unreachable!");
5305       case X86::CMP64ri8:
5306       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5307       case X86::CMP32ri8:
5308       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5309       case X86::CMP16ri8:
5310       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5311       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5312       }
5313       DataMI->setDesc(get(NewOpc));
5314       MO1.ChangeToRegister(MO0.getReg(), false);
5315     }
5316   }
5317   }
5318   NewMIs.push_back(DataMI);
5319
5320   // Emit the store instruction.
5321   if (UnfoldStore) {
5322     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5323     std::pair<MachineInstr::mmo_iterator,
5324               MachineInstr::mmo_iterator> MMOs =
5325       MF.extractStoreMemRefs(MI->memoperands_begin(),
5326                              MI->memoperands_end());
5327     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5328   }
5329
5330   return true;
5331 }
5332
5333 bool
5334 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5335                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5336   if (!N->isMachineOpcode())
5337     return false;
5338
5339   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5340     MemOp2RegOpTable.find(N->getMachineOpcode());
5341   if (I == MemOp2RegOpTable.end())
5342     return false;
5343   unsigned Opc = I->second.first;
5344   unsigned Index = I->second.second & TB_INDEX_MASK;
5345   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5346   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5347   const MCInstrDesc &MCID = get(Opc);
5348   MachineFunction &MF = DAG.getMachineFunction();
5349   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5350   unsigned NumDefs = MCID.NumDefs;
5351   std::vector<SDValue> AddrOps;
5352   std::vector<SDValue> BeforeOps;
5353   std::vector<SDValue> AfterOps;
5354   SDLoc dl(N);
5355   unsigned NumOps = N->getNumOperands();
5356   for (unsigned i = 0; i != NumOps-1; ++i) {
5357     SDValue Op = N->getOperand(i);
5358     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5359       AddrOps.push_back(Op);
5360     else if (i < Index-NumDefs)
5361       BeforeOps.push_back(Op);
5362     else if (i > Index-NumDefs)
5363       AfterOps.push_back(Op);
5364   }
5365   SDValue Chain = N->getOperand(NumOps-1);
5366   AddrOps.push_back(Chain);
5367
5368   // Emit the load instruction.
5369   SDNode *Load = nullptr;
5370   if (FoldedLoad) {
5371     EVT VT = *RC->vt_begin();
5372     std::pair<MachineInstr::mmo_iterator,
5373               MachineInstr::mmo_iterator> MMOs =
5374       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5375                             cast<MachineSDNode>(N)->memoperands_end());
5376     if (!(*MMOs.first) &&
5377         RC == &X86::VR128RegClass &&
5378         !Subtarget.isUnalignedMemAccessFast())
5379       // Do not introduce a slow unaligned load.
5380       return false;
5381     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5382     bool isAligned = (*MMOs.first) &&
5383                      (*MMOs.first)->getAlignment() >= Alignment;
5384     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5385                               VT, MVT::Other, AddrOps);
5386     NewNodes.push_back(Load);
5387
5388     // Preserve memory reference information.
5389     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5390   }
5391
5392   // Emit the data processing instruction.
5393   std::vector<EVT> VTs;
5394   const TargetRegisterClass *DstRC = nullptr;
5395   if (MCID.getNumDefs() > 0) {
5396     DstRC = getRegClass(MCID, 0, &RI, MF);
5397     VTs.push_back(*DstRC->vt_begin());
5398   }
5399   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5400     EVT VT = N->getValueType(i);
5401     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5402       VTs.push_back(VT);
5403   }
5404   if (Load)
5405     BeforeOps.push_back(SDValue(Load, 0));
5406   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
5407   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5408   NewNodes.push_back(NewNode);
5409
5410   // Emit the store instruction.
5411   if (FoldedStore) {
5412     AddrOps.pop_back();
5413     AddrOps.push_back(SDValue(NewNode, 0));
5414     AddrOps.push_back(Chain);
5415     std::pair<MachineInstr::mmo_iterator,
5416               MachineInstr::mmo_iterator> MMOs =
5417       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5418                              cast<MachineSDNode>(N)->memoperands_end());
5419     if (!(*MMOs.first) &&
5420         RC == &X86::VR128RegClass &&
5421         !Subtarget.isUnalignedMemAccessFast())
5422       // Do not introduce a slow unaligned store.
5423       return false;
5424     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5425     bool isAligned = (*MMOs.first) &&
5426                      (*MMOs.first)->getAlignment() >= Alignment;
5427     SDNode *Store =
5428         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5429                            dl, MVT::Other, AddrOps);
5430     NewNodes.push_back(Store);
5431
5432     // Preserve memory reference information.
5433     cast<MachineSDNode>(Store)->setMemRefs(MMOs.first, MMOs.second);
5434   }
5435
5436   return true;
5437 }
5438
5439 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5440                                       bool UnfoldLoad, bool UnfoldStore,
5441                                       unsigned *LoadRegIndex) const {
5442   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5443     MemOp2RegOpTable.find(Opc);
5444   if (I == MemOp2RegOpTable.end())
5445     return 0;
5446   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5447   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5448   if (UnfoldLoad && !FoldedLoad)
5449     return 0;
5450   if (UnfoldStore && !FoldedStore)
5451     return 0;
5452   if (LoadRegIndex)
5453     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5454   return I->second.first;
5455 }
5456
5457 bool
5458 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5459                                      int64_t &Offset1, int64_t &Offset2) const {
5460   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5461     return false;
5462   unsigned Opc1 = Load1->getMachineOpcode();
5463   unsigned Opc2 = Load2->getMachineOpcode();
5464   switch (Opc1) {
5465   default: return false;
5466   case X86::MOV8rm:
5467   case X86::MOV16rm:
5468   case X86::MOV32rm:
5469   case X86::MOV64rm:
5470   case X86::LD_Fp32m:
5471   case X86::LD_Fp64m:
5472   case X86::LD_Fp80m:
5473   case X86::MOVSSrm:
5474   case X86::MOVSDrm:
5475   case X86::MMX_MOVD64rm:
5476   case X86::MMX_MOVQ64rm:
5477   case X86::FsMOVAPSrm:
5478   case X86::FsMOVAPDrm:
5479   case X86::MOVAPSrm:
5480   case X86::MOVUPSrm:
5481   case X86::MOVAPDrm:
5482   case X86::MOVDQArm:
5483   case X86::MOVDQUrm:
5484   // AVX load instructions
5485   case X86::VMOVSSrm:
5486   case X86::VMOVSDrm:
5487   case X86::FsVMOVAPSrm:
5488   case X86::FsVMOVAPDrm:
5489   case X86::VMOVAPSrm:
5490   case X86::VMOVUPSrm:
5491   case X86::VMOVAPDrm:
5492   case X86::VMOVDQArm:
5493   case X86::VMOVDQUrm:
5494   case X86::VMOVAPSYrm:
5495   case X86::VMOVUPSYrm:
5496   case X86::VMOVAPDYrm:
5497   case X86::VMOVDQAYrm:
5498   case X86::VMOVDQUYrm:
5499     break;
5500   }
5501   switch (Opc2) {
5502   default: return false;
5503   case X86::MOV8rm:
5504   case X86::MOV16rm:
5505   case X86::MOV32rm:
5506   case X86::MOV64rm:
5507   case X86::LD_Fp32m:
5508   case X86::LD_Fp64m:
5509   case X86::LD_Fp80m:
5510   case X86::MOVSSrm:
5511   case X86::MOVSDrm:
5512   case X86::MMX_MOVD64rm:
5513   case X86::MMX_MOVQ64rm:
5514   case X86::FsMOVAPSrm:
5515   case X86::FsMOVAPDrm:
5516   case X86::MOVAPSrm:
5517   case X86::MOVUPSrm:
5518   case X86::MOVAPDrm:
5519   case X86::MOVDQArm:
5520   case X86::MOVDQUrm:
5521   // AVX load instructions
5522   case X86::VMOVSSrm:
5523   case X86::VMOVSDrm:
5524   case X86::FsVMOVAPSrm:
5525   case X86::FsVMOVAPDrm:
5526   case X86::VMOVAPSrm:
5527   case X86::VMOVUPSrm:
5528   case X86::VMOVAPDrm:
5529   case X86::VMOVDQArm:
5530   case X86::VMOVDQUrm:
5531   case X86::VMOVAPSYrm:
5532   case X86::VMOVUPSYrm:
5533   case X86::VMOVAPDYrm:
5534   case X86::VMOVDQAYrm:
5535   case X86::VMOVDQUYrm:
5536     break;
5537   }
5538
5539   // Check if chain operands and base addresses match.
5540   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5541       Load1->getOperand(5) != Load2->getOperand(5))
5542     return false;
5543   // Segment operands should match as well.
5544   if (Load1->getOperand(4) != Load2->getOperand(4))
5545     return false;
5546   // Scale should be 1, Index should be Reg0.
5547   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5548       Load1->getOperand(2) == Load2->getOperand(2)) {
5549     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5550       return false;
5551
5552     // Now let's examine the displacements.
5553     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5554         isa<ConstantSDNode>(Load2->getOperand(3))) {
5555       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5556       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5557       return true;
5558     }
5559   }
5560   return false;
5561 }
5562
5563 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5564                                            int64_t Offset1, int64_t Offset2,
5565                                            unsigned NumLoads) const {
5566   assert(Offset2 > Offset1);
5567   if ((Offset2 - Offset1) / 8 > 64)
5568     return false;
5569
5570   unsigned Opc1 = Load1->getMachineOpcode();
5571   unsigned Opc2 = Load2->getMachineOpcode();
5572   if (Opc1 != Opc2)
5573     return false;  // FIXME: overly conservative?
5574
5575   switch (Opc1) {
5576   default: break;
5577   case X86::LD_Fp32m:
5578   case X86::LD_Fp64m:
5579   case X86::LD_Fp80m:
5580   case X86::MMX_MOVD64rm:
5581   case X86::MMX_MOVQ64rm:
5582     return false;
5583   }
5584
5585   EVT VT = Load1->getValueType(0);
5586   switch (VT.getSimpleVT().SimpleTy) {
5587   default:
5588     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5589     // have 16 of them to play with.
5590     if (Subtarget.is64Bit()) {
5591       if (NumLoads >= 3)
5592         return false;
5593     } else if (NumLoads) {
5594       return false;
5595     }
5596     break;
5597   case MVT::i8:
5598   case MVT::i16:
5599   case MVT::i32:
5600   case MVT::i64:
5601   case MVT::f32:
5602   case MVT::f64:
5603     if (NumLoads)
5604       return false;
5605     break;
5606   }
5607
5608   return true;
5609 }
5610
5611 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5612                                           MachineInstr *Second) const {
5613   // Check if this processor supports macro-fusion. Since this is a minor
5614   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5615   // proxy for SandyBridge+.
5616   if (!Subtarget.hasAVX())
5617     return false;
5618
5619   enum {
5620     FuseTest,
5621     FuseCmp,
5622     FuseInc
5623   } FuseKind;
5624
5625   switch(Second->getOpcode()) {
5626   default:
5627     return false;
5628   case X86::JE_1:
5629   case X86::JNE_1:
5630   case X86::JL_1:
5631   case X86::JLE_1:
5632   case X86::JG_1:
5633   case X86::JGE_1:
5634     FuseKind = FuseInc;
5635     break;
5636   case X86::JB_1:
5637   case X86::JBE_1:
5638   case X86::JA_1:
5639   case X86::JAE_1:
5640     FuseKind = FuseCmp;
5641     break;
5642   case X86::JS_1:
5643   case X86::JNS_1:
5644   case X86::JP_1:
5645   case X86::JNP_1:
5646   case X86::JO_1:
5647   case X86::JNO_1:
5648     FuseKind = FuseTest;
5649     break;
5650   }
5651   switch (First->getOpcode()) {
5652   default:
5653     return false;
5654   case X86::TEST8rr:
5655   case X86::TEST16rr:
5656   case X86::TEST32rr:
5657   case X86::TEST64rr:
5658   case X86::TEST8ri:
5659   case X86::TEST16ri:
5660   case X86::TEST32ri:
5661   case X86::TEST32i32:
5662   case X86::TEST64i32:
5663   case X86::TEST64ri32:
5664   case X86::TEST8rm:
5665   case X86::TEST16rm:
5666   case X86::TEST32rm:
5667   case X86::TEST64rm:
5668   case X86::TEST8ri_NOREX:
5669   case X86::AND16i16:
5670   case X86::AND16ri:
5671   case X86::AND16ri8:
5672   case X86::AND16rm:
5673   case X86::AND16rr:
5674   case X86::AND32i32:
5675   case X86::AND32ri:
5676   case X86::AND32ri8:
5677   case X86::AND32rm:
5678   case X86::AND32rr:
5679   case X86::AND64i32:
5680   case X86::AND64ri32:
5681   case X86::AND64ri8:
5682   case X86::AND64rm:
5683   case X86::AND64rr:
5684   case X86::AND8i8:
5685   case X86::AND8ri:
5686   case X86::AND8rm:
5687   case X86::AND8rr:
5688     return true;
5689   case X86::CMP16i16:
5690   case X86::CMP16ri:
5691   case X86::CMP16ri8:
5692   case X86::CMP16rm:
5693   case X86::CMP16rr:
5694   case X86::CMP32i32:
5695   case X86::CMP32ri:
5696   case X86::CMP32ri8:
5697   case X86::CMP32rm:
5698   case X86::CMP32rr:
5699   case X86::CMP64i32:
5700   case X86::CMP64ri32:
5701   case X86::CMP64ri8:
5702   case X86::CMP64rm:
5703   case X86::CMP64rr:
5704   case X86::CMP8i8:
5705   case X86::CMP8ri:
5706   case X86::CMP8rm:
5707   case X86::CMP8rr:
5708   case X86::ADD16i16:
5709   case X86::ADD16ri:
5710   case X86::ADD16ri8:
5711   case X86::ADD16ri8_DB:
5712   case X86::ADD16ri_DB:
5713   case X86::ADD16rm:
5714   case X86::ADD16rr:
5715   case X86::ADD16rr_DB:
5716   case X86::ADD32i32:
5717   case X86::ADD32ri:
5718   case X86::ADD32ri8:
5719   case X86::ADD32ri8_DB:
5720   case X86::ADD32ri_DB:
5721   case X86::ADD32rm:
5722   case X86::ADD32rr:
5723   case X86::ADD32rr_DB:
5724   case X86::ADD64i32:
5725   case X86::ADD64ri32:
5726   case X86::ADD64ri32_DB:
5727   case X86::ADD64ri8:
5728   case X86::ADD64ri8_DB:
5729   case X86::ADD64rm:
5730   case X86::ADD64rr:
5731   case X86::ADD64rr_DB:
5732   case X86::ADD8i8:
5733   case X86::ADD8mi:
5734   case X86::ADD8mr:
5735   case X86::ADD8ri:
5736   case X86::ADD8rm:
5737   case X86::ADD8rr:
5738   case X86::SUB16i16:
5739   case X86::SUB16ri:
5740   case X86::SUB16ri8:
5741   case X86::SUB16rm:
5742   case X86::SUB16rr:
5743   case X86::SUB32i32:
5744   case X86::SUB32ri:
5745   case X86::SUB32ri8:
5746   case X86::SUB32rm:
5747   case X86::SUB32rr:
5748   case X86::SUB64i32:
5749   case X86::SUB64ri32:
5750   case X86::SUB64ri8:
5751   case X86::SUB64rm:
5752   case X86::SUB64rr:
5753   case X86::SUB8i8:
5754   case X86::SUB8ri:
5755   case X86::SUB8rm:
5756   case X86::SUB8rr:
5757     return FuseKind == FuseCmp || FuseKind == FuseInc;
5758   case X86::INC16r:
5759   case X86::INC32r:
5760   case X86::INC64r:
5761   case X86::INC8r:
5762   case X86::DEC16r:
5763   case X86::DEC32r:
5764   case X86::DEC64r:
5765   case X86::DEC8r:
5766     return FuseKind == FuseInc;
5767   }
5768 }
5769
5770 bool X86InstrInfo::
5771 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5772   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5773   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5774   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
5775     return true;
5776   Cond[0].setImm(GetOppositeBranchCondition(CC));
5777   return false;
5778 }
5779
5780 bool X86InstrInfo::
5781 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5782   // FIXME: Return false for x87 stack register classes for now. We can't
5783   // allow any loads of these registers before FpGet_ST0_80.
5784   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
5785            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
5786 }
5787
5788 /// getGlobalBaseReg - Return a virtual register initialized with the
5789 /// the global base register value. Output instructions required to
5790 /// initialize the register in the function entry block, if necessary.
5791 ///
5792 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5793 ///
5794 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5795   assert(!Subtarget.is64Bit() &&
5796          "X86-64 PIC uses RIP relative addressing");
5797
5798   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5799   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5800   if (GlobalBaseReg != 0)
5801     return GlobalBaseReg;
5802
5803   // Create the register. The code to initialize it is inserted
5804   // later, by the CGBR pass (below).
5805   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5806   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
5807   X86FI->setGlobalBaseReg(GlobalBaseReg);
5808   return GlobalBaseReg;
5809 }
5810
5811 // These are the replaceable SSE instructions. Some of these have Int variants
5812 // that we don't include here. We don't want to replace instructions selected
5813 // by intrinsics.
5814 static const uint16_t ReplaceableInstrs[][3] = {
5815   //PackedSingle     PackedDouble    PackedInt
5816   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5817   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5818   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5819   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5820   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5821   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5822   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5823   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5824   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5825   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5826   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5827   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5828   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5829   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5830   // AVX 128-bit support
5831   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5832   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5833   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5834   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5835   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5836   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5837   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5838   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5839   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5840   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5841   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5842   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5843   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5844   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5845   // AVX 256-bit support
5846   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5847   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5848   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5849   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5850   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5851   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
5852 };
5853
5854 static const uint16_t ReplaceableInstrsAVX2[][3] = {
5855   //PackedSingle       PackedDouble       PackedInt
5856   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
5857   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
5858   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
5859   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
5860   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
5861   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
5862   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
5863   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
5864   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
5865   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
5866   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
5867   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
5868   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
5869   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
5870   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
5871   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
5872   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
5873   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
5874   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
5875   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
5876 };
5877
5878 // FIXME: Some shuffle and unpack instructions have equivalents in different
5879 // domains, but they require a bit more work than just switching opcodes.
5880
5881 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
5882   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
5883     if (ReplaceableInstrs[i][domain-1] == opcode)
5884       return ReplaceableInstrs[i];
5885   return nullptr;
5886 }
5887
5888 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
5889   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
5890     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
5891       return ReplaceableInstrsAVX2[i];
5892   return nullptr;
5893 }
5894
5895 std::pair<uint16_t, uint16_t>
5896 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
5897   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5898   bool hasAVX2 = Subtarget.hasAVX2();
5899   uint16_t validDomains = 0;
5900   if (domain && lookup(MI->getOpcode(), domain))
5901     validDomains = 0xe;
5902   else if (domain && lookupAVX2(MI->getOpcode(), domain))
5903     validDomains = hasAVX2 ? 0xe : 0x6;
5904   return std::make_pair(domain, validDomains);
5905 }
5906
5907 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
5908   assert(Domain>0 && Domain<4 && "Invalid execution domain");
5909   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5910   assert(dom && "Not an SSE instruction");
5911   const uint16_t *table = lookup(MI->getOpcode(), dom);
5912   if (!table) { // try the other table
5913     assert((Subtarget.hasAVX2() || Domain < 3) &&
5914            "256-bit vector operations only available in AVX2");
5915     table = lookupAVX2(MI->getOpcode(), dom);
5916   }
5917   assert(table && "Cannot change domain");
5918   MI->setDesc(get(table[Domain-1]));
5919 }
5920
5921 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
5922 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
5923   NopInst.setOpcode(X86::NOOP);
5924 }
5925
5926 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5927 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5928 // on the encoding lengths of the instructions generated by
5929 // getUnconditionalBranch and getTrap.
5930 void X86InstrInfo::getUnconditionalBranch(
5931     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
5932   Branch.setOpcode(X86::JMP_1);
5933   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
5934 }
5935
5936 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5937 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5938 // on the encoding lengths of the instructions generated by
5939 // getUnconditionalBranch and getTrap.
5940 void X86InstrInfo::getTrap(MCInst &MI) const {
5941   MI.setOpcode(X86::TRAP);
5942 }
5943
5944 // See getTrap and getUnconditionalBranch for conditions on the value returned
5945 // by this function.
5946 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
5947   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
5948   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
5949   return 5;
5950 }
5951
5952 bool X86InstrInfo::isHighLatencyDef(int opc) const {
5953   switch (opc) {
5954   default: return false;
5955   case X86::DIVSDrm:
5956   case X86::DIVSDrm_Int:
5957   case X86::DIVSDrr:
5958   case X86::DIVSDrr_Int:
5959   case X86::DIVSSrm:
5960   case X86::DIVSSrm_Int:
5961   case X86::DIVSSrr:
5962   case X86::DIVSSrr_Int:
5963   case X86::SQRTPDm:
5964   case X86::SQRTPDr:
5965   case X86::SQRTPSm:
5966   case X86::SQRTPSr:
5967   case X86::SQRTSDm:
5968   case X86::SQRTSDm_Int:
5969   case X86::SQRTSDr:
5970   case X86::SQRTSDr_Int:
5971   case X86::SQRTSSm:
5972   case X86::SQRTSSm_Int:
5973   case X86::SQRTSSr:
5974   case X86::SQRTSSr_Int:
5975   // AVX instructions with high latency
5976   case X86::VDIVSDrm:
5977   case X86::VDIVSDrm_Int:
5978   case X86::VDIVSDrr:
5979   case X86::VDIVSDrr_Int:
5980   case X86::VDIVSSrm:
5981   case X86::VDIVSSrm_Int:
5982   case X86::VDIVSSrr:
5983   case X86::VDIVSSrr_Int:
5984   case X86::VSQRTPDm:
5985   case X86::VSQRTPDr:
5986   case X86::VSQRTPSm:
5987   case X86::VSQRTPSr:
5988   case X86::VSQRTSDm:
5989   case X86::VSQRTSDm_Int:
5990   case X86::VSQRTSDr:
5991   case X86::VSQRTSSm:
5992   case X86::VSQRTSSm_Int:
5993   case X86::VSQRTSSr:
5994   case X86::VSQRTPDZm:
5995   case X86::VSQRTPDZr:
5996   case X86::VSQRTPSZm:
5997   case X86::VSQRTPSZr:
5998   case X86::VSQRTSDZm:
5999   case X86::VSQRTSDZm_Int:
6000   case X86::VSQRTSDZr:
6001   case X86::VSQRTSSZm_Int:
6002   case X86::VSQRTSSZr:
6003   case X86::VSQRTSSZm:
6004   case X86::VDIVSDZrm:
6005   case X86::VDIVSDZrr:
6006   case X86::VDIVSSZrm:
6007   case X86::VDIVSSZrr:
6008
6009   case X86::VGATHERQPSZrm:
6010   case X86::VGATHERQPDZrm:
6011   case X86::VGATHERDPDZrm:
6012   case X86::VGATHERDPSZrm:
6013   case X86::VPGATHERQDZrm:
6014   case X86::VPGATHERQQZrm:
6015   case X86::VPGATHERDDZrm:
6016   case X86::VPGATHERDQZrm:
6017   case X86::VSCATTERQPDZmr:
6018   case X86::VSCATTERQPSZmr:
6019   case X86::VSCATTERDPDZmr:
6020   case X86::VSCATTERDPSZmr:
6021   case X86::VPSCATTERQDZmr:
6022   case X86::VPSCATTERQQZmr:
6023   case X86::VPSCATTERDDZmr:
6024   case X86::VPSCATTERDQZmr:
6025     return true;
6026   }
6027 }
6028
6029 bool X86InstrInfo::
6030 hasHighOperandLatency(const InstrItineraryData *ItinData,
6031                       const MachineRegisterInfo *MRI,
6032                       const MachineInstr *DefMI, unsigned DefIdx,
6033                       const MachineInstr *UseMI, unsigned UseIdx) const {
6034   return isHighLatencyDef(DefMI->getOpcode());
6035 }
6036
6037 namespace {
6038   /// CGBR - Create Global Base Reg pass. This initializes the PIC
6039   /// global base register for x86-32.
6040   struct CGBR : public MachineFunctionPass {
6041     static char ID;
6042     CGBR() : MachineFunctionPass(ID) {}
6043
6044     bool runOnMachineFunction(MachineFunction &MF) override {
6045       const X86TargetMachine *TM =
6046         static_cast<const X86TargetMachine *>(&MF.getTarget());
6047       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
6048
6049       // Don't do anything if this is 64-bit as 64-bit PIC
6050       // uses RIP relative addressing.
6051       if (STI.is64Bit())
6052         return false;
6053
6054       // Only emit a global base reg in PIC mode.
6055       if (TM->getRelocationModel() != Reloc::PIC_)
6056         return false;
6057
6058       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
6059       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6060
6061       // If we didn't need a GlobalBaseReg, don't insert code.
6062       if (GlobalBaseReg == 0)
6063         return false;
6064
6065       // Insert the set of GlobalBaseReg into the first MBB of the function
6066       MachineBasicBlock &FirstMBB = MF.front();
6067       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
6068       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
6069       MachineRegisterInfo &RegInfo = MF.getRegInfo();
6070       const X86InstrInfo *TII = STI.getInstrInfo();
6071
6072       unsigned PC;
6073       if (STI.isPICStyleGOT())
6074         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
6075       else
6076         PC = GlobalBaseReg;
6077
6078       // Operand of MovePCtoStack is completely ignored by asm printer. It's
6079       // only used in JIT code emission as displacement to pc.
6080       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
6081
6082       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
6083       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
6084       if (STI.isPICStyleGOT()) {
6085         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
6086         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
6087           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
6088                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
6089       }
6090
6091       return true;
6092     }
6093
6094     const char *getPassName() const override {
6095       return "X86 PIC Global Base Reg Initialization";
6096     }
6097
6098     void getAnalysisUsage(AnalysisUsage &AU) const override {
6099       AU.setPreservesCFG();
6100       MachineFunctionPass::getAnalysisUsage(AU);
6101     }
6102   };
6103 }
6104
6105 char CGBR::ID = 0;
6106 FunctionPass*
6107 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6108
6109 namespace {
6110   struct LDTLSCleanup : public MachineFunctionPass {
6111     static char ID;
6112     LDTLSCleanup() : MachineFunctionPass(ID) {}
6113
6114     bool runOnMachineFunction(MachineFunction &MF) override {
6115       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6116       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6117         // No point folding accesses if there isn't at least two.
6118         return false;
6119       }
6120
6121       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6122       return VisitNode(DT->getRootNode(), 0);
6123     }
6124
6125     // Visit the dominator subtree rooted at Node in pre-order.
6126     // If TLSBaseAddrReg is non-null, then use that to replace any
6127     // TLS_base_addr instructions. Otherwise, create the register
6128     // when the first such instruction is seen, and then use it
6129     // as we encounter more instructions.
6130     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6131       MachineBasicBlock *BB = Node->getBlock();
6132       bool Changed = false;
6133
6134       // Traverse the current block.
6135       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6136            ++I) {
6137         switch (I->getOpcode()) {
6138           case X86::TLS_base_addr32:
6139           case X86::TLS_base_addr64:
6140             if (TLSBaseAddrReg)
6141               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6142             else
6143               I = SetRegister(I, &TLSBaseAddrReg);
6144             Changed = true;
6145             break;
6146           default:
6147             break;
6148         }
6149       }
6150
6151       // Visit the children of this block in the dominator tree.
6152       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6153            I != E; ++I) {
6154         Changed |= VisitNode(*I, TLSBaseAddrReg);
6155       }
6156
6157       return Changed;
6158     }
6159
6160     // Replace the TLS_base_addr instruction I with a copy from
6161     // TLSBaseAddrReg, returning the new instruction.
6162     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6163                                          unsigned TLSBaseAddrReg) {
6164       MachineFunction *MF = I->getParent()->getParent();
6165       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6166       const bool is64Bit = STI.is64Bit();
6167       const X86InstrInfo *TII = STI.getInstrInfo();
6168
6169       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6170       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6171                                    TII->get(TargetOpcode::COPY),
6172                                    is64Bit ? X86::RAX : X86::EAX)
6173                                    .addReg(TLSBaseAddrReg);
6174
6175       // Erase the TLS_base_addr instruction.
6176       I->eraseFromParent();
6177
6178       return Copy;
6179     }
6180
6181     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6182     // inserting a copy instruction after I. Returns the new instruction.
6183     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6184       MachineFunction *MF = I->getParent()->getParent();
6185       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6186       const bool is64Bit = STI.is64Bit();
6187       const X86InstrInfo *TII = STI.getInstrInfo();
6188
6189       // Create a virtual register for the TLS base address.
6190       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6191       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6192                                                       ? &X86::GR64RegClass
6193                                                       : &X86::GR32RegClass);
6194
6195       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6196       MachineInstr *Next = I->getNextNode();
6197       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6198                                    TII->get(TargetOpcode::COPY),
6199                                    *TLSBaseAddrReg)
6200                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6201
6202       return Copy;
6203     }
6204
6205     const char *getPassName() const override {
6206       return "Local Dynamic TLS Access Clean-up";
6207     }
6208
6209     void getAnalysisUsage(AnalysisUsage &AU) const override {
6210       AU.setPreservesCFG();
6211       AU.addRequired<MachineDominatorTree>();
6212       MachineFunctionPass::getAnalysisUsage(AU);
6213     }
6214   };
6215 }
6216
6217 char LDTLSCleanup::ID = 0;
6218 FunctionPass*
6219 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }