lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86MemoryFoldTableEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo((STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64
 105                                                : X86::ADJCALLSTACKDOWN32),
 106                       (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64
 107                                                : X86::ADJCALLSTACKUP32),
 108                       X86::CATCHRET),
 109       Subtarget(STI), RI(STI.getTargetTriple()) {
 110
 111   static const X86MemoryFoldTableEntry MemoryFoldTable2Addr[] = {
 112     { X86::ADC32ri,     X86::ADC32mi,    0 },
 113     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 114     { X86::ADC32rr,     X86::ADC32mr,    0 },
 115     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 116     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 117     { X86::ADC64rr,     X86::ADC64mr,    0 },
 118     { X86::ADD16ri,     X86::ADD16mi,    0 },
 119     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 120     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 121     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 122     { X86::ADD16rr,     X86::ADD16mr,    0 },
 123     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 124     { X86::ADD32ri,     X86::ADD32mi,    0 },
 125     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 126     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 127     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 128     { X86::ADD32rr,     X86::ADD32mr,    0 },
 129     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 130     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 131     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 132     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 133     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 134     { X86::ADD64rr,     X86::ADD64mr,    0 },
 135     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 136     { X86::ADD8ri,      X86::ADD8mi,     0 },
 137     { X86::ADD8rr,      X86::ADD8mr,     0 },
 138     { X86::AND16ri,     X86::AND16mi,    0 },
 139     { X86::AND16ri8,    X86::AND16mi8,   0 },
 140     { X86::AND16rr,     X86::AND16mr,    0 },
 141     { X86::AND32ri,     X86::AND32mi,    0 },
 142     { X86::AND32ri8,    X86::AND32mi8,   0 },
 143     { X86::AND32rr,     X86::AND32mr,    0 },
 144     { X86::AND64ri32,   X86::AND64mi32,  0 },
 145     { X86::AND64ri8,    X86::AND64mi8,   0 },
 146     { X86::AND64rr,     X86::AND64mr,    0 },
 147     { X86::AND8ri,      X86::AND8mi,     0 },
 148     { X86::AND8rr,      X86::AND8mr,     0 },
 149     { X86::DEC16r,      X86::DEC16m,     0 },
 150     { X86::DEC32r,      X86::DEC32m,     0 },
 151     { X86::DEC64r,      X86::DEC64m,     0 },
 152     { X86::DEC8r,       X86::DEC8m,      0 },
 153     { X86::INC16r,      X86::INC16m,     0 },
 154     { X86::INC32r,      X86::INC32m,     0 },
 155     { X86::INC64r,      X86::INC64m,     0 },
 156     { X86::INC8r,       X86::INC8m,      0 },
 157     { X86::NEG16r,      X86::NEG16m,     0 },
 158     { X86::NEG32r,      X86::NEG32m,     0 },
 159     { X86::NEG64r,      X86::NEG64m,     0 },
 160     { X86::NEG8r,       X86::NEG8m,      0 },
 161     { X86::NOT16r,      X86::NOT16m,     0 },
 162     { X86::NOT32r,      X86::NOT32m,     0 },
 163     { X86::NOT64r,      X86::NOT64m,     0 },
 164     { X86::NOT8r,       X86::NOT8m,      0 },
 165     { X86::OR16ri,      X86::OR16mi,     0 },
 166     { X86::OR16ri8,     X86::OR16mi8,    0 },
 167     { X86::OR16rr,      X86::OR16mr,     0 },
 168     { X86::OR32ri,      X86::OR32mi,     0 },
 169     { X86::OR32ri8,     X86::OR32mi8,    0 },
 170     { X86::OR32rr,      X86::OR32mr,     0 },
 171     { X86::OR64ri32,    X86::OR64mi32,   0 },
 172     { X86::OR64ri8,     X86::OR64mi8,    0 },
 173     { X86::OR64rr,      X86::OR64mr,     0 },
 174     { X86::OR8ri,       X86::OR8mi,      0 },
 175     { X86::OR8rr,       X86::OR8mr,      0 },
 176     { X86::ROL16r1,     X86::ROL16m1,    0 },
 177     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 178     { X86::ROL16ri,     X86::ROL16mi,    0 },
 179     { X86::ROL32r1,     X86::ROL32m1,    0 },
 180     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 181     { X86::ROL32ri,     X86::ROL32mi,    0 },
 182     { X86::ROL64r1,     X86::ROL64m1,    0 },
 183     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 184     { X86::ROL64ri,     X86::ROL64mi,    0 },
 185     { X86::ROL8r1,      X86::ROL8m1,     0 },
 186     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 187     { X86::ROL8ri,      X86::ROL8mi,     0 },
 188     { X86::ROR16r1,     X86::ROR16m1,    0 },
 189     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 190     { X86::ROR16ri,     X86::ROR16mi,    0 },
 191     { X86::ROR32r1,     X86::ROR32m1,    0 },
 192     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 193     { X86::ROR32ri,     X86::ROR32mi,    0 },
 194     { X86::ROR64r1,     X86::ROR64m1,    0 },
 195     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 196     { X86::ROR64ri,     X86::ROR64mi,    0 },
 197     { X86::ROR8r1,      X86::ROR8m1,     0 },
 198     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 199     { X86::ROR8ri,      X86::ROR8mi,     0 },
 200     { X86::SAR16r1,     X86::SAR16m1,    0 },
 201     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 202     { X86::SAR16ri,     X86::SAR16mi,    0 },
 203     { X86::SAR32r1,     X86::SAR32m1,    0 },
 204     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 205     { X86::SAR32ri,     X86::SAR32mi,    0 },
 206     { X86::SAR64r1,     X86::SAR64m1,    0 },
 207     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 208     { X86::SAR64ri,     X86::SAR64mi,    0 },
 209     { X86::SAR8r1,      X86::SAR8m1,     0 },
 210     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 211     { X86::SAR8ri,      X86::SAR8mi,     0 },
 212     { X86::SBB32ri,     X86::SBB32mi,    0 },
 213     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 214     { X86::SBB32rr,     X86::SBB32mr,    0 },
 215     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 216     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 217     { X86::SBB64rr,     X86::SBB64mr,    0 },
 218     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 219     { X86::SHL16ri,     X86::SHL16mi,    0 },
 220     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 221     { X86::SHL32ri,     X86::SHL32mi,    0 },
 222     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 223     { X86::SHL64ri,     X86::SHL64mi,    0 },
 224     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 225     { X86::SHL8ri,      X86::SHL8mi,     0 },
 226     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 227     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 228     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 229     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 230     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 231     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 232     { X86::SHR16r1,     X86::SHR16m1,    0 },
 233     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 234     { X86::SHR16ri,     X86::SHR16mi,    0 },
 235     { X86::SHR32r1,     X86::SHR32m1,    0 },
 236     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 237     { X86::SHR32ri,     X86::SHR32mi,    0 },
 238     { X86::SHR64r1,     X86::SHR64m1,    0 },
 239     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 240     { X86::SHR64ri,     X86::SHR64mi,    0 },
 241     { X86::SHR8r1,      X86::SHR8m1,     0 },
 242     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 243     { X86::SHR8ri,      X86::SHR8mi,     0 },
 244     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 245     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 246     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 247     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 248     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 249     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 250     { X86::SUB16ri,     X86::SUB16mi,    0 },
 251     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 252     { X86::SUB16rr,     X86::SUB16mr,    0 },
 253     { X86::SUB32ri,     X86::SUB32mi,    0 },
 254     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 255     { X86::SUB32rr,     X86::SUB32mr,    0 },
 256     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 257     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 258     { X86::SUB64rr,     X86::SUB64mr,    0 },
 259     { X86::SUB8ri,      X86::SUB8mi,     0 },
 260     { X86::SUB8rr,      X86::SUB8mr,     0 },
 261     { X86::XOR16ri,     X86::XOR16mi,    0 },
 262     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 263     { X86::XOR16rr,     X86::XOR16mr,    0 },
 264     { X86::XOR32ri,     X86::XOR32mi,    0 },
 265     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 266     { X86::XOR32rr,     X86::XOR32mr,    0 },
 267     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 268     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 269     { X86::XOR64rr,     X86::XOR64mr,    0 },
 270     { X86::XOR8ri,      X86::XOR8mi,     0 },
 271     { X86::XOR8rr,      X86::XOR8mr,     0 }
 272   };
 273
 274   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable2Addr) {
 275     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 276                   Entry.RegOp, Entry.MemOp,
 277                   // Index 0, folded load and store, no alignment requirement.
 278                   Entry.Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 279   }
 280
 281   static const X86MemoryFoldTableEntry MemoryFoldTable0[] = {
 282     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 283     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 284     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 285     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 286     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 287     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 288     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 289     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 290     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 291     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 292     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 293     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 294     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 295     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 296     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 297     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 298     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 299     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 300     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 301     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 302     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 303     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 304     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 305     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 306     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 307     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 308     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 309     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 310     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 311     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 312     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 313     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 314     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 315     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 316     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 317     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 318     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 319     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 320     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 321     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 322     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 323     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 326     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 327     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 328     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 329     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 330     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 331     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 332     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 333     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 334     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 335     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 336     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 337     { X86::PUSH16r,     X86::PUSH16rmm,     TB_FOLDED_LOAD },
 338     { X86::PUSH32r,     X86::PUSH32rmm,     TB_FOLDED_LOAD },
 339     { X86::PUSH64r,     X86::PUSH64rmm,     TB_FOLDED_LOAD },
 340     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 341     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 342     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 343     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 344     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 345     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 346     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 347     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 348     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 349     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 350     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 351     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 352     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 353     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 354     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 355     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 356     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 357     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 358     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 359     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 360     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 361     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 362     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 363
 364     // AVX 128-bit versions of foldable instructions
 365     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 366     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 368     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 369     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 370     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 371     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 372     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 373     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 374     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 375     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 376     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 377     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 378
 379     // AVX 256-bit foldable instructions
 380     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 381     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 382     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 383     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 384     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 385     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 386
 387     // AVX-512 foldable instructions
 388     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 389     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 390     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 391     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 392     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 393     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 394     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 395     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 396     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 397     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 398     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 399
 400     // AVX-512 foldable instructions (256-bit versions)
 401     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 402     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 403     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 404     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 405     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 406     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 407     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 408     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 409     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 410     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 411
 412     // AVX-512 foldable instructions (128-bit versions)
 413     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 414     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 415     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 416     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 417     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 418     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 419     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 420     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 421     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 422     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 423
 424     // F16C foldable instructions
 425     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 426     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 427   };
 428
 429   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable0) {
 430     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 431                   Entry.RegOp, Entry.MemOp, TB_INDEX_0 | Entry.Flags);
 432   }
 433
 434   static const X86MemoryFoldTableEntry MemoryFoldTable1[] = {
 435     { X86::BSF16rr,         X86::BSF16rm,             0 },
 436     { X86::BSF32rr,         X86::BSF32rm,             0 },
 437     { X86::BSF64rr,         X86::BSF64rm,             0 },
 438     { X86::BSR16rr,         X86::BSR16rm,             0 },
 439     { X86::BSR32rr,         X86::BSR32rm,             0 },
 440     { X86::BSR64rr,         X86::BSR64rm,             0 },
 441     { X86::CMP16rr,         X86::CMP16rm,             0 },
 442     { X86::CMP32rr,         X86::CMP32rm,             0 },
 443     { X86::CMP64rr,         X86::CMP64rm,             0 },
 444     { X86::CMP8rr,          X86::CMP8rm,              0 },
 445     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 446     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 447     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 448     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 449     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 450     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 451     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 452     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 453     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 454     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 455     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 456     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 457     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 458     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 459     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 460     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 461     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 462     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 463     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 464     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 465     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 466     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 467     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 468     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 469     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 470     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 471     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 472     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 473     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 474     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 475     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 476     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 477     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 478     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 479     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 480     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 481     { X86::MOV16rr,         X86::MOV16rm,             0 },
 482     { X86::MOV32rr,         X86::MOV32rm,             0 },
 483     { X86::MOV64rr,         X86::MOV64rm,             0 },
 484     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 485     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 486     { X86::MOV8rr,          X86::MOV8rm,              0 },
 487     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 488     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 489     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 490     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 491     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 492     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 493     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 494     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 495     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 496     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 497     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 498     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 499     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 500     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 501     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 502     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 503     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 504     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 505     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 506     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 507     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 508     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 509     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 510     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 511     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 512     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 513     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 514     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 515     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 516     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 517     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 518     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 519     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 520     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 521     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 522     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 523     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 524     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 525     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 526     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 527     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 528     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 529     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 530     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 531     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 532     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 533     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 534     { X86::RCPSSr,          X86::RCPSSm,              0 },
 535     { X86::RCPSSr_Int,      X86::RCPSSm_Int,          0 },
 536     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 537     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 538     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 539     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 540     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 541     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 542     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 543     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 544     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 545     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 546     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 547     { X86::TEST16rr,        X86::TEST16rm,            0 },
 548     { X86::TEST32rr,        X86::TEST32rm,            0 },
 549     { X86::TEST64rr,        X86::TEST64rm,            0 },
 550     { X86::TEST8rr,         X86::TEST8rm,             0 },
 551     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 552     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 553     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 554
 555     // MMX version of foldable instructions
 556     { X86::MMX_CVTPD2PIirr,   X86::MMX_CVTPD2PIirm,   0 },
 557     { X86::MMX_CVTPI2PDirr,   X86::MMX_CVTPI2PDirm,   0 },
 558     { X86::MMX_CVTPS2PIirr,   X86::MMX_CVTPS2PIirm,   0 },
 559     { X86::MMX_CVTTPD2PIirr,  X86::MMX_CVTTPD2PIirm,  0 },
 560     { X86::MMX_CVTTPS2PIirr,  X86::MMX_CVTTPS2PIirm,  0 },
 561     { X86::MMX_MOVD64to64rr,  X86::MMX_MOVQ64rm,      0 },
 562     { X86::MMX_PABSBrr64,     X86::MMX_PABSBrm64,     0 },
 563     { X86::MMX_PABSDrr64,     X86::MMX_PABSDrm64,     0 },
 564     { X86::MMX_PABSWrr64,     X86::MMX_PABSWrm64,     0 },
 565     { X86::MMX_PSHUFWri,      X86::MMX_PSHUFWmi,      0 },
 566
 567     // 3DNow! version of foldable instructions
 568     { X86::PF2IDrr,         X86::PF2IDrm,             0 },
 569     { X86::PF2IWrr,         X86::PF2IWrm,             0 },
 570     { X86::PFRCPrr,         X86::PFRCPrm,             0 },
 571     { X86::PFRSQRTrr,       X86::PFRSQRTrm,           0 },
 572     { X86::PI2FDrr,         X86::PI2FDrm,             0 },
 573     { X86::PI2FWrr,         X86::PI2FWrm,             0 },
 574     { X86::PSWAPDrr,        X86::PSWAPDrm,            0 },
 575
 576     // AVX 128-bit versions of foldable instructions
 577     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 578     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 579     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 580     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 581     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 582     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 583     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 584     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 585     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 586     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 587     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 588     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 589     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 590     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 591     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 592     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 593     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 594     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 595     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 596     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 597     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 598     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 599     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 600     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 601     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 602     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 603     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 604     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 605     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 606     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 607     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 608     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 609     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 610     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 611     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 612     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 613     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 614     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 615     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 616     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 617     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 618     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 619     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 620     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 621     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 622     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 623     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 624     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 625     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 626     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 627     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 628     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 629     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 630     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 631     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 632     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 633     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 634     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 635     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 636     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 637     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 638     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 639     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 640     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 641     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 642     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 643     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 644     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 645     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 646     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 647     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 648     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 649     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 650     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 651
 652     // AVX 256-bit foldable instructions
 653     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 654     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 655     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 656     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 657     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 658     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 659     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 660     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 661     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 662     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 663     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 664     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 665     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 666     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 667     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 668     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 669     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 670     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 671     { X86::VPTESTYrr,       X86::VPTESTYrm,           0 },
 672     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 673     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 674     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 675     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 676     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 677     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 678     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 679     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 680
 681     // AVX2 foldable instructions
 682
 683     // VBROADCASTS{SD}rr register instructions were an AVX2 addition while the
 684     // VBROADCASTS{SD}rm memory instructions were available from AVX1.
 685     // TB_NO_REVERSE prevents unfolding from introducing an illegal instruction
 686     // on AVX1 targets. The VPBROADCAST instructions are all AVX2 instructions
 687     // so they don't need an equivalent limitation.
 688     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 689     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 690     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 691     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 692     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 693     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 694     { X86::VPBROADCASTBrr,  X86::VPBROADCASTBrm,      0 },
 695     { X86::VPBROADCASTBYrr, X86::VPBROADCASTBYrm,     0 },
 696     { X86::VPBROADCASTDrr,  X86::VPBROADCASTDrm,      0 },
 697     { X86::VPBROADCASTDYrr, X86::VPBROADCASTDYrm,     0 },
 698     { X86::VPBROADCASTQrr,  X86::VPBROADCASTQrm,      0 },
 699     { X86::VPBROADCASTQYrr, X86::VPBROADCASTQYrm,     0 },
 700     { X86::VPBROADCASTWrr,  X86::VPBROADCASTWrm,      0 },
 701     { X86::VPBROADCASTWYrr, X86::VPBROADCASTWYrm,     0 },
 702     { X86::VPERMPDYri,      X86::VPERMPDYmi,          0 },
 703     { X86::VPERMQYri,       X86::VPERMQYmi,           0 },
 704     { X86::VPMOVSXBDYrr,    X86::VPMOVSXBDYrm,        0 },
 705     { X86::VPMOVSXBQYrr,    X86::VPMOVSXBQYrm,        0 },
 706     { X86::VPMOVSXBWYrr,    X86::VPMOVSXBWYrm,        0 },
 707     { X86::VPMOVSXDQYrr,    X86::VPMOVSXDQYrm,        0 },
 708     { X86::VPMOVSXWDYrr,    X86::VPMOVSXWDYrm,        0 },
 709     { X86::VPMOVSXWQYrr,    X86::VPMOVSXWQYrm,        0 },
 710     { X86::VPMOVZXBDYrr,    X86::VPMOVZXBDYrm,        0 },
 711     { X86::VPMOVZXBQYrr,    X86::VPMOVZXBQYrm,        0 },
 712     { X86::VPMOVZXBWYrr,    X86::VPMOVZXBWYrm,        0 },
 713     { X86::VPMOVZXDQYrr,    X86::VPMOVZXDQYrm,        0 },
 714     { X86::VPMOVZXWDYrr,    X86::VPMOVZXWDYrm,        0 },
 715     { X86::VPMOVZXWQYrr,    X86::VPMOVZXWQYrm,        0 },
 716     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 717     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 718     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 719
 720     // XOP foldable instructions
 721     { X86::VFRCZPDrr,          X86::VFRCZPDrm,        0 },
 722     { X86::VFRCZPDrrY,         X86::VFRCZPDrmY,       0 },
 723     { X86::VFRCZPSrr,          X86::VFRCZPSrm,        0 },
 724     { X86::VFRCZPSrrY,         X86::VFRCZPSrmY,       0 },
 725     { X86::VFRCZSDrr,          X86::VFRCZSDrm,        0 },
 726     { X86::VFRCZSSrr,          X86::VFRCZSSrm,        0 },
 727     { X86::VPHADDBDrr,         X86::VPHADDBDrm,       0 },
 728     { X86::VPHADDBQrr,         X86::VPHADDBQrm,       0 },
 729     { X86::VPHADDBWrr,         X86::VPHADDBWrm,       0 },
 730     { X86::VPHADDDQrr,         X86::VPHADDDQrm,       0 },
 731     { X86::VPHADDWDrr,         X86::VPHADDWDrm,       0 },
 732     { X86::VPHADDWQrr,         X86::VPHADDWQrm,       0 },
 733     { X86::VPHADDUBDrr,        X86::VPHADDUBDrm,      0 },
 734     { X86::VPHADDUBQrr,        X86::VPHADDUBQrm,      0 },
 735     { X86::VPHADDUBWrr,        X86::VPHADDUBWrm,      0 },
 736     { X86::VPHADDUDQrr,        X86::VPHADDUDQrm,      0 },
 737     { X86::VPHADDUWDrr,        X86::VPHADDUWDrm,      0 },
 738     { X86::VPHADDUWQrr,        X86::VPHADDUWQrm,      0 },
 739     { X86::VPHSUBBWrr,         X86::VPHSUBBWrm,       0 },
 740     { X86::VPHSUBDQrr,         X86::VPHSUBDQrm,       0 },
 741     { X86::VPHSUBWDrr,         X86::VPHSUBWDrm,       0 },
 742     { X86::VPROTBri,           X86::VPROTBmi,         0 },
 743     { X86::VPROTBrr,           X86::VPROTBmr,         0 },
 744     { X86::VPROTDri,           X86::VPROTDmi,         0 },
 745     { X86::VPROTDrr,           X86::VPROTDmr,         0 },
 746     { X86::VPROTQri,           X86::VPROTQmi,         0 },
 747     { X86::VPROTQrr,           X86::VPROTQmr,         0 },
 748     { X86::VPROTWri,           X86::VPROTWmi,         0 },
 749     { X86::VPROTWrr,           X86::VPROTWmr,         0 },
 750     { X86::VPSHABrr,           X86::VPSHABmr,         0 },
 751     { X86::VPSHADrr,           X86::VPSHADmr,         0 },
 752     { X86::VPSHAQrr,           X86::VPSHAQmr,         0 },
 753     { X86::VPSHAWrr,           X86::VPSHAWmr,         0 },
 754     { X86::VPSHLBrr,           X86::VPSHLBmr,         0 },
 755     { X86::VPSHLDrr,           X86::VPSHLDmr,         0 },
 756     { X86::VPSHLQrr,           X86::VPSHLQmr,         0 },
 757     { X86::VPSHLWrr,           X86::VPSHLWmr,         0 },
 758
 759     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 760     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 761     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 762     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 763     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 764     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 765     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 766     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 767     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 768     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 769     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 770     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 771     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 772     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 773     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 774     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 775     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 776     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 777     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 778     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 779     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 780     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 781     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 782     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 783     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 784     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 785     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 786     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 787     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 788     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 789     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 790     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 791     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 792     { X86::RORX32ri,        X86::RORX32mi,            0 },
 793     { X86::RORX64ri,        X86::RORX64mi,            0 },
 794     { X86::SARX32rr,        X86::SARX32rm,            0 },
 795     { X86::SARX64rr,        X86::SARX64rm,            0 },
 796     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 797     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 798     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 799     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 800     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 801     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 802     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 803     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 804     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 805     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 806     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 807
 808     // AVX-512 foldable instructions
 809     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 810     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 811     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 812     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 813     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 814     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 815     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 816     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 817     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 818     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 819     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 820     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 821     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 822     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 823     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 824     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 825
 826     // AVX-512 foldable instructions (256-bit versions)
 827     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 828     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 829     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 830     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 831     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 832     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 833     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 834     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 835     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 836     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 837     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 838     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 839
 840     // AVX-512 foldable instructions (256-bit versions)
 841     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 842     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 843     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 844     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 845     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 846     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 847     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 848     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 849     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 850     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 851     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 852
 853     // F16C foldable instructions
 854     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 855     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 856
 857     // AES foldable instructions
 858     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 859     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 860     { X86::VAESIMCrr,             X86::VAESIMCrm,             0 },
 861     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, 0 }
 862   };
 863
 864   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable1) {
 865     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 866                   Entry.RegOp, Entry.MemOp,
 867                   // Index 1, folded load
 868                   Entry.Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 869   }
 870
 871   static const X86MemoryFoldTableEntry MemoryFoldTable2[] = {
 872     { X86::ADC32rr,         X86::ADC32rm,       0 },
 873     { X86::ADC64rr,         X86::ADC64rm,       0 },
 874     { X86::ADD16rr,         X86::ADD16rm,       0 },
 875     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 876     { X86::ADD32rr,         X86::ADD32rm,       0 },
 877     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 878     { X86::ADD64rr,         X86::ADD64rm,       0 },
 879     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 880     { X86::ADD8rr,          X86::ADD8rm,        0 },
 881     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 882     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 883     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 884     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 885     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 886     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 887     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 888     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 889     { X86::AND16rr,         X86::AND16rm,       0 },
 890     { X86::AND32rr,         X86::AND32rm,       0 },
 891     { X86::AND64rr,         X86::AND64rm,       0 },
 892     { X86::AND8rr,          X86::AND8rm,        0 },
 893     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 894     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 895     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 896     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 897     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 898     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 899     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 900     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 901     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 902     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 903     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 904     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 905     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 906     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 907     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 908     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 909     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 910     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 911     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 912     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 913     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 914     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 915     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 916     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 917     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 918     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 919     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 920     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 921     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 922     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 923     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 924     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 925     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 926     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 927     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 928     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 929     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 930     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 931     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 932     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 933     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 934     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 935     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 936     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 937     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 938     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 939     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 940     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 941     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 942     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 943     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 944     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 945     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 946     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 947     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 948     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 949     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 950     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 951     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 952     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 953     { X86::CRC32r32r32,     X86::CRC32r32m32,   0 },
 954     { X86::CRC32r64r64,     X86::CRC32r64m64,   0 },
 955     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 956     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 957     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 958     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 959     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 960     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 961     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 962     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 963
 964     // Do not fold Fs* scalar logical op loads because there are no scalar
 965     // load variants for these instructions. When folded, the load is required
 966     // to be 128-bits, so the load size would not match.
 967
 968     { X86::FvANDNPDrr,      X86::FvANDNPDrm,    TB_ALIGN_16 },
 969     { X86::FvANDNPSrr,      X86::FvANDNPSrm,    TB_ALIGN_16 },
 970     { X86::FvANDPDrr,       X86::FvANDPDrm,     TB_ALIGN_16 },
 971     { X86::FvANDPSrr,       X86::FvANDPSrm,     TB_ALIGN_16 },
 972     { X86::FvORPDrr,        X86::FvORPDrm,      TB_ALIGN_16 },
 973     { X86::FvORPSrr,        X86::FvORPSrm,      TB_ALIGN_16 },
 974     { X86::FvXORPDrr,       X86::FvXORPDrm,     TB_ALIGN_16 },
 975     { X86::FvXORPSrr,       X86::FvXORPSrm,     TB_ALIGN_16 },
 976     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 977     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 978     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 979     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 980     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 981     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 982     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 983     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 984     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 985     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 986     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 987     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 988     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 989     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 990     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 991     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 992     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 993     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 994     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
 995     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 996     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
 997     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 998     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 999     { X86::MINSDrr,         X86::MINSDrm,       0 },
1000     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
1001     { X86::MINSSrr,         X86::MINSSrm,       0 },
1002     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
1003     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
1004     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
1005     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
1006     { X86::MULSDrr,         X86::MULSDrm,       0 },
1007     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
1008     { X86::MULSSrr,         X86::MULSSrm,       0 },
1009     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
1010     { X86::OR16rr,          X86::OR16rm,        0 },
1011     { X86::OR32rr,          X86::OR32rm,        0 },
1012     { X86::OR64rr,          X86::OR64rm,        0 },
1013     { X86::OR8rr,           X86::OR8rm,         0 },
1014     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
1015     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
1016     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
1017     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
1018     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
1019     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
1020     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
1021     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
1022     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
1023     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
1024     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
1025     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
1026     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
1027     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
1028     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
1029     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
1030     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
1031     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
1032     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
1033     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
1034     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
1035     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
1036     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
1037     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
1038     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
1039     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
1040     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
1041     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
1042     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
1043     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
1044     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
1045     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
1046     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
1047     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
1048     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
1049     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
1050     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
1051     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
1052     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
1053     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
1054     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
1055     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
1056     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
1057     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
1058     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
1059     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
1060     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
1061     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
1062     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
1063     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
1064     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
1065     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
1066     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
1067     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
1068     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
1069     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
1070     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
1071     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
1072     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
1073     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
1074     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
1075     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
1076     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
1077     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
1078     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
1079     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
1080     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
1081     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
1082     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
1083     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
1084     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
1085     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
1086     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
1087     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
1088     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
1089     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
1090     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
1091     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
1092     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
1093     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
1094     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
1095     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
1096     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
1097     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
1098     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
1099     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
1100     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
1101     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
1102     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
1103     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
1104     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1105     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1106     { X86::ROUNDSDr,        X86::ROUNDSDm,      0 },
1107     { X86::ROUNDSSr,        X86::ROUNDSSm,      0 },
1108     { X86::SBB32rr,         X86::SBB32rm,       0 },
1109     { X86::SBB64rr,         X86::SBB64rm,       0 },
1110     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1111     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1112     { X86::SUB16rr,         X86::SUB16rm,       0 },
1113     { X86::SUB32rr,         X86::SUB32rm,       0 },
1114     { X86::SUB64rr,         X86::SUB64rm,       0 },
1115     { X86::SUB8rr,          X86::SUB8rm,        0 },
1116     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1117     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1118     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1119     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1120     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1121     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1122     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1123     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1124     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1125     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1126     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1127     { X86::XOR16rr,         X86::XOR16rm,       0 },
1128     { X86::XOR32rr,         X86::XOR32rm,       0 },
1129     { X86::XOR64rr,         X86::XOR64rm,       0 },
1130     { X86::XOR8rr,          X86::XOR8rm,        0 },
1131     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1132     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1133
1134     // MMX version of foldable instructions
1135     { X86::MMX_CVTPI2PSirr,   X86::MMX_CVTPI2PSirm,   0 },
1136     { X86::MMX_PACKSSDWirr,   X86::MMX_PACKSSDWirm,   0 },
1137     { X86::MMX_PACKSSWBirr,   X86::MMX_PACKSSWBirm,   0 },
1138     { X86::MMX_PACKUSWBirr,   X86::MMX_PACKUSWBirm,   0 },
1139     { X86::MMX_PADDBirr,      X86::MMX_PADDBirm,      0 },
1140     { X86::MMX_PADDDirr,      X86::MMX_PADDDirm,      0 },
1141     { X86::MMX_PADDQirr,      X86::MMX_PADDQirm,      0 },
1142     { X86::MMX_PADDSBirr,     X86::MMX_PADDSBirm,     0 },
1143     { X86::MMX_PADDSWirr,     X86::MMX_PADDSWirm,     0 },
1144     { X86::MMX_PADDUSBirr,    X86::MMX_PADDUSBirm,    0 },
1145     { X86::MMX_PADDUSWirr,    X86::MMX_PADDUSWirm,    0 },
1146     { X86::MMX_PADDWirr,      X86::MMX_PADDWirm,      0 },
1147     { X86::MMX_PALIGNR64irr,  X86::MMX_PALIGNR64irm,  0 },
1148     { X86::MMX_PANDNirr,      X86::MMX_PANDNirm,      0 },
1149     { X86::MMX_PANDirr,       X86::MMX_PANDirm,       0 },
1150     { X86::MMX_PAVGBirr,      X86::MMX_PAVGBirm,      0 },
1151     { X86::MMX_PAVGWirr,      X86::MMX_PAVGWirm,      0 },
1152     { X86::MMX_PCMPEQBirr,    X86::MMX_PCMPEQBirm,    0 },
1153     { X86::MMX_PCMPEQDirr,    X86::MMX_PCMPEQDirm,    0 },
1154     { X86::MMX_PCMPEQWirr,    X86::MMX_PCMPEQWirm,    0 },
1155     { X86::MMX_PCMPGTBirr,    X86::MMX_PCMPGTBirm,    0 },
1156     { X86::MMX_PCMPGTDirr,    X86::MMX_PCMPGTDirm,    0 },
1157     { X86::MMX_PCMPGTWirr,    X86::MMX_PCMPGTWirm,    0 },
1158     { X86::MMX_PHADDSWrr64,   X86::MMX_PHADDSWrm64,   0 },
1159     { X86::MMX_PHADDWrr64,    X86::MMX_PHADDWrm64,    0 },
1160     { X86::MMX_PHADDrr64,     X86::MMX_PHADDrm64,     0 },
1161     { X86::MMX_PHSUBDrr64,    X86::MMX_PHSUBDrm64,    0 },
1162     { X86::MMX_PHSUBSWrr64,   X86::MMX_PHSUBSWrm64,   0 },
1163     { X86::MMX_PHSUBWrr64,    X86::MMX_PHSUBWrm64,    0 },
1164     { X86::MMX_PINSRWirri,    X86::MMX_PINSRWirmi,    0 },
1165     { X86::MMX_PMADDUBSWrr64, X86::MMX_PMADDUBSWrm64, 0 },
1166     { X86::MMX_PMADDWDirr,    X86::MMX_PMADDWDirm,    0 },
1167     { X86::MMX_PMAXSWirr,     X86::MMX_PMAXSWirm,     0 },
1168     { X86::MMX_PMAXUBirr,     X86::MMX_PMAXUBirm,     0 },
1169     { X86::MMX_PMINSWirr,     X86::MMX_PMINSWirm,     0 },
1170     { X86::MMX_PMINUBirr,     X86::MMX_PMINUBirm,     0 },
1171     { X86::MMX_PMULHRSWrr64,  X86::MMX_PMULHRSWrm64,  0 },
1172     { X86::MMX_PMULHUWirr,    X86::MMX_PMULHUWirm,    0 },
1173     { X86::MMX_PMULHWirr,     X86::MMX_PMULHWirm,     0 },
1174     { X86::MMX_PMULLWirr,     X86::MMX_PMULLWirm,     0 },
1175     { X86::MMX_PMULUDQirr,    X86::MMX_PMULUDQirm,    0 },
1176     { X86::MMX_PORirr,        X86::MMX_PORirm,        0 },
1177     { X86::MMX_PSADBWirr,     X86::MMX_PSADBWirm,     0 },
1178     { X86::MMX_PSHUFBrr64,    X86::MMX_PSHUFBrm64,    0 },
1179     { X86::MMX_PSIGNBrr64,    X86::MMX_PSIGNBrm64,    0 },
1180     { X86::MMX_PSIGNDrr64,    X86::MMX_PSIGNDrm64,    0 },
1181     { X86::MMX_PSIGNWrr64,    X86::MMX_PSIGNWrm64,    0 },
1182     { X86::MMX_PSLLDrr,       X86::MMX_PSLLDrm,       0 },
1183     { X86::MMX_PSLLQrr,       X86::MMX_PSLLQrm,       0 },
1184     { X86::MMX_PSLLWrr,       X86::MMX_PSLLWrm,       0 },
1185     { X86::MMX_PSRADrr,       X86::MMX_PSRADrm,       0 },
1186     { X86::MMX_PSRAWrr,       X86::MMX_PSRAWrm,       0 },
1187     { X86::MMX_PSRLDrr,       X86::MMX_PSRLDrm,       0 },
1188     { X86::MMX_PSRLQrr,       X86::MMX_PSRLQrm,       0 },
1189     { X86::MMX_PSRLWrr,       X86::MMX_PSRLWrm,       0 },
1190     { X86::MMX_PSUBBirr,      X86::MMX_PSUBBirm,      0 },
1191     { X86::MMX_PSUBDirr,      X86::MMX_PSUBDirm,      0 },
1192     { X86::MMX_PSUBQirr,      X86::MMX_PSUBQirm,      0 },
1193     { X86::MMX_PSUBSBirr,     X86::MMX_PSUBSBirm,     0 },
1194     { X86::MMX_PSUBSWirr,     X86::MMX_PSUBSWirm,     0 },
1195     { X86::MMX_PSUBUSBirr,    X86::MMX_PSUBUSBirm,    0 },
1196     { X86::MMX_PSUBUSWirr,    X86::MMX_PSUBUSWirm,    0 },
1197     { X86::MMX_PSUBWirr,      X86::MMX_PSUBWirm,      0 },
1198     { X86::MMX_PUNPCKHBWirr,  X86::MMX_PUNPCKHBWirm,  0 },
1199     { X86::MMX_PUNPCKHDQirr,  X86::MMX_PUNPCKHDQirm,  0 },
1200     { X86::MMX_PUNPCKHWDirr,  X86::MMX_PUNPCKHWDirm,  0 },
1201     { X86::MMX_PUNPCKLBWirr,  X86::MMX_PUNPCKLBWirm,  0 },
1202     { X86::MMX_PUNPCKLDQirr,  X86::MMX_PUNPCKLDQirm,  0 },
1203     { X86::MMX_PUNPCKLWDirr,  X86::MMX_PUNPCKLWDirm,  0 },
1204     { X86::MMX_PXORirr,       X86::MMX_PXORirm,       0 },
1205
1206     // 3DNow! version of foldable instructions
1207     { X86::PAVGUSBrr,         X86::PAVGUSBrm,         0 },
1208     { X86::PFACCrr,           X86::PFACCrm,           0 },
1209     { X86::PFADDrr,           X86::PFADDrm,           0 },
1210     { X86::PFCMPEQrr,         X86::PFCMPEQrm,         0 },
1211     { X86::PFCMPGErr,         X86::PFCMPGErm,         0 },
1212     { X86::PFCMPGTrr,         X86::PFCMPGTrm,         0 },
1213     { X86::PFMAXrr,           X86::PFMAXrm,           0 },
1214     { X86::PFMINrr,           X86::PFMINrm,           0 },
1215     { X86::PFMULrr,           X86::PFMULrm,           0 },
1216     { X86::PFNACCrr,          X86::PFNACCrm,          0 },
1217     { X86::PFPNACCrr,         X86::PFPNACCrm,         0 },
1218     { X86::PFRCPIT1rr,        X86::PFRCPIT1rm,        0 },
1219     { X86::PFRCPIT2rr,        X86::PFRCPIT2rm,        0 },
1220     { X86::PFRSQIT1rr,        X86::PFRSQIT1rm,        0 },
1221     { X86::PFSUBrr,           X86::PFSUBrm,           0 },
1222     { X86::PFSUBRrr,          X86::PFSUBRrm,          0 },
1223     { X86::PMULHRWrr,         X86::PMULHRWrm,         0 },
1224
1225     // AVX 128-bit versions of foldable instructions
1226     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1227     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1228     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1229     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1230     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1231     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1232     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1233     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1234     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1235     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1236     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1237     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1238     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1239     { X86::VRCPSSr_Int,       X86::VRCPSSm_Int,        0 },
1240     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1241     { X86::VRSQRTSSr_Int,     X86::VRSQRTSSm_Int,      0 },
1242     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1243     { X86::VSQRTSDr_Int,      X86::VSQRTSDm_Int,       0 },
1244     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1245     { X86::VSQRTSSr_Int,      X86::VSQRTSSm_Int,       0 },
1246     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1247     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1248     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1249     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1250     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1251     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1252     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1253     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1254     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1255     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1256     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1257     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1258     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1259     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1260     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1261     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1262     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1263     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1264     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1265     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1266     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1267     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1268     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1269     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1270     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1271     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1272     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1273     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1274     // Do not fold VFs* loads because there are no scalar load variants for
1275     // these instructions. When folded, the load is required to be 128-bits, so
1276     // the load size would not match.
1277     { X86::VFvANDNPDrr,       X86::VFvANDNPDrm,        0 },
1278     { X86::VFvANDNPSrr,       X86::VFvANDNPSrm,        0 },
1279     { X86::VFvANDPDrr,        X86::VFvANDPDrm,         0 },
1280     { X86::VFvANDPSrr,        X86::VFvANDPSrm,         0 },
1281     { X86::VFvORPDrr,         X86::VFvORPDrm,          0 },
1282     { X86::VFvORPSrr,         X86::VFvORPSrm,          0 },
1283     { X86::VFvXORPDrr,        X86::VFvXORPDrm,         0 },
1284     { X86::VFvXORPSrr,        X86::VFvXORPSrm,         0 },
1285     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1286     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1287     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1288     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1289     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1290     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1291     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1292     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1293     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1294     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1295     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1296     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1297     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1298     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1299     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1300     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1301     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1302     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1303     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1304     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1305     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1306     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1307     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1308     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1309     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1310     { X86::VORPDrr,           X86::VORPDrm,            0 },
1311     { X86::VORPSrr,           X86::VORPSrm,            0 },
1312     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1313     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1314     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1315     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1316     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1317     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1318     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1319     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1320     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1321     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1322     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1323     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1324     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1325     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1326     { X86::VPANDrr,           X86::VPANDrm,            0 },
1327     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1328     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1329     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1330     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1331     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1332     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1333     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1334     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1335     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1336     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1337     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1338     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1339     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1340     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1341     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1342     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1343     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1344     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1345     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1346     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1347     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1348     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1349     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1350     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1351     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1352     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1353     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1354     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1355     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1356     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1357     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1358     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1359     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1360     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1361     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1362     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1363     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1364     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1365     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1366     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1367     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1368     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1369     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1370     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1371     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1372     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1373     { X86::VPORrr,            X86::VPORrm,             0 },
1374     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1375     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1376     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1377     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1378     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1379     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1380     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1381     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1382     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1383     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1384     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1385     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1386     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1387     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1388     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1389     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1390     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1391     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1392     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1393     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1394     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1395     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1396     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1397     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1398     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1399     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1400     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1401     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1402     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1403     { X86::VPXORrr,           X86::VPXORrm,            0 },
1404     { X86::VROUNDSDr,         X86::VROUNDSDm,          0 },
1405     { X86::VROUNDSSr,         X86::VROUNDSSm,          0 },
1406     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1407     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1408     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1409     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1410     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1411     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1412     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1413     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1414     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1415     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1416     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1417     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1418     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1419     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1420
1421     // AVX 256-bit foldable instructions
1422     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1423     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1424     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1425     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1426     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1427     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1428     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1429     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1430     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1431     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1432     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1433     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1434     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1435     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1436     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1437     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1438     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1439     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1440     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1441     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1442     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1443     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1444     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1445     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1446     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1447     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1448     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1449     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1450     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1451     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1452     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1453     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1454     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1455     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1456     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1457     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1458     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1459     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1460     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1461     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1462     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1463     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1464     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1465
1466     // AVX2 foldable instructions
1467     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1468     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1469     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1470     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1471     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1472     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1473     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1474     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1475     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1476     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1477     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1478     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1479     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1480     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1481     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1482     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1483     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1484     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1485     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1486     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1487     { X86::VPBLENDVBYrr,      X86::VPBLENDVBYrm,       0 },
1488     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1489     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1490     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1491     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1492     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1493     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1494     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1495     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1496     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1497     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1498     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1499     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1500     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1501     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1502     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1503     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1504     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1505     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1506     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1507     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1508     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1509     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1510     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1511     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1512     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1513     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1514     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1515     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1516     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1517     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1518     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1519     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1520     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1521     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1522     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1523     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1524     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1525     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1526     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1527     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1528     { X86::VPORYrr,           X86::VPORYrm,            0 },
1529     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1530     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1531     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1532     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1533     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1534     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1535     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1536     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1537     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1538     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1539     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1540     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1541     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1542     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1543     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1544     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1545     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1546     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1547     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1548     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1549     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1550     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1551     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1552     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1553     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1554     { X86::VPSUBQYrr,         X86::VPSUBQYrm,          0 },
1555     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1556     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1557     { X86::VPSUBUSBYrr,       X86::VPSUBUSBYrm,        0 },
1558     { X86::VPSUBUSWYrr,       X86::VPSUBUSWYrm,        0 },
1559     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1560     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1561     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1562     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1563     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1564     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1565     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1566     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1567     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1568     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1569
1570     // FMA4 foldable patterns
1571     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        TB_ALIGN_NONE },
1572     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        TB_ALIGN_NONE },
1573     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_NONE },
1574     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_NONE },
1575     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_NONE },
1576     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_NONE },
1577     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       TB_ALIGN_NONE },
1578     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       TB_ALIGN_NONE },
1579     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_NONE },
1580     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_NONE },
1581     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_NONE },
1582     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_NONE },
1583     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        TB_ALIGN_NONE },
1584     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        TB_ALIGN_NONE },
1585     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_NONE },
1586     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_NONE },
1587     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_NONE },
1588     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_NONE },
1589     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       TB_ALIGN_NONE },
1590     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       TB_ALIGN_NONE },
1591     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_NONE },
1592     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_NONE },
1593     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_NONE },
1594     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_NONE },
1595     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_NONE },
1596     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_NONE },
1597     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_NONE },
1598     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_NONE },
1599     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_NONE },
1600     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_NONE },
1601     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_NONE },
1602     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_NONE },
1603
1604     // XOP foldable instructions
1605     { X86::VPCMOVrr,          X86::VPCMOVmr,            0 },
1606     { X86::VPCMOVrrY,         X86::VPCMOVmrY,           0 },
1607     { X86::VPCOMBri,          X86::VPCOMBmi,            0 },
1608     { X86::VPCOMDri,          X86::VPCOMDmi,            0 },
1609     { X86::VPCOMQri,          X86::VPCOMQmi,            0 },
1610     { X86::VPCOMWri,          X86::VPCOMWmi,            0 },
1611     { X86::VPCOMUBri,         X86::VPCOMUBmi,           0 },
1612     { X86::VPCOMUDri,         X86::VPCOMUDmi,           0 },
1613     { X86::VPCOMUQri,         X86::VPCOMUQmi,           0 },
1614     { X86::VPCOMUWri,         X86::VPCOMUWmi,           0 },
1615     { X86::VPERMIL2PDrr,      X86::VPERMIL2PDmr,        0 },
1616     { X86::VPERMIL2PDrrY,     X86::VPERMIL2PDmrY,       0 },
1617     { X86::VPERMIL2PSrr,      X86::VPERMIL2PSmr,        0 },
1618     { X86::VPERMIL2PSrrY,     X86::VPERMIL2PSmrY,       0 },
1619     { X86::VPMACSDDrr,        X86::VPMACSDDrm,          0 },
1620     { X86::VPMACSDQHrr,       X86::VPMACSDQHrm,         0 },
1621     { X86::VPMACSDQLrr,       X86::VPMACSDQLrm,         0 },
1622     { X86::VPMACSSDDrr,       X86::VPMACSSDDrm,         0 },
1623     { X86::VPMACSSDQHrr,      X86::VPMACSSDQHrm,        0 },
1624     { X86::VPMACSSDQLrr,      X86::VPMACSSDQLrm,        0 },
1625     { X86::VPMACSSWDrr,       X86::VPMACSSWDrm,         0 },
1626     { X86::VPMACSSWWrr,       X86::VPMACSSWWrm,         0 },
1627     { X86::VPMACSWDrr,        X86::VPMACSWDrm,          0 },
1628     { X86::VPMACSWWrr,        X86::VPMACSWWrm,          0 },
1629     { X86::VPMADCSSWDrr,      X86::VPMADCSSWDrm,        0 },
1630     { X86::VPMADCSWDrr,       X86::VPMADCSWDrm,         0 },
1631     { X86::VPPERMrr,          X86::VPPERMmr,            0 },
1632     { X86::VPROTBrr,          X86::VPROTBrm,            0 },
1633     { X86::VPROTDrr,          X86::VPROTDrm,            0 },
1634     { X86::VPROTQrr,          X86::VPROTQrm,            0 },
1635     { X86::VPROTWrr,          X86::VPROTWrm,            0 },
1636     { X86::VPSHABrr,          X86::VPSHABrm,            0 },
1637     { X86::VPSHADrr,          X86::VPSHADrm,            0 },
1638     { X86::VPSHAQrr,          X86::VPSHAQrm,            0 },
1639     { X86::VPSHAWrr,          X86::VPSHAWrm,            0 },
1640     { X86::VPSHLBrr,          X86::VPSHLBrm,            0 },
1641     { X86::VPSHLDrr,          X86::VPSHLDrm,            0 },
1642     { X86::VPSHLQrr,          X86::VPSHLQrm,            0 },
1643     { X86::VPSHLWrr,          X86::VPSHLWrm,            0 },
1644
1645     // BMI/BMI2 foldable instructions
1646     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1647     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1648     { X86::MULX32rr,          X86::MULX32rm,            0 },
1649     { X86::MULX64rr,          X86::MULX64rm,            0 },
1650     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1651     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1652     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1653     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1654
1655     // AVX-512 foldable instructions
1656     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1657     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1658     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1659     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1660     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1661     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1662     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1663     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1664     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1665     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1666     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1667     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1668     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1669     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1670     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1671     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1672     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1673     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1674     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1675     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1676     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1677     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1678     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1679     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1680     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1681     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1682     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1683     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1684     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1685     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1686     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1687     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1688     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1689     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1690     { X86::VALIGNQZrri,       X86::VALIGNQZrmi,         0 },
1691     { X86::VALIGNDZrri,       X86::VALIGNDZrmi,         0 },
1692     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1693     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1694     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1695
1696     // AVX-512{F,VL} foldable instructions
1697     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1698     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1699     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1700
1701     // AVX-512{F,VL} foldable instructions
1702     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1703     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1704     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1705     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1706
1707     // AES foldable instructions
1708     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1709     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1710     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1711     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1712     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       0 },
1713     { X86::VAESDECrr,         X86::VAESDECrm,           0 },
1714     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       0 },
1715     { X86::VAESENCrr,         X86::VAESENCrm,           0 },
1716
1717     // SHA foldable instructions
1718     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1719     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1720     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1721     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1722     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1723     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1724     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 }
1725   };
1726
1727   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable2) {
1728     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1729                   Entry.RegOp, Entry.MemOp,
1730                   // Index 2, folded load
1731                   Entry.Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1732   }
1733
1734   static const X86MemoryFoldTableEntry MemoryFoldTable3[] = {
1735     // FMA foldable instructions
1736     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1737     { X86::VFMADDSSr231r_Int,     X86::VFMADDSSr231m_Int,     TB_ALIGN_NONE },
1738     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1739     { X86::VFMADDSDr231r_Int,     X86::VFMADDSDr231m_Int,     TB_ALIGN_NONE },
1740     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1741     { X86::VFMADDSSr132r_Int,     X86::VFMADDSSr132m_Int,     TB_ALIGN_NONE },
1742     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1743     { X86::VFMADDSDr132r_Int,     X86::VFMADDSDr132m_Int,     TB_ALIGN_NONE },
1744     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1745     { X86::VFMADDSSr213r_Int,     X86::VFMADDSSr213m_Int,     TB_ALIGN_NONE },
1746     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1747     { X86::VFMADDSDr213r_Int,     X86::VFMADDSDr213m_Int,     TB_ALIGN_NONE },
1748
1749     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1750     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1751     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1752     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1753     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1754     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1755     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1756     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1757     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1758     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1759     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1760     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1761
1762     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1763     { X86::VFNMADDSSr231r_Int,    X86::VFNMADDSSr231m_Int,    TB_ALIGN_NONE },
1764     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1765     { X86::VFNMADDSDr231r_Int,    X86::VFNMADDSDr231m_Int,    TB_ALIGN_NONE },
1766     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1767     { X86::VFNMADDSSr132r_Int,    X86::VFNMADDSSr132m_Int,    TB_ALIGN_NONE },
1768     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1769     { X86::VFNMADDSDr132r_Int,    X86::VFNMADDSDr132m_Int,    TB_ALIGN_NONE },
1770     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1771     { X86::VFNMADDSSr213r_Int,    X86::VFNMADDSSr213m_Int,    TB_ALIGN_NONE },
1772     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1773     { X86::VFNMADDSDr213r_Int,    X86::VFNMADDSDr213m_Int,    TB_ALIGN_NONE },
1774
1775     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1776     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1777     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1778     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1779     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1780     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1781     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1782     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1783     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1784     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1785     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1786     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1787
1788     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1789     { X86::VFMSUBSSr231r_Int,     X86::VFMSUBSSr231m_Int,     TB_ALIGN_NONE },
1790     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1791     { X86::VFMSUBSDr231r_Int,     X86::VFMSUBSDr231m_Int,     TB_ALIGN_NONE },
1792     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1793     { X86::VFMSUBSSr132r_Int,     X86::VFMSUBSSr132m_Int,     TB_ALIGN_NONE },
1794     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1795     { X86::VFMSUBSDr132r_Int,     X86::VFMSUBSDr132m_Int,     TB_ALIGN_NONE },
1796     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1797     { X86::VFMSUBSSr213r_Int,     X86::VFMSUBSSr213m_Int,     TB_ALIGN_NONE },
1798     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1799     { X86::VFMSUBSDr213r_Int,     X86::VFMSUBSDr213m_Int,     TB_ALIGN_NONE },
1800
1801     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1802     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1803     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1804     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1805     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1806     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1807     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1808     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1809     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1810     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1811     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1812     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1813
1814     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1815     { X86::VFNMSUBSSr231r_Int,    X86::VFNMSUBSSr231m_Int,    TB_ALIGN_NONE },
1816     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1817     { X86::VFNMSUBSDr231r_Int,    X86::VFNMSUBSDr231m_Int,    TB_ALIGN_NONE },
1818     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1819     { X86::VFNMSUBSSr132r_Int,    X86::VFNMSUBSSr132m_Int,    TB_ALIGN_NONE },
1820     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1821     { X86::VFNMSUBSDr132r_Int,    X86::VFNMSUBSDr132m_Int,    TB_ALIGN_NONE },
1822     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1823     { X86::VFNMSUBSSr213r_Int,    X86::VFNMSUBSSr213m_Int,    TB_ALIGN_NONE },
1824     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1825     { X86::VFNMSUBSDr213r_Int,    X86::VFNMSUBSDr213m_Int,    TB_ALIGN_NONE },
1826
1827     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1828     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1829     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1830     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1831     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1832     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1833     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1834     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1835     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1836     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1837     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1838     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1839
1840     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1841     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1842     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1843     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1844     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1845     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1846     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1847     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1848     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1849     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1850     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1851     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1852
1853     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1854     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1855     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1856     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1857     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1858     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1859     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1860     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1861     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1862     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1863     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1864     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1865
1866     // FMA4 foldable patterns
1867     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           TB_ALIGN_NONE },
1868     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           TB_ALIGN_NONE },
1869     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_NONE },
1870     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_NONE },
1871     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_NONE },
1872     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_NONE },
1873     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          TB_ALIGN_NONE },
1874     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          TB_ALIGN_NONE },
1875     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_NONE },
1876     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_NONE },
1877     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_NONE },
1878     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_NONE },
1879     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           TB_ALIGN_NONE },
1880     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           TB_ALIGN_NONE },
1881     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_NONE },
1882     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_NONE },
1883     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_NONE },
1884     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_NONE },
1885     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          TB_ALIGN_NONE },
1886     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          TB_ALIGN_NONE },
1887     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_NONE },
1888     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_NONE },
1889     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_NONE },
1890     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_NONE },
1891     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_NONE },
1892     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_NONE },
1893     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_NONE },
1894     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_NONE },
1895     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_NONE },
1896     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_NONE },
1897     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_NONE },
1898     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_NONE },
1899
1900     // XOP foldable instructions
1901     { X86::VPCMOVrr,              X86::VPCMOVrm,              0 },
1902     { X86::VPCMOVrrY,             X86::VPCMOVrmY,             0 },
1903     { X86::VPERMIL2PDrr,          X86::VPERMIL2PDrm,          0 },
1904     { X86::VPERMIL2PDrrY,         X86::VPERMIL2PDrmY,         0 },
1905     { X86::VPERMIL2PSrr,          X86::VPERMIL2PSrm,          0 },
1906     { X86::VPERMIL2PSrrY,         X86::VPERMIL2PSrmY,         0 },
1907     { X86::VPPERMrr,              X86::VPPERMrm,              0 },
1908
1909     // AVX-512 VPERMI instructions with 3 source operands.
1910     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1911     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1912     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1913     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1914     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1915     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1916     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1917     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1918     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1919     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1920     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1921     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1922     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1923      // AVX-512 arithmetic instructions
1924     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1925     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1926     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1927     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1928     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1929     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1930     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1931     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1932     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1933     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1934     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1935     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1936     // AVX-512{F,VL} arithmetic instructions 256-bit
1937     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1938     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1939     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1940     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1941     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1942     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1943     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1944     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1945     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1946     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1947     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1948     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1949     // AVX-512{F,VL} arithmetic instructions 128-bit
1950     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1951     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1952     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1953     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1954     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1955     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1956     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1957     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1958     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1959     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1960     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1961     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1962   };
1963
1964   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable3) {
1965     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1966                   Entry.RegOp, Entry.MemOp,
1967                   // Index 3, folded load
1968                   Entry.Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1969   }
1970
1971   static const X86MemoryFoldTableEntry MemoryFoldTable4[] = {
1972      // AVX-512 foldable instructions
1973     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1974     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1975     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1976     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1977     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1978     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1979     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1980     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1981     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1982     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1983     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1984     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1985     // AVX-512{F,VL} foldable instructions 256-bit
1986     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1987     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1988     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1989     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1990     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1991     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1992     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1993     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1994     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1995     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1996     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1997     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1998     // AVX-512{F,VL} foldable instructions 128-bit
1999     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
2000     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
2001     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
2002     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
2003     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
2004     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
2005     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
2006     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
2007     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
2008     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
2009     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
2010     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
2011   };
2012
2013   for (X86MemoryFoldTableEntry Entry : MemoryFoldTable4) {
2014     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
2015                   Entry.RegOp, Entry.MemOp,
2016                   // Index 4, folded load
2017                   Entry.Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
2018   }
2019 }
2020
2021 void
2022 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
2023                             MemOp2RegOpTableType &M2RTable,
2024                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
2025     if ((Flags & TB_NO_FORWARD) == 0) {
2026       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
2027       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
2028     }
2029     if ((Flags & TB_NO_REVERSE) == 0) {
2030       assert(!M2RTable.count(MemOp) &&
2031            "Duplicated entries in unfolding maps?");
2032       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
2033     }
2034 }
2035
2036 bool
2037 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
2038                                     unsigned &SrcReg, unsigned &DstReg,
2039                                     unsigned &SubIdx) const {
2040   switch (MI.getOpcode()) {
2041   default: break;
2042   case X86::MOVSX16rr8:
2043   case X86::MOVZX16rr8:
2044   case X86::MOVSX32rr8:
2045   case X86::MOVZX32rr8:
2046   case X86::MOVSX64rr8:
2047     if (!Subtarget.is64Bit())
2048       // It's not always legal to reference the low 8-bit of the larger
2049       // register in 32-bit mode.
2050       return false;
2051   case X86::MOVSX32rr16:
2052   case X86::MOVZX32rr16:
2053   case X86::MOVSX64rr16:
2054   case X86::MOVSX64rr32: {
2055     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
2056       // Be conservative.
2057       return false;
2058     SrcReg = MI.getOperand(1).getReg();
2059     DstReg = MI.getOperand(0).getReg();
2060     switch (MI.getOpcode()) {
2061     default: llvm_unreachable("Unreachable!");
2062     case X86::MOVSX16rr8:
2063     case X86::MOVZX16rr8:
2064     case X86::MOVSX32rr8:
2065     case X86::MOVZX32rr8:
2066     case X86::MOVSX64rr8:
2067       SubIdx = X86::sub_8bit;
2068       break;
2069     case X86::MOVSX32rr16:
2070     case X86::MOVZX32rr16:
2071     case X86::MOVSX64rr16:
2072       SubIdx = X86::sub_16bit;
2073       break;
2074     case X86::MOVSX64rr32:
2075       SubIdx = X86::sub_32bit;
2076       break;
2077     }
2078     return true;
2079   }
2080   }
2081   return false;
2082 }
2083
2084 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
2085   const MachineFunction *MF = MI->getParent()->getParent();
2086   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
2087
2088   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
2089       MI->getOpcode() == getCallFrameDestroyOpcode()) {
2090     unsigned StackAlign = TFI->getStackAlignment();
2091     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
2092                  StackAlign;
2093
2094     SPAdj -= MI->getOperand(1).getImm();
2095
2096     if (MI->getOpcode() == getCallFrameSetupOpcode())
2097       return SPAdj;
2098     else
2099       return -SPAdj;
2100   }
2101
2102   // To know whether a call adjusts the stack, we need information
2103   // that is bound to the following ADJCALLSTACKUP pseudo.
2104   // Look for the next ADJCALLSTACKUP that follows the call.
2105   if (MI->isCall()) {
2106     const MachineBasicBlock* MBB = MI->getParent();
2107     auto I = ++MachineBasicBlock::const_iterator(MI);
2108     for (auto E = MBB->end(); I != E; ++I) {
2109       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
2110           I->isCall())
2111         break;
2112     }
2113
2114     // If we could not find a frame destroy opcode, then it has already
2115     // been simplified, so we don't care.
2116     if (I->getOpcode() != getCallFrameDestroyOpcode())
2117       return 0;
2118
2119     return -(I->getOperand(1).getImm());
2120   }
2121
2122   // Currently handle only PUSHes we can reasonably expect to see
2123   // in call sequences
2124   switch (MI->getOpcode()) {
2125   default:
2126     return 0;
2127   case X86::PUSH32i8:
2128   case X86::PUSH32r:
2129   case X86::PUSH32rmm:
2130   case X86::PUSH32rmr:
2131   case X86::PUSHi32:
2132     return 4;
2133   }
2134 }
2135
2136 /// Return true and the FrameIndex if the specified
2137 /// operand and follow operands form a reference to the stack frame.
2138 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
2139                                   int &FrameIndex) const {
2140   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
2141       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
2142       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
2143       MI->getOperand(Op+X86::AddrDisp).isImm() &&
2144       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
2145       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
2146       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
2147     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
2148     return true;
2149   }
2150   return false;
2151 }
2152
2153 static bool isFrameLoadOpcode(int Opcode) {
2154   switch (Opcode) {
2155   default:
2156     return false;
2157   case X86::MOV8rm:
2158   case X86::MOV16rm:
2159   case X86::MOV32rm:
2160   case X86::MOV64rm:
2161   case X86::LD_Fp64m:
2162   case X86::MOVSSrm:
2163   case X86::MOVSDrm:
2164   case X86::MOVAPSrm:
2165   case X86::MOVAPDrm:
2166   case X86::MOVDQArm:
2167   case X86::VMOVSSrm:
2168   case X86::VMOVSDrm:
2169   case X86::VMOVAPSrm:
2170   case X86::VMOVAPDrm:
2171   case X86::VMOVDQArm:
2172   case X86::VMOVUPSYrm:
2173   case X86::VMOVAPSYrm:
2174   case X86::VMOVUPDYrm:
2175   case X86::VMOVAPDYrm:
2176   case X86::VMOVDQUYrm:
2177   case X86::VMOVDQAYrm:
2178   case X86::MMX_MOVD64rm:
2179   case X86::MMX_MOVQ64rm:
2180   case X86::VMOVAPSZrm:
2181   case X86::VMOVUPSZrm:
2182     return true;
2183   }
2184 }
2185
2186 static bool isFrameStoreOpcode(int Opcode) {
2187   switch (Opcode) {
2188   default: break;
2189   case X86::MOV8mr:
2190   case X86::MOV16mr:
2191   case X86::MOV32mr:
2192   case X86::MOV64mr:
2193   case X86::ST_FpP64m:
2194   case X86::MOVSSmr:
2195   case X86::MOVSDmr:
2196   case X86::MOVAPSmr:
2197   case X86::MOVAPDmr:
2198   case X86::MOVDQAmr:
2199   case X86::VMOVSSmr:
2200   case X86::VMOVSDmr:
2201   case X86::VMOVAPSmr:
2202   case X86::VMOVAPDmr:
2203   case X86::VMOVDQAmr:
2204   case X86::VMOVUPSYmr:
2205   case X86::VMOVAPSYmr:
2206   case X86::VMOVUPDYmr:
2207   case X86::VMOVAPDYmr:
2208   case X86::VMOVDQUYmr:
2209   case X86::VMOVDQAYmr:
2210   case X86::VMOVUPSZmr:
2211   case X86::VMOVAPSZmr:
2212   case X86::MMX_MOVD64mr:
2213   case X86::MMX_MOVQ64mr:
2214   case X86::MMX_MOVNTQmr:
2215     return true;
2216   }
2217   return false;
2218 }
2219
2220 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
2221                                            int &FrameIndex) const {
2222   if (isFrameLoadOpcode(MI->getOpcode()))
2223     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
2224       return MI->getOperand(0).getReg();
2225   return 0;
2226 }
2227
2228 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
2229                                                  int &FrameIndex) const {
2230   if (isFrameLoadOpcode(MI->getOpcode())) {
2231     unsigned Reg;
2232     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
2233       return Reg;
2234     // Check for post-frame index elimination operations
2235     const MachineMemOperand *Dummy;
2236     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
2237   }
2238   return 0;
2239 }
2240
2241 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
2242                                           int &FrameIndex) const {
2243   if (isFrameStoreOpcode(MI->getOpcode()))
2244     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
2245         isFrameOperand(MI, 0, FrameIndex))
2246       return MI->getOperand(X86::AddrNumOperands).getReg();
2247   return 0;
2248 }
2249
2250 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
2251                                                 int &FrameIndex) const {
2252   if (isFrameStoreOpcode(MI->getOpcode())) {
2253     unsigned Reg;
2254     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
2255       return Reg;
2256     // Check for post-frame index elimination operations
2257     const MachineMemOperand *Dummy;
2258     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
2259   }
2260   return 0;
2261 }
2262
2263 /// Return true if register is PIC base; i.e.g defined by X86::MOVPC32r.
2264 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
2265   // Don't waste compile time scanning use-def chains of physregs.
2266   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
2267     return false;
2268   bool isPICBase = false;
2269   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
2270          E = MRI.def_instr_end(); I != E; ++I) {
2271     MachineInstr *DefMI = &*I;
2272     if (DefMI->getOpcode() != X86::MOVPC32r)
2273       return false;
2274     assert(!isPICBase && "More than one PIC base?");
2275     isPICBase = true;
2276   }
2277   return isPICBase;
2278 }
2279
2280 bool
2281 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2282                                                 AliasAnalysis *AA) const {
2283   switch (MI->getOpcode()) {
2284   default: break;
2285   case X86::MOV8rm:
2286   case X86::MOV16rm:
2287   case X86::MOV32rm:
2288   case X86::MOV64rm:
2289   case X86::LD_Fp64m:
2290   case X86::MOVSSrm:
2291   case X86::MOVSDrm:
2292   case X86::MOVAPSrm:
2293   case X86::MOVUPSrm:
2294   case X86::MOVAPDrm:
2295   case X86::MOVDQArm:
2296   case X86::MOVDQUrm:
2297   case X86::VMOVSSrm:
2298   case X86::VMOVSDrm:
2299   case X86::VMOVAPSrm:
2300   case X86::VMOVUPSrm:
2301   case X86::VMOVAPDrm:
2302   case X86::VMOVDQArm:
2303   case X86::VMOVDQUrm:
2304   case X86::VMOVAPSYrm:
2305   case X86::VMOVUPSYrm:
2306   case X86::VMOVAPDYrm:
2307   case X86::VMOVDQAYrm:
2308   case X86::VMOVDQUYrm:
2309   case X86::MMX_MOVD64rm:
2310   case X86::MMX_MOVQ64rm:
2311   case X86::FsVMOVAPSrm:
2312   case X86::FsVMOVAPDrm:
2313   case X86::FsMOVAPSrm:
2314   case X86::FsMOVAPDrm:
2315   // AVX-512
2316   case X86::VMOVAPDZ128rm:
2317   case X86::VMOVAPDZ256rm:
2318   case X86::VMOVAPDZrm:
2319   case X86::VMOVAPSZ128rm:
2320   case X86::VMOVAPSZ256rm:
2321   case X86::VMOVAPSZrm:
2322   case X86::VMOVDQA32Z128rm:
2323   case X86::VMOVDQA32Z256rm:
2324   case X86::VMOVDQA32Zrm:
2325   case X86::VMOVDQA64Z128rm:
2326   case X86::VMOVDQA64Z256rm:
2327   case X86::VMOVDQA64Zrm:
2328   case X86::VMOVDQU16Z128rm:
2329   case X86::VMOVDQU16Z256rm:
2330   case X86::VMOVDQU16Zrm:
2331   case X86::VMOVDQU32Z128rm:
2332   case X86::VMOVDQU32Z256rm:
2333   case X86::VMOVDQU32Zrm:
2334   case X86::VMOVDQU64Z128rm:
2335   case X86::VMOVDQU64Z256rm:
2336   case X86::VMOVDQU64Zrm:
2337   case X86::VMOVDQU8Z128rm:
2338   case X86::VMOVDQU8Z256rm:
2339   case X86::VMOVDQU8Zrm:
2340   case X86::VMOVUPSZ128rm:
2341   case X86::VMOVUPSZ256rm:
2342   case X86::VMOVUPSZrm: {
2343     // Loads from constant pools are trivially rematerializable.
2344     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2345         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2346         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2347         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2348         MI->isInvariantLoad(AA)) {
2349       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2350       if (BaseReg == 0 || BaseReg == X86::RIP)
2351         return true;
2352       // Allow re-materialization of PIC load.
2353       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2354         return false;
2355       const MachineFunction &MF = *MI->getParent()->getParent();
2356       const MachineRegisterInfo &MRI = MF.getRegInfo();
2357       return regIsPICBase(BaseReg, MRI);
2358     }
2359     return false;
2360   }
2361
2362   case X86::LEA32r:
2363   case X86::LEA64r: {
2364     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2365         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2366         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2367         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2368       // lea fi#, lea GV, etc. are all rematerializable.
2369       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2370         return true;
2371       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2372       if (BaseReg == 0)
2373         return true;
2374       // Allow re-materialization of lea PICBase + x.
2375       const MachineFunction &MF = *MI->getParent()->getParent();
2376       const MachineRegisterInfo &MRI = MF.getRegInfo();
2377       return regIsPICBase(BaseReg, MRI);
2378     }
2379     return false;
2380   }
2381   }
2382
2383   // All other instructions marked M_REMATERIALIZABLE are always trivially
2384   // rematerializable.
2385   return true;
2386 }
2387
2388 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2389                                          MachineBasicBlock::iterator I) const {
2390   MachineBasicBlock::iterator E = MBB.end();
2391
2392   // For compile time consideration, if we are not able to determine the
2393   // safety after visiting 4 instructions in each direction, we will assume
2394   // it's not safe.
2395   MachineBasicBlock::iterator Iter = I;
2396   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2397     bool SeenDef = false;
2398     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2399       MachineOperand &MO = Iter->getOperand(j);
2400       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2401         SeenDef = true;
2402       if (!MO.isReg())
2403         continue;
2404       if (MO.getReg() == X86::EFLAGS) {
2405         if (MO.isUse())
2406           return false;
2407         SeenDef = true;
2408       }
2409     }
2410
2411     if (SeenDef)
2412       // This instruction defines EFLAGS, no need to look any further.
2413       return true;
2414     ++Iter;
2415     // Skip over DBG_VALUE.
2416     while (Iter != E && Iter->isDebugValue())
2417       ++Iter;
2418   }
2419
2420   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2421   // live in.
2422   if (Iter == E) {
2423     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2424            SE = MBB.succ_end(); SI != SE; ++SI)
2425       if ((*SI)->isLiveIn(X86::EFLAGS))
2426         return false;
2427     return true;
2428   }
2429
2430   MachineBasicBlock::iterator B = MBB.begin();
2431   Iter = I;
2432   for (unsigned i = 0; i < 4; ++i) {
2433     // If we make it to the beginning of the block, it's safe to clobber
2434     // EFLAGS iff EFLAGS is not live-in.
2435     if (Iter == B)
2436       return !MBB.isLiveIn(X86::EFLAGS);
2437
2438     --Iter;
2439     // Skip over DBG_VALUE.
2440     while (Iter != B && Iter->isDebugValue())
2441       --Iter;
2442
2443     bool SawKill = false;
2444     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2445       MachineOperand &MO = Iter->getOperand(j);
2446       // A register mask may clobber EFLAGS, but we should still look for a
2447       // live EFLAGS def.
2448       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2449         SawKill = true;
2450       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2451         if (MO.isDef()) return MO.isDead();
2452         if (MO.isKill()) SawKill = true;
2453       }
2454     }
2455
2456     if (SawKill)
2457       // This instruction kills EFLAGS and doesn't redefine it, so
2458       // there's no need to look further.
2459       return true;
2460   }
2461
2462   // Conservative answer.
2463   return false;
2464 }
2465
2466 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2467                                  MachineBasicBlock::iterator I,
2468                                  unsigned DestReg, unsigned SubIdx,
2469                                  const MachineInstr *Orig,
2470                                  const TargetRegisterInfo &TRI) const {
2471   // MOV32r0 is implemented with a xor which clobbers condition code.
2472   // Re-materialize it as movri instructions to avoid side effects.
2473   unsigned Opc = Orig->getOpcode();
2474   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2475     DebugLoc DL = Orig->getDebugLoc();
2476     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2477       .addImm(0);
2478   } else {
2479     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2480     MBB.insert(I, MI);
2481   }
2482
2483   MachineInstr *NewMI = std::prev(I);
2484   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2485 }
2486
2487 /// True if MI has a condition code def, e.g. EFLAGS, that is not marked dead.
2488 bool X86InstrInfo::hasLiveCondCodeDef(MachineInstr *MI) const {
2489   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2490     MachineOperand &MO = MI->getOperand(i);
2491     if (MO.isReg() && MO.isDef() &&
2492         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2493       return true;
2494     }
2495   }
2496   return false;
2497 }
2498
2499 /// Check whether the shift count for a machine operand is non-zero.
2500 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2501                                               unsigned ShiftAmtOperandIdx) {
2502   // The shift count is six bits with the REX.W prefix and five bits without.
2503   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2504   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2505   return Imm & ShiftCountMask;
2506 }
2507
2508 /// Check whether the given shift count is appropriate
2509 /// can be represented by a LEA instruction.
2510 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2511   // Left shift instructions can be transformed into load-effective-address
2512   // instructions if we can encode them appropriately.
2513   // A LEA instruction utilizes a SIB byte to encode its scale factor.
2514   // The SIB.scale field is two bits wide which means that we can encode any
2515   // shift amount less than 4.
2516   return ShAmt < 4 && ShAmt > 0;
2517 }
2518
2519 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2520                                   unsigned Opc, bool AllowSP,
2521                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2522                                   MachineOperand &ImplicitOp) const {
2523   MachineFunction &MF = *MI->getParent()->getParent();
2524   const TargetRegisterClass *RC;
2525   if (AllowSP) {
2526     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2527   } else {
2528     RC = Opc != X86::LEA32r ?
2529       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2530   }
2531   unsigned SrcReg = Src.getReg();
2532
2533   // For both LEA64 and LEA32 the register already has essentially the right
2534   // type (32-bit or 64-bit) we may just need to forbid SP.
2535   if (Opc != X86::LEA64_32r) {
2536     NewSrc = SrcReg;
2537     isKill = Src.isKill();
2538     isUndef = Src.isUndef();
2539
2540     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2541         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2542       return false;
2543
2544     return true;
2545   }
2546
2547   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2548   // another we need to add 64-bit registers to the final MI.
2549   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2550     ImplicitOp = Src;
2551     ImplicitOp.setImplicit();
2552
2553     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2554     MachineBasicBlock::LivenessQueryResult LQR =
2555       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2556
2557     switch (LQR) {
2558     case MachineBasicBlock::LQR_Unknown:
2559       // We can't give sane liveness flags to the instruction, abandon LEA
2560       // formation.
2561       return false;
2562     case MachineBasicBlock::LQR_Live:
2563       isKill = MI->killsRegister(SrcReg);
2564       isUndef = false;
2565       break;
2566     default:
2567       // The physreg itself is dead, so we have to use it as an <undef>.
2568       isKill = false;
2569       isUndef = true;
2570       break;
2571     }
2572   } else {
2573     // Virtual register of the wrong class, we have to create a temporary 64-bit
2574     // vreg to feed into the LEA.
2575     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2576     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2577             get(TargetOpcode::COPY))
2578       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2579         .addOperand(Src);
2580
2581     // Which is obviously going to be dead after we're done with it.
2582     isKill = true;
2583     isUndef = false;
2584   }
2585
2586   // We've set all the parameters without issue.
2587   return true;
2588 }
2589
2590 /// Helper for convertToThreeAddress when 16-bit LEA is disabled, use 32-bit
2591 /// LEA to form 3-address code by promoting to a 32-bit superregister and then
2592 /// truncating back down to a 16-bit subregister.
2593 MachineInstr *
2594 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2595                                            MachineFunction::iterator &MFI,
2596                                            MachineBasicBlock::iterator &MBBI,
2597                                            LiveVariables *LV) const {
2598   MachineInstr *MI = MBBI;
2599   unsigned Dest = MI->getOperand(0).getReg();
2600   unsigned Src = MI->getOperand(1).getReg();
2601   bool isDead = MI->getOperand(0).isDead();
2602   bool isKill = MI->getOperand(1).isKill();
2603
2604   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2605   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2606   unsigned Opc, leaInReg;
2607   if (Subtarget.is64Bit()) {
2608     Opc = X86::LEA64_32r;
2609     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2610   } else {
2611     Opc = X86::LEA32r;
2612     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2613   }
2614
2615   // Build and insert into an implicit UNDEF value. This is OK because
2616   // well be shifting and then extracting the lower 16-bits.
2617   // This has the potential to cause partial register stall. e.g.
2618   //   movw    (%rbp,%rcx,2), %dx
2619   //   leal    -65(%rdx), %esi
2620   // But testing has shown this *does* help performance in 64-bit mode (at
2621   // least on modern x86 machines).
2622   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2623   MachineInstr *InsMI =
2624     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2625     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2626     .addReg(Src, getKillRegState(isKill));
2627
2628   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2629                                     get(Opc), leaOutReg);
2630   switch (MIOpc) {
2631   default: llvm_unreachable("Unreachable!");
2632   case X86::SHL16ri: {
2633     unsigned ShAmt = MI->getOperand(2).getImm();
2634     MIB.addReg(0).addImm(1 << ShAmt)
2635        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2636     break;
2637   }
2638   case X86::INC16r:
2639     addRegOffset(MIB, leaInReg, true, 1);
2640     break;
2641   case X86::DEC16r:
2642     addRegOffset(MIB, leaInReg, true, -1);
2643     break;
2644   case X86::ADD16ri:
2645   case X86::ADD16ri8:
2646   case X86::ADD16ri_DB:
2647   case X86::ADD16ri8_DB:
2648     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2649     break;
2650   case X86::ADD16rr:
2651   case X86::ADD16rr_DB: {
2652     unsigned Src2 = MI->getOperand(2).getReg();
2653     bool isKill2 = MI->getOperand(2).isKill();
2654     unsigned leaInReg2 = 0;
2655     MachineInstr *InsMI2 = nullptr;
2656     if (Src == Src2) {
2657       // ADD16rr %reg1028<kill>, %reg1028
2658       // just a single insert_subreg.
2659       addRegReg(MIB, leaInReg, true, leaInReg, false);
2660     } else {
2661       if (Subtarget.is64Bit())
2662         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2663       else
2664         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2665       // Build and insert into an implicit UNDEF value. This is OK because
2666       // well be shifting and then extracting the lower 16-bits.
2667       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2668       InsMI2 =
2669         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2670         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2671         .addReg(Src2, getKillRegState(isKill2));
2672       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2673     }
2674     if (LV && isKill2 && InsMI2)
2675       LV->replaceKillInstruction(Src2, MI, InsMI2);
2676     break;
2677   }
2678   }
2679
2680   MachineInstr *NewMI = MIB;
2681   MachineInstr *ExtMI =
2682     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2683     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2684     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2685
2686   if (LV) {
2687     // Update live variables
2688     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2689     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2690     if (isKill)
2691       LV->replaceKillInstruction(Src, MI, InsMI);
2692     if (isDead)
2693       LV->replaceKillInstruction(Dest, MI, ExtMI);
2694   }
2695
2696   return ExtMI;
2697 }
2698
2699 /// This method must be implemented by targets that
2700 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2701 /// may be able to convert a two-address instruction into a true
2702 /// three-address instruction on demand.  This allows the X86 target (for
2703 /// example) to convert ADD and SHL instructions into LEA instructions if they
2704 /// would require register copies due to two-addressness.
2705 ///
2706 /// This method returns a null pointer if the transformation cannot be
2707 /// performed, otherwise it returns the new instruction.
2708 ///
2709 MachineInstr *
2710 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2711                                     MachineBasicBlock::iterator &MBBI,
2712                                     LiveVariables *LV) const {
2713   MachineInstr *MI = MBBI;
2714
2715   // The following opcodes also sets the condition code register(s). Only
2716   // convert them to equivalent lea if the condition code register def's
2717   // are dead!
2718   if (hasLiveCondCodeDef(MI))
2719     return nullptr;
2720
2721   MachineFunction &MF = *MI->getParent()->getParent();
2722   // All instructions input are two-addr instructions.  Get the known operands.
2723   const MachineOperand &Dest = MI->getOperand(0);
2724   const MachineOperand &Src = MI->getOperand(1);
2725
2726   MachineInstr *NewMI = nullptr;
2727   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2728   // we have better subtarget support, enable the 16-bit LEA generation here.
2729   // 16-bit LEA is also slow on Core2.
2730   bool DisableLEA16 = true;
2731   bool is64Bit = Subtarget.is64Bit();
2732
2733   unsigned MIOpc = MI->getOpcode();
2734   switch (MIOpc) {
2735   default: return nullptr;
2736   case X86::SHL64ri: {
2737     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2738     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2739     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2740
2741     // LEA can't handle RSP.
2742     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2743         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2744                                            &X86::GR64_NOSPRegClass))
2745       return nullptr;
2746
2747     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2748       .addOperand(Dest)
2749       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2750     break;
2751   }
2752   case X86::SHL32ri: {
2753     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2754     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2755     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2756
2757     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2758
2759     // LEA can't handle ESP.
2760     bool isKill, isUndef;
2761     unsigned SrcReg;
2762     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2763     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2764                         SrcReg, isKill, isUndef, ImplicitOp))
2765       return nullptr;
2766
2767     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2768       .addOperand(Dest)
2769       .addReg(0).addImm(1 << ShAmt)
2770       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2771       .addImm(0).addReg(0);
2772     if (ImplicitOp.getReg() != 0)
2773       MIB.addOperand(ImplicitOp);
2774     NewMI = MIB;
2775
2776     break;
2777   }
2778   case X86::SHL16ri: {
2779     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2780     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2781     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2782
2783     if (DisableLEA16)
2784       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2785     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2786       .addOperand(Dest)
2787       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2788     break;
2789   }
2790   case X86::INC64r:
2791   case X86::INC32r: {
2792     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2793     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2794       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2795     bool isKill, isUndef;
2796     unsigned SrcReg;
2797     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2798     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2799                         SrcReg, isKill, isUndef, ImplicitOp))
2800       return nullptr;
2801
2802     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2803         .addOperand(Dest)
2804         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2805     if (ImplicitOp.getReg() != 0)
2806       MIB.addOperand(ImplicitOp);
2807
2808     NewMI = addOffset(MIB, 1);
2809     break;
2810   }
2811   case X86::INC16r:
2812     if (DisableLEA16)
2813       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2814                      : nullptr;
2815     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2816     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2817                       .addOperand(Dest).addOperand(Src), 1);
2818     break;
2819   case X86::DEC64r:
2820   case X86::DEC32r: {
2821     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2822     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2823       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2824
2825     bool isKill, isUndef;
2826     unsigned SrcReg;
2827     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2828     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2829                         SrcReg, isKill, isUndef, ImplicitOp))
2830       return nullptr;
2831
2832     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2833         .addOperand(Dest)
2834         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2835     if (ImplicitOp.getReg() != 0)
2836       MIB.addOperand(ImplicitOp);
2837
2838     NewMI = addOffset(MIB, -1);
2839
2840     break;
2841   }
2842   case X86::DEC16r:
2843     if (DisableLEA16)
2844       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2845                      : nullptr;
2846     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2847     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2848                       .addOperand(Dest).addOperand(Src), -1);
2849     break;
2850   case X86::ADD64rr:
2851   case X86::ADD64rr_DB:
2852   case X86::ADD32rr:
2853   case X86::ADD32rr_DB: {
2854     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2855     unsigned Opc;
2856     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2857       Opc = X86::LEA64r;
2858     else
2859       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2860
2861     bool isKill, isUndef;
2862     unsigned SrcReg;
2863     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2864     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2865                         SrcReg, isKill, isUndef, ImplicitOp))
2866       return nullptr;
2867
2868     const MachineOperand &Src2 = MI->getOperand(2);
2869     bool isKill2, isUndef2;
2870     unsigned SrcReg2;
2871     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2872     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2873                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2874       return nullptr;
2875
2876     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2877       .addOperand(Dest);
2878     if (ImplicitOp.getReg() != 0)
2879       MIB.addOperand(ImplicitOp);
2880     if (ImplicitOp2.getReg() != 0)
2881       MIB.addOperand(ImplicitOp2);
2882
2883     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2884
2885     // Preserve undefness of the operands.
2886     NewMI->getOperand(1).setIsUndef(isUndef);
2887     NewMI->getOperand(3).setIsUndef(isUndef2);
2888
2889     if (LV && Src2.isKill())
2890       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2891     break;
2892   }
2893   case X86::ADD16rr:
2894   case X86::ADD16rr_DB: {
2895     if (DisableLEA16)
2896       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2897                      : nullptr;
2898     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2899     unsigned Src2 = MI->getOperand(2).getReg();
2900     bool isKill2 = MI->getOperand(2).isKill();
2901     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2902                       .addOperand(Dest),
2903                       Src.getReg(), Src.isKill(), Src2, isKill2);
2904
2905     // Preserve undefness of the operands.
2906     bool isUndef = MI->getOperand(1).isUndef();
2907     bool isUndef2 = MI->getOperand(2).isUndef();
2908     NewMI->getOperand(1).setIsUndef(isUndef);
2909     NewMI->getOperand(3).setIsUndef(isUndef2);
2910
2911     if (LV && isKill2)
2912       LV->replaceKillInstruction(Src2, MI, NewMI);
2913     break;
2914   }
2915   case X86::ADD64ri32:
2916   case X86::ADD64ri8:
2917   case X86::ADD64ri32_DB:
2918   case X86::ADD64ri8_DB:
2919     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2920     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2921                       .addOperand(Dest).addOperand(Src),
2922                       MI->getOperand(2).getImm());
2923     break;
2924   case X86::ADD32ri:
2925   case X86::ADD32ri8:
2926   case X86::ADD32ri_DB:
2927   case X86::ADD32ri8_DB: {
2928     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2929     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2930
2931     bool isKill, isUndef;
2932     unsigned SrcReg;
2933     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2934     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2935                         SrcReg, isKill, isUndef, ImplicitOp))
2936       return nullptr;
2937
2938     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2939         .addOperand(Dest)
2940         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2941     if (ImplicitOp.getReg() != 0)
2942       MIB.addOperand(ImplicitOp);
2943
2944     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2945     break;
2946   }
2947   case X86::ADD16ri:
2948   case X86::ADD16ri8:
2949   case X86::ADD16ri_DB:
2950   case X86::ADD16ri8_DB:
2951     if (DisableLEA16)
2952       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2953                      : nullptr;
2954     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2955     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2956                       .addOperand(Dest).addOperand(Src),
2957                       MI->getOperand(2).getImm());
2958     break;
2959   }
2960
2961   if (!NewMI) return nullptr;
2962
2963   if (LV) {  // Update live variables
2964     if (Src.isKill())
2965       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2966     if (Dest.isDead())
2967       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2968   }
2969
2970   MFI->insert(MBBI, NewMI);          // Insert the new inst
2971   return NewMI;
2972 }
2973
2974 MachineInstr *X86InstrInfo::commuteInstructionImpl(MachineInstr *MI,
2975                                                    bool NewMI,
2976                                                    unsigned OpIdx1,
2977                                                    unsigned OpIdx2) const {
2978   switch (MI->getOpcode()) {
2979   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2980   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2981   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2982   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2983   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2984   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2985     unsigned Opc;
2986     unsigned Size;
2987     switch (MI->getOpcode()) {
2988     default: llvm_unreachable("Unreachable!");
2989     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2990     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2991     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2992     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2993     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2994     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2995     }
2996     unsigned Amt = MI->getOperand(3).getImm();
2997     if (NewMI) {
2998       MachineFunction &MF = *MI->getParent()->getParent();
2999       MI = MF.CloneMachineInstr(MI);
3000       NewMI = false;
3001     }
3002     MI->setDesc(get(Opc));
3003     MI->getOperand(3).setImm(Size-Amt);
3004     return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
3005   }
3006   case X86::BLENDPDrri:
3007   case X86::BLENDPSrri:
3008   case X86::PBLENDWrri:
3009   case X86::VBLENDPDrri:
3010   case X86::VBLENDPSrri:
3011   case X86::VBLENDPDYrri:
3012   case X86::VBLENDPSYrri:
3013   case X86::VPBLENDDrri:
3014   case X86::VPBLENDWrri:
3015   case X86::VPBLENDDYrri:
3016   case X86::VPBLENDWYrri:{
3017     unsigned Mask;
3018     switch (MI->getOpcode()) {
3019     default: llvm_unreachable("Unreachable!");
3020     case X86::BLENDPDrri:    Mask = 0x03; break;
3021     case X86::BLENDPSrri:    Mask = 0x0F; break;
3022     case X86::PBLENDWrri:    Mask = 0xFF; break;
3023     case X86::VBLENDPDrri:   Mask = 0x03; break;
3024     case X86::VBLENDPSrri:   Mask = 0x0F; break;
3025     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
3026     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
3027     case X86::VPBLENDDrri:   Mask = 0x0F; break;
3028     case X86::VPBLENDWrri:   Mask = 0xFF; break;
3029     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
3030     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
3031     }
3032     // Only the least significant bits of Imm are used.
3033     unsigned Imm = MI->getOperand(3).getImm() & Mask;
3034     if (NewMI) {
3035       MachineFunction &MF = *MI->getParent()->getParent();
3036       MI = MF.CloneMachineInstr(MI);
3037       NewMI = false;
3038     }
3039     MI->getOperand(3).setImm(Mask ^ Imm);
3040     return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
3041   }
3042   case X86::PCLMULQDQrr:
3043   case X86::VPCLMULQDQrr:{
3044     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
3045     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
3046     unsigned Imm = MI->getOperand(3).getImm();
3047     unsigned Src1Hi = Imm & 0x01;
3048     unsigned Src2Hi = Imm & 0x10;
3049     if (NewMI) {
3050       MachineFunction &MF = *MI->getParent()->getParent();
3051       MI = MF.CloneMachineInstr(MI);
3052       NewMI = false;
3053     }
3054     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
3055     return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
3056   }
3057   case X86::CMPPDrri:
3058   case X86::CMPPSrri:
3059   case X86::VCMPPDrri:
3060   case X86::VCMPPSrri:
3061   case X86::VCMPPDYrri:
3062   case X86::VCMPPSYrri: {
3063     // Float comparison can be safely commuted for
3064     // Ordered/Unordered/Equal/NotEqual tests
3065     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3066     switch (Imm) {
3067     case 0x00: // EQUAL
3068     case 0x03: // UNORDERED
3069     case 0x04: // NOT EQUAL
3070     case 0x07: // ORDERED
3071       if (NewMI) {
3072         MachineFunction &MF = *MI->getParent()->getParent();
3073         MI = MF.CloneMachineInstr(MI);
3074         NewMI = false;
3075       }
3076       return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
3077     default:
3078       return nullptr;
3079     }
3080   }
3081   case X86::VPCOMBri: case X86::VPCOMUBri:
3082   case X86::VPCOMDri: case X86::VPCOMUDri:
3083   case X86::VPCOMQri: case X86::VPCOMUQri:
3084   case X86::VPCOMWri: case X86::VPCOMUWri: {
3085     // Flip comparison mode immediate (if necessary).
3086     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3087     switch (Imm) {
3088     case 0x00: Imm = 0x02; break; // LT -> GT
3089     case 0x01: Imm = 0x03; break; // LE -> GE
3090     case 0x02: Imm = 0x00; break; // GT -> LT
3091     case 0x03: Imm = 0x01; break; // GE -> LE
3092     case 0x04: // EQ
3093     case 0x05: // NE
3094     case 0x06: // FALSE
3095     case 0x07: // TRUE
3096     default:
3097       break;
3098     }
3099     if (NewMI) {
3100       MachineFunction &MF = *MI->getParent()->getParent();
3101       MI = MF.CloneMachineInstr(MI);
3102       NewMI = false;
3103     }
3104     MI->getOperand(3).setImm(Imm);
3105     return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
3106   }
3107   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
3108   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
3109   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
3110   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
3111   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
3112   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
3113   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
3114   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
3115   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
3116   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
3117   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
3118   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
3119   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
3120   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
3121   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
3122   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
3123     unsigned Opc;
3124     switch (MI->getOpcode()) {
3125     default: llvm_unreachable("Unreachable!");
3126     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
3127     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
3128     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
3129     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
3130     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
3131     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
3132     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
3133     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
3134     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
3135     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
3136     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
3137     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
3138     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
3139     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
3140     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
3141     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
3142     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
3143     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
3144     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
3145     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
3146     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
3147     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
3148     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
3149     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
3150     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
3151     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
3152     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
3153     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
3154     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
3155     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
3156     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
3157     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
3158     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
3159     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
3160     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
3161     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
3162     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
3163     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
3164     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
3165     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
3166     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
3167     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
3168     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
3169     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
3170     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
3171     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
3172     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
3173     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
3174     }
3175     if (NewMI) {
3176       MachineFunction &MF = *MI->getParent()->getParent();
3177       MI = MF.CloneMachineInstr(MI);
3178       NewMI = false;
3179     }
3180     MI->setDesc(get(Opc));
3181     // Fallthrough intended.
3182   }
3183   default:
3184     return TargetInstrInfo::commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
3185   }
3186 }
3187
3188 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI,
3189                                          unsigned &SrcOpIdx1,
3190                                          unsigned &SrcOpIdx2) const {
3191   switch (MI->getOpcode()) {
3192     case X86::CMPPDrri:
3193     case X86::CMPPSrri:
3194     case X86::VCMPPDrri:
3195     case X86::VCMPPSrri:
3196     case X86::VCMPPDYrri:
3197     case X86::VCMPPSYrri: {
3198       // Float comparison can be safely commuted for
3199       // Ordered/Unordered/Equal/NotEqual tests
3200       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3201       switch (Imm) {
3202         case 0x00: // EQUAL
3203         case 0x03: // UNORDERED
3204         case 0x04: // NOT EQUAL
3205         case 0x07: // ORDERED
3206           // The indices of the commutable operands are 1 and 2.
3207           // Assign them to the returned operand indices here.
3208           return fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2, 1, 2);
3209       }
3210       return false;
3211     }
3212     case X86::VFMADDPDr231r:
3213     case X86::VFMADDPSr231r:
3214     case X86::VFMADDSDr231r:
3215     case X86::VFMADDSSr231r:
3216     case X86::VFMSUBPDr231r:
3217     case X86::VFMSUBPSr231r:
3218     case X86::VFMSUBSDr231r:
3219     case X86::VFMSUBSSr231r:
3220     case X86::VFNMADDPDr231r:
3221     case X86::VFNMADDPSr231r:
3222     case X86::VFNMADDSDr231r:
3223     case X86::VFNMADDSSr231r:
3224     case X86::VFNMSUBPDr231r:
3225     case X86::VFNMSUBPSr231r:
3226     case X86::VFNMSUBSDr231r:
3227     case X86::VFNMSUBSSr231r:
3228     case X86::VFMADDPDr231rY:
3229     case X86::VFMADDPSr231rY:
3230     case X86::VFMSUBPDr231rY:
3231     case X86::VFMSUBPSr231rY:
3232     case X86::VFNMADDPDr231rY:
3233     case X86::VFNMADDPSr231rY:
3234     case X86::VFNMSUBPDr231rY:
3235     case X86::VFNMSUBPSr231rY:
3236           // The indices of the commutable operands are 2 and 3.
3237           // Assign them to the returned operand indices here.
3238           return fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2, 2, 3);
3239     default:
3240       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
3241   }
3242   return false;
3243 }
3244
3245 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
3246   switch (BrOpc) {
3247   default: return X86::COND_INVALID;
3248   case X86::JE_1:  return X86::COND_E;
3249   case X86::JNE_1: return X86::COND_NE;
3250   case X86::JL_1:  return X86::COND_L;
3251   case X86::JLE_1: return X86::COND_LE;
3252   case X86::JG_1:  return X86::COND_G;
3253   case X86::JGE_1: return X86::COND_GE;
3254   case X86::JB_1:  return X86::COND_B;
3255   case X86::JBE_1: return X86::COND_BE;
3256   case X86::JA_1:  return X86::COND_A;
3257   case X86::JAE_1: return X86::COND_AE;
3258   case X86::JS_1:  return X86::COND_S;
3259   case X86::JNS_1: return X86::COND_NS;
3260   case X86::JP_1:  return X86::COND_P;
3261   case X86::JNP_1: return X86::COND_NP;
3262   case X86::JO_1:  return X86::COND_O;
3263   case X86::JNO_1: return X86::COND_NO;
3264   }
3265 }
3266
3267 /// Return condition code of a SET opcode.
3268 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
3269   switch (Opc) {
3270   default: return X86::COND_INVALID;
3271   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
3272   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
3273   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
3274   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
3275   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
3276   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
3277   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
3278   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
3279   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
3280   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
3281   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
3282   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
3283   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
3284   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
3285   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
3286   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
3287   }
3288 }
3289
3290 /// Return condition code of a CMov opcode.
3291 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
3292   switch (Opc) {
3293   default: return X86::COND_INVALID;
3294   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
3295   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
3296     return X86::COND_A;
3297   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
3298   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
3299     return X86::COND_AE;
3300   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
3301   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
3302     return X86::COND_B;
3303   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
3304   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
3305     return X86::COND_BE;
3306   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
3307   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
3308     return X86::COND_E;
3309   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
3310   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
3311     return X86::COND_G;
3312   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
3313   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
3314     return X86::COND_GE;
3315   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
3316   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
3317     return X86::COND_L;
3318   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
3319   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
3320     return X86::COND_LE;
3321   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
3322   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
3323     return X86::COND_NE;
3324   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
3325   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
3326     return X86::COND_NO;
3327   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3328   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3329     return X86::COND_NP;
3330   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3331   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3332     return X86::COND_NS;
3333   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3334   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3335     return X86::COND_O;
3336   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3337   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3338     return X86::COND_P;
3339   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3340   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3341     return X86::COND_S;
3342   }
3343 }
3344
3345 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3346   switch (CC) {
3347   default: llvm_unreachable("Illegal condition code!");
3348   case X86::COND_E:  return X86::JE_1;
3349   case X86::COND_NE: return X86::JNE_1;
3350   case X86::COND_L:  return X86::JL_1;
3351   case X86::COND_LE: return X86::JLE_1;
3352   case X86::COND_G:  return X86::JG_1;
3353   case X86::COND_GE: return X86::JGE_1;
3354   case X86::COND_B:  return X86::JB_1;
3355   case X86::COND_BE: return X86::JBE_1;
3356   case X86::COND_A:  return X86::JA_1;
3357   case X86::COND_AE: return X86::JAE_1;
3358   case X86::COND_S:  return X86::JS_1;
3359   case X86::COND_NS: return X86::JNS_1;
3360   case X86::COND_P:  return X86::JP_1;
3361   case X86::COND_NP: return X86::JNP_1;
3362   case X86::COND_O:  return X86::JO_1;
3363   case X86::COND_NO: return X86::JNO_1;
3364   }
3365 }
3366
3367 /// Return the inverse of the specified condition,
3368 /// e.g. turning COND_E to COND_NE.
3369 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3370   switch (CC) {
3371   default: llvm_unreachable("Illegal condition code!");
3372   case X86::COND_E:  return X86::COND_NE;
3373   case X86::COND_NE: return X86::COND_E;
3374   case X86::COND_L:  return X86::COND_GE;
3375   case X86::COND_LE: return X86::COND_G;
3376   case X86::COND_G:  return X86::COND_LE;
3377   case X86::COND_GE: return X86::COND_L;
3378   case X86::COND_B:  return X86::COND_AE;
3379   case X86::COND_BE: return X86::COND_A;
3380   case X86::COND_A:  return X86::COND_BE;
3381   case X86::COND_AE: return X86::COND_B;
3382   case X86::COND_S:  return X86::COND_NS;
3383   case X86::COND_NS: return X86::COND_S;
3384   case X86::COND_P:  return X86::COND_NP;
3385   case X86::COND_NP: return X86::COND_P;
3386   case X86::COND_O:  return X86::COND_NO;
3387   case X86::COND_NO: return X86::COND_O;
3388   }
3389 }
3390
3391 /// Assuming the flags are set by MI(a,b), return the condition code if we
3392 /// modify the instructions such that flags are set by MI(b,a).
3393 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3394   switch (CC) {
3395   default: return X86::COND_INVALID;
3396   case X86::COND_E:  return X86::COND_E;
3397   case X86::COND_NE: return X86::COND_NE;
3398   case X86::COND_L:  return X86::COND_G;
3399   case X86::COND_LE: return X86::COND_GE;
3400   case X86::COND_G:  return X86::COND_L;
3401   case X86::COND_GE: return X86::COND_LE;
3402   case X86::COND_B:  return X86::COND_A;
3403   case X86::COND_BE: return X86::COND_AE;
3404   case X86::COND_A:  return X86::COND_B;
3405   case X86::COND_AE: return X86::COND_BE;
3406   }
3407 }
3408
3409 /// Return a set opcode for the given condition and
3410 /// whether it has memory operand.
3411 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3412   static const uint16_t Opc[16][2] = {
3413     { X86::SETAr,  X86::SETAm  },
3414     { X86::SETAEr, X86::SETAEm },
3415     { X86::SETBr,  X86::SETBm  },
3416     { X86::SETBEr, X86::SETBEm },
3417     { X86::SETEr,  X86::SETEm  },
3418     { X86::SETGr,  X86::SETGm  },
3419     { X86::SETGEr, X86::SETGEm },
3420     { X86::SETLr,  X86::SETLm  },
3421     { X86::SETLEr, X86::SETLEm },
3422     { X86::SETNEr, X86::SETNEm },
3423     { X86::SETNOr, X86::SETNOm },
3424     { X86::SETNPr, X86::SETNPm },
3425     { X86::SETNSr, X86::SETNSm },
3426     { X86::SETOr,  X86::SETOm  },
3427     { X86::SETPr,  X86::SETPm  },
3428     { X86::SETSr,  X86::SETSm  }
3429   };
3430
3431   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3432   return Opc[CC][HasMemoryOperand ? 1 : 0];
3433 }
3434
3435 /// Return a cmov opcode for the given condition,
3436 /// register size in bytes, and operand type.
3437 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3438                               bool HasMemoryOperand) {
3439   static const uint16_t Opc[32][3] = {
3440     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3441     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3442     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3443     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3444     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3445     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3446     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3447     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3448     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3449     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3450     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3451     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3452     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3453     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3454     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3455     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3456     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3457     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3458     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3459     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3460     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3461     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3462     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3463     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3464     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3465     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3466     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3467     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3468     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3469     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3470     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3471     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3472   };
3473
3474   assert(CC < 16 && "Can only handle standard cond codes");
3475   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3476   switch(RegBytes) {
3477   default: llvm_unreachable("Illegal register size!");
3478   case 2: return Opc[Idx][0];
3479   case 4: return Opc[Idx][1];
3480   case 8: return Opc[Idx][2];
3481   }
3482 }
3483
3484 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3485   if (!MI->isTerminator()) return false;
3486
3487   // Conditional branch is a special case.
3488   if (MI->isBranch() && !MI->isBarrier())
3489     return true;
3490   if (!MI->isPredicable())
3491     return true;
3492   return !isPredicated(MI);
3493 }
3494
3495 bool X86InstrInfo::AnalyzeBranchImpl(
3496     MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
3497     SmallVectorImpl<MachineOperand> &Cond,
3498     SmallVectorImpl<MachineInstr *> &CondBranches, bool AllowModify) const {
3499
3500   // Start from the bottom of the block and work up, examining the
3501   // terminator instructions.
3502   MachineBasicBlock::iterator I = MBB.end();
3503   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3504   while (I != MBB.begin()) {
3505     --I;
3506     if (I->isDebugValue())
3507       continue;
3508
3509     // Working from the bottom, when we see a non-terminator instruction, we're
3510     // done.
3511     if (!isUnpredicatedTerminator(I))
3512       break;
3513
3514     // A terminator that isn't a branch can't easily be handled by this
3515     // analysis.
3516     if (!I->isBranch())
3517       return true;
3518
3519     // Handle unconditional branches.
3520     if (I->getOpcode() == X86::JMP_1) {
3521       UnCondBrIter = I;
3522
3523       if (!AllowModify) {
3524         TBB = I->getOperand(0).getMBB();
3525         continue;
3526       }
3527
3528       // If the block has any instructions after a JMP, delete them.
3529       while (std::next(I) != MBB.end())
3530         std::next(I)->eraseFromParent();
3531
3532       Cond.clear();
3533       FBB = nullptr;
3534
3535       // Delete the JMP if it's equivalent to a fall-through.
3536       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3537         TBB = nullptr;
3538         I->eraseFromParent();
3539         I = MBB.end();
3540         UnCondBrIter = MBB.end();
3541         continue;
3542       }
3543
3544       // TBB is used to indicate the unconditional destination.
3545       TBB = I->getOperand(0).getMBB();
3546       continue;
3547     }
3548
3549     // Handle conditional branches.
3550     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3551     if (BranchCode == X86::COND_INVALID)
3552       return true;  // Can't handle indirect branch.
3553
3554     // Working from the bottom, handle the first conditional branch.
3555     if (Cond.empty()) {
3556       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3557       if (AllowModify && UnCondBrIter != MBB.end() &&
3558           MBB.isLayoutSuccessor(TargetBB)) {
3559         // If we can modify the code and it ends in something like:
3560         //
3561         //     jCC L1
3562         //     jmp L2
3563         //   L1:
3564         //     ...
3565         //   L2:
3566         //
3567         // Then we can change this to:
3568         //
3569         //     jnCC L2
3570         //   L1:
3571         //     ...
3572         //   L2:
3573         //
3574         // Which is a bit more efficient.
3575         // We conditionally jump to the fall-through block.
3576         BranchCode = GetOppositeBranchCondition(BranchCode);
3577         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3578         MachineBasicBlock::iterator OldInst = I;
3579
3580         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3581           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3582         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3583           .addMBB(TargetBB);
3584
3585         OldInst->eraseFromParent();
3586         UnCondBrIter->eraseFromParent();
3587
3588         // Restart the analysis.
3589         UnCondBrIter = MBB.end();
3590         I = MBB.end();
3591         continue;
3592       }
3593
3594       FBB = TBB;
3595       TBB = I->getOperand(0).getMBB();
3596       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3597       CondBranches.push_back(I);
3598       continue;
3599     }
3600
3601     // Handle subsequent conditional branches. Only handle the case where all
3602     // conditional branches branch to the same destination and their condition
3603     // opcodes fit one of the special multi-branch idioms.
3604     assert(Cond.size() == 1);
3605     assert(TBB);
3606
3607     // Only handle the case where all conditional branches branch to the same
3608     // destination.
3609     if (TBB != I->getOperand(0).getMBB())
3610       return true;
3611
3612     // If the conditions are the same, we can leave them alone.
3613     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3614     if (OldBranchCode == BranchCode)
3615       continue;
3616
3617     // If they differ, see if they fit one of the known patterns. Theoretically,
3618     // we could handle more patterns here, but we shouldn't expect to see them
3619     // if instruction selection has done a reasonable job.
3620     if ((OldBranchCode == X86::COND_NP &&
3621          BranchCode == X86::COND_E) ||
3622         (OldBranchCode == X86::COND_E &&
3623          BranchCode == X86::COND_NP))
3624       BranchCode = X86::COND_NP_OR_E;
3625     else if ((OldBranchCode == X86::COND_P &&
3626               BranchCode == X86::COND_NE) ||
3627              (OldBranchCode == X86::COND_NE &&
3628               BranchCode == X86::COND_P))
3629       BranchCode = X86::COND_NE_OR_P;
3630     else
3631       return true;
3632
3633     // Update the MachineOperand.
3634     Cond[0].setImm(BranchCode);
3635     CondBranches.push_back(I);
3636   }
3637
3638   return false;
3639 }
3640
3641 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3642                                  MachineBasicBlock *&TBB,
3643                                  MachineBasicBlock *&FBB,
3644                                  SmallVectorImpl<MachineOperand> &Cond,
3645                                  bool AllowModify) const {
3646   SmallVector<MachineInstr *, 4> CondBranches;
3647   return AnalyzeBranchImpl(MBB, TBB, FBB, Cond, CondBranches, AllowModify);
3648 }
3649
3650 bool X86InstrInfo::AnalyzeBranchPredicate(MachineBasicBlock &MBB,
3651                                           MachineBranchPredicate &MBP,
3652                                           bool AllowModify) const {
3653   using namespace std::placeholders;
3654
3655   SmallVector<MachineOperand, 4> Cond;
3656   SmallVector<MachineInstr *, 4> CondBranches;
3657   if (AnalyzeBranchImpl(MBB, MBP.TrueDest, MBP.FalseDest, Cond, CondBranches,
3658                         AllowModify))
3659     return true;
3660
3661   if (Cond.size() != 1)
3662     return true;
3663
3664   assert(MBP.TrueDest && "expected!");
3665
3666   if (!MBP.FalseDest)
3667     MBP.FalseDest = MBB.getNextNode();
3668
3669   const TargetRegisterInfo *TRI = &getRegisterInfo();
3670
3671   MachineInstr *ConditionDef = nullptr;
3672   bool SingleUseCondition = true;
3673
3674   for (auto I = std::next(MBB.rbegin()), E = MBB.rend(); I != E; ++I) {
3675     if (I->modifiesRegister(X86::EFLAGS, TRI)) {
3676       ConditionDef = &*I;
3677       break;
3678     }
3679
3680     if (I->readsRegister(X86::EFLAGS, TRI))
3681       SingleUseCondition = false;
3682   }
3683
3684   if (!ConditionDef)
3685     return true;
3686
3687   if (SingleUseCondition) {
3688     for (auto *Succ : MBB.successors())
3689       if (Succ->isLiveIn(X86::EFLAGS))
3690         SingleUseCondition = false;
3691   }
3692
3693   MBP.ConditionDef = ConditionDef;
3694   MBP.SingleUseCondition = SingleUseCondition;
3695
3696   // Currently we only recognize the simple pattern:
3697   //
3698   //   test %reg, %reg
3699   //   je %label
3700   //
3701   const unsigned TestOpcode =
3702       Subtarget.is64Bit() ? X86::TEST64rr : X86::TEST32rr;
3703
3704   if (ConditionDef->getOpcode() == TestOpcode &&
3705       ConditionDef->getNumOperands() == 3 &&
3706       ConditionDef->getOperand(0).isIdenticalTo(ConditionDef->getOperand(1)) &&
3707       (Cond[0].getImm() == X86::COND_NE || Cond[0].getImm() == X86::COND_E)) {
3708     MBP.LHS = ConditionDef->getOperand(0);
3709     MBP.RHS = MachineOperand::CreateImm(0);
3710     MBP.Predicate = Cond[0].getImm() == X86::COND_NE
3711                         ? MachineBranchPredicate::PRED_NE
3712                         : MachineBranchPredicate::PRED_EQ;
3713     return false;
3714   }
3715
3716   return true;
3717 }
3718
3719 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3720   MachineBasicBlock::iterator I = MBB.end();
3721   unsigned Count = 0;
3722
3723   while (I != MBB.begin()) {
3724     --I;
3725     if (I->isDebugValue())
3726       continue;
3727     if (I->getOpcode() != X86::JMP_1 &&
3728         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3729       break;
3730     // Remove the branch.
3731     I->eraseFromParent();
3732     I = MBB.end();
3733     ++Count;
3734   }
3735
3736   return Count;
3737 }
3738
3739 unsigned
3740 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3741                            MachineBasicBlock *FBB, ArrayRef<MachineOperand> Cond,
3742                            DebugLoc DL) const {
3743   // Shouldn't be a fall through.
3744   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3745   assert((Cond.size() == 1 || Cond.size() == 0) &&
3746          "X86 branch conditions have one component!");
3747
3748   if (Cond.empty()) {
3749     // Unconditional branch?
3750     assert(!FBB && "Unconditional branch with multiple successors!");
3751     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3752     return 1;
3753   }
3754
3755   // Conditional branch.
3756   unsigned Count = 0;
3757   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3758   switch (CC) {
3759   case X86::COND_NP_OR_E:
3760     // Synthesize NP_OR_E with two branches.
3761     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3762     ++Count;
3763     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3764     ++Count;
3765     break;
3766   case X86::COND_NE_OR_P:
3767     // Synthesize NE_OR_P with two branches.
3768     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3769     ++Count;
3770     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3771     ++Count;
3772     break;
3773   default: {
3774     unsigned Opc = GetCondBranchFromCond(CC);
3775     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3776     ++Count;
3777   }
3778   }
3779   if (FBB) {
3780     // Two-way Conditional branch. Insert the second branch.
3781     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3782     ++Count;
3783   }
3784   return Count;
3785 }
3786
3787 bool X86InstrInfo::
3788 canInsertSelect(const MachineBasicBlock &MBB,
3789                 ArrayRef<MachineOperand> Cond,
3790                 unsigned TrueReg, unsigned FalseReg,
3791                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3792   // Not all subtargets have cmov instructions.
3793   if (!Subtarget.hasCMov())
3794     return false;
3795   if (Cond.size() != 1)
3796     return false;
3797   // We cannot do the composite conditions, at least not in SSA form.
3798   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3799     return false;
3800
3801   // Check register classes.
3802   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3803   const TargetRegisterClass *RC =
3804     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3805   if (!RC)
3806     return false;
3807
3808   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3809   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3810       X86::GR32RegClass.hasSubClassEq(RC) ||
3811       X86::GR64RegClass.hasSubClassEq(RC)) {
3812     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3813     // Bridge. Probably Ivy Bridge as well.
3814     CondCycles = 2;
3815     TrueCycles = 2;
3816     FalseCycles = 2;
3817     return true;
3818   }
3819
3820   // Can't do vectors.
3821   return false;
3822 }
3823
3824 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3825                                 MachineBasicBlock::iterator I, DebugLoc DL,
3826                                 unsigned DstReg, ArrayRef<MachineOperand> Cond,
3827                                 unsigned TrueReg, unsigned FalseReg) const {
3828    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3829    assert(Cond.size() == 1 && "Invalid Cond array");
3830    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3831                                   MRI.getRegClass(DstReg)->getSize(),
3832                                   false/*HasMemoryOperand*/);
3833    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3834 }
3835
3836 /// Test if the given register is a physical h register.
3837 static bool isHReg(unsigned Reg) {
3838   return X86::GR8_ABCD_HRegClass.contains(Reg);
3839 }
3840
3841 // Try and copy between VR128/VR64 and GR64 registers.
3842 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3843                                         const X86Subtarget &Subtarget) {
3844
3845   // SrcReg(VR128) -> DestReg(GR64)
3846   // SrcReg(VR64)  -> DestReg(GR64)
3847   // SrcReg(GR64)  -> DestReg(VR128)
3848   // SrcReg(GR64)  -> DestReg(VR64)
3849
3850   bool HasAVX = Subtarget.hasAVX();
3851   bool HasAVX512 = Subtarget.hasAVX512();
3852   if (X86::GR64RegClass.contains(DestReg)) {
3853     if (X86::VR128XRegClass.contains(SrcReg))
3854       // Copy from a VR128 register to a GR64 register.
3855       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3856                                                X86::MOVPQIto64rr);
3857     if (X86::VR64RegClass.contains(SrcReg))
3858       // Copy from a VR64 register to a GR64 register.
3859       return X86::MMX_MOVD64from64rr;
3860   } else if (X86::GR64RegClass.contains(SrcReg)) {
3861     // Copy from a GR64 register to a VR128 register.
3862     if (X86::VR128XRegClass.contains(DestReg))
3863       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3864                                                X86::MOV64toPQIrr);
3865     // Copy from a GR64 register to a VR64 register.
3866     if (X86::VR64RegClass.contains(DestReg))
3867       return X86::MMX_MOVD64to64rr;
3868   }
3869
3870   // SrcReg(FR32) -> DestReg(GR32)
3871   // SrcReg(GR32) -> DestReg(FR32)
3872
3873   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3874     // Copy from a FR32 register to a GR32 register.
3875     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3876
3877   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3878     // Copy from a GR32 register to a FR32 register.
3879     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3880   return 0;
3881 }
3882
3883 inline static bool MaskRegClassContains(unsigned Reg) {
3884   return X86::VK8RegClass.contains(Reg) ||
3885          X86::VK16RegClass.contains(Reg) ||
3886          X86::VK32RegClass.contains(Reg) ||
3887          X86::VK64RegClass.contains(Reg) ||
3888          X86::VK1RegClass.contains(Reg);
3889 }
3890 static
3891 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3892   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3893       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3894       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3895      DestReg = get512BitSuperRegister(DestReg);
3896      SrcReg = get512BitSuperRegister(SrcReg);
3897      return X86::VMOVAPSZrr;
3898   }
3899   if (MaskRegClassContains(DestReg) &&
3900       MaskRegClassContains(SrcReg))
3901     return X86::KMOVWkk;
3902   if (MaskRegClassContains(DestReg) &&
3903       (X86::GR32RegClass.contains(SrcReg) ||
3904        X86::GR16RegClass.contains(SrcReg) ||
3905        X86::GR8RegClass.contains(SrcReg))) {
3906     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3907     return X86::KMOVWkr;
3908   }
3909   if ((X86::GR32RegClass.contains(DestReg) ||
3910        X86::GR16RegClass.contains(DestReg) ||
3911        X86::GR8RegClass.contains(DestReg)) &&
3912        MaskRegClassContains(SrcReg)) {
3913     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3914     return X86::KMOVWrk;
3915   }
3916   return 0;
3917 }
3918
3919 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3920                                MachineBasicBlock::iterator MI, DebugLoc DL,
3921                                unsigned DestReg, unsigned SrcReg,
3922                                bool KillSrc) const {
3923   // First deal with the normal symmetric copies.
3924   bool HasAVX = Subtarget.hasAVX();
3925   bool HasAVX512 = Subtarget.hasAVX512();
3926   unsigned Opc = 0;
3927   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3928     Opc = X86::MOV64rr;
3929   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3930     Opc = X86::MOV32rr;
3931   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3932     Opc = X86::MOV16rr;
3933   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3934     // Copying to or from a physical H register on x86-64 requires a NOREX
3935     // move.  Otherwise use a normal move.
3936     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3937         Subtarget.is64Bit()) {
3938       Opc = X86::MOV8rr_NOREX;
3939       // Both operands must be encodable without an REX prefix.
3940       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3941              "8-bit H register can not be copied outside GR8_NOREX");
3942     } else
3943       Opc = X86::MOV8rr;
3944   }
3945   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3946     Opc = X86::MMX_MOVQ64rr;
3947   else if (HasAVX512)
3948     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3949   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3950     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3951   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3952     Opc = X86::VMOVAPSYrr;
3953   if (!Opc)
3954     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3955
3956   if (Opc) {
3957     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3958       .addReg(SrcReg, getKillRegState(KillSrc));
3959     return;
3960   }
3961
3962   bool FromEFLAGS = SrcReg == X86::EFLAGS;
3963   bool ToEFLAGS = DestReg == X86::EFLAGS;
3964   int Reg = FromEFLAGS ? DestReg : SrcReg;
3965   bool is32 = X86::GR32RegClass.contains(Reg);
3966   bool is64 = X86::GR64RegClass.contains(Reg);
3967   if ((FromEFLAGS || ToEFLAGS) && (is32 || is64)) {
3968     // The flags need to be saved, but saving EFLAGS with PUSHF/POPF is
3969     // inefficient. Instead:
3970     //   - Save the overflow flag OF into AL using SETO, and restore it using a
3971     //     signed 8-bit addition of AL and INT8_MAX.
3972     //   - Save/restore the bottom 8 EFLAGS bits (CF, PF, AF, ZF, SF) to/from AH
3973     //     using LAHF/SAHF.
3974     //   - When RAX/EAX is live and isn't the destination register, make sure it
3975     //     isn't clobbered by PUSH/POP'ing it before and after saving/restoring
3976     //     the flags.
3977     // This approach is ~2.25x faster than using PUSHF/POPF.
3978     //
3979     // This is still somewhat inefficient because we don't know which flags are
3980     // actually live inside EFLAGS. Were we able to do a single SETcc instead of
3981     // SETO+LAHF / ADDB+SAHF the code could be 1.02x faster.
3982     //
3983     // PUSHF/POPF is also potentially incorrect because it affects other flags
3984     // such as TF/IF/DF, which LLVM doesn't model.
3985     //
3986     // Notice that we have to adjust the stack if we don't want to clobber the
3987     // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3988
3989     int Mov = is64 ? X86::MOV64rr : X86::MOV32rr;
3990     int Push = is64 ? X86::PUSH64r : X86::PUSH32r;
3991     int Pop = is64 ? X86::POP64r : X86::POP32r;
3992     int AX = is64 ? X86::RAX : X86::EAX;
3993
3994     bool AXDead = (Reg == AX) ||
3995                   (MachineBasicBlock::LQR_Dead ==
3996                    MBB.computeRegisterLiveness(&getRegisterInfo(), AX, MI));
3997
3998     if (!AXDead)
3999       BuildMI(MBB, MI, DL, get(Push)).addReg(AX, getKillRegState(true));
4000     if (FromEFLAGS) {
4001       BuildMI(MBB, MI, DL, get(X86::SETOr), X86::AL);
4002       BuildMI(MBB, MI, DL, get(X86::LAHF));
4003       BuildMI(MBB, MI, DL, get(Mov), Reg).addReg(AX);
4004     }
4005     if (ToEFLAGS) {
4006       BuildMI(MBB, MI, DL, get(Mov), AX).addReg(Reg, getKillRegState(KillSrc));
4007       BuildMI(MBB, MI, DL, get(X86::ADD8ri), X86::AL)
4008           .addReg(X86::AL)
4009           .addImm(INT8_MAX);
4010       BuildMI(MBB, MI, DL, get(X86::SAHF));
4011     }
4012     if (!AXDead)
4013       BuildMI(MBB, MI, DL, get(Pop), AX);
4014     return;
4015   }
4016
4017   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
4018                << " to " << RI.getName(DestReg) << '\n');
4019   llvm_unreachable("Cannot emit physreg copy instruction");
4020 }
4021
4022 static unsigned getLoadStoreRegOpcode(unsigned Reg,
4023                                       const TargetRegisterClass *RC,
4024                                       bool isStackAligned,
4025                                       const X86Subtarget &STI,
4026                                       bool load) {
4027   if (STI.hasAVX512()) {
4028     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
4029       X86::VK16RegClass.hasSubClassEq(RC))
4030       return load ? X86::KMOVWkm : X86::KMOVWmk;
4031     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
4032       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
4033     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
4034       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
4035     if (X86::VR512RegClass.hasSubClassEq(RC))
4036       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
4037   }
4038
4039   bool HasAVX = STI.hasAVX();
4040   switch (RC->getSize()) {
4041   default:
4042     llvm_unreachable("Unknown spill size");
4043   case 1:
4044     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
4045     if (STI.is64Bit())
4046       // Copying to or from a physical H register on x86-64 requires a NOREX
4047       // move.  Otherwise use a normal move.
4048       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
4049         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
4050     return load ? X86::MOV8rm : X86::MOV8mr;
4051   case 2:
4052     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
4053     return load ? X86::MOV16rm : X86::MOV16mr;
4054   case 4:
4055     if (X86::GR32RegClass.hasSubClassEq(RC))
4056       return load ? X86::MOV32rm : X86::MOV32mr;
4057     if (X86::FR32RegClass.hasSubClassEq(RC))
4058       return load ?
4059         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
4060         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
4061     if (X86::RFP32RegClass.hasSubClassEq(RC))
4062       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
4063     llvm_unreachable("Unknown 4-byte regclass");
4064   case 8:
4065     if (X86::GR64RegClass.hasSubClassEq(RC))
4066       return load ? X86::MOV64rm : X86::MOV64mr;
4067     if (X86::FR64RegClass.hasSubClassEq(RC))
4068       return load ?
4069         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
4070         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
4071     if (X86::VR64RegClass.hasSubClassEq(RC))
4072       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
4073     if (X86::RFP64RegClass.hasSubClassEq(RC))
4074       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
4075     llvm_unreachable("Unknown 8-byte regclass");
4076   case 10:
4077     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
4078     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
4079   case 16: {
4080     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
4081             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
4082     // If stack is realigned we can use aligned stores.
4083     if (isStackAligned)
4084       return load ?
4085         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
4086         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
4087     else
4088       return load ?
4089         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
4090         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
4091   }
4092   case 32:
4093     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
4094             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
4095     // If stack is realigned we can use aligned stores.
4096     if (isStackAligned)
4097       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
4098     else
4099       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
4100   case 64:
4101     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
4102     if (isStackAligned)
4103       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
4104     else
4105       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
4106   }
4107 }
4108
4109 bool X86InstrInfo::getMemOpBaseRegImmOfs(MachineInstr *MemOp, unsigned &BaseReg,
4110                                          unsigned &Offset,
4111                                          const TargetRegisterInfo *TRI) const {
4112   const MCInstrDesc &Desc = MemOp->getDesc();
4113   int MemRefBegin = X86II::getMemoryOperandNo(Desc.TSFlags, MemOp->getOpcode());
4114   if (MemRefBegin < 0)
4115     return false;
4116
4117   MemRefBegin += X86II::getOperandBias(Desc);
4118
4119   BaseReg = MemOp->getOperand(MemRefBegin + X86::AddrBaseReg).getReg();
4120   if (MemOp->getOperand(MemRefBegin + X86::AddrScaleAmt).getImm() != 1)
4121     return false;
4122
4123   if (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() !=
4124       X86::NoRegister)
4125     return false;
4126
4127   const MachineOperand &DispMO = MemOp->getOperand(MemRefBegin + X86::AddrDisp);
4128
4129   // Displacement can be symbolic
4130   if (!DispMO.isImm())
4131     return false;
4132
4133   Offset = DispMO.getImm();
4134
4135   return (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() ==
4136           X86::NoRegister);
4137 }
4138
4139 static unsigned getStoreRegOpcode(unsigned SrcReg,
4140                                   const TargetRegisterClass *RC,
4141                                   bool isStackAligned,
4142                                   const X86Subtarget &STI) {
4143   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
4144 }
4145
4146
4147 static unsigned getLoadRegOpcode(unsigned DestReg,
4148                                  const TargetRegisterClass *RC,
4149                                  bool isStackAligned,
4150                                  const X86Subtarget &STI) {
4151   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
4152 }
4153
4154 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
4155                                        MachineBasicBlock::iterator MI,
4156                                        unsigned SrcReg, bool isKill, int FrameIdx,
4157                                        const TargetRegisterClass *RC,
4158                                        const TargetRegisterInfo *TRI) const {
4159   const MachineFunction &MF = *MBB.getParent();
4160   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
4161          "Stack slot too small for store");
4162   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4163   bool isAligned =
4164       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4165       RI.canRealignStack(MF);
4166   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4167   DebugLoc DL = MBB.findDebugLoc(MI);
4168   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
4169     .addReg(SrcReg, getKillRegState(isKill));
4170 }
4171
4172 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
4173                                   bool isKill,
4174                                   SmallVectorImpl<MachineOperand> &Addr,
4175                                   const TargetRegisterClass *RC,
4176                                   MachineInstr::mmo_iterator MMOBegin,
4177                                   MachineInstr::mmo_iterator MMOEnd,
4178                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
4179   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4180   bool isAligned = MMOBegin != MMOEnd &&
4181                    (*MMOBegin)->getAlignment() >= Alignment;
4182   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4183   DebugLoc DL;
4184   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
4185   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4186     MIB.addOperand(Addr[i]);
4187   MIB.addReg(SrcReg, getKillRegState(isKill));
4188   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4189   NewMIs.push_back(MIB);
4190 }
4191
4192
4193 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
4194                                         MachineBasicBlock::iterator MI,
4195                                         unsigned DestReg, int FrameIdx,
4196                                         const TargetRegisterClass *RC,
4197                                         const TargetRegisterInfo *TRI) const {
4198   const MachineFunction &MF = *MBB.getParent();
4199   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4200   bool isAligned =
4201       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4202       RI.canRealignStack(MF);
4203   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4204   DebugLoc DL = MBB.findDebugLoc(MI);
4205   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
4206 }
4207
4208 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
4209                                  SmallVectorImpl<MachineOperand> &Addr,
4210                                  const TargetRegisterClass *RC,
4211                                  MachineInstr::mmo_iterator MMOBegin,
4212                                  MachineInstr::mmo_iterator MMOEnd,
4213                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
4214   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4215   bool isAligned = MMOBegin != MMOEnd &&
4216                    (*MMOBegin)->getAlignment() >= Alignment;
4217   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4218   DebugLoc DL;
4219   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
4220   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4221     MIB.addOperand(Addr[i]);
4222   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4223   NewMIs.push_back(MIB);
4224 }
4225
4226 bool X86InstrInfo::
4227 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
4228                int &CmpMask, int &CmpValue) const {
4229   switch (MI->getOpcode()) {
4230   default: break;
4231   case X86::CMP64ri32:
4232   case X86::CMP64ri8:
4233   case X86::CMP32ri:
4234   case X86::CMP32ri8:
4235   case X86::CMP16ri:
4236   case X86::CMP16ri8:
4237   case X86::CMP8ri:
4238     SrcReg = MI->getOperand(0).getReg();
4239     SrcReg2 = 0;
4240     CmpMask = ~0;
4241     CmpValue = MI->getOperand(1).getImm();
4242     return true;
4243   // A SUB can be used to perform comparison.
4244   case X86::SUB64rm:
4245   case X86::SUB32rm:
4246   case X86::SUB16rm:
4247   case X86::SUB8rm:
4248     SrcReg = MI->getOperand(1).getReg();
4249     SrcReg2 = 0;
4250     CmpMask = ~0;
4251     CmpValue = 0;
4252     return true;
4253   case X86::SUB64rr:
4254   case X86::SUB32rr:
4255   case X86::SUB16rr:
4256   case X86::SUB8rr:
4257     SrcReg = MI->getOperand(1).getReg();
4258     SrcReg2 = MI->getOperand(2).getReg();
4259     CmpMask = ~0;
4260     CmpValue = 0;
4261     return true;
4262   case X86::SUB64ri32:
4263   case X86::SUB64ri8:
4264   case X86::SUB32ri:
4265   case X86::SUB32ri8:
4266   case X86::SUB16ri:
4267   case X86::SUB16ri8:
4268   case X86::SUB8ri:
4269     SrcReg = MI->getOperand(1).getReg();
4270     SrcReg2 = 0;
4271     CmpMask = ~0;
4272     CmpValue = MI->getOperand(2).getImm();
4273     return true;
4274   case X86::CMP64rr:
4275   case X86::CMP32rr:
4276   case X86::CMP16rr:
4277   case X86::CMP8rr:
4278     SrcReg = MI->getOperand(0).getReg();
4279     SrcReg2 = MI->getOperand(1).getReg();
4280     CmpMask = ~0;
4281     CmpValue = 0;
4282     return true;
4283   case X86::TEST8rr:
4284   case X86::TEST16rr:
4285   case X86::TEST32rr:
4286   case X86::TEST64rr:
4287     SrcReg = MI->getOperand(0).getReg();
4288     if (MI->getOperand(1).getReg() != SrcReg) return false;
4289     // Compare against zero.
4290     SrcReg2 = 0;
4291     CmpMask = ~0;
4292     CmpValue = 0;
4293     return true;
4294   }
4295   return false;
4296 }
4297
4298 /// Check whether the first instruction, whose only
4299 /// purpose is to update flags, can be made redundant.
4300 /// CMPrr can be made redundant by SUBrr if the operands are the same.
4301 /// This function can be extended later on.
4302 /// SrcReg, SrcRegs: register operands for FlagI.
4303 /// ImmValue: immediate for FlagI if it takes an immediate.
4304 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
4305                                         unsigned SrcReg2, int ImmValue,
4306                                         MachineInstr *OI) {
4307   if (((FlagI->getOpcode() == X86::CMP64rr &&
4308         OI->getOpcode() == X86::SUB64rr) ||
4309        (FlagI->getOpcode() == X86::CMP32rr &&
4310         OI->getOpcode() == X86::SUB32rr)||
4311        (FlagI->getOpcode() == X86::CMP16rr &&
4312         OI->getOpcode() == X86::SUB16rr)||
4313        (FlagI->getOpcode() == X86::CMP8rr &&
4314         OI->getOpcode() == X86::SUB8rr)) &&
4315       ((OI->getOperand(1).getReg() == SrcReg &&
4316         OI->getOperand(2).getReg() == SrcReg2) ||
4317        (OI->getOperand(1).getReg() == SrcReg2 &&
4318         OI->getOperand(2).getReg() == SrcReg)))
4319     return true;
4320
4321   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
4322         OI->getOpcode() == X86::SUB64ri32) ||
4323        (FlagI->getOpcode() == X86::CMP64ri8 &&
4324         OI->getOpcode() == X86::SUB64ri8) ||
4325        (FlagI->getOpcode() == X86::CMP32ri &&
4326         OI->getOpcode() == X86::SUB32ri) ||
4327        (FlagI->getOpcode() == X86::CMP32ri8 &&
4328         OI->getOpcode() == X86::SUB32ri8) ||
4329        (FlagI->getOpcode() == X86::CMP16ri &&
4330         OI->getOpcode() == X86::SUB16ri) ||
4331        (FlagI->getOpcode() == X86::CMP16ri8 &&
4332         OI->getOpcode() == X86::SUB16ri8) ||
4333        (FlagI->getOpcode() == X86::CMP8ri &&
4334         OI->getOpcode() == X86::SUB8ri)) &&
4335       OI->getOperand(1).getReg() == SrcReg &&
4336       OI->getOperand(2).getImm() == ImmValue)
4337     return true;
4338   return false;
4339 }
4340
4341 /// Check whether the definition can be converted
4342 /// to remove a comparison against zero.
4343 inline static bool isDefConvertible(MachineInstr *MI) {
4344   switch (MI->getOpcode()) {
4345   default: return false;
4346
4347   // The shift instructions only modify ZF if their shift count is non-zero.
4348   // N.B.: The processor truncates the shift count depending on the encoding.
4349   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
4350   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
4351      return getTruncatedShiftCount(MI, 2) != 0;
4352
4353   // Some left shift instructions can be turned into LEA instructions but only
4354   // if their flags aren't used. Avoid transforming such instructions.
4355   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
4356     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
4357     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
4358     return ShAmt != 0;
4359   }
4360
4361   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
4362   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
4363      return getTruncatedShiftCount(MI, 3) != 0;
4364
4365   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
4366   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
4367   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
4368   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
4369   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
4370   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
4371   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
4372   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
4373   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
4374   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
4375   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
4376   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
4377   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
4378   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
4379   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
4380   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
4381   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
4382   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
4383   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
4384   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
4385   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
4386   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
4387   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
4388   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
4389   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
4390   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
4391   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
4392   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
4393   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
4394   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
4395   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
4396   case X86::ADC32ri:   case X86::ADC32ri8:
4397   case X86::ADC32rr:   case X86::ADC64ri32:
4398   case X86::ADC64ri8:  case X86::ADC64rr:
4399   case X86::SBB32ri:   case X86::SBB32ri8:
4400   case X86::SBB32rr:   case X86::SBB64ri32:
4401   case X86::SBB64ri8:  case X86::SBB64rr:
4402   case X86::ANDN32rr:  case X86::ANDN32rm:
4403   case X86::ANDN64rr:  case X86::ANDN64rm:
4404   case X86::BEXTR32rr: case X86::BEXTR64rr:
4405   case X86::BEXTR32rm: case X86::BEXTR64rm:
4406   case X86::BLSI32rr:  case X86::BLSI32rm:
4407   case X86::BLSI64rr:  case X86::BLSI64rm:
4408   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
4409   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
4410   case X86::BLSR32rr:  case X86::BLSR32rm:
4411   case X86::BLSR64rr:  case X86::BLSR64rm:
4412   case X86::BZHI32rr:  case X86::BZHI32rm:
4413   case X86::BZHI64rr:  case X86::BZHI64rm:
4414   case X86::LZCNT16rr: case X86::LZCNT16rm:
4415   case X86::LZCNT32rr: case X86::LZCNT32rm:
4416   case X86::LZCNT64rr: case X86::LZCNT64rm:
4417   case X86::POPCNT16rr:case X86::POPCNT16rm:
4418   case X86::POPCNT32rr:case X86::POPCNT32rm:
4419   case X86::POPCNT64rr:case X86::POPCNT64rm:
4420   case X86::TZCNT16rr: case X86::TZCNT16rm:
4421   case X86::TZCNT32rr: case X86::TZCNT32rm:
4422   case X86::TZCNT64rr: case X86::TZCNT64rm:
4423     return true;
4424   }
4425 }
4426
4427 /// Check whether the use can be converted to remove a comparison against zero.
4428 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
4429   switch (MI->getOpcode()) {
4430   default: return X86::COND_INVALID;
4431   case X86::LZCNT16rr: case X86::LZCNT16rm:
4432   case X86::LZCNT32rr: case X86::LZCNT32rm:
4433   case X86::LZCNT64rr: case X86::LZCNT64rm:
4434     return X86::COND_B;
4435   case X86::POPCNT16rr:case X86::POPCNT16rm:
4436   case X86::POPCNT32rr:case X86::POPCNT32rm:
4437   case X86::POPCNT64rr:case X86::POPCNT64rm:
4438     return X86::COND_E;
4439   case X86::TZCNT16rr: case X86::TZCNT16rm:
4440   case X86::TZCNT32rr: case X86::TZCNT32rm:
4441   case X86::TZCNT64rr: case X86::TZCNT64rm:
4442     return X86::COND_B;
4443   }
4444 }
4445
4446 /// Check if there exists an earlier instruction that
4447 /// operates on the same source operands and sets flags in the same way as
4448 /// Compare; remove Compare if possible.
4449 bool X86InstrInfo::
4450 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
4451                      int CmpMask, int CmpValue,
4452                      const MachineRegisterInfo *MRI) const {
4453   // Check whether we can replace SUB with CMP.
4454   unsigned NewOpcode = 0;
4455   switch (CmpInstr->getOpcode()) {
4456   default: break;
4457   case X86::SUB64ri32:
4458   case X86::SUB64ri8:
4459   case X86::SUB32ri:
4460   case X86::SUB32ri8:
4461   case X86::SUB16ri:
4462   case X86::SUB16ri8:
4463   case X86::SUB8ri:
4464   case X86::SUB64rm:
4465   case X86::SUB32rm:
4466   case X86::SUB16rm:
4467   case X86::SUB8rm:
4468   case X86::SUB64rr:
4469   case X86::SUB32rr:
4470   case X86::SUB16rr:
4471   case X86::SUB8rr: {
4472     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4473       return false;
4474     // There is no use of the destination register, we can replace SUB with CMP.
4475     switch (CmpInstr->getOpcode()) {
4476     default: llvm_unreachable("Unreachable!");
4477     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4478     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4479     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4480     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4481     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4482     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4483     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4484     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4485     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4486     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4487     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4488     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4489     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4490     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4491     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4492     }
4493     CmpInstr->setDesc(get(NewOpcode));
4494     CmpInstr->RemoveOperand(0);
4495     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4496     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4497         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4498       return false;
4499   }
4500   }
4501
4502   // Get the unique definition of SrcReg.
4503   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4504   if (!MI) return false;
4505
4506   // CmpInstr is the first instruction of the BB.
4507   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4508
4509   // If we are comparing against zero, check whether we can use MI to update
4510   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4511   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4512   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4513     return false;
4514
4515   // If we have a use of the source register between the def and our compare
4516   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4517   // right way.
4518   bool ShouldUpdateCC = false;
4519   X86::CondCode NewCC = X86::COND_INVALID;
4520   if (IsCmpZero && !isDefConvertible(MI)) {
4521     // Scan forward from the use until we hit the use we're looking for or the
4522     // compare instruction.
4523     for (MachineBasicBlock::iterator J = MI;; ++J) {
4524       // Do we have a convertible instruction?
4525       NewCC = isUseDefConvertible(J);
4526       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4527           J->getOperand(1).getReg() == SrcReg) {
4528         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4529         ShouldUpdateCC = true; // Update CC later on.
4530         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4531         // with the new def.
4532         MI = Def = J;
4533         break;
4534       }
4535
4536       if (J == I)
4537         return false;
4538     }
4539   }
4540
4541   // We are searching for an earlier instruction that can make CmpInstr
4542   // redundant and that instruction will be saved in Sub.
4543   MachineInstr *Sub = nullptr;
4544   const TargetRegisterInfo *TRI = &getRegisterInfo();
4545
4546   // We iterate backward, starting from the instruction before CmpInstr and
4547   // stop when reaching the definition of a source register or done with the BB.
4548   // RI points to the instruction before CmpInstr.
4549   // If the definition is in this basic block, RE points to the definition;
4550   // otherwise, RE is the rend of the basic block.
4551   MachineBasicBlock::reverse_iterator
4552       RI = MachineBasicBlock::reverse_iterator(I),
4553       RE = CmpInstr->getParent() == MI->getParent() ?
4554            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4555            CmpInstr->getParent()->rend();
4556   MachineInstr *Movr0Inst = nullptr;
4557   for (; RI != RE; ++RI) {
4558     MachineInstr *Instr = &*RI;
4559     // Check whether CmpInstr can be made redundant by the current instruction.
4560     if (!IsCmpZero &&
4561         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4562       Sub = Instr;
4563       break;
4564     }
4565
4566     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4567         Instr->readsRegister(X86::EFLAGS, TRI)) {
4568       // This instruction modifies or uses EFLAGS.
4569
4570       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4571       // They are safe to move up, if the definition to EFLAGS is dead and
4572       // earlier instructions do not read or write EFLAGS.
4573       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4574           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4575         Movr0Inst = Instr;
4576         continue;
4577       }
4578
4579       // We can't remove CmpInstr.
4580       return false;
4581     }
4582   }
4583
4584   // Return false if no candidates exist.
4585   if (!IsCmpZero && !Sub)
4586     return false;
4587
4588   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4589                     Sub->getOperand(2).getReg() == SrcReg);
4590
4591   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4592   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4593   // If we are done with the basic block, we need to check whether EFLAGS is
4594   // live-out.
4595   bool IsSafe = false;
4596   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4597   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4598   for (++I; I != E; ++I) {
4599     const MachineInstr &Instr = *I;
4600     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4601     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4602     // We should check the usage if this instruction uses and updates EFLAGS.
4603     if (!UseEFLAGS && ModifyEFLAGS) {
4604       // It is safe to remove CmpInstr if EFLAGS is updated again.
4605       IsSafe = true;
4606       break;
4607     }
4608     if (!UseEFLAGS && !ModifyEFLAGS)
4609       continue;
4610
4611     // EFLAGS is used by this instruction.
4612     X86::CondCode OldCC = X86::COND_INVALID;
4613     bool OpcIsSET = false;
4614     if (IsCmpZero || IsSwapped) {
4615       // We decode the condition code from opcode.
4616       if (Instr.isBranch())
4617         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4618       else {
4619         OldCC = getCondFromSETOpc(Instr.getOpcode());
4620         if (OldCC != X86::COND_INVALID)
4621           OpcIsSET = true;
4622         else
4623           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4624       }
4625       if (OldCC == X86::COND_INVALID) return false;
4626     }
4627     if (IsCmpZero) {
4628       switch (OldCC) {
4629       default: break;
4630       case X86::COND_A: case X86::COND_AE:
4631       case X86::COND_B: case X86::COND_BE:
4632       case X86::COND_G: case X86::COND_GE:
4633       case X86::COND_L: case X86::COND_LE:
4634       case X86::COND_O: case X86::COND_NO:
4635         // CF and OF are used, we can't perform this optimization.
4636         return false;
4637       }
4638
4639       // If we're updating the condition code check if we have to reverse the
4640       // condition.
4641       if (ShouldUpdateCC)
4642         switch (OldCC) {
4643         default:
4644           return false;
4645         case X86::COND_E:
4646           break;
4647         case X86::COND_NE:
4648           NewCC = GetOppositeBranchCondition(NewCC);
4649           break;
4650         }
4651     } else if (IsSwapped) {
4652       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4653       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4654       // We swap the condition code and synthesize the new opcode.
4655       NewCC = getSwappedCondition(OldCC);
4656       if (NewCC == X86::COND_INVALID) return false;
4657     }
4658
4659     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4660       // Synthesize the new opcode.
4661       bool HasMemoryOperand = Instr.hasOneMemOperand();
4662       unsigned NewOpc;
4663       if (Instr.isBranch())
4664         NewOpc = GetCondBranchFromCond(NewCC);
4665       else if(OpcIsSET)
4666         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4667       else {
4668         unsigned DstReg = Instr.getOperand(0).getReg();
4669         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4670                                  HasMemoryOperand);
4671       }
4672
4673       // Push the MachineInstr to OpsToUpdate.
4674       // If it is safe to remove CmpInstr, the condition code of these
4675       // instructions will be modified.
4676       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4677     }
4678     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4679       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4680       IsSafe = true;
4681       break;
4682     }
4683   }
4684
4685   // If EFLAGS is not killed nor re-defined, we should check whether it is
4686   // live-out. If it is live-out, do not optimize.
4687   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4688     MachineBasicBlock *MBB = CmpInstr->getParent();
4689     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4690              SE = MBB->succ_end(); SI != SE; ++SI)
4691       if ((*SI)->isLiveIn(X86::EFLAGS))
4692         return false;
4693   }
4694
4695   // The instruction to be updated is either Sub or MI.
4696   Sub = IsCmpZero ? MI : Sub;
4697   // Move Movr0Inst to the appropriate place before Sub.
4698   if (Movr0Inst) {
4699     // Look backwards until we find a def that doesn't use the current EFLAGS.
4700     Def = Sub;
4701     MachineBasicBlock::reverse_iterator
4702       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4703                 InsertE = Sub->getParent()->rend();
4704     for (; InsertI != InsertE; ++InsertI) {
4705       MachineInstr *Instr = &*InsertI;
4706       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4707           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4708         Sub->getParent()->remove(Movr0Inst);
4709         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4710                                    Movr0Inst);
4711         break;
4712       }
4713     }
4714     if (InsertI == InsertE)
4715       return false;
4716   }
4717
4718   // Make sure Sub instruction defines EFLAGS and mark the def live.
4719   unsigned i = 0, e = Sub->getNumOperands();
4720   for (; i != e; ++i) {
4721     MachineOperand &MO = Sub->getOperand(i);
4722     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4723       MO.setIsDead(false);
4724       break;
4725     }
4726   }
4727   assert(i != e && "Unable to locate a def EFLAGS operand");
4728
4729   CmpInstr->eraseFromParent();
4730
4731   // Modify the condition code of instructions in OpsToUpdate.
4732   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4733     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4734   return true;
4735 }
4736
4737 /// Try to remove the load by folding it to a register
4738 /// operand at the use. We fold the load instructions if load defines a virtual
4739 /// register, the virtual register is used once in the same BB, and the
4740 /// instructions in-between do not load or store, and have no side effects.
4741 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4742                                               const MachineRegisterInfo *MRI,
4743                                               unsigned &FoldAsLoadDefReg,
4744                                               MachineInstr *&DefMI) const {
4745   if (FoldAsLoadDefReg == 0)
4746     return nullptr;
4747   // To be conservative, if there exists another load, clear the load candidate.
4748   if (MI->mayLoad()) {
4749     FoldAsLoadDefReg = 0;
4750     return nullptr;
4751   }
4752
4753   // Check whether we can move DefMI here.
4754   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4755   assert(DefMI);
4756   bool SawStore = false;
4757   if (!DefMI->isSafeToMove(nullptr, SawStore))
4758     return nullptr;
4759
4760   // Collect information about virtual register operands of MI.
4761   unsigned SrcOperandId = 0;
4762   bool FoundSrcOperand = false;
4763   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4764     MachineOperand &MO = MI->getOperand(i);
4765     if (!MO.isReg())
4766       continue;
4767     unsigned Reg = MO.getReg();
4768     if (Reg != FoldAsLoadDefReg)
4769       continue;
4770     // Do not fold if we have a subreg use or a def or multiple uses.
4771     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4772       return nullptr;
4773
4774     SrcOperandId = i;
4775     FoundSrcOperand = true;
4776   }
4777   if (!FoundSrcOperand)
4778     return nullptr;
4779
4780   // Check whether we can fold the def into SrcOperandId.
4781   MachineInstr *FoldMI = foldMemoryOperand(MI, SrcOperandId, DefMI);
4782   if (FoldMI) {
4783     FoldAsLoadDefReg = 0;
4784     return FoldMI;
4785   }
4786
4787   return nullptr;
4788 }
4789
4790 /// Expand a single-def pseudo instruction to a two-addr
4791 /// instruction with two undef reads of the register being defined.
4792 /// This is used for mapping:
4793 ///   %xmm4 = V_SET0
4794 /// to:
4795 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4796 ///
4797 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4798                              const MCInstrDesc &Desc) {
4799   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4800   unsigned Reg = MIB->getOperand(0).getReg();
4801   MIB->setDesc(Desc);
4802
4803   // MachineInstr::addOperand() will insert explicit operands before any
4804   // implicit operands.
4805   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4806   // But we don't trust that.
4807   assert(MIB->getOperand(1).getReg() == Reg &&
4808          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4809   return true;
4810 }
4811
4812 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4813 // code sequence is needed for other targets.
4814 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4815                                  const TargetInstrInfo &TII) {
4816   MachineBasicBlock &MBB = *MIB->getParent();
4817   DebugLoc DL = MIB->getDebugLoc();
4818   unsigned Reg = MIB->getOperand(0).getReg();
4819   const GlobalValue *GV =
4820       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4821   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4822   MachineMemOperand *MMO = MBB.getParent()->getMachineMemOperand(
4823       MachinePointerInfo::getGOT(*MBB.getParent()), Flag, 8, 8);
4824   MachineBasicBlock::iterator I = MIB.getInstr();
4825
4826   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4827       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4828       .addMemOperand(MMO);
4829   MIB->setDebugLoc(DL);
4830   MIB->setDesc(TII.get(X86::MOV64rm));
4831   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4832 }
4833
4834 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4835   bool HasAVX = Subtarget.hasAVX();
4836   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4837   switch (MI->getOpcode()) {
4838   case X86::MOV32r0:
4839     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4840   case X86::SETB_C8r:
4841     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4842   case X86::SETB_C16r:
4843     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4844   case X86::SETB_C32r:
4845     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4846   case X86::SETB_C64r:
4847     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4848   case X86::V_SET0:
4849   case X86::FsFLD0SS:
4850   case X86::FsFLD0SD:
4851     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4852   case X86::AVX_SET0:
4853     assert(HasAVX && "AVX not supported");
4854     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4855   case X86::AVX512_512_SET0:
4856     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4857   case X86::V_SETALLONES:
4858     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4859   case X86::AVX2_SETALLONES:
4860     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4861   case X86::TEST8ri_NOREX:
4862     MI->setDesc(get(X86::TEST8ri));
4863     return true;
4864   case X86::KSET0B:
4865   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4866   case X86::KSET0D: return Expand2AddrUndef(MIB, get(X86::KXORDrr));
4867   case X86::KSET0Q: return Expand2AddrUndef(MIB, get(X86::KXORQrr));
4868   case X86::KSET1B:
4869   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4870   case X86::KSET1D: return Expand2AddrUndef(MIB, get(X86::KXNORDrr));
4871   case X86::KSET1Q: return Expand2AddrUndef(MIB, get(X86::KXNORQrr));
4872   case TargetOpcode::LOAD_STACK_GUARD:
4873     expandLoadStackGuard(MIB, *this);
4874     return true;
4875   }
4876   return false;
4877 }
4878
4879 static void addOperands(MachineInstrBuilder &MIB, ArrayRef<MachineOperand> MOs) {
4880   unsigned NumAddrOps = MOs.size();
4881   for (unsigned i = 0; i != NumAddrOps; ++i)
4882     MIB.addOperand(MOs[i]);
4883   if (NumAddrOps < 4) // FrameIndex only
4884     addOffset(MIB, 0);
4885 }
4886
4887 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4888                                      ArrayRef<MachineOperand> MOs,
4889                                      MachineBasicBlock::iterator InsertPt,
4890                                      MachineInstr *MI,
4891                                      const TargetInstrInfo &TII) {
4892   // Create the base instruction with the memory operand as the first part.
4893   // Omit the implicit operands, something BuildMI can't do.
4894   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4895                                               MI->getDebugLoc(), true);
4896   MachineInstrBuilder MIB(MF, NewMI);
4897   addOperands(MIB, MOs);
4898
4899   // Loop over the rest of the ri operands, converting them over.
4900   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4901   for (unsigned i = 0; i != NumOps; ++i) {
4902     MachineOperand &MO = MI->getOperand(i+2);
4903     MIB.addOperand(MO);
4904   }
4905   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4906     MachineOperand &MO = MI->getOperand(i);
4907     MIB.addOperand(MO);
4908   }
4909
4910   MachineBasicBlock *MBB = InsertPt->getParent();
4911   MBB->insert(InsertPt, NewMI);
4912
4913   return MIB;
4914 }
4915
4916 static MachineInstr *FuseInst(MachineFunction &MF, unsigned Opcode,
4917                               unsigned OpNo, ArrayRef<MachineOperand> MOs,
4918                               MachineBasicBlock::iterator InsertPt,
4919                               MachineInstr *MI, const TargetInstrInfo &TII) {
4920   // Omit the implicit operands, something BuildMI can't do.
4921   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4922                                               MI->getDebugLoc(), true);
4923   MachineInstrBuilder MIB(MF, NewMI);
4924
4925   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4926     MachineOperand &MO = MI->getOperand(i);
4927     if (i == OpNo) {
4928       assert(MO.isReg() && "Expected to fold into reg operand!");
4929       addOperands(MIB, MOs);
4930     } else {
4931       MIB.addOperand(MO);
4932     }
4933   }
4934
4935   MachineBasicBlock *MBB = InsertPt->getParent();
4936   MBB->insert(InsertPt, NewMI);
4937
4938   return MIB;
4939 }
4940
4941 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4942                                 ArrayRef<MachineOperand> MOs,
4943                                 MachineBasicBlock::iterator InsertPt,
4944                                 MachineInstr *MI) {
4945   MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
4946                                     MI->getDebugLoc(), TII.get(Opcode));
4947   addOperands(MIB, MOs);
4948   return MIB.addImm(0);
4949 }
4950
4951 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
4952     MachineFunction &MF, MachineInstr *MI, unsigned OpNum,
4953     ArrayRef<MachineOperand> MOs, MachineBasicBlock::iterator InsertPt,
4954     unsigned Size, unsigned Align, bool AllowCommute) const {
4955   const DenseMap<unsigned,
4956                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4957   bool isCallRegIndirect = Subtarget.callRegIndirect();
4958   bool isTwoAddrFold = false;
4959
4960   // For CPUs that favor the register form of a call or push,
4961   // do not fold loads into calls or pushes, unless optimizing for size
4962   // aggressively.
4963   if (isCallRegIndirect && !MF.getFunction()->optForMinSize() &&
4964       (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r ||
4965        MI->getOpcode() == X86::PUSH16r || MI->getOpcode() == X86::PUSH32r ||
4966        MI->getOpcode() == X86::PUSH64r))
4967     return nullptr;
4968
4969   unsigned NumOps = MI->getDesc().getNumOperands();
4970   bool isTwoAddr = NumOps > 1 &&
4971     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4972
4973   // FIXME: AsmPrinter doesn't know how to handle
4974   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4975   if (MI->getOpcode() == X86::ADD32ri &&
4976       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4977     return nullptr;
4978
4979   MachineInstr *NewMI = nullptr;
4980   // Folding a memory location into the two-address part of a two-address
4981   // instruction is different than folding it other places.  It requires
4982   // replacing the *two* registers with the memory location.
4983   if (isTwoAddr && NumOps >= 2 && OpNum < 2 &&
4984       MI->getOperand(0).isReg() &&
4985       MI->getOperand(1).isReg() &&
4986       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4987     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4988     isTwoAddrFold = true;
4989   } else if (OpNum == 0) {
4990     if (MI->getOpcode() == X86::MOV32r0) {
4991       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, InsertPt, MI);
4992       if (NewMI)
4993         return NewMI;
4994     }
4995
4996     OpcodeTablePtr = &RegOp2MemOpTable0;
4997   } else if (OpNum == 1) {
4998     OpcodeTablePtr = &RegOp2MemOpTable1;
4999   } else if (OpNum == 2) {
5000     OpcodeTablePtr = &RegOp2MemOpTable2;
5001   } else if (OpNum == 3) {
5002     OpcodeTablePtr = &RegOp2MemOpTable3;
5003   } else if (OpNum == 4) {
5004     OpcodeTablePtr = &RegOp2MemOpTable4;
5005   }
5006
5007   // If table selected...
5008   if (OpcodeTablePtr) {
5009     // Find the Opcode to fuse
5010     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5011       OpcodeTablePtr->find(MI->getOpcode());
5012     if (I != OpcodeTablePtr->end()) {
5013       unsigned Opcode = I->second.first;
5014       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
5015       if (Align < MinAlign)
5016         return nullptr;
5017       bool NarrowToMOV32rm = false;
5018       if (Size) {
5019         unsigned RCSize = getRegClass(MI->getDesc(), OpNum, &RI, MF)->getSize();
5020         if (Size < RCSize) {
5021           // Check if it's safe to fold the load. If the size of the object is
5022           // narrower than the load width, then it's not.
5023           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
5024             return nullptr;
5025           // If this is a 64-bit load, but the spill slot is 32, then we can do
5026           // a 32-bit load which is implicitly zero-extended. This likely is
5027           // due to live interval analysis remat'ing a load from stack slot.
5028           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
5029             return nullptr;
5030           Opcode = X86::MOV32rm;
5031           NarrowToMOV32rm = true;
5032         }
5033       }
5034
5035       if (isTwoAddrFold)
5036         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, InsertPt, MI, *this);
5037       else
5038         NewMI = FuseInst(MF, Opcode, OpNum, MOs, InsertPt, MI, *this);
5039
5040       if (NarrowToMOV32rm) {
5041         // If this is the special case where we use a MOV32rm to load a 32-bit
5042         // value and zero-extend the top bits. Change the destination register
5043         // to a 32-bit one.
5044         unsigned DstReg = NewMI->getOperand(0).getReg();
5045         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
5046           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
5047         else
5048           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
5049       }
5050       return NewMI;
5051     }
5052   }
5053
5054   // If the instruction and target operand are commutable, commute the
5055   // instruction and try again.
5056   if (AllowCommute) {
5057     unsigned CommuteOpIdx1 = OpNum, CommuteOpIdx2 = CommuteAnyOperandIndex;
5058     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
5059       bool HasDef = MI->getDesc().getNumDefs();
5060       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
5061       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
5062       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
5063       bool Tied1 =
5064           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
5065       bool Tied2 =
5066           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
5067
5068       // If either of the commutable operands are tied to the destination
5069       // then we can not commute + fold.
5070       if ((HasDef && Reg0 == Reg1 && Tied1) ||
5071           (HasDef && Reg0 == Reg2 && Tied2))
5072         return nullptr;
5073
5074       MachineInstr *CommutedMI =
5075           commuteInstruction(MI, false, CommuteOpIdx1, CommuteOpIdx2);
5076       if (!CommutedMI) {
5077         // Unable to commute.
5078         return nullptr;
5079       }
5080       if (CommutedMI != MI) {
5081         // New instruction. We can't fold from this.
5082         CommutedMI->eraseFromParent();
5083         return nullptr;
5084       }
5085
5086       // Attempt to fold with the commuted version of the instruction.
5087       NewMI = foldMemoryOperandImpl(MF, MI, CommuteOpIdx2, MOs, InsertPt,
5088                                     Size, Align, /*AllowCommute=*/false);
5089       if (NewMI)
5090         return NewMI;
5091
5092       // Folding failed again - undo the commute before returning.
5093       MachineInstr *UncommutedMI =
5094           commuteInstruction(MI, false, CommuteOpIdx1, CommuteOpIdx2);
5095       if (!UncommutedMI) {
5096         // Unable to commute.
5097         return nullptr;
5098       }
5099       if (UncommutedMI != MI) {
5100         // New instruction. It doesn't need to be kept.
5101         UncommutedMI->eraseFromParent();
5102         return nullptr;
5103       }
5104
5105       // Return here to prevent duplicate fuse failure report.
5106       return nullptr;
5107     }
5108   }
5109
5110   // No fusion
5111   if (PrintFailedFusing && !MI->isCopy())
5112     dbgs() << "We failed to fuse operand " << OpNum << " in " << *MI;
5113   return nullptr;
5114 }
5115
5116 /// Return true for all instructions that only update
5117 /// the first 32 or 64-bits of the destination register and leave the rest
5118 /// unmodified. This can be used to avoid folding loads if the instructions
5119 /// only update part of the destination register, and the non-updated part is
5120 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
5121 /// instructions breaks the partial register dependency and it can improve
5122 /// performance. e.g.:
5123 ///
5124 ///   movss (%rdi), %xmm0
5125 ///   cvtss2sd %xmm0, %xmm0
5126 ///
5127 /// Instead of
5128 ///   cvtss2sd (%rdi), %xmm0
5129 ///
5130 /// FIXME: This should be turned into a TSFlags.
5131 ///
5132 static bool hasPartialRegUpdate(unsigned Opcode) {
5133   switch (Opcode) {
5134   case X86::CVTSI2SSrr:
5135   case X86::CVTSI2SSrm:
5136   case X86::CVTSI2SS64rr:
5137   case X86::CVTSI2SS64rm:
5138   case X86::CVTSI2SDrr:
5139   case X86::CVTSI2SDrm:
5140   case X86::CVTSI2SD64rr:
5141   case X86::CVTSI2SD64rm:
5142   case X86::CVTSD2SSrr:
5143   case X86::CVTSD2SSrm:
5144   case X86::Int_CVTSD2SSrr:
5145   case X86::Int_CVTSD2SSrm:
5146   case X86::CVTSS2SDrr:
5147   case X86::CVTSS2SDrm:
5148   case X86::Int_CVTSS2SDrr:
5149   case X86::Int_CVTSS2SDrm:
5150   case X86::RCPSSr:
5151   case X86::RCPSSm:
5152   case X86::RCPSSr_Int:
5153   case X86::RCPSSm_Int:
5154   case X86::ROUNDSDr:
5155   case X86::ROUNDSDm:
5156   case X86::ROUNDSDr_Int:
5157   case X86::ROUNDSSr:
5158   case X86::ROUNDSSm:
5159   case X86::ROUNDSSr_Int:
5160   case X86::RSQRTSSr:
5161   case X86::RSQRTSSm:
5162   case X86::RSQRTSSr_Int:
5163   case X86::RSQRTSSm_Int:
5164   case X86::SQRTSSr:
5165   case X86::SQRTSSm:
5166   case X86::SQRTSSr_Int:
5167   case X86::SQRTSSm_Int:
5168   case X86::SQRTSDr:
5169   case X86::SQRTSDm:
5170   case X86::SQRTSDr_Int:
5171   case X86::SQRTSDm_Int:
5172     return true;
5173   }
5174
5175   return false;
5176 }
5177
5178 /// Inform the ExeDepsFix pass how many idle
5179 /// instructions we would like before a partial register update.
5180 unsigned X86InstrInfo::
5181 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
5182                              const TargetRegisterInfo *TRI) const {
5183   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
5184     return 0;
5185
5186   // If MI is marked as reading Reg, the partial register update is wanted.
5187   const MachineOperand &MO = MI->getOperand(0);
5188   unsigned Reg = MO.getReg();
5189   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
5190     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
5191       return 0;
5192   } else {
5193     if (MI->readsRegister(Reg, TRI))
5194       return 0;
5195   }
5196
5197   // If any of the preceding 16 instructions are reading Reg, insert a
5198   // dependency breaking instruction.  The magic number is based on a few
5199   // Nehalem experiments.
5200   return 16;
5201 }
5202
5203 // Return true for any instruction the copies the high bits of the first source
5204 // operand into the unused high bits of the destination operand.
5205 static bool hasUndefRegUpdate(unsigned Opcode) {
5206   switch (Opcode) {
5207   case X86::VCVTSI2SSrr:
5208   case X86::VCVTSI2SSrm:
5209   case X86::Int_VCVTSI2SSrr:
5210   case X86::Int_VCVTSI2SSrm:
5211   case X86::VCVTSI2SS64rr:
5212   case X86::VCVTSI2SS64rm:
5213   case X86::Int_VCVTSI2SS64rr:
5214   case X86::Int_VCVTSI2SS64rm:
5215   case X86::VCVTSI2SDrr:
5216   case X86::VCVTSI2SDrm:
5217   case X86::Int_VCVTSI2SDrr:
5218   case X86::Int_VCVTSI2SDrm:
5219   case X86::VCVTSI2SD64rr:
5220   case X86::VCVTSI2SD64rm:
5221   case X86::Int_VCVTSI2SD64rr:
5222   case X86::Int_VCVTSI2SD64rm:
5223   case X86::VCVTSD2SSrr:
5224   case X86::VCVTSD2SSrm:
5225   case X86::Int_VCVTSD2SSrr:
5226   case X86::Int_VCVTSD2SSrm:
5227   case X86::VCVTSS2SDrr:
5228   case X86::VCVTSS2SDrm:
5229   case X86::Int_VCVTSS2SDrr:
5230   case X86::Int_VCVTSS2SDrm:
5231   case X86::VRCPSSr:
5232   case X86::VRCPSSm:
5233   case X86::VRCPSSm_Int:
5234   case X86::VROUNDSDr:
5235   case X86::VROUNDSDm:
5236   case X86::VROUNDSDr_Int:
5237   case X86::VROUNDSSr:
5238   case X86::VROUNDSSm:
5239   case X86::VROUNDSSr_Int:
5240   case X86::VRSQRTSSr:
5241   case X86::VRSQRTSSm:
5242   case X86::VRSQRTSSm_Int:
5243   case X86::VSQRTSSr:
5244   case X86::VSQRTSSm:
5245   case X86::VSQRTSSm_Int:
5246   case X86::VSQRTSDr:
5247   case X86::VSQRTSDm:
5248   case X86::VSQRTSDm_Int:
5249     // AVX-512
5250   case X86::VCVTSD2SSZrr:
5251   case X86::VCVTSD2SSZrm:
5252   case X86::VCVTSS2SDZrr:
5253   case X86::VCVTSS2SDZrm:
5254     return true;
5255   }
5256
5257   return false;
5258 }
5259
5260 /// Inform the ExeDepsFix pass how many idle instructions we would like before
5261 /// certain undef register reads.
5262 ///
5263 /// This catches the VCVTSI2SD family of instructions:
5264 ///
5265 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
5266 ///
5267 /// We should to be careful *not* to catch VXOR idioms which are presumably
5268 /// handled specially in the pipeline:
5269 ///
5270 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
5271 ///
5272 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
5273 /// high bits that are passed-through are not live.
5274 unsigned X86InstrInfo::
5275 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
5276                      const TargetRegisterInfo *TRI) const {
5277   if (!hasUndefRegUpdate(MI->getOpcode()))
5278     return 0;
5279
5280   // Set the OpNum parameter to the first source operand.
5281   OpNum = 1;
5282
5283   const MachineOperand &MO = MI->getOperand(OpNum);
5284   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
5285     // Use the same magic number as getPartialRegUpdateClearance.
5286     return 16;
5287   }
5288   return 0;
5289 }
5290
5291 void X86InstrInfo::
5292 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
5293                           const TargetRegisterInfo *TRI) const {
5294   unsigned Reg = MI->getOperand(OpNum).getReg();
5295   // If MI kills this register, the false dependence is already broken.
5296   if (MI->killsRegister(Reg, TRI))
5297     return;
5298   if (X86::VR128RegClass.contains(Reg)) {
5299     // These instructions are all floating point domain, so xorps is the best
5300     // choice.
5301     bool HasAVX = Subtarget.hasAVX();
5302     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
5303     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
5304       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
5305   } else if (X86::VR256RegClass.contains(Reg)) {
5306     // Use vxorps to clear the full ymm register.
5307     // It wants to read and write the xmm sub-register.
5308     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
5309     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
5310       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
5311       .addReg(Reg, RegState::ImplicitDefine);
5312   } else
5313     return;
5314   MI->addRegisterKilled(Reg, TRI, true);
5315 }
5316
5317 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5318     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5319     MachineBasicBlock::iterator InsertPt, int FrameIndex) const {
5320   // Check switch flag
5321   if (NoFusing) return nullptr;
5322
5323   // Unless optimizing for size, don't fold to avoid partial
5324   // register update stalls
5325   if (!MF.getFunction()->optForSize() && hasPartialRegUpdate(MI->getOpcode()))
5326     return nullptr;
5327
5328   const MachineFrameInfo *MFI = MF.getFrameInfo();
5329   unsigned Size = MFI->getObjectSize(FrameIndex);
5330   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
5331   // If the function stack isn't realigned we don't want to fold instructions
5332   // that need increased alignment.
5333   if (!RI.needsStackRealignment(MF))
5334     Alignment =
5335         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
5336   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5337     unsigned NewOpc = 0;
5338     unsigned RCSize = 0;
5339     switch (MI->getOpcode()) {
5340     default: return nullptr;
5341     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
5342     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
5343     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
5344     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
5345     }
5346     // Check if it's safe to fold the load. If the size of the object is
5347     // narrower than the load width, then it's not.
5348     if (Size < RCSize)
5349       return nullptr;
5350     // Change to CMPXXri r, 0 first.
5351     MI->setDesc(get(NewOpc));
5352     MI->getOperand(1).ChangeToImmediate(0);
5353   } else if (Ops.size() != 1)
5354     return nullptr;
5355
5356   return foldMemoryOperandImpl(MF, MI, Ops[0],
5357                                MachineOperand::CreateFI(FrameIndex), InsertPt,
5358                                Size, Alignment, /*AllowCommute=*/true);
5359 }
5360
5361 /// Check if \p LoadMI is a partial register load that we can't fold into \p MI
5362 /// because the latter uses contents that wouldn't be defined in the folded
5363 /// version.  For instance, this transformation isn't legal:
5364 ///   movss (%rdi), %xmm0
5365 ///   addps %xmm0, %xmm0
5366 /// ->
5367 ///   addps (%rdi), %xmm0
5368 ///
5369 /// But this one is:
5370 ///   movss (%rdi), %xmm0
5371 ///   addss %xmm0, %xmm0
5372 /// ->
5373 ///   addss (%rdi), %xmm0
5374 ///
5375 static bool isNonFoldablePartialRegisterLoad(const MachineInstr &LoadMI,
5376                                              const MachineInstr &UserMI,
5377                                              const MachineFunction &MF) {
5378   unsigned Opc = LoadMI.getOpcode();
5379   unsigned UserOpc = UserMI.getOpcode();
5380   unsigned RegSize =
5381       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
5382
5383   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4) {
5384     // These instructions only load 32 bits, we can't fold them if the
5385     // destination register is wider than 32 bits (4 bytes), and its user
5386     // instruction isn't scalar (SS).
5387     switch (UserOpc) {
5388     case X86::ADDSSrr_Int: case X86::VADDSSrr_Int:
5389     case X86::DIVSSrr_Int: case X86::VDIVSSrr_Int:
5390     case X86::MULSSrr_Int: case X86::VMULSSrr_Int:
5391     case X86::SUBSSrr_Int: case X86::VSUBSSrr_Int:
5392       return false;
5393     default:
5394       return true;
5395     }
5396   }
5397
5398   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8) {
5399     // These instructions only load 64 bits, we can't fold them if the
5400     // destination register is wider than 64 bits (8 bytes), and its user
5401     // instruction isn't scalar (SD).
5402     switch (UserOpc) {
5403     case X86::ADDSDrr_Int: case X86::VADDSDrr_Int:
5404     case X86::DIVSDrr_Int: case X86::VDIVSDrr_Int:
5405     case X86::MULSDrr_Int: case X86::VMULSDrr_Int:
5406     case X86::SUBSDrr_Int: case X86::VSUBSDrr_Int:
5407       return false;
5408     default:
5409       return true;
5410     }
5411   }
5412
5413   return false;
5414 }
5415
5416 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5417     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5418     MachineBasicBlock::iterator InsertPt, MachineInstr *LoadMI) const {
5419   // If loading from a FrameIndex, fold directly from the FrameIndex.
5420   unsigned NumOps = LoadMI->getDesc().getNumOperands();
5421   int FrameIndex;
5422   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5423     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5424       return nullptr;
5425     return foldMemoryOperandImpl(MF, MI, Ops, InsertPt, FrameIndex);
5426   }
5427
5428   // Check switch flag
5429   if (NoFusing) return nullptr;
5430
5431   // Avoid partial register update stalls unless optimizing for size.
5432   if (!MF.getFunction()->optForSize() && hasPartialRegUpdate(MI->getOpcode()))
5433     return nullptr;
5434
5435   // Determine the alignment of the load.
5436   unsigned Alignment = 0;
5437   if (LoadMI->hasOneMemOperand())
5438     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
5439   else
5440     switch (LoadMI->getOpcode()) {
5441     case X86::AVX2_SETALLONES:
5442     case X86::AVX_SET0:
5443       Alignment = 32;
5444       break;
5445     case X86::V_SET0:
5446     case X86::V_SETALLONES:
5447       Alignment = 16;
5448       break;
5449     case X86::FsFLD0SD:
5450       Alignment = 8;
5451       break;
5452     case X86::FsFLD0SS:
5453       Alignment = 4;
5454       break;
5455     default:
5456       return nullptr;
5457     }
5458   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5459     unsigned NewOpc = 0;
5460     switch (MI->getOpcode()) {
5461     default: return nullptr;
5462     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5463     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5464     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5465     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5466     }
5467     // Change to CMPXXri r, 0 first.
5468     MI->setDesc(get(NewOpc));
5469     MI->getOperand(1).ChangeToImmediate(0);
5470   } else if (Ops.size() != 1)
5471     return nullptr;
5472
5473   // Make sure the subregisters match.
5474   // Otherwise we risk changing the size of the load.
5475   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
5476     return nullptr;
5477
5478   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5479   switch (LoadMI->getOpcode()) {
5480   case X86::V_SET0:
5481   case X86::V_SETALLONES:
5482   case X86::AVX2_SETALLONES:
5483   case X86::AVX_SET0:
5484   case X86::FsFLD0SD:
5485   case X86::FsFLD0SS: {
5486     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5487     // Create a constant-pool entry and operands to load from it.
5488
5489     // Medium and large mode can't fold loads this way.
5490     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5491         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5492       return nullptr;
5493
5494     // x86-32 PIC requires a PIC base register for constant pools.
5495     unsigned PICBase = 0;
5496     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5497       if (Subtarget.is64Bit())
5498         PICBase = X86::RIP;
5499       else
5500         // FIXME: PICBase = getGlobalBaseReg(&MF);
5501         // This doesn't work for several reasons.
5502         // 1. GlobalBaseReg may have been spilled.
5503         // 2. It may not be live at MI.
5504         return nullptr;
5505     }
5506
5507     // Create a constant-pool entry.
5508     MachineConstantPool &MCP = *MF.getConstantPool();
5509     Type *Ty;
5510     unsigned Opc = LoadMI->getOpcode();
5511     if (Opc == X86::FsFLD0SS)
5512       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5513     else if (Opc == X86::FsFLD0SD)
5514       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5515     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5516       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5517     else
5518       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5519
5520     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5521     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5522                                     Constant::getNullValue(Ty);
5523     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5524
5525     // Create operands to load from the constant pool entry.
5526     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5527     MOs.push_back(MachineOperand::CreateImm(1));
5528     MOs.push_back(MachineOperand::CreateReg(0, false));
5529     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5530     MOs.push_back(MachineOperand::CreateReg(0, false));
5531     break;
5532   }
5533   default: {
5534     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5535       return nullptr;
5536
5537     // Folding a normal load. Just copy the load's address operands.
5538     MOs.append(LoadMI->operands_begin() + NumOps - X86::AddrNumOperands,
5539                LoadMI->operands_begin() + NumOps);
5540     break;
5541   }
5542   }
5543   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, InsertPt,
5544                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5545 }
5546
5547 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5548                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5549                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5550   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5551     MemOp2RegOpTable.find(MI->getOpcode());
5552   if (I == MemOp2RegOpTable.end())
5553     return false;
5554   unsigned Opc = I->second.first;
5555   unsigned Index = I->second.second & TB_INDEX_MASK;
5556   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5557   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5558   if (UnfoldLoad && !FoldedLoad)
5559     return false;
5560   UnfoldLoad &= FoldedLoad;
5561   if (UnfoldStore && !FoldedStore)
5562     return false;
5563   UnfoldStore &= FoldedStore;
5564
5565   const MCInstrDesc &MCID = get(Opc);
5566   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5567   // TODO: Check if 32-byte or greater accesses are slow too?
5568   if (!MI->hasOneMemOperand() &&
5569       RC == &X86::VR128RegClass &&
5570       Subtarget.isUnalignedMem16Slow())
5571     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5572     // conservatively assume the address is unaligned. That's bad for
5573     // performance.
5574     return false;
5575   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5576   SmallVector<MachineOperand,2> BeforeOps;
5577   SmallVector<MachineOperand,2> AfterOps;
5578   SmallVector<MachineOperand,4> ImpOps;
5579   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5580     MachineOperand &Op = MI->getOperand(i);
5581     if (i >= Index && i < Index + X86::AddrNumOperands)
5582       AddrOps.push_back(Op);
5583     else if (Op.isReg() && Op.isImplicit())
5584       ImpOps.push_back(Op);
5585     else if (i < Index)
5586       BeforeOps.push_back(Op);
5587     else if (i > Index)
5588       AfterOps.push_back(Op);
5589   }
5590
5591   // Emit the load instruction.
5592   if (UnfoldLoad) {
5593     std::pair<MachineInstr::mmo_iterator,
5594               MachineInstr::mmo_iterator> MMOs =
5595       MF.extractLoadMemRefs(MI->memoperands_begin(),
5596                             MI->memoperands_end());
5597     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5598     if (UnfoldStore) {
5599       // Address operands cannot be marked isKill.
5600       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5601         MachineOperand &MO = NewMIs[0]->getOperand(i);
5602         if (MO.isReg())
5603           MO.setIsKill(false);
5604       }
5605     }
5606   }
5607
5608   // Emit the data processing instruction.
5609   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5610   MachineInstrBuilder MIB(MF, DataMI);
5611
5612   if (FoldedStore)
5613     MIB.addReg(Reg, RegState::Define);
5614   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5615     MIB.addOperand(BeforeOps[i]);
5616   if (FoldedLoad)
5617     MIB.addReg(Reg);
5618   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5619     MIB.addOperand(AfterOps[i]);
5620   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5621     MachineOperand &MO = ImpOps[i];
5622     MIB.addReg(MO.getReg(),
5623                getDefRegState(MO.isDef()) |
5624                RegState::Implicit |
5625                getKillRegState(MO.isKill()) |
5626                getDeadRegState(MO.isDead()) |
5627                getUndefRegState(MO.isUndef()));
5628   }
5629   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5630   switch (DataMI->getOpcode()) {
5631   default: break;
5632   case X86::CMP64ri32:
5633   case X86::CMP64ri8:
5634   case X86::CMP32ri:
5635   case X86::CMP32ri8:
5636   case X86::CMP16ri:
5637   case X86::CMP16ri8:
5638   case X86::CMP8ri: {
5639     MachineOperand &MO0 = DataMI->getOperand(0);
5640     MachineOperand &MO1 = DataMI->getOperand(1);
5641     if (MO1.getImm() == 0) {
5642       unsigned NewOpc;
5643       switch (DataMI->getOpcode()) {
5644       default: llvm_unreachable("Unreachable!");
5645       case X86::CMP64ri8:
5646       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5647       case X86::CMP32ri8:
5648       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5649       case X86::CMP16ri8:
5650       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5651       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5652       }
5653       DataMI->setDesc(get(NewOpc));
5654       MO1.ChangeToRegister(MO0.getReg(), false);
5655     }
5656   }
5657   }
5658   NewMIs.push_back(DataMI);
5659
5660   // Emit the store instruction.
5661   if (UnfoldStore) {
5662     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5663     std::pair<MachineInstr::mmo_iterator,
5664               MachineInstr::mmo_iterator> MMOs =
5665       MF.extractStoreMemRefs(MI->memoperands_begin(),
5666                              MI->memoperands_end());
5667     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5668   }
5669
5670   return true;
5671 }
5672
5673 bool
5674 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5675                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5676   if (!N->isMachineOpcode())
5677     return false;
5678
5679   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5680     MemOp2RegOpTable.find(N->getMachineOpcode());
5681   if (I == MemOp2RegOpTable.end())
5682     return false;
5683   unsigned Opc = I->second.first;
5684   unsigned Index = I->second.second & TB_INDEX_MASK;
5685   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5686   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5687   const MCInstrDesc &MCID = get(Opc);
5688   MachineFunction &MF = DAG.getMachineFunction();
5689   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5690   unsigned NumDefs = MCID.NumDefs;
5691   std::vector<SDValue> AddrOps;
5692   std::vector<SDValue> BeforeOps;
5693   std::vector<SDValue> AfterOps;
5694   SDLoc dl(N);
5695   unsigned NumOps = N->getNumOperands();
5696   for (unsigned i = 0; i != NumOps-1; ++i) {
5697     SDValue Op = N->getOperand(i);
5698     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5699       AddrOps.push_back(Op);
5700     else if (i < Index-NumDefs)
5701       BeforeOps.push_back(Op);
5702     else if (i > Index-NumDefs)
5703       AfterOps.push_back(Op);
5704   }
5705   SDValue Chain = N->getOperand(NumOps-1);
5706   AddrOps.push_back(Chain);
5707
5708   // Emit the load instruction.
5709   SDNode *Load = nullptr;
5710   if (FoldedLoad) {
5711     EVT VT = *RC->vt_begin();
5712     std::pair<MachineInstr::mmo_iterator,
5713               MachineInstr::mmo_iterator> MMOs =
5714       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5715                             cast<MachineSDNode>(N)->memoperands_end());
5716     if (!(*MMOs.first) &&
5717         RC == &X86::VR128RegClass &&
5718         Subtarget.isUnalignedMem16Slow())
5719       // Do not introduce a slow unaligned load.
5720       return false;
5721     // FIXME: If a VR128 can have size 32, we should be checking if a 32-byte
5722     // memory access is slow above.
5723     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5724     bool isAligned = (*MMOs.first) &&
5725                      (*MMOs.first)->getAlignment() >= Alignment;
5726     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5727                               VT, MVT::Other, AddrOps);
5728     NewNodes.push_back(Load);
5729
5730     // Preserve memory reference information.
5731     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5732   }
5733
5734   // Emit the data processing instruction.
5735   std::vector<EVT> VTs;
5736   const TargetRegisterClass *DstRC = nullptr;
5737   if (MCID.getNumDefs() > 0) {
5738     DstRC = getRegClass(MCID, 0, &RI, MF);
5739     VTs.push_back(*DstRC->vt_begin());
5740   }
5741   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5742     EVT VT = N->getValueType(i);
5743     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5744       VTs.push_back(VT);
5745   }
5746   if (Load)
5747     BeforeOps.push_back(SDValue(Load, 0));
5748   BeforeOps.insert(BeforeOps.end(), AfterOps.begin(), AfterOps.end());
5749   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5750   NewNodes.push_back(NewNode);
5751
5752   // Emit the store instruction.
5753   if (FoldedStore) {
5754     AddrOps.pop_back();
5755     AddrOps.push_back(SDValue(NewNode, 0));
5756     AddrOps.push_back(Chain);
5757     std::pair<MachineInstr::mmo_iterator,
5758               MachineInstr::mmo_iterator> MMOs =
5759       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5760                              cast<MachineSDNode>(N)->memoperands_end());
5761     if (!(*MMOs.first) &&
5762         RC == &X86::VR128RegClass &&
5763         Subtarget.isUnalignedMem16Slow())
5764       // Do not introduce a slow unaligned store.
5765       return false;
5766     // FIXME: If a VR128 can have size 32, we should be checking if a 32-byte
5767     // memory access is slow above.
5768     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5769     bool isAligned = (*MMOs.first) &&
5770                      (*MMOs.first)->getAlignment() >= Alignment;
5771     SDNode *Store =
5772         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5773                            dl, MVT::Other, AddrOps);
5774     NewNodes.push_back(Store);
5775
5776     // Preserve memory reference information.
5777     cast<MachineSDNode>(Store)->setMemRefs(MMOs.first, MMOs.second);
5778   }
5779
5780   return true;
5781 }
5782
5783 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5784                                       bool UnfoldLoad, bool UnfoldStore,
5785                                       unsigned *LoadRegIndex) const {
5786   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5787     MemOp2RegOpTable.find(Opc);
5788   if (I == MemOp2RegOpTable.end())
5789     return 0;
5790   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5791   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5792   if (UnfoldLoad && !FoldedLoad)
5793     return 0;
5794   if (UnfoldStore && !FoldedStore)
5795     return 0;
5796   if (LoadRegIndex)
5797     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5798   return I->second.first;
5799 }
5800
5801 bool
5802 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5803                                      int64_t &Offset1, int64_t &Offset2) const {
5804   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5805     return false;
5806   unsigned Opc1 = Load1->getMachineOpcode();
5807   unsigned Opc2 = Load2->getMachineOpcode();
5808   switch (Opc1) {
5809   default: return false;
5810   case X86::MOV8rm:
5811   case X86::MOV16rm:
5812   case X86::MOV32rm:
5813   case X86::MOV64rm:
5814   case X86::LD_Fp32m:
5815   case X86::LD_Fp64m:
5816   case X86::LD_Fp80m:
5817   case X86::MOVSSrm:
5818   case X86::MOVSDrm:
5819   case X86::MMX_MOVD64rm:
5820   case X86::MMX_MOVQ64rm:
5821   case X86::FsMOVAPSrm:
5822   case X86::FsMOVAPDrm:
5823   case X86::MOVAPSrm:
5824   case X86::MOVUPSrm:
5825   case X86::MOVAPDrm:
5826   case X86::MOVDQArm:
5827   case X86::MOVDQUrm:
5828   // AVX load instructions
5829   case X86::VMOVSSrm:
5830   case X86::VMOVSDrm:
5831   case X86::FsVMOVAPSrm:
5832   case X86::FsVMOVAPDrm:
5833   case X86::VMOVAPSrm:
5834   case X86::VMOVUPSrm:
5835   case X86::VMOVAPDrm:
5836   case X86::VMOVDQArm:
5837   case X86::VMOVDQUrm:
5838   case X86::VMOVAPSYrm:
5839   case X86::VMOVUPSYrm:
5840   case X86::VMOVAPDYrm:
5841   case X86::VMOVDQAYrm:
5842   case X86::VMOVDQUYrm:
5843     break;
5844   }
5845   switch (Opc2) {
5846   default: return false;
5847   case X86::MOV8rm:
5848   case X86::MOV16rm:
5849   case X86::MOV32rm:
5850   case X86::MOV64rm:
5851   case X86::LD_Fp32m:
5852   case X86::LD_Fp64m:
5853   case X86::LD_Fp80m:
5854   case X86::MOVSSrm:
5855   case X86::MOVSDrm:
5856   case X86::MMX_MOVD64rm:
5857   case X86::MMX_MOVQ64rm:
5858   case X86::FsMOVAPSrm:
5859   case X86::FsMOVAPDrm:
5860   case X86::MOVAPSrm:
5861   case X86::MOVUPSrm:
5862   case X86::MOVAPDrm:
5863   case X86::MOVDQArm:
5864   case X86::MOVDQUrm:
5865   // AVX load instructions
5866   case X86::VMOVSSrm:
5867   case X86::VMOVSDrm:
5868   case X86::FsVMOVAPSrm:
5869   case X86::FsVMOVAPDrm:
5870   case X86::VMOVAPSrm:
5871   case X86::VMOVUPSrm:
5872   case X86::VMOVAPDrm:
5873   case X86::VMOVDQArm:
5874   case X86::VMOVDQUrm:
5875   case X86::VMOVAPSYrm:
5876   case X86::VMOVUPSYrm:
5877   case X86::VMOVAPDYrm:
5878   case X86::VMOVDQAYrm:
5879   case X86::VMOVDQUYrm:
5880     break;
5881   }
5882
5883   // Check if chain operands and base addresses match.
5884   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5885       Load1->getOperand(5) != Load2->getOperand(5))
5886     return false;
5887   // Segment operands should match as well.
5888   if (Load1->getOperand(4) != Load2->getOperand(4))
5889     return false;
5890   // Scale should be 1, Index should be Reg0.
5891   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5892       Load1->getOperand(2) == Load2->getOperand(2)) {
5893     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5894       return false;
5895
5896     // Now let's examine the displacements.
5897     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5898         isa<ConstantSDNode>(Load2->getOperand(3))) {
5899       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5900       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5901       return true;
5902     }
5903   }
5904   return false;
5905 }
5906
5907 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5908                                            int64_t Offset1, int64_t Offset2,
5909                                            unsigned NumLoads) const {
5910   assert(Offset2 > Offset1);
5911   if ((Offset2 - Offset1) / 8 > 64)
5912     return false;
5913
5914   unsigned Opc1 = Load1->getMachineOpcode();
5915   unsigned Opc2 = Load2->getMachineOpcode();
5916   if (Opc1 != Opc2)
5917     return false;  // FIXME: overly conservative?
5918
5919   switch (Opc1) {
5920   default: break;
5921   case X86::LD_Fp32m:
5922   case X86::LD_Fp64m:
5923   case X86::LD_Fp80m:
5924   case X86::MMX_MOVD64rm:
5925   case X86::MMX_MOVQ64rm:
5926     return false;
5927   }
5928
5929   EVT VT = Load1->getValueType(0);
5930   switch (VT.getSimpleVT().SimpleTy) {
5931   default:
5932     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5933     // have 16 of them to play with.
5934     if (Subtarget.is64Bit()) {
5935       if (NumLoads >= 3)
5936         return false;
5937     } else if (NumLoads) {
5938       return false;
5939     }
5940     break;
5941   case MVT::i8:
5942   case MVT::i16:
5943   case MVT::i32:
5944   case MVT::i64:
5945   case MVT::f32:
5946   case MVT::f64:
5947     if (NumLoads)
5948       return false;
5949     break;
5950   }
5951
5952   return true;
5953 }
5954
5955 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5956                                           MachineInstr *Second) const {
5957   // Check if this processor supports macro-fusion. Since this is a minor
5958   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5959   // proxy for SandyBridge+.
5960   if (!Subtarget.hasAVX())
5961     return false;
5962
5963   enum {
5964     FuseTest,
5965     FuseCmp,
5966     FuseInc
5967   } FuseKind;
5968
5969   switch(Second->getOpcode()) {
5970   default:
5971     return false;
5972   case X86::JE_1:
5973   case X86::JNE_1:
5974   case X86::JL_1:
5975   case X86::JLE_1:
5976   case X86::JG_1:
5977   case X86::JGE_1:
5978     FuseKind = FuseInc;
5979     break;
5980   case X86::JB_1:
5981   case X86::JBE_1:
5982   case X86::JA_1:
5983   case X86::JAE_1:
5984     FuseKind = FuseCmp;
5985     break;
5986   case X86::JS_1:
5987   case X86::JNS_1:
5988   case X86::JP_1:
5989   case X86::JNP_1:
5990   case X86::JO_1:
5991   case X86::JNO_1:
5992     FuseKind = FuseTest;
5993     break;
5994   }
5995   switch (First->getOpcode()) {
5996   default:
5997     return false;
5998   case X86::TEST8rr:
5999   case X86::TEST16rr:
6000   case X86::TEST32rr:
6001   case X86::TEST64rr:
6002   case X86::TEST8ri:
6003   case X86::TEST16ri:
6004   case X86::TEST32ri:
6005   case X86::TEST32i32:
6006   case X86::TEST64i32:
6007   case X86::TEST64ri32:
6008   case X86::TEST8rm:
6009   case X86::TEST16rm:
6010   case X86::TEST32rm:
6011   case X86::TEST64rm:
6012   case X86::TEST8ri_NOREX:
6013   case X86::AND16i16:
6014   case X86::AND16ri:
6015   case X86::AND16ri8:
6016   case X86::AND16rm:
6017   case X86::AND16rr:
6018   case X86::AND32i32:
6019   case X86::AND32ri:
6020   case X86::AND32ri8:
6021   case X86::AND32rm:
6022   case X86::AND32rr:
6023   case X86::AND64i32:
6024   case X86::AND64ri32:
6025   case X86::AND64ri8:
6026   case X86::AND64rm:
6027   case X86::AND64rr:
6028   case X86::AND8i8:
6029   case X86::AND8ri:
6030   case X86::AND8rm:
6031   case X86::AND8rr:
6032     return true;
6033   case X86::CMP16i16:
6034   case X86::CMP16ri:
6035   case X86::CMP16ri8:
6036   case X86::CMP16rm:
6037   case X86::CMP16rr:
6038   case X86::CMP32i32:
6039   case X86::CMP32ri:
6040   case X86::CMP32ri8:
6041   case X86::CMP32rm:
6042   case X86::CMP32rr:
6043   case X86::CMP64i32:
6044   case X86::CMP64ri32:
6045   case X86::CMP64ri8:
6046   case X86::CMP64rm:
6047   case X86::CMP64rr:
6048   case X86::CMP8i8:
6049   case X86::CMP8ri:
6050   case X86::CMP8rm:
6051   case X86::CMP8rr:
6052   case X86::ADD16i16:
6053   case X86::ADD16ri:
6054   case X86::ADD16ri8:
6055   case X86::ADD16ri8_DB:
6056   case X86::ADD16ri_DB:
6057   case X86::ADD16rm:
6058   case X86::ADD16rr:
6059   case X86::ADD16rr_DB:
6060   case X86::ADD32i32:
6061   case X86::ADD32ri:
6062   case X86::ADD32ri8:
6063   case X86::ADD32ri8_DB:
6064   case X86::ADD32ri_DB:
6065   case X86::ADD32rm:
6066   case X86::ADD32rr:
6067   case X86::ADD32rr_DB:
6068   case X86::ADD64i32:
6069   case X86::ADD64ri32:
6070   case X86::ADD64ri32_DB:
6071   case X86::ADD64ri8:
6072   case X86::ADD64ri8_DB:
6073   case X86::ADD64rm:
6074   case X86::ADD64rr:
6075   case X86::ADD64rr_DB:
6076   case X86::ADD8i8:
6077   case X86::ADD8mi:
6078   case X86::ADD8mr:
6079   case X86::ADD8ri:
6080   case X86::ADD8rm:
6081   case X86::ADD8rr:
6082   case X86::SUB16i16:
6083   case X86::SUB16ri:
6084   case X86::SUB16ri8:
6085   case X86::SUB16rm:
6086   case X86::SUB16rr:
6087   case X86::SUB32i32:
6088   case X86::SUB32ri:
6089   case X86::SUB32ri8:
6090   case X86::SUB32rm:
6091   case X86::SUB32rr:
6092   case X86::SUB64i32:
6093   case X86::SUB64ri32:
6094   case X86::SUB64ri8:
6095   case X86::SUB64rm:
6096   case X86::SUB64rr:
6097   case X86::SUB8i8:
6098   case X86::SUB8ri:
6099   case X86::SUB8rm:
6100   case X86::SUB8rr:
6101     return FuseKind == FuseCmp || FuseKind == FuseInc;
6102   case X86::INC16r:
6103   case X86::INC32r:
6104   case X86::INC64r:
6105   case X86::INC8r:
6106   case X86::DEC16r:
6107   case X86::DEC32r:
6108   case X86::DEC64r:
6109   case X86::DEC8r:
6110     return FuseKind == FuseInc;
6111   }
6112 }
6113
6114 bool X86InstrInfo::
6115 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
6116   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
6117   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
6118   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
6119     return true;
6120   Cond[0].setImm(GetOppositeBranchCondition(CC));
6121   return false;
6122 }
6123
6124 bool X86InstrInfo::
6125 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
6126   // FIXME: Return false for x87 stack register classes for now. We can't
6127   // allow any loads of these registers before FpGet_ST0_80.
6128   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
6129            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
6130 }
6131
6132 /// Return a virtual register initialized with the
6133 /// the global base register value. Output instructions required to
6134 /// initialize the register in the function entry block, if necessary.
6135 ///
6136 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
6137 ///
6138 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
6139   assert(!Subtarget.is64Bit() &&
6140          "X86-64 PIC uses RIP relative addressing");
6141
6142   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
6143   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6144   if (GlobalBaseReg != 0)
6145     return GlobalBaseReg;
6146
6147   // Create the register. The code to initialize it is inserted
6148   // later, by the CGBR pass (below).
6149   MachineRegisterInfo &RegInfo = MF->getRegInfo();
6150   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
6151   X86FI->setGlobalBaseReg(GlobalBaseReg);
6152   return GlobalBaseReg;
6153 }
6154
6155 // These are the replaceable SSE instructions. Some of these have Int variants
6156 // that we don't include here. We don't want to replace instructions selected
6157 // by intrinsics.
6158 static const uint16_t ReplaceableInstrs[][3] = {
6159   //PackedSingle     PackedDouble    PackedInt
6160   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
6161   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
6162   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
6163   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
6164   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
6165   { X86::MOVLPSmr,   X86::MOVLPDmr,  X86::MOVPQI2QImr  },
6166   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
6167   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
6168   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
6169   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
6170   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
6171   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
6172   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
6173   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
6174   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
6175   // AVX 128-bit support
6176   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
6177   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
6178   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
6179   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
6180   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
6181   { X86::VMOVLPSmr,  X86::VMOVLPDmr,  X86::VMOVPQI2QImr  },
6182   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
6183   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
6184   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
6185   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
6186   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
6187   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
6188   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
6189   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
6190   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
6191   // AVX 256-bit support
6192   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
6193   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
6194   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
6195   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
6196   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
6197   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
6198 };
6199
6200 static const uint16_t ReplaceableInstrsAVX2[][3] = {
6201   //PackedSingle       PackedDouble       PackedInt
6202   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
6203   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
6204   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
6205   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
6206   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
6207   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
6208   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
6209   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
6210   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
6211   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
6212   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
6213   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
6214   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
6215   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
6216   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
6217   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
6218   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
6219   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
6220   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
6221   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
6222 };
6223
6224 // FIXME: Some shuffle and unpack instructions have equivalents in different
6225 // domains, but they require a bit more work than just switching opcodes.
6226
6227 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
6228   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
6229     if (ReplaceableInstrs[i][domain-1] == opcode)
6230       return ReplaceableInstrs[i];
6231   return nullptr;
6232 }
6233
6234 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
6235   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
6236     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
6237       return ReplaceableInstrsAVX2[i];
6238   return nullptr;
6239 }
6240
6241 std::pair<uint16_t, uint16_t>
6242 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
6243   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6244   bool hasAVX2 = Subtarget.hasAVX2();
6245   uint16_t validDomains = 0;
6246   if (domain && lookup(MI->getOpcode(), domain))
6247     validDomains = 0xe;
6248   else if (domain && lookupAVX2(MI->getOpcode(), domain))
6249     validDomains = hasAVX2 ? 0xe : 0x6;
6250   return std::make_pair(domain, validDomains);
6251 }
6252
6253 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
6254   assert(Domain>0 && Domain<4 && "Invalid execution domain");
6255   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6256   assert(dom && "Not an SSE instruction");
6257   const uint16_t *table = lookup(MI->getOpcode(), dom);
6258   if (!table) { // try the other table
6259     assert((Subtarget.hasAVX2() || Domain < 3) &&
6260            "256-bit vector operations only available in AVX2");
6261     table = lookupAVX2(MI->getOpcode(), dom);
6262   }
6263   assert(table && "Cannot change domain");
6264   MI->setDesc(get(table[Domain-1]));
6265 }
6266
6267 /// Return the noop instruction to use for a noop.
6268 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
6269   NopInst.setOpcode(X86::NOOP);
6270 }
6271
6272 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6273 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6274 // on the encoding lengths of the instructions generated by
6275 // getUnconditionalBranch and getTrap.
6276 void X86InstrInfo::getUnconditionalBranch(
6277     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
6278   Branch.setOpcode(X86::JMP_1);
6279   Branch.addOperand(MCOperand::createExpr(BranchTarget));
6280 }
6281
6282 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6283 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6284 // on the encoding lengths of the instructions generated by
6285 // getUnconditionalBranch and getTrap.
6286 void X86InstrInfo::getTrap(MCInst &MI) const {
6287   MI.setOpcode(X86::TRAP);
6288 }
6289
6290 // See getTrap and getUnconditionalBranch for conditions on the value returned
6291 // by this function.
6292 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
6293   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
6294   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
6295   return 5;
6296 }
6297
6298 bool X86InstrInfo::isHighLatencyDef(int opc) const {
6299   switch (opc) {
6300   default: return false;
6301   case X86::DIVSDrm:
6302   case X86::DIVSDrm_Int:
6303   case X86::DIVSDrr:
6304   case X86::DIVSDrr_Int:
6305   case X86::DIVSSrm:
6306   case X86::DIVSSrm_Int:
6307   case X86::DIVSSrr:
6308   case X86::DIVSSrr_Int:
6309   case X86::SQRTPDm:
6310   case X86::SQRTPDr:
6311   case X86::SQRTPSm:
6312   case X86::SQRTPSr:
6313   case X86::SQRTSDm:
6314   case X86::SQRTSDm_Int:
6315   case X86::SQRTSDr:
6316   case X86::SQRTSDr_Int:
6317   case X86::SQRTSSm:
6318   case X86::SQRTSSm_Int:
6319   case X86::SQRTSSr:
6320   case X86::SQRTSSr_Int:
6321   // AVX instructions with high latency
6322   case X86::VDIVSDrm:
6323   case X86::VDIVSDrm_Int:
6324   case X86::VDIVSDrr:
6325   case X86::VDIVSDrr_Int:
6326   case X86::VDIVSSrm:
6327   case X86::VDIVSSrm_Int:
6328   case X86::VDIVSSrr:
6329   case X86::VDIVSSrr_Int:
6330   case X86::VSQRTPDm:
6331   case X86::VSQRTPDr:
6332   case X86::VSQRTPSm:
6333   case X86::VSQRTPSr:
6334   case X86::VSQRTSDm:
6335   case X86::VSQRTSDm_Int:
6336   case X86::VSQRTSDr:
6337   case X86::VSQRTSSm:
6338   case X86::VSQRTSSm_Int:
6339   case X86::VSQRTSSr:
6340   case X86::VSQRTPDZm:
6341   case X86::VSQRTPDZr:
6342   case X86::VSQRTPSZm:
6343   case X86::VSQRTPSZr:
6344   case X86::VSQRTSDZm:
6345   case X86::VSQRTSDZm_Int:
6346   case X86::VSQRTSDZr:
6347   case X86::VSQRTSSZm_Int:
6348   case X86::VSQRTSSZr:
6349   case X86::VSQRTSSZm:
6350   case X86::VDIVSDZrm:
6351   case X86::VDIVSDZrr:
6352   case X86::VDIVSSZrm:
6353   case X86::VDIVSSZrr:
6354
6355   case X86::VGATHERQPSZrm:
6356   case X86::VGATHERQPDZrm:
6357   case X86::VGATHERDPDZrm:
6358   case X86::VGATHERDPSZrm:
6359   case X86::VPGATHERQDZrm:
6360   case X86::VPGATHERQQZrm:
6361   case X86::VPGATHERDDZrm:
6362   case X86::VPGATHERDQZrm:
6363   case X86::VSCATTERQPDZmr:
6364   case X86::VSCATTERQPSZmr:
6365   case X86::VSCATTERDPDZmr:
6366   case X86::VSCATTERDPSZmr:
6367   case X86::VPSCATTERQDZmr:
6368   case X86::VPSCATTERQQZmr:
6369   case X86::VPSCATTERDDZmr:
6370   case X86::VPSCATTERDQZmr:
6371     return true;
6372   }
6373 }
6374
6375 bool X86InstrInfo::
6376 hasHighOperandLatency(const TargetSchedModel &SchedModel,
6377                       const MachineRegisterInfo *MRI,
6378                       const MachineInstr *DefMI, unsigned DefIdx,
6379                       const MachineInstr *UseMI, unsigned UseIdx) const {
6380   return isHighLatencyDef(DefMI->getOpcode());
6381 }
6382
6383 bool X86InstrInfo::hasReassociableOperands(const MachineInstr &Inst,
6384                                            const MachineBasicBlock *MBB) const {
6385   assert((Inst.getNumOperands() == 3 || Inst.getNumOperands() == 4) &&
6386          "Reassociation needs binary operators");
6387
6388   // Integer binary math/logic instructions have a third source operand:
6389   // the EFLAGS register. That operand must be both defined here and never
6390   // used; ie, it must be dead. If the EFLAGS operand is live, then we can
6391   // not change anything because rearranging the operands could affect other
6392   // instructions that depend on the exact status flags (zero, sign, etc.)
6393   // that are set by using these particular operands with this operation.
6394   if (Inst.getNumOperands() == 4) {
6395     assert(Inst.getOperand(3).isReg() &&
6396            Inst.getOperand(3).getReg() == X86::EFLAGS &&
6397            "Unexpected operand in reassociable instruction");
6398     if (!Inst.getOperand(3).isDead())
6399       return false;
6400   }
6401
6402   return TargetInstrInfo::hasReassociableOperands(Inst, MBB);
6403 }
6404
6405 // TODO: There are many more machine instruction opcodes to match:
6406 //       1. Other data types (integer, vectors)
6407 //       2. Other math / logic operations (xor, or)
6408 //       3. Other forms of the same operation (intrinsics and other variants)
6409 bool X86InstrInfo::isAssociativeAndCommutative(const MachineInstr &Inst) const {
6410   switch (Inst.getOpcode()) {
6411   case X86::AND8rr:
6412   case X86::AND16rr:
6413   case X86::AND32rr:
6414   case X86::AND64rr:
6415   case X86::OR8rr:
6416   case X86::OR16rr:
6417   case X86::OR32rr:
6418   case X86::OR64rr:
6419   case X86::XOR8rr:
6420   case X86::XOR16rr:
6421   case X86::XOR32rr:
6422   case X86::XOR64rr:
6423   case X86::IMUL16rr:
6424   case X86::IMUL32rr:
6425   case X86::IMUL64rr:
6426   case X86::PANDrr:
6427   case X86::PORrr:
6428   case X86::PXORrr:
6429   case X86::VPANDrr:
6430   case X86::VPANDYrr:
6431   case X86::VPORrr:
6432   case X86::VPORYrr:
6433   case X86::VPXORrr:
6434   case X86::VPXORYrr:
6435   // Normal min/max instructions are not commutative because of NaN and signed
6436   // zero semantics, but these are. Thus, there's no need to check for global
6437   // relaxed math; the instructions themselves have the properties we need.
6438   case X86::MAXCPDrr:
6439   case X86::MAXCPSrr:
6440   case X86::MAXCSDrr:
6441   case X86::MAXCSSrr:
6442   case X86::MINCPDrr:
6443   case X86::MINCPSrr:
6444   case X86::MINCSDrr:
6445   case X86::MINCSSrr:
6446   case X86::VMAXCPDrr:
6447   case X86::VMAXCPSrr:
6448   case X86::VMAXCPDYrr:
6449   case X86::VMAXCPSYrr:
6450   case X86::VMAXCSDrr:
6451   case X86::VMAXCSSrr:
6452   case X86::VMINCPDrr:
6453   case X86::VMINCPSrr:
6454   case X86::VMINCPDYrr:
6455   case X86::VMINCPSYrr:
6456   case X86::VMINCSDrr:
6457   case X86::VMINCSSrr:
6458     return true;
6459   case X86::ADDPDrr:
6460   case X86::ADDPSrr:
6461   case X86::ADDSDrr:
6462   case X86::ADDSSrr:
6463   case X86::MULPDrr:
6464   case X86::MULPSrr:
6465   case X86::MULSDrr:
6466   case X86::MULSSrr:
6467   case X86::VADDPDrr:
6468   case X86::VADDPSrr:
6469   case X86::VADDPDYrr:
6470   case X86::VADDPSYrr:
6471   case X86::VADDSDrr:
6472   case X86::VADDSSrr:
6473   case X86::VMULPDrr:
6474   case X86::VMULPSrr:
6475   case X86::VMULPDYrr:
6476   case X86::VMULPSYrr:
6477   case X86::VMULSDrr:
6478   case X86::VMULSSrr:
6479     return Inst.getParent()->getParent()->getTarget().Options.UnsafeFPMath;
6480   default:
6481     return false;
6482   }
6483 }
6484
6485 /// This is an architecture-specific helper function of reassociateOps.
6486 /// Set special operand attributes for new instructions after reassociation.
6487 void X86InstrInfo::setSpecialOperandAttr(MachineInstr &OldMI1,
6488                                          MachineInstr &OldMI2,
6489                                          MachineInstr &NewMI1,
6490                                          MachineInstr &NewMI2) const {
6491   // Integer instructions define an implicit EFLAGS source register operand as
6492   // the third source (fourth total) operand.
6493   if (OldMI1.getNumOperands() != 4 || OldMI2.getNumOperands() != 4)
6494     return;
6495
6496   assert(NewMI1.getNumOperands() == 4 && NewMI2.getNumOperands() == 4 &&
6497          "Unexpected instruction type for reassociation");
6498
6499   MachineOperand &OldOp1 = OldMI1.getOperand(3);
6500   MachineOperand &OldOp2 = OldMI2.getOperand(3);
6501   MachineOperand &NewOp1 = NewMI1.getOperand(3);
6502   MachineOperand &NewOp2 = NewMI2.getOperand(3);
6503
6504   assert(OldOp1.isReg() && OldOp1.getReg() == X86::EFLAGS && OldOp1.isDead() &&
6505          "Must have dead EFLAGS operand in reassociable instruction");
6506   assert(OldOp2.isReg() && OldOp2.getReg() == X86::EFLAGS && OldOp2.isDead() &&
6507          "Must have dead EFLAGS operand in reassociable instruction");
6508
6509   (void)OldOp1;
6510   (void)OldOp2;
6511
6512   assert(NewOp1.isReg() && NewOp1.getReg() == X86::EFLAGS &&
6513          "Unexpected operand in reassociable instruction");
6514   assert(NewOp2.isReg() && NewOp2.getReg() == X86::EFLAGS &&
6515          "Unexpected operand in reassociable instruction");
6516
6517   // Mark the new EFLAGS operands as dead to be helpful to subsequent iterations
6518   // of this pass or other passes. The EFLAGS operands must be dead in these new
6519   // instructions because the EFLAGS operands in the original instructions must
6520   // be dead in order for reassociation to occur.
6521   NewOp1.setIsDead();
6522   NewOp2.setIsDead();
6523 }
6524
6525 std::pair<unsigned, unsigned>
6526 X86InstrInfo::decomposeMachineOperandsTargetFlags(unsigned TF) const {
6527   return std::make_pair(TF, 0u);
6528 }
6529
6530 ArrayRef<std::pair<unsigned, const char *>>
6531 X86InstrInfo::getSerializableDirectMachineOperandTargetFlags() const {
6532   using namespace X86II;
6533   static const std::pair<unsigned, const char *> TargetFlags[] = {
6534       {MO_GOT_ABSOLUTE_ADDRESS, "x86-got-absolute-address"},
6535       {MO_PIC_BASE_OFFSET, "x86-pic-base-offset"},
6536       {MO_GOT, "x86-got"},
6537       {MO_GOTOFF, "x86-gotoff"},
6538       {MO_GOTPCREL, "x86-gotpcrel"},
6539       {MO_PLT, "x86-plt"},
6540       {MO_TLSGD, "x86-tlsgd"},
6541       {MO_TLSLD, "x86-tlsld"},
6542       {MO_TLSLDM, "x86-tlsldm"},
6543       {MO_GOTTPOFF, "x86-gottpoff"},
6544       {MO_INDNTPOFF, "x86-indntpoff"},
6545       {MO_TPOFF, "x86-tpoff"},
6546       {MO_DTPOFF, "x86-dtpoff"},
6547       {MO_NTPOFF, "x86-ntpoff"},
6548       {MO_GOTNTPOFF, "x86-gotntpoff"},
6549       {MO_DLLIMPORT, "x86-dllimport"},
6550       {MO_DARWIN_STUB, "x86-darwin-stub"},
6551       {MO_DARWIN_NONLAZY, "x86-darwin-nonlazy"},
6552       {MO_DARWIN_NONLAZY_PIC_BASE, "x86-darwin-nonlazy-pic-base"},
6553       {MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE, "x86-darwin-hidden-nonlazy-pic-base"},
6554       {MO_TLVP, "x86-tlvp"},
6555       {MO_TLVP_PIC_BASE, "x86-tlvp-pic-base"},
6556       {MO_SECREL, "x86-secrel"}};
6557   return makeArrayRef(TargetFlags);
6558 }
6559
6560 namespace {
6561   /// Create Global Base Reg pass. This initializes the PIC
6562   /// global base register for x86-32.
6563   struct CGBR : public MachineFunctionPass {
6564     static char ID;
6565     CGBR() : MachineFunctionPass(ID) {}
6566
6567     bool runOnMachineFunction(MachineFunction &MF) override {
6568       const X86TargetMachine *TM =
6569         static_cast<const X86TargetMachine *>(&MF.getTarget());
6570       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
6571
6572       // Don't do anything if this is 64-bit as 64-bit PIC
6573       // uses RIP relative addressing.
6574       if (STI.is64Bit())
6575         return false;
6576
6577       // Only emit a global base reg in PIC mode.
6578       if (TM->getRelocationModel() != Reloc::PIC_)
6579         return false;
6580
6581       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
6582       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6583
6584       // If we didn't need a GlobalBaseReg, don't insert code.
6585       if (GlobalBaseReg == 0)
6586         return false;
6587
6588       // Insert the set of GlobalBaseReg into the first MBB of the function
6589       MachineBasicBlock &FirstMBB = MF.front();
6590       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
6591       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
6592       MachineRegisterInfo &RegInfo = MF.getRegInfo();
6593       const X86InstrInfo *TII = STI.getInstrInfo();
6594
6595       unsigned PC;
6596       if (STI.isPICStyleGOT())
6597         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
6598       else
6599         PC = GlobalBaseReg;
6600
6601       // Operand of MovePCtoStack is completely ignored by asm printer. It's
6602       // only used in JIT code emission as displacement to pc.
6603       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
6604
6605       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
6606       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
6607       if (STI.isPICStyleGOT()) {
6608         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
6609         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
6610           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
6611                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
6612       }
6613
6614       return true;
6615     }
6616
6617     const char *getPassName() const override {
6618       return "X86 PIC Global Base Reg Initialization";
6619     }
6620
6621     void getAnalysisUsage(AnalysisUsage &AU) const override {
6622       AU.setPreservesCFG();
6623       MachineFunctionPass::getAnalysisUsage(AU);
6624     }
6625   };
6626 }
6627
6628 char CGBR::ID = 0;
6629 FunctionPass*
6630 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6631
6632 namespace {
6633   struct LDTLSCleanup : public MachineFunctionPass {
6634     static char ID;
6635     LDTLSCleanup() : MachineFunctionPass(ID) {}
6636
6637     bool runOnMachineFunction(MachineFunction &MF) override {
6638       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6639       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6640         // No point folding accesses if there isn't at least two.
6641         return false;
6642       }
6643
6644       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6645       return VisitNode(DT->getRootNode(), 0);
6646     }
6647
6648     // Visit the dominator subtree rooted at Node in pre-order.
6649     // If TLSBaseAddrReg is non-null, then use that to replace any
6650     // TLS_base_addr instructions. Otherwise, create the register
6651     // when the first such instruction is seen, and then use it
6652     // as we encounter more instructions.
6653     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6654       MachineBasicBlock *BB = Node->getBlock();
6655       bool Changed = false;
6656
6657       // Traverse the current block.
6658       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6659            ++I) {
6660         switch (I->getOpcode()) {
6661           case X86::TLS_base_addr32:
6662           case X86::TLS_base_addr64:
6663             if (TLSBaseAddrReg)
6664               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6665             else
6666               I = SetRegister(I, &TLSBaseAddrReg);
6667             Changed = true;
6668             break;
6669           default:
6670             break;
6671         }
6672       }
6673
6674       // Visit the children of this block in the dominator tree.
6675       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6676            I != E; ++I) {
6677         Changed |= VisitNode(*I, TLSBaseAddrReg);
6678       }
6679
6680       return Changed;
6681     }
6682
6683     // Replace the TLS_base_addr instruction I with a copy from
6684     // TLSBaseAddrReg, returning the new instruction.
6685     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6686                                          unsigned TLSBaseAddrReg) {
6687       MachineFunction *MF = I->getParent()->getParent();
6688       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6689       const bool is64Bit = STI.is64Bit();
6690       const X86InstrInfo *TII = STI.getInstrInfo();
6691
6692       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6693       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6694                                    TII->get(TargetOpcode::COPY),
6695                                    is64Bit ? X86::RAX : X86::EAX)
6696                                    .addReg(TLSBaseAddrReg);
6697
6698       // Erase the TLS_base_addr instruction.
6699       I->eraseFromParent();
6700
6701       return Copy;
6702     }
6703
6704     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6705     // inserting a copy instruction after I. Returns the new instruction.
6706     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6707       MachineFunction *MF = I->getParent()->getParent();
6708       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6709       const bool is64Bit = STI.is64Bit();
6710       const X86InstrInfo *TII = STI.getInstrInfo();
6711
6712       // Create a virtual register for the TLS base address.
6713       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6714       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6715                                                       ? &X86::GR64RegClass
6716                                                       : &X86::GR32RegClass);
6717
6718       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6719       MachineInstr *Next = I->getNextNode();
6720       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6721                                    TII->get(TargetOpcode::COPY),
6722                                    *TLSBaseAddrReg)
6723                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6724
6725       return Copy;
6726     }
6727
6728     const char *getPassName() const override {
6729       return "Local Dynamic TLS Access Clean-up";
6730     }
6731
6732     void getAnalysisUsage(AnalysisUsage &AU) const override {
6733       AU.setPreservesCFG();
6734       AU.addRequired<MachineDominatorTree>();
6735       MachineFunctionPass::getAnalysisUsage(AU);
6736     }
6737   };
6738 }
6739
6740 char LDTLSCleanup::ID = 0;
6741 FunctionPass*
6742 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }