lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV32ri,     X86::MOV32mi, 0 },
 262     { X86::MOV32rr,     X86::MOV32mr, 0 },
 263     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 264     { X86::MOV64rr,     X86::MOV64mr, 0 },
 265     { X86::MOV8ri,      X86::MOV8mi, 0 },
 266     { X86::MOV8rr,      X86::MOV8mr, 0 },
 267     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 268     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 269     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 270     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 271     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 272     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 273     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 274     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 275     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 276     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 277     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 278     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 279     { X86::MUL16r,      X86::MUL16m, 1 },
 280     { X86::MUL32r,      X86::MUL32m, 1 },
 281     { X86::MUL64r,      X86::MUL64m, 1 },
 282     { X86::MUL8r,       X86::MUL8m, 1 },
 283     { X86::SETAEr,      X86::SETAEm, 0 },
 284     { X86::SETAr,       X86::SETAm, 0 },
 285     { X86::SETBEr,      X86::SETBEm, 0 },
 286     { X86::SETBr,       X86::SETBm, 0 },
 287     { X86::SETEr,       X86::SETEm, 0 },
 288     { X86::SETGEr,      X86::SETGEm, 0 },
 289     { X86::SETGr,       X86::SETGm, 0 },
 290     { X86::SETLEr,      X86::SETLEm, 0 },
 291     { X86::SETLr,       X86::SETLm, 0 },
 292     { X86::SETNEr,      X86::SETNEm, 0 },
 293     { X86::SETNOr,      X86::SETNOm, 0 },
 294     { X86::SETNPr,      X86::SETNPm, 0 },
 295     { X86::SETNSr,      X86::SETNSm, 0 },
 296     { X86::SETOr,       X86::SETOm, 0 },
 297     { X86::SETPr,       X86::SETPm, 0 },
 298     { X86::SETSr,       X86::SETSm, 0 },
 299     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 300     { X86::TEST16ri,    X86::TEST16mi, 1 },
 301     { X86::TEST32ri,    X86::TEST32mi, 1 },
 302     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 303     { X86::TEST8ri,     X86::TEST8mi, 1 }
 304   };
 305
 306   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 307     unsigned RegOp = OpTbl0[i][0];
 308     unsigned MemOp = OpTbl0[i][1];
 309     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 310                                                  MemOp)).second)
 311       assert(false && "Duplicated entries?");
 312     unsigned FoldedLoad = OpTbl0[i][2];
 313     // Index 0, folded load or store.
 314     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 315     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 316       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 317                                      std::make_pair(RegOp, AuxInfo))).second)
 318         AmbEntries.push_back(MemOp);
 319   }
 320
 321   static const unsigned OpTbl1[][2] = {
 322     { X86::CMP16rr,         X86::CMP16rm },
 323     { X86::CMP32rr,         X86::CMP32rm },
 324     { X86::CMP64rr,         X86::CMP64rm },
 325     { X86::CMP8rr,          X86::CMP8rm },
 326     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 327     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 328     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 329     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 330     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 331     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 332     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 333     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 334     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 335     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 336     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 337     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 338     { X86::IMUL16rri,       X86::IMUL16rmi },
 339     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 340     { X86::IMUL32rri,       X86::IMUL32rmi },
 341     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 342     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 343     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 344     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 345     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 346     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 347     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 348     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 349     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 350     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 351     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 352     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 353     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 354     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 355     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 356     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 357     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 358     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 359     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 360     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 361     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 362     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 363     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 364     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 365     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 366     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 367     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 368     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 369     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 370     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 371     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 372     { X86::MOV16rr,         X86::MOV16rm },
 373     { X86::MOV32rr,         X86::MOV32rm },
 374     { X86::MOV64rr,         X86::MOV64rm },
 375     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 376     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 377     { X86::MOV8rr,          X86::MOV8rm },
 378     { X86::MOVAPDrr,        X86::MOVAPDrm },
 379     { X86::MOVAPSrr,        X86::MOVAPSrm },
 380     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 381     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 382     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 383     { X86::MOVDQArr,        X86::MOVDQArm },
 384     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 385     { X86::MOVSDrr,         X86::MOVSDrm },
 386     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 387     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 388     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 389     { X86::MOVSSrr,         X86::MOVSSrm },
 390     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 391     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 392     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 393     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 394     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 395     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 396     { X86::MOVUPDrr,        X86::MOVUPDrm },
 397     { X86::MOVUPSrr,        X86::MOVUPSrm },
 398     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 399     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 400     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 401     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 402     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 403     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8 },
 404     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 405     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 406     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 407     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 408     { X86::PSHUFDri,        X86::PSHUFDmi },
 409     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 410     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 411     { X86::RCPPSr,          X86::RCPPSm },
 412     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 413     { X86::RSQRTPSr,        X86::RSQRTPSm },
 414     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 415     { X86::RSQRTSSr,        X86::RSQRTSSm },
 416     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 417     { X86::SQRTPDr,         X86::SQRTPDm },
 418     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 419     { X86::SQRTPSr,         X86::SQRTPSm },
 420     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 421     { X86::SQRTSDr,         X86::SQRTSDm },
 422     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 423     { X86::SQRTSSr,         X86::SQRTSSm },
 424     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 425     { X86::TEST16rr,        X86::TEST16rm },
 426     { X86::TEST32rr,        X86::TEST32rm },
 427     { X86::TEST64rr,        X86::TEST64rm },
 428     { X86::TEST8rr,         X86::TEST8rm },
 429     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 430     { X86::UCOMISDrr,       X86::UCOMISDrm },
 431     { X86::UCOMISSrr,       X86::UCOMISSrm }
 432   };
 433
 434   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 435     unsigned RegOp = OpTbl1[i][0];
 436     unsigned MemOp = OpTbl1[i][1];
 437     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 438                                                  MemOp)).second)
 439       assert(false && "Duplicated entries?");
 440     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 441     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 442       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 443                                      std::make_pair(RegOp, AuxInfo))).second)
 444         AmbEntries.push_back(MemOp);
 445   }
 446
 447   static const unsigned OpTbl2[][2] = {
 448     { X86::ADC32rr,         X86::ADC32rm },
 449     { X86::ADC64rr,         X86::ADC64rm },
 450     { X86::ADD16rr,         X86::ADD16rm },
 451     { X86::ADD32rr,         X86::ADD32rm },
 452     { X86::ADD64rr,         X86::ADD64rm },
 453     { X86::ADD8rr,          X86::ADD8rm },
 454     { X86::ADDPDrr,         X86::ADDPDrm },
 455     { X86::ADDPSrr,         X86::ADDPSrm },
 456     { X86::ADDSDrr,         X86::ADDSDrm },
 457     { X86::ADDSSrr,         X86::ADDSSrm },
 458     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 459     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 460     { X86::AND16rr,         X86::AND16rm },
 461     { X86::AND32rr,         X86::AND32rm },
 462     { X86::AND64rr,         X86::AND64rm },
 463     { X86::AND8rr,          X86::AND8rm },
 464     { X86::ANDNPDrr,        X86::ANDNPDrm },
 465     { X86::ANDNPSrr,        X86::ANDNPSrm },
 466     { X86::ANDPDrr,         X86::ANDPDrm },
 467     { X86::ANDPSrr,         X86::ANDPSrm },
 468     { X86::CMOVA16rr,       X86::CMOVA16rm },
 469     { X86::CMOVA32rr,       X86::CMOVA32rm },
 470     { X86::CMOVA64rr,       X86::CMOVA64rm },
 471     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 472     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 473     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 474     { X86::CMOVB16rr,       X86::CMOVB16rm },
 475     { X86::CMOVB32rr,       X86::CMOVB32rm },
 476     { X86::CMOVB64rr,       X86::CMOVB64rm },
 477     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 478     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 479     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 480     { X86::CMOVE16rr,       X86::CMOVE16rm },
 481     { X86::CMOVE32rr,       X86::CMOVE32rm },
 482     { X86::CMOVE64rr,       X86::CMOVE64rm },
 483     { X86::CMOVG16rr,       X86::CMOVG16rm },
 484     { X86::CMOVG32rr,       X86::CMOVG32rm },
 485     { X86::CMOVG64rr,       X86::CMOVG64rm },
 486     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 487     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 488     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 489     { X86::CMOVL16rr,       X86::CMOVL16rm },
 490     { X86::CMOVL32rr,       X86::CMOVL32rm },
 491     { X86::CMOVL64rr,       X86::CMOVL64rm },
 492     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 493     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 494     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 495     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 496     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 497     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 498     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 499     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 500     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 501     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 502     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 503     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 504     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 505     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 506     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 507     { X86::CMOVO16rr,       X86::CMOVO16rm },
 508     { X86::CMOVO32rr,       X86::CMOVO32rm },
 509     { X86::CMOVO64rr,       X86::CMOVO64rm },
 510     { X86::CMOVP16rr,       X86::CMOVP16rm },
 511     { X86::CMOVP32rr,       X86::CMOVP32rm },
 512     { X86::CMOVP64rr,       X86::CMOVP64rm },
 513     { X86::CMOVS16rr,       X86::CMOVS16rm },
 514     { X86::CMOVS32rr,       X86::CMOVS32rm },
 515     { X86::CMOVS64rr,       X86::CMOVS64rm },
 516     { X86::CMPPDrri,        X86::CMPPDrmi },
 517     { X86::CMPPSrri,        X86::CMPPSrmi },
 518     { X86::CMPSDrr,         X86::CMPSDrm },
 519     { X86::CMPSSrr,         X86::CMPSSrm },
 520     { X86::DIVPDrr,         X86::DIVPDrm },
 521     { X86::DIVPSrr,         X86::DIVPSrm },
 522     { X86::DIVSDrr,         X86::DIVSDrm },
 523     { X86::DIVSSrr,         X86::DIVSSrm },
 524     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 525     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 526     { X86::FsANDPDrr,       X86::FsANDPDrm },
 527     { X86::FsANDPSrr,       X86::FsANDPSrm },
 528     { X86::FsORPDrr,        X86::FsORPDrm },
 529     { X86::FsORPSrr,        X86::FsORPSrm },
 530     { X86::FsXORPDrr,       X86::FsXORPDrm },
 531     { X86::FsXORPSrr,       X86::FsXORPSrm },
 532     { X86::HADDPDrr,        X86::HADDPDrm },
 533     { X86::HADDPSrr,        X86::HADDPSrm },
 534     { X86::HSUBPDrr,        X86::HSUBPDrm },
 535     { X86::HSUBPSrr,        X86::HSUBPSrm },
 536     { X86::IMUL16rr,        X86::IMUL16rm },
 537     { X86::IMUL32rr,        X86::IMUL32rm },
 538     { X86::IMUL64rr,        X86::IMUL64rm },
 539     { X86::MAXPDrr,         X86::MAXPDrm },
 540     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 541     { X86::MAXPSrr,         X86::MAXPSrm },
 542     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 543     { X86::MAXSDrr,         X86::MAXSDrm },
 544     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 545     { X86::MAXSSrr,         X86::MAXSSrm },
 546     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 547     { X86::MINPDrr,         X86::MINPDrm },
 548     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 549     { X86::MINPSrr,         X86::MINPSrm },
 550     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 551     { X86::MINSDrr,         X86::MINSDrm },
 552     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 553     { X86::MINSSrr,         X86::MINSSrm },
 554     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 555     { X86::MULPDrr,         X86::MULPDrm },
 556     { X86::MULPSrr,         X86::MULPSrm },
 557     { X86::MULSDrr,         X86::MULSDrm },
 558     { X86::MULSSrr,         X86::MULSSrm },
 559     { X86::OR16rr,          X86::OR16rm },
 560     { X86::OR32rr,          X86::OR32rm },
 561     { X86::OR64rr,          X86::OR64rm },
 562     { X86::OR8rr,           X86::OR8rm },
 563     { X86::ORPDrr,          X86::ORPDrm },
 564     { X86::ORPSrr,          X86::ORPSrm },
 565     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 566     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 567     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 568     { X86::PADDBrr,         X86::PADDBrm },
 569     { X86::PADDDrr,         X86::PADDDrm },
 570     { X86::PADDQrr,         X86::PADDQrm },
 571     { X86::PADDSBrr,        X86::PADDSBrm },
 572     { X86::PADDSWrr,        X86::PADDSWrm },
 573     { X86::PADDWrr,         X86::PADDWrm },
 574     { X86::PANDNrr,         X86::PANDNrm },
 575     { X86::PANDrr,          X86::PANDrm },
 576     { X86::PAVGBrr,         X86::PAVGBrm },
 577     { X86::PAVGWrr,         X86::PAVGWrm },
 578     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 579     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 580     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 581     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 582     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 583     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 584     { X86::PINSRWrri,       X86::PINSRWrmi },
 585     { X86::PMADDWDrr,       X86::PMADDWDrm },
 586     { X86::PMAXSWrr,        X86::PMAXSWrm },
 587     { X86::PMAXUBrr,        X86::PMAXUBrm },
 588     { X86::PMINSWrr,        X86::PMINSWrm },
 589     { X86::PMINUBrr,        X86::PMINUBrm },
 590     { X86::PMULDQrr,        X86::PMULDQrm },
 591     { X86::PMULHUWrr,       X86::PMULHUWrm },
 592     { X86::PMULHWrr,        X86::PMULHWrm },
 593     { X86::PMULLDrr,        X86::PMULLDrm },
 594     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 595     { X86::PMULLWrr,        X86::PMULLWrm },
 596     { X86::PMULUDQrr,       X86::PMULUDQrm },
 597     { X86::PORrr,           X86::PORrm },
 598     { X86::PSADBWrr,        X86::PSADBWrm },
 599     { X86::PSLLDrr,         X86::PSLLDrm },
 600     { X86::PSLLQrr,         X86::PSLLQrm },
 601     { X86::PSLLWrr,         X86::PSLLWrm },
 602     { X86::PSRADrr,         X86::PSRADrm },
 603     { X86::PSRAWrr,         X86::PSRAWrm },
 604     { X86::PSRLDrr,         X86::PSRLDrm },
 605     { X86::PSRLQrr,         X86::PSRLQrm },
 606     { X86::PSRLWrr,         X86::PSRLWrm },
 607     { X86::PSUBBrr,         X86::PSUBBrm },
 608     { X86::PSUBDrr,         X86::PSUBDrm },
 609     { X86::PSUBSBrr,        X86::PSUBSBrm },
 610     { X86::PSUBSWrr,        X86::PSUBSWrm },
 611     { X86::PSUBWrr,         X86::PSUBWrm },
 612     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 613     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 614     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 615     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 616     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 617     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 618     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 619     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 620     { X86::PXORrr,          X86::PXORrm },
 621     { X86::SBB32rr,         X86::SBB32rm },
 622     { X86::SBB64rr,         X86::SBB64rm },
 623     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 624     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 625     { X86::SUB16rr,         X86::SUB16rm },
 626     { X86::SUB32rr,         X86::SUB32rm },
 627     { X86::SUB64rr,         X86::SUB64rm },
 628     { X86::SUB8rr,          X86::SUB8rm },
 629     { X86::SUBPDrr,         X86::SUBPDrm },
 630     { X86::SUBPSrr,         X86::SUBPSrm },
 631     { X86::SUBSDrr,         X86::SUBSDrm },
 632     { X86::SUBSSrr,         X86::SUBSSrm },
 633     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 634     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 635     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 636     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 637     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 638     { X86::XOR16rr,         X86::XOR16rm },
 639     { X86::XOR32rr,         X86::XOR32rm },
 640     { X86::XOR64rr,         X86::XOR64rm },
 641     { X86::XOR8rr,          X86::XOR8rm },
 642     { X86::XORPDrr,         X86::XORPDrm },
 643     { X86::XORPSrr,         X86::XORPSrm }
 644   };
 645
 646   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 647     unsigned RegOp = OpTbl2[i][0];
 648     unsigned MemOp = OpTbl2[i][1];
 649     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 650                                                  MemOp)).second)
 651       assert(false && "Duplicated entries?");
 652     unsigned AuxInfo = 2 | (1 << 4); // Index 2, folded load
 653     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 654                                    std::make_pair(RegOp, AuxInfo))).second)
 655       AmbEntries.push_back(MemOp);
 656   }
 657
 658   // Remove ambiguous entries.
 659   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 660 }
 661
 662 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 663                                unsigned &SrcReg, unsigned &DstReg,
 664                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 665   switch (MI.getOpcode()) {
 666   default:
 667     return false;
 668   case X86::MOV8rr:
 669   case X86::MOV16rr:
 670   case X86::MOV32rr:
 671   case X86::MOV64rr:
 672   case X86::MOVSSrr:
 673   case X86::MOVSDrr:
 674
 675   // FP Stack register class copies
 676   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 677   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 678   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 679
 680   case X86::FsMOVAPSrr:
 681   case X86::FsMOVAPDrr:
 682   case X86::MOVAPSrr:
 683   case X86::MOVAPDrr:
 684   case X86::MOVDQArr:
 685   case X86::MOVSS2PSrr:
 686   case X86::MOVSD2PDrr:
 687   case X86::MOVPS2SSrr:
 688   case X86::MOVPD2SDrr:
 689   case X86::MMX_MOVQ64rr:
 690     assert(MI.getNumOperands() >= 2 &&
 691            MI.getOperand(0).isReg() &&
 692            MI.getOperand(1).isReg() &&
 693            "invalid register-register move instruction");
 694     SrcReg = MI.getOperand(1).getReg();
 695     DstReg = MI.getOperand(0).getReg();
 696     SrcSubIdx = MI.getOperand(1).getSubReg();
 697     DstSubIdx = MI.getOperand(0).getSubReg();
 698     return true;
 699   }
 700 }
 701
 702 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 703                                            int &FrameIndex) const {
 704   switch (MI->getOpcode()) {
 705   default: break;
 706   case X86::MOV8rm:
 707   case X86::MOV16rm:
 708   case X86::MOV32rm:
 709   case X86::MOV64rm:
 710   case X86::LD_Fp64m:
 711   case X86::MOVSSrm:
 712   case X86::MOVSDrm:
 713   case X86::MOVAPSrm:
 714   case X86::MOVAPDrm:
 715   case X86::MOVDQArm:
 716   case X86::MMX_MOVD64rm:
 717   case X86::MMX_MOVQ64rm:
 718     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 719         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 720         MI->getOperand(2).getImm() == 1 &&
 721         MI->getOperand(3).getReg() == 0 &&
 722         MI->getOperand(4).getImm() == 0) {
 723       FrameIndex = MI->getOperand(1).getIndex();
 724       return MI->getOperand(0).getReg();
 725     }
 726     break;
 727   }
 728   return 0;
 729 }
 730
 731 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 732                                           int &FrameIndex) const {
 733   switch (MI->getOpcode()) {
 734   default: break;
 735   case X86::MOV8mr:
 736   case X86::MOV16mr:
 737   case X86::MOV32mr:
 738   case X86::MOV64mr:
 739   case X86::ST_FpP64m:
 740   case X86::MOVSSmr:
 741   case X86::MOVSDmr:
 742   case X86::MOVAPSmr:
 743   case X86::MOVAPDmr:
 744   case X86::MOVDQAmr:
 745   case X86::MMX_MOVD64mr:
 746   case X86::MMX_MOVQ64mr:
 747   case X86::MMX_MOVNTQmr:
 748     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 749         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 750         MI->getOperand(1).getImm() == 1 &&
 751         MI->getOperand(2).getReg() == 0 &&
 752         MI->getOperand(3).getImm() == 0) {
 753       FrameIndex = MI->getOperand(0).getIndex();
 754       return MI->getOperand(X86AddrNumOperands).getReg();
 755     }
 756     break;
 757   }
 758   return 0;
 759 }
 760
 761
 762 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 763 /// X86::MOVPC32r.
 764 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 765   bool isPICBase = false;
 766   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 767          E = MRI.def_end(); I != E; ++I) {
 768     MachineInstr *DefMI = I.getOperand().getParent();
 769     if (DefMI->getOpcode() != X86::MOVPC32r)
 770       return false;
 771     assert(!isPICBase && "More than one PIC base?");
 772     isPICBase = true;
 773   }
 774   return isPICBase;
 775 }
 776
 777 /// isGVStub - Return true if the GV requires an extra load to get the
 778 /// real address.
 779 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 780   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 781 }
 782
 783 bool
 784 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 785   switch (MI->getOpcode()) {
 786   default: break;
 787     case X86::MOV8rm:
 788     case X86::MOV16rm:
 789     case X86::MOV32rm:
 790     case X86::MOV64rm:
 791     case X86::LD_Fp64m:
 792     case X86::MOVSSrm:
 793     case X86::MOVSDrm:
 794     case X86::MOVAPSrm:
 795     case X86::MOVAPDrm:
 796     case X86::MOVDQArm:
 797     case X86::MMX_MOVD64rm:
 798     case X86::MMX_MOVQ64rm: {
 799       // Loads from constant pools are trivially rematerializable.
 800       if (MI->getOperand(1).isReg() &&
 801           MI->getOperand(2).isImm() &&
 802           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 803           (MI->getOperand(4).isCPI() ||
 804            (MI->getOperand(4).isGlobal() &&
 805             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 806         unsigned BaseReg = MI->getOperand(1).getReg();
 807         if (BaseReg == 0)
 808           return true;
 809         // Allow re-materialization of PIC load.
 810         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 811           return false;
 812         const MachineFunction &MF = *MI->getParent()->getParent();
 813         const MachineRegisterInfo &MRI = MF.getRegInfo();
 814         bool isPICBase = false;
 815         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 816                E = MRI.def_end(); I != E; ++I) {
 817           MachineInstr *DefMI = I.getOperand().getParent();
 818           if (DefMI->getOpcode() != X86::MOVPC32r)
 819             return false;
 820           assert(!isPICBase && "More than one PIC base?");
 821           isPICBase = true;
 822         }
 823         return isPICBase;
 824       }
 825       return false;
 826     }
 827
 828      case X86::LEA32r:
 829      case X86::LEA64r: {
 830        if (MI->getOperand(2).isImm() &&
 831            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 832            !MI->getOperand(4).isReg()) {
 833          // lea fi#, lea GV, etc. are all rematerializable.
 834          if (!MI->getOperand(1).isReg())
 835            return true;
 836          unsigned BaseReg = MI->getOperand(1).getReg();
 837          if (BaseReg == 0)
 838            return true;
 839          // Allow re-materialization of lea PICBase + x.
 840          const MachineFunction &MF = *MI->getParent()->getParent();
 841          const MachineRegisterInfo &MRI = MF.getRegInfo();
 842          return regIsPICBase(BaseReg, MRI);
 843        }
 844        return false;
 845      }
 846   }
 847
 848   // All other instructions marked M_REMATERIALIZABLE are always trivially
 849   // rematerializable.
 850   return true;
 851 }
 852
 853 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 854 /// would clobber the EFLAGS condition register. Note the result may be
 855 /// conservative. If it cannot definitely determine the safety after visiting
 856 /// two instructions it assumes it's not safe.
 857 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 858                                   MachineBasicBlock::iterator I) {
 859   // It's always safe to clobber EFLAGS at the end of a block.
 860   if (I == MBB.end())
 861     return true;
 862
 863   // For compile time consideration, if we are not able to determine the
 864   // safety after visiting 2 instructions, we will assume it's not safe.
 865   for (unsigned i = 0; i < 2; ++i) {
 866     bool SeenDef = false;
 867     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 868       MachineOperand &MO = I->getOperand(j);
 869       if (!MO.isReg())
 870         continue;
 871       if (MO.getReg() == X86::EFLAGS) {
 872         if (MO.isUse())
 873           return false;
 874         SeenDef = true;
 875       }
 876     }
 877
 878     if (SeenDef)
 879       // This instruction defines EFLAGS, no need to look any further.
 880       return true;
 881     ++I;
 882
 883     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 884     if (I == MBB.end())
 885       return true;
 886   }
 887
 888   // Conservative answer.
 889   return false;
 890 }
 891
 892 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 893                                  MachineBasicBlock::iterator I,
 894                                  unsigned DestReg,
 895                                  const MachineInstr *Orig) const {
 896   DebugLoc DL = DebugLoc::getUnknownLoc();
 897   if (I != MBB.end()) DL = I->getDebugLoc();
 898
 899   unsigned SubIdx = Orig->getOperand(0).isReg()
 900     ? Orig->getOperand(0).getSubReg() : 0;
 901   bool ChangeSubIdx = SubIdx != 0;
 902   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 903     DestReg = RI.getSubReg(DestReg, SubIdx);
 904     SubIdx = 0;
 905   }
 906
 907   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 908   // Re-materialize them as movri instructions to avoid side effects.
 909   bool Emitted = false;
 910   switch (Orig->getOpcode()) {
 911   default: break;
 912   case X86::MOV8r0:
 913   case X86::MOV16r0:
 914   case X86::MOV32r0:
 915   case X86::MOV64r0: {
 916     if (!isSafeToClobberEFLAGS(MBB, I)) {
 917       unsigned Opc = 0;
 918       switch (Orig->getOpcode()) {
 919       default: break;
 920       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 921       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 922       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 923       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 924       }
 925       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 926       Emitted = true;
 927     }
 928     break;
 929   }
 930   }
 931
 932   if (!Emitted) {
 933     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 934     MI->getOperand(0).setReg(DestReg);
 935     MBB.insert(I, MI);
 936   }
 937
 938   if (ChangeSubIdx) {
 939     MachineInstr *NewMI = prior(I);
 940     NewMI->getOperand(0).setSubReg(SubIdx);
 941   }
 942 }
 943
 944 /// isInvariantLoad - Return true if the specified instruction (which is marked
 945 /// mayLoad) is loading from a location whose value is invariant across the
 946 /// function.  For example, loading a value from the constant pool or from
 947 /// from the argument area of a function if it does not change.  This should
 948 /// only return true of *all* loads the instruction does are invariant (if it
 949 /// does multiple loads).
 950 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 951   // This code cares about loads from three cases: constant pool entries,
 952   // invariant argument slots, and global stubs.  In order to handle these cases
 953   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 954   // operand and base our analysis on it.  This is safe because the address of
 955   // none of these three cases is ever used as anything other than a load base
 956   // and X86 doesn't have any instructions that load from multiple places.
 957
 958   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 959     const MachineOperand &MO = MI->getOperand(i);
 960     // Loads from constant pools are trivially invariant.
 961     if (MO.isCPI())
 962       return true;
 963
 964     if (MO.isGlobal())
 965       return isGVStub(MO.getGlobal(), TM);
 966
 967     // If this is a load from an invariant stack slot, the load is a constant.
 968     if (MO.isFI()) {
 969       const MachineFrameInfo &MFI =
 970         *MI->getParent()->getParent()->getFrameInfo();
 971       int Idx = MO.getIndex();
 972       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 973     }
 974   }
 975
 976   // All other instances of these instructions are presumed to have other
 977   // issues.
 978   return false;
 979 }
 980
 981 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 982 /// is not marked dead.
 983 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 984   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 985     MachineOperand &MO = MI->getOperand(i);
 986     if (MO.isReg() && MO.isDef() &&
 987         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 988       return true;
 989     }
 990   }
 991   return false;
 992 }
 993
 994 /// convertToThreeAddress - This method must be implemented by targets that
 995 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 996 /// may be able to convert a two-address instruction into a true
 997 /// three-address instruction on demand.  This allows the X86 target (for
 998 /// example) to convert ADD and SHL instructions into LEA instructions if they
 999 /// would require register copies due to two-addressness.
1000 ///
1001 /// This method returns a null pointer if the transformation cannot be
1002 /// performed, otherwise it returns the new instruction.
1003 ///
1004 MachineInstr *
1005 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1006                                     MachineBasicBlock::iterator &MBBI,
1007                                     LiveVariables *LV) const {
1008   MachineInstr *MI = MBBI;
1009   MachineFunction &MF = *MI->getParent()->getParent();
1010   // All instructions input are two-addr instructions.  Get the known operands.
1011   unsigned Dest = MI->getOperand(0).getReg();
1012   unsigned Src = MI->getOperand(1).getReg();
1013   bool isDead = MI->getOperand(0).isDead();
1014   bool isKill = MI->getOperand(1).isKill();
1015
1016   MachineInstr *NewMI = NULL;
1017   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1018   // we have better subtarget support, enable the 16-bit LEA generation here.
1019   bool DisableLEA16 = true;
1020
1021   unsigned MIOpc = MI->getOpcode();
1022   switch (MIOpc) {
1023   case X86::SHUFPSrri: {
1024     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1025     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1026
1027     unsigned B = MI->getOperand(1).getReg();
1028     unsigned C = MI->getOperand(2).getReg();
1029     if (B != C) return 0;
1030     unsigned A = MI->getOperand(0).getReg();
1031     unsigned M = MI->getOperand(3).getImm();
1032     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1033       .addReg(A, true, false, false, isDead)
1034       .addReg(B, false, false, isKill).addImm(M);
1035     break;
1036   }
1037   case X86::SHL64ri: {
1038     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1039     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1040     // the flags produced by a shift yet, so this is safe.
1041     unsigned ShAmt = MI->getOperand(2).getImm();
1042     if (ShAmt == 0 || ShAmt >= 4) return 0;
1043
1044     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1045       .addReg(Dest, true, false, false, isDead)
1046       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1047     break;
1048   }
1049   case X86::SHL32ri: {
1050     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1051     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1052     // the flags produced by a shift yet, so this is safe.
1053     unsigned ShAmt = MI->getOperand(2).getImm();
1054     if (ShAmt == 0 || ShAmt >= 4) return 0;
1055
1056     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1057       X86::LEA64_32r : X86::LEA32r;
1058     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1059       .addReg(Dest, true, false, false, isDead)
1060       .addReg(0).addImm(1 << ShAmt)
1061       .addReg(Src, false, false, isKill).addImm(0);
1062     break;
1063   }
1064   case X86::SHL16ri: {
1065     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1066     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1067     // the flags produced by a shift yet, so this is safe.
1068     unsigned ShAmt = MI->getOperand(2).getImm();
1069     if (ShAmt == 0 || ShAmt >= 4) return 0;
1070
1071     if (DisableLEA16) {
1072       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1073       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1074       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1075         ? X86::LEA64_32r : X86::LEA32r;
1076       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1077       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1078
1079       // Build and insert into an implicit UNDEF value. This is OK because
1080       // well be shifting and then extracting the lower 16-bits.
1081       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1082       MachineInstr *InsMI =
1083         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1084         .addReg(leaInReg).addReg(Src, false, false, isKill)
1085         .addImm(X86::SUBREG_16BIT);
1086
1087       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1088         .addReg(0).addImm(1 << ShAmt)
1089         .addReg(leaInReg, false, false, true).addImm(0);
1090
1091       MachineInstr *ExtMI =
1092         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1093         .addReg(Dest, true, false, false, isDead)
1094         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1095
1096       if (LV) {
1097         // Update live variables
1098         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1099         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1100         if (isKill)
1101           LV->replaceKillInstruction(Src, MI, InsMI);
1102         if (isDead)
1103           LV->replaceKillInstruction(Dest, MI, ExtMI);
1104       }
1105       return ExtMI;
1106     } else {
1107       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1108         .addReg(Dest, true, false, false, isDead)
1109         .addReg(0).addImm(1 << ShAmt)
1110         .addReg(Src, false, false, isKill).addImm(0);
1111     }
1112     break;
1113   }
1114   default: {
1115     // The following opcodes also sets the condition code register(s). Only
1116     // convert them to equivalent lea if the condition code register def's
1117     // are dead!
1118     if (hasLiveCondCodeDef(MI))
1119       return 0;
1120
1121     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1122     switch (MIOpc) {
1123     default: return 0;
1124     case X86::INC64r:
1125     case X86::INC32r:
1126     case X86::INC64_32r: {
1127       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1128       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1129         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1130       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1131                               .addReg(Dest, true, false, false, isDead),
1132                               Src, isKill, 1);
1133       break;
1134     }
1135     case X86::INC16r:
1136     case X86::INC64_16r:
1137       if (DisableLEA16) return 0;
1138       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1139       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1140                            .addReg(Dest, true, false, false, isDead),
1141                            Src, isKill, 1);
1142       break;
1143     case X86::DEC64r:
1144     case X86::DEC32r:
1145     case X86::DEC64_32r: {
1146       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1147       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1148         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1149       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1150                               .addReg(Dest, true, false, false, isDead),
1151                               Src, isKill, -1);
1152       break;
1153     }
1154     case X86::DEC16r:
1155     case X86::DEC64_16r:
1156       if (DisableLEA16) return 0;
1157       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1158       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1159                            .addReg(Dest, true, false, false, isDead),
1160                            Src, isKill, -1);
1161       break;
1162     case X86::ADD64rr:
1163     case X86::ADD32rr: {
1164       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1165       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1166         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1167       unsigned Src2 = MI->getOperand(2).getReg();
1168       bool isKill2 = MI->getOperand(2).isKill();
1169       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1170                         .addReg(Dest, true, false, false, isDead),
1171                         Src, isKill, Src2, isKill2);
1172       if (LV && isKill2)
1173         LV->replaceKillInstruction(Src2, MI, NewMI);
1174       break;
1175     }
1176     case X86::ADD16rr: {
1177       if (DisableLEA16) return 0;
1178       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1179       unsigned Src2 = MI->getOperand(2).getReg();
1180       bool isKill2 = MI->getOperand(2).isKill();
1181       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1182                         .addReg(Dest, true, false, false, isDead),
1183                         Src, isKill, Src2, isKill2);
1184       if (LV && isKill2)
1185         LV->replaceKillInstruction(Src2, MI, NewMI);
1186       break;
1187     }
1188     case X86::ADD64ri32:
1189     case X86::ADD64ri8:
1190       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1191       if (MI->getOperand(2).isImm())
1192         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1193                                 .addReg(Dest, true, false, false, isDead),
1194                                 Src, isKill, MI->getOperand(2).getImm());
1195       break;
1196     case X86::ADD32ri:
1197     case X86::ADD32ri8:
1198       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1199       if (MI->getOperand(2).isImm()) {
1200         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1201         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1202                                 .addReg(Dest, true, false, false, isDead),
1203                                 Src, isKill, MI->getOperand(2).getImm());
1204       }
1205       break;
1206     case X86::ADD16ri:
1207     case X86::ADD16ri8:
1208       if (DisableLEA16) return 0;
1209       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1210       if (MI->getOperand(2).isImm())
1211         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1212                              .addReg(Dest, true, false, false, isDead),
1213                              Src, isKill, MI->getOperand(2).getImm());
1214       break;
1215     case X86::SHL16ri:
1216       if (DisableLEA16) return 0;
1217     case X86::SHL32ri:
1218     case X86::SHL64ri: {
1219       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1220              "Unknown shl instruction!");
1221       unsigned ShAmt = MI->getOperand(2).getImm();
1222       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1223         X86AddressMode AM;
1224         AM.Scale = 1 << ShAmt;
1225         AM.IndexReg = Src;
1226         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1227           : (MIOpc == X86::SHL32ri
1228              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1229         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1230                                .addReg(Dest, true, false, false, isDead), AM);
1231         if (isKill)
1232           NewMI->getOperand(3).setIsKill(true);
1233       }
1234       break;
1235     }
1236     }
1237   }
1238   }
1239
1240   if (!NewMI) return 0;
1241
1242   if (LV) {  // Update live variables
1243     if (isKill)
1244       LV->replaceKillInstruction(Src, MI, NewMI);
1245     if (isDead)
1246       LV->replaceKillInstruction(Dest, MI, NewMI);
1247   }
1248
1249   MFI->insert(MBBI, NewMI);          // Insert the new inst
1250   return NewMI;
1251 }
1252
1253 /// commuteInstruction - We have a few instructions that must be hacked on to
1254 /// commute them.
1255 ///
1256 MachineInstr *
1257 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1258   switch (MI->getOpcode()) {
1259   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1260   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1261   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1262   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1263   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1264   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1265     unsigned Opc;
1266     unsigned Size;
1267     switch (MI->getOpcode()) {
1268     default: assert(0 && "Unreachable!");
1269     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1270     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1271     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1272     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1273     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1274     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1275     }
1276     unsigned Amt = MI->getOperand(3).getImm();
1277     if (NewMI) {
1278       MachineFunction &MF = *MI->getParent()->getParent();
1279       MI = MF.CloneMachineInstr(MI);
1280       NewMI = false;
1281     }
1282     MI->setDesc(get(Opc));
1283     MI->getOperand(3).setImm(Size-Amt);
1284     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1285   }
1286   case X86::CMOVB16rr:
1287   case X86::CMOVB32rr:
1288   case X86::CMOVB64rr:
1289   case X86::CMOVAE16rr:
1290   case X86::CMOVAE32rr:
1291   case X86::CMOVAE64rr:
1292   case X86::CMOVE16rr:
1293   case X86::CMOVE32rr:
1294   case X86::CMOVE64rr:
1295   case X86::CMOVNE16rr:
1296   case X86::CMOVNE32rr:
1297   case X86::CMOVNE64rr:
1298   case X86::CMOVBE16rr:
1299   case X86::CMOVBE32rr:
1300   case X86::CMOVBE64rr:
1301   case X86::CMOVA16rr:
1302   case X86::CMOVA32rr:
1303   case X86::CMOVA64rr:
1304   case X86::CMOVL16rr:
1305   case X86::CMOVL32rr:
1306   case X86::CMOVL64rr:
1307   case X86::CMOVGE16rr:
1308   case X86::CMOVGE32rr:
1309   case X86::CMOVGE64rr:
1310   case X86::CMOVLE16rr:
1311   case X86::CMOVLE32rr:
1312   case X86::CMOVLE64rr:
1313   case X86::CMOVG16rr:
1314   case X86::CMOVG32rr:
1315   case X86::CMOVG64rr:
1316   case X86::CMOVS16rr:
1317   case X86::CMOVS32rr:
1318   case X86::CMOVS64rr:
1319   case X86::CMOVNS16rr:
1320   case X86::CMOVNS32rr:
1321   case X86::CMOVNS64rr:
1322   case X86::CMOVP16rr:
1323   case X86::CMOVP32rr:
1324   case X86::CMOVP64rr:
1325   case X86::CMOVNP16rr:
1326   case X86::CMOVNP32rr:
1327   case X86::CMOVNP64rr:
1328   case X86::CMOVO16rr:
1329   case X86::CMOVO32rr:
1330   case X86::CMOVO64rr:
1331   case X86::CMOVNO16rr:
1332   case X86::CMOVNO32rr:
1333   case X86::CMOVNO64rr: {
1334     unsigned Opc = 0;
1335     switch (MI->getOpcode()) {
1336     default: break;
1337     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1338     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1339     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1340     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1341     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1342     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1343     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1344     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1345     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1346     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1347     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1348     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1349     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1350     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1351     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1352     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1353     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1354     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1355     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1356     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1357     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1358     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1359     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1360     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1361     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1362     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1363     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1364     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1365     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1366     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1367     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1368     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1369     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1370     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1371     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1372     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1373     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1374     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1375     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1376     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1377     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1378     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1379     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1380     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1381     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1382     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1383     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1384     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1385     }
1386     if (NewMI) {
1387       MachineFunction &MF = *MI->getParent()->getParent();
1388       MI = MF.CloneMachineInstr(MI);
1389       NewMI = false;
1390     }
1391     MI->setDesc(get(Opc));
1392     // Fallthrough intended.
1393   }
1394   default:
1395     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1396   }
1397 }
1398
1399 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1400   switch (BrOpc) {
1401   default: return X86::COND_INVALID;
1402   case X86::JE:  return X86::COND_E;
1403   case X86::JNE: return X86::COND_NE;
1404   case X86::JL:  return X86::COND_L;
1405   case X86::JLE: return X86::COND_LE;
1406   case X86::JG:  return X86::COND_G;
1407   case X86::JGE: return X86::COND_GE;
1408   case X86::JB:  return X86::COND_B;
1409   case X86::JBE: return X86::COND_BE;
1410   case X86::JA:  return X86::COND_A;
1411   case X86::JAE: return X86::COND_AE;
1412   case X86::JS:  return X86::COND_S;
1413   case X86::JNS: return X86::COND_NS;
1414   case X86::JP:  return X86::COND_P;
1415   case X86::JNP: return X86::COND_NP;
1416   case X86::JO:  return X86::COND_O;
1417   case X86::JNO: return X86::COND_NO;
1418   }
1419 }
1420
1421 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1422   switch (CC) {
1423   default: assert(0 && "Illegal condition code!");
1424   case X86::COND_E:  return X86::JE;
1425   case X86::COND_NE: return X86::JNE;
1426   case X86::COND_L:  return X86::JL;
1427   case X86::COND_LE: return X86::JLE;
1428   case X86::COND_G:  return X86::JG;
1429   case X86::COND_GE: return X86::JGE;
1430   case X86::COND_B:  return X86::JB;
1431   case X86::COND_BE: return X86::JBE;
1432   case X86::COND_A:  return X86::JA;
1433   case X86::COND_AE: return X86::JAE;
1434   case X86::COND_S:  return X86::JS;
1435   case X86::COND_NS: return X86::JNS;
1436   case X86::COND_P:  return X86::JP;
1437   case X86::COND_NP: return X86::JNP;
1438   case X86::COND_O:  return X86::JO;
1439   case X86::COND_NO: return X86::JNO;
1440   }
1441 }
1442
1443 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1444 /// e.g. turning COND_E to COND_NE.
1445 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1446   switch (CC) {
1447   default: assert(0 && "Illegal condition code!");
1448   case X86::COND_E:  return X86::COND_NE;
1449   case X86::COND_NE: return X86::COND_E;
1450   case X86::COND_L:  return X86::COND_GE;
1451   case X86::COND_LE: return X86::COND_G;
1452   case X86::COND_G:  return X86::COND_LE;
1453   case X86::COND_GE: return X86::COND_L;
1454   case X86::COND_B:  return X86::COND_AE;
1455   case X86::COND_BE: return X86::COND_A;
1456   case X86::COND_A:  return X86::COND_BE;
1457   case X86::COND_AE: return X86::COND_B;
1458   case X86::COND_S:  return X86::COND_NS;
1459   case X86::COND_NS: return X86::COND_S;
1460   case X86::COND_P:  return X86::COND_NP;
1461   case X86::COND_NP: return X86::COND_P;
1462   case X86::COND_O:  return X86::COND_NO;
1463   case X86::COND_NO: return X86::COND_O;
1464   }
1465 }
1466
1467 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1468   const TargetInstrDesc &TID = MI->getDesc();
1469   if (!TID.isTerminator()) return false;
1470
1471   // Conditional branch is a special case.
1472   if (TID.isBranch() && !TID.isBarrier())
1473     return true;
1474   if (!TID.isPredicable())
1475     return true;
1476   return !isPredicated(MI);
1477 }
1478
1479 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1480 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1481                                                const X86InstrInfo &TII) {
1482   if (MI->getOpcode() == X86::FP_REG_KILL)
1483     return false;
1484   return TII.isUnpredicatedTerminator(MI);
1485 }
1486
1487 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1488                                  MachineBasicBlock *&TBB,
1489                                  MachineBasicBlock *&FBB,
1490                                  SmallVectorImpl<MachineOperand> &Cond,
1491                                  bool AllowModify) const {
1492   // Start from the bottom of the block and work up, examining the
1493   // terminator instructions.
1494   MachineBasicBlock::iterator I = MBB.end();
1495   while (I != MBB.begin()) {
1496     --I;
1497     // Working from the bottom, when we see a non-terminator
1498     // instruction, we're done.
1499     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1500       break;
1501     // A terminator that isn't a branch can't easily be handled
1502     // by this analysis.
1503     if (!I->getDesc().isBranch())
1504       return true;
1505     // Handle unconditional branches.
1506     if (I->getOpcode() == X86::JMP) {
1507       if (!AllowModify) {
1508         TBB = I->getOperand(0).getMBB();
1509         return false;
1510       }
1511
1512       // If the block has any instructions after a JMP, delete them.
1513       while (next(I) != MBB.end())
1514         next(I)->eraseFromParent();
1515       Cond.clear();
1516       FBB = 0;
1517       // Delete the JMP if it's equivalent to a fall-through.
1518       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1519         TBB = 0;
1520         I->eraseFromParent();
1521         I = MBB.end();
1522         continue;
1523       }
1524       // TBB is used to indicate the unconditinal destination.
1525       TBB = I->getOperand(0).getMBB();
1526       continue;
1527     }
1528     // Handle conditional branches.
1529     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1530     if (BranchCode == X86::COND_INVALID)
1531       return true;  // Can't handle indirect branch.
1532     // Working from the bottom, handle the first conditional branch.
1533     if (Cond.empty()) {
1534       FBB = TBB;
1535       TBB = I->getOperand(0).getMBB();
1536       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1537       continue;
1538     }
1539     // Handle subsequent conditional branches. Only handle the case
1540     // where all conditional branches branch to the same destination
1541     // and their condition opcodes fit one of the special
1542     // multi-branch idioms.
1543     assert(Cond.size() == 1);
1544     assert(TBB);
1545     // Only handle the case where all conditional branches branch to
1546     // the same destination.
1547     if (TBB != I->getOperand(0).getMBB())
1548       return true;
1549     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1550     // If the conditions are the same, we can leave them alone.
1551     if (OldBranchCode == BranchCode)
1552       continue;
1553     // If they differ, see if they fit one of the known patterns.
1554     // Theoretically we could handle more patterns here, but
1555     // we shouldn't expect to see them if instruction selection
1556     // has done a reasonable job.
1557     if ((OldBranchCode == X86::COND_NP &&
1558          BranchCode == X86::COND_E) ||
1559         (OldBranchCode == X86::COND_E &&
1560          BranchCode == X86::COND_NP))
1561       BranchCode = X86::COND_NP_OR_E;
1562     else if ((OldBranchCode == X86::COND_P &&
1563               BranchCode == X86::COND_NE) ||
1564              (OldBranchCode == X86::COND_NE &&
1565               BranchCode == X86::COND_P))
1566       BranchCode = X86::COND_NE_OR_P;
1567     else
1568       return true;
1569     // Update the MachineOperand.
1570     Cond[0].setImm(BranchCode);
1571   }
1572
1573   return false;
1574 }
1575
1576 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1577   MachineBasicBlock::iterator I = MBB.end();
1578   unsigned Count = 0;
1579
1580   while (I != MBB.begin()) {
1581     --I;
1582     if (I->getOpcode() != X86::JMP &&
1583         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1584       break;
1585     // Remove the branch.
1586     I->eraseFromParent();
1587     I = MBB.end();
1588     ++Count;
1589   }
1590
1591   return Count;
1592 }
1593
1594 unsigned
1595 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1596                            MachineBasicBlock *FBB,
1597                            const SmallVectorImpl<MachineOperand> &Cond) const {
1598   // FIXME this should probably have a DebugLoc operand
1599   DebugLoc dl = DebugLoc::getUnknownLoc();
1600   // Shouldn't be a fall through.
1601   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1602   assert((Cond.size() == 1 || Cond.size() == 0) &&
1603          "X86 branch conditions have one component!");
1604
1605   if (Cond.empty()) {
1606     // Unconditional branch?
1607     assert(!FBB && "Unconditional branch with multiple successors!");
1608     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1609     return 1;
1610   }
1611
1612   // Conditional branch.
1613   unsigned Count = 0;
1614   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1615   switch (CC) {
1616   case X86::COND_NP_OR_E:
1617     // Synthesize NP_OR_E with two branches.
1618     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1619     ++Count;
1620     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1621     ++Count;
1622     break;
1623   case X86::COND_NE_OR_P:
1624     // Synthesize NE_OR_P with two branches.
1625     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1626     ++Count;
1627     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1628     ++Count;
1629     break;
1630   default: {
1631     unsigned Opc = GetCondBranchFromCond(CC);
1632     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1633     ++Count;
1634   }
1635   }
1636   if (FBB) {
1637     // Two-way Conditional branch. Insert the second branch.
1638     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1639     ++Count;
1640   }
1641   return Count;
1642 }
1643
1644 /// isHReg - Test if the given register is a physical h register.
1645 static bool isHReg(unsigned Reg) {
1646   return Reg == X86::AH || Reg == X86::BH || Reg == X86::CH || Reg == X86::DH;
1647 }
1648
1649 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1650                                 MachineBasicBlock::iterator MI,
1651                                 unsigned DestReg, unsigned SrcReg,
1652                                 const TargetRegisterClass *DestRC,
1653                                 const TargetRegisterClass *SrcRC) const {
1654   DebugLoc DL = DebugLoc::getUnknownLoc();
1655   if (MI != MBB.end()) DL = MI->getDebugLoc();
1656
1657   if (DestRC == SrcRC) {
1658     unsigned Opc;
1659     if (DestRC == &X86::GR64RegClass) {
1660       Opc = X86::MOV64rr;
1661     } else if (DestRC == &X86::GR32RegClass) {
1662       Opc = X86::MOV32rr;
1663     } else if (DestRC == &X86::GR16RegClass) {
1664       Opc = X86::MOV16rr;
1665     } else if (DestRC == &X86::GR8RegClass) {
1666       // Copying two or from a physical H register requires a NOREX move. Otherwise
1667       // use a normal move.
1668       if (isHReg(DestReg) || isHReg(SrcReg))
1669         Opc = X86::MOV8rr_NOREX;
1670       else
1671         Opc = X86::MOV8rr;
1672     } else if (DestRC == &X86::GR64_RegClass) {
1673       Opc = X86::MOV64rr;
1674     } else if (DestRC == &X86::GR32_RegClass) {
1675       Opc = X86::MOV32rr;
1676     } else if (DestRC == &X86::GR16_RegClass) {
1677       Opc = X86::MOV16rr;
1678     } else if (DestRC == &X86::GR8_RegClass) {
1679       Opc = X86::MOV8rr;
1680     } else if (DestRC == &X86::GR64_NOREXRegClass) {
1681       Opc = X86::MOV64rr;
1682     } else if (DestRC == &X86::GR32_NOREXRegClass) {
1683       Opc = X86::MOV32rr;
1684     } else if (DestRC == &X86::GR16_NOREXRegClass) {
1685       Opc = X86::MOV16rr;
1686     } else if (DestRC == &X86::GR8_NOREXRegClass) {
1687       Opc = X86::MOV8rr;
1688     } else if (DestRC == &X86::RFP32RegClass) {
1689       Opc = X86::MOV_Fp3232;
1690     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1691       Opc = X86::MOV_Fp6464;
1692     } else if (DestRC == &X86::RFP80RegClass) {
1693       Opc = X86::MOV_Fp8080;
1694     } else if (DestRC == &X86::FR32RegClass) {
1695       Opc = X86::FsMOVAPSrr;
1696     } else if (DestRC == &X86::FR64RegClass) {
1697       Opc = X86::FsMOVAPDrr;
1698     } else if (DestRC == &X86::VR128RegClass) {
1699       Opc = X86::MOVAPSrr;
1700     } else if (DestRC == &X86::VR64RegClass) {
1701       Opc = X86::MMX_MOVQ64rr;
1702     } else {
1703       return false;
1704     }
1705     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1706     return true;
1707   }
1708
1709   // Moving EFLAGS to / from another register requires a push and a pop.
1710   if (SrcRC == &X86::CCRRegClass) {
1711     if (SrcReg != X86::EFLAGS)
1712       return false;
1713     if (DestRC == &X86::GR64RegClass) {
1714       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1715       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1716       return true;
1717     } else if (DestRC == &X86::GR32RegClass) {
1718       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1719       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1720       return true;
1721     }
1722   } else if (DestRC == &X86::CCRRegClass) {
1723     if (DestReg != X86::EFLAGS)
1724       return false;
1725     if (SrcRC == &X86::GR64RegClass) {
1726       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1727       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1728       return true;
1729     } else if (SrcRC == &X86::GR32RegClass) {
1730       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1731       BuildMI(MBB, MI, DL, get(X86::POPFD));
1732       return true;
1733     }
1734   }
1735
1736   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1737   if (SrcRC == &X86::RSTRegClass) {
1738     // Copying from ST(0)/ST(1).
1739     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1740       // Can only copy from ST(0)/ST(1) right now
1741       return false;
1742     bool isST0 = SrcReg == X86::ST0;
1743     unsigned Opc;
1744     if (DestRC == &X86::RFP32RegClass)
1745       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1746     else if (DestRC == &X86::RFP64RegClass)
1747       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1748     else {
1749       if (DestRC != &X86::RFP80RegClass)
1750         return false;
1751       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1752     }
1753     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1754     return true;
1755   }
1756
1757   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1758   if (DestRC == &X86::RSTRegClass) {
1759     // Copying to ST(0) / ST(1).
1760     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1761       // Can only copy to TOS right now
1762       return false;
1763     bool isST0 = DestReg == X86::ST0;
1764     unsigned Opc;
1765     if (SrcRC == &X86::RFP32RegClass)
1766       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1767     else if (SrcRC == &X86::RFP64RegClass)
1768       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1769     else {
1770       if (SrcRC != &X86::RFP80RegClass)
1771         return false;
1772       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1773     }
1774     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1775     return true;
1776   }
1777
1778   // Not yet supported!
1779   return false;
1780 }
1781
1782 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1783                                   bool isStackAligned) {
1784   unsigned Opc = 0;
1785   if (RC == &X86::GR64RegClass) {
1786     Opc = X86::MOV64mr;
1787   } else if (RC == &X86::GR32RegClass) {
1788     Opc = X86::MOV32mr;
1789   } else if (RC == &X86::GR16RegClass) {
1790     Opc = X86::MOV16mr;
1791   } else if (RC == &X86::GR8RegClass) {
1792     Opc = X86::MOV8mr;
1793   } else if (RC == &X86::GR64_RegClass) {
1794     Opc = X86::MOV64mr;
1795   } else if (RC == &X86::GR32_RegClass) {
1796     Opc = X86::MOV32mr;
1797   } else if (RC == &X86::GR16_RegClass) {
1798     Opc = X86::MOV16mr;
1799   } else if (RC == &X86::GR8_RegClass) {
1800     Opc = X86::MOV8mr;
1801   } else if (RC == &X86::GR64_NOREXRegClass) {
1802     Opc = X86::MOV64mr;
1803   } else if (RC == &X86::GR32_NOREXRegClass) {
1804     Opc = X86::MOV32mr;
1805   } else if (RC == &X86::GR16_NOREXRegClass) {
1806     Opc = X86::MOV16mr;
1807   } else if (RC == &X86::GR8_NOREXRegClass) {
1808     Opc = X86::MOV8mr;
1809   } else if (RC == &X86::RFP80RegClass) {
1810     Opc = X86::ST_FpP80m;   // pops
1811   } else if (RC == &X86::RFP64RegClass) {
1812     Opc = X86::ST_Fp64m;
1813   } else if (RC == &X86::RFP32RegClass) {
1814     Opc = X86::ST_Fp32m;
1815   } else if (RC == &X86::FR32RegClass) {
1816     Opc = X86::MOVSSmr;
1817   } else if (RC == &X86::FR64RegClass) {
1818     Opc = X86::MOVSDmr;
1819   } else if (RC == &X86::VR128RegClass) {
1820     // If stack is realigned we can use aligned stores.
1821     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1822   } else if (RC == &X86::VR64RegClass) {
1823     Opc = X86::MMX_MOVQ64mr;
1824   } else {
1825     assert(0 && "Unknown regclass");
1826     abort();
1827   }
1828
1829   return Opc;
1830 }
1831
1832 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1833                                        MachineBasicBlock::iterator MI,
1834                                        unsigned SrcReg, bool isKill, int FrameIdx,
1835                                        const TargetRegisterClass *RC) const {
1836   const MachineFunction &MF = *MBB.getParent();
1837   bool isAligned = (RI.getStackAlignment() >= 16) ||
1838     RI.needsStackRealignment(MF);
1839   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1840   DebugLoc DL = DebugLoc::getUnknownLoc();
1841   if (MI != MBB.end()) DL = MI->getDebugLoc();
1842   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1843                       .addReg(SrcReg, false, false, isKill);
1844 }
1845
1846 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1847                                   bool isKill,
1848                                   SmallVectorImpl<MachineOperand> &Addr,
1849                                   const TargetRegisterClass *RC,
1850                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1851   bool isAligned = (RI.getStackAlignment() >= 16) ||
1852     RI.needsStackRealignment(MF);
1853   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1854   DebugLoc DL = DebugLoc::getUnknownLoc();
1855   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1856   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1857     MIB.addOperand(Addr[i]);
1858   MIB.addReg(SrcReg, false, false, isKill);
1859   NewMIs.push_back(MIB);
1860 }
1861
1862 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1863                                  bool isStackAligned) {
1864   unsigned Opc = 0;
1865   if (RC == &X86::GR64RegClass) {
1866     Opc = X86::MOV64rm;
1867   } else if (RC == &X86::GR32RegClass) {
1868     Opc = X86::MOV32rm;
1869   } else if (RC == &X86::GR16RegClass) {
1870     Opc = X86::MOV16rm;
1871   } else if (RC == &X86::GR8RegClass) {
1872     Opc = X86::MOV8rm;
1873   } else if (RC == &X86::GR64_RegClass) {
1874     Opc = X86::MOV64rm;
1875   } else if (RC == &X86::GR32_RegClass) {
1876     Opc = X86::MOV32rm;
1877   } else if (RC == &X86::GR16_RegClass) {
1878     Opc = X86::MOV16rm;
1879   } else if (RC == &X86::GR8_RegClass) {
1880     Opc = X86::MOV8rm;
1881   } else if (RC == &X86::GR64_NOREXRegClass) {
1882     Opc = X86::MOV64rm;
1883   } else if (RC == &X86::GR32_NOREXRegClass) {
1884     Opc = X86::MOV32rm;
1885   } else if (RC == &X86::GR16_NOREXRegClass) {
1886     Opc = X86::MOV16rm;
1887   } else if (RC == &X86::GR8_NOREXRegClass) {
1888     Opc = X86::MOV8rm;
1889   } else if (RC == &X86::RFP80RegClass) {
1890     Opc = X86::LD_Fp80m;
1891   } else if (RC == &X86::RFP64RegClass) {
1892     Opc = X86::LD_Fp64m;
1893   } else if (RC == &X86::RFP32RegClass) {
1894     Opc = X86::LD_Fp32m;
1895   } else if (RC == &X86::FR32RegClass) {
1896     Opc = X86::MOVSSrm;
1897   } else if (RC == &X86::FR64RegClass) {
1898     Opc = X86::MOVSDrm;
1899   } else if (RC == &X86::VR128RegClass) {
1900     // If stack is realigned we can use aligned loads.
1901     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1902   } else if (RC == &X86::VR64RegClass) {
1903     Opc = X86::MMX_MOVQ64rm;
1904   } else {
1905     assert(0 && "Unknown regclass");
1906     abort();
1907   }
1908
1909   return Opc;
1910 }
1911
1912 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1913                                         MachineBasicBlock::iterator MI,
1914                                         unsigned DestReg, int FrameIdx,
1915                                         const TargetRegisterClass *RC) const{
1916   const MachineFunction &MF = *MBB.getParent();
1917   bool isAligned = (RI.getStackAlignment() >= 16) ||
1918     RI.needsStackRealignment(MF);
1919   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1920   DebugLoc DL = DebugLoc::getUnknownLoc();
1921   if (MI != MBB.end()) DL = MI->getDebugLoc();
1922   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1923 }
1924
1925 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1926                                  SmallVectorImpl<MachineOperand> &Addr,
1927                                  const TargetRegisterClass *RC,
1928                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1929   bool isAligned = (RI.getStackAlignment() >= 16) ||
1930     RI.needsStackRealignment(MF);
1931   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1932   DebugLoc DL = DebugLoc::getUnknownLoc();
1933   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1934   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1935     MIB.addOperand(Addr[i]);
1936   NewMIs.push_back(MIB);
1937 }
1938
1939 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1940                                              MachineBasicBlock::iterator MI,
1941                                 const std::vector<CalleeSavedInfo> &CSI) const {
1942   if (CSI.empty())
1943     return false;
1944
1945   DebugLoc DL = DebugLoc::getUnknownLoc();
1946   if (MI != MBB.end()) DL = MI->getDebugLoc();
1947
1948   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1949   unsigned SlotSize = is64Bit ? 8 : 4;
1950
1951   MachineFunction &MF = *MBB.getParent();
1952   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1953   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1954
1955   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1956   for (unsigned i = CSI.size(); i != 0; --i) {
1957     unsigned Reg = CSI[i-1].getReg();
1958     // Add the callee-saved register as live-in. It's killed at the spill.
1959     MBB.addLiveIn(Reg);
1960     BuildMI(MBB, MI, DL, get(Opc))
1961       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1962   }
1963   return true;
1964 }
1965
1966 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1967                                                MachineBasicBlock::iterator MI,
1968                                 const std::vector<CalleeSavedInfo> &CSI) const {
1969   if (CSI.empty())
1970     return false;
1971
1972   DebugLoc DL = DebugLoc::getUnknownLoc();
1973   if (MI != MBB.end()) DL = MI->getDebugLoc();
1974
1975   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1976
1977   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1978   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1979     unsigned Reg = CSI[i].getReg();
1980     BuildMI(MBB, MI, DL, get(Opc), Reg);
1981   }
1982   return true;
1983 }
1984
1985 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1986                                      const SmallVectorImpl<MachineOperand> &MOs,
1987                                      MachineInstr *MI,
1988                                      const TargetInstrInfo &TII) {
1989   // Create the base instruction with the memory operand as the first part.
1990   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1991                                               MI->getDebugLoc(), true);
1992   MachineInstrBuilder MIB(NewMI);
1993   unsigned NumAddrOps = MOs.size();
1994   for (unsigned i = 0; i != NumAddrOps; ++i)
1995     MIB.addOperand(MOs[i]);
1996   if (NumAddrOps < 4)  // FrameIndex only
1997     addOffset(MIB, 0);
1998
1999   // Loop over the rest of the ri operands, converting them over.
2000   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2001   for (unsigned i = 0; i != NumOps; ++i) {
2002     MachineOperand &MO = MI->getOperand(i+2);
2003     MIB.addOperand(MO);
2004   }
2005   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2006     MachineOperand &MO = MI->getOperand(i);
2007     MIB.addOperand(MO);
2008   }
2009   return MIB;
2010 }
2011
2012 static MachineInstr *FuseInst(MachineFunction &MF,
2013                               unsigned Opcode, unsigned OpNo,
2014                               const SmallVectorImpl<MachineOperand> &MOs,
2015                               MachineInstr *MI, const TargetInstrInfo &TII) {
2016   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2017                                               MI->getDebugLoc(), true);
2018   MachineInstrBuilder MIB(NewMI);
2019
2020   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2021     MachineOperand &MO = MI->getOperand(i);
2022     if (i == OpNo) {
2023       assert(MO.isReg() && "Expected to fold into reg operand!");
2024       unsigned NumAddrOps = MOs.size();
2025       for (unsigned i = 0; i != NumAddrOps; ++i)
2026         MIB.addOperand(MOs[i]);
2027       if (NumAddrOps < 4)  // FrameIndex only
2028         addOffset(MIB, 0);
2029     } else {
2030       MIB.addOperand(MO);
2031     }
2032   }
2033   return MIB;
2034 }
2035
2036 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2037                                 const SmallVectorImpl<MachineOperand> &MOs,
2038                                 MachineInstr *MI) {
2039   MachineFunction &MF = *MI->getParent()->getParent();
2040   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2041
2042   unsigned NumAddrOps = MOs.size();
2043   for (unsigned i = 0; i != NumAddrOps; ++i)
2044     MIB.addOperand(MOs[i]);
2045   if (NumAddrOps < 4)  // FrameIndex only
2046     addOffset(MIB, 0);
2047   return MIB.addImm(0);
2048 }
2049
2050 MachineInstr*
2051 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2052                                     MachineInstr *MI, unsigned i,
2053                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2054   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2055   bool isTwoAddrFold = false;
2056   unsigned NumOps = MI->getDesc().getNumOperands();
2057   bool isTwoAddr = NumOps > 1 &&
2058     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2059
2060   MachineInstr *NewMI = NULL;
2061   // Folding a memory location into the two-address part of a two-address
2062   // instruction is different than folding it other places.  It requires
2063   // replacing the *two* registers with the memory location.
2064   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2065       MI->getOperand(0).isReg() &&
2066       MI->getOperand(1).isReg() &&
2067       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2068     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2069     isTwoAddrFold = true;
2070   } else if (i == 0) { // If operand 0
2071     if (MI->getOpcode() == X86::MOV16r0)
2072       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2073     else if (MI->getOpcode() == X86::MOV32r0)
2074       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2075     else if (MI->getOpcode() == X86::MOV64r0)
2076       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2077     else if (MI->getOpcode() == X86::MOV8r0)
2078       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2079     if (NewMI)
2080       return NewMI;
2081
2082     OpcodeTablePtr = &RegOp2MemOpTable0;
2083   } else if (i == 1) {
2084     OpcodeTablePtr = &RegOp2MemOpTable1;
2085   } else if (i == 2) {
2086     OpcodeTablePtr = &RegOp2MemOpTable2;
2087   }
2088
2089   // If table selected...
2090   if (OpcodeTablePtr) {
2091     // Find the Opcode to fuse
2092     DenseMap<unsigned*, unsigned>::iterator I =
2093       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2094     if (I != OpcodeTablePtr->end()) {
2095       if (isTwoAddrFold)
2096         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2097       else
2098         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2099       return NewMI;
2100     }
2101   }
2102
2103   // No fusion
2104   if (PrintFailedFusing)
2105     cerr << "We failed to fuse operand " << i << " in " << *MI;
2106   return NULL;
2107 }
2108
2109
2110 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2111                                                   MachineInstr *MI,
2112                                                   const SmallVectorImpl<unsigned> &Ops,
2113                                                   int FrameIndex) const {
2114   // Check switch flag
2115   if (NoFusing) return NULL;
2116
2117   const MachineFrameInfo *MFI = MF.getFrameInfo();
2118   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2119   // FIXME: Move alignment requirement into tables?
2120   if (Alignment < 16) {
2121     switch (MI->getOpcode()) {
2122     default: break;
2123     // Not always safe to fold movsd into these instructions since their load
2124     // folding variants expects the address to be 16 byte aligned.
2125     case X86::FsANDNPDrr:
2126     case X86::FsANDNPSrr:
2127     case X86::FsANDPDrr:
2128     case X86::FsANDPSrr:
2129     case X86::FsORPDrr:
2130     case X86::FsORPSrr:
2131     case X86::FsXORPDrr:
2132     case X86::FsXORPSrr:
2133       return NULL;
2134     }
2135   }
2136
2137   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2138     unsigned NewOpc = 0;
2139     switch (MI->getOpcode()) {
2140     default: return NULL;
2141     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2142     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2143     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2144     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2145     }
2146     // Change to CMPXXri r, 0 first.
2147     MI->setDesc(get(NewOpc));
2148     MI->getOperand(1).ChangeToImmediate(0);
2149   } else if (Ops.size() != 1)
2150     return NULL;
2151
2152   SmallVector<MachineOperand,4> MOs;
2153   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2154   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2155 }
2156
2157 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2158                                                   MachineInstr *MI,
2159                                             const SmallVectorImpl<unsigned> &Ops,
2160                                                   MachineInstr *LoadMI) const {
2161   // Check switch flag
2162   if (NoFusing) return NULL;
2163
2164   // Determine the alignment of the load.
2165   unsigned Alignment = 0;
2166   if (LoadMI->hasOneMemOperand())
2167     Alignment = LoadMI->memoperands_begin()->getAlignment();
2168
2169   // FIXME: Move alignment requirement into tables?
2170   if (Alignment < 16) {
2171     switch (MI->getOpcode()) {
2172     default: break;
2173     // Not always safe to fold movsd into these instructions since their load
2174     // folding variants expects the address to be 16 byte aligned.
2175     case X86::FsANDNPDrr:
2176     case X86::FsANDNPSrr:
2177     case X86::FsANDPDrr:
2178     case X86::FsANDPSrr:
2179     case X86::FsORPDrr:
2180     case X86::FsORPSrr:
2181     case X86::FsXORPDrr:
2182     case X86::FsXORPSrr:
2183       return NULL;
2184     }
2185   }
2186
2187   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2188     unsigned NewOpc = 0;
2189     switch (MI->getOpcode()) {
2190     default: return NULL;
2191     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2192     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2193     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2194     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2195     }
2196     // Change to CMPXXri r, 0 first.
2197     MI->setDesc(get(NewOpc));
2198     MI->getOperand(1).ChangeToImmediate(0);
2199   } else if (Ops.size() != 1)
2200     return NULL;
2201
2202   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2203   if (LoadMI->getOpcode() == X86::V_SET0 ||
2204       LoadMI->getOpcode() == X86::V_SETALLONES) {
2205     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2206     // Create a constant-pool entry and operands to load from it.
2207
2208     // x86-32 PIC requires a PIC base register for constant pools.
2209     unsigned PICBase = 0;
2210     if (TM.getRelocationModel() == Reloc::PIC_ &&
2211         !TM.getSubtarget<X86Subtarget>().is64Bit())
2212       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2213       // This doesn't work for several reasons.
2214       // 1. GlobalBaseReg may have been spilled.
2215       // 2. It may not be live at MI.
2216       return false;
2217
2218     // Create a v4i32 constant-pool entry.
2219     MachineConstantPool &MCP = *MF.getConstantPool();
2220     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2221     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2222                     ConstantVector::getNullValue(Ty) :
2223                     ConstantVector::getAllOnesValue(Ty);
2224     unsigned CPI = MCP.getConstantPoolIndex(C, 16);
2225
2226     // Create operands to load from the constant pool entry.
2227     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2228     MOs.push_back(MachineOperand::CreateImm(1));
2229     MOs.push_back(MachineOperand::CreateReg(0, false));
2230     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2231     MOs.push_back(MachineOperand::CreateReg(0, false));
2232   } else {
2233     // Folding a normal load. Just copy the load's address operands.
2234     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2235     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2236       MOs.push_back(LoadMI->getOperand(i));
2237   }
2238   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2239 }
2240
2241
2242 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2243                                   const SmallVectorImpl<unsigned> &Ops) const {
2244   // Check switch flag
2245   if (NoFusing) return 0;
2246
2247   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2248     switch (MI->getOpcode()) {
2249     default: return false;
2250     case X86::TEST8rr:
2251     case X86::TEST16rr:
2252     case X86::TEST32rr:
2253     case X86::TEST64rr:
2254       return true;
2255     }
2256   }
2257
2258   if (Ops.size() != 1)
2259     return false;
2260
2261   unsigned OpNum = Ops[0];
2262   unsigned Opc = MI->getOpcode();
2263   unsigned NumOps = MI->getDesc().getNumOperands();
2264   bool isTwoAddr = NumOps > 1 &&
2265     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2266
2267   // Folding a memory location into the two-address part of a two-address
2268   // instruction is different than folding it other places.  It requires
2269   // replacing the *two* registers with the memory location.
2270   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2271   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2272     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2273   } else if (OpNum == 0) { // If operand 0
2274     switch (Opc) {
2275     case X86::MOV16r0:
2276     case X86::MOV32r0:
2277     case X86::MOV64r0:
2278     case X86::MOV8r0:
2279       return true;
2280     default: break;
2281     }
2282     OpcodeTablePtr = &RegOp2MemOpTable0;
2283   } else if (OpNum == 1) {
2284     OpcodeTablePtr = &RegOp2MemOpTable1;
2285   } else if (OpNum == 2) {
2286     OpcodeTablePtr = &RegOp2MemOpTable2;
2287   }
2288
2289   if (OpcodeTablePtr) {
2290     // Find the Opcode to fuse
2291     DenseMap<unsigned*, unsigned>::iterator I =
2292       OpcodeTablePtr->find((unsigned*)Opc);
2293     if (I != OpcodeTablePtr->end())
2294       return true;
2295   }
2296   return false;
2297 }
2298
2299 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2300                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2301                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2302   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2303     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2304   if (I == MemOp2RegOpTable.end())
2305     return false;
2306   DebugLoc dl = MI->getDebugLoc();
2307   unsigned Opc = I->second.first;
2308   unsigned Index = I->second.second & 0xf;
2309   bool FoldedLoad = I->second.second & (1 << 4);
2310   bool FoldedStore = I->second.second & (1 << 5);
2311   if (UnfoldLoad && !FoldedLoad)
2312     return false;
2313   UnfoldLoad &= FoldedLoad;
2314   if (UnfoldStore && !FoldedStore)
2315     return false;
2316   UnfoldStore &= FoldedStore;
2317
2318   const TargetInstrDesc &TID = get(Opc);
2319   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2320   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2321     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2322   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2323   SmallVector<MachineOperand,2> BeforeOps;
2324   SmallVector<MachineOperand,2> AfterOps;
2325   SmallVector<MachineOperand,4> ImpOps;
2326   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2327     MachineOperand &Op = MI->getOperand(i);
2328     if (i >= Index && i < Index + X86AddrNumOperands)
2329       AddrOps.push_back(Op);
2330     else if (Op.isReg() && Op.isImplicit())
2331       ImpOps.push_back(Op);
2332     else if (i < Index)
2333       BeforeOps.push_back(Op);
2334     else if (i > Index)
2335       AfterOps.push_back(Op);
2336   }
2337
2338   // Emit the load instruction.
2339   if (UnfoldLoad) {
2340     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2341     if (UnfoldStore) {
2342       // Address operands cannot be marked isKill.
2343       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2344         MachineOperand &MO = NewMIs[0]->getOperand(i);
2345         if (MO.isReg())
2346           MO.setIsKill(false);
2347       }
2348     }
2349   }
2350
2351   // Emit the data processing instruction.
2352   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2353   MachineInstrBuilder MIB(DataMI);
2354
2355   if (FoldedStore)
2356     MIB.addReg(Reg, true);
2357   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2358     MIB.addOperand(BeforeOps[i]);
2359   if (FoldedLoad)
2360     MIB.addReg(Reg);
2361   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2362     MIB.addOperand(AfterOps[i]);
2363   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2364     MachineOperand &MO = ImpOps[i];
2365     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2366   }
2367   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2368   unsigned NewOpc = 0;
2369   switch (DataMI->getOpcode()) {
2370   default: break;
2371   case X86::CMP64ri32:
2372   case X86::CMP32ri:
2373   case X86::CMP16ri:
2374   case X86::CMP8ri: {
2375     MachineOperand &MO0 = DataMI->getOperand(0);
2376     MachineOperand &MO1 = DataMI->getOperand(1);
2377     if (MO1.getImm() == 0) {
2378       switch (DataMI->getOpcode()) {
2379       default: break;
2380       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2381       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2382       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2383       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2384       }
2385       DataMI->setDesc(get(NewOpc));
2386       MO1.ChangeToRegister(MO0.getReg(), false);
2387     }
2388   }
2389   }
2390   NewMIs.push_back(DataMI);
2391
2392   // Emit the store instruction.
2393   if (UnfoldStore) {
2394     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2395     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2396       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2397     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2398   }
2399
2400   return true;
2401 }
2402
2403 bool
2404 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2405                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2406   if (!N->isMachineOpcode())
2407     return false;
2408
2409   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2410     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2411   if (I == MemOp2RegOpTable.end())
2412     return false;
2413   unsigned Opc = I->second.first;
2414   unsigned Index = I->second.second & 0xf;
2415   bool FoldedLoad = I->second.second & (1 << 4);
2416   bool FoldedStore = I->second.second & (1 << 5);
2417   const TargetInstrDesc &TID = get(Opc);
2418   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2419   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2420     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2421   unsigned NumDefs = TID.NumDefs;
2422   std::vector<SDValue> AddrOps;
2423   std::vector<SDValue> BeforeOps;
2424   std::vector<SDValue> AfterOps;
2425   DebugLoc dl = N->getDebugLoc();
2426   unsigned NumOps = N->getNumOperands();
2427   for (unsigned i = 0; i != NumOps-1; ++i) {
2428     SDValue Op = N->getOperand(i);
2429     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2430       AddrOps.push_back(Op);
2431     else if (i < Index-NumDefs)
2432       BeforeOps.push_back(Op);
2433     else if (i > Index-NumDefs)
2434       AfterOps.push_back(Op);
2435   }
2436   SDValue Chain = N->getOperand(NumOps-1);
2437   AddrOps.push_back(Chain);
2438
2439   // Emit the load instruction.
2440   SDNode *Load = 0;
2441   const MachineFunction &MF = DAG.getMachineFunction();
2442   if (FoldedLoad) {
2443     MVT VT = *RC->vt_begin();
2444     bool isAligned = (RI.getStackAlignment() >= 16) ||
2445       RI.needsStackRealignment(MF);
2446     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2447                              VT, MVT::Other,
2448                              &AddrOps[0], AddrOps.size());
2449     NewNodes.push_back(Load);
2450   }
2451
2452   // Emit the data processing instruction.
2453   std::vector<MVT> VTs;
2454   const TargetRegisterClass *DstRC = 0;
2455   if (TID.getNumDefs() > 0) {
2456     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2457     DstRC = DstTOI.isLookupPtrRegClass()
2458       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2459     VTs.push_back(*DstRC->vt_begin());
2460   }
2461   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2462     MVT VT = N->getValueType(i);
2463     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2464       VTs.push_back(VT);
2465   }
2466   if (Load)
2467     BeforeOps.push_back(SDValue(Load, 0));
2468   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2469   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2470                                      BeforeOps.size());
2471   NewNodes.push_back(NewNode);
2472
2473   // Emit the store instruction.
2474   if (FoldedStore) {
2475     AddrOps.pop_back();
2476     AddrOps.push_back(SDValue(NewNode, 0));
2477     AddrOps.push_back(Chain);
2478     bool isAligned = (RI.getStackAlignment() >= 16) ||
2479       RI.needsStackRealignment(MF);
2480     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2481                                       MVT::Other, &AddrOps[0], AddrOps.size());
2482     NewNodes.push_back(Store);
2483   }
2484
2485   return true;
2486 }
2487
2488 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2489                                       bool UnfoldLoad, bool UnfoldStore) const {
2490   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2491     MemOp2RegOpTable.find((unsigned*)Opc);
2492   if (I == MemOp2RegOpTable.end())
2493     return 0;
2494   bool FoldedLoad = I->second.second & (1 << 4);
2495   bool FoldedStore = I->second.second & (1 << 5);
2496   if (UnfoldLoad && !FoldedLoad)
2497     return 0;
2498   if (UnfoldStore && !FoldedStore)
2499     return 0;
2500   return I->second.first;
2501 }
2502
2503 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2504   if (MBB.empty()) return false;
2505
2506   switch (MBB.back().getOpcode()) {
2507   case X86::TCRETURNri:
2508   case X86::TCRETURNdi:
2509   case X86::RET:     // Return.
2510   case X86::RETI:
2511   case X86::TAILJMPd:
2512   case X86::TAILJMPr:
2513   case X86::TAILJMPm:
2514   case X86::JMP:     // Uncond branch.
2515   case X86::JMP32r:  // Indirect branch.
2516   case X86::JMP64r:  // Indirect branch (64-bit).
2517   case X86::JMP32m:  // Indirect branch through mem.
2518   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2519     return true;
2520   default: return false;
2521   }
2522 }
2523
2524 bool X86InstrInfo::
2525 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2526   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2527   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2528   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2529     return true;
2530   Cond[0].setImm(GetOppositeBranchCondition(CC));
2531   return false;
2532 }
2533
2534 bool X86InstrInfo::
2535 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2536   // FIXME: Return false for x87 stack register classes for now. We can't
2537   // allow any loads of these registers before FpGet_ST0_80.
2538   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2539            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2540 }
2541
2542 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2543   switch (Desc->TSFlags & X86II::ImmMask) {
2544   case X86II::Imm8:   return 1;
2545   case X86II::Imm16:  return 2;
2546   case X86II::Imm32:  return 4;
2547   case X86II::Imm64:  return 8;
2548   default: assert(0 && "Immediate size not set!");
2549     return 0;
2550   }
2551 }
2552
2553 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2554 /// e.g. r8, xmm8, etc.
2555 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2556   if (!MO.isReg()) return false;
2557   switch (MO.getReg()) {
2558   default: break;
2559   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2560   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2561   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2562   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2563   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2564   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2565   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2566   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2567   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2568   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2569     return true;
2570   }
2571   return false;
2572 }
2573
2574
2575 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2576 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2577 /// size, and 3) use of X86-64 extended registers.
2578 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2579   unsigned REX = 0;
2580   const TargetInstrDesc &Desc = MI.getDesc();
2581
2582   // Pseudo instructions do not need REX prefix byte.
2583   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2584     return 0;
2585   if (Desc.TSFlags & X86II::REX_W)
2586     REX |= 1 << 3;
2587
2588   unsigned NumOps = Desc.getNumOperands();
2589   if (NumOps) {
2590     bool isTwoAddr = NumOps > 1 &&
2591       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2592
2593     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2594     unsigned i = isTwoAddr ? 1 : 0;
2595     for (unsigned e = NumOps; i != e; ++i) {
2596       const MachineOperand& MO = MI.getOperand(i);
2597       if (MO.isReg()) {
2598         unsigned Reg = MO.getReg();
2599         if (isX86_64NonExtLowByteReg(Reg))
2600           REX |= 0x40;
2601       }
2602     }
2603
2604     switch (Desc.TSFlags & X86II::FormMask) {
2605     case X86II::MRMInitReg:
2606       if (isX86_64ExtendedReg(MI.getOperand(0)))
2607         REX |= (1 << 0) | (1 << 2);
2608       break;
2609     case X86II::MRMSrcReg: {
2610       if (isX86_64ExtendedReg(MI.getOperand(0)))
2611         REX |= 1 << 2;
2612       i = isTwoAddr ? 2 : 1;
2613       for (unsigned e = NumOps; i != e; ++i) {
2614         const MachineOperand& MO = MI.getOperand(i);
2615         if (isX86_64ExtendedReg(MO))
2616           REX |= 1 << 0;
2617       }
2618       break;
2619     }
2620     case X86II::MRMSrcMem: {
2621       if (isX86_64ExtendedReg(MI.getOperand(0)))
2622         REX |= 1 << 2;
2623       unsigned Bit = 0;
2624       i = isTwoAddr ? 2 : 1;
2625       for (; i != NumOps; ++i) {
2626         const MachineOperand& MO = MI.getOperand(i);
2627         if (MO.isReg()) {
2628           if (isX86_64ExtendedReg(MO))
2629             REX |= 1 << Bit;
2630           Bit++;
2631         }
2632       }
2633       break;
2634     }
2635     case X86II::MRM0m: case X86II::MRM1m:
2636     case X86II::MRM2m: case X86II::MRM3m:
2637     case X86II::MRM4m: case X86II::MRM5m:
2638     case X86II::MRM6m: case X86II::MRM7m:
2639     case X86II::MRMDestMem: {
2640       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2641       i = isTwoAddr ? 1 : 0;
2642       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2643         REX |= 1 << 2;
2644       unsigned Bit = 0;
2645       for (; i != e; ++i) {
2646         const MachineOperand& MO = MI.getOperand(i);
2647         if (MO.isReg()) {
2648           if (isX86_64ExtendedReg(MO))
2649             REX |= 1 << Bit;
2650           Bit++;
2651         }
2652       }
2653       break;
2654     }
2655     default: {
2656       if (isX86_64ExtendedReg(MI.getOperand(0)))
2657         REX |= 1 << 0;
2658       i = isTwoAddr ? 2 : 1;
2659       for (unsigned e = NumOps; i != e; ++i) {
2660         const MachineOperand& MO = MI.getOperand(i);
2661         if (isX86_64ExtendedReg(MO))
2662           REX |= 1 << 2;
2663       }
2664       break;
2665     }
2666     }
2667   }
2668   return REX;
2669 }
2670
2671 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2672 /// relative block address instruction
2673 ///
2674 static unsigned sizePCRelativeBlockAddress() {
2675   return 4;
2676 }
2677
2678 /// sizeGlobalAddress - Give the size of the emission of this global address
2679 ///
2680 static unsigned sizeGlobalAddress(bool dword) {
2681   return dword ? 8 : 4;
2682 }
2683
2684 /// sizeConstPoolAddress - Give the size of the emission of this constant
2685 /// pool address
2686 ///
2687 static unsigned sizeConstPoolAddress(bool dword) {
2688   return dword ? 8 : 4;
2689 }
2690
2691 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2692 /// symbol
2693 ///
2694 static unsigned sizeExternalSymbolAddress(bool dword) {
2695   return dword ? 8 : 4;
2696 }
2697
2698 /// sizeJumpTableAddress - Give the size of the emission of this jump
2699 /// table address
2700 ///
2701 static unsigned sizeJumpTableAddress(bool dword) {
2702   return dword ? 8 : 4;
2703 }
2704
2705 static unsigned sizeConstant(unsigned Size) {
2706   return Size;
2707 }
2708
2709 static unsigned sizeRegModRMByte(){
2710   return 1;
2711 }
2712
2713 static unsigned sizeSIBByte(){
2714   return 1;
2715 }
2716
2717 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2718   unsigned FinalSize = 0;
2719   // If this is a simple integer displacement that doesn't require a relocation.
2720   if (!RelocOp) {
2721     FinalSize += sizeConstant(4);
2722     return FinalSize;
2723   }
2724
2725   // Otherwise, this is something that requires a relocation.
2726   if (RelocOp->isGlobal()) {
2727     FinalSize += sizeGlobalAddress(false);
2728   } else if (RelocOp->isCPI()) {
2729     FinalSize += sizeConstPoolAddress(false);
2730   } else if (RelocOp->isJTI()) {
2731     FinalSize += sizeJumpTableAddress(false);
2732   } else {
2733     assert(0 && "Unknown value to relocate!");
2734   }
2735   return FinalSize;
2736 }
2737
2738 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2739                                     bool IsPIC, bool Is64BitMode) {
2740   const MachineOperand &Op3 = MI.getOperand(Op+3);
2741   int DispVal = 0;
2742   const MachineOperand *DispForReloc = 0;
2743   unsigned FinalSize = 0;
2744
2745   // Figure out what sort of displacement we have to handle here.
2746   if (Op3.isGlobal()) {
2747     DispForReloc = &Op3;
2748   } else if (Op3.isCPI()) {
2749     if (Is64BitMode || IsPIC) {
2750       DispForReloc = &Op3;
2751     } else {
2752       DispVal = 1;
2753     }
2754   } else if (Op3.isJTI()) {
2755     if (Is64BitMode || IsPIC) {
2756       DispForReloc = &Op3;
2757     } else {
2758       DispVal = 1;
2759     }
2760   } else {
2761     DispVal = 1;
2762   }
2763
2764   const MachineOperand &Base     = MI.getOperand(Op);
2765   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2766
2767   unsigned BaseReg = Base.getReg();
2768
2769   // Is a SIB byte needed?
2770   if ((!Is64BitMode || DispForReloc) && IndexReg.getReg() == 0 &&
2771       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2772     if (BaseReg == 0) {  // Just a displacement?
2773       // Emit special case [disp32] encoding
2774       ++FinalSize;
2775       FinalSize += getDisplacementFieldSize(DispForReloc);
2776     } else {
2777       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2778       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2779         // Emit simple indirect register encoding... [EAX] f.e.
2780         ++FinalSize;
2781       // Be pessimistic and assume it's a disp32, not a disp8
2782       } else {
2783         // Emit the most general non-SIB encoding: [REG+disp32]
2784         ++FinalSize;
2785         FinalSize += getDisplacementFieldSize(DispForReloc);
2786       }
2787     }
2788
2789   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2790     assert(IndexReg.getReg() != X86::ESP &&
2791            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2792
2793     bool ForceDisp32 = false;
2794     if (BaseReg == 0 || DispForReloc) {
2795       // Emit the normal disp32 encoding.
2796       ++FinalSize;
2797       ForceDisp32 = true;
2798     } else {
2799       ++FinalSize;
2800     }
2801
2802     FinalSize += sizeSIBByte();
2803
2804     // Do we need to output a displacement?
2805     if (DispVal != 0 || ForceDisp32) {
2806       FinalSize += getDisplacementFieldSize(DispForReloc);
2807     }
2808   }
2809   return FinalSize;
2810 }
2811
2812
2813 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2814                                     const TargetInstrDesc *Desc,
2815                                     bool IsPIC, bool Is64BitMode) {
2816
2817   unsigned Opcode = Desc->Opcode;
2818   unsigned FinalSize = 0;
2819
2820   // Emit the lock opcode prefix as needed.
2821   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2822
2823   // Emit segment overrid opcode prefix as needed.
2824   switch (Desc->TSFlags & X86II::SegOvrMask) {
2825   case X86II::FS:
2826   case X86II::GS:
2827    ++FinalSize;
2828    break;
2829   default: assert(0 && "Invalid segment!");
2830   case 0: break;  // No segment override!
2831   }
2832
2833   // Emit the repeat opcode prefix as needed.
2834   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2835
2836   // Emit the operand size opcode prefix as needed.
2837   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2838
2839   // Emit the address size opcode prefix as needed.
2840   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2841
2842   bool Need0FPrefix = false;
2843   switch (Desc->TSFlags & X86II::Op0Mask) {
2844   case X86II::TB:  // Two-byte opcode prefix
2845   case X86II::T8:  // 0F 38
2846   case X86II::TA:  // 0F 3A
2847     Need0FPrefix = true;
2848     break;
2849   case X86II::REP: break; // already handled.
2850   case X86II::XS:   // F3 0F
2851     ++FinalSize;
2852     Need0FPrefix = true;
2853     break;
2854   case X86II::XD:   // F2 0F
2855     ++FinalSize;
2856     Need0FPrefix = true;
2857     break;
2858   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2859   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2860     ++FinalSize;
2861     break; // Two-byte opcode prefix
2862   default: assert(0 && "Invalid prefix!");
2863   case 0: break;  // No prefix!
2864   }
2865
2866   if (Is64BitMode) {
2867     // REX prefix
2868     unsigned REX = X86InstrInfo::determineREX(MI);
2869     if (REX)
2870       ++FinalSize;
2871   }
2872
2873   // 0x0F escape code must be emitted just before the opcode.
2874   if (Need0FPrefix)
2875     ++FinalSize;
2876
2877   switch (Desc->TSFlags & X86II::Op0Mask) {
2878   case X86II::T8:  // 0F 38
2879     ++FinalSize;
2880     break;
2881   case X86II::TA:    // 0F 3A
2882     ++FinalSize;
2883     break;
2884   }
2885
2886   // If this is a two-address instruction, skip one of the register operands.
2887   unsigned NumOps = Desc->getNumOperands();
2888   unsigned CurOp = 0;
2889   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2890     CurOp++;
2891
2892   switch (Desc->TSFlags & X86II::FormMask) {
2893   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2894   case X86II::Pseudo:
2895     // Remember the current PC offset, this is the PIC relocation
2896     // base address.
2897     switch (Opcode) {
2898     default:
2899       break;
2900     case TargetInstrInfo::INLINEASM: {
2901       const MachineFunction *MF = MI.getParent()->getParent();
2902       const char *AsmStr = MI.getOperand(0).getSymbolName();
2903       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2904       FinalSize += AI->getInlineAsmLength(AsmStr);
2905       break;
2906     }
2907     case TargetInstrInfo::DBG_LABEL:
2908     case TargetInstrInfo::EH_LABEL:
2909       break;
2910     case TargetInstrInfo::IMPLICIT_DEF:
2911     case TargetInstrInfo::DECLARE:
2912     case X86::DWARF_LOC:
2913     case X86::FP_REG_KILL:
2914       break;
2915     case X86::MOVPC32r: {
2916       // This emits the "call" portion of this pseudo instruction.
2917       ++FinalSize;
2918       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2919       break;
2920     }
2921     }
2922     CurOp = NumOps;
2923     break;
2924   case X86II::RawFrm:
2925     ++FinalSize;
2926
2927     if (CurOp != NumOps) {
2928       const MachineOperand &MO = MI.getOperand(CurOp++);
2929       if (MO.isMBB()) {
2930         FinalSize += sizePCRelativeBlockAddress();
2931       } else if (MO.isGlobal()) {
2932         FinalSize += sizeGlobalAddress(false);
2933       } else if (MO.isSymbol()) {
2934         FinalSize += sizeExternalSymbolAddress(false);
2935       } else if (MO.isImm()) {
2936         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2937       } else {
2938         assert(0 && "Unknown RawFrm operand!");
2939       }
2940     }
2941     break;
2942
2943   case X86II::AddRegFrm:
2944     ++FinalSize;
2945     ++CurOp;
2946
2947     if (CurOp != NumOps) {
2948       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2949       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2950       if (MO1.isImm())
2951         FinalSize += sizeConstant(Size);
2952       else {
2953         bool dword = false;
2954         if (Opcode == X86::MOV64ri)
2955           dword = true;
2956         if (MO1.isGlobal()) {
2957           FinalSize += sizeGlobalAddress(dword);
2958         } else if (MO1.isSymbol())
2959           FinalSize += sizeExternalSymbolAddress(dword);
2960         else if (MO1.isCPI())
2961           FinalSize += sizeConstPoolAddress(dword);
2962         else if (MO1.isJTI())
2963           FinalSize += sizeJumpTableAddress(dword);
2964       }
2965     }
2966     break;
2967
2968   case X86II::MRMDestReg: {
2969     ++FinalSize;
2970     FinalSize += sizeRegModRMByte();
2971     CurOp += 2;
2972     if (CurOp != NumOps) {
2973       ++CurOp;
2974       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2975     }
2976     break;
2977   }
2978   case X86II::MRMDestMem: {
2979     ++FinalSize;
2980     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2981     CurOp += 5;
2982     if (CurOp != NumOps) {
2983       ++CurOp;
2984       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2985     }
2986     break;
2987   }
2988
2989   case X86II::MRMSrcReg:
2990     ++FinalSize;
2991     FinalSize += sizeRegModRMByte();
2992     CurOp += 2;
2993     if (CurOp != NumOps) {
2994       ++CurOp;
2995       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2996     }
2997     break;
2998
2999   case X86II::MRMSrcMem: {
3000
3001     ++FinalSize;
3002     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3003     CurOp += 5;
3004     if (CurOp != NumOps) {
3005       ++CurOp;
3006       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3007     }
3008     break;
3009   }
3010
3011   case X86II::MRM0r: case X86II::MRM1r:
3012   case X86II::MRM2r: case X86II::MRM3r:
3013   case X86II::MRM4r: case X86II::MRM5r:
3014   case X86II::MRM6r: case X86II::MRM7r:
3015     ++FinalSize;
3016     ++CurOp;
3017     FinalSize += sizeRegModRMByte();
3018
3019     if (CurOp != NumOps) {
3020       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3021       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3022       if (MO1.isImm())
3023         FinalSize += sizeConstant(Size);
3024       else {
3025         bool dword = false;
3026         if (Opcode == X86::MOV64ri32)
3027           dword = true;
3028         if (MO1.isGlobal()) {
3029           FinalSize += sizeGlobalAddress(dword);
3030         } else if (MO1.isSymbol())
3031           FinalSize += sizeExternalSymbolAddress(dword);
3032         else if (MO1.isCPI())
3033           FinalSize += sizeConstPoolAddress(dword);
3034         else if (MO1.isJTI())
3035           FinalSize += sizeJumpTableAddress(dword);
3036       }
3037     }
3038     break;
3039
3040   case X86II::MRM0m: case X86II::MRM1m:
3041   case X86II::MRM2m: case X86II::MRM3m:
3042   case X86II::MRM4m: case X86II::MRM5m:
3043   case X86II::MRM6m: case X86II::MRM7m: {
3044
3045     ++FinalSize;
3046     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3047     CurOp += 4;
3048
3049     if (CurOp != NumOps) {
3050       const MachineOperand &MO = MI.getOperand(CurOp++);
3051       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3052       if (MO.isImm())
3053         FinalSize += sizeConstant(Size);
3054       else {
3055         bool dword = false;
3056         if (Opcode == X86::MOV64mi32)
3057           dword = true;
3058         if (MO.isGlobal()) {
3059           FinalSize += sizeGlobalAddress(dword);
3060         } else if (MO.isSymbol())
3061           FinalSize += sizeExternalSymbolAddress(dword);
3062         else if (MO.isCPI())
3063           FinalSize += sizeConstPoolAddress(dword);
3064         else if (MO.isJTI())
3065           FinalSize += sizeJumpTableAddress(dword);
3066       }
3067     }
3068     break;
3069   }
3070
3071   case X86II::MRMInitReg:
3072     ++FinalSize;
3073     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3074     FinalSize += sizeRegModRMByte();
3075     ++CurOp;
3076     break;
3077   }
3078
3079   if (!Desc->isVariadic() && CurOp != NumOps) {
3080     cerr << "Cannot determine size: ";
3081     MI.dump();
3082     cerr << '\n';
3083     abort();
3084   }
3085
3086
3087   return FinalSize;
3088 }
3089
3090
3091 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3092   const TargetInstrDesc &Desc = MI->getDesc();
3093   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3094   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3095   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3096   if (Desc.getOpcode() == X86::MOVPC32r) {
3097     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3098   }
3099   return Size;
3100 }
3101
3102 /// getGlobalBaseReg - Return a virtual register initialized with the
3103 /// the global base register value. Output instructions required to
3104 /// initialize the register in the function entry block, if necessary.
3105 ///
3106 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3107   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3108          "X86-64 PIC uses RIP relative addressing");
3109
3110   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3111   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3112   if (GlobalBaseReg != 0)
3113     return GlobalBaseReg;
3114
3115   // Insert the set of GlobalBaseReg into the first MBB of the function
3116   MachineBasicBlock &FirstMBB = MF->front();
3117   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3118   DebugLoc DL = DebugLoc::getUnknownLoc();
3119   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3120   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3121   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3122
3123   const TargetInstrInfo *TII = TM.getInstrInfo();
3124   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3125   // only used in JIT code emission as displacement to pc.
3126   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC)
3127     .addImm(0);
3128
3129   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3130   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3131   if (TM.getRelocationModel() == Reloc::PIC_ &&
3132       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3133     GlobalBaseReg =
3134       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3135     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3136       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3137   } else {
3138     GlobalBaseReg = PC;
3139   }
3140
3141   X86FI->setGlobalBaseReg(GlobalBaseReg);
3142   return GlobalBaseReg;
3143 }