lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Target/TargetAsmInfo.h"
  29
  30 using namespace llvm;
  31
  32 namespace {
  33   cl::opt<bool>
  34   NoFusing("disable-spill-fusing",
  35            cl::desc("Disable fusing of spill code into instructions"));
  36   cl::opt<bool>
  37   PrintFailedFusing("print-failed-fuse-candidates",
  38                     cl::desc("Print instructions that the allocator wants to"
  39                              " fuse, but the X86 backend currently can't"),
  40                     cl::Hidden);
  41   cl::opt<bool>
  42   ReMatPICStubLoad("remat-pic-stub-load",
  43                    cl::desc("Re-materialize load from stub in PIC mode"),
  44                    cl::init(false), cl::Hidden);
  45 }
  46
  47 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  48   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  49     TM(tm), RI(tm, *this) {
  50   SmallVector<unsigned,16> AmbEntries;
  51   static const unsigned OpTbl2Addr[][2] = {
  52     { X86::ADC32ri,     X86::ADC32mi },
  53     { X86::ADC32ri8,    X86::ADC32mi8 },
  54     { X86::ADC32rr,     X86::ADC32mr },
  55     { X86::ADC64ri32,   X86::ADC64mi32 },
  56     { X86::ADC64ri8,    X86::ADC64mi8 },
  57     { X86::ADC64rr,     X86::ADC64mr },
  58     { X86::ADD16ri,     X86::ADD16mi },
  59     { X86::ADD16ri8,    X86::ADD16mi8 },
  60     { X86::ADD16rr,     X86::ADD16mr },
  61     { X86::ADD32ri,     X86::ADD32mi },
  62     { X86::ADD32ri8,    X86::ADD32mi8 },
  63     { X86::ADD32rr,     X86::ADD32mr },
  64     { X86::ADD64ri32,   X86::ADD64mi32 },
  65     { X86::ADD64ri8,    X86::ADD64mi8 },
  66     { X86::ADD64rr,     X86::ADD64mr },
  67     { X86::ADD8ri,      X86::ADD8mi },
  68     { X86::ADD8rr,      X86::ADD8mr },
  69     { X86::AND16ri,     X86::AND16mi },
  70     { X86::AND16ri8,    X86::AND16mi8 },
  71     { X86::AND16rr,     X86::AND16mr },
  72     { X86::AND32ri,     X86::AND32mi },
  73     { X86::AND32ri8,    X86::AND32mi8 },
  74     { X86::AND32rr,     X86::AND32mr },
  75     { X86::AND64ri32,   X86::AND64mi32 },
  76     { X86::AND64ri8,    X86::AND64mi8 },
  77     { X86::AND64rr,     X86::AND64mr },
  78     { X86::AND8ri,      X86::AND8mi },
  79     { X86::AND8rr,      X86::AND8mr },
  80     { X86::DEC16r,      X86::DEC16m },
  81     { X86::DEC32r,      X86::DEC32m },
  82     { X86::DEC64_16r,   X86::DEC64_16m },
  83     { X86::DEC64_32r,   X86::DEC64_32m },
  84     { X86::DEC64r,      X86::DEC64m },
  85     { X86::DEC8r,       X86::DEC8m },
  86     { X86::INC16r,      X86::INC16m },
  87     { X86::INC32r,      X86::INC32m },
  88     { X86::INC64_16r,   X86::INC64_16m },
  89     { X86::INC64_32r,   X86::INC64_32m },
  90     { X86::INC64r,      X86::INC64m },
  91     { X86::INC8r,       X86::INC8m },
  92     { X86::NEG16r,      X86::NEG16m },
  93     { X86::NEG32r,      X86::NEG32m },
  94     { X86::NEG64r,      X86::NEG64m },
  95     { X86::NEG8r,       X86::NEG8m },
  96     { X86::NOT16r,      X86::NOT16m },
  97     { X86::NOT32r,      X86::NOT32m },
  98     { X86::NOT64r,      X86::NOT64m },
  99     { X86::NOT8r,       X86::NOT8m },
 100     { X86::OR16ri,      X86::OR16mi },
 101     { X86::OR16ri8,     X86::OR16mi8 },
 102     { X86::OR16rr,      X86::OR16mr },
 103     { X86::OR32ri,      X86::OR32mi },
 104     { X86::OR32ri8,     X86::OR32mi8 },
 105     { X86::OR32rr,      X86::OR32mr },
 106     { X86::OR64ri32,    X86::OR64mi32 },
 107     { X86::OR64ri8,     X86::OR64mi8 },
 108     { X86::OR64rr,      X86::OR64mr },
 109     { X86::OR8ri,       X86::OR8mi },
 110     { X86::OR8rr,       X86::OR8mr },
 111     { X86::ROL16r1,     X86::ROL16m1 },
 112     { X86::ROL16rCL,    X86::ROL16mCL },
 113     { X86::ROL16ri,     X86::ROL16mi },
 114     { X86::ROL32r1,     X86::ROL32m1 },
 115     { X86::ROL32rCL,    X86::ROL32mCL },
 116     { X86::ROL32ri,     X86::ROL32mi },
 117     { X86::ROL64r1,     X86::ROL64m1 },
 118     { X86::ROL64rCL,    X86::ROL64mCL },
 119     { X86::ROL64ri,     X86::ROL64mi },
 120     { X86::ROL8r1,      X86::ROL8m1 },
 121     { X86::ROL8rCL,     X86::ROL8mCL },
 122     { X86::ROL8ri,      X86::ROL8mi },
 123     { X86::ROR16r1,     X86::ROR16m1 },
 124     { X86::ROR16rCL,    X86::ROR16mCL },
 125     { X86::ROR16ri,     X86::ROR16mi },
 126     { X86::ROR32r1,     X86::ROR32m1 },
 127     { X86::ROR32rCL,    X86::ROR32mCL },
 128     { X86::ROR32ri,     X86::ROR32mi },
 129     { X86::ROR64r1,     X86::ROR64m1 },
 130     { X86::ROR64rCL,    X86::ROR64mCL },
 131     { X86::ROR64ri,     X86::ROR64mi },
 132     { X86::ROR8r1,      X86::ROR8m1 },
 133     { X86::ROR8rCL,     X86::ROR8mCL },
 134     { X86::ROR8ri,      X86::ROR8mi },
 135     { X86::SAR16r1,     X86::SAR16m1 },
 136     { X86::SAR16rCL,    X86::SAR16mCL },
 137     { X86::SAR16ri,     X86::SAR16mi },
 138     { X86::SAR32r1,     X86::SAR32m1 },
 139     { X86::SAR32rCL,    X86::SAR32mCL },
 140     { X86::SAR32ri,     X86::SAR32mi },
 141     { X86::SAR64r1,     X86::SAR64m1 },
 142     { X86::SAR64rCL,    X86::SAR64mCL },
 143     { X86::SAR64ri,     X86::SAR64mi },
 144     { X86::SAR8r1,      X86::SAR8m1 },
 145     { X86::SAR8rCL,     X86::SAR8mCL },
 146     { X86::SAR8ri,      X86::SAR8mi },
 147     { X86::SBB32ri,     X86::SBB32mi },
 148     { X86::SBB32ri8,    X86::SBB32mi8 },
 149     { X86::SBB32rr,     X86::SBB32mr },
 150     { X86::SBB64ri32,   X86::SBB64mi32 },
 151     { X86::SBB64ri8,    X86::SBB64mi8 },
 152     { X86::SBB64rr,     X86::SBB64mr },
 153     { X86::SHL16rCL,    X86::SHL16mCL },
 154     { X86::SHL16ri,     X86::SHL16mi },
 155     { X86::SHL32rCL,    X86::SHL32mCL },
 156     { X86::SHL32ri,     X86::SHL32mi },
 157     { X86::SHL64rCL,    X86::SHL64mCL },
 158     { X86::SHL64ri,     X86::SHL64mi },
 159     { X86::SHL8rCL,     X86::SHL8mCL },
 160     { X86::SHL8ri,      X86::SHL8mi },
 161     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 162     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 163     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 164     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 165     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 166     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 167     { X86::SHR16r1,     X86::SHR16m1 },
 168     { X86::SHR16rCL,    X86::SHR16mCL },
 169     { X86::SHR16ri,     X86::SHR16mi },
 170     { X86::SHR32r1,     X86::SHR32m1 },
 171     { X86::SHR32rCL,    X86::SHR32mCL },
 172     { X86::SHR32ri,     X86::SHR32mi },
 173     { X86::SHR64r1,     X86::SHR64m1 },
 174     { X86::SHR64rCL,    X86::SHR64mCL },
 175     { X86::SHR64ri,     X86::SHR64mi },
 176     { X86::SHR8r1,      X86::SHR8m1 },
 177     { X86::SHR8rCL,     X86::SHR8mCL },
 178     { X86::SHR8ri,      X86::SHR8mi },
 179     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 180     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 181     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 182     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 183     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 184     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 185     { X86::SUB16ri,     X86::SUB16mi },
 186     { X86::SUB16ri8,    X86::SUB16mi8 },
 187     { X86::SUB16rr,     X86::SUB16mr },
 188     { X86::SUB32ri,     X86::SUB32mi },
 189     { X86::SUB32ri8,    X86::SUB32mi8 },
 190     { X86::SUB32rr,     X86::SUB32mr },
 191     { X86::SUB64ri32,   X86::SUB64mi32 },
 192     { X86::SUB64ri8,    X86::SUB64mi8 },
 193     { X86::SUB64rr,     X86::SUB64mr },
 194     { X86::SUB8ri,      X86::SUB8mi },
 195     { X86::SUB8rr,      X86::SUB8mr },
 196     { X86::XOR16ri,     X86::XOR16mi },
 197     { X86::XOR16ri8,    X86::XOR16mi8 },
 198     { X86::XOR16rr,     X86::XOR16mr },
 199     { X86::XOR32ri,     X86::XOR32mi },
 200     { X86::XOR32ri8,    X86::XOR32mi8 },
 201     { X86::XOR32rr,     X86::XOR32mr },
 202     { X86::XOR64ri32,   X86::XOR64mi32 },
 203     { X86::XOR64ri8,    X86::XOR64mi8 },
 204     { X86::XOR64rr,     X86::XOR64mr },
 205     { X86::XOR8ri,      X86::XOR8mi },
 206     { X86::XOR8rr,      X86::XOR8mr }
 207   };
 208
 209   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 210     unsigned RegOp = OpTbl2Addr[i][0];
 211     unsigned MemOp = OpTbl2Addr[i][1];
 212     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 213       assert(false && "Duplicated entries?");
 214     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 215     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 216                                                 std::make_pair(RegOp, AuxInfo))))
 217       AmbEntries.push_back(MemOp);
 218   }
 219
 220   // If the third value is 1, then it's folding either a load or a store.
 221   static const unsigned OpTbl0[][3] = {
 222     { X86::CALL32r,     X86::CALL32m, 1 },
 223     { X86::CALL64r,     X86::CALL64m, 1 },
 224     { X86::CMP16ri,     X86::CMP16mi, 1 },
 225     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 226     { X86::CMP16rr,     X86::CMP16mr, 1 },
 227     { X86::CMP32ri,     X86::CMP32mi, 1 },
 228     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 229     { X86::CMP32rr,     X86::CMP32mr, 1 },
 230     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 231     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 232     { X86::CMP64rr,     X86::CMP64mr, 1 },
 233     { X86::CMP8ri,      X86::CMP8mi, 1 },
 234     { X86::CMP8rr,      X86::CMP8mr, 1 },
 235     { X86::DIV16r,      X86::DIV16m, 1 },
 236     { X86::DIV32r,      X86::DIV32m, 1 },
 237     { X86::DIV64r,      X86::DIV64m, 1 },
 238     { X86::DIV8r,       X86::DIV8m, 1 },
 239     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 240     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 241     { X86::IDIV16r,     X86::IDIV16m, 1 },
 242     { X86::IDIV32r,     X86::IDIV32m, 1 },
 243     { X86::IDIV64r,     X86::IDIV64m, 1 },
 244     { X86::IDIV8r,      X86::IDIV8m, 1 },
 245     { X86::IMUL16r,     X86::IMUL16m, 1 },
 246     { X86::IMUL32r,     X86::IMUL32m, 1 },
 247     { X86::IMUL64r,     X86::IMUL64m, 1 },
 248     { X86::IMUL8r,      X86::IMUL8m, 1 },
 249     { X86::JMP32r,      X86::JMP32m, 1 },
 250     { X86::JMP64r,      X86::JMP64m, 1 },
 251     { X86::MOV16ri,     X86::MOV16mi, 0 },
 252     { X86::MOV16rr,     X86::MOV16mr, 0 },
 253     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 254     { X86::MOV32ri,     X86::MOV32mi, 0 },
 255     { X86::MOV32rr,     X86::MOV32mr, 0 },
 256     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 257     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 258     { X86::MOV64rr,     X86::MOV64mr, 0 },
 259     { X86::MOV8ri,      X86::MOV8mi, 0 },
 260     { X86::MOV8rr,      X86::MOV8mr, 0 },
 261     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 262     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 263     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 264     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 265     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 266     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 267     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 268     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 269     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 270     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 271     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 272     { X86::MUL16r,      X86::MUL16m, 1 },
 273     { X86::MUL32r,      X86::MUL32m, 1 },
 274     { X86::MUL64r,      X86::MUL64m, 1 },
 275     { X86::MUL8r,       X86::MUL8m, 1 },
 276     { X86::SETAEr,      X86::SETAEm, 0 },
 277     { X86::SETAr,       X86::SETAm, 0 },
 278     { X86::SETBEr,      X86::SETBEm, 0 },
 279     { X86::SETBr,       X86::SETBm, 0 },
 280     { X86::SETEr,       X86::SETEm, 0 },
 281     { X86::SETGEr,      X86::SETGEm, 0 },
 282     { X86::SETGr,       X86::SETGm, 0 },
 283     { X86::SETLEr,      X86::SETLEm, 0 },
 284     { X86::SETLr,       X86::SETLm, 0 },
 285     { X86::SETNEr,      X86::SETNEm, 0 },
 286     { X86::SETNPr,      X86::SETNPm, 0 },
 287     { X86::SETNSr,      X86::SETNSm, 0 },
 288     { X86::SETPr,       X86::SETPm, 0 },
 289     { X86::SETSr,       X86::SETSm, 0 },
 290     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 291     { X86::TEST16ri,    X86::TEST16mi, 1 },
 292     { X86::TEST32ri,    X86::TEST32mi, 1 },
 293     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 294     { X86::TEST8ri,     X86::TEST8mi, 1 }
 295   };
 296
 297   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 298     unsigned RegOp = OpTbl0[i][0];
 299     unsigned MemOp = OpTbl0[i][1];
 300     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 301       assert(false && "Duplicated entries?");
 302     unsigned FoldedLoad = OpTbl0[i][2];
 303     // Index 0, folded load or store.
 304     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 305     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 306       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 307                                                std::make_pair(RegOp, AuxInfo))))
 308         AmbEntries.push_back(MemOp);
 309   }
 310
 311   static const unsigned OpTbl1[][2] = {
 312     { X86::CMP16rr,         X86::CMP16rm },
 313     { X86::CMP32rr,         X86::CMP32rm },
 314     { X86::CMP64rr,         X86::CMP64rm },
 315     { X86::CMP8rr,          X86::CMP8rm },
 316     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 317     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 318     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 319     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 320     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 321     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 322     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 323     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 324     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 325     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 326     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 327     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 328     { X86::IMUL16rri,       X86::IMUL16rmi },
 329     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 330     { X86::IMUL32rri,       X86::IMUL32rmi },
 331     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 332     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 333     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 334     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 335     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 336     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 337     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 338     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 339     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 340     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 341     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 342     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 343     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 344     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 345     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 346     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 347     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 348     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 349     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 350     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 351     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 352     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 353     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 354     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 355     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 356     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 357     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 358     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 359     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 360     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 361     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 362     { X86::MOV16rr,         X86::MOV16rm },
 363     { X86::MOV16to16_,      X86::MOV16_rm },
 364     { X86::MOV32rr,         X86::MOV32rm },
 365     { X86::MOV32to32_,      X86::MOV32_rm },
 366     { X86::MOV64rr,         X86::MOV64rm },
 367     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 368     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 369     { X86::MOV8rr,          X86::MOV8rm },
 370     { X86::MOVAPDrr,        X86::MOVAPDrm },
 371     { X86::MOVAPSrr,        X86::MOVAPSrm },
 372     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 373     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 374     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 375     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 376     { X86::MOVSDrr,         X86::MOVSDrm },
 377     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 378     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 379     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 380     { X86::MOVSSrr,         X86::MOVSSrm },
 381     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 382     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 383     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 384     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 385     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 386     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 387     { X86::MOVUPDrr,        X86::MOVUPDrm },
 388     { X86::MOVUPSrr,        X86::MOVUPSrm },
 389     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 390     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 391     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 392     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 393     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 394     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 395     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 396     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 397     { X86::PSHUFDri,        X86::PSHUFDmi },
 398     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 399     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 400     { X86::RCPPSr,          X86::RCPPSm },
 401     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 402     { X86::RSQRTPSr,        X86::RSQRTPSm },
 403     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 404     { X86::RSQRTSSr,        X86::RSQRTSSm },
 405     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 406     { X86::SQRTPDr,         X86::SQRTPDm },
 407     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 408     { X86::SQRTPSr,         X86::SQRTPSm },
 409     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 410     { X86::SQRTSDr,         X86::SQRTSDm },
 411     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 412     { X86::SQRTSSr,         X86::SQRTSSm },
 413     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 414     { X86::TEST16rr,        X86::TEST16rm },
 415     { X86::TEST32rr,        X86::TEST32rm },
 416     { X86::TEST64rr,        X86::TEST64rm },
 417     { X86::TEST8rr,         X86::TEST8rm },
 418     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 419     { X86::UCOMISDrr,       X86::UCOMISDrm },
 420     { X86::UCOMISSrr,       X86::UCOMISSrm }
 421   };
 422
 423   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 424     unsigned RegOp = OpTbl1[i][0];
 425     unsigned MemOp = OpTbl1[i][1];
 426     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 427       assert(false && "Duplicated entries?");
 428     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 429     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 430       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 431                                                std::make_pair(RegOp, AuxInfo))))
 432         AmbEntries.push_back(MemOp);
 433   }
 434
 435   static const unsigned OpTbl2[][2] = {
 436     { X86::ADC32rr,         X86::ADC32rm },
 437     { X86::ADC64rr,         X86::ADC64rm },
 438     { X86::ADD16rr,         X86::ADD16rm },
 439     { X86::ADD32rr,         X86::ADD32rm },
 440     { X86::ADD64rr,         X86::ADD64rm },
 441     { X86::ADD8rr,          X86::ADD8rm },
 442     { X86::ADDPDrr,         X86::ADDPDrm },
 443     { X86::ADDPSrr,         X86::ADDPSrm },
 444     { X86::ADDSDrr,         X86::ADDSDrm },
 445     { X86::ADDSSrr,         X86::ADDSSrm },
 446     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 447     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 448     { X86::AND16rr,         X86::AND16rm },
 449     { X86::AND32rr,         X86::AND32rm },
 450     { X86::AND64rr,         X86::AND64rm },
 451     { X86::AND8rr,          X86::AND8rm },
 452     { X86::ANDNPDrr,        X86::ANDNPDrm },
 453     { X86::ANDNPSrr,        X86::ANDNPSrm },
 454     { X86::ANDPDrr,         X86::ANDPDrm },
 455     { X86::ANDPSrr,         X86::ANDPSrm },
 456     { X86::CMOVA16rr,       X86::CMOVA16rm },
 457     { X86::CMOVA32rr,       X86::CMOVA32rm },
 458     { X86::CMOVA64rr,       X86::CMOVA64rm },
 459     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 460     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 461     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 462     { X86::CMOVB16rr,       X86::CMOVB16rm },
 463     { X86::CMOVB32rr,       X86::CMOVB32rm },
 464     { X86::CMOVB64rr,       X86::CMOVB64rm },
 465     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 466     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 467     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 468     { X86::CMOVE16rr,       X86::CMOVE16rm },
 469     { X86::CMOVE32rr,       X86::CMOVE32rm },
 470     { X86::CMOVE64rr,       X86::CMOVE64rm },
 471     { X86::CMOVG16rr,       X86::CMOVG16rm },
 472     { X86::CMOVG32rr,       X86::CMOVG32rm },
 473     { X86::CMOVG64rr,       X86::CMOVG64rm },
 474     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 475     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 476     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 477     { X86::CMOVL16rr,       X86::CMOVL16rm },
 478     { X86::CMOVL32rr,       X86::CMOVL32rm },
 479     { X86::CMOVL64rr,       X86::CMOVL64rm },
 480     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 481     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 482     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 483     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 484     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 485     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 486     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 487     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 488     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 489     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 490     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 491     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 492     { X86::CMOVP16rr,       X86::CMOVP16rm },
 493     { X86::CMOVP32rr,       X86::CMOVP32rm },
 494     { X86::CMOVP64rr,       X86::CMOVP64rm },
 495     { X86::CMOVS16rr,       X86::CMOVS16rm },
 496     { X86::CMOVS32rr,       X86::CMOVS32rm },
 497     { X86::CMOVS64rr,       X86::CMOVS64rm },
 498     { X86::CMPPDrri,        X86::CMPPDrmi },
 499     { X86::CMPPSrri,        X86::CMPPSrmi },
 500     { X86::CMPSDrr,         X86::CMPSDrm },
 501     { X86::CMPSSrr,         X86::CMPSSrm },
 502     { X86::DIVPDrr,         X86::DIVPDrm },
 503     { X86::DIVPSrr,         X86::DIVPSrm },
 504     { X86::DIVSDrr,         X86::DIVSDrm },
 505     { X86::DIVSSrr,         X86::DIVSSrm },
 506     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 507     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 508     { X86::FsANDPDrr,       X86::FsANDPDrm },
 509     { X86::FsANDPSrr,       X86::FsANDPSrm },
 510     { X86::FsORPDrr,        X86::FsORPDrm },
 511     { X86::FsORPSrr,        X86::FsORPSrm },
 512     { X86::FsXORPDrr,       X86::FsXORPDrm },
 513     { X86::FsXORPSrr,       X86::FsXORPSrm },
 514     { X86::HADDPDrr,        X86::HADDPDrm },
 515     { X86::HADDPSrr,        X86::HADDPSrm },
 516     { X86::HSUBPDrr,        X86::HSUBPDrm },
 517     { X86::HSUBPSrr,        X86::HSUBPSrm },
 518     { X86::IMUL16rr,        X86::IMUL16rm },
 519     { X86::IMUL32rr,        X86::IMUL32rm },
 520     { X86::IMUL64rr,        X86::IMUL64rm },
 521     { X86::MAXPDrr,         X86::MAXPDrm },
 522     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 523     { X86::MAXPSrr,         X86::MAXPSrm },
 524     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 525     { X86::MAXSDrr,         X86::MAXSDrm },
 526     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 527     { X86::MAXSSrr,         X86::MAXSSrm },
 528     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 529     { X86::MINPDrr,         X86::MINPDrm },
 530     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 531     { X86::MINPSrr,         X86::MINPSrm },
 532     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 533     { X86::MINSDrr,         X86::MINSDrm },
 534     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 535     { X86::MINSSrr,         X86::MINSSrm },
 536     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 537     { X86::MULPDrr,         X86::MULPDrm },
 538     { X86::MULPSrr,         X86::MULPSrm },
 539     { X86::MULSDrr,         X86::MULSDrm },
 540     { X86::MULSSrr,         X86::MULSSrm },
 541     { X86::OR16rr,          X86::OR16rm },
 542     { X86::OR32rr,          X86::OR32rm },
 543     { X86::OR64rr,          X86::OR64rm },
 544     { X86::OR8rr,           X86::OR8rm },
 545     { X86::ORPDrr,          X86::ORPDrm },
 546     { X86::ORPSrr,          X86::ORPSrm },
 547     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 548     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 549     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 550     { X86::PADDBrr,         X86::PADDBrm },
 551     { X86::PADDDrr,         X86::PADDDrm },
 552     { X86::PADDQrr,         X86::PADDQrm },
 553     { X86::PADDSBrr,        X86::PADDSBrm },
 554     { X86::PADDSWrr,        X86::PADDSWrm },
 555     { X86::PADDWrr,         X86::PADDWrm },
 556     { X86::PANDNrr,         X86::PANDNrm },
 557     { X86::PANDrr,          X86::PANDrm },
 558     { X86::PAVGBrr,         X86::PAVGBrm },
 559     { X86::PAVGWrr,         X86::PAVGWrm },
 560     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 561     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 562     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 563     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 564     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 565     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 566     { X86::PINSRWrri,       X86::PINSRWrmi },
 567     { X86::PMADDWDrr,       X86::PMADDWDrm },
 568     { X86::PMAXSWrr,        X86::PMAXSWrm },
 569     { X86::PMAXUBrr,        X86::PMAXUBrm },
 570     { X86::PMINSWrr,        X86::PMINSWrm },
 571     { X86::PMINUBrr,        X86::PMINUBrm },
 572     { X86::PMULDQrr,        X86::PMULDQrm },
 573     { X86::PMULDQrr_int,    X86::PMULDQrm_int },
 574     { X86::PMULHUWrr,       X86::PMULHUWrm },
 575     { X86::PMULHWrr,        X86::PMULHWrm },
 576     { X86::PMULLDrr,        X86::PMULLDrm },
 577     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 578     { X86::PMULLWrr,        X86::PMULLWrm },
 579     { X86::PMULUDQrr,       X86::PMULUDQrm },
 580     { X86::PORrr,           X86::PORrm },
 581     { X86::PSADBWrr,        X86::PSADBWrm },
 582     { X86::PSLLDrr,         X86::PSLLDrm },
 583     { X86::PSLLQrr,         X86::PSLLQrm },
 584     { X86::PSLLWrr,         X86::PSLLWrm },
 585     { X86::PSRADrr,         X86::PSRADrm },
 586     { X86::PSRAWrr,         X86::PSRAWrm },
 587     { X86::PSRLDrr,         X86::PSRLDrm },
 588     { X86::PSRLQrr,         X86::PSRLQrm },
 589     { X86::PSRLWrr,         X86::PSRLWrm },
 590     { X86::PSUBBrr,         X86::PSUBBrm },
 591     { X86::PSUBDrr,         X86::PSUBDrm },
 592     { X86::PSUBSBrr,        X86::PSUBSBrm },
 593     { X86::PSUBSWrr,        X86::PSUBSWrm },
 594     { X86::PSUBWrr,         X86::PSUBWrm },
 595     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 596     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 597     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 598     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 599     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 600     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 601     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 602     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 603     { X86::PXORrr,          X86::PXORrm },
 604     { X86::SBB32rr,         X86::SBB32rm },
 605     { X86::SBB64rr,         X86::SBB64rm },
 606     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 607     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 608     { X86::SUB16rr,         X86::SUB16rm },
 609     { X86::SUB32rr,         X86::SUB32rm },
 610     { X86::SUB64rr,         X86::SUB64rm },
 611     { X86::SUB8rr,          X86::SUB8rm },
 612     { X86::SUBPDrr,         X86::SUBPDrm },
 613     { X86::SUBPSrr,         X86::SUBPSrm },
 614     { X86::SUBSDrr,         X86::SUBSDrm },
 615     { X86::SUBSSrr,         X86::SUBSSrm },
 616     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 617     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 618     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 619     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 620     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 621     { X86::XOR16rr,         X86::XOR16rm },
 622     { X86::XOR32rr,         X86::XOR32rm },
 623     { X86::XOR64rr,         X86::XOR64rm },
 624     { X86::XOR8rr,          X86::XOR8rm },
 625     { X86::XORPDrr,         X86::XORPDrm },
 626     { X86::XORPSrr,         X86::XORPSrm }
 627   };
 628
 629   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 630     unsigned RegOp = OpTbl2[i][0];
 631     unsigned MemOp = OpTbl2[i][1];
 632     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 633       assert(false && "Duplicated entries?");
 634     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 635     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 636                                                std::make_pair(RegOp, AuxInfo))))
 637       AmbEntries.push_back(MemOp);
 638   }
 639
 640   // Remove ambiguous entries.
 641   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 642 }
 643
 644 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 645                                unsigned& sourceReg,
 646                                unsigned& destReg) const {
 647   switch (MI.getOpcode()) {
 648   default:
 649     return false;
 650   case X86::MOV8rr:
 651   case X86::MOV16rr:
 652   case X86::MOV32rr:
 653   case X86::MOV64rr:
 654   case X86::MOV16to16_:
 655   case X86::MOV32to32_:
 656   case X86::MOVSSrr:
 657   case X86::MOVSDrr:
 658
 659   // FP Stack register class copies
 660   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 661   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 662   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 663
 664   case X86::FsMOVAPSrr:
 665   case X86::FsMOVAPDrr:
 666   case X86::MOVAPSrr:
 667   case X86::MOVAPDrr:
 668   case X86::MOVSS2PSrr:
 669   case X86::MOVSD2PDrr:
 670   case X86::MOVPS2SSrr:
 671   case X86::MOVPD2SDrr:
 672   case X86::MMX_MOVD64rr:
 673   case X86::MMX_MOVQ64rr:
 674     assert(MI.getNumOperands() >= 2 &&
 675            MI.getOperand(0).isRegister() &&
 676            MI.getOperand(1).isRegister() &&
 677            "invalid register-register move instruction");
 678     sourceReg = MI.getOperand(1).getReg();
 679     destReg = MI.getOperand(0).getReg();
 680     return true;
 681   }
 682 }
 683
 684 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 685                                            int &FrameIndex) const {
 686   switch (MI->getOpcode()) {
 687   default: break;
 688   case X86::MOV8rm:
 689   case X86::MOV16rm:
 690   case X86::MOV16_rm:
 691   case X86::MOV32rm:
 692   case X86::MOV32_rm:
 693   case X86::MOV64rm:
 694   case X86::LD_Fp64m:
 695   case X86::MOVSSrm:
 696   case X86::MOVSDrm:
 697   case X86::MOVAPSrm:
 698   case X86::MOVAPDrm:
 699   case X86::MMX_MOVD64rm:
 700   case X86::MMX_MOVQ64rm:
 701     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 702         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 703         MI->getOperand(2).getImm() == 1 &&
 704         MI->getOperand(3).getReg() == 0 &&
 705         MI->getOperand(4).getImm() == 0) {
 706       FrameIndex = MI->getOperand(1).getIndex();
 707       return MI->getOperand(0).getReg();
 708     }
 709     break;
 710   }
 711   return 0;
 712 }
 713
 714 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 715                                           int &FrameIndex) const {
 716   switch (MI->getOpcode()) {
 717   default: break;
 718   case X86::MOV8mr:
 719   case X86::MOV16mr:
 720   case X86::MOV16_mr:
 721   case X86::MOV32mr:
 722   case X86::MOV32_mr:
 723   case X86::MOV64mr:
 724   case X86::ST_FpP64m:
 725   case X86::MOVSSmr:
 726   case X86::MOVSDmr:
 727   case X86::MOVAPSmr:
 728   case X86::MOVAPDmr:
 729   case X86::MMX_MOVD64mr:
 730   case X86::MMX_MOVQ64mr:
 731   case X86::MMX_MOVNTQmr:
 732     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 733         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 734         MI->getOperand(1).getImm() == 1 &&
 735         MI->getOperand(2).getReg() == 0 &&
 736         MI->getOperand(3).getImm() == 0) {
 737       FrameIndex = MI->getOperand(0).getIndex();
 738       return MI->getOperand(4).getReg();
 739     }
 740     break;
 741   }
 742   return 0;
 743 }
 744
 745
 746 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 747 /// X86::MOVPC32r.
 748 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 749   bool isPICBase = false;
 750   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 751          E = MRI.def_end(); I != E; ++I) {
 752     MachineInstr *DefMI = I.getOperand().getParent();
 753     if (DefMI->getOpcode() != X86::MOVPC32r)
 754       return false;
 755     assert(!isPICBase && "More than one PIC base?");
 756     isPICBase = true;
 757   }
 758   return isPICBase;
 759 }
 760
 761 /// isGVStub - Return true if the GV requires an extra load to get the
 762 /// real address.
 763 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 764   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 765 }
 766
 767 bool
 768 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 769   switch (MI->getOpcode()) {
 770   default: break;
 771     case X86::MOV8rm:
 772     case X86::MOV16rm:
 773     case X86::MOV16_rm:
 774     case X86::MOV32rm:
 775     case X86::MOV32_rm:
 776     case X86::MOV64rm:
 777     case X86::LD_Fp64m:
 778     case X86::MOVSSrm:
 779     case X86::MOVSDrm:
 780     case X86::MOVAPSrm:
 781     case X86::MOVAPDrm:
 782     case X86::MMX_MOVD64rm:
 783     case X86::MMX_MOVQ64rm: {
 784       // Loads from constant pools are trivially rematerializable.
 785       if (MI->getOperand(1).isReg() &&
 786           MI->getOperand(2).isImm() &&
 787           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 788           (MI->getOperand(4).isCPI() ||
 789            (MI->getOperand(4).isGlobal() &&
 790             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 791         unsigned BaseReg = MI->getOperand(1).getReg();
 792         if (BaseReg == 0)
 793           return true;
 794         // Allow re-materialization of PIC load.
 795         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 796           return false;
 797         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 798         bool isPICBase = false;
 799         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 800                E = MRI.def_end(); I != E; ++I) {
 801           MachineInstr *DefMI = I.getOperand().getParent();
 802           if (DefMI->getOpcode() != X86::MOVPC32r)
 803             return false;
 804           assert(!isPICBase && "More than one PIC base?");
 805           isPICBase = true;
 806         }
 807         return isPICBase;
 808       }
 809       return false;
 810     }
 811
 812      case X86::LEA32r:
 813      case X86::LEA64r: {
 814        if (MI->getOperand(1).isReg() &&
 815            MI->getOperand(2).isImm() &&
 816            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 817            !MI->getOperand(4).isReg()) {
 818          // lea fi#, lea GV, etc. are all rematerializable.
 819          unsigned BaseReg = MI->getOperand(1).getReg();
 820          if (BaseReg == 0)
 821            return true;
 822          // Allow re-materialization of lea PICBase + x.
 823          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 824          return regIsPICBase(BaseReg, MRI);
 825        }
 826        return false;
 827      }
 828   }
 829
 830   // All other instructions marked M_REMATERIALIZABLE are always trivially
 831   // rematerializable.
 832   return true;
 833 }
 834
 835 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 836 /// would clobber the EFLAGS condition register. Note the result may be
 837 /// conservative. If it cannot definitely determine the safety after visiting
 838 /// two instructions it assumes it's not safe.
 839 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 840                                   MachineBasicBlock::iterator I) {
 841   // For compile time consideration, if we are not able to determine the
 842   // safety after visiting 2 instructions, we will assume it's not safe.
 843   for (unsigned i = 0; i < 2; ++i) {
 844     if (I == MBB.end())
 845       // Reached end of block, it's safe.
 846       return true;
 847     bool SeenDef = false;
 848     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 849       MachineOperand &MO = I->getOperand(j);
 850       if (!MO.isRegister())
 851         continue;
 852       if (MO.getReg() == X86::EFLAGS) {
 853         if (MO.isUse())
 854           return false;
 855         SeenDef = true;
 856       }
 857     }
 858
 859     if (SeenDef)
 860       // This instruction defines EFLAGS, no need to look any further.
 861       return true;
 862     ++I;
 863   }
 864
 865   // Conservative answer.
 866   return false;
 867 }
 868
 869 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 870                                  MachineBasicBlock::iterator I,
 871                                  unsigned DestReg,
 872                                  const MachineInstr *Orig) const {
 873   unsigned SubIdx = Orig->getOperand(0).isReg()
 874     ? Orig->getOperand(0).getSubReg() : 0;
 875   bool ChangeSubIdx = SubIdx != 0;
 876   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 877     DestReg = RI.getSubReg(DestReg, SubIdx);
 878     SubIdx = 0;
 879   }
 880
 881   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 882   // Re-materialize them as movri instructions to avoid side effects.
 883   bool Emitted = false;
 884   switch (Orig->getOpcode()) {
 885   default: break;
 886   case X86::MOV8r0:
 887   case X86::MOV16r0:
 888   case X86::MOV32r0:
 889   case X86::MOV64r0: {
 890     if (!isSafeToClobberEFLAGS(MBB, I)) {
 891       unsigned Opc = 0;
 892       switch (Orig->getOpcode()) {
 893       default: break;
 894       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 895       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 896       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 897       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 898       }
 899       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 900       Emitted = true;
 901     }
 902     break;
 903   }
 904   }
 905
 906   if (!Emitted) {
 907     MachineInstr *MI = Orig->clone();
 908     MI->getOperand(0).setReg(DestReg);
 909     MBB.insert(I, MI);
 910   }
 911
 912   if (ChangeSubIdx) {
 913     MachineInstr *NewMI = prior(I);
 914     NewMI->getOperand(0).setSubReg(SubIdx);
 915   }
 916 }
 917
 918 /// isInvariantLoad - Return true if the specified instruction (which is marked
 919 /// mayLoad) is loading from a location whose value is invariant across the
 920 /// function.  For example, loading a value from the constant pool or from
 921 /// from the argument area of a function if it does not change.  This should
 922 /// only return true of *all* loads the instruction does are invariant (if it
 923 /// does multiple loads).
 924 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 925   // This code cares about loads from three cases: constant pool entries,
 926   // invariant argument slots, and global stubs.  In order to handle these cases
 927   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 928   // operand and base our analysis on it.  This is safe because the address of
 929   // none of these three cases is ever used as anything other than a load base
 930   // and X86 doesn't have any instructions that load from multiple places.
 931
 932   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 933     const MachineOperand &MO = MI->getOperand(i);
 934     // Loads from constant pools are trivially invariant.
 935     if (MO.isCPI())
 936       return true;
 937
 938     if (MO.isGlobal())
 939       return isGVStub(MO.getGlobal(), TM);
 940
 941     // If this is a load from an invariant stack slot, the load is a constant.
 942     if (MO.isFI()) {
 943       const MachineFrameInfo &MFI =
 944         *MI->getParent()->getParent()->getFrameInfo();
 945       int Idx = MO.getIndex();
 946       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 947     }
 948   }
 949
 950   // All other instances of these instructions are presumed to have other
 951   // issues.
 952   return false;
 953 }
 954
 955 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 956 /// is not marked dead.
 957 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 958   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 959     MachineOperand &MO = MI->getOperand(i);
 960     if (MO.isRegister() && MO.isDef() &&
 961         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 962       return true;
 963     }
 964   }
 965   return false;
 966 }
 967
 968 /// convertToThreeAddress - This method must be implemented by targets that
 969 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 970 /// may be able to convert a two-address instruction into a true
 971 /// three-address instruction on demand.  This allows the X86 target (for
 972 /// example) to convert ADD and SHL instructions into LEA instructions if they
 973 /// would require register copies due to two-addressness.
 974 ///
 975 /// This method returns a null pointer if the transformation cannot be
 976 /// performed, otherwise it returns the new instruction.
 977 ///
 978 MachineInstr *
 979 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 980                                     MachineBasicBlock::iterator &MBBI,
 981                                     LiveVariables *LV) const {
 982   MachineInstr *MI = MBBI;
 983   // All instructions input are two-addr instructions.  Get the known operands.
 984   unsigned Dest = MI->getOperand(0).getReg();
 985   unsigned Src = MI->getOperand(1).getReg();
 986
 987   MachineInstr *NewMI = NULL;
 988   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 989   // we have better subtarget support, enable the 16-bit LEA generation here.
 990   bool DisableLEA16 = true;
 991
 992   unsigned MIOpc = MI->getOpcode();
 993   switch (MIOpc) {
 994   case X86::SHUFPSrri: {
 995     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 996     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 997
 998     unsigned A = MI->getOperand(0).getReg();
 999     unsigned B = MI->getOperand(1).getReg();
1000     unsigned C = MI->getOperand(2).getReg();
1001     unsigned M = MI->getOperand(3).getImm();
1002     if (B != C) return 0;
1003     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
1004     break;
1005   }
1006   case X86::SHL64ri: {
1007     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1008     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1009     // the flags produced by a shift yet, so this is safe.
1010     unsigned Dest = MI->getOperand(0).getReg();
1011     unsigned Src = MI->getOperand(1).getReg();
1012     unsigned ShAmt = MI->getOperand(2).getImm();
1013     if (ShAmt == 0 || ShAmt >= 4) return 0;
1014
1015     NewMI = BuildMI(get(X86::LEA64r), Dest)
1016       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1017     break;
1018   }
1019   case X86::SHL32ri: {
1020     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1021     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1022     // the flags produced by a shift yet, so this is safe.
1023     unsigned Dest = MI->getOperand(0).getReg();
1024     unsigned Src = MI->getOperand(1).getReg();
1025     unsigned ShAmt = MI->getOperand(2).getImm();
1026     if (ShAmt == 0 || ShAmt >= 4) return 0;
1027
1028     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1029       X86::LEA64_32r : X86::LEA32r;
1030     NewMI = BuildMI(get(Opc), Dest)
1031       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1032     break;
1033   }
1034   case X86::SHL16ri: {
1035     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1036     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1037     // the flags produced by a shift yet, so this is safe.
1038     unsigned Dest = MI->getOperand(0).getReg();
1039     unsigned Src = MI->getOperand(1).getReg();
1040     unsigned ShAmt = MI->getOperand(2).getImm();
1041     if (ShAmt == 0 || ShAmt >= 4) return 0;
1042
1043     if (DisableLEA16) {
1044       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1045       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1046       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1047         ? X86::LEA64_32r : X86::LEA32r;
1048       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1049       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1050
1051       // Build and insert into an implicit UNDEF value. This is OK because
1052       // well be shifting and then extracting the lower 16-bits.
1053       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
1054
1055       MachineInstr *Ins =
1056        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
1057                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
1058
1059       NewMI = BuildMI(get(Opc), leaOutReg)
1060         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
1061
1062       MachineInstr *Ext =
1063         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
1064          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
1065       Ext->copyKillDeadInfo(MI);
1066
1067       MFI->insert(MBBI, Undef);
1068       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1069       if (LV) {
1070         LV->instructionChanged(MI, NewMI);  // Update live variables
1071         LV->addVirtualRegisterKilled(leaInReg, NewMI);
1072       }
1073       MFI->insert(MBBI, NewMI);          // Insert the new inst
1074       if (LV) LV->addVirtualRegisterKilled(leaOutReg, Ext);
1075       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1076       return Ext;
1077     } else {
1078       NewMI = BuildMI(get(X86::LEA16r), Dest)
1079         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1080     }
1081     break;
1082   }
1083   default: {
1084     // The following opcodes also sets the condition code register(s). Only
1085     // convert them to equivalent lea if the condition code register def's
1086     // are dead!
1087     if (hasLiveCondCodeDef(MI))
1088       return 0;
1089
1090     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1091     switch (MIOpc) {
1092     default: return 0;
1093     case X86::INC64r:
1094     case X86::INC32r: {
1095       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1096       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1097         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1098       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1099       break;
1100     }
1101     case X86::INC16r:
1102     case X86::INC64_16r:
1103       if (DisableLEA16) return 0;
1104       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1105       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1106       break;
1107     case X86::DEC64r:
1108     case X86::DEC32r: {
1109       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1110       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1111         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1112       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1113       break;
1114     }
1115     case X86::DEC16r:
1116     case X86::DEC64_16r:
1117       if (DisableLEA16) return 0;
1118       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1119       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1120       break;
1121     case X86::ADD64rr:
1122     case X86::ADD32rr: {
1123       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1124       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1125         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1126       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1127                         MI->getOperand(2).getReg());
1128       break;
1129     }
1130     case X86::ADD16rr:
1131       if (DisableLEA16) return 0;
1132       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1133       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1134                         MI->getOperand(2).getReg());
1135       break;
1136     case X86::ADD64ri32:
1137     case X86::ADD64ri8:
1138       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1139       if (MI->getOperand(2).isImmediate())
1140         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1141                              MI->getOperand(2).getImm());
1142       break;
1143     case X86::ADD32ri:
1144     case X86::ADD32ri8:
1145       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1146       if (MI->getOperand(2).isImmediate()) {
1147         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1148         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1149                              MI->getOperand(2).getImm());
1150       }
1151       break;
1152     case X86::ADD16ri:
1153     case X86::ADD16ri8:
1154       if (DisableLEA16) return 0;
1155       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1156       if (MI->getOperand(2).isImmediate())
1157         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1158                              MI->getOperand(2).getImm());
1159       break;
1160     case X86::SHL16ri:
1161       if (DisableLEA16) return 0;
1162     case X86::SHL32ri:
1163     case X86::SHL64ri: {
1164       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1165              "Unknown shl instruction!");
1166       unsigned ShAmt = MI->getOperand(2).getImm();
1167       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1168         X86AddressMode AM;
1169         AM.Scale = 1 << ShAmt;
1170         AM.IndexReg = Src;
1171         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1172           : (MIOpc == X86::SHL32ri
1173              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1174         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1175       }
1176       break;
1177     }
1178     }
1179   }
1180   }
1181
1182   if (!NewMI) return 0;
1183
1184   NewMI->copyKillDeadInfo(MI);
1185   if (LV) LV->instructionChanged(MI, NewMI);  // Update live variables
1186   MFI->insert(MBBI, NewMI);          // Insert the new inst
1187   return NewMI;
1188 }
1189
1190 /// commuteInstruction - We have a few instructions that must be hacked on to
1191 /// commute them.
1192 ///
1193 MachineInstr *
1194 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1195   switch (MI->getOpcode()) {
1196   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1197   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1198   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1199   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1200   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1201   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1202     unsigned Opc;
1203     unsigned Size;
1204     switch (MI->getOpcode()) {
1205     default: assert(0 && "Unreachable!");
1206     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1207     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1208     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1209     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1210     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1211     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1212     }
1213     unsigned Amt = MI->getOperand(3).getImm();
1214     unsigned A = MI->getOperand(0).getReg();
1215     unsigned B = MI->getOperand(1).getReg();
1216     unsigned C = MI->getOperand(2).getReg();
1217     bool AisDead = MI->getOperand(0).isDead();
1218     bool BisKill = MI->getOperand(1).isKill();
1219     bool CisKill = MI->getOperand(2).isKill();
1220     // If machine instrs are no longer in two-address forms, update
1221     // destination register as well.
1222     if (A == B) {
1223       // Must be two address instruction!
1224       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1225              "Expecting a two-address instruction!");
1226       A = C;
1227       CisKill = false;
1228     }
1229     return BuildMI(get(Opc)).addReg(A, true, false, false, AisDead)
1230       .addReg(C, false, false, CisKill)
1231       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1232   }
1233   case X86::CMOVB16rr:
1234   case X86::CMOVB32rr:
1235   case X86::CMOVB64rr:
1236   case X86::CMOVAE16rr:
1237   case X86::CMOVAE32rr:
1238   case X86::CMOVAE64rr:
1239   case X86::CMOVE16rr:
1240   case X86::CMOVE32rr:
1241   case X86::CMOVE64rr:
1242   case X86::CMOVNE16rr:
1243   case X86::CMOVNE32rr:
1244   case X86::CMOVNE64rr:
1245   case X86::CMOVBE16rr:
1246   case X86::CMOVBE32rr:
1247   case X86::CMOVBE64rr:
1248   case X86::CMOVA16rr:
1249   case X86::CMOVA32rr:
1250   case X86::CMOVA64rr:
1251   case X86::CMOVL16rr:
1252   case X86::CMOVL32rr:
1253   case X86::CMOVL64rr:
1254   case X86::CMOVGE16rr:
1255   case X86::CMOVGE32rr:
1256   case X86::CMOVGE64rr:
1257   case X86::CMOVLE16rr:
1258   case X86::CMOVLE32rr:
1259   case X86::CMOVLE64rr:
1260   case X86::CMOVG16rr:
1261   case X86::CMOVG32rr:
1262   case X86::CMOVG64rr:
1263   case X86::CMOVS16rr:
1264   case X86::CMOVS32rr:
1265   case X86::CMOVS64rr:
1266   case X86::CMOVNS16rr:
1267   case X86::CMOVNS32rr:
1268   case X86::CMOVNS64rr:
1269   case X86::CMOVP16rr:
1270   case X86::CMOVP32rr:
1271   case X86::CMOVP64rr:
1272   case X86::CMOVNP16rr:
1273   case X86::CMOVNP32rr:
1274   case X86::CMOVNP64rr: {
1275     unsigned Opc = 0;
1276     switch (MI->getOpcode()) {
1277     default: break;
1278     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1279     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1280     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1281     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1282     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1283     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1284     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1285     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1286     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1287     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1288     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1289     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1290     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1291     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1292     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1293     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1294     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1295     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1296     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1297     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1298     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1299     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1300     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1301     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1302     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1303     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1304     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1305     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1306     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1307     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1308     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1309     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1310     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1311     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1312     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1313     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1314     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1315     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1316     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1317     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1318     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1319     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1320     }
1321
1322     MI->setDesc(get(Opc));
1323     // Fallthrough intended.
1324   }
1325   default:
1326     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1327   }
1328 }
1329
1330 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1331   switch (BrOpc) {
1332   default: return X86::COND_INVALID;
1333   case X86::JE:  return X86::COND_E;
1334   case X86::JNE: return X86::COND_NE;
1335   case X86::JL:  return X86::COND_L;
1336   case X86::JLE: return X86::COND_LE;
1337   case X86::JG:  return X86::COND_G;
1338   case X86::JGE: return X86::COND_GE;
1339   case X86::JB:  return X86::COND_B;
1340   case X86::JBE: return X86::COND_BE;
1341   case X86::JA:  return X86::COND_A;
1342   case X86::JAE: return X86::COND_AE;
1343   case X86::JS:  return X86::COND_S;
1344   case X86::JNS: return X86::COND_NS;
1345   case X86::JP:  return X86::COND_P;
1346   case X86::JNP: return X86::COND_NP;
1347   case X86::JO:  return X86::COND_O;
1348   case X86::JNO: return X86::COND_NO;
1349   }
1350 }
1351
1352 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1353   switch (CC) {
1354   default: assert(0 && "Illegal condition code!");
1355   case X86::COND_E:  return X86::JE;
1356   case X86::COND_NE: return X86::JNE;
1357   case X86::COND_L:  return X86::JL;
1358   case X86::COND_LE: return X86::JLE;
1359   case X86::COND_G:  return X86::JG;
1360   case X86::COND_GE: return X86::JGE;
1361   case X86::COND_B:  return X86::JB;
1362   case X86::COND_BE: return X86::JBE;
1363   case X86::COND_A:  return X86::JA;
1364   case X86::COND_AE: return X86::JAE;
1365   case X86::COND_S:  return X86::JS;
1366   case X86::COND_NS: return X86::JNS;
1367   case X86::COND_P:  return X86::JP;
1368   case X86::COND_NP: return X86::JNP;
1369   case X86::COND_O:  return X86::JO;
1370   case X86::COND_NO: return X86::JNO;
1371   }
1372 }
1373
1374 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1375 /// e.g. turning COND_E to COND_NE.
1376 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1377   switch (CC) {
1378   default: assert(0 && "Illegal condition code!");
1379   case X86::COND_E:  return X86::COND_NE;
1380   case X86::COND_NE: return X86::COND_E;
1381   case X86::COND_L:  return X86::COND_GE;
1382   case X86::COND_LE: return X86::COND_G;
1383   case X86::COND_G:  return X86::COND_LE;
1384   case X86::COND_GE: return X86::COND_L;
1385   case X86::COND_B:  return X86::COND_AE;
1386   case X86::COND_BE: return X86::COND_A;
1387   case X86::COND_A:  return X86::COND_BE;
1388   case X86::COND_AE: return X86::COND_B;
1389   case X86::COND_S:  return X86::COND_NS;
1390   case X86::COND_NS: return X86::COND_S;
1391   case X86::COND_P:  return X86::COND_NP;
1392   case X86::COND_NP: return X86::COND_P;
1393   case X86::COND_O:  return X86::COND_NO;
1394   case X86::COND_NO: return X86::COND_O;
1395   }
1396 }
1397
1398 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1399   const TargetInstrDesc &TID = MI->getDesc();
1400   if (!TID.isTerminator()) return false;
1401
1402   // Conditional branch is a special case.
1403   if (TID.isBranch() && !TID.isBarrier())
1404     return true;
1405   if (!TID.isPredicable())
1406     return true;
1407   return !isPredicated(MI);
1408 }
1409
1410 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1411 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1412                                                const X86InstrInfo &TII) {
1413   if (MI->getOpcode() == X86::FP_REG_KILL)
1414     return false;
1415   return TII.isUnpredicatedTerminator(MI);
1416 }
1417
1418 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1419                                  MachineBasicBlock *&TBB,
1420                                  MachineBasicBlock *&FBB,
1421                                  std::vector<MachineOperand> &Cond) const {
1422   // If the block has no terminators, it just falls into the block after it.
1423   MachineBasicBlock::iterator I = MBB.end();
1424   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1425     return false;
1426
1427   // Get the last instruction in the block.
1428   MachineInstr *LastInst = I;
1429
1430   // If there is only one terminator instruction, process it.
1431   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1432     if (!LastInst->getDesc().isBranch())
1433       return true;
1434
1435     // If the block ends with a branch there are 3 possibilities:
1436     // it's an unconditional, conditional, or indirect branch.
1437
1438     if (LastInst->getOpcode() == X86::JMP) {
1439       TBB = LastInst->getOperand(0).getMBB();
1440       return false;
1441     }
1442     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1443     if (BranchCode == X86::COND_INVALID)
1444       return true;  // Can't handle indirect branch.
1445
1446     // Otherwise, block ends with fall-through condbranch.
1447     TBB = LastInst->getOperand(0).getMBB();
1448     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1449     return false;
1450   }
1451
1452   // Get the instruction before it if it's a terminator.
1453   MachineInstr *SecondLastInst = I;
1454
1455   // If there are three terminators, we don't know what sort of block this is.
1456   if (SecondLastInst && I != MBB.begin() &&
1457       isBrAnalysisUnpredicatedTerminator(--I, *this))
1458     return true;
1459
1460   // If the block ends with X86::JMP and a conditional branch, handle it.
1461   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1462   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1463     TBB = SecondLastInst->getOperand(0).getMBB();
1464     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1465     FBB = LastInst->getOperand(0).getMBB();
1466     return false;
1467   }
1468
1469   // If the block ends with two X86::JMPs, handle it.  The second one is not
1470   // executed, so remove it.
1471   if (SecondLastInst->getOpcode() == X86::JMP &&
1472       LastInst->getOpcode() == X86::JMP) {
1473     TBB = SecondLastInst->getOperand(0).getMBB();
1474     I = LastInst;
1475     I->eraseFromParent();
1476     return false;
1477   }
1478
1479   // Otherwise, can't handle this.
1480   return true;
1481 }
1482
1483 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1484   MachineBasicBlock::iterator I = MBB.end();
1485   if (I == MBB.begin()) return 0;
1486   --I;
1487   if (I->getOpcode() != X86::JMP &&
1488       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1489     return 0;
1490
1491   // Remove the branch.
1492   I->eraseFromParent();
1493
1494   I = MBB.end();
1495
1496   if (I == MBB.begin()) return 1;
1497   --I;
1498   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1499     return 1;
1500
1501   // Remove the branch.
1502   I->eraseFromParent();
1503   return 2;
1504 }
1505
1506 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1507                                                      MachineOperand &MO) {
1508   if (MO.isRegister())
1509     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1510                      false, false, MO.getSubReg());
1511   else if (MO.isImmediate())
1512     MIB = MIB.addImm(MO.getImm());
1513   else if (MO.isFrameIndex())
1514     MIB = MIB.addFrameIndex(MO.getIndex());
1515   else if (MO.isGlobalAddress())
1516     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1517   else if (MO.isConstantPoolIndex())
1518     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1519   else if (MO.isJumpTableIndex())
1520     MIB = MIB.addJumpTableIndex(MO.getIndex());
1521   else if (MO.isExternalSymbol())
1522     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1523   else
1524     assert(0 && "Unknown operand for X86InstrAddOperand!");
1525
1526   return MIB;
1527 }
1528
1529 unsigned
1530 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1531                            MachineBasicBlock *FBB,
1532                            const std::vector<MachineOperand> &Cond) const {
1533   // Shouldn't be a fall through.
1534   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1535   assert((Cond.size() == 1 || Cond.size() == 0) &&
1536          "X86 branch conditions have one component!");
1537
1538   if (FBB == 0) { // One way branch.
1539     if (Cond.empty()) {
1540       // Unconditional branch?
1541       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1542     } else {
1543       // Conditional branch.
1544       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1545       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1546     }
1547     return 1;
1548   }
1549
1550   // Two-way Conditional branch.
1551   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1552   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1553   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1554   return 2;
1555 }
1556
1557 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1558                                 MachineBasicBlock::iterator MI,
1559                                 unsigned DestReg, unsigned SrcReg,
1560                                 const TargetRegisterClass *DestRC,
1561                                 const TargetRegisterClass *SrcRC) const {
1562   if (DestRC == SrcRC) {
1563     unsigned Opc;
1564     if (DestRC == &X86::GR64RegClass) {
1565       Opc = X86::MOV64rr;
1566     } else if (DestRC == &X86::GR32RegClass) {
1567       Opc = X86::MOV32rr;
1568     } else if (DestRC == &X86::GR16RegClass) {
1569       Opc = X86::MOV16rr;
1570     } else if (DestRC == &X86::GR8RegClass) {
1571       Opc = X86::MOV8rr;
1572     } else if (DestRC == &X86::GR32_RegClass) {
1573       Opc = X86::MOV32_rr;
1574     } else if (DestRC == &X86::GR16_RegClass) {
1575       Opc = X86::MOV16_rr;
1576     } else if (DestRC == &X86::RFP32RegClass) {
1577       Opc = X86::MOV_Fp3232;
1578     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1579       Opc = X86::MOV_Fp6464;
1580     } else if (DestRC == &X86::RFP80RegClass) {
1581       Opc = X86::MOV_Fp8080;
1582     } else if (DestRC == &X86::FR32RegClass) {
1583       Opc = X86::FsMOVAPSrr;
1584     } else if (DestRC == &X86::FR64RegClass) {
1585       Opc = X86::FsMOVAPDrr;
1586     } else if (DestRC == &X86::VR128RegClass) {
1587       Opc = X86::MOVAPSrr;
1588     } else if (DestRC == &X86::VR64RegClass) {
1589       Opc = X86::MMX_MOVQ64rr;
1590     } else {
1591       assert(0 && "Unknown regclass");
1592       abort();
1593     }
1594     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1595     return;
1596   }
1597
1598   // Moving EFLAGS to / from another register requires a push and a pop.
1599   if (SrcRC == &X86::CCRRegClass) {
1600     assert(SrcReg == X86::EFLAGS);
1601     if (DestRC == &X86::GR64RegClass) {
1602       BuildMI(MBB, MI, get(X86::PUSHFQ));
1603       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1604       return;
1605     } else if (DestRC == &X86::GR32RegClass) {
1606       BuildMI(MBB, MI, get(X86::PUSHFD));
1607       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1608       return;
1609     }
1610   } else if (DestRC == &X86::CCRRegClass) {
1611     assert(DestReg == X86::EFLAGS);
1612     if (SrcRC == &X86::GR64RegClass) {
1613       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1614       BuildMI(MBB, MI, get(X86::POPFQ));
1615       return;
1616     } else if (SrcRC == &X86::GR32RegClass) {
1617       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1618       BuildMI(MBB, MI, get(X86::POPFD));
1619       return;
1620     }
1621   }
1622
1623   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1624   if (SrcRC == &X86::RSTRegClass) {
1625     // Copying from ST(0)/ST(1).
1626     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1627            "Can only copy from ST(0)/ST(1) right now");
1628     bool isST0 = SrcReg == X86::ST0;
1629     unsigned Opc;
1630     if (DestRC == &X86::RFP32RegClass)
1631       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1632     else if (DestRC == &X86::RFP64RegClass)
1633       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1634     else {
1635       assert(DestRC == &X86::RFP80RegClass);
1636       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1637     }
1638     BuildMI(MBB, MI, get(Opc), DestReg);
1639     return;
1640   }
1641
1642   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1643   if (DestRC == &X86::RSTRegClass) {
1644     // Copying to ST(0).  FIXME: handle ST(1) also
1645     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1646     unsigned Opc;
1647     if (SrcRC == &X86::RFP32RegClass)
1648       Opc = X86::FpSET_ST0_32;
1649     else if (SrcRC == &X86::RFP64RegClass)
1650       Opc = X86::FpSET_ST0_64;
1651     else {
1652       assert(SrcRC == &X86::RFP80RegClass);
1653       Opc = X86::FpSET_ST0_80;
1654     }
1655     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1656     return;
1657   }
1658
1659   assert(0 && "Not yet supported!");
1660   abort();
1661 }
1662
1663 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1664                                   unsigned StackAlign) {
1665   unsigned Opc = 0;
1666   if (RC == &X86::GR64RegClass) {
1667     Opc = X86::MOV64mr;
1668   } else if (RC == &X86::GR32RegClass) {
1669     Opc = X86::MOV32mr;
1670   } else if (RC == &X86::GR16RegClass) {
1671     Opc = X86::MOV16mr;
1672   } else if (RC == &X86::GR8RegClass) {
1673     Opc = X86::MOV8mr;
1674   } else if (RC == &X86::GR32_RegClass) {
1675     Opc = X86::MOV32_mr;
1676   } else if (RC == &X86::GR16_RegClass) {
1677     Opc = X86::MOV16_mr;
1678   } else if (RC == &X86::RFP80RegClass) {
1679     Opc = X86::ST_FpP80m;   // pops
1680   } else if (RC == &X86::RFP64RegClass) {
1681     Opc = X86::ST_Fp64m;
1682   } else if (RC == &X86::RFP32RegClass) {
1683     Opc = X86::ST_Fp32m;
1684   } else if (RC == &X86::FR32RegClass) {
1685     Opc = X86::MOVSSmr;
1686   } else if (RC == &X86::FR64RegClass) {
1687     Opc = X86::MOVSDmr;
1688   } else if (RC == &X86::VR128RegClass) {
1689     // FIXME: Use movaps once we are capable of selectively
1690     // aligning functions that spill SSE registers on 16-byte boundaries.
1691     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1692   } else if (RC == &X86::VR64RegClass) {
1693     Opc = X86::MMX_MOVQ64mr;
1694   } else {
1695     assert(0 && "Unknown regclass");
1696     abort();
1697   }
1698
1699   return Opc;
1700 }
1701
1702 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1703                                        MachineBasicBlock::iterator MI,
1704                                        unsigned SrcReg, bool isKill, int FrameIdx,
1705                                        const TargetRegisterClass *RC) const {
1706   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1707   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1708     .addReg(SrcReg, false, false, isKill);
1709 }
1710
1711 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1712                                   bool isKill,
1713                                   SmallVectorImpl<MachineOperand> &Addr,
1714                                   const TargetRegisterClass *RC,
1715                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1716   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1717   MachineInstrBuilder MIB = BuildMI(get(Opc));
1718   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1719     MIB = X86InstrAddOperand(MIB, Addr[i]);
1720   MIB.addReg(SrcReg, false, false, isKill);
1721   NewMIs.push_back(MIB);
1722 }
1723
1724 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1725                                  unsigned StackAlign) {
1726   unsigned Opc = 0;
1727   if (RC == &X86::GR64RegClass) {
1728     Opc = X86::MOV64rm;
1729   } else if (RC == &X86::GR32RegClass) {
1730     Opc = X86::MOV32rm;
1731   } else if (RC == &X86::GR16RegClass) {
1732     Opc = X86::MOV16rm;
1733   } else if (RC == &X86::GR8RegClass) {
1734     Opc = X86::MOV8rm;
1735   } else if (RC == &X86::GR32_RegClass) {
1736     Opc = X86::MOV32_rm;
1737   } else if (RC == &X86::GR16_RegClass) {
1738     Opc = X86::MOV16_rm;
1739   } else if (RC == &X86::RFP80RegClass) {
1740     Opc = X86::LD_Fp80m;
1741   } else if (RC == &X86::RFP64RegClass) {
1742     Opc = X86::LD_Fp64m;
1743   } else if (RC == &X86::RFP32RegClass) {
1744     Opc = X86::LD_Fp32m;
1745   } else if (RC == &X86::FR32RegClass) {
1746     Opc = X86::MOVSSrm;
1747   } else if (RC == &X86::FR64RegClass) {
1748     Opc = X86::MOVSDrm;
1749   } else if (RC == &X86::VR128RegClass) {
1750     // FIXME: Use movaps once we are capable of selectively
1751     // aligning functions that spill SSE registers on 16-byte boundaries.
1752     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1753   } else if (RC == &X86::VR64RegClass) {
1754     Opc = X86::MMX_MOVQ64rm;
1755   } else {
1756     assert(0 && "Unknown regclass");
1757     abort();
1758   }
1759
1760   return Opc;
1761 }
1762
1763 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1764                                            MachineBasicBlock::iterator MI,
1765                                            unsigned DestReg, int FrameIdx,
1766                                            const TargetRegisterClass *RC) const{
1767   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1768   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1769 }
1770
1771 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1772                                       SmallVectorImpl<MachineOperand> &Addr,
1773                                       const TargetRegisterClass *RC,
1774                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1775   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1776   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1777   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1778     MIB = X86InstrAddOperand(MIB, Addr[i]);
1779   NewMIs.push_back(MIB);
1780 }
1781
1782 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1783                                                 MachineBasicBlock::iterator MI,
1784                                 const std::vector<CalleeSavedInfo> &CSI) const {
1785   if (CSI.empty())
1786     return false;
1787
1788   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1789   unsigned SlotSize = is64Bit ? 8 : 4;
1790
1791   MachineFunction &MF = *MBB.getParent();
1792   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1793   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1794
1795   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1796   for (unsigned i = CSI.size(); i != 0; --i) {
1797     unsigned Reg = CSI[i-1].getReg();
1798     // Add the callee-saved register as live-in. It's killed at the spill.
1799     MBB.addLiveIn(Reg);
1800     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1801   }
1802   return true;
1803 }
1804
1805 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1806                                                  MachineBasicBlock::iterator MI,
1807                                 const std::vector<CalleeSavedInfo> &CSI) const {
1808   if (CSI.empty())
1809     return false;
1810
1811   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1812
1813   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1814   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1815     unsigned Reg = CSI[i].getReg();
1816     BuildMI(MBB, MI, get(Opc), Reg);
1817   }
1818   return true;
1819 }
1820
1821 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1822                                      SmallVector<MachineOperand,4> &MOs,
1823                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1824   // Create the base instruction with the memory operand as the first part.
1825   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1826   MachineInstrBuilder MIB(NewMI);
1827   unsigned NumAddrOps = MOs.size();
1828   for (unsigned i = 0; i != NumAddrOps; ++i)
1829     MIB = X86InstrAddOperand(MIB, MOs[i]);
1830   if (NumAddrOps < 4)  // FrameIndex only
1831     MIB.addImm(1).addReg(0).addImm(0);
1832
1833   // Loop over the rest of the ri operands, converting them over.
1834   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1835   for (unsigned i = 0; i != NumOps; ++i) {
1836     MachineOperand &MO = MI->getOperand(i+2);
1837     MIB = X86InstrAddOperand(MIB, MO);
1838   }
1839   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1840     MachineOperand &MO = MI->getOperand(i);
1841     MIB = X86InstrAddOperand(MIB, MO);
1842   }
1843   return MIB;
1844 }
1845
1846 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1847                               SmallVector<MachineOperand,4> &MOs,
1848                               MachineInstr *MI, const TargetInstrInfo &TII) {
1849   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1850   MachineInstrBuilder MIB(NewMI);
1851
1852   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1853     MachineOperand &MO = MI->getOperand(i);
1854     if (i == OpNo) {
1855       assert(MO.isRegister() && "Expected to fold into reg operand!");
1856       unsigned NumAddrOps = MOs.size();
1857       for (unsigned i = 0; i != NumAddrOps; ++i)
1858         MIB = X86InstrAddOperand(MIB, MOs[i]);
1859       if (NumAddrOps < 4)  // FrameIndex only
1860         MIB.addImm(1).addReg(0).addImm(0);
1861     } else {
1862       MIB = X86InstrAddOperand(MIB, MO);
1863     }
1864   }
1865   return MIB;
1866 }
1867
1868 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1869                                 SmallVector<MachineOperand,4> &MOs,
1870                                 MachineInstr *MI) {
1871   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1872
1873   unsigned NumAddrOps = MOs.size();
1874   for (unsigned i = 0; i != NumAddrOps; ++i)
1875     MIB = X86InstrAddOperand(MIB, MOs[i]);
1876   if (NumAddrOps < 4)  // FrameIndex only
1877     MIB.addImm(1).addReg(0).addImm(0);
1878   return MIB.addImm(0);
1879 }
1880
1881 MachineInstr*
1882 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1883                                 SmallVector<MachineOperand,4> &MOs) const {
1884   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1885   bool isTwoAddrFold = false;
1886   unsigned NumOps = MI->getDesc().getNumOperands();
1887   bool isTwoAddr = NumOps > 1 &&
1888     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1889
1890   MachineInstr *NewMI = NULL;
1891   // Folding a memory location into the two-address part of a two-address
1892   // instruction is different than folding it other places.  It requires
1893   // replacing the *two* registers with the memory location.
1894   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1895       MI->getOperand(0).isRegister() &&
1896       MI->getOperand(1).isRegister() &&
1897       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1898     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1899     isTwoAddrFold = true;
1900   } else if (i == 0) { // If operand 0
1901     if (MI->getOpcode() == X86::MOV16r0)
1902       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1903     else if (MI->getOpcode() == X86::MOV32r0)
1904       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1905     else if (MI->getOpcode() == X86::MOV64r0)
1906       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1907     else if (MI->getOpcode() == X86::MOV8r0)
1908       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1909     if (NewMI) {
1910       NewMI->copyKillDeadInfo(MI);
1911       return NewMI;
1912     }
1913
1914     OpcodeTablePtr = &RegOp2MemOpTable0;
1915   } else if (i == 1) {
1916     OpcodeTablePtr = &RegOp2MemOpTable1;
1917   } else if (i == 2) {
1918     OpcodeTablePtr = &RegOp2MemOpTable2;
1919   }
1920
1921   // If table selected...
1922   if (OpcodeTablePtr) {
1923     // Find the Opcode to fuse
1924     DenseMap<unsigned*, unsigned>::iterator I =
1925       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1926     if (I != OpcodeTablePtr->end()) {
1927       if (isTwoAddrFold)
1928         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1929       else
1930         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1931       NewMI->copyKillDeadInfo(MI);
1932       return NewMI;
1933     }
1934   }
1935
1936   // No fusion
1937   if (PrintFailedFusing)
1938     cerr << "We failed to fuse operand " << i << *MI;
1939   return NULL;
1940 }
1941
1942
1943 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1944                                               MachineInstr *MI,
1945                                               SmallVectorImpl<unsigned> &Ops,
1946                                               int FrameIndex) const {
1947   // Check switch flag
1948   if (NoFusing) return NULL;
1949
1950   const MachineFrameInfo *MFI = MF.getFrameInfo();
1951   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1952   // FIXME: Move alignment requirement into tables?
1953   if (Alignment < 16) {
1954     switch (MI->getOpcode()) {
1955     default: break;
1956     // Not always safe to fold movsd into these instructions since their load
1957     // folding variants expects the address to be 16 byte aligned.
1958     case X86::FsANDNPDrr:
1959     case X86::FsANDNPSrr:
1960     case X86::FsANDPDrr:
1961     case X86::FsANDPSrr:
1962     case X86::FsORPDrr:
1963     case X86::FsORPSrr:
1964     case X86::FsXORPDrr:
1965     case X86::FsXORPSrr:
1966       return NULL;
1967     }
1968   }
1969
1970   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1971     unsigned NewOpc = 0;
1972     switch (MI->getOpcode()) {
1973     default: return NULL;
1974     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1975     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1976     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1977     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1978     }
1979     // Change to CMPXXri r, 0 first.
1980     MI->setDesc(get(NewOpc));
1981     MI->getOperand(1).ChangeToImmediate(0);
1982   } else if (Ops.size() != 1)
1983     return NULL;
1984
1985   SmallVector<MachineOperand,4> MOs;
1986   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1987   return foldMemoryOperand(MI, Ops[0], MOs);
1988 }
1989
1990 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1991                                               MachineInstr *MI,
1992                                               SmallVectorImpl<unsigned> &Ops,
1993                                               MachineInstr *LoadMI) const {
1994   // Check switch flag
1995   if (NoFusing) return NULL;
1996
1997   unsigned Alignment = 0;
1998   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1999     const MachineMemOperand &MRO = LoadMI->getMemOperand(i);
2000     unsigned Align = MRO.getAlignment();
2001     if (Align > Alignment)
2002       Alignment = Align;
2003   }
2004
2005   // FIXME: Move alignment requirement into tables?
2006   if (Alignment < 16) {
2007     switch (MI->getOpcode()) {
2008     default: break;
2009     // Not always safe to fold movsd into these instructions since their load
2010     // folding variants expects the address to be 16 byte aligned.
2011     case X86::FsANDNPDrr:
2012     case X86::FsANDNPSrr:
2013     case X86::FsANDPDrr:
2014     case X86::FsANDPSrr:
2015     case X86::FsORPDrr:
2016     case X86::FsORPSrr:
2017     case X86::FsXORPDrr:
2018     case X86::FsXORPSrr:
2019       return NULL;
2020     }
2021   }
2022
2023   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2024     unsigned NewOpc = 0;
2025     switch (MI->getOpcode()) {
2026     default: return NULL;
2027     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2028     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2029     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2030     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2031     }
2032     // Change to CMPXXri r, 0 first.
2033     MI->setDesc(get(NewOpc));
2034     MI->getOperand(1).ChangeToImmediate(0);
2035   } else if (Ops.size() != 1)
2036     return NULL;
2037
2038   SmallVector<MachineOperand,4> MOs;
2039   unsigned NumOps = LoadMI->getDesc().getNumOperands();
2040   for (unsigned i = NumOps - 4; i != NumOps; ++i)
2041     MOs.push_back(LoadMI->getOperand(i));
2042   return foldMemoryOperand(MI, Ops[0], MOs);
2043 }
2044
2045
2046 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
2047                                         SmallVectorImpl<unsigned> &Ops) const {
2048   // Check switch flag
2049   if (NoFusing) return 0;
2050
2051   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2052     switch (MI->getOpcode()) {
2053     default: return false;
2054     case X86::TEST8rr:
2055     case X86::TEST16rr:
2056     case X86::TEST32rr:
2057     case X86::TEST64rr:
2058       return true;
2059     }
2060   }
2061
2062   if (Ops.size() != 1)
2063     return false;
2064
2065   unsigned OpNum = Ops[0];
2066   unsigned Opc = MI->getOpcode();
2067   unsigned NumOps = MI->getDesc().getNumOperands();
2068   bool isTwoAddr = NumOps > 1 &&
2069     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2070
2071   // Folding a memory location into the two-address part of a two-address
2072   // instruction is different than folding it other places.  It requires
2073   // replacing the *two* registers with the memory location.
2074   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2075   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2076     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2077   } else if (OpNum == 0) { // If operand 0
2078     switch (Opc) {
2079     case X86::MOV16r0:
2080     case X86::MOV32r0:
2081     case X86::MOV64r0:
2082     case X86::MOV8r0:
2083       return true;
2084     default: break;
2085     }
2086     OpcodeTablePtr = &RegOp2MemOpTable0;
2087   } else if (OpNum == 1) {
2088     OpcodeTablePtr = &RegOp2MemOpTable1;
2089   } else if (OpNum == 2) {
2090     OpcodeTablePtr = &RegOp2MemOpTable2;
2091   }
2092
2093   if (OpcodeTablePtr) {
2094     // Find the Opcode to fuse
2095     DenseMap<unsigned*, unsigned>::iterator I =
2096       OpcodeTablePtr->find((unsigned*)Opc);
2097     if (I != OpcodeTablePtr->end())
2098       return true;
2099   }
2100   return false;
2101 }
2102
2103 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2104                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2105                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2106   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2107     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2108   if (I == MemOp2RegOpTable.end())
2109     return false;
2110   unsigned Opc = I->second.first;
2111   unsigned Index = I->second.second & 0xf;
2112   bool FoldedLoad = I->second.second & (1 << 4);
2113   bool FoldedStore = I->second.second & (1 << 5);
2114   if (UnfoldLoad && !FoldedLoad)
2115     return false;
2116   UnfoldLoad &= FoldedLoad;
2117   if (UnfoldStore && !FoldedStore)
2118     return false;
2119   UnfoldStore &= FoldedStore;
2120
2121   const TargetInstrDesc &TID = get(Opc);
2122   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2123   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2124     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2125   SmallVector<MachineOperand,4> AddrOps;
2126   SmallVector<MachineOperand,2> BeforeOps;
2127   SmallVector<MachineOperand,2> AfterOps;
2128   SmallVector<MachineOperand,4> ImpOps;
2129   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2130     MachineOperand &Op = MI->getOperand(i);
2131     if (i >= Index && i < Index+4)
2132       AddrOps.push_back(Op);
2133     else if (Op.isRegister() && Op.isImplicit())
2134       ImpOps.push_back(Op);
2135     else if (i < Index)
2136       BeforeOps.push_back(Op);
2137     else if (i > Index)
2138       AfterOps.push_back(Op);
2139   }
2140
2141   // Emit the load instruction.
2142   if (UnfoldLoad) {
2143     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2144     if (UnfoldStore) {
2145       // Address operands cannot be marked isKill.
2146       for (unsigned i = 1; i != 5; ++i) {
2147         MachineOperand &MO = NewMIs[0]->getOperand(i);
2148         if (MO.isRegister())
2149           MO.setIsKill(false);
2150       }
2151     }
2152   }
2153
2154   // Emit the data processing instruction.
2155   MachineInstr *DataMI = new MachineInstr(TID, true);
2156   MachineInstrBuilder MIB(DataMI);
2157
2158   if (FoldedStore)
2159     MIB.addReg(Reg, true);
2160   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2161     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2162   if (FoldedLoad)
2163     MIB.addReg(Reg);
2164   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2165     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2166   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2167     MachineOperand &MO = ImpOps[i];
2168     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2169   }
2170   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2171   unsigned NewOpc = 0;
2172   switch (DataMI->getOpcode()) {
2173   default: break;
2174   case X86::CMP64ri32:
2175   case X86::CMP32ri:
2176   case X86::CMP16ri:
2177   case X86::CMP8ri: {
2178     MachineOperand &MO0 = DataMI->getOperand(0);
2179     MachineOperand &MO1 = DataMI->getOperand(1);
2180     if (MO1.getImm() == 0) {
2181       switch (DataMI->getOpcode()) {
2182       default: break;
2183       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2184       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2185       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2186       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2187       }
2188       DataMI->setDesc(get(NewOpc));
2189       MO1.ChangeToRegister(MO0.getReg(), false);
2190     }
2191   }
2192   }
2193   NewMIs.push_back(DataMI);
2194
2195   // Emit the store instruction.
2196   if (UnfoldStore) {
2197     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2198     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2199       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2200     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2201   }
2202
2203   return true;
2204 }
2205
2206 bool
2207 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2208                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2209   if (!N->isTargetOpcode())
2210     return false;
2211
2212   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2213     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2214   if (I == MemOp2RegOpTable.end())
2215     return false;
2216   unsigned Opc = I->second.first;
2217   unsigned Index = I->second.second & 0xf;
2218   bool FoldedLoad = I->second.second & (1 << 4);
2219   bool FoldedStore = I->second.second & (1 << 5);
2220   const TargetInstrDesc &TID = get(Opc);
2221   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2222   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2223     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2224   std::vector<SDOperand> AddrOps;
2225   std::vector<SDOperand> BeforeOps;
2226   std::vector<SDOperand> AfterOps;
2227   unsigned NumOps = N->getNumOperands();
2228   for (unsigned i = 0; i != NumOps-1; ++i) {
2229     SDOperand Op = N->getOperand(i);
2230     if (i >= Index && i < Index+4)
2231       AddrOps.push_back(Op);
2232     else if (i < Index)
2233       BeforeOps.push_back(Op);
2234     else if (i > Index)
2235       AfterOps.push_back(Op);
2236   }
2237   SDOperand Chain = N->getOperand(NumOps-1);
2238   AddrOps.push_back(Chain);
2239
2240   // Emit the load instruction.
2241   SDNode *Load = 0;
2242   if (FoldedLoad) {
2243     MVT VT = *RC->vt_begin();
2244     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2245                              MVT::Other, &AddrOps[0], AddrOps.size());
2246     NewNodes.push_back(Load);
2247   }
2248
2249   // Emit the data processing instruction.
2250   std::vector<MVT> VTs;
2251   const TargetRegisterClass *DstRC = 0;
2252   if (TID.getNumDefs() > 0) {
2253     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2254     DstRC = DstTOI.isLookupPtrRegClass()
2255       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2256     VTs.push_back(*DstRC->vt_begin());
2257   }
2258   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2259     MVT VT = N->getValueType(i);
2260     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2261       VTs.push_back(VT);
2262   }
2263   if (Load)
2264     BeforeOps.push_back(SDOperand(Load, 0));
2265   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2266   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2267   NewNodes.push_back(NewNode);
2268
2269   // Emit the store instruction.
2270   if (FoldedStore) {
2271     AddrOps.pop_back();
2272     AddrOps.push_back(SDOperand(NewNode, 0));
2273     AddrOps.push_back(Chain);
2274     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2275                                       MVT::Other, &AddrOps[0], AddrOps.size());
2276     NewNodes.push_back(Store);
2277   }
2278
2279   return true;
2280 }
2281
2282 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2283                                       bool UnfoldLoad, bool UnfoldStore) const {
2284   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2285     MemOp2RegOpTable.find((unsigned*)Opc);
2286   if (I == MemOp2RegOpTable.end())
2287     return 0;
2288   bool FoldedLoad = I->second.second & (1 << 4);
2289   bool FoldedStore = I->second.second & (1 << 5);
2290   if (UnfoldLoad && !FoldedLoad)
2291     return 0;
2292   if (UnfoldStore && !FoldedStore)
2293     return 0;
2294   return I->second.first;
2295 }
2296
2297 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2298   if (MBB.empty()) return false;
2299
2300   switch (MBB.back().getOpcode()) {
2301   case X86::TCRETURNri:
2302   case X86::TCRETURNdi:
2303   case X86::RET:     // Return.
2304   case X86::RETI:
2305   case X86::TAILJMPd:
2306   case X86::TAILJMPr:
2307   case X86::TAILJMPm:
2308   case X86::JMP:     // Uncond branch.
2309   case X86::JMP32r:  // Indirect branch.
2310   case X86::JMP64r:  // Indirect branch (64-bit).
2311   case X86::JMP32m:  // Indirect branch through mem.
2312   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2313     return true;
2314   default: return false;
2315   }
2316 }
2317
2318 bool X86InstrInfo::
2319 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2320   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2321   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2322   return false;
2323 }
2324
2325 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2326   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2327   if (Subtarget->is64Bit())
2328     return &X86::GR64RegClass;
2329   else
2330     return &X86::GR32RegClass;
2331 }
2332
2333 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2334   switch (Desc->TSFlags & X86II::ImmMask) {
2335   case X86II::Imm8:   return 1;
2336   case X86II::Imm16:  return 2;
2337   case X86II::Imm32:  return 4;
2338   case X86II::Imm64:  return 8;
2339   default: assert(0 && "Immediate size not set!");
2340     return 0;
2341   }
2342 }
2343
2344 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2345 /// e.g. r8, xmm8, etc.
2346 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2347   if (!MO.isRegister()) return false;
2348   switch (MO.getReg()) {
2349   default: break;
2350   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2351   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2352   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2353   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2354   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2355   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2356   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2357   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2358   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2359   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2360     return true;
2361   }
2362   return false;
2363 }
2364
2365
2366 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2367 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2368 /// size, and 3) use of X86-64 extended registers.
2369 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2370   unsigned REX = 0;
2371   const TargetInstrDesc &Desc = MI.getDesc();
2372
2373   // Pseudo instructions do not need REX prefix byte.
2374   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2375     return 0;
2376   if (Desc.TSFlags & X86II::REX_W)
2377     REX |= 1 << 3;
2378
2379   unsigned NumOps = Desc.getNumOperands();
2380   if (NumOps) {
2381     bool isTwoAddr = NumOps > 1 &&
2382       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2383
2384     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2385     unsigned i = isTwoAddr ? 1 : 0;
2386     for (unsigned e = NumOps; i != e; ++i) {
2387       const MachineOperand& MO = MI.getOperand(i);
2388       if (MO.isRegister()) {
2389         unsigned Reg = MO.getReg();
2390         if (isX86_64NonExtLowByteReg(Reg))
2391           REX |= 0x40;
2392       }
2393     }
2394
2395     switch (Desc.TSFlags & X86II::FormMask) {
2396     case X86II::MRMInitReg:
2397       if (isX86_64ExtendedReg(MI.getOperand(0)))
2398         REX |= (1 << 0) | (1 << 2);
2399       break;
2400     case X86II::MRMSrcReg: {
2401       if (isX86_64ExtendedReg(MI.getOperand(0)))
2402         REX |= 1 << 2;
2403       i = isTwoAddr ? 2 : 1;
2404       for (unsigned e = NumOps; i != e; ++i) {
2405         const MachineOperand& MO = MI.getOperand(i);
2406         if (isX86_64ExtendedReg(MO))
2407           REX |= 1 << 0;
2408       }
2409       break;
2410     }
2411     case X86II::MRMSrcMem: {
2412       if (isX86_64ExtendedReg(MI.getOperand(0)))
2413         REX |= 1 << 2;
2414       unsigned Bit = 0;
2415       i = isTwoAddr ? 2 : 1;
2416       for (; i != NumOps; ++i) {
2417         const MachineOperand& MO = MI.getOperand(i);
2418         if (MO.isRegister()) {
2419           if (isX86_64ExtendedReg(MO))
2420             REX |= 1 << Bit;
2421           Bit++;
2422         }
2423       }
2424       break;
2425     }
2426     case X86II::MRM0m: case X86II::MRM1m:
2427     case X86II::MRM2m: case X86II::MRM3m:
2428     case X86II::MRM4m: case X86II::MRM5m:
2429     case X86II::MRM6m: case X86II::MRM7m:
2430     case X86II::MRMDestMem: {
2431       unsigned e = isTwoAddr ? 5 : 4;
2432       i = isTwoAddr ? 1 : 0;
2433       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2434         REX |= 1 << 2;
2435       unsigned Bit = 0;
2436       for (; i != e; ++i) {
2437         const MachineOperand& MO = MI.getOperand(i);
2438         if (MO.isRegister()) {
2439           if (isX86_64ExtendedReg(MO))
2440             REX |= 1 << Bit;
2441           Bit++;
2442         }
2443       }
2444       break;
2445     }
2446     default: {
2447       if (isX86_64ExtendedReg(MI.getOperand(0)))
2448         REX |= 1 << 0;
2449       i = isTwoAddr ? 2 : 1;
2450       for (unsigned e = NumOps; i != e; ++i) {
2451         const MachineOperand& MO = MI.getOperand(i);
2452         if (isX86_64ExtendedReg(MO))
2453           REX |= 1 << 2;
2454       }
2455       break;
2456     }
2457     }
2458   }
2459   return REX;
2460 }
2461
2462 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2463 /// relative block address instruction
2464 ///
2465 static unsigned sizePCRelativeBlockAddress() {
2466   return 4;
2467 }
2468
2469 /// sizeGlobalAddress - Give the size of the emission of this global address
2470 ///
2471 static unsigned sizeGlobalAddress(bool dword) {
2472   return dword ? 8 : 4;
2473 }
2474
2475 /// sizeConstPoolAddress - Give the size of the emission of this constant
2476 /// pool address
2477 ///
2478 static unsigned sizeConstPoolAddress(bool dword) {
2479   return dword ? 8 : 4;
2480 }
2481
2482 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2483 /// symbol
2484 ///
2485 static unsigned sizeExternalSymbolAddress(bool dword) {
2486   return dword ? 8 : 4;
2487 }
2488
2489 /// sizeJumpTableAddress - Give the size of the emission of this jump
2490 /// table address
2491 ///
2492 static unsigned sizeJumpTableAddress(bool dword) {
2493   return dword ? 8 : 4;
2494 }
2495
2496 static unsigned sizeConstant(unsigned Size) {
2497   return Size;
2498 }
2499
2500 static unsigned sizeRegModRMByte(){
2501   return 1;
2502 }
2503
2504 static unsigned sizeSIBByte(){
2505   return 1;
2506 }
2507
2508 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2509   unsigned FinalSize = 0;
2510   // If this is a simple integer displacement that doesn't require a relocation.
2511   if (!RelocOp) {
2512     FinalSize += sizeConstant(4);
2513     return FinalSize;
2514   }
2515
2516   // Otherwise, this is something that requires a relocation.
2517   if (RelocOp->isGlobalAddress()) {
2518     FinalSize += sizeGlobalAddress(false);
2519   } else if (RelocOp->isConstantPoolIndex()) {
2520     FinalSize += sizeConstPoolAddress(false);
2521   } else if (RelocOp->isJumpTableIndex()) {
2522     FinalSize += sizeJumpTableAddress(false);
2523   } else {
2524     assert(0 && "Unknown value to relocate!");
2525   }
2526   return FinalSize;
2527 }
2528
2529 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2530                                     bool IsPIC, bool Is64BitMode) {
2531   const MachineOperand &Op3 = MI.getOperand(Op+3);
2532   int DispVal = 0;
2533   const MachineOperand *DispForReloc = 0;
2534   unsigned FinalSize = 0;
2535
2536   // Figure out what sort of displacement we have to handle here.
2537   if (Op3.isGlobalAddress()) {
2538     DispForReloc = &Op3;
2539   } else if (Op3.isConstantPoolIndex()) {
2540     if (Is64BitMode || IsPIC) {
2541       DispForReloc = &Op3;
2542     } else {
2543       DispVal = 1;
2544     }
2545   } else if (Op3.isJumpTableIndex()) {
2546     if (Is64BitMode || IsPIC) {
2547       DispForReloc = &Op3;
2548     } else {
2549       DispVal = 1;
2550     }
2551   } else {
2552     DispVal = 1;
2553   }
2554
2555   const MachineOperand &Base     = MI.getOperand(Op);
2556   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2557
2558   unsigned BaseReg = Base.getReg();
2559
2560   // Is a SIB byte needed?
2561   if (IndexReg.getReg() == 0 &&
2562       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2563     if (BaseReg == 0) {  // Just a displacement?
2564       // Emit special case [disp32] encoding
2565       ++FinalSize;
2566       FinalSize += getDisplacementFieldSize(DispForReloc);
2567     } else {
2568       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2569       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2570         // Emit simple indirect register encoding... [EAX] f.e.
2571         ++FinalSize;
2572       // Be pessimistic and assume it's a disp32, not a disp8
2573       } else {
2574         // Emit the most general non-SIB encoding: [REG+disp32]
2575         ++FinalSize;
2576         FinalSize += getDisplacementFieldSize(DispForReloc);
2577       }
2578     }
2579
2580   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2581     assert(IndexReg.getReg() != X86::ESP &&
2582            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2583
2584     bool ForceDisp32 = false;
2585     if (BaseReg == 0 || DispForReloc) {
2586       // Emit the normal disp32 encoding.
2587       ++FinalSize;
2588       ForceDisp32 = true;
2589     } else {
2590       ++FinalSize;
2591     }
2592
2593     FinalSize += sizeSIBByte();
2594
2595     // Do we need to output a displacement?
2596     if (DispVal != 0 || ForceDisp32) {
2597       FinalSize += getDisplacementFieldSize(DispForReloc);
2598     }
2599   }
2600   return FinalSize;
2601 }
2602
2603
2604 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2605                                     const TargetInstrDesc *Desc,
2606                                     bool IsPIC, bool Is64BitMode) {
2607
2608   unsigned Opcode = Desc->Opcode;
2609   unsigned FinalSize = 0;
2610
2611   // Emit the lock opcode prefix as needed.
2612   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2613
2614   // Emit the repeat opcode prefix as needed.
2615   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2616
2617   // Emit the operand size opcode prefix as needed.
2618   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2619
2620   // Emit the address size opcode prefix as needed.
2621   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2622
2623   bool Need0FPrefix = false;
2624   switch (Desc->TSFlags & X86II::Op0Mask) {
2625   case X86II::TB:  // Two-byte opcode prefix
2626   case X86II::T8:  // 0F 38
2627   case X86II::TA:  // 0F 3A
2628     Need0FPrefix = true;
2629     break;
2630   case X86II::REP: break; // already handled.
2631   case X86II::XS:   // F3 0F
2632     ++FinalSize;
2633     Need0FPrefix = true;
2634     break;
2635   case X86II::XD:   // F2 0F
2636     ++FinalSize;
2637     Need0FPrefix = true;
2638     break;
2639   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2640   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2641     ++FinalSize;
2642     break; // Two-byte opcode prefix
2643   default: assert(0 && "Invalid prefix!");
2644   case 0: break;  // No prefix!
2645   }
2646
2647   if (Is64BitMode) {
2648     // REX prefix
2649     unsigned REX = X86InstrInfo::determineREX(MI);
2650     if (REX)
2651       ++FinalSize;
2652   }
2653
2654   // 0x0F escape code must be emitted just before the opcode.
2655   if (Need0FPrefix)
2656     ++FinalSize;
2657
2658   switch (Desc->TSFlags & X86II::Op0Mask) {
2659   case X86II::T8:  // 0F 38
2660     ++FinalSize;
2661     break;
2662   case X86II::TA:    // 0F 3A
2663     ++FinalSize;
2664     break;
2665   }
2666
2667   // If this is a two-address instruction, skip one of the register operands.
2668   unsigned NumOps = Desc->getNumOperands();
2669   unsigned CurOp = 0;
2670   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2671     CurOp++;
2672
2673   switch (Desc->TSFlags & X86II::FormMask) {
2674   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2675   case X86II::Pseudo:
2676     // Remember the current PC offset, this is the PIC relocation
2677     // base address.
2678     switch (Opcode) {
2679     default:
2680       break;
2681     case TargetInstrInfo::INLINEASM: {
2682       const MachineFunction *MF = MI.getParent()->getParent();
2683       const char *AsmStr = MI.getOperand(0).getSymbolName();
2684       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2685       FinalSize += AI->getInlineAsmLength(AsmStr);
2686       break;
2687     }
2688     case TargetInstrInfo::DBG_LABEL:
2689     case TargetInstrInfo::EH_LABEL:
2690       break;
2691     case TargetInstrInfo::IMPLICIT_DEF:
2692     case TargetInstrInfo::DECLARE:
2693     case X86::DWARF_LOC:
2694     case X86::FP_REG_KILL:
2695       break;
2696     case X86::MOVPC32r: {
2697       // This emits the "call" portion of this pseudo instruction.
2698       ++FinalSize;
2699       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2700       break;
2701     }
2702     }
2703     CurOp = NumOps;
2704     break;
2705   case X86II::RawFrm:
2706     ++FinalSize;
2707
2708     if (CurOp != NumOps) {
2709       const MachineOperand &MO = MI.getOperand(CurOp++);
2710       if (MO.isMachineBasicBlock()) {
2711         FinalSize += sizePCRelativeBlockAddress();
2712       } else if (MO.isGlobalAddress()) {
2713         FinalSize += sizeGlobalAddress(false);
2714       } else if (MO.isExternalSymbol()) {
2715         FinalSize += sizeExternalSymbolAddress(false);
2716       } else if (MO.isImmediate()) {
2717         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2718       } else {
2719         assert(0 && "Unknown RawFrm operand!");
2720       }
2721     }
2722     break;
2723
2724   case X86II::AddRegFrm:
2725     ++FinalSize;
2726     ++CurOp;
2727
2728     if (CurOp != NumOps) {
2729       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2730       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2731       if (MO1.isImmediate())
2732         FinalSize += sizeConstant(Size);
2733       else {
2734         bool dword = false;
2735         if (Opcode == X86::MOV64ri)
2736           dword = true;
2737         if (MO1.isGlobalAddress()) {
2738           FinalSize += sizeGlobalAddress(dword);
2739         } else if (MO1.isExternalSymbol())
2740           FinalSize += sizeExternalSymbolAddress(dword);
2741         else if (MO1.isConstantPoolIndex())
2742           FinalSize += sizeConstPoolAddress(dword);
2743         else if (MO1.isJumpTableIndex())
2744           FinalSize += sizeJumpTableAddress(dword);
2745       }
2746     }
2747     break;
2748
2749   case X86II::MRMDestReg: {
2750     ++FinalSize;
2751     FinalSize += sizeRegModRMByte();
2752     CurOp += 2;
2753     if (CurOp != NumOps) {
2754       ++CurOp;
2755       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2756     }
2757     break;
2758   }
2759   case X86II::MRMDestMem: {
2760     ++FinalSize;
2761     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2762     CurOp += 5;
2763     if (CurOp != NumOps) {
2764       ++CurOp;
2765       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2766     }
2767     break;
2768   }
2769
2770   case X86II::MRMSrcReg:
2771     ++FinalSize;
2772     FinalSize += sizeRegModRMByte();
2773     CurOp += 2;
2774     if (CurOp != NumOps) {
2775       ++CurOp;
2776       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2777     }
2778     break;
2779
2780   case X86II::MRMSrcMem: {
2781
2782     ++FinalSize;
2783     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2784     CurOp += 5;
2785     if (CurOp != NumOps) {
2786       ++CurOp;
2787       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2788     }
2789     break;
2790   }
2791
2792   case X86II::MRM0r: case X86II::MRM1r:
2793   case X86II::MRM2r: case X86II::MRM3r:
2794   case X86II::MRM4r: case X86II::MRM5r:
2795   case X86II::MRM6r: case X86II::MRM7r:
2796     ++FinalSize;
2797     ++CurOp;
2798     FinalSize += sizeRegModRMByte();
2799
2800     if (CurOp != NumOps) {
2801       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2802       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2803       if (MO1.isImmediate())
2804         FinalSize += sizeConstant(Size);
2805       else {
2806         bool dword = false;
2807         if (Opcode == X86::MOV64ri32)
2808           dword = true;
2809         if (MO1.isGlobalAddress()) {
2810           FinalSize += sizeGlobalAddress(dword);
2811         } else if (MO1.isExternalSymbol())
2812           FinalSize += sizeExternalSymbolAddress(dword);
2813         else if (MO1.isConstantPoolIndex())
2814           FinalSize += sizeConstPoolAddress(dword);
2815         else if (MO1.isJumpTableIndex())
2816           FinalSize += sizeJumpTableAddress(dword);
2817       }
2818     }
2819     break;
2820
2821   case X86II::MRM0m: case X86II::MRM1m:
2822   case X86II::MRM2m: case X86II::MRM3m:
2823   case X86II::MRM4m: case X86II::MRM5m:
2824   case X86II::MRM6m: case X86II::MRM7m: {
2825
2826     ++FinalSize;
2827     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2828     CurOp += 4;
2829
2830     if (CurOp != NumOps) {
2831       const MachineOperand &MO = MI.getOperand(CurOp++);
2832       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2833       if (MO.isImmediate())
2834         FinalSize += sizeConstant(Size);
2835       else {
2836         bool dword = false;
2837         if (Opcode == X86::MOV64mi32)
2838           dword = true;
2839         if (MO.isGlobalAddress()) {
2840           FinalSize += sizeGlobalAddress(dword);
2841         } else if (MO.isExternalSymbol())
2842           FinalSize += sizeExternalSymbolAddress(dword);
2843         else if (MO.isConstantPoolIndex())
2844           FinalSize += sizeConstPoolAddress(dword);
2845         else if (MO.isJumpTableIndex())
2846           FinalSize += sizeJumpTableAddress(dword);
2847       }
2848     }
2849     break;
2850   }
2851
2852   case X86II::MRMInitReg:
2853     ++FinalSize;
2854     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
2855     FinalSize += sizeRegModRMByte();
2856     ++CurOp;
2857     break;
2858   }
2859
2860   if (!Desc->isVariadic() && CurOp != NumOps) {
2861     cerr << "Cannot determine size: ";
2862     MI.dump();
2863     cerr << '\n';
2864     abort();
2865   }
2866
2867
2868   return FinalSize;
2869 }
2870
2871
2872 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
2873   const TargetInstrDesc &Desc = MI->getDesc();
2874   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
2875   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
2876   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
2877   if (Desc.getOpcode() == X86::MOVPC32r) {
2878     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
2879   }
2880   return Size;
2881 }