lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 262     { X86::MOV32ri,     X86::MOV32mi, 0 },
 263     { X86::MOV32rr,     X86::MOV32mr, 0 },
 264     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 265     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 266     { X86::MOV64rr,     X86::MOV64mr, 0 },
 267     { X86::MOV8ri,      X86::MOV8mi, 0 },
 268     { X86::MOV8rr,      X86::MOV8mr, 0 },
 269     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 270     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 271     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 272     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 273     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 274     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 275     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 276     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 277     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 278     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 279     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 280     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 281     { X86::MUL16r,      X86::MUL16m, 1 },
 282     { X86::MUL32r,      X86::MUL32m, 1 },
 283     { X86::MUL64r,      X86::MUL64m, 1 },
 284     { X86::MUL8r,       X86::MUL8m, 1 },
 285     { X86::SETAEr,      X86::SETAEm, 0 },
 286     { X86::SETAr,       X86::SETAm, 0 },
 287     { X86::SETBEr,      X86::SETBEm, 0 },
 288     { X86::SETBr,       X86::SETBm, 0 },
 289     { X86::SETEr,       X86::SETEm, 0 },
 290     { X86::SETGEr,      X86::SETGEm, 0 },
 291     { X86::SETGr,       X86::SETGm, 0 },
 292     { X86::SETLEr,      X86::SETLEm, 0 },
 293     { X86::SETLr,       X86::SETLm, 0 },
 294     { X86::SETNEr,      X86::SETNEm, 0 },
 295     { X86::SETNOr,      X86::SETNOm, 0 },
 296     { X86::SETNPr,      X86::SETNPm, 0 },
 297     { X86::SETNSr,      X86::SETNSm, 0 },
 298     { X86::SETOr,       X86::SETOm, 0 },
 299     { X86::SETPr,       X86::SETPm, 0 },
 300     { X86::SETSr,       X86::SETSm, 0 },
 301     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 302     { X86::TEST16ri,    X86::TEST16mi, 1 },
 303     { X86::TEST32ri,    X86::TEST32mi, 1 },
 304     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 305     { X86::TEST8ri,     X86::TEST8mi, 1 }
 306   };
 307
 308   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 309     unsigned RegOp = OpTbl0[i][0];
 310     unsigned MemOp = OpTbl0[i][1];
 311     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 312                                                  MemOp)).second)
 313       assert(false && "Duplicated entries?");
 314     unsigned FoldedLoad = OpTbl0[i][2];
 315     // Index 0, folded load or store.
 316     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 317     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 318       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 319                                      std::make_pair(RegOp, AuxInfo))).second)
 320         AmbEntries.push_back(MemOp);
 321   }
 322
 323   static const unsigned OpTbl1[][2] = {
 324     { X86::CMP16rr,         X86::CMP16rm },
 325     { X86::CMP32rr,         X86::CMP32rm },
 326     { X86::CMP64rr,         X86::CMP64rm },
 327     { X86::CMP8rr,          X86::CMP8rm },
 328     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 329     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 330     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 331     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 332     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 333     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 334     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 335     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 336     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 337     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 338     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 339     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 340     { X86::IMUL16rri,       X86::IMUL16rmi },
 341     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 342     { X86::IMUL32rri,       X86::IMUL32rmi },
 343     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 344     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 345     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 346     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 347     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 348     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 349     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 350     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 351     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 352     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 353     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 354     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 355     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 356     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 357     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 358     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 359     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 360     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 361     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 362     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 363     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 364     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 365     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 366     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 367     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 368     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 369     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 370     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 371     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 372     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 373     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 374     { X86::MOV16rr,         X86::MOV16rm },
 375     { X86::MOV16to16_,      X86::MOV16_rm },
 376     { X86::MOV32rr,         X86::MOV32rm },
 377     { X86::MOV32to32_,      X86::MOV32_rm },
 378     { X86::MOV64rr,         X86::MOV64rm },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 381     { X86::MOV8rr,          X86::MOV8rm },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 387     { X86::MOVDQArr,        X86::MOVDQArm },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 389     { X86::MOVSDrr,         X86::MOVSDrm },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 393     { X86::MOVSSrr,         X86::MOVSSrm },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 407     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 408     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 409     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 410     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 411     { X86::PSHUFDri,        X86::PSHUFDmi },
 412     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 413     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 414     { X86::RCPPSr,          X86::RCPPSm },
 415     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 416     { X86::RSQRTPSr,        X86::RSQRTPSm },
 417     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 418     { X86::RSQRTSSr,        X86::RSQRTSSm },
 419     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 420     { X86::SQRTPDr,         X86::SQRTPDm },
 421     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 422     { X86::SQRTPSr,         X86::SQRTPSm },
 423     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 424     { X86::SQRTSDr,         X86::SQRTSDm },
 425     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 426     { X86::SQRTSSr,         X86::SQRTSSm },
 427     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 428     { X86::TEST16rr,        X86::TEST16rm },
 429     { X86::TEST32rr,        X86::TEST32rm },
 430     { X86::TEST64rr,        X86::TEST64rm },
 431     { X86::TEST8rr,         X86::TEST8rm },
 432     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 433     { X86::UCOMISDrr,       X86::UCOMISDrm },
 434     { X86::UCOMISSrr,       X86::UCOMISSrm }
 435   };
 436
 437   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 438     unsigned RegOp = OpTbl1[i][0];
 439     unsigned MemOp = OpTbl1[i][1];
 440     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 441                                                  MemOp)).second)
 442       assert(false && "Duplicated entries?");
 443     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 444     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 445       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 446                                      std::make_pair(RegOp, AuxInfo))).second)
 447         AmbEntries.push_back(MemOp);
 448   }
 449
 450   static const unsigned OpTbl2[][2] = {
 451     { X86::ADC32rr,         X86::ADC32rm },
 452     { X86::ADC64rr,         X86::ADC64rm },
 453     { X86::ADD16rr,         X86::ADD16rm },
 454     { X86::ADD32rr,         X86::ADD32rm },
 455     { X86::ADD64rr,         X86::ADD64rm },
 456     { X86::ADD8rr,          X86::ADD8rm },
 457     { X86::ADDPDrr,         X86::ADDPDrm },
 458     { X86::ADDPSrr,         X86::ADDPSrm },
 459     { X86::ADDSDrr,         X86::ADDSDrm },
 460     { X86::ADDSSrr,         X86::ADDSSrm },
 461     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 462     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 463     { X86::AND16rr,         X86::AND16rm },
 464     { X86::AND32rr,         X86::AND32rm },
 465     { X86::AND64rr,         X86::AND64rm },
 466     { X86::AND8rr,          X86::AND8rm },
 467     { X86::ANDNPDrr,        X86::ANDNPDrm },
 468     { X86::ANDNPSrr,        X86::ANDNPSrm },
 469     { X86::ANDPDrr,         X86::ANDPDrm },
 470     { X86::ANDPSrr,         X86::ANDPSrm },
 471     { X86::CMOVA16rr,       X86::CMOVA16rm },
 472     { X86::CMOVA32rr,       X86::CMOVA32rm },
 473     { X86::CMOVA64rr,       X86::CMOVA64rm },
 474     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 475     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 476     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 477     { X86::CMOVB16rr,       X86::CMOVB16rm },
 478     { X86::CMOVB32rr,       X86::CMOVB32rm },
 479     { X86::CMOVB64rr,       X86::CMOVB64rm },
 480     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 481     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 482     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 483     { X86::CMOVE16rr,       X86::CMOVE16rm },
 484     { X86::CMOVE32rr,       X86::CMOVE32rm },
 485     { X86::CMOVE64rr,       X86::CMOVE64rm },
 486     { X86::CMOVG16rr,       X86::CMOVG16rm },
 487     { X86::CMOVG32rr,       X86::CMOVG32rm },
 488     { X86::CMOVG64rr,       X86::CMOVG64rm },
 489     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 490     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 491     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 492     { X86::CMOVL16rr,       X86::CMOVL16rm },
 493     { X86::CMOVL32rr,       X86::CMOVL32rm },
 494     { X86::CMOVL64rr,       X86::CMOVL64rm },
 495     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 496     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 497     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 498     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 499     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 500     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 501     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 502     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 503     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 504     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 505     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 506     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 507     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 508     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 509     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 510     { X86::CMOVO16rr,       X86::CMOVO16rm },
 511     { X86::CMOVO32rr,       X86::CMOVO32rm },
 512     { X86::CMOVO64rr,       X86::CMOVO64rm },
 513     { X86::CMOVP16rr,       X86::CMOVP16rm },
 514     { X86::CMOVP32rr,       X86::CMOVP32rm },
 515     { X86::CMOVP64rr,       X86::CMOVP64rm },
 516     { X86::CMOVS16rr,       X86::CMOVS16rm },
 517     { X86::CMOVS32rr,       X86::CMOVS32rm },
 518     { X86::CMOVS64rr,       X86::CMOVS64rm },
 519     { X86::CMPPDrri,        X86::CMPPDrmi },
 520     { X86::CMPPSrri,        X86::CMPPSrmi },
 521     { X86::CMPSDrr,         X86::CMPSDrm },
 522     { X86::CMPSSrr,         X86::CMPSSrm },
 523     { X86::DIVPDrr,         X86::DIVPDrm },
 524     { X86::DIVPSrr,         X86::DIVPSrm },
 525     { X86::DIVSDrr,         X86::DIVSDrm },
 526     { X86::DIVSSrr,         X86::DIVSSrm },
 527     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 528     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 529     { X86::FsANDPDrr,       X86::FsANDPDrm },
 530     { X86::FsANDPSrr,       X86::FsANDPSrm },
 531     { X86::FsORPDrr,        X86::FsORPDrm },
 532     { X86::FsORPSrr,        X86::FsORPSrm },
 533     { X86::FsXORPDrr,       X86::FsXORPDrm },
 534     { X86::FsXORPSrr,       X86::FsXORPSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULDQrr,        X86::PMULDQrm },
 594     { X86::PMULHUWrr,       X86::PMULHUWrm },
 595     { X86::PMULHWrr,        X86::PMULHWrm },
 596     { X86::PMULLDrr,        X86::PMULLDrm },
 597     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 598     { X86::PMULLWrr,        X86::PMULLWrm },
 599     { X86::PMULUDQrr,       X86::PMULUDQrm },
 600     { X86::PORrr,           X86::PORrm },
 601     { X86::PSADBWrr,        X86::PSADBWrm },
 602     { X86::PSLLDrr,         X86::PSLLDrm },
 603     { X86::PSLLQrr,         X86::PSLLQrm },
 604     { X86::PSLLWrr,         X86::PSLLWrm },
 605     { X86::PSRADrr,         X86::PSRADrm },
 606     { X86::PSRAWrr,         X86::PSRAWrm },
 607     { X86::PSRLDrr,         X86::PSRLDrm },
 608     { X86::PSRLQrr,         X86::PSRLQrm },
 609     { X86::PSRLWrr,         X86::PSRLWrm },
 610     { X86::PSUBBrr,         X86::PSUBBrm },
 611     { X86::PSUBDrr,         X86::PSUBDrm },
 612     { X86::PSUBSBrr,        X86::PSUBSBrm },
 613     { X86::PSUBSWrr,        X86::PSUBSWrm },
 614     { X86::PSUBWrr,         X86::PSUBWrm },
 615     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 616     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 617     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 618     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 619     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 620     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 621     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 622     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 623     { X86::PXORrr,          X86::PXORrm },
 624     { X86::SBB32rr,         X86::SBB32rm },
 625     { X86::SBB64rr,         X86::SBB64rm },
 626     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 627     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 628     { X86::SUB16rr,         X86::SUB16rm },
 629     { X86::SUB32rr,         X86::SUB32rm },
 630     { X86::SUB64rr,         X86::SUB64rm },
 631     { X86::SUB8rr,          X86::SUB8rm },
 632     { X86::SUBPDrr,         X86::SUBPDrm },
 633     { X86::SUBPSrr,         X86::SUBPSrm },
 634     { X86::SUBSDrr,         X86::SUBSDrm },
 635     { X86::SUBSSrr,         X86::SUBSSrm },
 636     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 637     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 638     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 639     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 640     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 641     { X86::XOR16rr,         X86::XOR16rm },
 642     { X86::XOR32rr,         X86::XOR32rm },
 643     { X86::XOR64rr,         X86::XOR64rm },
 644     { X86::XOR8rr,          X86::XOR8rm },
 645     { X86::XORPDrr,         X86::XORPDrm },
 646     { X86::XORPSrr,         X86::XORPSrm }
 647   };
 648
 649   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 650     unsigned RegOp = OpTbl2[i][0];
 651     unsigned MemOp = OpTbl2[i][1];
 652     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 653                                                  MemOp)).second)
 654       assert(false && "Duplicated entries?");
 655     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 656     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 657                                    std::make_pair(RegOp, AuxInfo))).second)
 658       AmbEntries.push_back(MemOp);
 659   }
 660
 661   // Remove ambiguous entries.
 662   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 663 }
 664
 665 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 666                                unsigned& sourceReg,
 667                                unsigned& destReg) const {
 668   switch (MI.getOpcode()) {
 669   default:
 670     return false;
 671   case X86::MOV8rr:
 672   case X86::MOV16rr:
 673   case X86::MOV32rr:
 674   case X86::MOV64rr:
 675   case X86::MOV16to16_:
 676   case X86::MOV32to32_:
 677   case X86::MOVSSrr:
 678   case X86::MOVSDrr:
 679
 680   // FP Stack register class copies
 681   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 682   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 683   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 684
 685   case X86::FsMOVAPSrr:
 686   case X86::FsMOVAPDrr:
 687   case X86::MOVAPSrr:
 688   case X86::MOVAPDrr:
 689   case X86::MOVDQArr:
 690   case X86::MOVSS2PSrr:
 691   case X86::MOVSD2PDrr:
 692   case X86::MOVPS2SSrr:
 693   case X86::MOVPD2SDrr:
 694   case X86::MMX_MOVD64rr:
 695   case X86::MMX_MOVQ64rr:
 696     assert(MI.getNumOperands() >= 2 &&
 697            MI.getOperand(0).isReg() &&
 698            MI.getOperand(1).isReg() &&
 699            "invalid register-register move instruction");
 700     sourceReg = MI.getOperand(1).getReg();
 701     destReg = MI.getOperand(0).getReg();
 702     return true;
 703   }
 704 }
 705
 706 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 707                                            int &FrameIndex) const {
 708   switch (MI->getOpcode()) {
 709   default: break;
 710   case X86::MOV8rm:
 711   case X86::MOV16rm:
 712   case X86::MOV16_rm:
 713   case X86::MOV32rm:
 714   case X86::MOV32_rm:
 715   case X86::MOV64rm:
 716   case X86::LD_Fp64m:
 717   case X86::MOVSSrm:
 718   case X86::MOVSDrm:
 719   case X86::MOVAPSrm:
 720   case X86::MOVAPDrm:
 721   case X86::MOVDQArm:
 722   case X86::MMX_MOVD64rm:
 723   case X86::MMX_MOVQ64rm:
 724     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 725         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 726         MI->getOperand(2).getImm() == 1 &&
 727         MI->getOperand(3).getReg() == 0 &&
 728         MI->getOperand(4).getImm() == 0) {
 729       FrameIndex = MI->getOperand(1).getIndex();
 730       return MI->getOperand(0).getReg();
 731     }
 732     break;
 733   }
 734   return 0;
 735 }
 736
 737 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 738                                           int &FrameIndex) const {
 739   switch (MI->getOpcode()) {
 740   default: break;
 741   case X86::MOV8mr:
 742   case X86::MOV16mr:
 743   case X86::MOV16_mr:
 744   case X86::MOV32mr:
 745   case X86::MOV32_mr:
 746   case X86::MOV64mr:
 747   case X86::ST_FpP64m:
 748   case X86::MOVSSmr:
 749   case X86::MOVSDmr:
 750   case X86::MOVAPSmr:
 751   case X86::MOVAPDmr:
 752   case X86::MOVDQAmr:
 753   case X86::MMX_MOVD64mr:
 754   case X86::MMX_MOVQ64mr:
 755   case X86::MMX_MOVNTQmr:
 756     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 757         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 758         MI->getOperand(1).getImm() == 1 &&
 759         MI->getOperand(2).getReg() == 0 &&
 760         MI->getOperand(3).getImm() == 0) {
 761       FrameIndex = MI->getOperand(0).getIndex();
 762       return MI->getOperand(4).getReg();
 763     }
 764     break;
 765   }
 766   return 0;
 767 }
 768
 769
 770 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 771 /// X86::MOVPC32r.
 772 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 773   bool isPICBase = false;
 774   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 775          E = MRI.def_end(); I != E; ++I) {
 776     MachineInstr *DefMI = I.getOperand().getParent();
 777     if (DefMI->getOpcode() != X86::MOVPC32r)
 778       return false;
 779     assert(!isPICBase && "More than one PIC base?");
 780     isPICBase = true;
 781   }
 782   return isPICBase;
 783 }
 784
 785 /// isGVStub - Return true if the GV requires an extra load to get the
 786 /// real address.
 787 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 788   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 789 }
 790
 791 bool
 792 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 793   switch (MI->getOpcode()) {
 794   default: break;
 795     case X86::MOV8rm:
 796     case X86::MOV16rm:
 797     case X86::MOV16_rm:
 798     case X86::MOV32rm:
 799     case X86::MOV32_rm:
 800     case X86::MOV64rm:
 801     case X86::LD_Fp64m:
 802     case X86::MOVSSrm:
 803     case X86::MOVSDrm:
 804     case X86::MOVAPSrm:
 805     case X86::MOVAPDrm:
 806     case X86::MOVDQArm:
 807     case X86::MMX_MOVD64rm:
 808     case X86::MMX_MOVQ64rm: {
 809       // Loads from constant pools are trivially rematerializable.
 810       if (MI->getOperand(1).isReg() &&
 811           MI->getOperand(2).isImm() &&
 812           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 813           (MI->getOperand(4).isCPI() ||
 814            (MI->getOperand(4).isGlobal() &&
 815             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 816         unsigned BaseReg = MI->getOperand(1).getReg();
 817         if (BaseReg == 0)
 818           return true;
 819         // Allow re-materialization of PIC load.
 820         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 821           return false;
 822         const MachineFunction &MF = *MI->getParent()->getParent();
 823         const MachineRegisterInfo &MRI = MF.getRegInfo();
 824         bool isPICBase = false;
 825         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 826                E = MRI.def_end(); I != E; ++I) {
 827           MachineInstr *DefMI = I.getOperand().getParent();
 828           if (DefMI->getOpcode() != X86::MOVPC32r)
 829             return false;
 830           assert(!isPICBase && "More than one PIC base?");
 831           isPICBase = true;
 832         }
 833         return isPICBase;
 834       }
 835       return false;
 836     }
 837
 838      case X86::LEA32r:
 839      case X86::LEA64r: {
 840        if (MI->getOperand(2).isImm() &&
 841            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 842            !MI->getOperand(4).isReg()) {
 843          // lea fi#, lea GV, etc. are all rematerializable.
 844          if (!MI->getOperand(1).isReg())
 845            return true;
 846          unsigned BaseReg = MI->getOperand(1).getReg();
 847          if (BaseReg == 0)
 848            return true;
 849          // Allow re-materialization of lea PICBase + x.
 850          const MachineFunction &MF = *MI->getParent()->getParent();
 851          const MachineRegisterInfo &MRI = MF.getRegInfo();
 852          return regIsPICBase(BaseReg, MRI);
 853        }
 854        return false;
 855      }
 856   }
 857
 858   // All other instructions marked M_REMATERIALIZABLE are always trivially
 859   // rematerializable.
 860   return true;
 861 }
 862
 863 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 864 /// would clobber the EFLAGS condition register. Note the result may be
 865 /// conservative. If it cannot definitely determine the safety after visiting
 866 /// two instructions it assumes it's not safe.
 867 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 868                                   MachineBasicBlock::iterator I) {
 869   // It's always safe to clobber EFLAGS at the end of a block.
 870   if (I == MBB.end())
 871     return true;
 872
 873   // For compile time consideration, if we are not able to determine the
 874   // safety after visiting 2 instructions, we will assume it's not safe.
 875   for (unsigned i = 0; i < 2; ++i) {
 876     bool SeenDef = false;
 877     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 878       MachineOperand &MO = I->getOperand(j);
 879       if (!MO.isReg())
 880         continue;
 881       if (MO.getReg() == X86::EFLAGS) {
 882         if (MO.isUse())
 883           return false;
 884         SeenDef = true;
 885       }
 886     }
 887
 888     if (SeenDef)
 889       // This instruction defines EFLAGS, no need to look any further.
 890       return true;
 891     ++I;
 892
 893     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 894     if (I == MBB.end())
 895       return true;
 896   }
 897
 898   // Conservative answer.
 899   return false;
 900 }
 901
 902 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 903                                  MachineBasicBlock::iterator I,
 904                                  unsigned DestReg,
 905                                  const MachineInstr *Orig) const {
 906   unsigned SubIdx = Orig->getOperand(0).isReg()
 907     ? Orig->getOperand(0).getSubReg() : 0;
 908   bool ChangeSubIdx = SubIdx != 0;
 909   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 910     DestReg = RI.getSubReg(DestReg, SubIdx);
 911     SubIdx = 0;
 912   }
 913
 914   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 915   // Re-materialize them as movri instructions to avoid side effects.
 916   bool Emitted = false;
 917   switch (Orig->getOpcode()) {
 918   default: break;
 919   case X86::MOV8r0:
 920   case X86::MOV16r0:
 921   case X86::MOV32r0:
 922   case X86::MOV64r0: {
 923     if (!isSafeToClobberEFLAGS(MBB, I)) {
 924       unsigned Opc = 0;
 925       switch (Orig->getOpcode()) {
 926       default: break;
 927       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 928       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 929       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 930       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 931       }
 932       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 933       Emitted = true;
 934     }
 935     break;
 936   }
 937   }
 938
 939   if (!Emitted) {
 940     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 941     MI->getOperand(0).setReg(DestReg);
 942     MBB.insert(I, MI);
 943   }
 944
 945   if (ChangeSubIdx) {
 946     MachineInstr *NewMI = prior(I);
 947     NewMI->getOperand(0).setSubReg(SubIdx);
 948   }
 949 }
 950
 951 /// isInvariantLoad - Return true if the specified instruction (which is marked
 952 /// mayLoad) is loading from a location whose value is invariant across the
 953 /// function.  For example, loading a value from the constant pool or from
 954 /// from the argument area of a function if it does not change.  This should
 955 /// only return true of *all* loads the instruction does are invariant (if it
 956 /// does multiple loads).
 957 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 958   // This code cares about loads from three cases: constant pool entries,
 959   // invariant argument slots, and global stubs.  In order to handle these cases
 960   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 961   // operand and base our analysis on it.  This is safe because the address of
 962   // none of these three cases is ever used as anything other than a load base
 963   // and X86 doesn't have any instructions that load from multiple places.
 964
 965   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 966     const MachineOperand &MO = MI->getOperand(i);
 967     // Loads from constant pools are trivially invariant.
 968     if (MO.isCPI())
 969       return true;
 970
 971     if (MO.isGlobal())
 972       return isGVStub(MO.getGlobal(), TM);
 973
 974     // If this is a load from an invariant stack slot, the load is a constant.
 975     if (MO.isFI()) {
 976       const MachineFrameInfo &MFI =
 977         *MI->getParent()->getParent()->getFrameInfo();
 978       int Idx = MO.getIndex();
 979       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 980     }
 981   }
 982
 983   // All other instances of these instructions are presumed to have other
 984   // issues.
 985   return false;
 986 }
 987
 988 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 989 /// is not marked dead.
 990 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 991   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 992     MachineOperand &MO = MI->getOperand(i);
 993     if (MO.isReg() && MO.isDef() &&
 994         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 995       return true;
 996     }
 997   }
 998   return false;
 999 }
1000
1001 /// convertToThreeAddress - This method must be implemented by targets that
1002 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1003 /// may be able to convert a two-address instruction into a true
1004 /// three-address instruction on demand.  This allows the X86 target (for
1005 /// example) to convert ADD and SHL instructions into LEA instructions if they
1006 /// would require register copies due to two-addressness.
1007 ///
1008 /// This method returns a null pointer if the transformation cannot be
1009 /// performed, otherwise it returns the new instruction.
1010 ///
1011 MachineInstr *
1012 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1013                                     MachineBasicBlock::iterator &MBBI,
1014                                     LiveVariables *LV) const {
1015   MachineInstr *MI = MBBI;
1016   MachineFunction &MF = *MI->getParent()->getParent();
1017   // All instructions input are two-addr instructions.  Get the known operands.
1018   unsigned Dest = MI->getOperand(0).getReg();
1019   unsigned Src = MI->getOperand(1).getReg();
1020   bool isDead = MI->getOperand(0).isDead();
1021   bool isKill = MI->getOperand(1).isKill();
1022
1023   MachineInstr *NewMI = NULL;
1024   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1025   // we have better subtarget support, enable the 16-bit LEA generation here.
1026   bool DisableLEA16 = true;
1027
1028   unsigned MIOpc = MI->getOpcode();
1029   switch (MIOpc) {
1030   case X86::SHUFPSrri: {
1031     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1032     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1033
1034     unsigned B = MI->getOperand(1).getReg();
1035     unsigned C = MI->getOperand(2).getReg();
1036     if (B != C) return 0;
1037     unsigned A = MI->getOperand(0).getReg();
1038     unsigned M = MI->getOperand(3).getImm();
1039     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1040       .addReg(B, false, false, isKill).addImm(M);
1041     break;
1042   }
1043   case X86::SHL64ri: {
1044     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1045     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1046     // the flags produced by a shift yet, so this is safe.
1047     unsigned ShAmt = MI->getOperand(2).getImm();
1048     if (ShAmt == 0 || ShAmt >= 4) return 0;
1049
1050     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1051       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1052     break;
1053   }
1054   case X86::SHL32ri: {
1055     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1056     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1057     // the flags produced by a shift yet, so this is safe.
1058     unsigned ShAmt = MI->getOperand(2).getImm();
1059     if (ShAmt == 0 || ShAmt >= 4) return 0;
1060
1061     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1062       X86::LEA64_32r : X86::LEA32r;
1063     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1064       .addReg(0).addImm(1 << ShAmt)
1065       .addReg(Src, false, false, isKill).addImm(0);
1066     break;
1067   }
1068   case X86::SHL16ri: {
1069     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1070     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1071     // the flags produced by a shift yet, so this is safe.
1072     unsigned ShAmt = MI->getOperand(2).getImm();
1073     if (ShAmt == 0 || ShAmt >= 4) return 0;
1074
1075     if (DisableLEA16) {
1076       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1077       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1078       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1079         ? X86::LEA64_32r : X86::LEA32r;
1080       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1081       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1082
1083       // Build and insert into an implicit UNDEF value. This is OK because
1084       // well be shifting and then extracting the lower 16-bits.
1085       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1086       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1087         .addReg(leaInReg).addReg(Src, false, false, isKill)
1088         .addImm(X86::SUBREG_16BIT);
1089
1090       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1091         .addReg(leaInReg, false, false, true).addImm(0);
1092
1093       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1094         .addReg(Dest, true, false, false, isDead)
1095         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1096       if (LV) {
1097         // Update live variables
1098         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1099         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1100         if (isKill)
1101           LV->replaceKillInstruction(Src, MI, InsMI);
1102         if (isDead)
1103           LV->replaceKillInstruction(Dest, MI, ExtMI);
1104       }
1105       return ExtMI;
1106     } else {
1107       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1108         .addReg(0).addImm(1 << ShAmt)
1109         .addReg(Src, false, false, isKill).addImm(0);
1110     }
1111     break;
1112   }
1113   default: {
1114     // The following opcodes also sets the condition code register(s). Only
1115     // convert them to equivalent lea if the condition code register def's
1116     // are dead!
1117     if (hasLiveCondCodeDef(MI))
1118       return 0;
1119
1120     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1121     switch (MIOpc) {
1122     default: return 0;
1123     case X86::INC64r:
1124     case X86::INC32r:
1125     case X86::INC64_32r: {
1126       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1127       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1128         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1129       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1130                            .addReg(Dest, true, false, false, isDead),
1131                            Src, isKill, 1);
1132       break;
1133     }
1134     case X86::INC16r:
1135     case X86::INC64_16r:
1136       if (DisableLEA16) return 0;
1137       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1138       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1139                            .addReg(Dest, true, false, false, isDead),
1140                            Src, isKill, 1);
1141       break;
1142     case X86::DEC64r:
1143     case X86::DEC32r:
1144     case X86::DEC64_32r: {
1145       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1146       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1147         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1148       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1149                            .addReg(Dest, true, false, false, isDead),
1150                            Src, isKill, -1);
1151       break;
1152     }
1153     case X86::DEC16r:
1154     case X86::DEC64_16r:
1155       if (DisableLEA16) return 0;
1156       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1157       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1158                            .addReg(Dest, true, false, false, isDead),
1159                            Src, isKill, -1);
1160       break;
1161     case X86::ADD64rr:
1162     case X86::ADD32rr: {
1163       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1164       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1165         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1166       unsigned Src2 = MI->getOperand(2).getReg();
1167       bool isKill2 = MI->getOperand(2).isKill();
1168       NewMI = addRegReg(BuildMI(MF, get(Opc))
1169                         .addReg(Dest, true, false, false, isDead),
1170                         Src, isKill, Src2, isKill2);
1171       if (LV && isKill2)
1172         LV->replaceKillInstruction(Src2, MI, NewMI);
1173       break;
1174     }
1175     case X86::ADD16rr: {
1176       if (DisableLEA16) return 0;
1177       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1178       unsigned Src2 = MI->getOperand(2).getReg();
1179       bool isKill2 = MI->getOperand(2).isKill();
1180       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1181                         .addReg(Dest, true, false, false, isDead),
1182                         Src, isKill, Src2, isKill2);
1183       if (LV && isKill2)
1184         LV->replaceKillInstruction(Src2, MI, NewMI);
1185       break;
1186     }
1187     case X86::ADD64ri32:
1188     case X86::ADD64ri8:
1189       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1190       if (MI->getOperand(2).isImm())
1191         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1192                              .addReg(Dest, true, false, false, isDead),
1193                              Src, isKill, MI->getOperand(2).getImm());
1194       break;
1195     case X86::ADD32ri:
1196     case X86::ADD32ri8:
1197       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1198       if (MI->getOperand(2).isImm()) {
1199         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1200         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1201                              .addReg(Dest, true, false, false, isDead),
1202                              Src, isKill, MI->getOperand(2).getImm());
1203       }
1204       break;
1205     case X86::ADD16ri:
1206     case X86::ADD16ri8:
1207       if (DisableLEA16) return 0;
1208       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1209       if (MI->getOperand(2).isImm())
1210         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1211                              .addReg(Dest, true, false, false, isDead),
1212                              Src, isKill, MI->getOperand(2).getImm());
1213       break;
1214     case X86::SHL16ri:
1215       if (DisableLEA16) return 0;
1216     case X86::SHL32ri:
1217     case X86::SHL64ri: {
1218       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1219              "Unknown shl instruction!");
1220       unsigned ShAmt = MI->getOperand(2).getImm();
1221       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1222         X86AddressMode AM;
1223         AM.Scale = 1 << ShAmt;
1224         AM.IndexReg = Src;
1225         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1226           : (MIOpc == X86::SHL32ri
1227              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1228         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1229                                .addReg(Dest, true, false, false, isDead), AM);
1230         if (isKill)
1231           NewMI->getOperand(3).setIsKill(true);
1232       }
1233       break;
1234     }
1235     }
1236   }
1237   }
1238
1239   if (!NewMI) return 0;
1240
1241   if (LV) {  // Update live variables
1242     if (isKill)
1243       LV->replaceKillInstruction(Src, MI, NewMI);
1244     if (isDead)
1245       LV->replaceKillInstruction(Dest, MI, NewMI);
1246   }
1247
1248   MFI->insert(MBBI, NewMI);          // Insert the new inst
1249   return NewMI;
1250 }
1251
1252 /// commuteInstruction - We have a few instructions that must be hacked on to
1253 /// commute them.
1254 ///
1255 MachineInstr *
1256 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1257   switch (MI->getOpcode()) {
1258   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1259   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1260   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1261   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1262   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1263   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1264     unsigned Opc;
1265     unsigned Size;
1266     switch (MI->getOpcode()) {
1267     default: assert(0 && "Unreachable!");
1268     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1269     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1270     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1271     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1272     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1273     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1274     }
1275     unsigned Amt = MI->getOperand(3).getImm();
1276     if (NewMI) {
1277       MachineFunction &MF = *MI->getParent()->getParent();
1278       MI = MF.CloneMachineInstr(MI);
1279       NewMI = false;
1280     }
1281     MI->setDesc(get(Opc));
1282     MI->getOperand(3).setImm(Size-Amt);
1283     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1284   }
1285   case X86::CMOVB16rr:
1286   case X86::CMOVB32rr:
1287   case X86::CMOVB64rr:
1288   case X86::CMOVAE16rr:
1289   case X86::CMOVAE32rr:
1290   case X86::CMOVAE64rr:
1291   case X86::CMOVE16rr:
1292   case X86::CMOVE32rr:
1293   case X86::CMOVE64rr:
1294   case X86::CMOVNE16rr:
1295   case X86::CMOVNE32rr:
1296   case X86::CMOVNE64rr:
1297   case X86::CMOVBE16rr:
1298   case X86::CMOVBE32rr:
1299   case X86::CMOVBE64rr:
1300   case X86::CMOVA16rr:
1301   case X86::CMOVA32rr:
1302   case X86::CMOVA64rr:
1303   case X86::CMOVL16rr:
1304   case X86::CMOVL32rr:
1305   case X86::CMOVL64rr:
1306   case X86::CMOVGE16rr:
1307   case X86::CMOVGE32rr:
1308   case X86::CMOVGE64rr:
1309   case X86::CMOVLE16rr:
1310   case X86::CMOVLE32rr:
1311   case X86::CMOVLE64rr:
1312   case X86::CMOVG16rr:
1313   case X86::CMOVG32rr:
1314   case X86::CMOVG64rr:
1315   case X86::CMOVS16rr:
1316   case X86::CMOVS32rr:
1317   case X86::CMOVS64rr:
1318   case X86::CMOVNS16rr:
1319   case X86::CMOVNS32rr:
1320   case X86::CMOVNS64rr:
1321   case X86::CMOVP16rr:
1322   case X86::CMOVP32rr:
1323   case X86::CMOVP64rr:
1324   case X86::CMOVNP16rr:
1325   case X86::CMOVNP32rr:
1326   case X86::CMOVNP64rr:
1327   case X86::CMOVO16rr:
1328   case X86::CMOVO32rr:
1329   case X86::CMOVO64rr:
1330   case X86::CMOVNO16rr:
1331   case X86::CMOVNO32rr:
1332   case X86::CMOVNO64rr: {
1333     unsigned Opc = 0;
1334     switch (MI->getOpcode()) {
1335     default: break;
1336     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1337     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1338     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1339     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1340     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1341     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1342     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1343     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1344     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1345     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1346     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1347     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1348     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1349     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1350     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1351     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1352     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1353     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1354     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1355     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1356     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1357     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1358     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1359     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1360     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1361     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1362     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1363     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1364     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1365     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1366     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1367     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1368     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1369     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1370     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1371     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1372     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1373     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1374     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1375     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1376     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1377     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1378     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1379     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1380     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1381     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1382     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1383     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1384     }
1385     if (NewMI) {
1386       MachineFunction &MF = *MI->getParent()->getParent();
1387       MI = MF.CloneMachineInstr(MI);
1388       NewMI = false;
1389     }
1390     MI->setDesc(get(Opc));
1391     // Fallthrough intended.
1392   }
1393   default:
1394     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1395   }
1396 }
1397
1398 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1399   switch (BrOpc) {
1400   default: return X86::COND_INVALID;
1401   case X86::JE:  return X86::COND_E;
1402   case X86::JNE: return X86::COND_NE;
1403   case X86::JL:  return X86::COND_L;
1404   case X86::JLE: return X86::COND_LE;
1405   case X86::JG:  return X86::COND_G;
1406   case X86::JGE: return X86::COND_GE;
1407   case X86::JB:  return X86::COND_B;
1408   case X86::JBE: return X86::COND_BE;
1409   case X86::JA:  return X86::COND_A;
1410   case X86::JAE: return X86::COND_AE;
1411   case X86::JS:  return X86::COND_S;
1412   case X86::JNS: return X86::COND_NS;
1413   case X86::JP:  return X86::COND_P;
1414   case X86::JNP: return X86::COND_NP;
1415   case X86::JO:  return X86::COND_O;
1416   case X86::JNO: return X86::COND_NO;
1417   }
1418 }
1419
1420 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1421   switch (CC) {
1422   default: assert(0 && "Illegal condition code!");
1423   case X86::COND_E:  return X86::JE;
1424   case X86::COND_NE: return X86::JNE;
1425   case X86::COND_L:  return X86::JL;
1426   case X86::COND_LE: return X86::JLE;
1427   case X86::COND_G:  return X86::JG;
1428   case X86::COND_GE: return X86::JGE;
1429   case X86::COND_B:  return X86::JB;
1430   case X86::COND_BE: return X86::JBE;
1431   case X86::COND_A:  return X86::JA;
1432   case X86::COND_AE: return X86::JAE;
1433   case X86::COND_S:  return X86::JS;
1434   case X86::COND_NS: return X86::JNS;
1435   case X86::COND_P:  return X86::JP;
1436   case X86::COND_NP: return X86::JNP;
1437   case X86::COND_O:  return X86::JO;
1438   case X86::COND_NO: return X86::JNO;
1439   }
1440 }
1441
1442 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1443 /// e.g. turning COND_E to COND_NE.
1444 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1445   switch (CC) {
1446   default: assert(0 && "Illegal condition code!");
1447   case X86::COND_E:  return X86::COND_NE;
1448   case X86::COND_NE: return X86::COND_E;
1449   case X86::COND_L:  return X86::COND_GE;
1450   case X86::COND_LE: return X86::COND_G;
1451   case X86::COND_G:  return X86::COND_LE;
1452   case X86::COND_GE: return X86::COND_L;
1453   case X86::COND_B:  return X86::COND_AE;
1454   case X86::COND_BE: return X86::COND_A;
1455   case X86::COND_A:  return X86::COND_BE;
1456   case X86::COND_AE: return X86::COND_B;
1457   case X86::COND_S:  return X86::COND_NS;
1458   case X86::COND_NS: return X86::COND_S;
1459   case X86::COND_P:  return X86::COND_NP;
1460   case X86::COND_NP: return X86::COND_P;
1461   case X86::COND_O:  return X86::COND_NO;
1462   case X86::COND_NO: return X86::COND_O;
1463   }
1464 }
1465
1466 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1467   const TargetInstrDesc &TID = MI->getDesc();
1468   if (!TID.isTerminator()) return false;
1469
1470   // Conditional branch is a special case.
1471   if (TID.isBranch() && !TID.isBarrier())
1472     return true;
1473   if (!TID.isPredicable())
1474     return true;
1475   return !isPredicated(MI);
1476 }
1477
1478 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1479 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1480                                                const X86InstrInfo &TII) {
1481   if (MI->getOpcode() == X86::FP_REG_KILL)
1482     return false;
1483   return TII.isUnpredicatedTerminator(MI);
1484 }
1485
1486 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1487                                  MachineBasicBlock *&TBB,
1488                                  MachineBasicBlock *&FBB,
1489                                  SmallVectorImpl<MachineOperand> &Cond) const {
1490   // Start from the bottom of the block and work up, examining the
1491   // terminator instructions.
1492   MachineBasicBlock::iterator I = MBB.end();
1493   while (I != MBB.begin()) {
1494     --I;
1495     // Working from the bottom, when we see a non-terminator
1496     // instruction, we're done.
1497     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1498       break;
1499     // A terminator that isn't a branch can't easily be handled
1500     // by this analysis.
1501     if (!I->getDesc().isBranch())
1502       return true;
1503     // Handle unconditional branches.
1504     if (I->getOpcode() == X86::JMP) {
1505       // If the block has any instructions after a JMP, delete them.
1506       while (next(I) != MBB.end())
1507         next(I)->eraseFromParent();
1508       Cond.clear();
1509       FBB = 0;
1510       // Delete the JMP if it's equivalent to a fall-through.
1511       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1512         TBB = 0;
1513         I->eraseFromParent();
1514         I = MBB.end();
1515         continue;
1516       }
1517       // TBB is used to indicate the unconditinal destination.
1518       TBB = I->getOperand(0).getMBB();
1519       continue;
1520     }
1521     // Handle conditional branches.
1522     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1523     if (BranchCode == X86::COND_INVALID)
1524       return true;  // Can't handle indirect branch.
1525     // Working from the bottom, handle the first conditional branch.
1526     if (Cond.empty()) {
1527       FBB = TBB;
1528       TBB = I->getOperand(0).getMBB();
1529       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1530       continue;
1531     }
1532     // Handle subsequent conditional branches. Only handle the case
1533     // where all conditional branches branch to the same destination
1534     // and their condition opcodes fit one of the special
1535     // multi-branch idioms.
1536     assert(Cond.size() == 1);
1537     assert(TBB);
1538     // Only handle the case where all conditional branches branch to
1539     // the same destination.
1540     if (TBB != I->getOperand(0).getMBB())
1541       return true;
1542     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1543     // If the conditions are the same, we can leave them alone.
1544     if (OldBranchCode == BranchCode)
1545       continue;
1546     // If they differ, see if they fit one of the known patterns.
1547     // Theoretically we could handle more patterns here, but
1548     // we shouldn't expect to see them if instruction selection
1549     // has done a reasonable job.
1550     if ((OldBranchCode == X86::COND_NP &&
1551          BranchCode == X86::COND_E) ||
1552         (OldBranchCode == X86::COND_E &&
1553          BranchCode == X86::COND_NP))
1554       BranchCode = X86::COND_NP_OR_E;
1555     else if ((OldBranchCode == X86::COND_P &&
1556               BranchCode == X86::COND_NE) ||
1557              (OldBranchCode == X86::COND_NE &&
1558               BranchCode == X86::COND_P))
1559       BranchCode = X86::COND_NE_OR_P;
1560     else
1561       return true;
1562     // Update the MachineOperand.
1563     Cond[0].setImm(BranchCode);
1564   }
1565
1566   return false;
1567 }
1568
1569 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1570   MachineBasicBlock::iterator I = MBB.end();
1571   unsigned Count = 0;
1572
1573   while (I != MBB.begin()) {
1574     --I;
1575     if (I->getOpcode() != X86::JMP &&
1576         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1577       break;
1578     // Remove the branch.
1579     I->eraseFromParent();
1580     I = MBB.end();
1581     ++Count;
1582   }
1583
1584   return Count;
1585 }
1586
1587 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1588                                                      const MachineOperand &MO) {
1589   if (MO.isReg())
1590     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1591                      MO.isKill(), MO.isDead(), MO.getSubReg());
1592   else if (MO.isImm())
1593     MIB = MIB.addImm(MO.getImm());
1594   else if (MO.isFI())
1595     MIB = MIB.addFrameIndex(MO.getIndex());
1596   else if (MO.isGlobal())
1597     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1598   else if (MO.isCPI())
1599     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1600   else if (MO.isJTI())
1601     MIB = MIB.addJumpTableIndex(MO.getIndex());
1602   else if (MO.isSymbol())
1603     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1604   else
1605     assert(0 && "Unknown operand for X86InstrAddOperand!");
1606
1607   return MIB;
1608 }
1609
1610 unsigned
1611 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1612                            MachineBasicBlock *FBB,
1613                            const SmallVectorImpl<MachineOperand> &Cond) const {
1614   // Shouldn't be a fall through.
1615   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1616   assert((Cond.size() == 1 || Cond.size() == 0) &&
1617          "X86 branch conditions have one component!");
1618
1619   if (Cond.empty()) {
1620     // Unconditional branch?
1621     assert(!FBB && "Unconditional branch with multiple successors!");
1622     BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1623     return 1;
1624   }
1625
1626   // Conditional branch.
1627   unsigned Count = 0;
1628   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1629   switch (CC) {
1630   case X86::COND_NP_OR_E:
1631     // Synthesize NP_OR_E with two branches.
1632     BuildMI(&MBB, get(X86::JNP)).addMBB(TBB);
1633     ++Count;
1634     BuildMI(&MBB, get(X86::JE)).addMBB(TBB);
1635     ++Count;
1636     break;
1637   case X86::COND_NE_OR_P:
1638     // Synthesize NE_OR_P with two branches.
1639     BuildMI(&MBB, get(X86::JNE)).addMBB(TBB);
1640     ++Count;
1641     BuildMI(&MBB, get(X86::JP)).addMBB(TBB);
1642     ++Count;
1643     break;
1644   default: {
1645     unsigned Opc = GetCondBranchFromCond(CC);
1646     BuildMI(&MBB, get(Opc)).addMBB(TBB);
1647     ++Count;
1648   }
1649   }
1650   if (FBB) {
1651     // Two-way Conditional branch. Insert the second branch.
1652     BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1653     ++Count;
1654   }
1655   return Count;
1656 }
1657
1658 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1659                                 MachineBasicBlock::iterator MI,
1660                                 unsigned DestReg, unsigned SrcReg,
1661                                 const TargetRegisterClass *DestRC,
1662                                 const TargetRegisterClass *SrcRC) const {
1663   if (DestRC == SrcRC) {
1664     unsigned Opc;
1665     if (DestRC == &X86::GR64RegClass) {
1666       Opc = X86::MOV64rr;
1667     } else if (DestRC == &X86::GR32RegClass) {
1668       Opc = X86::MOV32rr;
1669     } else if (DestRC == &X86::GR16RegClass) {
1670       Opc = X86::MOV16rr;
1671     } else if (DestRC == &X86::GR8RegClass) {
1672       Opc = X86::MOV8rr;
1673     } else if (DestRC == &X86::GR32_RegClass) {
1674       Opc = X86::MOV32_rr;
1675     } else if (DestRC == &X86::GR16_RegClass) {
1676       Opc = X86::MOV16_rr;
1677     } else if (DestRC == &X86::RFP32RegClass) {
1678       Opc = X86::MOV_Fp3232;
1679     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1680       Opc = X86::MOV_Fp6464;
1681     } else if (DestRC == &X86::RFP80RegClass) {
1682       Opc = X86::MOV_Fp8080;
1683     } else if (DestRC == &X86::FR32RegClass) {
1684       Opc = X86::FsMOVAPSrr;
1685     } else if (DestRC == &X86::FR64RegClass) {
1686       Opc = X86::FsMOVAPDrr;
1687     } else if (DestRC == &X86::VR128RegClass) {
1688       Opc = X86::MOVAPSrr;
1689     } else if (DestRC == &X86::VR64RegClass) {
1690       Opc = X86::MMX_MOVQ64rr;
1691     } else {
1692       return false;
1693     }
1694     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1695     return true;
1696   }
1697
1698   // Moving EFLAGS to / from another register requires a push and a pop.
1699   if (SrcRC == &X86::CCRRegClass) {
1700     if (SrcReg != X86::EFLAGS)
1701       return false;
1702     if (DestRC == &X86::GR64RegClass) {
1703       BuildMI(MBB, MI, get(X86::PUSHFQ));
1704       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1705       return true;
1706     } else if (DestRC == &X86::GR32RegClass) {
1707       BuildMI(MBB, MI, get(X86::PUSHFD));
1708       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1709       return true;
1710     }
1711   } else if (DestRC == &X86::CCRRegClass) {
1712     if (DestReg != X86::EFLAGS)
1713       return false;
1714     if (SrcRC == &X86::GR64RegClass) {
1715       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1716       BuildMI(MBB, MI, get(X86::POPFQ));
1717       return true;
1718     } else if (SrcRC == &X86::GR32RegClass) {
1719       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1720       BuildMI(MBB, MI, get(X86::POPFD));
1721       return true;
1722     }
1723   }
1724
1725   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1726   if (SrcRC == &X86::RSTRegClass) {
1727     // Copying from ST(0)/ST(1).
1728     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1729       // Can only copy from ST(0)/ST(1) right now
1730       return false;
1731     bool isST0 = SrcReg == X86::ST0;
1732     unsigned Opc;
1733     if (DestRC == &X86::RFP32RegClass)
1734       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1735     else if (DestRC == &X86::RFP64RegClass)
1736       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1737     else {
1738       if (DestRC != &X86::RFP80RegClass)
1739         return false;
1740       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1741     }
1742     BuildMI(MBB, MI, get(Opc), DestReg);
1743     return true;
1744   }
1745
1746   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1747   if (DestRC == &X86::RSTRegClass) {
1748     // Copying to ST(0).  FIXME: handle ST(1) also
1749     if (DestReg != X86::ST0)
1750       // Can only copy to TOS right now
1751       return false;
1752     unsigned Opc;
1753     if (SrcRC == &X86::RFP32RegClass)
1754       Opc = X86::FpSET_ST0_32;
1755     else if (SrcRC == &X86::RFP64RegClass)
1756       Opc = X86::FpSET_ST0_64;
1757     else {
1758       if (SrcRC != &X86::RFP80RegClass)
1759         return false;
1760       Opc = X86::FpSET_ST0_80;
1761     }
1762     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1763     return true;
1764   }
1765
1766   // Not yet supported!
1767   return false;
1768 }
1769
1770 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1771                                   bool isStackAligned) {
1772   unsigned Opc = 0;
1773   if (RC == &X86::GR64RegClass) {
1774     Opc = X86::MOV64mr;
1775   } else if (RC == &X86::GR32RegClass) {
1776     Opc = X86::MOV32mr;
1777   } else if (RC == &X86::GR16RegClass) {
1778     Opc = X86::MOV16mr;
1779   } else if (RC == &X86::GR8RegClass) {
1780     Opc = X86::MOV8mr;
1781   } else if (RC == &X86::GR32_RegClass) {
1782     Opc = X86::MOV32_mr;
1783   } else if (RC == &X86::GR16_RegClass) {
1784     Opc = X86::MOV16_mr;
1785   } else if (RC == &X86::RFP80RegClass) {
1786     Opc = X86::ST_FpP80m;   // pops
1787   } else if (RC == &X86::RFP64RegClass) {
1788     Opc = X86::ST_Fp64m;
1789   } else if (RC == &X86::RFP32RegClass) {
1790     Opc = X86::ST_Fp32m;
1791   } else if (RC == &X86::FR32RegClass) {
1792     Opc = X86::MOVSSmr;
1793   } else if (RC == &X86::FR64RegClass) {
1794     Opc = X86::MOVSDmr;
1795   } else if (RC == &X86::VR128RegClass) {
1796     // If stack is realigned we can use aligned stores.
1797     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1798   } else if (RC == &X86::VR64RegClass) {
1799     Opc = X86::MMX_MOVQ64mr;
1800   } else {
1801     assert(0 && "Unknown regclass");
1802     abort();
1803   }
1804
1805   return Opc;
1806 }
1807
1808 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1809                                        MachineBasicBlock::iterator MI,
1810                                        unsigned SrcReg, bool isKill, int FrameIdx,
1811                                        const TargetRegisterClass *RC) const {
1812   const MachineFunction &MF = *MBB.getParent();
1813   bool isAligned = (RI.getStackAlignment() >= 16) ||
1814     RI.needsStackRealignment(MF);
1815   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1816   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1817     .addReg(SrcReg, false, false, isKill);
1818 }
1819
1820 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1821                                   bool isKill,
1822                                   SmallVectorImpl<MachineOperand> &Addr,
1823                                   const TargetRegisterClass *RC,
1824                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1825   bool isAligned = (RI.getStackAlignment() >= 16) ||
1826     RI.needsStackRealignment(MF);
1827   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1828   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1829   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1830     MIB = X86InstrAddOperand(MIB, Addr[i]);
1831   MIB.addReg(SrcReg, false, false, isKill);
1832   NewMIs.push_back(MIB);
1833 }
1834
1835 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1836                                  bool isStackAligned) {
1837   unsigned Opc = 0;
1838   if (RC == &X86::GR64RegClass) {
1839     Opc = X86::MOV64rm;
1840   } else if (RC == &X86::GR32RegClass) {
1841     Opc = X86::MOV32rm;
1842   } else if (RC == &X86::GR16RegClass) {
1843     Opc = X86::MOV16rm;
1844   } else if (RC == &X86::GR8RegClass) {
1845     Opc = X86::MOV8rm;
1846   } else if (RC == &X86::GR32_RegClass) {
1847     Opc = X86::MOV32_rm;
1848   } else if (RC == &X86::GR16_RegClass) {
1849     Opc = X86::MOV16_rm;
1850   } else if (RC == &X86::RFP80RegClass) {
1851     Opc = X86::LD_Fp80m;
1852   } else if (RC == &X86::RFP64RegClass) {
1853     Opc = X86::LD_Fp64m;
1854   } else if (RC == &X86::RFP32RegClass) {
1855     Opc = X86::LD_Fp32m;
1856   } else if (RC == &X86::FR32RegClass) {
1857     Opc = X86::MOVSSrm;
1858   } else if (RC == &X86::FR64RegClass) {
1859     Opc = X86::MOVSDrm;
1860   } else if (RC == &X86::VR128RegClass) {
1861     // If stack is realigned we can use aligned loads.
1862     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1863   } else if (RC == &X86::VR64RegClass) {
1864     Opc = X86::MMX_MOVQ64rm;
1865   } else {
1866     assert(0 && "Unknown regclass");
1867     abort();
1868   }
1869
1870   return Opc;
1871 }
1872
1873 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1874                                         MachineBasicBlock::iterator MI,
1875                                         unsigned DestReg, int FrameIdx,
1876                                         const TargetRegisterClass *RC) const{
1877   const MachineFunction &MF = *MBB.getParent();
1878   bool isAligned = (RI.getStackAlignment() >= 16) ||
1879     RI.needsStackRealignment(MF);
1880   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1881   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1882 }
1883
1884 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1885                                  SmallVectorImpl<MachineOperand> &Addr,
1886                                  const TargetRegisterClass *RC,
1887                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1888   bool isAligned = (RI.getStackAlignment() >= 16) ||
1889     RI.needsStackRealignment(MF);
1890   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1891   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1892   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1893     MIB = X86InstrAddOperand(MIB, Addr[i]);
1894   NewMIs.push_back(MIB);
1895 }
1896
1897 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1898                                                 MachineBasicBlock::iterator MI,
1899                                 const std::vector<CalleeSavedInfo> &CSI) const {
1900   if (CSI.empty())
1901     return false;
1902
1903   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1904   unsigned SlotSize = is64Bit ? 8 : 4;
1905
1906   MachineFunction &MF = *MBB.getParent();
1907   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1908   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1909
1910   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1911   for (unsigned i = CSI.size(); i != 0; --i) {
1912     unsigned Reg = CSI[i-1].getReg();
1913     // Add the callee-saved register as live-in. It's killed at the spill.
1914     MBB.addLiveIn(Reg);
1915     BuildMI(MBB, MI, get(Opc))
1916       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1917   }
1918   return true;
1919 }
1920
1921 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1922                                                  MachineBasicBlock::iterator MI,
1923                                 const std::vector<CalleeSavedInfo> &CSI) const {
1924   if (CSI.empty())
1925     return false;
1926
1927   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1928
1929   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1930   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1931     unsigned Reg = CSI[i].getReg();
1932     BuildMI(MBB, MI, get(Opc), Reg);
1933   }
1934   return true;
1935 }
1936
1937 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1938                                      const SmallVectorImpl<MachineOperand> &MOs,
1939                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1940   // Create the base instruction with the memory operand as the first part.
1941   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1942   MachineInstrBuilder MIB(NewMI);
1943   unsigned NumAddrOps = MOs.size();
1944   for (unsigned i = 0; i != NumAddrOps; ++i)
1945     MIB = X86InstrAddOperand(MIB, MOs[i]);
1946   if (NumAddrOps < 4)  // FrameIndex only
1947     MIB.addImm(1).addReg(0).addImm(0);
1948
1949   // Loop over the rest of the ri operands, converting them over.
1950   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1951   for (unsigned i = 0; i != NumOps; ++i) {
1952     MachineOperand &MO = MI->getOperand(i+2);
1953     MIB = X86InstrAddOperand(MIB, MO);
1954   }
1955   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1956     MachineOperand &MO = MI->getOperand(i);
1957     MIB = X86InstrAddOperand(MIB, MO);
1958   }
1959   return MIB;
1960 }
1961
1962 static MachineInstr *FuseInst(MachineFunction &MF,
1963                               unsigned Opcode, unsigned OpNo,
1964                               const SmallVectorImpl<MachineOperand> &MOs,
1965                               MachineInstr *MI, const TargetInstrInfo &TII) {
1966   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1967   MachineInstrBuilder MIB(NewMI);
1968
1969   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1970     MachineOperand &MO = MI->getOperand(i);
1971     if (i == OpNo) {
1972       assert(MO.isReg() && "Expected to fold into reg operand!");
1973       unsigned NumAddrOps = MOs.size();
1974       for (unsigned i = 0; i != NumAddrOps; ++i)
1975         MIB = X86InstrAddOperand(MIB, MOs[i]);
1976       if (NumAddrOps < 4)  // FrameIndex only
1977         MIB.addImm(1).addReg(0).addImm(0);
1978     } else {
1979       MIB = X86InstrAddOperand(MIB, MO);
1980     }
1981   }
1982   return MIB;
1983 }
1984
1985 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1986                                 const SmallVectorImpl<MachineOperand> &MOs,
1987                                 MachineInstr *MI) {
1988   MachineFunction &MF = *MI->getParent()->getParent();
1989   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
1990
1991   unsigned NumAddrOps = MOs.size();
1992   for (unsigned i = 0; i != NumAddrOps; ++i)
1993     MIB = X86InstrAddOperand(MIB, MOs[i]);
1994   if (NumAddrOps < 4)  // FrameIndex only
1995     MIB.addImm(1).addReg(0).addImm(0);
1996   return MIB.addImm(0);
1997 }
1998
1999 MachineInstr*
2000 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2001                                     MachineInstr *MI, unsigned i,
2002                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2003   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2004   bool isTwoAddrFold = false;
2005   unsigned NumOps = MI->getDesc().getNumOperands();
2006   bool isTwoAddr = NumOps > 1 &&
2007     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2008
2009   MachineInstr *NewMI = NULL;
2010   // Folding a memory location into the two-address part of a two-address
2011   // instruction is different than folding it other places.  It requires
2012   // replacing the *two* registers with the memory location.
2013   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2014       MI->getOperand(0).isReg() &&
2015       MI->getOperand(1).isReg() &&
2016       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2017     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2018     isTwoAddrFold = true;
2019   } else if (i == 0) { // If operand 0
2020     if (MI->getOpcode() == X86::MOV16r0)
2021       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2022     else if (MI->getOpcode() == X86::MOV32r0)
2023       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2024     else if (MI->getOpcode() == X86::MOV64r0)
2025       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2026     else if (MI->getOpcode() == X86::MOV8r0)
2027       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2028     if (NewMI)
2029       return NewMI;
2030
2031     OpcodeTablePtr = &RegOp2MemOpTable0;
2032   } else if (i == 1) {
2033     OpcodeTablePtr = &RegOp2MemOpTable1;
2034   } else if (i == 2) {
2035     OpcodeTablePtr = &RegOp2MemOpTable2;
2036   }
2037
2038   // If table selected...
2039   if (OpcodeTablePtr) {
2040     // Find the Opcode to fuse
2041     DenseMap<unsigned*, unsigned>::iterator I =
2042       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2043     if (I != OpcodeTablePtr->end()) {
2044       if (isTwoAddrFold)
2045         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2046       else
2047         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2048       return NewMI;
2049     }
2050   }
2051
2052   // No fusion
2053   if (PrintFailedFusing)
2054     cerr << "We failed to fuse operand " << i << " in " << *MI;
2055   return NULL;
2056 }
2057
2058
2059 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2060                                                   MachineInstr *MI,
2061                                                   const SmallVectorImpl<unsigned> &Ops,
2062                                                   int FrameIndex) const {
2063   // Check switch flag
2064   if (NoFusing) return NULL;
2065
2066   const MachineFrameInfo *MFI = MF.getFrameInfo();
2067   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2068   // FIXME: Move alignment requirement into tables?
2069   if (Alignment < 16) {
2070     switch (MI->getOpcode()) {
2071     default: break;
2072     // Not always safe to fold movsd into these instructions since their load
2073     // folding variants expects the address to be 16 byte aligned.
2074     case X86::FsANDNPDrr:
2075     case X86::FsANDNPSrr:
2076     case X86::FsANDPDrr:
2077     case X86::FsANDPSrr:
2078     case X86::FsORPDrr:
2079     case X86::FsORPSrr:
2080     case X86::FsXORPDrr:
2081     case X86::FsXORPSrr:
2082       return NULL;
2083     }
2084   }
2085
2086   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2087     unsigned NewOpc = 0;
2088     switch (MI->getOpcode()) {
2089     default: return NULL;
2090     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2091     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2092     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2093     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2094     }
2095     // Change to CMPXXri r, 0 first.
2096     MI->setDesc(get(NewOpc));
2097     MI->getOperand(1).ChangeToImmediate(0);
2098   } else if (Ops.size() != 1)
2099     return NULL;
2100
2101   SmallVector<MachineOperand,4> MOs;
2102   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2103   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2104 }
2105
2106 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2107                                                   MachineInstr *MI,
2108                                             const SmallVectorImpl<unsigned> &Ops,
2109                                                   MachineInstr *LoadMI) const {
2110   // Check switch flag
2111   if (NoFusing) return NULL;
2112
2113   // Determine the alignment of the load.
2114   unsigned Alignment = 0;
2115   if (LoadMI->hasOneMemOperand())
2116     Alignment = LoadMI->memoperands_begin()->getAlignment();
2117
2118   // FIXME: Move alignment requirement into tables?
2119   if (Alignment < 16) {
2120     switch (MI->getOpcode()) {
2121     default: break;
2122     // Not always safe to fold movsd into these instructions since their load
2123     // folding variants expects the address to be 16 byte aligned.
2124     case X86::FsANDNPDrr:
2125     case X86::FsANDNPSrr:
2126     case X86::FsANDPDrr:
2127     case X86::FsANDPSrr:
2128     case X86::FsORPDrr:
2129     case X86::FsORPSrr:
2130     case X86::FsXORPDrr:
2131     case X86::FsXORPSrr:
2132       return NULL;
2133     }
2134   }
2135
2136   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2137     unsigned NewOpc = 0;
2138     switch (MI->getOpcode()) {
2139     default: return NULL;
2140     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2141     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2142     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2143     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2144     }
2145     // Change to CMPXXri r, 0 first.
2146     MI->setDesc(get(NewOpc));
2147     MI->getOperand(1).ChangeToImmediate(0);
2148   } else if (Ops.size() != 1)
2149     return NULL;
2150
2151   SmallVector<MachineOperand,4> MOs;
2152   if (LoadMI->getOpcode() == X86::V_SET0 ||
2153       LoadMI->getOpcode() == X86::V_SETALLONES) {
2154     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2155     // Create a constant-pool entry and operands to load from it.
2156
2157     // x86-32 PIC requires a PIC base register for constant pools.
2158     unsigned PICBase = 0;
2159     if (TM.getRelocationModel() == Reloc::PIC_ &&
2160         !TM.getSubtarget<X86Subtarget>().is64Bit())
2161       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2162       // This doesn't work for several reasons.
2163       // 1. GlobalBaseReg may have been spilled.
2164       // 2. It may not be live at MI.
2165       return false;
2166
2167     // Create a v4i32 constant-pool entry.
2168     MachineConstantPool &MCP = *MF.getConstantPool();
2169     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2170     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2171                     ConstantVector::getNullValue(Ty) :
2172                     ConstantVector::getAllOnesValue(Ty);
2173     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2174
2175     // Create operands to load from the constant pool entry.
2176     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2177     MOs.push_back(MachineOperand::CreateImm(1));
2178     MOs.push_back(MachineOperand::CreateReg(0, false));
2179     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2180   } else {
2181     // Folding a normal load. Just copy the load's address operands.
2182     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2183     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2184       MOs.push_back(LoadMI->getOperand(i));
2185   }
2186   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2187 }
2188
2189
2190 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2191                                   const SmallVectorImpl<unsigned> &Ops) const {
2192   // Check switch flag
2193   if (NoFusing) return 0;
2194
2195   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2196     switch (MI->getOpcode()) {
2197     default: return false;
2198     case X86::TEST8rr:
2199     case X86::TEST16rr:
2200     case X86::TEST32rr:
2201     case X86::TEST64rr:
2202       return true;
2203     }
2204   }
2205
2206   if (Ops.size() != 1)
2207     return false;
2208
2209   unsigned OpNum = Ops[0];
2210   unsigned Opc = MI->getOpcode();
2211   unsigned NumOps = MI->getDesc().getNumOperands();
2212   bool isTwoAddr = NumOps > 1 &&
2213     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2214
2215   // Folding a memory location into the two-address part of a two-address
2216   // instruction is different than folding it other places.  It requires
2217   // replacing the *two* registers with the memory location.
2218   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2219   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2220     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2221   } else if (OpNum == 0) { // If operand 0
2222     switch (Opc) {
2223     case X86::MOV16r0:
2224     case X86::MOV32r0:
2225     case X86::MOV64r0:
2226     case X86::MOV8r0:
2227       return true;
2228     default: break;
2229     }
2230     OpcodeTablePtr = &RegOp2MemOpTable0;
2231   } else if (OpNum == 1) {
2232     OpcodeTablePtr = &RegOp2MemOpTable1;
2233   } else if (OpNum == 2) {
2234     OpcodeTablePtr = &RegOp2MemOpTable2;
2235   }
2236
2237   if (OpcodeTablePtr) {
2238     // Find the Opcode to fuse
2239     DenseMap<unsigned*, unsigned>::iterator I =
2240       OpcodeTablePtr->find((unsigned*)Opc);
2241     if (I != OpcodeTablePtr->end())
2242       return true;
2243   }
2244   return false;
2245 }
2246
2247 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2248                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2249                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2250   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2251     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2252   if (I == MemOp2RegOpTable.end())
2253     return false;
2254   unsigned Opc = I->second.first;
2255   unsigned Index = I->second.second & 0xf;
2256   bool FoldedLoad = I->second.second & (1 << 4);
2257   bool FoldedStore = I->second.second & (1 << 5);
2258   if (UnfoldLoad && !FoldedLoad)
2259     return false;
2260   UnfoldLoad &= FoldedLoad;
2261   if (UnfoldStore && !FoldedStore)
2262     return false;
2263   UnfoldStore &= FoldedStore;
2264
2265   const TargetInstrDesc &TID = get(Opc);
2266   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2267   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2268     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2269   SmallVector<MachineOperand,4> AddrOps;
2270   SmallVector<MachineOperand,2> BeforeOps;
2271   SmallVector<MachineOperand,2> AfterOps;
2272   SmallVector<MachineOperand,4> ImpOps;
2273   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2274     MachineOperand &Op = MI->getOperand(i);
2275     if (i >= Index && i < Index+4)
2276       AddrOps.push_back(Op);
2277     else if (Op.isReg() && Op.isImplicit())
2278       ImpOps.push_back(Op);
2279     else if (i < Index)
2280       BeforeOps.push_back(Op);
2281     else if (i > Index)
2282       AfterOps.push_back(Op);
2283   }
2284
2285   // Emit the load instruction.
2286   if (UnfoldLoad) {
2287     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2288     if (UnfoldStore) {
2289       // Address operands cannot be marked isKill.
2290       for (unsigned i = 1; i != 5; ++i) {
2291         MachineOperand &MO = NewMIs[0]->getOperand(i);
2292         if (MO.isReg())
2293           MO.setIsKill(false);
2294       }
2295     }
2296   }
2297
2298   // Emit the data processing instruction.
2299   MachineInstr *DataMI = MF.CreateMachineInstr(TID, true);
2300   MachineInstrBuilder MIB(DataMI);
2301
2302   if (FoldedStore)
2303     MIB.addReg(Reg, true);
2304   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2305     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2306   if (FoldedLoad)
2307     MIB.addReg(Reg);
2308   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2309     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2310   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2311     MachineOperand &MO = ImpOps[i];
2312     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2313   }
2314   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2315   unsigned NewOpc = 0;
2316   switch (DataMI->getOpcode()) {
2317   default: break;
2318   case X86::CMP64ri32:
2319   case X86::CMP32ri:
2320   case X86::CMP16ri:
2321   case X86::CMP8ri: {
2322     MachineOperand &MO0 = DataMI->getOperand(0);
2323     MachineOperand &MO1 = DataMI->getOperand(1);
2324     if (MO1.getImm() == 0) {
2325       switch (DataMI->getOpcode()) {
2326       default: break;
2327       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2328       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2329       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2330       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2331       }
2332       DataMI->setDesc(get(NewOpc));
2333       MO1.ChangeToRegister(MO0.getReg(), false);
2334     }
2335   }
2336   }
2337   NewMIs.push_back(DataMI);
2338
2339   // Emit the store instruction.
2340   if (UnfoldStore) {
2341     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2342     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2343       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2344     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2345   }
2346
2347   return true;
2348 }
2349
2350 bool
2351 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2352                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2353   if (!N->isMachineOpcode())
2354     return false;
2355
2356   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2357     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2358   if (I == MemOp2RegOpTable.end())
2359     return false;
2360   unsigned Opc = I->second.first;
2361   unsigned Index = I->second.second & 0xf;
2362   bool FoldedLoad = I->second.second & (1 << 4);
2363   bool FoldedStore = I->second.second & (1 << 5);
2364   const TargetInstrDesc &TID = get(Opc);
2365   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2366   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2367     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2368   std::vector<SDValue> AddrOps;
2369   std::vector<SDValue> BeforeOps;
2370   std::vector<SDValue> AfterOps;
2371   unsigned NumOps = N->getNumOperands();
2372   for (unsigned i = 0; i != NumOps-1; ++i) {
2373     SDValue Op = N->getOperand(i);
2374     if (i >= Index && i < Index+4)
2375       AddrOps.push_back(Op);
2376     else if (i < Index)
2377       BeforeOps.push_back(Op);
2378     else if (i > Index)
2379       AfterOps.push_back(Op);
2380   }
2381   SDValue Chain = N->getOperand(NumOps-1);
2382   AddrOps.push_back(Chain);
2383
2384   // Emit the load instruction.
2385   SDNode *Load = 0;
2386   const MachineFunction &MF = DAG.getMachineFunction();
2387   if (FoldedLoad) {
2388     MVT VT = *RC->vt_begin();
2389     bool isAligned = (RI.getStackAlignment() >= 16) ||
2390       RI.needsStackRealignment(MF);
2391     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned),
2392                              VT, MVT::Other,
2393                              &AddrOps[0], AddrOps.size());
2394     NewNodes.push_back(Load);
2395   }
2396
2397   // Emit the data processing instruction.
2398   std::vector<MVT> VTs;
2399   const TargetRegisterClass *DstRC = 0;
2400   if (TID.getNumDefs() > 0) {
2401     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2402     DstRC = DstTOI.isLookupPtrRegClass()
2403       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2404     VTs.push_back(*DstRC->vt_begin());
2405   }
2406   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2407     MVT VT = N->getValueType(i);
2408     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2409       VTs.push_back(VT);
2410   }
2411   if (Load)
2412     BeforeOps.push_back(SDValue(Load, 0));
2413   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2414   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2415   NewNodes.push_back(NewNode);
2416
2417   // Emit the store instruction.
2418   if (FoldedStore) {
2419     AddrOps.pop_back();
2420     AddrOps.push_back(SDValue(NewNode, 0));
2421     AddrOps.push_back(Chain);
2422     bool isAligned = (RI.getStackAlignment() >= 16) ||
2423       RI.needsStackRealignment(MF);
2424     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned),
2425                                       MVT::Other, &AddrOps[0], AddrOps.size());
2426     NewNodes.push_back(Store);
2427   }
2428
2429   return true;
2430 }
2431
2432 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2433                                       bool UnfoldLoad, bool UnfoldStore) const {
2434   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2435     MemOp2RegOpTable.find((unsigned*)Opc);
2436   if (I == MemOp2RegOpTable.end())
2437     return 0;
2438   bool FoldedLoad = I->second.second & (1 << 4);
2439   bool FoldedStore = I->second.second & (1 << 5);
2440   if (UnfoldLoad && !FoldedLoad)
2441     return 0;
2442   if (UnfoldStore && !FoldedStore)
2443     return 0;
2444   return I->second.first;
2445 }
2446
2447 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2448   if (MBB.empty()) return false;
2449
2450   switch (MBB.back().getOpcode()) {
2451   case X86::TCRETURNri:
2452   case X86::TCRETURNdi:
2453   case X86::RET:     // Return.
2454   case X86::RETI:
2455   case X86::TAILJMPd:
2456   case X86::TAILJMPr:
2457   case X86::TAILJMPm:
2458   case X86::JMP:     // Uncond branch.
2459   case X86::JMP32r:  // Indirect branch.
2460   case X86::JMP64r:  // Indirect branch (64-bit).
2461   case X86::JMP32m:  // Indirect branch through mem.
2462   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2463     return true;
2464   default: return false;
2465   }
2466 }
2467
2468 bool X86InstrInfo::
2469 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2470   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2471   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2472   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2473     return true;
2474   Cond[0].setImm(GetOppositeBranchCondition(CC));
2475   return false;
2476 }
2477
2478 bool X86InstrInfo::
2479 IgnoreRegisterClassBarriers(const TargetRegisterClass *RC) const {
2480   // FIXME: Ignore bariers of x87 stack registers for now. We can't
2481   // allow any loads of these registers before FpGet_ST0_80.
2482   return RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2483     RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass;
2484 }
2485
2486 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2487   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2488   if (Subtarget->is64Bit())
2489     return &X86::GR64RegClass;
2490   else
2491     return &X86::GR32RegClass;
2492 }
2493
2494 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2495   switch (Desc->TSFlags & X86II::ImmMask) {
2496   case X86II::Imm8:   return 1;
2497   case X86II::Imm16:  return 2;
2498   case X86II::Imm32:  return 4;
2499   case X86II::Imm64:  return 8;
2500   default: assert(0 && "Immediate size not set!");
2501     return 0;
2502   }
2503 }
2504
2505 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2506 /// e.g. r8, xmm8, etc.
2507 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2508   if (!MO.isReg()) return false;
2509   switch (MO.getReg()) {
2510   default: break;
2511   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2512   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2513   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2514   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2515   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2516   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2517   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2518   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2519   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2520   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2521     return true;
2522   }
2523   return false;
2524 }
2525
2526
2527 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2528 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2529 /// size, and 3) use of X86-64 extended registers.
2530 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2531   unsigned REX = 0;
2532   const TargetInstrDesc &Desc = MI.getDesc();
2533
2534   // Pseudo instructions do not need REX prefix byte.
2535   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2536     return 0;
2537   if (Desc.TSFlags & X86II::REX_W)
2538     REX |= 1 << 3;
2539
2540   unsigned NumOps = Desc.getNumOperands();
2541   if (NumOps) {
2542     bool isTwoAddr = NumOps > 1 &&
2543       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2544
2545     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2546     unsigned i = isTwoAddr ? 1 : 0;
2547     for (unsigned e = NumOps; i != e; ++i) {
2548       const MachineOperand& MO = MI.getOperand(i);
2549       if (MO.isReg()) {
2550         unsigned Reg = MO.getReg();
2551         if (isX86_64NonExtLowByteReg(Reg))
2552           REX |= 0x40;
2553       }
2554     }
2555
2556     switch (Desc.TSFlags & X86II::FormMask) {
2557     case X86II::MRMInitReg:
2558       if (isX86_64ExtendedReg(MI.getOperand(0)))
2559         REX |= (1 << 0) | (1 << 2);
2560       break;
2561     case X86II::MRMSrcReg: {
2562       if (isX86_64ExtendedReg(MI.getOperand(0)))
2563         REX |= 1 << 2;
2564       i = isTwoAddr ? 2 : 1;
2565       for (unsigned e = NumOps; i != e; ++i) {
2566         const MachineOperand& MO = MI.getOperand(i);
2567         if (isX86_64ExtendedReg(MO))
2568           REX |= 1 << 0;
2569       }
2570       break;
2571     }
2572     case X86II::MRMSrcMem: {
2573       if (isX86_64ExtendedReg(MI.getOperand(0)))
2574         REX |= 1 << 2;
2575       unsigned Bit = 0;
2576       i = isTwoAddr ? 2 : 1;
2577       for (; i != NumOps; ++i) {
2578         const MachineOperand& MO = MI.getOperand(i);
2579         if (MO.isReg()) {
2580           if (isX86_64ExtendedReg(MO))
2581             REX |= 1 << Bit;
2582           Bit++;
2583         }
2584       }
2585       break;
2586     }
2587     case X86II::MRM0m: case X86II::MRM1m:
2588     case X86II::MRM2m: case X86II::MRM3m:
2589     case X86II::MRM4m: case X86II::MRM5m:
2590     case X86II::MRM6m: case X86II::MRM7m:
2591     case X86II::MRMDestMem: {
2592       unsigned e = isTwoAddr ? 5 : 4;
2593       i = isTwoAddr ? 1 : 0;
2594       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2595         REX |= 1 << 2;
2596       unsigned Bit = 0;
2597       for (; i != e; ++i) {
2598         const MachineOperand& MO = MI.getOperand(i);
2599         if (MO.isReg()) {
2600           if (isX86_64ExtendedReg(MO))
2601             REX |= 1 << Bit;
2602           Bit++;
2603         }
2604       }
2605       break;
2606     }
2607     default: {
2608       if (isX86_64ExtendedReg(MI.getOperand(0)))
2609         REX |= 1 << 0;
2610       i = isTwoAddr ? 2 : 1;
2611       for (unsigned e = NumOps; i != e; ++i) {
2612         const MachineOperand& MO = MI.getOperand(i);
2613         if (isX86_64ExtendedReg(MO))
2614           REX |= 1 << 2;
2615       }
2616       break;
2617     }
2618     }
2619   }
2620   return REX;
2621 }
2622
2623 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2624 /// relative block address instruction
2625 ///
2626 static unsigned sizePCRelativeBlockAddress() {
2627   return 4;
2628 }
2629
2630 /// sizeGlobalAddress - Give the size of the emission of this global address
2631 ///
2632 static unsigned sizeGlobalAddress(bool dword) {
2633   return dword ? 8 : 4;
2634 }
2635
2636 /// sizeConstPoolAddress - Give the size of the emission of this constant
2637 /// pool address
2638 ///
2639 static unsigned sizeConstPoolAddress(bool dword) {
2640   return dword ? 8 : 4;
2641 }
2642
2643 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2644 /// symbol
2645 ///
2646 static unsigned sizeExternalSymbolAddress(bool dword) {
2647   return dword ? 8 : 4;
2648 }
2649
2650 /// sizeJumpTableAddress - Give the size of the emission of this jump
2651 /// table address
2652 ///
2653 static unsigned sizeJumpTableAddress(bool dword) {
2654   return dword ? 8 : 4;
2655 }
2656
2657 static unsigned sizeConstant(unsigned Size) {
2658   return Size;
2659 }
2660
2661 static unsigned sizeRegModRMByte(){
2662   return 1;
2663 }
2664
2665 static unsigned sizeSIBByte(){
2666   return 1;
2667 }
2668
2669 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2670   unsigned FinalSize = 0;
2671   // If this is a simple integer displacement that doesn't require a relocation.
2672   if (!RelocOp) {
2673     FinalSize += sizeConstant(4);
2674     return FinalSize;
2675   }
2676
2677   // Otherwise, this is something that requires a relocation.
2678   if (RelocOp->isGlobal()) {
2679     FinalSize += sizeGlobalAddress(false);
2680   } else if (RelocOp->isCPI()) {
2681     FinalSize += sizeConstPoolAddress(false);
2682   } else if (RelocOp->isJTI()) {
2683     FinalSize += sizeJumpTableAddress(false);
2684   } else {
2685     assert(0 && "Unknown value to relocate!");
2686   }
2687   return FinalSize;
2688 }
2689
2690 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2691                                     bool IsPIC, bool Is64BitMode) {
2692   const MachineOperand &Op3 = MI.getOperand(Op+3);
2693   int DispVal = 0;
2694   const MachineOperand *DispForReloc = 0;
2695   unsigned FinalSize = 0;
2696
2697   // Figure out what sort of displacement we have to handle here.
2698   if (Op3.isGlobal()) {
2699     DispForReloc = &Op3;
2700   } else if (Op3.isCPI()) {
2701     if (Is64BitMode || IsPIC) {
2702       DispForReloc = &Op3;
2703     } else {
2704       DispVal = 1;
2705     }
2706   } else if (Op3.isJTI()) {
2707     if (Is64BitMode || IsPIC) {
2708       DispForReloc = &Op3;
2709     } else {
2710       DispVal = 1;
2711     }
2712   } else {
2713     DispVal = 1;
2714   }
2715
2716   const MachineOperand &Base     = MI.getOperand(Op);
2717   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2718
2719   unsigned BaseReg = Base.getReg();
2720
2721   // Is a SIB byte needed?
2722   if (IndexReg.getReg() == 0 &&
2723       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2724     if (BaseReg == 0) {  // Just a displacement?
2725       // Emit special case [disp32] encoding
2726       ++FinalSize;
2727       FinalSize += getDisplacementFieldSize(DispForReloc);
2728     } else {
2729       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2730       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2731         // Emit simple indirect register encoding... [EAX] f.e.
2732         ++FinalSize;
2733       // Be pessimistic and assume it's a disp32, not a disp8
2734       } else {
2735         // Emit the most general non-SIB encoding: [REG+disp32]
2736         ++FinalSize;
2737         FinalSize += getDisplacementFieldSize(DispForReloc);
2738       }
2739     }
2740
2741   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2742     assert(IndexReg.getReg() != X86::ESP &&
2743            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2744
2745     bool ForceDisp32 = false;
2746     if (BaseReg == 0 || DispForReloc) {
2747       // Emit the normal disp32 encoding.
2748       ++FinalSize;
2749       ForceDisp32 = true;
2750     } else {
2751       ++FinalSize;
2752     }
2753
2754     FinalSize += sizeSIBByte();
2755
2756     // Do we need to output a displacement?
2757     if (DispVal != 0 || ForceDisp32) {
2758       FinalSize += getDisplacementFieldSize(DispForReloc);
2759     }
2760   }
2761   return FinalSize;
2762 }
2763
2764
2765 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2766                                     const TargetInstrDesc *Desc,
2767                                     bool IsPIC, bool Is64BitMode) {
2768
2769   unsigned Opcode = Desc->Opcode;
2770   unsigned FinalSize = 0;
2771
2772   // Emit the lock opcode prefix as needed.
2773   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2774
2775   // Emit segment overrid opcode prefix as needed.
2776   switch (Desc->TSFlags & X86II::SegOvrMask) {
2777   case X86II::FS:
2778   case X86II::GS:
2779    ++FinalSize;
2780    break;
2781   default: assert(0 && "Invalid segment!");
2782   case 0: break;  // No segment override!
2783   }
2784
2785   // Emit the repeat opcode prefix as needed.
2786   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2787
2788   // Emit the operand size opcode prefix as needed.
2789   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2790
2791   // Emit the address size opcode prefix as needed.
2792   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2793
2794   bool Need0FPrefix = false;
2795   switch (Desc->TSFlags & X86II::Op0Mask) {
2796   case X86II::TB:  // Two-byte opcode prefix
2797   case X86II::T8:  // 0F 38
2798   case X86II::TA:  // 0F 3A
2799     Need0FPrefix = true;
2800     break;
2801   case X86II::REP: break; // already handled.
2802   case X86II::XS:   // F3 0F
2803     ++FinalSize;
2804     Need0FPrefix = true;
2805     break;
2806   case X86II::XD:   // F2 0F
2807     ++FinalSize;
2808     Need0FPrefix = true;
2809     break;
2810   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2811   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2812     ++FinalSize;
2813     break; // Two-byte opcode prefix
2814   default: assert(0 && "Invalid prefix!");
2815   case 0: break;  // No prefix!
2816   }
2817
2818   if (Is64BitMode) {
2819     // REX prefix
2820     unsigned REX = X86InstrInfo::determineREX(MI);
2821     if (REX)
2822       ++FinalSize;
2823   }
2824
2825   // 0x0F escape code must be emitted just before the opcode.
2826   if (Need0FPrefix)
2827     ++FinalSize;
2828
2829   switch (Desc->TSFlags & X86II::Op0Mask) {
2830   case X86II::T8:  // 0F 38
2831     ++FinalSize;
2832     break;
2833   case X86II::TA:    // 0F 3A
2834     ++FinalSize;
2835     break;
2836   }
2837
2838   // If this is a two-address instruction, skip one of the register operands.
2839   unsigned NumOps = Desc->getNumOperands();
2840   unsigned CurOp = 0;
2841   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2842     CurOp++;
2843
2844   switch (Desc->TSFlags & X86II::FormMask) {
2845   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2846   case X86II::Pseudo:
2847     // Remember the current PC offset, this is the PIC relocation
2848     // base address.
2849     switch (Opcode) {
2850     default:
2851       break;
2852     case TargetInstrInfo::INLINEASM: {
2853       const MachineFunction *MF = MI.getParent()->getParent();
2854       const char *AsmStr = MI.getOperand(0).getSymbolName();
2855       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2856       FinalSize += AI->getInlineAsmLength(AsmStr);
2857       break;
2858     }
2859     case TargetInstrInfo::DBG_LABEL:
2860     case TargetInstrInfo::EH_LABEL:
2861       break;
2862     case TargetInstrInfo::IMPLICIT_DEF:
2863     case TargetInstrInfo::DECLARE:
2864     case X86::DWARF_LOC:
2865     case X86::FP_REG_KILL:
2866       break;
2867     case X86::MOVPC32r: {
2868       // This emits the "call" portion of this pseudo instruction.
2869       ++FinalSize;
2870       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2871       break;
2872     }
2873     case X86::TLS_tp:
2874     case X86::TLS_gs_ri:
2875       FinalSize += 2;
2876       FinalSize += sizeGlobalAddress(false);
2877       break;
2878     }
2879     CurOp = NumOps;
2880     break;
2881   case X86II::RawFrm:
2882     ++FinalSize;
2883
2884     if (CurOp != NumOps) {
2885       const MachineOperand &MO = MI.getOperand(CurOp++);
2886       if (MO.isMBB()) {
2887         FinalSize += sizePCRelativeBlockAddress();
2888       } else if (MO.isGlobal()) {
2889         FinalSize += sizeGlobalAddress(false);
2890       } else if (MO.isSymbol()) {
2891         FinalSize += sizeExternalSymbolAddress(false);
2892       } else if (MO.isImm()) {
2893         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2894       } else {
2895         assert(0 && "Unknown RawFrm operand!");
2896       }
2897     }
2898     break;
2899
2900   case X86II::AddRegFrm:
2901     ++FinalSize;
2902     ++CurOp;
2903
2904     if (CurOp != NumOps) {
2905       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2906       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2907       if (MO1.isImm())
2908         FinalSize += sizeConstant(Size);
2909       else {
2910         bool dword = false;
2911         if (Opcode == X86::MOV64ri)
2912           dword = true;
2913         if (MO1.isGlobal()) {
2914           FinalSize += sizeGlobalAddress(dword);
2915         } else if (MO1.isSymbol())
2916           FinalSize += sizeExternalSymbolAddress(dword);
2917         else if (MO1.isCPI())
2918           FinalSize += sizeConstPoolAddress(dword);
2919         else if (MO1.isJTI())
2920           FinalSize += sizeJumpTableAddress(dword);
2921       }
2922     }
2923     break;
2924
2925   case X86II::MRMDestReg: {
2926     ++FinalSize;
2927     FinalSize += sizeRegModRMByte();
2928     CurOp += 2;
2929     if (CurOp != NumOps) {
2930       ++CurOp;
2931       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2932     }
2933     break;
2934   }
2935   case X86II::MRMDestMem: {
2936     ++FinalSize;
2937     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2938     CurOp += 5;
2939     if (CurOp != NumOps) {
2940       ++CurOp;
2941       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2942     }
2943     break;
2944   }
2945
2946   case X86II::MRMSrcReg:
2947     ++FinalSize;
2948     FinalSize += sizeRegModRMByte();
2949     CurOp += 2;
2950     if (CurOp != NumOps) {
2951       ++CurOp;
2952       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2953     }
2954     break;
2955
2956   case X86II::MRMSrcMem: {
2957
2958     ++FinalSize;
2959     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2960     CurOp += 5;
2961     if (CurOp != NumOps) {
2962       ++CurOp;
2963       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2964     }
2965     break;
2966   }
2967
2968   case X86II::MRM0r: case X86II::MRM1r:
2969   case X86II::MRM2r: case X86II::MRM3r:
2970   case X86II::MRM4r: case X86II::MRM5r:
2971   case X86II::MRM6r: case X86II::MRM7r:
2972     ++FinalSize;
2973     ++CurOp;
2974     FinalSize += sizeRegModRMByte();
2975
2976     if (CurOp != NumOps) {
2977       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2978       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2979       if (MO1.isImm())
2980         FinalSize += sizeConstant(Size);
2981       else {
2982         bool dword = false;
2983         if (Opcode == X86::MOV64ri32)
2984           dword = true;
2985         if (MO1.isGlobal()) {
2986           FinalSize += sizeGlobalAddress(dword);
2987         } else if (MO1.isSymbol())
2988           FinalSize += sizeExternalSymbolAddress(dword);
2989         else if (MO1.isCPI())
2990           FinalSize += sizeConstPoolAddress(dword);
2991         else if (MO1.isJTI())
2992           FinalSize += sizeJumpTableAddress(dword);
2993       }
2994     }
2995     break;
2996
2997   case X86II::MRM0m: case X86II::MRM1m:
2998   case X86II::MRM2m: case X86II::MRM3m:
2999   case X86II::MRM4m: case X86II::MRM5m:
3000   case X86II::MRM6m: case X86II::MRM7m: {
3001
3002     ++FinalSize;
3003     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3004     CurOp += 4;
3005
3006     if (CurOp != NumOps) {
3007       const MachineOperand &MO = MI.getOperand(CurOp++);
3008       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3009       if (MO.isImm())
3010         FinalSize += sizeConstant(Size);
3011       else {
3012         bool dword = false;
3013         if (Opcode == X86::MOV64mi32)
3014           dword = true;
3015         if (MO.isGlobal()) {
3016           FinalSize += sizeGlobalAddress(dword);
3017         } else if (MO.isSymbol())
3018           FinalSize += sizeExternalSymbolAddress(dword);
3019         else if (MO.isCPI())
3020           FinalSize += sizeConstPoolAddress(dword);
3021         else if (MO.isJTI())
3022           FinalSize += sizeJumpTableAddress(dword);
3023       }
3024     }
3025     break;
3026   }
3027
3028   case X86II::MRMInitReg:
3029     ++FinalSize;
3030     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3031     FinalSize += sizeRegModRMByte();
3032     ++CurOp;
3033     break;
3034   }
3035
3036   if (!Desc->isVariadic() && CurOp != NumOps) {
3037     cerr << "Cannot determine size: ";
3038     MI.dump();
3039     cerr << '\n';
3040     abort();
3041   }
3042
3043
3044   return FinalSize;
3045 }
3046
3047
3048 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3049   const TargetInstrDesc &Desc = MI->getDesc();
3050   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3051   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3052   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3053   if (Desc.getOpcode() == X86::MOVPC32r) {
3054     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3055   }
3056   return Size;
3057 }
3058
3059 /// getGlobalBaseReg - Return a virtual register initialized with the
3060 /// the global base register value. Output instructions required to
3061 /// initialize the register in the function entry block, if necessary.
3062 ///
3063 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3064   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3065          "X86-64 PIC uses RIP relative addressing");
3066
3067   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3068   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3069   if (GlobalBaseReg != 0)
3070     return GlobalBaseReg;
3071
3072   // Insert the set of GlobalBaseReg into the first MBB of the function
3073   MachineBasicBlock &FirstMBB = MF->front();
3074   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3075   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3076   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3077
3078   const TargetInstrInfo *TII = TM.getInstrInfo();
3079   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3080   // only used in JIT code emission as displacement to pc.
3081   BuildMI(FirstMBB, MBBI, TII->get(X86::MOVPC32r), PC).addImm(0);
3082
3083   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3084   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3085   if (TM.getRelocationModel() == Reloc::PIC_ &&
3086       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3087     GlobalBaseReg =
3088       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3089     BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg)
3090       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3091   } else {
3092     GlobalBaseReg = PC;
3093   }
3094
3095   X86FI->setGlobalBaseReg(GlobalBaseReg);
3096   return GlobalBaseReg;
3097 }