lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/MC/MCInst.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37
  38 #include <limits>
  39
  40 using namespace llvm;
  41
  42 static cl::opt<bool>
  43 NoFusing("disable-spill-fusing",
  44          cl::desc("Disable fusing of spill code into instructions"));
  45 static cl::opt<bool>
  46 PrintFailedFusing("print-failed-fuse-candidates",
  47                   cl::desc("Print instructions that the allocator wants to"
  48                            " fuse, but the X86 backend currently can't"),
  49                   cl::Hidden);
  50 static cl::opt<bool>
  51 ReMatPICStubLoad("remat-pic-stub-load",
  52                  cl::desc("Re-materialize load from stub in PIC mode"),
  53                  cl::init(false), cl::Hidden);
  54
  55 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  56   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  57     TM(tm), RI(tm, *this) {
  58   SmallVector<unsigned,16> AmbEntries;
  59   static const unsigned OpTbl2Addr[][2] = {
  60     { X86::ADC32ri,     X86::ADC32mi },
  61     { X86::ADC32ri8,    X86::ADC32mi8 },
  62     { X86::ADC32rr,     X86::ADC32mr },
  63     { X86::ADC64ri32,   X86::ADC64mi32 },
  64     { X86::ADC64ri8,    X86::ADC64mi8 },
  65     { X86::ADC64rr,     X86::ADC64mr },
  66     { X86::ADD16ri,     X86::ADD16mi },
  67     { X86::ADD16ri8,    X86::ADD16mi8 },
  68     { X86::ADD16rr,     X86::ADD16mr },
  69     { X86::ADD32ri,     X86::ADD32mi },
  70     { X86::ADD32ri8,    X86::ADD32mi8 },
  71     { X86::ADD32rr,     X86::ADD32mr },
  72     { X86::ADD64ri32,   X86::ADD64mi32 },
  73     { X86::ADD64ri8,    X86::ADD64mi8 },
  74     { X86::ADD64rr,     X86::ADD64mr },
  75     { X86::ADD8ri,      X86::ADD8mi },
  76     { X86::ADD8rr,      X86::ADD8mr },
  77     { X86::AND16ri,     X86::AND16mi },
  78     { X86::AND16ri8,    X86::AND16mi8 },
  79     { X86::AND16rr,     X86::AND16mr },
  80     { X86::AND32ri,     X86::AND32mi },
  81     { X86::AND32ri8,    X86::AND32mi8 },
  82     { X86::AND32rr,     X86::AND32mr },
  83     { X86::AND64ri32,   X86::AND64mi32 },
  84     { X86::AND64ri8,    X86::AND64mi8 },
  85     { X86::AND64rr,     X86::AND64mr },
  86     { X86::AND8ri,      X86::AND8mi },
  87     { X86::AND8rr,      X86::AND8mr },
  88     { X86::DEC16r,      X86::DEC16m },
  89     { X86::DEC32r,      X86::DEC32m },
  90     { X86::DEC64_16r,   X86::DEC64_16m },
  91     { X86::DEC64_32r,   X86::DEC64_32m },
  92     { X86::DEC64r,      X86::DEC64m },
  93     { X86::DEC8r,       X86::DEC8m },
  94     { X86::INC16r,      X86::INC16m },
  95     { X86::INC32r,      X86::INC32m },
  96     { X86::INC64_16r,   X86::INC64_16m },
  97     { X86::INC64_32r,   X86::INC64_32m },
  98     { X86::INC64r,      X86::INC64m },
  99     { X86::INC8r,       X86::INC8m },
 100     { X86::NEG16r,      X86::NEG16m },
 101     { X86::NEG32r,      X86::NEG32m },
 102     { X86::NEG64r,      X86::NEG64m },
 103     { X86::NEG8r,       X86::NEG8m },
 104     { X86::NOT16r,      X86::NOT16m },
 105     { X86::NOT32r,      X86::NOT32m },
 106     { X86::NOT64r,      X86::NOT64m },
 107     { X86::NOT8r,       X86::NOT8m },
 108     { X86::OR16ri,      X86::OR16mi },
 109     { X86::OR16ri8,     X86::OR16mi8 },
 110     { X86::OR16rr,      X86::OR16mr },
 111     { X86::OR32ri,      X86::OR32mi },
 112     { X86::OR32ri8,     X86::OR32mi8 },
 113     { X86::OR32rr,      X86::OR32mr },
 114     { X86::OR64ri32,    X86::OR64mi32 },
 115     { X86::OR64ri8,     X86::OR64mi8 },
 116     { X86::OR64rr,      X86::OR64mr },
 117     { X86::OR8ri,       X86::OR8mi },
 118     { X86::OR8rr,       X86::OR8mr },
 119     { X86::ROL16r1,     X86::ROL16m1 },
 120     { X86::ROL16rCL,    X86::ROL16mCL },
 121     { X86::ROL16ri,     X86::ROL16mi },
 122     { X86::ROL32r1,     X86::ROL32m1 },
 123     { X86::ROL32rCL,    X86::ROL32mCL },
 124     { X86::ROL32ri,     X86::ROL32mi },
 125     { X86::ROL64r1,     X86::ROL64m1 },
 126     { X86::ROL64rCL,    X86::ROL64mCL },
 127     { X86::ROL64ri,     X86::ROL64mi },
 128     { X86::ROL8r1,      X86::ROL8m1 },
 129     { X86::ROL8rCL,     X86::ROL8mCL },
 130     { X86::ROL8ri,      X86::ROL8mi },
 131     { X86::ROR16r1,     X86::ROR16m1 },
 132     { X86::ROR16rCL,    X86::ROR16mCL },
 133     { X86::ROR16ri,     X86::ROR16mi },
 134     { X86::ROR32r1,     X86::ROR32m1 },
 135     { X86::ROR32rCL,    X86::ROR32mCL },
 136     { X86::ROR32ri,     X86::ROR32mi },
 137     { X86::ROR64r1,     X86::ROR64m1 },
 138     { X86::ROR64rCL,    X86::ROR64mCL },
 139     { X86::ROR64ri,     X86::ROR64mi },
 140     { X86::ROR8r1,      X86::ROR8m1 },
 141     { X86::ROR8rCL,     X86::ROR8mCL },
 142     { X86::ROR8ri,      X86::ROR8mi },
 143     { X86::SAR16r1,     X86::SAR16m1 },
 144     { X86::SAR16rCL,    X86::SAR16mCL },
 145     { X86::SAR16ri,     X86::SAR16mi },
 146     { X86::SAR32r1,     X86::SAR32m1 },
 147     { X86::SAR32rCL,    X86::SAR32mCL },
 148     { X86::SAR32ri,     X86::SAR32mi },
 149     { X86::SAR64r1,     X86::SAR64m1 },
 150     { X86::SAR64rCL,    X86::SAR64mCL },
 151     { X86::SAR64ri,     X86::SAR64mi },
 152     { X86::SAR8r1,      X86::SAR8m1 },
 153     { X86::SAR8rCL,     X86::SAR8mCL },
 154     { X86::SAR8ri,      X86::SAR8mi },
 155     { X86::SBB32ri,     X86::SBB32mi },
 156     { X86::SBB32ri8,    X86::SBB32mi8 },
 157     { X86::SBB32rr,     X86::SBB32mr },
 158     { X86::SBB64ri32,   X86::SBB64mi32 },
 159     { X86::SBB64ri8,    X86::SBB64mi8 },
 160     { X86::SBB64rr,     X86::SBB64mr },
 161     { X86::SHL16rCL,    X86::SHL16mCL },
 162     { X86::SHL16ri,     X86::SHL16mi },
 163     { X86::SHL32rCL,    X86::SHL32mCL },
 164     { X86::SHL32ri,     X86::SHL32mi },
 165     { X86::SHL64rCL,    X86::SHL64mCL },
 166     { X86::SHL64ri,     X86::SHL64mi },
 167     { X86::SHL8rCL,     X86::SHL8mCL },
 168     { X86::SHL8ri,      X86::SHL8mi },
 169     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 170     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 171     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 172     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 173     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 174     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 175     { X86::SHR16r1,     X86::SHR16m1 },
 176     { X86::SHR16rCL,    X86::SHR16mCL },
 177     { X86::SHR16ri,     X86::SHR16mi },
 178     { X86::SHR32r1,     X86::SHR32m1 },
 179     { X86::SHR32rCL,    X86::SHR32mCL },
 180     { X86::SHR32ri,     X86::SHR32mi },
 181     { X86::SHR64r1,     X86::SHR64m1 },
 182     { X86::SHR64rCL,    X86::SHR64mCL },
 183     { X86::SHR64ri,     X86::SHR64mi },
 184     { X86::SHR8r1,      X86::SHR8m1 },
 185     { X86::SHR8rCL,     X86::SHR8mCL },
 186     { X86::SHR8ri,      X86::SHR8mi },
 187     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 188     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 189     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 190     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 191     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 192     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 193     { X86::SUB16ri,     X86::SUB16mi },
 194     { X86::SUB16ri8,    X86::SUB16mi8 },
 195     { X86::SUB16rr,     X86::SUB16mr },
 196     { X86::SUB32ri,     X86::SUB32mi },
 197     { X86::SUB32ri8,    X86::SUB32mi8 },
 198     { X86::SUB32rr,     X86::SUB32mr },
 199     { X86::SUB64ri32,   X86::SUB64mi32 },
 200     { X86::SUB64ri8,    X86::SUB64mi8 },
 201     { X86::SUB64rr,     X86::SUB64mr },
 202     { X86::SUB8ri,      X86::SUB8mi },
 203     { X86::SUB8rr,      X86::SUB8mr },
 204     { X86::XOR16ri,     X86::XOR16mi },
 205     { X86::XOR16ri8,    X86::XOR16mi8 },
 206     { X86::XOR16rr,     X86::XOR16mr },
 207     { X86::XOR32ri,     X86::XOR32mi },
 208     { X86::XOR32ri8,    X86::XOR32mi8 },
 209     { X86::XOR32rr,     X86::XOR32mr },
 210     { X86::XOR64ri32,   X86::XOR64mi32 },
 211     { X86::XOR64ri8,    X86::XOR64mi8 },
 212     { X86::XOR64rr,     X86::XOR64mr },
 213     { X86::XOR8ri,      X86::XOR8mi },
 214     { X86::XOR8rr,      X86::XOR8mr }
 215   };
 216
 217   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 218     unsigned RegOp = OpTbl2Addr[i][0];
 219     unsigned MemOp = OpTbl2Addr[i][1];
 220     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 221                                                std::make_pair(MemOp,0))).second)
 222       assert(false && "Duplicated entries?");
 223     // Index 0, folded load and store, no alignment requirement.
 224     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 225     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 226                                                 std::make_pair(RegOp,
 227                                                               AuxInfo))).second)
 228       AmbEntries.push_back(MemOp);
 229   }
 230
 231   // If the third value is 1, then it's folding either a load or a store.
 232   static const unsigned OpTbl0[][4] = {
 233     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 234     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 235     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 236     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 237     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 238     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 239     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 240     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 241     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 242     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 243     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 244     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 245     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 246     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 247     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 248     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 249     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 250     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 251     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 252     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 253     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 254     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 255     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 256     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 257     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 258     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 259     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 260     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 261     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 262     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 263     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 264     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 265     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 266     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 267     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 268     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 269     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 270     { X86::MOV32rr_TC,  X86::MOV32mr_TC, 0, 0 },
 271     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 272     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 273     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 274     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 275     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 276     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 277     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 278     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 279     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 280     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 281     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 282     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 283     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 284     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 285     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 286     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 287     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 288     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 289     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 290     { X86::SETAr,       X86::SETAm, 0, 0 },
 291     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 292     { X86::SETBr,       X86::SETBm, 0, 0 },
 293     { X86::SETEr,       X86::SETEm, 0, 0 },
 294     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 295     { X86::SETGr,       X86::SETGm, 0, 0 },
 296     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 297     { X86::SETLr,       X86::SETLm, 0, 0 },
 298     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 299     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 300     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 301     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 302     { X86::SETOr,       X86::SETOm, 0, 0 },
 303     { X86::SETPr,       X86::SETPm, 0, 0 },
 304     { X86::SETSr,       X86::SETSm, 0, 0 },
 305     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 306     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 307     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 308     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 309     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 310     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 311   };
 312
 313   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 314     unsigned RegOp = OpTbl0[i][0];
 315     unsigned MemOp = OpTbl0[i][1];
 316     unsigned Align = OpTbl0[i][3];
 317     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 318                                            std::make_pair(MemOp,Align))).second)
 319       assert(false && "Duplicated entries?");
 320     unsigned FoldedLoad = OpTbl0[i][2];
 321     // Index 0, folded load or store.
 322     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 323     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 324       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 325                                      std::make_pair(RegOp, AuxInfo))).second)
 326         AmbEntries.push_back(MemOp);
 327   }
 328
 329   static const unsigned OpTbl1[][3] = {
 330     { X86::CMP16rr,         X86::CMP16rm, 0 },
 331     { X86::CMP32rr,         X86::CMP32rm, 0 },
 332     { X86::CMP64rr,         X86::CMP64rm, 0 },
 333     { X86::CMP8rr,          X86::CMP8rm, 0 },
 334     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 335     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 336     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 337     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 338     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 339     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 340     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 341     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 342     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 343     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 344     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 345     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 346     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 347     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 348     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 349     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 350     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 351     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 352     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 353     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 354     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 355     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 356     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 357     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 358     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 359     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 360     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 361     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 362     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 363     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 364     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 365     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 366     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 367     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 368     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 369     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 370     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 371     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 372     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 373     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 374     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 375     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 376     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 377     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 378     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 379     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 380     { X86::MOV16rr,         X86::MOV16rm, 0 },
 381     { X86::MOV32rr,         X86::MOV32rm, 0 },
 382     { X86::MOV32rr_TC,      X86::MOV32rm_TC, 0 },
 383     { X86::MOV64rr,         X86::MOV64rm, 0 },
 384     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 385     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 386     { X86::MOV8rr,          X86::MOV8rm, 0 },
 387     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 388     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 389     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 390     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 391     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 392     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 393     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 394     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 395     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 396     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 397     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 398     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 399     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 400     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 401     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 402     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 403     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 404     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 405     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 406     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 407     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 408     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 409     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 410     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 411     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 412     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 413     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 414     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 415     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 416     { X86::RCPPSr,          X86::RCPPSm, 16 },
 417     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 418     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 419     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 420     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 421     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 422     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 423     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 424     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 425     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 426     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 427     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 428     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 429     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 430     { X86::TEST16rr,        X86::TEST16rm, 0 },
 431     { X86::TEST32rr,        X86::TEST32rm, 0 },
 432     { X86::TEST64rr,        X86::TEST64rm, 0 },
 433     { X86::TEST8rr,         X86::TEST8rm, 0 },
 434     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 435     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 436     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 437   };
 438
 439   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 440     unsigned RegOp = OpTbl1[i][0];
 441     unsigned MemOp = OpTbl1[i][1];
 442     unsigned Align = OpTbl1[i][2];
 443     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 444                                            std::make_pair(MemOp,Align))).second)
 445       assert(false && "Duplicated entries?");
 446     // Index 1, folded load
 447     unsigned AuxInfo = 1 | (1 << 4);
 448     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 449       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 450                                      std::make_pair(RegOp, AuxInfo))).second)
 451         AmbEntries.push_back(MemOp);
 452   }
 453
 454   static const unsigned OpTbl2[][3] = {
 455     { X86::ADC32rr,         X86::ADC32rm, 0 },
 456     { X86::ADC64rr,         X86::ADC64rm, 0 },
 457     { X86::ADD16rr,         X86::ADD16rm, 0 },
 458     { X86::ADD32rr,         X86::ADD32rm, 0 },
 459     { X86::ADD64rr,         X86::ADD64rm, 0 },
 460     { X86::ADD8rr,          X86::ADD8rm, 0 },
 461     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 462     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 463     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 464     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 465     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 466     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 467     { X86::AND16rr,         X86::AND16rm, 0 },
 468     { X86::AND32rr,         X86::AND32rm, 0 },
 469     { X86::AND64rr,         X86::AND64rm, 0 },
 470     { X86::AND8rr,          X86::AND8rm, 0 },
 471     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 472     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 473     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 474     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 475     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 476     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 477     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 478     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 479     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 480     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 481     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 482     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 483     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 484     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 485     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 486     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 487     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 488     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 489     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 490     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 491     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 492     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 493     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 494     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 495     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 496     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 497     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 498     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 499     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 500     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 501     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 502     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 503     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 504     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 505     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 506     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 507     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 508     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 509     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 510     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 511     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 512     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 513     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 514     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 515     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 516     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 517     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 518     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 519     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 520     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 521     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 522     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 523     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 524     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 525     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 526     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 527     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 528     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 529     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 530     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 531     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 532     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 533     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 534     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 535     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 536     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 537     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 538     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 539     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 540     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 541     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 542     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 543     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 544     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 545     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 546     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 547     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 548     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 549     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 550     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 551     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 552     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 553     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 554     { X86::MINPDrr,         X86::MINPDrm, 16 },
 555     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 556     { X86::MINPSrr,         X86::MINPSrm, 16 },
 557     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 558     { X86::MINSDrr,         X86::MINSDrm, 0 },
 559     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 560     { X86::MINSSrr,         X86::MINSSrm, 0 },
 561     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 562     { X86::MULPDrr,         X86::MULPDrm, 16 },
 563     { X86::MULPSrr,         X86::MULPSrm, 16 },
 564     { X86::MULSDrr,         X86::MULSDrm, 0 },
 565     { X86::MULSSrr,         X86::MULSSrm, 0 },
 566     { X86::OR16rr,          X86::OR16rm, 0 },
 567     { X86::OR32rr,          X86::OR32rm, 0 },
 568     { X86::OR64rr,          X86::OR64rm, 0 },
 569     { X86::OR8rr,           X86::OR8rm, 0 },
 570     { X86::ORPDrr,          X86::ORPDrm, 16 },
 571     { X86::ORPSrr,          X86::ORPSrm, 16 },
 572     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 573     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 574     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 575     { X86::PADDBrr,         X86::PADDBrm, 16 },
 576     { X86::PADDDrr,         X86::PADDDrm, 16 },
 577     { X86::PADDQrr,         X86::PADDQrm, 16 },
 578     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 579     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 580     { X86::PADDWrr,         X86::PADDWrm, 16 },
 581     { X86::PANDNrr,         X86::PANDNrm, 16 },
 582     { X86::PANDrr,          X86::PANDrm, 16 },
 583     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 584     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 585     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 586     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 587     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 588     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 589     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 590     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 591     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 592     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 593     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 594     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 595     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 596     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 597     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 598     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 599     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 600     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 601     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 602     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 603     { X86::PORrr,           X86::PORrm, 16 },
 604     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 605     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 606     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 607     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 608     { X86::PSRADrr,         X86::PSRADrm, 16 },
 609     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 610     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 611     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 612     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 613     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 614     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 615     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 616     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 617     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 618     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 619     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 620     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 621     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 622     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 623     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 624     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 625     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 626     { X86::PXORrr,          X86::PXORrm, 16 },
 627     { X86::SBB32rr,         X86::SBB32rm, 0 },
 628     { X86::SBB64rr,         X86::SBB64rm, 0 },
 629     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 630     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 631     { X86::SUB16rr,         X86::SUB16rm, 0 },
 632     { X86::SUB32rr,         X86::SUB32rm, 0 },
 633     { X86::SUB64rr,         X86::SUB64rm, 0 },
 634     { X86::SUB8rr,          X86::SUB8rm, 0 },
 635     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 636     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 637     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 638     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 639     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 640     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 641     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 642     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 643     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 644     { X86::XOR16rr,         X86::XOR16rm, 0 },
 645     { X86::XOR32rr,         X86::XOR32rm, 0 },
 646     { X86::XOR64rr,         X86::XOR64rm, 0 },
 647     { X86::XOR8rr,          X86::XOR8rm, 0 },
 648     { X86::XORPDrr,         X86::XORPDrm, 16 },
 649     { X86::XORPSrr,         X86::XORPSrm, 16 }
 650   };
 651
 652   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 653     unsigned RegOp = OpTbl2[i][0];
 654     unsigned MemOp = OpTbl2[i][1];
 655     unsigned Align = OpTbl2[i][2];
 656     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 657                                            std::make_pair(MemOp,Align))).second)
 658       assert(false && "Duplicated entries?");
 659     // Index 2, folded load
 660     unsigned AuxInfo = 2 | (1 << 4);
 661     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 662                                    std::make_pair(RegOp, AuxInfo))).second)
 663       AmbEntries.push_back(MemOp);
 664   }
 665
 666   // Remove ambiguous entries.
 667   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 668 }
 669
 670 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 671                                unsigned &SrcReg, unsigned &DstReg,
 672                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 673   switch (MI.getOpcode()) {
 674   default:
 675     return false;
 676   case X86::MOV8rr:
 677   case X86::MOV8rr_NOREX:
 678   case X86::MOV16rr:
 679   case X86::MOV32rr:
 680   case X86::MOV64rr:
 681   case X86::MOV32rr_TC:
 682   case X86::MOV64rr_TC:
 683
 684   // FP Stack register class copies
 685   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 686   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 687   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 688
 689   // Note that MOVSSrr and MOVSDrr are not considered copies. FR32 and FR64
 690   // copies are done with FsMOVAPSrr and FsMOVAPDrr.
 691
 692   case X86::FsMOVAPSrr:
 693   case X86::FsMOVAPDrr:
 694   case X86::MOVAPSrr:
 695   case X86::MOVAPDrr:
 696   case X86::MOVDQArr:
 697   case X86::MMX_MOVQ64rr:
 698     assert(MI.getNumOperands() >= 2 &&
 699            MI.getOperand(0).isReg() &&
 700            MI.getOperand(1).isReg() &&
 701            "invalid register-register move instruction");
 702     SrcReg = MI.getOperand(1).getReg();
 703     DstReg = MI.getOperand(0).getReg();
 704     SrcSubIdx = MI.getOperand(1).getSubReg();
 705     DstSubIdx = MI.getOperand(0).getSubReg();
 706     return true;
 707   }
 708 }
 709
 710 bool
 711 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 712                                     unsigned &SrcReg, unsigned &DstReg,
 713                                     unsigned &SubIdx) const {
 714   switch (MI.getOpcode()) {
 715   default: break;
 716   case X86::MOVSX16rr8:
 717   case X86::MOVZX16rr8:
 718   case X86::MOVSX32rr8:
 719   case X86::MOVZX32rr8:
 720   case X86::MOVSX64rr8:
 721   case X86::MOVZX64rr8:
 722     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 723       // It's not always legal to reference the low 8-bit of the larger
 724       // register in 32-bit mode.
 725       return false;
 726   case X86::MOVSX32rr16:
 727   case X86::MOVZX32rr16:
 728   case X86::MOVSX64rr16:
 729   case X86::MOVZX64rr16:
 730   case X86::MOVSX64rr32:
 731   case X86::MOVZX64rr32: {
 732     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 733       // Be conservative.
 734       return false;
 735     SrcReg = MI.getOperand(1).getReg();
 736     DstReg = MI.getOperand(0).getReg();
 737     switch (MI.getOpcode()) {
 738     default:
 739       llvm_unreachable(0);
 740       break;
 741     case X86::MOVSX16rr8:
 742     case X86::MOVZX16rr8:
 743     case X86::MOVSX32rr8:
 744     case X86::MOVZX32rr8:
 745     case X86::MOVSX64rr8:
 746     case X86::MOVZX64rr8:
 747       SubIdx = 1;
 748       break;
 749     case X86::MOVSX32rr16:
 750     case X86::MOVZX32rr16:
 751     case X86::MOVSX64rr16:
 752     case X86::MOVZX64rr16:
 753       SubIdx = 3;
 754       break;
 755     case X86::MOVSX64rr32:
 756     case X86::MOVZX64rr32:
 757       SubIdx = 4;
 758       break;
 759     }
 760     return true;
 761   }
 762   }
 763   return false;
 764 }
 765
 766 /// isFrameOperand - Return true and the FrameIndex if the specified
 767 /// operand and follow operands form a reference to the stack frame.
 768 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 769                                   int &FrameIndex) const {
 770   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 771       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 772       MI->getOperand(Op+1).getImm() == 1 &&
 773       MI->getOperand(Op+2).getReg() == 0 &&
 774       MI->getOperand(Op+3).getImm() == 0) {
 775     FrameIndex = MI->getOperand(Op).getIndex();
 776     return true;
 777   }
 778   return false;
 779 }
 780
 781 static bool isFrameLoadOpcode(int Opcode) {
 782   switch (Opcode) {
 783   default: break;
 784   case X86::MOV8rm:
 785   case X86::MOV16rm:
 786   case X86::MOV32rm:
 787   case X86::MOV64rm:
 788   case X86::LD_Fp64m:
 789   case X86::MOVSSrm:
 790   case X86::MOVSDrm:
 791   case X86::MOVAPSrm:
 792   case X86::MOVAPDrm:
 793   case X86::MOVDQArm:
 794   case X86::MMX_MOVD64rm:
 795   case X86::MMX_MOVQ64rm:
 796     return true;
 797     break;
 798   }
 799   return false;
 800 }
 801
 802 static bool isFrameStoreOpcode(int Opcode) {
 803   switch (Opcode) {
 804   default: break;
 805   case X86::MOV8mr:
 806   case X86::MOV16mr:
 807   case X86::MOV32mr:
 808   case X86::MOV64mr:
 809   case X86::ST_FpP64m:
 810   case X86::MOVSSmr:
 811   case X86::MOVSDmr:
 812   case X86::MOVAPSmr:
 813   case X86::MOVAPDmr:
 814   case X86::MOVDQAmr:
 815   case X86::MMX_MOVD64mr:
 816   case X86::MMX_MOVQ64mr:
 817   case X86::MMX_MOVNTQmr:
 818     return true;
 819   }
 820   return false;
 821 }
 822
 823 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 824                                            int &FrameIndex) const {
 825   if (isFrameLoadOpcode(MI->getOpcode()))
 826     if (isFrameOperand(MI, 1, FrameIndex))
 827       return MI->getOperand(0).getReg();
 828   return 0;
 829 }
 830
 831 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 832                                                  int &FrameIndex) const {
 833   if (isFrameLoadOpcode(MI->getOpcode())) {
 834     unsigned Reg;
 835     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 836       return Reg;
 837     // Check for post-frame index elimination operations
 838     const MachineMemOperand *Dummy;
 839     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 840   }
 841   return 0;
 842 }
 843
 844 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 845                                         const MachineMemOperand *&MMO,
 846                                         int &FrameIndex) const {
 847   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 848          oe = MI->memoperands_end();
 849        o != oe;
 850        ++o) {
 851     if ((*o)->isLoad() && (*o)->getValue())
 852       if (const FixedStackPseudoSourceValue *Value =
 853           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 854         FrameIndex = Value->getFrameIndex();
 855         MMO = *o;
 856         return true;
 857       }
 858   }
 859   return false;
 860 }
 861
 862 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 863                                           int &FrameIndex) const {
 864   if (isFrameStoreOpcode(MI->getOpcode()))
 865     if (isFrameOperand(MI, 0, FrameIndex))
 866       return MI->getOperand(X86AddrNumOperands).getReg();
 867   return 0;
 868 }
 869
 870 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 871                                                 int &FrameIndex) const {
 872   if (isFrameStoreOpcode(MI->getOpcode())) {
 873     unsigned Reg;
 874     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 875       return Reg;
 876     // Check for post-frame index elimination operations
 877     const MachineMemOperand *Dummy;
 878     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 879   }
 880   return 0;
 881 }
 882
 883 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 884                                        const MachineMemOperand *&MMO,
 885                                        int &FrameIndex) const {
 886   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 887          oe = MI->memoperands_end();
 888        o != oe;
 889        ++o) {
 890     if ((*o)->isStore() && (*o)->getValue())
 891       if (const FixedStackPseudoSourceValue *Value =
 892           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 893         FrameIndex = Value->getFrameIndex();
 894         MMO = *o;
 895         return true;
 896       }
 897   }
 898   return false;
 899 }
 900
 901 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 902 /// X86::MOVPC32r.
 903 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 904   bool isPICBase = false;
 905   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 906          E = MRI.def_end(); I != E; ++I) {
 907     MachineInstr *DefMI = I.getOperand().getParent();
 908     if (DefMI->getOpcode() != X86::MOVPC32r)
 909       return false;
 910     assert(!isPICBase && "More than one PIC base?");
 911     isPICBase = true;
 912   }
 913   return isPICBase;
 914 }
 915
 916 bool
 917 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 918                                                 AliasAnalysis *AA) const {
 919   switch (MI->getOpcode()) {
 920   default: break;
 921     case X86::MOV8rm:
 922     case X86::MOV16rm:
 923     case X86::MOV32rm:
 924     case X86::MOV64rm:
 925     case X86::LD_Fp64m:
 926     case X86::MOVSSrm:
 927     case X86::MOVSDrm:
 928     case X86::MOVAPSrm:
 929     case X86::MOVUPSrm:
 930     case X86::MOVUPSrm_Int:
 931     case X86::MOVAPDrm:
 932     case X86::MOVDQArm:
 933     case X86::MMX_MOVD64rm:
 934     case X86::MMX_MOVQ64rm:
 935     case X86::FsMOVAPSrm:
 936     case X86::FsMOVAPDrm: {
 937       // Loads from constant pools are trivially rematerializable.
 938       if (MI->getOperand(1).isReg() &&
 939           MI->getOperand(2).isImm() &&
 940           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 941           MI->isInvariantLoad(AA)) {
 942         unsigned BaseReg = MI->getOperand(1).getReg();
 943         if (BaseReg == 0 || BaseReg == X86::RIP)
 944           return true;
 945         // Allow re-materialization of PIC load.
 946         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 947           return false;
 948         const MachineFunction &MF = *MI->getParent()->getParent();
 949         const MachineRegisterInfo &MRI = MF.getRegInfo();
 950         bool isPICBase = false;
 951         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 952                E = MRI.def_end(); I != E; ++I) {
 953           MachineInstr *DefMI = I.getOperand().getParent();
 954           if (DefMI->getOpcode() != X86::MOVPC32r)
 955             return false;
 956           assert(!isPICBase && "More than one PIC base?");
 957           isPICBase = true;
 958         }
 959         return isPICBase;
 960       }
 961       return false;
 962     }
 963
 964      case X86::LEA32r:
 965      case X86::LEA64r: {
 966        if (MI->getOperand(2).isImm() &&
 967            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 968            !MI->getOperand(4).isReg()) {
 969          // lea fi#, lea GV, etc. are all rematerializable.
 970          if (!MI->getOperand(1).isReg())
 971            return true;
 972          unsigned BaseReg = MI->getOperand(1).getReg();
 973          if (BaseReg == 0)
 974            return true;
 975          // Allow re-materialization of lea PICBase + x.
 976          const MachineFunction &MF = *MI->getParent()->getParent();
 977          const MachineRegisterInfo &MRI = MF.getRegInfo();
 978          return regIsPICBase(BaseReg, MRI);
 979        }
 980        return false;
 981      }
 982   }
 983
 984   // All other instructions marked M_REMATERIALIZABLE are always trivially
 985   // rematerializable.
 986   return true;
 987 }
 988
 989 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 990 /// would clobber the EFLAGS condition register. Note the result may be
 991 /// conservative. If it cannot definitely determine the safety after visiting
 992 /// a few instructions in each direction it assumes it's not safe.
 993 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 994                                   MachineBasicBlock::iterator I) {
 995   MachineBasicBlock::iterator E = MBB.end();
 996
 997   // It's always safe to clobber EFLAGS at the end of a block.
 998   if (I == E)
 999     return true;
1000
1001   // For compile time consideration, if we are not able to determine the
1002   // safety after visiting 4 instructions in each direction, we will assume
1003   // it's not safe.
1004   MachineBasicBlock::iterator Iter = I;
1005   for (unsigned i = 0; i < 4; ++i) {
1006     bool SeenDef = false;
1007     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1008       MachineOperand &MO = Iter->getOperand(j);
1009       if (!MO.isReg())
1010         continue;
1011       if (MO.getReg() == X86::EFLAGS) {
1012         if (MO.isUse())
1013           return false;
1014         SeenDef = true;
1015       }
1016     }
1017
1018     if (SeenDef)
1019       // This instruction defines EFLAGS, no need to look any further.
1020       return true;
1021     ++Iter;
1022     // Skip over DBG_VALUE.
1023     while (Iter != E && Iter->isDebugValue())
1024       ++Iter;
1025
1026     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1027     if (Iter == E)
1028       return true;
1029   }
1030
1031   MachineBasicBlock::iterator B = MBB.begin();
1032   Iter = I;
1033   for (unsigned i = 0; i < 4; ++i) {
1034     // If we make it to the beginning of the block, it's safe to clobber
1035     // EFLAGS iff EFLAGS is not live-in.
1036     if (Iter == B)
1037       return !MBB.isLiveIn(X86::EFLAGS);
1038
1039     --Iter;
1040     // Skip over DBG_VALUE.
1041     while (Iter != B && Iter->isDebugValue())
1042       --Iter;
1043
1044     bool SawKill = false;
1045     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1046       MachineOperand &MO = Iter->getOperand(j);
1047       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1048         if (MO.isDef()) return MO.isDead();
1049         if (MO.isKill()) SawKill = true;
1050       }
1051     }
1052
1053     if (SawKill)
1054       // This instruction kills EFLAGS and doesn't redefine it, so
1055       // there's no need to look further.
1056       return true;
1057   }
1058
1059   // Conservative answer.
1060   return false;
1061 }
1062
1063 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1064                                  MachineBasicBlock::iterator I,
1065                                  unsigned DestReg, unsigned SubIdx,
1066                                  const MachineInstr *Orig,
1067                                  const TargetRegisterInfo *TRI) const {
1068   DebugLoc DL = Orig->getDebugLoc();
1069
1070   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1071     DestReg = TRI->getSubReg(DestReg, SubIdx);
1072     SubIdx = 0;
1073   }
1074
1075   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1076   // Re-materialize them as movri instructions to avoid side effects.
1077   bool Clone = true;
1078   unsigned Opc = Orig->getOpcode();
1079   switch (Opc) {
1080   default: break;
1081   case X86::MOV8r0:
1082   case X86::MOV16r0:
1083   case X86::MOV32r0:
1084   case X86::MOV64r0: {
1085     if (!isSafeToClobberEFLAGS(MBB, I)) {
1086       switch (Opc) {
1087       default: break;
1088       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1089       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1090       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1091       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1092       }
1093       Clone = false;
1094     }
1095     break;
1096   }
1097   }
1098
1099   if (Clone) {
1100     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1101     MI->getOperand(0).setReg(DestReg);
1102     MBB.insert(I, MI);
1103   } else {
1104     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
1105   }
1106
1107   MachineInstr *NewMI = prior(I);
1108   NewMI->getOperand(0).setSubReg(SubIdx);
1109 }
1110
1111 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1112 /// is not marked dead.
1113 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1114   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1115     MachineOperand &MO = MI->getOperand(i);
1116     if (MO.isReg() && MO.isDef() &&
1117         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1118       return true;
1119     }
1120   }
1121   return false;
1122 }
1123
1124 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1125 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1126 /// to a 32-bit superregister and then truncating back down to a 16-bit
1127 /// subregister.
1128 MachineInstr *
1129 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1130                                            MachineFunction::iterator &MFI,
1131                                            MachineBasicBlock::iterator &MBBI,
1132                                            LiveVariables *LV) const {
1133   MachineInstr *MI = MBBI;
1134   unsigned Dest = MI->getOperand(0).getReg();
1135   unsigned Src = MI->getOperand(1).getReg();
1136   bool isDead = MI->getOperand(0).isDead();
1137   bool isKill = MI->getOperand(1).isKill();
1138
1139   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1140     ? X86::LEA64_32r : X86::LEA32r;
1141   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1142   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1143   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1144
1145   // Build and insert into an implicit UNDEF value. This is OK because
1146   // well be shifting and then extracting the lower 16-bits.
1147   // This has the potential to cause partial register stall. e.g.
1148   //   movw    (%rbp,%rcx,2), %dx
1149   //   leal    -65(%rdx), %esi
1150   // But testing has shown this *does* help performance in 64-bit mode (at
1151   // least on modern x86 machines).
1152   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1153   MachineInstr *InsMI =
1154     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1155     .addReg(leaInReg)
1156     .addReg(Src, getKillRegState(isKill))
1157     .addImm(X86::SUBREG_16BIT);
1158
1159   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1160                                     get(Opc), leaOutReg);
1161   switch (MIOpc) {
1162   default:
1163     llvm_unreachable(0);
1164     break;
1165   case X86::SHL16ri: {
1166     unsigned ShAmt = MI->getOperand(2).getImm();
1167     MIB.addReg(0).addImm(1 << ShAmt)
1168        .addReg(leaInReg, RegState::Kill).addImm(0);
1169     break;
1170   }
1171   case X86::INC16r:
1172   case X86::INC64_16r:
1173     addLeaRegOffset(MIB, leaInReg, true, 1);
1174     break;
1175   case X86::DEC16r:
1176   case X86::DEC64_16r:
1177     addLeaRegOffset(MIB, leaInReg, true, -1);
1178     break;
1179   case X86::ADD16ri:
1180   case X86::ADD16ri8:
1181     addLeaRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1182     break;
1183   case X86::ADD16rr: {
1184     unsigned Src2 = MI->getOperand(2).getReg();
1185     bool isKill2 = MI->getOperand(2).isKill();
1186     unsigned leaInReg2 = 0;
1187     MachineInstr *InsMI2 = 0;
1188     if (Src == Src2) {
1189       // ADD16rr %reg1028<kill>, %reg1028
1190       // just a single insert_subreg.
1191       addRegReg(MIB, leaInReg, true, leaInReg, false);
1192     } else {
1193       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1194       // Build and insert into an implicit UNDEF value. This is OK because
1195       // well be shifting and then extracting the lower 16-bits.
1196       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1197       InsMI2 =
1198         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg2)
1199         .addReg(leaInReg2)
1200         .addReg(Src2, getKillRegState(isKill2))
1201         .addImm(X86::SUBREG_16BIT);
1202       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1203     }
1204     if (LV && isKill2 && InsMI2)
1205       LV->replaceKillInstruction(Src2, MI, InsMI2);
1206     break;
1207   }
1208   }
1209
1210   MachineInstr *NewMI = MIB;
1211   MachineInstr *ExtMI =
1212     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1213     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1214     .addReg(leaOutReg, RegState::Kill)
1215     .addImm(X86::SUBREG_16BIT);
1216
1217   if (LV) {
1218     // Update live variables
1219     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1220     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1221     if (isKill)
1222       LV->replaceKillInstruction(Src, MI, InsMI);
1223     if (isDead)
1224       LV->replaceKillInstruction(Dest, MI, ExtMI);
1225   }
1226
1227   return ExtMI;
1228 }
1229
1230 /// convertToThreeAddress - This method must be implemented by targets that
1231 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1232 /// may be able to convert a two-address instruction into a true
1233 /// three-address instruction on demand.  This allows the X86 target (for
1234 /// example) to convert ADD and SHL instructions into LEA instructions if they
1235 /// would require register copies due to two-addressness.
1236 ///
1237 /// This method returns a null pointer if the transformation cannot be
1238 /// performed, otherwise it returns the new instruction.
1239 ///
1240 MachineInstr *
1241 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1242                                     MachineBasicBlock::iterator &MBBI,
1243                                     LiveVariables *LV) const {
1244   MachineInstr *MI = MBBI;
1245   MachineFunction &MF = *MI->getParent()->getParent();
1246   // All instructions input are two-addr instructions.  Get the known operands.
1247   unsigned Dest = MI->getOperand(0).getReg();
1248   unsigned Src = MI->getOperand(1).getReg();
1249   bool isDead = MI->getOperand(0).isDead();
1250   bool isKill = MI->getOperand(1).isKill();
1251
1252   MachineInstr *NewMI = NULL;
1253   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1254   // we have better subtarget support, enable the 16-bit LEA generation here.
1255   // 16-bit LEA is also slow on Core2.
1256   bool DisableLEA16 = true;
1257   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1258
1259   unsigned MIOpc = MI->getOpcode();
1260   switch (MIOpc) {
1261   case X86::SHUFPSrri: {
1262     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1263     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1264
1265     unsigned B = MI->getOperand(1).getReg();
1266     unsigned C = MI->getOperand(2).getReg();
1267     if (B != C) return 0;
1268     unsigned A = MI->getOperand(0).getReg();
1269     unsigned M = MI->getOperand(3).getImm();
1270     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1271       .addReg(A, RegState::Define | getDeadRegState(isDead))
1272       .addReg(B, getKillRegState(isKill)).addImm(M);
1273     break;
1274   }
1275   case X86::SHL64ri: {
1276     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1277     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1278     // the flags produced by a shift yet, so this is safe.
1279     unsigned ShAmt = MI->getOperand(2).getImm();
1280     if (ShAmt == 0 || ShAmt >= 4) return 0;
1281
1282     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1283       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1284       .addReg(0).addImm(1 << ShAmt)
1285       .addReg(Src, getKillRegState(isKill))
1286       .addImm(0);
1287     break;
1288   }
1289   case X86::SHL32ri: {
1290     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1291     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1292     // the flags produced by a shift yet, so this is safe.
1293     unsigned ShAmt = MI->getOperand(2).getImm();
1294     if (ShAmt == 0 || ShAmt >= 4) return 0;
1295
1296     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1297     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1298       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1299       .addReg(0).addImm(1 << ShAmt)
1300       .addReg(Src, getKillRegState(isKill)).addImm(0);
1301     break;
1302   }
1303   case X86::SHL16ri: {
1304     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1305     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1306     // the flags produced by a shift yet, so this is safe.
1307     unsigned ShAmt = MI->getOperand(2).getImm();
1308     if (ShAmt == 0 || ShAmt >= 4) return 0;
1309
1310     if (DisableLEA16)
1311       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1312     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1313       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1314       .addReg(0).addImm(1 << ShAmt)
1315       .addReg(Src, getKillRegState(isKill))
1316       .addImm(0);
1317     break;
1318   }
1319   default: {
1320     // The following opcodes also sets the condition code register(s). Only
1321     // convert them to equivalent lea if the condition code register def's
1322     // are dead!
1323     if (hasLiveCondCodeDef(MI))
1324       return 0;
1325
1326     switch (MIOpc) {
1327     default: return 0;
1328     case X86::INC64r:
1329     case X86::INC32r:
1330     case X86::INC64_32r: {
1331       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1332       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1333         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1334       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1335                               .addReg(Dest, RegState::Define |
1336                                       getDeadRegState(isDead)),
1337                               Src, isKill, 1);
1338       break;
1339     }
1340     case X86::INC16r:
1341     case X86::INC64_16r:
1342       if (DisableLEA16)
1343         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1344       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1345       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1346                            .addReg(Dest, RegState::Define |
1347                                    getDeadRegState(isDead)),
1348                            Src, isKill, 1);
1349       break;
1350     case X86::DEC64r:
1351     case X86::DEC32r:
1352     case X86::DEC64_32r: {
1353       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1354       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1355         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1356       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1357                               .addReg(Dest, RegState::Define |
1358                                       getDeadRegState(isDead)),
1359                               Src, isKill, -1);
1360       break;
1361     }
1362     case X86::DEC16r:
1363     case X86::DEC64_16r:
1364       if (DisableLEA16)
1365         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1366       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1367       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1368                            .addReg(Dest, RegState::Define |
1369                                    getDeadRegState(isDead)),
1370                            Src, isKill, -1);
1371       break;
1372     case X86::ADD64rr:
1373     case X86::ADD32rr: {
1374       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1375       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1376         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1377       unsigned Src2 = MI->getOperand(2).getReg();
1378       bool isKill2 = MI->getOperand(2).isKill();
1379       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1380                         .addReg(Dest, RegState::Define |
1381                                 getDeadRegState(isDead)),
1382                         Src, isKill, Src2, isKill2);
1383       if (LV && isKill2)
1384         LV->replaceKillInstruction(Src2, MI, NewMI);
1385       break;
1386     }
1387     case X86::ADD16rr: {
1388       if (DisableLEA16)
1389         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1390       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1391       unsigned Src2 = MI->getOperand(2).getReg();
1392       bool isKill2 = MI->getOperand(2).isKill();
1393       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1394                         .addReg(Dest, RegState::Define |
1395                                 getDeadRegState(isDead)),
1396                         Src, isKill, Src2, isKill2);
1397       if (LV && isKill2)
1398         LV->replaceKillInstruction(Src2, MI, NewMI);
1399       break;
1400     }
1401     case X86::ADD64ri32:
1402     case X86::ADD64ri8:
1403       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1404       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1405                               .addReg(Dest, RegState::Define |
1406                                       getDeadRegState(isDead)),
1407                               Src, isKill, MI->getOperand(2).getImm());
1408       break;
1409     case X86::ADD32ri:
1410     case X86::ADD32ri8: {
1411       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1412       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1413       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1414                               .addReg(Dest, RegState::Define |
1415                                       getDeadRegState(isDead)),
1416                                 Src, isKill, MI->getOperand(2).getImm());
1417       break;
1418     }
1419     case X86::ADD16ri:
1420     case X86::ADD16ri8:
1421       if (DisableLEA16)
1422         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1423       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1424       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1425                               .addReg(Dest, RegState::Define |
1426                                       getDeadRegState(isDead)),
1427                               Src, isKill, MI->getOperand(2).getImm());
1428       break;
1429     }
1430   }
1431   }
1432
1433   if (!NewMI) return 0;
1434
1435   if (LV) {  // Update live variables
1436     if (isKill)
1437       LV->replaceKillInstruction(Src, MI, NewMI);
1438     if (isDead)
1439       LV->replaceKillInstruction(Dest, MI, NewMI);
1440   }
1441
1442   MFI->insert(MBBI, NewMI);          // Insert the new inst
1443   return NewMI;
1444 }
1445
1446 /// commuteInstruction - We have a few instructions that must be hacked on to
1447 /// commute them.
1448 ///
1449 MachineInstr *
1450 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1451   switch (MI->getOpcode()) {
1452   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1453   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1454   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1455   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1456   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1457   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1458     unsigned Opc;
1459     unsigned Size;
1460     switch (MI->getOpcode()) {
1461     default: llvm_unreachable("Unreachable!");
1462     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1463     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1464     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1465     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1466     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1467     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1468     }
1469     unsigned Amt = MI->getOperand(3).getImm();
1470     if (NewMI) {
1471       MachineFunction &MF = *MI->getParent()->getParent();
1472       MI = MF.CloneMachineInstr(MI);
1473       NewMI = false;
1474     }
1475     MI->setDesc(get(Opc));
1476     MI->getOperand(3).setImm(Size-Amt);
1477     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1478   }
1479   case X86::CMOVB16rr:
1480   case X86::CMOVB32rr:
1481   case X86::CMOVB64rr:
1482   case X86::CMOVAE16rr:
1483   case X86::CMOVAE32rr:
1484   case X86::CMOVAE64rr:
1485   case X86::CMOVE16rr:
1486   case X86::CMOVE32rr:
1487   case X86::CMOVE64rr:
1488   case X86::CMOVNE16rr:
1489   case X86::CMOVNE32rr:
1490   case X86::CMOVNE64rr:
1491   case X86::CMOVBE16rr:
1492   case X86::CMOVBE32rr:
1493   case X86::CMOVBE64rr:
1494   case X86::CMOVA16rr:
1495   case X86::CMOVA32rr:
1496   case X86::CMOVA64rr:
1497   case X86::CMOVL16rr:
1498   case X86::CMOVL32rr:
1499   case X86::CMOVL64rr:
1500   case X86::CMOVGE16rr:
1501   case X86::CMOVGE32rr:
1502   case X86::CMOVGE64rr:
1503   case X86::CMOVLE16rr:
1504   case X86::CMOVLE32rr:
1505   case X86::CMOVLE64rr:
1506   case X86::CMOVG16rr:
1507   case X86::CMOVG32rr:
1508   case X86::CMOVG64rr:
1509   case X86::CMOVS16rr:
1510   case X86::CMOVS32rr:
1511   case X86::CMOVS64rr:
1512   case X86::CMOVNS16rr:
1513   case X86::CMOVNS32rr:
1514   case X86::CMOVNS64rr:
1515   case X86::CMOVP16rr:
1516   case X86::CMOVP32rr:
1517   case X86::CMOVP64rr:
1518   case X86::CMOVNP16rr:
1519   case X86::CMOVNP32rr:
1520   case X86::CMOVNP64rr:
1521   case X86::CMOVO16rr:
1522   case X86::CMOVO32rr:
1523   case X86::CMOVO64rr:
1524   case X86::CMOVNO16rr:
1525   case X86::CMOVNO32rr:
1526   case X86::CMOVNO64rr: {
1527     unsigned Opc = 0;
1528     switch (MI->getOpcode()) {
1529     default: break;
1530     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1531     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1532     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1533     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1534     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1535     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1536     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1537     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1538     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1539     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1540     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1541     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1542     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1543     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1544     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1545     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1546     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1547     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1548     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1549     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1550     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1551     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1552     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1553     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1554     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1555     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1556     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1557     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1558     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1559     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1560     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1561     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1562     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1563     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1564     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1565     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1566     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1567     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1568     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1569     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1570     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1571     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1572     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1573     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1574     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1575     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1576     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1577     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1578     }
1579     if (NewMI) {
1580       MachineFunction &MF = *MI->getParent()->getParent();
1581       MI = MF.CloneMachineInstr(MI);
1582       NewMI = false;
1583     }
1584     MI->setDesc(get(Opc));
1585     // Fallthrough intended.
1586   }
1587   default:
1588     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1589   }
1590 }
1591
1592 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1593   switch (BrOpc) {
1594   default: return X86::COND_INVALID;
1595   case X86::JE_4:  return X86::COND_E;
1596   case X86::JNE_4: return X86::COND_NE;
1597   case X86::JL_4:  return X86::COND_L;
1598   case X86::JLE_4: return X86::COND_LE;
1599   case X86::JG_4:  return X86::COND_G;
1600   case X86::JGE_4: return X86::COND_GE;
1601   case X86::JB_4:  return X86::COND_B;
1602   case X86::JBE_4: return X86::COND_BE;
1603   case X86::JA_4:  return X86::COND_A;
1604   case X86::JAE_4: return X86::COND_AE;
1605   case X86::JS_4:  return X86::COND_S;
1606   case X86::JNS_4: return X86::COND_NS;
1607   case X86::JP_4:  return X86::COND_P;
1608   case X86::JNP_4: return X86::COND_NP;
1609   case X86::JO_4:  return X86::COND_O;
1610   case X86::JNO_4: return X86::COND_NO;
1611   }
1612 }
1613
1614 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1615   switch (CC) {
1616   default: llvm_unreachable("Illegal condition code!");
1617   case X86::COND_E:  return X86::JE_4;
1618   case X86::COND_NE: return X86::JNE_4;
1619   case X86::COND_L:  return X86::JL_4;
1620   case X86::COND_LE: return X86::JLE_4;
1621   case X86::COND_G:  return X86::JG_4;
1622   case X86::COND_GE: return X86::JGE_4;
1623   case X86::COND_B:  return X86::JB_4;
1624   case X86::COND_BE: return X86::JBE_4;
1625   case X86::COND_A:  return X86::JA_4;
1626   case X86::COND_AE: return X86::JAE_4;
1627   case X86::COND_S:  return X86::JS_4;
1628   case X86::COND_NS: return X86::JNS_4;
1629   case X86::COND_P:  return X86::JP_4;
1630   case X86::COND_NP: return X86::JNP_4;
1631   case X86::COND_O:  return X86::JO_4;
1632   case X86::COND_NO: return X86::JNO_4;
1633   }
1634 }
1635
1636 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1637 /// e.g. turning COND_E to COND_NE.
1638 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1639   switch (CC) {
1640   default: llvm_unreachable("Illegal condition code!");
1641   case X86::COND_E:  return X86::COND_NE;
1642   case X86::COND_NE: return X86::COND_E;
1643   case X86::COND_L:  return X86::COND_GE;
1644   case X86::COND_LE: return X86::COND_G;
1645   case X86::COND_G:  return X86::COND_LE;
1646   case X86::COND_GE: return X86::COND_L;
1647   case X86::COND_B:  return X86::COND_AE;
1648   case X86::COND_BE: return X86::COND_A;
1649   case X86::COND_A:  return X86::COND_BE;
1650   case X86::COND_AE: return X86::COND_B;
1651   case X86::COND_S:  return X86::COND_NS;
1652   case X86::COND_NS: return X86::COND_S;
1653   case X86::COND_P:  return X86::COND_NP;
1654   case X86::COND_NP: return X86::COND_P;
1655   case X86::COND_O:  return X86::COND_NO;
1656   case X86::COND_NO: return X86::COND_O;
1657   }
1658 }
1659
1660 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1661   const TargetInstrDesc &TID = MI->getDesc();
1662   if (!TID.isTerminator()) return false;
1663
1664   // Conditional branch is a special case.
1665   if (TID.isBranch() && !TID.isBarrier())
1666     return true;
1667   if (!TID.isPredicable())
1668     return true;
1669   return !isPredicated(MI);
1670 }
1671
1672 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1673 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1674                                                const X86InstrInfo &TII) {
1675   if (MI->getOpcode() == X86::FP_REG_KILL)
1676     return false;
1677   return TII.isUnpredicatedTerminator(MI);
1678 }
1679
1680 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1681                                  MachineBasicBlock *&TBB,
1682                                  MachineBasicBlock *&FBB,
1683                                  SmallVectorImpl<MachineOperand> &Cond,
1684                                  bool AllowModify) const {
1685   // Start from the bottom of the block and work up, examining the
1686   // terminator instructions.
1687   MachineBasicBlock::iterator I = MBB.end();
1688   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1689   while (I != MBB.begin()) {
1690     --I;
1691     if (I->isDebugValue())
1692       continue;
1693
1694     // Working from the bottom, when we see a non-terminator instruction, we're
1695     // done.
1696     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1697       break;
1698
1699     // A terminator that isn't a branch can't easily be handled by this
1700     // analysis.
1701     if (!I->getDesc().isBranch())
1702       return true;
1703
1704     // Handle unconditional branches.
1705     if (I->getOpcode() == X86::JMP_4) {
1706       UnCondBrIter = I;
1707
1708       if (!AllowModify) {
1709         TBB = I->getOperand(0).getMBB();
1710         continue;
1711       }
1712
1713       // If the block has any instructions after a JMP, delete them.
1714       while (llvm::next(I) != MBB.end())
1715         llvm::next(I)->eraseFromParent();
1716
1717       Cond.clear();
1718       FBB = 0;
1719
1720       // Delete the JMP if it's equivalent to a fall-through.
1721       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1722         TBB = 0;
1723         I->eraseFromParent();
1724         I = MBB.end();
1725         UnCondBrIter = MBB.end();
1726         continue;
1727       }
1728
1729       // TBB is used to indicate the unconditional destination.
1730       TBB = I->getOperand(0).getMBB();
1731       continue;
1732     }
1733
1734     // Handle conditional branches.
1735     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1736     if (BranchCode == X86::COND_INVALID)
1737       return true;  // Can't handle indirect branch.
1738
1739     // Working from the bottom, handle the first conditional branch.
1740     if (Cond.empty()) {
1741       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1742       if (AllowModify && UnCondBrIter != MBB.end() &&
1743           MBB.isLayoutSuccessor(TargetBB)) {
1744         // If we can modify the code and it ends in something like:
1745         //
1746         //     jCC L1
1747         //     jmp L2
1748         //   L1:
1749         //     ...
1750         //   L2:
1751         //
1752         // Then we can change this to:
1753         //
1754         //     jnCC L2
1755         //   L1:
1756         //     ...
1757         //   L2:
1758         //
1759         // Which is a bit more efficient.
1760         // We conditionally jump to the fall-through block.
1761         BranchCode = GetOppositeBranchCondition(BranchCode);
1762         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1763         MachineBasicBlock::iterator OldInst = I;
1764
1765         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1766           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1767         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1768           .addMBB(TargetBB);
1769         MBB.addSuccessor(TargetBB);
1770
1771         OldInst->eraseFromParent();
1772         UnCondBrIter->eraseFromParent();
1773
1774         // Restart the analysis.
1775         UnCondBrIter = MBB.end();
1776         I = MBB.end();
1777         continue;
1778       }
1779
1780       FBB = TBB;
1781       TBB = I->getOperand(0).getMBB();
1782       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1783       continue;
1784     }
1785
1786     // Handle subsequent conditional branches. Only handle the case where all
1787     // conditional branches branch to the same destination and their condition
1788     // opcodes fit one of the special multi-branch idioms.
1789     assert(Cond.size() == 1);
1790     assert(TBB);
1791
1792     // Only handle the case where all conditional branches branch to the same
1793     // destination.
1794     if (TBB != I->getOperand(0).getMBB())
1795       return true;
1796
1797     // If the conditions are the same, we can leave them alone.
1798     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1799     if (OldBranchCode == BranchCode)
1800       continue;
1801
1802     // If they differ, see if they fit one of the known patterns. Theoretically,
1803     // we could handle more patterns here, but we shouldn't expect to see them
1804     // if instruction selection has done a reasonable job.
1805     if ((OldBranchCode == X86::COND_NP &&
1806          BranchCode == X86::COND_E) ||
1807         (OldBranchCode == X86::COND_E &&
1808          BranchCode == X86::COND_NP))
1809       BranchCode = X86::COND_NP_OR_E;
1810     else if ((OldBranchCode == X86::COND_P &&
1811               BranchCode == X86::COND_NE) ||
1812              (OldBranchCode == X86::COND_NE &&
1813               BranchCode == X86::COND_P))
1814       BranchCode = X86::COND_NE_OR_P;
1815     else
1816       return true;
1817
1818     // Update the MachineOperand.
1819     Cond[0].setImm(BranchCode);
1820   }
1821
1822   return false;
1823 }
1824
1825 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1826   MachineBasicBlock::iterator I = MBB.end();
1827   unsigned Count = 0;
1828
1829   while (I != MBB.begin()) {
1830     --I;
1831     if (I->isDebugValue())
1832       continue;
1833     if (I->getOpcode() != X86::JMP_4 &&
1834         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1835       break;
1836     // Remove the branch.
1837     I->eraseFromParent();
1838     I = MBB.end();
1839     ++Count;
1840   }
1841
1842   return Count;
1843 }
1844
1845 unsigned
1846 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1847                            MachineBasicBlock *FBB,
1848                            const SmallVectorImpl<MachineOperand> &Cond) const {
1849   // FIXME this should probably have a DebugLoc operand
1850   DebugLoc dl;
1851   // Shouldn't be a fall through.
1852   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1853   assert((Cond.size() == 1 || Cond.size() == 0) &&
1854          "X86 branch conditions have one component!");
1855
1856   if (Cond.empty()) {
1857     // Unconditional branch?
1858     assert(!FBB && "Unconditional branch with multiple successors!");
1859     BuildMI(&MBB, dl, get(X86::JMP_4)).addMBB(TBB);
1860     return 1;
1861   }
1862
1863   // Conditional branch.
1864   unsigned Count = 0;
1865   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1866   switch (CC) {
1867   case X86::COND_NP_OR_E:
1868     // Synthesize NP_OR_E with two branches.
1869     BuildMI(&MBB, dl, get(X86::JNP_4)).addMBB(TBB);
1870     ++Count;
1871     BuildMI(&MBB, dl, get(X86::JE_4)).addMBB(TBB);
1872     ++Count;
1873     break;
1874   case X86::COND_NE_OR_P:
1875     // Synthesize NE_OR_P with two branches.
1876     BuildMI(&MBB, dl, get(X86::JNE_4)).addMBB(TBB);
1877     ++Count;
1878     BuildMI(&MBB, dl, get(X86::JP_4)).addMBB(TBB);
1879     ++Count;
1880     break;
1881   default: {
1882     unsigned Opc = GetCondBranchFromCond(CC);
1883     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1884     ++Count;
1885   }
1886   }
1887   if (FBB) {
1888     // Two-way Conditional branch. Insert the second branch.
1889     BuildMI(&MBB, dl, get(X86::JMP_4)).addMBB(FBB);
1890     ++Count;
1891   }
1892   return Count;
1893 }
1894
1895 /// isHReg - Test if the given register is a physical h register.
1896 static bool isHReg(unsigned Reg) {
1897   return X86::GR8_ABCD_HRegClass.contains(Reg);
1898 }
1899
1900 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1901                                 MachineBasicBlock::iterator MI,
1902                                 unsigned DestReg, unsigned SrcReg,
1903                                 const TargetRegisterClass *DestRC,
1904                                 const TargetRegisterClass *SrcRC,
1905                                 DebugLoc DL) const {
1906
1907   // Determine if DstRC and SrcRC have a common superclass in common.
1908   const TargetRegisterClass *CommonRC = DestRC;
1909   if (DestRC == SrcRC)
1910     /* Source and destination have the same register class. */;
1911   else if (CommonRC->hasSuperClass(SrcRC))
1912     CommonRC = SrcRC;
1913   else if (!DestRC->hasSubClass(SrcRC)) {
1914     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1915     // but we want to copy them as GR64. Similarly, for GR32_NOREX and
1916     // GR32_NOSP, copy as GR32.
1917     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1918         DestRC->hasSuperClass(&X86::GR64RegClass))
1919       CommonRC = &X86::GR64RegClass;
1920     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1921              DestRC->hasSuperClass(&X86::GR32RegClass))
1922       CommonRC = &X86::GR32RegClass;
1923     else
1924       CommonRC = 0;
1925   }
1926
1927   if (CommonRC) {
1928     unsigned Opc;
1929     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1930       Opc = X86::MOV64rr;
1931     } else if (CommonRC == &X86::GR32RegClass ||
1932                CommonRC == &X86::GR32_NOSPRegClass) {
1933       Opc = X86::MOV32rr;
1934     } else if (CommonRC == &X86::GR16RegClass) {
1935       Opc = X86::MOV16rr;
1936     } else if (CommonRC == &X86::GR8RegClass) {
1937       // Copying to or from a physical H register on x86-64 requires a NOREX
1938       // move.  Otherwise use a normal move.
1939       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1940           TM.getSubtarget<X86Subtarget>().is64Bit())
1941         Opc = X86::MOV8rr_NOREX;
1942       else
1943         Opc = X86::MOV8rr;
1944     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1945       Opc = X86::MOV64rr;
1946     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1947       Opc = X86::MOV32rr;
1948     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1949       Opc = X86::MOV16rr;
1950     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1951       Opc = X86::MOV8rr;
1952     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1953       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1954         Opc = X86::MOV8rr_NOREX;
1955       else
1956         Opc = X86::MOV8rr;
1957     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1958                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1959       Opc = X86::MOV64rr;
1960     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1961       Opc = X86::MOV32rr;
1962     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1963       Opc = X86::MOV16rr;
1964     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1965       Opc = X86::MOV8rr;
1966     } else if (CommonRC == &X86::GR64_TCRegClass) {
1967       Opc = X86::MOV64rr_TC;
1968     } else if (CommonRC == &X86::GR32_TCRegClass) {
1969       Opc = X86::MOV32rr_TC;
1970     } else if (CommonRC == &X86::RFP32RegClass) {
1971       Opc = X86::MOV_Fp3232;
1972     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1973       Opc = X86::MOV_Fp6464;
1974     } else if (CommonRC == &X86::RFP80RegClass) {
1975       Opc = X86::MOV_Fp8080;
1976     } else if (CommonRC == &X86::FR32RegClass) {
1977       Opc = X86::FsMOVAPSrr;
1978     } else if (CommonRC == &X86::FR64RegClass) {
1979       Opc = X86::FsMOVAPDrr;
1980     } else if (CommonRC == &X86::VR128RegClass) {
1981       Opc = X86::MOVAPSrr;
1982     } else if (CommonRC == &X86::VR64RegClass) {
1983       Opc = X86::MMX_MOVQ64rr;
1984     } else {
1985       return false;
1986     }
1987     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1988     return true;
1989   }
1990
1991   // Moving EFLAGS to / from another register requires a push and a pop.
1992   if (SrcRC == &X86::CCRRegClass) {
1993     if (SrcReg != X86::EFLAGS)
1994       return false;
1995     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1996       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1997       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1998       return true;
1999     } else if (DestRC == &X86::GR32RegClass ||
2000                DestRC == &X86::GR32_NOSPRegClass) {
2001       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
2002       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
2003       return true;
2004     }
2005   } else if (DestRC == &X86::CCRRegClass) {
2006     if (DestReg != X86::EFLAGS)
2007       return false;
2008     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
2009       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
2010       BuildMI(MBB, MI, DL, get(X86::POPF64));
2011       return true;
2012     } else if (SrcRC == &X86::GR32RegClass ||
2013                DestRC == &X86::GR32_NOSPRegClass) {
2014       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
2015       BuildMI(MBB, MI, DL, get(X86::POPF32));
2016       return true;
2017     }
2018   }
2019
2020   // Moving from ST(0) turns into FpGET_ST0_32 etc.
2021   if (SrcRC == &X86::RSTRegClass) {
2022     // Copying from ST(0)/ST(1).
2023     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
2024       // Can only copy from ST(0)/ST(1) right now
2025       return false;
2026     bool isST0 = SrcReg == X86::ST0;
2027     unsigned Opc;
2028     if (DestRC == &X86::RFP32RegClass)
2029       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
2030     else if (DestRC == &X86::RFP64RegClass)
2031       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
2032     else {
2033       if (DestRC != &X86::RFP80RegClass)
2034         return false;
2035       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
2036     }
2037     BuildMI(MBB, MI, DL, get(Opc), DestReg);
2038     return true;
2039   }
2040
2041   // Moving to ST(0) turns into FpSET_ST0_32 etc.
2042   if (DestRC == &X86::RSTRegClass) {
2043     // Copying to ST(0) / ST(1).
2044     if (DestReg != X86::ST0 && DestReg != X86::ST1)
2045       // Can only copy to TOS right now
2046       return false;
2047     bool isST0 = DestReg == X86::ST0;
2048     unsigned Opc;
2049     if (SrcRC == &X86::RFP32RegClass)
2050       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
2051     else if (SrcRC == &X86::RFP64RegClass)
2052       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
2053     else {
2054       if (SrcRC != &X86::RFP80RegClass)
2055         return false;
2056       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
2057     }
2058     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
2059     return true;
2060   }
2061
2062   // Not yet supported!
2063   return false;
2064 }
2065
2066 static unsigned getStoreRegOpcode(unsigned SrcReg,
2067                                   const TargetRegisterClass *RC,
2068                                   bool isStackAligned,
2069                                   TargetMachine &TM) {
2070   unsigned Opc = 0;
2071   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
2072     Opc = X86::MOV64mr;
2073   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
2074     Opc = X86::MOV32mr;
2075   } else if (RC == &X86::GR16RegClass) {
2076     Opc = X86::MOV16mr;
2077   } else if (RC == &X86::GR8RegClass) {
2078     // Copying to or from a physical H register on x86-64 requires a NOREX
2079     // move.  Otherwise use a normal move.
2080     if (isHReg(SrcReg) &&
2081         TM.getSubtarget<X86Subtarget>().is64Bit())
2082       Opc = X86::MOV8mr_NOREX;
2083     else
2084       Opc = X86::MOV8mr;
2085   } else if (RC == &X86::GR64_ABCDRegClass) {
2086     Opc = X86::MOV64mr;
2087   } else if (RC == &X86::GR32_ABCDRegClass) {
2088     Opc = X86::MOV32mr;
2089   } else if (RC == &X86::GR16_ABCDRegClass) {
2090     Opc = X86::MOV16mr;
2091   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2092     Opc = X86::MOV8mr;
2093   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2094     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2095       Opc = X86::MOV8mr_NOREX;
2096     else
2097       Opc = X86::MOV8mr;
2098   } else if (RC == &X86::GR64_NOREXRegClass ||
2099              RC == &X86::GR64_NOREX_NOSPRegClass) {
2100     Opc = X86::MOV64mr;
2101   } else if (RC == &X86::GR32_NOREXRegClass) {
2102     Opc = X86::MOV32mr;
2103   } else if (RC == &X86::GR16_NOREXRegClass) {
2104     Opc = X86::MOV16mr;
2105   } else if (RC == &X86::GR8_NOREXRegClass) {
2106     Opc = X86::MOV8mr;
2107   } else if (RC == &X86::GR64_TCRegClass) {
2108     Opc = X86::MOV64mr_TC;
2109   } else if (RC == &X86::GR32_TCRegClass) {
2110     Opc = X86::MOV32mr_TC;
2111   } else if (RC == &X86::RFP80RegClass) {
2112     Opc = X86::ST_FpP80m;   // pops
2113   } else if (RC == &X86::RFP64RegClass) {
2114     Opc = X86::ST_Fp64m;
2115   } else if (RC == &X86::RFP32RegClass) {
2116     Opc = X86::ST_Fp32m;
2117   } else if (RC == &X86::FR32RegClass) {
2118     Opc = X86::MOVSSmr;
2119   } else if (RC == &X86::FR64RegClass) {
2120     Opc = X86::MOVSDmr;
2121   } else if (RC == &X86::VR128RegClass) {
2122     // If stack is realigned we can use aligned stores.
2123     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
2124   } else if (RC == &X86::VR64RegClass) {
2125     Opc = X86::MMX_MOVQ64mr;
2126   } else {
2127     llvm_unreachable("Unknown regclass");
2128   }
2129
2130   return Opc;
2131 }
2132
2133 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2134                                        MachineBasicBlock::iterator MI,
2135                                        unsigned SrcReg, bool isKill, int FrameIdx,
2136                                        const TargetRegisterClass *RC,
2137                                        const TargetRegisterInfo *TRI) const {
2138   const MachineFunction &MF = *MBB.getParent();
2139   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2140   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2141   DebugLoc DL = MBB.findDebugLoc(MI);
2142   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2143     .addReg(SrcReg, getKillRegState(isKill));
2144 }
2145
2146 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2147                                   bool isKill,
2148                                   SmallVectorImpl<MachineOperand> &Addr,
2149                                   const TargetRegisterClass *RC,
2150                                   MachineInstr::mmo_iterator MMOBegin,
2151                                   MachineInstr::mmo_iterator MMOEnd,
2152                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2153   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2154   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2155   DebugLoc DL;
2156   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2157   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2158     MIB.addOperand(Addr[i]);
2159   MIB.addReg(SrcReg, getKillRegState(isKill));
2160   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2161   NewMIs.push_back(MIB);
2162 }
2163
2164 static unsigned getLoadRegOpcode(unsigned DestReg,
2165                                  const TargetRegisterClass *RC,
2166                                  bool isStackAligned,
2167                                  const TargetMachine &TM) {
2168   unsigned Opc = 0;
2169   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
2170     Opc = X86::MOV64rm;
2171   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
2172     Opc = X86::MOV32rm;
2173   } else if (RC == &X86::GR16RegClass) {
2174     Opc = X86::MOV16rm;
2175   } else if (RC == &X86::GR8RegClass) {
2176     // Copying to or from a physical H register on x86-64 requires a NOREX
2177     // move.  Otherwise use a normal move.
2178     if (isHReg(DestReg) &&
2179         TM.getSubtarget<X86Subtarget>().is64Bit())
2180       Opc = X86::MOV8rm_NOREX;
2181     else
2182       Opc = X86::MOV8rm;
2183   } else if (RC == &X86::GR64_ABCDRegClass) {
2184     Opc = X86::MOV64rm;
2185   } else if (RC == &X86::GR32_ABCDRegClass) {
2186     Opc = X86::MOV32rm;
2187   } else if (RC == &X86::GR16_ABCDRegClass) {
2188     Opc = X86::MOV16rm;
2189   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2190     Opc = X86::MOV8rm;
2191   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2192     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2193       Opc = X86::MOV8rm_NOREX;
2194     else
2195       Opc = X86::MOV8rm;
2196   } else if (RC == &X86::GR64_NOREXRegClass ||
2197              RC == &X86::GR64_NOREX_NOSPRegClass) {
2198     Opc = X86::MOV64rm;
2199   } else if (RC == &X86::GR32_NOREXRegClass) {
2200     Opc = X86::MOV32rm;
2201   } else if (RC == &X86::GR16_NOREXRegClass) {
2202     Opc = X86::MOV16rm;
2203   } else if (RC == &X86::GR8_NOREXRegClass) {
2204     Opc = X86::MOV8rm;
2205   } else if (RC == &X86::GR64_TCRegClass) {
2206     Opc = X86::MOV64rm_TC;
2207   } else if (RC == &X86::GR32_TCRegClass) {
2208     Opc = X86::MOV32rm_TC;
2209   } else if (RC == &X86::RFP80RegClass) {
2210     Opc = X86::LD_Fp80m;
2211   } else if (RC == &X86::RFP64RegClass) {
2212     Opc = X86::LD_Fp64m;
2213   } else if (RC == &X86::RFP32RegClass) {
2214     Opc = X86::LD_Fp32m;
2215   } else if (RC == &X86::FR32RegClass) {
2216     Opc = X86::MOVSSrm;
2217   } else if (RC == &X86::FR64RegClass) {
2218     Opc = X86::MOVSDrm;
2219   } else if (RC == &X86::VR128RegClass) {
2220     // If stack is realigned we can use aligned loads.
2221     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
2222   } else if (RC == &X86::VR64RegClass) {
2223     Opc = X86::MMX_MOVQ64rm;
2224   } else {
2225     llvm_unreachable("Unknown regclass");
2226   }
2227
2228   return Opc;
2229 }
2230
2231 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2232                                         MachineBasicBlock::iterator MI,
2233                                         unsigned DestReg, int FrameIdx,
2234                                         const TargetRegisterClass *RC,
2235                                         const TargetRegisterInfo *TRI) const {
2236   const MachineFunction &MF = *MBB.getParent();
2237   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2238   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2239   DebugLoc DL = MBB.findDebugLoc(MI);
2240   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2241 }
2242
2243 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2244                                  SmallVectorImpl<MachineOperand> &Addr,
2245                                  const TargetRegisterClass *RC,
2246                                  MachineInstr::mmo_iterator MMOBegin,
2247                                  MachineInstr::mmo_iterator MMOEnd,
2248                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2249   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2250   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2251   DebugLoc DL;
2252   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2253   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2254     MIB.addOperand(Addr[i]);
2255   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2256   NewMIs.push_back(MIB);
2257 }
2258
2259 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2260                                              MachineBasicBlock::iterator MI,
2261                                         const std::vector<CalleeSavedInfo> &CSI,
2262                                           const TargetRegisterInfo *TRI) const {
2263   if (CSI.empty())
2264     return false;
2265
2266   DebugLoc DL = MBB.findDebugLoc(MI);
2267
2268   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2269   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2270   unsigned SlotSize = is64Bit ? 8 : 4;
2271
2272   MachineFunction &MF = *MBB.getParent();
2273   unsigned FPReg = RI.getFrameRegister(MF);
2274   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2275   unsigned CalleeFrameSize = 0;
2276
2277   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2278   for (unsigned i = CSI.size(); i != 0; --i) {
2279     unsigned Reg = CSI[i-1].getReg();
2280     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2281     // Add the callee-saved register as live-in. It's killed at the spill.
2282     MBB.addLiveIn(Reg);
2283     if (Reg == FPReg)
2284       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2285       continue;
2286     if (RegClass != &X86::VR128RegClass && !isWin64) {
2287       CalleeFrameSize += SlotSize;
2288       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2289     } else {
2290       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass,
2291                           &RI);
2292     }
2293   }
2294
2295   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2296   return true;
2297 }
2298
2299 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2300                                                MachineBasicBlock::iterator MI,
2301                                         const std::vector<CalleeSavedInfo> &CSI,
2302                                           const TargetRegisterInfo *TRI) const {
2303   if (CSI.empty())
2304     return false;
2305
2306   DebugLoc DL = MBB.findDebugLoc(MI);
2307
2308   MachineFunction &MF = *MBB.getParent();
2309   unsigned FPReg = RI.getFrameRegister(MF);
2310   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2311   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2312   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2313   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2314     unsigned Reg = CSI[i].getReg();
2315     if (Reg == FPReg)
2316       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2317       continue;
2318     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2319     if (RegClass != &X86::VR128RegClass && !isWin64) {
2320       BuildMI(MBB, MI, DL, get(Opc), Reg);
2321     } else {
2322       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass, &RI);
2323     }
2324   }
2325   return true;
2326 }
2327
2328 MachineInstr*
2329 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2330                                        int FrameIx, uint64_t Offset,
2331                                        const MDNode *MDPtr,
2332                                        DebugLoc DL) const {
2333   X86AddressMode AM;
2334   AM.BaseType = X86AddressMode::FrameIndexBase;
2335   AM.Base.FrameIndex = FrameIx;
2336   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2337   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2338   return &*MIB;
2339 }
2340
2341 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2342                                      const SmallVectorImpl<MachineOperand> &MOs,
2343                                      MachineInstr *MI,
2344                                      const TargetInstrInfo &TII) {
2345   // Create the base instruction with the memory operand as the first part.
2346   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2347                                               MI->getDebugLoc(), true);
2348   MachineInstrBuilder MIB(NewMI);
2349   unsigned NumAddrOps = MOs.size();
2350   for (unsigned i = 0; i != NumAddrOps; ++i)
2351     MIB.addOperand(MOs[i]);
2352   if (NumAddrOps < 4)  // FrameIndex only
2353     addOffset(MIB, 0);
2354
2355   // Loop over the rest of the ri operands, converting them over.
2356   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2357   for (unsigned i = 0; i != NumOps; ++i) {
2358     MachineOperand &MO = MI->getOperand(i+2);
2359     MIB.addOperand(MO);
2360   }
2361   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2362     MachineOperand &MO = MI->getOperand(i);
2363     MIB.addOperand(MO);
2364   }
2365   return MIB;
2366 }
2367
2368 static MachineInstr *FuseInst(MachineFunction &MF,
2369                               unsigned Opcode, unsigned OpNo,
2370                               const SmallVectorImpl<MachineOperand> &MOs,
2371                               MachineInstr *MI, const TargetInstrInfo &TII) {
2372   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2373                                               MI->getDebugLoc(), true);
2374   MachineInstrBuilder MIB(NewMI);
2375
2376   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2377     MachineOperand &MO = MI->getOperand(i);
2378     if (i == OpNo) {
2379       assert(MO.isReg() && "Expected to fold into reg operand!");
2380       unsigned NumAddrOps = MOs.size();
2381       for (unsigned i = 0; i != NumAddrOps; ++i)
2382         MIB.addOperand(MOs[i]);
2383       if (NumAddrOps < 4)  // FrameIndex only
2384         addOffset(MIB, 0);
2385     } else {
2386       MIB.addOperand(MO);
2387     }
2388   }
2389   return MIB;
2390 }
2391
2392 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2393                                 const SmallVectorImpl<MachineOperand> &MOs,
2394                                 MachineInstr *MI) {
2395   MachineFunction &MF = *MI->getParent()->getParent();
2396   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2397
2398   unsigned NumAddrOps = MOs.size();
2399   for (unsigned i = 0; i != NumAddrOps; ++i)
2400     MIB.addOperand(MOs[i]);
2401   if (NumAddrOps < 4)  // FrameIndex only
2402     addOffset(MIB, 0);
2403   return MIB.addImm(0);
2404 }
2405
2406 MachineInstr*
2407 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2408                                     MachineInstr *MI, unsigned i,
2409                                     const SmallVectorImpl<MachineOperand> &MOs,
2410                                     unsigned Size, unsigned Align) const {
2411   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2412   bool isTwoAddrFold = false;
2413   unsigned NumOps = MI->getDesc().getNumOperands();
2414   bool isTwoAddr = NumOps > 1 &&
2415     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2416
2417   MachineInstr *NewMI = NULL;
2418   // Folding a memory location into the two-address part of a two-address
2419   // instruction is different than folding it other places.  It requires
2420   // replacing the *two* registers with the memory location.
2421   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2422       MI->getOperand(0).isReg() &&
2423       MI->getOperand(1).isReg() &&
2424       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2425     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2426     isTwoAddrFold = true;
2427   } else if (i == 0) { // If operand 0
2428     if (MI->getOpcode() == X86::MOV64r0)
2429       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2430     else if (MI->getOpcode() == X86::MOV32r0)
2431       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2432     else if (MI->getOpcode() == X86::MOV16r0)
2433       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2434     else if (MI->getOpcode() == X86::MOV8r0)
2435       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2436     if (NewMI)
2437       return NewMI;
2438
2439     OpcodeTablePtr = &RegOp2MemOpTable0;
2440   } else if (i == 1) {
2441     OpcodeTablePtr = &RegOp2MemOpTable1;
2442   } else if (i == 2) {
2443     OpcodeTablePtr = &RegOp2MemOpTable2;
2444   }
2445
2446   // If table selected...
2447   if (OpcodeTablePtr) {
2448     // Find the Opcode to fuse
2449     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2450       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2451     if (I != OpcodeTablePtr->end()) {
2452       unsigned Opcode = I->second.first;
2453       unsigned MinAlign = I->second.second;
2454       if (Align < MinAlign)
2455         return NULL;
2456       bool NarrowToMOV32rm = false;
2457       if (Size) {
2458         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2459         if (Size < RCSize) {
2460           // Check if it's safe to fold the load. If the size of the object is
2461           // narrower than the load width, then it's not.
2462           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2463             return NULL;
2464           // If this is a 64-bit load, but the spill slot is 32, then we can do
2465           // a 32-bit load which is implicitly zero-extended. This likely is due
2466           // to liveintervalanalysis remat'ing a load from stack slot.
2467           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2468             return NULL;
2469           Opcode = X86::MOV32rm;
2470           NarrowToMOV32rm = true;
2471         }
2472       }
2473
2474       if (isTwoAddrFold)
2475         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2476       else
2477         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2478
2479       if (NarrowToMOV32rm) {
2480         // If this is the special case where we use a MOV32rm to load a 32-bit
2481         // value and zero-extend the top bits. Change the destination register
2482         // to a 32-bit one.
2483         unsigned DstReg = NewMI->getOperand(0).getReg();
2484         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2485           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2486                                                    4/*x86_subreg_32bit*/));
2487         else
2488           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2489       }
2490       return NewMI;
2491     }
2492   }
2493
2494   // No fusion
2495   if (PrintFailedFusing)
2496     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2497   return NULL;
2498 }
2499
2500
2501 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2502                                                   MachineInstr *MI,
2503                                            const SmallVectorImpl<unsigned> &Ops,
2504                                                   int FrameIndex) const {
2505   // Check switch flag
2506   if (NoFusing) return NULL;
2507
2508   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2509     switch (MI->getOpcode()) {
2510     case X86::CVTSD2SSrr:
2511     case X86::Int_CVTSD2SSrr:
2512     case X86::CVTSS2SDrr:
2513     case X86::Int_CVTSS2SDrr:
2514     case X86::RCPSSr:
2515     case X86::RCPSSr_Int:
2516     case X86::ROUNDSDr_Int:
2517     case X86::ROUNDSSr_Int:
2518     case X86::RSQRTSSr:
2519     case X86::RSQRTSSr_Int:
2520     case X86::SQRTSSr:
2521     case X86::SQRTSSr_Int:
2522       return 0;
2523     }
2524
2525   const MachineFrameInfo *MFI = MF.getFrameInfo();
2526   unsigned Size = MFI->getObjectSize(FrameIndex);
2527   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2528   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2529     unsigned NewOpc = 0;
2530     unsigned RCSize = 0;
2531     switch (MI->getOpcode()) {
2532     default: return NULL;
2533     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2534     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2535     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2536     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2537     }
2538     // Check if it's safe to fold the load. If the size of the object is
2539     // narrower than the load width, then it's not.
2540     if (Size < RCSize)
2541       return NULL;
2542     // Change to CMPXXri r, 0 first.
2543     MI->setDesc(get(NewOpc));
2544     MI->getOperand(1).ChangeToImmediate(0);
2545   } else if (Ops.size() != 1)
2546     return NULL;
2547
2548   SmallVector<MachineOperand,4> MOs;
2549   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2550   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2551 }
2552
2553 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2554                                                   MachineInstr *MI,
2555                                            const SmallVectorImpl<unsigned> &Ops,
2556                                                   MachineInstr *LoadMI) const {
2557   // Check switch flag
2558   if (NoFusing) return NULL;
2559
2560   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2561     switch (MI->getOpcode()) {
2562     case X86::CVTSD2SSrr:
2563     case X86::Int_CVTSD2SSrr:
2564     case X86::CVTSS2SDrr:
2565     case X86::Int_CVTSS2SDrr:
2566     case X86::RCPSSr:
2567     case X86::RCPSSr_Int:
2568     case X86::ROUNDSDr_Int:
2569     case X86::ROUNDSSr_Int:
2570     case X86::RSQRTSSr:
2571     case X86::RSQRTSSr_Int:
2572     case X86::SQRTSSr:
2573     case X86::SQRTSSr_Int:
2574       return 0;
2575     }
2576
2577   // Determine the alignment of the load.
2578   unsigned Alignment = 0;
2579   if (LoadMI->hasOneMemOperand())
2580     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2581   else
2582     switch (LoadMI->getOpcode()) {
2583     case X86::V_SET0PS:
2584     case X86::V_SET0PD:
2585     case X86::V_SET0PI:
2586     case X86::V_SETALLONES:
2587       Alignment = 16;
2588       break;
2589     case X86::FsFLD0SD:
2590       Alignment = 8;
2591       break;
2592     case X86::FsFLD0SS:
2593       Alignment = 4;
2594       break;
2595     default:
2596       llvm_unreachable("Don't know how to fold this instruction!");
2597     }
2598   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2599     unsigned NewOpc = 0;
2600     switch (MI->getOpcode()) {
2601     default: return NULL;
2602     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2603     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2604     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2605     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2606     }
2607     // Change to CMPXXri r, 0 first.
2608     MI->setDesc(get(NewOpc));
2609     MI->getOperand(1).ChangeToImmediate(0);
2610   } else if (Ops.size() != 1)
2611     return NULL;
2612
2613   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2614   switch (LoadMI->getOpcode()) {
2615   case X86::V_SET0PS:
2616   case X86::V_SET0PD:
2617   case X86::V_SET0PI:
2618   case X86::V_SETALLONES:
2619   case X86::FsFLD0SD:
2620   case X86::FsFLD0SS: {
2621     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2622     // Create a constant-pool entry and operands to load from it.
2623
2624     // Medium and large mode can't fold loads this way.
2625     if (TM.getCodeModel() != CodeModel::Small &&
2626         TM.getCodeModel() != CodeModel::Kernel)
2627       return NULL;
2628
2629     // x86-32 PIC requires a PIC base register for constant pools.
2630     unsigned PICBase = 0;
2631     if (TM.getRelocationModel() == Reloc::PIC_) {
2632       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2633         PICBase = X86::RIP;
2634       else
2635         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2636         // This doesn't work for several reasons.
2637         // 1. GlobalBaseReg may have been spilled.
2638         // 2. It may not be live at MI.
2639         return NULL;
2640     }
2641
2642     // Create a constant-pool entry.
2643     MachineConstantPool &MCP = *MF.getConstantPool();
2644     const Type *Ty;
2645     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2646       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2647     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2648       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2649     else
2650       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2651     const Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2652                     Constant::getAllOnesValue(Ty) :
2653                     Constant::getNullValue(Ty);
2654     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2655
2656     // Create operands to load from the constant pool entry.
2657     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2658     MOs.push_back(MachineOperand::CreateImm(1));
2659     MOs.push_back(MachineOperand::CreateReg(0, false));
2660     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2661     MOs.push_back(MachineOperand::CreateReg(0, false));
2662     break;
2663   }
2664   default: {
2665     // Folding a normal load. Just copy the load's address operands.
2666     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2667     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2668       MOs.push_back(LoadMI->getOperand(i));
2669     break;
2670   }
2671   }
2672   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2673 }
2674
2675
2676 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2677                                   const SmallVectorImpl<unsigned> &Ops) const {
2678   // Check switch flag
2679   if (NoFusing) return 0;
2680
2681   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2682     switch (MI->getOpcode()) {
2683     default: return false;
2684     case X86::TEST8rr:
2685     case X86::TEST16rr:
2686     case X86::TEST32rr:
2687     case X86::TEST64rr:
2688       return true;
2689     }
2690   }
2691
2692   if (Ops.size() != 1)
2693     return false;
2694
2695   unsigned OpNum = Ops[0];
2696   unsigned Opc = MI->getOpcode();
2697   unsigned NumOps = MI->getDesc().getNumOperands();
2698   bool isTwoAddr = NumOps > 1 &&
2699     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2700
2701   // Folding a memory location into the two-address part of a two-address
2702   // instruction is different than folding it other places.  It requires
2703   // replacing the *two* registers with the memory location.
2704   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2705   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2706     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2707   } else if (OpNum == 0) { // If operand 0
2708     switch (Opc) {
2709     case X86::MOV8r0:
2710     case X86::MOV16r0:
2711     case X86::MOV32r0:
2712     case X86::MOV64r0:
2713       return true;
2714     default: break;
2715     }
2716     OpcodeTablePtr = &RegOp2MemOpTable0;
2717   } else if (OpNum == 1) {
2718     OpcodeTablePtr = &RegOp2MemOpTable1;
2719   } else if (OpNum == 2) {
2720     OpcodeTablePtr = &RegOp2MemOpTable2;
2721   }
2722
2723   if (OpcodeTablePtr) {
2724     // Find the Opcode to fuse
2725     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2726       OpcodeTablePtr->find((unsigned*)Opc);
2727     if (I != OpcodeTablePtr->end())
2728       return true;
2729   }
2730   return false;
2731 }
2732
2733 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2734                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2735                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2736   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2737     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2738   if (I == MemOp2RegOpTable.end())
2739     return false;
2740   unsigned Opc = I->second.first;
2741   unsigned Index = I->second.second & 0xf;
2742   bool FoldedLoad = I->second.second & (1 << 4);
2743   bool FoldedStore = I->second.second & (1 << 5);
2744   if (UnfoldLoad && !FoldedLoad)
2745     return false;
2746   UnfoldLoad &= FoldedLoad;
2747   if (UnfoldStore && !FoldedStore)
2748     return false;
2749   UnfoldStore &= FoldedStore;
2750
2751   const TargetInstrDesc &TID = get(Opc);
2752   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2753   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2754   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2755   SmallVector<MachineOperand,2> BeforeOps;
2756   SmallVector<MachineOperand,2> AfterOps;
2757   SmallVector<MachineOperand,4> ImpOps;
2758   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2759     MachineOperand &Op = MI->getOperand(i);
2760     if (i >= Index && i < Index + X86AddrNumOperands)
2761       AddrOps.push_back(Op);
2762     else if (Op.isReg() && Op.isImplicit())
2763       ImpOps.push_back(Op);
2764     else if (i < Index)
2765       BeforeOps.push_back(Op);
2766     else if (i > Index)
2767       AfterOps.push_back(Op);
2768   }
2769
2770   // Emit the load instruction.
2771   if (UnfoldLoad) {
2772     std::pair<MachineInstr::mmo_iterator,
2773               MachineInstr::mmo_iterator> MMOs =
2774       MF.extractLoadMemRefs(MI->memoperands_begin(),
2775                             MI->memoperands_end());
2776     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2777     if (UnfoldStore) {
2778       // Address operands cannot be marked isKill.
2779       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2780         MachineOperand &MO = NewMIs[0]->getOperand(i);
2781         if (MO.isReg())
2782           MO.setIsKill(false);
2783       }
2784     }
2785   }
2786
2787   // Emit the data processing instruction.
2788   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2789   MachineInstrBuilder MIB(DataMI);
2790
2791   if (FoldedStore)
2792     MIB.addReg(Reg, RegState::Define);
2793   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2794     MIB.addOperand(BeforeOps[i]);
2795   if (FoldedLoad)
2796     MIB.addReg(Reg);
2797   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2798     MIB.addOperand(AfterOps[i]);
2799   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2800     MachineOperand &MO = ImpOps[i];
2801     MIB.addReg(MO.getReg(),
2802                getDefRegState(MO.isDef()) |
2803                RegState::Implicit |
2804                getKillRegState(MO.isKill()) |
2805                getDeadRegState(MO.isDead()) |
2806                getUndefRegState(MO.isUndef()));
2807   }
2808   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2809   unsigned NewOpc = 0;
2810   switch (DataMI->getOpcode()) {
2811   default: break;
2812   case X86::CMP64ri32:
2813   case X86::CMP64ri8:
2814   case X86::CMP32ri:
2815   case X86::CMP32ri8:
2816   case X86::CMP16ri:
2817   case X86::CMP16ri8:
2818   case X86::CMP8ri: {
2819     MachineOperand &MO0 = DataMI->getOperand(0);
2820     MachineOperand &MO1 = DataMI->getOperand(1);
2821     if (MO1.getImm() == 0) {
2822       switch (DataMI->getOpcode()) {
2823       default: break;
2824       case X86::CMP64ri8:
2825       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2826       case X86::CMP32ri8:
2827       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2828       case X86::CMP16ri8:
2829       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2830       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2831       }
2832       DataMI->setDesc(get(NewOpc));
2833       MO1.ChangeToRegister(MO0.getReg(), false);
2834     }
2835   }
2836   }
2837   NewMIs.push_back(DataMI);
2838
2839   // Emit the store instruction.
2840   if (UnfoldStore) {
2841     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2842     std::pair<MachineInstr::mmo_iterator,
2843               MachineInstr::mmo_iterator> MMOs =
2844       MF.extractStoreMemRefs(MI->memoperands_begin(),
2845                              MI->memoperands_end());
2846     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2847   }
2848
2849   return true;
2850 }
2851
2852 bool
2853 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2854                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2855   if (!N->isMachineOpcode())
2856     return false;
2857
2858   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2859     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2860   if (I == MemOp2RegOpTable.end())
2861     return false;
2862   unsigned Opc = I->second.first;
2863   unsigned Index = I->second.second & 0xf;
2864   bool FoldedLoad = I->second.second & (1 << 4);
2865   bool FoldedStore = I->second.second & (1 << 5);
2866   const TargetInstrDesc &TID = get(Opc);
2867   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2868   unsigned NumDefs = TID.NumDefs;
2869   std::vector<SDValue> AddrOps;
2870   std::vector<SDValue> BeforeOps;
2871   std::vector<SDValue> AfterOps;
2872   DebugLoc dl = N->getDebugLoc();
2873   unsigned NumOps = N->getNumOperands();
2874   for (unsigned i = 0; i != NumOps-1; ++i) {
2875     SDValue Op = N->getOperand(i);
2876     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2877       AddrOps.push_back(Op);
2878     else if (i < Index-NumDefs)
2879       BeforeOps.push_back(Op);
2880     else if (i > Index-NumDefs)
2881       AfterOps.push_back(Op);
2882   }
2883   SDValue Chain = N->getOperand(NumOps-1);
2884   AddrOps.push_back(Chain);
2885
2886   // Emit the load instruction.
2887   SDNode *Load = 0;
2888   MachineFunction &MF = DAG.getMachineFunction();
2889   if (FoldedLoad) {
2890     EVT VT = *RC->vt_begin();
2891     std::pair<MachineInstr::mmo_iterator,
2892               MachineInstr::mmo_iterator> MMOs =
2893       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2894                             cast<MachineSDNode>(N)->memoperands_end());
2895     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2896     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2897                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2898     NewNodes.push_back(Load);
2899
2900     // Preserve memory reference information.
2901     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2902   }
2903
2904   // Emit the data processing instruction.
2905   std::vector<EVT> VTs;
2906   const TargetRegisterClass *DstRC = 0;
2907   if (TID.getNumDefs() > 0) {
2908     DstRC = TID.OpInfo[0].getRegClass(&RI);
2909     VTs.push_back(*DstRC->vt_begin());
2910   }
2911   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2912     EVT VT = N->getValueType(i);
2913     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2914       VTs.push_back(VT);
2915   }
2916   if (Load)
2917     BeforeOps.push_back(SDValue(Load, 0));
2918   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2919   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2920                                       BeforeOps.size());
2921   NewNodes.push_back(NewNode);
2922
2923   // Emit the store instruction.
2924   if (FoldedStore) {
2925     AddrOps.pop_back();
2926     AddrOps.push_back(SDValue(NewNode, 0));
2927     AddrOps.push_back(Chain);
2928     std::pair<MachineInstr::mmo_iterator,
2929               MachineInstr::mmo_iterator> MMOs =
2930       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2931                              cast<MachineSDNode>(N)->memoperands_end());
2932     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2933     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2934                                                          isAligned, TM),
2935                                        dl, MVT::Other,
2936                                        &AddrOps[0], AddrOps.size());
2937     NewNodes.push_back(Store);
2938
2939     // Preserve memory reference information.
2940     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2941   }
2942
2943   return true;
2944 }
2945
2946 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2947                                       bool UnfoldLoad, bool UnfoldStore,
2948                                       unsigned *LoadRegIndex) const {
2949   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2950     MemOp2RegOpTable.find((unsigned*)Opc);
2951   if (I == MemOp2RegOpTable.end())
2952     return 0;
2953   bool FoldedLoad = I->second.second & (1 << 4);
2954   bool FoldedStore = I->second.second & (1 << 5);
2955   if (UnfoldLoad && !FoldedLoad)
2956     return 0;
2957   if (UnfoldStore && !FoldedStore)
2958     return 0;
2959   if (LoadRegIndex)
2960     *LoadRegIndex = I->second.second & 0xf;
2961   return I->second.first;
2962 }
2963
2964 bool
2965 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2966                                      int64_t &Offset1, int64_t &Offset2) const {
2967   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2968     return false;
2969   unsigned Opc1 = Load1->getMachineOpcode();
2970   unsigned Opc2 = Load2->getMachineOpcode();
2971   switch (Opc1) {
2972   default: return false;
2973   case X86::MOV8rm:
2974   case X86::MOV16rm:
2975   case X86::MOV32rm:
2976   case X86::MOV64rm:
2977   case X86::LD_Fp32m:
2978   case X86::LD_Fp64m:
2979   case X86::LD_Fp80m:
2980   case X86::MOVSSrm:
2981   case X86::MOVSDrm:
2982   case X86::MMX_MOVD64rm:
2983   case X86::MMX_MOVQ64rm:
2984   case X86::FsMOVAPSrm:
2985   case X86::FsMOVAPDrm:
2986   case X86::MOVAPSrm:
2987   case X86::MOVUPSrm:
2988   case X86::MOVUPSrm_Int:
2989   case X86::MOVAPDrm:
2990   case X86::MOVDQArm:
2991   case X86::MOVDQUrm:
2992   case X86::MOVDQUrm_Int:
2993     break;
2994   }
2995   switch (Opc2) {
2996   default: return false;
2997   case X86::MOV8rm:
2998   case X86::MOV16rm:
2999   case X86::MOV32rm:
3000   case X86::MOV64rm:
3001   case X86::LD_Fp32m:
3002   case X86::LD_Fp64m:
3003   case X86::LD_Fp80m:
3004   case X86::MOVSSrm:
3005   case X86::MOVSDrm:
3006   case X86::MMX_MOVD64rm:
3007   case X86::MMX_MOVQ64rm:
3008   case X86::FsMOVAPSrm:
3009   case X86::FsMOVAPDrm:
3010   case X86::MOVAPSrm:
3011   case X86::MOVUPSrm:
3012   case X86::MOVUPSrm_Int:
3013   case X86::MOVAPDrm:
3014   case X86::MOVDQArm:
3015   case X86::MOVDQUrm:
3016   case X86::MOVDQUrm_Int:
3017     break;
3018   }
3019
3020   // Check if chain operands and base addresses match.
3021   if (Load1->getOperand(0) != Load2->getOperand(0) ||
3022       Load1->getOperand(5) != Load2->getOperand(5))
3023     return false;
3024   // Segment operands should match as well.
3025   if (Load1->getOperand(4) != Load2->getOperand(4))
3026     return false;
3027   // Scale should be 1, Index should be Reg0.
3028   if (Load1->getOperand(1) == Load2->getOperand(1) &&
3029       Load1->getOperand(2) == Load2->getOperand(2)) {
3030     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
3031       return false;
3032
3033     // Now let's examine the displacements.
3034     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
3035         isa<ConstantSDNode>(Load2->getOperand(3))) {
3036       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
3037       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
3038       return true;
3039     }
3040   }
3041   return false;
3042 }
3043
3044 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
3045                                            int64_t Offset1, int64_t Offset2,
3046                                            unsigned NumLoads) const {
3047   assert(Offset2 > Offset1);
3048   if ((Offset2 - Offset1) / 8 > 64)
3049     return false;
3050
3051   unsigned Opc1 = Load1->getMachineOpcode();
3052   unsigned Opc2 = Load2->getMachineOpcode();
3053   if (Opc1 != Opc2)
3054     return false;  // FIXME: overly conservative?
3055
3056   switch (Opc1) {
3057   default: break;
3058   case X86::LD_Fp32m:
3059   case X86::LD_Fp64m:
3060   case X86::LD_Fp80m:
3061   case X86::MMX_MOVD64rm:
3062   case X86::MMX_MOVQ64rm:
3063     return false;
3064   }
3065
3066   EVT VT = Load1->getValueType(0);
3067   switch (VT.getSimpleVT().SimpleTy) {
3068   default: {
3069     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
3070     // have 16 of them to play with.
3071     if (TM.getSubtargetImpl()->is64Bit()) {
3072       if (NumLoads >= 3)
3073         return false;
3074     } else if (NumLoads)
3075       return false;
3076     break;
3077   }
3078   case MVT::i8:
3079   case MVT::i16:
3080   case MVT::i32:
3081   case MVT::i64:
3082   case MVT::f32:
3083   case MVT::f64:
3084     if (NumLoads)
3085       return false;
3086   }
3087
3088   return true;
3089 }
3090
3091
3092 bool X86InstrInfo::
3093 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
3094   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
3095   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
3096   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
3097     return true;
3098   Cond[0].setImm(GetOppositeBranchCondition(CC));
3099   return false;
3100 }
3101
3102 bool X86InstrInfo::
3103 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
3104   // FIXME: Return false for x87 stack register classes for now. We can't
3105   // allow any loads of these registers before FpGet_ST0_80.
3106   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
3107            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
3108 }
3109
3110
3111 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or higher)
3112 /// register?  e.g. r8, xmm8, xmm13, etc.
3113 bool X86InstrInfo::isX86_64ExtendedReg(unsigned RegNo) {
3114   switch (RegNo) {
3115   default: break;
3116   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
3117   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
3118   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
3119   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
3120   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
3121   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
3122   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
3123   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
3124   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
3125   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
3126     return true;
3127   }
3128   return false;
3129 }
3130
3131
3132 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
3133 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
3134 /// size, and 3) use of X86-64 extended registers.
3135 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
3136   unsigned REX = 0;
3137   const TargetInstrDesc &Desc = MI.getDesc();
3138
3139   // Pseudo instructions do not need REX prefix byte.
3140   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
3141     return 0;
3142   if (Desc.TSFlags & X86II::REX_W)
3143     REX |= 1 << 3;
3144
3145   unsigned NumOps = Desc.getNumOperands();
3146   if (NumOps) {
3147     bool isTwoAddr = NumOps > 1 &&
3148       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
3149
3150     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
3151     unsigned i = isTwoAddr ? 1 : 0;
3152     for (unsigned e = NumOps; i != e; ++i) {
3153       const MachineOperand& MO = MI.getOperand(i);
3154       if (MO.isReg()) {
3155         unsigned Reg = MO.getReg();
3156         if (isX86_64NonExtLowByteReg(Reg))
3157           REX |= 0x40;
3158       }
3159     }
3160
3161     switch (Desc.TSFlags & X86II::FormMask) {
3162     case X86II::MRMInitReg:
3163       if (isX86_64ExtendedReg(MI.getOperand(0)))
3164         REX |= (1 << 0) | (1 << 2);
3165       break;
3166     case X86II::MRMSrcReg: {
3167       if (isX86_64ExtendedReg(MI.getOperand(0)))
3168         REX |= 1 << 2;
3169       i = isTwoAddr ? 2 : 1;
3170       for (unsigned e = NumOps; i != e; ++i) {
3171         const MachineOperand& MO = MI.getOperand(i);
3172         if (isX86_64ExtendedReg(MO))
3173           REX |= 1 << 0;
3174       }
3175       break;
3176     }
3177     case X86II::MRMSrcMem: {
3178       if (isX86_64ExtendedReg(MI.getOperand(0)))
3179         REX |= 1 << 2;
3180       unsigned Bit = 0;
3181       i = isTwoAddr ? 2 : 1;
3182       for (; i != NumOps; ++i) {
3183         const MachineOperand& MO = MI.getOperand(i);
3184         if (MO.isReg()) {
3185           if (isX86_64ExtendedReg(MO))
3186             REX |= 1 << Bit;
3187           Bit++;
3188         }
3189       }
3190       break;
3191     }
3192     case X86II::MRM0m: case X86II::MRM1m:
3193     case X86II::MRM2m: case X86II::MRM3m:
3194     case X86II::MRM4m: case X86II::MRM5m:
3195     case X86II::MRM6m: case X86II::MRM7m:
3196     case X86II::MRMDestMem: {
3197       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
3198       i = isTwoAddr ? 1 : 0;
3199       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
3200         REX |= 1 << 2;
3201       unsigned Bit = 0;
3202       for (; i != e; ++i) {
3203         const MachineOperand& MO = MI.getOperand(i);
3204         if (MO.isReg()) {
3205           if (isX86_64ExtendedReg(MO))
3206             REX |= 1 << Bit;
3207           Bit++;
3208         }
3209       }
3210       break;
3211     }
3212     default: {
3213       if (isX86_64ExtendedReg(MI.getOperand(0)))
3214         REX |= 1 << 0;
3215       i = isTwoAddr ? 2 : 1;
3216       for (unsigned e = NumOps; i != e; ++i) {
3217         const MachineOperand& MO = MI.getOperand(i);
3218         if (isX86_64ExtendedReg(MO))
3219           REX |= 1 << 2;
3220       }
3221       break;
3222     }
3223     }
3224   }
3225   return REX;
3226 }
3227
3228 /// sizePCRelativeBlockAddress - This method returns the size of a PC
3229 /// relative block address instruction
3230 ///
3231 static unsigned sizePCRelativeBlockAddress() {
3232   return 4;
3233 }
3234
3235 /// sizeGlobalAddress - Give the size of the emission of this global address
3236 ///
3237 static unsigned sizeGlobalAddress(bool dword) {
3238   return dword ? 8 : 4;
3239 }
3240
3241 /// sizeConstPoolAddress - Give the size of the emission of this constant
3242 /// pool address
3243 ///
3244 static unsigned sizeConstPoolAddress(bool dword) {
3245   return dword ? 8 : 4;
3246 }
3247
3248 /// sizeExternalSymbolAddress - Give the size of the emission of this external
3249 /// symbol
3250 ///
3251 static unsigned sizeExternalSymbolAddress(bool dword) {
3252   return dword ? 8 : 4;
3253 }
3254
3255 /// sizeJumpTableAddress - Give the size of the emission of this jump
3256 /// table address
3257 ///
3258 static unsigned sizeJumpTableAddress(bool dword) {
3259   return dword ? 8 : 4;
3260 }
3261
3262 static unsigned sizeConstant(unsigned Size) {
3263   return Size;
3264 }
3265
3266 static unsigned sizeRegModRMByte(){
3267   return 1;
3268 }
3269
3270 static unsigned sizeSIBByte(){
3271   return 1;
3272 }
3273
3274 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
3275   unsigned FinalSize = 0;
3276   // If this is a simple integer displacement that doesn't require a relocation.
3277   if (!RelocOp) {
3278     FinalSize += sizeConstant(4);
3279     return FinalSize;
3280   }
3281
3282   // Otherwise, this is something that requires a relocation.
3283   if (RelocOp->isGlobal()) {
3284     FinalSize += sizeGlobalAddress(false);
3285   } else if (RelocOp->isCPI()) {
3286     FinalSize += sizeConstPoolAddress(false);
3287   } else if (RelocOp->isJTI()) {
3288     FinalSize += sizeJumpTableAddress(false);
3289   } else {
3290     llvm_unreachable("Unknown value to relocate!");
3291   }
3292   return FinalSize;
3293 }
3294
3295 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
3296                                     bool IsPIC, bool Is64BitMode) {
3297   const MachineOperand &Op3 = MI.getOperand(Op+3);
3298   int DispVal = 0;
3299   const MachineOperand *DispForReloc = 0;
3300   unsigned FinalSize = 0;
3301
3302   // Figure out what sort of displacement we have to handle here.
3303   if (Op3.isGlobal()) {
3304     DispForReloc = &Op3;
3305   } else if (Op3.isCPI()) {
3306     if (Is64BitMode || IsPIC) {
3307       DispForReloc = &Op3;
3308     } else {
3309       DispVal = 1;
3310     }
3311   } else if (Op3.isJTI()) {
3312     if (Is64BitMode || IsPIC) {
3313       DispForReloc = &Op3;
3314     } else {
3315       DispVal = 1;
3316     }
3317   } else {
3318     DispVal = 1;
3319   }
3320
3321   const MachineOperand &Base     = MI.getOperand(Op);
3322   const MachineOperand &IndexReg = MI.getOperand(Op+2);
3323
3324   unsigned BaseReg = Base.getReg();
3325
3326   // Is a SIB byte needed?
3327   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
3328       IndexReg.getReg() == 0 &&
3329       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
3330     if (BaseReg == 0) {  // Just a displacement?
3331       // Emit special case [disp32] encoding
3332       ++FinalSize;
3333       FinalSize += getDisplacementFieldSize(DispForReloc);
3334     } else {
3335       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
3336       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
3337         // Emit simple indirect register encoding... [EAX] f.e.
3338         ++FinalSize;
3339       // Be pessimistic and assume it's a disp32, not a disp8
3340       } else {
3341         // Emit the most general non-SIB encoding: [REG+disp32]
3342         ++FinalSize;
3343         FinalSize += getDisplacementFieldSize(DispForReloc);
3344       }
3345     }
3346
3347   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3348     assert(IndexReg.getReg() != X86::ESP &&
3349            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3350
3351     bool ForceDisp32 = false;
3352     if (BaseReg == 0 || DispForReloc) {
3353       // Emit the normal disp32 encoding.
3354       ++FinalSize;
3355       ForceDisp32 = true;
3356     } else {
3357       ++FinalSize;
3358     }
3359
3360     FinalSize += sizeSIBByte();
3361
3362     // Do we need to output a displacement?
3363     if (DispVal != 0 || ForceDisp32) {
3364       FinalSize += getDisplacementFieldSize(DispForReloc);
3365     }
3366   }
3367   return FinalSize;
3368 }
3369
3370
3371 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3372                                     const TargetInstrDesc *Desc,
3373                                     bool IsPIC, bool Is64BitMode) {
3374
3375   unsigned Opcode = Desc->Opcode;
3376   unsigned FinalSize = 0;
3377
3378   // Emit the lock opcode prefix as needed.
3379   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3380
3381   // Emit segment override opcode prefix as needed.
3382   switch (Desc->TSFlags & X86II::SegOvrMask) {
3383   case X86II::FS:
3384   case X86II::GS:
3385    ++FinalSize;
3386    break;
3387   default: llvm_unreachable("Invalid segment!");
3388   case 0: break;  // No segment override!
3389   }
3390
3391   // Emit the repeat opcode prefix as needed.
3392   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3393
3394   // Emit the operand size opcode prefix as needed.
3395   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3396
3397   // Emit the address size opcode prefix as needed.
3398   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3399
3400   bool Need0FPrefix = false;
3401   switch (Desc->TSFlags & X86II::Op0Mask) {
3402   case X86II::TB:  // Two-byte opcode prefix
3403   case X86II::T8:  // 0F 38
3404   case X86II::TA:  // 0F 3A
3405     Need0FPrefix = true;
3406     break;
3407   case X86II::TF: // F2 0F 38
3408     ++FinalSize;
3409     Need0FPrefix = true;
3410     break;
3411   case X86II::REP: break; // already handled.
3412   case X86II::XS:   // F3 0F
3413     ++FinalSize;
3414     Need0FPrefix = true;
3415     break;
3416   case X86II::XD:   // F2 0F
3417     ++FinalSize;
3418     Need0FPrefix = true;
3419     break;
3420   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3421   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3422     ++FinalSize;
3423     break; // Two-byte opcode prefix
3424   default: llvm_unreachable("Invalid prefix!");
3425   case 0: break;  // No prefix!
3426   }
3427
3428   if (Is64BitMode) {
3429     // REX prefix
3430     unsigned REX = X86InstrInfo::determineREX(MI);
3431     if (REX)
3432       ++FinalSize;
3433   }
3434
3435   // 0x0F escape code must be emitted just before the opcode.
3436   if (Need0FPrefix)
3437     ++FinalSize;
3438
3439   switch (Desc->TSFlags & X86II::Op0Mask) {
3440   case X86II::T8:  // 0F 38
3441     ++FinalSize;
3442     break;
3443   case X86II::TA:  // 0F 3A
3444     ++FinalSize;
3445     break;
3446   case X86II::TF: // F2 0F 38
3447     ++FinalSize;
3448     break;
3449   }
3450
3451   // If this is a two-address instruction, skip one of the register operands.
3452   unsigned NumOps = Desc->getNumOperands();
3453   unsigned CurOp = 0;
3454   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3455     CurOp++;
3456   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3457     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3458     --NumOps;
3459
3460   switch (Desc->TSFlags & X86II::FormMask) {
3461   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3462   case X86II::Pseudo:
3463     // Remember the current PC offset, this is the PIC relocation
3464     // base address.
3465     switch (Opcode) {
3466     default:
3467       break;
3468     case TargetOpcode::INLINEASM: {
3469       const MachineFunction *MF = MI.getParent()->getParent();
3470       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3471       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3472                                           *MF->getTarget().getMCAsmInfo());
3473       break;
3474     }
3475     case TargetOpcode::DBG_LABEL:
3476     case TargetOpcode::EH_LABEL:
3477     case TargetOpcode::DBG_VALUE:
3478       break;
3479     case TargetOpcode::IMPLICIT_DEF:
3480     case TargetOpcode::KILL:
3481     case X86::FP_REG_KILL:
3482       break;
3483     case X86::MOVPC32r: {
3484       // This emits the "call" portion of this pseudo instruction.
3485       ++FinalSize;
3486       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3487       break;
3488     }
3489     }
3490     CurOp = NumOps;
3491     break;
3492   case X86II::RawFrm:
3493     ++FinalSize;
3494
3495     if (CurOp != NumOps) {
3496       const MachineOperand &MO = MI.getOperand(CurOp++);
3497       if (MO.isMBB()) {
3498         FinalSize += sizePCRelativeBlockAddress();
3499       } else if (MO.isGlobal()) {
3500         FinalSize += sizeGlobalAddress(false);
3501       } else if (MO.isSymbol()) {
3502         FinalSize += sizeExternalSymbolAddress(false);
3503       } else if (MO.isImm()) {
3504         FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3505       } else {
3506         llvm_unreachable("Unknown RawFrm operand!");
3507       }
3508     }
3509     break;
3510
3511   case X86II::AddRegFrm:
3512     ++FinalSize;
3513     ++CurOp;
3514
3515     if (CurOp != NumOps) {
3516       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3517       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3518       if (MO1.isImm())
3519         FinalSize += sizeConstant(Size);
3520       else {
3521         bool dword = false;
3522         if (Opcode == X86::MOV64ri)
3523           dword = true;
3524         if (MO1.isGlobal()) {
3525           FinalSize += sizeGlobalAddress(dword);
3526         } else if (MO1.isSymbol())
3527           FinalSize += sizeExternalSymbolAddress(dword);
3528         else if (MO1.isCPI())
3529           FinalSize += sizeConstPoolAddress(dword);
3530         else if (MO1.isJTI())
3531           FinalSize += sizeJumpTableAddress(dword);
3532       }
3533     }
3534     break;
3535
3536   case X86II::MRMDestReg: {
3537     ++FinalSize;
3538     FinalSize += sizeRegModRMByte();
3539     CurOp += 2;
3540     if (CurOp != NumOps) {
3541       ++CurOp;
3542       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3543     }
3544     break;
3545   }
3546   case X86II::MRMDestMem: {
3547     ++FinalSize;
3548     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3549     CurOp +=  X86AddrNumOperands + 1;
3550     if (CurOp != NumOps) {
3551       ++CurOp;
3552       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3553     }
3554     break;
3555   }
3556
3557   case X86II::MRMSrcReg:
3558     ++FinalSize;
3559     FinalSize += sizeRegModRMByte();
3560     CurOp += 2;
3561     if (CurOp != NumOps) {
3562       ++CurOp;
3563       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3564     }
3565     break;
3566
3567   case X86II::MRMSrcMem: {
3568     int AddrOperands;
3569     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3570         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3571       AddrOperands = X86AddrNumOperands - 1; // No segment register
3572     else
3573       AddrOperands = X86AddrNumOperands;
3574
3575     ++FinalSize;
3576     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3577     CurOp += AddrOperands + 1;
3578     if (CurOp != NumOps) {
3579       ++CurOp;
3580       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3581     }
3582     break;
3583   }
3584
3585   case X86II::MRM0r: case X86II::MRM1r:
3586   case X86II::MRM2r: case X86II::MRM3r:
3587   case X86II::MRM4r: case X86II::MRM5r:
3588   case X86II::MRM6r: case X86II::MRM7r:
3589     ++FinalSize;
3590     if (Desc->getOpcode() == X86::LFENCE ||
3591         Desc->getOpcode() == X86::MFENCE) {
3592       // Special handling of lfence and mfence;
3593       FinalSize += sizeRegModRMByte();
3594     } else if (Desc->getOpcode() == X86::MONITOR ||
3595                Desc->getOpcode() == X86::MWAIT) {
3596       // Special handling of monitor and mwait.
3597       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3598     } else {
3599       ++CurOp;
3600       FinalSize += sizeRegModRMByte();
3601     }
3602
3603     if (CurOp != NumOps) {
3604       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3605       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3606       if (MO1.isImm())
3607         FinalSize += sizeConstant(Size);
3608       else {
3609         bool dword = false;
3610         if (Opcode == X86::MOV64ri32)
3611           dword = true;
3612         if (MO1.isGlobal()) {
3613           FinalSize += sizeGlobalAddress(dword);
3614         } else if (MO1.isSymbol())
3615           FinalSize += sizeExternalSymbolAddress(dword);
3616         else if (MO1.isCPI())
3617           FinalSize += sizeConstPoolAddress(dword);
3618         else if (MO1.isJTI())
3619           FinalSize += sizeJumpTableAddress(dword);
3620       }
3621     }
3622     break;
3623
3624   case X86II::MRM0m: case X86II::MRM1m:
3625   case X86II::MRM2m: case X86II::MRM3m:
3626   case X86II::MRM4m: case X86II::MRM5m:
3627   case X86II::MRM6m: case X86II::MRM7m: {
3628
3629     ++FinalSize;
3630     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3631     CurOp += X86AddrNumOperands;
3632
3633     if (CurOp != NumOps) {
3634       const MachineOperand &MO = MI.getOperand(CurOp++);
3635       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3636       if (MO.isImm())
3637         FinalSize += sizeConstant(Size);
3638       else {
3639         bool dword = false;
3640         if (Opcode == X86::MOV64mi32)
3641           dword = true;
3642         if (MO.isGlobal()) {
3643           FinalSize += sizeGlobalAddress(dword);
3644         } else if (MO.isSymbol())
3645           FinalSize += sizeExternalSymbolAddress(dword);
3646         else if (MO.isCPI())
3647           FinalSize += sizeConstPoolAddress(dword);
3648         else if (MO.isJTI())
3649           FinalSize += sizeJumpTableAddress(dword);
3650       }
3651     }
3652     break;
3653
3654   case X86II::MRM_C1:
3655   case X86II::MRM_C8:
3656   case X86II::MRM_C9:
3657   case X86II::MRM_E8:
3658   case X86II::MRM_F0:
3659     FinalSize += 2;
3660     break;
3661   }
3662
3663   case X86II::MRMInitReg:
3664     ++FinalSize;
3665     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3666     FinalSize += sizeRegModRMByte();
3667     ++CurOp;
3668     break;
3669   }
3670
3671   if (!Desc->isVariadic() && CurOp != NumOps) {
3672     std::string msg;
3673     raw_string_ostream Msg(msg);
3674     Msg << "Cannot determine size: " << MI;
3675     report_fatal_error(Msg.str());
3676   }
3677
3678
3679   return FinalSize;
3680 }
3681
3682
3683 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3684   const TargetInstrDesc &Desc = MI->getDesc();
3685   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3686   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3687   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3688   if (Desc.getOpcode() == X86::MOVPC32r)
3689     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3690   return Size;
3691 }
3692
3693 /// getGlobalBaseReg - Return a virtual register initialized with the
3694 /// the global base register value. Output instructions required to
3695 /// initialize the register in the function entry block, if necessary.
3696 ///
3697 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3698   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3699          "X86-64 PIC uses RIP relative addressing");
3700
3701   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3702   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3703   if (GlobalBaseReg != 0)
3704     return GlobalBaseReg;
3705
3706   // Insert the set of GlobalBaseReg into the first MBB of the function
3707   MachineBasicBlock &FirstMBB = MF->front();
3708   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3709   DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3710   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3711   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3712
3713   const TargetInstrInfo *TII = TM.getInstrInfo();
3714   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3715   // only used in JIT code emission as displacement to pc.
3716   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3717
3718   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3719   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3720   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3721     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3722     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3723     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3724       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3725                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3726   } else {
3727     GlobalBaseReg = PC;
3728   }
3729
3730   X86FI->setGlobalBaseReg(GlobalBaseReg);
3731   return GlobalBaseReg;
3732 }
3733
3734 // These are the replaceable SSE instructions. Some of these have Int variants
3735 // that we don't include here. We don't want to replace instructions selected
3736 // by intrinsics.
3737 static const unsigned ReplaceableInstrs[][3] = {
3738   //PackedInt       PackedSingle     PackedDouble
3739   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3740   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3741   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3742   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3743   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3744   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3745   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3746   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3747   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3748   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3749   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3750   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3751   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3752   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3753   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3754 };
3755
3756 // FIXME: Some shuffle and unpack instructions have equivalents in different
3757 // domains, but they require a bit more work than just switching opcodes.
3758
3759 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3760   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3761     if (ReplaceableInstrs[i][domain-1] == opcode)
3762       return ReplaceableInstrs[i];
3763   return 0;
3764 }
3765
3766 std::pair<uint16_t, uint16_t>
3767 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3768   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3769   return std::make_pair(domain,
3770                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3771 }
3772
3773 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3774   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3775   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3776   assert(dom && "Not an SSE instruction");
3777   const unsigned *table = lookup(MI->getOpcode(), dom);
3778   assert(table && "Cannot change domain");
3779   MI->setDesc(get(table[Domain-1]));
3780 }
3781
3782 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3783 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3784   NopInst.setOpcode(X86::NOOP);
3785 }
3786