lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV32ri,     X86::MOV32mi, 0 },
 262     { X86::MOV32rr,     X86::MOV32mr, 0 },
 263     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 264     { X86::MOV64rr,     X86::MOV64mr, 0 },
 265     { X86::MOV8ri,      X86::MOV8mi, 0 },
 266     { X86::MOV8rr,      X86::MOV8mr, 0 },
 267     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 268     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 269     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 270     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 271     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 272     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 273     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 274     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 275     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 276     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 277     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 278     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 279     { X86::MUL16r,      X86::MUL16m, 1 },
 280     { X86::MUL32r,      X86::MUL32m, 1 },
 281     { X86::MUL64r,      X86::MUL64m, 1 },
 282     { X86::MUL8r,       X86::MUL8m, 1 },
 283     { X86::SETAEr,      X86::SETAEm, 0 },
 284     { X86::SETAr,       X86::SETAm, 0 },
 285     { X86::SETBEr,      X86::SETBEm, 0 },
 286     { X86::SETBr,       X86::SETBm, 0 },
 287     { X86::SETEr,       X86::SETEm, 0 },
 288     { X86::SETGEr,      X86::SETGEm, 0 },
 289     { X86::SETGr,       X86::SETGm, 0 },
 290     { X86::SETLEr,      X86::SETLEm, 0 },
 291     { X86::SETLr,       X86::SETLm, 0 },
 292     { X86::SETNEr,      X86::SETNEm, 0 },
 293     { X86::SETNOr,      X86::SETNOm, 0 },
 294     { X86::SETNPr,      X86::SETNPm, 0 },
 295     { X86::SETNSr,      X86::SETNSm, 0 },
 296     { X86::SETOr,       X86::SETOm, 0 },
 297     { X86::SETPr,       X86::SETPm, 0 },
 298     { X86::SETSr,       X86::SETSm, 0 },
 299     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 300     { X86::TEST16ri,    X86::TEST16mi, 1 },
 301     { X86::TEST32ri,    X86::TEST32mi, 1 },
 302     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 303     { X86::TEST8ri,     X86::TEST8mi, 1 }
 304   };
 305
 306   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 307     unsigned RegOp = OpTbl0[i][0];
 308     unsigned MemOp = OpTbl0[i][1];
 309     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 310                                                  MemOp)).second)
 311       assert(false && "Duplicated entries?");
 312     unsigned FoldedLoad = OpTbl0[i][2];
 313     // Index 0, folded load or store.
 314     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 315     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 316       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 317                                      std::make_pair(RegOp, AuxInfo))).second)
 318         AmbEntries.push_back(MemOp);
 319   }
 320
 321   static const unsigned OpTbl1[][2] = {
 322     { X86::CMP16rr,         X86::CMP16rm },
 323     { X86::CMP32rr,         X86::CMP32rm },
 324     { X86::CMP64rr,         X86::CMP64rm },
 325     { X86::CMP8rr,          X86::CMP8rm },
 326     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 327     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 328     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 329     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 330     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 331     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 332     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 333     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 334     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 335     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 336     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 337     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 338     { X86::IMUL16rri,       X86::IMUL16rmi },
 339     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 340     { X86::IMUL32rri,       X86::IMUL32rmi },
 341     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 342     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 343     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 344     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 345     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 346     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 347     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 348     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 349     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 350     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 351     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 352     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 353     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 354     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 355     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 356     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 357     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 358     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 359     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 360     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 361     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 362     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 363     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 364     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 365     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 366     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 367     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 368     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 369     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 370     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 371     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 372     { X86::MOV16rr,         X86::MOV16rm },
 373     { X86::MOV32rr,         X86::MOV32rm },
 374     { X86::MOV64rr,         X86::MOV64rm },
 375     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 376     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 377     { X86::MOV8rr,          X86::MOV8rm },
 378     { X86::MOVAPDrr,        X86::MOVAPDrm },
 379     { X86::MOVAPSrr,        X86::MOVAPSrm },
 380     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 381     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 382     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 383     { X86::MOVDQArr,        X86::MOVDQArm },
 384     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 385     { X86::MOVSDrr,         X86::MOVSDrm },
 386     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 387     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 388     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 389     { X86::MOVSSrr,         X86::MOVSSrm },
 390     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 391     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 392     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 393     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 394     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 395     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 396     { X86::MOVUPDrr,        X86::MOVUPDrm },
 397     { X86::MOVUPSrr,        X86::MOVUPSrm },
 398     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 399     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 400     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 401     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 402     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 403     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8 },
 404     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 405     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 406     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 407     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 408     { X86::PSHUFDri,        X86::PSHUFDmi },
 409     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 410     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 411     { X86::RCPPSr,          X86::RCPPSm },
 412     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 413     { X86::RSQRTPSr,        X86::RSQRTPSm },
 414     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 415     { X86::RSQRTSSr,        X86::RSQRTSSm },
 416     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 417     { X86::SQRTPDr,         X86::SQRTPDm },
 418     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 419     { X86::SQRTPSr,         X86::SQRTPSm },
 420     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 421     { X86::SQRTSDr,         X86::SQRTSDm },
 422     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 423     { X86::SQRTSSr,         X86::SQRTSSm },
 424     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 425     { X86::TEST16rr,        X86::TEST16rm },
 426     { X86::TEST32rr,        X86::TEST32rm },
 427     { X86::TEST64rr,        X86::TEST64rm },
 428     { X86::TEST8rr,         X86::TEST8rm },
 429     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 430     { X86::UCOMISDrr,       X86::UCOMISDrm },
 431     { X86::UCOMISSrr,       X86::UCOMISSrm }
 432   };
 433
 434   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 435     unsigned RegOp = OpTbl1[i][0];
 436     unsigned MemOp = OpTbl1[i][1];
 437     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 438                                                  MemOp)).second)
 439       assert(false && "Duplicated entries?");
 440     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 441     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 442       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 443                                      std::make_pair(RegOp, AuxInfo))).second)
 444         AmbEntries.push_back(MemOp);
 445   }
 446
 447   static const unsigned OpTbl2[][2] = {
 448     { X86::ADC32rr,         X86::ADC32rm },
 449     { X86::ADC64rr,         X86::ADC64rm },
 450     { X86::ADD16rr,         X86::ADD16rm },
 451     { X86::ADD32rr,         X86::ADD32rm },
 452     { X86::ADD64rr,         X86::ADD64rm },
 453     { X86::ADD8rr,          X86::ADD8rm },
 454     { X86::ADDPDrr,         X86::ADDPDrm },
 455     { X86::ADDPSrr,         X86::ADDPSrm },
 456     { X86::ADDSDrr,         X86::ADDSDrm },
 457     { X86::ADDSSrr,         X86::ADDSSrm },
 458     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 459     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 460     { X86::AND16rr,         X86::AND16rm },
 461     { X86::AND32rr,         X86::AND32rm },
 462     { X86::AND64rr,         X86::AND64rm },
 463     { X86::AND8rr,          X86::AND8rm },
 464     { X86::ANDNPDrr,        X86::ANDNPDrm },
 465     { X86::ANDNPSrr,        X86::ANDNPSrm },
 466     { X86::ANDPDrr,         X86::ANDPDrm },
 467     { X86::ANDPSrr,         X86::ANDPSrm },
 468     { X86::CMOVA16rr,       X86::CMOVA16rm },
 469     { X86::CMOVA32rr,       X86::CMOVA32rm },
 470     { X86::CMOVA64rr,       X86::CMOVA64rm },
 471     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 472     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 473     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 474     { X86::CMOVB16rr,       X86::CMOVB16rm },
 475     { X86::CMOVB32rr,       X86::CMOVB32rm },
 476     { X86::CMOVB64rr,       X86::CMOVB64rm },
 477     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 478     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 479     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 480     { X86::CMOVE16rr,       X86::CMOVE16rm },
 481     { X86::CMOVE32rr,       X86::CMOVE32rm },
 482     { X86::CMOVE64rr,       X86::CMOVE64rm },
 483     { X86::CMOVG16rr,       X86::CMOVG16rm },
 484     { X86::CMOVG32rr,       X86::CMOVG32rm },
 485     { X86::CMOVG64rr,       X86::CMOVG64rm },
 486     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 487     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 488     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 489     { X86::CMOVL16rr,       X86::CMOVL16rm },
 490     { X86::CMOVL32rr,       X86::CMOVL32rm },
 491     { X86::CMOVL64rr,       X86::CMOVL64rm },
 492     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 493     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 494     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 495     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 496     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 497     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 498     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 499     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 500     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 501     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 502     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 503     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 504     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 505     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 506     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 507     { X86::CMOVO16rr,       X86::CMOVO16rm },
 508     { X86::CMOVO32rr,       X86::CMOVO32rm },
 509     { X86::CMOVO64rr,       X86::CMOVO64rm },
 510     { X86::CMOVP16rr,       X86::CMOVP16rm },
 511     { X86::CMOVP32rr,       X86::CMOVP32rm },
 512     { X86::CMOVP64rr,       X86::CMOVP64rm },
 513     { X86::CMOVS16rr,       X86::CMOVS16rm },
 514     { X86::CMOVS32rr,       X86::CMOVS32rm },
 515     { X86::CMOVS64rr,       X86::CMOVS64rm },
 516     { X86::CMPPDrri,        X86::CMPPDrmi },
 517     { X86::CMPPSrri,        X86::CMPPSrmi },
 518     { X86::CMPSDrr,         X86::CMPSDrm },
 519     { X86::CMPSSrr,         X86::CMPSSrm },
 520     { X86::DIVPDrr,         X86::DIVPDrm },
 521     { X86::DIVPSrr,         X86::DIVPSrm },
 522     { X86::DIVSDrr,         X86::DIVSDrm },
 523     { X86::DIVSSrr,         X86::DIVSSrm },
 524     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 525     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 526     { X86::FsANDPDrr,       X86::FsANDPDrm },
 527     { X86::FsANDPSrr,       X86::FsANDPSrm },
 528     { X86::FsORPDrr,        X86::FsORPDrm },
 529     { X86::FsORPSrr,        X86::FsORPSrm },
 530     { X86::FsXORPDrr,       X86::FsXORPDrm },
 531     { X86::FsXORPSrr,       X86::FsXORPSrm },
 532     { X86::HADDPDrr,        X86::HADDPDrm },
 533     { X86::HADDPSrr,        X86::HADDPSrm },
 534     { X86::HSUBPDrr,        X86::HSUBPDrm },
 535     { X86::HSUBPSrr,        X86::HSUBPSrm },
 536     { X86::IMUL16rr,        X86::IMUL16rm },
 537     { X86::IMUL32rr,        X86::IMUL32rm },
 538     { X86::IMUL64rr,        X86::IMUL64rm },
 539     { X86::MAXPDrr,         X86::MAXPDrm },
 540     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 541     { X86::MAXPSrr,         X86::MAXPSrm },
 542     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 543     { X86::MAXSDrr,         X86::MAXSDrm },
 544     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 545     { X86::MAXSSrr,         X86::MAXSSrm },
 546     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 547     { X86::MINPDrr,         X86::MINPDrm },
 548     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 549     { X86::MINPSrr,         X86::MINPSrm },
 550     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 551     { X86::MINSDrr,         X86::MINSDrm },
 552     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 553     { X86::MINSSrr,         X86::MINSSrm },
 554     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 555     { X86::MULPDrr,         X86::MULPDrm },
 556     { X86::MULPSrr,         X86::MULPSrm },
 557     { X86::MULSDrr,         X86::MULSDrm },
 558     { X86::MULSSrr,         X86::MULSSrm },
 559     { X86::OR16rr,          X86::OR16rm },
 560     { X86::OR32rr,          X86::OR32rm },
 561     { X86::OR64rr,          X86::OR64rm },
 562     { X86::OR8rr,           X86::OR8rm },
 563     { X86::ORPDrr,          X86::ORPDrm },
 564     { X86::ORPSrr,          X86::ORPSrm },
 565     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 566     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 567     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 568     { X86::PADDBrr,         X86::PADDBrm },
 569     { X86::PADDDrr,         X86::PADDDrm },
 570     { X86::PADDQrr,         X86::PADDQrm },
 571     { X86::PADDSBrr,        X86::PADDSBrm },
 572     { X86::PADDSWrr,        X86::PADDSWrm },
 573     { X86::PADDWrr,         X86::PADDWrm },
 574     { X86::PANDNrr,         X86::PANDNrm },
 575     { X86::PANDrr,          X86::PANDrm },
 576     { X86::PAVGBrr,         X86::PAVGBrm },
 577     { X86::PAVGWrr,         X86::PAVGWrm },
 578     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 579     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 580     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 581     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 582     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 583     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 584     { X86::PINSRWrri,       X86::PINSRWrmi },
 585     { X86::PMADDWDrr,       X86::PMADDWDrm },
 586     { X86::PMAXSWrr,        X86::PMAXSWrm },
 587     { X86::PMAXUBrr,        X86::PMAXUBrm },
 588     { X86::PMINSWrr,        X86::PMINSWrm },
 589     { X86::PMINUBrr,        X86::PMINUBrm },
 590     { X86::PMULDQrr,        X86::PMULDQrm },
 591     { X86::PMULHUWrr,       X86::PMULHUWrm },
 592     { X86::PMULHWrr,        X86::PMULHWrm },
 593     { X86::PMULLDrr,        X86::PMULLDrm },
 594     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 595     { X86::PMULLWrr,        X86::PMULLWrm },
 596     { X86::PMULUDQrr,       X86::PMULUDQrm },
 597     { X86::PORrr,           X86::PORrm },
 598     { X86::PSADBWrr,        X86::PSADBWrm },
 599     { X86::PSLLDrr,         X86::PSLLDrm },
 600     { X86::PSLLQrr,         X86::PSLLQrm },
 601     { X86::PSLLWrr,         X86::PSLLWrm },
 602     { X86::PSRADrr,         X86::PSRADrm },
 603     { X86::PSRAWrr,         X86::PSRAWrm },
 604     { X86::PSRLDrr,         X86::PSRLDrm },
 605     { X86::PSRLQrr,         X86::PSRLQrm },
 606     { X86::PSRLWrr,         X86::PSRLWrm },
 607     { X86::PSUBBrr,         X86::PSUBBrm },
 608     { X86::PSUBDrr,         X86::PSUBDrm },
 609     { X86::PSUBSBrr,        X86::PSUBSBrm },
 610     { X86::PSUBSWrr,        X86::PSUBSWrm },
 611     { X86::PSUBWrr,         X86::PSUBWrm },
 612     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 613     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 614     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 615     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 616     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 617     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 618     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 619     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 620     { X86::PXORrr,          X86::PXORrm },
 621     { X86::SBB32rr,         X86::SBB32rm },
 622     { X86::SBB64rr,         X86::SBB64rm },
 623     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 624     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 625     { X86::SUB16rr,         X86::SUB16rm },
 626     { X86::SUB32rr,         X86::SUB32rm },
 627     { X86::SUB64rr,         X86::SUB64rm },
 628     { X86::SUB8rr,          X86::SUB8rm },
 629     { X86::SUBPDrr,         X86::SUBPDrm },
 630     { X86::SUBPSrr,         X86::SUBPSrm },
 631     { X86::SUBSDrr,         X86::SUBSDrm },
 632     { X86::SUBSSrr,         X86::SUBSSrm },
 633     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 634     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 635     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 636     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 637     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 638     { X86::XOR16rr,         X86::XOR16rm },
 639     { X86::XOR32rr,         X86::XOR32rm },
 640     { X86::XOR64rr,         X86::XOR64rm },
 641     { X86::XOR8rr,          X86::XOR8rm },
 642     { X86::XORPDrr,         X86::XORPDrm },
 643     { X86::XORPSrr,         X86::XORPSrm }
 644   };
 645
 646   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 647     unsigned RegOp = OpTbl2[i][0];
 648     unsigned MemOp = OpTbl2[i][1];
 649     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 650                                                  MemOp)).second)
 651       assert(false && "Duplicated entries?");
 652     unsigned AuxInfo = 2 | (1 << 4); // Index 2, folded load
 653     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 654                                    std::make_pair(RegOp, AuxInfo))).second)
 655       AmbEntries.push_back(MemOp);
 656   }
 657
 658   // Remove ambiguous entries.
 659   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 660 }
 661
 662 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 663                                unsigned &SrcReg, unsigned &DstReg,
 664                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 665   switch (MI.getOpcode()) {
 666   default:
 667     return false;
 668   case X86::MOV8rr:
 669   case X86::MOV16rr:
 670   case X86::MOV32rr:
 671   case X86::MOV64rr:
 672   case X86::MOVSSrr:
 673   case X86::MOVSDrr:
 674
 675   // FP Stack register class copies
 676   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 677   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 678   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 679
 680   case X86::FsMOVAPSrr:
 681   case X86::FsMOVAPDrr:
 682   case X86::MOVAPSrr:
 683   case X86::MOVAPDrr:
 684   case X86::MOVDQArr:
 685   case X86::MOVSS2PSrr:
 686   case X86::MOVSD2PDrr:
 687   case X86::MOVPS2SSrr:
 688   case X86::MOVPD2SDrr:
 689   case X86::MMX_MOVQ64rr:
 690     assert(MI.getNumOperands() >= 2 &&
 691            MI.getOperand(0).isReg() &&
 692            MI.getOperand(1).isReg() &&
 693            "invalid register-register move instruction");
 694     SrcReg = MI.getOperand(1).getReg();
 695     DstReg = MI.getOperand(0).getReg();
 696     SrcSubIdx = MI.getOperand(1).getSubReg();
 697     DstSubIdx = MI.getOperand(0).getSubReg();
 698     return true;
 699   }
 700 }
 701
 702 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 703                                            int &FrameIndex) const {
 704   switch (MI->getOpcode()) {
 705   default: break;
 706   case X86::MOV8rm:
 707   case X86::MOV16rm:
 708   case X86::MOV32rm:
 709   case X86::MOV64rm:
 710   case X86::LD_Fp64m:
 711   case X86::MOVSSrm:
 712   case X86::MOVSDrm:
 713   case X86::MOVAPSrm:
 714   case X86::MOVAPDrm:
 715   case X86::MOVDQArm:
 716   case X86::MMX_MOVD64rm:
 717   case X86::MMX_MOVQ64rm:
 718     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 719         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 720         MI->getOperand(2).getImm() == 1 &&
 721         MI->getOperand(3).getReg() == 0 &&
 722         MI->getOperand(4).getImm() == 0) {
 723       FrameIndex = MI->getOperand(1).getIndex();
 724       return MI->getOperand(0).getReg();
 725     }
 726     break;
 727   }
 728   return 0;
 729 }
 730
 731 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 732                                           int &FrameIndex) const {
 733   switch (MI->getOpcode()) {
 734   default: break;
 735   case X86::MOV8mr:
 736   case X86::MOV16mr:
 737   case X86::MOV32mr:
 738   case X86::MOV64mr:
 739   case X86::ST_FpP64m:
 740   case X86::MOVSSmr:
 741   case X86::MOVSDmr:
 742   case X86::MOVAPSmr:
 743   case X86::MOVAPDmr:
 744   case X86::MOVDQAmr:
 745   case X86::MMX_MOVD64mr:
 746   case X86::MMX_MOVQ64mr:
 747   case X86::MMX_MOVNTQmr:
 748     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 749         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 750         MI->getOperand(1).getImm() == 1 &&
 751         MI->getOperand(2).getReg() == 0 &&
 752         MI->getOperand(3).getImm() == 0) {
 753       FrameIndex = MI->getOperand(0).getIndex();
 754       return MI->getOperand(X86AddrNumOperands).getReg();
 755     }
 756     break;
 757   }
 758   return 0;
 759 }
 760
 761
 762 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 763 /// X86::MOVPC32r.
 764 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 765   bool isPICBase = false;
 766   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 767          E = MRI.def_end(); I != E; ++I) {
 768     MachineInstr *DefMI = I.getOperand().getParent();
 769     if (DefMI->getOpcode() != X86::MOVPC32r)
 770       return false;
 771     assert(!isPICBase && "More than one PIC base?");
 772     isPICBase = true;
 773   }
 774   return isPICBase;
 775 }
 776
 777 /// isGVStub - Return true if the GV requires an extra load to get the
 778 /// real address.
 779 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 780   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 781 }
 782
 783 bool
 784 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 785   switch (MI->getOpcode()) {
 786   default: break;
 787     case X86::MOV8rm:
 788     case X86::MOV16rm:
 789     case X86::MOV32rm:
 790     case X86::MOV64rm:
 791     case X86::LD_Fp64m:
 792     case X86::MOVSSrm:
 793     case X86::MOVSDrm:
 794     case X86::MOVAPSrm:
 795     case X86::MOVAPDrm:
 796     case X86::MOVDQArm:
 797     case X86::MMX_MOVD64rm:
 798     case X86::MMX_MOVQ64rm: {
 799       // Loads from constant pools are trivially rematerializable.
 800       if (MI->getOperand(1).isReg() &&
 801           MI->getOperand(2).isImm() &&
 802           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 803           (MI->getOperand(4).isCPI() ||
 804            (MI->getOperand(4).isGlobal() &&
 805             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 806         unsigned BaseReg = MI->getOperand(1).getReg();
 807         if (BaseReg == 0)
 808           return true;
 809         // Allow re-materialization of PIC load.
 810         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 811           return false;
 812         const MachineFunction &MF = *MI->getParent()->getParent();
 813         const MachineRegisterInfo &MRI = MF.getRegInfo();
 814         bool isPICBase = false;
 815         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 816                E = MRI.def_end(); I != E; ++I) {
 817           MachineInstr *DefMI = I.getOperand().getParent();
 818           if (DefMI->getOpcode() != X86::MOVPC32r)
 819             return false;
 820           assert(!isPICBase && "More than one PIC base?");
 821           isPICBase = true;
 822         }
 823         return isPICBase;
 824       }
 825       return false;
 826     }
 827
 828      case X86::LEA32r:
 829      case X86::LEA64r: {
 830        if (MI->getOperand(2).isImm() &&
 831            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 832            !MI->getOperand(4).isReg()) {
 833          // lea fi#, lea GV, etc. are all rematerializable.
 834          if (!MI->getOperand(1).isReg())
 835            return true;
 836          unsigned BaseReg = MI->getOperand(1).getReg();
 837          if (BaseReg == 0)
 838            return true;
 839          // Allow re-materialization of lea PICBase + x.
 840          const MachineFunction &MF = *MI->getParent()->getParent();
 841          const MachineRegisterInfo &MRI = MF.getRegInfo();
 842          return regIsPICBase(BaseReg, MRI);
 843        }
 844        return false;
 845      }
 846   }
 847
 848   // All other instructions marked M_REMATERIALIZABLE are always trivially
 849   // rematerializable.
 850   return true;
 851 }
 852
 853 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 854 /// would clobber the EFLAGS condition register. Note the result may be
 855 /// conservative. If it cannot definitely determine the safety after visiting
 856 /// two instructions it assumes it's not safe.
 857 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 858                                   MachineBasicBlock::iterator I) {
 859   // It's always safe to clobber EFLAGS at the end of a block.
 860   if (I == MBB.end())
 861     return true;
 862
 863   // For compile time consideration, if we are not able to determine the
 864   // safety after visiting 2 instructions, we will assume it's not safe.
 865   for (unsigned i = 0; i < 2; ++i) {
 866     bool SeenDef = false;
 867     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 868       MachineOperand &MO = I->getOperand(j);
 869       if (!MO.isReg())
 870         continue;
 871       if (MO.getReg() == X86::EFLAGS) {
 872         if (MO.isUse())
 873           return false;
 874         SeenDef = true;
 875       }
 876     }
 877
 878     if (SeenDef)
 879       // This instruction defines EFLAGS, no need to look any further.
 880       return true;
 881     ++I;
 882
 883     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 884     if (I == MBB.end())
 885       return true;
 886   }
 887
 888   // Conservative answer.
 889   return false;
 890 }
 891
 892 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 893                                  MachineBasicBlock::iterator I,
 894                                  unsigned DestReg,
 895                                  const MachineInstr *Orig) const {
 896   DebugLoc DL = DebugLoc::getUnknownLoc();
 897   if (I != MBB.end()) DL = I->getDebugLoc();
 898
 899   unsigned SubIdx = Orig->getOperand(0).isReg()
 900     ? Orig->getOperand(0).getSubReg() : 0;
 901   bool ChangeSubIdx = SubIdx != 0;
 902   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 903     DestReg = RI.getSubReg(DestReg, SubIdx);
 904     SubIdx = 0;
 905   }
 906
 907   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 908   // Re-materialize them as movri instructions to avoid side effects.
 909   bool Emitted = false;
 910   switch (Orig->getOpcode()) {
 911   default: break;
 912   case X86::MOV8r0:
 913   case X86::MOV16r0:
 914   case X86::MOV32r0:
 915   case X86::MOV64r0: {
 916     if (!isSafeToClobberEFLAGS(MBB, I)) {
 917       unsigned Opc = 0;
 918       switch (Orig->getOpcode()) {
 919       default: break;
 920       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 921       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 922       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 923       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 924       }
 925       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 926       Emitted = true;
 927     }
 928     break;
 929   }
 930   }
 931
 932   if (!Emitted) {
 933     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 934     MI->getOperand(0).setReg(DestReg);
 935     MBB.insert(I, MI);
 936   }
 937
 938   if (ChangeSubIdx) {
 939     MachineInstr *NewMI = prior(I);
 940     NewMI->getOperand(0).setSubReg(SubIdx);
 941   }
 942 }
 943
 944 /// isInvariantLoad - Return true if the specified instruction (which is marked
 945 /// mayLoad) is loading from a location whose value is invariant across the
 946 /// function.  For example, loading a value from the constant pool or from
 947 /// from the argument area of a function if it does not change.  This should
 948 /// only return true of *all* loads the instruction does are invariant (if it
 949 /// does multiple loads).
 950 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 951   // This code cares about loads from three cases: constant pool entries,
 952   // invariant argument slots, and global stubs.  In order to handle these cases
 953   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 954   // operand and base our analysis on it.  This is safe because the address of
 955   // none of these three cases is ever used as anything other than a load base
 956   // and X86 doesn't have any instructions that load from multiple places.
 957
 958   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 959     const MachineOperand &MO = MI->getOperand(i);
 960     // Loads from constant pools are trivially invariant.
 961     if (MO.isCPI())
 962       return true;
 963
 964     if (MO.isGlobal())
 965       return isGVStub(MO.getGlobal(), TM);
 966
 967     // If this is a load from an invariant stack slot, the load is a constant.
 968     if (MO.isFI()) {
 969       const MachineFrameInfo &MFI =
 970         *MI->getParent()->getParent()->getFrameInfo();
 971       int Idx = MO.getIndex();
 972       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 973     }
 974   }
 975
 976   // All other instances of these instructions are presumed to have other
 977   // issues.
 978   return false;
 979 }
 980
 981 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 982 /// is not marked dead.
 983 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 984   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 985     MachineOperand &MO = MI->getOperand(i);
 986     if (MO.isReg() && MO.isDef() &&
 987         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 988       return true;
 989     }
 990   }
 991   return false;
 992 }
 993
 994 /// convertToThreeAddress - This method must be implemented by targets that
 995 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 996 /// may be able to convert a two-address instruction into a true
 997 /// three-address instruction on demand.  This allows the X86 target (for
 998 /// example) to convert ADD and SHL instructions into LEA instructions if they
 999 /// would require register copies due to two-addressness.
1000 ///
1001 /// This method returns a null pointer if the transformation cannot be
1002 /// performed, otherwise it returns the new instruction.
1003 ///
1004 MachineInstr *
1005 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1006                                     MachineBasicBlock::iterator &MBBI,
1007                                     LiveVariables *LV) const {
1008   MachineInstr *MI = MBBI;
1009   MachineFunction &MF = *MI->getParent()->getParent();
1010   // All instructions input are two-addr instructions.  Get the known operands.
1011   unsigned Dest = MI->getOperand(0).getReg();
1012   unsigned Src = MI->getOperand(1).getReg();
1013   bool isDead = MI->getOperand(0).isDead();
1014   bool isKill = MI->getOperand(1).isKill();
1015
1016   MachineInstr *NewMI = NULL;
1017   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1018   // we have better subtarget support, enable the 16-bit LEA generation here.
1019   bool DisableLEA16 = true;
1020
1021   unsigned MIOpc = MI->getOpcode();
1022   switch (MIOpc) {
1023   case X86::SHUFPSrri: {
1024     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1025     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1026
1027     unsigned B = MI->getOperand(1).getReg();
1028     unsigned C = MI->getOperand(2).getReg();
1029     if (B != C) return 0;
1030     unsigned A = MI->getOperand(0).getReg();
1031     unsigned M = MI->getOperand(3).getImm();
1032     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1033       .addReg(A, true, false, false, isDead)
1034       .addReg(B, false, false, isKill).addImm(M);
1035     break;
1036   }
1037   case X86::SHL64ri: {
1038     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1039     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1040     // the flags produced by a shift yet, so this is safe.
1041     unsigned ShAmt = MI->getOperand(2).getImm();
1042     if (ShAmt == 0 || ShAmt >= 4) return 0;
1043
1044     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1045       .addReg(Dest, true, false, false, isDead)
1046       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1047     break;
1048   }
1049   case X86::SHL32ri: {
1050     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1051     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1052     // the flags produced by a shift yet, so this is safe.
1053     unsigned ShAmt = MI->getOperand(2).getImm();
1054     if (ShAmt == 0 || ShAmt >= 4) return 0;
1055
1056     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1057       X86::LEA64_32r : X86::LEA32r;
1058     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1059       .addReg(Dest, true, false, false, isDead)
1060       .addReg(0).addImm(1 << ShAmt)
1061       .addReg(Src, false, false, isKill).addImm(0);
1062     break;
1063   }
1064   case X86::SHL16ri: {
1065     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1066     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1067     // the flags produced by a shift yet, so this is safe.
1068     unsigned ShAmt = MI->getOperand(2).getImm();
1069     if (ShAmt == 0 || ShAmt >= 4) return 0;
1070
1071     if (DisableLEA16) {
1072       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1073       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1074       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1075         ? X86::LEA64_32r : X86::LEA32r;
1076       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1077       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1078
1079       // Build and insert into an implicit UNDEF value. This is OK because
1080       // well be shifting and then extracting the lower 16-bits.
1081       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1082       MachineInstr *InsMI =
1083         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1084         .addReg(leaInReg).addReg(Src, false, false, isKill)
1085         .addImm(X86::SUBREG_16BIT);
1086
1087       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1088         .addReg(0).addImm(1 << ShAmt)
1089         .addReg(leaInReg, false, false, true).addImm(0);
1090
1091       MachineInstr *ExtMI =
1092         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1093         .addReg(Dest, true, false, false, isDead)
1094         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1095
1096       if (LV) {
1097         // Update live variables
1098         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1099         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1100         if (isKill)
1101           LV->replaceKillInstruction(Src, MI, InsMI);
1102         if (isDead)
1103           LV->replaceKillInstruction(Dest, MI, ExtMI);
1104       }
1105       return ExtMI;
1106     } else {
1107       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1108         .addReg(Dest, true, false, false, isDead)
1109         .addReg(0).addImm(1 << ShAmt)
1110         .addReg(Src, false, false, isKill).addImm(0);
1111     }
1112     break;
1113   }
1114   default: {
1115     // The following opcodes also sets the condition code register(s). Only
1116     // convert them to equivalent lea if the condition code register def's
1117     // are dead!
1118     if (hasLiveCondCodeDef(MI))
1119       return 0;
1120
1121     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1122     switch (MIOpc) {
1123     default: return 0;
1124     case X86::INC64r:
1125     case X86::INC32r:
1126     case X86::INC64_32r: {
1127       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1128       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1129         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1130       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1131                               .addReg(Dest, true, false, false, isDead),
1132                               Src, isKill, 1);
1133       break;
1134     }
1135     case X86::INC16r:
1136     case X86::INC64_16r:
1137       if (DisableLEA16) return 0;
1138       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1139       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1140                            .addReg(Dest, true, false, false, isDead),
1141                            Src, isKill, 1);
1142       break;
1143     case X86::DEC64r:
1144     case X86::DEC32r:
1145     case X86::DEC64_32r: {
1146       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1147       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1148         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1149       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1150                               .addReg(Dest, true, false, false, isDead),
1151                               Src, isKill, -1);
1152       break;
1153     }
1154     case X86::DEC16r:
1155     case X86::DEC64_16r:
1156       if (DisableLEA16) return 0;
1157       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1158       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1159                            .addReg(Dest, true, false, false, isDead),
1160                            Src, isKill, -1);
1161       break;
1162     case X86::ADD64rr:
1163     case X86::ADD32rr: {
1164       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1165       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1166         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1167       unsigned Src2 = MI->getOperand(2).getReg();
1168       bool isKill2 = MI->getOperand(2).isKill();
1169       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1170                         .addReg(Dest, true, false, false, isDead),
1171                         Src, isKill, Src2, isKill2);
1172       if (LV && isKill2)
1173         LV->replaceKillInstruction(Src2, MI, NewMI);
1174       break;
1175     }
1176     case X86::ADD16rr: {
1177       if (DisableLEA16) return 0;
1178       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1179       unsigned Src2 = MI->getOperand(2).getReg();
1180       bool isKill2 = MI->getOperand(2).isKill();
1181       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1182                         .addReg(Dest, true, false, false, isDead),
1183                         Src, isKill, Src2, isKill2);
1184       if (LV && isKill2)
1185         LV->replaceKillInstruction(Src2, MI, NewMI);
1186       break;
1187     }
1188     case X86::ADD64ri32:
1189     case X86::ADD64ri8:
1190       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1191       if (MI->getOperand(2).isImm())
1192         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1193                                 .addReg(Dest, true, false, false, isDead),
1194                                 Src, isKill, MI->getOperand(2).getImm());
1195       break;
1196     case X86::ADD32ri:
1197     case X86::ADD32ri8:
1198       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1199       if (MI->getOperand(2).isImm()) {
1200         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1201         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1202                                 .addReg(Dest, true, false, false, isDead),
1203                                 Src, isKill, MI->getOperand(2).getImm());
1204       }
1205       break;
1206     case X86::ADD16ri:
1207     case X86::ADD16ri8:
1208       if (DisableLEA16) return 0;
1209       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1210       if (MI->getOperand(2).isImm())
1211         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1212                              .addReg(Dest, true, false, false, isDead),
1213                              Src, isKill, MI->getOperand(2).getImm());
1214       break;
1215     case X86::SHL16ri:
1216       if (DisableLEA16) return 0;
1217     case X86::SHL32ri:
1218     case X86::SHL64ri: {
1219       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1220              "Unknown shl instruction!");
1221       unsigned ShAmt = MI->getOperand(2).getImm();
1222       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1223         X86AddressMode AM;
1224         AM.Scale = 1 << ShAmt;
1225         AM.IndexReg = Src;
1226         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1227           : (MIOpc == X86::SHL32ri
1228              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1229         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1230                                .addReg(Dest, true, false, false, isDead), AM);
1231         if (isKill)
1232           NewMI->getOperand(3).setIsKill(true);
1233       }
1234       break;
1235     }
1236     }
1237   }
1238   }
1239
1240   if (!NewMI) return 0;
1241
1242   if (LV) {  // Update live variables
1243     if (isKill)
1244       LV->replaceKillInstruction(Src, MI, NewMI);
1245     if (isDead)
1246       LV->replaceKillInstruction(Dest, MI, NewMI);
1247   }
1248
1249   MFI->insert(MBBI, NewMI);          // Insert the new inst
1250   return NewMI;
1251 }
1252
1253 /// commuteInstruction - We have a few instructions that must be hacked on to
1254 /// commute them.
1255 ///
1256 MachineInstr *
1257 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1258   switch (MI->getOpcode()) {
1259   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1260   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1261   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1262   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1263   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1264   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1265     unsigned Opc;
1266     unsigned Size;
1267     switch (MI->getOpcode()) {
1268     default: assert(0 && "Unreachable!");
1269     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1270     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1271     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1272     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1273     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1274     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1275     }
1276     unsigned Amt = MI->getOperand(3).getImm();
1277     if (NewMI) {
1278       MachineFunction &MF = *MI->getParent()->getParent();
1279       MI = MF.CloneMachineInstr(MI);
1280       NewMI = false;
1281     }
1282     MI->setDesc(get(Opc));
1283     MI->getOperand(3).setImm(Size-Amt);
1284     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1285   }
1286   case X86::CMOVB16rr:
1287   case X86::CMOVB32rr:
1288   case X86::CMOVB64rr:
1289   case X86::CMOVAE16rr:
1290   case X86::CMOVAE32rr:
1291   case X86::CMOVAE64rr:
1292   case X86::CMOVE16rr:
1293   case X86::CMOVE32rr:
1294   case X86::CMOVE64rr:
1295   case X86::CMOVNE16rr:
1296   case X86::CMOVNE32rr:
1297   case X86::CMOVNE64rr:
1298   case X86::CMOVBE16rr:
1299   case X86::CMOVBE32rr:
1300   case X86::CMOVBE64rr:
1301   case X86::CMOVA16rr:
1302   case X86::CMOVA32rr:
1303   case X86::CMOVA64rr:
1304   case X86::CMOVL16rr:
1305   case X86::CMOVL32rr:
1306   case X86::CMOVL64rr:
1307   case X86::CMOVGE16rr:
1308   case X86::CMOVGE32rr:
1309   case X86::CMOVGE64rr:
1310   case X86::CMOVLE16rr:
1311   case X86::CMOVLE32rr:
1312   case X86::CMOVLE64rr:
1313   case X86::CMOVG16rr:
1314   case X86::CMOVG32rr:
1315   case X86::CMOVG64rr:
1316   case X86::CMOVS16rr:
1317   case X86::CMOVS32rr:
1318   case X86::CMOVS64rr:
1319   case X86::CMOVNS16rr:
1320   case X86::CMOVNS32rr:
1321   case X86::CMOVNS64rr:
1322   case X86::CMOVP16rr:
1323   case X86::CMOVP32rr:
1324   case X86::CMOVP64rr:
1325   case X86::CMOVNP16rr:
1326   case X86::CMOVNP32rr:
1327   case X86::CMOVNP64rr:
1328   case X86::CMOVO16rr:
1329   case X86::CMOVO32rr:
1330   case X86::CMOVO64rr:
1331   case X86::CMOVNO16rr:
1332   case X86::CMOVNO32rr:
1333   case X86::CMOVNO64rr: {
1334     unsigned Opc = 0;
1335     switch (MI->getOpcode()) {
1336     default: break;
1337     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1338     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1339     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1340     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1341     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1342     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1343     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1344     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1345     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1346     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1347     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1348     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1349     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1350     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1351     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1352     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1353     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1354     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1355     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1356     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1357     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1358     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1359     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1360     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1361     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1362     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1363     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1364     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1365     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1366     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1367     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1368     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1369     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1370     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1371     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1372     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1373     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1374     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1375     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1376     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1377     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1378     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1379     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1380     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1381     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1382     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1383     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1384     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1385     }
1386     if (NewMI) {
1387       MachineFunction &MF = *MI->getParent()->getParent();
1388       MI = MF.CloneMachineInstr(MI);
1389       NewMI = false;
1390     }
1391     MI->setDesc(get(Opc));
1392     // Fallthrough intended.
1393   }
1394   default:
1395     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1396   }
1397 }
1398
1399 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1400   switch (BrOpc) {
1401   default: return X86::COND_INVALID;
1402   case X86::JE:  return X86::COND_E;
1403   case X86::JNE: return X86::COND_NE;
1404   case X86::JL:  return X86::COND_L;
1405   case X86::JLE: return X86::COND_LE;
1406   case X86::JG:  return X86::COND_G;
1407   case X86::JGE: return X86::COND_GE;
1408   case X86::JB:  return X86::COND_B;
1409   case X86::JBE: return X86::COND_BE;
1410   case X86::JA:  return X86::COND_A;
1411   case X86::JAE: return X86::COND_AE;
1412   case X86::JS:  return X86::COND_S;
1413   case X86::JNS: return X86::COND_NS;
1414   case X86::JP:  return X86::COND_P;
1415   case X86::JNP: return X86::COND_NP;
1416   case X86::JO:  return X86::COND_O;
1417   case X86::JNO: return X86::COND_NO;
1418   }
1419 }
1420
1421 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1422   switch (CC) {
1423   default: assert(0 && "Illegal condition code!");
1424   case X86::COND_E:  return X86::JE;
1425   case X86::COND_NE: return X86::JNE;
1426   case X86::COND_L:  return X86::JL;
1427   case X86::COND_LE: return X86::JLE;
1428   case X86::COND_G:  return X86::JG;
1429   case X86::COND_GE: return X86::JGE;
1430   case X86::COND_B:  return X86::JB;
1431   case X86::COND_BE: return X86::JBE;
1432   case X86::COND_A:  return X86::JA;
1433   case X86::COND_AE: return X86::JAE;
1434   case X86::COND_S:  return X86::JS;
1435   case X86::COND_NS: return X86::JNS;
1436   case X86::COND_P:  return X86::JP;
1437   case X86::COND_NP: return X86::JNP;
1438   case X86::COND_O:  return X86::JO;
1439   case X86::COND_NO: return X86::JNO;
1440   }
1441 }
1442
1443 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1444 /// e.g. turning COND_E to COND_NE.
1445 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1446   switch (CC) {
1447   default: assert(0 && "Illegal condition code!");
1448   case X86::COND_E:  return X86::COND_NE;
1449   case X86::COND_NE: return X86::COND_E;
1450   case X86::COND_L:  return X86::COND_GE;
1451   case X86::COND_LE: return X86::COND_G;
1452   case X86::COND_G:  return X86::COND_LE;
1453   case X86::COND_GE: return X86::COND_L;
1454   case X86::COND_B:  return X86::COND_AE;
1455   case X86::COND_BE: return X86::COND_A;
1456   case X86::COND_A:  return X86::COND_BE;
1457   case X86::COND_AE: return X86::COND_B;
1458   case X86::COND_S:  return X86::COND_NS;
1459   case X86::COND_NS: return X86::COND_S;
1460   case X86::COND_P:  return X86::COND_NP;
1461   case X86::COND_NP: return X86::COND_P;
1462   case X86::COND_O:  return X86::COND_NO;
1463   case X86::COND_NO: return X86::COND_O;
1464   }
1465 }
1466
1467 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1468   const TargetInstrDesc &TID = MI->getDesc();
1469   if (!TID.isTerminator()) return false;
1470
1471   // Conditional branch is a special case.
1472   if (TID.isBranch() && !TID.isBarrier())
1473     return true;
1474   if (!TID.isPredicable())
1475     return true;
1476   return !isPredicated(MI);
1477 }
1478
1479 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1480 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1481                                                const X86InstrInfo &TII) {
1482   if (MI->getOpcode() == X86::FP_REG_KILL)
1483     return false;
1484   return TII.isUnpredicatedTerminator(MI);
1485 }
1486
1487 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1488                                  MachineBasicBlock *&TBB,
1489                                  MachineBasicBlock *&FBB,
1490                                  SmallVectorImpl<MachineOperand> &Cond,
1491                                  bool AllowModify) const {
1492   // Start from the bottom of the block and work up, examining the
1493   // terminator instructions.
1494   MachineBasicBlock::iterator I = MBB.end();
1495   while (I != MBB.begin()) {
1496     --I;
1497     // Working from the bottom, when we see a non-terminator
1498     // instruction, we're done.
1499     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1500       break;
1501     // A terminator that isn't a branch can't easily be handled
1502     // by this analysis.
1503     if (!I->getDesc().isBranch())
1504       return true;
1505     // Handle unconditional branches.
1506     if (I->getOpcode() == X86::JMP) {
1507       if (!AllowModify) {
1508         TBB = I->getOperand(0).getMBB();
1509         return false;
1510       }
1511
1512       // If the block has any instructions after a JMP, delete them.
1513       while (next(I) != MBB.end())
1514         next(I)->eraseFromParent();
1515       Cond.clear();
1516       FBB = 0;
1517       // Delete the JMP if it's equivalent to a fall-through.
1518       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1519         TBB = 0;
1520         I->eraseFromParent();
1521         I = MBB.end();
1522         continue;
1523       }
1524       // TBB is used to indicate the unconditinal destination.
1525       TBB = I->getOperand(0).getMBB();
1526       continue;
1527     }
1528     // Handle conditional branches.
1529     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1530     if (BranchCode == X86::COND_INVALID)
1531       return true;  // Can't handle indirect branch.
1532     // Working from the bottom, handle the first conditional branch.
1533     if (Cond.empty()) {
1534       FBB = TBB;
1535       TBB = I->getOperand(0).getMBB();
1536       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1537       continue;
1538     }
1539     // Handle subsequent conditional branches. Only handle the case
1540     // where all conditional branches branch to the same destination
1541     // and their condition opcodes fit one of the special
1542     // multi-branch idioms.
1543     assert(Cond.size() == 1);
1544     assert(TBB);
1545     // Only handle the case where all conditional branches branch to
1546     // the same destination.
1547     if (TBB != I->getOperand(0).getMBB())
1548       return true;
1549     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1550     // If the conditions are the same, we can leave them alone.
1551     if (OldBranchCode == BranchCode)
1552       continue;
1553     // If they differ, see if they fit one of the known patterns.
1554     // Theoretically we could handle more patterns here, but
1555     // we shouldn't expect to see them if instruction selection
1556     // has done a reasonable job.
1557     if ((OldBranchCode == X86::COND_NP &&
1558          BranchCode == X86::COND_E) ||
1559         (OldBranchCode == X86::COND_E &&
1560          BranchCode == X86::COND_NP))
1561       BranchCode = X86::COND_NP_OR_E;
1562     else if ((OldBranchCode == X86::COND_P &&
1563               BranchCode == X86::COND_NE) ||
1564              (OldBranchCode == X86::COND_NE &&
1565               BranchCode == X86::COND_P))
1566       BranchCode = X86::COND_NE_OR_P;
1567     else
1568       return true;
1569     // Update the MachineOperand.
1570     Cond[0].setImm(BranchCode);
1571   }
1572
1573   return false;
1574 }
1575
1576 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1577   MachineBasicBlock::iterator I = MBB.end();
1578   unsigned Count = 0;
1579
1580   while (I != MBB.begin()) {
1581     --I;
1582     if (I->getOpcode() != X86::JMP &&
1583         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1584       break;
1585     // Remove the branch.
1586     I->eraseFromParent();
1587     I = MBB.end();
1588     ++Count;
1589   }
1590
1591   return Count;
1592 }
1593
1594 unsigned
1595 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1596                            MachineBasicBlock *FBB,
1597                            const SmallVectorImpl<MachineOperand> &Cond) const {
1598   // FIXME this should probably have a DebugLoc operand
1599   DebugLoc dl = DebugLoc::getUnknownLoc();
1600   // Shouldn't be a fall through.
1601   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1602   assert((Cond.size() == 1 || Cond.size() == 0) &&
1603          "X86 branch conditions have one component!");
1604
1605   if (Cond.empty()) {
1606     // Unconditional branch?
1607     assert(!FBB && "Unconditional branch with multiple successors!");
1608     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1609     return 1;
1610   }
1611
1612   // Conditional branch.
1613   unsigned Count = 0;
1614   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1615   switch (CC) {
1616   case X86::COND_NP_OR_E:
1617     // Synthesize NP_OR_E with two branches.
1618     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1619     ++Count;
1620     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1621     ++Count;
1622     break;
1623   case X86::COND_NE_OR_P:
1624     // Synthesize NE_OR_P with two branches.
1625     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1626     ++Count;
1627     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1628     ++Count;
1629     break;
1630   default: {
1631     unsigned Opc = GetCondBranchFromCond(CC);
1632     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1633     ++Count;
1634   }
1635   }
1636   if (FBB) {
1637     // Two-way Conditional branch. Insert the second branch.
1638     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1639     ++Count;
1640   }
1641   return Count;
1642 }
1643
1644 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1645                                 MachineBasicBlock::iterator MI,
1646                                 unsigned DestReg, unsigned SrcReg,
1647                                 const TargetRegisterClass *DestRC,
1648                                 const TargetRegisterClass *SrcRC) const {
1649   DebugLoc DL = DebugLoc::getUnknownLoc();
1650   if (MI != MBB.end()) DL = MI->getDebugLoc();
1651
1652   if (DestRC == SrcRC) {
1653     unsigned Opc;
1654     if (DestRC == &X86::GR64RegClass) {
1655       Opc = X86::MOV64rr;
1656     } else if (DestRC == &X86::GR32RegClass) {
1657       Opc = X86::MOV32rr;
1658     } else if (DestRC == &X86::GR16RegClass) {
1659       Opc = X86::MOV16rr;
1660     } else if (DestRC == &X86::GR8RegClass) {
1661       Opc = X86::MOV8rr;
1662     } else if (DestRC == &X86::GR64_RegClass) {
1663       Opc = X86::MOV64rr;
1664     } else if (DestRC == &X86::GR32_RegClass) {
1665       Opc = X86::MOV32rr;
1666     } else if (DestRC == &X86::GR16_RegClass) {
1667       Opc = X86::MOV16rr;
1668     } else if (DestRC == &X86::GR8_RegClass) {
1669       Opc = X86::MOV8rr;
1670     } else if (DestRC == &X86::GR64_NOREXRegClass) {
1671       Opc = X86::MOV64rr;
1672     } else if (DestRC == &X86::GR32_NOREXRegClass) {
1673       Opc = X86::MOV32rr;
1674     } else if (DestRC == &X86::GR16_NOREXRegClass) {
1675       Opc = X86::MOV16rr;
1676     } else if (DestRC == &X86::GR8_NOREXRegClass) {
1677       Opc = X86::MOV8rr;
1678     } else if (DestRC == &X86::RFP32RegClass) {
1679       Opc = X86::MOV_Fp3232;
1680     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1681       Opc = X86::MOV_Fp6464;
1682     } else if (DestRC == &X86::RFP80RegClass) {
1683       Opc = X86::MOV_Fp8080;
1684     } else if (DestRC == &X86::FR32RegClass) {
1685       Opc = X86::FsMOVAPSrr;
1686     } else if (DestRC == &X86::FR64RegClass) {
1687       Opc = X86::FsMOVAPDrr;
1688     } else if (DestRC == &X86::VR128RegClass) {
1689       Opc = X86::MOVAPSrr;
1690     } else if (DestRC == &X86::VR64RegClass) {
1691       Opc = X86::MMX_MOVQ64rr;
1692     } else {
1693       return false;
1694     }
1695     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1696     return true;
1697   }
1698
1699   // Moving EFLAGS to / from another register requires a push and a pop.
1700   if (SrcRC == &X86::CCRRegClass) {
1701     if (SrcReg != X86::EFLAGS)
1702       return false;
1703     if (DestRC == &X86::GR64RegClass) {
1704       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1705       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1706       return true;
1707     } else if (DestRC == &X86::GR32RegClass) {
1708       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1709       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1710       return true;
1711     }
1712   } else if (DestRC == &X86::CCRRegClass) {
1713     if (DestReg != X86::EFLAGS)
1714       return false;
1715     if (SrcRC == &X86::GR64RegClass) {
1716       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1717       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1718       return true;
1719     } else if (SrcRC == &X86::GR32RegClass) {
1720       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1721       BuildMI(MBB, MI, DL, get(X86::POPFD));
1722       return true;
1723     }
1724   }
1725
1726   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1727   if (SrcRC == &X86::RSTRegClass) {
1728     // Copying from ST(0)/ST(1).
1729     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1730       // Can only copy from ST(0)/ST(1) right now
1731       return false;
1732     bool isST0 = SrcReg == X86::ST0;
1733     unsigned Opc;
1734     if (DestRC == &X86::RFP32RegClass)
1735       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1736     else if (DestRC == &X86::RFP64RegClass)
1737       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1738     else {
1739       if (DestRC != &X86::RFP80RegClass)
1740         return false;
1741       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1742     }
1743     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1744     return true;
1745   }
1746
1747   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1748   if (DestRC == &X86::RSTRegClass) {
1749     // Copying to ST(0) / ST(1).
1750     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1751       // Can only copy to TOS right now
1752       return false;
1753     bool isST0 = DestReg == X86::ST0;
1754     unsigned Opc;
1755     if (SrcRC == &X86::RFP32RegClass)
1756       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1757     else if (SrcRC == &X86::RFP64RegClass)
1758       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1759     else {
1760       if (SrcRC != &X86::RFP80RegClass)
1761         return false;
1762       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1763     }
1764     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1765     return true;
1766   }
1767
1768   // Not yet supported!
1769   return false;
1770 }
1771
1772 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1773                                   bool isStackAligned) {
1774   unsigned Opc = 0;
1775   if (RC == &X86::GR64RegClass) {
1776     Opc = X86::MOV64mr;
1777   } else if (RC == &X86::GR32RegClass) {
1778     Opc = X86::MOV32mr;
1779   } else if (RC == &X86::GR16RegClass) {
1780     Opc = X86::MOV16mr;
1781   } else if (RC == &X86::GR8RegClass) {
1782     Opc = X86::MOV8mr;
1783   } else if (RC == &X86::GR64_RegClass) {
1784     Opc = X86::MOV64mr;
1785   } else if (RC == &X86::GR32_RegClass) {
1786     Opc = X86::MOV32mr;
1787   } else if (RC == &X86::GR16_RegClass) {
1788     Opc = X86::MOV16mr;
1789   } else if (RC == &X86::GR8_RegClass) {
1790     Opc = X86::MOV8mr;
1791   } else if (RC == &X86::GR64_NOREXRegClass) {
1792     Opc = X86::MOV64mr;
1793   } else if (RC == &X86::GR32_NOREXRegClass) {
1794     Opc = X86::MOV32mr;
1795   } else if (RC == &X86::GR16_NOREXRegClass) {
1796     Opc = X86::MOV16mr;
1797   } else if (RC == &X86::GR8_NOREXRegClass) {
1798     Opc = X86::MOV8mr;
1799   } else if (RC == &X86::RFP80RegClass) {
1800     Opc = X86::ST_FpP80m;   // pops
1801   } else if (RC == &X86::RFP64RegClass) {
1802     Opc = X86::ST_Fp64m;
1803   } else if (RC == &X86::RFP32RegClass) {
1804     Opc = X86::ST_Fp32m;
1805   } else if (RC == &X86::FR32RegClass) {
1806     Opc = X86::MOVSSmr;
1807   } else if (RC == &X86::FR64RegClass) {
1808     Opc = X86::MOVSDmr;
1809   } else if (RC == &X86::VR128RegClass) {
1810     // If stack is realigned we can use aligned stores.
1811     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1812   } else if (RC == &X86::VR64RegClass) {
1813     Opc = X86::MMX_MOVQ64mr;
1814   } else {
1815     assert(0 && "Unknown regclass");
1816     abort();
1817   }
1818
1819   return Opc;
1820 }
1821
1822 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1823                                        MachineBasicBlock::iterator MI,
1824                                        unsigned SrcReg, bool isKill, int FrameIdx,
1825                                        const TargetRegisterClass *RC) const {
1826   const MachineFunction &MF = *MBB.getParent();
1827   bool isAligned = (RI.getStackAlignment() >= 16) ||
1828     RI.needsStackRealignment(MF);
1829   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1830   DebugLoc DL = DebugLoc::getUnknownLoc();
1831   if (MI != MBB.end()) DL = MI->getDebugLoc();
1832   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1833                       .addReg(SrcReg, false, false, isKill);
1834 }
1835
1836 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1837                                   bool isKill,
1838                                   SmallVectorImpl<MachineOperand> &Addr,
1839                                   const TargetRegisterClass *RC,
1840                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1841   bool isAligned = (RI.getStackAlignment() >= 16) ||
1842     RI.needsStackRealignment(MF);
1843   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1844   DebugLoc DL = DebugLoc::getUnknownLoc();
1845   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1846   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1847     MIB.addOperand(Addr[i]);
1848   MIB.addReg(SrcReg, false, false, isKill);
1849   NewMIs.push_back(MIB);
1850 }
1851
1852 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1853                                  bool isStackAligned) {
1854   unsigned Opc = 0;
1855   if (RC == &X86::GR64RegClass) {
1856     Opc = X86::MOV64rm;
1857   } else if (RC == &X86::GR32RegClass) {
1858     Opc = X86::MOV32rm;
1859   } else if (RC == &X86::GR16RegClass) {
1860     Opc = X86::MOV16rm;
1861   } else if (RC == &X86::GR8RegClass) {
1862     Opc = X86::MOV8rm;
1863   } else if (RC == &X86::GR64_RegClass) {
1864     Opc = X86::MOV64rm;
1865   } else if (RC == &X86::GR32_RegClass) {
1866     Opc = X86::MOV32rm;
1867   } else if (RC == &X86::GR16_RegClass) {
1868     Opc = X86::MOV16rm;
1869   } else if (RC == &X86::GR8_RegClass) {
1870     Opc = X86::MOV8rm;
1871   } else if (RC == &X86::GR64_NOREXRegClass) {
1872     Opc = X86::MOV64rm;
1873   } else if (RC == &X86::GR32_NOREXRegClass) {
1874     Opc = X86::MOV32rm;
1875   } else if (RC == &X86::GR16_NOREXRegClass) {
1876     Opc = X86::MOV16rm;
1877   } else if (RC == &X86::GR8_NOREXRegClass) {
1878     Opc = X86::MOV8rm;
1879   } else if (RC == &X86::RFP80RegClass) {
1880     Opc = X86::LD_Fp80m;
1881   } else if (RC == &X86::RFP64RegClass) {
1882     Opc = X86::LD_Fp64m;
1883   } else if (RC == &X86::RFP32RegClass) {
1884     Opc = X86::LD_Fp32m;
1885   } else if (RC == &X86::FR32RegClass) {
1886     Opc = X86::MOVSSrm;
1887   } else if (RC == &X86::FR64RegClass) {
1888     Opc = X86::MOVSDrm;
1889   } else if (RC == &X86::VR128RegClass) {
1890     // If stack is realigned we can use aligned loads.
1891     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1892   } else if (RC == &X86::VR64RegClass) {
1893     Opc = X86::MMX_MOVQ64rm;
1894   } else {
1895     assert(0 && "Unknown regclass");
1896     abort();
1897   }
1898
1899   return Opc;
1900 }
1901
1902 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1903                                         MachineBasicBlock::iterator MI,
1904                                         unsigned DestReg, int FrameIdx,
1905                                         const TargetRegisterClass *RC) const{
1906   const MachineFunction &MF = *MBB.getParent();
1907   bool isAligned = (RI.getStackAlignment() >= 16) ||
1908     RI.needsStackRealignment(MF);
1909   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1910   DebugLoc DL = DebugLoc::getUnknownLoc();
1911   if (MI != MBB.end()) DL = MI->getDebugLoc();
1912   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1913 }
1914
1915 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1916                                  SmallVectorImpl<MachineOperand> &Addr,
1917                                  const TargetRegisterClass *RC,
1918                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1919   bool isAligned = (RI.getStackAlignment() >= 16) ||
1920     RI.needsStackRealignment(MF);
1921   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1922   DebugLoc DL = DebugLoc::getUnknownLoc();
1923   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1924   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1925     MIB.addOperand(Addr[i]);
1926   NewMIs.push_back(MIB);
1927 }
1928
1929 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1930                                              MachineBasicBlock::iterator MI,
1931                                 const std::vector<CalleeSavedInfo> &CSI) const {
1932   if (CSI.empty())
1933     return false;
1934
1935   DebugLoc DL = DebugLoc::getUnknownLoc();
1936   if (MI != MBB.end()) DL = MI->getDebugLoc();
1937
1938   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1939   unsigned SlotSize = is64Bit ? 8 : 4;
1940
1941   MachineFunction &MF = *MBB.getParent();
1942   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1943   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1944
1945   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1946   for (unsigned i = CSI.size(); i != 0; --i) {
1947     unsigned Reg = CSI[i-1].getReg();
1948     // Add the callee-saved register as live-in. It's killed at the spill.
1949     MBB.addLiveIn(Reg);
1950     BuildMI(MBB, MI, DL, get(Opc))
1951       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1952   }
1953   return true;
1954 }
1955
1956 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1957                                                MachineBasicBlock::iterator MI,
1958                                 const std::vector<CalleeSavedInfo> &CSI) const {
1959   if (CSI.empty())
1960     return false;
1961
1962   DebugLoc DL = DebugLoc::getUnknownLoc();
1963   if (MI != MBB.end()) DL = MI->getDebugLoc();
1964
1965   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1966
1967   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1968   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1969     unsigned Reg = CSI[i].getReg();
1970     BuildMI(MBB, MI, DL, get(Opc), Reg);
1971   }
1972   return true;
1973 }
1974
1975 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1976                                      const SmallVectorImpl<MachineOperand> &MOs,
1977                                      MachineInstr *MI,
1978                                      const TargetInstrInfo &TII) {
1979   // Create the base instruction with the memory operand as the first part.
1980   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1981                                               MI->getDebugLoc(), true);
1982   MachineInstrBuilder MIB(NewMI);
1983   unsigned NumAddrOps = MOs.size();
1984   for (unsigned i = 0; i != NumAddrOps; ++i)
1985     MIB.addOperand(MOs[i]);
1986   if (NumAddrOps < 4)  // FrameIndex only
1987     addOffset(MIB, 0);
1988
1989   // Loop over the rest of the ri operands, converting them over.
1990   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1991   for (unsigned i = 0; i != NumOps; ++i) {
1992     MachineOperand &MO = MI->getOperand(i+2);
1993     MIB.addOperand(MO);
1994   }
1995   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1996     MachineOperand &MO = MI->getOperand(i);
1997     MIB.addOperand(MO);
1998   }
1999   return MIB;
2000 }
2001
2002 static MachineInstr *FuseInst(MachineFunction &MF,
2003                               unsigned Opcode, unsigned OpNo,
2004                               const SmallVectorImpl<MachineOperand> &MOs,
2005                               MachineInstr *MI, const TargetInstrInfo &TII) {
2006   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2007                                               MI->getDebugLoc(), true);
2008   MachineInstrBuilder MIB(NewMI);
2009
2010   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2011     MachineOperand &MO = MI->getOperand(i);
2012     if (i == OpNo) {
2013       assert(MO.isReg() && "Expected to fold into reg operand!");
2014       unsigned NumAddrOps = MOs.size();
2015       for (unsigned i = 0; i != NumAddrOps; ++i)
2016         MIB.addOperand(MOs[i]);
2017       if (NumAddrOps < 4)  // FrameIndex only
2018         addOffset(MIB, 0);
2019     } else {
2020       MIB.addOperand(MO);
2021     }
2022   }
2023   return MIB;
2024 }
2025
2026 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2027                                 const SmallVectorImpl<MachineOperand> &MOs,
2028                                 MachineInstr *MI) {
2029   MachineFunction &MF = *MI->getParent()->getParent();
2030   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2031
2032   unsigned NumAddrOps = MOs.size();
2033   for (unsigned i = 0; i != NumAddrOps; ++i)
2034     MIB.addOperand(MOs[i]);
2035   if (NumAddrOps < 4)  // FrameIndex only
2036     addOffset(MIB, 0);
2037   return MIB.addImm(0);
2038 }
2039
2040 MachineInstr*
2041 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2042                                     MachineInstr *MI, unsigned i,
2043                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2044   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2045   bool isTwoAddrFold = false;
2046   unsigned NumOps = MI->getDesc().getNumOperands();
2047   bool isTwoAddr = NumOps > 1 &&
2048     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2049
2050   MachineInstr *NewMI = NULL;
2051   // Folding a memory location into the two-address part of a two-address
2052   // instruction is different than folding it other places.  It requires
2053   // replacing the *two* registers with the memory location.
2054   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2055       MI->getOperand(0).isReg() &&
2056       MI->getOperand(1).isReg() &&
2057       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2058     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2059     isTwoAddrFold = true;
2060   } else if (i == 0) { // If operand 0
2061     if (MI->getOpcode() == X86::MOV16r0)
2062       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2063     else if (MI->getOpcode() == X86::MOV32r0)
2064       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2065     else if (MI->getOpcode() == X86::MOV64r0)
2066       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2067     else if (MI->getOpcode() == X86::MOV8r0)
2068       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2069     if (NewMI)
2070       return NewMI;
2071
2072     OpcodeTablePtr = &RegOp2MemOpTable0;
2073   } else if (i == 1) {
2074     OpcodeTablePtr = &RegOp2MemOpTable1;
2075   } else if (i == 2) {
2076     OpcodeTablePtr = &RegOp2MemOpTable2;
2077   }
2078
2079   // If table selected...
2080   if (OpcodeTablePtr) {
2081     // Find the Opcode to fuse
2082     DenseMap<unsigned*, unsigned>::iterator I =
2083       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2084     if (I != OpcodeTablePtr->end()) {
2085       if (isTwoAddrFold)
2086         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2087       else
2088         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2089       return NewMI;
2090     }
2091   }
2092
2093   // No fusion
2094   if (PrintFailedFusing)
2095     cerr << "We failed to fuse operand " << i << " in " << *MI;
2096   return NULL;
2097 }
2098
2099
2100 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2101                                                   MachineInstr *MI,
2102                                                   const SmallVectorImpl<unsigned> &Ops,
2103                                                   int FrameIndex) const {
2104   // Check switch flag
2105   if (NoFusing) return NULL;
2106
2107   const MachineFrameInfo *MFI = MF.getFrameInfo();
2108   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2109   // FIXME: Move alignment requirement into tables?
2110   if (Alignment < 16) {
2111     switch (MI->getOpcode()) {
2112     default: break;
2113     // Not always safe to fold movsd into these instructions since their load
2114     // folding variants expects the address to be 16 byte aligned.
2115     case X86::FsANDNPDrr:
2116     case X86::FsANDNPSrr:
2117     case X86::FsANDPDrr:
2118     case X86::FsANDPSrr:
2119     case X86::FsORPDrr:
2120     case X86::FsORPSrr:
2121     case X86::FsXORPDrr:
2122     case X86::FsXORPSrr:
2123       return NULL;
2124     }
2125   }
2126
2127   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2128     unsigned NewOpc = 0;
2129     switch (MI->getOpcode()) {
2130     default: return NULL;
2131     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2132     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2133     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2134     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2135     }
2136     // Change to CMPXXri r, 0 first.
2137     MI->setDesc(get(NewOpc));
2138     MI->getOperand(1).ChangeToImmediate(0);
2139   } else if (Ops.size() != 1)
2140     return NULL;
2141
2142   SmallVector<MachineOperand,4> MOs;
2143   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2144   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2145 }
2146
2147 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2148                                                   MachineInstr *MI,
2149                                             const SmallVectorImpl<unsigned> &Ops,
2150                                                   MachineInstr *LoadMI) const {
2151   // Check switch flag
2152   if (NoFusing) return NULL;
2153
2154   // Determine the alignment of the load.
2155   unsigned Alignment = 0;
2156   if (LoadMI->hasOneMemOperand())
2157     Alignment = LoadMI->memoperands_begin()->getAlignment();
2158
2159   // FIXME: Move alignment requirement into tables?
2160   if (Alignment < 16) {
2161     switch (MI->getOpcode()) {
2162     default: break;
2163     // Not always safe to fold movsd into these instructions since their load
2164     // folding variants expects the address to be 16 byte aligned.
2165     case X86::FsANDNPDrr:
2166     case X86::FsANDNPSrr:
2167     case X86::FsANDPDrr:
2168     case X86::FsANDPSrr:
2169     case X86::FsORPDrr:
2170     case X86::FsORPSrr:
2171     case X86::FsXORPDrr:
2172     case X86::FsXORPSrr:
2173       return NULL;
2174     }
2175   }
2176
2177   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2178     unsigned NewOpc = 0;
2179     switch (MI->getOpcode()) {
2180     default: return NULL;
2181     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2182     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2183     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2184     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2185     }
2186     // Change to CMPXXri r, 0 first.
2187     MI->setDesc(get(NewOpc));
2188     MI->getOperand(1).ChangeToImmediate(0);
2189   } else if (Ops.size() != 1)
2190     return NULL;
2191
2192   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2193   if (LoadMI->getOpcode() == X86::V_SET0 ||
2194       LoadMI->getOpcode() == X86::V_SETALLONES) {
2195     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2196     // Create a constant-pool entry and operands to load from it.
2197
2198     // x86-32 PIC requires a PIC base register for constant pools.
2199     unsigned PICBase = 0;
2200     if (TM.getRelocationModel() == Reloc::PIC_ &&
2201         !TM.getSubtarget<X86Subtarget>().is64Bit())
2202       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2203       // This doesn't work for several reasons.
2204       // 1. GlobalBaseReg may have been spilled.
2205       // 2. It may not be live at MI.
2206       return false;
2207
2208     // Create a v4i32 constant-pool entry.
2209     MachineConstantPool &MCP = *MF.getConstantPool();
2210     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2211     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2212                     ConstantVector::getNullValue(Ty) :
2213                     ConstantVector::getAllOnesValue(Ty);
2214     unsigned CPI = MCP.getConstantPoolIndex(C, 16);
2215
2216     // Create operands to load from the constant pool entry.
2217     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2218     MOs.push_back(MachineOperand::CreateImm(1));
2219     MOs.push_back(MachineOperand::CreateReg(0, false));
2220     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2221     MOs.push_back(MachineOperand::CreateReg(0, false));
2222   } else {
2223     // Folding a normal load. Just copy the load's address operands.
2224     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2225     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2226       MOs.push_back(LoadMI->getOperand(i));
2227   }
2228   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2229 }
2230
2231
2232 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2233                                   const SmallVectorImpl<unsigned> &Ops) const {
2234   // Check switch flag
2235   if (NoFusing) return 0;
2236
2237   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2238     switch (MI->getOpcode()) {
2239     default: return false;
2240     case X86::TEST8rr:
2241     case X86::TEST16rr:
2242     case X86::TEST32rr:
2243     case X86::TEST64rr:
2244       return true;
2245     }
2246   }
2247
2248   if (Ops.size() != 1)
2249     return false;
2250
2251   unsigned OpNum = Ops[0];
2252   unsigned Opc = MI->getOpcode();
2253   unsigned NumOps = MI->getDesc().getNumOperands();
2254   bool isTwoAddr = NumOps > 1 &&
2255     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2256
2257   // Folding a memory location into the two-address part of a two-address
2258   // instruction is different than folding it other places.  It requires
2259   // replacing the *two* registers with the memory location.
2260   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2261   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2262     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2263   } else if (OpNum == 0) { // If operand 0
2264     switch (Opc) {
2265     case X86::MOV16r0:
2266     case X86::MOV32r0:
2267     case X86::MOV64r0:
2268     case X86::MOV8r0:
2269       return true;
2270     default: break;
2271     }
2272     OpcodeTablePtr = &RegOp2MemOpTable0;
2273   } else if (OpNum == 1) {
2274     OpcodeTablePtr = &RegOp2MemOpTable1;
2275   } else if (OpNum == 2) {
2276     OpcodeTablePtr = &RegOp2MemOpTable2;
2277   }
2278
2279   if (OpcodeTablePtr) {
2280     // Find the Opcode to fuse
2281     DenseMap<unsigned*, unsigned>::iterator I =
2282       OpcodeTablePtr->find((unsigned*)Opc);
2283     if (I != OpcodeTablePtr->end())
2284       return true;
2285   }
2286   return false;
2287 }
2288
2289 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2290                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2291                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2292   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2293     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2294   if (I == MemOp2RegOpTable.end())
2295     return false;
2296   DebugLoc dl = MI->getDebugLoc();
2297   unsigned Opc = I->second.first;
2298   unsigned Index = I->second.second & 0xf;
2299   bool FoldedLoad = I->second.second & (1 << 4);
2300   bool FoldedStore = I->second.second & (1 << 5);
2301   if (UnfoldLoad && !FoldedLoad)
2302     return false;
2303   UnfoldLoad &= FoldedLoad;
2304   if (UnfoldStore && !FoldedStore)
2305     return false;
2306   UnfoldStore &= FoldedStore;
2307
2308   const TargetInstrDesc &TID = get(Opc);
2309   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2310   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2311     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2312   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2313   SmallVector<MachineOperand,2> BeforeOps;
2314   SmallVector<MachineOperand,2> AfterOps;
2315   SmallVector<MachineOperand,4> ImpOps;
2316   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2317     MachineOperand &Op = MI->getOperand(i);
2318     if (i >= Index && i < Index + X86AddrNumOperands)
2319       AddrOps.push_back(Op);
2320     else if (Op.isReg() && Op.isImplicit())
2321       ImpOps.push_back(Op);
2322     else if (i < Index)
2323       BeforeOps.push_back(Op);
2324     else if (i > Index)
2325       AfterOps.push_back(Op);
2326   }
2327
2328   // Emit the load instruction.
2329   if (UnfoldLoad) {
2330     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2331     if (UnfoldStore) {
2332       // Address operands cannot be marked isKill.
2333       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2334         MachineOperand &MO = NewMIs[0]->getOperand(i);
2335         if (MO.isReg())
2336           MO.setIsKill(false);
2337       }
2338     }
2339   }
2340
2341   // Emit the data processing instruction.
2342   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2343   MachineInstrBuilder MIB(DataMI);
2344
2345   if (FoldedStore)
2346     MIB.addReg(Reg, true);
2347   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2348     MIB.addOperand(BeforeOps[i]);
2349   if (FoldedLoad)
2350     MIB.addReg(Reg);
2351   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2352     MIB.addOperand(AfterOps[i]);
2353   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2354     MachineOperand &MO = ImpOps[i];
2355     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2356   }
2357   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2358   unsigned NewOpc = 0;
2359   switch (DataMI->getOpcode()) {
2360   default: break;
2361   case X86::CMP64ri32:
2362   case X86::CMP32ri:
2363   case X86::CMP16ri:
2364   case X86::CMP8ri: {
2365     MachineOperand &MO0 = DataMI->getOperand(0);
2366     MachineOperand &MO1 = DataMI->getOperand(1);
2367     if (MO1.getImm() == 0) {
2368       switch (DataMI->getOpcode()) {
2369       default: break;
2370       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2371       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2372       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2373       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2374       }
2375       DataMI->setDesc(get(NewOpc));
2376       MO1.ChangeToRegister(MO0.getReg(), false);
2377     }
2378   }
2379   }
2380   NewMIs.push_back(DataMI);
2381
2382   // Emit the store instruction.
2383   if (UnfoldStore) {
2384     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2385     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2386       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2387     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2388   }
2389
2390   return true;
2391 }
2392
2393 bool
2394 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2395                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2396   if (!N->isMachineOpcode())
2397     return false;
2398
2399   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2400     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2401   if (I == MemOp2RegOpTable.end())
2402     return false;
2403   unsigned Opc = I->second.first;
2404   unsigned Index = I->second.second & 0xf;
2405   bool FoldedLoad = I->second.second & (1 << 4);
2406   bool FoldedStore = I->second.second & (1 << 5);
2407   const TargetInstrDesc &TID = get(Opc);
2408   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2409   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2410     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2411   unsigned NumDefs = TID.NumDefs;
2412   std::vector<SDValue> AddrOps;
2413   std::vector<SDValue> BeforeOps;
2414   std::vector<SDValue> AfterOps;
2415   DebugLoc dl = N->getDebugLoc();
2416   unsigned NumOps = N->getNumOperands();
2417   for (unsigned i = 0; i != NumOps-1; ++i) {
2418     SDValue Op = N->getOperand(i);
2419     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2420       AddrOps.push_back(Op);
2421     else if (i < Index-NumDefs)
2422       BeforeOps.push_back(Op);
2423     else if (i > Index-NumDefs)
2424       AfterOps.push_back(Op);
2425   }
2426   SDValue Chain = N->getOperand(NumOps-1);
2427   AddrOps.push_back(Chain);
2428
2429   // Emit the load instruction.
2430   SDNode *Load = 0;
2431   const MachineFunction &MF = DAG.getMachineFunction();
2432   if (FoldedLoad) {
2433     MVT VT = *RC->vt_begin();
2434     bool isAligned = (RI.getStackAlignment() >= 16) ||
2435       RI.needsStackRealignment(MF);
2436     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2437                              VT, MVT::Other,
2438                              &AddrOps[0], AddrOps.size());
2439     NewNodes.push_back(Load);
2440   }
2441
2442   // Emit the data processing instruction.
2443   std::vector<MVT> VTs;
2444   const TargetRegisterClass *DstRC = 0;
2445   if (TID.getNumDefs() > 0) {
2446     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2447     DstRC = DstTOI.isLookupPtrRegClass()
2448       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2449     VTs.push_back(*DstRC->vt_begin());
2450   }
2451   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2452     MVT VT = N->getValueType(i);
2453     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2454       VTs.push_back(VT);
2455   }
2456   if (Load)
2457     BeforeOps.push_back(SDValue(Load, 0));
2458   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2459   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2460                                      BeforeOps.size());
2461   NewNodes.push_back(NewNode);
2462
2463   // Emit the store instruction.
2464   if (FoldedStore) {
2465     AddrOps.pop_back();
2466     AddrOps.push_back(SDValue(NewNode, 0));
2467     AddrOps.push_back(Chain);
2468     bool isAligned = (RI.getStackAlignment() >= 16) ||
2469       RI.needsStackRealignment(MF);
2470     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2471                                       MVT::Other, &AddrOps[0], AddrOps.size());
2472     NewNodes.push_back(Store);
2473   }
2474
2475   return true;
2476 }
2477
2478 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2479                                       bool UnfoldLoad, bool UnfoldStore) const {
2480   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2481     MemOp2RegOpTable.find((unsigned*)Opc);
2482   if (I == MemOp2RegOpTable.end())
2483     return 0;
2484   bool FoldedLoad = I->second.second & (1 << 4);
2485   bool FoldedStore = I->second.second & (1 << 5);
2486   if (UnfoldLoad && !FoldedLoad)
2487     return 0;
2488   if (UnfoldStore && !FoldedStore)
2489     return 0;
2490   return I->second.first;
2491 }
2492
2493 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2494   if (MBB.empty()) return false;
2495
2496   switch (MBB.back().getOpcode()) {
2497   case X86::TCRETURNri:
2498   case X86::TCRETURNdi:
2499   case X86::RET:     // Return.
2500   case X86::RETI:
2501   case X86::TAILJMPd:
2502   case X86::TAILJMPr:
2503   case X86::TAILJMPm:
2504   case X86::JMP:     // Uncond branch.
2505   case X86::JMP32r:  // Indirect branch.
2506   case X86::JMP64r:  // Indirect branch (64-bit).
2507   case X86::JMP32m:  // Indirect branch through mem.
2508   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2509     return true;
2510   default: return false;
2511   }
2512 }
2513
2514 bool X86InstrInfo::
2515 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2516   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2517   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2518   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2519     return true;
2520   Cond[0].setImm(GetOppositeBranchCondition(CC));
2521   return false;
2522 }
2523
2524 bool X86InstrInfo::
2525 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2526   // FIXME: Return false for x87 stack register classes for now. We can't
2527   // allow any loads of these registers before FpGet_ST0_80.
2528   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2529            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2530 }
2531
2532 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2533   switch (Desc->TSFlags & X86II::ImmMask) {
2534   case X86II::Imm8:   return 1;
2535   case X86II::Imm16:  return 2;
2536   case X86II::Imm32:  return 4;
2537   case X86II::Imm64:  return 8;
2538   default: assert(0 && "Immediate size not set!");
2539     return 0;
2540   }
2541 }
2542
2543 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2544 /// e.g. r8, xmm8, etc.
2545 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2546   if (!MO.isReg()) return false;
2547   switch (MO.getReg()) {
2548   default: break;
2549   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2550   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2551   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2552   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2553   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2554   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2555   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2556   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2557   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2558   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2559     return true;
2560   }
2561   return false;
2562 }
2563
2564
2565 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2566 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2567 /// size, and 3) use of X86-64 extended registers.
2568 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2569   unsigned REX = 0;
2570   const TargetInstrDesc &Desc = MI.getDesc();
2571
2572   // Pseudo instructions do not need REX prefix byte.
2573   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2574     return 0;
2575   if (Desc.TSFlags & X86II::REX_W)
2576     REX |= 1 << 3;
2577
2578   unsigned NumOps = Desc.getNumOperands();
2579   if (NumOps) {
2580     bool isTwoAddr = NumOps > 1 &&
2581       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2582
2583     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2584     unsigned i = isTwoAddr ? 1 : 0;
2585     for (unsigned e = NumOps; i != e; ++i) {
2586       const MachineOperand& MO = MI.getOperand(i);
2587       if (MO.isReg()) {
2588         unsigned Reg = MO.getReg();
2589         if (isX86_64NonExtLowByteReg(Reg))
2590           REX |= 0x40;
2591       }
2592     }
2593
2594     switch (Desc.TSFlags & X86II::FormMask) {
2595     case X86II::MRMInitReg:
2596       if (isX86_64ExtendedReg(MI.getOperand(0)))
2597         REX |= (1 << 0) | (1 << 2);
2598       break;
2599     case X86II::MRMSrcReg: {
2600       if (isX86_64ExtendedReg(MI.getOperand(0)))
2601         REX |= 1 << 2;
2602       i = isTwoAddr ? 2 : 1;
2603       for (unsigned e = NumOps; i != e; ++i) {
2604         const MachineOperand& MO = MI.getOperand(i);
2605         if (isX86_64ExtendedReg(MO))
2606           REX |= 1 << 0;
2607       }
2608       break;
2609     }
2610     case X86II::MRMSrcMem: {
2611       if (isX86_64ExtendedReg(MI.getOperand(0)))
2612         REX |= 1 << 2;
2613       unsigned Bit = 0;
2614       i = isTwoAddr ? 2 : 1;
2615       for (; i != NumOps; ++i) {
2616         const MachineOperand& MO = MI.getOperand(i);
2617         if (MO.isReg()) {
2618           if (isX86_64ExtendedReg(MO))
2619             REX |= 1 << Bit;
2620           Bit++;
2621         }
2622       }
2623       break;
2624     }
2625     case X86II::MRM0m: case X86II::MRM1m:
2626     case X86II::MRM2m: case X86II::MRM3m:
2627     case X86II::MRM4m: case X86II::MRM5m:
2628     case X86II::MRM6m: case X86II::MRM7m:
2629     case X86II::MRMDestMem: {
2630       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2631       i = isTwoAddr ? 1 : 0;
2632       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2633         REX |= 1 << 2;
2634       unsigned Bit = 0;
2635       for (; i != e; ++i) {
2636         const MachineOperand& MO = MI.getOperand(i);
2637         if (MO.isReg()) {
2638           if (isX86_64ExtendedReg(MO))
2639             REX |= 1 << Bit;
2640           Bit++;
2641         }
2642       }
2643       break;
2644     }
2645     default: {
2646       if (isX86_64ExtendedReg(MI.getOperand(0)))
2647         REX |= 1 << 0;
2648       i = isTwoAddr ? 2 : 1;
2649       for (unsigned e = NumOps; i != e; ++i) {
2650         const MachineOperand& MO = MI.getOperand(i);
2651         if (isX86_64ExtendedReg(MO))
2652           REX |= 1 << 2;
2653       }
2654       break;
2655     }
2656     }
2657   }
2658   return REX;
2659 }
2660
2661 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2662 /// relative block address instruction
2663 ///
2664 static unsigned sizePCRelativeBlockAddress() {
2665   return 4;
2666 }
2667
2668 /// sizeGlobalAddress - Give the size of the emission of this global address
2669 ///
2670 static unsigned sizeGlobalAddress(bool dword) {
2671   return dword ? 8 : 4;
2672 }
2673
2674 /// sizeConstPoolAddress - Give the size of the emission of this constant
2675 /// pool address
2676 ///
2677 static unsigned sizeConstPoolAddress(bool dword) {
2678   return dword ? 8 : 4;
2679 }
2680
2681 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2682 /// symbol
2683 ///
2684 static unsigned sizeExternalSymbolAddress(bool dword) {
2685   return dword ? 8 : 4;
2686 }
2687
2688 /// sizeJumpTableAddress - Give the size of the emission of this jump
2689 /// table address
2690 ///
2691 static unsigned sizeJumpTableAddress(bool dword) {
2692   return dword ? 8 : 4;
2693 }
2694
2695 static unsigned sizeConstant(unsigned Size) {
2696   return Size;
2697 }
2698
2699 static unsigned sizeRegModRMByte(){
2700   return 1;
2701 }
2702
2703 static unsigned sizeSIBByte(){
2704   return 1;
2705 }
2706
2707 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2708   unsigned FinalSize = 0;
2709   // If this is a simple integer displacement that doesn't require a relocation.
2710   if (!RelocOp) {
2711     FinalSize += sizeConstant(4);
2712     return FinalSize;
2713   }
2714
2715   // Otherwise, this is something that requires a relocation.
2716   if (RelocOp->isGlobal()) {
2717     FinalSize += sizeGlobalAddress(false);
2718   } else if (RelocOp->isCPI()) {
2719     FinalSize += sizeConstPoolAddress(false);
2720   } else if (RelocOp->isJTI()) {
2721     FinalSize += sizeJumpTableAddress(false);
2722   } else {
2723     assert(0 && "Unknown value to relocate!");
2724   }
2725   return FinalSize;
2726 }
2727
2728 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2729                                     bool IsPIC, bool Is64BitMode) {
2730   const MachineOperand &Op3 = MI.getOperand(Op+3);
2731   int DispVal = 0;
2732   const MachineOperand *DispForReloc = 0;
2733   unsigned FinalSize = 0;
2734
2735   // Figure out what sort of displacement we have to handle here.
2736   if (Op3.isGlobal()) {
2737     DispForReloc = &Op3;
2738   } else if (Op3.isCPI()) {
2739     if (Is64BitMode || IsPIC) {
2740       DispForReloc = &Op3;
2741     } else {
2742       DispVal = 1;
2743     }
2744   } else if (Op3.isJTI()) {
2745     if (Is64BitMode || IsPIC) {
2746       DispForReloc = &Op3;
2747     } else {
2748       DispVal = 1;
2749     }
2750   } else {
2751     DispVal = 1;
2752   }
2753
2754   const MachineOperand &Base     = MI.getOperand(Op);
2755   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2756
2757   unsigned BaseReg = Base.getReg();
2758
2759   // Is a SIB byte needed?
2760   if ((!Is64BitMode || DispForReloc) && IndexReg.getReg() == 0 &&
2761       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2762     if (BaseReg == 0) {  // Just a displacement?
2763       // Emit special case [disp32] encoding
2764       ++FinalSize;
2765       FinalSize += getDisplacementFieldSize(DispForReloc);
2766     } else {
2767       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2768       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2769         // Emit simple indirect register encoding... [EAX] f.e.
2770         ++FinalSize;
2771       // Be pessimistic and assume it's a disp32, not a disp8
2772       } else {
2773         // Emit the most general non-SIB encoding: [REG+disp32]
2774         ++FinalSize;
2775         FinalSize += getDisplacementFieldSize(DispForReloc);
2776       }
2777     }
2778
2779   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2780     assert(IndexReg.getReg() != X86::ESP &&
2781            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2782
2783     bool ForceDisp32 = false;
2784     if (BaseReg == 0 || DispForReloc) {
2785       // Emit the normal disp32 encoding.
2786       ++FinalSize;
2787       ForceDisp32 = true;
2788     } else {
2789       ++FinalSize;
2790     }
2791
2792     FinalSize += sizeSIBByte();
2793
2794     // Do we need to output a displacement?
2795     if (DispVal != 0 || ForceDisp32) {
2796       FinalSize += getDisplacementFieldSize(DispForReloc);
2797     }
2798   }
2799   return FinalSize;
2800 }
2801
2802
2803 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2804                                     const TargetInstrDesc *Desc,
2805                                     bool IsPIC, bool Is64BitMode) {
2806
2807   unsigned Opcode = Desc->Opcode;
2808   unsigned FinalSize = 0;
2809
2810   // Emit the lock opcode prefix as needed.
2811   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2812
2813   // Emit segment overrid opcode prefix as needed.
2814   switch (Desc->TSFlags & X86II::SegOvrMask) {
2815   case X86II::FS:
2816   case X86II::GS:
2817    ++FinalSize;
2818    break;
2819   default: assert(0 && "Invalid segment!");
2820   case 0: break;  // No segment override!
2821   }
2822
2823   // Emit the repeat opcode prefix as needed.
2824   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2825
2826   // Emit the operand size opcode prefix as needed.
2827   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2828
2829   // Emit the address size opcode prefix as needed.
2830   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2831
2832   bool Need0FPrefix = false;
2833   switch (Desc->TSFlags & X86II::Op0Mask) {
2834   case X86II::TB:  // Two-byte opcode prefix
2835   case X86II::T8:  // 0F 38
2836   case X86II::TA:  // 0F 3A
2837     Need0FPrefix = true;
2838     break;
2839   case X86II::REP: break; // already handled.
2840   case X86II::XS:   // F3 0F
2841     ++FinalSize;
2842     Need0FPrefix = true;
2843     break;
2844   case X86II::XD:   // F2 0F
2845     ++FinalSize;
2846     Need0FPrefix = true;
2847     break;
2848   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2849   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2850     ++FinalSize;
2851     break; // Two-byte opcode prefix
2852   default: assert(0 && "Invalid prefix!");
2853   case 0: break;  // No prefix!
2854   }
2855
2856   if (Is64BitMode) {
2857     // REX prefix
2858     unsigned REX = X86InstrInfo::determineREX(MI);
2859     if (REX)
2860       ++FinalSize;
2861   }
2862
2863   // 0x0F escape code must be emitted just before the opcode.
2864   if (Need0FPrefix)
2865     ++FinalSize;
2866
2867   switch (Desc->TSFlags & X86II::Op0Mask) {
2868   case X86II::T8:  // 0F 38
2869     ++FinalSize;
2870     break;
2871   case X86II::TA:    // 0F 3A
2872     ++FinalSize;
2873     break;
2874   }
2875
2876   // If this is a two-address instruction, skip one of the register operands.
2877   unsigned NumOps = Desc->getNumOperands();
2878   unsigned CurOp = 0;
2879   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2880     CurOp++;
2881
2882   switch (Desc->TSFlags & X86II::FormMask) {
2883   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2884   case X86II::Pseudo:
2885     // Remember the current PC offset, this is the PIC relocation
2886     // base address.
2887     switch (Opcode) {
2888     default:
2889       break;
2890     case TargetInstrInfo::INLINEASM: {
2891       const MachineFunction *MF = MI.getParent()->getParent();
2892       const char *AsmStr = MI.getOperand(0).getSymbolName();
2893       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2894       FinalSize += AI->getInlineAsmLength(AsmStr);
2895       break;
2896     }
2897     case TargetInstrInfo::DBG_LABEL:
2898     case TargetInstrInfo::EH_LABEL:
2899       break;
2900     case TargetInstrInfo::IMPLICIT_DEF:
2901     case TargetInstrInfo::DECLARE:
2902     case X86::DWARF_LOC:
2903     case X86::FP_REG_KILL:
2904       break;
2905     case X86::MOVPC32r: {
2906       // This emits the "call" portion of this pseudo instruction.
2907       ++FinalSize;
2908       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2909       break;
2910     }
2911     }
2912     CurOp = NumOps;
2913     break;
2914   case X86II::RawFrm:
2915     ++FinalSize;
2916
2917     if (CurOp != NumOps) {
2918       const MachineOperand &MO = MI.getOperand(CurOp++);
2919       if (MO.isMBB()) {
2920         FinalSize += sizePCRelativeBlockAddress();
2921       } else if (MO.isGlobal()) {
2922         FinalSize += sizeGlobalAddress(false);
2923       } else if (MO.isSymbol()) {
2924         FinalSize += sizeExternalSymbolAddress(false);
2925       } else if (MO.isImm()) {
2926         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2927       } else {
2928         assert(0 && "Unknown RawFrm operand!");
2929       }
2930     }
2931     break;
2932
2933   case X86II::AddRegFrm:
2934     ++FinalSize;
2935     ++CurOp;
2936
2937     if (CurOp != NumOps) {
2938       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2939       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2940       if (MO1.isImm())
2941         FinalSize += sizeConstant(Size);
2942       else {
2943         bool dword = false;
2944         if (Opcode == X86::MOV64ri)
2945           dword = true;
2946         if (MO1.isGlobal()) {
2947           FinalSize += sizeGlobalAddress(dword);
2948         } else if (MO1.isSymbol())
2949           FinalSize += sizeExternalSymbolAddress(dword);
2950         else if (MO1.isCPI())
2951           FinalSize += sizeConstPoolAddress(dword);
2952         else if (MO1.isJTI())
2953           FinalSize += sizeJumpTableAddress(dword);
2954       }
2955     }
2956     break;
2957
2958   case X86II::MRMDestReg: {
2959     ++FinalSize;
2960     FinalSize += sizeRegModRMByte();
2961     CurOp += 2;
2962     if (CurOp != NumOps) {
2963       ++CurOp;
2964       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2965     }
2966     break;
2967   }
2968   case X86II::MRMDestMem: {
2969     ++FinalSize;
2970     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2971     CurOp += 5;
2972     if (CurOp != NumOps) {
2973       ++CurOp;
2974       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2975     }
2976     break;
2977   }
2978
2979   case X86II::MRMSrcReg:
2980     ++FinalSize;
2981     FinalSize += sizeRegModRMByte();
2982     CurOp += 2;
2983     if (CurOp != NumOps) {
2984       ++CurOp;
2985       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2986     }
2987     break;
2988
2989   case X86II::MRMSrcMem: {
2990
2991     ++FinalSize;
2992     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2993     CurOp += 5;
2994     if (CurOp != NumOps) {
2995       ++CurOp;
2996       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2997     }
2998     break;
2999   }
3000
3001   case X86II::MRM0r: case X86II::MRM1r:
3002   case X86II::MRM2r: case X86II::MRM3r:
3003   case X86II::MRM4r: case X86II::MRM5r:
3004   case X86II::MRM6r: case X86II::MRM7r:
3005     ++FinalSize;
3006     ++CurOp;
3007     FinalSize += sizeRegModRMByte();
3008
3009     if (CurOp != NumOps) {
3010       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3011       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3012       if (MO1.isImm())
3013         FinalSize += sizeConstant(Size);
3014       else {
3015         bool dword = false;
3016         if (Opcode == X86::MOV64ri32)
3017           dword = true;
3018         if (MO1.isGlobal()) {
3019           FinalSize += sizeGlobalAddress(dword);
3020         } else if (MO1.isSymbol())
3021           FinalSize += sizeExternalSymbolAddress(dword);
3022         else if (MO1.isCPI())
3023           FinalSize += sizeConstPoolAddress(dword);
3024         else if (MO1.isJTI())
3025           FinalSize += sizeJumpTableAddress(dword);
3026       }
3027     }
3028     break;
3029
3030   case X86II::MRM0m: case X86II::MRM1m:
3031   case X86II::MRM2m: case X86II::MRM3m:
3032   case X86II::MRM4m: case X86II::MRM5m:
3033   case X86II::MRM6m: case X86II::MRM7m: {
3034
3035     ++FinalSize;
3036     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3037     CurOp += 4;
3038
3039     if (CurOp != NumOps) {
3040       const MachineOperand &MO = MI.getOperand(CurOp++);
3041       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3042       if (MO.isImm())
3043         FinalSize += sizeConstant(Size);
3044       else {
3045         bool dword = false;
3046         if (Opcode == X86::MOV64mi32)
3047           dword = true;
3048         if (MO.isGlobal()) {
3049           FinalSize += sizeGlobalAddress(dword);
3050         } else if (MO.isSymbol())
3051           FinalSize += sizeExternalSymbolAddress(dword);
3052         else if (MO.isCPI())
3053           FinalSize += sizeConstPoolAddress(dword);
3054         else if (MO.isJTI())
3055           FinalSize += sizeJumpTableAddress(dword);
3056       }
3057     }
3058     break;
3059   }
3060
3061   case X86II::MRMInitReg:
3062     ++FinalSize;
3063     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3064     FinalSize += sizeRegModRMByte();
3065     ++CurOp;
3066     break;
3067   }
3068
3069   if (!Desc->isVariadic() && CurOp != NumOps) {
3070     cerr << "Cannot determine size: ";
3071     MI.dump();
3072     cerr << '\n';
3073     abort();
3074   }
3075
3076
3077   return FinalSize;
3078 }
3079
3080
3081 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3082   const TargetInstrDesc &Desc = MI->getDesc();
3083   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3084   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3085   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3086   if (Desc.getOpcode() == X86::MOVPC32r) {
3087     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3088   }
3089   return Size;
3090 }
3091
3092 /// getGlobalBaseReg - Return a virtual register initialized with the
3093 /// the global base register value. Output instructions required to
3094 /// initialize the register in the function entry block, if necessary.
3095 ///
3096 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3097   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3098          "X86-64 PIC uses RIP relative addressing");
3099
3100   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3101   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3102   if (GlobalBaseReg != 0)
3103     return GlobalBaseReg;
3104
3105   // Insert the set of GlobalBaseReg into the first MBB of the function
3106   MachineBasicBlock &FirstMBB = MF->front();
3107   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3108   DebugLoc DL = DebugLoc::getUnknownLoc();
3109   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3110   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3111   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3112
3113   const TargetInstrInfo *TII = TM.getInstrInfo();
3114   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3115   // only used in JIT code emission as displacement to pc.
3116   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC)
3117     .addImm(0);
3118
3119   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3120   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3121   if (TM.getRelocationModel() == Reloc::PIC_ &&
3122       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3123     GlobalBaseReg =
3124       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3125     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3126       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3127   } else {
3128     GlobalBaseReg = PC;
3129   }
3130
3131   X86FI->setGlobalBaseReg(GlobalBaseReg);
3132   return GlobalBaseReg;
3133 }