lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/MC/MCInst.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37
  38 #include <limits>
  39
  40 using namespace llvm;
  41
  42 static cl::opt<bool>
  43 NoFusing("disable-spill-fusing",
  44          cl::desc("Disable fusing of spill code into instructions"));
  45 static cl::opt<bool>
  46 PrintFailedFusing("print-failed-fuse-candidates",
  47                   cl::desc("Print instructions that the allocator wants to"
  48                            " fuse, but the X86 backend currently can't"),
  49                   cl::Hidden);
  50 static cl::opt<bool>
  51 ReMatPICStubLoad("remat-pic-stub-load",
  52                  cl::desc("Re-materialize load from stub in PIC mode"),
  53                  cl::init(false), cl::Hidden);
  54
  55 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  56   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  57     TM(tm), RI(tm, *this) {
  58   SmallVector<unsigned,16> AmbEntries;
  59   static const unsigned OpTbl2Addr[][2] = {
  60     { X86::ADC32ri,     X86::ADC32mi },
  61     { X86::ADC32ri8,    X86::ADC32mi8 },
  62     { X86::ADC32rr,     X86::ADC32mr },
  63     { X86::ADC64ri32,   X86::ADC64mi32 },
  64     { X86::ADC64ri8,    X86::ADC64mi8 },
  65     { X86::ADC64rr,     X86::ADC64mr },
  66     { X86::ADD16ri,     X86::ADD16mi },
  67     { X86::ADD16ri8,    X86::ADD16mi8 },
  68     { X86::ADD16rr,     X86::ADD16mr },
  69     { X86::ADD32ri,     X86::ADD32mi },
  70     { X86::ADD32ri8,    X86::ADD32mi8 },
  71     { X86::ADD32rr,     X86::ADD32mr },
  72     { X86::ADD64ri32,   X86::ADD64mi32 },
  73     { X86::ADD64ri8,    X86::ADD64mi8 },
  74     { X86::ADD64rr,     X86::ADD64mr },
  75     { X86::ADD8ri,      X86::ADD8mi },
  76     { X86::ADD8rr,      X86::ADD8mr },
  77     { X86::AND16ri,     X86::AND16mi },
  78     { X86::AND16ri8,    X86::AND16mi8 },
  79     { X86::AND16rr,     X86::AND16mr },
  80     { X86::AND32ri,     X86::AND32mi },
  81     { X86::AND32ri8,    X86::AND32mi8 },
  82     { X86::AND32rr,     X86::AND32mr },
  83     { X86::AND64ri32,   X86::AND64mi32 },
  84     { X86::AND64ri8,    X86::AND64mi8 },
  85     { X86::AND64rr,     X86::AND64mr },
  86     { X86::AND8ri,      X86::AND8mi },
  87     { X86::AND8rr,      X86::AND8mr },
  88     { X86::DEC16r,      X86::DEC16m },
  89     { X86::DEC32r,      X86::DEC32m },
  90     { X86::DEC64_16r,   X86::DEC64_16m },
  91     { X86::DEC64_32r,   X86::DEC64_32m },
  92     { X86::DEC64r,      X86::DEC64m },
  93     { X86::DEC8r,       X86::DEC8m },
  94     { X86::INC16r,      X86::INC16m },
  95     { X86::INC32r,      X86::INC32m },
  96     { X86::INC64_16r,   X86::INC64_16m },
  97     { X86::INC64_32r,   X86::INC64_32m },
  98     { X86::INC64r,      X86::INC64m },
  99     { X86::INC8r,       X86::INC8m },
 100     { X86::NEG16r,      X86::NEG16m },
 101     { X86::NEG32r,      X86::NEG32m },
 102     { X86::NEG64r,      X86::NEG64m },
 103     { X86::NEG8r,       X86::NEG8m },
 104     { X86::NOT16r,      X86::NOT16m },
 105     { X86::NOT32r,      X86::NOT32m },
 106     { X86::NOT64r,      X86::NOT64m },
 107     { X86::NOT8r,       X86::NOT8m },
 108     { X86::OR16ri,      X86::OR16mi },
 109     { X86::OR16ri8,     X86::OR16mi8 },
 110     { X86::OR16rr,      X86::OR16mr },
 111     { X86::OR32ri,      X86::OR32mi },
 112     { X86::OR32ri8,     X86::OR32mi8 },
 113     { X86::OR32rr,      X86::OR32mr },
 114     { X86::OR64ri32,    X86::OR64mi32 },
 115     { X86::OR64ri8,     X86::OR64mi8 },
 116     { X86::OR64rr,      X86::OR64mr },
 117     { X86::OR8ri,       X86::OR8mi },
 118     { X86::OR8rr,       X86::OR8mr },
 119     { X86::ROL16r1,     X86::ROL16m1 },
 120     { X86::ROL16rCL,    X86::ROL16mCL },
 121     { X86::ROL16ri,     X86::ROL16mi },
 122     { X86::ROL32r1,     X86::ROL32m1 },
 123     { X86::ROL32rCL,    X86::ROL32mCL },
 124     { X86::ROL32ri,     X86::ROL32mi },
 125     { X86::ROL64r1,     X86::ROL64m1 },
 126     { X86::ROL64rCL,    X86::ROL64mCL },
 127     { X86::ROL64ri,     X86::ROL64mi },
 128     { X86::ROL8r1,      X86::ROL8m1 },
 129     { X86::ROL8rCL,     X86::ROL8mCL },
 130     { X86::ROL8ri,      X86::ROL8mi },
 131     { X86::ROR16r1,     X86::ROR16m1 },
 132     { X86::ROR16rCL,    X86::ROR16mCL },
 133     { X86::ROR16ri,     X86::ROR16mi },
 134     { X86::ROR32r1,     X86::ROR32m1 },
 135     { X86::ROR32rCL,    X86::ROR32mCL },
 136     { X86::ROR32ri,     X86::ROR32mi },
 137     { X86::ROR64r1,     X86::ROR64m1 },
 138     { X86::ROR64rCL,    X86::ROR64mCL },
 139     { X86::ROR64ri,     X86::ROR64mi },
 140     { X86::ROR8r1,      X86::ROR8m1 },
 141     { X86::ROR8rCL,     X86::ROR8mCL },
 142     { X86::ROR8ri,      X86::ROR8mi },
 143     { X86::SAR16r1,     X86::SAR16m1 },
 144     { X86::SAR16rCL,    X86::SAR16mCL },
 145     { X86::SAR16ri,     X86::SAR16mi },
 146     { X86::SAR32r1,     X86::SAR32m1 },
 147     { X86::SAR32rCL,    X86::SAR32mCL },
 148     { X86::SAR32ri,     X86::SAR32mi },
 149     { X86::SAR64r1,     X86::SAR64m1 },
 150     { X86::SAR64rCL,    X86::SAR64mCL },
 151     { X86::SAR64ri,     X86::SAR64mi },
 152     { X86::SAR8r1,      X86::SAR8m1 },
 153     { X86::SAR8rCL,     X86::SAR8mCL },
 154     { X86::SAR8ri,      X86::SAR8mi },
 155     { X86::SBB32ri,     X86::SBB32mi },
 156     { X86::SBB32ri8,    X86::SBB32mi8 },
 157     { X86::SBB32rr,     X86::SBB32mr },
 158     { X86::SBB64ri32,   X86::SBB64mi32 },
 159     { X86::SBB64ri8,    X86::SBB64mi8 },
 160     { X86::SBB64rr,     X86::SBB64mr },
 161     { X86::SHL16rCL,    X86::SHL16mCL },
 162     { X86::SHL16ri,     X86::SHL16mi },
 163     { X86::SHL32rCL,    X86::SHL32mCL },
 164     { X86::SHL32ri,     X86::SHL32mi },
 165     { X86::SHL64rCL,    X86::SHL64mCL },
 166     { X86::SHL64ri,     X86::SHL64mi },
 167     { X86::SHL8rCL,     X86::SHL8mCL },
 168     { X86::SHL8ri,      X86::SHL8mi },
 169     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 170     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 171     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 172     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 173     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 174     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 175     { X86::SHR16r1,     X86::SHR16m1 },
 176     { X86::SHR16rCL,    X86::SHR16mCL },
 177     { X86::SHR16ri,     X86::SHR16mi },
 178     { X86::SHR32r1,     X86::SHR32m1 },
 179     { X86::SHR32rCL,    X86::SHR32mCL },
 180     { X86::SHR32ri,     X86::SHR32mi },
 181     { X86::SHR64r1,     X86::SHR64m1 },
 182     { X86::SHR64rCL,    X86::SHR64mCL },
 183     { X86::SHR64ri,     X86::SHR64mi },
 184     { X86::SHR8r1,      X86::SHR8m1 },
 185     { X86::SHR8rCL,     X86::SHR8mCL },
 186     { X86::SHR8ri,      X86::SHR8mi },
 187     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 188     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 189     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 190     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 191     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 192     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 193     { X86::SUB16ri,     X86::SUB16mi },
 194     { X86::SUB16ri8,    X86::SUB16mi8 },
 195     { X86::SUB16rr,     X86::SUB16mr },
 196     { X86::SUB32ri,     X86::SUB32mi },
 197     { X86::SUB32ri8,    X86::SUB32mi8 },
 198     { X86::SUB32rr,     X86::SUB32mr },
 199     { X86::SUB64ri32,   X86::SUB64mi32 },
 200     { X86::SUB64ri8,    X86::SUB64mi8 },
 201     { X86::SUB64rr,     X86::SUB64mr },
 202     { X86::SUB8ri,      X86::SUB8mi },
 203     { X86::SUB8rr,      X86::SUB8mr },
 204     { X86::XOR16ri,     X86::XOR16mi },
 205     { X86::XOR16ri8,    X86::XOR16mi8 },
 206     { X86::XOR16rr,     X86::XOR16mr },
 207     { X86::XOR32ri,     X86::XOR32mi },
 208     { X86::XOR32ri8,    X86::XOR32mi8 },
 209     { X86::XOR32rr,     X86::XOR32mr },
 210     { X86::XOR64ri32,   X86::XOR64mi32 },
 211     { X86::XOR64ri8,    X86::XOR64mi8 },
 212     { X86::XOR64rr,     X86::XOR64mr },
 213     { X86::XOR8ri,      X86::XOR8mi },
 214     { X86::XOR8rr,      X86::XOR8mr }
 215   };
 216
 217   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 218     unsigned RegOp = OpTbl2Addr[i][0];
 219     unsigned MemOp = OpTbl2Addr[i][1];
 220     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 221                                                std::make_pair(MemOp,0))).second)
 222       assert(false && "Duplicated entries?");
 223     // Index 0, folded load and store, no alignment requirement.
 224     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 225     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 226                                                 std::make_pair(RegOp,
 227                                                               AuxInfo))).second)
 228       AmbEntries.push_back(MemOp);
 229   }
 230
 231   // If the third value is 1, then it's folding either a load or a store.
 232   static const unsigned OpTbl0[][4] = {
 233     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 234     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 235     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 236     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 237     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 238     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 239     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 240     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 241     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 242     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 243     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 244     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 245     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 246     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 247     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 248     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 249     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 250     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 251     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 252     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 253     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 254     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 255     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 256     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 257     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 258     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 259     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 260     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 261     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 262     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 263     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 264     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 265     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 266     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 267     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 268     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 269     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 270     { X86::MOV32rr_TC,  X86::MOV32mr_TC, 0, 0 },
 271     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 272     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 273     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 274     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 275     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 276     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 277     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 278     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 279     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 280     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 281     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 282     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 283     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 284     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 285     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 286     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 287     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 288     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 289     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 290     { X86::SETAr,       X86::SETAm, 0, 0 },
 291     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 292     { X86::SETBr,       X86::SETBm, 0, 0 },
 293     { X86::SETEr,       X86::SETEm, 0, 0 },
 294     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 295     { X86::SETGr,       X86::SETGm, 0, 0 },
 296     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 297     { X86::SETLr,       X86::SETLm, 0, 0 },
 298     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 299     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 300     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 301     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 302     { X86::SETOr,       X86::SETOm, 0, 0 },
 303     { X86::SETPr,       X86::SETPm, 0, 0 },
 304     { X86::SETSr,       X86::SETSm, 0, 0 },
 305     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 306     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 307     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 308     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 309     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 310     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 311   };
 312
 313   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 314     unsigned RegOp = OpTbl0[i][0];
 315     unsigned MemOp = OpTbl0[i][1];
 316     unsigned Align = OpTbl0[i][3];
 317     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 318                                            std::make_pair(MemOp,Align))).second)
 319       assert(false && "Duplicated entries?");
 320     unsigned FoldedLoad = OpTbl0[i][2];
 321     // Index 0, folded load or store.
 322     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 323     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 324       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 325                                      std::make_pair(RegOp, AuxInfo))).second)
 326         AmbEntries.push_back(MemOp);
 327   }
 328
 329   static const unsigned OpTbl1[][3] = {
 330     { X86::CMP16rr,         X86::CMP16rm, 0 },
 331     { X86::CMP32rr,         X86::CMP32rm, 0 },
 332     { X86::CMP64rr,         X86::CMP64rm, 0 },
 333     { X86::CMP8rr,          X86::CMP8rm, 0 },
 334     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 335     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 336     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 337     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 338     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 339     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 340     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 341     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 342     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 343     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 344     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 345     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 346     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 347     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 348     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 349     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 350     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 351     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 352     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 353     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 354     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 355     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 356     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 357     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 358     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 359     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 360     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 361     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 362     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 363     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 364     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 365     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 366     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 367     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 368     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 369     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 370     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 371     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 372     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 373     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 374     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 375     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 376     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 377     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 378     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 379     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 380     { X86::MOV16rr,         X86::MOV16rm, 0 },
 381     { X86::MOV32rr,         X86::MOV32rm, 0 },
 382     { X86::MOV32rr_TC,      X86::MOV32rm_TC, 0 },
 383     { X86::MOV64rr,         X86::MOV64rm, 0 },
 384     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 385     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 386     { X86::MOV8rr,          X86::MOV8rm, 0 },
 387     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 388     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 389     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 390     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 391     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 392     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 393     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 394     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 395     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 396     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 397     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 398     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 399     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 400     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 401     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 402     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 403     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 404     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 405     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 406     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 407     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 408     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 409     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 410     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 411     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 412     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 413     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 414     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 415     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 416     { X86::RCPPSr,          X86::RCPPSm, 16 },
 417     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 418     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 419     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 420     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 421     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 422     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 423     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 424     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 425     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 426     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 427     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 428     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 429     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 430     { X86::TEST16rr,        X86::TEST16rm, 0 },
 431     { X86::TEST32rr,        X86::TEST32rm, 0 },
 432     { X86::TEST64rr,        X86::TEST64rm, 0 },
 433     { X86::TEST8rr,         X86::TEST8rm, 0 },
 434     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 435     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 436     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 437   };
 438
 439   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 440     unsigned RegOp = OpTbl1[i][0];
 441     unsigned MemOp = OpTbl1[i][1];
 442     unsigned Align = OpTbl1[i][2];
 443     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 444                                            std::make_pair(MemOp,Align))).second)
 445       assert(false && "Duplicated entries?");
 446     // Index 1, folded load
 447     unsigned AuxInfo = 1 | (1 << 4);
 448     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 449       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 450                                      std::make_pair(RegOp, AuxInfo))).second)
 451         AmbEntries.push_back(MemOp);
 452   }
 453
 454   static const unsigned OpTbl2[][3] = {
 455     { X86::ADC32rr,         X86::ADC32rm, 0 },
 456     { X86::ADC64rr,         X86::ADC64rm, 0 },
 457     { X86::ADD16rr,         X86::ADD16rm, 0 },
 458     { X86::ADD32rr,         X86::ADD32rm, 0 },
 459     { X86::ADD64rr,         X86::ADD64rm, 0 },
 460     { X86::ADD8rr,          X86::ADD8rm, 0 },
 461     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 462     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 463     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 464     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 465     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 466     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 467     { X86::AND16rr,         X86::AND16rm, 0 },
 468     { X86::AND32rr,         X86::AND32rm, 0 },
 469     { X86::AND64rr,         X86::AND64rm, 0 },
 470     { X86::AND8rr,          X86::AND8rm, 0 },
 471     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 472     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 473     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 474     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 475     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 476     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 477     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 478     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 479     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 480     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 481     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 482     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 483     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 484     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 485     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 486     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 487     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 488     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 489     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 490     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 491     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 492     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 493     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 494     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 495     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 496     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 497     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 498     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 499     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 500     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 501     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 502     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 503     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 504     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 505     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 506     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 507     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 508     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 509     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 510     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 511     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 512     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 513     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 514     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 515     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 516     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 517     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 518     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 519     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 520     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 521     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 522     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 523     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 524     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 525     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 526     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 527     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 528     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 529     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 530     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 531     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 532     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 533     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 534     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 535     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 536     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 537     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 538     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 539     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 540     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 541     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 542     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 543     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 544     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 545     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 546     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 547     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 548     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 549     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 550     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 551     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 552     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 553     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 554     { X86::MINPDrr,         X86::MINPDrm, 16 },
 555     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 556     { X86::MINPSrr,         X86::MINPSrm, 16 },
 557     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 558     { X86::MINSDrr,         X86::MINSDrm, 0 },
 559     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 560     { X86::MINSSrr,         X86::MINSSrm, 0 },
 561     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 562     { X86::MULPDrr,         X86::MULPDrm, 16 },
 563     { X86::MULPSrr,         X86::MULPSrm, 16 },
 564     { X86::MULSDrr,         X86::MULSDrm, 0 },
 565     { X86::MULSSrr,         X86::MULSSrm, 0 },
 566     { X86::OR16rr,          X86::OR16rm, 0 },
 567     { X86::OR32rr,          X86::OR32rm, 0 },
 568     { X86::OR64rr,          X86::OR64rm, 0 },
 569     { X86::OR8rr,           X86::OR8rm, 0 },
 570     { X86::ORPDrr,          X86::ORPDrm, 16 },
 571     { X86::ORPSrr,          X86::ORPSrm, 16 },
 572     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 573     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 574     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 575     { X86::PADDBrr,         X86::PADDBrm, 16 },
 576     { X86::PADDDrr,         X86::PADDDrm, 16 },
 577     { X86::PADDQrr,         X86::PADDQrm, 16 },
 578     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 579     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 580     { X86::PADDWrr,         X86::PADDWrm, 16 },
 581     { X86::PANDNrr,         X86::PANDNrm, 16 },
 582     { X86::PANDrr,          X86::PANDrm, 16 },
 583     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 584     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 585     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 586     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 587     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 588     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 589     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 590     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 591     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 592     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 593     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 594     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 595     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 596     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 597     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 598     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 599     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 600     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 601     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 602     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 603     { X86::PORrr,           X86::PORrm, 16 },
 604     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 605     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 606     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 607     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 608     { X86::PSRADrr,         X86::PSRADrm, 16 },
 609     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 610     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 611     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 612     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 613     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 614     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 615     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 616     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 617     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 618     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 619     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 620     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 621     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 622     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 623     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 624     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 625     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 626     { X86::PXORrr,          X86::PXORrm, 16 },
 627     { X86::SBB32rr,         X86::SBB32rm, 0 },
 628     { X86::SBB64rr,         X86::SBB64rm, 0 },
 629     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 630     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 631     { X86::SUB16rr,         X86::SUB16rm, 0 },
 632     { X86::SUB32rr,         X86::SUB32rm, 0 },
 633     { X86::SUB64rr,         X86::SUB64rm, 0 },
 634     { X86::SUB8rr,          X86::SUB8rm, 0 },
 635     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 636     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 637     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 638     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 639     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 640     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 641     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 642     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 643     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 644     { X86::XOR16rr,         X86::XOR16rm, 0 },
 645     { X86::XOR32rr,         X86::XOR32rm, 0 },
 646     { X86::XOR64rr,         X86::XOR64rm, 0 },
 647     { X86::XOR8rr,          X86::XOR8rm, 0 },
 648     { X86::XORPDrr,         X86::XORPDrm, 16 },
 649     { X86::XORPSrr,         X86::XORPSrm, 16 }
 650   };
 651
 652   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 653     unsigned RegOp = OpTbl2[i][0];
 654     unsigned MemOp = OpTbl2[i][1];
 655     unsigned Align = OpTbl2[i][2];
 656     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 657                                            std::make_pair(MemOp,Align))).second)
 658       assert(false && "Duplicated entries?");
 659     // Index 2, folded load
 660     unsigned AuxInfo = 2 | (1 << 4);
 661     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 662                                    std::make_pair(RegOp, AuxInfo))).second)
 663       AmbEntries.push_back(MemOp);
 664   }
 665
 666   // Remove ambiguous entries.
 667   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 668 }
 669
 670 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 671                                unsigned &SrcReg, unsigned &DstReg,
 672                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 673   switch (MI.getOpcode()) {
 674   default:
 675     return false;
 676   case X86::MOV8rr:
 677   case X86::MOV8rr_NOREX:
 678   case X86::MOV16rr:
 679   case X86::MOV32rr:
 680   case X86::MOV64rr:
 681   case X86::MOV32rr_TC:
 682   case X86::MOV64rr_TC:
 683
 684   // FP Stack register class copies
 685   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 686   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 687   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 688
 689   // Note that MOVSSrr and MOVSDrr are not considered copies. FR32 and FR64
 690   // copies are done with FsMOVAPSrr and FsMOVAPDrr.
 691
 692   case X86::FsMOVAPSrr:
 693   case X86::FsMOVAPDrr:
 694   case X86::MOVAPSrr:
 695   case X86::MOVAPDrr:
 696   case X86::MOVDQArr:
 697   case X86::MMX_MOVQ64rr:
 698     assert(MI.getNumOperands() >= 2 &&
 699            MI.getOperand(0).isReg() &&
 700            MI.getOperand(1).isReg() &&
 701            "invalid register-register move instruction");
 702     SrcReg = MI.getOperand(1).getReg();
 703     DstReg = MI.getOperand(0).getReg();
 704     SrcSubIdx = MI.getOperand(1).getSubReg();
 705     DstSubIdx = MI.getOperand(0).getSubReg();
 706     return true;
 707   }
 708 }
 709
 710 bool
 711 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 712                                     unsigned &SrcReg, unsigned &DstReg,
 713                                     unsigned &SubIdx) const {
 714   switch (MI.getOpcode()) {
 715   default: break;
 716   case X86::MOVSX16rr8:
 717   case X86::MOVZX16rr8:
 718   case X86::MOVSX32rr8:
 719   case X86::MOVZX32rr8:
 720   case X86::MOVSX64rr8:
 721   case X86::MOVZX64rr8:
 722     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 723       // It's not always legal to reference the low 8-bit of the larger
 724       // register in 32-bit mode.
 725       return false;
 726   case X86::MOVSX32rr16:
 727   case X86::MOVZX32rr16:
 728   case X86::MOVSX64rr16:
 729   case X86::MOVZX64rr16:
 730   case X86::MOVSX64rr32:
 731   case X86::MOVZX64rr32: {
 732     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 733       // Be conservative.
 734       return false;
 735     SrcReg = MI.getOperand(1).getReg();
 736     DstReg = MI.getOperand(0).getReg();
 737     switch (MI.getOpcode()) {
 738     default:
 739       llvm_unreachable(0);
 740       break;
 741     case X86::MOVSX16rr8:
 742     case X86::MOVZX16rr8:
 743     case X86::MOVSX32rr8:
 744     case X86::MOVZX32rr8:
 745     case X86::MOVSX64rr8:
 746     case X86::MOVZX64rr8:
 747       SubIdx = X86::sub_8bit;
 748       break;
 749     case X86::MOVSX32rr16:
 750     case X86::MOVZX32rr16:
 751     case X86::MOVSX64rr16:
 752     case X86::MOVZX64rr16:
 753       SubIdx = X86::sub_16bit;
 754       break;
 755     case X86::MOVSX64rr32:
 756     case X86::MOVZX64rr32:
 757       SubIdx = X86::sub_32bit;
 758       break;
 759     }
 760     return true;
 761   }
 762   }
 763   return false;
 764 }
 765
 766 /// isFrameOperand - Return true and the FrameIndex if the specified
 767 /// operand and follow operands form a reference to the stack frame.
 768 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 769                                   int &FrameIndex) const {
 770   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 771       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 772       MI->getOperand(Op+1).getImm() == 1 &&
 773       MI->getOperand(Op+2).getReg() == 0 &&
 774       MI->getOperand(Op+3).getImm() == 0) {
 775     FrameIndex = MI->getOperand(Op).getIndex();
 776     return true;
 777   }
 778   return false;
 779 }
 780
 781 static bool isFrameLoadOpcode(int Opcode) {
 782   switch (Opcode) {
 783   default: break;
 784   case X86::MOV8rm:
 785   case X86::MOV16rm:
 786   case X86::MOV32rm:
 787   case X86::MOV32rm_TC:
 788   case X86::MOV64rm:
 789   case X86::MOV64rm_TC:
 790   case X86::LD_Fp64m:
 791   case X86::MOVSSrm:
 792   case X86::MOVSDrm:
 793   case X86::MOVAPSrm:
 794   case X86::MOVAPDrm:
 795   case X86::MOVDQArm:
 796   case X86::MMX_MOVD64rm:
 797   case X86::MMX_MOVQ64rm:
 798     return true;
 799     break;
 800   }
 801   return false;
 802 }
 803
 804 static bool isFrameStoreOpcode(int Opcode) {
 805   switch (Opcode) {
 806   default: break;
 807   case X86::MOV8mr:
 808   case X86::MOV16mr:
 809   case X86::MOV32mr:
 810   case X86::MOV32mr_TC:
 811   case X86::MOV64mr:
 812   case X86::MOV64mr_TC:
 813   case X86::ST_FpP64m:
 814   case X86::MOVSSmr:
 815   case X86::MOVSDmr:
 816   case X86::MOVAPSmr:
 817   case X86::MOVAPDmr:
 818   case X86::MOVDQAmr:
 819   case X86::MMX_MOVD64mr:
 820   case X86::MMX_MOVQ64mr:
 821   case X86::MMX_MOVNTQmr:
 822     return true;
 823   }
 824   return false;
 825 }
 826
 827 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 828                                            int &FrameIndex) const {
 829   if (isFrameLoadOpcode(MI->getOpcode()))
 830     if (isFrameOperand(MI, 1, FrameIndex))
 831       return MI->getOperand(0).getReg();
 832   return 0;
 833 }
 834
 835 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 836                                                  int &FrameIndex) const {
 837   if (isFrameLoadOpcode(MI->getOpcode())) {
 838     unsigned Reg;
 839     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 840       return Reg;
 841     // Check for post-frame index elimination operations
 842     const MachineMemOperand *Dummy;
 843     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 844   }
 845   return 0;
 846 }
 847
 848 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 849                                         const MachineMemOperand *&MMO,
 850                                         int &FrameIndex) const {
 851   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 852          oe = MI->memoperands_end();
 853        o != oe;
 854        ++o) {
 855     if ((*o)->isLoad() && (*o)->getValue())
 856       if (const FixedStackPseudoSourceValue *Value =
 857           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 858         FrameIndex = Value->getFrameIndex();
 859         MMO = *o;
 860         return true;
 861       }
 862   }
 863   return false;
 864 }
 865
 866 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 867                                           int &FrameIndex) const {
 868   if (isFrameStoreOpcode(MI->getOpcode()))
 869     if (isFrameOperand(MI, 0, FrameIndex))
 870       return MI->getOperand(X86::AddrNumOperands).getReg();
 871   return 0;
 872 }
 873
 874 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 875                                                 int &FrameIndex) const {
 876   if (isFrameStoreOpcode(MI->getOpcode())) {
 877     unsigned Reg;
 878     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 879       return Reg;
 880     // Check for post-frame index elimination operations
 881     const MachineMemOperand *Dummy;
 882     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 883   }
 884   return 0;
 885 }
 886
 887 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 888                                        const MachineMemOperand *&MMO,
 889                                        int &FrameIndex) const {
 890   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 891          oe = MI->memoperands_end();
 892        o != oe;
 893        ++o) {
 894     if ((*o)->isStore() && (*o)->getValue())
 895       if (const FixedStackPseudoSourceValue *Value =
 896           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 897         FrameIndex = Value->getFrameIndex();
 898         MMO = *o;
 899         return true;
 900       }
 901   }
 902   return false;
 903 }
 904
 905 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 906 /// X86::MOVPC32r.
 907 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 908   bool isPICBase = false;
 909   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 910          E = MRI.def_end(); I != E; ++I) {
 911     MachineInstr *DefMI = I.getOperand().getParent();
 912     if (DefMI->getOpcode() != X86::MOVPC32r)
 913       return false;
 914     assert(!isPICBase && "More than one PIC base?");
 915     isPICBase = true;
 916   }
 917   return isPICBase;
 918 }
 919
 920 bool
 921 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 922                                                 AliasAnalysis *AA) const {
 923   switch (MI->getOpcode()) {
 924   default: break;
 925     case X86::MOV8rm:
 926     case X86::MOV16rm:
 927     case X86::MOV32rm:
 928     case X86::MOV64rm:
 929     case X86::LD_Fp64m:
 930     case X86::MOVSSrm:
 931     case X86::MOVSDrm:
 932     case X86::MOVAPSrm:
 933     case X86::MOVUPSrm:
 934     case X86::MOVUPSrm_Int:
 935     case X86::MOVAPDrm:
 936     case X86::MOVDQArm:
 937     case X86::MMX_MOVD64rm:
 938     case X86::MMX_MOVQ64rm:
 939     case X86::FsMOVAPSrm:
 940     case X86::FsMOVAPDrm: {
 941       // Loads from constant pools are trivially rematerializable.
 942       if (MI->getOperand(1).isReg() &&
 943           MI->getOperand(2).isImm() &&
 944           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 945           MI->isInvariantLoad(AA)) {
 946         unsigned BaseReg = MI->getOperand(1).getReg();
 947         if (BaseReg == 0 || BaseReg == X86::RIP)
 948           return true;
 949         // Allow re-materialization of PIC load.
 950         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 951           return false;
 952         const MachineFunction &MF = *MI->getParent()->getParent();
 953         const MachineRegisterInfo &MRI = MF.getRegInfo();
 954         bool isPICBase = false;
 955         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 956                E = MRI.def_end(); I != E; ++I) {
 957           MachineInstr *DefMI = I.getOperand().getParent();
 958           if (DefMI->getOpcode() != X86::MOVPC32r)
 959             return false;
 960           assert(!isPICBase && "More than one PIC base?");
 961           isPICBase = true;
 962         }
 963         return isPICBase;
 964       }
 965       return false;
 966     }
 967
 968      case X86::LEA32r:
 969      case X86::LEA64r: {
 970        if (MI->getOperand(2).isImm() &&
 971            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 972            !MI->getOperand(4).isReg()) {
 973          // lea fi#, lea GV, etc. are all rematerializable.
 974          if (!MI->getOperand(1).isReg())
 975            return true;
 976          unsigned BaseReg = MI->getOperand(1).getReg();
 977          if (BaseReg == 0)
 978            return true;
 979          // Allow re-materialization of lea PICBase + x.
 980          const MachineFunction &MF = *MI->getParent()->getParent();
 981          const MachineRegisterInfo &MRI = MF.getRegInfo();
 982          return regIsPICBase(BaseReg, MRI);
 983        }
 984        return false;
 985      }
 986   }
 987
 988   // All other instructions marked M_REMATERIALIZABLE are always trivially
 989   // rematerializable.
 990   return true;
 991 }
 992
 993 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 994 /// would clobber the EFLAGS condition register. Note the result may be
 995 /// conservative. If it cannot definitely determine the safety after visiting
 996 /// a few instructions in each direction it assumes it's not safe.
 997 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 998                                   MachineBasicBlock::iterator I) {
 999   MachineBasicBlock::iterator E = MBB.end();
1000
1001   // It's always safe to clobber EFLAGS at the end of a block.
1002   if (I == E)
1003     return true;
1004
1005   // For compile time consideration, if we are not able to determine the
1006   // safety after visiting 4 instructions in each direction, we will assume
1007   // it's not safe.
1008   MachineBasicBlock::iterator Iter = I;
1009   for (unsigned i = 0; i < 4; ++i) {
1010     bool SeenDef = false;
1011     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1012       MachineOperand &MO = Iter->getOperand(j);
1013       if (!MO.isReg())
1014         continue;
1015       if (MO.getReg() == X86::EFLAGS) {
1016         if (MO.isUse())
1017           return false;
1018         SeenDef = true;
1019       }
1020     }
1021
1022     if (SeenDef)
1023       // This instruction defines EFLAGS, no need to look any further.
1024       return true;
1025     ++Iter;
1026     // Skip over DBG_VALUE.
1027     while (Iter != E && Iter->isDebugValue())
1028       ++Iter;
1029
1030     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1031     if (Iter == E)
1032       return true;
1033   }
1034
1035   MachineBasicBlock::iterator B = MBB.begin();
1036   Iter = I;
1037   for (unsigned i = 0; i < 4; ++i) {
1038     // If we make it to the beginning of the block, it's safe to clobber
1039     // EFLAGS iff EFLAGS is not live-in.
1040     if (Iter == B)
1041       return !MBB.isLiveIn(X86::EFLAGS);
1042
1043     --Iter;
1044     // Skip over DBG_VALUE.
1045     while (Iter != B && Iter->isDebugValue())
1046       --Iter;
1047
1048     bool SawKill = false;
1049     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1050       MachineOperand &MO = Iter->getOperand(j);
1051       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1052         if (MO.isDef()) return MO.isDead();
1053         if (MO.isKill()) SawKill = true;
1054       }
1055     }
1056
1057     if (SawKill)
1058       // This instruction kills EFLAGS and doesn't redefine it, so
1059       // there's no need to look further.
1060       return true;
1061   }
1062
1063   // Conservative answer.
1064   return false;
1065 }
1066
1067 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1068                                  MachineBasicBlock::iterator I,
1069                                  unsigned DestReg, unsigned SubIdx,
1070                                  const MachineInstr *Orig,
1071                                  const TargetRegisterInfo &TRI) const {
1072   DebugLoc DL = Orig->getDebugLoc();
1073
1074   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1075   // Re-materialize them as movri instructions to avoid side effects.
1076   bool Clone = true;
1077   unsigned Opc = Orig->getOpcode();
1078   switch (Opc) {
1079   default: break;
1080   case X86::MOV8r0:
1081   case X86::MOV16r0:
1082   case X86::MOV32r0:
1083   case X86::MOV64r0: {
1084     if (!isSafeToClobberEFLAGS(MBB, I)) {
1085       switch (Opc) {
1086       default: break;
1087       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1088       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1089       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1090       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1091       }
1092       Clone = false;
1093     }
1094     break;
1095   }
1096   }
1097
1098   if (Clone) {
1099     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1100     MBB.insert(I, MI);
1101   } else {
1102     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1103   }
1104
1105   MachineInstr *NewMI = prior(I);
1106   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1107 }
1108
1109 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1110 /// is not marked dead.
1111 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1112   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1113     MachineOperand &MO = MI->getOperand(i);
1114     if (MO.isReg() && MO.isDef() &&
1115         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1116       return true;
1117     }
1118   }
1119   return false;
1120 }
1121
1122 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1123 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1124 /// to a 32-bit superregister and then truncating back down to a 16-bit
1125 /// subregister.
1126 MachineInstr *
1127 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1128                                            MachineFunction::iterator &MFI,
1129                                            MachineBasicBlock::iterator &MBBI,
1130                                            LiveVariables *LV) const {
1131   MachineInstr *MI = MBBI;
1132   unsigned Dest = MI->getOperand(0).getReg();
1133   unsigned Src = MI->getOperand(1).getReg();
1134   bool isDead = MI->getOperand(0).isDead();
1135   bool isKill = MI->getOperand(1).isKill();
1136
1137   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1138     ? X86::LEA64_32r : X86::LEA32r;
1139   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1140   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1141   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1142
1143   // Build and insert into an implicit UNDEF value. This is OK because
1144   // well be shifting and then extracting the lower 16-bits.
1145   // This has the potential to cause partial register stall. e.g.
1146   //   movw    (%rbp,%rcx,2), %dx
1147   //   leal    -65(%rdx), %esi
1148   // But testing has shown this *does* help performance in 64-bit mode (at
1149   // least on modern x86 machines).
1150   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1151   MachineInstr *InsMI =
1152     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1153     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1154     .addReg(Src, getKillRegState(isKill));
1155
1156   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1157                                     get(Opc), leaOutReg);
1158   switch (MIOpc) {
1159   default:
1160     llvm_unreachable(0);
1161     break;
1162   case X86::SHL16ri: {
1163     unsigned ShAmt = MI->getOperand(2).getImm();
1164     MIB.addReg(0).addImm(1 << ShAmt)
1165        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1166     break;
1167   }
1168   case X86::INC16r:
1169   case X86::INC64_16r:
1170     addRegOffset(MIB, leaInReg, true, 1);
1171     break;
1172   case X86::DEC16r:
1173   case X86::DEC64_16r:
1174     addRegOffset(MIB, leaInReg, true, -1);
1175     break;
1176   case X86::ADD16ri:
1177   case X86::ADD16ri8:
1178     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1179     break;
1180   case X86::ADD16rr: {
1181     unsigned Src2 = MI->getOperand(2).getReg();
1182     bool isKill2 = MI->getOperand(2).isKill();
1183     unsigned leaInReg2 = 0;
1184     MachineInstr *InsMI2 = 0;
1185     if (Src == Src2) {
1186       // ADD16rr %reg1028<kill>, %reg1028
1187       // just a single insert_subreg.
1188       addRegReg(MIB, leaInReg, true, leaInReg, false);
1189     } else {
1190       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1191       // Build and insert into an implicit UNDEF value. This is OK because
1192       // well be shifting and then extracting the lower 16-bits.
1193       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1194       InsMI2 =
1195         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1196         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1197         .addReg(Src2, getKillRegState(isKill2));
1198       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1199     }
1200     if (LV && isKill2 && InsMI2)
1201       LV->replaceKillInstruction(Src2, MI, InsMI2);
1202     break;
1203   }
1204   }
1205
1206   MachineInstr *NewMI = MIB;
1207   MachineInstr *ExtMI =
1208     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1209     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1210     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1211
1212   if (LV) {
1213     // Update live variables
1214     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1215     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1216     if (isKill)
1217       LV->replaceKillInstruction(Src, MI, InsMI);
1218     if (isDead)
1219       LV->replaceKillInstruction(Dest, MI, ExtMI);
1220   }
1221
1222   return ExtMI;
1223 }
1224
1225 /// convertToThreeAddress - This method must be implemented by targets that
1226 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1227 /// may be able to convert a two-address instruction into a true
1228 /// three-address instruction on demand.  This allows the X86 target (for
1229 /// example) to convert ADD and SHL instructions into LEA instructions if they
1230 /// would require register copies due to two-addressness.
1231 ///
1232 /// This method returns a null pointer if the transformation cannot be
1233 /// performed, otherwise it returns the new instruction.
1234 ///
1235 MachineInstr *
1236 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1237                                     MachineBasicBlock::iterator &MBBI,
1238                                     LiveVariables *LV) const {
1239   MachineInstr *MI = MBBI;
1240   MachineFunction &MF = *MI->getParent()->getParent();
1241   // All instructions input are two-addr instructions.  Get the known operands.
1242   unsigned Dest = MI->getOperand(0).getReg();
1243   unsigned Src = MI->getOperand(1).getReg();
1244   bool isDead = MI->getOperand(0).isDead();
1245   bool isKill = MI->getOperand(1).isKill();
1246
1247   MachineInstr *NewMI = NULL;
1248   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1249   // we have better subtarget support, enable the 16-bit LEA generation here.
1250   // 16-bit LEA is also slow on Core2.
1251   bool DisableLEA16 = true;
1252   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1253
1254   unsigned MIOpc = MI->getOpcode();
1255   switch (MIOpc) {
1256   case X86::SHUFPSrri: {
1257     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1258     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1259
1260     unsigned B = MI->getOperand(1).getReg();
1261     unsigned C = MI->getOperand(2).getReg();
1262     if (B != C) return 0;
1263     unsigned A = MI->getOperand(0).getReg();
1264     unsigned M = MI->getOperand(3).getImm();
1265     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1266       .addReg(A, RegState::Define | getDeadRegState(isDead))
1267       .addReg(B, getKillRegState(isKill)).addImm(M);
1268     break;
1269   }
1270   case X86::SHL64ri: {
1271     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1272     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1273     // the flags produced by a shift yet, so this is safe.
1274     unsigned ShAmt = MI->getOperand(2).getImm();
1275     if (ShAmt == 0 || ShAmt >= 4) return 0;
1276
1277     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1278       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1279       .addReg(0).addImm(1 << ShAmt)
1280       .addReg(Src, getKillRegState(isKill))
1281       .addImm(0).addReg(0);
1282     break;
1283   }
1284   case X86::SHL32ri: {
1285     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1286     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1287     // the flags produced by a shift yet, so this is safe.
1288     unsigned ShAmt = MI->getOperand(2).getImm();
1289     if (ShAmt == 0 || ShAmt >= 4) return 0;
1290
1291     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1292     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1293       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1294       .addReg(0).addImm(1 << ShAmt)
1295       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1296     break;
1297   }
1298   case X86::SHL16ri: {
1299     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1300     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1301     // the flags produced by a shift yet, so this is safe.
1302     unsigned ShAmt = MI->getOperand(2).getImm();
1303     if (ShAmt == 0 || ShAmt >= 4) return 0;
1304
1305     if (DisableLEA16)
1306       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1307     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1308       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1309       .addReg(0).addImm(1 << ShAmt)
1310       .addReg(Src, getKillRegState(isKill))
1311       .addImm(0).addReg(0);
1312     break;
1313   }
1314   default: {
1315     // The following opcodes also sets the condition code register(s). Only
1316     // convert them to equivalent lea if the condition code register def's
1317     // are dead!
1318     if (hasLiveCondCodeDef(MI))
1319       return 0;
1320
1321     switch (MIOpc) {
1322     default: return 0;
1323     case X86::INC64r:
1324     case X86::INC32r:
1325     case X86::INC64_32r: {
1326       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1327       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1328         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1329       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1330                               .addReg(Dest, RegState::Define |
1331                                       getDeadRegState(isDead)),
1332                               Src, isKill, 1);
1333       break;
1334     }
1335     case X86::INC16r:
1336     case X86::INC64_16r:
1337       if (DisableLEA16)
1338         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1339       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1340       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1341                            .addReg(Dest, RegState::Define |
1342                                    getDeadRegState(isDead)),
1343                            Src, isKill, 1);
1344       break;
1345     case X86::DEC64r:
1346     case X86::DEC32r:
1347     case X86::DEC64_32r: {
1348       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1349       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1350         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1351       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1352                               .addReg(Dest, RegState::Define |
1353                                       getDeadRegState(isDead)),
1354                               Src, isKill, -1);
1355       break;
1356     }
1357     case X86::DEC16r:
1358     case X86::DEC64_16r:
1359       if (DisableLEA16)
1360         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1361       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1362       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1363                            .addReg(Dest, RegState::Define |
1364                                    getDeadRegState(isDead)),
1365                            Src, isKill, -1);
1366       break;
1367     case X86::ADD64rr:
1368     case X86::ADD32rr: {
1369       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1370       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1371         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1372       unsigned Src2 = MI->getOperand(2).getReg();
1373       bool isKill2 = MI->getOperand(2).isKill();
1374       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1375                         .addReg(Dest, RegState::Define |
1376                                 getDeadRegState(isDead)),
1377                         Src, isKill, Src2, isKill2);
1378       if (LV && isKill2)
1379         LV->replaceKillInstruction(Src2, MI, NewMI);
1380       break;
1381     }
1382     case X86::ADD16rr: {
1383       if (DisableLEA16)
1384         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1385       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1386       unsigned Src2 = MI->getOperand(2).getReg();
1387       bool isKill2 = MI->getOperand(2).isKill();
1388       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1389                         .addReg(Dest, RegState::Define |
1390                                 getDeadRegState(isDead)),
1391                         Src, isKill, Src2, isKill2);
1392       if (LV && isKill2)
1393         LV->replaceKillInstruction(Src2, MI, NewMI);
1394       break;
1395     }
1396     case X86::ADD64ri32:
1397     case X86::ADD64ri8:
1398       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1399       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1400                               .addReg(Dest, RegState::Define |
1401                                       getDeadRegState(isDead)),
1402                               Src, isKill, MI->getOperand(2).getImm());
1403       break;
1404     case X86::ADD32ri:
1405     case X86::ADD32ri8: {
1406       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1407       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1408       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1409                               .addReg(Dest, RegState::Define |
1410                                       getDeadRegState(isDead)),
1411                                 Src, isKill, MI->getOperand(2).getImm());
1412       break;
1413     }
1414     case X86::ADD16ri:
1415     case X86::ADD16ri8:
1416       if (DisableLEA16)
1417         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1418       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1419       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1420                               .addReg(Dest, RegState::Define |
1421                                       getDeadRegState(isDead)),
1422                               Src, isKill, MI->getOperand(2).getImm());
1423       break;
1424     }
1425   }
1426   }
1427
1428   if (!NewMI) return 0;
1429
1430   if (LV) {  // Update live variables
1431     if (isKill)
1432       LV->replaceKillInstruction(Src, MI, NewMI);
1433     if (isDead)
1434       LV->replaceKillInstruction(Dest, MI, NewMI);
1435   }
1436
1437   MFI->insert(MBBI, NewMI);          // Insert the new inst
1438   return NewMI;
1439 }
1440
1441 /// commuteInstruction - We have a few instructions that must be hacked on to
1442 /// commute them.
1443 ///
1444 MachineInstr *
1445 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1446   switch (MI->getOpcode()) {
1447   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1448   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1449   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1450   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1451   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1452   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1453     unsigned Opc;
1454     unsigned Size;
1455     switch (MI->getOpcode()) {
1456     default: llvm_unreachable("Unreachable!");
1457     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1458     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1459     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1460     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1461     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1462     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1463     }
1464     unsigned Amt = MI->getOperand(3).getImm();
1465     if (NewMI) {
1466       MachineFunction &MF = *MI->getParent()->getParent();
1467       MI = MF.CloneMachineInstr(MI);
1468       NewMI = false;
1469     }
1470     MI->setDesc(get(Opc));
1471     MI->getOperand(3).setImm(Size-Amt);
1472     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1473   }
1474   case X86::CMOVB16rr:
1475   case X86::CMOVB32rr:
1476   case X86::CMOVB64rr:
1477   case X86::CMOVAE16rr:
1478   case X86::CMOVAE32rr:
1479   case X86::CMOVAE64rr:
1480   case X86::CMOVE16rr:
1481   case X86::CMOVE32rr:
1482   case X86::CMOVE64rr:
1483   case X86::CMOVNE16rr:
1484   case X86::CMOVNE32rr:
1485   case X86::CMOVNE64rr:
1486   case X86::CMOVBE16rr:
1487   case X86::CMOVBE32rr:
1488   case X86::CMOVBE64rr:
1489   case X86::CMOVA16rr:
1490   case X86::CMOVA32rr:
1491   case X86::CMOVA64rr:
1492   case X86::CMOVL16rr:
1493   case X86::CMOVL32rr:
1494   case X86::CMOVL64rr:
1495   case X86::CMOVGE16rr:
1496   case X86::CMOVGE32rr:
1497   case X86::CMOVGE64rr:
1498   case X86::CMOVLE16rr:
1499   case X86::CMOVLE32rr:
1500   case X86::CMOVLE64rr:
1501   case X86::CMOVG16rr:
1502   case X86::CMOVG32rr:
1503   case X86::CMOVG64rr:
1504   case X86::CMOVS16rr:
1505   case X86::CMOVS32rr:
1506   case X86::CMOVS64rr:
1507   case X86::CMOVNS16rr:
1508   case X86::CMOVNS32rr:
1509   case X86::CMOVNS64rr:
1510   case X86::CMOVP16rr:
1511   case X86::CMOVP32rr:
1512   case X86::CMOVP64rr:
1513   case X86::CMOVNP16rr:
1514   case X86::CMOVNP32rr:
1515   case X86::CMOVNP64rr:
1516   case X86::CMOVO16rr:
1517   case X86::CMOVO32rr:
1518   case X86::CMOVO64rr:
1519   case X86::CMOVNO16rr:
1520   case X86::CMOVNO32rr:
1521   case X86::CMOVNO64rr: {
1522     unsigned Opc = 0;
1523     switch (MI->getOpcode()) {
1524     default: break;
1525     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1526     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1527     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1528     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1529     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1530     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1531     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1532     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1533     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1534     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1535     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1536     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1537     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1538     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1539     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1540     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1541     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1542     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1543     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1544     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1545     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1546     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1547     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1548     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1549     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1550     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1551     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1552     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1553     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1554     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1555     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1556     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1557     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1558     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1559     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1560     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1561     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1562     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1563     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1564     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1565     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1566     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1567     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1568     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1569     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1570     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1571     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1572     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1573     }
1574     if (NewMI) {
1575       MachineFunction &MF = *MI->getParent()->getParent();
1576       MI = MF.CloneMachineInstr(MI);
1577       NewMI = false;
1578     }
1579     MI->setDesc(get(Opc));
1580     // Fallthrough intended.
1581   }
1582   default:
1583     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1584   }
1585 }
1586
1587 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1588   switch (BrOpc) {
1589   default: return X86::COND_INVALID;
1590   case X86::JE_4:  return X86::COND_E;
1591   case X86::JNE_4: return X86::COND_NE;
1592   case X86::JL_4:  return X86::COND_L;
1593   case X86::JLE_4: return X86::COND_LE;
1594   case X86::JG_4:  return X86::COND_G;
1595   case X86::JGE_4: return X86::COND_GE;
1596   case X86::JB_4:  return X86::COND_B;
1597   case X86::JBE_4: return X86::COND_BE;
1598   case X86::JA_4:  return X86::COND_A;
1599   case X86::JAE_4: return X86::COND_AE;
1600   case X86::JS_4:  return X86::COND_S;
1601   case X86::JNS_4: return X86::COND_NS;
1602   case X86::JP_4:  return X86::COND_P;
1603   case X86::JNP_4: return X86::COND_NP;
1604   case X86::JO_4:  return X86::COND_O;
1605   case X86::JNO_4: return X86::COND_NO;
1606   }
1607 }
1608
1609 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1610   switch (CC) {
1611   default: llvm_unreachable("Illegal condition code!");
1612   case X86::COND_E:  return X86::JE_4;
1613   case X86::COND_NE: return X86::JNE_4;
1614   case X86::COND_L:  return X86::JL_4;
1615   case X86::COND_LE: return X86::JLE_4;
1616   case X86::COND_G:  return X86::JG_4;
1617   case X86::COND_GE: return X86::JGE_4;
1618   case X86::COND_B:  return X86::JB_4;
1619   case X86::COND_BE: return X86::JBE_4;
1620   case X86::COND_A:  return X86::JA_4;
1621   case X86::COND_AE: return X86::JAE_4;
1622   case X86::COND_S:  return X86::JS_4;
1623   case X86::COND_NS: return X86::JNS_4;
1624   case X86::COND_P:  return X86::JP_4;
1625   case X86::COND_NP: return X86::JNP_4;
1626   case X86::COND_O:  return X86::JO_4;
1627   case X86::COND_NO: return X86::JNO_4;
1628   }
1629 }
1630
1631 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1632 /// e.g. turning COND_E to COND_NE.
1633 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1634   switch (CC) {
1635   default: llvm_unreachable("Illegal condition code!");
1636   case X86::COND_E:  return X86::COND_NE;
1637   case X86::COND_NE: return X86::COND_E;
1638   case X86::COND_L:  return X86::COND_GE;
1639   case X86::COND_LE: return X86::COND_G;
1640   case X86::COND_G:  return X86::COND_LE;
1641   case X86::COND_GE: return X86::COND_L;
1642   case X86::COND_B:  return X86::COND_AE;
1643   case X86::COND_BE: return X86::COND_A;
1644   case X86::COND_A:  return X86::COND_BE;
1645   case X86::COND_AE: return X86::COND_B;
1646   case X86::COND_S:  return X86::COND_NS;
1647   case X86::COND_NS: return X86::COND_S;
1648   case X86::COND_P:  return X86::COND_NP;
1649   case X86::COND_NP: return X86::COND_P;
1650   case X86::COND_O:  return X86::COND_NO;
1651   case X86::COND_NO: return X86::COND_O;
1652   }
1653 }
1654
1655 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1656   const TargetInstrDesc &TID = MI->getDesc();
1657   if (!TID.isTerminator()) return false;
1658
1659   // Conditional branch is a special case.
1660   if (TID.isBranch() && !TID.isBarrier())
1661     return true;
1662   if (!TID.isPredicable())
1663     return true;
1664   return !isPredicated(MI);
1665 }
1666
1667 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1668 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1669                                                const X86InstrInfo &TII) {
1670   if (MI->getOpcode() == X86::FP_REG_KILL)
1671     return false;
1672   return TII.isUnpredicatedTerminator(MI);
1673 }
1674
1675 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1676                                  MachineBasicBlock *&TBB,
1677                                  MachineBasicBlock *&FBB,
1678                                  SmallVectorImpl<MachineOperand> &Cond,
1679                                  bool AllowModify) const {
1680   // Start from the bottom of the block and work up, examining the
1681   // terminator instructions.
1682   MachineBasicBlock::iterator I = MBB.end();
1683   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1684   while (I != MBB.begin()) {
1685     --I;
1686     if (I->isDebugValue())
1687       continue;
1688
1689     // Working from the bottom, when we see a non-terminator instruction, we're
1690     // done.
1691     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1692       break;
1693
1694     // A terminator that isn't a branch can't easily be handled by this
1695     // analysis.
1696     if (!I->getDesc().isBranch())
1697       return true;
1698
1699     // Handle unconditional branches.
1700     if (I->getOpcode() == X86::JMP_4) {
1701       UnCondBrIter = I;
1702
1703       if (!AllowModify) {
1704         TBB = I->getOperand(0).getMBB();
1705         continue;
1706       }
1707
1708       // If the block has any instructions after a JMP, delete them.
1709       while (llvm::next(I) != MBB.end())
1710         llvm::next(I)->eraseFromParent();
1711
1712       Cond.clear();
1713       FBB = 0;
1714
1715       // Delete the JMP if it's equivalent to a fall-through.
1716       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1717         TBB = 0;
1718         I->eraseFromParent();
1719         I = MBB.end();
1720         UnCondBrIter = MBB.end();
1721         continue;
1722       }
1723
1724       // TBB is used to indicate the unconditional destination.
1725       TBB = I->getOperand(0).getMBB();
1726       continue;
1727     }
1728
1729     // Handle conditional branches.
1730     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1731     if (BranchCode == X86::COND_INVALID)
1732       return true;  // Can't handle indirect branch.
1733
1734     // Working from the bottom, handle the first conditional branch.
1735     if (Cond.empty()) {
1736       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1737       if (AllowModify && UnCondBrIter != MBB.end() &&
1738           MBB.isLayoutSuccessor(TargetBB)) {
1739         // If we can modify the code and it ends in something like:
1740         //
1741         //     jCC L1
1742         //     jmp L2
1743         //   L1:
1744         //     ...
1745         //   L2:
1746         //
1747         // Then we can change this to:
1748         //
1749         //     jnCC L2
1750         //   L1:
1751         //     ...
1752         //   L2:
1753         //
1754         // Which is a bit more efficient.
1755         // We conditionally jump to the fall-through block.
1756         BranchCode = GetOppositeBranchCondition(BranchCode);
1757         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1758         MachineBasicBlock::iterator OldInst = I;
1759
1760         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1761           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1762         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1763           .addMBB(TargetBB);
1764         MBB.addSuccessor(TargetBB);
1765
1766         OldInst->eraseFromParent();
1767         UnCondBrIter->eraseFromParent();
1768
1769         // Restart the analysis.
1770         UnCondBrIter = MBB.end();
1771         I = MBB.end();
1772         continue;
1773       }
1774
1775       FBB = TBB;
1776       TBB = I->getOperand(0).getMBB();
1777       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1778       continue;
1779     }
1780
1781     // Handle subsequent conditional branches. Only handle the case where all
1782     // conditional branches branch to the same destination and their condition
1783     // opcodes fit one of the special multi-branch idioms.
1784     assert(Cond.size() == 1);
1785     assert(TBB);
1786
1787     // Only handle the case where all conditional branches branch to the same
1788     // destination.
1789     if (TBB != I->getOperand(0).getMBB())
1790       return true;
1791
1792     // If the conditions are the same, we can leave them alone.
1793     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1794     if (OldBranchCode == BranchCode)
1795       continue;
1796
1797     // If they differ, see if they fit one of the known patterns. Theoretically,
1798     // we could handle more patterns here, but we shouldn't expect to see them
1799     // if instruction selection has done a reasonable job.
1800     if ((OldBranchCode == X86::COND_NP &&
1801          BranchCode == X86::COND_E) ||
1802         (OldBranchCode == X86::COND_E &&
1803          BranchCode == X86::COND_NP))
1804       BranchCode = X86::COND_NP_OR_E;
1805     else if ((OldBranchCode == X86::COND_P &&
1806               BranchCode == X86::COND_NE) ||
1807              (OldBranchCode == X86::COND_NE &&
1808               BranchCode == X86::COND_P))
1809       BranchCode = X86::COND_NE_OR_P;
1810     else
1811       return true;
1812
1813     // Update the MachineOperand.
1814     Cond[0].setImm(BranchCode);
1815   }
1816
1817   return false;
1818 }
1819
1820 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1821   MachineBasicBlock::iterator I = MBB.end();
1822   unsigned Count = 0;
1823
1824   while (I != MBB.begin()) {
1825     --I;
1826     if (I->isDebugValue())
1827       continue;
1828     if (I->getOpcode() != X86::JMP_4 &&
1829         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1830       break;
1831     // Remove the branch.
1832     I->eraseFromParent();
1833     I = MBB.end();
1834     ++Count;
1835   }
1836
1837   return Count;
1838 }
1839
1840 unsigned
1841 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1842                            MachineBasicBlock *FBB,
1843                            const SmallVectorImpl<MachineOperand> &Cond,
1844                            DebugLoc DL) const {
1845   // Shouldn't be a fall through.
1846   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1847   assert((Cond.size() == 1 || Cond.size() == 0) &&
1848          "X86 branch conditions have one component!");
1849
1850   if (Cond.empty()) {
1851     // Unconditional branch?
1852     assert(!FBB && "Unconditional branch with multiple successors!");
1853     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1854     return 1;
1855   }
1856
1857   // Conditional branch.
1858   unsigned Count = 0;
1859   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1860   switch (CC) {
1861   case X86::COND_NP_OR_E:
1862     // Synthesize NP_OR_E with two branches.
1863     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1864     ++Count;
1865     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1866     ++Count;
1867     break;
1868   case X86::COND_NE_OR_P:
1869     // Synthesize NE_OR_P with two branches.
1870     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1871     ++Count;
1872     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1873     ++Count;
1874     break;
1875   default: {
1876     unsigned Opc = GetCondBranchFromCond(CC);
1877     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1878     ++Count;
1879   }
1880   }
1881   if (FBB) {
1882     // Two-way Conditional branch. Insert the second branch.
1883     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1884     ++Count;
1885   }
1886   return Count;
1887 }
1888
1889 /// isHReg - Test if the given register is a physical h register.
1890 static bool isHReg(unsigned Reg) {
1891   return X86::GR8_ABCD_HRegClass.contains(Reg);
1892 }
1893
1894 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1895                                 MachineBasicBlock::iterator MI,
1896                                 unsigned DestReg, unsigned SrcReg,
1897                                 const TargetRegisterClass *DestRC,
1898                                 const TargetRegisterClass *SrcRC,
1899                                 DebugLoc DL) const {
1900
1901   // Determine if DstRC and SrcRC have a common superclass in common.
1902   const TargetRegisterClass *CommonRC = DestRC;
1903   if (DestRC == SrcRC)
1904     /* Source and destination have the same register class. */;
1905   else if (CommonRC->hasSuperClass(SrcRC))
1906     CommonRC = SrcRC;
1907   else if (!DestRC->hasSubClass(SrcRC)) {
1908     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1909     // but we want to copy them as GR64. Similarly, for GR32_NOREX and
1910     // GR32_NOSP, copy as GR32.
1911     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1912         DestRC->hasSuperClass(&X86::GR64RegClass))
1913       CommonRC = &X86::GR64RegClass;
1914     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1915              DestRC->hasSuperClass(&X86::GR32RegClass))
1916       CommonRC = &X86::GR32RegClass;
1917     else if (SrcRC->hasSuperClass(&X86::GR8RegClass) &&
1918              DestRC->hasSuperClass(&X86::GR8RegClass))
1919       CommonRC = &X86::GR8RegClass;
1920     else
1921       CommonRC = 0;
1922   }
1923
1924   if (CommonRC) {
1925     unsigned Opc;
1926     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1927       Opc = X86::MOV64rr;
1928     } else if (CommonRC == &X86::GR32RegClass ||
1929                CommonRC == &X86::GR32_NOSPRegClass) {
1930       Opc = X86::MOV32rr;
1931     } else if (CommonRC == &X86::GR16RegClass) {
1932       Opc = X86::MOV16rr;
1933     } else if (CommonRC == &X86::GR8RegClass) {
1934       // Copying to or from a physical H register on x86-64 requires a NOREX
1935       // move.  Otherwise use a normal move.
1936       if ((isHReg(DestReg) || isHReg(SrcReg) ||
1937            SrcRC == &X86::GR8_ABCD_HRegClass ||
1938            DestRC == &X86::GR8_ABCD_HRegClass) &&
1939           TM.getSubtarget<X86Subtarget>().is64Bit())
1940         Opc = X86::MOV8rr_NOREX;
1941       else
1942         Opc = X86::MOV8rr;
1943     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1944       Opc = X86::MOV64rr;
1945     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1946       Opc = X86::MOV32rr;
1947     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1948       Opc = X86::MOV16rr;
1949     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1950       Opc = X86::MOV8rr;
1951     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1952       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1953         Opc = X86::MOV8rr_NOREX;
1954       else
1955         Opc = X86::MOV8rr;
1956     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1957                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1958       Opc = X86::MOV64rr;
1959     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1960       Opc = X86::MOV32rr;
1961     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1962       Opc = X86::MOV16rr;
1963     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1964       Opc = X86::MOV8rr;
1965     } else if (CommonRC == &X86::GR64_TCRegClass) {
1966       Opc = X86::MOV64rr_TC;
1967     } else if (CommonRC == &X86::GR32_TCRegClass) {
1968       Opc = X86::MOV32rr_TC;
1969     } else if (CommonRC == &X86::RFP32RegClass) {
1970       Opc = X86::MOV_Fp3232;
1971     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1972       Opc = X86::MOV_Fp6464;
1973     } else if (CommonRC == &X86::RFP80RegClass) {
1974       Opc = X86::MOV_Fp8080;
1975     } else if (CommonRC == &X86::FR32RegClass) {
1976       Opc = X86::FsMOVAPSrr;
1977     } else if (CommonRC == &X86::FR64RegClass) {
1978       Opc = X86::FsMOVAPDrr;
1979     } else if (CommonRC == &X86::VR128RegClass) {
1980       Opc = X86::MOVAPSrr;
1981     } else if (CommonRC == &X86::VR64RegClass) {
1982       Opc = X86::MMX_MOVQ64rr;
1983     } else {
1984       return false;
1985     }
1986     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1987     return true;
1988   }
1989
1990   // Moving EFLAGS to / from another register requires a push and a pop.
1991   if (SrcRC == &X86::CCRRegClass) {
1992     if (SrcReg != X86::EFLAGS)
1993       return false;
1994     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1995       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1996       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1997       return true;
1998     } else if (DestRC == &X86::GR32RegClass ||
1999                DestRC == &X86::GR32_NOSPRegClass) {
2000       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
2001       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
2002       return true;
2003     }
2004   } else if (DestRC == &X86::CCRRegClass) {
2005     if (DestReg != X86::EFLAGS)
2006       return false;
2007     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
2008       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
2009       BuildMI(MBB, MI, DL, get(X86::POPF64));
2010       return true;
2011     } else if (SrcRC == &X86::GR32RegClass ||
2012                DestRC == &X86::GR32_NOSPRegClass) {
2013       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
2014       BuildMI(MBB, MI, DL, get(X86::POPF32));
2015       return true;
2016     }
2017   }
2018
2019   // Moving from ST(0) turns into FpGET_ST0_32 etc.
2020   if (SrcRC == &X86::RSTRegClass) {
2021     // Copying from ST(0)/ST(1).
2022     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
2023       // Can only copy from ST(0)/ST(1) right now
2024       return false;
2025     bool isST0 = SrcReg == X86::ST0;
2026     unsigned Opc;
2027     if (DestRC == &X86::RFP32RegClass)
2028       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
2029     else if (DestRC == &X86::RFP64RegClass)
2030       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
2031     else {
2032       if (DestRC != &X86::RFP80RegClass)
2033         return false;
2034       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
2035     }
2036     BuildMI(MBB, MI, DL, get(Opc), DestReg);
2037     return true;
2038   }
2039
2040   // Moving to ST(0) turns into FpSET_ST0_32 etc.
2041   if (DestRC == &X86::RSTRegClass) {
2042     // Copying to ST(0) / ST(1).
2043     if (DestReg != X86::ST0 && DestReg != X86::ST1)
2044       // Can only copy to TOS right now
2045       return false;
2046     bool isST0 = DestReg == X86::ST0;
2047     unsigned Opc;
2048     if (SrcRC == &X86::RFP32RegClass)
2049       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
2050     else if (SrcRC == &X86::RFP64RegClass)
2051       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
2052     else {
2053       if (SrcRC != &X86::RFP80RegClass)
2054         return false;
2055       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
2056     }
2057     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
2058     return true;
2059   }
2060
2061   // Not yet supported!
2062   return false;
2063 }
2064
2065 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
2066                                MachineBasicBlock::iterator MI, DebugLoc DL,
2067                                unsigned DestReg, unsigned SrcReg,
2068                                bool KillSrc) const {
2069   // First deal with the normal symmetric copies.
2070   unsigned Opc = 0;
2071   if (X86::GR64RegClass.contains(DestReg, SrcReg))
2072     Opc = X86::MOV64rr;
2073   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
2074     Opc = X86::MOV32rr;
2075   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
2076     Opc = X86::MOV16rr;
2077   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
2078     // Copying to or from a physical H register on x86-64 requires a NOREX
2079     // move.  Otherwise use a normal move.
2080     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
2081         TM.getSubtarget<X86Subtarget>().is64Bit())
2082       Opc = X86::MOV8rr_NOREX;
2083     else
2084       Opc = X86::MOV8rr;
2085   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
2086     Opc = X86::MOVAPSrr;
2087   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
2088     Opc = X86::MMX_MOVQ64rr;
2089
2090   if (Opc) {
2091     BuildMI(MBB, MI, DL, get(Opc), DestReg)
2092       .addReg(SrcReg, getKillRegState(KillSrc));
2093     return;
2094   }
2095
2096   // Moving EFLAGS to / from another register requires a push and a pop.
2097   if (SrcReg == X86::EFLAGS) {
2098     if (X86::GR64RegClass.contains(DestReg)) {
2099       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
2100       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
2101       return;
2102     } else if (X86::GR32RegClass.contains(DestReg)) {
2103       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
2104       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
2105       return;
2106     }
2107   }
2108   if (DestReg == X86::EFLAGS) {
2109     if (X86::GR64RegClass.contains(SrcReg)) {
2110       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
2111         .addReg(SrcReg, getKillRegState(KillSrc));
2112       BuildMI(MBB, MI, DL, get(X86::POPF64));
2113       return;
2114     } else if (X86::GR32RegClass.contains(SrcReg)) {
2115       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
2116         .addReg(SrcReg, getKillRegState(KillSrc));
2117       BuildMI(MBB, MI, DL, get(X86::POPF32));
2118       return;
2119     }
2120   }
2121
2122   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2123                << " to " << RI.getName(DestReg) << '\n');
2124   llvm_unreachable("Cannot emit physreg copy instruction");
2125 }
2126
2127 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2128                                       const TargetRegisterClass *RC,
2129                                       bool isStackAligned,
2130                                       const TargetMachine &TM,
2131                                       bool load) {
2132   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
2133     return load ? X86::MOV64rm : X86::MOV64mr;
2134   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
2135     return load ? X86::MOV32rm : X86::MOV32mr;
2136   } else if (RC == &X86::GR16RegClass) {
2137     return load ? X86::MOV16rm : X86::MOV16mr;
2138   } else if (RC == &X86::GR8RegClass) {
2139     // Copying to or from a physical H register on x86-64 requires a NOREX
2140     // move.  Otherwise use a normal move.
2141     if (isHReg(Reg) &&
2142         TM.getSubtarget<X86Subtarget>().is64Bit())
2143       return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2144     else
2145       return load ? X86::MOV8rm : X86::MOV8mr;
2146   } else if (RC == &X86::GR64_ABCDRegClass) {
2147     return load ? X86::MOV64rm : X86::MOV64mr;
2148   } else if (RC == &X86::GR32_ABCDRegClass) {
2149     return load ? X86::MOV32rm : X86::MOV32mr;
2150   } else if (RC == &X86::GR16_ABCDRegClass) {
2151     return load ? X86::MOV16rm : X86::MOV16mr;
2152   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2153     return load ? X86::MOV8rm :X86::MOV8mr;
2154   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2155     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2156       return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2157     else
2158       return load ? X86::MOV8rm : X86::MOV8mr;
2159   } else if (RC == &X86::GR64_NOREXRegClass ||
2160              RC == &X86::GR64_NOREX_NOSPRegClass) {
2161     return load ? X86::MOV64rm : X86::MOV64mr;
2162   } else if (RC == &X86::GR32_NOREXRegClass) {
2163     return load ? X86::MOV32rm : X86::MOV32mr;
2164   } else if (RC == &X86::GR16_NOREXRegClass) {
2165     return load ? X86::MOV16rm : X86::MOV16mr;
2166   } else if (RC == &X86::GR8_NOREXRegClass) {
2167     return load ? X86::MOV8rm : X86::MOV8mr;
2168   } else if (RC == &X86::GR64_TCRegClass) {
2169     return load ? X86::MOV64rm_TC : X86::MOV64mr_TC;
2170   } else if (RC == &X86::GR32_TCRegClass) {
2171     return load ? X86::MOV32rm_TC : X86::MOV32mr_TC;
2172   } else if (RC == &X86::RFP80RegClass) {
2173     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2174   } else if (RC == &X86::RFP64RegClass) {
2175     return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2176   } else if (RC == &X86::RFP32RegClass) {
2177     return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2178   } else if (RC == &X86::FR32RegClass) {
2179     return load ? X86::MOVSSrm : X86::MOVSSmr;
2180   } else if (RC == &X86::FR64RegClass) {
2181     return load ? X86::MOVSDrm : X86::MOVSDmr;
2182   } else if (RC == &X86::VR128RegClass) {
2183     // If stack is realigned we can use aligned stores.
2184     if (isStackAligned)
2185       return load ? X86::MOVAPSrm : X86::MOVAPSmr;
2186     else
2187       return load ? X86::MOVUPSrm : X86::MOVUPSmr;
2188   } else if (RC == &X86::VR64RegClass) {
2189     return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2190   } else {
2191     llvm_unreachable("Unknown regclass");
2192   }
2193 }
2194
2195 static unsigned getStoreRegOpcode(unsigned SrcReg,
2196                                   const TargetRegisterClass *RC,
2197                                   bool isStackAligned,
2198                                   TargetMachine &TM) {
2199   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2200 }
2201
2202
2203 static unsigned getLoadRegOpcode(unsigned DestReg,
2204                                  const TargetRegisterClass *RC,
2205                                  bool isStackAligned,
2206                                  const TargetMachine &TM) {
2207   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2208 }
2209
2210 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2211                                        MachineBasicBlock::iterator MI,
2212                                        unsigned SrcReg, bool isKill, int FrameIdx,
2213                                        const TargetRegisterClass *RC,
2214                                        const TargetRegisterInfo *TRI) const {
2215   const MachineFunction &MF = *MBB.getParent();
2216   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2217   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2218   DebugLoc DL = MBB.findDebugLoc(MI);
2219   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2220     .addReg(SrcReg, getKillRegState(isKill));
2221 }
2222
2223 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2224                                   bool isKill,
2225                                   SmallVectorImpl<MachineOperand> &Addr,
2226                                   const TargetRegisterClass *RC,
2227                                   MachineInstr::mmo_iterator MMOBegin,
2228                                   MachineInstr::mmo_iterator MMOEnd,
2229                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2230   bool isAligned = *MMOBegin && (*MMOBegin)->getAlignment() >= 16;
2231   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2232   DebugLoc DL;
2233   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2234   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2235     MIB.addOperand(Addr[i]);
2236   MIB.addReg(SrcReg, getKillRegState(isKill));
2237   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2238   NewMIs.push_back(MIB);
2239 }
2240
2241
2242 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2243                                         MachineBasicBlock::iterator MI,
2244                                         unsigned DestReg, int FrameIdx,
2245                                         const TargetRegisterClass *RC,
2246                                         const TargetRegisterInfo *TRI) const {
2247   const MachineFunction &MF = *MBB.getParent();
2248   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2249   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2250   DebugLoc DL = MBB.findDebugLoc(MI);
2251   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2252 }
2253
2254 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2255                                  SmallVectorImpl<MachineOperand> &Addr,
2256                                  const TargetRegisterClass *RC,
2257                                  MachineInstr::mmo_iterator MMOBegin,
2258                                  MachineInstr::mmo_iterator MMOEnd,
2259                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2260   bool isAligned = *MMOBegin && (*MMOBegin)->getAlignment() >= 16;
2261   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2262   DebugLoc DL;
2263   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2264   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2265     MIB.addOperand(Addr[i]);
2266   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2267   NewMIs.push_back(MIB);
2268 }
2269
2270 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2271                                              MachineBasicBlock::iterator MI,
2272                                         const std::vector<CalleeSavedInfo> &CSI,
2273                                           const TargetRegisterInfo *TRI) const {
2274   if (CSI.empty())
2275     return false;
2276
2277   DebugLoc DL = MBB.findDebugLoc(MI);
2278
2279   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2280   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2281   unsigned SlotSize = is64Bit ? 8 : 4;
2282
2283   MachineFunction &MF = *MBB.getParent();
2284   unsigned FPReg = RI.getFrameRegister(MF);
2285   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2286   unsigned CalleeFrameSize = 0;
2287
2288   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2289   for (unsigned i = CSI.size(); i != 0; --i) {
2290     unsigned Reg = CSI[i-1].getReg();
2291     // Add the callee-saved register as live-in. It's killed at the spill.
2292     MBB.addLiveIn(Reg);
2293     if (Reg == FPReg)
2294       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2295       continue;
2296     if (!X86::VR128RegClass.contains(Reg) && !isWin64) {
2297       CalleeFrameSize += SlotSize;
2298       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2299     } else {
2300       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(),
2301                           &X86::VR128RegClass, &RI);
2302     }
2303   }
2304
2305   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2306   return true;
2307 }
2308
2309 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2310                                                MachineBasicBlock::iterator MI,
2311                                         const std::vector<CalleeSavedInfo> &CSI,
2312                                           const TargetRegisterInfo *TRI) const {
2313   if (CSI.empty())
2314     return false;
2315
2316   DebugLoc DL = MBB.findDebugLoc(MI);
2317
2318   MachineFunction &MF = *MBB.getParent();
2319   unsigned FPReg = RI.getFrameRegister(MF);
2320   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2321   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2322   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2323   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2324     unsigned Reg = CSI[i].getReg();
2325     if (Reg == FPReg)
2326       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2327       continue;
2328     if (!X86::VR128RegClass.contains(Reg) && !isWin64) {
2329       BuildMI(MBB, MI, DL, get(Opc), Reg);
2330     } else {
2331       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(),
2332                            &X86::VR128RegClass, &RI);
2333     }
2334   }
2335   return true;
2336 }
2337
2338 MachineInstr*
2339 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2340                                        int FrameIx, uint64_t Offset,
2341                                        const MDNode *MDPtr,
2342                                        DebugLoc DL) const {
2343   X86AddressMode AM;
2344   AM.BaseType = X86AddressMode::FrameIndexBase;
2345   AM.Base.FrameIndex = FrameIx;
2346   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2347   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2348   return &*MIB;
2349 }
2350
2351 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2352                                      const SmallVectorImpl<MachineOperand> &MOs,
2353                                      MachineInstr *MI,
2354                                      const TargetInstrInfo &TII) {
2355   // Create the base instruction with the memory operand as the first part.
2356   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2357                                               MI->getDebugLoc(), true);
2358   MachineInstrBuilder MIB(NewMI);
2359   unsigned NumAddrOps = MOs.size();
2360   for (unsigned i = 0; i != NumAddrOps; ++i)
2361     MIB.addOperand(MOs[i]);
2362   if (NumAddrOps < 4)  // FrameIndex only
2363     addOffset(MIB, 0);
2364
2365   // Loop over the rest of the ri operands, converting them over.
2366   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2367   for (unsigned i = 0; i != NumOps; ++i) {
2368     MachineOperand &MO = MI->getOperand(i+2);
2369     MIB.addOperand(MO);
2370   }
2371   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2372     MachineOperand &MO = MI->getOperand(i);
2373     MIB.addOperand(MO);
2374   }
2375   return MIB;
2376 }
2377
2378 static MachineInstr *FuseInst(MachineFunction &MF,
2379                               unsigned Opcode, unsigned OpNo,
2380                               const SmallVectorImpl<MachineOperand> &MOs,
2381                               MachineInstr *MI, const TargetInstrInfo &TII) {
2382   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2383                                               MI->getDebugLoc(), true);
2384   MachineInstrBuilder MIB(NewMI);
2385
2386   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2387     MachineOperand &MO = MI->getOperand(i);
2388     if (i == OpNo) {
2389       assert(MO.isReg() && "Expected to fold into reg operand!");
2390       unsigned NumAddrOps = MOs.size();
2391       for (unsigned i = 0; i != NumAddrOps; ++i)
2392         MIB.addOperand(MOs[i]);
2393       if (NumAddrOps < 4)  // FrameIndex only
2394         addOffset(MIB, 0);
2395     } else {
2396       MIB.addOperand(MO);
2397     }
2398   }
2399   return MIB;
2400 }
2401
2402 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2403                                 const SmallVectorImpl<MachineOperand> &MOs,
2404                                 MachineInstr *MI) {
2405   MachineFunction &MF = *MI->getParent()->getParent();
2406   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2407
2408   unsigned NumAddrOps = MOs.size();
2409   for (unsigned i = 0; i != NumAddrOps; ++i)
2410     MIB.addOperand(MOs[i]);
2411   if (NumAddrOps < 4)  // FrameIndex only
2412     addOffset(MIB, 0);
2413   return MIB.addImm(0);
2414 }
2415
2416 MachineInstr*
2417 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2418                                     MachineInstr *MI, unsigned i,
2419                                     const SmallVectorImpl<MachineOperand> &MOs,
2420                                     unsigned Size, unsigned Align) const {
2421   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2422   bool isTwoAddrFold = false;
2423   unsigned NumOps = MI->getDesc().getNumOperands();
2424   bool isTwoAddr = NumOps > 1 &&
2425     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2426
2427   MachineInstr *NewMI = NULL;
2428   // Folding a memory location into the two-address part of a two-address
2429   // instruction is different than folding it other places.  It requires
2430   // replacing the *two* registers with the memory location.
2431   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2432       MI->getOperand(0).isReg() &&
2433       MI->getOperand(1).isReg() &&
2434       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2435     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2436     isTwoAddrFold = true;
2437   } else if (i == 0) { // If operand 0
2438     if (MI->getOpcode() == X86::MOV64r0)
2439       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2440     else if (MI->getOpcode() == X86::MOV32r0)
2441       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2442     else if (MI->getOpcode() == X86::MOV16r0)
2443       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2444     else if (MI->getOpcode() == X86::MOV8r0)
2445       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2446     if (NewMI)
2447       return NewMI;
2448
2449     OpcodeTablePtr = &RegOp2MemOpTable0;
2450   } else if (i == 1) {
2451     OpcodeTablePtr = &RegOp2MemOpTable1;
2452   } else if (i == 2) {
2453     OpcodeTablePtr = &RegOp2MemOpTable2;
2454   }
2455
2456   // If table selected...
2457   if (OpcodeTablePtr) {
2458     // Find the Opcode to fuse
2459     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2460       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2461     if (I != OpcodeTablePtr->end()) {
2462       unsigned Opcode = I->second.first;
2463       unsigned MinAlign = I->second.second;
2464       if (Align < MinAlign)
2465         return NULL;
2466       bool NarrowToMOV32rm = false;
2467       if (Size) {
2468         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2469         if (Size < RCSize) {
2470           // Check if it's safe to fold the load. If the size of the object is
2471           // narrower than the load width, then it's not.
2472           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2473             return NULL;
2474           // If this is a 64-bit load, but the spill slot is 32, then we can do
2475           // a 32-bit load which is implicitly zero-extended. This likely is due
2476           // to liveintervalanalysis remat'ing a load from stack slot.
2477           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2478             return NULL;
2479           Opcode = X86::MOV32rm;
2480           NarrowToMOV32rm = true;
2481         }
2482       }
2483
2484       if (isTwoAddrFold)
2485         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2486       else
2487         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2488
2489       if (NarrowToMOV32rm) {
2490         // If this is the special case where we use a MOV32rm to load a 32-bit
2491         // value and zero-extend the top bits. Change the destination register
2492         // to a 32-bit one.
2493         unsigned DstReg = NewMI->getOperand(0).getReg();
2494         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2495           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2496                                                    X86::sub_32bit));
2497         else
2498           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2499       }
2500       return NewMI;
2501     }
2502   }
2503
2504   // No fusion
2505   if (PrintFailedFusing && !MI->isCopy())
2506     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2507   return NULL;
2508 }
2509
2510
2511 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2512                                                   MachineInstr *MI,
2513                                            const SmallVectorImpl<unsigned> &Ops,
2514                                                   int FrameIndex) const {
2515   // Check switch flag
2516   if (NoFusing) return NULL;
2517
2518   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2519     switch (MI->getOpcode()) {
2520     case X86::CVTSD2SSrr:
2521     case X86::Int_CVTSD2SSrr:
2522     case X86::CVTSS2SDrr:
2523     case X86::Int_CVTSS2SDrr:
2524     case X86::RCPSSr:
2525     case X86::RCPSSr_Int:
2526     case X86::ROUNDSDr_Int:
2527     case X86::ROUNDSSr_Int:
2528     case X86::RSQRTSSr:
2529     case X86::RSQRTSSr_Int:
2530     case X86::SQRTSSr:
2531     case X86::SQRTSSr_Int:
2532       return 0;
2533     }
2534
2535   const MachineFrameInfo *MFI = MF.getFrameInfo();
2536   unsigned Size = MFI->getObjectSize(FrameIndex);
2537   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2538   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2539     unsigned NewOpc = 0;
2540     unsigned RCSize = 0;
2541     switch (MI->getOpcode()) {
2542     default: return NULL;
2543     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2544     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2545     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2546     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2547     }
2548     // Check if it's safe to fold the load. If the size of the object is
2549     // narrower than the load width, then it's not.
2550     if (Size < RCSize)
2551       return NULL;
2552     // Change to CMPXXri r, 0 first.
2553     MI->setDesc(get(NewOpc));
2554     MI->getOperand(1).ChangeToImmediate(0);
2555   } else if (Ops.size() != 1)
2556     return NULL;
2557
2558   SmallVector<MachineOperand,4> MOs;
2559   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2560   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2561 }
2562
2563 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2564                                                   MachineInstr *MI,
2565                                            const SmallVectorImpl<unsigned> &Ops,
2566                                                   MachineInstr *LoadMI) const {
2567   // Check switch flag
2568   if (NoFusing) return NULL;
2569
2570   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2571     switch (MI->getOpcode()) {
2572     case X86::CVTSD2SSrr:
2573     case X86::Int_CVTSD2SSrr:
2574     case X86::CVTSS2SDrr:
2575     case X86::Int_CVTSS2SDrr:
2576     case X86::RCPSSr:
2577     case X86::RCPSSr_Int:
2578     case X86::ROUNDSDr_Int:
2579     case X86::ROUNDSSr_Int:
2580     case X86::RSQRTSSr:
2581     case X86::RSQRTSSr_Int:
2582     case X86::SQRTSSr:
2583     case X86::SQRTSSr_Int:
2584       return 0;
2585     }
2586
2587   // Determine the alignment of the load.
2588   unsigned Alignment = 0;
2589   if (LoadMI->hasOneMemOperand())
2590     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2591   else
2592     switch (LoadMI->getOpcode()) {
2593     case X86::V_SET0PS:
2594     case X86::V_SET0PD:
2595     case X86::V_SET0PI:
2596     case X86::V_SETALLONES:
2597       Alignment = 16;
2598       break;
2599     case X86::FsFLD0SD:
2600       Alignment = 8;
2601       break;
2602     case X86::FsFLD0SS:
2603       Alignment = 4;
2604       break;
2605     default:
2606       llvm_unreachable("Don't know how to fold this instruction!");
2607     }
2608   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2609     unsigned NewOpc = 0;
2610     switch (MI->getOpcode()) {
2611     default: return NULL;
2612     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2613     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2614     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2615     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2616     }
2617     // Change to CMPXXri r, 0 first.
2618     MI->setDesc(get(NewOpc));
2619     MI->getOperand(1).ChangeToImmediate(0);
2620   } else if (Ops.size() != 1)
2621     return NULL;
2622
2623   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2624   switch (LoadMI->getOpcode()) {
2625   case X86::V_SET0PS:
2626   case X86::V_SET0PD:
2627   case X86::V_SET0PI:
2628   case X86::V_SETALLONES:
2629   case X86::FsFLD0SD:
2630   case X86::FsFLD0SS: {
2631     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2632     // Create a constant-pool entry and operands to load from it.
2633
2634     // Medium and large mode can't fold loads this way.
2635     if (TM.getCodeModel() != CodeModel::Small &&
2636         TM.getCodeModel() != CodeModel::Kernel)
2637       return NULL;
2638
2639     // x86-32 PIC requires a PIC base register for constant pools.
2640     unsigned PICBase = 0;
2641     if (TM.getRelocationModel() == Reloc::PIC_) {
2642       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2643         PICBase = X86::RIP;
2644       else
2645         // FIXME: PICBase = getGlobalBaseReg(&MF);
2646         // This doesn't work for several reasons.
2647         // 1. GlobalBaseReg may have been spilled.
2648         // 2. It may not be live at MI.
2649         return NULL;
2650     }
2651
2652     // Create a constant-pool entry.
2653     MachineConstantPool &MCP = *MF.getConstantPool();
2654     const Type *Ty;
2655     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2656       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2657     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2658       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2659     else
2660       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2661     const Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2662                     Constant::getAllOnesValue(Ty) :
2663                     Constant::getNullValue(Ty);
2664     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2665
2666     // Create operands to load from the constant pool entry.
2667     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2668     MOs.push_back(MachineOperand::CreateImm(1));
2669     MOs.push_back(MachineOperand::CreateReg(0, false));
2670     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2671     MOs.push_back(MachineOperand::CreateReg(0, false));
2672     break;
2673   }
2674   default: {
2675     // Folding a normal load. Just copy the load's address operands.
2676     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2677     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2678       MOs.push_back(LoadMI->getOperand(i));
2679     break;
2680   }
2681   }
2682   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2683 }
2684
2685
2686 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2687                                   const SmallVectorImpl<unsigned> &Ops) const {
2688   // Check switch flag
2689   if (NoFusing) return 0;
2690
2691   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2692     switch (MI->getOpcode()) {
2693     default: return false;
2694     case X86::TEST8rr:
2695     case X86::TEST16rr:
2696     case X86::TEST32rr:
2697     case X86::TEST64rr:
2698       return true;
2699     }
2700   }
2701
2702   if (Ops.size() != 1)
2703     return false;
2704
2705   unsigned OpNum = Ops[0];
2706   unsigned Opc = MI->getOpcode();
2707   unsigned NumOps = MI->getDesc().getNumOperands();
2708   bool isTwoAddr = NumOps > 1 &&
2709     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2710
2711   // Folding a memory location into the two-address part of a two-address
2712   // instruction is different than folding it other places.  It requires
2713   // replacing the *two* registers with the memory location.
2714   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2715   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2716     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2717   } else if (OpNum == 0) { // If operand 0
2718     switch (Opc) {
2719     case X86::MOV8r0:
2720     case X86::MOV16r0:
2721     case X86::MOV32r0:
2722     case X86::MOV64r0:
2723       return true;
2724     default: break;
2725     }
2726     OpcodeTablePtr = &RegOp2MemOpTable0;
2727   } else if (OpNum == 1) {
2728     OpcodeTablePtr = &RegOp2MemOpTable1;
2729   } else if (OpNum == 2) {
2730     OpcodeTablePtr = &RegOp2MemOpTable2;
2731   }
2732
2733   if (OpcodeTablePtr) {
2734     // Find the Opcode to fuse
2735     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2736       OpcodeTablePtr->find((unsigned*)Opc);
2737     if (I != OpcodeTablePtr->end())
2738       return true;
2739   }
2740   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2741 }
2742
2743 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2744                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2745                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2746   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2747     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2748   if (I == MemOp2RegOpTable.end())
2749     return false;
2750   unsigned Opc = I->second.first;
2751   unsigned Index = I->second.second & 0xf;
2752   bool FoldedLoad = I->second.second & (1 << 4);
2753   bool FoldedStore = I->second.second & (1 << 5);
2754   if (UnfoldLoad && !FoldedLoad)
2755     return false;
2756   UnfoldLoad &= FoldedLoad;
2757   if (UnfoldStore && !FoldedStore)
2758     return false;
2759   UnfoldStore &= FoldedStore;
2760
2761   const TargetInstrDesc &TID = get(Opc);
2762   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2763   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2764   if (!MI->hasOneMemOperand() &&
2765       RC == &X86::VR128RegClass &&
2766       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2767     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2768     // conservatively assume the address is unaligned. That's bad for
2769     // performance.
2770     return false;
2771   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2772   SmallVector<MachineOperand,2> BeforeOps;
2773   SmallVector<MachineOperand,2> AfterOps;
2774   SmallVector<MachineOperand,4> ImpOps;
2775   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2776     MachineOperand &Op = MI->getOperand(i);
2777     if (i >= Index && i < Index + X86::AddrNumOperands)
2778       AddrOps.push_back(Op);
2779     else if (Op.isReg() && Op.isImplicit())
2780       ImpOps.push_back(Op);
2781     else if (i < Index)
2782       BeforeOps.push_back(Op);
2783     else if (i > Index)
2784       AfterOps.push_back(Op);
2785   }
2786
2787   // Emit the load instruction.
2788   if (UnfoldLoad) {
2789     std::pair<MachineInstr::mmo_iterator,
2790               MachineInstr::mmo_iterator> MMOs =
2791       MF.extractLoadMemRefs(MI->memoperands_begin(),
2792                             MI->memoperands_end());
2793     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2794     if (UnfoldStore) {
2795       // Address operands cannot be marked isKill.
2796       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2797         MachineOperand &MO = NewMIs[0]->getOperand(i);
2798         if (MO.isReg())
2799           MO.setIsKill(false);
2800       }
2801     }
2802   }
2803
2804   // Emit the data processing instruction.
2805   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2806   MachineInstrBuilder MIB(DataMI);
2807
2808   if (FoldedStore)
2809     MIB.addReg(Reg, RegState::Define);
2810   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2811     MIB.addOperand(BeforeOps[i]);
2812   if (FoldedLoad)
2813     MIB.addReg(Reg);
2814   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2815     MIB.addOperand(AfterOps[i]);
2816   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2817     MachineOperand &MO = ImpOps[i];
2818     MIB.addReg(MO.getReg(),
2819                getDefRegState(MO.isDef()) |
2820                RegState::Implicit |
2821                getKillRegState(MO.isKill()) |
2822                getDeadRegState(MO.isDead()) |
2823                getUndefRegState(MO.isUndef()));
2824   }
2825   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2826   unsigned NewOpc = 0;
2827   switch (DataMI->getOpcode()) {
2828   default: break;
2829   case X86::CMP64ri32:
2830   case X86::CMP64ri8:
2831   case X86::CMP32ri:
2832   case X86::CMP32ri8:
2833   case X86::CMP16ri:
2834   case X86::CMP16ri8:
2835   case X86::CMP8ri: {
2836     MachineOperand &MO0 = DataMI->getOperand(0);
2837     MachineOperand &MO1 = DataMI->getOperand(1);
2838     if (MO1.getImm() == 0) {
2839       switch (DataMI->getOpcode()) {
2840       default: break;
2841       case X86::CMP64ri8:
2842       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2843       case X86::CMP32ri8:
2844       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2845       case X86::CMP16ri8:
2846       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2847       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2848       }
2849       DataMI->setDesc(get(NewOpc));
2850       MO1.ChangeToRegister(MO0.getReg(), false);
2851     }
2852   }
2853   }
2854   NewMIs.push_back(DataMI);
2855
2856   // Emit the store instruction.
2857   if (UnfoldStore) {
2858     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2859     std::pair<MachineInstr::mmo_iterator,
2860               MachineInstr::mmo_iterator> MMOs =
2861       MF.extractStoreMemRefs(MI->memoperands_begin(),
2862                              MI->memoperands_end());
2863     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2864   }
2865
2866   return true;
2867 }
2868
2869 bool
2870 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2871                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2872   if (!N->isMachineOpcode())
2873     return false;
2874
2875   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2876     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2877   if (I == MemOp2RegOpTable.end())
2878     return false;
2879   unsigned Opc = I->second.first;
2880   unsigned Index = I->second.second & 0xf;
2881   bool FoldedLoad = I->second.second & (1 << 4);
2882   bool FoldedStore = I->second.second & (1 << 5);
2883   const TargetInstrDesc &TID = get(Opc);
2884   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2885   unsigned NumDefs = TID.NumDefs;
2886   std::vector<SDValue> AddrOps;
2887   std::vector<SDValue> BeforeOps;
2888   std::vector<SDValue> AfterOps;
2889   DebugLoc dl = N->getDebugLoc();
2890   unsigned NumOps = N->getNumOperands();
2891   for (unsigned i = 0; i != NumOps-1; ++i) {
2892     SDValue Op = N->getOperand(i);
2893     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2894       AddrOps.push_back(Op);
2895     else if (i < Index-NumDefs)
2896       BeforeOps.push_back(Op);
2897     else if (i > Index-NumDefs)
2898       AfterOps.push_back(Op);
2899   }
2900   SDValue Chain = N->getOperand(NumOps-1);
2901   AddrOps.push_back(Chain);
2902
2903   // Emit the load instruction.
2904   SDNode *Load = 0;
2905   MachineFunction &MF = DAG.getMachineFunction();
2906   if (FoldedLoad) {
2907     EVT VT = *RC->vt_begin();
2908     std::pair<MachineInstr::mmo_iterator,
2909               MachineInstr::mmo_iterator> MMOs =
2910       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2911                             cast<MachineSDNode>(N)->memoperands_end());
2912     if (!(*MMOs.first) &&
2913         RC == &X86::VR128RegClass &&
2914         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2915       // Do not introduce a slow unaligned load.
2916       return false;
2917     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2918     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2919                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2920     NewNodes.push_back(Load);
2921
2922     // Preserve memory reference information.
2923     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2924   }
2925
2926   // Emit the data processing instruction.
2927   std::vector<EVT> VTs;
2928   const TargetRegisterClass *DstRC = 0;
2929   if (TID.getNumDefs() > 0) {
2930     DstRC = TID.OpInfo[0].getRegClass(&RI);
2931     VTs.push_back(*DstRC->vt_begin());
2932   }
2933   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2934     EVT VT = N->getValueType(i);
2935     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2936       VTs.push_back(VT);
2937   }
2938   if (Load)
2939     BeforeOps.push_back(SDValue(Load, 0));
2940   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2941   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2942                                       BeforeOps.size());
2943   NewNodes.push_back(NewNode);
2944
2945   // Emit the store instruction.
2946   if (FoldedStore) {
2947     AddrOps.pop_back();
2948     AddrOps.push_back(SDValue(NewNode, 0));
2949     AddrOps.push_back(Chain);
2950     std::pair<MachineInstr::mmo_iterator,
2951               MachineInstr::mmo_iterator> MMOs =
2952       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2953                              cast<MachineSDNode>(N)->memoperands_end());
2954     if (!(*MMOs.first) &&
2955         RC == &X86::VR128RegClass &&
2956         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2957       // Do not introduce a slow unaligned store.
2958       return false;
2959     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2960     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2961                                                          isAligned, TM),
2962                                        dl, MVT::Other,
2963                                        &AddrOps[0], AddrOps.size());
2964     NewNodes.push_back(Store);
2965
2966     // Preserve memory reference information.
2967     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2968   }
2969
2970   return true;
2971 }
2972
2973 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2974                                       bool UnfoldLoad, bool UnfoldStore,
2975                                       unsigned *LoadRegIndex) const {
2976   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2977     MemOp2RegOpTable.find((unsigned*)Opc);
2978   if (I == MemOp2RegOpTable.end())
2979     return 0;
2980   bool FoldedLoad = I->second.second & (1 << 4);
2981   bool FoldedStore = I->second.second & (1 << 5);
2982   if (UnfoldLoad && !FoldedLoad)
2983     return 0;
2984   if (UnfoldStore && !FoldedStore)
2985     return 0;
2986   if (LoadRegIndex)
2987     *LoadRegIndex = I->second.second & 0xf;
2988   return I->second.first;
2989 }
2990
2991 bool
2992 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2993                                      int64_t &Offset1, int64_t &Offset2) const {
2994   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2995     return false;
2996   unsigned Opc1 = Load1->getMachineOpcode();
2997   unsigned Opc2 = Load2->getMachineOpcode();
2998   switch (Opc1) {
2999   default: return false;
3000   case X86::MOV8rm:
3001   case X86::MOV16rm:
3002   case X86::MOV32rm:
3003   case X86::MOV64rm:
3004   case X86::LD_Fp32m:
3005   case X86::LD_Fp64m:
3006   case X86::LD_Fp80m:
3007   case X86::MOVSSrm:
3008   case X86::MOVSDrm:
3009   case X86::MMX_MOVD64rm:
3010   case X86::MMX_MOVQ64rm:
3011   case X86::FsMOVAPSrm:
3012   case X86::FsMOVAPDrm:
3013   case X86::MOVAPSrm:
3014   case X86::MOVUPSrm:
3015   case X86::MOVUPSrm_Int:
3016   case X86::MOVAPDrm:
3017   case X86::MOVDQArm:
3018   case X86::MOVDQUrm:
3019   case X86::MOVDQUrm_Int:
3020     break;
3021   }
3022   switch (Opc2) {
3023   default: return false;
3024   case X86::MOV8rm:
3025   case X86::MOV16rm:
3026   case X86::MOV32rm:
3027   case X86::MOV64rm:
3028   case X86::LD_Fp32m:
3029   case X86::LD_Fp64m:
3030   case X86::LD_Fp80m:
3031   case X86::MOVSSrm:
3032   case X86::MOVSDrm:
3033   case X86::MMX_MOVD64rm:
3034   case X86::MMX_MOVQ64rm:
3035   case X86::FsMOVAPSrm:
3036   case X86::FsMOVAPDrm:
3037   case X86::MOVAPSrm:
3038   case X86::MOVUPSrm:
3039   case X86::MOVUPSrm_Int:
3040   case X86::MOVAPDrm:
3041   case X86::MOVDQArm:
3042   case X86::MOVDQUrm:
3043   case X86::MOVDQUrm_Int:
3044     break;
3045   }
3046
3047   // Check if chain operands and base addresses match.
3048   if (Load1->getOperand(0) != Load2->getOperand(0) ||
3049       Load1->getOperand(5) != Load2->getOperand(5))
3050     return false;
3051   // Segment operands should match as well.
3052   if (Load1->getOperand(4) != Load2->getOperand(4))
3053     return false;
3054   // Scale should be 1, Index should be Reg0.
3055   if (Load1->getOperand(1) == Load2->getOperand(1) &&
3056       Load1->getOperand(2) == Load2->getOperand(2)) {
3057     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
3058       return false;
3059
3060     // Now let's examine the displacements.
3061     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
3062         isa<ConstantSDNode>(Load2->getOperand(3))) {
3063       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
3064       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
3065       return true;
3066     }
3067   }
3068   return false;
3069 }
3070
3071 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
3072                                            int64_t Offset1, int64_t Offset2,
3073                                            unsigned NumLoads) const {
3074   assert(Offset2 > Offset1);
3075   if ((Offset2 - Offset1) / 8 > 64)
3076     return false;
3077
3078   unsigned Opc1 = Load1->getMachineOpcode();
3079   unsigned Opc2 = Load2->getMachineOpcode();
3080   if (Opc1 != Opc2)
3081     return false;  // FIXME: overly conservative?
3082
3083   switch (Opc1) {
3084   default: break;
3085   case X86::LD_Fp32m:
3086   case X86::LD_Fp64m:
3087   case X86::LD_Fp80m:
3088   case X86::MMX_MOVD64rm:
3089   case X86::MMX_MOVQ64rm:
3090     return false;
3091   }
3092
3093   EVT VT = Load1->getValueType(0);
3094   switch (VT.getSimpleVT().SimpleTy) {
3095   default:
3096     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
3097     // have 16 of them to play with.
3098     if (TM.getSubtargetImpl()->is64Bit()) {
3099       if (NumLoads >= 3)
3100         return false;
3101     } else if (NumLoads) {
3102       return false;
3103     }
3104     break;
3105   case MVT::i8:
3106   case MVT::i16:
3107   case MVT::i32:
3108   case MVT::i64:
3109   case MVT::f32:
3110   case MVT::f64:
3111     if (NumLoads)
3112       return false;
3113     break;
3114   }
3115
3116   return true;
3117 }
3118
3119
3120 bool X86InstrInfo::
3121 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
3122   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
3123   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
3124   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
3125     return true;
3126   Cond[0].setImm(GetOppositeBranchCondition(CC));
3127   return false;
3128 }
3129
3130 bool X86InstrInfo::
3131 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
3132   // FIXME: Return false for x87 stack register classes for now. We can't
3133   // allow any loads of these registers before FpGet_ST0_80.
3134   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
3135            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
3136 }
3137
3138
3139 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or higher)
3140 /// register?  e.g. r8, xmm8, xmm13, etc.
3141 bool X86InstrInfo::isX86_64ExtendedReg(unsigned RegNo) {
3142   switch (RegNo) {
3143   default: break;
3144   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
3145   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
3146   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
3147   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
3148   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
3149   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
3150   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
3151   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
3152   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
3153   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
3154   case X86::YMM8:  case X86::YMM9:  case X86::YMM10: case X86::YMM11:
3155   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
3156     return true;
3157   }
3158   return false;
3159 }
3160
3161
3162 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
3163 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
3164 /// size, and 3) use of X86-64 extended registers.
3165 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
3166   unsigned REX = 0;
3167   const TargetInstrDesc &Desc = MI.getDesc();
3168
3169   // Pseudo instructions do not need REX prefix byte.
3170   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
3171     return 0;
3172   if (Desc.TSFlags & X86II::REX_W)
3173     REX |= 1 << 3;
3174
3175   unsigned NumOps = Desc.getNumOperands();
3176   if (NumOps) {
3177     bool isTwoAddr = NumOps > 1 &&
3178       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
3179
3180     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
3181     unsigned i = isTwoAddr ? 1 : 0;
3182     for (unsigned e = NumOps; i != e; ++i) {
3183       const MachineOperand& MO = MI.getOperand(i);
3184       if (MO.isReg()) {
3185         unsigned Reg = MO.getReg();
3186         if (isX86_64NonExtLowByteReg(Reg))
3187           REX |= 0x40;
3188       }
3189     }
3190
3191     switch (Desc.TSFlags & X86II::FormMask) {
3192     case X86II::MRMInitReg:
3193       if (isX86_64ExtendedReg(MI.getOperand(0)))
3194         REX |= (1 << 0) | (1 << 2);
3195       break;
3196     case X86II::MRMSrcReg: {
3197       if (isX86_64ExtendedReg(MI.getOperand(0)))
3198         REX |= 1 << 2;
3199       i = isTwoAddr ? 2 : 1;
3200       for (unsigned e = NumOps; i != e; ++i) {
3201         const MachineOperand& MO = MI.getOperand(i);
3202         if (isX86_64ExtendedReg(MO))
3203           REX |= 1 << 0;
3204       }
3205       break;
3206     }
3207     case X86II::MRMSrcMem: {
3208       if (isX86_64ExtendedReg(MI.getOperand(0)))
3209         REX |= 1 << 2;
3210       unsigned Bit = 0;
3211       i = isTwoAddr ? 2 : 1;
3212       for (; i != NumOps; ++i) {
3213         const MachineOperand& MO = MI.getOperand(i);
3214         if (MO.isReg()) {
3215           if (isX86_64ExtendedReg(MO))
3216             REX |= 1 << Bit;
3217           Bit++;
3218         }
3219       }
3220       break;
3221     }
3222     case X86II::MRM0m: case X86II::MRM1m:
3223     case X86II::MRM2m: case X86II::MRM3m:
3224     case X86II::MRM4m: case X86II::MRM5m:
3225     case X86II::MRM6m: case X86II::MRM7m:
3226     case X86II::MRMDestMem: {
3227       unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
3228       i = isTwoAddr ? 1 : 0;
3229       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
3230         REX |= 1 << 2;
3231       unsigned Bit = 0;
3232       for (; i != e; ++i) {
3233         const MachineOperand& MO = MI.getOperand(i);
3234         if (MO.isReg()) {
3235           if (isX86_64ExtendedReg(MO))
3236             REX |= 1 << Bit;
3237           Bit++;
3238         }
3239       }
3240       break;
3241     }
3242     default: {
3243       if (isX86_64ExtendedReg(MI.getOperand(0)))
3244         REX |= 1 << 0;
3245       i = isTwoAddr ? 2 : 1;
3246       for (unsigned e = NumOps; i != e; ++i) {
3247         const MachineOperand& MO = MI.getOperand(i);
3248         if (isX86_64ExtendedReg(MO))
3249           REX |= 1 << 2;
3250       }
3251       break;
3252     }
3253     }
3254   }
3255   return REX;
3256 }
3257
3258 /// sizePCRelativeBlockAddress - This method returns the size of a PC
3259 /// relative block address instruction
3260 ///
3261 static unsigned sizePCRelativeBlockAddress() {
3262   return 4;
3263 }
3264
3265 /// sizeGlobalAddress - Give the size of the emission of this global address
3266 ///
3267 static unsigned sizeGlobalAddress(bool dword) {
3268   return dword ? 8 : 4;
3269 }
3270
3271 /// sizeConstPoolAddress - Give the size of the emission of this constant
3272 /// pool address
3273 ///
3274 static unsigned sizeConstPoolAddress(bool dword) {
3275   return dword ? 8 : 4;
3276 }
3277
3278 /// sizeExternalSymbolAddress - Give the size of the emission of this external
3279 /// symbol
3280 ///
3281 static unsigned sizeExternalSymbolAddress(bool dword) {
3282   return dword ? 8 : 4;
3283 }
3284
3285 /// sizeJumpTableAddress - Give the size of the emission of this jump
3286 /// table address
3287 ///
3288 static unsigned sizeJumpTableAddress(bool dword) {
3289   return dword ? 8 : 4;
3290 }
3291
3292 static unsigned sizeConstant(unsigned Size) {
3293   return Size;
3294 }
3295
3296 static unsigned sizeRegModRMByte(){
3297   return 1;
3298 }
3299
3300 static unsigned sizeSIBByte(){
3301   return 1;
3302 }
3303
3304 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
3305   unsigned FinalSize = 0;
3306   // If this is a simple integer displacement that doesn't require a relocation.
3307   if (!RelocOp) {
3308     FinalSize += sizeConstant(4);
3309     return FinalSize;
3310   }
3311
3312   // Otherwise, this is something that requires a relocation.
3313   if (RelocOp->isGlobal()) {
3314     FinalSize += sizeGlobalAddress(false);
3315   } else if (RelocOp->isCPI()) {
3316     FinalSize += sizeConstPoolAddress(false);
3317   } else if (RelocOp->isJTI()) {
3318     FinalSize += sizeJumpTableAddress(false);
3319   } else {
3320     llvm_unreachable("Unknown value to relocate!");
3321   }
3322   return FinalSize;
3323 }
3324
3325 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
3326                                     bool IsPIC, bool Is64BitMode) {
3327   const MachineOperand &Op3 = MI.getOperand(Op+3);
3328   int DispVal = 0;
3329   const MachineOperand *DispForReloc = 0;
3330   unsigned FinalSize = 0;
3331
3332   // Figure out what sort of displacement we have to handle here.
3333   if (Op3.isGlobal()) {
3334     DispForReloc = &Op3;
3335   } else if (Op3.isCPI()) {
3336     if (Is64BitMode || IsPIC) {
3337       DispForReloc = &Op3;
3338     } else {
3339       DispVal = 1;
3340     }
3341   } else if (Op3.isJTI()) {
3342     if (Is64BitMode || IsPIC) {
3343       DispForReloc = &Op3;
3344     } else {
3345       DispVal = 1;
3346     }
3347   } else {
3348     DispVal = 1;
3349   }
3350
3351   const MachineOperand &Base     = MI.getOperand(Op);
3352   const MachineOperand &IndexReg = MI.getOperand(Op+2);
3353
3354   unsigned BaseReg = Base.getReg();
3355
3356   // Is a SIB byte needed?
3357   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
3358       IndexReg.getReg() == 0 &&
3359       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
3360     if (BaseReg == 0) {  // Just a displacement?
3361       // Emit special case [disp32] encoding
3362       ++FinalSize;
3363       FinalSize += getDisplacementFieldSize(DispForReloc);
3364     } else {
3365       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
3366       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
3367         // Emit simple indirect register encoding... [EAX] f.e.
3368         ++FinalSize;
3369       // Be pessimistic and assume it's a disp32, not a disp8
3370       } else {
3371         // Emit the most general non-SIB encoding: [REG+disp32]
3372         ++FinalSize;
3373         FinalSize += getDisplacementFieldSize(DispForReloc);
3374       }
3375     }
3376
3377   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3378     assert(IndexReg.getReg() != X86::ESP &&
3379            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3380
3381     bool ForceDisp32 = false;
3382     if (BaseReg == 0 || DispForReloc) {
3383       // Emit the normal disp32 encoding.
3384       ++FinalSize;
3385       ForceDisp32 = true;
3386     } else {
3387       ++FinalSize;
3388     }
3389
3390     FinalSize += sizeSIBByte();
3391
3392     // Do we need to output a displacement?
3393     if (DispVal != 0 || ForceDisp32) {
3394       FinalSize += getDisplacementFieldSize(DispForReloc);
3395     }
3396   }
3397   return FinalSize;
3398 }
3399
3400
3401 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3402                                     const TargetInstrDesc *Desc,
3403                                     bool IsPIC, bool Is64BitMode) {
3404
3405   unsigned Opcode = Desc->Opcode;
3406   unsigned FinalSize = 0;
3407
3408   // Emit the lock opcode prefix as needed.
3409   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3410
3411   // Emit segment override opcode prefix as needed.
3412   switch (Desc->TSFlags & X86II::SegOvrMask) {
3413   case X86II::FS:
3414   case X86II::GS:
3415    ++FinalSize;
3416    break;
3417   default: llvm_unreachable("Invalid segment!");
3418   case 0: break;  // No segment override!
3419   }
3420
3421   // Emit the repeat opcode prefix as needed.
3422   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3423
3424   // Emit the operand size opcode prefix as needed.
3425   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3426
3427   // Emit the address size opcode prefix as needed.
3428   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3429
3430   bool Need0FPrefix = false;
3431   switch (Desc->TSFlags & X86II::Op0Mask) {
3432   case X86II::TB:  // Two-byte opcode prefix
3433   case X86II::T8:  // 0F 38
3434   case X86II::TA:  // 0F 3A
3435     Need0FPrefix = true;
3436     break;
3437   case X86II::TF: // F2 0F 38
3438     ++FinalSize;
3439     Need0FPrefix = true;
3440     break;
3441   case X86II::REP: break; // already handled.
3442   case X86II::XS:   // F3 0F
3443     ++FinalSize;
3444     Need0FPrefix = true;
3445     break;
3446   case X86II::XD:   // F2 0F
3447     ++FinalSize;
3448     Need0FPrefix = true;
3449     break;
3450   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3451   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3452     ++FinalSize;
3453     break; // Two-byte opcode prefix
3454   default: llvm_unreachable("Invalid prefix!");
3455   case 0: break;  // No prefix!
3456   }
3457
3458   if (Is64BitMode) {
3459     // REX prefix
3460     unsigned REX = X86InstrInfo::determineREX(MI);
3461     if (REX)
3462       ++FinalSize;
3463   }
3464
3465   // 0x0F escape code must be emitted just before the opcode.
3466   if (Need0FPrefix)
3467     ++FinalSize;
3468
3469   switch (Desc->TSFlags & X86II::Op0Mask) {
3470   case X86II::T8:  // 0F 38
3471     ++FinalSize;
3472     break;
3473   case X86II::TA:  // 0F 3A
3474     ++FinalSize;
3475     break;
3476   case X86II::TF: // F2 0F 38
3477     ++FinalSize;
3478     break;
3479   }
3480
3481   // If this is a two-address instruction, skip one of the register operands.
3482   unsigned NumOps = Desc->getNumOperands();
3483   unsigned CurOp = 0;
3484   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3485     CurOp++;
3486   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3487     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3488     --NumOps;
3489
3490   switch (Desc->TSFlags & X86II::FormMask) {
3491   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3492   case X86II::Pseudo:
3493     // Remember the current PC offset, this is the PIC relocation
3494     // base address.
3495     switch (Opcode) {
3496     default:
3497       break;
3498     case TargetOpcode::INLINEASM: {
3499       const MachineFunction *MF = MI.getParent()->getParent();
3500       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3501       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3502                                           *MF->getTarget().getMCAsmInfo());
3503       break;
3504     }
3505     case TargetOpcode::DBG_LABEL:
3506     case TargetOpcode::EH_LABEL:
3507     case TargetOpcode::DBG_VALUE:
3508       break;
3509     case TargetOpcode::IMPLICIT_DEF:
3510     case TargetOpcode::KILL:
3511     case X86::FP_REG_KILL:
3512       break;
3513     case X86::MOVPC32r: {
3514       // This emits the "call" portion of this pseudo instruction.
3515       ++FinalSize;
3516       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3517       break;
3518     }
3519     }
3520     CurOp = NumOps;
3521     break;
3522   case X86II::RawFrm:
3523     ++FinalSize;
3524
3525     if (CurOp != NumOps) {
3526       const MachineOperand &MO = MI.getOperand(CurOp++);
3527       if (MO.isMBB()) {
3528         FinalSize += sizePCRelativeBlockAddress();
3529       } else if (MO.isGlobal()) {
3530         FinalSize += sizeGlobalAddress(false);
3531       } else if (MO.isSymbol()) {
3532         FinalSize += sizeExternalSymbolAddress(false);
3533       } else if (MO.isImm()) {
3534         FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3535       } else {
3536         llvm_unreachable("Unknown RawFrm operand!");
3537       }
3538     }
3539     break;
3540
3541   case X86II::AddRegFrm:
3542     ++FinalSize;
3543     ++CurOp;
3544
3545     if (CurOp != NumOps) {
3546       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3547       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3548       if (MO1.isImm())
3549         FinalSize += sizeConstant(Size);
3550       else {
3551         bool dword = false;
3552         if (Opcode == X86::MOV64ri)
3553           dword = true;
3554         if (MO1.isGlobal()) {
3555           FinalSize += sizeGlobalAddress(dword);
3556         } else if (MO1.isSymbol())
3557           FinalSize += sizeExternalSymbolAddress(dword);
3558         else if (MO1.isCPI())
3559           FinalSize += sizeConstPoolAddress(dword);
3560         else if (MO1.isJTI())
3561           FinalSize += sizeJumpTableAddress(dword);
3562       }
3563     }
3564     break;
3565
3566   case X86II::MRMDestReg: {
3567     ++FinalSize;
3568     FinalSize += sizeRegModRMByte();
3569     CurOp += 2;
3570     if (CurOp != NumOps) {
3571       ++CurOp;
3572       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3573     }
3574     break;
3575   }
3576   case X86II::MRMDestMem: {
3577     ++FinalSize;
3578     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3579     CurOp +=  X86::AddrNumOperands + 1;
3580     if (CurOp != NumOps) {
3581       ++CurOp;
3582       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3583     }
3584     break;
3585   }
3586
3587   case X86II::MRMSrcReg:
3588     ++FinalSize;
3589     FinalSize += sizeRegModRMByte();
3590     CurOp += 2;
3591     if (CurOp != NumOps) {
3592       ++CurOp;
3593       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3594     }
3595     break;
3596
3597   case X86II::MRMSrcMem: {
3598     ++FinalSize;
3599     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3600     CurOp += X86::AddrNumOperands + 1;
3601     if (CurOp != NumOps) {
3602       ++CurOp;
3603       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3604     }
3605     break;
3606   }
3607
3608   case X86II::MRM0r: case X86II::MRM1r:
3609   case X86II::MRM2r: case X86II::MRM3r:
3610   case X86II::MRM4r: case X86II::MRM5r:
3611   case X86II::MRM6r: case X86II::MRM7r:
3612     ++FinalSize;
3613     if (Desc->getOpcode() == X86::LFENCE ||
3614         Desc->getOpcode() == X86::MFENCE) {
3615       // Special handling of lfence and mfence;
3616       FinalSize += sizeRegModRMByte();
3617     } else if (Desc->getOpcode() == X86::MONITOR ||
3618                Desc->getOpcode() == X86::MWAIT) {
3619       // Special handling of monitor and mwait.
3620       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3621     } else {
3622       ++CurOp;
3623       FinalSize += sizeRegModRMByte();
3624     }
3625
3626     if (CurOp != NumOps) {
3627       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3628       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3629       if (MO1.isImm())
3630         FinalSize += sizeConstant(Size);
3631       else {
3632         bool dword = false;
3633         if (Opcode == X86::MOV64ri32)
3634           dword = true;
3635         if (MO1.isGlobal()) {
3636           FinalSize += sizeGlobalAddress(dword);
3637         } else if (MO1.isSymbol())
3638           FinalSize += sizeExternalSymbolAddress(dword);
3639         else if (MO1.isCPI())
3640           FinalSize += sizeConstPoolAddress(dword);
3641         else if (MO1.isJTI())
3642           FinalSize += sizeJumpTableAddress(dword);
3643       }
3644     }
3645     break;
3646
3647   case X86II::MRM0m: case X86II::MRM1m:
3648   case X86II::MRM2m: case X86II::MRM3m:
3649   case X86II::MRM4m: case X86II::MRM5m:
3650   case X86II::MRM6m: case X86II::MRM7m: {
3651
3652     ++FinalSize;
3653     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3654     CurOp += X86::AddrNumOperands;
3655
3656     if (CurOp != NumOps) {
3657       const MachineOperand &MO = MI.getOperand(CurOp++);
3658       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3659       if (MO.isImm())
3660         FinalSize += sizeConstant(Size);
3661       else {
3662         bool dword = false;
3663         if (Opcode == X86::MOV64mi32)
3664           dword = true;
3665         if (MO.isGlobal()) {
3666           FinalSize += sizeGlobalAddress(dword);
3667         } else if (MO.isSymbol())
3668           FinalSize += sizeExternalSymbolAddress(dword);
3669         else if (MO.isCPI())
3670           FinalSize += sizeConstPoolAddress(dword);
3671         else if (MO.isJTI())
3672           FinalSize += sizeJumpTableAddress(dword);
3673       }
3674     }
3675     break;
3676
3677   case X86II::MRM_C1:
3678   case X86II::MRM_C8:
3679   case X86II::MRM_C9:
3680   case X86II::MRM_E8:
3681   case X86II::MRM_F0:
3682     FinalSize += 2;
3683     break;
3684   }
3685
3686   case X86II::MRMInitReg:
3687     ++FinalSize;
3688     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3689     FinalSize += sizeRegModRMByte();
3690     ++CurOp;
3691     break;
3692   }
3693
3694   if (!Desc->isVariadic() && CurOp != NumOps) {
3695     std::string msg;
3696     raw_string_ostream Msg(msg);
3697     Msg << "Cannot determine size: " << MI;
3698     report_fatal_error(Msg.str());
3699   }
3700
3701
3702   return FinalSize;
3703 }
3704
3705
3706 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3707   const TargetInstrDesc &Desc = MI->getDesc();
3708   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3709   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3710   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3711   if (Desc.getOpcode() == X86::MOVPC32r)
3712     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3713   return Size;
3714 }
3715
3716 /// getGlobalBaseReg - Return a virtual register initialized with the
3717 /// the global base register value. Output instructions required to
3718 /// initialize the register in the function entry block, if necessary.
3719 ///
3720 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
3721 ///
3722 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3723   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3724          "X86-64 PIC uses RIP relative addressing");
3725
3726   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3727   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3728   if (GlobalBaseReg != 0)
3729     return GlobalBaseReg;
3730
3731   // Create the register. The code to initialize it is inserted
3732   // later, by the CGBR pass (below).
3733   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3734   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3735   X86FI->setGlobalBaseReg(GlobalBaseReg);
3736   return GlobalBaseReg;
3737 }
3738
3739 // These are the replaceable SSE instructions. Some of these have Int variants
3740 // that we don't include here. We don't want to replace instructions selected
3741 // by intrinsics.
3742 static const unsigned ReplaceableInstrs[][3] = {
3743   //PackedInt       PackedSingle     PackedDouble
3744   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3745   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3746   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3747   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3748   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3749   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3750   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3751   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3752   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3753   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3754   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3755   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3756   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3757   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3758   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3759 };
3760
3761 // FIXME: Some shuffle and unpack instructions have equivalents in different
3762 // domains, but they require a bit more work than just switching opcodes.
3763
3764 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3765   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3766     if (ReplaceableInstrs[i][domain-1] == opcode)
3767       return ReplaceableInstrs[i];
3768   return 0;
3769 }
3770
3771 std::pair<uint16_t, uint16_t>
3772 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3773   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3774   return std::make_pair(domain,
3775                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3776 }
3777
3778 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3779   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3780   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3781   assert(dom && "Not an SSE instruction");
3782   const unsigned *table = lookup(MI->getOpcode(), dom);
3783   assert(table && "Cannot change domain");
3784   MI->setDesc(get(table[Domain-1]));
3785 }
3786
3787 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3788 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3789   NopInst.setOpcode(X86::NOOP);
3790 }
3791
3792 namespace {
3793   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3794   /// global base register for x86-32.
3795   struct CGBR : public MachineFunctionPass {
3796     static char ID;
3797     CGBR() : MachineFunctionPass(&ID) {}
3798
3799     virtual bool runOnMachineFunction(MachineFunction &MF) {
3800       const X86TargetMachine *TM =
3801         static_cast<const X86TargetMachine *>(&MF.getTarget());
3802
3803       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3804              "X86-64 PIC uses RIP relative addressing");
3805
3806       // Only emit a global base reg in PIC mode.
3807       if (TM->getRelocationModel() != Reloc::PIC_)
3808         return false;
3809
3810       // Insert the set of GlobalBaseReg into the first MBB of the function
3811       MachineBasicBlock &FirstMBB = MF.front();
3812       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3813       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3814       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3815       const X86InstrInfo *TII = TM->getInstrInfo();
3816
3817       unsigned PC;
3818       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3819         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3820       else
3821         PC = TII->getGlobalBaseReg(&MF);
3822
3823       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3824       // only used in JIT code emission as displacement to pc.
3825       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3826
3827       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3828       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3829       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3830         unsigned GlobalBaseReg = TII->getGlobalBaseReg(&MF);
3831         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3832         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3833           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3834                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3835       }
3836
3837       return true;
3838     }
3839
3840     virtual const char *getPassName() const {
3841       return "X86 PIC Global Base Reg Initialization";
3842     }
3843
3844     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3845       AU.setPreservesCFG();
3846       MachineFunctionPass::getAnalysisUsage(AU);
3847     }
3848   };
3849 }
3850
3851 char CGBR::ID = 0;
3852 FunctionPass*
3853 llvm::createGlobalBaseRegPass() { return new CGBR(); }