lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Target/TargetAsmInfo.h"
  29
  30 using namespace llvm;
  31
  32 namespace {
  33   cl::opt<bool>
  34   NoFusing("disable-spill-fusing",
  35            cl::desc("Disable fusing of spill code into instructions"));
  36   cl::opt<bool>
  37   PrintFailedFusing("print-failed-fuse-candidates",
  38                     cl::desc("Print instructions that the allocator wants to"
  39                              " fuse, but the X86 backend currently can't"),
  40                     cl::Hidden);
  41   cl::opt<bool>
  42   ReMatPICStubLoad("remat-pic-stub-load",
  43                    cl::desc("Re-materialize load from stub in PIC mode"),
  44                    cl::init(false), cl::Hidden);
  45 }
  46
  47 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  48   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  49     TM(tm), RI(tm, *this) {
  50   SmallVector<unsigned,16> AmbEntries;
  51   static const unsigned OpTbl2Addr[][2] = {
  52     { X86::ADC32ri,     X86::ADC32mi },
  53     { X86::ADC32ri8,    X86::ADC32mi8 },
  54     { X86::ADC32rr,     X86::ADC32mr },
  55     { X86::ADC64ri32,   X86::ADC64mi32 },
  56     { X86::ADC64ri8,    X86::ADC64mi8 },
  57     { X86::ADC64rr,     X86::ADC64mr },
  58     { X86::ADD16ri,     X86::ADD16mi },
  59     { X86::ADD16ri8,    X86::ADD16mi8 },
  60     { X86::ADD16rr,     X86::ADD16mr },
  61     { X86::ADD32ri,     X86::ADD32mi },
  62     { X86::ADD32ri8,    X86::ADD32mi8 },
  63     { X86::ADD32rr,     X86::ADD32mr },
  64     { X86::ADD64ri32,   X86::ADD64mi32 },
  65     { X86::ADD64ri8,    X86::ADD64mi8 },
  66     { X86::ADD64rr,     X86::ADD64mr },
  67     { X86::ADD8ri,      X86::ADD8mi },
  68     { X86::ADD8rr,      X86::ADD8mr },
  69     { X86::AND16ri,     X86::AND16mi },
  70     { X86::AND16ri8,    X86::AND16mi8 },
  71     { X86::AND16rr,     X86::AND16mr },
  72     { X86::AND32ri,     X86::AND32mi },
  73     { X86::AND32ri8,    X86::AND32mi8 },
  74     { X86::AND32rr,     X86::AND32mr },
  75     { X86::AND64ri32,   X86::AND64mi32 },
  76     { X86::AND64ri8,    X86::AND64mi8 },
  77     { X86::AND64rr,     X86::AND64mr },
  78     { X86::AND8ri,      X86::AND8mi },
  79     { X86::AND8rr,      X86::AND8mr },
  80     { X86::DEC16r,      X86::DEC16m },
  81     { X86::DEC32r,      X86::DEC32m },
  82     { X86::DEC64_16r,   X86::DEC64_16m },
  83     { X86::DEC64_32r,   X86::DEC64_32m },
  84     { X86::DEC64r,      X86::DEC64m },
  85     { X86::DEC8r,       X86::DEC8m },
  86     { X86::INC16r,      X86::INC16m },
  87     { X86::INC32r,      X86::INC32m },
  88     { X86::INC64_16r,   X86::INC64_16m },
  89     { X86::INC64_32r,   X86::INC64_32m },
  90     { X86::INC64r,      X86::INC64m },
  91     { X86::INC8r,       X86::INC8m },
  92     { X86::NEG16r,      X86::NEG16m },
  93     { X86::NEG32r,      X86::NEG32m },
  94     { X86::NEG64r,      X86::NEG64m },
  95     { X86::NEG8r,       X86::NEG8m },
  96     { X86::NOT16r,      X86::NOT16m },
  97     { X86::NOT32r,      X86::NOT32m },
  98     { X86::NOT64r,      X86::NOT64m },
  99     { X86::NOT8r,       X86::NOT8m },
 100     { X86::OR16ri,      X86::OR16mi },
 101     { X86::OR16ri8,     X86::OR16mi8 },
 102     { X86::OR16rr,      X86::OR16mr },
 103     { X86::OR32ri,      X86::OR32mi },
 104     { X86::OR32ri8,     X86::OR32mi8 },
 105     { X86::OR32rr,      X86::OR32mr },
 106     { X86::OR64ri32,    X86::OR64mi32 },
 107     { X86::OR64ri8,     X86::OR64mi8 },
 108     { X86::OR64rr,      X86::OR64mr },
 109     { X86::OR8ri,       X86::OR8mi },
 110     { X86::OR8rr,       X86::OR8mr },
 111     { X86::ROL16r1,     X86::ROL16m1 },
 112     { X86::ROL16rCL,    X86::ROL16mCL },
 113     { X86::ROL16ri,     X86::ROL16mi },
 114     { X86::ROL32r1,     X86::ROL32m1 },
 115     { X86::ROL32rCL,    X86::ROL32mCL },
 116     { X86::ROL32ri,     X86::ROL32mi },
 117     { X86::ROL64r1,     X86::ROL64m1 },
 118     { X86::ROL64rCL,    X86::ROL64mCL },
 119     { X86::ROL64ri,     X86::ROL64mi },
 120     { X86::ROL8r1,      X86::ROL8m1 },
 121     { X86::ROL8rCL,     X86::ROL8mCL },
 122     { X86::ROL8ri,      X86::ROL8mi },
 123     { X86::ROR16r1,     X86::ROR16m1 },
 124     { X86::ROR16rCL,    X86::ROR16mCL },
 125     { X86::ROR16ri,     X86::ROR16mi },
 126     { X86::ROR32r1,     X86::ROR32m1 },
 127     { X86::ROR32rCL,    X86::ROR32mCL },
 128     { X86::ROR32ri,     X86::ROR32mi },
 129     { X86::ROR64r1,     X86::ROR64m1 },
 130     { X86::ROR64rCL,    X86::ROR64mCL },
 131     { X86::ROR64ri,     X86::ROR64mi },
 132     { X86::ROR8r1,      X86::ROR8m1 },
 133     { X86::ROR8rCL,     X86::ROR8mCL },
 134     { X86::ROR8ri,      X86::ROR8mi },
 135     { X86::SAR16r1,     X86::SAR16m1 },
 136     { X86::SAR16rCL,    X86::SAR16mCL },
 137     { X86::SAR16ri,     X86::SAR16mi },
 138     { X86::SAR32r1,     X86::SAR32m1 },
 139     { X86::SAR32rCL,    X86::SAR32mCL },
 140     { X86::SAR32ri,     X86::SAR32mi },
 141     { X86::SAR64r1,     X86::SAR64m1 },
 142     { X86::SAR64rCL,    X86::SAR64mCL },
 143     { X86::SAR64ri,     X86::SAR64mi },
 144     { X86::SAR8r1,      X86::SAR8m1 },
 145     { X86::SAR8rCL,     X86::SAR8mCL },
 146     { X86::SAR8ri,      X86::SAR8mi },
 147     { X86::SBB32ri,     X86::SBB32mi },
 148     { X86::SBB32ri8,    X86::SBB32mi8 },
 149     { X86::SBB32rr,     X86::SBB32mr },
 150     { X86::SBB64ri32,   X86::SBB64mi32 },
 151     { X86::SBB64ri8,    X86::SBB64mi8 },
 152     { X86::SBB64rr,     X86::SBB64mr },
 153     { X86::SHL16rCL,    X86::SHL16mCL },
 154     { X86::SHL16ri,     X86::SHL16mi },
 155     { X86::SHL32rCL,    X86::SHL32mCL },
 156     { X86::SHL32ri,     X86::SHL32mi },
 157     { X86::SHL64rCL,    X86::SHL64mCL },
 158     { X86::SHL64ri,     X86::SHL64mi },
 159     { X86::SHL8rCL,     X86::SHL8mCL },
 160     { X86::SHL8ri,      X86::SHL8mi },
 161     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 162     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 163     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 164     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 165     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 166     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 167     { X86::SHR16r1,     X86::SHR16m1 },
 168     { X86::SHR16rCL,    X86::SHR16mCL },
 169     { X86::SHR16ri,     X86::SHR16mi },
 170     { X86::SHR32r1,     X86::SHR32m1 },
 171     { X86::SHR32rCL,    X86::SHR32mCL },
 172     { X86::SHR32ri,     X86::SHR32mi },
 173     { X86::SHR64r1,     X86::SHR64m1 },
 174     { X86::SHR64rCL,    X86::SHR64mCL },
 175     { X86::SHR64ri,     X86::SHR64mi },
 176     { X86::SHR8r1,      X86::SHR8m1 },
 177     { X86::SHR8rCL,     X86::SHR8mCL },
 178     { X86::SHR8ri,      X86::SHR8mi },
 179     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 180     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 181     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 182     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 183     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 184     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 185     { X86::SUB16ri,     X86::SUB16mi },
 186     { X86::SUB16ri8,    X86::SUB16mi8 },
 187     { X86::SUB16rr,     X86::SUB16mr },
 188     { X86::SUB32ri,     X86::SUB32mi },
 189     { X86::SUB32ri8,    X86::SUB32mi8 },
 190     { X86::SUB32rr,     X86::SUB32mr },
 191     { X86::SUB64ri32,   X86::SUB64mi32 },
 192     { X86::SUB64ri8,    X86::SUB64mi8 },
 193     { X86::SUB64rr,     X86::SUB64mr },
 194     { X86::SUB8ri,      X86::SUB8mi },
 195     { X86::SUB8rr,      X86::SUB8mr },
 196     { X86::XOR16ri,     X86::XOR16mi },
 197     { X86::XOR16ri8,    X86::XOR16mi8 },
 198     { X86::XOR16rr,     X86::XOR16mr },
 199     { X86::XOR32ri,     X86::XOR32mi },
 200     { X86::XOR32ri8,    X86::XOR32mi8 },
 201     { X86::XOR32rr,     X86::XOR32mr },
 202     { X86::XOR64ri32,   X86::XOR64mi32 },
 203     { X86::XOR64ri8,    X86::XOR64mi8 },
 204     { X86::XOR64rr,     X86::XOR64mr },
 205     { X86::XOR8ri,      X86::XOR8mi },
 206     { X86::XOR8rr,      X86::XOR8mr }
 207   };
 208
 209   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 210     unsigned RegOp = OpTbl2Addr[i][0];
 211     unsigned MemOp = OpTbl2Addr[i][1];
 212     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 213                                                      MemOp)).second)
 214       assert(false && "Duplicated entries?");
 215     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 216     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 217                                                 std::make_pair(RegOp,
 218                                                               AuxInfo))).second)
 219       AmbEntries.push_back(MemOp);
 220   }
 221
 222   // If the third value is 1, then it's folding either a load or a store.
 223   static const unsigned OpTbl0[][3] = {
 224     { X86::CALL32r,     X86::CALL32m, 1 },
 225     { X86::CALL64r,     X86::CALL64m, 1 },
 226     { X86::CMP16ri,     X86::CMP16mi, 1 },
 227     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 228     { X86::CMP16rr,     X86::CMP16mr, 1 },
 229     { X86::CMP32ri,     X86::CMP32mi, 1 },
 230     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 231     { X86::CMP32rr,     X86::CMP32mr, 1 },
 232     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 233     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 234     { X86::CMP64rr,     X86::CMP64mr, 1 },
 235     { X86::CMP8ri,      X86::CMP8mi, 1 },
 236     { X86::CMP8rr,      X86::CMP8mr, 1 },
 237     { X86::DIV16r,      X86::DIV16m, 1 },
 238     { X86::DIV32r,      X86::DIV32m, 1 },
 239     { X86::DIV64r,      X86::DIV64m, 1 },
 240     { X86::DIV8r,       X86::DIV8m, 1 },
 241     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 242     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 243     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 244     { X86::IDIV16r,     X86::IDIV16m, 1 },
 245     { X86::IDIV32r,     X86::IDIV32m, 1 },
 246     { X86::IDIV64r,     X86::IDIV64m, 1 },
 247     { X86::IDIV8r,      X86::IDIV8m, 1 },
 248     { X86::IMUL16r,     X86::IMUL16m, 1 },
 249     { X86::IMUL32r,     X86::IMUL32m, 1 },
 250     { X86::IMUL64r,     X86::IMUL64m, 1 },
 251     { X86::IMUL8r,      X86::IMUL8m, 1 },
 252     { X86::JMP32r,      X86::JMP32m, 1 },
 253     { X86::JMP64r,      X86::JMP64m, 1 },
 254     { X86::MOV16ri,     X86::MOV16mi, 0 },
 255     { X86::MOV16rr,     X86::MOV16mr, 0 },
 256     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 257     { X86::MOV32ri,     X86::MOV32mi, 0 },
 258     { X86::MOV32rr,     X86::MOV32mr, 0 },
 259     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 260     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 261     { X86::MOV64rr,     X86::MOV64mr, 0 },
 262     { X86::MOV8ri,      X86::MOV8mi, 0 },
 263     { X86::MOV8rr,      X86::MOV8mr, 0 },
 264     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 265     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 266     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 267     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 268     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 269     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 270     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 271     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 272     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 273     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 274     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 275     { X86::MUL16r,      X86::MUL16m, 1 },
 276     { X86::MUL32r,      X86::MUL32m, 1 },
 277     { X86::MUL64r,      X86::MUL64m, 1 },
 278     { X86::MUL8r,       X86::MUL8m, 1 },
 279     { X86::SETAEr,      X86::SETAEm, 0 },
 280     { X86::SETAr,       X86::SETAm, 0 },
 281     { X86::SETBEr,      X86::SETBEm, 0 },
 282     { X86::SETBr,       X86::SETBm, 0 },
 283     { X86::SETEr,       X86::SETEm, 0 },
 284     { X86::SETGEr,      X86::SETGEm, 0 },
 285     { X86::SETGr,       X86::SETGm, 0 },
 286     { X86::SETLEr,      X86::SETLEm, 0 },
 287     { X86::SETLr,       X86::SETLm, 0 },
 288     { X86::SETNEr,      X86::SETNEm, 0 },
 289     { X86::SETNPr,      X86::SETNPm, 0 },
 290     { X86::SETNSr,      X86::SETNSm, 0 },
 291     { X86::SETPr,       X86::SETPm, 0 },
 292     { X86::SETSr,       X86::SETSm, 0 },
 293     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 294     { X86::TEST16ri,    X86::TEST16mi, 1 },
 295     { X86::TEST32ri,    X86::TEST32mi, 1 },
 296     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 297     { X86::TEST8ri,     X86::TEST8mi, 1 }
 298   };
 299
 300   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 301     unsigned RegOp = OpTbl0[i][0];
 302     unsigned MemOp = OpTbl0[i][1];
 303     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 304                                                  MemOp)).second)
 305       assert(false && "Duplicated entries?");
 306     unsigned FoldedLoad = OpTbl0[i][2];
 307     // Index 0, folded load or store.
 308     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 309     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 310       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 311                                      std::make_pair(RegOp, AuxInfo))).second)
 312         AmbEntries.push_back(MemOp);
 313   }
 314
 315   static const unsigned OpTbl1[][2] = {
 316     { X86::CMP16rr,         X86::CMP16rm },
 317     { X86::CMP32rr,         X86::CMP32rm },
 318     { X86::CMP64rr,         X86::CMP64rm },
 319     { X86::CMP8rr,          X86::CMP8rm },
 320     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 321     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 322     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 323     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 324     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 325     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 326     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 327     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 328     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 329     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 330     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 331     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 332     { X86::IMUL16rri,       X86::IMUL16rmi },
 333     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 334     { X86::IMUL32rri,       X86::IMUL32rmi },
 335     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 336     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 337     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 338     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 339     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 340     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 341     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 342     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 343     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 344     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 345     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 346     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 347     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 348     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 349     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 350     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 351     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 352     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 353     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 354     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 355     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 356     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 357     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 358     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 359     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 360     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 361     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 362     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 363     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 364     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 365     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 366     { X86::MOV16rr,         X86::MOV16rm },
 367     { X86::MOV16to16_,      X86::MOV16_rm },
 368     { X86::MOV32rr,         X86::MOV32rm },
 369     { X86::MOV32to32_,      X86::MOV32_rm },
 370     { X86::MOV64rr,         X86::MOV64rm },
 371     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 372     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 373     { X86::MOV8rr,          X86::MOV8rm },
 374     { X86::MOVAPDrr,        X86::MOVAPDrm },
 375     { X86::MOVAPSrr,        X86::MOVAPSrm },
 376     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 377     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 378     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 379     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 380     { X86::MOVSDrr,         X86::MOVSDrm },
 381     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 382     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 383     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 384     { X86::MOVSSrr,         X86::MOVSSrm },
 385     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 386     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 387     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 388     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 389     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 390     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 391     { X86::MOVUPDrr,        X86::MOVUPDrm },
 392     { X86::MOVUPSrr,        X86::MOVUPSrm },
 393     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 394     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 395     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 396     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 397     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 398     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 399     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 400     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 401     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 402     { X86::PSHUFDri,        X86::PSHUFDmi },
 403     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 404     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 405     { X86::RCPPSr,          X86::RCPPSm },
 406     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 407     { X86::RSQRTPSr,        X86::RSQRTPSm },
 408     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 409     { X86::RSQRTSSr,        X86::RSQRTSSm },
 410     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 411     { X86::SQRTPDr,         X86::SQRTPDm },
 412     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 413     { X86::SQRTPSr,         X86::SQRTPSm },
 414     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 415     { X86::SQRTSDr,         X86::SQRTSDm },
 416     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 417     { X86::SQRTSSr,         X86::SQRTSSm },
 418     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 419     { X86::TEST16rr,        X86::TEST16rm },
 420     { X86::TEST32rr,        X86::TEST32rm },
 421     { X86::TEST64rr,        X86::TEST64rm },
 422     { X86::TEST8rr,         X86::TEST8rm },
 423     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 424     { X86::UCOMISDrr,       X86::UCOMISDrm },
 425     { X86::UCOMISSrr,       X86::UCOMISSrm }
 426   };
 427
 428   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 429     unsigned RegOp = OpTbl1[i][0];
 430     unsigned MemOp = OpTbl1[i][1];
 431     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 432                                                  MemOp)).second)
 433       assert(false && "Duplicated entries?");
 434     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 435     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 436       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 437                                      std::make_pair(RegOp, AuxInfo))).second)
 438         AmbEntries.push_back(MemOp);
 439   }
 440
 441   static const unsigned OpTbl2[][2] = {
 442     { X86::ADC32rr,         X86::ADC32rm },
 443     { X86::ADC64rr,         X86::ADC64rm },
 444     { X86::ADD16rr,         X86::ADD16rm },
 445     { X86::ADD32rr,         X86::ADD32rm },
 446     { X86::ADD64rr,         X86::ADD64rm },
 447     { X86::ADD8rr,          X86::ADD8rm },
 448     { X86::ADDPDrr,         X86::ADDPDrm },
 449     { X86::ADDPSrr,         X86::ADDPSrm },
 450     { X86::ADDSDrr,         X86::ADDSDrm },
 451     { X86::ADDSSrr,         X86::ADDSSrm },
 452     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 453     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 454     { X86::AND16rr,         X86::AND16rm },
 455     { X86::AND32rr,         X86::AND32rm },
 456     { X86::AND64rr,         X86::AND64rm },
 457     { X86::AND8rr,          X86::AND8rm },
 458     { X86::ANDNPDrr,        X86::ANDNPDrm },
 459     { X86::ANDNPSrr,        X86::ANDNPSrm },
 460     { X86::ANDPDrr,         X86::ANDPDrm },
 461     { X86::ANDPSrr,         X86::ANDPSrm },
 462     { X86::CMOVA16rr,       X86::CMOVA16rm },
 463     { X86::CMOVA32rr,       X86::CMOVA32rm },
 464     { X86::CMOVA64rr,       X86::CMOVA64rm },
 465     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 466     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 467     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 468     { X86::CMOVB16rr,       X86::CMOVB16rm },
 469     { X86::CMOVB32rr,       X86::CMOVB32rm },
 470     { X86::CMOVB64rr,       X86::CMOVB64rm },
 471     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 472     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 473     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 474     { X86::CMOVE16rr,       X86::CMOVE16rm },
 475     { X86::CMOVE32rr,       X86::CMOVE32rm },
 476     { X86::CMOVE64rr,       X86::CMOVE64rm },
 477     { X86::CMOVG16rr,       X86::CMOVG16rm },
 478     { X86::CMOVG32rr,       X86::CMOVG32rm },
 479     { X86::CMOVG64rr,       X86::CMOVG64rm },
 480     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 481     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 482     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 483     { X86::CMOVL16rr,       X86::CMOVL16rm },
 484     { X86::CMOVL32rr,       X86::CMOVL32rm },
 485     { X86::CMOVL64rr,       X86::CMOVL64rm },
 486     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 487     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 488     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 489     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 490     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 491     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 492     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 493     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 494     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 495     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 496     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 497     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 498     { X86::CMOVP16rr,       X86::CMOVP16rm },
 499     { X86::CMOVP32rr,       X86::CMOVP32rm },
 500     { X86::CMOVP64rr,       X86::CMOVP64rm },
 501     { X86::CMOVS16rr,       X86::CMOVS16rm },
 502     { X86::CMOVS32rr,       X86::CMOVS32rm },
 503     { X86::CMOVS64rr,       X86::CMOVS64rm },
 504     { X86::CMPPDrri,        X86::CMPPDrmi },
 505     { X86::CMPPSrri,        X86::CMPPSrmi },
 506     { X86::CMPSDrr,         X86::CMPSDrm },
 507     { X86::CMPSSrr,         X86::CMPSSrm },
 508     { X86::DIVPDrr,         X86::DIVPDrm },
 509     { X86::DIVPSrr,         X86::DIVPSrm },
 510     { X86::DIVSDrr,         X86::DIVSDrm },
 511     { X86::DIVSSrr,         X86::DIVSSrm },
 512     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 513     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 514     { X86::FsANDPDrr,       X86::FsANDPDrm },
 515     { X86::FsANDPSrr,       X86::FsANDPSrm },
 516     { X86::FsORPDrr,        X86::FsORPDrm },
 517     { X86::FsORPSrr,        X86::FsORPSrm },
 518     { X86::FsXORPDrr,       X86::FsXORPDrm },
 519     { X86::FsXORPSrr,       X86::FsXORPSrm },
 520     { X86::HADDPDrr,        X86::HADDPDrm },
 521     { X86::HADDPSrr,        X86::HADDPSrm },
 522     { X86::HSUBPDrr,        X86::HSUBPDrm },
 523     { X86::HSUBPSrr,        X86::HSUBPSrm },
 524     { X86::IMUL16rr,        X86::IMUL16rm },
 525     { X86::IMUL32rr,        X86::IMUL32rm },
 526     { X86::IMUL64rr,        X86::IMUL64rm },
 527     { X86::MAXPDrr,         X86::MAXPDrm },
 528     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 529     { X86::MAXPSrr,         X86::MAXPSrm },
 530     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 531     { X86::MAXSDrr,         X86::MAXSDrm },
 532     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 533     { X86::MAXSSrr,         X86::MAXSSrm },
 534     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 535     { X86::MINPDrr,         X86::MINPDrm },
 536     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 537     { X86::MINPSrr,         X86::MINPSrm },
 538     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 539     { X86::MINSDrr,         X86::MINSDrm },
 540     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 541     { X86::MINSSrr,         X86::MINSSrm },
 542     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 543     { X86::MULPDrr,         X86::MULPDrm },
 544     { X86::MULPSrr,         X86::MULPSrm },
 545     { X86::MULSDrr,         X86::MULSDrm },
 546     { X86::MULSSrr,         X86::MULSSrm },
 547     { X86::OR16rr,          X86::OR16rm },
 548     { X86::OR32rr,          X86::OR32rm },
 549     { X86::OR64rr,          X86::OR64rm },
 550     { X86::OR8rr,           X86::OR8rm },
 551     { X86::ORPDrr,          X86::ORPDrm },
 552     { X86::ORPSrr,          X86::ORPSrm },
 553     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 554     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 555     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 556     { X86::PADDBrr,         X86::PADDBrm },
 557     { X86::PADDDrr,         X86::PADDDrm },
 558     { X86::PADDQrr,         X86::PADDQrm },
 559     { X86::PADDSBrr,        X86::PADDSBrm },
 560     { X86::PADDSWrr,        X86::PADDSWrm },
 561     { X86::PADDWrr,         X86::PADDWrm },
 562     { X86::PANDNrr,         X86::PANDNrm },
 563     { X86::PANDrr,          X86::PANDrm },
 564     { X86::PAVGBrr,         X86::PAVGBrm },
 565     { X86::PAVGWrr,         X86::PAVGWrm },
 566     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 567     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 568     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 569     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 570     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 571     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 572     { X86::PINSRWrri,       X86::PINSRWrmi },
 573     { X86::PMADDWDrr,       X86::PMADDWDrm },
 574     { X86::PMAXSWrr,        X86::PMAXSWrm },
 575     { X86::PMAXUBrr,        X86::PMAXUBrm },
 576     { X86::PMINSWrr,        X86::PMINSWrm },
 577     { X86::PMINUBrr,        X86::PMINUBrm },
 578     { X86::PMULDQrr,        X86::PMULDQrm },
 579     { X86::PMULDQrr_int,    X86::PMULDQrm_int },
 580     { X86::PMULHUWrr,       X86::PMULHUWrm },
 581     { X86::PMULHWrr,        X86::PMULHWrm },
 582     { X86::PMULLDrr,        X86::PMULLDrm },
 583     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 584     { X86::PMULLWrr,        X86::PMULLWrm },
 585     { X86::PMULUDQrr,       X86::PMULUDQrm },
 586     { X86::PORrr,           X86::PORrm },
 587     { X86::PSADBWrr,        X86::PSADBWrm },
 588     { X86::PSLLDrr,         X86::PSLLDrm },
 589     { X86::PSLLQrr,         X86::PSLLQrm },
 590     { X86::PSLLWrr,         X86::PSLLWrm },
 591     { X86::PSRADrr,         X86::PSRADrm },
 592     { X86::PSRAWrr,         X86::PSRAWrm },
 593     { X86::PSRLDrr,         X86::PSRLDrm },
 594     { X86::PSRLQrr,         X86::PSRLQrm },
 595     { X86::PSRLWrr,         X86::PSRLWrm },
 596     { X86::PSUBBrr,         X86::PSUBBrm },
 597     { X86::PSUBDrr,         X86::PSUBDrm },
 598     { X86::PSUBSBrr,        X86::PSUBSBrm },
 599     { X86::PSUBSWrr,        X86::PSUBSWrm },
 600     { X86::PSUBWrr,         X86::PSUBWrm },
 601     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 602     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 603     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 604     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 605     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 606     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 607     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 608     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 609     { X86::PXORrr,          X86::PXORrm },
 610     { X86::SBB32rr,         X86::SBB32rm },
 611     { X86::SBB64rr,         X86::SBB64rm },
 612     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 613     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 614     { X86::SUB16rr,         X86::SUB16rm },
 615     { X86::SUB32rr,         X86::SUB32rm },
 616     { X86::SUB64rr,         X86::SUB64rm },
 617     { X86::SUB8rr,          X86::SUB8rm },
 618     { X86::SUBPDrr,         X86::SUBPDrm },
 619     { X86::SUBPSrr,         X86::SUBPSrm },
 620     { X86::SUBSDrr,         X86::SUBSDrm },
 621     { X86::SUBSSrr,         X86::SUBSSrm },
 622     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 623     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 624     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 625     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 626     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 627     { X86::XOR16rr,         X86::XOR16rm },
 628     { X86::XOR32rr,         X86::XOR32rm },
 629     { X86::XOR64rr,         X86::XOR64rm },
 630     { X86::XOR8rr,          X86::XOR8rm },
 631     { X86::XORPDrr,         X86::XORPDrm },
 632     { X86::XORPSrr,         X86::XORPSrm }
 633   };
 634
 635   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 636     unsigned RegOp = OpTbl2[i][0];
 637     unsigned MemOp = OpTbl2[i][1];
 638     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 639                                                  MemOp)).second)
 640       assert(false && "Duplicated entries?");
 641     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 642     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 643                                    std::make_pair(RegOp, AuxInfo))).second)
 644       AmbEntries.push_back(MemOp);
 645   }
 646
 647   // Remove ambiguous entries.
 648   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 649 }
 650
 651 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 652                                unsigned& sourceReg,
 653                                unsigned& destReg) const {
 654   switch (MI.getOpcode()) {
 655   default:
 656     return false;
 657   case X86::MOV8rr:
 658   case X86::MOV16rr:
 659   case X86::MOV32rr:
 660   case X86::MOV64rr:
 661   case X86::MOV16to16_:
 662   case X86::MOV32to32_:
 663   case X86::MOVSSrr:
 664   case X86::MOVSDrr:
 665
 666   // FP Stack register class copies
 667   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 668   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 669   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 670
 671   case X86::FsMOVAPSrr:
 672   case X86::FsMOVAPDrr:
 673   case X86::MOVAPSrr:
 674   case X86::MOVAPDrr:
 675   case X86::MOVSS2PSrr:
 676   case X86::MOVSD2PDrr:
 677   case X86::MOVPS2SSrr:
 678   case X86::MOVPD2SDrr:
 679   case X86::MMX_MOVD64rr:
 680   case X86::MMX_MOVQ64rr:
 681     assert(MI.getNumOperands() >= 2 &&
 682            MI.getOperand(0).isReg() &&
 683            MI.getOperand(1).isReg() &&
 684            "invalid register-register move instruction");
 685     sourceReg = MI.getOperand(1).getReg();
 686     destReg = MI.getOperand(0).getReg();
 687     return true;
 688   }
 689 }
 690
 691 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 692                                            int &FrameIndex) const {
 693   switch (MI->getOpcode()) {
 694   default: break;
 695   case X86::MOV8rm:
 696   case X86::MOV16rm:
 697   case X86::MOV16_rm:
 698   case X86::MOV32rm:
 699   case X86::MOV32_rm:
 700   case X86::MOV64rm:
 701   case X86::LD_Fp64m:
 702   case X86::MOVSSrm:
 703   case X86::MOVSDrm:
 704   case X86::MOVAPSrm:
 705   case X86::MOVAPDrm:
 706   case X86::MMX_MOVD64rm:
 707   case X86::MMX_MOVQ64rm:
 708     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 709         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 710         MI->getOperand(2).getImm() == 1 &&
 711         MI->getOperand(3).getReg() == 0 &&
 712         MI->getOperand(4).getImm() == 0) {
 713       FrameIndex = MI->getOperand(1).getIndex();
 714       return MI->getOperand(0).getReg();
 715     }
 716     break;
 717   }
 718   return 0;
 719 }
 720
 721 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 722                                           int &FrameIndex) const {
 723   switch (MI->getOpcode()) {
 724   default: break;
 725   case X86::MOV8mr:
 726   case X86::MOV16mr:
 727   case X86::MOV16_mr:
 728   case X86::MOV32mr:
 729   case X86::MOV32_mr:
 730   case X86::MOV64mr:
 731   case X86::ST_FpP64m:
 732   case X86::MOVSSmr:
 733   case X86::MOVSDmr:
 734   case X86::MOVAPSmr:
 735   case X86::MOVAPDmr:
 736   case X86::MMX_MOVD64mr:
 737   case X86::MMX_MOVQ64mr:
 738   case X86::MMX_MOVNTQmr:
 739     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 740         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 741         MI->getOperand(1).getImm() == 1 &&
 742         MI->getOperand(2).getReg() == 0 &&
 743         MI->getOperand(3).getImm() == 0) {
 744       FrameIndex = MI->getOperand(0).getIndex();
 745       return MI->getOperand(4).getReg();
 746     }
 747     break;
 748   }
 749   return 0;
 750 }
 751
 752
 753 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 754 /// X86::MOVPC32r.
 755 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 756   bool isPICBase = false;
 757   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 758          E = MRI.def_end(); I != E; ++I) {
 759     MachineInstr *DefMI = I.getOperand().getParent();
 760     if (DefMI->getOpcode() != X86::MOVPC32r)
 761       return false;
 762     assert(!isPICBase && "More than one PIC base?");
 763     isPICBase = true;
 764   }
 765   return isPICBase;
 766 }
 767
 768 /// isGVStub - Return true if the GV requires an extra load to get the
 769 /// real address.
 770 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 771   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 772 }
 773
 774 bool
 775 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 776   switch (MI->getOpcode()) {
 777   default: break;
 778     case X86::MOV8rm:
 779     case X86::MOV16rm:
 780     case X86::MOV16_rm:
 781     case X86::MOV32rm:
 782     case X86::MOV32_rm:
 783     case X86::MOV64rm:
 784     case X86::LD_Fp64m:
 785     case X86::MOVSSrm:
 786     case X86::MOVSDrm:
 787     case X86::MOVAPSrm:
 788     case X86::MOVAPDrm:
 789     case X86::MMX_MOVD64rm:
 790     case X86::MMX_MOVQ64rm: {
 791       // Loads from constant pools are trivially rematerializable.
 792       if (MI->getOperand(1).isReg() &&
 793           MI->getOperand(2).isImm() &&
 794           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 795           (MI->getOperand(4).isCPI() ||
 796            (MI->getOperand(4).isGlobal() &&
 797             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 798         unsigned BaseReg = MI->getOperand(1).getReg();
 799         if (BaseReg == 0)
 800           return true;
 801         // Allow re-materialization of PIC load.
 802         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 803           return false;
 804         const MachineFunction &MF = *MI->getParent()->getParent();
 805         const MachineRegisterInfo &MRI = MF.getRegInfo();
 806         bool isPICBase = false;
 807         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 808                E = MRI.def_end(); I != E; ++I) {
 809           MachineInstr *DefMI = I.getOperand().getParent();
 810           if (DefMI->getOpcode() != X86::MOVPC32r)
 811             return false;
 812           assert(!isPICBase && "More than one PIC base?");
 813           isPICBase = true;
 814         }
 815         return isPICBase;
 816       }
 817       return false;
 818     }
 819
 820      case X86::LEA32r:
 821      case X86::LEA64r: {
 822        if (MI->getOperand(2).isImm() &&
 823            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 824            !MI->getOperand(4).isReg()) {
 825          // lea fi#, lea GV, etc. are all rematerializable.
 826          if (!MI->getOperand(1).isReg())
 827            return true;
 828          unsigned BaseReg = MI->getOperand(1).getReg();
 829          if (BaseReg == 0)
 830            return true;
 831          // Allow re-materialization of lea PICBase + x.
 832          const MachineFunction &MF = *MI->getParent()->getParent();
 833          const MachineRegisterInfo &MRI = MF.getRegInfo();
 834          return regIsPICBase(BaseReg, MRI);
 835        }
 836        return false;
 837      }
 838   }
 839
 840   // All other instructions marked M_REMATERIALIZABLE are always trivially
 841   // rematerializable.
 842   return true;
 843 }
 844
 845 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 846 /// would clobber the EFLAGS condition register. Note the result may be
 847 /// conservative. If it cannot definitely determine the safety after visiting
 848 /// two instructions it assumes it's not safe.
 849 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 850                                   MachineBasicBlock::iterator I) {
 851   // For compile time consideration, if we are not able to determine the
 852   // safety after visiting 2 instructions, we will assume it's not safe.
 853   for (unsigned i = 0; i < 2; ++i) {
 854     if (I == MBB.end())
 855       // Reached end of block, it's safe.
 856       return true;
 857     bool SeenDef = false;
 858     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 859       MachineOperand &MO = I->getOperand(j);
 860       if (!MO.isReg())
 861         continue;
 862       if (MO.getReg() == X86::EFLAGS) {
 863         if (MO.isUse())
 864           return false;
 865         SeenDef = true;
 866       }
 867     }
 868
 869     if (SeenDef)
 870       // This instruction defines EFLAGS, no need to look any further.
 871       return true;
 872     ++I;
 873   }
 874
 875   // Conservative answer.
 876   return false;
 877 }
 878
 879 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 880                                  MachineBasicBlock::iterator I,
 881                                  unsigned DestReg,
 882                                  const MachineInstr *Orig) const {
 883   unsigned SubIdx = Orig->getOperand(0).isReg()
 884     ? Orig->getOperand(0).getSubReg() : 0;
 885   bool ChangeSubIdx = SubIdx != 0;
 886   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 887     DestReg = RI.getSubReg(DestReg, SubIdx);
 888     SubIdx = 0;
 889   }
 890
 891   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 892   // Re-materialize them as movri instructions to avoid side effects.
 893   bool Emitted = false;
 894   switch (Orig->getOpcode()) {
 895   default: break;
 896   case X86::MOV8r0:
 897   case X86::MOV16r0:
 898   case X86::MOV32r0:
 899   case X86::MOV64r0: {
 900     if (!isSafeToClobberEFLAGS(MBB, I)) {
 901       unsigned Opc = 0;
 902       switch (Orig->getOpcode()) {
 903       default: break;
 904       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 905       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 906       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 907       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 908       }
 909       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 910       Emitted = true;
 911     }
 912     break;
 913   }
 914   }
 915
 916   if (!Emitted) {
 917     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 918     MI->getOperand(0).setReg(DestReg);
 919     MBB.insert(I, MI);
 920   }
 921
 922   if (ChangeSubIdx) {
 923     MachineInstr *NewMI = prior(I);
 924     NewMI->getOperand(0).setSubReg(SubIdx);
 925   }
 926 }
 927
 928 /// isInvariantLoad - Return true if the specified instruction (which is marked
 929 /// mayLoad) is loading from a location whose value is invariant across the
 930 /// function.  For example, loading a value from the constant pool or from
 931 /// from the argument area of a function if it does not change.  This should
 932 /// only return true of *all* loads the instruction does are invariant (if it
 933 /// does multiple loads).
 934 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 935   // This code cares about loads from three cases: constant pool entries,
 936   // invariant argument slots, and global stubs.  In order to handle these cases
 937   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 938   // operand and base our analysis on it.  This is safe because the address of
 939   // none of these three cases is ever used as anything other than a load base
 940   // and X86 doesn't have any instructions that load from multiple places.
 941
 942   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 943     const MachineOperand &MO = MI->getOperand(i);
 944     // Loads from constant pools are trivially invariant.
 945     if (MO.isCPI())
 946       return true;
 947
 948     if (MO.isGlobal())
 949       return isGVStub(MO.getGlobal(), TM);
 950
 951     // If this is a load from an invariant stack slot, the load is a constant.
 952     if (MO.isFI()) {
 953       const MachineFrameInfo &MFI =
 954         *MI->getParent()->getParent()->getFrameInfo();
 955       int Idx = MO.getIndex();
 956       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 957     }
 958   }
 959
 960   // All other instances of these instructions are presumed to have other
 961   // issues.
 962   return false;
 963 }
 964
 965 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 966 /// is not marked dead.
 967 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 968   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 969     MachineOperand &MO = MI->getOperand(i);
 970     if (MO.isReg() && MO.isDef() &&
 971         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 972       return true;
 973     }
 974   }
 975   return false;
 976 }
 977
 978 /// convertToThreeAddress - This method must be implemented by targets that
 979 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 980 /// may be able to convert a two-address instruction into a true
 981 /// three-address instruction on demand.  This allows the X86 target (for
 982 /// example) to convert ADD and SHL instructions into LEA instructions if they
 983 /// would require register copies due to two-addressness.
 984 ///
 985 /// This method returns a null pointer if the transformation cannot be
 986 /// performed, otherwise it returns the new instruction.
 987 ///
 988 MachineInstr *
 989 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 990                                     MachineBasicBlock::iterator &MBBI,
 991                                     LiveVariables *LV) const {
 992   MachineInstr *MI = MBBI;
 993   MachineFunction &MF = *MI->getParent()->getParent();
 994   // All instructions input are two-addr instructions.  Get the known operands.
 995   unsigned Dest = MI->getOperand(0).getReg();
 996   unsigned Src = MI->getOperand(1).getReg();
 997   bool isDead = MI->getOperand(0).isDead();
 998   bool isKill = MI->getOperand(1).isKill();
 999
1000   MachineInstr *NewMI = NULL;
1001   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1002   // we have better subtarget support, enable the 16-bit LEA generation here.
1003   bool DisableLEA16 = true;
1004
1005   unsigned MIOpc = MI->getOpcode();
1006   switch (MIOpc) {
1007   case X86::SHUFPSrri: {
1008     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1009     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1010
1011     unsigned B = MI->getOperand(1).getReg();
1012     unsigned C = MI->getOperand(2).getReg();
1013     if (B != C) return 0;
1014     unsigned A = MI->getOperand(0).getReg();
1015     unsigned M = MI->getOperand(3).getImm();
1016     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1017       .addReg(B, false, false, isKill).addImm(M);
1018     break;
1019   }
1020   case X86::SHL64ri: {
1021     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1022     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1023     // the flags produced by a shift yet, so this is safe.
1024     unsigned ShAmt = MI->getOperand(2).getImm();
1025     if (ShAmt == 0 || ShAmt >= 4) return 0;
1026
1027     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1028       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1029     break;
1030   }
1031   case X86::SHL32ri: {
1032     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1033     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1034     // the flags produced by a shift yet, so this is safe.
1035     unsigned ShAmt = MI->getOperand(2).getImm();
1036     if (ShAmt == 0 || ShAmt >= 4) return 0;
1037
1038     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1039       X86::LEA64_32r : X86::LEA32r;
1040     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1041       .addReg(0).addImm(1 << ShAmt)
1042       .addReg(Src, false, false, isKill).addImm(0);
1043     break;
1044   }
1045   case X86::SHL16ri: {
1046     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1047     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1048     // the flags produced by a shift yet, so this is safe.
1049     unsigned ShAmt = MI->getOperand(2).getImm();
1050     if (ShAmt == 0 || ShAmt >= 4) return 0;
1051
1052     if (DisableLEA16) {
1053       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1054       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1055       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1056         ? X86::LEA64_32r : X86::LEA32r;
1057       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1058       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1059
1060       // Build and insert into an implicit UNDEF value. This is OK because
1061       // well be shifting and then extracting the lower 16-bits.
1062       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1063       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1064         .addReg(leaInReg).addReg(Src, false, false, isKill)
1065         .addImm(X86::SUBREG_16BIT);
1066
1067       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1068         .addReg(leaInReg, false, false, true).addImm(0);
1069
1070       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1071         .addReg(Dest, true, false, false, isDead)
1072         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1073       if (LV) {
1074         // Update live variables
1075         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1076         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1077         if (isKill)
1078           LV->replaceKillInstruction(Src, MI, InsMI);
1079         if (isDead)
1080           LV->replaceKillInstruction(Dest, MI, ExtMI);
1081       }
1082       return ExtMI;
1083     } else {
1084       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1085         .addReg(0).addImm(1 << ShAmt)
1086         .addReg(Src, false, false, isKill).addImm(0);
1087     }
1088     break;
1089   }
1090   default: {
1091     // The following opcodes also sets the condition code register(s). Only
1092     // convert them to equivalent lea if the condition code register def's
1093     // are dead!
1094     if (hasLiveCondCodeDef(MI))
1095       return 0;
1096
1097     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1098     switch (MIOpc) {
1099     default: return 0;
1100     case X86::INC64r:
1101     case X86::INC32r: {
1102       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1103       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1104         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1105       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1106                            .addReg(Dest, true, false, false, isDead),
1107                            Src, isKill, 1);
1108       break;
1109     }
1110     case X86::INC16r:
1111     case X86::INC64_16r:
1112       if (DisableLEA16) return 0;
1113       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1114       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1115                            .addReg(Dest, true, false, false, isDead),
1116                            Src, isKill, 1);
1117       break;
1118     case X86::DEC64r:
1119     case X86::DEC32r: {
1120       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1121       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1122         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1123       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1124                            .addReg(Dest, true, false, false, isDead),
1125                            Src, isKill, -1);
1126       break;
1127     }
1128     case X86::DEC16r:
1129     case X86::DEC64_16r:
1130       if (DisableLEA16) return 0;
1131       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1132       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1133                            .addReg(Dest, true, false, false, isDead),
1134                            Src, isKill, -1);
1135       break;
1136     case X86::ADD64rr:
1137     case X86::ADD32rr: {
1138       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1139       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1140         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1141       unsigned Src2 = MI->getOperand(2).getReg();
1142       bool isKill2 = MI->getOperand(2).isKill();
1143       NewMI = addRegReg(BuildMI(MF, get(Opc))
1144                         .addReg(Dest, true, false, false, isDead),
1145                         Src, isKill, Src2, isKill2);
1146       if (LV && isKill2)
1147         LV->replaceKillInstruction(Src2, MI, NewMI);
1148       break;
1149     }
1150     case X86::ADD16rr: {
1151       if (DisableLEA16) return 0;
1152       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1153       unsigned Src2 = MI->getOperand(2).getReg();
1154       bool isKill2 = MI->getOperand(2).isKill();
1155       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1156                         .addReg(Dest, true, false, false, isDead),
1157                         Src, isKill, Src2, isKill2);
1158       if (LV && isKill2)
1159         LV->replaceKillInstruction(Src2, MI, NewMI);
1160       break;
1161     }
1162     case X86::ADD64ri32:
1163     case X86::ADD64ri8:
1164       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1165       if (MI->getOperand(2).isImm())
1166         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1167                              .addReg(Dest, true, false, false, isDead),
1168                              Src, isKill, MI->getOperand(2).getImm());
1169       break;
1170     case X86::ADD32ri:
1171     case X86::ADD32ri8:
1172       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1173       if (MI->getOperand(2).isImm()) {
1174         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1175         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1176                              .addReg(Dest, true, false, false, isDead),
1177                              Src, isKill, MI->getOperand(2).getImm());
1178       }
1179       break;
1180     case X86::ADD16ri:
1181     case X86::ADD16ri8:
1182       if (DisableLEA16) return 0;
1183       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1184       if (MI->getOperand(2).isImm())
1185         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1186                              .addReg(Dest, true, false, false, isDead),
1187                              Src, isKill, MI->getOperand(2).getImm());
1188       break;
1189     case X86::SHL16ri:
1190       if (DisableLEA16) return 0;
1191     case X86::SHL32ri:
1192     case X86::SHL64ri: {
1193       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1194              "Unknown shl instruction!");
1195       unsigned ShAmt = MI->getOperand(2).getImm();
1196       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1197         X86AddressMode AM;
1198         AM.Scale = 1 << ShAmt;
1199         AM.IndexReg = Src;
1200         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1201           : (MIOpc == X86::SHL32ri
1202              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1203         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1204                                .addReg(Dest, true, false, false, isDead), AM);
1205         if (isKill)
1206           NewMI->getOperand(3).setIsKill(true);
1207       }
1208       break;
1209     }
1210     }
1211   }
1212   }
1213
1214   if (!NewMI) return 0;
1215
1216   if (LV) {  // Update live variables
1217     if (isKill)
1218       LV->replaceKillInstruction(Src, MI, NewMI);
1219     if (isDead)
1220       LV->replaceKillInstruction(Dest, MI, NewMI);
1221   }
1222
1223   MFI->insert(MBBI, NewMI);          // Insert the new inst
1224   return NewMI;
1225 }
1226
1227 /// commuteInstruction - We have a few instructions that must be hacked on to
1228 /// commute them.
1229 ///
1230 MachineInstr *
1231 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1232   switch (MI->getOpcode()) {
1233   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1234   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1235   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1236   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1237   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1238   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1239     unsigned Opc;
1240     unsigned Size;
1241     switch (MI->getOpcode()) {
1242     default: assert(0 && "Unreachable!");
1243     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1244     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1245     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1246     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1247     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1248     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1249     }
1250     unsigned Amt = MI->getOperand(3).getImm();
1251     if (NewMI) {
1252       MachineFunction &MF = *MI->getParent()->getParent();
1253       MI = MF.CloneMachineInstr(MI);
1254       NewMI = false;
1255     }
1256     MI->setDesc(get(Opc));
1257     MI->getOperand(3).setImm(Size-Amt);
1258     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1259   }
1260   case X86::CMOVB16rr:
1261   case X86::CMOVB32rr:
1262   case X86::CMOVB64rr:
1263   case X86::CMOVAE16rr:
1264   case X86::CMOVAE32rr:
1265   case X86::CMOVAE64rr:
1266   case X86::CMOVE16rr:
1267   case X86::CMOVE32rr:
1268   case X86::CMOVE64rr:
1269   case X86::CMOVNE16rr:
1270   case X86::CMOVNE32rr:
1271   case X86::CMOVNE64rr:
1272   case X86::CMOVBE16rr:
1273   case X86::CMOVBE32rr:
1274   case X86::CMOVBE64rr:
1275   case X86::CMOVA16rr:
1276   case X86::CMOVA32rr:
1277   case X86::CMOVA64rr:
1278   case X86::CMOVL16rr:
1279   case X86::CMOVL32rr:
1280   case X86::CMOVL64rr:
1281   case X86::CMOVGE16rr:
1282   case X86::CMOVGE32rr:
1283   case X86::CMOVGE64rr:
1284   case X86::CMOVLE16rr:
1285   case X86::CMOVLE32rr:
1286   case X86::CMOVLE64rr:
1287   case X86::CMOVG16rr:
1288   case X86::CMOVG32rr:
1289   case X86::CMOVG64rr:
1290   case X86::CMOVS16rr:
1291   case X86::CMOVS32rr:
1292   case X86::CMOVS64rr:
1293   case X86::CMOVNS16rr:
1294   case X86::CMOVNS32rr:
1295   case X86::CMOVNS64rr:
1296   case X86::CMOVP16rr:
1297   case X86::CMOVP32rr:
1298   case X86::CMOVP64rr:
1299   case X86::CMOVNP16rr:
1300   case X86::CMOVNP32rr:
1301   case X86::CMOVNP64rr: {
1302     unsigned Opc = 0;
1303     switch (MI->getOpcode()) {
1304     default: break;
1305     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1306     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1307     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1308     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1309     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1310     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1311     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1312     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1313     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1314     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1315     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1316     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1317     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1318     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1319     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1320     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1321     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1322     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1323     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1324     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1325     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1326     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1327     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1328     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1329     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1330     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1331     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1332     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1333     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1334     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1335     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1336     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1337     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1338     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1339     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1340     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1341     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1342     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1343     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1344     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1345     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1346     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1347     }
1348     if (NewMI) {
1349       MachineFunction &MF = *MI->getParent()->getParent();
1350       MI = MF.CloneMachineInstr(MI);
1351       NewMI = false;
1352     }
1353     MI->setDesc(get(Opc));
1354     // Fallthrough intended.
1355   }
1356   default:
1357     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1358   }
1359 }
1360
1361 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1362   switch (BrOpc) {
1363   default: return X86::COND_INVALID;
1364   case X86::JE:  return X86::COND_E;
1365   case X86::JNE: return X86::COND_NE;
1366   case X86::JL:  return X86::COND_L;
1367   case X86::JLE: return X86::COND_LE;
1368   case X86::JG:  return X86::COND_G;
1369   case X86::JGE: return X86::COND_GE;
1370   case X86::JB:  return X86::COND_B;
1371   case X86::JBE: return X86::COND_BE;
1372   case X86::JA:  return X86::COND_A;
1373   case X86::JAE: return X86::COND_AE;
1374   case X86::JS:  return X86::COND_S;
1375   case X86::JNS: return X86::COND_NS;
1376   case X86::JP:  return X86::COND_P;
1377   case X86::JNP: return X86::COND_NP;
1378   case X86::JO:  return X86::COND_O;
1379   case X86::JNO: return X86::COND_NO;
1380   }
1381 }
1382
1383 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1384   switch (CC) {
1385   default: assert(0 && "Illegal condition code!");
1386   case X86::COND_E:  return X86::JE;
1387   case X86::COND_NE: return X86::JNE;
1388   case X86::COND_L:  return X86::JL;
1389   case X86::COND_LE: return X86::JLE;
1390   case X86::COND_G:  return X86::JG;
1391   case X86::COND_GE: return X86::JGE;
1392   case X86::COND_B:  return X86::JB;
1393   case X86::COND_BE: return X86::JBE;
1394   case X86::COND_A:  return X86::JA;
1395   case X86::COND_AE: return X86::JAE;
1396   case X86::COND_S:  return X86::JS;
1397   case X86::COND_NS: return X86::JNS;
1398   case X86::COND_P:  return X86::JP;
1399   case X86::COND_NP: return X86::JNP;
1400   case X86::COND_O:  return X86::JO;
1401   case X86::COND_NO: return X86::JNO;
1402   }
1403 }
1404
1405 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1406 /// e.g. turning COND_E to COND_NE.
1407 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1408   switch (CC) {
1409   default: assert(0 && "Illegal condition code!");
1410   case X86::COND_E:  return X86::COND_NE;
1411   case X86::COND_NE: return X86::COND_E;
1412   case X86::COND_L:  return X86::COND_GE;
1413   case X86::COND_LE: return X86::COND_G;
1414   case X86::COND_G:  return X86::COND_LE;
1415   case X86::COND_GE: return X86::COND_L;
1416   case X86::COND_B:  return X86::COND_AE;
1417   case X86::COND_BE: return X86::COND_A;
1418   case X86::COND_A:  return X86::COND_BE;
1419   case X86::COND_AE: return X86::COND_B;
1420   case X86::COND_S:  return X86::COND_NS;
1421   case X86::COND_NS: return X86::COND_S;
1422   case X86::COND_P:  return X86::COND_NP;
1423   case X86::COND_NP: return X86::COND_P;
1424   case X86::COND_O:  return X86::COND_NO;
1425   case X86::COND_NO: return X86::COND_O;
1426   }
1427 }
1428
1429 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1430   const TargetInstrDesc &TID = MI->getDesc();
1431   if (!TID.isTerminator()) return false;
1432
1433   // Conditional branch is a special case.
1434   if (TID.isBranch() && !TID.isBarrier())
1435     return true;
1436   if (!TID.isPredicable())
1437     return true;
1438   return !isPredicated(MI);
1439 }
1440
1441 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1442 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1443                                                const X86InstrInfo &TII) {
1444   if (MI->getOpcode() == X86::FP_REG_KILL)
1445     return false;
1446   return TII.isUnpredicatedTerminator(MI);
1447 }
1448
1449 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1450                                  MachineBasicBlock *&TBB,
1451                                  MachineBasicBlock *&FBB,
1452                                  SmallVectorImpl<MachineOperand> &Cond) const {
1453   // If the block has no terminators, it just falls into the block after it.
1454   MachineBasicBlock::iterator I = MBB.end();
1455   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1456     return false;
1457
1458   // Get the last instruction in the block.
1459   MachineInstr *LastInst = I;
1460
1461   // If there is only one terminator instruction, process it.
1462   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1463     if (!LastInst->getDesc().isBranch())
1464       return true;
1465
1466     // If the block ends with a branch there are 3 possibilities:
1467     // it's an unconditional, conditional, or indirect branch.
1468
1469     if (LastInst->getOpcode() == X86::JMP) {
1470       TBB = LastInst->getOperand(0).getMBB();
1471       return false;
1472     }
1473     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1474     if (BranchCode == X86::COND_INVALID)
1475       return true;  // Can't handle indirect branch.
1476
1477     // Otherwise, block ends with fall-through condbranch.
1478     TBB = LastInst->getOperand(0).getMBB();
1479     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1480     return false;
1481   }
1482
1483   // Get the instruction before it if it's a terminator.
1484   MachineInstr *SecondLastInst = I;
1485
1486   // If there are three terminators, we don't know what sort of block this is.
1487   if (SecondLastInst && I != MBB.begin() &&
1488       isBrAnalysisUnpredicatedTerminator(--I, *this))
1489     return true;
1490
1491   // If the block ends with X86::JMP and a conditional branch, handle it.
1492   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1493   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1494     TBB = SecondLastInst->getOperand(0).getMBB();
1495     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1496     FBB = LastInst->getOperand(0).getMBB();
1497     return false;
1498   }
1499
1500   // If the block ends with two X86::JMPs, handle it.  The second one is not
1501   // executed, so remove it.
1502   if (SecondLastInst->getOpcode() == X86::JMP &&
1503       LastInst->getOpcode() == X86::JMP) {
1504     TBB = SecondLastInst->getOperand(0).getMBB();
1505     I = LastInst;
1506     I->eraseFromParent();
1507     return false;
1508   }
1509
1510   // Otherwise, can't handle this.
1511   return true;
1512 }
1513
1514 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1515   MachineBasicBlock::iterator I = MBB.end();
1516   if (I == MBB.begin()) return 0;
1517   --I;
1518   if (I->getOpcode() != X86::JMP &&
1519       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1520     return 0;
1521
1522   // Remove the branch.
1523   I->eraseFromParent();
1524
1525   I = MBB.end();
1526
1527   if (I == MBB.begin()) return 1;
1528   --I;
1529   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1530     return 1;
1531
1532   // Remove the branch.
1533   I->eraseFromParent();
1534   return 2;
1535 }
1536
1537 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1538                                                      const MachineOperand &MO) {
1539   if (MO.isReg())
1540     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1541                      MO.isKill(), MO.isDead(), MO.getSubReg());
1542   else if (MO.isImm())
1543     MIB = MIB.addImm(MO.getImm());
1544   else if (MO.isFI())
1545     MIB = MIB.addFrameIndex(MO.getIndex());
1546   else if (MO.isGlobal())
1547     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1548   else if (MO.isCPI())
1549     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1550   else if (MO.isJTI())
1551     MIB = MIB.addJumpTableIndex(MO.getIndex());
1552   else if (MO.isSymbol())
1553     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1554   else
1555     assert(0 && "Unknown operand for X86InstrAddOperand!");
1556
1557   return MIB;
1558 }
1559
1560 unsigned
1561 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1562                            MachineBasicBlock *FBB,
1563                            const SmallVectorImpl<MachineOperand> &Cond) const {
1564   // Shouldn't be a fall through.
1565   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1566   assert((Cond.size() == 1 || Cond.size() == 0) &&
1567          "X86 branch conditions have one component!");
1568
1569   if (FBB == 0) { // One way branch.
1570     if (Cond.empty()) {
1571       // Unconditional branch?
1572       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1573     } else {
1574       // Conditional branch.
1575       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1576       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1577     }
1578     return 1;
1579   }
1580
1581   // Two-way Conditional branch.
1582   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1583   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1584   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1585   return 2;
1586 }
1587
1588 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1589                                 MachineBasicBlock::iterator MI,
1590                                 unsigned DestReg, unsigned SrcReg,
1591                                 const TargetRegisterClass *DestRC,
1592                                 const TargetRegisterClass *SrcRC) const {
1593   if (DestRC == SrcRC) {
1594     unsigned Opc;
1595     if (DestRC == &X86::GR64RegClass) {
1596       Opc = X86::MOV64rr;
1597     } else if (DestRC == &X86::GR32RegClass) {
1598       Opc = X86::MOV32rr;
1599     } else if (DestRC == &X86::GR16RegClass) {
1600       Opc = X86::MOV16rr;
1601     } else if (DestRC == &X86::GR8RegClass) {
1602       Opc = X86::MOV8rr;
1603     } else if (DestRC == &X86::GR32_RegClass) {
1604       Opc = X86::MOV32_rr;
1605     } else if (DestRC == &X86::GR16_RegClass) {
1606       Opc = X86::MOV16_rr;
1607     } else if (DestRC == &X86::RFP32RegClass) {
1608       Opc = X86::MOV_Fp3232;
1609     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1610       Opc = X86::MOV_Fp6464;
1611     } else if (DestRC == &X86::RFP80RegClass) {
1612       Opc = X86::MOV_Fp8080;
1613     } else if (DestRC == &X86::FR32RegClass) {
1614       Opc = X86::FsMOVAPSrr;
1615     } else if (DestRC == &X86::FR64RegClass) {
1616       Opc = X86::FsMOVAPDrr;
1617     } else if (DestRC == &X86::VR128RegClass) {
1618       Opc = X86::MOVAPSrr;
1619     } else if (DestRC == &X86::VR64RegClass) {
1620       Opc = X86::MMX_MOVQ64rr;
1621     } else {
1622       return false;
1623     }
1624     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1625     return true;
1626   }
1627
1628   // Moving EFLAGS to / from another register requires a push and a pop.
1629   if (SrcRC == &X86::CCRRegClass) {
1630     if (SrcReg != X86::EFLAGS)
1631       return false;
1632     if (DestRC == &X86::GR64RegClass) {
1633       BuildMI(MBB, MI, get(X86::PUSHFQ));
1634       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1635       return true;
1636     } else if (DestRC == &X86::GR32RegClass) {
1637       BuildMI(MBB, MI, get(X86::PUSHFD));
1638       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1639       return true;
1640     }
1641   } else if (DestRC == &X86::CCRRegClass) {
1642     if (DestReg != X86::EFLAGS)
1643       return false;
1644     if (SrcRC == &X86::GR64RegClass) {
1645       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1646       BuildMI(MBB, MI, get(X86::POPFQ));
1647       return true;
1648     } else if (SrcRC == &X86::GR32RegClass) {
1649       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1650       BuildMI(MBB, MI, get(X86::POPFD));
1651       return true;
1652     }
1653   }
1654
1655   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1656   if (SrcRC == &X86::RSTRegClass) {
1657     // Copying from ST(0)/ST(1).
1658     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1659       // Can only copy from ST(0)/ST(1) right now
1660       return false;
1661     bool isST0 = SrcReg == X86::ST0;
1662     unsigned Opc;
1663     if (DestRC == &X86::RFP32RegClass)
1664       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1665     else if (DestRC == &X86::RFP64RegClass)
1666       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1667     else {
1668       if (DestRC != &X86::RFP80RegClass)
1669         return false;
1670       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1671     }
1672     BuildMI(MBB, MI, get(Opc), DestReg);
1673     return true;
1674   }
1675
1676   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1677   if (DestRC == &X86::RSTRegClass) {
1678     // Copying to ST(0).  FIXME: handle ST(1) also
1679     if (DestReg != X86::ST0)
1680       // Can only copy to TOS right now
1681       return false;
1682     unsigned Opc;
1683     if (SrcRC == &X86::RFP32RegClass)
1684       Opc = X86::FpSET_ST0_32;
1685     else if (SrcRC == &X86::RFP64RegClass)
1686       Opc = X86::FpSET_ST0_64;
1687     else {
1688       if (SrcRC != &X86::RFP80RegClass)
1689         return false;
1690       Opc = X86::FpSET_ST0_80;
1691     }
1692     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1693     return true;
1694   }
1695
1696   // Not yet supported!
1697   return false;
1698 }
1699
1700 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1701                                   bool isStackAligned) {
1702   unsigned Opc = 0;
1703   if (RC == &X86::GR64RegClass) {
1704     Opc = X86::MOV64mr;
1705   } else if (RC == &X86::GR32RegClass) {
1706     Opc = X86::MOV32mr;
1707   } else if (RC == &X86::GR16RegClass) {
1708     Opc = X86::MOV16mr;
1709   } else if (RC == &X86::GR8RegClass) {
1710     Opc = X86::MOV8mr;
1711   } else if (RC == &X86::GR32_RegClass) {
1712     Opc = X86::MOV32_mr;
1713   } else if (RC == &X86::GR16_RegClass) {
1714     Opc = X86::MOV16_mr;
1715   } else if (RC == &X86::RFP80RegClass) {
1716     Opc = X86::ST_FpP80m;   // pops
1717   } else if (RC == &X86::RFP64RegClass) {
1718     Opc = X86::ST_Fp64m;
1719   } else if (RC == &X86::RFP32RegClass) {
1720     Opc = X86::ST_Fp32m;
1721   } else if (RC == &X86::FR32RegClass) {
1722     Opc = X86::MOVSSmr;
1723   } else if (RC == &X86::FR64RegClass) {
1724     Opc = X86::MOVSDmr;
1725   } else if (RC == &X86::VR128RegClass) {
1726     // If stack is realigned we can use aligned stores.
1727     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1728   } else if (RC == &X86::VR64RegClass) {
1729     Opc = X86::MMX_MOVQ64mr;
1730   } else {
1731     assert(0 && "Unknown regclass");
1732     abort();
1733   }
1734
1735   return Opc;
1736 }
1737
1738 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1739                                        MachineBasicBlock::iterator MI,
1740                                        unsigned SrcReg, bool isKill, int FrameIdx,
1741                                        const TargetRegisterClass *RC) const {
1742   const MachineFunction &MF = *MBB.getParent();
1743   bool isAligned = (RI.getStackAlignment() >= 16) ||
1744     RI.needsStackRealignment(MF);
1745   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1746   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1747     .addReg(SrcReg, false, false, isKill);
1748 }
1749
1750 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1751                                   bool isKill,
1752                                   SmallVectorImpl<MachineOperand> &Addr,
1753                                   const TargetRegisterClass *RC,
1754                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1755   bool isAligned = (RI.getStackAlignment() >= 16) ||
1756     RI.needsStackRealignment(MF);
1757   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1758   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1759   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1760     MIB = X86InstrAddOperand(MIB, Addr[i]);
1761   MIB.addReg(SrcReg, false, false, isKill);
1762   NewMIs.push_back(MIB);
1763 }
1764
1765 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1766                                  bool isStackAligned) {
1767   unsigned Opc = 0;
1768   if (RC == &X86::GR64RegClass) {
1769     Opc = X86::MOV64rm;
1770   } else if (RC == &X86::GR32RegClass) {
1771     Opc = X86::MOV32rm;
1772   } else if (RC == &X86::GR16RegClass) {
1773     Opc = X86::MOV16rm;
1774   } else if (RC == &X86::GR8RegClass) {
1775     Opc = X86::MOV8rm;
1776   } else if (RC == &X86::GR32_RegClass) {
1777     Opc = X86::MOV32_rm;
1778   } else if (RC == &X86::GR16_RegClass) {
1779     Opc = X86::MOV16_rm;
1780   } else if (RC == &X86::RFP80RegClass) {
1781     Opc = X86::LD_Fp80m;
1782   } else if (RC == &X86::RFP64RegClass) {
1783     Opc = X86::LD_Fp64m;
1784   } else if (RC == &X86::RFP32RegClass) {
1785     Opc = X86::LD_Fp32m;
1786   } else if (RC == &X86::FR32RegClass) {
1787     Opc = X86::MOVSSrm;
1788   } else if (RC == &X86::FR64RegClass) {
1789     Opc = X86::MOVSDrm;
1790   } else if (RC == &X86::VR128RegClass) {
1791     // If stack is realigned we can use aligned loads.
1792     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1793   } else if (RC == &X86::VR64RegClass) {
1794     Opc = X86::MMX_MOVQ64rm;
1795   } else {
1796     assert(0 && "Unknown regclass");
1797     abort();
1798   }
1799
1800   return Opc;
1801 }
1802
1803 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1804                                         MachineBasicBlock::iterator MI,
1805                                         unsigned DestReg, int FrameIdx,
1806                                         const TargetRegisterClass *RC) const{
1807   const MachineFunction &MF = *MBB.getParent();
1808   bool isAligned = (RI.getStackAlignment() >= 16) ||
1809     RI.needsStackRealignment(MF);
1810   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1811   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1812 }
1813
1814 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1815                                  SmallVectorImpl<MachineOperand> &Addr,
1816                                  const TargetRegisterClass *RC,
1817                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1818   bool isAligned = (RI.getStackAlignment() >= 16) ||
1819     RI.needsStackRealignment(MF);
1820   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1821   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1822   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1823     MIB = X86InstrAddOperand(MIB, Addr[i]);
1824   NewMIs.push_back(MIB);
1825 }
1826
1827 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1828                                                 MachineBasicBlock::iterator MI,
1829                                 const std::vector<CalleeSavedInfo> &CSI) const {
1830   if (CSI.empty())
1831     return false;
1832
1833   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1834   unsigned SlotSize = is64Bit ? 8 : 4;
1835
1836   MachineFunction &MF = *MBB.getParent();
1837   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1838   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1839
1840   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1841   for (unsigned i = CSI.size(); i != 0; --i) {
1842     unsigned Reg = CSI[i-1].getReg();
1843     // Add the callee-saved register as live-in. It's killed at the spill.
1844     MBB.addLiveIn(Reg);
1845     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1846   }
1847   return true;
1848 }
1849
1850 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1851                                                  MachineBasicBlock::iterator MI,
1852                                 const std::vector<CalleeSavedInfo> &CSI) const {
1853   if (CSI.empty())
1854     return false;
1855
1856   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1857
1858   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1859   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1860     unsigned Reg = CSI[i].getReg();
1861     BuildMI(MBB, MI, get(Opc), Reg);
1862   }
1863   return true;
1864 }
1865
1866 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1867                                      const SmallVector<MachineOperand,4> &MOs,
1868                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1869   // Create the base instruction with the memory operand as the first part.
1870   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1871   MachineInstrBuilder MIB(NewMI);
1872   unsigned NumAddrOps = MOs.size();
1873   for (unsigned i = 0; i != NumAddrOps; ++i)
1874     MIB = X86InstrAddOperand(MIB, MOs[i]);
1875   if (NumAddrOps < 4)  // FrameIndex only
1876     MIB.addImm(1).addReg(0).addImm(0);
1877
1878   // Loop over the rest of the ri operands, converting them over.
1879   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1880   for (unsigned i = 0; i != NumOps; ++i) {
1881     MachineOperand &MO = MI->getOperand(i+2);
1882     MIB = X86InstrAddOperand(MIB, MO);
1883   }
1884   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1885     MachineOperand &MO = MI->getOperand(i);
1886     MIB = X86InstrAddOperand(MIB, MO);
1887   }
1888   return MIB;
1889 }
1890
1891 static MachineInstr *FuseInst(MachineFunction &MF,
1892                               unsigned Opcode, unsigned OpNo,
1893                               const SmallVector<MachineOperand,4> &MOs,
1894                               MachineInstr *MI, const TargetInstrInfo &TII) {
1895   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1896   MachineInstrBuilder MIB(NewMI);
1897
1898   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1899     MachineOperand &MO = MI->getOperand(i);
1900     if (i == OpNo) {
1901       assert(MO.isReg() && "Expected to fold into reg operand!");
1902       unsigned NumAddrOps = MOs.size();
1903       for (unsigned i = 0; i != NumAddrOps; ++i)
1904         MIB = X86InstrAddOperand(MIB, MOs[i]);
1905       if (NumAddrOps < 4)  // FrameIndex only
1906         MIB.addImm(1).addReg(0).addImm(0);
1907     } else {
1908       MIB = X86InstrAddOperand(MIB, MO);
1909     }
1910   }
1911   return MIB;
1912 }
1913
1914 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1915                                 const SmallVector<MachineOperand,4> &MOs,
1916                                 MachineInstr *MI) {
1917   MachineFunction &MF = *MI->getParent()->getParent();
1918   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
1919
1920   unsigned NumAddrOps = MOs.size();
1921   for (unsigned i = 0; i != NumAddrOps; ++i)
1922     MIB = X86InstrAddOperand(MIB, MOs[i]);
1923   if (NumAddrOps < 4)  // FrameIndex only
1924     MIB.addImm(1).addReg(0).addImm(0);
1925   return MIB.addImm(0);
1926 }
1927
1928 MachineInstr*
1929 X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1930                                 MachineInstr *MI, unsigned i,
1931                                 const SmallVector<MachineOperand,4> &MOs) const{
1932   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1933   bool isTwoAddrFold = false;
1934   unsigned NumOps = MI->getDesc().getNumOperands();
1935   bool isTwoAddr = NumOps > 1 &&
1936     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1937
1938   MachineInstr *NewMI = NULL;
1939   // Folding a memory location into the two-address part of a two-address
1940   // instruction is different than folding it other places.  It requires
1941   // replacing the *two* registers with the memory location.
1942   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1943       MI->getOperand(0).isReg() &&
1944       MI->getOperand(1).isReg() &&
1945       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1946     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1947     isTwoAddrFold = true;
1948   } else if (i == 0) { // If operand 0
1949     if (MI->getOpcode() == X86::MOV16r0)
1950       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1951     else if (MI->getOpcode() == X86::MOV32r0)
1952       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1953     else if (MI->getOpcode() == X86::MOV64r0)
1954       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1955     else if (MI->getOpcode() == X86::MOV8r0)
1956       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1957     if (NewMI)
1958       return NewMI;
1959
1960     OpcodeTablePtr = &RegOp2MemOpTable0;
1961   } else if (i == 1) {
1962     OpcodeTablePtr = &RegOp2MemOpTable1;
1963   } else if (i == 2) {
1964     OpcodeTablePtr = &RegOp2MemOpTable2;
1965   }
1966
1967   // If table selected...
1968   if (OpcodeTablePtr) {
1969     // Find the Opcode to fuse
1970     DenseMap<unsigned*, unsigned>::iterator I =
1971       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1972     if (I != OpcodeTablePtr->end()) {
1973       if (isTwoAddrFold)
1974         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
1975       else
1976         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
1977       return NewMI;
1978     }
1979   }
1980
1981   // No fusion
1982   if (PrintFailedFusing)
1983     cerr << "We failed to fuse operand " << i << *MI;
1984   return NULL;
1985 }
1986
1987
1988 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1989                                               MachineInstr *MI,
1990                                         const SmallVectorImpl<unsigned> &Ops,
1991                                               int FrameIndex) const {
1992   // Check switch flag
1993   if (NoFusing) return NULL;
1994
1995   const MachineFrameInfo *MFI = MF.getFrameInfo();
1996   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1997   // FIXME: Move alignment requirement into tables?
1998   if (Alignment < 16) {
1999     switch (MI->getOpcode()) {
2000     default: break;
2001     // Not always safe to fold movsd into these instructions since their load
2002     // folding variants expects the address to be 16 byte aligned.
2003     case X86::FsANDNPDrr:
2004     case X86::FsANDNPSrr:
2005     case X86::FsANDPDrr:
2006     case X86::FsANDPSrr:
2007     case X86::FsORPDrr:
2008     case X86::FsORPSrr:
2009     case X86::FsXORPDrr:
2010     case X86::FsXORPSrr:
2011       return NULL;
2012     }
2013   }
2014
2015   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2016     unsigned NewOpc = 0;
2017     switch (MI->getOpcode()) {
2018     default: return NULL;
2019     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2020     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2021     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2022     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2023     }
2024     // Change to CMPXXri r, 0 first.
2025     MI->setDesc(get(NewOpc));
2026     MI->getOperand(1).ChangeToImmediate(0);
2027   } else if (Ops.size() != 1)
2028     return NULL;
2029
2030   SmallVector<MachineOperand,4> MOs;
2031   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2032   return foldMemoryOperand(MF, MI, Ops[0], MOs);
2033 }
2034
2035 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
2036                                               MachineInstr *MI,
2037                                         const SmallVectorImpl<unsigned> &Ops,
2038                                               MachineInstr *LoadMI) const {
2039   // Check switch flag
2040   if (NoFusing) return NULL;
2041
2042   // Determine the alignment of the load.
2043   unsigned Alignment = 0;
2044   if (LoadMI->hasOneMemOperand())
2045     Alignment = LoadMI->memoperands_begin()->getAlignment();
2046
2047   // FIXME: Move alignment requirement into tables?
2048   if (Alignment < 16) {
2049     switch (MI->getOpcode()) {
2050     default: break;
2051     // Not always safe to fold movsd into these instructions since their load
2052     // folding variants expects the address to be 16 byte aligned.
2053     case X86::FsANDNPDrr:
2054     case X86::FsANDNPSrr:
2055     case X86::FsANDPDrr:
2056     case X86::FsANDPSrr:
2057     case X86::FsORPDrr:
2058     case X86::FsORPSrr:
2059     case X86::FsXORPDrr:
2060     case X86::FsXORPSrr:
2061       return NULL;
2062     }
2063   }
2064
2065   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2066     unsigned NewOpc = 0;
2067     switch (MI->getOpcode()) {
2068     default: return NULL;
2069     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2070     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2071     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2072     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2073     }
2074     // Change to CMPXXri r, 0 first.
2075     MI->setDesc(get(NewOpc));
2076     MI->getOperand(1).ChangeToImmediate(0);
2077   } else if (Ops.size() != 1)
2078     return NULL;
2079
2080   SmallVector<MachineOperand,4> MOs;
2081   unsigned NumOps = LoadMI->getDesc().getNumOperands();
2082   for (unsigned i = NumOps - 4; i != NumOps; ++i)
2083     MOs.push_back(LoadMI->getOperand(i));
2084   return foldMemoryOperand(MF, MI, Ops[0], MOs);
2085 }
2086
2087
2088 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2089                                   const SmallVectorImpl<unsigned> &Ops) const {
2090   // Check switch flag
2091   if (NoFusing) return 0;
2092
2093   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2094     switch (MI->getOpcode()) {
2095     default: return false;
2096     case X86::TEST8rr:
2097     case X86::TEST16rr:
2098     case X86::TEST32rr:
2099     case X86::TEST64rr:
2100       return true;
2101     }
2102   }
2103
2104   if (Ops.size() != 1)
2105     return false;
2106
2107   unsigned OpNum = Ops[0];
2108   unsigned Opc = MI->getOpcode();
2109   unsigned NumOps = MI->getDesc().getNumOperands();
2110   bool isTwoAddr = NumOps > 1 &&
2111     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2112
2113   // Folding a memory location into the two-address part of a two-address
2114   // instruction is different than folding it other places.  It requires
2115   // replacing the *two* registers with the memory location.
2116   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2117   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2118     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2119   } else if (OpNum == 0) { // If operand 0
2120     switch (Opc) {
2121     case X86::MOV16r0:
2122     case X86::MOV32r0:
2123     case X86::MOV64r0:
2124     case X86::MOV8r0:
2125       return true;
2126     default: break;
2127     }
2128     OpcodeTablePtr = &RegOp2MemOpTable0;
2129   } else if (OpNum == 1) {
2130     OpcodeTablePtr = &RegOp2MemOpTable1;
2131   } else if (OpNum == 2) {
2132     OpcodeTablePtr = &RegOp2MemOpTable2;
2133   }
2134
2135   if (OpcodeTablePtr) {
2136     // Find the Opcode to fuse
2137     DenseMap<unsigned*, unsigned>::iterator I =
2138       OpcodeTablePtr->find((unsigned*)Opc);
2139     if (I != OpcodeTablePtr->end())
2140       return true;
2141   }
2142   return false;
2143 }
2144
2145 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2146                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2147                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2148   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2149     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2150   if (I == MemOp2RegOpTable.end())
2151     return false;
2152   unsigned Opc = I->second.first;
2153   unsigned Index = I->second.second & 0xf;
2154   bool FoldedLoad = I->second.second & (1 << 4);
2155   bool FoldedStore = I->second.second & (1 << 5);
2156   if (UnfoldLoad && !FoldedLoad)
2157     return false;
2158   UnfoldLoad &= FoldedLoad;
2159   if (UnfoldStore && !FoldedStore)
2160     return false;
2161   UnfoldStore &= FoldedStore;
2162
2163   const TargetInstrDesc &TID = get(Opc);
2164   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2165   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2166     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2167   SmallVector<MachineOperand,4> AddrOps;
2168   SmallVector<MachineOperand,2> BeforeOps;
2169   SmallVector<MachineOperand,2> AfterOps;
2170   SmallVector<MachineOperand,4> ImpOps;
2171   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2172     MachineOperand &Op = MI->getOperand(i);
2173     if (i >= Index && i < Index+4)
2174       AddrOps.push_back(Op);
2175     else if (Op.isReg() && Op.isImplicit())
2176       ImpOps.push_back(Op);
2177     else if (i < Index)
2178       BeforeOps.push_back(Op);
2179     else if (i > Index)
2180       AfterOps.push_back(Op);
2181   }
2182
2183   // Emit the load instruction.
2184   if (UnfoldLoad) {
2185     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2186     if (UnfoldStore) {
2187       // Address operands cannot be marked isKill.
2188       for (unsigned i = 1; i != 5; ++i) {
2189         MachineOperand &MO = NewMIs[0]->getOperand(i);
2190         if (MO.isReg())
2191           MO.setIsKill(false);
2192       }
2193     }
2194   }
2195
2196   // Emit the data processing instruction.
2197   MachineInstr *DataMI = MF.CreateMachineInstr(TID, true);
2198   MachineInstrBuilder MIB(DataMI);
2199
2200   if (FoldedStore)
2201     MIB.addReg(Reg, true);
2202   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2203     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2204   if (FoldedLoad)
2205     MIB.addReg(Reg);
2206   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2207     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2208   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2209     MachineOperand &MO = ImpOps[i];
2210     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2211   }
2212   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2213   unsigned NewOpc = 0;
2214   switch (DataMI->getOpcode()) {
2215   default: break;
2216   case X86::CMP64ri32:
2217   case X86::CMP32ri:
2218   case X86::CMP16ri:
2219   case X86::CMP8ri: {
2220     MachineOperand &MO0 = DataMI->getOperand(0);
2221     MachineOperand &MO1 = DataMI->getOperand(1);
2222     if (MO1.getImm() == 0) {
2223       switch (DataMI->getOpcode()) {
2224       default: break;
2225       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2226       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2227       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2228       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2229       }
2230       DataMI->setDesc(get(NewOpc));
2231       MO1.ChangeToRegister(MO0.getReg(), false);
2232     }
2233   }
2234   }
2235   NewMIs.push_back(DataMI);
2236
2237   // Emit the store instruction.
2238   if (UnfoldStore) {
2239     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2240     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2241       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2242     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2243   }
2244
2245   return true;
2246 }
2247
2248 bool
2249 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2250                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2251   if (!N->isMachineOpcode())
2252     return false;
2253
2254   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2255     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2256   if (I == MemOp2RegOpTable.end())
2257     return false;
2258   unsigned Opc = I->second.first;
2259   unsigned Index = I->second.second & 0xf;
2260   bool FoldedLoad = I->second.second & (1 << 4);
2261   bool FoldedStore = I->second.second & (1 << 5);
2262   const TargetInstrDesc &TID = get(Opc);
2263   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2264   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2265     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2266   std::vector<SDValue> AddrOps;
2267   std::vector<SDValue> BeforeOps;
2268   std::vector<SDValue> AfterOps;
2269   unsigned NumOps = N->getNumOperands();
2270   for (unsigned i = 0; i != NumOps-1; ++i) {
2271     SDValue Op = N->getOperand(i);
2272     if (i >= Index && i < Index+4)
2273       AddrOps.push_back(Op);
2274     else if (i < Index)
2275       BeforeOps.push_back(Op);
2276     else if (i > Index)
2277       AfterOps.push_back(Op);
2278   }
2279   SDValue Chain = N->getOperand(NumOps-1);
2280   AddrOps.push_back(Chain);
2281
2282   // Emit the load instruction.
2283   SDNode *Load = 0;
2284   const MachineFunction &MF = DAG.getMachineFunction();
2285   if (FoldedLoad) {
2286     MVT VT = *RC->vt_begin();
2287     bool isAligned = (RI.getStackAlignment() >= 16) ||
2288       RI.needsStackRealignment(MF);
2289     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned),
2290                              VT, MVT::Other,
2291                              &AddrOps[0], AddrOps.size());
2292     NewNodes.push_back(Load);
2293   }
2294
2295   // Emit the data processing instruction.
2296   std::vector<MVT> VTs;
2297   const TargetRegisterClass *DstRC = 0;
2298   if (TID.getNumDefs() > 0) {
2299     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2300     DstRC = DstTOI.isLookupPtrRegClass()
2301       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2302     VTs.push_back(*DstRC->vt_begin());
2303   }
2304   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2305     MVT VT = N->getValueType(i);
2306     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2307       VTs.push_back(VT);
2308   }
2309   if (Load)
2310     BeforeOps.push_back(SDValue(Load, 0));
2311   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2312   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2313   NewNodes.push_back(NewNode);
2314
2315   // Emit the store instruction.
2316   if (FoldedStore) {
2317     AddrOps.pop_back();
2318     AddrOps.push_back(SDValue(NewNode, 0));
2319     AddrOps.push_back(Chain);
2320     bool isAligned = (RI.getStackAlignment() >= 16) ||
2321       RI.needsStackRealignment(MF);
2322     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned),
2323                                       MVT::Other, &AddrOps[0], AddrOps.size());
2324     NewNodes.push_back(Store);
2325   }
2326
2327   return true;
2328 }
2329
2330 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2331                                       bool UnfoldLoad, bool UnfoldStore) const {
2332   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2333     MemOp2RegOpTable.find((unsigned*)Opc);
2334   if (I == MemOp2RegOpTable.end())
2335     return 0;
2336   bool FoldedLoad = I->second.second & (1 << 4);
2337   bool FoldedStore = I->second.second & (1 << 5);
2338   if (UnfoldLoad && !FoldedLoad)
2339     return 0;
2340   if (UnfoldStore && !FoldedStore)
2341     return 0;
2342   return I->second.first;
2343 }
2344
2345 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2346   if (MBB.empty()) return false;
2347
2348   switch (MBB.back().getOpcode()) {
2349   case X86::TCRETURNri:
2350   case X86::TCRETURNdi:
2351   case X86::RET:     // Return.
2352   case X86::RETI:
2353   case X86::TAILJMPd:
2354   case X86::TAILJMPr:
2355   case X86::TAILJMPm:
2356   case X86::JMP:     // Uncond branch.
2357   case X86::JMP32r:  // Indirect branch.
2358   case X86::JMP64r:  // Indirect branch (64-bit).
2359   case X86::JMP32m:  // Indirect branch through mem.
2360   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2361     return true;
2362   default: return false;
2363   }
2364 }
2365
2366 bool X86InstrInfo::
2367 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2368   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2369   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2370   Cond[0].setImm(GetOppositeBranchCondition(CC));
2371   return false;
2372 }
2373
2374 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2375   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2376   if (Subtarget->is64Bit())
2377     return &X86::GR64RegClass;
2378   else
2379     return &X86::GR32RegClass;
2380 }
2381
2382 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2383   switch (Desc->TSFlags & X86II::ImmMask) {
2384   case X86II::Imm8:   return 1;
2385   case X86II::Imm16:  return 2;
2386   case X86II::Imm32:  return 4;
2387   case X86II::Imm64:  return 8;
2388   default: assert(0 && "Immediate size not set!");
2389     return 0;
2390   }
2391 }
2392
2393 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2394 /// e.g. r8, xmm8, etc.
2395 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2396   if (!MO.isReg()) return false;
2397   switch (MO.getReg()) {
2398   default: break;
2399   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2400   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2401   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2402   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2403   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2404   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2405   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2406   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2407   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2408   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2409     return true;
2410   }
2411   return false;
2412 }
2413
2414
2415 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2416 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2417 /// size, and 3) use of X86-64 extended registers.
2418 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2419   unsigned REX = 0;
2420   const TargetInstrDesc &Desc = MI.getDesc();
2421
2422   // Pseudo instructions do not need REX prefix byte.
2423   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2424     return 0;
2425   if (Desc.TSFlags & X86II::REX_W)
2426     REX |= 1 << 3;
2427
2428   unsigned NumOps = Desc.getNumOperands();
2429   if (NumOps) {
2430     bool isTwoAddr = NumOps > 1 &&
2431       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2432
2433     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2434     unsigned i = isTwoAddr ? 1 : 0;
2435     for (unsigned e = NumOps; i != e; ++i) {
2436       const MachineOperand& MO = MI.getOperand(i);
2437       if (MO.isReg()) {
2438         unsigned Reg = MO.getReg();
2439         if (isX86_64NonExtLowByteReg(Reg))
2440           REX |= 0x40;
2441       }
2442     }
2443
2444     switch (Desc.TSFlags & X86II::FormMask) {
2445     case X86II::MRMInitReg:
2446       if (isX86_64ExtendedReg(MI.getOperand(0)))
2447         REX |= (1 << 0) | (1 << 2);
2448       break;
2449     case X86II::MRMSrcReg: {
2450       if (isX86_64ExtendedReg(MI.getOperand(0)))
2451         REX |= 1 << 2;
2452       i = isTwoAddr ? 2 : 1;
2453       for (unsigned e = NumOps; i != e; ++i) {
2454         const MachineOperand& MO = MI.getOperand(i);
2455         if (isX86_64ExtendedReg(MO))
2456           REX |= 1 << 0;
2457       }
2458       break;
2459     }
2460     case X86II::MRMSrcMem: {
2461       if (isX86_64ExtendedReg(MI.getOperand(0)))
2462         REX |= 1 << 2;
2463       unsigned Bit = 0;
2464       i = isTwoAddr ? 2 : 1;
2465       for (; i != NumOps; ++i) {
2466         const MachineOperand& MO = MI.getOperand(i);
2467         if (MO.isReg()) {
2468           if (isX86_64ExtendedReg(MO))
2469             REX |= 1 << Bit;
2470           Bit++;
2471         }
2472       }
2473       break;
2474     }
2475     case X86II::MRM0m: case X86II::MRM1m:
2476     case X86II::MRM2m: case X86II::MRM3m:
2477     case X86II::MRM4m: case X86II::MRM5m:
2478     case X86II::MRM6m: case X86II::MRM7m:
2479     case X86II::MRMDestMem: {
2480       unsigned e = isTwoAddr ? 5 : 4;
2481       i = isTwoAddr ? 1 : 0;
2482       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2483         REX |= 1 << 2;
2484       unsigned Bit = 0;
2485       for (; i != e; ++i) {
2486         const MachineOperand& MO = MI.getOperand(i);
2487         if (MO.isReg()) {
2488           if (isX86_64ExtendedReg(MO))
2489             REX |= 1 << Bit;
2490           Bit++;
2491         }
2492       }
2493       break;
2494     }
2495     default: {
2496       if (isX86_64ExtendedReg(MI.getOperand(0)))
2497         REX |= 1 << 0;
2498       i = isTwoAddr ? 2 : 1;
2499       for (unsigned e = NumOps; i != e; ++i) {
2500         const MachineOperand& MO = MI.getOperand(i);
2501         if (isX86_64ExtendedReg(MO))
2502           REX |= 1 << 2;
2503       }
2504       break;
2505     }
2506     }
2507   }
2508   return REX;
2509 }
2510
2511 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2512 /// relative block address instruction
2513 ///
2514 static unsigned sizePCRelativeBlockAddress() {
2515   return 4;
2516 }
2517
2518 /// sizeGlobalAddress - Give the size of the emission of this global address
2519 ///
2520 static unsigned sizeGlobalAddress(bool dword) {
2521   return dword ? 8 : 4;
2522 }
2523
2524 /// sizeConstPoolAddress - Give the size of the emission of this constant
2525 /// pool address
2526 ///
2527 static unsigned sizeConstPoolAddress(bool dword) {
2528   return dword ? 8 : 4;
2529 }
2530
2531 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2532 /// symbol
2533 ///
2534 static unsigned sizeExternalSymbolAddress(bool dword) {
2535   return dword ? 8 : 4;
2536 }
2537
2538 /// sizeJumpTableAddress - Give the size of the emission of this jump
2539 /// table address
2540 ///
2541 static unsigned sizeJumpTableAddress(bool dword) {
2542   return dword ? 8 : 4;
2543 }
2544
2545 static unsigned sizeConstant(unsigned Size) {
2546   return Size;
2547 }
2548
2549 static unsigned sizeRegModRMByte(){
2550   return 1;
2551 }
2552
2553 static unsigned sizeSIBByte(){
2554   return 1;
2555 }
2556
2557 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2558   unsigned FinalSize = 0;
2559   // If this is a simple integer displacement that doesn't require a relocation.
2560   if (!RelocOp) {
2561     FinalSize += sizeConstant(4);
2562     return FinalSize;
2563   }
2564
2565   // Otherwise, this is something that requires a relocation.
2566   if (RelocOp->isGlobal()) {
2567     FinalSize += sizeGlobalAddress(false);
2568   } else if (RelocOp->isCPI()) {
2569     FinalSize += sizeConstPoolAddress(false);
2570   } else if (RelocOp->isJTI()) {
2571     FinalSize += sizeJumpTableAddress(false);
2572   } else {
2573     assert(0 && "Unknown value to relocate!");
2574   }
2575   return FinalSize;
2576 }
2577
2578 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2579                                     bool IsPIC, bool Is64BitMode) {
2580   const MachineOperand &Op3 = MI.getOperand(Op+3);
2581   int DispVal = 0;
2582   const MachineOperand *DispForReloc = 0;
2583   unsigned FinalSize = 0;
2584
2585   // Figure out what sort of displacement we have to handle here.
2586   if (Op3.isGlobal()) {
2587     DispForReloc = &Op3;
2588   } else if (Op3.isCPI()) {
2589     if (Is64BitMode || IsPIC) {
2590       DispForReloc = &Op3;
2591     } else {
2592       DispVal = 1;
2593     }
2594   } else if (Op3.isJTI()) {
2595     if (Is64BitMode || IsPIC) {
2596       DispForReloc = &Op3;
2597     } else {
2598       DispVal = 1;
2599     }
2600   } else {
2601     DispVal = 1;
2602   }
2603
2604   const MachineOperand &Base     = MI.getOperand(Op);
2605   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2606
2607   unsigned BaseReg = Base.getReg();
2608
2609   // Is a SIB byte needed?
2610   if (IndexReg.getReg() == 0 &&
2611       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2612     if (BaseReg == 0) {  // Just a displacement?
2613       // Emit special case [disp32] encoding
2614       ++FinalSize;
2615       FinalSize += getDisplacementFieldSize(DispForReloc);
2616     } else {
2617       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2618       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2619         // Emit simple indirect register encoding... [EAX] f.e.
2620         ++FinalSize;
2621       // Be pessimistic and assume it's a disp32, not a disp8
2622       } else {
2623         // Emit the most general non-SIB encoding: [REG+disp32]
2624         ++FinalSize;
2625         FinalSize += getDisplacementFieldSize(DispForReloc);
2626       }
2627     }
2628
2629   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2630     assert(IndexReg.getReg() != X86::ESP &&
2631            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2632
2633     bool ForceDisp32 = false;
2634     if (BaseReg == 0 || DispForReloc) {
2635       // Emit the normal disp32 encoding.
2636       ++FinalSize;
2637       ForceDisp32 = true;
2638     } else {
2639       ++FinalSize;
2640     }
2641
2642     FinalSize += sizeSIBByte();
2643
2644     // Do we need to output a displacement?
2645     if (DispVal != 0 || ForceDisp32) {
2646       FinalSize += getDisplacementFieldSize(DispForReloc);
2647     }
2648   }
2649   return FinalSize;
2650 }
2651
2652
2653 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2654                                     const TargetInstrDesc *Desc,
2655                                     bool IsPIC, bool Is64BitMode) {
2656
2657   unsigned Opcode = Desc->Opcode;
2658   unsigned FinalSize = 0;
2659
2660   // Emit the lock opcode prefix as needed.
2661   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2662
2663   // Emit segment overrid opcode prefix as needed.
2664   switch (Desc->TSFlags & X86II::SegOvrMask) {
2665   case X86II::FS:
2666   case X86II::GS:
2667    ++FinalSize;
2668    break;
2669   default: assert(0 && "Invalid segment!");
2670   case 0: break;  // No segment override!
2671   }
2672
2673   // Emit the repeat opcode prefix as needed.
2674   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2675
2676   // Emit the operand size opcode prefix as needed.
2677   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2678
2679   // Emit the address size opcode prefix as needed.
2680   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2681
2682   bool Need0FPrefix = false;
2683   switch (Desc->TSFlags & X86II::Op0Mask) {
2684   case X86II::TB:  // Two-byte opcode prefix
2685   case X86II::T8:  // 0F 38
2686   case X86II::TA:  // 0F 3A
2687     Need0FPrefix = true;
2688     break;
2689   case X86II::REP: break; // already handled.
2690   case X86II::XS:   // F3 0F
2691     ++FinalSize;
2692     Need0FPrefix = true;
2693     break;
2694   case X86II::XD:   // F2 0F
2695     ++FinalSize;
2696     Need0FPrefix = true;
2697     break;
2698   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2699   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2700     ++FinalSize;
2701     break; // Two-byte opcode prefix
2702   default: assert(0 && "Invalid prefix!");
2703   case 0: break;  // No prefix!
2704   }
2705
2706   if (Is64BitMode) {
2707     // REX prefix
2708     unsigned REX = X86InstrInfo::determineREX(MI);
2709     if (REX)
2710       ++FinalSize;
2711   }
2712
2713   // 0x0F escape code must be emitted just before the opcode.
2714   if (Need0FPrefix)
2715     ++FinalSize;
2716
2717   switch (Desc->TSFlags & X86II::Op0Mask) {
2718   case X86II::T8:  // 0F 38
2719     ++FinalSize;
2720     break;
2721   case X86II::TA:    // 0F 3A
2722     ++FinalSize;
2723     break;
2724   }
2725
2726   // If this is a two-address instruction, skip one of the register operands.
2727   unsigned NumOps = Desc->getNumOperands();
2728   unsigned CurOp = 0;
2729   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2730     CurOp++;
2731
2732   switch (Desc->TSFlags & X86II::FormMask) {
2733   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2734   case X86II::Pseudo:
2735     // Remember the current PC offset, this is the PIC relocation
2736     // base address.
2737     switch (Opcode) {
2738     default:
2739       break;
2740     case TargetInstrInfo::INLINEASM: {
2741       const MachineFunction *MF = MI.getParent()->getParent();
2742       const char *AsmStr = MI.getOperand(0).getSymbolName();
2743       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2744       FinalSize += AI->getInlineAsmLength(AsmStr);
2745       break;
2746     }
2747     case TargetInstrInfo::DBG_LABEL:
2748     case TargetInstrInfo::EH_LABEL:
2749       break;
2750     case TargetInstrInfo::IMPLICIT_DEF:
2751     case TargetInstrInfo::DECLARE:
2752     case X86::DWARF_LOC:
2753     case X86::FP_REG_KILL:
2754       break;
2755     case X86::MOVPC32r: {
2756       // This emits the "call" portion of this pseudo instruction.
2757       ++FinalSize;
2758       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2759       break;
2760     }
2761     }
2762     CurOp = NumOps;
2763     break;
2764   case X86II::RawFrm:
2765     ++FinalSize;
2766
2767     if (CurOp != NumOps) {
2768       const MachineOperand &MO = MI.getOperand(CurOp++);
2769       if (MO.isMBB()) {
2770         FinalSize += sizePCRelativeBlockAddress();
2771       } else if (MO.isGlobal()) {
2772         FinalSize += sizeGlobalAddress(false);
2773       } else if (MO.isSymbol()) {
2774         FinalSize += sizeExternalSymbolAddress(false);
2775       } else if (MO.isImm()) {
2776         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2777       } else {
2778         assert(0 && "Unknown RawFrm operand!");
2779       }
2780     }
2781     break;
2782
2783   case X86II::AddRegFrm:
2784     ++FinalSize;
2785     ++CurOp;
2786
2787     if (CurOp != NumOps) {
2788       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2789       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2790       if (MO1.isImm())
2791         FinalSize += sizeConstant(Size);
2792       else {
2793         bool dword = false;
2794         if (Opcode == X86::MOV64ri)
2795           dword = true;
2796         if (MO1.isGlobal()) {
2797           FinalSize += sizeGlobalAddress(dword);
2798         } else if (MO1.isSymbol())
2799           FinalSize += sizeExternalSymbolAddress(dword);
2800         else if (MO1.isCPI())
2801           FinalSize += sizeConstPoolAddress(dword);
2802         else if (MO1.isJTI())
2803           FinalSize += sizeJumpTableAddress(dword);
2804       }
2805     }
2806     break;
2807
2808   case X86II::MRMDestReg: {
2809     ++FinalSize;
2810     FinalSize += sizeRegModRMByte();
2811     CurOp += 2;
2812     if (CurOp != NumOps) {
2813       ++CurOp;
2814       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2815     }
2816     break;
2817   }
2818   case X86II::MRMDestMem: {
2819     ++FinalSize;
2820     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2821     CurOp += 5;
2822     if (CurOp != NumOps) {
2823       ++CurOp;
2824       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2825     }
2826     break;
2827   }
2828
2829   case X86II::MRMSrcReg:
2830     ++FinalSize;
2831     FinalSize += sizeRegModRMByte();
2832     CurOp += 2;
2833     if (CurOp != NumOps) {
2834       ++CurOp;
2835       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2836     }
2837     break;
2838
2839   case X86II::MRMSrcMem: {
2840
2841     ++FinalSize;
2842     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2843     CurOp += 5;
2844     if (CurOp != NumOps) {
2845       ++CurOp;
2846       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2847     }
2848     break;
2849   }
2850
2851   case X86II::MRM0r: case X86II::MRM1r:
2852   case X86II::MRM2r: case X86II::MRM3r:
2853   case X86II::MRM4r: case X86II::MRM5r:
2854   case X86II::MRM6r: case X86II::MRM7r:
2855     ++FinalSize;
2856     ++CurOp;
2857     FinalSize += sizeRegModRMByte();
2858
2859     if (CurOp != NumOps) {
2860       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2861       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2862       if (MO1.isImm())
2863         FinalSize += sizeConstant(Size);
2864       else {
2865         bool dword = false;
2866         if (Opcode == X86::MOV64ri32)
2867           dword = true;
2868         if (MO1.isGlobal()) {
2869           FinalSize += sizeGlobalAddress(dword);
2870         } else if (MO1.isSymbol())
2871           FinalSize += sizeExternalSymbolAddress(dword);
2872         else if (MO1.isCPI())
2873           FinalSize += sizeConstPoolAddress(dword);
2874         else if (MO1.isJTI())
2875           FinalSize += sizeJumpTableAddress(dword);
2876       }
2877     }
2878     break;
2879
2880   case X86II::MRM0m: case X86II::MRM1m:
2881   case X86II::MRM2m: case X86II::MRM3m:
2882   case X86II::MRM4m: case X86II::MRM5m:
2883   case X86II::MRM6m: case X86II::MRM7m: {
2884
2885     ++FinalSize;
2886     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2887     CurOp += 4;
2888
2889     if (CurOp != NumOps) {
2890       const MachineOperand &MO = MI.getOperand(CurOp++);
2891       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2892       if (MO.isImm())
2893         FinalSize += sizeConstant(Size);
2894       else {
2895         bool dword = false;
2896         if (Opcode == X86::MOV64mi32)
2897           dword = true;
2898         if (MO.isGlobal()) {
2899           FinalSize += sizeGlobalAddress(dword);
2900         } else if (MO.isSymbol())
2901           FinalSize += sizeExternalSymbolAddress(dword);
2902         else if (MO.isCPI())
2903           FinalSize += sizeConstPoolAddress(dword);
2904         else if (MO.isJTI())
2905           FinalSize += sizeJumpTableAddress(dword);
2906       }
2907     }
2908     break;
2909   }
2910
2911   case X86II::MRMInitReg:
2912     ++FinalSize;
2913     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
2914     FinalSize += sizeRegModRMByte();
2915     ++CurOp;
2916     break;
2917   }
2918
2919   if (!Desc->isVariadic() && CurOp != NumOps) {
2920     cerr << "Cannot determine size: ";
2921     MI.dump();
2922     cerr << '\n';
2923     abort();
2924   }
2925
2926
2927   return FinalSize;
2928 }
2929
2930
2931 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
2932   const TargetInstrDesc &Desc = MI->getDesc();
2933   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
2934   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
2935   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
2936   if (Desc.getOpcode() == X86::MOVPC32r) {
2937     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
2938   }
2939   return Size;
2940 }
2941
2942 /// getGlobalBaseReg - Return a virtual register initialized with the
2943 /// the global base register value. Output instructions required to
2944 /// initialize the register in the function entry block, if necessary.
2945 ///
2946 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
2947   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
2948          "X86-64 PIC uses RIP relative addressing");
2949
2950   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
2951   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
2952   if (GlobalBaseReg != 0)
2953     return GlobalBaseReg;
2954
2955   // Insert the set of GlobalBaseReg into the first MBB of the function
2956   MachineBasicBlock &FirstMBB = MF->front();
2957   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
2958   MachineRegisterInfo &RegInfo = MF->getRegInfo();
2959   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
2960
2961   const TargetInstrInfo *TII = TM.getInstrInfo();
2962   // Operand of MovePCtoStack is completely ignored by asm printer. It's
2963   // only used in JIT code emission as displacement to pc.
2964   BuildMI(FirstMBB, MBBI, TII->get(X86::MOVPC32r), PC).addImm(0);
2965
2966   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
2967   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
2968   if (TM.getRelocationModel() == Reloc::PIC_ &&
2969       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
2970     GlobalBaseReg =
2971       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
2972     BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg)
2973       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
2974   } else {
2975     GlobalBaseReg = PC;
2976   }
2977
2978   X86FI->setGlobalBaseReg(GlobalBaseReg);
2979   return GlobalBaseReg;
2980 }