Insert random noops to increase security against ROP attacks (llvm)
[oota-llvm.git] / lib / Target / X86 / X86InstrInfo.cpp
1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the X86 implementation of the TargetInstrInfo class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "X86InstrInfo.h"
15 #include "X86.h"
16 #include "X86InstrBuilder.h"
17 #include "X86MachineFunctionInfo.h"
18 #include "X86Subtarget.h"
19 #include "X86TargetMachine.h"
20 #include "llvm/ADT/STLExtras.h"
21 #include "llvm/CodeGen/LiveVariables.h"
22 #include "llvm/CodeGen/MachineConstantPool.h"
23 #include "llvm/CodeGen/MachineDominators.h"
24 #include "llvm/CodeGen/MachineFrameInfo.h"
25 #include "llvm/CodeGen/MachineInstrBuilder.h"
26 #include "llvm/CodeGen/MachineRegisterInfo.h"
27 #include "llvm/CodeGen/StackMaps.h"
28 #include "llvm/IR/DerivedTypes.h"
29 #include "llvm/IR/Function.h"
30 #include "llvm/IR/LLVMContext.h"
31 #include "llvm/MC/MCAsmInfo.h"
32 #include "llvm/MC/MCExpr.h"
33 #include "llvm/MC/MCInst.h"
34 #include "llvm/Support/CommandLine.h"
35 #include "llvm/Support/Debug.h"
36 #include "llvm/Support/ErrorHandling.h"
37 #include "llvm/Support/RandomNumberGenerator.h"
38 #include "llvm/Support/raw_ostream.h"
39 #include "llvm/Target/TargetOptions.h"
40 #include <limits>
41
42 using namespace llvm;
43
44 #define DEBUG_TYPE "x86-instr-info"
45
46 #define GET_INSTRINFO_CTOR_DTOR
47 #include "X86GenInstrInfo.inc"
48
49 static cl::opt<bool>
50 NoFusing("disable-spill-fusing",
51          cl::desc("Disable fusing of spill code into instructions"));
52 static cl::opt<bool>
53 PrintFailedFusing("print-failed-fuse-candidates",
54                   cl::desc("Print instructions that the allocator wants to"
55                            " fuse, but the X86 backend currently can't"),
56                   cl::Hidden);
57 static cl::opt<bool>
58 ReMatPICStubLoad("remat-pic-stub-load",
59                  cl::desc("Re-materialize load from stub in PIC mode"),
60                  cl::init(false), cl::Hidden);
61
62 enum {
63   // Select which memory operand is being unfolded.
64   // (stored in bits 0 - 3)
65   TB_INDEX_0    = 0,
66   TB_INDEX_1    = 1,
67   TB_INDEX_2    = 2,
68   TB_INDEX_3    = 3,
69   TB_INDEX_4    = 4,
70   TB_INDEX_MASK = 0xf,
71
72   // Do not insert the reverse map (MemOp -> RegOp) into the table.
73   // This may be needed because there is a many -> one mapping.
74   TB_NO_REVERSE   = 1 << 4,
75
76   // Do not insert the forward map (RegOp -> MemOp) into the table.
77   // This is needed for Native Client, which prohibits branch
78   // instructions from using a memory operand.
79   TB_NO_FORWARD   = 1 << 5,
80
81   TB_FOLDED_LOAD  = 1 << 6,
82   TB_FOLDED_STORE = 1 << 7,
83
84   // Minimum alignment required for load/store.
85   // Used for RegOp->MemOp conversion.
86   // (stored in bits 8 - 15)
87   TB_ALIGN_SHIFT = 8,
88   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
89   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
90   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
91   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
92   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
93 };
94
95 struct X86OpTblEntry {
96   uint16_t RegOp;
97   uint16_t MemOp;
98   uint16_t Flags;
99 };
100
101 // Pin the vtable to this file.
102 void X86InstrInfo::anchor() {}
103
104 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
105     : X86GenInstrInfo(
106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
107           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
108       Subtarget(STI), RI(STI) {
109
110   static const X86OpTblEntry OpTbl2Addr[] = {
111     { X86::ADC32ri,     X86::ADC32mi,    0 },
112     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
113     { X86::ADC32rr,     X86::ADC32mr,    0 },
114     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
115     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
116     { X86::ADC64rr,     X86::ADC64mr,    0 },
117     { X86::ADD16ri,     X86::ADD16mi,    0 },
118     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
119     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
120     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
121     { X86::ADD16rr,     X86::ADD16mr,    0 },
122     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
123     { X86::ADD32ri,     X86::ADD32mi,    0 },
124     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
125     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
126     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
127     { X86::ADD32rr,     X86::ADD32mr,    0 },
128     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
129     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
130     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
131     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
132     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
133     { X86::ADD64rr,     X86::ADD64mr,    0 },
134     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
135     { X86::ADD8ri,      X86::ADD8mi,     0 },
136     { X86::ADD8rr,      X86::ADD8mr,     0 },
137     { X86::AND16ri,     X86::AND16mi,    0 },
138     { X86::AND16ri8,    X86::AND16mi8,   0 },
139     { X86::AND16rr,     X86::AND16mr,    0 },
140     { X86::AND32ri,     X86::AND32mi,    0 },
141     { X86::AND32ri8,    X86::AND32mi8,   0 },
142     { X86::AND32rr,     X86::AND32mr,    0 },
143     { X86::AND64ri32,   X86::AND64mi32,  0 },
144     { X86::AND64ri8,    X86::AND64mi8,   0 },
145     { X86::AND64rr,     X86::AND64mr,    0 },
146     { X86::AND8ri,      X86::AND8mi,     0 },
147     { X86::AND8rr,      X86::AND8mr,     0 },
148     { X86::DEC16r,      X86::DEC16m,     0 },
149     { X86::DEC32r,      X86::DEC32m,     0 },
150     { X86::DEC64r,      X86::DEC64m,     0 },
151     { X86::DEC8r,       X86::DEC8m,      0 },
152     { X86::INC16r,      X86::INC16m,     0 },
153     { X86::INC32r,      X86::INC32m,     0 },
154     { X86::INC64r,      X86::INC64m,     0 },
155     { X86::INC8r,       X86::INC8m,      0 },
156     { X86::NEG16r,      X86::NEG16m,     0 },
157     { X86::NEG32r,      X86::NEG32m,     0 },
158     { X86::NEG64r,      X86::NEG64m,     0 },
159     { X86::NEG8r,       X86::NEG8m,      0 },
160     { X86::NOT16r,      X86::NOT16m,     0 },
161     { X86::NOT32r,      X86::NOT32m,     0 },
162     { X86::NOT64r,      X86::NOT64m,     0 },
163     { X86::NOT8r,       X86::NOT8m,      0 },
164     { X86::OR16ri,      X86::OR16mi,     0 },
165     { X86::OR16ri8,     X86::OR16mi8,    0 },
166     { X86::OR16rr,      X86::OR16mr,     0 },
167     { X86::OR32ri,      X86::OR32mi,     0 },
168     { X86::OR32ri8,     X86::OR32mi8,    0 },
169     { X86::OR32rr,      X86::OR32mr,     0 },
170     { X86::OR64ri32,    X86::OR64mi32,   0 },
171     { X86::OR64ri8,     X86::OR64mi8,    0 },
172     { X86::OR64rr,      X86::OR64mr,     0 },
173     { X86::OR8ri,       X86::OR8mi,      0 },
174     { X86::OR8rr,       X86::OR8mr,      0 },
175     { X86::ROL16r1,     X86::ROL16m1,    0 },
176     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
177     { X86::ROL16ri,     X86::ROL16mi,    0 },
178     { X86::ROL32r1,     X86::ROL32m1,    0 },
179     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
180     { X86::ROL32ri,     X86::ROL32mi,    0 },
181     { X86::ROL64r1,     X86::ROL64m1,    0 },
182     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
183     { X86::ROL64ri,     X86::ROL64mi,    0 },
184     { X86::ROL8r1,      X86::ROL8m1,     0 },
185     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
186     { X86::ROL8ri,      X86::ROL8mi,     0 },
187     { X86::ROR16r1,     X86::ROR16m1,    0 },
188     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
189     { X86::ROR16ri,     X86::ROR16mi,    0 },
190     { X86::ROR32r1,     X86::ROR32m1,    0 },
191     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
192     { X86::ROR32ri,     X86::ROR32mi,    0 },
193     { X86::ROR64r1,     X86::ROR64m1,    0 },
194     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
195     { X86::ROR64ri,     X86::ROR64mi,    0 },
196     { X86::ROR8r1,      X86::ROR8m1,     0 },
197     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
198     { X86::ROR8ri,      X86::ROR8mi,     0 },
199     { X86::SAR16r1,     X86::SAR16m1,    0 },
200     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
201     { X86::SAR16ri,     X86::SAR16mi,    0 },
202     { X86::SAR32r1,     X86::SAR32m1,    0 },
203     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
204     { X86::SAR32ri,     X86::SAR32mi,    0 },
205     { X86::SAR64r1,     X86::SAR64m1,    0 },
206     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
207     { X86::SAR64ri,     X86::SAR64mi,    0 },
208     { X86::SAR8r1,      X86::SAR8m1,     0 },
209     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
210     { X86::SAR8ri,      X86::SAR8mi,     0 },
211     { X86::SBB32ri,     X86::SBB32mi,    0 },
212     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
213     { X86::SBB32rr,     X86::SBB32mr,    0 },
214     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
215     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
216     { X86::SBB64rr,     X86::SBB64mr,    0 },
217     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
218     { X86::SHL16ri,     X86::SHL16mi,    0 },
219     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
220     { X86::SHL32ri,     X86::SHL32mi,    0 },
221     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
222     { X86::SHL64ri,     X86::SHL64mi,    0 },
223     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
224     { X86::SHL8ri,      X86::SHL8mi,     0 },
225     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
226     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
227     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
228     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
229     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
230     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
231     { X86::SHR16r1,     X86::SHR16m1,    0 },
232     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
233     { X86::SHR16ri,     X86::SHR16mi,    0 },
234     { X86::SHR32r1,     X86::SHR32m1,    0 },
235     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
236     { X86::SHR32ri,     X86::SHR32mi,    0 },
237     { X86::SHR64r1,     X86::SHR64m1,    0 },
238     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
239     { X86::SHR64ri,     X86::SHR64mi,    0 },
240     { X86::SHR8r1,      X86::SHR8m1,     0 },
241     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
242     { X86::SHR8ri,      X86::SHR8mi,     0 },
243     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
244     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
245     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
246     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
247     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
248     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
249     { X86::SUB16ri,     X86::SUB16mi,    0 },
250     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
251     { X86::SUB16rr,     X86::SUB16mr,    0 },
252     { X86::SUB32ri,     X86::SUB32mi,    0 },
253     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
254     { X86::SUB32rr,     X86::SUB32mr,    0 },
255     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
256     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
257     { X86::SUB64rr,     X86::SUB64mr,    0 },
258     { X86::SUB8ri,      X86::SUB8mi,     0 },
259     { X86::SUB8rr,      X86::SUB8mr,     0 },
260     { X86::XOR16ri,     X86::XOR16mi,    0 },
261     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
262     { X86::XOR16rr,     X86::XOR16mr,    0 },
263     { X86::XOR32ri,     X86::XOR32mi,    0 },
264     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
265     { X86::XOR32rr,     X86::XOR32mr,    0 },
266     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
267     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
268     { X86::XOR64rr,     X86::XOR64mr,    0 },
269     { X86::XOR8ri,      X86::XOR8mi,     0 },
270     { X86::XOR8rr,      X86::XOR8mr,     0 }
271   };
272
273   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
274     unsigned RegOp = OpTbl2Addr[i].RegOp;
275     unsigned MemOp = OpTbl2Addr[i].MemOp;
276     unsigned Flags = OpTbl2Addr[i].Flags;
277     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
278                   RegOp, MemOp,
279                   // Index 0, folded load and store, no alignment requirement.
280                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
281   }
282
283   static const X86OpTblEntry OpTbl0[] = {
284     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
285     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
286     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
287     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
288     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
289     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
290     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
291     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
292     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
293     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
294     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
295     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
296     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
297     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
298     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
299     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
300     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
301     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
302     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
303     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
304     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
305     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
306     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
307     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
308     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
309     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
310     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
311     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
312     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
313     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
314     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
315     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
316     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
317     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
318     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
319     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
320     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
321     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
322     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
323     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
324     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
325     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
326     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
327     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
328     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
329     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
330     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
331     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
332     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
333     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
334     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
335     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
336     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
337     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
338     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
339     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
340     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
341     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
342     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
343     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
344     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
345     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
346     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
347     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
348     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
349     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
350     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
351     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
352     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
353     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
354     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
355     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
356     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
357     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
358     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
359     // AVX 128-bit versions of foldable instructions
360     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
361     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
362     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
363     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
364     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
365     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
366     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
367     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
368     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
369     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
370     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
371     // AVX 256-bit foldable instructions
372     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
373     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
374     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
375     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
376     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
377     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
378     // AVX-512 foldable instructions
379     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
380     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
381     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
382     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
383     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
384     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
385     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
386     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
387     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
388     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
389     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
390     // AVX-512 foldable instructions (256-bit versions)
391     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
392     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
393     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
394     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
395     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
396     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
397     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
398     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
399     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
400     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
401     // AVX-512 foldable instructions (128-bit versions)
402     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
403     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
404     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
405     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
406     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
407     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
408     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
409     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
410     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
411     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE }
412   };
413
414   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
415     unsigned RegOp      = OpTbl0[i].RegOp;
416     unsigned MemOp      = OpTbl0[i].MemOp;
417     unsigned Flags      = OpTbl0[i].Flags;
418     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
419                   RegOp, MemOp, TB_INDEX_0 | Flags);
420   }
421
422   static const X86OpTblEntry OpTbl1[] = {
423     { X86::CMP16rr,         X86::CMP16rm,             0 },
424     { X86::CMP32rr,         X86::CMP32rm,             0 },
425     { X86::CMP64rr,         X86::CMP64rm,             0 },
426     { X86::CMP8rr,          X86::CMP8rm,              0 },
427     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
428     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
429     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
430     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
431     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
432     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
433     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
434     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
435     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
436     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
437     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
438     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
439     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
440     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
441     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
442     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
443     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
444     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
445     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
446     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
447     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
448     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
449     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
450     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
451     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
452     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
453     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
454     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
455     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
456     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
457     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
458     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
459     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
460     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
461     { X86::MOV16rr,         X86::MOV16rm,             0 },
462     { X86::MOV32rr,         X86::MOV32rm,             0 },
463     { X86::MOV64rr,         X86::MOV64rm,             0 },
464     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
465     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
466     { X86::MOV8rr,          X86::MOV8rm,              0 },
467     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
468     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
469     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
470     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
471     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
472     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
473     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
474     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
475     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
476     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
477     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
478     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
479     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
480     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
481     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
482     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
483     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
484     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
485     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
486     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
487     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
488     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
489     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
490     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
491     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
492     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
493     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
494     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
495     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
496     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
497     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
498     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
499     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
500     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
501     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
502     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
503     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
504     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
505     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
506     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
507     { X86::TEST16rr,        X86::TEST16rm,            0 },
508     { X86::TEST32rr,        X86::TEST32rm,            0 },
509     { X86::TEST64rr,        X86::TEST64rm,            0 },
510     { X86::TEST8rr,         X86::TEST8rm,             0 },
511     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
512     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
513     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
514     // AVX 128-bit versions of foldable instructions
515     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
516     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
517     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
518     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
519     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
520     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
521     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
522     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
523     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
524     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
525     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
526     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
527     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
528     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
529     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
530     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
531     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
532     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
533     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
534     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
535     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
536     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
537     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
538     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
539     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
540     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
541     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
542     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
543     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
544     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
545     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         TB_ALIGN_16 },
546     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         TB_ALIGN_16 },
547     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
548     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
549     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
550     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
551     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
552     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
553     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
554     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
555     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
556     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
557     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
558     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
559     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
560     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
561     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
562     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
563     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
564     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
565     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
566     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
567     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
568
569     // AVX 256-bit foldable instructions
570     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
571     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
572     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
573     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
574     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
575     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
576     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
577     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
578     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
579     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
580     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
581     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
582     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
583     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
584     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
585     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
586     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
587     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
588     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
589     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
590
591     // AVX2 foldable instructions
592     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
593     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
594     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
595     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
596     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
597     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
598
599     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
600     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
601     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
602     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
603     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
604     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
605     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
606     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
607     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
608     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
609     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
610     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
611     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
612     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
613     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
614     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
615     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
616     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
617     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
618     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
619     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
620     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
621     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
622     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
623     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
624     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
625     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
626     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
627     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
628     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
629     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
630     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
631     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
632     { X86::RORX32ri,        X86::RORX32mi,            0 },
633     { X86::RORX64ri,        X86::RORX64mi,            0 },
634     { X86::SARX32rr,        X86::SARX32rm,            0 },
635     { X86::SARX64rr,        X86::SARX64rm,            0 },
636     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
637     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
638     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
639     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
640     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
641     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
642     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
643     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
644     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
645     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
646     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
647
648     // AVX-512 foldable instructions
649     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
650     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
651     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
652     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
653     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
654     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
655     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
656     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
657     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
658     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
659     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
660     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
661     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
662     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
663     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
664     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
665     // AVX-512 foldable instructions (256-bit versions)
666     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
667     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
668     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
669     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
670     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
671     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
672     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
673     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
674     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
675     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
676     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
677     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
678     // AVX-512 foldable instructions (256-bit versions)
679     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
680     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
681     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
682     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
683     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
684     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
685     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
686     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
687     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
688     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
689     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
690
691     // AES foldable instructions
692     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
693     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
694     { X86::VAESIMCrr,             X86::VAESIMCrm,             TB_ALIGN_16 },
695     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, TB_ALIGN_16 }
696   };
697
698   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
699     unsigned RegOp = OpTbl1[i].RegOp;
700     unsigned MemOp = OpTbl1[i].MemOp;
701     unsigned Flags = OpTbl1[i].Flags;
702     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
703                   RegOp, MemOp,
704                   // Index 1, folded load
705                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
706   }
707
708   static const X86OpTblEntry OpTbl2[] = {
709     { X86::ADC32rr,         X86::ADC32rm,       0 },
710     { X86::ADC64rr,         X86::ADC64rm,       0 },
711     { X86::ADD16rr,         X86::ADD16rm,       0 },
712     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
713     { X86::ADD32rr,         X86::ADD32rm,       0 },
714     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
715     { X86::ADD64rr,         X86::ADD64rm,       0 },
716     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
717     { X86::ADD8rr,          X86::ADD8rm,        0 },
718     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
719     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
720     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
721     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
722     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
723     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
724     { X86::AND16rr,         X86::AND16rm,       0 },
725     { X86::AND32rr,         X86::AND32rm,       0 },
726     { X86::AND64rr,         X86::AND64rm,       0 },
727     { X86::AND8rr,          X86::AND8rm,        0 },
728     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
729     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
730     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
731     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
732     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
733     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
734     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
735     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
736     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
737     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
738     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
739     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
740     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
741     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
742     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
743     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
744     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
745     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
746     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
747     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
748     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
749     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
750     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
751     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
752     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
753     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
754     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
755     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
756     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
757     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
758     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
759     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
760     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
761     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
762     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
763     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
764     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
765     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
766     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
767     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
768     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
769     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
770     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
771     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
772     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
773     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
774     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
775     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
776     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
777     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
778     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
779     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
780     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
781     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
782     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
783     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
784     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
785     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
786     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
787     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
788     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
789     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
790     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
791     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
792     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
793     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
794     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
795     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
796     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
797     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
798     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
799     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
800     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
801     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
802     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
803     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
804     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
805     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
806     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
807     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
808     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
809     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
810     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
811     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
812     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
813     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
814     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
815     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
816     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
817     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
818     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
819     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
820     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
821     { X86::MINSDrr,         X86::MINSDrm,       0 },
822     { X86::MINSSrr,         X86::MINSSrm,       0 },
823     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
824     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
825     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
826     { X86::MULSDrr,         X86::MULSDrm,       0 },
827     { X86::MULSSrr,         X86::MULSSrm,       0 },
828     { X86::OR16rr,          X86::OR16rm,        0 },
829     { X86::OR32rr,          X86::OR32rm,        0 },
830     { X86::OR64rr,          X86::OR64rm,        0 },
831     { X86::OR8rr,           X86::OR8rm,         0 },
832     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
833     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
834     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
835     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
836     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
837     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
838     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
839     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
840     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
841     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
842     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
843     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
844     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
845     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
846     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
847     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
848     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
849     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
850     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
851     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
852     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
853     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
854     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
855     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
856     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
857     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
858     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
859     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
860     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
861     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
862     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
863     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
864     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
865     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
866     { X86::PINSRWrri,       X86::PINSRWrmi,     TB_ALIGN_16 },
867     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
868     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
869     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
870     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
871     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
872     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
873     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
874     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
875     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
876     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
877     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
878     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
879     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
880     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
881     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
882     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
883     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
884     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
885     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
886     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
887     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
888     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
889     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
890     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
891     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
892     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
893     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
894     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
895     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
896     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
897     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
898     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
899     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
900     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
901     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
902     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
903     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
904     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
905     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
906     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
907     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
908     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
909     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
910     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
911     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
912     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
913     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
914     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
915     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
916     { X86::SBB32rr,         X86::SBB32rm,       0 },
917     { X86::SBB64rr,         X86::SBB64rm,       0 },
918     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
919     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
920     { X86::SUB16rr,         X86::SUB16rm,       0 },
921     { X86::SUB32rr,         X86::SUB32rm,       0 },
922     { X86::SUB64rr,         X86::SUB64rm,       0 },
923     { X86::SUB8rr,          X86::SUB8rm,        0 },
924     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
925     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
926     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
927     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
928     // FIXME: TEST*rr -> swapped operand of TEST*mr.
929     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
930     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
931     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
932     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
933     { X86::XOR16rr,         X86::XOR16rm,       0 },
934     { X86::XOR32rr,         X86::XOR32rm,       0 },
935     { X86::XOR64rr,         X86::XOR64rm,       0 },
936     { X86::XOR8rr,          X86::XOR8rm,        0 },
937     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
938     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
939     // AVX 128-bit versions of foldable instructions
940     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
941     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
942     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
943     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
944     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
945     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
946     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
947     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
948     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
949     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
950     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
951     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
952     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
953     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
954     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
955     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
956     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
957     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
958     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
959     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
960     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
961     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
962     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
963     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
964     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
965     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
966     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
967     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
968     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
969     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
970     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
971     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
972     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
973     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
974     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
975     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
976     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
977     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        TB_ALIGN_16 },
978     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        TB_ALIGN_16 },
979     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         TB_ALIGN_16 },
980     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         TB_ALIGN_16 },
981     { X86::VFsORPDrr,         X86::VFsORPDrm,          TB_ALIGN_16 },
982     { X86::VFsORPSrr,         X86::VFsORPSrm,          TB_ALIGN_16 },
983     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         TB_ALIGN_16 },
984     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         TB_ALIGN_16 },
985     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
986     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
987     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
988     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
989     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
990     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
991     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
992     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
993     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
994     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
995     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
996     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
997     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
998     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
999     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1000     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1001     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1002     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1003     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1004     { X86::VORPDrr,           X86::VORPDrm,            0 },
1005     { X86::VORPSrr,           X86::VORPSrm,            0 },
1006     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1007     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1008     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1009     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1010     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1011     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1012     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1013     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1014     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1015     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1016     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1017     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1018     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1019     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1020     { X86::VPANDrr,           X86::VPANDrm,            0 },
1021     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1022     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1023     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1024     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1025     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1026     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1027     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1028     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1029     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1030     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1031     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1032     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1033     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1034     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1035     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1036     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1037     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1038     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1039     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1040     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1041     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1042     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1043     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1044     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1045     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1046     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1047     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1048     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1049     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1050     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1051     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1052     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1053     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1054     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1055     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1056     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1057     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1058     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1059     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1060     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1061     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1062     { X86::VPORrr,            X86::VPORrm,             0 },
1063     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1064     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1065     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1066     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1067     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1068     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1069     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1070     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1071     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1072     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1073     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1074     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1075     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1076     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1077     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1078     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1079     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1080     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1081     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1082     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1083     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1084     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1085     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1086     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1087     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1088     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1089     { X86::VPXORrr,           X86::VPXORrm,            0 },
1090     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1091     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1092     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1093     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1094     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1095     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1096     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1097     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1098     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1099     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1100     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1101     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1102     // AVX 256-bit foldable instructions
1103     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1104     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1105     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1106     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1107     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1108     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1109     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1110     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1111     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1112     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1113     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1114     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1115     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1116     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1117     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1118     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1119     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1120     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1121     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1122     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1123     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1124     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1125     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1126     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1127     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1128     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1129     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1130     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1131     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1132     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1133     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1134     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1135     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1136     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1137     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1138     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1139     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1140     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1141     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1142     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1143     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1144     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1145     // AVX2 foldable instructions
1146     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1147     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1148     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1149     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1150     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1151     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1152     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1153     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1154     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1155     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1156     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1157     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1158     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1159     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1160     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1161     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1162     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1163     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1164     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1165     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1166     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1167     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1168     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1169     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1170     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1171     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1172     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1173     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1174     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1175     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1176     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1177     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1178     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1179     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1180     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1181     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1182     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1183     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1184     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1185     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1186     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1187     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1188     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1189     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1190     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1191     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1192     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1193     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1194     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1195     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1196     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1197     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1198     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1199     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1200     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1201     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1202     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1203     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1204     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1205     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1206     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1207     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1208     { X86::VPORYrr,           X86::VPORYrm,            0 },
1209     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1210     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1211     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1212     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1213     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1214     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1215     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1216     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1217     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1218     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1219     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1220     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1221     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1222     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1223     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1224     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1225     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1226     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1227     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1228     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1229     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1230     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1231     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1232     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1233     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1234     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1235     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1236     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1237     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1238     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1239     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1240     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1241     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1242     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1243     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1244     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1245     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1246     // FIXME: add AVX 256-bit foldable instructions
1247
1248     // FMA4 foldable patterns
1249     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0           },
1250     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0           },
1251     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_16 },
1252     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_16 },
1253     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_32 },
1254     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_32 },
1255     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0           },
1256     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0           },
1257     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_16 },
1258     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_16 },
1259     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_32 },
1260     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_32 },
1261     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0           },
1262     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0           },
1263     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_16 },
1264     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_16 },
1265     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_32 },
1266     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_32 },
1267     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0           },
1268     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0           },
1269     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_16 },
1270     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_16 },
1271     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_32 },
1272     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_32 },
1273     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_16 },
1274     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_16 },
1275     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_32 },
1276     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_32 },
1277     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_16 },
1278     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_16 },
1279     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_32 },
1280     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_32 },
1281
1282     // BMI/BMI2 foldable instructions
1283     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1284     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1285     { X86::MULX32rr,          X86::MULX32rm,            0 },
1286     { X86::MULX64rr,          X86::MULX64rm,            0 },
1287     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1288     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1289     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1290     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1291
1292     // AVX-512 foldable instructions
1293     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1294     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1295     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1296     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1297     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1298     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1299     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1300     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1301     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1302     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1303     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1304     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1305     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1306     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1307     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1308     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1309     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1310     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1311     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1312     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1313     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1314     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1315     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1316     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1317     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1318     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1319     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1320     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1321     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1322     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1323     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1324     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1325     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1326     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1327     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1328     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1329     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1330     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1331     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1332
1333     // AVX-512{F,VL} foldable instructions
1334     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1335     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1336     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1337
1338     // AVX-512{F,VL} foldable instructions
1339     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1340     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1341     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1342     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1343
1344     // AES foldable instructions
1345     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1346     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1347     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1348     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1349     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       TB_ALIGN_16 },
1350     { X86::VAESDECrr,         X86::VAESDECrm,           TB_ALIGN_16 },
1351     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       TB_ALIGN_16 },
1352     { X86::VAESENCrr,         X86::VAESENCrm,           TB_ALIGN_16 },
1353
1354     // SHA foldable instructions
1355     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1356     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1357     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1358     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1359     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1360     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1361     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 },
1362   };
1363
1364   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1365     unsigned RegOp = OpTbl2[i].RegOp;
1366     unsigned MemOp = OpTbl2[i].MemOp;
1367     unsigned Flags = OpTbl2[i].Flags;
1368     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1369                   RegOp, MemOp,
1370                   // Index 2, folded load
1371                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1372   }
1373
1374   static const X86OpTblEntry OpTbl3[] = {
1375     // FMA foldable instructions
1376     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1377     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1378     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1379     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1380     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1381     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1382
1383     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1384     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1385     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1386     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1387     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1388     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1389     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1390     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1391     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1392     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1393     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1394     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1395
1396     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1397     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1398     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1399     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1400     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1401     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1402
1403     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1404     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1405     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1406     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1407     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1408     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1409     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1410     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1411     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1412     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1413     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1414     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1415
1416     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1417     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1418     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1419     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1420     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1421     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1422
1423     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1424     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1425     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1426     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1427     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1428     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1429     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1430     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1431     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1432     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1433     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1434     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1435
1436     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1437     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1438     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1439     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1440     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1441     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1442
1443     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1444     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1445     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1446     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1447     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1448     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1449     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1450     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1451     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1452     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1453     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1454     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1455
1456     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1457     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1458     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1459     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1460     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1461     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1462     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1463     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1464     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1465     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1466     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1467     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1468
1469     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1470     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1471     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1472     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1473     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1474     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1475     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1476     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1477     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1478     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1479     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1480     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1481
1482     // FMA4 foldable patterns
1483     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1484     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1485     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1486     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1487     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1488     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1489     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1490     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1491     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1492     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1493     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1494     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1495     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1496     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1497     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1498     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1499     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1500     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1501     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1502     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1503     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1504     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1505     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1506     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1507     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1508     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1509     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1510     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1511     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1512     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1513     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1514     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1515     // AVX-512 VPERMI instructions with 3 source operands.
1516     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1517     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1518     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1519     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1520     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1521     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1522     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1523     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1524     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1525     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1526     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1527     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1528     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1529      // AVX-512 arithmetic instructions
1530     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1531     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1532     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1533     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1534     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1535     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1536     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1537     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1538     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1539     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1540     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1541     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1542     // AVX-512{F,VL} arithmetic instructions 256-bit
1543     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1544     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1545     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1546     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1547     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1548     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1549     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1550     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1551     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1552     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1553     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1554     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1555     // AVX-512{F,VL} arithmetic instructions 128-bit
1556     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1557     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1558     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1559     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1560     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1561     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1562     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1563     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1564     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1565     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1566     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1567     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1568   };
1569
1570   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1571     unsigned RegOp = OpTbl3[i].RegOp;
1572     unsigned MemOp = OpTbl3[i].MemOp;
1573     unsigned Flags = OpTbl3[i].Flags;
1574     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1575                   RegOp, MemOp,
1576                   // Index 3, folded load
1577                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1578   }
1579
1580   static const X86OpTblEntry OpTbl4[] = {
1581      // AVX-512 foldable instructions
1582     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1583     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1584     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1585     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1586     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1587     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1588     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1589     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1590     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1591     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1592     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1593     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1594     // AVX-512{F,VL} foldable instructions 256-bit
1595     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1596     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1597     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1598     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1599     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1600     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1601     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1602     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1603     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1604     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1605     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1606     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1607     // AVX-512{F,VL} foldable instructions 128-bit
1608     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1609     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1610     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1611     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1612     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1613     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1614     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1615     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1616     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1617     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1618     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1619     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1620   };
1621
1622   for (unsigned i = 0, e = array_lengthof(OpTbl4); i != e; ++i) {
1623     unsigned RegOp = OpTbl4[i].RegOp;
1624     unsigned MemOp = OpTbl4[i].MemOp;
1625     unsigned Flags = OpTbl4[i].Flags;
1626     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1627                   RegOp, MemOp,
1628                   // Index 4, folded load
1629                   Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1630   }
1631 }
1632
1633 void
1634 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1635                             MemOp2RegOpTableType &M2RTable,
1636                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1637     if ((Flags & TB_NO_FORWARD) == 0) {
1638       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1639       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1640     }
1641     if ((Flags & TB_NO_REVERSE) == 0) {
1642       assert(!M2RTable.count(MemOp) &&
1643            "Duplicated entries in unfolding maps?");
1644       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1645     }
1646 }
1647
1648 bool
1649 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1650                                     unsigned &SrcReg, unsigned &DstReg,
1651                                     unsigned &SubIdx) const {
1652   switch (MI.getOpcode()) {
1653   default: break;
1654   case X86::MOVSX16rr8:
1655   case X86::MOVZX16rr8:
1656   case X86::MOVSX32rr8:
1657   case X86::MOVZX32rr8:
1658   case X86::MOVSX64rr8:
1659     if (!Subtarget.is64Bit())
1660       // It's not always legal to reference the low 8-bit of the larger
1661       // register in 32-bit mode.
1662       return false;
1663   case X86::MOVSX32rr16:
1664   case X86::MOVZX32rr16:
1665   case X86::MOVSX64rr16:
1666   case X86::MOVSX64rr32: {
1667     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1668       // Be conservative.
1669       return false;
1670     SrcReg = MI.getOperand(1).getReg();
1671     DstReg = MI.getOperand(0).getReg();
1672     switch (MI.getOpcode()) {
1673     default: llvm_unreachable("Unreachable!");
1674     case X86::MOVSX16rr8:
1675     case X86::MOVZX16rr8:
1676     case X86::MOVSX32rr8:
1677     case X86::MOVZX32rr8:
1678     case X86::MOVSX64rr8:
1679       SubIdx = X86::sub_8bit;
1680       break;
1681     case X86::MOVSX32rr16:
1682     case X86::MOVZX32rr16:
1683     case X86::MOVSX64rr16:
1684       SubIdx = X86::sub_16bit;
1685       break;
1686     case X86::MOVSX64rr32:
1687       SubIdx = X86::sub_32bit;
1688       break;
1689     }
1690     return true;
1691   }
1692   }
1693   return false;
1694 }
1695
1696 /// isFrameOperand - Return true and the FrameIndex if the specified
1697 /// operand and follow operands form a reference to the stack frame.
1698 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1699                                   int &FrameIndex) const {
1700   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
1701       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
1702       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
1703       MI->getOperand(Op+X86::AddrDisp).isImm() &&
1704       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
1705       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
1706       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
1707     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
1708     return true;
1709   }
1710   return false;
1711 }
1712
1713 static bool isFrameLoadOpcode(int Opcode) {
1714   switch (Opcode) {
1715   default:
1716     return false;
1717   case X86::MOV8rm:
1718   case X86::MOV16rm:
1719   case X86::MOV32rm:
1720   case X86::MOV64rm:
1721   case X86::LD_Fp64m:
1722   case X86::MOVSSrm:
1723   case X86::MOVSDrm:
1724   case X86::MOVAPSrm:
1725   case X86::MOVAPDrm:
1726   case X86::MOVDQArm:
1727   case X86::VMOVSSrm:
1728   case X86::VMOVSDrm:
1729   case X86::VMOVAPSrm:
1730   case X86::VMOVAPDrm:
1731   case X86::VMOVDQArm:
1732   case X86::VMOVUPSYrm:
1733   case X86::VMOVAPSYrm:
1734   case X86::VMOVUPDYrm:
1735   case X86::VMOVAPDYrm:
1736   case X86::VMOVDQUYrm:
1737   case X86::VMOVDQAYrm:
1738   case X86::MMX_MOVD64rm:
1739   case X86::MMX_MOVQ64rm:
1740   case X86::VMOVAPSZrm:
1741   case X86::VMOVUPSZrm:
1742     return true;
1743   }
1744 }
1745
1746 static bool isFrameStoreOpcode(int Opcode) {
1747   switch (Opcode) {
1748   default: break;
1749   case X86::MOV8mr:
1750   case X86::MOV16mr:
1751   case X86::MOV32mr:
1752   case X86::MOV64mr:
1753   case X86::ST_FpP64m:
1754   case X86::MOVSSmr:
1755   case X86::MOVSDmr:
1756   case X86::MOVAPSmr:
1757   case X86::MOVAPDmr:
1758   case X86::MOVDQAmr:
1759   case X86::VMOVSSmr:
1760   case X86::VMOVSDmr:
1761   case X86::VMOVAPSmr:
1762   case X86::VMOVAPDmr:
1763   case X86::VMOVDQAmr:
1764   case X86::VMOVUPSYmr:
1765   case X86::VMOVAPSYmr:
1766   case X86::VMOVUPDYmr:
1767   case X86::VMOVAPDYmr:
1768   case X86::VMOVDQUYmr:
1769   case X86::VMOVDQAYmr:
1770   case X86::VMOVUPSZmr:
1771   case X86::VMOVAPSZmr:
1772   case X86::MMX_MOVD64mr:
1773   case X86::MMX_MOVQ64mr:
1774   case X86::MMX_MOVNTQmr:
1775     return true;
1776   }
1777   return false;
1778 }
1779
1780 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1781                                            int &FrameIndex) const {
1782   if (isFrameLoadOpcode(MI->getOpcode()))
1783     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
1784       return MI->getOperand(0).getReg();
1785   return 0;
1786 }
1787
1788 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1789                                                  int &FrameIndex) const {
1790   if (isFrameLoadOpcode(MI->getOpcode())) {
1791     unsigned Reg;
1792     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
1793       return Reg;
1794     // Check for post-frame index elimination operations
1795     const MachineMemOperand *Dummy;
1796     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1797   }
1798   return 0;
1799 }
1800
1801 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1802                                           int &FrameIndex) const {
1803   if (isFrameStoreOpcode(MI->getOpcode()))
1804     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
1805         isFrameOperand(MI, 0, FrameIndex))
1806       return MI->getOperand(X86::AddrNumOperands).getReg();
1807   return 0;
1808 }
1809
1810 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1811                                                 int &FrameIndex) const {
1812   if (isFrameStoreOpcode(MI->getOpcode())) {
1813     unsigned Reg;
1814     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
1815       return Reg;
1816     // Check for post-frame index elimination operations
1817     const MachineMemOperand *Dummy;
1818     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
1819   }
1820   return 0;
1821 }
1822
1823 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
1824 /// X86::MOVPC32r.
1825 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
1826   // Don't waste compile time scanning use-def chains of physregs.
1827   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
1828     return false;
1829   bool isPICBase = false;
1830   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
1831          E = MRI.def_instr_end(); I != E; ++I) {
1832     MachineInstr *DefMI = &*I;
1833     if (DefMI->getOpcode() != X86::MOVPC32r)
1834       return false;
1835     assert(!isPICBase && "More than one PIC base?");
1836     isPICBase = true;
1837   }
1838   return isPICBase;
1839 }
1840
1841 bool
1842 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
1843                                                 AliasAnalysis *AA) const {
1844   switch (MI->getOpcode()) {
1845   default: break;
1846   case X86::MOV8rm:
1847   case X86::MOV16rm:
1848   case X86::MOV32rm:
1849   case X86::MOV64rm:
1850   case X86::LD_Fp64m:
1851   case X86::MOVSSrm:
1852   case X86::MOVSDrm:
1853   case X86::MOVAPSrm:
1854   case X86::MOVUPSrm:
1855   case X86::MOVAPDrm:
1856   case X86::MOVDQArm:
1857   case X86::MOVDQUrm:
1858   case X86::VMOVSSrm:
1859   case X86::VMOVSDrm:
1860   case X86::VMOVAPSrm:
1861   case X86::VMOVUPSrm:
1862   case X86::VMOVAPDrm:
1863   case X86::VMOVDQArm:
1864   case X86::VMOVDQUrm:
1865   case X86::VMOVAPSYrm:
1866   case X86::VMOVUPSYrm:
1867   case X86::VMOVAPDYrm:
1868   case X86::VMOVDQAYrm:
1869   case X86::VMOVDQUYrm:
1870   case X86::MMX_MOVD64rm:
1871   case X86::MMX_MOVQ64rm:
1872   case X86::FsVMOVAPSrm:
1873   case X86::FsVMOVAPDrm:
1874   case X86::FsMOVAPSrm:
1875   case X86::FsMOVAPDrm: {
1876     // Loads from constant pools are trivially rematerializable.
1877     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
1878         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
1879         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
1880         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
1881         MI->isInvariantLoad(AA)) {
1882       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
1883       if (BaseReg == 0 || BaseReg == X86::RIP)
1884         return true;
1885       // Allow re-materialization of PIC load.
1886       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
1887         return false;
1888       const MachineFunction &MF = *MI->getParent()->getParent();
1889       const MachineRegisterInfo &MRI = MF.getRegInfo();
1890       return regIsPICBase(BaseReg, MRI);
1891     }
1892     return false;
1893   }
1894
1895   case X86::LEA32r:
1896   case X86::LEA64r: {
1897     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
1898         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
1899         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
1900         !MI->getOperand(1+X86::AddrDisp).isReg()) {
1901       // lea fi#, lea GV, etc. are all rematerializable.
1902       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
1903         return true;
1904       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
1905       if (BaseReg == 0)
1906         return true;
1907       // Allow re-materialization of lea PICBase + x.
1908       const MachineFunction &MF = *MI->getParent()->getParent();
1909       const MachineRegisterInfo &MRI = MF.getRegInfo();
1910       return regIsPICBase(BaseReg, MRI);
1911     }
1912     return false;
1913   }
1914   }
1915
1916   // All other instructions marked M_REMATERIALIZABLE are always trivially
1917   // rematerializable.
1918   return true;
1919 }
1920
1921 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
1922                                          MachineBasicBlock::iterator I) const {
1923   MachineBasicBlock::iterator E = MBB.end();
1924
1925   // For compile time consideration, if we are not able to determine the
1926   // safety after visiting 4 instructions in each direction, we will assume
1927   // it's not safe.
1928   MachineBasicBlock::iterator Iter = I;
1929   for (unsigned i = 0; Iter != E && i < 4; ++i) {
1930     bool SeenDef = false;
1931     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1932       MachineOperand &MO = Iter->getOperand(j);
1933       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1934         SeenDef = true;
1935       if (!MO.isReg())
1936         continue;
1937       if (MO.getReg() == X86::EFLAGS) {
1938         if (MO.isUse())
1939           return false;
1940         SeenDef = true;
1941       }
1942     }
1943
1944     if (SeenDef)
1945       // This instruction defines EFLAGS, no need to look any further.
1946       return true;
1947     ++Iter;
1948     // Skip over DBG_VALUE.
1949     while (Iter != E && Iter->isDebugValue())
1950       ++Iter;
1951   }
1952
1953   // It is safe to clobber EFLAGS at the end of a block of no successor has it
1954   // live in.
1955   if (Iter == E) {
1956     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
1957            SE = MBB.succ_end(); SI != SE; ++SI)
1958       if ((*SI)->isLiveIn(X86::EFLAGS))
1959         return false;
1960     return true;
1961   }
1962
1963   MachineBasicBlock::iterator B = MBB.begin();
1964   Iter = I;
1965   for (unsigned i = 0; i < 4; ++i) {
1966     // If we make it to the beginning of the block, it's safe to clobber
1967     // EFLAGS iff EFLAGS is not live-in.
1968     if (Iter == B)
1969       return !MBB.isLiveIn(X86::EFLAGS);
1970
1971     --Iter;
1972     // Skip over DBG_VALUE.
1973     while (Iter != B && Iter->isDebugValue())
1974       --Iter;
1975
1976     bool SawKill = false;
1977     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1978       MachineOperand &MO = Iter->getOperand(j);
1979       // A register mask may clobber EFLAGS, but we should still look for a
1980       // live EFLAGS def.
1981       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1982         SawKill = true;
1983       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1984         if (MO.isDef()) return MO.isDead();
1985         if (MO.isKill()) SawKill = true;
1986       }
1987     }
1988
1989     if (SawKill)
1990       // This instruction kills EFLAGS and doesn't redefine it, so
1991       // there's no need to look further.
1992       return true;
1993   }
1994
1995   // Conservative answer.
1996   return false;
1997 }
1998
1999 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2000                                  MachineBasicBlock::iterator I,
2001                                  unsigned DestReg, unsigned SubIdx,
2002                                  const MachineInstr *Orig,
2003                                  const TargetRegisterInfo &TRI) const {
2004   // MOV32r0 is implemented with a xor which clobbers condition code.
2005   // Re-materialize it as movri instructions to avoid side effects.
2006   unsigned Opc = Orig->getOpcode();
2007   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2008     DebugLoc DL = Orig->getDebugLoc();
2009     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2010       .addImm(0);
2011   } else {
2012     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2013     MBB.insert(I, MI);
2014   }
2015
2016   MachineInstr *NewMI = std::prev(I);
2017   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2018 }
2019
2020 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
2021 /// is not marked dead.
2022 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2023   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2024     MachineOperand &MO = MI->getOperand(i);
2025     if (MO.isReg() && MO.isDef() &&
2026         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2027       return true;
2028     }
2029   }
2030   return false;
2031 }
2032
2033 /// getTruncatedShiftCount - check whether the shift count for a machine operand
2034 /// is non-zero.
2035 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2036                                               unsigned ShiftAmtOperandIdx) {
2037   // The shift count is six bits with the REX.W prefix and five bits without.
2038   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2039   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2040   return Imm & ShiftCountMask;
2041 }
2042
2043 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
2044 /// can be represented by a LEA instruction.
2045 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2046   // Left shift instructions can be transformed into load-effective-address
2047   // instructions if we can encode them appropriately.
2048   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2049   // The SIB.scale field is two bits wide which means that we can encode any
2050   // shift amount less than 4.
2051   return ShAmt < 4 && ShAmt > 0;
2052 }
2053
2054 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2055                                   unsigned Opc, bool AllowSP,
2056                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2057                                   MachineOperand &ImplicitOp) const {
2058   MachineFunction &MF = *MI->getParent()->getParent();
2059   const TargetRegisterClass *RC;
2060   if (AllowSP) {
2061     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2062   } else {
2063     RC = Opc != X86::LEA32r ?
2064       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2065   }
2066   unsigned SrcReg = Src.getReg();
2067
2068   // For both LEA64 and LEA32 the register already has essentially the right
2069   // type (32-bit or 64-bit) we may just need to forbid SP.
2070   if (Opc != X86::LEA64_32r) {
2071     NewSrc = SrcReg;
2072     isKill = Src.isKill();
2073     isUndef = Src.isUndef();
2074
2075     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2076         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2077       return false;
2078
2079     return true;
2080   }
2081
2082   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2083   // another we need to add 64-bit registers to the final MI.
2084   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2085     ImplicitOp = Src;
2086     ImplicitOp.setImplicit();
2087
2088     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2089     MachineBasicBlock::LivenessQueryResult LQR =
2090       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2091
2092     switch (LQR) {
2093     case MachineBasicBlock::LQR_Unknown:
2094       // We can't give sane liveness flags to the instruction, abandon LEA
2095       // formation.
2096       return false;
2097     case MachineBasicBlock::LQR_Live:
2098       isKill = MI->killsRegister(SrcReg);
2099       isUndef = false;
2100       break;
2101     default:
2102       // The physreg itself is dead, so we have to use it as an <undef>.
2103       isKill = false;
2104       isUndef = true;
2105       break;
2106     }
2107   } else {
2108     // Virtual register of the wrong class, we have to create a temporary 64-bit
2109     // vreg to feed into the LEA.
2110     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2111     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2112             get(TargetOpcode::COPY))
2113       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2114         .addOperand(Src);
2115
2116     // Which is obviously going to be dead after we're done with it.
2117     isKill = true;
2118     isUndef = false;
2119   }
2120
2121   // We've set all the parameters without issue.
2122   return true;
2123 }
2124
2125 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
2126 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
2127 /// to a 32-bit superregister and then truncating back down to a 16-bit
2128 /// subregister.
2129 MachineInstr *
2130 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2131                                            MachineFunction::iterator &MFI,
2132                                            MachineBasicBlock::iterator &MBBI,
2133                                            LiveVariables *LV) const {
2134   MachineInstr *MI = MBBI;
2135   unsigned Dest = MI->getOperand(0).getReg();
2136   unsigned Src = MI->getOperand(1).getReg();
2137   bool isDead = MI->getOperand(0).isDead();
2138   bool isKill = MI->getOperand(1).isKill();
2139
2140   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2141   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2142   unsigned Opc, leaInReg;
2143   if (Subtarget.is64Bit()) {
2144     Opc = X86::LEA64_32r;
2145     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2146   } else {
2147     Opc = X86::LEA32r;
2148     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2149   }
2150
2151   // Build and insert into an implicit UNDEF value. This is OK because
2152   // well be shifting and then extracting the lower 16-bits.
2153   // This has the potential to cause partial register stall. e.g.
2154   //   movw    (%rbp,%rcx,2), %dx
2155   //   leal    -65(%rdx), %esi
2156   // But testing has shown this *does* help performance in 64-bit mode (at
2157   // least on modern x86 machines).
2158   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2159   MachineInstr *InsMI =
2160     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2161     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2162     .addReg(Src, getKillRegState(isKill));
2163
2164   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2165                                     get(Opc), leaOutReg);
2166   switch (MIOpc) {
2167   default: llvm_unreachable("Unreachable!");
2168   case X86::SHL16ri: {
2169     unsigned ShAmt = MI->getOperand(2).getImm();
2170     MIB.addReg(0).addImm(1 << ShAmt)
2171        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2172     break;
2173   }
2174   case X86::INC16r:
2175     addRegOffset(MIB, leaInReg, true, 1);
2176     break;
2177   case X86::DEC16r:
2178     addRegOffset(MIB, leaInReg, true, -1);
2179     break;
2180   case X86::ADD16ri:
2181   case X86::ADD16ri8:
2182   case X86::ADD16ri_DB:
2183   case X86::ADD16ri8_DB:
2184     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2185     break;
2186   case X86::ADD16rr:
2187   case X86::ADD16rr_DB: {
2188     unsigned Src2 = MI->getOperand(2).getReg();
2189     bool isKill2 = MI->getOperand(2).isKill();
2190     unsigned leaInReg2 = 0;
2191     MachineInstr *InsMI2 = nullptr;
2192     if (Src == Src2) {
2193       // ADD16rr %reg1028<kill>, %reg1028
2194       // just a single insert_subreg.
2195       addRegReg(MIB, leaInReg, true, leaInReg, false);
2196     } else {
2197       if (Subtarget.is64Bit())
2198         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2199       else
2200         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2201       // Build and insert into an implicit UNDEF value. This is OK because
2202       // well be shifting and then extracting the lower 16-bits.
2203       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2204       InsMI2 =
2205         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2206         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2207         .addReg(Src2, getKillRegState(isKill2));
2208       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2209     }
2210     if (LV && isKill2 && InsMI2)
2211       LV->replaceKillInstruction(Src2, MI, InsMI2);
2212     break;
2213   }
2214   }
2215
2216   MachineInstr *NewMI = MIB;
2217   MachineInstr *ExtMI =
2218     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2219     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2220     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2221
2222   if (LV) {
2223     // Update live variables
2224     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2225     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2226     if (isKill)
2227       LV->replaceKillInstruction(Src, MI, InsMI);
2228     if (isDead)
2229       LV->replaceKillInstruction(Dest, MI, ExtMI);
2230   }
2231
2232   return ExtMI;
2233 }
2234
2235 /// convertToThreeAddress - This method must be implemented by targets that
2236 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2237 /// may be able to convert a two-address instruction into a true
2238 /// three-address instruction on demand.  This allows the X86 target (for
2239 /// example) to convert ADD and SHL instructions into LEA instructions if they
2240 /// would require register copies due to two-addressness.
2241 ///
2242 /// This method returns a null pointer if the transformation cannot be
2243 /// performed, otherwise it returns the new instruction.
2244 ///
2245 MachineInstr *
2246 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2247                                     MachineBasicBlock::iterator &MBBI,
2248                                     LiveVariables *LV) const {
2249   MachineInstr *MI = MBBI;
2250
2251   // The following opcodes also sets the condition code register(s). Only
2252   // convert them to equivalent lea if the condition code register def's
2253   // are dead!
2254   if (hasLiveCondCodeDef(MI))
2255     return nullptr;
2256
2257   MachineFunction &MF = *MI->getParent()->getParent();
2258   // All instructions input are two-addr instructions.  Get the known operands.
2259   const MachineOperand &Dest = MI->getOperand(0);
2260   const MachineOperand &Src = MI->getOperand(1);
2261
2262   MachineInstr *NewMI = nullptr;
2263   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2264   // we have better subtarget support, enable the 16-bit LEA generation here.
2265   // 16-bit LEA is also slow on Core2.
2266   bool DisableLEA16 = true;
2267   bool is64Bit = Subtarget.is64Bit();
2268
2269   unsigned MIOpc = MI->getOpcode();
2270   switch (MIOpc) {
2271   default: return nullptr;
2272   case X86::SHL64ri: {
2273     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2274     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2275     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2276
2277     // LEA can't handle RSP.
2278     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2279         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2280                                            &X86::GR64_NOSPRegClass))
2281       return nullptr;
2282
2283     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2284       .addOperand(Dest)
2285       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2286     break;
2287   }
2288   case X86::SHL32ri: {
2289     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2290     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2291     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2292
2293     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2294
2295     // LEA can't handle ESP.
2296     bool isKill, isUndef;
2297     unsigned SrcReg;
2298     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2299     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2300                         SrcReg, isKill, isUndef, ImplicitOp))
2301       return nullptr;
2302
2303     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2304       .addOperand(Dest)
2305       .addReg(0).addImm(1 << ShAmt)
2306       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2307       .addImm(0).addReg(0);
2308     if (ImplicitOp.getReg() != 0)
2309       MIB.addOperand(ImplicitOp);
2310     NewMI = MIB;
2311
2312     break;
2313   }
2314   case X86::SHL16ri: {
2315     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2316     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2317     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2318
2319     if (DisableLEA16)
2320       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2321     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2322       .addOperand(Dest)
2323       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2324     break;
2325   }
2326   case X86::INC64r:
2327   case X86::INC32r: {
2328     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2329     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2330       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2331     bool isKill, isUndef;
2332     unsigned SrcReg;
2333     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2334     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2335                         SrcReg, isKill, isUndef, ImplicitOp))
2336       return nullptr;
2337
2338     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2339         .addOperand(Dest)
2340         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2341     if (ImplicitOp.getReg() != 0)
2342       MIB.addOperand(ImplicitOp);
2343
2344     NewMI = addOffset(MIB, 1);
2345     break;
2346   }
2347   case X86::INC16r:
2348     if (DisableLEA16)
2349       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2350                      : nullptr;
2351     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2352     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2353                       .addOperand(Dest).addOperand(Src), 1);
2354     break;
2355   case X86::DEC64r:
2356   case X86::DEC32r: {
2357     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2358     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2359       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2360
2361     bool isKill, isUndef;
2362     unsigned SrcReg;
2363     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2364     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2365                         SrcReg, isKill, isUndef, ImplicitOp))
2366       return nullptr;
2367
2368     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2369         .addOperand(Dest)
2370         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2371     if (ImplicitOp.getReg() != 0)
2372       MIB.addOperand(ImplicitOp);
2373
2374     NewMI = addOffset(MIB, -1);
2375
2376     break;
2377   }
2378   case X86::DEC16r:
2379     if (DisableLEA16)
2380       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2381                      : nullptr;
2382     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2383     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2384                       .addOperand(Dest).addOperand(Src), -1);
2385     break;
2386   case X86::ADD64rr:
2387   case X86::ADD64rr_DB:
2388   case X86::ADD32rr:
2389   case X86::ADD32rr_DB: {
2390     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2391     unsigned Opc;
2392     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2393       Opc = X86::LEA64r;
2394     else
2395       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2396
2397     bool isKill, isUndef;
2398     unsigned SrcReg;
2399     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2400     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2401                         SrcReg, isKill, isUndef, ImplicitOp))
2402       return nullptr;
2403
2404     const MachineOperand &Src2 = MI->getOperand(2);
2405     bool isKill2, isUndef2;
2406     unsigned SrcReg2;
2407     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2408     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2409                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2410       return nullptr;
2411
2412     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2413       .addOperand(Dest);
2414     if (ImplicitOp.getReg() != 0)
2415       MIB.addOperand(ImplicitOp);
2416     if (ImplicitOp2.getReg() != 0)
2417       MIB.addOperand(ImplicitOp2);
2418
2419     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2420
2421     // Preserve undefness of the operands.
2422     NewMI->getOperand(1).setIsUndef(isUndef);
2423     NewMI->getOperand(3).setIsUndef(isUndef2);
2424
2425     if (LV && Src2.isKill())
2426       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2427     break;
2428   }
2429   case X86::ADD16rr:
2430   case X86::ADD16rr_DB: {
2431     if (DisableLEA16)
2432       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2433                      : nullptr;
2434     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2435     unsigned Src2 = MI->getOperand(2).getReg();
2436     bool isKill2 = MI->getOperand(2).isKill();
2437     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2438                       .addOperand(Dest),
2439                       Src.getReg(), Src.isKill(), Src2, isKill2);
2440
2441     // Preserve undefness of the operands.
2442     bool isUndef = MI->getOperand(1).isUndef();
2443     bool isUndef2 = MI->getOperand(2).isUndef();
2444     NewMI->getOperand(1).setIsUndef(isUndef);
2445     NewMI->getOperand(3).setIsUndef(isUndef2);
2446
2447     if (LV && isKill2)
2448       LV->replaceKillInstruction(Src2, MI, NewMI);
2449     break;
2450   }
2451   case X86::ADD64ri32:
2452   case X86::ADD64ri8:
2453   case X86::ADD64ri32_DB:
2454   case X86::ADD64ri8_DB:
2455     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2456     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2457                       .addOperand(Dest).addOperand(Src),
2458                       MI->getOperand(2).getImm());
2459     break;
2460   case X86::ADD32ri:
2461   case X86::ADD32ri8:
2462   case X86::ADD32ri_DB:
2463   case X86::ADD32ri8_DB: {
2464     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2465     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2466
2467     bool isKill, isUndef;
2468     unsigned SrcReg;
2469     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2470     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2471                         SrcReg, isKill, isUndef, ImplicitOp))
2472       return nullptr;
2473
2474     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2475         .addOperand(Dest)
2476         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2477     if (ImplicitOp.getReg() != 0)
2478       MIB.addOperand(ImplicitOp);
2479
2480     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2481     break;
2482   }
2483   case X86::ADD16ri:
2484   case X86::ADD16ri8:
2485   case X86::ADD16ri_DB:
2486   case X86::ADD16ri8_DB:
2487     if (DisableLEA16)
2488       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2489                      : nullptr;
2490     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2491     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2492                       .addOperand(Dest).addOperand(Src),
2493                       MI->getOperand(2).getImm());
2494     break;
2495   }
2496
2497   if (!NewMI) return nullptr;
2498
2499   if (LV) {  // Update live variables
2500     if (Src.isKill())
2501       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2502     if (Dest.isDead())
2503       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2504   }
2505
2506   MFI->insert(MBBI, NewMI);          // Insert the new inst
2507   return NewMI;
2508 }
2509
2510 /// commuteInstruction - We have a few instructions that must be hacked on to
2511 /// commute them.
2512 ///
2513 MachineInstr *
2514 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2515   switch (MI->getOpcode()) {
2516   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2517   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2518   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2519   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2520   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2521   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2522     unsigned Opc;
2523     unsigned Size;
2524     switch (MI->getOpcode()) {
2525     default: llvm_unreachable("Unreachable!");
2526     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2527     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2528     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2529     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2530     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2531     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2532     }
2533     unsigned Amt = MI->getOperand(3).getImm();
2534     if (NewMI) {
2535       MachineFunction &MF = *MI->getParent()->getParent();
2536       MI = MF.CloneMachineInstr(MI);
2537       NewMI = false;
2538     }
2539     MI->setDesc(get(Opc));
2540     MI->getOperand(3).setImm(Size-Amt);
2541     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2542   }
2543   case X86::BLENDPDrri:
2544   case X86::BLENDPSrri:
2545   case X86::PBLENDWrri:
2546   case X86::VBLENDPDrri:
2547   case X86::VBLENDPSrri:
2548   case X86::VBLENDPDYrri:
2549   case X86::VBLENDPSYrri:
2550   case X86::VPBLENDDrri:
2551   case X86::VPBLENDWrri:
2552   case X86::VPBLENDDYrri:
2553   case X86::VPBLENDWYrri:{
2554     unsigned Mask;
2555     switch (MI->getOpcode()) {
2556     default: llvm_unreachable("Unreachable!");
2557     case X86::BLENDPDrri:    Mask = 0x03; break;
2558     case X86::BLENDPSrri:    Mask = 0x0F; break;
2559     case X86::PBLENDWrri:    Mask = 0xFF; break;
2560     case X86::VBLENDPDrri:   Mask = 0x03; break;
2561     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2562     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2563     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2564     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2565     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2566     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2567     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2568     }
2569     // Only the least significant bits of Imm are used.
2570     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2571     if (NewMI) {
2572       MachineFunction &MF = *MI->getParent()->getParent();
2573       MI = MF.CloneMachineInstr(MI);
2574       NewMI = false;
2575     }
2576     MI->getOperand(3).setImm(Mask ^ Imm);
2577     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2578   }
2579   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2580   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2581   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2582   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2583   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2584   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2585   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2586   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2587   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2588   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2589   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2590   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2591   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2592   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2593   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2594   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2595     unsigned Opc;
2596     switch (MI->getOpcode()) {
2597     default: llvm_unreachable("Unreachable!");
2598     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2599     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2600     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2601     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2602     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2603     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2604     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2605     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2606     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2607     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2608     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2609     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2610     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2611     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2612     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2613     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2614     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2615     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2616     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2617     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2618     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2619     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2620     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2621     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2622     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2623     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2624     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2625     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2626     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2627     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2628     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2629     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2630     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2631     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2632     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2633     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2634     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2635     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2636     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2637     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2638     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2639     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2640     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2641     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2642     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2643     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2644     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2645     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2646     }
2647     if (NewMI) {
2648       MachineFunction &MF = *MI->getParent()->getParent();
2649       MI = MF.CloneMachineInstr(MI);
2650       NewMI = false;
2651     }
2652     MI->setDesc(get(Opc));
2653     // Fallthrough intended.
2654   }
2655   default:
2656     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2657   }
2658 }
2659
2660 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
2661                                          unsigned &SrcOpIdx2) const {
2662   switch (MI->getOpcode()) {
2663     case X86::BLENDPDrri:
2664     case X86::BLENDPSrri:
2665     case X86::PBLENDWrri:
2666     case X86::VBLENDPDrri:
2667     case X86::VBLENDPSrri:
2668     case X86::VBLENDPDYrri:
2669     case X86::VBLENDPSYrri:
2670     case X86::VPBLENDDrri:
2671     case X86::VPBLENDDYrri:
2672     case X86::VPBLENDWrri:
2673     case X86::VPBLENDWYrri:
2674       SrcOpIdx1 = 1;
2675       SrcOpIdx2 = 2;
2676       return true;
2677     case X86::VFMADDPDr231r:
2678     case X86::VFMADDPSr231r:
2679     case X86::VFMADDSDr231r:
2680     case X86::VFMADDSSr231r:
2681     case X86::VFMSUBPDr231r:
2682     case X86::VFMSUBPSr231r:
2683     case X86::VFMSUBSDr231r:
2684     case X86::VFMSUBSSr231r:
2685     case X86::VFNMADDPDr231r:
2686     case X86::VFNMADDPSr231r:
2687     case X86::VFNMADDSDr231r:
2688     case X86::VFNMADDSSr231r:
2689     case X86::VFNMSUBPDr231r:
2690     case X86::VFNMSUBPSr231r:
2691     case X86::VFNMSUBSDr231r:
2692     case X86::VFNMSUBSSr231r:
2693     case X86::VFMADDPDr231rY:
2694     case X86::VFMADDPSr231rY:
2695     case X86::VFMSUBPDr231rY:
2696     case X86::VFMSUBPSr231rY:
2697     case X86::VFNMADDPDr231rY:
2698     case X86::VFNMADDPSr231rY:
2699     case X86::VFNMSUBPDr231rY:
2700     case X86::VFNMSUBPSr231rY:
2701       SrcOpIdx1 = 2;
2702       SrcOpIdx2 = 3;
2703       return true;
2704     default:
2705       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
2706   }
2707 }
2708
2709 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
2710   switch (BrOpc) {
2711   default: return X86::COND_INVALID;
2712   case X86::JE_1:  return X86::COND_E;
2713   case X86::JNE_1: return X86::COND_NE;
2714   case X86::JL_1:  return X86::COND_L;
2715   case X86::JLE_1: return X86::COND_LE;
2716   case X86::JG_1:  return X86::COND_G;
2717   case X86::JGE_1: return X86::COND_GE;
2718   case X86::JB_1:  return X86::COND_B;
2719   case X86::JBE_1: return X86::COND_BE;
2720   case X86::JA_1:  return X86::COND_A;
2721   case X86::JAE_1: return X86::COND_AE;
2722   case X86::JS_1:  return X86::COND_S;
2723   case X86::JNS_1: return X86::COND_NS;
2724   case X86::JP_1:  return X86::COND_P;
2725   case X86::JNP_1: return X86::COND_NP;
2726   case X86::JO_1:  return X86::COND_O;
2727   case X86::JNO_1: return X86::COND_NO;
2728   }
2729 }
2730
2731 /// getCondFromSETOpc - return condition code of a SET opcode.
2732 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
2733   switch (Opc) {
2734   default: return X86::COND_INVALID;
2735   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2736   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2737   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2738   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2739   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2740   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2741   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2742   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2743   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2744   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2745   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2746   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2747   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2748   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2749   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2750   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2751   }
2752 }
2753
2754 /// getCondFromCmovOpc - return condition code of a CMov opcode.
2755 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2756   switch (Opc) {
2757   default: return X86::COND_INVALID;
2758   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2759   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2760     return X86::COND_A;
2761   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2762   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2763     return X86::COND_AE;
2764   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2765   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2766     return X86::COND_B;
2767   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2768   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2769     return X86::COND_BE;
2770   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2771   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2772     return X86::COND_E;
2773   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2774   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2775     return X86::COND_G;
2776   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2777   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2778     return X86::COND_GE;
2779   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2780   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2781     return X86::COND_L;
2782   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2783   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2784     return X86::COND_LE;
2785   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2786   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2787     return X86::COND_NE;
2788   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2789   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2790     return X86::COND_NO;
2791   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
2792   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
2793     return X86::COND_NP;
2794   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
2795   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
2796     return X86::COND_NS;
2797   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
2798   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
2799     return X86::COND_O;
2800   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
2801   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
2802     return X86::COND_P;
2803   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
2804   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
2805     return X86::COND_S;
2806   }
2807 }
2808
2809 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
2810   switch (CC) {
2811   default: llvm_unreachable("Illegal condition code!");
2812   case X86::COND_E:  return X86::JE_1;
2813   case X86::COND_NE: return X86::JNE_1;
2814   case X86::COND_L:  return X86::JL_1;
2815   case X86::COND_LE: return X86::JLE_1;
2816   case X86::COND_G:  return X86::JG_1;
2817   case X86::COND_GE: return X86::JGE_1;
2818   case X86::COND_B:  return X86::JB_1;
2819   case X86::COND_BE: return X86::JBE_1;
2820   case X86::COND_A:  return X86::JA_1;
2821   case X86::COND_AE: return X86::JAE_1;
2822   case X86::COND_S:  return X86::JS_1;
2823   case X86::COND_NS: return X86::JNS_1;
2824   case X86::COND_P:  return X86::JP_1;
2825   case X86::COND_NP: return X86::JNP_1;
2826   case X86::COND_O:  return X86::JO_1;
2827   case X86::COND_NO: return X86::JNO_1;
2828   }
2829 }
2830
2831 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
2832 /// e.g. turning COND_E to COND_NE.
2833 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
2834   switch (CC) {
2835   default: llvm_unreachable("Illegal condition code!");
2836   case X86::COND_E:  return X86::COND_NE;
2837   case X86::COND_NE: return X86::COND_E;
2838   case X86::COND_L:  return X86::COND_GE;
2839   case X86::COND_LE: return X86::COND_G;
2840   case X86::COND_G:  return X86::COND_LE;
2841   case X86::COND_GE: return X86::COND_L;
2842   case X86::COND_B:  return X86::COND_AE;
2843   case X86::COND_BE: return X86::COND_A;
2844   case X86::COND_A:  return X86::COND_BE;
2845   case X86::COND_AE: return X86::COND_B;
2846   case X86::COND_S:  return X86::COND_NS;
2847   case X86::COND_NS: return X86::COND_S;
2848   case X86::COND_P:  return X86::COND_NP;
2849   case X86::COND_NP: return X86::COND_P;
2850   case X86::COND_O:  return X86::COND_NO;
2851   case X86::COND_NO: return X86::COND_O;
2852   }
2853 }
2854
2855 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2856 /// the condition code if we modify the instructions such that flags are
2857 /// set by MI(b,a).
2858 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
2859   switch (CC) {
2860   default: return X86::COND_INVALID;
2861   case X86::COND_E:  return X86::COND_E;
2862   case X86::COND_NE: return X86::COND_NE;
2863   case X86::COND_L:  return X86::COND_G;
2864   case X86::COND_LE: return X86::COND_GE;
2865   case X86::COND_G:  return X86::COND_L;
2866   case X86::COND_GE: return X86::COND_LE;
2867   case X86::COND_B:  return X86::COND_A;
2868   case X86::COND_BE: return X86::COND_AE;
2869   case X86::COND_A:  return X86::COND_B;
2870   case X86::COND_AE: return X86::COND_BE;
2871   }
2872 }
2873
2874 /// getSETFromCond - Return a set opcode for the given condition and
2875 /// whether it has memory operand.
2876 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
2877   static const uint16_t Opc[16][2] = {
2878     { X86::SETAr,  X86::SETAm  },
2879     { X86::SETAEr, X86::SETAEm },
2880     { X86::SETBr,  X86::SETBm  },
2881     { X86::SETBEr, X86::SETBEm },
2882     { X86::SETEr,  X86::SETEm  },
2883     { X86::SETGr,  X86::SETGm  },
2884     { X86::SETGEr, X86::SETGEm },
2885     { X86::SETLr,  X86::SETLm  },
2886     { X86::SETLEr, X86::SETLEm },
2887     { X86::SETNEr, X86::SETNEm },
2888     { X86::SETNOr, X86::SETNOm },
2889     { X86::SETNPr, X86::SETNPm },
2890     { X86::SETNSr, X86::SETNSm },
2891     { X86::SETOr,  X86::SETOm  },
2892     { X86::SETPr,  X86::SETPm  },
2893     { X86::SETSr,  X86::SETSm  }
2894   };
2895
2896   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
2897   return Opc[CC][HasMemoryOperand ? 1 : 0];
2898 }
2899
2900 /// getCMovFromCond - Return a cmov opcode for the given condition,
2901 /// register size in bytes, and operand type.
2902 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
2903                               bool HasMemoryOperand) {
2904   static const uint16_t Opc[32][3] = {
2905     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
2906     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
2907     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
2908     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
2909     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
2910     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
2911     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
2912     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
2913     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
2914     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
2915     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
2916     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
2917     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
2918     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
2919     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
2920     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
2921     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
2922     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
2923     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
2924     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
2925     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
2926     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
2927     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
2928     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
2929     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
2930     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
2931     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
2932     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
2933     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
2934     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
2935     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
2936     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
2937   };
2938
2939   assert(CC < 16 && "Can only handle standard cond codes");
2940   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
2941   switch(RegBytes) {
2942   default: llvm_unreachable("Illegal register size!");
2943   case 2: return Opc[Idx][0];
2944   case 4: return Opc[Idx][1];
2945   case 8: return Opc[Idx][2];
2946   }
2947 }
2948
2949 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
2950   if (!MI->isTerminator()) return false;
2951
2952   // Conditional branch is a special case.
2953   if (MI->isBranch() && !MI->isBarrier())
2954     return true;
2955   if (!MI->isPredicable())
2956     return true;
2957   return !isPredicated(MI);
2958 }
2959
2960 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
2961                                  MachineBasicBlock *&TBB,
2962                                  MachineBasicBlock *&FBB,
2963                                  SmallVectorImpl<MachineOperand> &Cond,
2964                                  bool AllowModify) const {
2965   // Start from the bottom of the block and work up, examining the
2966   // terminator instructions.
2967   MachineBasicBlock::iterator I = MBB.end();
2968   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
2969   while (I != MBB.begin()) {
2970     --I;
2971     if (I->isDebugValue())
2972       continue;
2973
2974     // Working from the bottom, when we see a non-terminator instruction, we're
2975     // done.
2976     if (!isUnpredicatedTerminator(I))
2977       break;
2978
2979     // A terminator that isn't a branch can't easily be handled by this
2980     // analysis.
2981     if (!I->isBranch())
2982       return true;
2983
2984     // Handle unconditional branches.
2985     if (I->getOpcode() == X86::JMP_1) {
2986       UnCondBrIter = I;
2987
2988       if (!AllowModify) {
2989         TBB = I->getOperand(0).getMBB();
2990         continue;
2991       }
2992
2993       // If the block has any instructions after a JMP, delete them.
2994       while (std::next(I) != MBB.end())
2995         std::next(I)->eraseFromParent();
2996
2997       Cond.clear();
2998       FBB = nullptr;
2999
3000       // Delete the JMP if it's equivalent to a fall-through.
3001       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3002         TBB = nullptr;
3003         I->eraseFromParent();
3004         I = MBB.end();
3005         UnCondBrIter = MBB.end();
3006         continue;
3007       }
3008
3009       // TBB is used to indicate the unconditional destination.
3010       TBB = I->getOperand(0).getMBB();
3011       continue;
3012     }
3013
3014     // Handle conditional branches.
3015     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3016     if (BranchCode == X86::COND_INVALID)
3017       return true;  // Can't handle indirect branch.
3018
3019     // Working from the bottom, handle the first conditional branch.
3020     if (Cond.empty()) {
3021       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3022       if (AllowModify && UnCondBrIter != MBB.end() &&
3023           MBB.isLayoutSuccessor(TargetBB)) {
3024         // If we can modify the code and it ends in something like:
3025         //
3026         //     jCC L1
3027         //     jmp L2
3028         //   L1:
3029         //     ...
3030         //   L2:
3031         //
3032         // Then we can change this to:
3033         //
3034         //     jnCC L2
3035         //   L1:
3036         //     ...
3037         //   L2:
3038         //
3039         // Which is a bit more efficient.
3040         // We conditionally jump to the fall-through block.
3041         BranchCode = GetOppositeBranchCondition(BranchCode);
3042         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3043         MachineBasicBlock::iterator OldInst = I;
3044
3045         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3046           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3047         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3048           .addMBB(TargetBB);
3049
3050         OldInst->eraseFromParent();
3051         UnCondBrIter->eraseFromParent();
3052
3053         // Restart the analysis.
3054         UnCondBrIter = MBB.end();
3055         I = MBB.end();
3056         continue;
3057       }
3058
3059       FBB = TBB;
3060       TBB = I->getOperand(0).getMBB();
3061       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3062       continue;
3063     }
3064
3065     // Handle subsequent conditional branches. Only handle the case where all
3066     // conditional branches branch to the same destination and their condition
3067     // opcodes fit one of the special multi-branch idioms.
3068     assert(Cond.size() == 1);
3069     assert(TBB);
3070
3071     // Only handle the case where all conditional branches branch to the same
3072     // destination.
3073     if (TBB != I->getOperand(0).getMBB())
3074       return true;
3075
3076     // If the conditions are the same, we can leave them alone.
3077     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3078     if (OldBranchCode == BranchCode)
3079       continue;
3080
3081     // If they differ, see if they fit one of the known patterns. Theoretically,
3082     // we could handle more patterns here, but we shouldn't expect to see them
3083     // if instruction selection has done a reasonable job.
3084     if ((OldBranchCode == X86::COND_NP &&
3085          BranchCode == X86::COND_E) ||
3086         (OldBranchCode == X86::COND_E &&
3087          BranchCode == X86::COND_NP))
3088       BranchCode = X86::COND_NP_OR_E;
3089     else if ((OldBranchCode == X86::COND_P &&
3090               BranchCode == X86::COND_NE) ||
3091              (OldBranchCode == X86::COND_NE &&
3092               BranchCode == X86::COND_P))
3093       BranchCode = X86::COND_NE_OR_P;
3094     else
3095       return true;
3096
3097     // Update the MachineOperand.
3098     Cond[0].setImm(BranchCode);
3099   }
3100
3101   return false;
3102 }
3103
3104 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3105   MachineBasicBlock::iterator I = MBB.end();
3106   unsigned Count = 0;
3107
3108   while (I != MBB.begin()) {
3109     --I;
3110     if (I->isDebugValue())
3111       continue;
3112     if (I->getOpcode() != X86::JMP_1 &&
3113         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3114       break;
3115     // Remove the branch.
3116     I->eraseFromParent();
3117     I = MBB.end();
3118     ++Count;
3119   }
3120
3121   return Count;
3122 }
3123
3124 unsigned
3125 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3126                            MachineBasicBlock *FBB,
3127                            const SmallVectorImpl<MachineOperand> &Cond,
3128                            DebugLoc DL) const {
3129   // Shouldn't be a fall through.
3130   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3131   assert((Cond.size() == 1 || Cond.size() == 0) &&
3132          "X86 branch conditions have one component!");
3133
3134   if (Cond.empty()) {
3135     // Unconditional branch?
3136     assert(!FBB && "Unconditional branch with multiple successors!");
3137     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3138     return 1;
3139   }
3140
3141   // Conditional branch.
3142   unsigned Count = 0;
3143   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3144   switch (CC) {
3145   case X86::COND_NP_OR_E:
3146     // Synthesize NP_OR_E with two branches.
3147     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3148     ++Count;
3149     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3150     ++Count;
3151     break;
3152   case X86::COND_NE_OR_P:
3153     // Synthesize NE_OR_P with two branches.
3154     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3155     ++Count;
3156     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3157     ++Count;
3158     break;
3159   default: {
3160     unsigned Opc = GetCondBranchFromCond(CC);
3161     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3162     ++Count;
3163   }
3164   }
3165   if (FBB) {
3166     // Two-way Conditional branch. Insert the second branch.
3167     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3168     ++Count;
3169   }
3170   return Count;
3171 }
3172
3173 bool X86InstrInfo::
3174 canInsertSelect(const MachineBasicBlock &MBB,
3175                 const SmallVectorImpl<MachineOperand> &Cond,
3176                 unsigned TrueReg, unsigned FalseReg,
3177                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3178   // Not all subtargets have cmov instructions.
3179   if (!Subtarget.hasCMov())
3180     return false;
3181   if (Cond.size() != 1)
3182     return false;
3183   // We cannot do the composite conditions, at least not in SSA form.
3184   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3185     return false;
3186
3187   // Check register classes.
3188   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3189   const TargetRegisterClass *RC =
3190     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3191   if (!RC)
3192     return false;
3193
3194   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3195   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3196       X86::GR32RegClass.hasSubClassEq(RC) ||
3197       X86::GR64RegClass.hasSubClassEq(RC)) {
3198     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3199     // Bridge. Probably Ivy Bridge as well.
3200     CondCycles = 2;
3201     TrueCycles = 2;
3202     FalseCycles = 2;
3203     return true;
3204   }
3205
3206   // Can't do vectors.
3207   return false;
3208 }
3209
3210 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3211                                 MachineBasicBlock::iterator I, DebugLoc DL,
3212                                 unsigned DstReg,
3213                                 const SmallVectorImpl<MachineOperand> &Cond,
3214                                 unsigned TrueReg, unsigned FalseReg) const {
3215    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3216    assert(Cond.size() == 1 && "Invalid Cond array");
3217    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3218                                   MRI.getRegClass(DstReg)->getSize(),
3219                                   false/*HasMemoryOperand*/);
3220    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3221 }
3222
3223 /// isHReg - Test if the given register is a physical h register.
3224 static bool isHReg(unsigned Reg) {
3225   return X86::GR8_ABCD_HRegClass.contains(Reg);
3226 }
3227
3228 // Try and copy between VR128/VR64 and GR64 registers.
3229 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3230                                         const X86Subtarget &Subtarget) {
3231
3232   // SrcReg(VR128) -> DestReg(GR64)
3233   // SrcReg(VR64)  -> DestReg(GR64)
3234   // SrcReg(GR64)  -> DestReg(VR128)
3235   // SrcReg(GR64)  -> DestReg(VR64)
3236
3237   bool HasAVX = Subtarget.hasAVX();
3238   bool HasAVX512 = Subtarget.hasAVX512();
3239   if (X86::GR64RegClass.contains(DestReg)) {
3240     if (X86::VR128XRegClass.contains(SrcReg))
3241       // Copy from a VR128 register to a GR64 register.
3242       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3243                                                X86::MOVPQIto64rr);
3244     if (X86::VR64RegClass.contains(SrcReg))
3245       // Copy from a VR64 register to a GR64 register.
3246       return X86::MOVSDto64rr;
3247   } else if (X86::GR64RegClass.contains(SrcReg)) {
3248     // Copy from a GR64 register to a VR128 register.
3249     if (X86::VR128XRegClass.contains(DestReg))
3250       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3251                                                X86::MOV64toPQIrr);
3252     // Copy from a GR64 register to a VR64 register.
3253     if (X86::VR64RegClass.contains(DestReg))
3254       return X86::MOV64toSDrr;
3255   }
3256
3257   // SrcReg(FR32) -> DestReg(GR32)
3258   // SrcReg(GR32) -> DestReg(FR32)
3259
3260   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3261     // Copy from a FR32 register to a GR32 register.
3262     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3263
3264   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3265     // Copy from a GR32 register to a FR32 register.
3266     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3267   return 0;
3268 }
3269
3270 inline static bool MaskRegClassContains(unsigned Reg) {
3271   return X86::VK8RegClass.contains(Reg) ||
3272          X86::VK16RegClass.contains(Reg) ||
3273          X86::VK32RegClass.contains(Reg) ||
3274          X86::VK64RegClass.contains(Reg) ||
3275          X86::VK1RegClass.contains(Reg);
3276 }
3277 static
3278 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3279   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3280       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3281       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3282      DestReg = get512BitSuperRegister(DestReg);
3283      SrcReg = get512BitSuperRegister(SrcReg);
3284      return X86::VMOVAPSZrr;
3285   }
3286   if (MaskRegClassContains(DestReg) &&
3287       MaskRegClassContains(SrcReg))
3288     return X86::KMOVWkk;
3289   if (MaskRegClassContains(DestReg) &&
3290       (X86::GR32RegClass.contains(SrcReg) ||
3291        X86::GR16RegClass.contains(SrcReg) ||
3292        X86::GR8RegClass.contains(SrcReg))) {
3293     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3294     return X86::KMOVWkr;
3295   }
3296   if ((X86::GR32RegClass.contains(DestReg) ||
3297        X86::GR16RegClass.contains(DestReg) ||
3298        X86::GR8RegClass.contains(DestReg)) &&
3299        MaskRegClassContains(SrcReg)) {
3300     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3301     return X86::KMOVWrk;
3302   }
3303   return 0;
3304 }
3305
3306 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3307                                MachineBasicBlock::iterator MI, DebugLoc DL,
3308                                unsigned DestReg, unsigned SrcReg,
3309                                bool KillSrc) const {
3310   // First deal with the normal symmetric copies.
3311   bool HasAVX = Subtarget.hasAVX();
3312   bool HasAVX512 = Subtarget.hasAVX512();
3313   unsigned Opc = 0;
3314   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3315     Opc = X86::MOV64rr;
3316   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3317     Opc = X86::MOV32rr;
3318   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3319     Opc = X86::MOV16rr;
3320   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3321     // Copying to or from a physical H register on x86-64 requires a NOREX
3322     // move.  Otherwise use a normal move.
3323     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3324         Subtarget.is64Bit()) {
3325       Opc = X86::MOV8rr_NOREX;
3326       // Both operands must be encodable without an REX prefix.
3327       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3328              "8-bit H register can not be copied outside GR8_NOREX");
3329     } else
3330       Opc = X86::MOV8rr;
3331   }
3332   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3333     Opc = X86::MMX_MOVQ64rr;
3334   else if (HasAVX512)
3335     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3336   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3337     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3338   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3339     Opc = X86::VMOVAPSYrr;
3340   if (!Opc)
3341     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3342
3343   if (Opc) {
3344     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3345       .addReg(SrcReg, getKillRegState(KillSrc));
3346     return;
3347   }
3348
3349   // Moving EFLAGS to / from another register requires a push and a pop.
3350   // Notice that we have to adjust the stack if we don't want to clobber the
3351   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3352   if (SrcReg == X86::EFLAGS) {
3353     if (X86::GR64RegClass.contains(DestReg)) {
3354       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3355       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3356       return;
3357     }
3358     if (X86::GR32RegClass.contains(DestReg)) {
3359       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3360       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3361       return;
3362     }
3363   }
3364   if (DestReg == X86::EFLAGS) {
3365     if (X86::GR64RegClass.contains(SrcReg)) {
3366       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3367         .addReg(SrcReg, getKillRegState(KillSrc));
3368       BuildMI(MBB, MI, DL, get(X86::POPF64));
3369       return;
3370     }
3371     if (X86::GR32RegClass.contains(SrcReg)) {
3372       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3373         .addReg(SrcReg, getKillRegState(KillSrc));
3374       BuildMI(MBB, MI, DL, get(X86::POPF32));
3375       return;
3376     }
3377   }
3378
3379   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3380                << " to " << RI.getName(DestReg) << '\n');
3381   llvm_unreachable("Cannot emit physreg copy instruction");
3382 }
3383
3384 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3385                                       const TargetRegisterClass *RC,
3386                                       bool isStackAligned,
3387                                       const X86Subtarget &STI,
3388                                       bool load) {
3389   if (STI.hasAVX512()) {
3390     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3391       X86::VK16RegClass.hasSubClassEq(RC))
3392       return load ? X86::KMOVWkm : X86::KMOVWmk;
3393     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3394       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3395     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3396       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3397     if (X86::VR512RegClass.hasSubClassEq(RC))
3398       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3399   }
3400
3401   bool HasAVX = STI.hasAVX();
3402   switch (RC->getSize()) {
3403   default:
3404     llvm_unreachable("Unknown spill size");
3405   case 1:
3406     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3407     if (STI.is64Bit())
3408       // Copying to or from a physical H register on x86-64 requires a NOREX
3409       // move.  Otherwise use a normal move.
3410       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3411         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3412     return load ? X86::MOV8rm : X86::MOV8mr;
3413   case 2:
3414     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3415     return load ? X86::MOV16rm : X86::MOV16mr;
3416   case 4:
3417     if (X86::GR32RegClass.hasSubClassEq(RC))
3418       return load ? X86::MOV32rm : X86::MOV32mr;
3419     if (X86::FR32RegClass.hasSubClassEq(RC))
3420       return load ?
3421         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3422         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3423     if (X86::RFP32RegClass.hasSubClassEq(RC))
3424       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3425     llvm_unreachable("Unknown 4-byte regclass");
3426   case 8:
3427     if (X86::GR64RegClass.hasSubClassEq(RC))
3428       return load ? X86::MOV64rm : X86::MOV64mr;
3429     if (X86::FR64RegClass.hasSubClassEq(RC))
3430       return load ?
3431         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3432         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3433     if (X86::VR64RegClass.hasSubClassEq(RC))
3434       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3435     if (X86::RFP64RegClass.hasSubClassEq(RC))
3436       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3437     llvm_unreachable("Unknown 8-byte regclass");
3438   case 10:
3439     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3440     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3441   case 16: {
3442     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
3443             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
3444     // If stack is realigned we can use aligned stores.
3445     if (isStackAligned)
3446       return load ?
3447         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3448         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3449     else
3450       return load ?
3451         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3452         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3453   }
3454   case 32:
3455     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
3456             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
3457     // If stack is realigned we can use aligned stores.
3458     if (isStackAligned)
3459       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3460     else
3461       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3462   case 64:
3463     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3464     if (isStackAligned)
3465       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3466     else
3467       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3468   }
3469 }
3470
3471 static unsigned getStoreRegOpcode(unsigned SrcReg,
3472                                   const TargetRegisterClass *RC,
3473                                   bool isStackAligned,
3474                                   const X86Subtarget &STI) {
3475   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3476 }
3477
3478
3479 static unsigned getLoadRegOpcode(unsigned DestReg,
3480                                  const TargetRegisterClass *RC,
3481                                  bool isStackAligned,
3482                                  const X86Subtarget &STI) {
3483   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3484 }
3485
3486 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3487                                        MachineBasicBlock::iterator MI,
3488                                        unsigned SrcReg, bool isKill, int FrameIdx,
3489                                        const TargetRegisterClass *RC,
3490                                        const TargetRegisterInfo *TRI) const {
3491   const MachineFunction &MF = *MBB.getParent();
3492   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3493          "Stack slot too small for store");
3494   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3495   bool isAligned = (MF.getTarget()
3496                         .getSubtargetImpl()
3497                         ->getFrameLowering()
3498                         ->getStackAlignment() >= Alignment) ||
3499                    RI.canRealignStack(MF);
3500   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3501   DebugLoc DL = MBB.findDebugLoc(MI);
3502   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3503     .addReg(SrcReg, getKillRegState(isKill));
3504 }
3505
3506 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3507                                   bool isKill,
3508                                   SmallVectorImpl<MachineOperand> &Addr,
3509                                   const TargetRegisterClass *RC,
3510                                   MachineInstr::mmo_iterator MMOBegin,
3511                                   MachineInstr::mmo_iterator MMOEnd,
3512                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3513   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3514   bool isAligned = MMOBegin != MMOEnd &&
3515                    (*MMOBegin)->getAlignment() >= Alignment;
3516   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3517   DebugLoc DL;
3518   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3519   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3520     MIB.addOperand(Addr[i]);
3521   MIB.addReg(SrcReg, getKillRegState(isKill));
3522   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3523   NewMIs.push_back(MIB);
3524 }
3525
3526
3527 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3528                                         MachineBasicBlock::iterator MI,
3529                                         unsigned DestReg, int FrameIdx,
3530                                         const TargetRegisterClass *RC,
3531                                         const TargetRegisterInfo *TRI) const {
3532   const MachineFunction &MF = *MBB.getParent();
3533   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3534   bool isAligned = (MF.getTarget()
3535                         .getSubtargetImpl()
3536                         ->getFrameLowering()
3537                         ->getStackAlignment() >= Alignment) ||
3538                    RI.canRealignStack(MF);
3539   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3540   DebugLoc DL = MBB.findDebugLoc(MI);
3541   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3542 }
3543
3544 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3545                                  SmallVectorImpl<MachineOperand> &Addr,
3546                                  const TargetRegisterClass *RC,
3547                                  MachineInstr::mmo_iterator MMOBegin,
3548                                  MachineInstr::mmo_iterator MMOEnd,
3549                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3550   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3551   bool isAligned = MMOBegin != MMOEnd &&
3552                    (*MMOBegin)->getAlignment() >= Alignment;
3553   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3554   DebugLoc DL;
3555   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3556   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3557     MIB.addOperand(Addr[i]);
3558   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3559   NewMIs.push_back(MIB);
3560 }
3561
3562 bool X86InstrInfo::
3563 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3564                int &CmpMask, int &CmpValue) const {
3565   switch (MI->getOpcode()) {
3566   default: break;
3567   case X86::CMP64ri32:
3568   case X86::CMP64ri8:
3569   case X86::CMP32ri:
3570   case X86::CMP32ri8:
3571   case X86::CMP16ri:
3572   case X86::CMP16ri8:
3573   case X86::CMP8ri:
3574     SrcReg = MI->getOperand(0).getReg();
3575     SrcReg2 = 0;
3576     CmpMask = ~0;
3577     CmpValue = MI->getOperand(1).getImm();
3578     return true;
3579   // A SUB can be used to perform comparison.
3580   case X86::SUB64rm:
3581   case X86::SUB32rm:
3582   case X86::SUB16rm:
3583   case X86::SUB8rm:
3584     SrcReg = MI->getOperand(1).getReg();
3585     SrcReg2 = 0;
3586     CmpMask = ~0;
3587     CmpValue = 0;
3588     return true;
3589   case X86::SUB64rr:
3590   case X86::SUB32rr:
3591   case X86::SUB16rr:
3592   case X86::SUB8rr:
3593     SrcReg = MI->getOperand(1).getReg();
3594     SrcReg2 = MI->getOperand(2).getReg();
3595     CmpMask = ~0;
3596     CmpValue = 0;
3597     return true;
3598   case X86::SUB64ri32:
3599   case X86::SUB64ri8:
3600   case X86::SUB32ri:
3601   case X86::SUB32ri8:
3602   case X86::SUB16ri:
3603   case X86::SUB16ri8:
3604   case X86::SUB8ri:
3605     SrcReg = MI->getOperand(1).getReg();
3606     SrcReg2 = 0;
3607     CmpMask = ~0;
3608     CmpValue = MI->getOperand(2).getImm();
3609     return true;
3610   case X86::CMP64rr:
3611   case X86::CMP32rr:
3612   case X86::CMP16rr:
3613   case X86::CMP8rr:
3614     SrcReg = MI->getOperand(0).getReg();
3615     SrcReg2 = MI->getOperand(1).getReg();
3616     CmpMask = ~0;
3617     CmpValue = 0;
3618     return true;
3619   case X86::TEST8rr:
3620   case X86::TEST16rr:
3621   case X86::TEST32rr:
3622   case X86::TEST64rr:
3623     SrcReg = MI->getOperand(0).getReg();
3624     if (MI->getOperand(1).getReg() != SrcReg) return false;
3625     // Compare against zero.
3626     SrcReg2 = 0;
3627     CmpMask = ~0;
3628     CmpValue = 0;
3629     return true;
3630   }
3631   return false;
3632 }
3633
3634 /// isRedundantFlagInstr - check whether the first instruction, whose only
3635 /// purpose is to update flags, can be made redundant.
3636 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3637 /// This function can be extended later on.
3638 /// SrcReg, SrcRegs: register operands for FlagI.
3639 /// ImmValue: immediate for FlagI if it takes an immediate.
3640 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3641                                         unsigned SrcReg2, int ImmValue,
3642                                         MachineInstr *OI) {
3643   if (((FlagI->getOpcode() == X86::CMP64rr &&
3644         OI->getOpcode() == X86::SUB64rr) ||
3645        (FlagI->getOpcode() == X86::CMP32rr &&
3646         OI->getOpcode() == X86::SUB32rr)||
3647        (FlagI->getOpcode() == X86::CMP16rr &&
3648         OI->getOpcode() == X86::SUB16rr)||
3649        (FlagI->getOpcode() == X86::CMP8rr &&
3650         OI->getOpcode() == X86::SUB8rr)) &&
3651       ((OI->getOperand(1).getReg() == SrcReg &&
3652         OI->getOperand(2).getReg() == SrcReg2) ||
3653        (OI->getOperand(1).getReg() == SrcReg2 &&
3654         OI->getOperand(2).getReg() == SrcReg)))
3655     return true;
3656
3657   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3658         OI->getOpcode() == X86::SUB64ri32) ||
3659        (FlagI->getOpcode() == X86::CMP64ri8 &&
3660         OI->getOpcode() == X86::SUB64ri8) ||
3661        (FlagI->getOpcode() == X86::CMP32ri &&
3662         OI->getOpcode() == X86::SUB32ri) ||
3663        (FlagI->getOpcode() == X86::CMP32ri8 &&
3664         OI->getOpcode() == X86::SUB32ri8) ||
3665        (FlagI->getOpcode() == X86::CMP16ri &&
3666         OI->getOpcode() == X86::SUB16ri) ||
3667        (FlagI->getOpcode() == X86::CMP16ri8 &&
3668         OI->getOpcode() == X86::SUB16ri8) ||
3669        (FlagI->getOpcode() == X86::CMP8ri &&
3670         OI->getOpcode() == X86::SUB8ri)) &&
3671       OI->getOperand(1).getReg() == SrcReg &&
3672       OI->getOperand(2).getImm() == ImmValue)
3673     return true;
3674   return false;
3675 }
3676
3677 /// isDefConvertible - check whether the definition can be converted
3678 /// to remove a comparison against zero.
3679 inline static bool isDefConvertible(MachineInstr *MI) {
3680   switch (MI->getOpcode()) {
3681   default: return false;
3682
3683   // The shift instructions only modify ZF if their shift count is non-zero.
3684   // N.B.: The processor truncates the shift count depending on the encoding.
3685   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3686   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3687      return getTruncatedShiftCount(MI, 2) != 0;
3688
3689   // Some left shift instructions can be turned into LEA instructions but only
3690   // if their flags aren't used. Avoid transforming such instructions.
3691   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3692     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3693     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3694     return ShAmt != 0;
3695   }
3696
3697   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3698   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3699      return getTruncatedShiftCount(MI, 3) != 0;
3700
3701   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3702   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3703   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3704   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3705   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3706   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3707   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3708   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3709   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3710   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3711   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3712   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3713   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3714   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3715   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3716   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3717   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3718   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3719   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3720   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3721   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3722   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3723   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3724   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3725   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3726   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3727   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3728   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3729   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3730   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3731   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3732   case X86::ADC32ri:   case X86::ADC32ri8:
3733   case X86::ADC32rr:   case X86::ADC64ri32:
3734   case X86::ADC64ri8:  case X86::ADC64rr:
3735   case X86::SBB32ri:   case X86::SBB32ri8:
3736   case X86::SBB32rr:   case X86::SBB64ri32:
3737   case X86::SBB64ri8:  case X86::SBB64rr:
3738   case X86::ANDN32rr:  case X86::ANDN32rm:
3739   case X86::ANDN64rr:  case X86::ANDN64rm:
3740   case X86::BEXTR32rr: case X86::BEXTR64rr:
3741   case X86::BEXTR32rm: case X86::BEXTR64rm:
3742   case X86::BLSI32rr:  case X86::BLSI32rm:
3743   case X86::BLSI64rr:  case X86::BLSI64rm:
3744   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3745   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3746   case X86::BLSR32rr:  case X86::BLSR32rm:
3747   case X86::BLSR64rr:  case X86::BLSR64rm:
3748   case X86::BZHI32rr:  case X86::BZHI32rm:
3749   case X86::BZHI64rr:  case X86::BZHI64rm:
3750   case X86::LZCNT16rr: case X86::LZCNT16rm:
3751   case X86::LZCNT32rr: case X86::LZCNT32rm:
3752   case X86::LZCNT64rr: case X86::LZCNT64rm:
3753   case X86::POPCNT16rr:case X86::POPCNT16rm:
3754   case X86::POPCNT32rr:case X86::POPCNT32rm:
3755   case X86::POPCNT64rr:case X86::POPCNT64rm:
3756   case X86::TZCNT16rr: case X86::TZCNT16rm:
3757   case X86::TZCNT32rr: case X86::TZCNT32rm:
3758   case X86::TZCNT64rr: case X86::TZCNT64rm:
3759     return true;
3760   }
3761 }
3762
3763 /// isUseDefConvertible - check whether the use can be converted
3764 /// to remove a comparison against zero.
3765 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
3766   switch (MI->getOpcode()) {
3767   default: return X86::COND_INVALID;
3768   case X86::LZCNT16rr: case X86::LZCNT16rm:
3769   case X86::LZCNT32rr: case X86::LZCNT32rm:
3770   case X86::LZCNT64rr: case X86::LZCNT64rm:
3771     return X86::COND_B;
3772   case X86::POPCNT16rr:case X86::POPCNT16rm:
3773   case X86::POPCNT32rr:case X86::POPCNT32rm:
3774   case X86::POPCNT64rr:case X86::POPCNT64rm:
3775     return X86::COND_E;
3776   case X86::TZCNT16rr: case X86::TZCNT16rm:
3777   case X86::TZCNT32rr: case X86::TZCNT32rm:
3778   case X86::TZCNT64rr: case X86::TZCNT64rm:
3779     return X86::COND_B;
3780   }
3781 }
3782
3783 /// optimizeCompareInstr - Check if there exists an earlier instruction that
3784 /// operates on the same source operands and sets flags in the same way as
3785 /// Compare; remove Compare if possible.
3786 bool X86InstrInfo::
3787 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
3788                      int CmpMask, int CmpValue,
3789                      const MachineRegisterInfo *MRI) const {
3790   // Check whether we can replace SUB with CMP.
3791   unsigned NewOpcode = 0;
3792   switch (CmpInstr->getOpcode()) {
3793   default: break;
3794   case X86::SUB64ri32:
3795   case X86::SUB64ri8:
3796   case X86::SUB32ri:
3797   case X86::SUB32ri8:
3798   case X86::SUB16ri:
3799   case X86::SUB16ri8:
3800   case X86::SUB8ri:
3801   case X86::SUB64rm:
3802   case X86::SUB32rm:
3803   case X86::SUB16rm:
3804   case X86::SUB8rm:
3805   case X86::SUB64rr:
3806   case X86::SUB32rr:
3807   case X86::SUB16rr:
3808   case X86::SUB8rr: {
3809     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
3810       return false;
3811     // There is no use of the destination register, we can replace SUB with CMP.
3812     switch (CmpInstr->getOpcode()) {
3813     default: llvm_unreachable("Unreachable!");
3814     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
3815     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
3816     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
3817     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
3818     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
3819     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
3820     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
3821     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
3822     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
3823     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
3824     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
3825     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
3826     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
3827     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
3828     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
3829     }
3830     CmpInstr->setDesc(get(NewOpcode));
3831     CmpInstr->RemoveOperand(0);
3832     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
3833     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
3834         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
3835       return false;
3836   }
3837   }
3838
3839   // Get the unique definition of SrcReg.
3840   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
3841   if (!MI) return false;
3842
3843   // CmpInstr is the first instruction of the BB.
3844   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
3845
3846   // If we are comparing against zero, check whether we can use MI to update
3847   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
3848   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
3849   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
3850     return false;
3851
3852   // If we have a use of the source register between the def and our compare
3853   // instruction we can eliminate the compare iff the use sets EFLAGS in the
3854   // right way.
3855   bool ShouldUpdateCC = false;
3856   X86::CondCode NewCC = X86::COND_INVALID;
3857   if (IsCmpZero && !isDefConvertible(MI)) {
3858     // Scan forward from the use until we hit the use we're looking for or the
3859     // compare instruction.
3860     for (MachineBasicBlock::iterator J = MI;; ++J) {
3861       // Do we have a convertible instruction?
3862       NewCC = isUseDefConvertible(J);
3863       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
3864           J->getOperand(1).getReg() == SrcReg) {
3865         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
3866         ShouldUpdateCC = true; // Update CC later on.
3867         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
3868         // with the new def.
3869         MI = Def = J;
3870         break;
3871       }
3872
3873       if (J == I)
3874         return false;
3875     }
3876   }
3877
3878   // We are searching for an earlier instruction that can make CmpInstr
3879   // redundant and that instruction will be saved in Sub.
3880   MachineInstr *Sub = nullptr;
3881   const TargetRegisterInfo *TRI = &getRegisterInfo();
3882
3883   // We iterate backward, starting from the instruction before CmpInstr and
3884   // stop when reaching the definition of a source register or done with the BB.
3885   // RI points to the instruction before CmpInstr.
3886   // If the definition is in this basic block, RE points to the definition;
3887   // otherwise, RE is the rend of the basic block.
3888   MachineBasicBlock::reverse_iterator
3889       RI = MachineBasicBlock::reverse_iterator(I),
3890       RE = CmpInstr->getParent() == MI->getParent() ?
3891            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
3892            CmpInstr->getParent()->rend();
3893   MachineInstr *Movr0Inst = nullptr;
3894   for (; RI != RE; ++RI) {
3895     MachineInstr *Instr = &*RI;
3896     // Check whether CmpInstr can be made redundant by the current instruction.
3897     if (!IsCmpZero &&
3898         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
3899       Sub = Instr;
3900       break;
3901     }
3902
3903     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
3904         Instr->readsRegister(X86::EFLAGS, TRI)) {
3905       // This instruction modifies or uses EFLAGS.
3906
3907       // MOV32r0 etc. are implemented with xor which clobbers condition code.
3908       // They are safe to move up, if the definition to EFLAGS is dead and
3909       // earlier instructions do not read or write EFLAGS.
3910       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
3911           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
3912         Movr0Inst = Instr;
3913         continue;
3914       }
3915
3916       // We can't remove CmpInstr.
3917       return false;
3918     }
3919   }
3920
3921   // Return false if no candidates exist.
3922   if (!IsCmpZero && !Sub)
3923     return false;
3924
3925   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
3926                     Sub->getOperand(2).getReg() == SrcReg);
3927
3928   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
3929   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
3930   // If we are done with the basic block, we need to check whether EFLAGS is
3931   // live-out.
3932   bool IsSafe = false;
3933   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
3934   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
3935   for (++I; I != E; ++I) {
3936     const MachineInstr &Instr = *I;
3937     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
3938     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
3939     // We should check the usage if this instruction uses and updates EFLAGS.
3940     if (!UseEFLAGS && ModifyEFLAGS) {
3941       // It is safe to remove CmpInstr if EFLAGS is updated again.
3942       IsSafe = true;
3943       break;
3944     }
3945     if (!UseEFLAGS && !ModifyEFLAGS)
3946       continue;
3947
3948     // EFLAGS is used by this instruction.
3949     X86::CondCode OldCC = X86::COND_INVALID;
3950     bool OpcIsSET = false;
3951     if (IsCmpZero || IsSwapped) {
3952       // We decode the condition code from opcode.
3953       if (Instr.isBranch())
3954         OldCC = getCondFromBranchOpc(Instr.getOpcode());
3955       else {
3956         OldCC = getCondFromSETOpc(Instr.getOpcode());
3957         if (OldCC != X86::COND_INVALID)
3958           OpcIsSET = true;
3959         else
3960           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
3961       }
3962       if (OldCC == X86::COND_INVALID) return false;
3963     }
3964     if (IsCmpZero) {
3965       switch (OldCC) {
3966       default: break;
3967       case X86::COND_A: case X86::COND_AE:
3968       case X86::COND_B: case X86::COND_BE:
3969       case X86::COND_G: case X86::COND_GE:
3970       case X86::COND_L: case X86::COND_LE:
3971       case X86::COND_O: case X86::COND_NO:
3972         // CF and OF are used, we can't perform this optimization.
3973         return false;
3974       }
3975
3976       // If we're updating the condition code check if we have to reverse the
3977       // condition.
3978       if (ShouldUpdateCC)
3979         switch (OldCC) {
3980         default:
3981           return false;
3982         case X86::COND_E:
3983           break;
3984         case X86::COND_NE:
3985           NewCC = GetOppositeBranchCondition(NewCC);
3986           break;
3987         }
3988     } else if (IsSwapped) {
3989       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
3990       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
3991       // We swap the condition code and synthesize the new opcode.
3992       NewCC = getSwappedCondition(OldCC);
3993       if (NewCC == X86::COND_INVALID) return false;
3994     }
3995
3996     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
3997       // Synthesize the new opcode.
3998       bool HasMemoryOperand = Instr.hasOneMemOperand();
3999       unsigned NewOpc;
4000       if (Instr.isBranch())
4001         NewOpc = GetCondBranchFromCond(NewCC);
4002       else if(OpcIsSET)
4003         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4004       else {
4005         unsigned DstReg = Instr.getOperand(0).getReg();
4006         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4007                                  HasMemoryOperand);
4008       }
4009
4010       // Push the MachineInstr to OpsToUpdate.
4011       // If it is safe to remove CmpInstr, the condition code of these
4012       // instructions will be modified.
4013       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4014     }
4015     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4016       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4017       IsSafe = true;
4018       break;
4019     }
4020   }
4021
4022   // If EFLAGS is not killed nor re-defined, we should check whether it is
4023   // live-out. If it is live-out, do not optimize.
4024   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4025     MachineBasicBlock *MBB = CmpInstr->getParent();
4026     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4027              SE = MBB->succ_end(); SI != SE; ++SI)
4028       if ((*SI)->isLiveIn(X86::EFLAGS))
4029         return false;
4030   }
4031
4032   // The instruction to be updated is either Sub or MI.
4033   Sub = IsCmpZero ? MI : Sub;
4034   // Move Movr0Inst to the appropriate place before Sub.
4035   if (Movr0Inst) {
4036     // Look backwards until we find a def that doesn't use the current EFLAGS.
4037     Def = Sub;
4038     MachineBasicBlock::reverse_iterator
4039       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4040                 InsertE = Sub->getParent()->rend();
4041     for (; InsertI != InsertE; ++InsertI) {
4042       MachineInstr *Instr = &*InsertI;
4043       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4044           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4045         Sub->getParent()->remove(Movr0Inst);
4046         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4047                                    Movr0Inst);
4048         break;
4049       }
4050     }
4051     if (InsertI == InsertE)
4052       return false;
4053   }
4054
4055   // Make sure Sub instruction defines EFLAGS and mark the def live.
4056   unsigned i = 0, e = Sub->getNumOperands();
4057   for (; i != e; ++i) {
4058     MachineOperand &MO = Sub->getOperand(i);
4059     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4060       MO.setIsDead(false);
4061       break;
4062     }
4063   }
4064   assert(i != e && "Unable to locate a def EFLAGS operand");
4065
4066   CmpInstr->eraseFromParent();
4067
4068   // Modify the condition code of instructions in OpsToUpdate.
4069   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4070     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4071   return true;
4072 }
4073
4074 /// optimizeLoadInstr - Try to remove the load by folding it to a register
4075 /// operand at the use. We fold the load instructions if load defines a virtual
4076 /// register, the virtual register is used once in the same BB, and the
4077 /// instructions in-between do not load or store, and have no side effects.
4078 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4079                                               const MachineRegisterInfo *MRI,
4080                                               unsigned &FoldAsLoadDefReg,
4081                                               MachineInstr *&DefMI) const {
4082   if (FoldAsLoadDefReg == 0)
4083     return nullptr;
4084   // To be conservative, if there exists another load, clear the load candidate.
4085   if (MI->mayLoad()) {
4086     FoldAsLoadDefReg = 0;
4087     return nullptr;
4088   }
4089
4090   // Check whether we can move DefMI here.
4091   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4092   assert(DefMI);
4093   bool SawStore = false;
4094   if (!DefMI->isSafeToMove(this, nullptr, SawStore))
4095     return nullptr;
4096
4097   // Collect information about virtual register operands of MI.
4098   unsigned SrcOperandId = 0;
4099   bool FoundSrcOperand = false;
4100   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4101     MachineOperand &MO = MI->getOperand(i);
4102     if (!MO.isReg())
4103       continue;
4104     unsigned Reg = MO.getReg();
4105     if (Reg != FoldAsLoadDefReg)
4106       continue;
4107     // Do not fold if we have a subreg use or a def or multiple uses.
4108     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4109       return nullptr;
4110
4111     SrcOperandId = i;
4112     FoundSrcOperand = true;
4113   }
4114   if (!FoundSrcOperand)
4115     return nullptr;
4116
4117   // Check whether we can fold the def into SrcOperandId.
4118   SmallVector<unsigned, 8> Ops;
4119   Ops.push_back(SrcOperandId);
4120   MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
4121   if (FoldMI) {
4122     FoldAsLoadDefReg = 0;
4123     return FoldMI;
4124   }
4125
4126   return nullptr;
4127 }
4128
4129 /// Expand2AddrUndef - Expand a single-def pseudo instruction to a two-addr
4130 /// instruction with two undef reads of the register being defined.  This is
4131 /// used for mapping:
4132 ///   %xmm4 = V_SET0
4133 /// to:
4134 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4135 ///
4136 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4137                              const MCInstrDesc &Desc) {
4138   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4139   unsigned Reg = MIB->getOperand(0).getReg();
4140   MIB->setDesc(Desc);
4141
4142   // MachineInstr::addOperand() will insert explicit operands before any
4143   // implicit operands.
4144   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4145   // But we don't trust that.
4146   assert(MIB->getOperand(1).getReg() == Reg &&
4147          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4148   return true;
4149 }
4150
4151 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4152 // code sequence is needed for other targets.
4153 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4154                                  const TargetInstrInfo &TII) {
4155   MachineBasicBlock &MBB = *MIB->getParent();
4156   DebugLoc DL = MIB->getDebugLoc();
4157   unsigned Reg = MIB->getOperand(0).getReg();
4158   const GlobalValue *GV =
4159       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4160   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4161   MachineMemOperand *MMO = MBB.getParent()->
4162       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4163   MachineBasicBlock::iterator I = MIB.getInstr();
4164
4165   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4166       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4167       .addMemOperand(MMO);
4168   MIB->setDebugLoc(DL);
4169   MIB->setDesc(TII.get(X86::MOV64rm));
4170   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4171 }
4172
4173 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4174   bool HasAVX = Subtarget.hasAVX();
4175   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4176   switch (MI->getOpcode()) {
4177   case X86::MOV32r0:
4178     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4179   case X86::SETB_C8r:
4180     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4181   case X86::SETB_C16r:
4182     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4183   case X86::SETB_C32r:
4184     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4185   case X86::SETB_C64r:
4186     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4187   case X86::V_SET0:
4188   case X86::FsFLD0SS:
4189   case X86::FsFLD0SD:
4190     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4191   case X86::AVX_SET0:
4192     assert(HasAVX && "AVX not supported");
4193     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4194   case X86::AVX512_512_SET0:
4195     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4196   case X86::V_SETALLONES:
4197     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4198   case X86::AVX2_SETALLONES:
4199     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4200   case X86::TEST8ri_NOREX:
4201     MI->setDesc(get(X86::TEST8ri));
4202     return true;
4203   case X86::KSET0B:
4204   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4205   case X86::KSET1B:
4206   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4207   case TargetOpcode::LOAD_STACK_GUARD:
4208     expandLoadStackGuard(MIB, *this);
4209     return true;
4210   }
4211   return false;
4212 }
4213
4214 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4215                                      const SmallVectorImpl<MachineOperand> &MOs,
4216                                      MachineInstr *MI,
4217                                      const TargetInstrInfo &TII) {
4218   // Create the base instruction with the memory operand as the first part.
4219   // Omit the implicit operands, something BuildMI can't do.
4220   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4221                                               MI->getDebugLoc(), true);
4222   MachineInstrBuilder MIB(MF, NewMI);
4223   unsigned NumAddrOps = MOs.size();
4224   for (unsigned i = 0; i != NumAddrOps; ++i)
4225     MIB.addOperand(MOs[i]);
4226   if (NumAddrOps < 4)  // FrameIndex only
4227     addOffset(MIB, 0);
4228
4229   // Loop over the rest of the ri operands, converting them over.
4230   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4231   for (unsigned i = 0; i != NumOps; ++i) {
4232     MachineOperand &MO = MI->getOperand(i+2);
4233     MIB.addOperand(MO);
4234   }
4235   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4236     MachineOperand &MO = MI->getOperand(i);
4237     MIB.addOperand(MO);
4238   }
4239   return MIB;
4240 }
4241
4242 static MachineInstr *FuseInst(MachineFunction &MF,
4243                               unsigned Opcode, unsigned OpNo,
4244                               const SmallVectorImpl<MachineOperand> &MOs,
4245                               MachineInstr *MI, const TargetInstrInfo &TII) {
4246   // Omit the implicit operands, something BuildMI can't do.
4247   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4248                                               MI->getDebugLoc(), true);
4249   MachineInstrBuilder MIB(MF, NewMI);
4250
4251   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4252     MachineOperand &MO = MI->getOperand(i);
4253     if (i == OpNo) {
4254       assert(MO.isReg() && "Expected to fold into reg operand!");
4255       unsigned NumAddrOps = MOs.size();
4256       for (unsigned i = 0; i != NumAddrOps; ++i)
4257         MIB.addOperand(MOs[i]);
4258       if (NumAddrOps < 4)  // FrameIndex only
4259         addOffset(MIB, 0);
4260     } else {
4261       MIB.addOperand(MO);
4262     }
4263   }
4264   return MIB;
4265 }
4266
4267 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4268                                 const SmallVectorImpl<MachineOperand> &MOs,
4269                                 MachineInstr *MI) {
4270   MachineFunction &MF = *MI->getParent()->getParent();
4271   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
4272
4273   unsigned NumAddrOps = MOs.size();
4274   for (unsigned i = 0; i != NumAddrOps; ++i)
4275     MIB.addOperand(MOs[i]);
4276   if (NumAddrOps < 4)  // FrameIndex only
4277     addOffset(MIB, 0);
4278   return MIB.addImm(0);
4279 }
4280
4281 MachineInstr*
4282 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4283                                     MachineInstr *MI, unsigned i,
4284                                     const SmallVectorImpl<MachineOperand> &MOs,
4285                                     unsigned Size, unsigned Align,
4286                                     bool AllowCommute) const {
4287   const DenseMap<unsigned,
4288                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4289   bool isCallRegIndirect = Subtarget.callRegIndirect();
4290   bool isTwoAddrFold = false;
4291
4292   // Atom favors register form of call. So, we do not fold loads into calls
4293   // when X86Subtarget is Atom.
4294   if (isCallRegIndirect &&
4295     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r)) {
4296     return nullptr;
4297   }
4298
4299   unsigned NumOps = MI->getDesc().getNumOperands();
4300   bool isTwoAddr = NumOps > 1 &&
4301     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4302
4303   // FIXME: AsmPrinter doesn't know how to handle
4304   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4305   if (MI->getOpcode() == X86::ADD32ri &&
4306       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4307     return nullptr;
4308
4309   MachineInstr *NewMI = nullptr;
4310   // Folding a memory location into the two-address part of a two-address
4311   // instruction is different than folding it other places.  It requires
4312   // replacing the *two* registers with the memory location.
4313   if (isTwoAddr && NumOps >= 2 && i < 2 &&
4314       MI->getOperand(0).isReg() &&
4315       MI->getOperand(1).isReg() &&
4316       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4317     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4318     isTwoAddrFold = true;
4319   } else if (i == 0) { // If operand 0
4320     if (MI->getOpcode() == X86::MOV32r0) {
4321       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
4322       if (NewMI)
4323         return NewMI;
4324     }
4325
4326     OpcodeTablePtr = &RegOp2MemOpTable0;
4327   } else if (i == 1) {
4328     OpcodeTablePtr = &RegOp2MemOpTable1;
4329   } else if (i == 2) {
4330     OpcodeTablePtr = &RegOp2MemOpTable2;
4331   } else if (i == 3) {
4332     OpcodeTablePtr = &RegOp2MemOpTable3;
4333   } else if (i == 4) {
4334     OpcodeTablePtr = &RegOp2MemOpTable4;
4335   }
4336
4337   // If table selected...
4338   if (OpcodeTablePtr) {
4339     // Find the Opcode to fuse
4340     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4341       OpcodeTablePtr->find(MI->getOpcode());
4342     if (I != OpcodeTablePtr->end()) {
4343       unsigned Opcode = I->second.first;
4344       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4345       if (Align < MinAlign)
4346         return nullptr;
4347       bool NarrowToMOV32rm = false;
4348       if (Size) {
4349         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI, MF)->getSize();
4350         if (Size < RCSize) {
4351           // Check if it's safe to fold the load. If the size of the object is
4352           // narrower than the load width, then it's not.
4353           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4354             return nullptr;
4355           // If this is a 64-bit load, but the spill slot is 32, then we can do
4356           // a 32-bit load which is implicitly zero-extended. This likely is
4357           // due to live interval analysis remat'ing a load from stack slot.
4358           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4359             return nullptr;
4360           Opcode = X86::MOV32rm;
4361           NarrowToMOV32rm = true;
4362         }
4363       }
4364
4365       if (isTwoAddrFold)
4366         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4367       else
4368         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
4369
4370       if (NarrowToMOV32rm) {
4371         // If this is the special case where we use a MOV32rm to load a 32-bit
4372         // value and zero-extend the top bits. Change the destination register
4373         // to a 32-bit one.
4374         unsigned DstReg = NewMI->getOperand(0).getReg();
4375         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4376           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4377         else
4378           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4379       }
4380       return NewMI;
4381     }
4382   }
4383
4384   // If the instruction and target operand are commutable, commute the
4385   // instruction and try again.
4386   if (AllowCommute) {
4387     unsigned OriginalOpIdx = i, CommuteOpIdx1, CommuteOpIdx2;
4388     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4389       bool HasDef = MI->getDesc().getNumDefs();
4390       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4391       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4392       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4393       bool Tied0 =
4394           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4395       bool Tied1 =
4396           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4397
4398       // If either of the commutable operands are tied to the destination
4399       // then we can not commute + fold.
4400       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4401           (HasDef && Reg0 == Reg2 && Tied1))
4402         return nullptr;
4403
4404       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4405           (CommuteOpIdx2 == OriginalOpIdx)) {
4406         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4407         if (!CommutedMI) {
4408           // Unable to commute.
4409           return nullptr;
4410         }
4411         if (CommutedMI != MI) {
4412           // New instruction. We can't fold from this.
4413           CommutedMI->eraseFromParent();
4414           return nullptr;
4415         }
4416
4417         // Attempt to fold with the commuted version of the instruction.
4418         unsigned CommuteOp =
4419             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
4420         NewMI = foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, Size, Align,
4421                                       /*AllowCommute=*/false);
4422         if (NewMI)
4423           return NewMI;
4424
4425         // Folding failed again - undo the commute before returning.
4426         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
4427         if (!UncommutedMI) {
4428           // Unable to commute.
4429           return nullptr;
4430         }
4431         if (UncommutedMI != MI) {
4432           // New instruction. It doesn't need to be kept.
4433           UncommutedMI->eraseFromParent();
4434           return nullptr;
4435         }
4436
4437         // Return here to prevent duplicate fuse failure report.
4438         return nullptr;
4439       }
4440     }
4441   }
4442
4443   // No fusion
4444   if (PrintFailedFusing && !MI->isCopy())
4445     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
4446   return nullptr;
4447 }
4448
4449 /// hasPartialRegUpdate - Return true for all instructions that only update
4450 /// the first 32 or 64-bits of the destination register and leave the rest
4451 /// unmodified. This can be used to avoid folding loads if the instructions
4452 /// only update part of the destination register, and the non-updated part is
4453 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4454 /// instructions breaks the partial register dependency and it can improve
4455 /// performance. e.g.:
4456 ///
4457 ///   movss (%rdi), %xmm0
4458 ///   cvtss2sd %xmm0, %xmm0
4459 ///
4460 /// Instead of
4461 ///   cvtss2sd (%rdi), %xmm0
4462 ///
4463 /// FIXME: This should be turned into a TSFlags.
4464 ///
4465 static bool hasPartialRegUpdate(unsigned Opcode) {
4466   switch (Opcode) {
4467   case X86::CVTSI2SSrr:
4468   case X86::CVTSI2SSrm:
4469   case X86::CVTSI2SS64rr:
4470   case X86::CVTSI2SS64rm:
4471   case X86::CVTSI2SDrr:
4472   case X86::CVTSI2SDrm:
4473   case X86::CVTSI2SD64rr:
4474   case X86::CVTSI2SD64rm:
4475   case X86::CVTSD2SSrr:
4476   case X86::CVTSD2SSrm:
4477   case X86::Int_CVTSD2SSrr:
4478   case X86::Int_CVTSD2SSrm:
4479   case X86::CVTSS2SDrr:
4480   case X86::CVTSS2SDrm:
4481   case X86::Int_CVTSS2SDrr:
4482   case X86::Int_CVTSS2SDrm:
4483   case X86::RCPSSr:
4484   case X86::RCPSSm:
4485   case X86::RCPSSr_Int:
4486   case X86::RCPSSm_Int:
4487   case X86::ROUNDSDr:
4488   case X86::ROUNDSDm:
4489   case X86::ROUNDSDr_Int:
4490   case X86::ROUNDSSr:
4491   case X86::ROUNDSSm:
4492   case X86::ROUNDSSr_Int:
4493   case X86::RSQRTSSr:
4494   case X86::RSQRTSSm:
4495   case X86::RSQRTSSr_Int:
4496   case X86::RSQRTSSm_Int:
4497   case X86::SQRTSSr:
4498   case X86::SQRTSSm:
4499   case X86::SQRTSSr_Int:
4500   case X86::SQRTSSm_Int:
4501   case X86::SQRTSDr:
4502   case X86::SQRTSDm:
4503   case X86::SQRTSDr_Int:
4504   case X86::SQRTSDm_Int:
4505     return true;
4506   }
4507
4508   return false;
4509 }
4510
4511 /// getPartialRegUpdateClearance - Inform the ExeDepsFix pass how many idle
4512 /// instructions we would like before a partial register update.
4513 unsigned X86InstrInfo::
4514 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4515                              const TargetRegisterInfo *TRI) const {
4516   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4517     return 0;
4518
4519   // If MI is marked as reading Reg, the partial register update is wanted.
4520   const MachineOperand &MO = MI->getOperand(0);
4521   unsigned Reg = MO.getReg();
4522   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4523     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4524       return 0;
4525   } else {
4526     if (MI->readsRegister(Reg, TRI))
4527       return 0;
4528   }
4529
4530   // If any of the preceding 16 instructions are reading Reg, insert a
4531   // dependency breaking instruction.  The magic number is based on a few
4532   // Nehalem experiments.
4533   return 16;
4534 }
4535
4536 // Return true for any instruction the copies the high bits of the first source
4537 // operand into the unused high bits of the destination operand.
4538 static bool hasUndefRegUpdate(unsigned Opcode) {
4539   switch (Opcode) {
4540   case X86::VCVTSI2SSrr:
4541   case X86::VCVTSI2SSrm:
4542   case X86::Int_VCVTSI2SSrr:
4543   case X86::Int_VCVTSI2SSrm:
4544   case X86::VCVTSI2SS64rr:
4545   case X86::VCVTSI2SS64rm:
4546   case X86::Int_VCVTSI2SS64rr:
4547   case X86::Int_VCVTSI2SS64rm:
4548   case X86::VCVTSI2SDrr:
4549   case X86::VCVTSI2SDrm:
4550   case X86::Int_VCVTSI2SDrr:
4551   case X86::Int_VCVTSI2SDrm:
4552   case X86::VCVTSI2SD64rr:
4553   case X86::VCVTSI2SD64rm:
4554   case X86::Int_VCVTSI2SD64rr:
4555   case X86::Int_VCVTSI2SD64rm:
4556   case X86::VCVTSD2SSrr:
4557   case X86::VCVTSD2SSrm:
4558   case X86::Int_VCVTSD2SSrr:
4559   case X86::Int_VCVTSD2SSrm:
4560   case X86::VCVTSS2SDrr:
4561   case X86::VCVTSS2SDrm:
4562   case X86::Int_VCVTSS2SDrr:
4563   case X86::Int_VCVTSS2SDrm:
4564   case X86::VRCPSSr:
4565   case X86::VRCPSSm:
4566   case X86::VRCPSSm_Int:
4567   case X86::VROUNDSDr:
4568   case X86::VROUNDSDm:
4569   case X86::VROUNDSDr_Int:
4570   case X86::VROUNDSSr:
4571   case X86::VROUNDSSm:
4572   case X86::VROUNDSSr_Int:
4573   case X86::VRSQRTSSr:
4574   case X86::VRSQRTSSm:
4575   case X86::VRSQRTSSm_Int:
4576   case X86::VSQRTSSr:
4577   case X86::VSQRTSSm:
4578   case X86::VSQRTSSm_Int:
4579   case X86::VSQRTSDr:
4580   case X86::VSQRTSDm:
4581   case X86::VSQRTSDm_Int:
4582     // AVX-512
4583   case X86::VCVTSD2SSZrr:
4584   case X86::VCVTSD2SSZrm:
4585   case X86::VCVTSS2SDZrr:
4586   case X86::VCVTSS2SDZrm:
4587     return true;
4588   }
4589
4590   return false;
4591 }
4592
4593 /// Inform the ExeDepsFix pass how many idle instructions we would like before
4594 /// certain undef register reads.
4595 ///
4596 /// This catches the VCVTSI2SD family of instructions:
4597 ///
4598 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
4599 ///
4600 /// We should to be careful *not* to catch VXOR idioms which are presumably
4601 /// handled specially in the pipeline:
4602 ///
4603 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
4604 ///
4605 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
4606 /// high bits that are passed-through are not live.
4607 unsigned X86InstrInfo::
4608 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
4609                      const TargetRegisterInfo *TRI) const {
4610   if (!hasUndefRegUpdate(MI->getOpcode()))
4611     return 0;
4612
4613   // Set the OpNum parameter to the first source operand.
4614   OpNum = 1;
4615
4616   const MachineOperand &MO = MI->getOperand(OpNum);
4617   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
4618     // Use the same magic number as getPartialRegUpdateClearance.
4619     return 16;
4620   }
4621   return 0;
4622 }
4623
4624 void X86InstrInfo::
4625 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
4626                           const TargetRegisterInfo *TRI) const {
4627   unsigned Reg = MI->getOperand(OpNum).getReg();
4628   // If MI kills this register, the false dependence is already broken.
4629   if (MI->killsRegister(Reg, TRI))
4630     return;
4631   if (X86::VR128RegClass.contains(Reg)) {
4632     // These instructions are all floating point domain, so xorps is the best
4633     // choice.
4634     bool HasAVX = Subtarget.hasAVX();
4635     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
4636     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
4637       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4638   } else if (X86::VR256RegClass.contains(Reg)) {
4639     // Use vxorps to clear the full ymm register.
4640     // It wants to read and write the xmm sub-register.
4641     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4642     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
4643       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
4644       .addReg(Reg, RegState::ImplicitDefine);
4645   } else
4646     return;
4647   MI->addRegisterKilled(Reg, TRI, true);
4648 }
4649
4650 MachineInstr*
4651 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
4652                                     const SmallVectorImpl<unsigned> &Ops,
4653                                     int FrameIndex) const {
4654   // Check switch flag
4655   if (NoFusing) return nullptr;
4656
4657   // Unless optimizing for size, don't fold to avoid partial
4658   // register update stalls
4659   if (!MF.getFunction()->getAttributes().
4660         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4661       hasPartialRegUpdate(MI->getOpcode()))
4662     return nullptr;
4663
4664   const MachineFrameInfo *MFI = MF.getFrameInfo();
4665   unsigned Size = MFI->getObjectSize(FrameIndex);
4666   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
4667   // If the function stack isn't realigned we don't want to fold instructions
4668   // that need increased alignment.
4669   if (!RI.needsStackRealignment(MF))
4670     Alignment = std::min(Alignment, MF.getTarget()
4671                                         .getSubtargetImpl()
4672                                         ->getFrameLowering()
4673                                         ->getStackAlignment());
4674   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4675     unsigned NewOpc = 0;
4676     unsigned RCSize = 0;
4677     switch (MI->getOpcode()) {
4678     default: return nullptr;
4679     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4680     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4681     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4682     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4683     }
4684     // Check if it's safe to fold the load. If the size of the object is
4685     // narrower than the load width, then it's not.
4686     if (Size < RCSize)
4687       return nullptr;
4688     // Change to CMPXXri r, 0 first.
4689     MI->setDesc(get(NewOpc));
4690     MI->getOperand(1).ChangeToImmediate(0);
4691   } else if (Ops.size() != 1)
4692     return nullptr;
4693
4694   SmallVector<MachineOperand,4> MOs;
4695   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
4696   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4697                                Size, Alignment, /*AllowCommute=*/true);
4698 }
4699
4700 static bool isPartialRegisterLoad(const MachineInstr &LoadMI,
4701                                   const MachineFunction &MF) {
4702   unsigned Opc = LoadMI.getOpcode();
4703   unsigned RegSize =
4704       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
4705
4706   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4)
4707     // These instructions only load 32 bits, we can't fold them if the
4708     // destination register is wider than 32 bits (4 bytes).
4709     return true;
4710
4711   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8)
4712     // These instructions only load 64 bits, we can't fold them if the
4713     // destination register is wider than 64 bits (8 bytes).
4714     return true;
4715
4716   return false;
4717 }
4718
4719 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4720                                                   MachineInstr *MI,
4721                                            const SmallVectorImpl<unsigned> &Ops,
4722                                                   MachineInstr *LoadMI) const {
4723   // If loading from a FrameIndex, fold directly from the FrameIndex.
4724   unsigned NumOps = LoadMI->getDesc().getNumOperands();
4725   int FrameIndex;
4726   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
4727     if (isPartialRegisterLoad(*LoadMI, MF))
4728       return nullptr;
4729     return foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
4730   }
4731
4732   // Check switch flag
4733   if (NoFusing) return nullptr;
4734
4735   // Unless optimizing for size, don't fold to avoid partial
4736   // register update stalls
4737   if (!MF.getFunction()->getAttributes().
4738         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4739       hasPartialRegUpdate(MI->getOpcode()))
4740     return nullptr;
4741
4742   // Determine the alignment of the load.
4743   unsigned Alignment = 0;
4744   if (LoadMI->hasOneMemOperand())
4745     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
4746   else
4747     switch (LoadMI->getOpcode()) {
4748     case X86::AVX2_SETALLONES:
4749     case X86::AVX_SET0:
4750       Alignment = 32;
4751       break;
4752     case X86::V_SET0:
4753     case X86::V_SETALLONES:
4754       Alignment = 16;
4755       break;
4756     case X86::FsFLD0SD:
4757       Alignment = 8;
4758       break;
4759     case X86::FsFLD0SS:
4760       Alignment = 4;
4761       break;
4762     default:
4763       return nullptr;
4764     }
4765   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4766     unsigned NewOpc = 0;
4767     switch (MI->getOpcode()) {
4768     default: return nullptr;
4769     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
4770     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
4771     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
4772     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
4773     }
4774     // Change to CMPXXri r, 0 first.
4775     MI->setDesc(get(NewOpc));
4776     MI->getOperand(1).ChangeToImmediate(0);
4777   } else if (Ops.size() != 1)
4778     return nullptr;
4779
4780   // Make sure the subregisters match.
4781   // Otherwise we risk changing the size of the load.
4782   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
4783     return nullptr;
4784
4785   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
4786   switch (LoadMI->getOpcode()) {
4787   case X86::V_SET0:
4788   case X86::V_SETALLONES:
4789   case X86::AVX2_SETALLONES:
4790   case X86::AVX_SET0:
4791   case X86::FsFLD0SD:
4792   case X86::FsFLD0SS: {
4793     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
4794     // Create a constant-pool entry and operands to load from it.
4795
4796     // Medium and large mode can't fold loads this way.
4797     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
4798         MF.getTarget().getCodeModel() != CodeModel::Kernel)
4799       return nullptr;
4800
4801     // x86-32 PIC requires a PIC base register for constant pools.
4802     unsigned PICBase = 0;
4803     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
4804       if (Subtarget.is64Bit())
4805         PICBase = X86::RIP;
4806       else
4807         // FIXME: PICBase = getGlobalBaseReg(&MF);
4808         // This doesn't work for several reasons.
4809         // 1. GlobalBaseReg may have been spilled.
4810         // 2. It may not be live at MI.
4811         return nullptr;
4812     }
4813
4814     // Create a constant-pool entry.
4815     MachineConstantPool &MCP = *MF.getConstantPool();
4816     Type *Ty;
4817     unsigned Opc = LoadMI->getOpcode();
4818     if (Opc == X86::FsFLD0SS)
4819       Ty = Type::getFloatTy(MF.getFunction()->getContext());
4820     else if (Opc == X86::FsFLD0SD)
4821       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
4822     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
4823       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
4824     else
4825       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
4826
4827     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
4828     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
4829                                     Constant::getNullValue(Ty);
4830     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
4831
4832     // Create operands to load from the constant pool entry.
4833     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
4834     MOs.push_back(MachineOperand::CreateImm(1));
4835     MOs.push_back(MachineOperand::CreateReg(0, false));
4836     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
4837     MOs.push_back(MachineOperand::CreateReg(0, false));
4838     break;
4839   }
4840   default: {
4841     if (isPartialRegisterLoad(*LoadMI, MF))
4842       return nullptr;
4843
4844     // Folding a normal load. Just copy the load's address operands.
4845     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
4846       MOs.push_back(LoadMI->getOperand(i));
4847     break;
4848   }
4849   }
4850   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4851                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
4852 }
4853
4854
4855 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
4856                                   const SmallVectorImpl<unsigned> &Ops) const {
4857   // Check switch flag
4858   if (NoFusing) return 0;
4859
4860   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4861     switch (MI->getOpcode()) {
4862     default: return false;
4863     case X86::TEST8rr:
4864     case X86::TEST16rr:
4865     case X86::TEST32rr:
4866     case X86::TEST64rr:
4867       return true;
4868     case X86::ADD32ri:
4869       // FIXME: AsmPrinter doesn't know how to handle
4870       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4871       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4872         return false;
4873       break;
4874     }
4875   }
4876
4877   if (Ops.size() != 1)
4878     return false;
4879
4880   unsigned OpNum = Ops[0];
4881   unsigned Opc = MI->getOpcode();
4882   unsigned NumOps = MI->getDesc().getNumOperands();
4883   bool isTwoAddr = NumOps > 1 &&
4884     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4885
4886   // Folding a memory location into the two-address part of a two-address
4887   // instruction is different than folding it other places.  It requires
4888   // replacing the *two* registers with the memory location.
4889   const DenseMap<unsigned,
4890                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4891   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
4892     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4893   } else if (OpNum == 0) { // If operand 0
4894     if (Opc == X86::MOV32r0)
4895       return true;
4896
4897     OpcodeTablePtr = &RegOp2MemOpTable0;
4898   } else if (OpNum == 1) {
4899     OpcodeTablePtr = &RegOp2MemOpTable1;
4900   } else if (OpNum == 2) {
4901     OpcodeTablePtr = &RegOp2MemOpTable2;
4902   } else if (OpNum == 3) {
4903     OpcodeTablePtr = &RegOp2MemOpTable3;
4904   }
4905
4906   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
4907     return true;
4908   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
4909 }
4910
4911 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
4912                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
4913                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
4914   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4915     MemOp2RegOpTable.find(MI->getOpcode());
4916   if (I == MemOp2RegOpTable.end())
4917     return false;
4918   unsigned Opc = I->second.first;
4919   unsigned Index = I->second.second & TB_INDEX_MASK;
4920   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4921   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4922   if (UnfoldLoad && !FoldedLoad)
4923     return false;
4924   UnfoldLoad &= FoldedLoad;
4925   if (UnfoldStore && !FoldedStore)
4926     return false;
4927   UnfoldStore &= FoldedStore;
4928
4929   const MCInstrDesc &MCID = get(Opc);
4930   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
4931   if (!MI->hasOneMemOperand() &&
4932       RC == &X86::VR128RegClass &&
4933       !Subtarget.isUnalignedMemAccessFast())
4934     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
4935     // conservatively assume the address is unaligned. That's bad for
4936     // performance.
4937     return false;
4938   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
4939   SmallVector<MachineOperand,2> BeforeOps;
4940   SmallVector<MachineOperand,2> AfterOps;
4941   SmallVector<MachineOperand,4> ImpOps;
4942   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4943     MachineOperand &Op = MI->getOperand(i);
4944     if (i >= Index && i < Index + X86::AddrNumOperands)
4945       AddrOps.push_back(Op);
4946     else if (Op.isReg() && Op.isImplicit())
4947       ImpOps.push_back(Op);
4948     else if (i < Index)
4949       BeforeOps.push_back(Op);
4950     else if (i > Index)
4951       AfterOps.push_back(Op);
4952   }
4953
4954   // Emit the load instruction.
4955   if (UnfoldLoad) {
4956     std::pair<MachineInstr::mmo_iterator,
4957               MachineInstr::mmo_iterator> MMOs =
4958       MF.extractLoadMemRefs(MI->memoperands_begin(),
4959                             MI->memoperands_end());
4960     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
4961     if (UnfoldStore) {
4962       // Address operands cannot be marked isKill.
4963       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
4964         MachineOperand &MO = NewMIs[0]->getOperand(i);
4965         if (MO.isReg())
4966           MO.setIsKill(false);
4967       }
4968     }
4969   }
4970
4971   // Emit the data processing instruction.
4972   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
4973   MachineInstrBuilder MIB(MF, DataMI);
4974
4975   if (FoldedStore)
4976     MIB.addReg(Reg, RegState::Define);
4977   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
4978     MIB.addOperand(BeforeOps[i]);
4979   if (FoldedLoad)
4980     MIB.addReg(Reg);
4981   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
4982     MIB.addOperand(AfterOps[i]);
4983   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
4984     MachineOperand &MO = ImpOps[i];
4985     MIB.addReg(MO.getReg(),
4986                getDefRegState(MO.isDef()) |
4987                RegState::Implicit |
4988                getKillRegState(MO.isKill()) |
4989                getDeadRegState(MO.isDead()) |
4990                getUndefRegState(MO.isUndef()));
4991   }
4992   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
4993   switch (DataMI->getOpcode()) {
4994   default: break;
4995   case X86::CMP64ri32:
4996   case X86::CMP64ri8:
4997   case X86::CMP32ri:
4998   case X86::CMP32ri8:
4999   case X86::CMP16ri:
5000   case X86::CMP16ri8:
5001   case X86::CMP8ri: {
5002     MachineOperand &MO0 = DataMI->getOperand(0);
5003     MachineOperand &MO1 = DataMI->getOperand(1);
5004     if (MO1.getImm() == 0) {
5005       unsigned NewOpc;
5006       switch (DataMI->getOpcode()) {
5007       default: llvm_unreachable("Unreachable!");
5008       case X86::CMP64ri8:
5009       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5010       case X86::CMP32ri8:
5011       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5012       case X86::CMP16ri8:
5013       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5014       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5015       }
5016       DataMI->setDesc(get(NewOpc));
5017       MO1.ChangeToRegister(MO0.getReg(), false);
5018     }
5019   }
5020   }
5021   NewMIs.push_back(DataMI);
5022
5023   // Emit the store instruction.
5024   if (UnfoldStore) {
5025     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5026     std::pair<MachineInstr::mmo_iterator,
5027               MachineInstr::mmo_iterator> MMOs =
5028       MF.extractStoreMemRefs(MI->memoperands_begin(),
5029                              MI->memoperands_end());
5030     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5031   }
5032
5033   return true;
5034 }
5035
5036 bool
5037 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5038                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5039   if (!N->isMachineOpcode())
5040     return false;
5041
5042   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5043     MemOp2RegOpTable.find(N->getMachineOpcode());
5044   if (I == MemOp2RegOpTable.end())
5045     return false;
5046   unsigned Opc = I->second.first;
5047   unsigned Index = I->second.second & TB_INDEX_MASK;
5048   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5049   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5050   const MCInstrDesc &MCID = get(Opc);
5051   MachineFunction &MF = DAG.getMachineFunction();
5052   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5053   unsigned NumDefs = MCID.NumDefs;
5054   std::vector<SDValue> AddrOps;
5055   std::vector<SDValue> BeforeOps;
5056   std::vector<SDValue> AfterOps;
5057   SDLoc dl(N);
5058   unsigned NumOps = N->getNumOperands();
5059   for (unsigned i = 0; i != NumOps-1; ++i) {
5060     SDValue Op = N->getOperand(i);
5061     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5062       AddrOps.push_back(Op);
5063     else if (i < Index-NumDefs)
5064       BeforeOps.push_back(Op);
5065     else if (i > Index-NumDefs)
5066       AfterOps.push_back(Op);
5067   }
5068   SDValue Chain = N->getOperand(NumOps-1);
5069   AddrOps.push_back(Chain);
5070
5071   // Emit the load instruction.
5072   SDNode *Load = nullptr;
5073   if (FoldedLoad) {
5074     EVT VT = *RC->vt_begin();
5075     std::pair<MachineInstr::mmo_iterator,
5076               MachineInstr::mmo_iterator> MMOs =
5077       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5078                             cast<MachineSDNode>(N)->memoperands_end());
5079     if (!(*MMOs.first) &&
5080         RC == &X86::VR128RegClass &&
5081         !Subtarget.isUnalignedMemAccessFast())
5082       // Do not introduce a slow unaligned load.
5083       return false;
5084     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5085     bool isAligned = (*MMOs.first) &&
5086                      (*MMOs.first)->getAlignment() >= Alignment;
5087     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5088                               VT, MVT::Other, AddrOps);
5089     NewNodes.push_back(Load);
5090
5091     // Preserve memory reference information.
5092     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5093   }
5094
5095   // Emit the data processing instruction.
5096   std::vector<EVT> VTs;
5097   const TargetRegisterClass *DstRC = nullptr;
5098   if (MCID.getNumDefs() > 0) {
5099     DstRC = getRegClass(MCID, 0, &RI, MF);
5100     VTs.push_back(*DstRC->vt_begin());
5101   }
5102   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5103     EVT VT = N->getValueType(i);
5104     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5105       VTs.push_back(VT);
5106   }
5107   if (Load)
5108     BeforeOps.push_back(SDValue(Load, 0));
5109   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
5110   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5111   NewNodes.push_back(NewNode);
5112
5113   // Emit the store instruction.
5114   if (FoldedStore) {
5115     AddrOps.pop_back();
5116     AddrOps.push_back(SDValue(NewNode, 0));
5117     AddrOps.push_back(Chain);
5118     std::pair<MachineInstr::mmo_iterator,
5119               MachineInstr::mmo_iterator> MMOs =
5120       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5121                              cast<MachineSDNode>(N)->memoperands_end());
5122     if (!(*MMOs.first) &&
5123         RC == &X86::VR128RegClass &&
5124         !Subtarget.isUnalignedMemAccessFast())
5125       // Do not introduce a slow unaligned store.
5126       return false;
5127     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5128     bool isAligned = (*MMOs.first) &&
5129                      (*MMOs.first)->getAlignment() >= Alignment;
5130     SDNode *Store =
5131         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5132                            dl, MVT::Other, AddrOps);
5133     NewNodes.push_back(Store);
5134
5135     // Preserve memory reference information.
5136     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5137   }
5138
5139   return true;
5140 }
5141
5142 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5143                                       bool UnfoldLoad, bool UnfoldStore,
5144                                       unsigned *LoadRegIndex) const {
5145   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5146     MemOp2RegOpTable.find(Opc);
5147   if (I == MemOp2RegOpTable.end())
5148     return 0;
5149   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5150   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5151   if (UnfoldLoad && !FoldedLoad)
5152     return 0;
5153   if (UnfoldStore && !FoldedStore)
5154     return 0;
5155   if (LoadRegIndex)
5156     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5157   return I->second.first;
5158 }
5159
5160 bool
5161 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5162                                      int64_t &Offset1, int64_t &Offset2) const {
5163   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5164     return false;
5165   unsigned Opc1 = Load1->getMachineOpcode();
5166   unsigned Opc2 = Load2->getMachineOpcode();
5167   switch (Opc1) {
5168   default: return false;
5169   case X86::MOV8rm:
5170   case X86::MOV16rm:
5171   case X86::MOV32rm:
5172   case X86::MOV64rm:
5173   case X86::LD_Fp32m:
5174   case X86::LD_Fp64m:
5175   case X86::LD_Fp80m:
5176   case X86::MOVSSrm:
5177   case X86::MOVSDrm:
5178   case X86::MMX_MOVD64rm:
5179   case X86::MMX_MOVQ64rm:
5180   case X86::FsMOVAPSrm:
5181   case X86::FsMOVAPDrm:
5182   case X86::MOVAPSrm:
5183   case X86::MOVUPSrm:
5184   case X86::MOVAPDrm:
5185   case X86::MOVDQArm:
5186   case X86::MOVDQUrm:
5187   // AVX load instructions
5188   case X86::VMOVSSrm:
5189   case X86::VMOVSDrm:
5190   case X86::FsVMOVAPSrm:
5191   case X86::FsVMOVAPDrm:
5192   case X86::VMOVAPSrm:
5193   case X86::VMOVUPSrm:
5194   case X86::VMOVAPDrm:
5195   case X86::VMOVDQArm:
5196   case X86::VMOVDQUrm:
5197   case X86::VMOVAPSYrm:
5198   case X86::VMOVUPSYrm:
5199   case X86::VMOVAPDYrm:
5200   case X86::VMOVDQAYrm:
5201   case X86::VMOVDQUYrm:
5202     break;
5203   }
5204   switch (Opc2) {
5205   default: return false;
5206   case X86::MOV8rm:
5207   case X86::MOV16rm:
5208   case X86::MOV32rm:
5209   case X86::MOV64rm:
5210   case X86::LD_Fp32m:
5211   case X86::LD_Fp64m:
5212   case X86::LD_Fp80m:
5213   case X86::MOVSSrm:
5214   case X86::MOVSDrm:
5215   case X86::MMX_MOVD64rm:
5216   case X86::MMX_MOVQ64rm:
5217   case X86::FsMOVAPSrm:
5218   case X86::FsMOVAPDrm:
5219   case X86::MOVAPSrm:
5220   case X86::MOVUPSrm:
5221   case X86::MOVAPDrm:
5222   case X86::MOVDQArm:
5223   case X86::MOVDQUrm:
5224   // AVX load instructions
5225   case X86::VMOVSSrm:
5226   case X86::VMOVSDrm:
5227   case X86::FsVMOVAPSrm:
5228   case X86::FsVMOVAPDrm:
5229   case X86::VMOVAPSrm:
5230   case X86::VMOVUPSrm:
5231   case X86::VMOVAPDrm:
5232   case X86::VMOVDQArm:
5233   case X86::VMOVDQUrm:
5234   case X86::VMOVAPSYrm:
5235   case X86::VMOVUPSYrm:
5236   case X86::VMOVAPDYrm:
5237   case X86::VMOVDQAYrm:
5238   case X86::VMOVDQUYrm:
5239     break;
5240   }
5241
5242   // Check if chain operands and base addresses match.
5243   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5244       Load1->getOperand(5) != Load2->getOperand(5))
5245     return false;
5246   // Segment operands should match as well.
5247   if (Load1->getOperand(4) != Load2->getOperand(4))
5248     return false;
5249   // Scale should be 1, Index should be Reg0.
5250   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5251       Load1->getOperand(2) == Load2->getOperand(2)) {
5252     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5253       return false;
5254
5255     // Now let's examine the displacements.
5256     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5257         isa<ConstantSDNode>(Load2->getOperand(3))) {
5258       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5259       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5260       return true;
5261     }
5262   }
5263   return false;
5264 }
5265
5266 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5267                                            int64_t Offset1, int64_t Offset2,
5268                                            unsigned NumLoads) const {
5269   assert(Offset2 > Offset1);
5270   if ((Offset2 - Offset1) / 8 > 64)
5271     return false;
5272
5273   unsigned Opc1 = Load1->getMachineOpcode();
5274   unsigned Opc2 = Load2->getMachineOpcode();
5275   if (Opc1 != Opc2)
5276     return false;  // FIXME: overly conservative?
5277
5278   switch (Opc1) {
5279   default: break;
5280   case X86::LD_Fp32m:
5281   case X86::LD_Fp64m:
5282   case X86::LD_Fp80m:
5283   case X86::MMX_MOVD64rm:
5284   case X86::MMX_MOVQ64rm:
5285     return false;
5286   }
5287
5288   EVT VT = Load1->getValueType(0);
5289   switch (VT.getSimpleVT().SimpleTy) {
5290   default:
5291     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5292     // have 16 of them to play with.
5293     if (Subtarget.is64Bit()) {
5294       if (NumLoads >= 3)
5295         return false;
5296     } else if (NumLoads) {
5297       return false;
5298     }
5299     break;
5300   case MVT::i8:
5301   case MVT::i16:
5302   case MVT::i32:
5303   case MVT::i64:
5304   case MVT::f32:
5305   case MVT::f64:
5306     if (NumLoads)
5307       return false;
5308     break;
5309   }
5310
5311   return true;
5312 }
5313
5314 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5315                                           MachineInstr *Second) const {
5316   // Check if this processor supports macro-fusion. Since this is a minor
5317   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5318   // proxy for SandyBridge+.
5319   if (!Subtarget.hasAVX())
5320     return false;
5321
5322   enum {
5323     FuseTest,
5324     FuseCmp,
5325     FuseInc
5326   } FuseKind;
5327
5328   switch(Second->getOpcode()) {
5329   default:
5330     return false;
5331   case X86::JE_1:
5332   case X86::JNE_1:
5333   case X86::JL_1:
5334   case X86::JLE_1:
5335   case X86::JG_1:
5336   case X86::JGE_1:
5337     FuseKind = FuseInc;
5338     break;
5339   case X86::JB_1:
5340   case X86::JBE_1:
5341   case X86::JA_1:
5342   case X86::JAE_1:
5343     FuseKind = FuseCmp;
5344     break;
5345   case X86::JS_1:
5346   case X86::JNS_1:
5347   case X86::JP_1:
5348   case X86::JNP_1:
5349   case X86::JO_1:
5350   case X86::JNO_1:
5351     FuseKind = FuseTest;
5352     break;
5353   }
5354   switch (First->getOpcode()) {
5355   default:
5356     return false;
5357   case X86::TEST8rr:
5358   case X86::TEST16rr:
5359   case X86::TEST32rr:
5360   case X86::TEST64rr:
5361   case X86::TEST8ri:
5362   case X86::TEST16ri:
5363   case X86::TEST32ri:
5364   case X86::TEST32i32:
5365   case X86::TEST64i32:
5366   case X86::TEST64ri32:
5367   case X86::TEST8rm:
5368   case X86::TEST16rm:
5369   case X86::TEST32rm:
5370   case X86::TEST64rm:
5371   case X86::TEST8ri_NOREX:
5372   case X86::AND16i16:
5373   case X86::AND16ri:
5374   case X86::AND16ri8:
5375   case X86::AND16rm:
5376   case X86::AND16rr:
5377   case X86::AND32i32:
5378   case X86::AND32ri:
5379   case X86::AND32ri8:
5380   case X86::AND32rm:
5381   case X86::AND32rr:
5382   case X86::AND64i32:
5383   case X86::AND64ri32:
5384   case X86::AND64ri8:
5385   case X86::AND64rm:
5386   case X86::AND64rr:
5387   case X86::AND8i8:
5388   case X86::AND8ri:
5389   case X86::AND8rm:
5390   case X86::AND8rr:
5391     return true;
5392   case X86::CMP16i16:
5393   case X86::CMP16ri:
5394   case X86::CMP16ri8:
5395   case X86::CMP16rm:
5396   case X86::CMP16rr:
5397   case X86::CMP32i32:
5398   case X86::CMP32ri:
5399   case X86::CMP32ri8:
5400   case X86::CMP32rm:
5401   case X86::CMP32rr:
5402   case X86::CMP64i32:
5403   case X86::CMP64ri32:
5404   case X86::CMP64ri8:
5405   case X86::CMP64rm:
5406   case X86::CMP64rr:
5407   case X86::CMP8i8:
5408   case X86::CMP8ri:
5409   case X86::CMP8rm:
5410   case X86::CMP8rr:
5411   case X86::ADD16i16:
5412   case X86::ADD16ri:
5413   case X86::ADD16ri8:
5414   case X86::ADD16ri8_DB:
5415   case X86::ADD16ri_DB:
5416   case X86::ADD16rm:
5417   case X86::ADD16rr:
5418   case X86::ADD16rr_DB:
5419   case X86::ADD32i32:
5420   case X86::ADD32ri:
5421   case X86::ADD32ri8:
5422   case X86::ADD32ri8_DB:
5423   case X86::ADD32ri_DB:
5424   case X86::ADD32rm:
5425   case X86::ADD32rr:
5426   case X86::ADD32rr_DB:
5427   case X86::ADD64i32:
5428   case X86::ADD64ri32:
5429   case X86::ADD64ri32_DB:
5430   case X86::ADD64ri8:
5431   case X86::ADD64ri8_DB:
5432   case X86::ADD64rm:
5433   case X86::ADD64rr:
5434   case X86::ADD64rr_DB:
5435   case X86::ADD8i8:
5436   case X86::ADD8mi:
5437   case X86::ADD8mr:
5438   case X86::ADD8ri:
5439   case X86::ADD8rm:
5440   case X86::ADD8rr:
5441   case X86::SUB16i16:
5442   case X86::SUB16ri:
5443   case X86::SUB16ri8:
5444   case X86::SUB16rm:
5445   case X86::SUB16rr:
5446   case X86::SUB32i32:
5447   case X86::SUB32ri:
5448   case X86::SUB32ri8:
5449   case X86::SUB32rm:
5450   case X86::SUB32rr:
5451   case X86::SUB64i32:
5452   case X86::SUB64ri32:
5453   case X86::SUB64ri8:
5454   case X86::SUB64rm:
5455   case X86::SUB64rr:
5456   case X86::SUB8i8:
5457   case X86::SUB8ri:
5458   case X86::SUB8rm:
5459   case X86::SUB8rr:
5460     return FuseKind == FuseCmp || FuseKind == FuseInc;
5461   case X86::INC16r:
5462   case X86::INC32r:
5463   case X86::INC64r:
5464   case X86::INC8r:
5465   case X86::DEC16r:
5466   case X86::DEC32r:
5467   case X86::DEC64r:
5468   case X86::DEC8r:
5469     return FuseKind == FuseInc;
5470   }
5471 }
5472
5473 bool X86InstrInfo::
5474 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5475   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5476   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5477   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
5478     return true;
5479   Cond[0].setImm(GetOppositeBranchCondition(CC));
5480   return false;
5481 }
5482
5483 bool X86InstrInfo::
5484 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5485   // FIXME: Return false for x87 stack register classes for now. We can't
5486   // allow any loads of these registers before FpGet_ST0_80.
5487   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
5488            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
5489 }
5490
5491 /// getGlobalBaseReg - Return a virtual register initialized with the
5492 /// the global base register value. Output instructions required to
5493 /// initialize the register in the function entry block, if necessary.
5494 ///
5495 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5496 ///
5497 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5498   assert(!Subtarget.is64Bit() &&
5499          "X86-64 PIC uses RIP relative addressing");
5500
5501   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5502   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5503   if (GlobalBaseReg != 0)
5504     return GlobalBaseReg;
5505
5506   // Create the register. The code to initialize it is inserted
5507   // later, by the CGBR pass (below).
5508   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5509   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
5510   X86FI->setGlobalBaseReg(GlobalBaseReg);
5511   return GlobalBaseReg;
5512 }
5513
5514 // These are the replaceable SSE instructions. Some of these have Int variants
5515 // that we don't include here. We don't want to replace instructions selected
5516 // by intrinsics.
5517 static const uint16_t ReplaceableInstrs[][3] = {
5518   //PackedSingle     PackedDouble    PackedInt
5519   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5520   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5521   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5522   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5523   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5524   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5525   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5526   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5527   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5528   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5529   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5530   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5531   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5532   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5533   // AVX 128-bit support
5534   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5535   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5536   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5537   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5538   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5539   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5540   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5541   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5542   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5543   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5544   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5545   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5546   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5547   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5548   // AVX 256-bit support
5549   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5550   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5551   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5552   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5553   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5554   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
5555 };
5556
5557 static const uint16_t ReplaceableInstrsAVX2[][3] = {
5558   //PackedSingle       PackedDouble       PackedInt
5559   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
5560   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
5561   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
5562   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
5563   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
5564   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
5565   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
5566   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
5567   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
5568   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
5569   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
5570   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
5571   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
5572   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
5573   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
5574   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
5575   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
5576   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
5577   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
5578   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
5579 };
5580
5581 // FIXME: Some shuffle and unpack instructions have equivalents in different
5582 // domains, but they require a bit more work than just switching opcodes.
5583
5584 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
5585   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
5586     if (ReplaceableInstrs[i][domain-1] == opcode)
5587       return ReplaceableInstrs[i];
5588   return nullptr;
5589 }
5590
5591 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
5592   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
5593     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
5594       return ReplaceableInstrsAVX2[i];
5595   return nullptr;
5596 }
5597
5598 std::pair<uint16_t, uint16_t>
5599 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
5600   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5601   bool hasAVX2 = Subtarget.hasAVX2();
5602   uint16_t validDomains = 0;
5603   if (domain && lookup(MI->getOpcode(), domain))
5604     validDomains = 0xe;
5605   else if (domain && lookupAVX2(MI->getOpcode(), domain))
5606     validDomains = hasAVX2 ? 0xe : 0x6;
5607   return std::make_pair(domain, validDomains);
5608 }
5609
5610 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
5611   assert(Domain>0 && Domain<4 && "Invalid execution domain");
5612   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5613   assert(dom && "Not an SSE instruction");
5614   const uint16_t *table = lookup(MI->getOpcode(), dom);
5615   if (!table) { // try the other table
5616     assert((Subtarget.hasAVX2() || Domain < 3) &&
5617            "256-bit vector operations only available in AVX2");
5618     table = lookupAVX2(MI->getOpcode(), dom);
5619   }
5620   assert(table && "Cannot change domain");
5621   MI->setDesc(get(table[Domain-1]));
5622 }
5623
5624 /// insertNoop - Insert a noop into the instruction stream at the specified
5625 /// point.
5626 void X86InstrInfo::insertNoop(MachineBasicBlock &MBB,
5627                               MachineBasicBlock::iterator MI) const {
5628   DebugLoc DL;
5629   BuildMI(MBB, MI, DL, get(X86::NOOP));
5630 }
5631
5632 /// insertNoop - Insert a randomly chosen type of noop into the instruction
5633 /// stream at the specified point to introduce fine-grained diversity.
5634 void X86InstrInfo::insertNoop(MachineBasicBlock &MBB,
5635                               MachineBasicBlock::iterator MI,
5636                               RandomNumberGenerator &RNG) const {
5637   // This set of Noop instructions was carefully chosen so that
5638   // misaligned parses of these instructions do not introduce new,
5639   // useful ROP gadgets. The ASM instructions noted are for misaligned
5640   // parses of the noop in 32 and 64 bits.
5641   enum {
5642     NOP,    // 90
5643     MOV_BP, // 89 ed, 48 89 ed -- IN EAX, IN AL (privileged)
5644     MOV_SP, // 89 e4, 48 89 e4 -- IN AL, IN EAX (privileged)
5645     LEA_SI, // 8d 36, 48 8d 36 -- SS segment override, NULL
5646             // prefix (does not add new gadget)
5647     LEA_DI, // 8d 3f, 48 8d 3f -- AAS (bcd->hex), invalid
5648     MAX_NOPS
5649   };
5650
5651   static const unsigned NopRegs[MAX_NOPS][2] = {
5652       {0, 0},
5653       {X86::EBP, X86::RBP},
5654       {X86::ESP, X86::RSP},
5655       {X86::ESI, X86::RSI},
5656       {X86::EDI, X86::RDI},
5657   };
5658
5659   std::uniform_int_distribution<unsigned> Distribution(0, MAX_NOPS - 1);
5660
5661   unsigned Type = Distribution(RNG);
5662
5663   DebugLoc DL;
5664   bool is64Bit = Subtarget.is64Bit();
5665   unsigned Reg = NopRegs[Type][is64Bit];
5666
5667   switch (Type) {
5668   case NOP:
5669     BuildMI(MBB, MI, DL, get(X86::NOOP));
5670     break;
5671   case MOV_BP:
5672   case MOV_SP:
5673     copyPhysReg(MBB, MI, DL, Reg, Reg, false);
5674     break;
5675   case LEA_SI:
5676   case LEA_DI: {
5677     unsigned opc = is64Bit ? X86::LEA64r : X86::LEA32r;
5678     addRegOffset(BuildMI(MBB, MI, DL, get(opc), Reg), Reg, false, 0);
5679     break;
5680   }
5681   }
5682 }
5683
5684 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
5685 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
5686   NopInst.setOpcode(X86::NOOP);
5687 }
5688
5689 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5690 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5691 // on the encoding lengths of the instructions generated by
5692 // getUnconditionalBranch and getTrap.
5693 void X86InstrInfo::getUnconditionalBranch(
5694     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
5695   Branch.setOpcode(X86::JMP_1);
5696   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
5697 }
5698
5699 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5700 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5701 // on the encoding lengths of the instructions generated by
5702 // getUnconditionalBranch and getTrap.
5703 void X86InstrInfo::getTrap(MCInst &MI) const {
5704   MI.setOpcode(X86::TRAP);
5705 }
5706
5707 // See getTrap and getUnconditionalBranch for conditions on the value returned
5708 // by this function.
5709 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
5710   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
5711   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
5712   return 5;
5713 }
5714
5715 bool X86InstrInfo::isHighLatencyDef(int opc) const {
5716   switch (opc) {
5717   default: return false;
5718   case X86::DIVSDrm:
5719   case X86::DIVSDrm_Int:
5720   case X86::DIVSDrr:
5721   case X86::DIVSDrr_Int:
5722   case X86::DIVSSrm:
5723   case X86::DIVSSrm_Int:
5724   case X86::DIVSSrr:
5725   case X86::DIVSSrr_Int:
5726   case X86::SQRTPDm:
5727   case X86::SQRTPDr:
5728   case X86::SQRTPSm:
5729   case X86::SQRTPSr:
5730   case X86::SQRTSDm:
5731   case X86::SQRTSDm_Int:
5732   case X86::SQRTSDr:
5733   case X86::SQRTSDr_Int:
5734   case X86::SQRTSSm:
5735   case X86::SQRTSSm_Int:
5736   case X86::SQRTSSr:
5737   case X86::SQRTSSr_Int:
5738   // AVX instructions with high latency
5739   case X86::VDIVSDrm:
5740   case X86::VDIVSDrm_Int:
5741   case X86::VDIVSDrr:
5742   case X86::VDIVSDrr_Int:
5743   case X86::VDIVSSrm:
5744   case X86::VDIVSSrm_Int:
5745   case X86::VDIVSSrr:
5746   case X86::VDIVSSrr_Int:
5747   case X86::VSQRTPDm:
5748   case X86::VSQRTPDr:
5749   case X86::VSQRTPSm:
5750   case X86::VSQRTPSr:
5751   case X86::VSQRTSDm:
5752   case X86::VSQRTSDm_Int:
5753   case X86::VSQRTSDr:
5754   case X86::VSQRTSSm:
5755   case X86::VSQRTSSm_Int:
5756   case X86::VSQRTSSr:
5757   case X86::VSQRTPDZm:
5758   case X86::VSQRTPDZr:
5759   case X86::VSQRTPSZm:
5760   case X86::VSQRTPSZr:
5761   case X86::VSQRTSDZm:
5762   case X86::VSQRTSDZm_Int:
5763   case X86::VSQRTSDZr:
5764   case X86::VSQRTSSZm_Int:
5765   case X86::VSQRTSSZr:
5766   case X86::VSQRTSSZm:
5767   case X86::VDIVSDZrm:
5768   case X86::VDIVSDZrr:
5769   case X86::VDIVSSZrm:
5770   case X86::VDIVSSZrr:
5771
5772   case X86::VGATHERQPSZrm:
5773   case X86::VGATHERQPDZrm:
5774   case X86::VGATHERDPDZrm:
5775   case X86::VGATHERDPSZrm:
5776   case X86::VPGATHERQDZrm:
5777   case X86::VPGATHERQQZrm:
5778   case X86::VPGATHERDDZrm:
5779   case X86::VPGATHERDQZrm:
5780   case X86::VSCATTERQPDZmr:
5781   case X86::VSCATTERQPSZmr:
5782   case X86::VSCATTERDPDZmr:
5783   case X86::VSCATTERDPSZmr:
5784   case X86::VPSCATTERQDZmr:
5785   case X86::VPSCATTERQQZmr:
5786   case X86::VPSCATTERDDZmr:
5787   case X86::VPSCATTERDQZmr:
5788     return true;
5789   }
5790 }
5791
5792 bool X86InstrInfo::
5793 hasHighOperandLatency(const InstrItineraryData *ItinData,
5794                       const MachineRegisterInfo *MRI,
5795                       const MachineInstr *DefMI, unsigned DefIdx,
5796                       const MachineInstr *UseMI, unsigned UseIdx) const {
5797   return isHighLatencyDef(DefMI->getOpcode());
5798 }
5799
5800 namespace {
5801   /// CGBR - Create Global Base Reg pass. This initializes the PIC
5802   /// global base register for x86-32.
5803   struct CGBR : public MachineFunctionPass {
5804     static char ID;
5805     CGBR() : MachineFunctionPass(ID) {}
5806
5807     bool runOnMachineFunction(MachineFunction &MF) override {
5808       const X86TargetMachine *TM =
5809         static_cast<const X86TargetMachine *>(&MF.getTarget());
5810
5811       // Don't do anything if this is 64-bit as 64-bit PIC
5812       // uses RIP relative addressing.
5813       if (TM->getSubtarget<X86Subtarget>().is64Bit())
5814         return false;
5815
5816       // Only emit a global base reg in PIC mode.
5817       if (TM->getRelocationModel() != Reloc::PIC_)
5818         return false;
5819
5820       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
5821       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5822
5823       // If we didn't need a GlobalBaseReg, don't insert code.
5824       if (GlobalBaseReg == 0)
5825         return false;
5826
5827       // Insert the set of GlobalBaseReg into the first MBB of the function
5828       MachineBasicBlock &FirstMBB = MF.front();
5829       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
5830       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
5831       MachineRegisterInfo &RegInfo = MF.getRegInfo();
5832       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5833
5834       unsigned PC;
5835       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
5836         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
5837       else
5838         PC = GlobalBaseReg;
5839
5840       // Operand of MovePCtoStack is completely ignored by asm printer. It's
5841       // only used in JIT code emission as displacement to pc.
5842       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
5843
5844       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
5845       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
5846       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
5847         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
5848         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
5849           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
5850                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
5851       }
5852
5853       return true;
5854     }
5855
5856     const char *getPassName() const override {
5857       return "X86 PIC Global Base Reg Initialization";
5858     }
5859
5860     void getAnalysisUsage(AnalysisUsage &AU) const override {
5861       AU.setPreservesCFG();
5862       MachineFunctionPass::getAnalysisUsage(AU);
5863     }
5864   };
5865 }
5866
5867 char CGBR::ID = 0;
5868 FunctionPass*
5869 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
5870
5871 namespace {
5872   struct LDTLSCleanup : public MachineFunctionPass {
5873     static char ID;
5874     LDTLSCleanup() : MachineFunctionPass(ID) {}
5875
5876     bool runOnMachineFunction(MachineFunction &MF) override {
5877       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
5878       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
5879         // No point folding accesses if there isn't at least two.
5880         return false;
5881       }
5882
5883       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
5884       return VisitNode(DT->getRootNode(), 0);
5885     }
5886
5887     // Visit the dominator subtree rooted at Node in pre-order.
5888     // If TLSBaseAddrReg is non-null, then use that to replace any
5889     // TLS_base_addr instructions. Otherwise, create the register
5890     // when the first such instruction is seen, and then use it
5891     // as we encounter more instructions.
5892     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
5893       MachineBasicBlock *BB = Node->getBlock();
5894       bool Changed = false;
5895
5896       // Traverse the current block.
5897       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
5898            ++I) {
5899         switch (I->getOpcode()) {
5900           case X86::TLS_base_addr32:
5901           case X86::TLS_base_addr64:
5902             if (TLSBaseAddrReg)
5903               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
5904             else
5905               I = SetRegister(I, &TLSBaseAddrReg);
5906             Changed = true;
5907             break;
5908           default:
5909             break;
5910         }
5911       }
5912
5913       // Visit the children of this block in the dominator tree.
5914       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
5915            I != E; ++I) {
5916         Changed |= VisitNode(*I, TLSBaseAddrReg);
5917       }
5918
5919       return Changed;
5920     }
5921
5922     // Replace the TLS_base_addr instruction I with a copy from
5923     // TLSBaseAddrReg, returning the new instruction.
5924     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
5925                                          unsigned TLSBaseAddrReg) {
5926       MachineFunction *MF = I->getParent()->getParent();
5927       const X86TargetMachine *TM =
5928           static_cast<const X86TargetMachine *>(&MF->getTarget());
5929       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5930       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5931
5932       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
5933       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
5934                                    TII->get(TargetOpcode::COPY),
5935                                    is64Bit ? X86::RAX : X86::EAX)
5936                                    .addReg(TLSBaseAddrReg);
5937
5938       // Erase the TLS_base_addr instruction.
5939       I->eraseFromParent();
5940
5941       return Copy;
5942     }
5943
5944     // Create a virtal register in *TLSBaseAddrReg, and populate it by
5945     // inserting a copy instruction after I. Returns the new instruction.
5946     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
5947       MachineFunction *MF = I->getParent()->getParent();
5948       const X86TargetMachine *TM =
5949           static_cast<const X86TargetMachine *>(&MF->getTarget());
5950       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5951       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5952
5953       // Create a virtual register for the TLS base address.
5954       MachineRegisterInfo &RegInfo = MF->getRegInfo();
5955       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
5956                                                       ? &X86::GR64RegClass
5957                                                       : &X86::GR32RegClass);
5958
5959       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
5960       MachineInstr *Next = I->getNextNode();
5961       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
5962                                    TII->get(TargetOpcode::COPY),
5963                                    *TLSBaseAddrReg)
5964                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
5965
5966       return Copy;
5967     }
5968
5969     const char *getPassName() const override {
5970       return "Local Dynamic TLS Access Clean-up";
5971     }
5972
5973     void getAnalysisUsage(AnalysisUsage &AU) const override {
5974       AU.setPreservesCFG();
5975       AU.addRequired<MachineDominatorTree>();
5976       MachineFunctionPass::getAnalysisUsage(AU);
5977     }
5978   };
5979 }
5980
5981 char LDTLSCleanup::ID = 0;
5982 FunctionPass*
5983 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }