lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_MASK = 0xf,
  69
  70   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  71   // This may be needed because there is a many -> one mapping.
  72   TB_NO_REVERSE   = 1 << 4,
  73
  74   // Do not insert the forward map (RegOp -> MemOp) into the table.
  75   // This is needed for Native Client, which prohibits branch
  76   // instructions from using a memory operand.
  77   TB_NO_FORWARD   = 1 << 5,
  78
  79   TB_FOLDED_LOAD  = 1 << 6,
  80   TB_FOLDED_STORE = 1 << 7,
  81
  82   // Minimum alignment required for load/store.
  83   // Used for RegOp->MemOp conversion.
  84   // (stored in bits 8 - 15)
  85   TB_ALIGN_SHIFT = 8,
  86   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  87   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  91 };
  92
  93 struct X86OpTblEntry {
  94   uint16_t RegOp;
  95   uint16_t MemOp;
  96   uint16_t Flags;
  97 };
  98
  99 // Pin the vtable to this file.
 100 void X86InstrInfo::anchor() {}
 101
 102 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 103     : X86GenInstrInfo(
 104           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 106       Subtarget(STI), RI(STI) {
 107
 108   static const X86OpTblEntry OpTbl2Addr[] = {
 109     { X86::ADC32ri,     X86::ADC32mi,    0 },
 110     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 111     { X86::ADC32rr,     X86::ADC32mr,    0 },
 112     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 113     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 114     { X86::ADC64rr,     X86::ADC64mr,    0 },
 115     { X86::ADD16ri,     X86::ADD16mi,    0 },
 116     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 117     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 118     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 119     { X86::ADD16rr,     X86::ADD16mr,    0 },
 120     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 121     { X86::ADD32ri,     X86::ADD32mi,    0 },
 122     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 123     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 124     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 125     { X86::ADD32rr,     X86::ADD32mr,    0 },
 126     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 127     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 128     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 129     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 130     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 131     { X86::ADD64rr,     X86::ADD64mr,    0 },
 132     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 133     { X86::ADD8ri,      X86::ADD8mi,     0 },
 134     { X86::ADD8rr,      X86::ADD8mr,     0 },
 135     { X86::AND16ri,     X86::AND16mi,    0 },
 136     { X86::AND16ri8,    X86::AND16mi8,   0 },
 137     { X86::AND16rr,     X86::AND16mr,    0 },
 138     { X86::AND32ri,     X86::AND32mi,    0 },
 139     { X86::AND32ri8,    X86::AND32mi8,   0 },
 140     { X86::AND32rr,     X86::AND32mr,    0 },
 141     { X86::AND64ri32,   X86::AND64mi32,  0 },
 142     { X86::AND64ri8,    X86::AND64mi8,   0 },
 143     { X86::AND64rr,     X86::AND64mr,    0 },
 144     { X86::AND8ri,      X86::AND8mi,     0 },
 145     { X86::AND8rr,      X86::AND8mr,     0 },
 146     { X86::DEC16r,      X86::DEC16m,     0 },
 147     { X86::DEC32r,      X86::DEC32m,     0 },
 148     { X86::DEC64_16r,   X86::DEC64_16m,  0 },
 149     { X86::DEC64_32r,   X86::DEC64_32m,  0 },
 150     { X86::DEC64r,      X86::DEC64m,     0 },
 151     { X86::DEC8r,       X86::DEC8m,      0 },
 152     { X86::INC16r,      X86::INC16m,     0 },
 153     { X86::INC32r,      X86::INC32m,     0 },
 154     { X86::INC64_16r,   X86::INC64_16m,  0 },
 155     { X86::INC64_32r,   X86::INC64_32m,  0 },
 156     { X86::INC64r,      X86::INC64m,     0 },
 157     { X86::INC8r,       X86::INC8m,      0 },
 158     { X86::NEG16r,      X86::NEG16m,     0 },
 159     { X86::NEG32r,      X86::NEG32m,     0 },
 160     { X86::NEG64r,      X86::NEG64m,     0 },
 161     { X86::NEG8r,       X86::NEG8m,      0 },
 162     { X86::NOT16r,      X86::NOT16m,     0 },
 163     { X86::NOT32r,      X86::NOT32m,     0 },
 164     { X86::NOT64r,      X86::NOT64m,     0 },
 165     { X86::NOT8r,       X86::NOT8m,      0 },
 166     { X86::OR16ri,      X86::OR16mi,     0 },
 167     { X86::OR16ri8,     X86::OR16mi8,    0 },
 168     { X86::OR16rr,      X86::OR16mr,     0 },
 169     { X86::OR32ri,      X86::OR32mi,     0 },
 170     { X86::OR32ri8,     X86::OR32mi8,    0 },
 171     { X86::OR32rr,      X86::OR32mr,     0 },
 172     { X86::OR64ri32,    X86::OR64mi32,   0 },
 173     { X86::OR64ri8,     X86::OR64mi8,    0 },
 174     { X86::OR64rr,      X86::OR64mr,     0 },
 175     { X86::OR8ri,       X86::OR8mi,      0 },
 176     { X86::OR8rr,       X86::OR8mr,      0 },
 177     { X86::ROL16r1,     X86::ROL16m1,    0 },
 178     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 179     { X86::ROL16ri,     X86::ROL16mi,    0 },
 180     { X86::ROL32r1,     X86::ROL32m1,    0 },
 181     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 182     { X86::ROL32ri,     X86::ROL32mi,    0 },
 183     { X86::ROL64r1,     X86::ROL64m1,    0 },
 184     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 185     { X86::ROL64ri,     X86::ROL64mi,    0 },
 186     { X86::ROL8r1,      X86::ROL8m1,     0 },
 187     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 188     { X86::ROL8ri,      X86::ROL8mi,     0 },
 189     { X86::ROR16r1,     X86::ROR16m1,    0 },
 190     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 191     { X86::ROR16ri,     X86::ROR16mi,    0 },
 192     { X86::ROR32r1,     X86::ROR32m1,    0 },
 193     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 194     { X86::ROR32ri,     X86::ROR32mi,    0 },
 195     { X86::ROR64r1,     X86::ROR64m1,    0 },
 196     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 197     { X86::ROR64ri,     X86::ROR64mi,    0 },
 198     { X86::ROR8r1,      X86::ROR8m1,     0 },
 199     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 200     { X86::ROR8ri,      X86::ROR8mi,     0 },
 201     { X86::SAR16r1,     X86::SAR16m1,    0 },
 202     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 203     { X86::SAR16ri,     X86::SAR16mi,    0 },
 204     { X86::SAR32r1,     X86::SAR32m1,    0 },
 205     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 206     { X86::SAR32ri,     X86::SAR32mi,    0 },
 207     { X86::SAR64r1,     X86::SAR64m1,    0 },
 208     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 209     { X86::SAR64ri,     X86::SAR64mi,    0 },
 210     { X86::SAR8r1,      X86::SAR8m1,     0 },
 211     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 212     { X86::SAR8ri,      X86::SAR8mi,     0 },
 213     { X86::SBB32ri,     X86::SBB32mi,    0 },
 214     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 215     { X86::SBB32rr,     X86::SBB32mr,    0 },
 216     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 217     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 218     { X86::SBB64rr,     X86::SBB64mr,    0 },
 219     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 220     { X86::SHL16ri,     X86::SHL16mi,    0 },
 221     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 222     { X86::SHL32ri,     X86::SHL32mi,    0 },
 223     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 224     { X86::SHL64ri,     X86::SHL64mi,    0 },
 225     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 226     { X86::SHL8ri,      X86::SHL8mi,     0 },
 227     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 228     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 229     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 230     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 231     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 232     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 233     { X86::SHR16r1,     X86::SHR16m1,    0 },
 234     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 235     { X86::SHR16ri,     X86::SHR16mi,    0 },
 236     { X86::SHR32r1,     X86::SHR32m1,    0 },
 237     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 238     { X86::SHR32ri,     X86::SHR32mi,    0 },
 239     { X86::SHR64r1,     X86::SHR64m1,    0 },
 240     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 241     { X86::SHR64ri,     X86::SHR64mi,    0 },
 242     { X86::SHR8r1,      X86::SHR8m1,     0 },
 243     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 244     { X86::SHR8ri,      X86::SHR8mi,     0 },
 245     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 246     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 247     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 248     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 249     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 250     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 251     { X86::SUB16ri,     X86::SUB16mi,    0 },
 252     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 253     { X86::SUB16rr,     X86::SUB16mr,    0 },
 254     { X86::SUB32ri,     X86::SUB32mi,    0 },
 255     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 256     { X86::SUB32rr,     X86::SUB32mr,    0 },
 257     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 258     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 259     { X86::SUB64rr,     X86::SUB64mr,    0 },
 260     { X86::SUB8ri,      X86::SUB8mi,     0 },
 261     { X86::SUB8rr,      X86::SUB8mr,     0 },
 262     { X86::XOR16ri,     X86::XOR16mi,    0 },
 263     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 264     { X86::XOR16rr,     X86::XOR16mr,    0 },
 265     { X86::XOR32ri,     X86::XOR32mi,    0 },
 266     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 267     { X86::XOR32rr,     X86::XOR32mr,    0 },
 268     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 269     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 270     { X86::XOR64rr,     X86::XOR64mr,    0 },
 271     { X86::XOR8ri,      X86::XOR8mi,     0 },
 272     { X86::XOR8rr,      X86::XOR8mr,     0 }
 273   };
 274
 275   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 276     unsigned RegOp = OpTbl2Addr[i].RegOp;
 277     unsigned MemOp = OpTbl2Addr[i].MemOp;
 278     unsigned Flags = OpTbl2Addr[i].Flags;
 279     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 280                   RegOp, MemOp,
 281                   // Index 0, folded load and store, no alignment requirement.
 282                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 283   }
 284
 285   static const X86OpTblEntry OpTbl0[] = {
 286     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 287     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 288     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 289     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 290     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 291     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 292     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 294     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 295     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 296     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 297     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 298     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 299     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 300     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 301     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 302     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 303     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 304     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 305     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 306     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 307     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 308     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 309     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 310     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 311     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 312     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 313     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 314     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 315     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 316     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 317     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 318     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 319     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 320     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 321     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 322     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 323     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 324     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 325     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 326     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 327     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 328     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 329     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 330     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 331     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 332     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 333     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 334     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 335     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 336     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 337     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 338     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 339     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 340     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 341     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 342     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 343     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 344     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 345     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 346     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 347     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 348     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 349     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 350     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 351     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 352     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 353     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 354     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 355     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 356     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 357     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 358     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 359     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 360     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 361     // AVX 128-bit versions of foldable instructions
 362     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 363     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 364     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 368     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 369     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 370     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 371     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 372     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 373     // AVX 256-bit foldable instructions
 374     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 375     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 376     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 377     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 378     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 379     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 380     // AVX-512 foldable instructions
 381     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 382     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 383     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 384     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 385     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 386     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 387     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 388     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 389     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 390     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 391     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 392     // AVX-512 foldable instructions (256-bit versions)
 393     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 394     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 395     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 396     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 397     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 398     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 399     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 400     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 401     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 402     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 403     // AVX-512 foldable instructions (128-bit versions)
 404     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 405     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 406     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 407     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 408     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 409     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 410     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 411     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 412     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 413     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE }
 414   };
 415
 416   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 417     unsigned RegOp      = OpTbl0[i].RegOp;
 418     unsigned MemOp      = OpTbl0[i].MemOp;
 419     unsigned Flags      = OpTbl0[i].Flags;
 420     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 421                   RegOp, MemOp, TB_INDEX_0 | Flags);
 422   }
 423
 424   static const X86OpTblEntry OpTbl1[] = {
 425     { X86::CMP16rr,         X86::CMP16rm,             0 },
 426     { X86::CMP32rr,         X86::CMP32rm,             0 },
 427     { X86::CMP64rr,         X86::CMP64rm,             0 },
 428     { X86::CMP8rr,          X86::CMP8rm,              0 },
 429     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 430     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 431     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 432     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 433     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 434     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 435     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 436     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 437     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 438     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 439     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 440     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 441     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 442     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 443     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 444     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 445     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 446     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 447     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 448     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 449     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 450     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 451     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 452     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 453     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 454     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 455     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 456     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 457     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 458     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 459     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 460     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 461     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 462     { X86::MOV16rr,         X86::MOV16rm,             0 },
 463     { X86::MOV32rr,         X86::MOV32rm,             0 },
 464     { X86::MOV64rr,         X86::MOV64rm,             0 },
 465     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 466     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 467     { X86::MOV8rr,          X86::MOV8rm,              0 },
 468     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 469     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 470     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 471     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 472     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 473     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 474     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 475     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 476     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 477     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 478     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 479     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 480     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 481     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 482     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 483     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 484     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 485     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 486     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 487     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 488     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 489     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 490     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 491     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 492     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 493     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 494     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 495     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 496     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 497     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
 498     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 499     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
 500     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 501     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 502     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 503     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 504     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 505     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 506     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 507     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 508     { X86::TEST16rr,        X86::TEST16rm,            0 },
 509     { X86::TEST32rr,        X86::TEST32rm,            0 },
 510     { X86::TEST64rr,        X86::TEST64rm,            0 },
 511     { X86::TEST8rr,         X86::TEST8rm,             0 },
 512     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 513     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 514     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 515     // AVX 128-bit versions of foldable instructions
 516     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 517     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 518     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 519     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 520     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 521     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 522     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 523     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 524     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 525     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 526     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 527     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 528     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 529     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 530     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 531     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 532     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 533     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 534     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 535     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 536     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 537     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 538     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 539     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 540     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 541     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 542     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 543     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 544     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 545     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         TB_ALIGN_16 },
 546     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         TB_ALIGN_16 },
 547     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 548     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 549     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 550     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 551     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 552     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 553     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 554     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 555     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 556     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 557     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 558     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 559     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 560     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
 561     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 562     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
 563     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 564     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 565     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 566     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 567     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 568
 569     // AVX 256-bit foldable instructions
 570     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 571     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 572     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 573     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 574     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 575     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 576     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 577     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 578     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 579     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 580     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 581     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 582     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 583     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
 584     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 585     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 586     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 587     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 588     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 589
 590     // AVX2 foldable instructions
 591     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 592     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 593     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 594     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 595     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 596     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 597
 598     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 599     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 600     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 601     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 602     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 603     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 604     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 605     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 606     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 607     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 608     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 609     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 610     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 611     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 612     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 613     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 614     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 615     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 616     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 617     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 618     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 619     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 620     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 621     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 622     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 623     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 624     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 625     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 626     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 627     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 628     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 629     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 630     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 631     { X86::RORX32ri,        X86::RORX32mi,            0 },
 632     { X86::RORX64ri,        X86::RORX64mi,            0 },
 633     { X86::SARX32rr,        X86::SARX32rm,            0 },
 634     { X86::SARX64rr,        X86::SARX64rm,            0 },
 635     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 636     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 637     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 638     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 639     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 640     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 641     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 642     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 643     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 644     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 645     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 646
 647     // AVX-512 foldable instructions
 648     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 649     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 650     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 651     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 652     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 653     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 654     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 655     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 656     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 657     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 658     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 659     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 660     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 661     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 662     // AVX-512 foldable instructions (256-bit versions)
 663     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 664     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 665     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 666     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 667     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 668     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 669     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 670     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 671     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 672     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 673     // AVX-512 foldable instructions (256-bit versions)
 674     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 675     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 676     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 677     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 678     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 679     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 680     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 681     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 682     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 683     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 684
 685     // AES foldable instructions
 686     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 687     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 688     { X86::VAESIMCrr,             X86::VAESIMCrm,             TB_ALIGN_16 },
 689     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, TB_ALIGN_16 }
 690   };
 691
 692   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 693     unsigned RegOp = OpTbl1[i].RegOp;
 694     unsigned MemOp = OpTbl1[i].MemOp;
 695     unsigned Flags = OpTbl1[i].Flags;
 696     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 697                   RegOp, MemOp,
 698                   // Index 1, folded load
 699                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 700   }
 701
 702   static const X86OpTblEntry OpTbl2[] = {
 703     { X86::ADC32rr,         X86::ADC32rm,       0 },
 704     { X86::ADC64rr,         X86::ADC64rm,       0 },
 705     { X86::ADD16rr,         X86::ADD16rm,       0 },
 706     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 707     { X86::ADD32rr,         X86::ADD32rm,       0 },
 708     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 709     { X86::ADD64rr,         X86::ADD64rm,       0 },
 710     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 711     { X86::ADD8rr,          X86::ADD8rm,        0 },
 712     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 713     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 714     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 715     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 716     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 717     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 718     { X86::AND16rr,         X86::AND16rm,       0 },
 719     { X86::AND32rr,         X86::AND32rm,       0 },
 720     { X86::AND64rr,         X86::AND64rm,       0 },
 721     { X86::AND8rr,          X86::AND8rm,        0 },
 722     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 723     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 724     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 725     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 726     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 727     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 728     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 729     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 730     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 731     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 732     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 733     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 734     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 735     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 736     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 737     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 738     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 739     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 740     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 741     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 742     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 743     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 744     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 745     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 746     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 747     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 748     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 749     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 750     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 751     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 752     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 753     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 754     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 755     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 756     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 757     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 758     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 759     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 760     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 761     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 762     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 763     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 764     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 765     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 766     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 767     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 768     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 769     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 770     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 771     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 772     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 773     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 774     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 775     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 776     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 777     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 778     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 779     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 780     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 781     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 782     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 783     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 784     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 785     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 786     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 787     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 788     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 789     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 790     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 791     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 792     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 793     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 794     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 795     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 796     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 797     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 798     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 799     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 800     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 801     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 802     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 803     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 804     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 805     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 806     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 807     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 808     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 809     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 810     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 811     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 812     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 813     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 814     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 815     { X86::MINSDrr,         X86::MINSDrm,       0 },
 816     { X86::MINSSrr,         X86::MINSSrm,       0 },
 817     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
 818     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
 819     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
 820     { X86::MULSDrr,         X86::MULSDrm,       0 },
 821     { X86::MULSSrr,         X86::MULSSrm,       0 },
 822     { X86::OR16rr,          X86::OR16rm,        0 },
 823     { X86::OR32rr,          X86::OR32rm,        0 },
 824     { X86::OR64rr,          X86::OR64rm,        0 },
 825     { X86::OR8rr,           X86::OR8rm,         0 },
 826     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
 827     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
 828     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
 829     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
 830     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
 831     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
 832     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
 833     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
 834     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
 835     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
 836     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
 837     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
 838     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
 839     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
 840     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
 841     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
 842     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
 843     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
 844     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
 845     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
 846     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
 847     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
 848     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
 849     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
 850     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
 851     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
 852     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
 853     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
 854     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
 855     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
 856     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
 857     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
 858     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
 859     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
 860     { X86::PINSRWrri,       X86::PINSRWrmi,     TB_ALIGN_16 },
 861     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
 862     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
 863     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
 864     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
 865     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
 866     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
 867     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
 868     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
 869     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
 870     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
 871     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
 872     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
 873     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
 874     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
 875     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
 876     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
 877     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
 878     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
 879     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
 880     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
 881     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
 882     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
 883     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
 884     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
 885     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
 886     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
 887     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
 888     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
 889     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
 890     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
 891     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
 892     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
 893     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
 894     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
 895     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
 896     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
 897     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
 898     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
 899     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
 900     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
 901     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
 902     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
 903     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
 904     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
 905     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
 906     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
 907     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
 908     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
 909     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
 910     { X86::SBB32rr,         X86::SBB32rm,       0 },
 911     { X86::SBB64rr,         X86::SBB64rm,       0 },
 912     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
 913     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
 914     { X86::SUB16rr,         X86::SUB16rm,       0 },
 915     { X86::SUB32rr,         X86::SUB32rm,       0 },
 916     { X86::SUB64rr,         X86::SUB64rm,       0 },
 917     { X86::SUB8rr,          X86::SUB8rm,        0 },
 918     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
 919     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
 920     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
 921     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
 922     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 923     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
 924     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
 925     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
 926     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
 927     { X86::XOR16rr,         X86::XOR16rm,       0 },
 928     { X86::XOR32rr,         X86::XOR32rm,       0 },
 929     { X86::XOR64rr,         X86::XOR64rm,       0 },
 930     { X86::XOR8rr,          X86::XOR8rm,        0 },
 931     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
 932     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
 933     // AVX 128-bit versions of foldable instructions
 934     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
 935     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
 936     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
 937     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
 938     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
 939     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
 940     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
 941     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
 942     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
 943     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
 944     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
 945     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
 946     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
 947     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
 948     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
 949     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
 950     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
 951     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
 952     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
 953     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
 954     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
 955     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
 956     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
 957     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
 958     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
 959     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
 960     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
 961     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
 962     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
 963     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
 964     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
 965     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
 966     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
 967     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
 968     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
 969     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
 970     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
 971     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        TB_ALIGN_16 },
 972     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        TB_ALIGN_16 },
 973     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         TB_ALIGN_16 },
 974     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         TB_ALIGN_16 },
 975     { X86::VFsORPDrr,         X86::VFsORPDrm,          TB_ALIGN_16 },
 976     { X86::VFsORPSrr,         X86::VFsORPSrm,          TB_ALIGN_16 },
 977     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         TB_ALIGN_16 },
 978     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         TB_ALIGN_16 },
 979     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
 980     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
 981     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
 982     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
 983     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
 984     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
 985     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
 986     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
 987     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
 988     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
 989     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
 990     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
 991     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
 992     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
 993     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
 994     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
 995     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
 996     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
 997     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
 998     { X86::VORPDrr,           X86::VORPDrm,            0 },
 999     { X86::VORPSrr,           X86::VORPSrm,            0 },
1000     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1001     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1002     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1003     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1004     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1005     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1006     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1007     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1008     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1009     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1010     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1011     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1012     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1013     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1014     { X86::VPANDrr,           X86::VPANDrm,            0 },
1015     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1016     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1017     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1018     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1019     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1020     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1021     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1022     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1023     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1024     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1025     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1026     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1027     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1028     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1029     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1030     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1031     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1032     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1033     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1034     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1035     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1036     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1037     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1038     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1039     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1040     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1041     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1042     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1043     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1044     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1045     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1046     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1047     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1048     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1049     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1050     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1051     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1052     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1053     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1054     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1055     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1056     { X86::VPORrr,            X86::VPORrm,             0 },
1057     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1058     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1059     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1060     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1061     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1062     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1063     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1064     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1065     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1066     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1067     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1068     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1069     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1070     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1071     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1072     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1073     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1074     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1075     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1076     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1077     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1078     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1079     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1080     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1081     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1082     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1083     { X86::VPXORrr,           X86::VPXORrm,            0 },
1084     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1085     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1086     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1087     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1088     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1089     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1090     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1091     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1092     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1093     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1094     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1095     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1096     // AVX 256-bit foldable instructions
1097     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1098     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1099     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1100     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1101     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1102     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1103     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1104     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1105     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1106     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1107     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1108     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1109     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1110     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1111     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1112     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1113     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1114     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1115     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1116     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1117     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1118     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1119     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1120     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1121     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1122     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1123     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1124     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1125     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1126     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1127     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1128     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1129     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1130     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1131     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1132     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1133     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1134     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1135     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1136     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1137     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1138     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1139     // AVX2 foldable instructions
1140     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1141     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1142     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1143     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1144     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1145     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1146     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1147     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1148     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1149     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1150     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1151     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1152     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1153     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1154     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1155     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1156     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1157     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1158     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1159     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1160     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1161     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1162     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1163     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1164     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1165     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1166     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1167     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1168     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1169     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1170     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1171     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1172     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1173     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1174     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1175     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1176     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1177     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1178     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1179     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1180     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1181     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1182     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1183     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1184     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1185     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1186     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1187     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1188     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1189     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1190     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1191     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1192     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1193     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1194     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1195     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1196     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1197     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1198     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1199     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1200     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1201     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1202     { X86::VPORYrr,           X86::VPORYrm,            0 },
1203     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1204     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1205     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1206     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1207     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1208     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1209     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1210     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1211     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1212     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1213     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1214     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1215     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1216     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1217     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1218     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1219     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1220     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1221     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1222     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1223     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1224     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1225     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1226     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1227     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1228     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1229     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1230     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1231     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1232     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1233     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1234     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1235     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1236     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1237     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1238     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1239     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1240     // FIXME: add AVX 256-bit foldable instructions
1241
1242     // FMA4 foldable patterns
1243     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0           },
1244     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0           },
1245     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_16 },
1246     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_16 },
1247     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_32 },
1248     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_32 },
1249     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0           },
1250     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0           },
1251     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_16 },
1252     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_16 },
1253     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_32 },
1254     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_32 },
1255     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0           },
1256     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0           },
1257     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_16 },
1258     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_16 },
1259     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_32 },
1260     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_32 },
1261     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0           },
1262     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0           },
1263     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_16 },
1264     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_16 },
1265     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_32 },
1266     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_32 },
1267     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_16 },
1268     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_16 },
1269     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_32 },
1270     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_32 },
1271     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_16 },
1272     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_16 },
1273     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_32 },
1274     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_32 },
1275
1276     // BMI/BMI2 foldable instructions
1277     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1278     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1279     { X86::MULX32rr,          X86::MULX32rm,            0 },
1280     { X86::MULX64rr,          X86::MULX64rm,            0 },
1281     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1282     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1283     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1284     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1285
1286     // AVX-512 foldable instructions
1287     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1288     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1289     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1290     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1291     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1292     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1293     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1294     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1295     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1296     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1297     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1298     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1299     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1300     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1301     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1302     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1303     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1304     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1305     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1306     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1307     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1308     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1309     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1310     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1311     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1312     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1313     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1314     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1315     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1316     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1317     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1318     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1319     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1320     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1321     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1322     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1323     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1324
1325     // AES foldable instructions
1326     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1327     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1328     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1329     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1330     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       TB_ALIGN_16 },
1331     { X86::VAESDECrr,         X86::VAESDECrm,           TB_ALIGN_16 },
1332     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       TB_ALIGN_16 },
1333     { X86::VAESENCrr,         X86::VAESENCrm,           TB_ALIGN_16 },
1334
1335     // SHA foldable instructions
1336     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1337     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1338     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1339     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1340     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1341     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1342     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 },
1343   };
1344
1345   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1346     unsigned RegOp = OpTbl2[i].RegOp;
1347     unsigned MemOp = OpTbl2[i].MemOp;
1348     unsigned Flags = OpTbl2[i].Flags;
1349     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1350                   RegOp, MemOp,
1351                   // Index 2, folded load
1352                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1353   }
1354
1355   static const X86OpTblEntry OpTbl3[] = {
1356     // FMA foldable instructions
1357     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1358     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1359     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1360     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1361     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1362     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1363
1364     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1365     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1366     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1367     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1368     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1369     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1370     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1371     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1372     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1373     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1374     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1375     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1376
1377     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1378     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1379     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1380     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1381     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1382     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1383
1384     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1385     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1386     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1387     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1388     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1389     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1390     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1391     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1392     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1393     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1394     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1395     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1396
1397     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1398     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1399     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1400     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1401     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1402     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1403
1404     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1405     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1406     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1407     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1408     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1409     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1410     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1411     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1412     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1413     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1414     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1415     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1416
1417     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1418     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1419     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1420     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1421     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1422     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1423
1424     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1425     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1426     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1427     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1428     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1429     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1430     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1431     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1432     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1433     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1434     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1435     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1436
1437     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1438     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1439     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1440     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1441     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1442     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1443     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1444     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1445     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1446     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1447     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1448     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1449
1450     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1451     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1452     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1453     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1454     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1455     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1456     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1457     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1458     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1459     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1460     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1461     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1462
1463     // FMA4 foldable patterns
1464     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1465     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1466     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1467     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1468     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1469     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1470     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1471     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1472     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1473     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1474     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1475     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1476     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1477     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1478     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1479     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1480     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1481     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1482     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1483     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1484     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1485     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1486     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1487     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1488     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1489     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1490     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1491     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1492     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1493     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1494     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1495     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1496     // AVX-512 VPERMI instructions with 3 source operands.
1497     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1498     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1499     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1500     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1501     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1502     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1503     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1504     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 }
1505   };
1506
1507   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1508     unsigned RegOp = OpTbl3[i].RegOp;
1509     unsigned MemOp = OpTbl3[i].MemOp;
1510     unsigned Flags = OpTbl3[i].Flags;
1511     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1512                   RegOp, MemOp,
1513                   // Index 3, folded load
1514                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1515   }
1516
1517 }
1518
1519 void
1520 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1521                             MemOp2RegOpTableType &M2RTable,
1522                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1523     if ((Flags & TB_NO_FORWARD) == 0) {
1524       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1525       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1526     }
1527     if ((Flags & TB_NO_REVERSE) == 0) {
1528       assert(!M2RTable.count(MemOp) &&
1529            "Duplicated entries in unfolding maps?");
1530       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1531     }
1532 }
1533
1534 bool
1535 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1536                                     unsigned &SrcReg, unsigned &DstReg,
1537                                     unsigned &SubIdx) const {
1538   switch (MI.getOpcode()) {
1539   default: break;
1540   case X86::MOVSX16rr8:
1541   case X86::MOVZX16rr8:
1542   case X86::MOVSX32rr8:
1543   case X86::MOVZX32rr8:
1544   case X86::MOVSX64rr8:
1545     if (!Subtarget.is64Bit())
1546       // It's not always legal to reference the low 8-bit of the larger
1547       // register in 32-bit mode.
1548       return false;
1549   case X86::MOVSX32rr16:
1550   case X86::MOVZX32rr16:
1551   case X86::MOVSX64rr16:
1552   case X86::MOVSX64rr32: {
1553     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1554       // Be conservative.
1555       return false;
1556     SrcReg = MI.getOperand(1).getReg();
1557     DstReg = MI.getOperand(0).getReg();
1558     switch (MI.getOpcode()) {
1559     default: llvm_unreachable("Unreachable!");
1560     case X86::MOVSX16rr8:
1561     case X86::MOVZX16rr8:
1562     case X86::MOVSX32rr8:
1563     case X86::MOVZX32rr8:
1564     case X86::MOVSX64rr8:
1565       SubIdx = X86::sub_8bit;
1566       break;
1567     case X86::MOVSX32rr16:
1568     case X86::MOVZX32rr16:
1569     case X86::MOVSX64rr16:
1570       SubIdx = X86::sub_16bit;
1571       break;
1572     case X86::MOVSX64rr32:
1573       SubIdx = X86::sub_32bit;
1574       break;
1575     }
1576     return true;
1577   }
1578   }
1579   return false;
1580 }
1581
1582 /// isFrameOperand - Return true and the FrameIndex if the specified
1583 /// operand and follow operands form a reference to the stack frame.
1584 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1585                                   int &FrameIndex) const {
1586   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
1587       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
1588       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
1589       MI->getOperand(Op+X86::AddrDisp).isImm() &&
1590       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
1591       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
1592       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
1593     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
1594     return true;
1595   }
1596   return false;
1597 }
1598
1599 static bool isFrameLoadOpcode(int Opcode) {
1600   switch (Opcode) {
1601   default:
1602     return false;
1603   case X86::MOV8rm:
1604   case X86::MOV16rm:
1605   case X86::MOV32rm:
1606   case X86::MOV64rm:
1607   case X86::LD_Fp64m:
1608   case X86::MOVSSrm:
1609   case X86::MOVSDrm:
1610   case X86::MOVAPSrm:
1611   case X86::MOVAPDrm:
1612   case X86::MOVDQArm:
1613   case X86::VMOVSSrm:
1614   case X86::VMOVSDrm:
1615   case X86::VMOVAPSrm:
1616   case X86::VMOVAPDrm:
1617   case X86::VMOVDQArm:
1618   case X86::VMOVAPSYrm:
1619   case X86::VMOVAPDYrm:
1620   case X86::VMOVDQAYrm:
1621   case X86::MMX_MOVD64rm:
1622   case X86::MMX_MOVQ64rm:
1623   case X86::VMOVAPSZrm:
1624   case X86::VMOVUPSZrm:
1625     return true;
1626   }
1627 }
1628
1629 static bool isFrameStoreOpcode(int Opcode) {
1630   switch (Opcode) {
1631   default: break;
1632   case X86::MOV8mr:
1633   case X86::MOV16mr:
1634   case X86::MOV32mr:
1635   case X86::MOV64mr:
1636   case X86::ST_FpP64m:
1637   case X86::MOVSSmr:
1638   case X86::MOVSDmr:
1639   case X86::MOVAPSmr:
1640   case X86::MOVAPDmr:
1641   case X86::MOVDQAmr:
1642   case X86::VMOVSSmr:
1643   case X86::VMOVSDmr:
1644   case X86::VMOVAPSmr:
1645   case X86::VMOVAPDmr:
1646   case X86::VMOVDQAmr:
1647   case X86::VMOVAPSYmr:
1648   case X86::VMOVAPDYmr:
1649   case X86::VMOVDQAYmr:
1650   case X86::VMOVUPSZmr:
1651   case X86::VMOVAPSZmr:
1652   case X86::MMX_MOVD64mr:
1653   case X86::MMX_MOVQ64mr:
1654   case X86::MMX_MOVNTQmr:
1655     return true;
1656   }
1657   return false;
1658 }
1659
1660 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1661                                            int &FrameIndex) const {
1662   if (isFrameLoadOpcode(MI->getOpcode()))
1663     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
1664       return MI->getOperand(0).getReg();
1665   return 0;
1666 }
1667
1668 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1669                                                  int &FrameIndex) const {
1670   if (isFrameLoadOpcode(MI->getOpcode())) {
1671     unsigned Reg;
1672     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
1673       return Reg;
1674     // Check for post-frame index elimination operations
1675     const MachineMemOperand *Dummy;
1676     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1677   }
1678   return 0;
1679 }
1680
1681 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1682                                           int &FrameIndex) const {
1683   if (isFrameStoreOpcode(MI->getOpcode()))
1684     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
1685         isFrameOperand(MI, 0, FrameIndex))
1686       return MI->getOperand(X86::AddrNumOperands).getReg();
1687   return 0;
1688 }
1689
1690 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1691                                                 int &FrameIndex) const {
1692   if (isFrameStoreOpcode(MI->getOpcode())) {
1693     unsigned Reg;
1694     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
1695       return Reg;
1696     // Check for post-frame index elimination operations
1697     const MachineMemOperand *Dummy;
1698     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
1699   }
1700   return 0;
1701 }
1702
1703 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
1704 /// X86::MOVPC32r.
1705 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
1706   // Don't waste compile time scanning use-def chains of physregs.
1707   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
1708     return false;
1709   bool isPICBase = false;
1710   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
1711          E = MRI.def_instr_end(); I != E; ++I) {
1712     MachineInstr *DefMI = &*I;
1713     if (DefMI->getOpcode() != X86::MOVPC32r)
1714       return false;
1715     assert(!isPICBase && "More than one PIC base?");
1716     isPICBase = true;
1717   }
1718   return isPICBase;
1719 }
1720
1721 bool
1722 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
1723                                                 AliasAnalysis *AA) const {
1724   switch (MI->getOpcode()) {
1725   default: break;
1726   case X86::MOV8rm:
1727   case X86::MOV16rm:
1728   case X86::MOV32rm:
1729   case X86::MOV64rm:
1730   case X86::LD_Fp64m:
1731   case X86::MOVSSrm:
1732   case X86::MOVSDrm:
1733   case X86::MOVAPSrm:
1734   case X86::MOVUPSrm:
1735   case X86::MOVAPDrm:
1736   case X86::MOVDQArm:
1737   case X86::MOVDQUrm:
1738   case X86::VMOVSSrm:
1739   case X86::VMOVSDrm:
1740   case X86::VMOVAPSrm:
1741   case X86::VMOVUPSrm:
1742   case X86::VMOVAPDrm:
1743   case X86::VMOVDQArm:
1744   case X86::VMOVDQUrm:
1745   case X86::VMOVAPSYrm:
1746   case X86::VMOVUPSYrm:
1747   case X86::VMOVAPDYrm:
1748   case X86::VMOVDQAYrm:
1749   case X86::VMOVDQUYrm:
1750   case X86::MMX_MOVD64rm:
1751   case X86::MMX_MOVQ64rm:
1752   case X86::FsVMOVAPSrm:
1753   case X86::FsVMOVAPDrm:
1754   case X86::FsMOVAPSrm:
1755   case X86::FsMOVAPDrm: {
1756     // Loads from constant pools are trivially rematerializable.
1757     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
1758         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
1759         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
1760         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
1761         MI->isInvariantLoad(AA)) {
1762       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
1763       if (BaseReg == 0 || BaseReg == X86::RIP)
1764         return true;
1765       // Allow re-materialization of PIC load.
1766       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
1767         return false;
1768       const MachineFunction &MF = *MI->getParent()->getParent();
1769       const MachineRegisterInfo &MRI = MF.getRegInfo();
1770       return regIsPICBase(BaseReg, MRI);
1771     }
1772     return false;
1773   }
1774
1775   case X86::LEA32r:
1776   case X86::LEA64r: {
1777     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
1778         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
1779         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
1780         !MI->getOperand(1+X86::AddrDisp).isReg()) {
1781       // lea fi#, lea GV, etc. are all rematerializable.
1782       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
1783         return true;
1784       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
1785       if (BaseReg == 0)
1786         return true;
1787       // Allow re-materialization of lea PICBase + x.
1788       const MachineFunction &MF = *MI->getParent()->getParent();
1789       const MachineRegisterInfo &MRI = MF.getRegInfo();
1790       return regIsPICBase(BaseReg, MRI);
1791     }
1792     return false;
1793   }
1794   }
1795
1796   // All other instructions marked M_REMATERIALIZABLE are always trivially
1797   // rematerializable.
1798   return true;
1799 }
1800
1801 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
1802                                          MachineBasicBlock::iterator I) const {
1803   MachineBasicBlock::iterator E = MBB.end();
1804
1805   // For compile time consideration, if we are not able to determine the
1806   // safety after visiting 4 instructions in each direction, we will assume
1807   // it's not safe.
1808   MachineBasicBlock::iterator Iter = I;
1809   for (unsigned i = 0; Iter != E && i < 4; ++i) {
1810     bool SeenDef = false;
1811     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1812       MachineOperand &MO = Iter->getOperand(j);
1813       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1814         SeenDef = true;
1815       if (!MO.isReg())
1816         continue;
1817       if (MO.getReg() == X86::EFLAGS) {
1818         if (MO.isUse())
1819           return false;
1820         SeenDef = true;
1821       }
1822     }
1823
1824     if (SeenDef)
1825       // This instruction defines EFLAGS, no need to look any further.
1826       return true;
1827     ++Iter;
1828     // Skip over DBG_VALUE.
1829     while (Iter != E && Iter->isDebugValue())
1830       ++Iter;
1831   }
1832
1833   // It is safe to clobber EFLAGS at the end of a block of no successor has it
1834   // live in.
1835   if (Iter == E) {
1836     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
1837            SE = MBB.succ_end(); SI != SE; ++SI)
1838       if ((*SI)->isLiveIn(X86::EFLAGS))
1839         return false;
1840     return true;
1841   }
1842
1843   MachineBasicBlock::iterator B = MBB.begin();
1844   Iter = I;
1845   for (unsigned i = 0; i < 4; ++i) {
1846     // If we make it to the beginning of the block, it's safe to clobber
1847     // EFLAGS iff EFLAGS is not live-in.
1848     if (Iter == B)
1849       return !MBB.isLiveIn(X86::EFLAGS);
1850
1851     --Iter;
1852     // Skip over DBG_VALUE.
1853     while (Iter != B && Iter->isDebugValue())
1854       --Iter;
1855
1856     bool SawKill = false;
1857     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1858       MachineOperand &MO = Iter->getOperand(j);
1859       // A register mask may clobber EFLAGS, but we should still look for a
1860       // live EFLAGS def.
1861       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1862         SawKill = true;
1863       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1864         if (MO.isDef()) return MO.isDead();
1865         if (MO.isKill()) SawKill = true;
1866       }
1867     }
1868
1869     if (SawKill)
1870       // This instruction kills EFLAGS and doesn't redefine it, so
1871       // there's no need to look further.
1872       return true;
1873   }
1874
1875   // Conservative answer.
1876   return false;
1877 }
1878
1879 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1880                                  MachineBasicBlock::iterator I,
1881                                  unsigned DestReg, unsigned SubIdx,
1882                                  const MachineInstr *Orig,
1883                                  const TargetRegisterInfo &TRI) const {
1884   // MOV32r0 is implemented with a xor which clobbers condition code.
1885   // Re-materialize it as movri instructions to avoid side effects.
1886   unsigned Opc = Orig->getOpcode();
1887   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
1888     DebugLoc DL = Orig->getDebugLoc();
1889     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
1890       .addImm(0);
1891   } else {
1892     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1893     MBB.insert(I, MI);
1894   }
1895
1896   MachineInstr *NewMI = std::prev(I);
1897   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1898 }
1899
1900 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1901 /// is not marked dead.
1902 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1903   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1904     MachineOperand &MO = MI->getOperand(i);
1905     if (MO.isReg() && MO.isDef() &&
1906         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1907       return true;
1908     }
1909   }
1910   return false;
1911 }
1912
1913 /// getTruncatedShiftCount - check whether the shift count for a machine operand
1914 /// is non-zero.
1915 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
1916                                               unsigned ShiftAmtOperandIdx) {
1917   // The shift count is six bits with the REX.W prefix and five bits without.
1918   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
1919   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
1920   return Imm & ShiftCountMask;
1921 }
1922
1923 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
1924 /// can be represented by a LEA instruction.
1925 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
1926   // Left shift instructions can be transformed into load-effective-address
1927   // instructions if we can encode them appropriately.
1928   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
1929   // The SIB.scale field is two bits wide which means that we can encode any
1930   // shift amount less than 4.
1931   return ShAmt < 4 && ShAmt > 0;
1932 }
1933
1934 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
1935                                   unsigned Opc, bool AllowSP,
1936                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
1937                                   MachineOperand &ImplicitOp) const {
1938   MachineFunction &MF = *MI->getParent()->getParent();
1939   const TargetRegisterClass *RC;
1940   if (AllowSP) {
1941     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
1942   } else {
1943     RC = Opc != X86::LEA32r ?
1944       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
1945   }
1946   unsigned SrcReg = Src.getReg();
1947
1948   // For both LEA64 and LEA32 the register already has essentially the right
1949   // type (32-bit or 64-bit) we may just need to forbid SP.
1950   if (Opc != X86::LEA64_32r) {
1951     NewSrc = SrcReg;
1952     isKill = Src.isKill();
1953     isUndef = Src.isUndef();
1954
1955     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
1956         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
1957       return false;
1958
1959     return true;
1960   }
1961
1962   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
1963   // another we need to add 64-bit registers to the final MI.
1964   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
1965     ImplicitOp = Src;
1966     ImplicitOp.setImplicit();
1967
1968     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
1969     MachineBasicBlock::LivenessQueryResult LQR =
1970       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
1971
1972     switch (LQR) {
1973     case MachineBasicBlock::LQR_Unknown:
1974       // We can't give sane liveness flags to the instruction, abandon LEA
1975       // formation.
1976       return false;
1977     case MachineBasicBlock::LQR_Live:
1978       isKill = MI->killsRegister(SrcReg);
1979       isUndef = false;
1980       break;
1981     default:
1982       // The physreg itself is dead, so we have to use it as an <undef>.
1983       isKill = false;
1984       isUndef = true;
1985       break;
1986     }
1987   } else {
1988     // Virtual register of the wrong class, we have to create a temporary 64-bit
1989     // vreg to feed into the LEA.
1990     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
1991     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1992             get(TargetOpcode::COPY))
1993       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
1994         .addOperand(Src);
1995
1996     // Which is obviously going to be dead after we're done with it.
1997     isKill = true;
1998     isUndef = false;
1999   }
2000
2001   // We've set all the parameters without issue.
2002   return true;
2003 }
2004
2005 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
2006 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
2007 /// to a 32-bit superregister and then truncating back down to a 16-bit
2008 /// subregister.
2009 MachineInstr *
2010 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2011                                            MachineFunction::iterator &MFI,
2012                                            MachineBasicBlock::iterator &MBBI,
2013                                            LiveVariables *LV) const {
2014   MachineInstr *MI = MBBI;
2015   unsigned Dest = MI->getOperand(0).getReg();
2016   unsigned Src = MI->getOperand(1).getReg();
2017   bool isDead = MI->getOperand(0).isDead();
2018   bool isKill = MI->getOperand(1).isKill();
2019
2020   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2021   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2022   unsigned Opc, leaInReg;
2023   if (Subtarget.is64Bit()) {
2024     Opc = X86::LEA64_32r;
2025     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2026   } else {
2027     Opc = X86::LEA32r;
2028     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2029   }
2030
2031   // Build and insert into an implicit UNDEF value. This is OK because
2032   // well be shifting and then extracting the lower 16-bits.
2033   // This has the potential to cause partial register stall. e.g.
2034   //   movw    (%rbp,%rcx,2), %dx
2035   //   leal    -65(%rdx), %esi
2036   // But testing has shown this *does* help performance in 64-bit mode (at
2037   // least on modern x86 machines).
2038   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2039   MachineInstr *InsMI =
2040     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2041     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2042     .addReg(Src, getKillRegState(isKill));
2043
2044   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2045                                     get(Opc), leaOutReg);
2046   switch (MIOpc) {
2047   default: llvm_unreachable("Unreachable!");
2048   case X86::SHL16ri: {
2049     unsigned ShAmt = MI->getOperand(2).getImm();
2050     MIB.addReg(0).addImm(1 << ShAmt)
2051        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2052     break;
2053   }
2054   case X86::INC16r:
2055   case X86::INC64_16r:
2056     addRegOffset(MIB, leaInReg, true, 1);
2057     break;
2058   case X86::DEC16r:
2059   case X86::DEC64_16r:
2060     addRegOffset(MIB, leaInReg, true, -1);
2061     break;
2062   case X86::ADD16ri:
2063   case X86::ADD16ri8:
2064   case X86::ADD16ri_DB:
2065   case X86::ADD16ri8_DB:
2066     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2067     break;
2068   case X86::ADD16rr:
2069   case X86::ADD16rr_DB: {
2070     unsigned Src2 = MI->getOperand(2).getReg();
2071     bool isKill2 = MI->getOperand(2).isKill();
2072     unsigned leaInReg2 = 0;
2073     MachineInstr *InsMI2 = nullptr;
2074     if (Src == Src2) {
2075       // ADD16rr %reg1028<kill>, %reg1028
2076       // just a single insert_subreg.
2077       addRegReg(MIB, leaInReg, true, leaInReg, false);
2078     } else {
2079       if (Subtarget.is64Bit())
2080         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2081       else
2082         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2083       // Build and insert into an implicit UNDEF value. This is OK because
2084       // well be shifting and then extracting the lower 16-bits.
2085       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2086       InsMI2 =
2087         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2088         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2089         .addReg(Src2, getKillRegState(isKill2));
2090       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2091     }
2092     if (LV && isKill2 && InsMI2)
2093       LV->replaceKillInstruction(Src2, MI, InsMI2);
2094     break;
2095   }
2096   }
2097
2098   MachineInstr *NewMI = MIB;
2099   MachineInstr *ExtMI =
2100     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2101     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2102     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2103
2104   if (LV) {
2105     // Update live variables
2106     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2107     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2108     if (isKill)
2109       LV->replaceKillInstruction(Src, MI, InsMI);
2110     if (isDead)
2111       LV->replaceKillInstruction(Dest, MI, ExtMI);
2112   }
2113
2114   return ExtMI;
2115 }
2116
2117 /// convertToThreeAddress - This method must be implemented by targets that
2118 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2119 /// may be able to convert a two-address instruction into a true
2120 /// three-address instruction on demand.  This allows the X86 target (for
2121 /// example) to convert ADD and SHL instructions into LEA instructions if they
2122 /// would require register copies due to two-addressness.
2123 ///
2124 /// This method returns a null pointer if the transformation cannot be
2125 /// performed, otherwise it returns the new instruction.
2126 ///
2127 MachineInstr *
2128 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2129                                     MachineBasicBlock::iterator &MBBI,
2130                                     LiveVariables *LV) const {
2131   MachineInstr *MI = MBBI;
2132
2133   // The following opcodes also sets the condition code register(s). Only
2134   // convert them to equivalent lea if the condition code register def's
2135   // are dead!
2136   if (hasLiveCondCodeDef(MI))
2137     return nullptr;
2138
2139   MachineFunction &MF = *MI->getParent()->getParent();
2140   // All instructions input are two-addr instructions.  Get the known operands.
2141   const MachineOperand &Dest = MI->getOperand(0);
2142   const MachineOperand &Src = MI->getOperand(1);
2143
2144   MachineInstr *NewMI = nullptr;
2145   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2146   // we have better subtarget support, enable the 16-bit LEA generation here.
2147   // 16-bit LEA is also slow on Core2.
2148   bool DisableLEA16 = true;
2149   bool is64Bit = Subtarget.is64Bit();
2150
2151   unsigned MIOpc = MI->getOpcode();
2152   switch (MIOpc) {
2153   case X86::SHL64ri: {
2154     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2155     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2156     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2157
2158     // LEA can't handle RSP.
2159     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2160         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2161                                            &X86::GR64_NOSPRegClass))
2162       return nullptr;
2163
2164     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2165       .addOperand(Dest)
2166       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2167     break;
2168   }
2169   case X86::SHL32ri: {
2170     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2171     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2172     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2173
2174     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2175
2176     // LEA can't handle ESP.
2177     bool isKill, isUndef;
2178     unsigned SrcReg;
2179     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2180     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2181                         SrcReg, isKill, isUndef, ImplicitOp))
2182       return nullptr;
2183
2184     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2185       .addOperand(Dest)
2186       .addReg(0).addImm(1 << ShAmt)
2187       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2188       .addImm(0).addReg(0);
2189     if (ImplicitOp.getReg() != 0)
2190       MIB.addOperand(ImplicitOp);
2191     NewMI = MIB;
2192
2193     break;
2194   }
2195   case X86::SHL16ri: {
2196     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2197     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2198     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2199
2200     if (DisableLEA16)
2201       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2202     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2203       .addOperand(Dest)
2204       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2205     break;
2206   }
2207   default: {
2208
2209     switch (MIOpc) {
2210     default: return nullptr;
2211     case X86::INC64r:
2212     case X86::INC32r:
2213     case X86::INC64_32r: {
2214       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2215       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2216         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2217       bool isKill, isUndef;
2218       unsigned SrcReg;
2219       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2220       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2221                           SrcReg, isKill, isUndef, ImplicitOp))
2222         return nullptr;
2223
2224       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2225           .addOperand(Dest)
2226           .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2227       if (ImplicitOp.getReg() != 0)
2228         MIB.addOperand(ImplicitOp);
2229
2230       NewMI = addOffset(MIB, 1);
2231       break;
2232     }
2233     case X86::INC16r:
2234     case X86::INC64_16r:
2235       if (DisableLEA16)
2236         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2237                        : nullptr;
2238       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2239       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2240                         .addOperand(Dest).addOperand(Src), 1);
2241       break;
2242     case X86::DEC64r:
2243     case X86::DEC32r:
2244     case X86::DEC64_32r: {
2245       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2246       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2247         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2248
2249       bool isKill, isUndef;
2250       unsigned SrcReg;
2251       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2252       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2253                           SrcReg, isKill, isUndef, ImplicitOp))
2254         return nullptr;
2255
2256       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2257           .addOperand(Dest)
2258           .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2259       if (ImplicitOp.getReg() != 0)
2260         MIB.addOperand(ImplicitOp);
2261
2262       NewMI = addOffset(MIB, -1);
2263
2264       break;
2265     }
2266     case X86::DEC16r:
2267     case X86::DEC64_16r:
2268       if (DisableLEA16)
2269         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2270                        : nullptr;
2271       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2272       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2273                         .addOperand(Dest).addOperand(Src), -1);
2274       break;
2275     case X86::ADD64rr:
2276     case X86::ADD64rr_DB:
2277     case X86::ADD32rr:
2278     case X86::ADD32rr_DB: {
2279       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2280       unsigned Opc;
2281       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2282         Opc = X86::LEA64r;
2283       else
2284         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2285
2286       bool isKill, isUndef;
2287       unsigned SrcReg;
2288       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2289       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2290                           SrcReg, isKill, isUndef, ImplicitOp))
2291         return nullptr;
2292
2293       const MachineOperand &Src2 = MI->getOperand(2);
2294       bool isKill2, isUndef2;
2295       unsigned SrcReg2;
2296       MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2297       if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2298                           SrcReg2, isKill2, isUndef2, ImplicitOp2))
2299         return nullptr;
2300
2301       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2302         .addOperand(Dest);
2303       if (ImplicitOp.getReg() != 0)
2304         MIB.addOperand(ImplicitOp);
2305       if (ImplicitOp2.getReg() != 0)
2306         MIB.addOperand(ImplicitOp2);
2307
2308       NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2309
2310       // Preserve undefness of the operands.
2311       NewMI->getOperand(1).setIsUndef(isUndef);
2312       NewMI->getOperand(3).setIsUndef(isUndef2);
2313
2314       if (LV && Src2.isKill())
2315         LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2316       break;
2317     }
2318     case X86::ADD16rr:
2319     case X86::ADD16rr_DB: {
2320       if (DisableLEA16)
2321         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2322                        : nullptr;
2323       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2324       unsigned Src2 = MI->getOperand(2).getReg();
2325       bool isKill2 = MI->getOperand(2).isKill();
2326       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2327                         .addOperand(Dest),
2328                         Src.getReg(), Src.isKill(), Src2, isKill2);
2329
2330       // Preserve undefness of the operands.
2331       bool isUndef = MI->getOperand(1).isUndef();
2332       bool isUndef2 = MI->getOperand(2).isUndef();
2333       NewMI->getOperand(1).setIsUndef(isUndef);
2334       NewMI->getOperand(3).setIsUndef(isUndef2);
2335
2336       if (LV && isKill2)
2337         LV->replaceKillInstruction(Src2, MI, NewMI);
2338       break;
2339     }
2340     case X86::ADD64ri32:
2341     case X86::ADD64ri8:
2342     case X86::ADD64ri32_DB:
2343     case X86::ADD64ri8_DB:
2344       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2345       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2346                         .addOperand(Dest).addOperand(Src),
2347                         MI->getOperand(2).getImm());
2348       break;
2349     case X86::ADD32ri:
2350     case X86::ADD32ri8:
2351     case X86::ADD32ri_DB:
2352     case X86::ADD32ri8_DB: {
2353       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2354       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2355
2356       bool isKill, isUndef;
2357       unsigned SrcReg;
2358       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2359       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2360                           SrcReg, isKill, isUndef, ImplicitOp))
2361         return nullptr;
2362
2363       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2364           .addOperand(Dest)
2365           .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2366       if (ImplicitOp.getReg() != 0)
2367         MIB.addOperand(ImplicitOp);
2368
2369       NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2370       break;
2371     }
2372     case X86::ADD16ri:
2373     case X86::ADD16ri8:
2374     case X86::ADD16ri_DB:
2375     case X86::ADD16ri8_DB:
2376       if (DisableLEA16)
2377         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2378                        : nullptr;
2379       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2380       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2381                         .addOperand(Dest).addOperand(Src),
2382                         MI->getOperand(2).getImm());
2383       break;
2384     }
2385   }
2386   }
2387
2388   if (!NewMI) return nullptr;
2389
2390   if (LV) {  // Update live variables
2391     if (Src.isKill())
2392       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2393     if (Dest.isDead())
2394       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2395   }
2396
2397   MFI->insert(MBBI, NewMI);          // Insert the new inst
2398   return NewMI;
2399 }
2400
2401 /// commuteInstruction - We have a few instructions that must be hacked on to
2402 /// commute them.
2403 ///
2404 MachineInstr *
2405 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2406   switch (MI->getOpcode()) {
2407   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2408   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2409   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2410   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2411   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2412   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2413     unsigned Opc;
2414     unsigned Size;
2415     switch (MI->getOpcode()) {
2416     default: llvm_unreachable("Unreachable!");
2417     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2418     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2419     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2420     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2421     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2422     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2423     }
2424     unsigned Amt = MI->getOperand(3).getImm();
2425     if (NewMI) {
2426       MachineFunction &MF = *MI->getParent()->getParent();
2427       MI = MF.CloneMachineInstr(MI);
2428       NewMI = false;
2429     }
2430     MI->setDesc(get(Opc));
2431     MI->getOperand(3).setImm(Size-Amt);
2432     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2433   }
2434   case X86::BLENDPDrri:
2435   case X86::BLENDPSrri:
2436   case X86::PBLENDWrri:
2437   case X86::VBLENDPDrri:
2438   case X86::VBLENDPSrri:
2439   case X86::VBLENDPDYrri:
2440   case X86::VBLENDPSYrri:
2441   case X86::VPBLENDDrri:
2442   case X86::VPBLENDWrri:
2443   case X86::VPBLENDDYrri:
2444   case X86::VPBLENDWYrri:{
2445     unsigned Mask;
2446     switch (MI->getOpcode()) {
2447     default: llvm_unreachable("Unreachable!");
2448     case X86::BLENDPDrri:    Mask = 0x03; break;
2449     case X86::BLENDPSrri:    Mask = 0x0F; break;
2450     case X86::PBLENDWrri:    Mask = 0xFF; break;
2451     case X86::VBLENDPDrri:   Mask = 0x03; break;
2452     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2453     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2454     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2455     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2456     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2457     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2458     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2459     }
2460     // Only the least significant bits of Imm are used.
2461     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2462     if (NewMI) {
2463       MachineFunction &MF = *MI->getParent()->getParent();
2464       MI = MF.CloneMachineInstr(MI);
2465       NewMI = false;
2466     }
2467     MI->getOperand(3).setImm(Mask ^ Imm);
2468     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2469   }
2470   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2471   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2472   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2473   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2474   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2475   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2476   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2477   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2478   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2479   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2480   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2481   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2482   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2483   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2484   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2485   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2486     unsigned Opc;
2487     switch (MI->getOpcode()) {
2488     default: llvm_unreachable("Unreachable!");
2489     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2490     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2491     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2492     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2493     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2494     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2495     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2496     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2497     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2498     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2499     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2500     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2501     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2502     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2503     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2504     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2505     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2506     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2507     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2508     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2509     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2510     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2511     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2512     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2513     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2514     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2515     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2516     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2517     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2518     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2519     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2520     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2521     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2522     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2523     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2524     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2525     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2526     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2527     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2528     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2529     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2530     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2531     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2532     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2533     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2534     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2535     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2536     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2537     }
2538     if (NewMI) {
2539       MachineFunction &MF = *MI->getParent()->getParent();
2540       MI = MF.CloneMachineInstr(MI);
2541       NewMI = false;
2542     }
2543     MI->setDesc(get(Opc));
2544     // Fallthrough intended.
2545   }
2546   default:
2547     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2548   }
2549 }
2550
2551 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
2552                                          unsigned &SrcOpIdx2) const {
2553   switch (MI->getOpcode()) {
2554     case X86::BLENDPDrri:
2555     case X86::BLENDPSrri:
2556     case X86::PBLENDWrri:
2557     case X86::VBLENDPDrri:
2558     case X86::VBLENDPSrri:
2559     case X86::VBLENDPDYrri:
2560     case X86::VBLENDPSYrri:
2561     case X86::VPBLENDDrri:
2562     case X86::VPBLENDDYrri:
2563     case X86::VPBLENDWrri:
2564     case X86::VPBLENDWYrri:
2565       SrcOpIdx1 = 1;
2566       SrcOpIdx2 = 2;
2567       return true;
2568     case X86::VFMADDPDr231r:
2569     case X86::VFMADDPSr231r:
2570     case X86::VFMADDSDr231r:
2571     case X86::VFMADDSSr231r:
2572     case X86::VFMSUBPDr231r:
2573     case X86::VFMSUBPSr231r:
2574     case X86::VFMSUBSDr231r:
2575     case X86::VFMSUBSSr231r:
2576     case X86::VFNMADDPDr231r:
2577     case X86::VFNMADDPSr231r:
2578     case X86::VFNMADDSDr231r:
2579     case X86::VFNMADDSSr231r:
2580     case X86::VFNMSUBPDr231r:
2581     case X86::VFNMSUBPSr231r:
2582     case X86::VFNMSUBSDr231r:
2583     case X86::VFNMSUBSSr231r:
2584     case X86::VFMADDPDr231rY:
2585     case X86::VFMADDPSr231rY:
2586     case X86::VFMSUBPDr231rY:
2587     case X86::VFMSUBPSr231rY:
2588     case X86::VFNMADDPDr231rY:
2589     case X86::VFNMADDPSr231rY:
2590     case X86::VFNMSUBPDr231rY:
2591     case X86::VFNMSUBPSr231rY:
2592       SrcOpIdx1 = 2;
2593       SrcOpIdx2 = 3;
2594       return true;
2595     default:
2596       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
2597   }
2598 }
2599
2600 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
2601   switch (BrOpc) {
2602   default: return X86::COND_INVALID;
2603   case X86::JE_4:  return X86::COND_E;
2604   case X86::JNE_4: return X86::COND_NE;
2605   case X86::JL_4:  return X86::COND_L;
2606   case X86::JLE_4: return X86::COND_LE;
2607   case X86::JG_4:  return X86::COND_G;
2608   case X86::JGE_4: return X86::COND_GE;
2609   case X86::JB_4:  return X86::COND_B;
2610   case X86::JBE_4: return X86::COND_BE;
2611   case X86::JA_4:  return X86::COND_A;
2612   case X86::JAE_4: return X86::COND_AE;
2613   case X86::JS_4:  return X86::COND_S;
2614   case X86::JNS_4: return X86::COND_NS;
2615   case X86::JP_4:  return X86::COND_P;
2616   case X86::JNP_4: return X86::COND_NP;
2617   case X86::JO_4:  return X86::COND_O;
2618   case X86::JNO_4: return X86::COND_NO;
2619   }
2620 }
2621
2622 /// getCondFromSETOpc - return condition code of a SET opcode.
2623 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
2624   switch (Opc) {
2625   default: return X86::COND_INVALID;
2626   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2627   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2628   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2629   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2630   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2631   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2632   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2633   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2634   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2635   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2636   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2637   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2638   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2639   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2640   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2641   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2642   }
2643 }
2644
2645 /// getCondFromCmovOpc - return condition code of a CMov opcode.
2646 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2647   switch (Opc) {
2648   default: return X86::COND_INVALID;
2649   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2650   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2651     return X86::COND_A;
2652   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2653   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2654     return X86::COND_AE;
2655   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2656   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2657     return X86::COND_B;
2658   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2659   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2660     return X86::COND_BE;
2661   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2662   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2663     return X86::COND_E;
2664   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2665   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2666     return X86::COND_G;
2667   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2668   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2669     return X86::COND_GE;
2670   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2671   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2672     return X86::COND_L;
2673   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2674   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2675     return X86::COND_LE;
2676   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2677   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2678     return X86::COND_NE;
2679   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2680   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2681     return X86::COND_NO;
2682   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
2683   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
2684     return X86::COND_NP;
2685   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
2686   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
2687     return X86::COND_NS;
2688   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
2689   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
2690     return X86::COND_O;
2691   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
2692   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
2693     return X86::COND_P;
2694   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
2695   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
2696     return X86::COND_S;
2697   }
2698 }
2699
2700 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
2701   switch (CC) {
2702   default: llvm_unreachable("Illegal condition code!");
2703   case X86::COND_E:  return X86::JE_4;
2704   case X86::COND_NE: return X86::JNE_4;
2705   case X86::COND_L:  return X86::JL_4;
2706   case X86::COND_LE: return X86::JLE_4;
2707   case X86::COND_G:  return X86::JG_4;
2708   case X86::COND_GE: return X86::JGE_4;
2709   case X86::COND_B:  return X86::JB_4;
2710   case X86::COND_BE: return X86::JBE_4;
2711   case X86::COND_A:  return X86::JA_4;
2712   case X86::COND_AE: return X86::JAE_4;
2713   case X86::COND_S:  return X86::JS_4;
2714   case X86::COND_NS: return X86::JNS_4;
2715   case X86::COND_P:  return X86::JP_4;
2716   case X86::COND_NP: return X86::JNP_4;
2717   case X86::COND_O:  return X86::JO_4;
2718   case X86::COND_NO: return X86::JNO_4;
2719   }
2720 }
2721
2722 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
2723 /// e.g. turning COND_E to COND_NE.
2724 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
2725   switch (CC) {
2726   default: llvm_unreachable("Illegal condition code!");
2727   case X86::COND_E:  return X86::COND_NE;
2728   case X86::COND_NE: return X86::COND_E;
2729   case X86::COND_L:  return X86::COND_GE;
2730   case X86::COND_LE: return X86::COND_G;
2731   case X86::COND_G:  return X86::COND_LE;
2732   case X86::COND_GE: return X86::COND_L;
2733   case X86::COND_B:  return X86::COND_AE;
2734   case X86::COND_BE: return X86::COND_A;
2735   case X86::COND_A:  return X86::COND_BE;
2736   case X86::COND_AE: return X86::COND_B;
2737   case X86::COND_S:  return X86::COND_NS;
2738   case X86::COND_NS: return X86::COND_S;
2739   case X86::COND_P:  return X86::COND_NP;
2740   case X86::COND_NP: return X86::COND_P;
2741   case X86::COND_O:  return X86::COND_NO;
2742   case X86::COND_NO: return X86::COND_O;
2743   }
2744 }
2745
2746 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2747 /// the condition code if we modify the instructions such that flags are
2748 /// set by MI(b,a).
2749 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
2750   switch (CC) {
2751   default: return X86::COND_INVALID;
2752   case X86::COND_E:  return X86::COND_E;
2753   case X86::COND_NE: return X86::COND_NE;
2754   case X86::COND_L:  return X86::COND_G;
2755   case X86::COND_LE: return X86::COND_GE;
2756   case X86::COND_G:  return X86::COND_L;
2757   case X86::COND_GE: return X86::COND_LE;
2758   case X86::COND_B:  return X86::COND_A;
2759   case X86::COND_BE: return X86::COND_AE;
2760   case X86::COND_A:  return X86::COND_B;
2761   case X86::COND_AE: return X86::COND_BE;
2762   }
2763 }
2764
2765 /// getSETFromCond - Return a set opcode for the given condition and
2766 /// whether it has memory operand.
2767 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
2768   static const uint16_t Opc[16][2] = {
2769     { X86::SETAr,  X86::SETAm  },
2770     { X86::SETAEr, X86::SETAEm },
2771     { X86::SETBr,  X86::SETBm  },
2772     { X86::SETBEr, X86::SETBEm },
2773     { X86::SETEr,  X86::SETEm  },
2774     { X86::SETGr,  X86::SETGm  },
2775     { X86::SETGEr, X86::SETGEm },
2776     { X86::SETLr,  X86::SETLm  },
2777     { X86::SETLEr, X86::SETLEm },
2778     { X86::SETNEr, X86::SETNEm },
2779     { X86::SETNOr, X86::SETNOm },
2780     { X86::SETNPr, X86::SETNPm },
2781     { X86::SETNSr, X86::SETNSm },
2782     { X86::SETOr,  X86::SETOm  },
2783     { X86::SETPr,  X86::SETPm  },
2784     { X86::SETSr,  X86::SETSm  }
2785   };
2786
2787   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
2788   return Opc[CC][HasMemoryOperand ? 1 : 0];
2789 }
2790
2791 /// getCMovFromCond - Return a cmov opcode for the given condition,
2792 /// register size in bytes, and operand type.
2793 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
2794                               bool HasMemoryOperand) {
2795   static const uint16_t Opc[32][3] = {
2796     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
2797     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
2798     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
2799     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
2800     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
2801     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
2802     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
2803     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
2804     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
2805     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
2806     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
2807     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
2808     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
2809     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
2810     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
2811     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
2812     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
2813     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
2814     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
2815     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
2816     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
2817     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
2818     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
2819     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
2820     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
2821     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
2822     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
2823     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
2824     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
2825     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
2826     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
2827     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
2828   };
2829
2830   assert(CC < 16 && "Can only handle standard cond codes");
2831   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
2832   switch(RegBytes) {
2833   default: llvm_unreachable("Illegal register size!");
2834   case 2: return Opc[Idx][0];
2835   case 4: return Opc[Idx][1];
2836   case 8: return Opc[Idx][2];
2837   }
2838 }
2839
2840 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
2841   if (!MI->isTerminator()) return false;
2842
2843   // Conditional branch is a special case.
2844   if (MI->isBranch() && !MI->isBarrier())
2845     return true;
2846   if (!MI->isPredicable())
2847     return true;
2848   return !isPredicated(MI);
2849 }
2850
2851 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
2852                                  MachineBasicBlock *&TBB,
2853                                  MachineBasicBlock *&FBB,
2854                                  SmallVectorImpl<MachineOperand> &Cond,
2855                                  bool AllowModify) const {
2856   // Start from the bottom of the block and work up, examining the
2857   // terminator instructions.
2858   MachineBasicBlock::iterator I = MBB.end();
2859   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
2860   while (I != MBB.begin()) {
2861     --I;
2862     if (I->isDebugValue())
2863       continue;
2864
2865     // Working from the bottom, when we see a non-terminator instruction, we're
2866     // done.
2867     if (!isUnpredicatedTerminator(I))
2868       break;
2869
2870     // A terminator that isn't a branch can't easily be handled by this
2871     // analysis.
2872     if (!I->isBranch())
2873       return true;
2874
2875     // Handle unconditional branches.
2876     if (I->getOpcode() == X86::JMP_4) {
2877       UnCondBrIter = I;
2878
2879       if (!AllowModify) {
2880         TBB = I->getOperand(0).getMBB();
2881         continue;
2882       }
2883
2884       // If the block has any instructions after a JMP, delete them.
2885       while (std::next(I) != MBB.end())
2886         std::next(I)->eraseFromParent();
2887
2888       Cond.clear();
2889       FBB = nullptr;
2890
2891       // Delete the JMP if it's equivalent to a fall-through.
2892       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
2893         TBB = nullptr;
2894         I->eraseFromParent();
2895         I = MBB.end();
2896         UnCondBrIter = MBB.end();
2897         continue;
2898       }
2899
2900       // TBB is used to indicate the unconditional destination.
2901       TBB = I->getOperand(0).getMBB();
2902       continue;
2903     }
2904
2905     // Handle conditional branches.
2906     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
2907     if (BranchCode == X86::COND_INVALID)
2908       return true;  // Can't handle indirect branch.
2909
2910     // Working from the bottom, handle the first conditional branch.
2911     if (Cond.empty()) {
2912       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
2913       if (AllowModify && UnCondBrIter != MBB.end() &&
2914           MBB.isLayoutSuccessor(TargetBB)) {
2915         // If we can modify the code and it ends in something like:
2916         //
2917         //     jCC L1
2918         //     jmp L2
2919         //   L1:
2920         //     ...
2921         //   L2:
2922         //
2923         // Then we can change this to:
2924         //
2925         //     jnCC L2
2926         //   L1:
2927         //     ...
2928         //   L2:
2929         //
2930         // Which is a bit more efficient.
2931         // We conditionally jump to the fall-through block.
2932         BranchCode = GetOppositeBranchCondition(BranchCode);
2933         unsigned JNCC = GetCondBranchFromCond(BranchCode);
2934         MachineBasicBlock::iterator OldInst = I;
2935
2936         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
2937           .addMBB(UnCondBrIter->getOperand(0).getMBB());
2938         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
2939           .addMBB(TargetBB);
2940
2941         OldInst->eraseFromParent();
2942         UnCondBrIter->eraseFromParent();
2943
2944         // Restart the analysis.
2945         UnCondBrIter = MBB.end();
2946         I = MBB.end();
2947         continue;
2948       }
2949
2950       FBB = TBB;
2951       TBB = I->getOperand(0).getMBB();
2952       Cond.push_back(MachineOperand::CreateImm(BranchCode));
2953       continue;
2954     }
2955
2956     // Handle subsequent conditional branches. Only handle the case where all
2957     // conditional branches branch to the same destination and their condition
2958     // opcodes fit one of the special multi-branch idioms.
2959     assert(Cond.size() == 1);
2960     assert(TBB);
2961
2962     // Only handle the case where all conditional branches branch to the same
2963     // destination.
2964     if (TBB != I->getOperand(0).getMBB())
2965       return true;
2966
2967     // If the conditions are the same, we can leave them alone.
2968     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
2969     if (OldBranchCode == BranchCode)
2970       continue;
2971
2972     // If they differ, see if they fit one of the known patterns. Theoretically,
2973     // we could handle more patterns here, but we shouldn't expect to see them
2974     // if instruction selection has done a reasonable job.
2975     if ((OldBranchCode == X86::COND_NP &&
2976          BranchCode == X86::COND_E) ||
2977         (OldBranchCode == X86::COND_E &&
2978          BranchCode == X86::COND_NP))
2979       BranchCode = X86::COND_NP_OR_E;
2980     else if ((OldBranchCode == X86::COND_P &&
2981               BranchCode == X86::COND_NE) ||
2982              (OldBranchCode == X86::COND_NE &&
2983               BranchCode == X86::COND_P))
2984       BranchCode = X86::COND_NE_OR_P;
2985     else
2986       return true;
2987
2988     // Update the MachineOperand.
2989     Cond[0].setImm(BranchCode);
2990   }
2991
2992   return false;
2993 }
2994
2995 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
2996   MachineBasicBlock::iterator I = MBB.end();
2997   unsigned Count = 0;
2998
2999   while (I != MBB.begin()) {
3000     --I;
3001     if (I->isDebugValue())
3002       continue;
3003     if (I->getOpcode() != X86::JMP_4 &&
3004         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3005       break;
3006     // Remove the branch.
3007     I->eraseFromParent();
3008     I = MBB.end();
3009     ++Count;
3010   }
3011
3012   return Count;
3013 }
3014
3015 unsigned
3016 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3017                            MachineBasicBlock *FBB,
3018                            const SmallVectorImpl<MachineOperand> &Cond,
3019                            DebugLoc DL) const {
3020   // Shouldn't be a fall through.
3021   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3022   assert((Cond.size() == 1 || Cond.size() == 0) &&
3023          "X86 branch conditions have one component!");
3024
3025   if (Cond.empty()) {
3026     // Unconditional branch?
3027     assert(!FBB && "Unconditional branch with multiple successors!");
3028     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
3029     return 1;
3030   }
3031
3032   // Conditional branch.
3033   unsigned Count = 0;
3034   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3035   switch (CC) {
3036   case X86::COND_NP_OR_E:
3037     // Synthesize NP_OR_E with two branches.
3038     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
3039     ++Count;
3040     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
3041     ++Count;
3042     break;
3043   case X86::COND_NE_OR_P:
3044     // Synthesize NE_OR_P with two branches.
3045     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
3046     ++Count;
3047     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
3048     ++Count;
3049     break;
3050   default: {
3051     unsigned Opc = GetCondBranchFromCond(CC);
3052     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3053     ++Count;
3054   }
3055   }
3056   if (FBB) {
3057     // Two-way Conditional branch. Insert the second branch.
3058     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
3059     ++Count;
3060   }
3061   return Count;
3062 }
3063
3064 bool X86InstrInfo::
3065 canInsertSelect(const MachineBasicBlock &MBB,
3066                 const SmallVectorImpl<MachineOperand> &Cond,
3067                 unsigned TrueReg, unsigned FalseReg,
3068                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3069   // Not all subtargets have cmov instructions.
3070   if (!Subtarget.hasCMov())
3071     return false;
3072   if (Cond.size() != 1)
3073     return false;
3074   // We cannot do the composite conditions, at least not in SSA form.
3075   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3076     return false;
3077
3078   // Check register classes.
3079   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3080   const TargetRegisterClass *RC =
3081     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3082   if (!RC)
3083     return false;
3084
3085   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3086   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3087       X86::GR32RegClass.hasSubClassEq(RC) ||
3088       X86::GR64RegClass.hasSubClassEq(RC)) {
3089     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3090     // Bridge. Probably Ivy Bridge as well.
3091     CondCycles = 2;
3092     TrueCycles = 2;
3093     FalseCycles = 2;
3094     return true;
3095   }
3096
3097   // Can't do vectors.
3098   return false;
3099 }
3100
3101 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3102                                 MachineBasicBlock::iterator I, DebugLoc DL,
3103                                 unsigned DstReg,
3104                                 const SmallVectorImpl<MachineOperand> &Cond,
3105                                 unsigned TrueReg, unsigned FalseReg) const {
3106    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3107    assert(Cond.size() == 1 && "Invalid Cond array");
3108    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3109                                   MRI.getRegClass(DstReg)->getSize(),
3110                                   false/*HasMemoryOperand*/);
3111    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3112 }
3113
3114 /// isHReg - Test if the given register is a physical h register.
3115 static bool isHReg(unsigned Reg) {
3116   return X86::GR8_ABCD_HRegClass.contains(Reg);
3117 }
3118
3119 // Try and copy between VR128/VR64 and GR64 registers.
3120 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3121                                         const X86Subtarget &Subtarget) {
3122
3123   // SrcReg(VR128) -> DestReg(GR64)
3124   // SrcReg(VR64)  -> DestReg(GR64)
3125   // SrcReg(GR64)  -> DestReg(VR128)
3126   // SrcReg(GR64)  -> DestReg(VR64)
3127
3128   bool HasAVX = Subtarget.hasAVX();
3129   bool HasAVX512 = Subtarget.hasAVX512();
3130   if (X86::GR64RegClass.contains(DestReg)) {
3131     if (X86::VR128XRegClass.contains(SrcReg))
3132       // Copy from a VR128 register to a GR64 register.
3133       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3134                                                X86::MOVPQIto64rr);
3135     if (X86::VR64RegClass.contains(SrcReg))
3136       // Copy from a VR64 register to a GR64 register.
3137       return X86::MOVSDto64rr;
3138   } else if (X86::GR64RegClass.contains(SrcReg)) {
3139     // Copy from a GR64 register to a VR128 register.
3140     if (X86::VR128XRegClass.contains(DestReg))
3141       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3142                                                X86::MOV64toPQIrr);
3143     // Copy from a GR64 register to a VR64 register.
3144     if (X86::VR64RegClass.contains(DestReg))
3145       return X86::MOV64toSDrr;
3146   }
3147
3148   // SrcReg(FR32) -> DestReg(GR32)
3149   // SrcReg(GR32) -> DestReg(FR32)
3150
3151   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3152     // Copy from a FR32 register to a GR32 register.
3153     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3154
3155   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3156     // Copy from a GR32 register to a FR32 register.
3157     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3158   return 0;
3159 }
3160
3161 inline static bool MaskRegClassContains(unsigned Reg) {
3162   return X86::VK8RegClass.contains(Reg) ||
3163          X86::VK16RegClass.contains(Reg) ||
3164          X86::VK32RegClass.contains(Reg) ||
3165          X86::VK64RegClass.contains(Reg) ||
3166          X86::VK1RegClass.contains(Reg);
3167 }
3168 static
3169 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3170   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3171       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3172       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3173      DestReg = get512BitSuperRegister(DestReg);
3174      SrcReg = get512BitSuperRegister(SrcReg);
3175      return X86::VMOVAPSZrr;
3176   }
3177   if (MaskRegClassContains(DestReg) &&
3178       MaskRegClassContains(SrcReg))
3179     return X86::KMOVWkk;
3180   if (MaskRegClassContains(DestReg) &&
3181       (X86::GR32RegClass.contains(SrcReg) ||
3182        X86::GR16RegClass.contains(SrcReg) ||
3183        X86::GR8RegClass.contains(SrcReg))) {
3184     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3185     return X86::KMOVWkr;
3186   }
3187   if ((X86::GR32RegClass.contains(DestReg) ||
3188        X86::GR16RegClass.contains(DestReg) ||
3189        X86::GR8RegClass.contains(DestReg)) &&
3190        MaskRegClassContains(SrcReg)) {
3191     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3192     return X86::KMOVWrk;
3193   }
3194   return 0;
3195 }
3196
3197 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3198                                MachineBasicBlock::iterator MI, DebugLoc DL,
3199                                unsigned DestReg, unsigned SrcReg,
3200                                bool KillSrc) const {
3201   // First deal with the normal symmetric copies.
3202   bool HasAVX = Subtarget.hasAVX();
3203   bool HasAVX512 = Subtarget.hasAVX512();
3204   unsigned Opc = 0;
3205   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3206     Opc = X86::MOV64rr;
3207   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3208     Opc = X86::MOV32rr;
3209   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3210     Opc = X86::MOV16rr;
3211   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3212     // Copying to or from a physical H register on x86-64 requires a NOREX
3213     // move.  Otherwise use a normal move.
3214     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3215         Subtarget.is64Bit()) {
3216       Opc = X86::MOV8rr_NOREX;
3217       // Both operands must be encodable without an REX prefix.
3218       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3219              "8-bit H register can not be copied outside GR8_NOREX");
3220     } else
3221       Opc = X86::MOV8rr;
3222   }
3223   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3224     Opc = X86::MMX_MOVQ64rr;
3225   else if (HasAVX512)
3226     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3227   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3228     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3229   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3230     Opc = X86::VMOVAPSYrr;
3231   if (!Opc)
3232     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3233
3234   if (Opc) {
3235     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3236       .addReg(SrcReg, getKillRegState(KillSrc));
3237     return;
3238   }
3239
3240   // Moving EFLAGS to / from another register requires a push and a pop.
3241   // Notice that we have to adjust the stack if we don't want to clobber the
3242   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3243   if (SrcReg == X86::EFLAGS) {
3244     if (X86::GR64RegClass.contains(DestReg)) {
3245       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3246       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3247       return;
3248     }
3249     if (X86::GR32RegClass.contains(DestReg)) {
3250       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3251       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3252       return;
3253     }
3254   }
3255   if (DestReg == X86::EFLAGS) {
3256     if (X86::GR64RegClass.contains(SrcReg)) {
3257       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3258         .addReg(SrcReg, getKillRegState(KillSrc));
3259       BuildMI(MBB, MI, DL, get(X86::POPF64));
3260       return;
3261     }
3262     if (X86::GR32RegClass.contains(SrcReg)) {
3263       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3264         .addReg(SrcReg, getKillRegState(KillSrc));
3265       BuildMI(MBB, MI, DL, get(X86::POPF32));
3266       return;
3267     }
3268   }
3269
3270   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3271                << " to " << RI.getName(DestReg) << '\n');
3272   llvm_unreachable("Cannot emit physreg copy instruction");
3273 }
3274
3275 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3276                                       const TargetRegisterClass *RC,
3277                                       bool isStackAligned,
3278                                       const X86Subtarget &STI,
3279                                       bool load) {
3280   if (STI.hasAVX512()) {
3281     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3282       X86::VK16RegClass.hasSubClassEq(RC))
3283       return load ? X86::KMOVWkm : X86::KMOVWmk;
3284     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3285       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3286     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3287       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3288     if (X86::VR512RegClass.hasSubClassEq(RC))
3289       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3290   }
3291
3292   bool HasAVX = STI.hasAVX();
3293   switch (RC->getSize()) {
3294   default:
3295     llvm_unreachable("Unknown spill size");
3296   case 1:
3297     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3298     if (STI.is64Bit())
3299       // Copying to or from a physical H register on x86-64 requires a NOREX
3300       // move.  Otherwise use a normal move.
3301       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3302         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3303     return load ? X86::MOV8rm : X86::MOV8mr;
3304   case 2:
3305     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3306     return load ? X86::MOV16rm : X86::MOV16mr;
3307   case 4:
3308     if (X86::GR32RegClass.hasSubClassEq(RC))
3309       return load ? X86::MOV32rm : X86::MOV32mr;
3310     if (X86::FR32RegClass.hasSubClassEq(RC))
3311       return load ?
3312         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3313         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3314     if (X86::RFP32RegClass.hasSubClassEq(RC))
3315       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3316     llvm_unreachable("Unknown 4-byte regclass");
3317   case 8:
3318     if (X86::GR64RegClass.hasSubClassEq(RC))
3319       return load ? X86::MOV64rm : X86::MOV64mr;
3320     if (X86::FR64RegClass.hasSubClassEq(RC))
3321       return load ?
3322         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3323         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3324     if (X86::VR64RegClass.hasSubClassEq(RC))
3325       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3326     if (X86::RFP64RegClass.hasSubClassEq(RC))
3327       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3328     llvm_unreachable("Unknown 8-byte regclass");
3329   case 10:
3330     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3331     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3332   case 16: {
3333     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
3334             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
3335     // If stack is realigned we can use aligned stores.
3336     if (isStackAligned)
3337       return load ?
3338         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3339         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3340     else
3341       return load ?
3342         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3343         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3344   }
3345   case 32:
3346     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
3347             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
3348     // If stack is realigned we can use aligned stores.
3349     if (isStackAligned)
3350       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3351     else
3352       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3353   case 64:
3354     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3355     if (isStackAligned)
3356       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3357     else
3358       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3359   }
3360 }
3361
3362 static unsigned getStoreRegOpcode(unsigned SrcReg,
3363                                   const TargetRegisterClass *RC,
3364                                   bool isStackAligned,
3365                                   const X86Subtarget &STI) {
3366   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3367 }
3368
3369
3370 static unsigned getLoadRegOpcode(unsigned DestReg,
3371                                  const TargetRegisterClass *RC,
3372                                  bool isStackAligned,
3373                                  const X86Subtarget &STI) {
3374   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3375 }
3376
3377 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3378                                        MachineBasicBlock::iterator MI,
3379                                        unsigned SrcReg, bool isKill, int FrameIdx,
3380                                        const TargetRegisterClass *RC,
3381                                        const TargetRegisterInfo *TRI) const {
3382   const MachineFunction &MF = *MBB.getParent();
3383   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3384          "Stack slot too small for store");
3385   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3386   bool isAligned = (MF.getTarget()
3387                         .getSubtargetImpl()
3388                         ->getFrameLowering()
3389                         ->getStackAlignment() >= Alignment) ||
3390                    RI.canRealignStack(MF);
3391   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3392   DebugLoc DL = MBB.findDebugLoc(MI);
3393   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3394     .addReg(SrcReg, getKillRegState(isKill));
3395 }
3396
3397 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3398                                   bool isKill,
3399                                   SmallVectorImpl<MachineOperand> &Addr,
3400                                   const TargetRegisterClass *RC,
3401                                   MachineInstr::mmo_iterator MMOBegin,
3402                                   MachineInstr::mmo_iterator MMOEnd,
3403                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3404   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3405   bool isAligned = MMOBegin != MMOEnd &&
3406                    (*MMOBegin)->getAlignment() >= Alignment;
3407   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3408   DebugLoc DL;
3409   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3410   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3411     MIB.addOperand(Addr[i]);
3412   MIB.addReg(SrcReg, getKillRegState(isKill));
3413   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3414   NewMIs.push_back(MIB);
3415 }
3416
3417
3418 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3419                                         MachineBasicBlock::iterator MI,
3420                                         unsigned DestReg, int FrameIdx,
3421                                         const TargetRegisterClass *RC,
3422                                         const TargetRegisterInfo *TRI) const {
3423   const MachineFunction &MF = *MBB.getParent();
3424   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3425   bool isAligned = (MF.getTarget()
3426                         .getSubtargetImpl()
3427                         ->getFrameLowering()
3428                         ->getStackAlignment() >= Alignment) ||
3429                    RI.canRealignStack(MF);
3430   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3431   DebugLoc DL = MBB.findDebugLoc(MI);
3432   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3433 }
3434
3435 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3436                                  SmallVectorImpl<MachineOperand> &Addr,
3437                                  const TargetRegisterClass *RC,
3438                                  MachineInstr::mmo_iterator MMOBegin,
3439                                  MachineInstr::mmo_iterator MMOEnd,
3440                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3441   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3442   bool isAligned = MMOBegin != MMOEnd &&
3443                    (*MMOBegin)->getAlignment() >= Alignment;
3444   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3445   DebugLoc DL;
3446   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3447   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3448     MIB.addOperand(Addr[i]);
3449   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3450   NewMIs.push_back(MIB);
3451 }
3452
3453 bool X86InstrInfo::
3454 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3455                int &CmpMask, int &CmpValue) const {
3456   switch (MI->getOpcode()) {
3457   default: break;
3458   case X86::CMP64ri32:
3459   case X86::CMP64ri8:
3460   case X86::CMP32ri:
3461   case X86::CMP32ri8:
3462   case X86::CMP16ri:
3463   case X86::CMP16ri8:
3464   case X86::CMP8ri:
3465     SrcReg = MI->getOperand(0).getReg();
3466     SrcReg2 = 0;
3467     CmpMask = ~0;
3468     CmpValue = MI->getOperand(1).getImm();
3469     return true;
3470   // A SUB can be used to perform comparison.
3471   case X86::SUB64rm:
3472   case X86::SUB32rm:
3473   case X86::SUB16rm:
3474   case X86::SUB8rm:
3475     SrcReg = MI->getOperand(1).getReg();
3476     SrcReg2 = 0;
3477     CmpMask = ~0;
3478     CmpValue = 0;
3479     return true;
3480   case X86::SUB64rr:
3481   case X86::SUB32rr:
3482   case X86::SUB16rr:
3483   case X86::SUB8rr:
3484     SrcReg = MI->getOperand(1).getReg();
3485     SrcReg2 = MI->getOperand(2).getReg();
3486     CmpMask = ~0;
3487     CmpValue = 0;
3488     return true;
3489   case X86::SUB64ri32:
3490   case X86::SUB64ri8:
3491   case X86::SUB32ri:
3492   case X86::SUB32ri8:
3493   case X86::SUB16ri:
3494   case X86::SUB16ri8:
3495   case X86::SUB8ri:
3496     SrcReg = MI->getOperand(1).getReg();
3497     SrcReg2 = 0;
3498     CmpMask = ~0;
3499     CmpValue = MI->getOperand(2).getImm();
3500     return true;
3501   case X86::CMP64rr:
3502   case X86::CMP32rr:
3503   case X86::CMP16rr:
3504   case X86::CMP8rr:
3505     SrcReg = MI->getOperand(0).getReg();
3506     SrcReg2 = MI->getOperand(1).getReg();
3507     CmpMask = ~0;
3508     CmpValue = 0;
3509     return true;
3510   case X86::TEST8rr:
3511   case X86::TEST16rr:
3512   case X86::TEST32rr:
3513   case X86::TEST64rr:
3514     SrcReg = MI->getOperand(0).getReg();
3515     if (MI->getOperand(1).getReg() != SrcReg) return false;
3516     // Compare against zero.
3517     SrcReg2 = 0;
3518     CmpMask = ~0;
3519     CmpValue = 0;
3520     return true;
3521   }
3522   return false;
3523 }
3524
3525 /// isRedundantFlagInstr - check whether the first instruction, whose only
3526 /// purpose is to update flags, can be made redundant.
3527 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3528 /// This function can be extended later on.
3529 /// SrcReg, SrcRegs: register operands for FlagI.
3530 /// ImmValue: immediate for FlagI if it takes an immediate.
3531 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3532                                         unsigned SrcReg2, int ImmValue,
3533                                         MachineInstr *OI) {
3534   if (((FlagI->getOpcode() == X86::CMP64rr &&
3535         OI->getOpcode() == X86::SUB64rr) ||
3536        (FlagI->getOpcode() == X86::CMP32rr &&
3537         OI->getOpcode() == X86::SUB32rr)||
3538        (FlagI->getOpcode() == X86::CMP16rr &&
3539         OI->getOpcode() == X86::SUB16rr)||
3540        (FlagI->getOpcode() == X86::CMP8rr &&
3541         OI->getOpcode() == X86::SUB8rr)) &&
3542       ((OI->getOperand(1).getReg() == SrcReg &&
3543         OI->getOperand(2).getReg() == SrcReg2) ||
3544        (OI->getOperand(1).getReg() == SrcReg2 &&
3545         OI->getOperand(2).getReg() == SrcReg)))
3546     return true;
3547
3548   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3549         OI->getOpcode() == X86::SUB64ri32) ||
3550        (FlagI->getOpcode() == X86::CMP64ri8 &&
3551         OI->getOpcode() == X86::SUB64ri8) ||
3552        (FlagI->getOpcode() == X86::CMP32ri &&
3553         OI->getOpcode() == X86::SUB32ri) ||
3554        (FlagI->getOpcode() == X86::CMP32ri8 &&
3555         OI->getOpcode() == X86::SUB32ri8) ||
3556        (FlagI->getOpcode() == X86::CMP16ri &&
3557         OI->getOpcode() == X86::SUB16ri) ||
3558        (FlagI->getOpcode() == X86::CMP16ri8 &&
3559         OI->getOpcode() == X86::SUB16ri8) ||
3560        (FlagI->getOpcode() == X86::CMP8ri &&
3561         OI->getOpcode() == X86::SUB8ri)) &&
3562       OI->getOperand(1).getReg() == SrcReg &&
3563       OI->getOperand(2).getImm() == ImmValue)
3564     return true;
3565   return false;
3566 }
3567
3568 /// isDefConvertible - check whether the definition can be converted
3569 /// to remove a comparison against zero.
3570 inline static bool isDefConvertible(MachineInstr *MI) {
3571   switch (MI->getOpcode()) {
3572   default: return false;
3573
3574   // The shift instructions only modify ZF if their shift count is non-zero.
3575   // N.B.: The processor truncates the shift count depending on the encoding.
3576   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3577   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3578      return getTruncatedShiftCount(MI, 2) != 0;
3579
3580   // Some left shift instructions can be turned into LEA instructions but only
3581   // if their flags aren't used. Avoid transforming such instructions.
3582   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3583     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3584     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3585     return ShAmt != 0;
3586   }
3587
3588   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3589   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3590      return getTruncatedShiftCount(MI, 3) != 0;
3591
3592   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3593   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3594   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3595   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3596   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3597   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3598   case X86::DEC64_32r: case X86::DEC64_16r:
3599   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3600   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3601   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3602   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3603   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3604   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3605   case X86::INC64_32r: case X86::INC64_16r:
3606   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3607   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3608   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3609   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3610   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3611   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3612   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3613   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3614   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3615   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3616   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3617   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3618   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3619   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3620   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3621   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3622   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3623   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3624   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3625   case X86::ADC32ri:   case X86::ADC32ri8:
3626   case X86::ADC32rr:   case X86::ADC64ri32:
3627   case X86::ADC64ri8:  case X86::ADC64rr:
3628   case X86::SBB32ri:   case X86::SBB32ri8:
3629   case X86::SBB32rr:   case X86::SBB64ri32:
3630   case X86::SBB64ri8:  case X86::SBB64rr:
3631   case X86::ANDN32rr:  case X86::ANDN32rm:
3632   case X86::ANDN64rr:  case X86::ANDN64rm:
3633   case X86::BEXTR32rr: case X86::BEXTR64rr:
3634   case X86::BEXTR32rm: case X86::BEXTR64rm:
3635   case X86::BLSI32rr:  case X86::BLSI32rm:
3636   case X86::BLSI64rr:  case X86::BLSI64rm:
3637   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3638   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3639   case X86::BLSR32rr:  case X86::BLSR32rm:
3640   case X86::BLSR64rr:  case X86::BLSR64rm:
3641   case X86::BZHI32rr:  case X86::BZHI32rm:
3642   case X86::BZHI64rr:  case X86::BZHI64rm:
3643   case X86::LZCNT16rr: case X86::LZCNT16rm:
3644   case X86::LZCNT32rr: case X86::LZCNT32rm:
3645   case X86::LZCNT64rr: case X86::LZCNT64rm:
3646   case X86::POPCNT16rr:case X86::POPCNT16rm:
3647   case X86::POPCNT32rr:case X86::POPCNT32rm:
3648   case X86::POPCNT64rr:case X86::POPCNT64rm:
3649   case X86::TZCNT16rr: case X86::TZCNT16rm:
3650   case X86::TZCNT32rr: case X86::TZCNT32rm:
3651   case X86::TZCNT64rr: case X86::TZCNT64rm:
3652     return true;
3653   }
3654 }
3655
3656 /// isUseDefConvertible - check whether the use can be converted
3657 /// to remove a comparison against zero.
3658 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
3659   switch (MI->getOpcode()) {
3660   default: return X86::COND_INVALID;
3661   case X86::LZCNT16rr: case X86::LZCNT16rm:
3662   case X86::LZCNT32rr: case X86::LZCNT32rm:
3663   case X86::LZCNT64rr: case X86::LZCNT64rm:
3664     return X86::COND_B;
3665   case X86::POPCNT16rr:case X86::POPCNT16rm:
3666   case X86::POPCNT32rr:case X86::POPCNT32rm:
3667   case X86::POPCNT64rr:case X86::POPCNT64rm:
3668     return X86::COND_E;
3669   case X86::TZCNT16rr: case X86::TZCNT16rm:
3670   case X86::TZCNT32rr: case X86::TZCNT32rm:
3671   case X86::TZCNT64rr: case X86::TZCNT64rm:
3672     return X86::COND_B;
3673   }
3674 }
3675
3676 /// optimizeCompareInstr - Check if there exists an earlier instruction that
3677 /// operates on the same source operands and sets flags in the same way as
3678 /// Compare; remove Compare if possible.
3679 bool X86InstrInfo::
3680 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
3681                      int CmpMask, int CmpValue,
3682                      const MachineRegisterInfo *MRI) const {
3683   // Check whether we can replace SUB with CMP.
3684   unsigned NewOpcode = 0;
3685   switch (CmpInstr->getOpcode()) {
3686   default: break;
3687   case X86::SUB64ri32:
3688   case X86::SUB64ri8:
3689   case X86::SUB32ri:
3690   case X86::SUB32ri8:
3691   case X86::SUB16ri:
3692   case X86::SUB16ri8:
3693   case X86::SUB8ri:
3694   case X86::SUB64rm:
3695   case X86::SUB32rm:
3696   case X86::SUB16rm:
3697   case X86::SUB8rm:
3698   case X86::SUB64rr:
3699   case X86::SUB32rr:
3700   case X86::SUB16rr:
3701   case X86::SUB8rr: {
3702     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
3703       return false;
3704     // There is no use of the destination register, we can replace SUB with CMP.
3705     switch (CmpInstr->getOpcode()) {
3706     default: llvm_unreachable("Unreachable!");
3707     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
3708     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
3709     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
3710     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
3711     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
3712     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
3713     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
3714     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
3715     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
3716     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
3717     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
3718     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
3719     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
3720     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
3721     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
3722     }
3723     CmpInstr->setDesc(get(NewOpcode));
3724     CmpInstr->RemoveOperand(0);
3725     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
3726     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
3727         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
3728       return false;
3729   }
3730   }
3731
3732   // Get the unique definition of SrcReg.
3733   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
3734   if (!MI) return false;
3735
3736   // CmpInstr is the first instruction of the BB.
3737   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
3738
3739   // If we are comparing against zero, check whether we can use MI to update
3740   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
3741   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
3742   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
3743     return false;
3744
3745   // If we have a use of the source register between the def and our compare
3746   // instruction we can eliminate the compare iff the use sets EFLAGS in the
3747   // right way.
3748   bool ShouldUpdateCC = false;
3749   X86::CondCode NewCC = X86::COND_INVALID;
3750   if (IsCmpZero && !isDefConvertible(MI)) {
3751     // Scan forward from the use until we hit the use we're looking for or the
3752     // compare instruction.
3753     for (MachineBasicBlock::iterator J = MI;; ++J) {
3754       // Do we have a convertible instruction?
3755       NewCC = isUseDefConvertible(J);
3756       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
3757           J->getOperand(1).getReg() == SrcReg) {
3758         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
3759         ShouldUpdateCC = true; // Update CC later on.
3760         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
3761         // with the new def.
3762         MI = Def = J;
3763         break;
3764       }
3765
3766       if (J == I)
3767         return false;
3768     }
3769   }
3770
3771   // We are searching for an earlier instruction that can make CmpInstr
3772   // redundant and that instruction will be saved in Sub.
3773   MachineInstr *Sub = nullptr;
3774   const TargetRegisterInfo *TRI = &getRegisterInfo();
3775
3776   // We iterate backward, starting from the instruction before CmpInstr and
3777   // stop when reaching the definition of a source register or done with the BB.
3778   // RI points to the instruction before CmpInstr.
3779   // If the definition is in this basic block, RE points to the definition;
3780   // otherwise, RE is the rend of the basic block.
3781   MachineBasicBlock::reverse_iterator
3782       RI = MachineBasicBlock::reverse_iterator(I),
3783       RE = CmpInstr->getParent() == MI->getParent() ?
3784            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
3785            CmpInstr->getParent()->rend();
3786   MachineInstr *Movr0Inst = nullptr;
3787   for (; RI != RE; ++RI) {
3788     MachineInstr *Instr = &*RI;
3789     // Check whether CmpInstr can be made redundant by the current instruction.
3790     if (!IsCmpZero &&
3791         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
3792       Sub = Instr;
3793       break;
3794     }
3795
3796     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
3797         Instr->readsRegister(X86::EFLAGS, TRI)) {
3798       // This instruction modifies or uses EFLAGS.
3799
3800       // MOV32r0 etc. are implemented with xor which clobbers condition code.
3801       // They are safe to move up, if the definition to EFLAGS is dead and
3802       // earlier instructions do not read or write EFLAGS.
3803       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
3804           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
3805         Movr0Inst = Instr;
3806         continue;
3807       }
3808
3809       // We can't remove CmpInstr.
3810       return false;
3811     }
3812   }
3813
3814   // Return false if no candidates exist.
3815   if (!IsCmpZero && !Sub)
3816     return false;
3817
3818   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
3819                     Sub->getOperand(2).getReg() == SrcReg);
3820
3821   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
3822   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
3823   // If we are done with the basic block, we need to check whether EFLAGS is
3824   // live-out.
3825   bool IsSafe = false;
3826   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
3827   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
3828   for (++I; I != E; ++I) {
3829     const MachineInstr &Instr = *I;
3830     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
3831     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
3832     // We should check the usage if this instruction uses and updates EFLAGS.
3833     if (!UseEFLAGS && ModifyEFLAGS) {
3834       // It is safe to remove CmpInstr if EFLAGS is updated again.
3835       IsSafe = true;
3836       break;
3837     }
3838     if (!UseEFLAGS && !ModifyEFLAGS)
3839       continue;
3840
3841     // EFLAGS is used by this instruction.
3842     X86::CondCode OldCC = X86::COND_INVALID;
3843     bool OpcIsSET = false;
3844     if (IsCmpZero || IsSwapped) {
3845       // We decode the condition code from opcode.
3846       if (Instr.isBranch())
3847         OldCC = getCondFromBranchOpc(Instr.getOpcode());
3848       else {
3849         OldCC = getCondFromSETOpc(Instr.getOpcode());
3850         if (OldCC != X86::COND_INVALID)
3851           OpcIsSET = true;
3852         else
3853           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
3854       }
3855       if (OldCC == X86::COND_INVALID) return false;
3856     }
3857     if (IsCmpZero) {
3858       switch (OldCC) {
3859       default: break;
3860       case X86::COND_A: case X86::COND_AE:
3861       case X86::COND_B: case X86::COND_BE:
3862       case X86::COND_G: case X86::COND_GE:
3863       case X86::COND_L: case X86::COND_LE:
3864       case X86::COND_O: case X86::COND_NO:
3865         // CF and OF are used, we can't perform this optimization.
3866         return false;
3867       }
3868
3869       // If we're updating the condition code check if we have to reverse the
3870       // condition.
3871       if (ShouldUpdateCC)
3872         switch (OldCC) {
3873         default:
3874           return false;
3875         case X86::COND_E:
3876           break;
3877         case X86::COND_NE:
3878           NewCC = GetOppositeBranchCondition(NewCC);
3879           break;
3880         }
3881     } else if (IsSwapped) {
3882       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
3883       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
3884       // We swap the condition code and synthesize the new opcode.
3885       NewCC = getSwappedCondition(OldCC);
3886       if (NewCC == X86::COND_INVALID) return false;
3887     }
3888
3889     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
3890       // Synthesize the new opcode.
3891       bool HasMemoryOperand = Instr.hasOneMemOperand();
3892       unsigned NewOpc;
3893       if (Instr.isBranch())
3894         NewOpc = GetCondBranchFromCond(NewCC);
3895       else if(OpcIsSET)
3896         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
3897       else {
3898         unsigned DstReg = Instr.getOperand(0).getReg();
3899         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
3900                                  HasMemoryOperand);
3901       }
3902
3903       // Push the MachineInstr to OpsToUpdate.
3904       // If it is safe to remove CmpInstr, the condition code of these
3905       // instructions will be modified.
3906       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
3907     }
3908     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
3909       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
3910       IsSafe = true;
3911       break;
3912     }
3913   }
3914
3915   // If EFLAGS is not killed nor re-defined, we should check whether it is
3916   // live-out. If it is live-out, do not optimize.
3917   if ((IsCmpZero || IsSwapped) && !IsSafe) {
3918     MachineBasicBlock *MBB = CmpInstr->getParent();
3919     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
3920              SE = MBB->succ_end(); SI != SE; ++SI)
3921       if ((*SI)->isLiveIn(X86::EFLAGS))
3922         return false;
3923   }
3924
3925   // The instruction to be updated is either Sub or MI.
3926   Sub = IsCmpZero ? MI : Sub;
3927   // Move Movr0Inst to the appropriate place before Sub.
3928   if (Movr0Inst) {
3929     // Look backwards until we find a def that doesn't use the current EFLAGS.
3930     Def = Sub;
3931     MachineBasicBlock::reverse_iterator
3932       InsertI = MachineBasicBlock::reverse_iterator(++Def),
3933                 InsertE = Sub->getParent()->rend();
3934     for (; InsertI != InsertE; ++InsertI) {
3935       MachineInstr *Instr = &*InsertI;
3936       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
3937           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
3938         Sub->getParent()->remove(Movr0Inst);
3939         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
3940                                    Movr0Inst);
3941         break;
3942       }
3943     }
3944     if (InsertI == InsertE)
3945       return false;
3946   }
3947
3948   // Make sure Sub instruction defines EFLAGS and mark the def live.
3949   unsigned i = 0, e = Sub->getNumOperands();
3950   for (; i != e; ++i) {
3951     MachineOperand &MO = Sub->getOperand(i);
3952     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
3953       MO.setIsDead(false);
3954       break;
3955     }
3956   }
3957   assert(i != e && "Unable to locate a def EFLAGS operand");
3958
3959   CmpInstr->eraseFromParent();
3960
3961   // Modify the condition code of instructions in OpsToUpdate.
3962   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
3963     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
3964   return true;
3965 }
3966
3967 /// optimizeLoadInstr - Try to remove the load by folding it to a register
3968 /// operand at the use. We fold the load instructions if load defines a virtual
3969 /// register, the virtual register is used once in the same BB, and the
3970 /// instructions in-between do not load or store, and have no side effects.
3971 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
3972                                               const MachineRegisterInfo *MRI,
3973                                               unsigned &FoldAsLoadDefReg,
3974                                               MachineInstr *&DefMI) const {
3975   if (FoldAsLoadDefReg == 0)
3976     return nullptr;
3977   // To be conservative, if there exists another load, clear the load candidate.
3978   if (MI->mayLoad()) {
3979     FoldAsLoadDefReg = 0;
3980     return nullptr;
3981   }
3982
3983   // Check whether we can move DefMI here.
3984   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
3985   assert(DefMI);
3986   bool SawStore = false;
3987   if (!DefMI->isSafeToMove(this, nullptr, SawStore))
3988     return nullptr;
3989
3990   // Collect information about virtual register operands of MI.
3991   unsigned SrcOperandId = 0;
3992   bool FoundSrcOperand = false;
3993   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
3994     MachineOperand &MO = MI->getOperand(i);
3995     if (!MO.isReg())
3996       continue;
3997     unsigned Reg = MO.getReg();
3998     if (Reg != FoldAsLoadDefReg)
3999       continue;
4000     // Do not fold if we have a subreg use or a def or multiple uses.
4001     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4002       return nullptr;
4003
4004     SrcOperandId = i;
4005     FoundSrcOperand = true;
4006   }
4007   if (!FoundSrcOperand)
4008     return nullptr;
4009
4010   // Check whether we can fold the def into SrcOperandId.
4011   SmallVector<unsigned, 8> Ops;
4012   Ops.push_back(SrcOperandId);
4013   MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
4014   if (FoldMI) {
4015     FoldAsLoadDefReg = 0;
4016     return FoldMI;
4017   }
4018
4019   return nullptr;
4020 }
4021
4022 /// Expand2AddrUndef - Expand a single-def pseudo instruction to a two-addr
4023 /// instruction with two undef reads of the register being defined.  This is
4024 /// used for mapping:
4025 ///   %xmm4 = V_SET0
4026 /// to:
4027 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4028 ///
4029 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4030                              const MCInstrDesc &Desc) {
4031   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4032   unsigned Reg = MIB->getOperand(0).getReg();
4033   MIB->setDesc(Desc);
4034
4035   // MachineInstr::addOperand() will insert explicit operands before any
4036   // implicit operands.
4037   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4038   // But we don't trust that.
4039   assert(MIB->getOperand(1).getReg() == Reg &&
4040          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4041   return true;
4042 }
4043
4044 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4045 // code sequence is needed for other targets.
4046 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4047                                  const TargetInstrInfo &TII) {
4048   MachineBasicBlock &MBB = *MIB->getParent();
4049   DebugLoc DL = MIB->getDebugLoc();
4050   unsigned Reg = MIB->getOperand(0).getReg();
4051   const GlobalValue *GV =
4052       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4053   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4054   MachineMemOperand *MMO = MBB.getParent()->
4055       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4056   MachineBasicBlock::iterator I = MIB.getInstr();
4057
4058   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4059       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4060       .addMemOperand(MMO);
4061   MIB->setDebugLoc(DL);
4062   MIB->setDesc(TII.get(X86::MOV64rm));
4063   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4064 }
4065
4066 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4067   bool HasAVX = Subtarget.hasAVX();
4068   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4069   switch (MI->getOpcode()) {
4070   case X86::MOV32r0:
4071     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4072   case X86::SETB_C8r:
4073     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4074   case X86::SETB_C16r:
4075     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4076   case X86::SETB_C32r:
4077     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4078   case X86::SETB_C64r:
4079     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4080   case X86::V_SET0:
4081   case X86::FsFLD0SS:
4082   case X86::FsFLD0SD:
4083     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4084   case X86::AVX_SET0:
4085     assert(HasAVX && "AVX not supported");
4086     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4087   case X86::AVX512_512_SET0:
4088     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4089   case X86::V_SETALLONES:
4090     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4091   case X86::AVX2_SETALLONES:
4092     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4093   case X86::TEST8ri_NOREX:
4094     MI->setDesc(get(X86::TEST8ri));
4095     return true;
4096   case X86::KSET0B:
4097   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4098   case X86::KSET1B:
4099   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4100   case TargetOpcode::LOAD_STACK_GUARD:
4101     expandLoadStackGuard(MIB, *this);
4102     return true;
4103   }
4104   return false;
4105 }
4106
4107 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4108                                      const SmallVectorImpl<MachineOperand> &MOs,
4109                                      MachineInstr *MI,
4110                                      const TargetInstrInfo &TII) {
4111   // Create the base instruction with the memory operand as the first part.
4112   // Omit the implicit operands, something BuildMI can't do.
4113   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4114                                               MI->getDebugLoc(), true);
4115   MachineInstrBuilder MIB(MF, NewMI);
4116   unsigned NumAddrOps = MOs.size();
4117   for (unsigned i = 0; i != NumAddrOps; ++i)
4118     MIB.addOperand(MOs[i]);
4119   if (NumAddrOps < 4)  // FrameIndex only
4120     addOffset(MIB, 0);
4121
4122   // Loop over the rest of the ri operands, converting them over.
4123   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4124   for (unsigned i = 0; i != NumOps; ++i) {
4125     MachineOperand &MO = MI->getOperand(i+2);
4126     MIB.addOperand(MO);
4127   }
4128   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4129     MachineOperand &MO = MI->getOperand(i);
4130     MIB.addOperand(MO);
4131   }
4132   return MIB;
4133 }
4134
4135 static MachineInstr *FuseInst(MachineFunction &MF,
4136                               unsigned Opcode, unsigned OpNo,
4137                               const SmallVectorImpl<MachineOperand> &MOs,
4138                               MachineInstr *MI, const TargetInstrInfo &TII) {
4139   // Omit the implicit operands, something BuildMI can't do.
4140   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4141                                               MI->getDebugLoc(), true);
4142   MachineInstrBuilder MIB(MF, NewMI);
4143
4144   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4145     MachineOperand &MO = MI->getOperand(i);
4146     if (i == OpNo) {
4147       assert(MO.isReg() && "Expected to fold into reg operand!");
4148       unsigned NumAddrOps = MOs.size();
4149       for (unsigned i = 0; i != NumAddrOps; ++i)
4150         MIB.addOperand(MOs[i]);
4151       if (NumAddrOps < 4)  // FrameIndex only
4152         addOffset(MIB, 0);
4153     } else {
4154       MIB.addOperand(MO);
4155     }
4156   }
4157   return MIB;
4158 }
4159
4160 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4161                                 const SmallVectorImpl<MachineOperand> &MOs,
4162                                 MachineInstr *MI) {
4163   MachineFunction &MF = *MI->getParent()->getParent();
4164   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
4165
4166   unsigned NumAddrOps = MOs.size();
4167   for (unsigned i = 0; i != NumAddrOps; ++i)
4168     MIB.addOperand(MOs[i]);
4169   if (NumAddrOps < 4)  // FrameIndex only
4170     addOffset(MIB, 0);
4171   return MIB.addImm(0);
4172 }
4173
4174 MachineInstr*
4175 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4176                                     MachineInstr *MI, unsigned i,
4177                                     const SmallVectorImpl<MachineOperand> &MOs,
4178                                     unsigned Size, unsigned Align,
4179                                     bool AllowCommute) const {
4180   const DenseMap<unsigned,
4181                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4182   bool isCallRegIndirect = Subtarget.callRegIndirect();
4183   bool isTwoAddrFold = false;
4184
4185   // Atom favors register form of call. So, we do not fold loads into calls
4186   // when X86Subtarget is Atom.
4187   if (isCallRegIndirect &&
4188     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r)) {
4189     return nullptr;
4190   }
4191
4192   unsigned NumOps = MI->getDesc().getNumOperands();
4193   bool isTwoAddr = NumOps > 1 &&
4194     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4195
4196   // FIXME: AsmPrinter doesn't know how to handle
4197   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4198   if (MI->getOpcode() == X86::ADD32ri &&
4199       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4200     return nullptr;
4201
4202   MachineInstr *NewMI = nullptr;
4203   // Folding a memory location into the two-address part of a two-address
4204   // instruction is different than folding it other places.  It requires
4205   // replacing the *two* registers with the memory location.
4206   if (isTwoAddr && NumOps >= 2 && i < 2 &&
4207       MI->getOperand(0).isReg() &&
4208       MI->getOperand(1).isReg() &&
4209       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4210     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4211     isTwoAddrFold = true;
4212   } else if (i == 0) { // If operand 0
4213     if (MI->getOpcode() == X86::MOV32r0) {
4214       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
4215       if (NewMI)
4216         return NewMI;
4217     }
4218
4219     OpcodeTablePtr = &RegOp2MemOpTable0;
4220   } else if (i == 1) {
4221     OpcodeTablePtr = &RegOp2MemOpTable1;
4222   } else if (i == 2) {
4223     OpcodeTablePtr = &RegOp2MemOpTable2;
4224   } else if (i == 3) {
4225     OpcodeTablePtr = &RegOp2MemOpTable3;
4226   }
4227
4228   // If table selected...
4229   if (OpcodeTablePtr) {
4230     // Find the Opcode to fuse
4231     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4232       OpcodeTablePtr->find(MI->getOpcode());
4233     if (I != OpcodeTablePtr->end()) {
4234       unsigned Opcode = I->second.first;
4235       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4236       if (Align < MinAlign)
4237         return nullptr;
4238       bool NarrowToMOV32rm = false;
4239       if (Size) {
4240         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI, MF)->getSize();
4241         if (Size < RCSize) {
4242           // Check if it's safe to fold the load. If the size of the object is
4243           // narrower than the load width, then it's not.
4244           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4245             return nullptr;
4246           // If this is a 64-bit load, but the spill slot is 32, then we can do
4247           // a 32-bit load which is implicitly zero-extended. This likely is
4248           // due to live interval analysis remat'ing a load from stack slot.
4249           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4250             return nullptr;
4251           Opcode = X86::MOV32rm;
4252           NarrowToMOV32rm = true;
4253         }
4254       }
4255
4256       if (isTwoAddrFold)
4257         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4258       else
4259         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
4260
4261       if (NarrowToMOV32rm) {
4262         // If this is the special case where we use a MOV32rm to load a 32-bit
4263         // value and zero-extend the top bits. Change the destination register
4264         // to a 32-bit one.
4265         unsigned DstReg = NewMI->getOperand(0).getReg();
4266         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4267           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4268         else
4269           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4270       }
4271       return NewMI;
4272     }
4273   }
4274
4275   // If the instruction and target operand are commutable, commute the
4276   // instruction and try again.
4277   if (AllowCommute) {
4278     unsigned OriginalOpIdx = i, CommuteOpIdx1, CommuteOpIdx2;
4279     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4280       bool HasDef = MI->getDesc().getNumDefs();
4281       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4282       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4283       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4284       bool Tied0 =
4285           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4286       bool Tied1 =
4287           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4288
4289       // If either of the commutable operands are tied to the destination
4290       // then we can not commute + fold.
4291       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4292           (HasDef && Reg0 == Reg2 && Tied1))
4293         return nullptr;
4294
4295       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4296           (CommuteOpIdx2 == OriginalOpIdx)) {
4297         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4298         if (!CommutedMI) {
4299           // Unable to commute.
4300           return nullptr;
4301         }
4302         if (CommutedMI != MI) {
4303           // New instruction. We can't fold from this.
4304           CommutedMI->eraseFromParent();
4305           return nullptr;
4306         }
4307
4308         // Attempt to fold with the commuted version of the instruction.
4309         unsigned CommuteOp =
4310             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
4311         NewMI = foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, Size, Align,
4312                                       /*AllowCommute=*/false);
4313         if (NewMI)
4314           return NewMI;
4315
4316         // Folding failed again - undo the commute before returning.
4317         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
4318         if (!UncommutedMI) {
4319           // Unable to commute.
4320           return nullptr;
4321         }
4322         if (UncommutedMI != MI) {
4323           // New instruction. It doesn't need to be kept.
4324           UncommutedMI->eraseFromParent();
4325           return nullptr;
4326         }
4327
4328         // Return here to prevent duplicate fuse failure report.
4329         return nullptr;
4330       }
4331     }
4332   }
4333
4334   // No fusion
4335   if (PrintFailedFusing && !MI->isCopy())
4336     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
4337   return nullptr;
4338 }
4339
4340 /// hasPartialRegUpdate - Return true for all instructions that only update
4341 /// the first 32 or 64-bits of the destination register and leave the rest
4342 /// unmodified. This can be used to avoid folding loads if the instructions
4343 /// only update part of the destination register, and the non-updated part is
4344 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4345 /// instructions breaks the partial register dependency and it can improve
4346 /// performance. e.g.:
4347 ///
4348 ///   movss (%rdi), %xmm0
4349 ///   cvtss2sd %xmm0, %xmm0
4350 ///
4351 /// Instead of
4352 ///   cvtss2sd (%rdi), %xmm0
4353 ///
4354 /// FIXME: This should be turned into a TSFlags.
4355 ///
4356 static bool hasPartialRegUpdate(unsigned Opcode) {
4357   switch (Opcode) {
4358   case X86::CVTSI2SSrr:
4359   case X86::CVTSI2SS64rr:
4360   case X86::CVTSI2SDrr:
4361   case X86::CVTSI2SD64rr:
4362   case X86::CVTSD2SSrr:
4363   case X86::Int_CVTSD2SSrr:
4364   case X86::CVTSS2SDrr:
4365   case X86::Int_CVTSS2SDrr:
4366   case X86::RCPSSr:
4367   case X86::RCPSSr_Int:
4368   case X86::ROUNDSDr:
4369   case X86::ROUNDSDr_Int:
4370   case X86::ROUNDSSr:
4371   case X86::ROUNDSSr_Int:
4372   case X86::RSQRTSSr:
4373   case X86::RSQRTSSr_Int:
4374   case X86::SQRTSSr:
4375   case X86::SQRTSSr_Int:
4376     return true;
4377   }
4378
4379   return false;
4380 }
4381
4382 /// getPartialRegUpdateClearance - Inform the ExeDepsFix pass how many idle
4383 /// instructions we would like before a partial register update.
4384 unsigned X86InstrInfo::
4385 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4386                              const TargetRegisterInfo *TRI) const {
4387   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4388     return 0;
4389
4390   // If MI is marked as reading Reg, the partial register update is wanted.
4391   const MachineOperand &MO = MI->getOperand(0);
4392   unsigned Reg = MO.getReg();
4393   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4394     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4395       return 0;
4396   } else {
4397     if (MI->readsRegister(Reg, TRI))
4398       return 0;
4399   }
4400
4401   // If any of the preceding 16 instructions are reading Reg, insert a
4402   // dependency breaking instruction.  The magic number is based on a few
4403   // Nehalem experiments.
4404   return 16;
4405 }
4406
4407 // Return true for any instruction the copies the high bits of the first source
4408 // operand into the unused high bits of the destination operand.
4409 static bool hasUndefRegUpdate(unsigned Opcode) {
4410   switch (Opcode) {
4411   case X86::VCVTSI2SSrr:
4412   case X86::Int_VCVTSI2SSrr:
4413   case X86::VCVTSI2SS64rr:
4414   case X86::Int_VCVTSI2SS64rr:
4415   case X86::VCVTSI2SDrr:
4416   case X86::Int_VCVTSI2SDrr:
4417   case X86::VCVTSI2SD64rr:
4418   case X86::Int_VCVTSI2SD64rr:
4419   case X86::VCVTSD2SSrr:
4420   case X86::Int_VCVTSD2SSrr:
4421   case X86::VCVTSS2SDrr:
4422   case X86::Int_VCVTSS2SDrr:
4423   case X86::VRCPSSr:
4424   case X86::VROUNDSDr:
4425   case X86::VROUNDSDr_Int:
4426   case X86::VROUNDSSr:
4427   case X86::VROUNDSSr_Int:
4428   case X86::VRSQRTSSr:
4429   case X86::VSQRTSSr:
4430
4431   // AVX-512
4432   case X86::VCVTSD2SSZrr:
4433   case X86::VCVTSS2SDZrr:
4434     return true;
4435   }
4436
4437   return false;
4438 }
4439
4440 /// Inform the ExeDepsFix pass how many idle instructions we would like before
4441 /// certain undef register reads.
4442 ///
4443 /// This catches the VCVTSI2SD family of instructions:
4444 ///
4445 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
4446 ///
4447 /// We should to be careful *not* to catch VXOR idioms which are presumably
4448 /// handled specially in the pipeline:
4449 ///
4450 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
4451 ///
4452 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
4453 /// high bits that are passed-through are not live.
4454 unsigned X86InstrInfo::
4455 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
4456                      const TargetRegisterInfo *TRI) const {
4457   if (!hasUndefRegUpdate(MI->getOpcode()))
4458     return 0;
4459
4460   // Set the OpNum parameter to the first source operand.
4461   OpNum = 1;
4462
4463   const MachineOperand &MO = MI->getOperand(OpNum);
4464   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
4465     // Use the same magic number as getPartialRegUpdateClearance.
4466     return 16;
4467   }
4468   return 0;
4469 }
4470
4471 void X86InstrInfo::
4472 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
4473                           const TargetRegisterInfo *TRI) const {
4474   unsigned Reg = MI->getOperand(OpNum).getReg();
4475   // If MI kills this register, the false dependence is already broken.
4476   if (MI->killsRegister(Reg, TRI))
4477     return;
4478   if (X86::VR128RegClass.contains(Reg)) {
4479     // These instructions are all floating point domain, so xorps is the best
4480     // choice.
4481     bool HasAVX = Subtarget.hasAVX();
4482     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
4483     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
4484       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4485   } else if (X86::VR256RegClass.contains(Reg)) {
4486     // Use vxorps to clear the full ymm register.
4487     // It wants to read and write the xmm sub-register.
4488     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4489     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
4490       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
4491       .addReg(Reg, RegState::ImplicitDefine);
4492   } else
4493     return;
4494   MI->addRegisterKilled(Reg, TRI, true);
4495 }
4496
4497 MachineInstr*
4498 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
4499                                     const SmallVectorImpl<unsigned> &Ops,
4500                                     int FrameIndex) const {
4501   // Check switch flag
4502   if (NoFusing) return nullptr;
4503
4504   // Unless optimizing for size, don't fold to avoid partial
4505   // register update stalls
4506   if (!MF.getFunction()->getAttributes().
4507         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4508       hasPartialRegUpdate(MI->getOpcode()))
4509     return nullptr;
4510
4511   const MachineFrameInfo *MFI = MF.getFrameInfo();
4512   unsigned Size = MFI->getObjectSize(FrameIndex);
4513   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
4514   // If the function stack isn't realigned we don't want to fold instructions
4515   // that need increased alignment.
4516   if (!RI.needsStackRealignment(MF))
4517     Alignment = std::min(Alignment, MF.getTarget()
4518                                         .getSubtargetImpl()
4519                                         ->getFrameLowering()
4520                                         ->getStackAlignment());
4521   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4522     unsigned NewOpc = 0;
4523     unsigned RCSize = 0;
4524     switch (MI->getOpcode()) {
4525     default: return nullptr;
4526     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4527     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4528     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4529     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4530     }
4531     // Check if it's safe to fold the load. If the size of the object is
4532     // narrower than the load width, then it's not.
4533     if (Size < RCSize)
4534       return nullptr;
4535     // Change to CMPXXri r, 0 first.
4536     MI->setDesc(get(NewOpc));
4537     MI->getOperand(1).ChangeToImmediate(0);
4538   } else if (Ops.size() != 1)
4539     return nullptr;
4540
4541   SmallVector<MachineOperand,4> MOs;
4542   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
4543   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4544                                Size, Alignment, /*AllowCommute=*/true);
4545 }
4546
4547 static bool isPartialRegisterLoad(const MachineInstr &LoadMI,
4548                                   const MachineFunction &MF) {
4549   unsigned Opc = LoadMI.getOpcode();
4550   unsigned RegSize =
4551       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
4552
4553   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4)
4554     // These instructions only load 32 bits, we can't fold them if the
4555     // destination register is wider than 32 bits (4 bytes).
4556     return true;
4557
4558   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8)
4559     // These instructions only load 64 bits, we can't fold them if the
4560     // destination register is wider than 64 bits (8 bytes).
4561     return true;
4562
4563   return false;
4564 }
4565
4566 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4567                                                   MachineInstr *MI,
4568                                            const SmallVectorImpl<unsigned> &Ops,
4569                                                   MachineInstr *LoadMI) const {
4570   // If loading from a FrameIndex, fold directly from the FrameIndex.
4571   unsigned NumOps = LoadMI->getDesc().getNumOperands();
4572   int FrameIndex;
4573   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
4574     if (isPartialRegisterLoad(*LoadMI, MF))
4575       return nullptr;
4576     return foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
4577   }
4578
4579   // Check switch flag
4580   if (NoFusing) return nullptr;
4581
4582   // Unless optimizing for size, don't fold to avoid partial
4583   // register update stalls
4584   if (!MF.getFunction()->getAttributes().
4585         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4586       hasPartialRegUpdate(MI->getOpcode()))
4587     return nullptr;
4588
4589   // Determine the alignment of the load.
4590   unsigned Alignment = 0;
4591   if (LoadMI->hasOneMemOperand())
4592     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
4593   else
4594     switch (LoadMI->getOpcode()) {
4595     case X86::AVX2_SETALLONES:
4596     case X86::AVX_SET0:
4597       Alignment = 32;
4598       break;
4599     case X86::V_SET0:
4600     case X86::V_SETALLONES:
4601       Alignment = 16;
4602       break;
4603     case X86::FsFLD0SD:
4604       Alignment = 8;
4605       break;
4606     case X86::FsFLD0SS:
4607       Alignment = 4;
4608       break;
4609     default:
4610       return nullptr;
4611     }
4612   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4613     unsigned NewOpc = 0;
4614     switch (MI->getOpcode()) {
4615     default: return nullptr;
4616     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
4617     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
4618     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
4619     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
4620     }
4621     // Change to CMPXXri r, 0 first.
4622     MI->setDesc(get(NewOpc));
4623     MI->getOperand(1).ChangeToImmediate(0);
4624   } else if (Ops.size() != 1)
4625     return nullptr;
4626
4627   // Make sure the subregisters match.
4628   // Otherwise we risk changing the size of the load.
4629   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
4630     return nullptr;
4631
4632   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
4633   switch (LoadMI->getOpcode()) {
4634   case X86::V_SET0:
4635   case X86::V_SETALLONES:
4636   case X86::AVX2_SETALLONES:
4637   case X86::AVX_SET0:
4638   case X86::FsFLD0SD:
4639   case X86::FsFLD0SS: {
4640     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
4641     // Create a constant-pool entry and operands to load from it.
4642
4643     // Medium and large mode can't fold loads this way.
4644     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
4645         MF.getTarget().getCodeModel() != CodeModel::Kernel)
4646       return nullptr;
4647
4648     // x86-32 PIC requires a PIC base register for constant pools.
4649     unsigned PICBase = 0;
4650     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
4651       if (Subtarget.is64Bit())
4652         PICBase = X86::RIP;
4653       else
4654         // FIXME: PICBase = getGlobalBaseReg(&MF);
4655         // This doesn't work for several reasons.
4656         // 1. GlobalBaseReg may have been spilled.
4657         // 2. It may not be live at MI.
4658         return nullptr;
4659     }
4660
4661     // Create a constant-pool entry.
4662     MachineConstantPool &MCP = *MF.getConstantPool();
4663     Type *Ty;
4664     unsigned Opc = LoadMI->getOpcode();
4665     if (Opc == X86::FsFLD0SS)
4666       Ty = Type::getFloatTy(MF.getFunction()->getContext());
4667     else if (Opc == X86::FsFLD0SD)
4668       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
4669     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
4670       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
4671     else
4672       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
4673
4674     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
4675     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
4676                                     Constant::getNullValue(Ty);
4677     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
4678
4679     // Create operands to load from the constant pool entry.
4680     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
4681     MOs.push_back(MachineOperand::CreateImm(1));
4682     MOs.push_back(MachineOperand::CreateReg(0, false));
4683     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
4684     MOs.push_back(MachineOperand::CreateReg(0, false));
4685     break;
4686   }
4687   default: {
4688     if (isPartialRegisterLoad(*LoadMI, MF))
4689       return nullptr;
4690
4691     // Folding a normal load. Just copy the load's address operands.
4692     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
4693       MOs.push_back(LoadMI->getOperand(i));
4694     break;
4695   }
4696   }
4697   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4698                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
4699 }
4700
4701
4702 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
4703                                   const SmallVectorImpl<unsigned> &Ops) const {
4704   // Check switch flag
4705   if (NoFusing) return 0;
4706
4707   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4708     switch (MI->getOpcode()) {
4709     default: return false;
4710     case X86::TEST8rr:
4711     case X86::TEST16rr:
4712     case X86::TEST32rr:
4713     case X86::TEST64rr:
4714       return true;
4715     case X86::ADD32ri:
4716       // FIXME: AsmPrinter doesn't know how to handle
4717       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4718       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4719         return false;
4720       break;
4721     }
4722   }
4723
4724   if (Ops.size() != 1)
4725     return false;
4726
4727   unsigned OpNum = Ops[0];
4728   unsigned Opc = MI->getOpcode();
4729   unsigned NumOps = MI->getDesc().getNumOperands();
4730   bool isTwoAddr = NumOps > 1 &&
4731     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4732
4733   // Folding a memory location into the two-address part of a two-address
4734   // instruction is different than folding it other places.  It requires
4735   // replacing the *two* registers with the memory location.
4736   const DenseMap<unsigned,
4737                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4738   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
4739     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4740   } else if (OpNum == 0) { // If operand 0
4741     if (Opc == X86::MOV32r0)
4742       return true;
4743
4744     OpcodeTablePtr = &RegOp2MemOpTable0;
4745   } else if (OpNum == 1) {
4746     OpcodeTablePtr = &RegOp2MemOpTable1;
4747   } else if (OpNum == 2) {
4748     OpcodeTablePtr = &RegOp2MemOpTable2;
4749   } else if (OpNum == 3) {
4750     OpcodeTablePtr = &RegOp2MemOpTable3;
4751   }
4752
4753   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
4754     return true;
4755   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
4756 }
4757
4758 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
4759                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
4760                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
4761   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4762     MemOp2RegOpTable.find(MI->getOpcode());
4763   if (I == MemOp2RegOpTable.end())
4764     return false;
4765   unsigned Opc = I->second.first;
4766   unsigned Index = I->second.second & TB_INDEX_MASK;
4767   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4768   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4769   if (UnfoldLoad && !FoldedLoad)
4770     return false;
4771   UnfoldLoad &= FoldedLoad;
4772   if (UnfoldStore && !FoldedStore)
4773     return false;
4774   UnfoldStore &= FoldedStore;
4775
4776   const MCInstrDesc &MCID = get(Opc);
4777   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
4778   if (!MI->hasOneMemOperand() &&
4779       RC == &X86::VR128RegClass &&
4780       !Subtarget.isUnalignedMemAccessFast())
4781     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
4782     // conservatively assume the address is unaligned. That's bad for
4783     // performance.
4784     return false;
4785   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
4786   SmallVector<MachineOperand,2> BeforeOps;
4787   SmallVector<MachineOperand,2> AfterOps;
4788   SmallVector<MachineOperand,4> ImpOps;
4789   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4790     MachineOperand &Op = MI->getOperand(i);
4791     if (i >= Index && i < Index + X86::AddrNumOperands)
4792       AddrOps.push_back(Op);
4793     else if (Op.isReg() && Op.isImplicit())
4794       ImpOps.push_back(Op);
4795     else if (i < Index)
4796       BeforeOps.push_back(Op);
4797     else if (i > Index)
4798       AfterOps.push_back(Op);
4799   }
4800
4801   // Emit the load instruction.
4802   if (UnfoldLoad) {
4803     std::pair<MachineInstr::mmo_iterator,
4804               MachineInstr::mmo_iterator> MMOs =
4805       MF.extractLoadMemRefs(MI->memoperands_begin(),
4806                             MI->memoperands_end());
4807     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
4808     if (UnfoldStore) {
4809       // Address operands cannot be marked isKill.
4810       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
4811         MachineOperand &MO = NewMIs[0]->getOperand(i);
4812         if (MO.isReg())
4813           MO.setIsKill(false);
4814       }
4815     }
4816   }
4817
4818   // Emit the data processing instruction.
4819   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
4820   MachineInstrBuilder MIB(MF, DataMI);
4821
4822   if (FoldedStore)
4823     MIB.addReg(Reg, RegState::Define);
4824   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
4825     MIB.addOperand(BeforeOps[i]);
4826   if (FoldedLoad)
4827     MIB.addReg(Reg);
4828   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
4829     MIB.addOperand(AfterOps[i]);
4830   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
4831     MachineOperand &MO = ImpOps[i];
4832     MIB.addReg(MO.getReg(),
4833                getDefRegState(MO.isDef()) |
4834                RegState::Implicit |
4835                getKillRegState(MO.isKill()) |
4836                getDeadRegState(MO.isDead()) |
4837                getUndefRegState(MO.isUndef()));
4838   }
4839   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
4840   switch (DataMI->getOpcode()) {
4841   default: break;
4842   case X86::CMP64ri32:
4843   case X86::CMP64ri8:
4844   case X86::CMP32ri:
4845   case X86::CMP32ri8:
4846   case X86::CMP16ri:
4847   case X86::CMP16ri8:
4848   case X86::CMP8ri: {
4849     MachineOperand &MO0 = DataMI->getOperand(0);
4850     MachineOperand &MO1 = DataMI->getOperand(1);
4851     if (MO1.getImm() == 0) {
4852       unsigned NewOpc;
4853       switch (DataMI->getOpcode()) {
4854       default: llvm_unreachable("Unreachable!");
4855       case X86::CMP64ri8:
4856       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
4857       case X86::CMP32ri8:
4858       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
4859       case X86::CMP16ri8:
4860       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
4861       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
4862       }
4863       DataMI->setDesc(get(NewOpc));
4864       MO1.ChangeToRegister(MO0.getReg(), false);
4865     }
4866   }
4867   }
4868   NewMIs.push_back(DataMI);
4869
4870   // Emit the store instruction.
4871   if (UnfoldStore) {
4872     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
4873     std::pair<MachineInstr::mmo_iterator,
4874               MachineInstr::mmo_iterator> MMOs =
4875       MF.extractStoreMemRefs(MI->memoperands_begin(),
4876                              MI->memoperands_end());
4877     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
4878   }
4879
4880   return true;
4881 }
4882
4883 bool
4884 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
4885                                   SmallVectorImpl<SDNode*> &NewNodes) const {
4886   if (!N->isMachineOpcode())
4887     return false;
4888
4889   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4890     MemOp2RegOpTable.find(N->getMachineOpcode());
4891   if (I == MemOp2RegOpTable.end())
4892     return false;
4893   unsigned Opc = I->second.first;
4894   unsigned Index = I->second.second & TB_INDEX_MASK;
4895   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4896   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4897   const MCInstrDesc &MCID = get(Opc);
4898   MachineFunction &MF = DAG.getMachineFunction();
4899   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
4900   unsigned NumDefs = MCID.NumDefs;
4901   std::vector<SDValue> AddrOps;
4902   std::vector<SDValue> BeforeOps;
4903   std::vector<SDValue> AfterOps;
4904   SDLoc dl(N);
4905   unsigned NumOps = N->getNumOperands();
4906   for (unsigned i = 0; i != NumOps-1; ++i) {
4907     SDValue Op = N->getOperand(i);
4908     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
4909       AddrOps.push_back(Op);
4910     else if (i < Index-NumDefs)
4911       BeforeOps.push_back(Op);
4912     else if (i > Index-NumDefs)
4913       AfterOps.push_back(Op);
4914   }
4915   SDValue Chain = N->getOperand(NumOps-1);
4916   AddrOps.push_back(Chain);
4917
4918   // Emit the load instruction.
4919   SDNode *Load = nullptr;
4920   if (FoldedLoad) {
4921     EVT VT = *RC->vt_begin();
4922     std::pair<MachineInstr::mmo_iterator,
4923               MachineInstr::mmo_iterator> MMOs =
4924       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
4925                             cast<MachineSDNode>(N)->memoperands_end());
4926     if (!(*MMOs.first) &&
4927         RC == &X86::VR128RegClass &&
4928         !Subtarget.isUnalignedMemAccessFast())
4929       // Do not introduce a slow unaligned load.
4930       return false;
4931     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
4932     bool isAligned = (*MMOs.first) &&
4933                      (*MMOs.first)->getAlignment() >= Alignment;
4934     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
4935                               VT, MVT::Other, AddrOps);
4936     NewNodes.push_back(Load);
4937
4938     // Preserve memory reference information.
4939     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
4940   }
4941
4942   // Emit the data processing instruction.
4943   std::vector<EVT> VTs;
4944   const TargetRegisterClass *DstRC = nullptr;
4945   if (MCID.getNumDefs() > 0) {
4946     DstRC = getRegClass(MCID, 0, &RI, MF);
4947     VTs.push_back(*DstRC->vt_begin());
4948   }
4949   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
4950     EVT VT = N->getValueType(i);
4951     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
4952       VTs.push_back(VT);
4953   }
4954   if (Load)
4955     BeforeOps.push_back(SDValue(Load, 0));
4956   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
4957   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
4958   NewNodes.push_back(NewNode);
4959
4960   // Emit the store instruction.
4961   if (FoldedStore) {
4962     AddrOps.pop_back();
4963     AddrOps.push_back(SDValue(NewNode, 0));
4964     AddrOps.push_back(Chain);
4965     std::pair<MachineInstr::mmo_iterator,
4966               MachineInstr::mmo_iterator> MMOs =
4967       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
4968                              cast<MachineSDNode>(N)->memoperands_end());
4969     if (!(*MMOs.first) &&
4970         RC == &X86::VR128RegClass &&
4971         !Subtarget.isUnalignedMemAccessFast())
4972       // Do not introduce a slow unaligned store.
4973       return false;
4974     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
4975     bool isAligned = (*MMOs.first) &&
4976                      (*MMOs.first)->getAlignment() >= Alignment;
4977     SDNode *Store =
4978         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
4979                            dl, MVT::Other, AddrOps);
4980     NewNodes.push_back(Store);
4981
4982     // Preserve memory reference information.
4983     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
4984   }
4985
4986   return true;
4987 }
4988
4989 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
4990                                       bool UnfoldLoad, bool UnfoldStore,
4991                                       unsigned *LoadRegIndex) const {
4992   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4993     MemOp2RegOpTable.find(Opc);
4994   if (I == MemOp2RegOpTable.end())
4995     return 0;
4996   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
4997   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
4998   if (UnfoldLoad && !FoldedLoad)
4999     return 0;
5000   if (UnfoldStore && !FoldedStore)
5001     return 0;
5002   if (LoadRegIndex)
5003     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5004   return I->second.first;
5005 }
5006
5007 bool
5008 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5009                                      int64_t &Offset1, int64_t &Offset2) const {
5010   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5011     return false;
5012   unsigned Opc1 = Load1->getMachineOpcode();
5013   unsigned Opc2 = Load2->getMachineOpcode();
5014   switch (Opc1) {
5015   default: return false;
5016   case X86::MOV8rm:
5017   case X86::MOV16rm:
5018   case X86::MOV32rm:
5019   case X86::MOV64rm:
5020   case X86::LD_Fp32m:
5021   case X86::LD_Fp64m:
5022   case X86::LD_Fp80m:
5023   case X86::MOVSSrm:
5024   case X86::MOVSDrm:
5025   case X86::MMX_MOVD64rm:
5026   case X86::MMX_MOVQ64rm:
5027   case X86::FsMOVAPSrm:
5028   case X86::FsMOVAPDrm:
5029   case X86::MOVAPSrm:
5030   case X86::MOVUPSrm:
5031   case X86::MOVAPDrm:
5032   case X86::MOVDQArm:
5033   case X86::MOVDQUrm:
5034   // AVX load instructions
5035   case X86::VMOVSSrm:
5036   case X86::VMOVSDrm:
5037   case X86::FsVMOVAPSrm:
5038   case X86::FsVMOVAPDrm:
5039   case X86::VMOVAPSrm:
5040   case X86::VMOVUPSrm:
5041   case X86::VMOVAPDrm:
5042   case X86::VMOVDQArm:
5043   case X86::VMOVDQUrm:
5044   case X86::VMOVAPSYrm:
5045   case X86::VMOVUPSYrm:
5046   case X86::VMOVAPDYrm:
5047   case X86::VMOVDQAYrm:
5048   case X86::VMOVDQUYrm:
5049     break;
5050   }
5051   switch (Opc2) {
5052   default: return false;
5053   case X86::MOV8rm:
5054   case X86::MOV16rm:
5055   case X86::MOV32rm:
5056   case X86::MOV64rm:
5057   case X86::LD_Fp32m:
5058   case X86::LD_Fp64m:
5059   case X86::LD_Fp80m:
5060   case X86::MOVSSrm:
5061   case X86::MOVSDrm:
5062   case X86::MMX_MOVD64rm:
5063   case X86::MMX_MOVQ64rm:
5064   case X86::FsMOVAPSrm:
5065   case X86::FsMOVAPDrm:
5066   case X86::MOVAPSrm:
5067   case X86::MOVUPSrm:
5068   case X86::MOVAPDrm:
5069   case X86::MOVDQArm:
5070   case X86::MOVDQUrm:
5071   // AVX load instructions
5072   case X86::VMOVSSrm:
5073   case X86::VMOVSDrm:
5074   case X86::FsVMOVAPSrm:
5075   case X86::FsVMOVAPDrm:
5076   case X86::VMOVAPSrm:
5077   case X86::VMOVUPSrm:
5078   case X86::VMOVAPDrm:
5079   case X86::VMOVDQArm:
5080   case X86::VMOVDQUrm:
5081   case X86::VMOVAPSYrm:
5082   case X86::VMOVUPSYrm:
5083   case X86::VMOVAPDYrm:
5084   case X86::VMOVDQAYrm:
5085   case X86::VMOVDQUYrm:
5086     break;
5087   }
5088
5089   // Check if chain operands and base addresses match.
5090   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5091       Load1->getOperand(5) != Load2->getOperand(5))
5092     return false;
5093   // Segment operands should match as well.
5094   if (Load1->getOperand(4) != Load2->getOperand(4))
5095     return false;
5096   // Scale should be 1, Index should be Reg0.
5097   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5098       Load1->getOperand(2) == Load2->getOperand(2)) {
5099     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5100       return false;
5101
5102     // Now let's examine the displacements.
5103     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5104         isa<ConstantSDNode>(Load2->getOperand(3))) {
5105       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5106       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5107       return true;
5108     }
5109   }
5110   return false;
5111 }
5112
5113 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5114                                            int64_t Offset1, int64_t Offset2,
5115                                            unsigned NumLoads) const {
5116   assert(Offset2 > Offset1);
5117   if ((Offset2 - Offset1) / 8 > 64)
5118     return false;
5119
5120   unsigned Opc1 = Load1->getMachineOpcode();
5121   unsigned Opc2 = Load2->getMachineOpcode();
5122   if (Opc1 != Opc2)
5123     return false;  // FIXME: overly conservative?
5124
5125   switch (Opc1) {
5126   default: break;
5127   case X86::LD_Fp32m:
5128   case X86::LD_Fp64m:
5129   case X86::LD_Fp80m:
5130   case X86::MMX_MOVD64rm:
5131   case X86::MMX_MOVQ64rm:
5132     return false;
5133   }
5134
5135   EVT VT = Load1->getValueType(0);
5136   switch (VT.getSimpleVT().SimpleTy) {
5137   default:
5138     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5139     // have 16 of them to play with.
5140     if (Subtarget.is64Bit()) {
5141       if (NumLoads >= 3)
5142         return false;
5143     } else if (NumLoads) {
5144       return false;
5145     }
5146     break;
5147   case MVT::i8:
5148   case MVT::i16:
5149   case MVT::i32:
5150   case MVT::i64:
5151   case MVT::f32:
5152   case MVT::f64:
5153     if (NumLoads)
5154       return false;
5155     break;
5156   }
5157
5158   return true;
5159 }
5160
5161 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5162                                           MachineInstr *Second) const {
5163   // Check if this processor supports macro-fusion. Since this is a minor
5164   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5165   // proxy for SandyBridge+.
5166   if (!Subtarget.hasAVX())
5167     return false;
5168
5169   enum {
5170     FuseTest,
5171     FuseCmp,
5172     FuseInc
5173   } FuseKind;
5174
5175   switch(Second->getOpcode()) {
5176   default:
5177     return false;
5178   case X86::JE_4:
5179   case X86::JNE_4:
5180   case X86::JL_4:
5181   case X86::JLE_4:
5182   case X86::JG_4:
5183   case X86::JGE_4:
5184     FuseKind = FuseInc;
5185     break;
5186   case X86::JB_4:
5187   case X86::JBE_4:
5188   case X86::JA_4:
5189   case X86::JAE_4:
5190     FuseKind = FuseCmp;
5191     break;
5192   case X86::JS_4:
5193   case X86::JNS_4:
5194   case X86::JP_4:
5195   case X86::JNP_4:
5196   case X86::JO_4:
5197   case X86::JNO_4:
5198     FuseKind = FuseTest;
5199     break;
5200   }
5201   switch (First->getOpcode()) {
5202   default:
5203     return false;
5204   case X86::TEST8rr:
5205   case X86::TEST16rr:
5206   case X86::TEST32rr:
5207   case X86::TEST64rr:
5208   case X86::TEST8ri:
5209   case X86::TEST16ri:
5210   case X86::TEST32ri:
5211   case X86::TEST32i32:
5212   case X86::TEST64i32:
5213   case X86::TEST64ri32:
5214   case X86::TEST8rm:
5215   case X86::TEST16rm:
5216   case X86::TEST32rm:
5217   case X86::TEST64rm:
5218   case X86::TEST8ri_NOREX:
5219   case X86::AND16i16:
5220   case X86::AND16ri:
5221   case X86::AND16ri8:
5222   case X86::AND16rm:
5223   case X86::AND16rr:
5224   case X86::AND32i32:
5225   case X86::AND32ri:
5226   case X86::AND32ri8:
5227   case X86::AND32rm:
5228   case X86::AND32rr:
5229   case X86::AND64i32:
5230   case X86::AND64ri32:
5231   case X86::AND64ri8:
5232   case X86::AND64rm:
5233   case X86::AND64rr:
5234   case X86::AND8i8:
5235   case X86::AND8ri:
5236   case X86::AND8rm:
5237   case X86::AND8rr:
5238     return true;
5239   case X86::CMP16i16:
5240   case X86::CMP16ri:
5241   case X86::CMP16ri8:
5242   case X86::CMP16rm:
5243   case X86::CMP16rr:
5244   case X86::CMP32i32:
5245   case X86::CMP32ri:
5246   case X86::CMP32ri8:
5247   case X86::CMP32rm:
5248   case X86::CMP32rr:
5249   case X86::CMP64i32:
5250   case X86::CMP64ri32:
5251   case X86::CMP64ri8:
5252   case X86::CMP64rm:
5253   case X86::CMP64rr:
5254   case X86::CMP8i8:
5255   case X86::CMP8ri:
5256   case X86::CMP8rm:
5257   case X86::CMP8rr:
5258   case X86::ADD16i16:
5259   case X86::ADD16ri:
5260   case X86::ADD16ri8:
5261   case X86::ADD16ri8_DB:
5262   case X86::ADD16ri_DB:
5263   case X86::ADD16rm:
5264   case X86::ADD16rr:
5265   case X86::ADD16rr_DB:
5266   case X86::ADD32i32:
5267   case X86::ADD32ri:
5268   case X86::ADD32ri8:
5269   case X86::ADD32ri8_DB:
5270   case X86::ADD32ri_DB:
5271   case X86::ADD32rm:
5272   case X86::ADD32rr:
5273   case X86::ADD32rr_DB:
5274   case X86::ADD64i32:
5275   case X86::ADD64ri32:
5276   case X86::ADD64ri32_DB:
5277   case X86::ADD64ri8:
5278   case X86::ADD64ri8_DB:
5279   case X86::ADD64rm:
5280   case X86::ADD64rr:
5281   case X86::ADD64rr_DB:
5282   case X86::ADD8i8:
5283   case X86::ADD8mi:
5284   case X86::ADD8mr:
5285   case X86::ADD8ri:
5286   case X86::ADD8rm:
5287   case X86::ADD8rr:
5288   case X86::SUB16i16:
5289   case X86::SUB16ri:
5290   case X86::SUB16ri8:
5291   case X86::SUB16rm:
5292   case X86::SUB16rr:
5293   case X86::SUB32i32:
5294   case X86::SUB32ri:
5295   case X86::SUB32ri8:
5296   case X86::SUB32rm:
5297   case X86::SUB32rr:
5298   case X86::SUB64i32:
5299   case X86::SUB64ri32:
5300   case X86::SUB64ri8:
5301   case X86::SUB64rm:
5302   case X86::SUB64rr:
5303   case X86::SUB8i8:
5304   case X86::SUB8ri:
5305   case X86::SUB8rm:
5306   case X86::SUB8rr:
5307     return FuseKind == FuseCmp || FuseKind == FuseInc;
5308   case X86::INC16r:
5309   case X86::INC32r:
5310   case X86::INC64_16r:
5311   case X86::INC64_32r:
5312   case X86::INC64r:
5313   case X86::INC8r:
5314   case X86::DEC16r:
5315   case X86::DEC32r:
5316   case X86::DEC64_16r:
5317   case X86::DEC64_32r:
5318   case X86::DEC64r:
5319   case X86::DEC8r:
5320     return FuseKind == FuseInc;
5321   }
5322 }
5323
5324 bool X86InstrInfo::
5325 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5326   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5327   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5328   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
5329     return true;
5330   Cond[0].setImm(GetOppositeBranchCondition(CC));
5331   return false;
5332 }
5333
5334 bool X86InstrInfo::
5335 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5336   // FIXME: Return false for x87 stack register classes for now. We can't
5337   // allow any loads of these registers before FpGet_ST0_80.
5338   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
5339            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
5340 }
5341
5342 /// getGlobalBaseReg - Return a virtual register initialized with the
5343 /// the global base register value. Output instructions required to
5344 /// initialize the register in the function entry block, if necessary.
5345 ///
5346 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5347 ///
5348 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5349   assert(!Subtarget.is64Bit() &&
5350          "X86-64 PIC uses RIP relative addressing");
5351
5352   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5353   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5354   if (GlobalBaseReg != 0)
5355     return GlobalBaseReg;
5356
5357   // Create the register. The code to initialize it is inserted
5358   // later, by the CGBR pass (below).
5359   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5360   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
5361   X86FI->setGlobalBaseReg(GlobalBaseReg);
5362   return GlobalBaseReg;
5363 }
5364
5365 // These are the replaceable SSE instructions. Some of these have Int variants
5366 // that we don't include here. We don't want to replace instructions selected
5367 // by intrinsics.
5368 static const uint16_t ReplaceableInstrs[][3] = {
5369   //PackedSingle     PackedDouble    PackedInt
5370   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5371   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5372   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5373   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5374   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5375   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5376   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5377   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5378   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5379   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5380   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5381   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5382   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5383   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5384   // AVX 128-bit support
5385   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5386   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5387   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5388   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5389   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5390   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5391   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5392   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5393   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5394   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5395   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5396   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5397   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5398   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5399   // AVX 256-bit support
5400   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5401   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5402   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5403   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5404   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5405   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
5406 };
5407
5408 static const uint16_t ReplaceableInstrsAVX2[][3] = {
5409   //PackedSingle       PackedDouble       PackedInt
5410   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
5411   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
5412   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
5413   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
5414   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
5415   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
5416   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
5417   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
5418   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
5419   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
5420   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
5421   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
5422   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
5423   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
5424   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
5425   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
5426   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
5427   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
5428   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
5429   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
5430 };
5431
5432 // FIXME: Some shuffle and unpack instructions have equivalents in different
5433 // domains, but they require a bit more work than just switching opcodes.
5434
5435 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
5436   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
5437     if (ReplaceableInstrs[i][domain-1] == opcode)
5438       return ReplaceableInstrs[i];
5439   return nullptr;
5440 }
5441
5442 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
5443   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
5444     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
5445       return ReplaceableInstrsAVX2[i];
5446   return nullptr;
5447 }
5448
5449 std::pair<uint16_t, uint16_t>
5450 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
5451   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5452   bool hasAVX2 = Subtarget.hasAVX2();
5453   uint16_t validDomains = 0;
5454   if (domain && lookup(MI->getOpcode(), domain))
5455     validDomains = 0xe;
5456   else if (domain && lookupAVX2(MI->getOpcode(), domain))
5457     validDomains = hasAVX2 ? 0xe : 0x6;
5458   return std::make_pair(domain, validDomains);
5459 }
5460
5461 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
5462   assert(Domain>0 && Domain<4 && "Invalid execution domain");
5463   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5464   assert(dom && "Not an SSE instruction");
5465   const uint16_t *table = lookup(MI->getOpcode(), dom);
5466   if (!table) { // try the other table
5467     assert((Subtarget.hasAVX2() || Domain < 3) &&
5468            "256-bit vector operations only available in AVX2");
5469     table = lookupAVX2(MI->getOpcode(), dom);
5470   }
5471   assert(table && "Cannot change domain");
5472   MI->setDesc(get(table[Domain-1]));
5473 }
5474
5475 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
5476 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
5477   NopInst.setOpcode(X86::NOOP);
5478 }
5479
5480 void X86InstrInfo::getUnconditionalBranch(
5481     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
5482   Branch.setOpcode(X86::JMP_4);
5483   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
5484 }
5485
5486 void X86InstrInfo::getTrap(MCInst &MI) const {
5487   MI.setOpcode(X86::TRAP);
5488 }
5489
5490 bool X86InstrInfo::isHighLatencyDef(int opc) const {
5491   switch (opc) {
5492   default: return false;
5493   case X86::DIVSDrm:
5494   case X86::DIVSDrm_Int:
5495   case X86::DIVSDrr:
5496   case X86::DIVSDrr_Int:
5497   case X86::DIVSSrm:
5498   case X86::DIVSSrm_Int:
5499   case X86::DIVSSrr:
5500   case X86::DIVSSrr_Int:
5501   case X86::SQRTPDm:
5502   case X86::SQRTPDr:
5503   case X86::SQRTPSm:
5504   case X86::SQRTPSr:
5505   case X86::SQRTSDm:
5506   case X86::SQRTSDm_Int:
5507   case X86::SQRTSDr:
5508   case X86::SQRTSDr_Int:
5509   case X86::SQRTSSm:
5510   case X86::SQRTSSm_Int:
5511   case X86::SQRTSSr:
5512   case X86::SQRTSSr_Int:
5513   // AVX instructions with high latency
5514   case X86::VDIVSDrm:
5515   case X86::VDIVSDrm_Int:
5516   case X86::VDIVSDrr:
5517   case X86::VDIVSDrr_Int:
5518   case X86::VDIVSSrm:
5519   case X86::VDIVSSrm_Int:
5520   case X86::VDIVSSrr:
5521   case X86::VDIVSSrr_Int:
5522   case X86::VSQRTPDm:
5523   case X86::VSQRTPDr:
5524   case X86::VSQRTPSm:
5525   case X86::VSQRTPSr:
5526   case X86::VSQRTSDm:
5527   case X86::VSQRTSDm_Int:
5528   case X86::VSQRTSDr:
5529   case X86::VSQRTSSm:
5530   case X86::VSQRTSSm_Int:
5531   case X86::VSQRTSSr:
5532   case X86::VSQRTPDZm:
5533   case X86::VSQRTPDZr:
5534   case X86::VSQRTPSZm:
5535   case X86::VSQRTPSZr:
5536   case X86::VSQRTSDZm:
5537   case X86::VSQRTSDZm_Int:
5538   case X86::VSQRTSDZr:
5539   case X86::VSQRTSSZm_Int:
5540   case X86::VSQRTSSZr:
5541   case X86::VSQRTSSZm:
5542   case X86::VDIVSDZrm:
5543   case X86::VDIVSDZrr:
5544   case X86::VDIVSSZrm:
5545   case X86::VDIVSSZrr:
5546
5547   case X86::VGATHERQPSZrm:
5548   case X86::VGATHERQPDZrm:
5549   case X86::VGATHERDPDZrm:
5550   case X86::VGATHERDPSZrm:
5551   case X86::VPGATHERQDZrm:
5552   case X86::VPGATHERQQZrm:
5553   case X86::VPGATHERDDZrm:
5554   case X86::VPGATHERDQZrm:
5555   case X86::VSCATTERQPDZmr:
5556   case X86::VSCATTERQPSZmr:
5557   case X86::VSCATTERDPDZmr:
5558   case X86::VSCATTERDPSZmr:
5559   case X86::VPSCATTERQDZmr:
5560   case X86::VPSCATTERQQZmr:
5561   case X86::VPSCATTERDDZmr:
5562   case X86::VPSCATTERDQZmr:
5563     return true;
5564   }
5565 }
5566
5567 bool X86InstrInfo::
5568 hasHighOperandLatency(const InstrItineraryData *ItinData,
5569                       const MachineRegisterInfo *MRI,
5570                       const MachineInstr *DefMI, unsigned DefIdx,
5571                       const MachineInstr *UseMI, unsigned UseIdx) const {
5572   return isHighLatencyDef(DefMI->getOpcode());
5573 }
5574
5575 namespace {
5576   /// CGBR - Create Global Base Reg pass. This initializes the PIC
5577   /// global base register for x86-32.
5578   struct CGBR : public MachineFunctionPass {
5579     static char ID;
5580     CGBR() : MachineFunctionPass(ID) {}
5581
5582     bool runOnMachineFunction(MachineFunction &MF) override {
5583       const X86TargetMachine *TM =
5584         static_cast<const X86TargetMachine *>(&MF.getTarget());
5585
5586       // Don't do anything if this is 64-bit as 64-bit PIC
5587       // uses RIP relative addressing.
5588       if (TM->getSubtarget<X86Subtarget>().is64Bit())
5589         return false;
5590
5591       // Only emit a global base reg in PIC mode.
5592       if (TM->getRelocationModel() != Reloc::PIC_)
5593         return false;
5594
5595       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
5596       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5597
5598       // If we didn't need a GlobalBaseReg, don't insert code.
5599       if (GlobalBaseReg == 0)
5600         return false;
5601
5602       // Insert the set of GlobalBaseReg into the first MBB of the function
5603       MachineBasicBlock &FirstMBB = MF.front();
5604       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
5605       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
5606       MachineRegisterInfo &RegInfo = MF.getRegInfo();
5607       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5608
5609       unsigned PC;
5610       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
5611         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
5612       else
5613         PC = GlobalBaseReg;
5614
5615       // Operand of MovePCtoStack is completely ignored by asm printer. It's
5616       // only used in JIT code emission as displacement to pc.
5617       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
5618
5619       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
5620       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
5621       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
5622         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
5623         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
5624           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
5625                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
5626       }
5627
5628       return true;
5629     }
5630
5631     const char *getPassName() const override {
5632       return "X86 PIC Global Base Reg Initialization";
5633     }
5634
5635     void getAnalysisUsage(AnalysisUsage &AU) const override {
5636       AU.setPreservesCFG();
5637       MachineFunctionPass::getAnalysisUsage(AU);
5638     }
5639   };
5640 }
5641
5642 char CGBR::ID = 0;
5643 FunctionPass*
5644 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
5645
5646 namespace {
5647   struct LDTLSCleanup : public MachineFunctionPass {
5648     static char ID;
5649     LDTLSCleanup() : MachineFunctionPass(ID) {}
5650
5651     bool runOnMachineFunction(MachineFunction &MF) override {
5652       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
5653       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
5654         // No point folding accesses if there isn't at least two.
5655         return false;
5656       }
5657
5658       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
5659       return VisitNode(DT->getRootNode(), 0);
5660     }
5661
5662     // Visit the dominator subtree rooted at Node in pre-order.
5663     // If TLSBaseAddrReg is non-null, then use that to replace any
5664     // TLS_base_addr instructions. Otherwise, create the register
5665     // when the first such instruction is seen, and then use it
5666     // as we encounter more instructions.
5667     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
5668       MachineBasicBlock *BB = Node->getBlock();
5669       bool Changed = false;
5670
5671       // Traverse the current block.
5672       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
5673            ++I) {
5674         switch (I->getOpcode()) {
5675           case X86::TLS_base_addr32:
5676           case X86::TLS_base_addr64:
5677             if (TLSBaseAddrReg)
5678               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
5679             else
5680               I = SetRegister(I, &TLSBaseAddrReg);
5681             Changed = true;
5682             break;
5683           default:
5684             break;
5685         }
5686       }
5687
5688       // Visit the children of this block in the dominator tree.
5689       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
5690            I != E; ++I) {
5691         Changed |= VisitNode(*I, TLSBaseAddrReg);
5692       }
5693
5694       return Changed;
5695     }
5696
5697     // Replace the TLS_base_addr instruction I with a copy from
5698     // TLSBaseAddrReg, returning the new instruction.
5699     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
5700                                          unsigned TLSBaseAddrReg) {
5701       MachineFunction *MF = I->getParent()->getParent();
5702       const X86TargetMachine *TM =
5703           static_cast<const X86TargetMachine *>(&MF->getTarget());
5704       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5705       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5706
5707       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
5708       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
5709                                    TII->get(TargetOpcode::COPY),
5710                                    is64Bit ? X86::RAX : X86::EAX)
5711                                    .addReg(TLSBaseAddrReg);
5712
5713       // Erase the TLS_base_addr instruction.
5714       I->eraseFromParent();
5715
5716       return Copy;
5717     }
5718
5719     // Create a virtal register in *TLSBaseAddrReg, and populate it by
5720     // inserting a copy instruction after I. Returns the new instruction.
5721     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
5722       MachineFunction *MF = I->getParent()->getParent();
5723       const X86TargetMachine *TM =
5724           static_cast<const X86TargetMachine *>(&MF->getTarget());
5725       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5726       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5727
5728       // Create a virtual register for the TLS base address.
5729       MachineRegisterInfo &RegInfo = MF->getRegInfo();
5730       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
5731                                                       ? &X86::GR64RegClass
5732                                                       : &X86::GR32RegClass);
5733
5734       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
5735       MachineInstr *Next = I->getNextNode();
5736       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
5737                                    TII->get(TargetOpcode::COPY),
5738                                    *TLSBaseAddrReg)
5739                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
5740
5741       return Copy;
5742     }
5743
5744     const char *getPassName() const override {
5745       return "Local Dynamic TLS Access Clean-up";
5746     }
5747
5748     void getAnalysisUsage(AnalysisUsage &AU) const override {
5749       AU.setPreservesCFG();
5750       AU.addRequired<MachineDominatorTree>();
5751       MachineFunctionPass::getAnalysisUsage(AU);
5752     }
5753   };
5754 }
5755
5756 char LDTLSCleanup::ID = 0;
5757 FunctionPass*
5758 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }