lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  43 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  44 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  45 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  46 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  47                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisSameAs<0,2>]>>;
  49 def X86andnp   : SDNode<"X86ISD::ANDNP",
  50                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  51                                       SDTCisSameAs<0,2>]>>;
  52 def X86psignb  : SDNode<"X86ISD::PSIGNB",
  53                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  54                                       SDTCisSameAs<0,2>]>>;
  55 def X86psignw  : SDNode<"X86ISD::PSIGNW",
  56                  SDTypeProfile<1, 2, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  57                                       SDTCisSameAs<0,2>]>>;
  58 def X86psignd  : SDNode<"X86ISD::PSIGND",
  59                  SDTypeProfile<1, 2, [SDTCisVT<0, v4i32>, SDTCisSameAs<0,1>,
  60                                       SDTCisSameAs<0,2>]>>;
  61 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  64                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  65 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  66                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  67                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  68 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  69                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  70                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  71 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  72                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  73                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  74 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  75                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  76 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  77                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  78 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  79 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  80 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  81 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  82 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  83 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  84 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  85 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  86 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  87 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  88 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  89 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  90
  91 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  92                                           SDTCisVec<1>,
  93                                           SDTCisSameAs<2, 1>]>;
  94 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  95 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  96
  97 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
  98 // translated into one of the target nodes below during lowering.
  99 // Note: this is a work in progress...
 100 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 101 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 102                                 SDTCisSameAs<0,2>]>;
 103
 104 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 105                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 106 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 107                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 108
 109 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 110
 111 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 112
 113 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 114 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 115 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 116
 117 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 118 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 119
 120 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 121 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 122 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 123
 124 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 125 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 126
 127 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 128 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 129 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 130 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 131
 132 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 133 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 134
 135 def X86Unpcklps  : SDNode<"X86ISD::UNPCKLPS", SDTShuff2Op>;
 136 def X86Unpcklpd  : SDNode<"X86ISD::UNPCKLPD", SDTShuff2Op>;
 137 def X86Unpcklpsy : SDNode<"X86ISD::VUNPCKLPSY", SDTShuff2Op>;
 138 def X86Unpcklpdy : SDNode<"X86ISD::VUNPCKLPDY", SDTShuff2Op>;
 139
 140 def X86Unpckhps  : SDNode<"X86ISD::UNPCKHPS", SDTShuff2Op>;
 141 def X86Unpckhpd  : SDNode<"X86ISD::UNPCKHPD", SDTShuff2Op>;
 142 def X86Unpckhpsy : SDNode<"X86ISD::VUNPCKHPSY", SDTShuff2Op>;
 143 def X86Unpckhpdy : SDNode<"X86ISD::VUNPCKHPDY", SDTShuff2Op>;
 144
 145 def X86Punpcklbw  : SDNode<"X86ISD::PUNPCKLBW", SDTShuff2Op>;
 146 def X86Punpcklwd  : SDNode<"X86ISD::PUNPCKLWD", SDTShuff2Op>;
 147 def X86Punpckldq  : SDNode<"X86ISD::PUNPCKLDQ", SDTShuff2Op>;
 148 def X86Punpcklqdq : SDNode<"X86ISD::PUNPCKLQDQ", SDTShuff2Op>;
 149
 150 def X86Punpckhbw  : SDNode<"X86ISD::PUNPCKHBW", SDTShuff2Op>;
 151 def X86Punpckhwd  : SDNode<"X86ISD::PUNPCKHWD", SDTShuff2Op>;
 152 def X86Punpckhdq  : SDNode<"X86ISD::PUNPCKHDQ", SDTShuff2Op>;
 153 def X86Punpckhqdq : SDNode<"X86ISD::PUNPCKHQDQ", SDTShuff2Op>;
 154
 155 def X86VPermilps  : SDNode<"X86ISD::VPERMILPS", SDTShuff2OpI>;
 156 def X86VPermilpsy : SDNode<"X86ISD::VPERMILPSY", SDTShuff2OpI>;
 157 def X86VPermilpd  : SDNode<"X86ISD::VPERMILPD", SDTShuff2OpI>;
 158 def X86VPermilpdy : SDNode<"X86ISD::VPERMILPDY", SDTShuff2OpI>;
 159
 160 def X86VPerm2f128 : SDNode<"X86ISD::VPERM2F128", SDTShuff3OpI>;
 161
 162 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 163
 164 //===----------------------------------------------------------------------===//
 165 // SSE Complex Patterns
 166 //===----------------------------------------------------------------------===//
 167
 168 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 169 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 170 // forms.
 171 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 172                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 173                                    SDNPWantRoot]>;
 174 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 175                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 176                                    SDNPWantRoot]>;
 177
 178 def ssmem : Operand<v4f32> {
 179   let PrintMethod = "printf32mem";
 180   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 181   let ParserMatchClass = X86MemAsmOperand;
 182   let OperandType = "OPERAND_MEMORY";
 183 }
 184 def sdmem : Operand<v2f64> {
 185   let PrintMethod = "printf64mem";
 186   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 187   let ParserMatchClass = X86MemAsmOperand;
 188   let OperandType = "OPERAND_MEMORY";
 189 }
 190
 191 //===----------------------------------------------------------------------===//
 192 // SSE pattern fragments
 193 //===----------------------------------------------------------------------===//
 194
 195 // 128-bit load pattern fragments
 196 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 197 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 198 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 199 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 200
 201 // 256-bit load pattern fragments
 202 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 203 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 204 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 205 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 206
 207 // Like 'store', but always requires 128-bit vector alignment.
 208 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 209                            (store node:$val, node:$ptr), [{
 210   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 211 }]>;
 212
 213 // Like 'store', but always requires 256-bit vector alignment.
 214 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 215                               (store node:$val, node:$ptr), [{
 216   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 217 }]>;
 218
 219 // Like 'load', but always requires 128-bit vector alignment.
 220 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 221   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 222 }]>;
 223
 224 // Like 'load', but always requires 256-bit vector alignment.
 225 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 226   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 227 }]>;
 228
 229 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 230                                (f32 (alignedload node:$ptr))>;
 231 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 232                                (f64 (alignedload node:$ptr))>;
 233
 234 // 128-bit aligned load pattern fragments
 235 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 236                                (v4f32 (alignedload node:$ptr))>;
 237 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 238                                (v2f64 (alignedload node:$ptr))>;
 239 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 240                                (v4i32 (alignedload node:$ptr))>;
 241 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 242                                (v2i64 (alignedload node:$ptr))>;
 243
 244 // 256-bit aligned load pattern fragments
 245 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 246                                (v8f32 (alignedload256 node:$ptr))>;
 247 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 248                                (v4f64 (alignedload256 node:$ptr))>;
 249 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 250                                (v8i32 (alignedload256 node:$ptr))>;
 251 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 252                                (v4i64 (alignedload256 node:$ptr))>;
 253
 254 // Like 'load', but uses special alignment checks suitable for use in
 255 // memory operands in most SSE instructions, which are required to
 256 // be naturally aligned on some targets but not on others.  If the subtarget
 257 // allows unaligned accesses, match any load, though this may require
 258 // setting a feature bit in the processor (on startup, for example).
 259 // Opteron 10h and later implement such a feature.
 260 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 261   return    Subtarget->hasVectorUAMem()
 262          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 263 }]>;
 264
 265 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 266 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 267
 268 // 128-bit memop pattern fragments
 269 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 270 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 271 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 272 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 273 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 274 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 275
 276 // 256-bit memop pattern fragments
 277 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 278 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 279 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 280 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 281 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 282
 283 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 284 // 16-byte boundary.
 285 // FIXME: 8 byte alignment for mmx reads is not required
 286 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 287   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 288 }]>;
 289
 290 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 291
 292 // MOVNT Support
 293 // Like 'store', but requires the non-temporal bit to be set
 294 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 295                            (st node:$val, node:$ptr), [{
 296   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 297     return ST->isNonTemporal();
 298   return false;
 299 }]>;
 300
 301 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 302                                    (st node:$val, node:$ptr), [{
 303   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 304     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 305            ST->getAddressingMode() == ISD::UNINDEXED &&
 306            ST->getAlignment() >= 16;
 307   return false;
 308 }]>;
 309
 310 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 311                                    (st node:$val, node:$ptr), [{
 312   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 313     return ST->isNonTemporal() &&
 314            ST->getAlignment() < 16;
 315   return false;
 316 }]>;
 317
 318 // 128-bit bitconvert pattern fragments
 319 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 320 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 321 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 322 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 323 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 324 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 325
 326 // 256-bit bitconvert pattern fragments
 327 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 328 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 329
 330 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 331                            (bitconvert (v2i64 (X86vzmovl
 332                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 333 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 334                            (bitconvert (v4i32 (X86vzmovl
 335                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 336
 337 def vzload_v2i64 : PatFrag<(ops node:$src),
 338                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 339
 340
 341 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 342   return N->isExactlyValue(+0.0);
 343 }]>;
 344
 345 // BYTE_imm - Transform bit immediates into byte immediates.
 346 def BYTE_imm  : SDNodeXForm<imm, [{
 347   // Transformation function: imm >> 3
 348   return getI32Imm(N->getZExtValue() >> 3);
 349 }]>;
 350
 351 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 352 // SHUFP* etc. imm.
 353 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 354   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 355 }]>;
 356
 357 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 358 // PSHUFHW imm.
 359 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 360   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 361 }]>;
 362
 363 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 364 // PSHUFLW imm.
 365 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 366   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 367 }]>;
 368
 369 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 370 // a PALIGNR imm.
 371 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 372   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 373 }]>;
 374
 375 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 376 // to VEXTRACTF128 imm.
 377 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 378   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 379 }]>;
 380
 381 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 382 // VINSERTF128 imm.
 383 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 384   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 385 }]>;
 386
 387 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 388                        (vector_shuffle node:$lhs, node:$rhs), [{
 389   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 390   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 391 }]>;
 392
 393 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 394                       (vector_shuffle node:$lhs, node:$rhs), [{
 395   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 396 }]>;
 397
 398 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 399                       (vector_shuffle node:$lhs, node:$rhs), [{
 400   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 401 }]>;
 402
 403 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 404                             (vector_shuffle node:$lhs, node:$rhs), [{
 405   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 406 }]>;
 407
 408 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 409                       (vector_shuffle node:$lhs, node:$rhs), [{
 410   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 411 }]>;
 412
 413 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 414                     (vector_shuffle node:$lhs, node:$rhs), [{
 415   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 416 }]>;
 417
 418 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 419                    (vector_shuffle node:$lhs, node:$rhs), [{
 420   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 421 }]>;
 422
 423 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 424                      (vector_shuffle node:$lhs, node:$rhs), [{
 425   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 426 }]>;
 427
 428 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 429                      (vector_shuffle node:$lhs, node:$rhs), [{
 430   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 431 }]>;
 432
 433 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 434                      (vector_shuffle node:$lhs, node:$rhs), [{
 435   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 436 }], SHUFFLE_get_shuf_imm>;
 437
 438 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 439                     (vector_shuffle node:$lhs, node:$rhs), [{
 440   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 441 }], SHUFFLE_get_shuf_imm>;
 442
 443 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 444                       (vector_shuffle node:$lhs, node:$rhs), [{
 445   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 446 }], SHUFFLE_get_pshufhw_imm>;
 447
 448 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 449                       (vector_shuffle node:$lhs, node:$rhs), [{
 450   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 451 }], SHUFFLE_get_pshuflw_imm>;
 452
 453 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 454                                    (extract_subvector node:$bigvec,
 455                                                       node:$index), [{
 456   return X86::isVEXTRACTF128Index(N);
 457 }], EXTRACT_get_vextractf128_imm>;
 458
 459 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 460                                       node:$index),
 461                                  (insert_subvector node:$bigvec, node:$smallvec,
 462                                                    node:$index), [{
 463   return X86::isVINSERTF128Index(N);
 464 }], INSERT_get_vinsertf128_imm>;
 465