lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44
  45 // ImmType - This specifies the immediate type used by an instruction. This is
  46 // part of the ad-hoc solution used to emit machine instruction encodings by our
  47 // machine code emitter.
  48 class ImmType<bits<3> val> {
  49   bits<3> Value = val;
  50 }
  51 def NoImm      : ImmType<0>;
  52 def Imm8       : ImmType<1>;
  53 def Imm8PCRel  : ImmType<2>;
  54 def Imm16      : ImmType<3>;
  55 def Imm16PCRel : ImmType<4>;
  56 def Imm32      : ImmType<5>;
  57 def Imm32PCRel : ImmType<6>;
  58 def Imm64      : ImmType<7>;
  59
  60 // FPFormat - This specifies what form this FP instruction has.  This is used by
  61 // the Floating-Point stackifier pass.
  62 class FPFormat<bits<3> val> {
  63   bits<3> Value = val;
  64 }
  65 def NotFP      : FPFormat<0>;
  66 def ZeroArgFP  : FPFormat<1>;
  67 def OneArgFP   : FPFormat<2>;
  68 def OneArgFPRW : FPFormat<3>;
  69 def TwoArgFP   : FPFormat<4>;
  70 def CompareFP  : FPFormat<5>;
  71 def CondMovFP  : FPFormat<6>;
  72 def SpecialFP  : FPFormat<7>;
  73
  74 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  75 // Keep in sync with tables in X86InstrInfo.cpp.
  76 class Domain<bits<2> val> {
  77   bits<2> Value = val;
  78 }
  79 def GenericDomain   : Domain<0>;
  80 def SSEPackedSingle : Domain<1>;
  81 def SSEPackedDouble : Domain<2>;
  82 def SSEPackedInt    : Domain<3>;
  83
  84 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  85 // emitter that various prefix bytes are required.
  86 class OpSize { bit hasOpSizePrefix = 1; }
  87 class AdSize { bit hasAdSizePrefix = 1; }
  88 class REX_W  { bit hasREX_WPrefix = 1; }
  89 class LOCK   { bit hasLockPrefix = 1; }
  90 class SegFS  { bits<2> SegOvrBits = 1; }
  91 class SegGS  { bits<2> SegOvrBits = 2; }
  92 class TB     { bits<4> Prefix = 1; }
  93 class REP    { bits<4> Prefix = 2; }
  94 class D8     { bits<4> Prefix = 3; }
  95 class D9     { bits<4> Prefix = 4; }
  96 class DA     { bits<4> Prefix = 5; }
  97 class DB     { bits<4> Prefix = 6; }
  98 class DC     { bits<4> Prefix = 7; }
  99 class DD     { bits<4> Prefix = 8; }
 100 class DE     { bits<4> Prefix = 9; }
 101 class DF     { bits<4> Prefix = 10; }
 102 class XD     { bits<4> Prefix = 11; }
 103 class XS     { bits<4> Prefix = 12; }
 104 class T8     { bits<4> Prefix = 13; }
 105 class TA     { bits<4> Prefix = 14; }
 106 class TF     { bits<4> Prefix = 15; }
 107 class VEX    { bit hasVEXPrefix = 1; }
 108 class VEX_W  { bit hasVEX_WPrefix = 1; }
 109 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 110 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 111 class VEX_L  { bit hasVEX_L = 1; }
 112 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 113
 114 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 115               string AsmStr, Domain d = GenericDomain>
 116   : Instruction {
 117   let Namespace = "X86";
 118
 119   bits<8> Opcode = opcod;
 120   Format Form = f;
 121   bits<6> FormBits = Form.Value;
 122   ImmType ImmT = i;
 123
 124   dag OutOperandList = outs;
 125   dag InOperandList = ins;
 126   string AsmString = AsmStr;
 127
 128   // If this is a pseudo instruction, mark it isCodeGenOnly.
 129   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 130
 131   //
 132   // Attributes specific to X86 instructions...
 133   //
 134   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 135   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 136
 137   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
 138   bit hasREX_WPrefix  = 0;  // Does this inst requires the REX.W prefix?
 139   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 140   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 141   bits<2> SegOvrBits = 0;   // Segment override prefix.
 142   Domain ExeDomain = d;
 143   bit hasVEXPrefix = 0;     // Does this inst requires a VEX prefix?
 144   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 145   bit hasVEX_4VPrefix = 0;  // Does this inst requires the VEX.VVVV field?
 146   bit hasVEX_i8ImmReg = 0;  // Does this inst requires the last source register
 147                             // to be encoded in a immediate field?
 148   bit hasVEX_L = 0;         // Does this inst uses large (256-bit) registers?
 149   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 150
 151   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 152   let TSFlags{5-0}   = FormBits;
 153   let TSFlags{6}     = hasOpSizePrefix;
 154   let TSFlags{7}     = hasAdSizePrefix;
 155   let TSFlags{11-8}  = Prefix;
 156   let TSFlags{12}    = hasREX_WPrefix;
 157   let TSFlags{15-13} = ImmT.Value;
 158   let TSFlags{18-16} = FPForm.Value;
 159   let TSFlags{19}    = hasLockPrefix;
 160   let TSFlags{21-20} = SegOvrBits;
 161   let TSFlags{23-22} = ExeDomain.Value;
 162   let TSFlags{31-24} = Opcode;
 163   let TSFlags{32}    = hasVEXPrefix;
 164   let TSFlags{33}    = hasVEX_WPrefix;
 165   let TSFlags{34}    = hasVEX_4VPrefix;
 166   let TSFlags{35}    = hasVEX_i8ImmReg;
 167   let TSFlags{36}    = hasVEX_L;
 168   let TSFlags{37}    = has3DNow0F0FOpcode;
 169 }
 170
 171 class PseudoI<dag oops, dag iops, list<dag> pattern>
 172   : X86Inst<0, Pseudo, NoImm, oops, iops, ""> {
 173   let Pattern = pattern;
 174 }
 175
 176 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 177         list<dag> pattern, Domain d = GenericDomain>
 178   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 179   let Pattern = pattern;
 180   let CodeSize = 3;
 181 }
 182 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 183            list<dag> pattern, Domain d = GenericDomain>
 184   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 185   let Pattern = pattern;
 186   let CodeSize = 3;
 187 }
 188 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 189                list<dag> pattern>
 190   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 191   let Pattern = pattern;
 192   let CodeSize = 3;
 193 }
 194 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 195            list<dag> pattern>
 196   : X86Inst<o, f, Imm16, outs, ins, asm> {
 197   let Pattern = pattern;
 198   let CodeSize = 3;
 199 }
 200 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 201            list<dag> pattern>
 202   : X86Inst<o, f, Imm32, outs, ins, asm> {
 203   let Pattern = pattern;
 204   let CodeSize = 3;
 205 }
 206
 207 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 208            list<dag> pattern>
 209   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 210   let Pattern = pattern;
 211   let CodeSize = 3;
 212 }
 213
 214 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 215            list<dag> pattern>
 216   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 217   let Pattern = pattern;
 218   let CodeSize = 3;
 219 }
 220
 221 // FPStack Instruction Templates:
 222 // FPI - Floating Point Instruction template.
 223 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 224   : I<o, F, outs, ins, asm, []> {}
 225
 226 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 227 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 228   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 229   let FPForm = fp;
 230   let Pattern = pattern;
 231 }
 232
 233 // Templates for instructions that use a 16- or 32-bit segmented address as
 234 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 235 //
 236 //   Iseg16 - 16-bit segment selector, 16-bit offset
 237 //   Iseg32 - 16-bit segment selector, 32-bit offset
 238
 239 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 240               list<dag> pattern> : X86Inst<o, f, Imm16, outs, ins, asm> {
 241   let Pattern = pattern;
 242   let CodeSize = 3;
 243 }
 244
 245 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 246               list<dag> pattern> : X86Inst<o, f, Imm32, outs, ins, asm> {
 247   let Pattern = pattern;
 248   let CodeSize = 3;
 249 }
 250
 251 // SI - SSE 1 & 2 scalar instructions
 252 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 253       : I<o, F, outs, ins, asm, pattern> {
 254   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 255             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 256
 257   // AVX instructions have a 'v' prefix in the mnemonic
 258   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 259 }
 260
 261 // SIi8 - SSE 1 & 2 scalar instructions
 262 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 263            list<dag> pattern>
 264       : Ii8<o, F, outs, ins, asm, pattern> {
 265   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 266             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 267
 268   // AVX instructions have a 'v' prefix in the mnemonic
 269   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 270 }
 271
 272 // PI - SSE 1 & 2 packed instructions
 273 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 274          Domain d>
 275       : I<o, F, outs, ins, asm, pattern, d> {
 276   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 277         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 278
 279   // AVX instructions have a 'v' prefix in the mnemonic
 280   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 281 }
 282
 283 // PIi8 - SSE 1 & 2 packed instructions with immediate
 284 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 285            list<dag> pattern, Domain d>
 286       : Ii8<o, F, outs, ins, asm, pattern, d> {
 287   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 288         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 289
 290   // AVX instructions have a 'v' prefix in the mnemonic
 291   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 292 }
 293
 294 // SSE1 Instruction Templates:
 295 //
 296 //   SSI   - SSE1 instructions with XS prefix.
 297 //   PSI   - SSE1 instructions with TB prefix.
 298 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 299 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 300 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 301
 302 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 303       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 304 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 305             list<dag> pattern>
 306       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 307 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 308       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 309         Requires<[HasSSE1]>;
 310 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 311             list<dag> pattern>
 312       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 313         Requires<[HasSSE1]>;
 314 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 315            list<dag> pattern>
 316       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 317         Requires<[HasAVX]>;
 318 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 319            list<dag> pattern>
 320       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>,
 321         Requires<[HasAVX]>;
 322
 323 // SSE2 Instruction Templates:
 324 //
 325 //   SDI    - SSE2 instructions with XD prefix.
 326 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 327 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 328 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 329 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 330 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 331 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 332
 333 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 334       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 335 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 336             list<dag> pattern>
 337       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 338 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 339              list<dag> pattern>
 340       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 341 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 342       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 343         Requires<[HasSSE2]>;
 344 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 345             list<dag> pattern>
 346       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 347         Requires<[HasSSE2]>;
 348 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 349            list<dag> pattern>
 350       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 351         Requires<[HasAVX]>;
 352 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 353            list<dag> pattern>
 354       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>,
 355         OpSize, Requires<[HasAVX]>;
 356
 357 // SSE3 Instruction Templates:
 358 //
 359 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 360 //   S3SI  - SSE3 instructions with XS prefix.
 361 //   S3DI  - SSE3 instructions with XD prefix.
 362
 363 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 364            list<dag> pattern>
 365       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 366         Requires<[HasSSE3]>;
 367 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 368            list<dag> pattern>
 369       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 370         Requires<[HasSSE3]>;
 371 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 372       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 373         Requires<[HasSSE3]>;
 374
 375
 376 // SSSE3 Instruction Templates:
 377 //
 378 //   SS38I - SSSE3 instructions with T8 prefix.
 379 //   SS3AI - SSSE3 instructions with TA prefix.
 380 //
 381 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 382 // uses the MMX registers. We put those instructions here because they better
 383 // fit into the SSSE3 instruction category rather than the MMX category.
 384
 385 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 386             list<dag> pattern>
 387       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 388         Requires<[HasSSSE3]>;
 389 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 390             list<dag> pattern>
 391       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 392         Requires<[HasSSSE3]>;
 393
 394 // SSE4.1 Instruction Templates:
 395 //
 396 //   SS48I - SSE 4.1 instructions with T8 prefix.
 397 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 398 //
 399 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 400             list<dag> pattern>
 401       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 402         Requires<[HasSSE41]>;
 403 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 404             list<dag> pattern>
 405       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 406         Requires<[HasSSE41]>;
 407
 408 // SSE4.2 Instruction Templates:
 409 //
 410 //   SS428I - SSE 4.2 instructions with T8 prefix.
 411 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 412              list<dag> pattern>
 413       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 414         Requires<[HasSSE42]>;
 415
 416 //   SS42FI - SSE 4.2 instructions with TF prefix.
 417 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 418               list<dag> pattern>
 419       : I<o, F, outs, ins, asm, pattern>, TF, Requires<[HasSSE42]>;
 420
 421 //   SS42AI = SSE 4.2 instructions with TA prefix
 422 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 423              list<dag> pattern>
 424       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 425         Requires<[HasSSE42]>;
 426
 427 // AVX Instruction Templates:
 428 //   Instructions introduced in AVX (no SSE equivalent forms)
 429 //
 430 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 431 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 432 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 433             list<dag> pattern>
 434       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 435         Requires<[HasAVX]>;
 436 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 437               list<dag> pattern>
 438       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 439         Requires<[HasAVX]>;
 440
 441 // AES Instruction Templates:
 442 //
 443 // AES8I
 444 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 445 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 446             list<dag>pattern>
 447       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 448         Requires<[HasAES]>;
 449
 450 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 451             list<dag> pattern>
 452       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 453         Requires<[HasAES]>;
 454
 455 // CLMUL Instruction Templates
 456 class CLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 457                list<dag>pattern>
 458       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 459         OpSize, VEX_4V, Requires<[HasAVX, HasCLMUL]>;
 460
 461 // FMA3 Instruction Templates
 462 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 463            list<dag>pattern>
 464       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 465         OpSize, VEX_4V, Requires<[HasFMA3]>;
 466
 467 // X86-64 Instruction templates...
 468 //
 469
 470 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 471       : I<o, F, outs, ins, asm, pattern>, REX_W;
 472 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 473             list<dag> pattern>
 474       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 475 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 476              list<dag> pattern>
 477       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 478
 479 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 480             list<dag> pattern>
 481   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 482   let Pattern = pattern;
 483   let CodeSize = 3;
 484 }
 485
 486 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 487            list<dag> pattern>
 488       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 489 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 490            list<dag> pattern>
 491       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 492 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 493            list<dag> pattern>
 494       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 495
 496 // MMX Instruction templates
 497 //
 498
 499 // MMXI   - MMX instructions with TB prefix.
 500 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 501 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 502 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 503 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 504 // MMXID  - MMX instructions with XD prefix.
 505 // MMXIS  - MMX instructions with XS prefix.
 506 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 507            list<dag> pattern>
 508       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 509 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 510              list<dag> pattern>
 511       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 512 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 513             list<dag> pattern>
 514       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 515 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 516             list<dag> pattern>
 517       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 518 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 519              list<dag> pattern>
 520       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 521 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 522             list<dag> pattern>
 523       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 524 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 525             list<dag> pattern>
 526       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;