lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42
  43 // ImmType - This specifies the immediate type used by an instruction. This is
  44 // part of the ad-hoc solution used to emit machine instruction encodings by our
  45 // machine code emitter.
  46 class ImmType<bits<3> val> {
  47   bits<3> Value = val;
  48 }
  49 def NoImm      : ImmType<0>;
  50 def Imm8       : ImmType<1>;
  51 def Imm8PCRel  : ImmType<2>;
  52 def Imm16      : ImmType<3>;
  53 def Imm32      : ImmType<4>;
  54 def Imm32PCRel : ImmType<5>;
  55 def Imm64      : ImmType<6>;
  56
  57 // FPFormat - This specifies what form this FP instruction has.  This is used by
  58 // the Floating-Point stackifier pass.
  59 class FPFormat<bits<3> val> {
  60   bits<3> Value = val;
  61 }
  62 def NotFP      : FPFormat<0>;
  63 def ZeroArgFP  : FPFormat<1>;
  64 def OneArgFP   : FPFormat<2>;
  65 def OneArgFPRW : FPFormat<3>;
  66 def TwoArgFP   : FPFormat<4>;
  67 def CompareFP  : FPFormat<5>;
  68 def CondMovFP  : FPFormat<6>;
  69 def SpecialFP  : FPFormat<7>;
  70
  71 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  72 // Keep in sync with tables in X86InstrInfo.cpp.
  73 class Domain<bits<2> val> {
  74   bits<2> Value = val;
  75 }
  76 def GenericDomain   : Domain<0>;
  77 def SSEPackedSingle : Domain<1>;
  78 def SSEPackedDouble : Domain<2>;
  79 def SSEPackedInt    : Domain<3>;
  80
  81 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  82 // emitter that various prefix bytes are required.
  83 class OpSize { bit hasOpSizePrefix = 1; }
  84 class AdSize { bit hasAdSizePrefix = 1; }
  85 class REX_W  { bit hasREX_WPrefix = 1; }
  86 class VEX_4V { bit hasVEX_4VPrefix = 1; }
  87 class LOCK   { bit hasLockPrefix = 1; }
  88 class SegFS  { bits<2> SegOvrBits = 1; }
  89 class SegGS  { bits<2> SegOvrBits = 2; }
  90 class TB     { bits<4> Prefix = 1; }
  91 class REP    { bits<4> Prefix = 2; }
  92 class D8     { bits<4> Prefix = 3; }
  93 class D9     { bits<4> Prefix = 4; }
  94 class DA     { bits<4> Prefix = 5; }
  95 class DB     { bits<4> Prefix = 6; }
  96 class DC     { bits<4> Prefix = 7; }
  97 class DD     { bits<4> Prefix = 8; }
  98 class DE     { bits<4> Prefix = 9; }
  99 class DF     { bits<4> Prefix = 10; }
 100 class XD     { bits<4> Prefix = 11; }
 101 class XS     { bits<4> Prefix = 12; }
 102 class T8     { bits<4> Prefix = 13; }
 103 class TA     { bits<4> Prefix = 14; }
 104 class TF     { bits<4> Prefix = 15; }
 105
 106 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 107               string AsmStr, Domain d = GenericDomain>
 108   : Instruction {
 109   let Namespace = "X86";
 110
 111   bits<8> Opcode = opcod;
 112   Format Form = f;
 113   bits<6> FormBits = Form.Value;
 114   ImmType ImmT = i;
 115
 116   dag OutOperandList = outs;
 117   dag InOperandList = ins;
 118   string AsmString = AsmStr;
 119
 120   //
 121   // Attributes specific to X86 instructions...
 122   //
 123   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 124   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 125
 126   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
 127   bit hasREX_WPrefix  = 0;  // Does this inst requires the REX.W prefix?
 128   bit hasVEX_4VPrefix  = 0;  // Does this inst requires the VEX.VVVV prefix?
 129   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 130   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 131   bits<2> SegOvrBits = 0;   // Segment override prefix.
 132   Domain ExeDomain = d;
 133
 134   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 135   let TSFlags{5-0}   = FormBits;
 136   let TSFlags{6}     = hasOpSizePrefix;
 137   let TSFlags{7}     = hasAdSizePrefix;
 138   let TSFlags{11-8}  = Prefix;
 139   let TSFlags{12}    = hasREX_WPrefix;
 140   let TSFlags{15-13} = ImmT.Value;
 141   let TSFlags{18-16} = FPForm.Value;
 142   let TSFlags{19}    = hasLockPrefix;
 143   let TSFlags{21-20} = SegOvrBits;
 144   let TSFlags{23-22} = ExeDomain.Value;
 145   let TSFlags{31-24} = Opcode;
 146   let TSFlags{32}    = hasVEX_4VPrefix;
 147 }
 148
 149 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 150         list<dag> pattern, Domain d = GenericDomain>
 151   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 152   let Pattern = pattern;
 153   let CodeSize = 3;
 154 }
 155 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 156            list<dag> pattern, Domain d = GenericDomain>
 157   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 158   let Pattern = pattern;
 159   let CodeSize = 3;
 160 }
 161 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 162                list<dag> pattern>
 163   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 164   let Pattern = pattern;
 165   let CodeSize = 3;
 166 }
 167 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 168            list<dag> pattern>
 169   : X86Inst<o, f, Imm16, outs, ins, asm> {
 170   let Pattern = pattern;
 171   let CodeSize = 3;
 172 }
 173 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 174            list<dag> pattern>
 175   : X86Inst<o, f, Imm32, outs, ins, asm> {
 176   let Pattern = pattern;
 177   let CodeSize = 3;
 178 }
 179
 180 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 181            list<dag> pattern>
 182   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 183   let Pattern = pattern;
 184   let CodeSize = 3;
 185 }
 186
 187 // FPStack Instruction Templates:
 188 // FPI - Floating Point Instruction template.
 189 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 190   : I<o, F, outs, ins, asm, []> {}
 191
 192 // FpI_ - Floating Point Psuedo Instruction template. Not Predicated.
 193 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 194   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 195   let FPForm = fp;
 196   let Pattern = pattern;
 197 }
 198
 199 // Templates for instructions that use a 16- or 32-bit segmented address as
 200 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 201 //
 202 //   Iseg16 - 16-bit segment selector, 16-bit offset
 203 //   Iseg32 - 16-bit segment selector, 32-bit offset
 204
 205 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 206               list<dag> pattern> : X86Inst<o, f, NoImm, outs, ins, asm> {
 207   let Pattern = pattern;
 208   let CodeSize = 3;
 209 }
 210
 211 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 212               list<dag> pattern> : X86Inst<o, f, NoImm, outs, ins, asm> {
 213   let Pattern = pattern;
 214   let CodeSize = 3;
 215 }
 216
 217 // SSE1 Instruction Templates:
 218 //
 219 //   SSI   - SSE1 instructions with XS prefix.
 220 //   PSI   - SSE1 instructions with TB prefix.
 221 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 222 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 223
 224 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 225       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 226 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 227             list<dag> pattern>
 228       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 229 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 230       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 231         Requires<[HasSSE1]>;
 232 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 233             list<dag> pattern>
 234       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 235         Requires<[HasSSE1]>;
 236 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 237            list<dag> pattern>
 238       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS, VEX_4V,
 239         Requires<[HasAVX, HasSSE1]>;
 240
 241 // SSE2 Instruction Templates:
 242 //
 243 //   SDI    - SSE2 instructions with XD prefix.
 244 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 245 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 246 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 247 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 248 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 249
 250 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 251       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 252 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 253             list<dag> pattern>
 254       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 255 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 256              list<dag> pattern>
 257       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 258 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 259       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 260         Requires<[HasSSE2]>;
 261 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 262             list<dag> pattern>
 263       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 264         Requires<[HasSSE2]>;
 265 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 266            list<dag> pattern>
 267       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD, VEX_4V,
 268         Requires<[HasAVX, HasSSE2]>;
 269
 270 // SSE3 Instruction Templates:
 271 //
 272 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 273 //   S3SI  - SSE3 instructions with XS prefix.
 274 //   S3DI  - SSE3 instructions with XD prefix.
 275
 276 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 277            list<dag> pattern>
 278       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 279         Requires<[HasSSE3]>;
 280 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 281            list<dag> pattern>
 282       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 283         Requires<[HasSSE3]>;
 284 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 285       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 286         Requires<[HasSSE3]>;
 287
 288
 289 // SSSE3 Instruction Templates:
 290 //
 291 //   SS38I - SSSE3 instructions with T8 prefix.
 292 //   SS3AI - SSSE3 instructions with TA prefix.
 293 //
 294 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 295 // uses the MMX registers. We put those instructions here because they better
 296 // fit into the SSSE3 instruction category rather than the MMX category.
 297
 298 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 299             list<dag> pattern>
 300       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 301         Requires<[HasSSSE3]>;
 302 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 303             list<dag> pattern>
 304       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 305         Requires<[HasSSSE3]>;
 306
 307 // SSE4.1 Instruction Templates:
 308 //
 309 //   SS48I - SSE 4.1 instructions with T8 prefix.
 310 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 311 //
 312 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 313             list<dag> pattern>
 314       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 315         Requires<[HasSSE41]>;
 316 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 317             list<dag> pattern>
 318       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 319         Requires<[HasSSE41]>;
 320
 321 // SSE4.2 Instruction Templates:
 322 //
 323 //   SS428I - SSE 4.2 instructions with T8 prefix.
 324 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 325              list<dag> pattern>
 326       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 327         Requires<[HasSSE42]>;
 328
 329 //   SS42FI - SSE 4.2 instructions with TF prefix.
 330 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 331               list<dag> pattern>
 332       : I<o, F, outs, ins, asm, pattern>, TF, Requires<[HasSSE42]>;
 333
 334 //   SS42AI = SSE 4.2 instructions with TA prefix
 335 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 336              list<dag> pattern>
 337       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 338         Requires<[HasSSE42]>;
 339
 340 // AES Instruction Templates:
 341 //
 342 // AES8I
 343 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 344 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 345             list<dag>pattern>
 346       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 347         Requires<[HasAES]>;
 348
 349 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 350             list<dag> pattern>
 351       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 352         Requires<[HasAES]>;
 353
 354 // X86-64 Instruction templates...
 355 //
 356
 357 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 358       : I<o, F, outs, ins, asm, pattern>, REX_W;
 359 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 360             list<dag> pattern>
 361       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 362 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 363              list<dag> pattern>
 364       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 365
 366 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 367             list<dag> pattern>
 368   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 369   let Pattern = pattern;
 370   let CodeSize = 3;
 371 }
 372
 373 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 374            list<dag> pattern>
 375       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 376 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 377            list<dag> pattern>
 378       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 379 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 380            list<dag> pattern>
 381       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 382
 383 // MMX Instruction templates
 384 //
 385
 386 // MMXI   - MMX instructions with TB prefix.
 387 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 388 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 389 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 390 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 391 // MMXID  - MMX instructions with XD prefix.
 392 // MMXIS  - MMX instructions with XS prefix.
 393 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 394            list<dag> pattern>
 395       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 396 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 397              list<dag> pattern>
 398       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 399 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 400             list<dag> pattern>
 401       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 402 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 403             list<dag> pattern>
 404       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 405 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 406              list<dag> pattern>
 407       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 408 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 409             list<dag> pattern>
 410       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 411 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 412             list<dag> pattern>
 413       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;