lib/Target/X86/X86InstrFormats.td

   1 //===-- X86InstrFormats.td - X86 Instruction Formats -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRM_C1 : Format<33>;
  32 def MRM_C2 : Format<34>;
  33 def MRM_C3 : Format<35>;
  34 def MRM_C4 : Format<36>;
  35 def MRM_C8 : Format<37>;
  36 def MRM_C9 : Format<38>;
  37 def MRM_CA : Format<39>;
  38 def MRM_CB : Format<40>;
  39 def MRM_E8 : Format<41>;
  40 def MRM_F0 : Format<42>;
  41 def RawFrmImm8 : Format<43>;
  42 def RawFrmImm16 : Format<44>;
  43 def MRM_F8 : Format<45>;
  44 def MRM_F9 : Format<46>;
  45 def MRM_D0 : Format<47>;
  46 def MRM_D1 : Format<48>;
  47 def MRM_D4 : Format<49>;
  48 def MRM_D5 : Format<50>;
  49 def MRM_D6 : Format<51>;
  50 def MRM_D8 : Format<52>;
  51 def MRM_D9 : Format<53>;
  52 def MRM_DA : Format<54>;
  53 def MRM_DB : Format<55>;
  54 def MRM_DC : Format<56>;
  55 def MRM_DD : Format<57>;
  56 def MRM_DE : Format<58>;
  57 def MRM_DF : Format<59>;
  58
  59 // ImmType - This specifies the immediate type used by an instruction. This is
  60 // part of the ad-hoc solution used to emit machine instruction encodings by our
  61 // machine code emitter.
  62 class ImmType<bits<3> val> {
  63   bits<3> Value = val;
  64 }
  65 def NoImm      : ImmType<0>;
  66 def Imm8       : ImmType<1>;
  67 def Imm8PCRel  : ImmType<2>;
  68 def Imm16      : ImmType<3>;
  69 def Imm16PCRel : ImmType<4>;
  70 def Imm32      : ImmType<5>;
  71 def Imm32PCRel : ImmType<6>;
  72 def Imm64      : ImmType<7>;
  73
  74 // FPFormat - This specifies what form this FP instruction has.  This is used by
  75 // the Floating-Point stackifier pass.
  76 class FPFormat<bits<3> val> {
  77   bits<3> Value = val;
  78 }
  79 def NotFP      : FPFormat<0>;
  80 def ZeroArgFP  : FPFormat<1>;
  81 def OneArgFP   : FPFormat<2>;
  82 def OneArgFPRW : FPFormat<3>;
  83 def TwoArgFP   : FPFormat<4>;
  84 def CompareFP  : FPFormat<5>;
  85 def CondMovFP  : FPFormat<6>;
  86 def SpecialFP  : FPFormat<7>;
  87
  88 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  89 // Keep in sync with tables in X86InstrInfo.cpp.
  90 class Domain<bits<2> val> {
  91   bits<2> Value = val;
  92 }
  93 def GenericDomain   : Domain<0>;
  94 def SSEPackedSingle : Domain<1>;
  95 def SSEPackedDouble : Domain<2>;
  96 def SSEPackedInt    : Domain<3>;
  97
  98 // Class specifying the vector form of the decompressed
  99 // displacement of 8-bit.
 100 class CD8VForm<bits<3> val> {
 101   bits<3> Value = val;
 102 }
 103 def CD8VF  : CD8VForm<0>;  // v := VL
 104 def CD8VH  : CD8VForm<1>;  // v := VL/2
 105 def CD8VQ  : CD8VForm<2>;  // v := VL/4
 106 def CD8VO  : CD8VForm<3>;  // v := VL/8
 107 def CD8VT1 : CD8VForm<4>;  // v := 1
 108 def CD8VT2 : CD8VForm<5>;  // v := 2
 109 def CD8VT4 : CD8VForm<6>;  // v := 4
 110 def CD8VT8 : CD8VForm<7>;  // v := 8
 111
 112 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 113 // emitter that various prefix bytes are required.
 114 class OpSize { bit hasOpSizePrefix = 1; }
 115 class OpSize16 { bit hasOpSize16Prefix = 1; }
 116 class AdSize { bit hasAdSizePrefix = 1; }
 117 class REX_W  { bit hasREX_WPrefix = 1; }
 118 class LOCK   { bit hasLockPrefix = 1; }
 119 class TB     { bits<5> Prefix = 1; }
 120 class REP    { bits<5> Prefix = 2; }
 121 class D8     { bits<5> Prefix = 3; }
 122 class D9     { bits<5> Prefix = 4; }
 123 class DA     { bits<5> Prefix = 5; }
 124 class DB     { bits<5> Prefix = 6; }
 125 class DC     { bits<5> Prefix = 7; }
 126 class DD     { bits<5> Prefix = 8; }
 127 class DE     { bits<5> Prefix = 9; }
 128 class DF     { bits<5> Prefix = 10; }
 129 class XD     { bits<5> Prefix = 11; }
 130 class XS     { bits<5> Prefix = 12; }
 131 class T8     { bits<5> Prefix = 13; }
 132 class TA     { bits<5> Prefix = 14; }
 133 class A6     { bits<5> Prefix = 15; }
 134 class A7     { bits<5> Prefix = 16; }
 135 class T8XD   { bits<5> Prefix = 17; }
 136 class T8XS   { bits<5> Prefix = 18; }
 137 class TAXD   { bits<5> Prefix = 19; }
 138 class XOP8   { bits<5> Prefix = 20; }
 139 class XOP9   { bits<5> Prefix = 21; }
 140 class XOPA   { bits<5> Prefix = 22; }
 141 class VEX    { bit hasVEXPrefix = 1; }
 142 class VEX_W  { bit hasVEX_WPrefix = 1; }
 143 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 144 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3Prefix = 1; }
 145 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 146 class VEX_L  { bit hasVEX_L = 1; }
 147 class VEX_LIG { bit ignoresVEX_L = 1; }
 148 class EVEX : VEX { bit hasEVEXPrefix = 1; }
 149 class EVEX_4V : VEX_4V { bit hasEVEXPrefix = 1; }
 150 class EVEX_K { bit hasEVEX_K = 1; }
 151 class EVEX_KZ : EVEX_K { bit hasEVEX_Z = 1; }
 152 class EVEX_B { bit hasEVEX_B = 1; }
 153 class EVEX_V512 { bit hasEVEX_L2 = 1; bit hasVEX_L = 0; }
 154 class EVEX_CD8<int esize, CD8VForm form> {
 155   bits<2> EVEX_CD8E = !if(!eq(esize, 8),  0b00,
 156                       !if(!eq(esize, 16), 0b01,
 157                       !if(!eq(esize, 32), 0b10,
 158                       !if(!eq(esize, 64), 0b11, ?))));
 159   bits<3> EVEX_CD8V = form.Value;
 160 }
 161 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 162 class MemOp4 { bit hasMemOp4Prefix = 1; }
 163 class XOP { bit hasXOP_Prefix = 1; }
 164 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 165               string AsmStr,
 166               InstrItinClass itin,
 167               Domain d = GenericDomain>
 168   : Instruction {
 169   let Namespace = "X86";
 170
 171   bits<8> Opcode = opcod;
 172   Format Form = f;
 173   bits<6> FormBits = Form.Value;
 174   ImmType ImmT = i;
 175
 176   dag OutOperandList = outs;
 177   dag InOperandList = ins;
 178   string AsmString = AsmStr;
 179
 180   // If this is a pseudo instruction, mark it isCodeGenOnly.
 181   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 182
 183   let Itinerary = itin;
 184
 185   //
 186   // Attributes specific to X86 instructions...
 187   //
 188   bit ForceDisassemble = 0; // Force instruction to disassemble even though it's
 189                             // isCodeGenonly. Needed to hide an ambiguous
 190                             // AsmString from the parser, but still disassemble.
 191
 192   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 193   bit hasOpSize16Prefix = 0;// Does this inst have a 0x66 prefix in 16-bit mode?
 194   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 195
 196   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 197   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 198   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 199   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 200   Domain ExeDomain = d;
 201   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 202   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 203   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 204   bit hasVEX_4VOp3Prefix = 0;  // Does this inst require the VEX.VVVV field to
 205                                // encode the third operand?
 206   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 207                             // to be encoded in a immediate field?
 208   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 209   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 210   bit hasEVEXPrefix = 0;    // Does this inst require EVEX form?
 211   bit hasEVEX_K = 0;        // Does this inst require masking?
 212   bit hasEVEX_Z = 0;        // Does this inst set the EVEX_Z field?
 213   bit hasEVEX_L2 = 0;       // Does this inst set the EVEX_L2 field?
 214   bit hasEVEX_B = 0;        // Does this inst set the EVEX_B field?
 215   bits<2> EVEX_CD8E = 0;    // Compressed disp8 form - element-size.
 216   bits<3> EVEX_CD8V = 0;    // Compressed disp8 form - vector-width.
 217   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 218   bit hasMemOp4Prefix = 0;  // Same bit as VEX_W, but used for swapping operands
 219   bit hasXOP_Prefix = 0;    // Does this inst require an XOP prefix?
 220
 221   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 222   let TSFlags{5-0}   = FormBits;
 223   let TSFlags{6}     = hasOpSizePrefix;
 224   let TSFlags{7}     = hasOpSize16Prefix;
 225   let TSFlags{8}     = hasAdSizePrefix;
 226   let TSFlags{13-9}  = Prefix;
 227   let TSFlags{14}    = hasREX_WPrefix;
 228   let TSFlags{17-15} = ImmT.Value;
 229   let TSFlags{20-18} = FPForm.Value;
 230   let TSFlags{21}    = hasLockPrefix;
 231   let TSFlags{23-22} = ExeDomain.Value;
 232   let TSFlags{31-24} = Opcode;
 233   let TSFlags{32}    = hasVEXPrefix;
 234   let TSFlags{33}    = hasVEX_WPrefix;
 235   let TSFlags{34}    = hasVEX_4VPrefix;
 236   let TSFlags{35}    = hasVEX_4VOp3Prefix;
 237   let TSFlags{36}    = hasVEX_i8ImmReg;
 238   let TSFlags{37}    = hasVEX_L;
 239   let TSFlags{38}    = ignoresVEX_L;
 240   let TSFlags{39}    = hasEVEXPrefix;
 241   let TSFlags{40}    = hasEVEX_K;
 242   let TSFlags{41}    = hasEVEX_Z;
 243   let TSFlags{42}    = hasEVEX_L2;
 244   let TSFlags{43}    = hasEVEX_B;
 245   let TSFlags{45-44} = EVEX_CD8E;
 246   let TSFlags{48-46} = EVEX_CD8V;
 247   let TSFlags{49}    = has3DNow0F0FOpcode;
 248   let TSFlags{50}    = hasMemOp4Prefix;
 249   let TSFlags{51}    = hasXOP_Prefix;
 250 }
 251
 252 class PseudoI<dag oops, dag iops, list<dag> pattern>
 253   : X86Inst<0, Pseudo, NoImm, oops, iops, "", NoItinerary> {
 254   let Pattern = pattern;
 255 }
 256
 257 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 258         list<dag> pattern, InstrItinClass itin = NoItinerary,
 259         Domain d = GenericDomain>
 260   : X86Inst<o, f, NoImm, outs, ins, asm, itin, d> {
 261   let Pattern = pattern;
 262   let CodeSize = 3;
 263 }
 264 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 265            list<dag> pattern, InstrItinClass itin = NoItinerary,
 266            Domain d = GenericDomain>
 267   : X86Inst<o, f, Imm8, outs, ins, asm, itin, d> {
 268   let Pattern = pattern;
 269   let CodeSize = 3;
 270 }
 271 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 272                list<dag> pattern, InstrItinClass itin = NoItinerary>
 273   : X86Inst<o, f, Imm8PCRel, outs, ins, asm, itin> {
 274   let Pattern = pattern;
 275   let CodeSize = 3;
 276 }
 277 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 278            list<dag> pattern, InstrItinClass itin = NoItinerary>
 279   : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 280   let Pattern = pattern;
 281   let CodeSize = 3;
 282 }
 283 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 284            list<dag> pattern, InstrItinClass itin = NoItinerary>
 285   : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 286   let Pattern = pattern;
 287   let CodeSize = 3;
 288 }
 289
 290 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 291            list<dag> pattern, InstrItinClass itin = NoItinerary>
 292            : X86Inst<o, f, Imm16PCRel, outs, ins, asm, itin> {
 293   let Pattern = pattern;
 294   let CodeSize = 3;
 295 }
 296
 297 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 298            list<dag> pattern, InstrItinClass itin = NoItinerary>
 299   : X86Inst<o, f, Imm32PCRel, outs, ins, asm, itin> {
 300   let Pattern = pattern;
 301   let CodeSize = 3;
 302 }
 303
 304 // FPStack Instruction Templates:
 305 // FPI - Floating Point Instruction template.
 306 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm,
 307           InstrItinClass itin = NoItinerary>
 308   : I<o, F, outs, ins, asm, [], itin> {}
 309
 310 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 311 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern,
 312            InstrItinClass itin = NoItinerary>
 313   : X86Inst<0, Pseudo, NoImm, outs, ins, "", itin> {
 314   let FPForm = fp;
 315   let Pattern = pattern;
 316 }
 317
 318 // Templates for instructions that use a 16- or 32-bit segmented address as
 319 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 320 //
 321 //   Iseg16 - 16-bit segment selector, 16-bit offset
 322 //   Iseg32 - 16-bit segment selector, 32-bit offset
 323
 324 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 325               list<dag> pattern, InstrItinClass itin = NoItinerary>
 326       : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 327   let Pattern = pattern;
 328   let CodeSize = 3;
 329 }
 330
 331 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 332               list<dag> pattern, InstrItinClass itin = NoItinerary>
 333       : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 334   let Pattern = pattern;
 335   let CodeSize = 3;
 336 }
 337
 338 def __xs : XS;
 339 def __xd : XD;
 340
 341 // SI - SSE 1 & 2 scalar instructions
 342 class SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 343          list<dag> pattern, InstrItinClass itin = NoItinerary>
 344       : I<o, F, outs, ins, asm, pattern, itin> {
 345   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 346                    !if(hasVEXPrefix /* VEX */, [UseAVX],
 347                    !if(!eq(Prefix, __xs.Prefix), [UseSSE1],
 348                    !if(!eq(Prefix, __xd.Prefix), [UseSSE2],
 349                    !if(hasOpSizePrefix, [UseSSE2], [UseSSE1])))));
 350
 351   // AVX instructions have a 'v' prefix in the mnemonic
 352   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 353 }
 354
 355 // SIi8 - SSE 1 & 2 scalar instructions
 356 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 357            list<dag> pattern, InstrItinClass itin = NoItinerary>
 358       : Ii8<o, F, outs, ins, asm, pattern, itin> {
 359   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 360                    !if(hasVEXPrefix /* VEX */, [UseAVX],
 361                    !if(!eq(Prefix, __xs.Prefix), [UseSSE1], [UseSSE2])));
 362
 363   // AVX instructions have a 'v' prefix in the mnemonic
 364   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 365 }
 366
 367 // PI - SSE 1 & 2 packed instructions
 368 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 369          InstrItinClass itin, Domain d>
 370       : I<o, F, outs, ins, asm, pattern, itin, d> {
 371   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 372                    !if(hasVEXPrefix /* VEX */, [HasAVX],
 373                    !if(hasOpSizePrefix /* OpSize */, [UseSSE2], [UseSSE1])));
 374
 375   // AVX instructions have a 'v' prefix in the mnemonic
 376   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 377 }
 378
 379 // MMXPI - SSE 1 & 2 packed instructions with MMX operands
 380 class MMXPI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 381             InstrItinClass itin, Domain d>
 382       : I<o, F, outs, ins, asm, pattern, itin, d> {
 383   let Predicates = !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]);
 384 }
 385
 386 // PIi8 - SSE 1 & 2 packed instructions with immediate
 387 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 388            list<dag> pattern, InstrItinClass itin, Domain d>
 389       : Ii8<o, F, outs, ins, asm, pattern, itin, d> {
 390   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 391                    !if(hasVEXPrefix /* VEX */, [HasAVX],
 392                    !if(hasOpSizePrefix /* OpSize */, [UseSSE2], [UseSSE1])));
 393
 394   // AVX instructions have a 'v' prefix in the mnemonic
 395   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 396 }
 397
 398 // SSE1 Instruction Templates:
 399 //
 400 //   SSI   - SSE1 instructions with XS prefix.
 401 //   PSI   - SSE1 instructions with TB prefix.
 402 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 403 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 404 //   VPSI  - SSE1 instructions with TB prefix in AVX form, packed single.
 405
 406 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 407           list<dag> pattern, InstrItinClass itin = NoItinerary>
 408       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 409 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 410             list<dag> pattern, InstrItinClass itin = NoItinerary>
 411       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 412 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 413           list<dag> pattern, InstrItinClass itin = NoItinerary>
 414       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 415         Requires<[UseSSE1]>;
 416 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 417             list<dag> pattern, InstrItinClass itin = NoItinerary>
 418       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 419         Requires<[UseSSE1]>;
 420 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 421            list<dag> pattern, InstrItinClass itin = NoItinerary>
 422       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 423         Requires<[HasAVX]>;
 424 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 425            list<dag> pattern, InstrItinClass itin = NoItinerary>
 426       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedSingle>, TB,
 427         Requires<[HasAVX]>;
 428
 429 // SSE2 Instruction Templates:
 430 //
 431 //   SDI    - SSE2 instructions with XD prefix.
 432 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 433 //   S2SI   - SSE2 instructions with XS prefix.
 434 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 435 //   PDI    - SSE2 instructions with TB and OpSize prefixes, packed double domain.
 436 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 437 //   VSDI   - SSE2 scalar instructions with XD prefix in AVX form.
 438 //   VPDI   - SSE2 vector instructions with TB and OpSize prefixes in AVX form,
 439 //                 packed double domain.
 440 //   VS2I   - SSE2 scalar instructions with TB and OpSize prefixes in AVX form.
 441 //   S2I    - SSE2 scalar instructions with TB and OpSize prefixes.
 442 //   MMXSDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix as well as
 443 //               MMX operands.
 444 //   MMXSSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix as well as
 445 //               MMX operands.
 446
 447 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 448           list<dag> pattern, InstrItinClass itin = NoItinerary>
 449       : I<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 450 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 451             list<dag> pattern, InstrItinClass itin = NoItinerary>
 452       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 453 class S2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 454            list<dag> pattern, InstrItinClass itin = NoItinerary>
 455       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE2]>;
 456 class S2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 457              list<dag> pattern, InstrItinClass itin = NoItinerary>
 458       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[UseSSE2]>;
 459 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 460           list<dag> pattern, InstrItinClass itin = NoItinerary>
 461       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB, OpSize,
 462         Requires<[UseSSE2]>;
 463 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 464             list<dag> pattern, InstrItinClass itin = NoItinerary>
 465       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB, OpSize,
 466         Requires<[UseSSE2]>;
 467 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 468            list<dag> pattern, InstrItinClass itin = NoItinerary>
 469       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XD,
 470         Requires<[UseAVX]>;
 471 class VS2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 472             list<dag> pattern, InstrItinClass itin = NoItinerary>
 473       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 474         Requires<[HasAVX]>;
 475 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 476            list<dag> pattern, InstrItinClass itin = NoItinerary>
 477       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedDouble>, TB,
 478         OpSize, Requires<[HasAVX]>;
 479 class VS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 480            list<dag> pattern, InstrItinClass itin = NoItinerary>
 481       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, TB,
 482         OpSize, Requires<[UseAVX]>;
 483 class S2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 484            list<dag> pattern, InstrItinClass itin = NoItinerary>
 485       : I<o, F, outs, ins, asm, pattern, itin>, TB,
 486         OpSize, Requires<[UseSSE2]>;
 487 class MMXSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 488                list<dag> pattern, InstrItinClass itin = NoItinerary>
 489       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasSSE2]>;
 490 class MMXS2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 491                 list<dag> pattern, InstrItinClass itin = NoItinerary>
 492       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 493
 494 // SSE3 Instruction Templates:
 495 //
 496 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 497 //   S3SI  - SSE3 instructions with XS prefix.
 498 //   S3DI  - SSE3 instructions with XD prefix.
 499
 500 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 501            list<dag> pattern, InstrItinClass itin = NoItinerary>
 502       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, XS,
 503         Requires<[UseSSE3]>;
 504 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 505            list<dag> pattern, InstrItinClass itin = NoItinerary>
 506       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, XD,
 507         Requires<[UseSSE3]>;
 508 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm,
 509           list<dag> pattern, InstrItinClass itin = NoItinerary>
 510       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB, OpSize,
 511         Requires<[UseSSE3]>;
 512
 513
 514 // SSSE3 Instruction Templates:
 515 //
 516 //   SS38I - SSSE3 instructions with T8 prefix.
 517 //   SS3AI - SSSE3 instructions with TA prefix.
 518 //   MMXSS38I - SSSE3 instructions with T8 prefix and MMX operands.
 519 //   MMXSS3AI - SSSE3 instructions with TA prefix and MMX operands.
 520 //
 521 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 522 // uses the MMX registers. The 64-bit versions are grouped with the MMX
 523 // classes. They need to be enabled even if AVX is enabled.
 524
 525 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 526             list<dag> pattern, InstrItinClass itin = NoItinerary>
 527       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 528         Requires<[UseSSSE3]>;
 529 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 530             list<dag> pattern, InstrItinClass itin = NoItinerary>
 531       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 532         Requires<[UseSSSE3]>;
 533 class MMXSS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 534                list<dag> pattern, InstrItinClass itin = NoItinerary>
 535       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 536         Requires<[HasSSSE3]>;
 537 class MMXSS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 538                list<dag> pattern, InstrItinClass itin = NoItinerary>
 539       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 540         Requires<[HasSSSE3]>;
 541
 542 // SSE4.1 Instruction Templates:
 543 //
 544 //   SS48I - SSE 4.1 instructions with T8 prefix.
 545 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 546 //
 547 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 548             list<dag> pattern, InstrItinClass itin = NoItinerary>
 549       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 550         Requires<[UseSSE41]>;
 551 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 552             list<dag> pattern, InstrItinClass itin = NoItinerary>
 553       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 554         Requires<[UseSSE41]>;
 555
 556 // SSE4.2 Instruction Templates:
 557 //
 558 //   SS428I - SSE 4.2 instructions with T8 prefix.
 559 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 560              list<dag> pattern, InstrItinClass itin = NoItinerary>
 561       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 562         Requires<[UseSSE42]>;
 563
 564 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 565 // NOTE: 'HasSSE42' is used as SS42FI is only used for CRC32 insns.
 566 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 567              list<dag> pattern, InstrItinClass itin = NoItinerary>
 568       : I<o, F, outs, ins, asm, pattern, itin>, T8XD, Requires<[HasSSE42]>;
 569
 570 //   SS42AI = SSE 4.2 instructions with TA prefix
 571 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 572              list<dag> pattern, InstrItinClass itin = NoItinerary>
 573       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 574         Requires<[UseSSE42]>;
 575
 576 // AVX Instruction Templates:
 577 //   Instructions introduced in AVX (no SSE equivalent forms)
 578 //
 579 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 580 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 581 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 582             list<dag> pattern, InstrItinClass itin = NoItinerary>
 583       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8, OpSize,
 584         Requires<[HasAVX]>;
 585 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 586               list<dag> pattern, InstrItinClass itin = NoItinerary>
 587       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA, OpSize,
 588         Requires<[HasAVX]>;
 589
 590 // AVX2 Instruction Templates:
 591 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 592 //
 593 //   AVX28I - AVX2 instructions with T8 and OpSize prefix.
 594 //   AVX2AIi8 - AVX2 instructions with TA, OpSize prefix and ImmT = Imm8.
 595 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 596             list<dag> pattern, InstrItinClass itin = NoItinerary>
 597       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8, OpSize,
 598         Requires<[HasAVX2]>;
 599 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 600               list<dag> pattern, InstrItinClass itin = NoItinerary>
 601       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA, OpSize,
 602         Requires<[HasAVX2]>;
 603
 604
 605 // AVX-512 Instruction Templates:
 606 //   Instructions introduced in AVX-512 (no SSE equivalent forms)
 607 //
 608 //   AVX5128I - AVX-512 instructions with T8 and OpSize prefix.
 609 //   AVX512AIi8 - AVX-512 instructions with TA, OpSize prefix and ImmT = Imm8.
 610 //   AVX512PDI  - AVX-512 instructions with TB, OpSize, double packed.
 611 //   AVX512PSI  - AVX-512 instructions with TB, single packed.
 612 //   AVX512XS8I - AVX-512 instructions with T8 and XS prefixes.
 613 //   AVX512XSI  - AVX-512 instructions with XS prefix, generic domain.
 614 //   AVX512BI   - AVX-512 instructions with TB, OpSize, int packed domain.
 615 //   AVX512SI   - AVX-512 scalar instructions with TB and OpSize prefixes.
 616
 617 class AVX5128I<bits<8> o, Format F, dag outs, dag ins, string asm,
 618             list<dag> pattern, InstrItinClass itin = NoItinerary>
 619       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8, OpSize,
 620         Requires<[HasAVX512]>;
 621 class AVX512XS8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 622             list<dag> pattern, InstrItinClass itin = NoItinerary>
 623       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8XS,
 624         Requires<[HasAVX512]>;
 625 class AVX512XSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 626             list<dag> pattern, InstrItinClass itin = NoItinerary>
 627       : I<o, F, outs, ins, asm, pattern, itin>, XS,
 628         Requires<[HasAVX512]>;
 629 class AVX512XDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 630             list<dag> pattern, InstrItinClass itin = NoItinerary>
 631       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, XD,
 632         Requires<[HasAVX512]>;
 633 class AVX512BI<bits<8> o, Format F, dag outs, dag ins, string asm,
 634             list<dag> pattern, InstrItinClass itin = NoItinerary>
 635       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB, OpSize,
 636         Requires<[HasAVX512]>;
 637 class AVX512BIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 638               list<dag> pattern, InstrItinClass itin = NoItinerary>
 639       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB, OpSize,
 640         Requires<[HasAVX512]>;
 641 class AVX512SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 642             list<dag> pattern, InstrItinClass itin = NoItinerary>
 643       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB, OpSize,
 644         Requires<[HasAVX512]>;
 645 class AVX512AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 646               list<dag> pattern, InstrItinClass itin = NoItinerary>
 647       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA, OpSize,
 648         Requires<[HasAVX512]>;
 649 class AVX512Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 650               list<dag> pattern, InstrItinClass itin = NoItinerary>
 651       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB,
 652       Requires<[HasAVX512]>;
 653 class AVX512PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 654            list<dag> pattern, InstrItinClass itin = NoItinerary>
 655       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, TB,
 656         OpSize, Requires<[HasAVX512]>;
 657 class AVX512PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 658            list<dag> pattern, InstrItinClass itin = NoItinerary>
 659       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 660         Requires<[HasAVX512]>;
 661 class AVX512PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 662               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 663       : Ii8<o, F, outs, ins, asm, pattern, itin, d>, TB, Requires<[HasAVX512]>;
 664 class AVX512PI<bits<8> o, Format F, dag outs, dag ins, string asm,
 665               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 666       : I<o, F, outs, ins, asm, pattern, itin, d>, TB, Requires<[HasAVX512]>;
 667 class AVX512FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 668            list<dag>pattern, InstrItinClass itin = NoItinerary>
 669       : I<o, F, outs, ins, asm, pattern, itin>, T8,
 670         OpSize, EVEX_4V, Requires<[HasAVX512]>;
 671
 672 // AES Instruction Templates:
 673 //
 674 // AES8I
 675 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 676 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 677             list<dag>pattern, InstrItinClass itin = IIC_AES>
 678       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 679         Requires<[HasAES]>;
 680
 681 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 682             list<dag> pattern, InstrItinClass itin = NoItinerary>
 683       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 684         Requires<[HasAES]>;
 685
 686 // PCLMUL Instruction Templates
 687 class PCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 688                list<dag>pattern, InstrItinClass itin = NoItinerary>
 689       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 690         OpSize, Requires<[HasPCLMUL]>;
 691
 692 class AVXPCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 693                   list<dag>pattern, InstrItinClass itin = NoItinerary>
 694       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 695         OpSize, VEX_4V, Requires<[HasAVX, HasPCLMUL]>;
 696
 697 // FMA3 Instruction Templates
 698 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 699            list<dag>pattern, InstrItinClass itin = NoItinerary>
 700       : I<o, F, outs, ins, asm, pattern, itin>, T8,
 701         OpSize, VEX_4V, FMASC, Requires<[HasFMA]>;
 702
 703 // FMA4 Instruction Templates
 704 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 705            list<dag>pattern, InstrItinClass itin = NoItinerary>
 706       : Ii8<o, F, outs, ins, asm, pattern, itin>, TA,
 707         OpSize, VEX_4V, VEX_I8IMM, FMASC, Requires<[HasFMA4]>;
 708
 709 // XOP 2, 3 and 4 Operand Instruction Template
 710 class IXOP<bits<8> o, Format F, dag outs, dag ins, string asm,
 711            list<dag> pattern, InstrItinClass itin = NoItinerary>
 712       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 713          XOP, XOP9, Requires<[HasXOP]>;
 714
 715 // XOP 2, 3 and 4 Operand Instruction Templates with imm byte
 716 class IXOPi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 717            list<dag> pattern, InstrItinClass itin = NoItinerary>
 718       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 719          XOP, XOP8, Requires<[HasXOP]>;
 720
 721 //  XOP 5 operand instruction (VEX encoding!)
 722 class IXOP5<bits<8> o, Format F, dag outs, dag ins, string asm,
 723            list<dag>pattern, InstrItinClass itin = NoItinerary>
 724       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 725         OpSize, VEX_4V, VEX_I8IMM, Requires<[HasXOP]>;
 726
 727 // X86-64 Instruction templates...
 728 //
 729
 730 class RI<bits<8> o, Format F, dag outs, dag ins, string asm,
 731          list<dag> pattern, InstrItinClass itin = NoItinerary>
 732       : I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 733 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 734             list<dag> pattern, InstrItinClass itin = NoItinerary>
 735       : Ii8<o, F, outs, ins, asm, pattern, itin>, REX_W;
 736 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 737              list<dag> pattern, InstrItinClass itin = NoItinerary>
 738       : Ii32<o, F, outs, ins, asm, pattern, itin>, REX_W;
 739
 740 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 741             list<dag> pattern, InstrItinClass itin = NoItinerary>
 742   : X86Inst<o, f, Imm64, outs, ins, asm, itin>, REX_W {
 743   let Pattern = pattern;
 744   let CodeSize = 3;
 745 }
 746
 747 class RIi64_NOREX<bits<8> o, Format f, dag outs, dag ins, string asm,
 748             list<dag> pattern, InstrItinClass itin = NoItinerary>
 749   : X86Inst<o, f, Imm64, outs, ins, asm, itin> {
 750   let Pattern = pattern;
 751   let CodeSize = 3;
 752 }
 753
 754 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 755            list<dag> pattern, InstrItinClass itin = NoItinerary>
 756       : SSI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 757 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 758            list<dag> pattern, InstrItinClass itin = NoItinerary>
 759       : SDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 760 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 761            list<dag> pattern, InstrItinClass itin = NoItinerary>
 762       : PDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 763 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 764            list<dag> pattern, InstrItinClass itin = NoItinerary>
 765       : VPDI<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 766 class RS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 767            list<dag> pattern, InstrItinClass itin = NoItinerary>
 768       : S2I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 769 class VRS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 770            list<dag> pattern, InstrItinClass itin = NoItinerary>
 771       : VS2I<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 772
 773 // MMX Instruction templates
 774 //
 775
 776 // MMXI   - MMX instructions with TB prefix.
 777 // MMXI32 - MMX instructions with TB prefix valid only in 32 bit mode.
 778 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 779 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 780 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 781 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 782 // MMXID  - MMX instructions with XD prefix.
 783 // MMXIS  - MMX instructions with XS prefix.
 784 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 785            list<dag> pattern, InstrItinClass itin = NoItinerary>
 786       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 787 class MMXI32<bits<8> o, Format F, dag outs, dag ins, string asm,
 788              list<dag> pattern, InstrItinClass itin = NoItinerary>
 789       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,Not64BitMode]>;
 790 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 791              list<dag> pattern, InstrItinClass itin = NoItinerary>
 792       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,In64BitMode]>;
 793 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 794             list<dag> pattern, InstrItinClass itin = NoItinerary>
 795       : I<o, F, outs, ins, asm, pattern, itin>, TB, REX_W, Requires<[HasMMX]>;
 796 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 797             list<dag> pattern, InstrItinClass itin = NoItinerary>
 798       : I<o, F, outs, ins, asm, pattern, itin>, TB, OpSize, Requires<[HasMMX]>;
 799 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 800              list<dag> pattern, InstrItinClass itin = NoItinerary>
 801       : Ii8<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 802 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 803             list<dag> pattern, InstrItinClass itin = NoItinerary>
 804       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasMMX]>;
 805 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 806             list<dag> pattern, InstrItinClass itin = NoItinerary>
 807       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[HasMMX]>;