lib/Target/X86/X86InstrFormats.td

   1 //===-- X86InstrFormats.td - X86 Instruction Formats -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<7> val> {
  18   bits<7> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>; def RawFrmMemOffs : Format<7>;
  25 def RawFrmSrc  : Format<8>; def RawFrmDst     : Format<9>;
  26 def RawFrmDstSrc: Format<10>;
  27 def RawFrmImm8 : Format<11>;
  28 def RawFrmImm16 : Format<12>;
  29 def MRMXr  : Format<14>; def MRMXm  : Format<15>;
  30 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  31 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  32 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  33 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  34 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  35 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  36 def MRM_C0 : Format<32>; def MRM_C1 : Format<33>; def MRM_C2 : Format<34>;
  37 def MRM_C3 : Format<35>; def MRM_C4 : Format<36>; def MRM_C8 : Format<37>;
  38 def MRM_C9 : Format<38>; def MRM_CA : Format<39>; def MRM_CB : Format<40>;
  39 def MRM_D0 : Format<41>; def MRM_D1 : Format<42>; def MRM_D4 : Format<43>;
  40 def MRM_D5 : Format<44>; def MRM_D6 : Format<45>; def MRM_D8 : Format<46>;
  41 def MRM_D9 : Format<47>; def MRM_DA : Format<48>; def MRM_DB : Format<49>;
  42 def MRM_DC : Format<50>; def MRM_DD : Format<51>; def MRM_DE : Format<52>;
  43 def MRM_DF : Format<53>; def MRM_E0 : Format<54>; def MRM_E1 : Format<55>;
  44 def MRM_E2 : Format<56>; def MRM_E3 : Format<57>; def MRM_E4 : Format<58>;
  45 def MRM_E5 : Format<59>; def MRM_E8 : Format<60>; def MRM_E9 : Format<61>;
  46 def MRM_EA : Format<62>; def MRM_EB : Format<63>; def MRM_EC : Format<64>;
  47 def MRM_ED : Format<65>; def MRM_EE : Format<66>; def MRM_F0 : Format<67>;
  48 def MRM_F1 : Format<68>; def MRM_F2 : Format<69>; def MRM_F3 : Format<70>;
  49 def MRM_F4 : Format<71>; def MRM_F5 : Format<72>; def MRM_F6 : Format<73>;
  50 def MRM_F7 : Format<74>; def MRM_F8 : Format<75>; def MRM_F9 : Format<76>;
  51 def MRM_FA : Format<77>; def MRM_FB : Format<78>; def MRM_FC : Format<79>;
  52 def MRM_FD : Format<80>; def MRM_FE : Format<81>; def MRM_FF : Format<82>;
  53
  54 // ImmType - This specifies the immediate type used by an instruction. This is
  55 // part of the ad-hoc solution used to emit machine instruction encodings by our
  56 // machine code emitter.
  57 class ImmType<bits<4> val> {
  58   bits<4> Value = val;
  59 }
  60 def NoImm      : ImmType<0>;
  61 def Imm8       : ImmType<1>;
  62 def Imm8PCRel  : ImmType<2>;
  63 def Imm16      : ImmType<3>;
  64 def Imm16PCRel : ImmType<4>;
  65 def Imm32      : ImmType<5>;
  66 def Imm32PCRel : ImmType<6>;
  67 def Imm32S     : ImmType<7>;
  68 def Imm64      : ImmType<8>;
  69
  70 // FPFormat - This specifies what form this FP instruction has.  This is used by
  71 // the Floating-Point stackifier pass.
  72 class FPFormat<bits<3> val> {
  73   bits<3> Value = val;
  74 }
  75 def NotFP      : FPFormat<0>;
  76 def ZeroArgFP  : FPFormat<1>;
  77 def OneArgFP   : FPFormat<2>;
  78 def OneArgFPRW : FPFormat<3>;
  79 def TwoArgFP   : FPFormat<4>;
  80 def CompareFP  : FPFormat<5>;
  81 def CondMovFP  : FPFormat<6>;
  82 def SpecialFP  : FPFormat<7>;
  83
  84 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  85 // Keep in sync with tables in X86InstrInfo.cpp.
  86 class Domain<bits<2> val> {
  87   bits<2> Value = val;
  88 }
  89 def GenericDomain   : Domain<0>;
  90 def SSEPackedSingle : Domain<1>;
  91 def SSEPackedDouble : Domain<2>;
  92 def SSEPackedInt    : Domain<3>;
  93
  94 // Class specifying the vector form of the decompressed
  95 // displacement of 8-bit.
  96 class CD8VForm<bits<3> val> {
  97   bits<3> Value = val;
  98 }
  99 def CD8VF  : CD8VForm<0>;  // v := VL
 100 def CD8VH  : CD8VForm<1>;  // v := VL/2
 101 def CD8VQ  : CD8VForm<2>;  // v := VL/4
 102 def CD8VO  : CD8VForm<3>;  // v := VL/8
 103 def CD8VT1 : CD8VForm<4>;  // v := 1
 104 def CD8VT2 : CD8VForm<5>;  // v := 2
 105 def CD8VT4 : CD8VForm<6>;  // v := 4
 106 def CD8VT8 : CD8VForm<7>;  // v := 8
 107
 108 // Class specifying the prefix used an opcode extension.
 109 class Prefix<bits<3> val> {
 110   bits<3> Value = val;
 111 }
 112 def NoPrfx : Prefix<0>;
 113 def PS     : Prefix<1>;
 114 def PD     : Prefix<2>;
 115 def XS     : Prefix<3>;
 116 def XD     : Prefix<4>;
 117
 118 // Class specifying the opcode map.
 119 class Map<bits<3> val> {
 120   bits<3> Value = val;
 121 }
 122 def OB   : Map<0>;
 123 def TB   : Map<1>;
 124 def T8   : Map<2>;
 125 def TA   : Map<3>;
 126 def XOP8 : Map<4>;
 127 def XOP9 : Map<5>;
 128 def XOPA : Map<6>;
 129
 130 // Class specifying the encoding
 131 class Encoding<bits<2> val> {
 132   bits<2> Value = val;
 133 }
 134 def EncNormal : Encoding<0>;
 135 def EncVEX    : Encoding<1>;
 136 def EncXOP    : Encoding<2>;
 137 def EncEVEX   : Encoding<3>;
 138
 139 // Operand size for encodings that change based on mode.
 140 class OperandSize<bits<2> val> {
 141   bits<2> Value = val;
 142 }
 143 def OpSizeFixed : OperandSize<0>; // Never needs a 0x66 prefix.
 144 def OpSize16    : OperandSize<1>; // Needs 0x66 prefix in 32-bit mode.
 145 def OpSize32    : OperandSize<2>; // Needs 0x66 prefix in 16-bit mode.
 146
 147 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 148 // emitter that various prefix bytes are required.
 149 class OpSize16 { OperandSize OpSize = OpSize16; }
 150 class OpSize32 { OperandSize OpSize = OpSize32; }
 151 class AdSize { bit hasAdSizePrefix = 1; }
 152 class REX_W  { bit hasREX_WPrefix = 1; }
 153 class LOCK   { bit hasLockPrefix = 1; }
 154 class REP    { bit hasREPPrefix = 1; }
 155 class TB     { Map OpMap = TB; }
 156 class T8     { Map OpMap = T8; }
 157 class TA     { Map OpMap = TA; }
 158 class XOP8   { Map OpMap = XOP8; Prefix OpPrefix = PS; }
 159 class XOP9   { Map OpMap = XOP9; Prefix OpPrefix = PS; }
 160 class XOPA   { Map OpMap = XOPA; Prefix OpPrefix = PS; }
 161 class PS   : TB { Prefix OpPrefix = PS; }
 162 class PD   : TB { Prefix OpPrefix = PD; }
 163 class XD   : TB { Prefix OpPrefix = XD; }
 164 class XS   : TB { Prefix OpPrefix = XS; }
 165 class T8PS : T8 { Prefix OpPrefix = PS; }
 166 class T8PD : T8 { Prefix OpPrefix = PD; }
 167 class T8XD : T8 { Prefix OpPrefix = XD; }
 168 class T8XS : T8 { Prefix OpPrefix = XS; }
 169 class TAPS : TA { Prefix OpPrefix = PS; }
 170 class TAPD : TA { Prefix OpPrefix = PD; }
 171 class TAXD : TA { Prefix OpPrefix = XD; }
 172 class VEX    { Encoding OpEnc = EncVEX; }
 173 class VEX_W  { bit hasVEX_WPrefix = 1; }
 174 class VEX_4V : VEX { bit hasVEX_4V = 1; }
 175 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3 = 1; }
 176 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 177 class VEX_L  { bit hasVEX_L = 1; }
 178 class VEX_LIG { bit ignoresVEX_L = 1; }
 179 class EVEX : VEX { Encoding OpEnc = EncEVEX; }
 180 class EVEX_4V : VEX_4V { Encoding OpEnc = EncEVEX; }
 181 class EVEX_K { bit hasEVEX_K = 1; }
 182 class EVEX_KZ : EVEX_K { bit hasEVEX_Z = 1; }
 183 class EVEX_B { bit hasEVEX_B = 1; }
 184 class EVEX_RC { bit hasEVEX_RC = 1; }
 185 class EVEX_V512 { bit hasEVEX_L2 = 1; bit hasVEX_L = 0; }
 186 class EVEX_CD8<int esize, CD8VForm form> {
 187   bits<2> EVEX_CD8E = !if(!eq(esize, 8),  0b00,
 188                       !if(!eq(esize, 16), 0b01,
 189                       !if(!eq(esize, 32), 0b10,
 190                       !if(!eq(esize, 64), 0b11, ?))));
 191   bits<3> EVEX_CD8V = form.Value;
 192 }
 193 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 194 class MemOp4 { bit hasMemOp4Prefix = 1; }
 195 class XOP { Encoding OpEnc = EncXOP; }
 196 class XOP_4V : XOP { bit hasVEX_4V = 1; }
 197 class XOP_4VOp3 : XOP { bit hasVEX_4VOp3 = 1; }
 198
 199 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 200               string AsmStr,
 201               InstrItinClass itin,
 202               Domain d = GenericDomain>
 203   : Instruction {
 204   let Namespace = "X86";
 205
 206   bits<8> Opcode = opcod;
 207   Format Form = f;
 208   bits<7> FormBits = Form.Value;
 209   ImmType ImmT = i;
 210
 211   dag OutOperandList = outs;
 212   dag InOperandList = ins;
 213   string AsmString = AsmStr;
 214
 215   // If this is a pseudo instruction, mark it isCodeGenOnly.
 216   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 217
 218   let Itinerary = itin;
 219
 220   //
 221   // Attributes specific to X86 instructions...
 222   //
 223   bit ForceDisassemble = 0; // Force instruction to disassemble even though it's
 224                             // isCodeGenonly. Needed to hide an ambiguous
 225                             // AsmString from the parser, but still disassemble.
 226
 227   OperandSize OpSize = OpSizeFixed; // Does this instruction's encoding change
 228                                     // based on operand size of the mode
 229   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 230
 231   Prefix OpPrefix = NoPrfx; // Which prefix byte does this inst have?
 232   Map OpMap = OB;           // Which opcode map does this inst have?
 233   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 234   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 235   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 236   Domain ExeDomain = d;
 237   bit hasREPPrefix = 0;     // Does this inst have a REP prefix?
 238   Encoding OpEnc = EncNormal; // Encoding used by this instruction
 239   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 240   bit hasVEX_4V = 0;        // Does this inst require the VEX.VVVV field?
 241   bit hasVEX_4VOp3 = 0;     // Does this inst require the VEX.VVVV field to
 242                             // encode the third operand?
 243   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 244                             // to be encoded in a immediate field?
 245   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 246   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 247   bit hasEVEX_K = 0;        // Does this inst require masking?
 248   bit hasEVEX_Z = 0;        // Does this inst set the EVEX_Z field?
 249   bit hasEVEX_L2 = 0;       // Does this inst set the EVEX_L2 field?
 250   bit hasEVEX_B = 0;        // Does this inst set the EVEX_B field?
 251   bits<2> EVEX_CD8E = 0;    // Compressed disp8 form - element-size.
 252   bits<3> EVEX_CD8V = 0;    // Compressed disp8 form - vector-width.
 253   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 254   bit hasMemOp4Prefix = 0;  // Same bit as VEX_W, but used for swapping operands
 255   bit hasEVEX_RC = 0;       // Explicitly specified rounding control in FP instruction.
 256
 257   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 258   let TSFlags{6-0}   = FormBits;
 259   let TSFlags{8-7}   = OpSize.Value;
 260   let TSFlags{9}     = hasAdSizePrefix;
 261   let TSFlags{12-10} = OpPrefix.Value;
 262   let TSFlags{15-13} = OpMap.Value;
 263   let TSFlags{16}    = hasREX_WPrefix;
 264   let TSFlags{20-17} = ImmT.Value;
 265   let TSFlags{23-21} = FPForm.Value;
 266   let TSFlags{24}    = hasLockPrefix;
 267   let TSFlags{25}    = hasREPPrefix;
 268   let TSFlags{27-26} = ExeDomain.Value;
 269   let TSFlags{29-28} = OpEnc.Value;
 270   let TSFlags{37-30} = Opcode;
 271   let TSFlags{38}    = hasVEX_WPrefix;
 272   let TSFlags{39}    = hasVEX_4V;
 273   let TSFlags{40}    = hasVEX_4VOp3;
 274   let TSFlags{41}    = hasVEX_i8ImmReg;
 275   let TSFlags{42}    = hasVEX_L;
 276   let TSFlags{43}    = ignoresVEX_L;
 277   let TSFlags{44}    = hasEVEX_K;
 278   let TSFlags{45}    = hasEVEX_Z;
 279   let TSFlags{46}    = hasEVEX_L2;
 280   let TSFlags{47}    = hasEVEX_B;
 281   let TSFlags{49-48} = EVEX_CD8E;
 282   let TSFlags{52-50} = EVEX_CD8V;
 283   let TSFlags{53}    = has3DNow0F0FOpcode;
 284   let TSFlags{54}    = hasMemOp4Prefix;
 285   let TSFlags{55}    = hasEVEX_RC;
 286 }
 287
 288 class PseudoI<dag oops, dag iops, list<dag> pattern>
 289   : X86Inst<0, Pseudo, NoImm, oops, iops, "", NoItinerary> {
 290   let Pattern = pattern;
 291 }
 292
 293 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 294         list<dag> pattern, InstrItinClass itin = NoItinerary,
 295         Domain d = GenericDomain>
 296   : X86Inst<o, f, NoImm, outs, ins, asm, itin, d> {
 297   let Pattern = pattern;
 298   let CodeSize = 3;
 299 }
 300 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 301            list<dag> pattern, InstrItinClass itin = NoItinerary,
 302            Domain d = GenericDomain>
 303   : X86Inst<o, f, Imm8, outs, ins, asm, itin, d> {
 304   let Pattern = pattern;
 305   let CodeSize = 3;
 306 }
 307 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 308                list<dag> pattern, InstrItinClass itin = NoItinerary>
 309   : X86Inst<o, f, Imm8PCRel, outs, ins, asm, itin> {
 310   let Pattern = pattern;
 311   let CodeSize = 3;
 312 }
 313 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 314            list<dag> pattern, InstrItinClass itin = NoItinerary>
 315   : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 316   let Pattern = pattern;
 317   let CodeSize = 3;
 318 }
 319 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 320            list<dag> pattern, InstrItinClass itin = NoItinerary>
 321   : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 322   let Pattern = pattern;
 323   let CodeSize = 3;
 324 }
 325 class Ii32S<bits<8> o, Format f, dag outs, dag ins, string asm,
 326             list<dag> pattern, InstrItinClass itin = NoItinerary>
 327   : X86Inst<o, f, Imm32S, outs, ins, asm, itin> {
 328   let Pattern = pattern;
 329   let CodeSize = 3;
 330 }
 331
 332 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 333            list<dag> pattern, InstrItinClass itin = NoItinerary>
 334            : X86Inst<o, f, Imm16PCRel, outs, ins, asm, itin> {
 335   let Pattern = pattern;
 336   let CodeSize = 3;
 337 }
 338
 339 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 340            list<dag> pattern, InstrItinClass itin = NoItinerary>
 341   : X86Inst<o, f, Imm32PCRel, outs, ins, asm, itin> {
 342   let Pattern = pattern;
 343   let CodeSize = 3;
 344 }
 345
 346 // FPStack Instruction Templates:
 347 // FPI - Floating Point Instruction template.
 348 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm,
 349           InstrItinClass itin = NoItinerary>
 350   : I<o, F, outs, ins, asm, [], itin> {}
 351
 352 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 353 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern,
 354            InstrItinClass itin = NoItinerary>
 355   : X86Inst<0, Pseudo, NoImm, outs, ins, "", itin> {
 356   let FPForm = fp;
 357   let Pattern = pattern;
 358 }
 359
 360 // Templates for instructions that use a 16- or 32-bit segmented address as
 361 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 362 //
 363 //   Iseg16 - 16-bit segment selector, 16-bit offset
 364 //   Iseg32 - 16-bit segment selector, 32-bit offset
 365
 366 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 367               list<dag> pattern, InstrItinClass itin = NoItinerary>
 368       : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 369   let Pattern = pattern;
 370   let CodeSize = 3;
 371 }
 372
 373 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 374               list<dag> pattern, InstrItinClass itin = NoItinerary>
 375       : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 376   let Pattern = pattern;
 377   let CodeSize = 3;
 378 }
 379
 380 // SI - SSE 1 & 2 scalar instructions
 381 class SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 382          list<dag> pattern, InstrItinClass itin = NoItinerary>
 383       : I<o, F, outs, ins, asm, pattern, itin> {
 384   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 385                    !if(!eq(OpEnc.Value, EncVEX.Value), [UseAVX],
 386                    !if(!eq(OpPrefix.Value, XS.Value), [UseSSE1],
 387                    !if(!eq(OpPrefix.Value, XD.Value), [UseSSE2],
 388                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 389                    [UseSSE1])))));
 390
 391   // AVX instructions have a 'v' prefix in the mnemonic
 392   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 393                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 394                   asm));
 395 }
 396
 397 // SIi8 - SSE 1 & 2 scalar instructions
 398 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 399            list<dag> pattern, InstrItinClass itin = NoItinerary>
 400       : Ii8<o, F, outs, ins, asm, pattern, itin> {
 401   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 402                    !if(!eq(OpEnc.Value, EncVEX.Value), [UseAVX],
 403                    !if(!eq(OpPrefix.Value, XS.Value), [UseSSE1],
 404                    [UseSSE2])));
 405
 406   // AVX instructions have a 'v' prefix in the mnemonic
 407   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 408                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 409                   asm));
 410 }
 411
 412 // PI - SSE 1 & 2 packed instructions
 413 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 414          InstrItinClass itin, Domain d>
 415       : I<o, F, outs, ins, asm, pattern, itin, d> {
 416   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 417                    !if(!eq(OpEnc.Value, EncVEX.Value), [HasAVX],
 418                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 419                    [UseSSE1])));
 420
 421   // AVX instructions have a 'v' prefix in the mnemonic
 422   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 423                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 424                   asm));
 425 }
 426
 427 // MMXPI - SSE 1 & 2 packed instructions with MMX operands
 428 class MMXPI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 429             InstrItinClass itin, Domain d>
 430       : I<o, F, outs, ins, asm, pattern, itin, d> {
 431   let Predicates = !if(!eq(OpPrefix.Value, PD.Value), [HasSSE2],
 432                        [HasSSE1]);
 433 }
 434
 435 // PIi8 - SSE 1 & 2 packed instructions with immediate
 436 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 437            list<dag> pattern, InstrItinClass itin, Domain d>
 438       : Ii8<o, F, outs, ins, asm, pattern, itin, d> {
 439   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 440                    !if(!eq(OpEnc.Value, EncVEX.Value), [HasAVX],
 441                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 442                    [UseSSE1])));
 443
 444   // AVX instructions have a 'v' prefix in the mnemonic
 445   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 446                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 447                   asm));
 448 }
 449
 450 // SSE1 Instruction Templates:
 451 //
 452 //   SSI   - SSE1 instructions with XS prefix.
 453 //   PSI   - SSE1 instructions with PS prefix.
 454 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and PS prefix.
 455 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 456 //   VPSI  - SSE1 instructions with PS prefix in AVX form, packed single.
 457
 458 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 459           list<dag> pattern, InstrItinClass itin = NoItinerary>
 460       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 461 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 462             list<dag> pattern, InstrItinClass itin = NoItinerary>
 463       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 464 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 465           list<dag> pattern, InstrItinClass itin = NoItinerary>
 466       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, PS,
 467         Requires<[UseSSE1]>;
 468 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 469             list<dag> pattern, InstrItinClass itin = NoItinerary>
 470       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, PS,
 471         Requires<[UseSSE1]>;
 472 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 473            list<dag> pattern, InstrItinClass itin = NoItinerary>
 474       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 475         Requires<[HasAVX]>;
 476 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 477            list<dag> pattern, InstrItinClass itin = NoItinerary>
 478       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedSingle>, PS,
 479         Requires<[HasAVX]>;
 480
 481 // SSE2 Instruction Templates:
 482 //
 483 //   SDI    - SSE2 instructions with XD prefix.
 484 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 485 //   S2SI   - SSE2 instructions with XS prefix.
 486 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 487 //   PDI    - SSE2 instructions with PD prefix, packed double domain.
 488 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and PD prefix.
 489 //   VSDI   - SSE2 scalar instructions with XD prefix in AVX form.
 490 //   VPDI   - SSE2 vector instructions with PD prefix in AVX form,
 491 //                 packed double domain.
 492 //   VS2I   - SSE2 scalar instructions with PD prefix in AVX form.
 493 //   S2I    - SSE2 scalar instructions with PD prefix.
 494 //   MMXSDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix as well as
 495 //               MMX operands.
 496 //   MMXSSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix as well as
 497 //               MMX operands.
 498
 499 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 500           list<dag> pattern, InstrItinClass itin = NoItinerary>
 501       : I<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 502 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 503             list<dag> pattern, InstrItinClass itin = NoItinerary>
 504       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 505 class S2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 506            list<dag> pattern, InstrItinClass itin = NoItinerary>
 507       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE2]>;
 508 class S2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 509              list<dag> pattern, InstrItinClass itin = NoItinerary>
 510       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[UseSSE2]>;
 511 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 512           list<dag> pattern, InstrItinClass itin = NoItinerary>
 513       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 514         Requires<[UseSSE2]>;
 515 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 516             list<dag> pattern, InstrItinClass itin = NoItinerary>
 517       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 518         Requires<[UseSSE2]>;
 519 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 520            list<dag> pattern, InstrItinClass itin = NoItinerary>
 521       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XD,
 522         Requires<[UseAVX]>;
 523 class VS2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 524             list<dag> pattern, InstrItinClass itin = NoItinerary>
 525       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 526         Requires<[HasAVX]>;
 527 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 528            list<dag> pattern, InstrItinClass itin = NoItinerary>
 529       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedDouble>,
 530         PD, Requires<[HasAVX]>;
 531 class VS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 532            list<dag> pattern, InstrItinClass itin = NoItinerary>
 533       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, PD,
 534         Requires<[UseAVX]>;
 535 class S2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 536            list<dag> pattern, InstrItinClass itin = NoItinerary>
 537       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[UseSSE2]>;
 538 class MMXSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 539                list<dag> pattern, InstrItinClass itin = NoItinerary>
 540       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasSSE2]>;
 541 class MMXS2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 542                 list<dag> pattern, InstrItinClass itin = NoItinerary>
 543       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 544
 545 // SSE3 Instruction Templates:
 546 //
 547 //   S3I   - SSE3 instructions with PD prefixes.
 548 //   S3SI  - SSE3 instructions with XS prefix.
 549 //   S3DI  - SSE3 instructions with XD prefix.
 550
 551 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 552            list<dag> pattern, InstrItinClass itin = NoItinerary>
 553       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, XS,
 554         Requires<[UseSSE3]>;
 555 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 556            list<dag> pattern, InstrItinClass itin = NoItinerary>
 557       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, XD,
 558         Requires<[UseSSE3]>;
 559 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm,
 560           list<dag> pattern, InstrItinClass itin = NoItinerary>
 561       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 562         Requires<[UseSSE3]>;
 563
 564
 565 // SSSE3 Instruction Templates:
 566 //
 567 //   SS38I - SSSE3 instructions with T8 prefix.
 568 //   SS3AI - SSSE3 instructions with TA prefix.
 569 //   MMXSS38I - SSSE3 instructions with T8 prefix and MMX operands.
 570 //   MMXSS3AI - SSSE3 instructions with TA prefix and MMX operands.
 571 //
 572 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 573 // uses the MMX registers. The 64-bit versions are grouped with the MMX
 574 // classes. They need to be enabled even if AVX is enabled.
 575
 576 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 577             list<dag> pattern, InstrItinClass itin = NoItinerary>
 578       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 579         Requires<[UseSSSE3]>;
 580 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 581             list<dag> pattern, InstrItinClass itin = NoItinerary>
 582       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 583         Requires<[UseSSSE3]>;
 584 class MMXSS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 585                list<dag> pattern, InstrItinClass itin = NoItinerary>
 586       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PS,
 587         Requires<[HasSSSE3]>;
 588 class MMXSS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 589                list<dag> pattern, InstrItinClass itin = NoItinerary>
 590       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPS,
 591         Requires<[HasSSSE3]>;
 592
 593 // SSE4.1 Instruction Templates:
 594 //
 595 //   SS48I - SSE 4.1 instructions with T8 prefix.
 596 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 597 //
 598 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 599             list<dag> pattern, InstrItinClass itin = NoItinerary>
 600       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 601         Requires<[UseSSE41]>;
 602 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 603             list<dag> pattern, InstrItinClass itin = NoItinerary>
 604       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 605         Requires<[UseSSE41]>;
 606
 607 // SSE4.2 Instruction Templates:
 608 //
 609 //   SS428I - SSE 4.2 instructions with T8 prefix.
 610 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 611              list<dag> pattern, InstrItinClass itin = NoItinerary>
 612       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 613         Requires<[UseSSE42]>;
 614
 615 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 616 // NOTE: 'HasSSE42' is used as SS42FI is only used for CRC32 insns.
 617 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 618              list<dag> pattern, InstrItinClass itin = NoItinerary>
 619       : I<o, F, outs, ins, asm, pattern, itin>, T8XD, Requires<[HasSSE42]>;
 620
 621 //   SS42AI = SSE 4.2 instructions with TA prefix
 622 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 623              list<dag> pattern, InstrItinClass itin = NoItinerary>
 624       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 625         Requires<[UseSSE42]>;
 626
 627 // AVX Instruction Templates:
 628 //   Instructions introduced in AVX (no SSE equivalent forms)
 629 //
 630 //   AVX8I - AVX instructions with T8PD prefix.
 631 //   AVXAIi8 - AVX instructions with TAPD prefix and ImmT = Imm8.
 632 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 633             list<dag> pattern, InstrItinClass itin = NoItinerary>
 634       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 635         Requires<[HasAVX]>;
 636 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 637               list<dag> pattern, InstrItinClass itin = NoItinerary>
 638       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 639         Requires<[HasAVX]>;
 640
 641 // AVX2 Instruction Templates:
 642 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 643 //
 644 //   AVX28I - AVX2 instructions with T8PD prefix.
 645 //   AVX2AIi8 - AVX2 instructions with TAPD prefix and ImmT = Imm8.
 646 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 647             list<dag> pattern, InstrItinClass itin = NoItinerary>
 648       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 649         Requires<[HasAVX2]>;
 650 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 651               list<dag> pattern, InstrItinClass itin = NoItinerary>
 652       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 653         Requires<[HasAVX2]>;
 654
 655
 656 // AVX-512 Instruction Templates:
 657 //   Instructions introduced in AVX-512 (no SSE equivalent forms)
 658 //
 659 //   AVX5128I - AVX-512 instructions with T8PD prefix.
 660 //   AVX512AIi8 - AVX-512 instructions with TAPD prefix and ImmT = Imm8.
 661 //   AVX512PDI  - AVX-512 instructions with PD, double packed.
 662 //   AVX512PSI  - AVX-512 instructions with PS, single packed.
 663 //   AVX512XS8I - AVX-512 instructions with T8 and XS prefixes.
 664 //   AVX512XSI  - AVX-512 instructions with XS prefix, generic domain.
 665 //   AVX512BI   - AVX-512 instructions with PD, int packed domain.
 666 //   AVX512SI   - AVX-512 scalar instructions with PD prefix.
 667
 668 class AVX5128I<bits<8> o, Format F, dag outs, dag ins, string asm,
 669             list<dag> pattern, InstrItinClass itin = NoItinerary>
 670       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 671         Requires<[HasAVX512]>;
 672 class AVX512XS8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 673             list<dag> pattern, InstrItinClass itin = NoItinerary>
 674       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8XS,
 675         Requires<[HasAVX512]>;
 676 class AVX512XSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 677             list<dag> pattern, InstrItinClass itin = NoItinerary>
 678       : I<o, F, outs, ins, asm, pattern, itin>, XS,
 679         Requires<[HasAVX512]>;
 680 class AVX512XDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 681             list<dag> pattern, InstrItinClass itin = NoItinerary>
 682       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, XD,
 683         Requires<[HasAVX512]>;
 684 class AVX512BI<bits<8> o, Format F, dag outs, dag ins, string asm,
 685             list<dag> pattern, InstrItinClass itin = NoItinerary>
 686       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 687         Requires<[HasAVX512]>;
 688 class AVX512BIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 689               list<dag> pattern, InstrItinClass itin = NoItinerary>
 690       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 691         Requires<[HasAVX512]>;
 692 class AVX512AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 693               list<dag> pattern, InstrItinClass itin = NoItinerary>
 694       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 695         Requires<[HasAVX512]>;
 696 class AVX512Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 697               list<dag> pattern, InstrItinClass itin = NoItinerary>
 698       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>,
 699         Requires<[HasAVX512]>;
 700 class AVX512PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 701            list<dag> pattern, InstrItinClass itin = NoItinerary>
 702       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 703         Requires<[HasAVX512]>;
 704 class AVX512PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 705            list<dag> pattern, InstrItinClass itin = NoItinerary>
 706       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, PS,
 707         Requires<[HasAVX512]>;
 708 class AVX512PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 709               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 710       : Ii8<o, F, outs, ins, asm, pattern, itin, d>, Requires<[HasAVX512]>;
 711 class AVX512PI<bits<8> o, Format F, dag outs, dag ins, string asm,
 712               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 713       : I<o, F, outs, ins, asm, pattern, itin, d>, Requires<[HasAVX512]>;
 714 class AVX512FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 715            list<dag>pattern, InstrItinClass itin = NoItinerary>
 716       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 717         EVEX_4V, Requires<[HasAVX512]>;
 718
 719 // AES Instruction Templates:
 720 //
 721 // AES8I
 722 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 723 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 724             list<dag>pattern, InstrItinClass itin = IIC_AES>
 725       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 726         Requires<[HasAES]>;
 727
 728 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 729             list<dag> pattern, InstrItinClass itin = NoItinerary>
 730       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 731         Requires<[HasAES]>;
 732
 733 // PCLMUL Instruction Templates
 734 class PCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 735                list<dag>pattern, InstrItinClass itin = NoItinerary>
 736       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 737         Requires<[HasPCLMUL]>;
 738
 739 class AVXPCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 740                   list<dag>pattern, InstrItinClass itin = NoItinerary>
 741       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 742         VEX_4V, Requires<[HasAVX, HasPCLMUL]>;
 743
 744 // FMA3 Instruction Templates
 745 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 746            list<dag>pattern, InstrItinClass itin = NoItinerary>
 747       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 748         VEX_4V, FMASC, Requires<[HasFMA]>;
 749
 750 // FMA4 Instruction Templates
 751 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 752            list<dag>pattern, InstrItinClass itin = NoItinerary>
 753       : Ii8<o, F, outs, ins, asm, pattern, itin>, TAPD,
 754         VEX_4V, VEX_I8IMM, FMASC, Requires<[HasFMA4]>;
 755
 756 // XOP 2, 3 and 4 Operand Instruction Template
 757 class IXOP<bits<8> o, Format F, dag outs, dag ins, string asm,
 758            list<dag> pattern, InstrItinClass itin = NoItinerary>
 759       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 760          XOP9, Requires<[HasXOP]>;
 761
 762 // XOP 2, 3 and 4 Operand Instruction Templates with imm byte
 763 class IXOPi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 764            list<dag> pattern, InstrItinClass itin = NoItinerary>
 765       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 766          XOP8, Requires<[HasXOP]>;
 767
 768 //  XOP 5 operand instruction (VEX encoding!)
 769 class IXOP5<bits<8> o, Format F, dag outs, dag ins, string asm,
 770            list<dag>pattern, InstrItinClass itin = NoItinerary>
 771       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 772         VEX_4V, VEX_I8IMM, Requires<[HasXOP]>;
 773
 774 // X86-64 Instruction templates...
 775 //
 776
 777 class RI<bits<8> o, Format F, dag outs, dag ins, string asm,
 778          list<dag> pattern, InstrItinClass itin = NoItinerary>
 779       : I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 780 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 781             list<dag> pattern, InstrItinClass itin = NoItinerary>
 782       : Ii8<o, F, outs, ins, asm, pattern, itin>, REX_W;
 783 class RIi16 <bits<8> o, Format F, dag outs, dag ins, string asm,
 784             list<dag> pattern, InstrItinClass itin = NoItinerary>
 785       : Ii16<o, F, outs, ins, asm, pattern, itin>, REX_W;
 786 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 787              list<dag> pattern, InstrItinClass itin = NoItinerary>
 788       : Ii32<o, F, outs, ins, asm, pattern, itin>, REX_W;
 789 class RIi32S <bits<8> o, Format F, dag outs, dag ins, string asm,
 790               list<dag> pattern, InstrItinClass itin = NoItinerary>
 791       : Ii32S<o, F, outs, ins, asm, pattern, itin>, REX_W;
 792
 793 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 794             list<dag> pattern, InstrItinClass itin = NoItinerary>
 795   : X86Inst<o, f, Imm64, outs, ins, asm, itin>, REX_W {
 796   let Pattern = pattern;
 797   let CodeSize = 3;
 798 }
 799
 800 class RIi64_NOREX<bits<8> o, Format f, dag outs, dag ins, string asm,
 801             list<dag> pattern, InstrItinClass itin = NoItinerary>
 802   : X86Inst<o, f, Imm64, outs, ins, asm, itin> {
 803   let Pattern = pattern;
 804   let CodeSize = 3;
 805 }
 806
 807 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 808            list<dag> pattern, InstrItinClass itin = NoItinerary>
 809       : SSI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 810 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 811            list<dag> pattern, InstrItinClass itin = NoItinerary>
 812       : SDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 813 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 814            list<dag> pattern, InstrItinClass itin = NoItinerary>
 815       : PDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 816 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 817            list<dag> pattern, InstrItinClass itin = NoItinerary>
 818       : VPDI<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 819 class RS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 820            list<dag> pattern, InstrItinClass itin = NoItinerary>
 821       : S2I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 822 class VRS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 823            list<dag> pattern, InstrItinClass itin = NoItinerary>
 824       : VS2I<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 825
 826 // MMX Instruction templates
 827 //
 828
 829 // MMXI   - MMX instructions with TB prefix.
 830 // MMXI32 - MMX instructions with TB prefix valid only in 32 bit mode.
 831 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 832 // MMX2I  - MMX / SSE2 instructions with PD prefix.
 833 // MMXIi8 - MMX instructions with ImmT == Imm8 and PS prefix.
 834 // MMXIi8 - MMX instructions with ImmT == Imm8 and PS prefix.
 835 // MMXID  - MMX instructions with XD prefix.
 836 // MMXIS  - MMX instructions with XS prefix.
 837 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 838            list<dag> pattern, InstrItinClass itin = NoItinerary>
 839       : I<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX]>;
 840 class MMXI32<bits<8> o, Format F, dag outs, dag ins, string asm,
 841              list<dag> pattern, InstrItinClass itin = NoItinerary>
 842       : I<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX,Not64BitMode]>;
 843 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 844              list<dag> pattern, InstrItinClass itin = NoItinerary>
 845       : I<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX,In64BitMode]>;
 846 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 847             list<dag> pattern, InstrItinClass itin = NoItinerary>
 848       : I<o, F, outs, ins, asm, pattern, itin>, PS, REX_W, Requires<[HasMMX]>;
 849 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 850             list<dag> pattern, InstrItinClass itin = NoItinerary>
 851       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[HasMMX]>;
 852 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 853              list<dag> pattern, InstrItinClass itin = NoItinerary>
 854       : Ii8<o, F, outs, ins, asm, pattern, itin>, PS, Requires<[HasMMX]>;
 855 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 856             list<dag> pattern, InstrItinClass itin = NoItinerary>
 857       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasMMX]>;
 858 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 859             list<dag> pattern, InstrItinClass itin = NoItinerary>
 860       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[HasMMX]>;