lib/Target/X86/X86InstrFormats.td

   1 //===-- X86InstrFormats.td - X86 Instruction Formats -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>; def RawFrmMemOffs : Format<7>;
  25 def RawFrmSrc  : Format<8>; def RawFrmDst     : Format<9>;
  26 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  27 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  28 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  29 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  30 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  31 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_CA : Format<39>;
  39 def MRM_CB : Format<40>;
  40 def MRM_E8 : Format<41>;
  41 def MRM_F0 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44 def MRM_F8 : Format<45>;
  45 def MRM_F9 : Format<46>;
  46 def MRM_D0 : Format<47>;
  47 def MRM_D1 : Format<48>;
  48 def MRM_D4 : Format<49>;
  49 def MRM_D5 : Format<50>;
  50 def MRM_D6 : Format<51>;
  51 def MRM_D8 : Format<52>;
  52 def MRM_D9 : Format<53>;
  53 def MRM_DA : Format<54>;
  54 def MRM_DB : Format<55>;
  55 def MRM_DC : Format<56>;
  56 def MRM_DD : Format<57>;
  57 def MRM_DE : Format<58>;
  58 def MRM_DF : Format<59>;
  59
  60 // ImmType - This specifies the immediate type used by an instruction. This is
  61 // part of the ad-hoc solution used to emit machine instruction encodings by our
  62 // machine code emitter.
  63 class ImmType<bits<3> val> {
  64   bits<3> Value = val;
  65 }
  66 def NoImm      : ImmType<0>;
  67 def Imm8       : ImmType<1>;
  68 def Imm8PCRel  : ImmType<2>;
  69 def Imm16      : ImmType<3>;
  70 def Imm16PCRel : ImmType<4>;
  71 def Imm32      : ImmType<5>;
  72 def Imm32PCRel : ImmType<6>;
  73 def Imm64      : ImmType<7>;
  74
  75 // FPFormat - This specifies what form this FP instruction has.  This is used by
  76 // the Floating-Point stackifier pass.
  77 class FPFormat<bits<3> val> {
  78   bits<3> Value = val;
  79 }
  80 def NotFP      : FPFormat<0>;
  81 def ZeroArgFP  : FPFormat<1>;
  82 def OneArgFP   : FPFormat<2>;
  83 def OneArgFPRW : FPFormat<3>;
  84 def TwoArgFP   : FPFormat<4>;
  85 def CompareFP  : FPFormat<5>;
  86 def CondMovFP  : FPFormat<6>;
  87 def SpecialFP  : FPFormat<7>;
  88
  89 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  90 // Keep in sync with tables in X86InstrInfo.cpp.
  91 class Domain<bits<2> val> {
  92   bits<2> Value = val;
  93 }
  94 def GenericDomain   : Domain<0>;
  95 def SSEPackedSingle : Domain<1>;
  96 def SSEPackedDouble : Domain<2>;
  97 def SSEPackedInt    : Domain<3>;
  98
  99 // Class specifying the vector form of the decompressed
 100 // displacement of 8-bit.
 101 class CD8VForm<bits<3> val> {
 102   bits<3> Value = val;
 103 }
 104 def CD8VF  : CD8VForm<0>;  // v := VL
 105 def CD8VH  : CD8VForm<1>;  // v := VL/2
 106 def CD8VQ  : CD8VForm<2>;  // v := VL/4
 107 def CD8VO  : CD8VForm<3>;  // v := VL/8
 108 def CD8VT1 : CD8VForm<4>;  // v := 1
 109 def CD8VT2 : CD8VForm<5>;  // v := 2
 110 def CD8VT4 : CD8VForm<6>;  // v := 4
 111 def CD8VT8 : CD8VForm<7>;  // v := 8
 112
 113 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 114 // emitter that various prefix bytes are required.
 115 class OpSize { bit hasOpSizePrefix = 1; }
 116 class OpSize16 { bit hasOpSize16Prefix = 1; }
 117 class AdSize { bit hasAdSizePrefix = 1; }
 118 class REX_W  { bit hasREX_WPrefix = 1; }
 119 class LOCK   { bit hasLockPrefix = 1; }
 120 class TB     { bits<5> Prefix = 1; }
 121 class REP    { bits<5> Prefix = 2; }
 122 class D8     { bits<5> Prefix = 3; }
 123 class D9     { bits<5> Prefix = 4; }
 124 class DA     { bits<5> Prefix = 5; }
 125 class DB     { bits<5> Prefix = 6; }
 126 class DC     { bits<5> Prefix = 7; }
 127 class DD     { bits<5> Prefix = 8; }
 128 class DE     { bits<5> Prefix = 9; }
 129 class DF     { bits<5> Prefix = 10; }
 130 class XD     { bits<5> Prefix = 11; }
 131 class XS     { bits<5> Prefix = 12; }
 132 class T8     { bits<5> Prefix = 13; }
 133 class TA     { bits<5> Prefix = 14; }
 134 class A6     { bits<5> Prefix = 15; }
 135 class A7     { bits<5> Prefix = 16; }
 136 class T8XD   { bits<5> Prefix = 17; }
 137 class T8XS   { bits<5> Prefix = 18; }
 138 class TAXD   { bits<5> Prefix = 19; }
 139 class XOP8   { bits<5> Prefix = 20; }
 140 class XOP9   { bits<5> Prefix = 21; }
 141 class XOPA   { bits<5> Prefix = 22; }
 142 class PD     { bits<5> Prefix = 23; }
 143 class T8PD   { bits<5> Prefix = 24; }
 144 class TAPD   { bits<5> Prefix = 25; }
 145 class VEX    { bit hasVEXPrefix = 1; }
 146 class VEX_W  { bit hasVEX_WPrefix = 1; }
 147 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 148 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3Prefix = 1; }
 149 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 150 class VEX_L  { bit hasVEX_L = 1; }
 151 class VEX_LIG { bit ignoresVEX_L = 1; }
 152 class EVEX : VEX { bit hasEVEXPrefix = 1; }
 153 class EVEX_4V : VEX_4V { bit hasEVEXPrefix = 1; }
 154 class EVEX_K { bit hasEVEX_K = 1; }
 155 class EVEX_KZ : EVEX_K { bit hasEVEX_Z = 1; }
 156 class EVEX_B { bit hasEVEX_B = 1; }
 157 class EVEX_RC { bit hasEVEX_RC = 1; }
 158 class EVEX_V512 { bit hasEVEX_L2 = 1; bit hasVEX_L = 0; }
 159 class EVEX_CD8<int esize, CD8VForm form> {
 160   bits<2> EVEX_CD8E = !if(!eq(esize, 8),  0b00,
 161                       !if(!eq(esize, 16), 0b01,
 162                       !if(!eq(esize, 32), 0b10,
 163                       !if(!eq(esize, 64), 0b11, ?))));
 164   bits<3> EVEX_CD8V = form.Value;
 165 }
 166 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 167 class MemOp4 { bit hasMemOp4Prefix = 1; }
 168 class XOP { bit hasXOP_Prefix = 1; }
 169 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 170               string AsmStr,
 171               InstrItinClass itin,
 172               Domain d = GenericDomain>
 173   : Instruction {
 174   let Namespace = "X86";
 175
 176   bits<8> Opcode = opcod;
 177   Format Form = f;
 178   bits<6> FormBits = Form.Value;
 179   ImmType ImmT = i;
 180
 181   dag OutOperandList = outs;
 182   dag InOperandList = ins;
 183   string AsmString = AsmStr;
 184
 185   // If this is a pseudo instruction, mark it isCodeGenOnly.
 186   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 187
 188   let Itinerary = itin;
 189
 190   //
 191   // Attributes specific to X86 instructions...
 192   //
 193   bit ForceDisassemble = 0; // Force instruction to disassemble even though it's
 194                             // isCodeGenonly. Needed to hide an ambiguous
 195                             // AsmString from the parser, but still disassemble.
 196
 197   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 198   bit hasOpSize16Prefix = 0;// Does this inst have a 0x66 prefix in 16-bit mode?
 199   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 200
 201   bits<5> Prefix = 0;       // Which prefix byte does this inst have?
 202   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 203   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 204   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 205   Domain ExeDomain = d;
 206   bit hasVEXPrefix = 0;     // Does this inst require a VEX prefix?
 207   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 208   bit hasVEX_4VPrefix = 0;  // Does this inst require the VEX.VVVV field?
 209   bit hasVEX_4VOp3Prefix = 0;  // Does this inst require the VEX.VVVV field to
 210                                // encode the third operand?
 211   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 212                             // to be encoded in a immediate field?
 213   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 214   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 215   bit hasEVEXPrefix = 0;    // Does this inst require EVEX form?
 216   bit hasEVEX_K = 0;        // Does this inst require masking?
 217   bit hasEVEX_Z = 0;        // Does this inst set the EVEX_Z field?
 218   bit hasEVEX_L2 = 0;       // Does this inst set the EVEX_L2 field?
 219   bit hasEVEX_B = 0;        // Does this inst set the EVEX_B field?
 220   bits<2> EVEX_CD8E = 0;    // Compressed disp8 form - element-size.
 221   bits<3> EVEX_CD8V = 0;    // Compressed disp8 form - vector-width.
 222   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 223   bit hasMemOp4Prefix = 0;  // Same bit as VEX_W, but used for swapping operands
 224   bit hasXOP_Prefix = 0;    // Does this inst require an XOP prefix?
 225   bit hasEVEX_RC = 0;       // Explicitly specified rounding control in FP instruction.
 226
 227   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 228   let TSFlags{5-0}   = FormBits;
 229   let TSFlags{6}     = hasOpSizePrefix;
 230   let TSFlags{7}     = hasOpSize16Prefix;
 231   let TSFlags{8}     = hasAdSizePrefix;
 232   let TSFlags{13-9}  = Prefix;
 233   let TSFlags{14}    = hasREX_WPrefix;
 234   let TSFlags{17-15} = ImmT.Value;
 235   let TSFlags{20-18} = FPForm.Value;
 236   let TSFlags{21}    = hasLockPrefix;
 237   let TSFlags{23-22} = ExeDomain.Value;
 238   let TSFlags{31-24} = Opcode;
 239   let TSFlags{32}    = hasVEXPrefix;
 240   let TSFlags{33}    = hasVEX_WPrefix;
 241   let TSFlags{34}    = hasVEX_4VPrefix;
 242   let TSFlags{35}    = hasVEX_4VOp3Prefix;
 243   let TSFlags{36}    = hasVEX_i8ImmReg;
 244   let TSFlags{37}    = hasVEX_L;
 245   let TSFlags{38}    = ignoresVEX_L;
 246   let TSFlags{39}    = hasEVEXPrefix;
 247   let TSFlags{40}    = hasEVEX_K;
 248   let TSFlags{41}    = hasEVEX_Z;
 249   let TSFlags{42}    = hasEVEX_L2;
 250   let TSFlags{43}    = hasEVEX_B;
 251   let TSFlags{45-44} = EVEX_CD8E;
 252   let TSFlags{48-46} = EVEX_CD8V;
 253   let TSFlags{49}    = has3DNow0F0FOpcode;
 254   let TSFlags{50}    = hasMemOp4Prefix;
 255   let TSFlags{51}    = hasXOP_Prefix;
 256   let TSFlags{52}    = hasEVEX_RC;
 257 }
 258
 259 class PseudoI<dag oops, dag iops, list<dag> pattern>
 260   : X86Inst<0, Pseudo, NoImm, oops, iops, "", NoItinerary> {
 261   let Pattern = pattern;
 262 }
 263
 264 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 265         list<dag> pattern, InstrItinClass itin = NoItinerary,
 266         Domain d = GenericDomain>
 267   : X86Inst<o, f, NoImm, outs, ins, asm, itin, d> {
 268   let Pattern = pattern;
 269   let CodeSize = 3;
 270 }
 271 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 272            list<dag> pattern, InstrItinClass itin = NoItinerary,
 273            Domain d = GenericDomain>
 274   : X86Inst<o, f, Imm8, outs, ins, asm, itin, d> {
 275   let Pattern = pattern;
 276   let CodeSize = 3;
 277 }
 278 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 279                list<dag> pattern, InstrItinClass itin = NoItinerary>
 280   : X86Inst<o, f, Imm8PCRel, outs, ins, asm, itin> {
 281   let Pattern = pattern;
 282   let CodeSize = 3;
 283 }
 284 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 285            list<dag> pattern, InstrItinClass itin = NoItinerary>
 286   : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 287   let Pattern = pattern;
 288   let CodeSize = 3;
 289 }
 290 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 291            list<dag> pattern, InstrItinClass itin = NoItinerary>
 292   : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 293   let Pattern = pattern;
 294   let CodeSize = 3;
 295 }
 296
 297 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 298            list<dag> pattern, InstrItinClass itin = NoItinerary>
 299            : X86Inst<o, f, Imm16PCRel, outs, ins, asm, itin> {
 300   let Pattern = pattern;
 301   let CodeSize = 3;
 302 }
 303
 304 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 305            list<dag> pattern, InstrItinClass itin = NoItinerary>
 306   : X86Inst<o, f, Imm32PCRel, outs, ins, asm, itin> {
 307   let Pattern = pattern;
 308   let CodeSize = 3;
 309 }
 310
 311 // FPStack Instruction Templates:
 312 // FPI - Floating Point Instruction template.
 313 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm,
 314           InstrItinClass itin = NoItinerary>
 315   : I<o, F, outs, ins, asm, [], itin> {}
 316
 317 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 318 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern,
 319            InstrItinClass itin = NoItinerary>
 320   : X86Inst<0, Pseudo, NoImm, outs, ins, "", itin> {
 321   let FPForm = fp;
 322   let Pattern = pattern;
 323 }
 324
 325 // Templates for instructions that use a 16- or 32-bit segmented address as
 326 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 327 //
 328 //   Iseg16 - 16-bit segment selector, 16-bit offset
 329 //   Iseg32 - 16-bit segment selector, 32-bit offset
 330
 331 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 332               list<dag> pattern, InstrItinClass itin = NoItinerary>
 333       : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 334   let Pattern = pattern;
 335   let CodeSize = 3;
 336 }
 337
 338 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 339               list<dag> pattern, InstrItinClass itin = NoItinerary>
 340       : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 341   let Pattern = pattern;
 342   let CodeSize = 3;
 343 }
 344
 345 def __xs : XS;
 346 def __xd : XD;
 347 def __pd : PD;
 348
 349 // SI - SSE 1 & 2 scalar instructions
 350 class SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 351          list<dag> pattern, InstrItinClass itin = NoItinerary>
 352       : I<o, F, outs, ins, asm, pattern, itin> {
 353   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 354                    !if(hasVEXPrefix /* VEX */, [UseAVX],
 355                    !if(!eq(Prefix, __xs.Prefix), [UseSSE1],
 356                    !if(!eq(Prefix, __xd.Prefix), [UseSSE2],
 357                    !if(!eq(Prefix, __pd.Prefix), [UseSSE2], [UseSSE1])))));
 358
 359   // AVX instructions have a 'v' prefix in the mnemonic
 360   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 361 }
 362
 363 // SIi8 - SSE 1 & 2 scalar instructions
 364 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 365            list<dag> pattern, InstrItinClass itin = NoItinerary>
 366       : Ii8<o, F, outs, ins, asm, pattern, itin> {
 367   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 368                    !if(hasVEXPrefix /* VEX */, [UseAVX],
 369                    !if(!eq(Prefix, __xs.Prefix), [UseSSE1], [UseSSE2])));
 370
 371   // AVX instructions have a 'v' prefix in the mnemonic
 372   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 373 }
 374
 375 // PI - SSE 1 & 2 packed instructions
 376 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 377          InstrItinClass itin, Domain d>
 378       : I<o, F, outs, ins, asm, pattern, itin, d> {
 379   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 380                    !if(hasVEXPrefix /* VEX */, [HasAVX],
 381                    !if(!eq(Prefix, __pd.Prefix), [UseSSE2], [UseSSE1])));
 382
 383   // AVX instructions have a 'v' prefix in the mnemonic
 384   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 385 }
 386
 387 // MMXPI - SSE 1 & 2 packed instructions with MMX operands
 388 class MMXPI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 389             InstrItinClass itin, Domain d>
 390       : I<o, F, outs, ins, asm, pattern, itin, d> {
 391   let Predicates = !if(!eq(Prefix, __pd.Prefix), [HasSSE2], [HasSSE1]);
 392 }
 393
 394 // PIi8 - SSE 1 & 2 packed instructions with immediate
 395 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 396            list<dag> pattern, InstrItinClass itin, Domain d>
 397       : Ii8<o, F, outs, ins, asm, pattern, itin, d> {
 398   let Predicates = !if(hasEVEXPrefix /* EVEX */, [HasAVX512],
 399                    !if(hasVEXPrefix /* VEX */, [HasAVX],
 400                    !if(!eq(Prefix, __pd.Prefix), [UseSSE2], [UseSSE1])));
 401
 402   // AVX instructions have a 'v' prefix in the mnemonic
 403   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 404 }
 405
 406 // SSE1 Instruction Templates:
 407 //
 408 //   SSI   - SSE1 instructions with XS prefix.
 409 //   PSI   - SSE1 instructions with TB prefix.
 410 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 411 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 412 //   VPSI  - SSE1 instructions with TB prefix in AVX form, packed single.
 413
 414 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 415           list<dag> pattern, InstrItinClass itin = NoItinerary>
 416       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 417 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 418             list<dag> pattern, InstrItinClass itin = NoItinerary>
 419       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 420 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 421           list<dag> pattern, InstrItinClass itin = NoItinerary>
 422       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 423         Requires<[UseSSE1]>;
 424 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 425             list<dag> pattern, InstrItinClass itin = NoItinerary>
 426       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 427         Requires<[UseSSE1]>;
 428 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 429            list<dag> pattern, InstrItinClass itin = NoItinerary>
 430       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 431         Requires<[HasAVX]>;
 432 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 433            list<dag> pattern, InstrItinClass itin = NoItinerary>
 434       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedSingle>, TB,
 435         Requires<[HasAVX]>;
 436
 437 // SSE2 Instruction Templates:
 438 //
 439 //   SDI    - SSE2 instructions with XD prefix.
 440 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 441 //   S2SI   - SSE2 instructions with XS prefix.
 442 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 443 //   PDI    - SSE2 instructions with PD prefix, packed double domain.
 444 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and PD prefix.
 445 //   VSDI   - SSE2 scalar instructions with XD prefix in AVX form.
 446 //   VPDI   - SSE2 vector instructions with PD prefix in AVX form,
 447 //                 packed double domain.
 448 //   VS2I   - SSE2 scalar instructions with PD prefix in AVX form.
 449 //   S2I    - SSE2 scalar instructions with PD prefix.
 450 //   MMXSDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix as well as
 451 //               MMX operands.
 452 //   MMXSSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix as well as
 453 //               MMX operands.
 454
 455 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 456           list<dag> pattern, InstrItinClass itin = NoItinerary>
 457       : I<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 458 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 459             list<dag> pattern, InstrItinClass itin = NoItinerary>
 460       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 461 class S2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 462            list<dag> pattern, InstrItinClass itin = NoItinerary>
 463       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE2]>;
 464 class S2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 465              list<dag> pattern, InstrItinClass itin = NoItinerary>
 466       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[UseSSE2]>;
 467 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 468           list<dag> pattern, InstrItinClass itin = NoItinerary>
 469       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 470         Requires<[UseSSE2]>;
 471 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 472             list<dag> pattern, InstrItinClass itin = NoItinerary>
 473       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 474         Requires<[UseSSE2]>;
 475 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 476            list<dag> pattern, InstrItinClass itin = NoItinerary>
 477       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XD,
 478         Requires<[UseAVX]>;
 479 class VS2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 480             list<dag> pattern, InstrItinClass itin = NoItinerary>
 481       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 482         Requires<[HasAVX]>;
 483 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 484            list<dag> pattern, InstrItinClass itin = NoItinerary>
 485       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedDouble>,
 486         PD, Requires<[HasAVX]>;
 487 class VS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 488            list<dag> pattern, InstrItinClass itin = NoItinerary>
 489       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, PD,
 490         Requires<[UseAVX]>;
 491 class S2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 492            list<dag> pattern, InstrItinClass itin = NoItinerary>
 493       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[UseSSE2]>;
 494 class MMXSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 495                list<dag> pattern, InstrItinClass itin = NoItinerary>
 496       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasSSE2]>;
 497 class MMXS2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 498                 list<dag> pattern, InstrItinClass itin = NoItinerary>
 499       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 500
 501 // SSE3 Instruction Templates:
 502 //
 503 //   S3I   - SSE3 instructions with PD prefixes.
 504 //   S3SI  - SSE3 instructions with XS prefix.
 505 //   S3DI  - SSE3 instructions with XD prefix.
 506
 507 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 508            list<dag> pattern, InstrItinClass itin = NoItinerary>
 509       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, XS,
 510         Requires<[UseSSE3]>;
 511 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 512            list<dag> pattern, InstrItinClass itin = NoItinerary>
 513       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, XD,
 514         Requires<[UseSSE3]>;
 515 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm,
 516           list<dag> pattern, InstrItinClass itin = NoItinerary>
 517       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 518         Requires<[UseSSE3]>;
 519
 520
 521 // SSSE3 Instruction Templates:
 522 //
 523 //   SS38I - SSSE3 instructions with T8 prefix.
 524 //   SS3AI - SSSE3 instructions with TA prefix.
 525 //   MMXSS38I - SSSE3 instructions with T8 prefix and MMX operands.
 526 //   MMXSS3AI - SSSE3 instructions with TA prefix and MMX operands.
 527 //
 528 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 529 // uses the MMX registers. The 64-bit versions are grouped with the MMX
 530 // classes. They need to be enabled even if AVX is enabled.
 531
 532 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 533             list<dag> pattern, InstrItinClass itin = NoItinerary>
 534       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 535         Requires<[UseSSSE3]>;
 536 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 537             list<dag> pattern, InstrItinClass itin = NoItinerary>
 538       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 539         Requires<[UseSSSE3]>;
 540 class MMXSS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 541                list<dag> pattern, InstrItinClass itin = NoItinerary>
 542       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 543         Requires<[HasSSSE3]>;
 544 class MMXSS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 545                list<dag> pattern, InstrItinClass itin = NoItinerary>
 546       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 547         Requires<[HasSSSE3]>;
 548
 549 // SSE4.1 Instruction Templates:
 550 //
 551 //   SS48I - SSE 4.1 instructions with T8 prefix.
 552 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 553 //
 554 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 555             list<dag> pattern, InstrItinClass itin = NoItinerary>
 556       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 557         Requires<[UseSSE41]>;
 558 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 559             list<dag> pattern, InstrItinClass itin = NoItinerary>
 560       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 561         Requires<[UseSSE41]>;
 562
 563 // SSE4.2 Instruction Templates:
 564 //
 565 //   SS428I - SSE 4.2 instructions with T8 prefix.
 566 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 567              list<dag> pattern, InstrItinClass itin = NoItinerary>
 568       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 569         Requires<[UseSSE42]>;
 570
 571 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 572 // NOTE: 'HasSSE42' is used as SS42FI is only used for CRC32 insns.
 573 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 574              list<dag> pattern, InstrItinClass itin = NoItinerary>
 575       : I<o, F, outs, ins, asm, pattern, itin>, T8XD, Requires<[HasSSE42]>;
 576
 577 //   SS42AI = SSE 4.2 instructions with TA prefix
 578 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 579              list<dag> pattern, InstrItinClass itin = NoItinerary>
 580       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 581         Requires<[UseSSE42]>;
 582
 583 // AVX Instruction Templates:
 584 //   Instructions introduced in AVX (no SSE equivalent forms)
 585 //
 586 //   AVX8I - AVX instructions with T8PD prefix.
 587 //   AVXAIi8 - AVX instructions with TAPD prefix and ImmT = Imm8.
 588 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 589             list<dag> pattern, InstrItinClass itin = NoItinerary>
 590       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 591         Requires<[HasAVX]>;
 592 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 593               list<dag> pattern, InstrItinClass itin = NoItinerary>
 594       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 595         Requires<[HasAVX]>;
 596
 597 // AVX2 Instruction Templates:
 598 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 599 //
 600 //   AVX28I - AVX2 instructions with T8PD prefix.
 601 //   AVX2AIi8 - AVX2 instructions with TAPD prefix and ImmT = Imm8.
 602 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 603             list<dag> pattern, InstrItinClass itin = NoItinerary>
 604       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 605         Requires<[HasAVX2]>;
 606 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 607               list<dag> pattern, InstrItinClass itin = NoItinerary>
 608       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 609         Requires<[HasAVX2]>;
 610
 611
 612 // AVX-512 Instruction Templates:
 613 //   Instructions introduced in AVX-512 (no SSE equivalent forms)
 614 //
 615 //   AVX5128I - AVX-512 instructions with T8PD prefix.
 616 //   AVX512AIi8 - AVX-512 instructions with TAPD prefix and ImmT = Imm8.
 617 //   AVX512PDI  - AVX-512 instructions with PD, double packed.
 618 //   AVX512PSI  - AVX-512 instructions with TB, single packed.
 619 //   AVX512XS8I - AVX-512 instructions with T8 and XS prefixes.
 620 //   AVX512XSI  - AVX-512 instructions with XS prefix, generic domain.
 621 //   AVX512BI   - AVX-512 instructions with PD, int packed domain.
 622 //   AVX512SI   - AVX-512 scalar instructions with PD prefix.
 623
 624 class AVX5128I<bits<8> o, Format F, dag outs, dag ins, string asm,
 625             list<dag> pattern, InstrItinClass itin = NoItinerary>
 626       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 627         Requires<[HasAVX512]>;
 628 class AVX512XS8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 629             list<dag> pattern, InstrItinClass itin = NoItinerary>
 630       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8XS,
 631         Requires<[HasAVX512]>;
 632 class AVX512XSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 633             list<dag> pattern, InstrItinClass itin = NoItinerary>
 634       : I<o, F, outs, ins, asm, pattern, itin>, XS,
 635         Requires<[HasAVX512]>;
 636 class AVX512XDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 637             list<dag> pattern, InstrItinClass itin = NoItinerary>
 638       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, XD,
 639         Requires<[HasAVX512]>;
 640 class AVX512BI<bits<8> o, Format F, dag outs, dag ins, string asm,
 641             list<dag> pattern, InstrItinClass itin = NoItinerary>
 642       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 643         Requires<[HasAVX512]>;
 644 class AVX512BIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 645               list<dag> pattern, InstrItinClass itin = NoItinerary>
 646       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 647         Requires<[HasAVX512]>;
 648 class AVX512AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 649               list<dag> pattern, InstrItinClass itin = NoItinerary>
 650       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 651         Requires<[HasAVX512]>;
 652 class AVX512Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 653               list<dag> pattern, InstrItinClass itin = NoItinerary>
 654       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TB,
 655         Requires<[HasAVX512]>;
 656 class AVX512PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 657            list<dag> pattern, InstrItinClass itin = NoItinerary>
 658       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 659         Requires<[HasAVX512]>;
 660 class AVX512PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 661            list<dag> pattern, InstrItinClass itin = NoItinerary>
 662       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 663         Requires<[HasAVX512]>;
 664 class AVX512PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 665               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 666       : Ii8<o, F, outs, ins, asm, pattern, itin, d>, TB, Requires<[HasAVX512]>;
 667 class AVX512PI<bits<8> o, Format F, dag outs, dag ins, string asm,
 668               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 669       : I<o, F, outs, ins, asm, pattern, itin, d>, TB, Requires<[HasAVX512]>;
 670 class AVX512FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 671            list<dag>pattern, InstrItinClass itin = NoItinerary>
 672       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 673         EVEX_4V, Requires<[HasAVX512]>;
 674
 675 // AES Instruction Templates:
 676 //
 677 // AES8I
 678 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 679 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 680             list<dag>pattern, InstrItinClass itin = IIC_AES>
 681       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 682         Requires<[HasAES]>;
 683
 684 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 685             list<dag> pattern, InstrItinClass itin = NoItinerary>
 686       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 687         Requires<[HasAES]>;
 688
 689 // PCLMUL Instruction Templates
 690 class PCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 691                list<dag>pattern, InstrItinClass itin = NoItinerary>
 692       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 693         Requires<[HasPCLMUL]>;
 694
 695 class AVXPCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 696                   list<dag>pattern, InstrItinClass itin = NoItinerary>
 697       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 698         VEX_4V, Requires<[HasAVX, HasPCLMUL]>;
 699
 700 // FMA3 Instruction Templates
 701 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 702            list<dag>pattern, InstrItinClass itin = NoItinerary>
 703       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 704         VEX_4V, FMASC, Requires<[HasFMA]>;
 705
 706 // FMA4 Instruction Templates
 707 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 708            list<dag>pattern, InstrItinClass itin = NoItinerary>
 709       : Ii8<o, F, outs, ins, asm, pattern, itin>, TAPD,
 710         VEX_4V, VEX_I8IMM, FMASC, Requires<[HasFMA4]>;
 711
 712 // XOP 2, 3 and 4 Operand Instruction Template
 713 class IXOP<bits<8> o, Format F, dag outs, dag ins, string asm,
 714            list<dag> pattern, InstrItinClass itin = NoItinerary>
 715       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 716          XOP, XOP9, Requires<[HasXOP]>;
 717
 718 // XOP 2, 3 and 4 Operand Instruction Templates with imm byte
 719 class IXOPi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 720            list<dag> pattern, InstrItinClass itin = NoItinerary>
 721       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 722          XOP, XOP8, Requires<[HasXOP]>;
 723
 724 //  XOP 5 operand instruction (VEX encoding!)
 725 class IXOP5<bits<8> o, Format F, dag outs, dag ins, string asm,
 726            list<dag>pattern, InstrItinClass itin = NoItinerary>
 727       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 728         VEX_4V, VEX_I8IMM, Requires<[HasXOP]>;
 729
 730 // X86-64 Instruction templates...
 731 //
 732
 733 class RI<bits<8> o, Format F, dag outs, dag ins, string asm,
 734          list<dag> pattern, InstrItinClass itin = NoItinerary>
 735       : I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 736 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 737             list<dag> pattern, InstrItinClass itin = NoItinerary>
 738       : Ii8<o, F, outs, ins, asm, pattern, itin>, REX_W;
 739 class RIi16 <bits<8> o, Format F, dag outs, dag ins, string asm,
 740             list<dag> pattern, InstrItinClass itin = NoItinerary>
 741       : Ii16<o, F, outs, ins, asm, pattern, itin>, REX_W;
 742 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 743              list<dag> pattern, InstrItinClass itin = NoItinerary>
 744       : Ii32<o, F, outs, ins, asm, pattern, itin>, REX_W;
 745
 746 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 747             list<dag> pattern, InstrItinClass itin = NoItinerary>
 748   : X86Inst<o, f, Imm64, outs, ins, asm, itin>, REX_W {
 749   let Pattern = pattern;
 750   let CodeSize = 3;
 751 }
 752
 753 class RIi64_NOREX<bits<8> o, Format f, dag outs, dag ins, string asm,
 754             list<dag> pattern, InstrItinClass itin = NoItinerary>
 755   : X86Inst<o, f, Imm64, outs, ins, asm, itin> {
 756   let Pattern = pattern;
 757   let CodeSize = 3;
 758 }
 759
 760 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 761            list<dag> pattern, InstrItinClass itin = NoItinerary>
 762       : SSI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 763 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 764            list<dag> pattern, InstrItinClass itin = NoItinerary>
 765       : SDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 766 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 767            list<dag> pattern, InstrItinClass itin = NoItinerary>
 768       : PDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 769 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 770            list<dag> pattern, InstrItinClass itin = NoItinerary>
 771       : VPDI<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 772 class RS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 773            list<dag> pattern, InstrItinClass itin = NoItinerary>
 774       : S2I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 775 class VRS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 776            list<dag> pattern, InstrItinClass itin = NoItinerary>
 777       : VS2I<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 778
 779 // MMX Instruction templates
 780 //
 781
 782 // MMXI   - MMX instructions with TB prefix.
 783 // MMXI32 - MMX instructions with TB prefix valid only in 32 bit mode.
 784 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 785 // MMX2I  - MMX / SSE2 instructions with PD prefix.
 786 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 787 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 788 // MMXID  - MMX instructions with XD prefix.
 789 // MMXIS  - MMX instructions with XS prefix.
 790 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 791            list<dag> pattern, InstrItinClass itin = NoItinerary>
 792       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 793 class MMXI32<bits<8> o, Format F, dag outs, dag ins, string asm,
 794              list<dag> pattern, InstrItinClass itin = NoItinerary>
 795       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,Not64BitMode]>;
 796 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 797              list<dag> pattern, InstrItinClass itin = NoItinerary>
 798       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,In64BitMode]>;
 799 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 800             list<dag> pattern, InstrItinClass itin = NoItinerary>
 801       : I<o, F, outs, ins, asm, pattern, itin>, TB, REX_W, Requires<[HasMMX]>;
 802 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 803             list<dag> pattern, InstrItinClass itin = NoItinerary>
 804       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[HasMMX]>;
 805 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 806              list<dag> pattern, InstrItinClass itin = NoItinerary>
 807       : Ii8<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 808 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 809             list<dag> pattern, InstrItinClass itin = NoItinerary>
 810       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasMMX]>;
 811 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 812             list<dag> pattern, InstrItinClass itin = NoItinerary>
 813       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[HasMMX]>;