lib/Target/X86/X86InstrFPStack.td

   1 //===- X86InstrFPStack.td - FPU Instruction Set ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 x87 FPU instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // FPStack specific DAG Nodes.
  18 //===----------------------------------------------------------------------===//
  19
  20 def SDTX86FpGet2    : SDTypeProfile<2, 0, [SDTCisVT<0, f80>,
  21                                            SDTCisVT<1, f80>]>;
  22 def SDTX86Fld       : SDTypeProfile<1, 2, [SDTCisFP<0>,
  23                                            SDTCisPtrTy<1>,
  24                                            SDTCisVT<2, OtherVT>]>;
  25 def SDTX86Fst       : SDTypeProfile<0, 3, [SDTCisFP<0>,
  26                                            SDTCisPtrTy<1>,
  27                                            SDTCisVT<2, OtherVT>]>;
  28 def SDTX86Fild      : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisPtrTy<1>,
  29                                            SDTCisVT<2, OtherVT>]>;
  30 def SDTX86Fnstsw    : SDTypeProfile<1, 1, [SDTCisVT<0, i16>, SDTCisVT<1, i16>]>;
  31 def SDTX86FpToIMem  : SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisPtrTy<1>]>;
  32
  33 def SDTX86CwdStore  : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  34
  35 def X86fld          : SDNode<"X86ISD::FLD", SDTX86Fld,
  36                              [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  37 def X86fst          : SDNode<"X86ISD::FST", SDTX86Fst,
  38                              [SDNPHasChain, SDNPInGlue, SDNPMayStore,
  39                               SDNPMemOperand]>;
  40 def X86fild         : SDNode<"X86ISD::FILD", SDTX86Fild,
  41                              [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  42 def X86fildflag     : SDNode<"X86ISD::FILD_FLAG", SDTX86Fild,
  43                              [SDNPHasChain, SDNPOutGlue, SDNPMayLoad,
  44                               SDNPMemOperand]>;
  45 def X86fp_stsw      : SDNode<"X86ISD::FNSTSW16r", SDTX86Fnstsw>;
  46 def X86fp_to_i16mem : SDNode<"X86ISD::FP_TO_INT16_IN_MEM", SDTX86FpToIMem,
  47                              [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
  48 def X86fp_to_i32mem : SDNode<"X86ISD::FP_TO_INT32_IN_MEM", SDTX86FpToIMem,
  49                              [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
  50 def X86fp_to_i64mem : SDNode<"X86ISD::FP_TO_INT64_IN_MEM", SDTX86FpToIMem,
  51                              [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
  52 def X86fp_cwd_get16 : SDNode<"X86ISD::FNSTCW16m",          SDTX86CwdStore,
  53                              [SDNPHasChain, SDNPMayStore, SDNPSideEffect,
  54                               SDNPMemOperand]>;
  55
  56 //===----------------------------------------------------------------------===//
  57 // FPStack pattern fragments
  58 //===----------------------------------------------------------------------===//
  59
  60 def fpimm0 : PatLeaf<(fpimm), [{
  61   return N->isExactlyValue(+0.0);
  62 }]>;
  63
  64 def fpimmneg0 : PatLeaf<(fpimm), [{
  65   return N->isExactlyValue(-0.0);
  66 }]>;
  67
  68 def fpimm1 : PatLeaf<(fpimm), [{
  69   return N->isExactlyValue(+1.0);
  70 }]>;
  71
  72 def fpimmneg1 : PatLeaf<(fpimm), [{
  73   return N->isExactlyValue(-1.0);
  74 }]>;
  75
  76 // Some 'special' instructions
  77 let usesCustomInserter = 1 in {  // Expanded after instruction selection.
  78   def FP32_TO_INT16_IN_MEM : PseudoI<(outs), (ins i16mem:$dst, RFP32:$src),
  79                               [(X86fp_to_i16mem RFP32:$src, addr:$dst)]>;
  80   def FP32_TO_INT32_IN_MEM : PseudoI<(outs), (ins i32mem:$dst, RFP32:$src),
  81                               [(X86fp_to_i32mem RFP32:$src, addr:$dst)]>;
  82   def FP32_TO_INT64_IN_MEM : PseudoI<(outs), (ins i64mem:$dst, RFP32:$src),
  83                               [(X86fp_to_i64mem RFP32:$src, addr:$dst)]>;
  84   def FP64_TO_INT16_IN_MEM : PseudoI<(outs), (ins i16mem:$dst, RFP64:$src),
  85                               [(X86fp_to_i16mem RFP64:$src, addr:$dst)]>;
  86   def FP64_TO_INT32_IN_MEM : PseudoI<(outs), (ins i32mem:$dst, RFP64:$src),
  87                               [(X86fp_to_i32mem RFP64:$src, addr:$dst)]>;
  88   def FP64_TO_INT64_IN_MEM : PseudoI<(outs), (ins i64mem:$dst, RFP64:$src),
  89                               [(X86fp_to_i64mem RFP64:$src, addr:$dst)]>;
  90   def FP80_TO_INT16_IN_MEM : PseudoI<(outs), (ins i16mem:$dst, RFP80:$src),
  91                               [(X86fp_to_i16mem RFP80:$src, addr:$dst)]>;
  92   def FP80_TO_INT32_IN_MEM : PseudoI<(outs), (ins i32mem:$dst, RFP80:$src),
  93                               [(X86fp_to_i32mem RFP80:$src, addr:$dst)]>;
  94   def FP80_TO_INT64_IN_MEM : PseudoI<(outs), (ins i64mem:$dst, RFP80:$src),
  95                               [(X86fp_to_i64mem RFP80:$src, addr:$dst)]>;
  96 }
  97
  98 // All FP Stack operations are represented with four instructions here.  The
  99 // first three instructions, generated by the instruction selector, use "RFP32"
 100 // "RFP64" or "RFP80" registers: traditional register files to reference 32-bit,
 101 // 64-bit or 80-bit floating point values.  These sizes apply to the values,
 102 // not the registers, which are always 80 bits; RFP32, RFP64 and RFP80 can be
 103 // copied to each other without losing information.  These instructions are all
 104 // pseudo instructions and use the "_Fp" suffix.
 105 // In some cases there are additional variants with a mixture of different
 106 // register sizes.
 107 // The second instruction is defined with FPI, which is the actual instruction
 108 // emitted by the assembler.  These use "RST" registers, although frequently
 109 // the actual register(s) used are implicit.  These are always 80 bits.
 110 // The FP stackifier pass converts one to the other after register allocation
 111 // occurs.
 112 //
 113 // Note that the FpI instruction should have instruction selection info (e.g.
 114 // a pattern) and the FPI instruction should have emission info (e.g. opcode
 115 // encoding and asm printing info).
 116
 117 // Pseudo Instruction for FP stack return values.
 118 def FpPOP_RETVAL : FpI_<(outs RFP80:$dst), (ins), SpecialFP, []>;
 119
 120 // FpIf32, FpIf64 - Floating Point Pseudo Instruction template.
 121 // f32 instructions can use SSE1 and are predicated on FPStackf32 == !SSE1.
 122 // f64 instructions can use SSE2 and are predicated on FPStackf64 == !SSE2.
 123 // f80 instructions cannot use SSE and use neither of these.
 124 class FpIf32<dag outs, dag ins, FPFormat fp, list<dag> pattern> :
 125   FpI_<outs, ins, fp, pattern>, Requires<[FPStackf32]>;
 126 class FpIf64<dag outs, dag ins, FPFormat fp, list<dag> pattern> :
 127   FpI_<outs, ins, fp, pattern>, Requires<[FPStackf64]>;
 128
 129 // Factoring for arithmetic.
 130 multiclass FPBinary_rr<SDNode OpNode> {
 131 // Register op register -> register
 132 // These are separated out because they have no reversed form.
 133 def _Fp32 : FpIf32<(outs RFP32:$dst), (ins RFP32:$src1, RFP32:$src2), TwoArgFP,
 134                 [(set RFP32:$dst, (OpNode RFP32:$src1, RFP32:$src2))]>;
 135 def _Fp64 : FpIf64<(outs RFP64:$dst), (ins RFP64:$src1, RFP64:$src2), TwoArgFP,
 136                 [(set RFP64:$dst, (OpNode RFP64:$src1, RFP64:$src2))]>;
 137 def _Fp80 : FpI_<(outs RFP80:$dst), (ins RFP80:$src1, RFP80:$src2), TwoArgFP,
 138                 [(set RFP80:$dst, (OpNode RFP80:$src1, RFP80:$src2))]>;
 139 }
 140 // The FopST0 series are not included here because of the irregularities
 141 // in where the 'r' goes in assembly output.
 142 // These instructions cannot address 80-bit memory.
 143 multiclass FPBinary<SDNode OpNode, Format fp, string asmstring> {
 144 // ST(0) = ST(0) + [mem]
 145 def _Fp32m  : FpIf32<(outs RFP32:$dst),
 146                      (ins RFP32:$src1, f32mem:$src2), OneArgFPRW,
 147                   [(set RFP32:$dst,
 148                     (OpNode RFP32:$src1, (loadf32 addr:$src2)))]>;
 149 def _Fp64m  : FpIf64<(outs RFP64:$dst),
 150                      (ins RFP64:$src1, f64mem:$src2), OneArgFPRW,
 151                   [(set RFP64:$dst,
 152                     (OpNode RFP64:$src1, (loadf64 addr:$src2)))]>;
 153 def _Fp64m32: FpIf64<(outs RFP64:$dst),
 154                      (ins RFP64:$src1, f32mem:$src2), OneArgFPRW,
 155                   [(set RFP64:$dst,
 156                     (OpNode RFP64:$src1, (f64 (extloadf32 addr:$src2))))]>;
 157 def _Fp80m32: FpI_<(outs RFP80:$dst),
 158                    (ins RFP80:$src1, f32mem:$src2), OneArgFPRW,
 159                   [(set RFP80:$dst,
 160                     (OpNode RFP80:$src1, (f80 (extloadf32 addr:$src2))))]>;
 161 def _Fp80m64: FpI_<(outs RFP80:$dst),
 162                    (ins RFP80:$src1, f64mem:$src2), OneArgFPRW,
 163                   [(set RFP80:$dst,
 164                     (OpNode RFP80:$src1, (f80 (extloadf64 addr:$src2))))]>;
 165 def _F32m  : FPI<0xD8, fp, (outs), (ins f32mem:$src),
 166                  !strconcat("f", asmstring, "{s}\t$src")> {
 167   let mayLoad = 1;
 168 }
 169 def _F64m  : FPI<0xDC, fp, (outs), (ins f64mem:$src),
 170                  !strconcat("f", asmstring, "{l}\t$src")> {
 171   let mayLoad = 1;
 172 }
 173 // ST(0) = ST(0) + [memint]
 174 def _FpI16m32 : FpIf32<(outs RFP32:$dst), (ins RFP32:$src1, i16mem:$src2),
 175                        OneArgFPRW,
 176                     [(set RFP32:$dst, (OpNode RFP32:$src1,
 177                                        (X86fild addr:$src2, i16)))]>;
 178 def _FpI32m32 : FpIf32<(outs RFP32:$dst), (ins RFP32:$src1, i32mem:$src2),
 179                        OneArgFPRW,
 180                     [(set RFP32:$dst, (OpNode RFP32:$src1,
 181                                        (X86fild addr:$src2, i32)))]>;
 182 def _FpI16m64 : FpIf64<(outs RFP64:$dst), (ins RFP64:$src1, i16mem:$src2),
 183                        OneArgFPRW,
 184                     [(set RFP64:$dst, (OpNode RFP64:$src1,
 185                                        (X86fild addr:$src2, i16)))]>;
 186 def _FpI32m64 : FpIf64<(outs RFP64:$dst), (ins RFP64:$src1, i32mem:$src2),
 187                        OneArgFPRW,
 188                     [(set RFP64:$dst, (OpNode RFP64:$src1,
 189                                        (X86fild addr:$src2, i32)))]>;
 190 def _FpI16m80 : FpI_<(outs RFP80:$dst), (ins RFP80:$src1, i16mem:$src2),
 191                        OneArgFPRW,
 192                     [(set RFP80:$dst, (OpNode RFP80:$src1,
 193                                        (X86fild addr:$src2, i16)))]>;
 194 def _FpI32m80 : FpI_<(outs RFP80:$dst), (ins RFP80:$src1, i32mem:$src2),
 195                        OneArgFPRW,
 196                     [(set RFP80:$dst, (OpNode RFP80:$src1,
 197                                        (X86fild addr:$src2, i32)))]>;
 198 def _FI16m  : FPI<0xDE, fp, (outs), (ins i16mem:$src),
 199                   !strconcat("fi", asmstring, "{s}\t$src")> {
 200   let mayLoad = 1;
 201 }
 202 def _FI32m  : FPI<0xDA, fp, (outs), (ins i32mem:$src),
 203                   !strconcat("fi", asmstring, "{l}\t$src")> {
 204   let mayLoad = 1;
 205 }
 206 }
 207
 208 let Defs = [FPSW] in {
 209 // FPBinary_rr just defines pseudo-instructions, no need to set a scheduling
 210 // resources.
 211 defm ADD : FPBinary_rr<fadd>;
 212 defm SUB : FPBinary_rr<fsub>;
 213 defm MUL : FPBinary_rr<fmul>;
 214 defm DIV : FPBinary_rr<fdiv>;
 215 // Sets the scheduling resources for the actual NAME#_F<size>m defintions.
 216 let SchedRW = [WriteFAddLd] in {
 217 defm ADD : FPBinary<fadd, MRM0m, "add">;
 218 defm SUB : FPBinary<fsub, MRM4m, "sub">;
 219 defm SUBR: FPBinary<fsub ,MRM5m, "subr">;
 220 }
 221 let SchedRW = [WriteFMulLd] in {
 222 defm MUL : FPBinary<fmul, MRM1m, "mul">;
 223 }
 224 let SchedRW = [WriteFDivLd] in {
 225 defm DIV : FPBinary<fdiv, MRM6m, "div">;
 226 defm DIVR: FPBinary<fdiv, MRM7m, "divr">;
 227 }
 228 }
 229
 230 class FPST0rInst<Format fp, string asm>
 231   : FPI<0xD8, fp, (outs), (ins RST:$op), asm>;
 232 class FPrST0Inst<Format fp, string asm>
 233   : FPI<0xDC, fp, (outs), (ins RST:$op), asm>;
 234 class FPrST0PInst<Format fp, string asm>
 235   : FPI<0xDE, fp, (outs), (ins RST:$op), asm>;
 236
 237 // NOTE: GAS and apparently all other AT&T style assemblers have a broken notion
 238 // of some of the 'reverse' forms of the fsub and fdiv instructions.  As such,
 239 // we have to put some 'r's in and take them out of weird places.
 240 let SchedRW = [WriteFAdd] in {
 241 def ADD_FST0r   : FPST0rInst <MRM0r, "fadd\t$op">;
 242 def ADD_FrST0   : FPrST0Inst <MRM0r, "fadd\t{%st(0), $op|$op, st(0)}">;
 243 def ADD_FPrST0  : FPrST0PInst<MRM0r, "faddp\t$op">;
 244 def SUBR_FST0r  : FPST0rInst <MRM5r, "fsubr\t$op">;
 245 def SUB_FrST0   : FPrST0Inst <MRM5r, "fsub{r}\t{%st(0), $op|$op, st(0)}">;
 246 def SUB_FPrST0  : FPrST0PInst<MRM5r, "fsub{r}p\t$op">;
 247 def SUB_FST0r   : FPST0rInst <MRM4r, "fsub\t$op">;
 248 def SUBR_FrST0  : FPrST0Inst <MRM4r, "fsub{|r}\t{%st(0), $op|$op, st(0)}">;
 249 def SUBR_FPrST0 : FPrST0PInst<MRM4r, "fsub{|r}p\t$op">;
 250 } // SchedRW
 251 let SchedRW = [WriteFMul] in {
 252 def MUL_FST0r   : FPST0rInst <MRM1r, "fmul\t$op">;
 253 def MUL_FrST0   : FPrST0Inst <MRM1r, "fmul\t{%st(0), $op|$op, st(0)}">;
 254 def MUL_FPrST0  : FPrST0PInst<MRM1r, "fmulp\t$op">;
 255 } // SchedRW
 256 let SchedRW = [WriteFDiv] in {
 257 def DIVR_FST0r  : FPST0rInst <MRM7r, "fdivr\t$op">;
 258 def DIV_FrST0   : FPrST0Inst <MRM7r, "fdiv{r}\t{%st(0), $op|$op, st(0)}">;
 259 def DIV_FPrST0  : FPrST0PInst<MRM7r, "fdiv{r}p\t$op">;
 260 def DIV_FST0r   : FPST0rInst <MRM6r, "fdiv\t$op">;
 261 def DIVR_FrST0  : FPrST0Inst <MRM6r, "fdiv{|r}\t{%st(0), $op|$op, st(0)}">;
 262 def DIVR_FPrST0 : FPrST0PInst<MRM6r, "fdiv{|r}p\t$op">;
 263 } // SchedRW
 264
 265 def COM_FST0r   : FPST0rInst <MRM2r, "fcom\t$op">;
 266 def COMP_FST0r  : FPST0rInst <MRM3r, "fcomp\t$op">;
 267
 268 // Unary operations.
 269 multiclass FPUnary<SDNode OpNode, Format fp, string asmstring> {
 270 def _Fp32  : FpIf32<(outs RFP32:$dst), (ins RFP32:$src), OneArgFPRW,
 271                  [(set RFP32:$dst, (OpNode RFP32:$src))]>;
 272 def _Fp64  : FpIf64<(outs RFP64:$dst), (ins RFP64:$src), OneArgFPRW,
 273                  [(set RFP64:$dst, (OpNode RFP64:$src))]>;
 274 def _Fp80  : FpI_<(outs RFP80:$dst), (ins RFP80:$src), OneArgFPRW,
 275                  [(set RFP80:$dst, (OpNode RFP80:$src))]>;
 276 def _F     : FPI<0xD9, fp, (outs), (ins), asmstring>;
 277 }
 278
 279 let Defs = [FPSW] in {
 280 defm CHS : FPUnary<fneg, MRM_E0, "fchs">;
 281 defm ABS : FPUnary<fabs, MRM_E1, "fabs">;
 282 let SchedRW = [WriteFSqrt] in {
 283 defm SQRT: FPUnary<fsqrt,MRM_FA, "fsqrt">;
 284 }
 285 defm SIN : FPUnary<fsin, MRM_FE, "fsin">;
 286 defm COS : FPUnary<fcos, MRM_FF, "fcos">;
 287
 288 let neverHasSideEffects = 1 in {
 289 def TST_Fp32  : FpIf32<(outs), (ins RFP32:$src), OneArgFP, []>;
 290 def TST_Fp64  : FpIf64<(outs), (ins RFP64:$src), OneArgFP, []>;
 291 def TST_Fp80  : FpI_<(outs), (ins RFP80:$src), OneArgFP, []>;
 292 }
 293 def TST_F  : FPI<0xD9, MRM_E4, (outs), (ins), "ftst">;
 294 } // Defs = [FPSW]
 295
 296 // Versions of FP instructions that take a single memory operand.  Added for the
 297 //   disassembler; remove as they are included with patterns elsewhere.
 298 def FCOM32m  : FPI<0xD8, MRM2m, (outs), (ins f32mem:$src), "fcom{s}\t$src">;
 299 def FCOMP32m : FPI<0xD8, MRM3m, (outs), (ins f32mem:$src), "fcomp{s}\t$src">;
 300
 301 def FLDENVm  : FPI<0xD9, MRM4m, (outs), (ins f32mem:$src), "fldenv\t$src">;
 302 def FSTENVm  : FPI<0xD9, MRM6m, (outs f32mem:$dst), (ins), "fnstenv\t$dst">;
 303
 304 def FICOM32m : FPI<0xDA, MRM2m, (outs), (ins i32mem:$src), "ficom{l}\t$src">;
 305 def FICOMP32m: FPI<0xDA, MRM3m, (outs), (ins i32mem:$src), "ficomp{l}\t$src">;
 306
 307 def FCOM64m  : FPI<0xDC, MRM2m, (outs), (ins f64mem:$src), "fcom{l}\t$src">;
 308 def FCOMP64m : FPI<0xDC, MRM3m, (outs), (ins f64mem:$src), "fcomp{l}\t$src">;
 309
 310 def FRSTORm  : FPI<0xDD, MRM4m, (outs f32mem:$dst), (ins), "frstor\t$dst">;
 311 def FSAVEm   : FPI<0xDD, MRM6m, (outs f32mem:$dst), (ins), "fnsave\t$dst">;
 312 def FNSTSWm  : FPI<0xDD, MRM7m, (outs f32mem:$dst), (ins), "fnstsw\t$dst">;
 313
 314 def FICOM16m : FPI<0xDE, MRM2m, (outs), (ins i16mem:$src), "ficom{s}\t$src">;
 315 def FICOMP16m: FPI<0xDE, MRM3m, (outs), (ins i16mem:$src), "ficomp{s}\t$src">;
 316
 317 def FBLDm    : FPI<0xDF, MRM4m, (outs), (ins f32mem:$src), "fbld\t$src">;
 318 def FBSTPm   : FPI<0xDF, MRM6m, (outs f32mem:$dst), (ins), "fbstp\t$dst">;
 319
 320 // Floating point cmovs.
 321 class FpIf32CMov<dag outs, dag ins, FPFormat fp, list<dag> pattern> :
 322   FpI_<outs, ins, fp, pattern>, Requires<[FPStackf32, HasCMov]>;
 323 class FpIf64CMov<dag outs, dag ins, FPFormat fp, list<dag> pattern> :
 324   FpI_<outs, ins, fp, pattern>, Requires<[FPStackf64, HasCMov]>;
 325
 326 multiclass FPCMov<PatLeaf cc> {
 327   def _Fp32  : FpIf32CMov<(outs RFP32:$dst), (ins RFP32:$src1, RFP32:$src2),
 328                        CondMovFP,
 329                      [(set RFP32:$dst, (X86cmov RFP32:$src1, RFP32:$src2,
 330                                         cc, EFLAGS))]>;
 331   def _Fp64  : FpIf64CMov<(outs RFP64:$dst), (ins RFP64:$src1, RFP64:$src2),
 332                        CondMovFP,
 333                      [(set RFP64:$dst, (X86cmov RFP64:$src1, RFP64:$src2,
 334                                         cc, EFLAGS))]>;
 335   def _Fp80  : FpI_<(outs RFP80:$dst), (ins RFP80:$src1, RFP80:$src2),
 336                      CondMovFP,
 337                      [(set RFP80:$dst, (X86cmov RFP80:$src1, RFP80:$src2,
 338                                         cc, EFLAGS))]>,
 339                                         Requires<[HasCMov]>;
 340 }
 341
 342 let Defs = [FPSW] in {
 343 let Uses = [EFLAGS], Constraints = "$src1 = $dst" in {
 344 defm CMOVB  : FPCMov<X86_COND_B>;
 345 defm CMOVBE : FPCMov<X86_COND_BE>;
 346 defm CMOVE  : FPCMov<X86_COND_E>;
 347 defm CMOVP  : FPCMov<X86_COND_P>;
 348 defm CMOVNB : FPCMov<X86_COND_AE>;
 349 defm CMOVNBE: FPCMov<X86_COND_A>;
 350 defm CMOVNE : FPCMov<X86_COND_NE>;
 351 defm CMOVNP : FPCMov<X86_COND_NP>;
 352 } // Uses = [EFLAGS], Constraints = "$src1 = $dst"
 353
 354 let Predicates = [HasCMov] in {
 355 // These are not factored because there's no clean way to pass DA/DB.
 356 def CMOVB_F  : FPI<0xDA, MRM0r, (outs RST:$op), (ins),
 357                   "fcmovb\t{$op, %st(0)|st(0), $op}">;
 358 def CMOVBE_F : FPI<0xDA, MRM2r, (outs RST:$op), (ins),
 359                   "fcmovbe\t{$op, %st(0)|st(0), $op}">;
 360 def CMOVE_F  : FPI<0xDA, MRM1r, (outs RST:$op), (ins),
 361                   "fcmove\t{$op, %st(0)|st(0), $op}">;
 362 def CMOVP_F  : FPI<0xDA, MRM3r, (outs RST:$op), (ins),
 363                   "fcmovu\t{$op, %st(0)|st(0), $op}">;
 364 def CMOVNB_F : FPI<0xDB, MRM0r, (outs RST:$op), (ins),
 365                   "fcmovnb\t{$op, %st(0)|st(0), $op}">;
 366 def CMOVNBE_F: FPI<0xDB, MRM2r, (outs RST:$op), (ins),
 367                   "fcmovnbe\t{$op, %st(0)|st(0), $op}">;
 368 def CMOVNE_F : FPI<0xDB, MRM1r, (outs RST:$op), (ins),
 369                   "fcmovne\t{$op, %st(0)|st(0), $op}">;
 370 def CMOVNP_F : FPI<0xDB, MRM3r, (outs RST:$op), (ins),
 371                   "fcmovnu\t{$op, %st(0)|st(0), $op}">;
 372 } // Predicates = [HasCMov]
 373
 374 // Floating point loads & stores.
 375 let canFoldAsLoad = 1 in {
 376 def LD_Fp32m   : FpIf32<(outs RFP32:$dst), (ins f32mem:$src), ZeroArgFP,
 377                   [(set RFP32:$dst, (loadf32 addr:$src))]>;
 378 let isReMaterializable = 1 in
 379   def LD_Fp64m : FpIf64<(outs RFP64:$dst), (ins f64mem:$src), ZeroArgFP,
 380                   [(set RFP64:$dst, (loadf64 addr:$src))]>;
 381 def LD_Fp80m   : FpI_<(outs RFP80:$dst), (ins f80mem:$src), ZeroArgFP,
 382                   [(set RFP80:$dst, (loadf80 addr:$src))]>;
 383 }
 384 def LD_Fp32m64 : FpIf64<(outs RFP64:$dst), (ins f32mem:$src), ZeroArgFP,
 385                   [(set RFP64:$dst, (f64 (extloadf32 addr:$src)))]>;
 386 def LD_Fp64m80 : FpI_<(outs RFP80:$dst), (ins f64mem:$src), ZeroArgFP,
 387                   [(set RFP80:$dst, (f80 (extloadf64 addr:$src)))]>;
 388 def LD_Fp32m80 : FpI_<(outs RFP80:$dst), (ins f32mem:$src), ZeroArgFP,
 389                   [(set RFP80:$dst, (f80 (extloadf32 addr:$src)))]>;
 390 def ILD_Fp16m32: FpIf32<(outs RFP32:$dst), (ins i16mem:$src), ZeroArgFP,
 391                   [(set RFP32:$dst, (X86fild addr:$src, i16))]>;
 392 def ILD_Fp32m32: FpIf32<(outs RFP32:$dst), (ins i32mem:$src), ZeroArgFP,
 393                   [(set RFP32:$dst, (X86fild addr:$src, i32))]>;
 394 def ILD_Fp64m32: FpIf32<(outs RFP32:$dst), (ins i64mem:$src), ZeroArgFP,
 395                   [(set RFP32:$dst, (X86fild addr:$src, i64))]>;
 396 def ILD_Fp16m64: FpIf64<(outs RFP64:$dst), (ins i16mem:$src), ZeroArgFP,
 397                   [(set RFP64:$dst, (X86fild addr:$src, i16))]>;
 398 def ILD_Fp32m64: FpIf64<(outs RFP64:$dst), (ins i32mem:$src), ZeroArgFP,
 399                   [(set RFP64:$dst, (X86fild addr:$src, i32))]>;
 400 def ILD_Fp64m64: FpIf64<(outs RFP64:$dst), (ins i64mem:$src), ZeroArgFP,
 401                   [(set RFP64:$dst, (X86fild addr:$src, i64))]>;
 402 def ILD_Fp16m80: FpI_<(outs RFP80:$dst), (ins i16mem:$src), ZeroArgFP,
 403                   [(set RFP80:$dst, (X86fild addr:$src, i16))]>;
 404 def ILD_Fp32m80: FpI_<(outs RFP80:$dst), (ins i32mem:$src), ZeroArgFP,
 405                   [(set RFP80:$dst, (X86fild addr:$src, i32))]>;
 406 def ILD_Fp64m80: FpI_<(outs RFP80:$dst), (ins i64mem:$src), ZeroArgFP,
 407                   [(set RFP80:$dst, (X86fild addr:$src, i64))]>;
 408
 409 def ST_Fp32m   : FpIf32<(outs), (ins f32mem:$op, RFP32:$src), OneArgFP,
 410                   [(store RFP32:$src, addr:$op)]>;
 411 def ST_Fp64m32 : FpIf64<(outs), (ins f32mem:$op, RFP64:$src), OneArgFP,
 412                   [(truncstoref32 RFP64:$src, addr:$op)]>;
 413 def ST_Fp64m   : FpIf64<(outs), (ins f64mem:$op, RFP64:$src), OneArgFP,
 414                   [(store RFP64:$src, addr:$op)]>;
 415 def ST_Fp80m32 : FpI_<(outs), (ins f32mem:$op, RFP80:$src), OneArgFP,
 416                   [(truncstoref32 RFP80:$src, addr:$op)]>;
 417 def ST_Fp80m64 : FpI_<(outs), (ins f64mem:$op, RFP80:$src), OneArgFP,
 418                   [(truncstoref64 RFP80:$src, addr:$op)]>;
 419 // FST does not support 80-bit memory target; FSTP must be used.
 420
 421 let mayStore = 1, neverHasSideEffects = 1 in {
 422 def ST_FpP32m    : FpIf32<(outs), (ins f32mem:$op, RFP32:$src), OneArgFP, []>;
 423 def ST_FpP64m32  : FpIf64<(outs), (ins f32mem:$op, RFP64:$src), OneArgFP, []>;
 424 def ST_FpP64m    : FpIf64<(outs), (ins f64mem:$op, RFP64:$src), OneArgFP, []>;
 425 def ST_FpP80m32  : FpI_<(outs), (ins f32mem:$op, RFP80:$src), OneArgFP, []>;
 426 def ST_FpP80m64  : FpI_<(outs), (ins f64mem:$op, RFP80:$src), OneArgFP, []>;
 427 }
 428 def ST_FpP80m    : FpI_<(outs), (ins f80mem:$op, RFP80:$src), OneArgFP,
 429                     [(store RFP80:$src, addr:$op)]>;
 430 let mayStore = 1, neverHasSideEffects = 1 in {
 431 def IST_Fp16m32  : FpIf32<(outs), (ins i16mem:$op, RFP32:$src), OneArgFP, []>;
 432 def IST_Fp32m32  : FpIf32<(outs), (ins i32mem:$op, RFP32:$src), OneArgFP, []>;
 433 def IST_Fp64m32  : FpIf32<(outs), (ins i64mem:$op, RFP32:$src), OneArgFP, []>;
 434 def IST_Fp16m64  : FpIf64<(outs), (ins i16mem:$op, RFP64:$src), OneArgFP, []>;
 435 def IST_Fp32m64  : FpIf64<(outs), (ins i32mem:$op, RFP64:$src), OneArgFP, []>;
 436 def IST_Fp64m64  : FpIf64<(outs), (ins i64mem:$op, RFP64:$src), OneArgFP, []>;
 437 def IST_Fp16m80  : FpI_<(outs), (ins i16mem:$op, RFP80:$src), OneArgFP, []>;
 438 def IST_Fp32m80  : FpI_<(outs), (ins i32mem:$op, RFP80:$src), OneArgFP, []>;
 439 def IST_Fp64m80  : FpI_<(outs), (ins i64mem:$op, RFP80:$src), OneArgFP, []>;
 440 }
 441
 442 let mayLoad = 1, SchedRW = [WriteLoad] in {
 443 def LD_F32m   : FPI<0xD9, MRM0m, (outs), (ins f32mem:$src), "fld{s}\t$src",
 444                     IIC_FLD>;
 445 def LD_F64m   : FPI<0xDD, MRM0m, (outs), (ins f64mem:$src), "fld{l}\t$src",
 446                     IIC_FLD>;
 447 def LD_F80m   : FPI<0xDB, MRM5m, (outs), (ins f80mem:$src), "fld{t}\t$src",
 448                     IIC_FLD80>;
 449 def ILD_F16m  : FPI<0xDF, MRM0m, (outs), (ins i16mem:$src), "fild{s}\t$src",
 450                     IIC_FILD>;
 451 def ILD_F32m  : FPI<0xDB, MRM0m, (outs), (ins i32mem:$src), "fild{l}\t$src",
 452                     IIC_FILD>;
 453 def ILD_F64m  : FPI<0xDF, MRM5m, (outs), (ins i64mem:$src), "fild{ll}\t$src",
 454                     IIC_FILD>;
 455 }
 456 let mayStore = 1, SchedRW = [WriteStore] in {
 457 def ST_F32m   : FPI<0xD9, MRM2m, (outs), (ins f32mem:$dst), "fst{s}\t$dst",
 458                     IIC_FST>;
 459 def ST_F64m   : FPI<0xDD, MRM2m, (outs), (ins f64mem:$dst), "fst{l}\t$dst",
 460                     IIC_FST>;
 461 def ST_FP32m  : FPI<0xD9, MRM3m, (outs), (ins f32mem:$dst), "fstp{s}\t$dst",
 462                     IIC_FST>;
 463 def ST_FP64m  : FPI<0xDD, MRM3m, (outs), (ins f64mem:$dst), "fstp{l}\t$dst",
 464                     IIC_FST>;
 465 def ST_FP80m  : FPI<0xDB, MRM7m, (outs), (ins f80mem:$dst), "fstp{t}\t$dst",
 466                     IIC_FST80>;
 467 def IST_F16m  : FPI<0xDF, MRM2m, (outs), (ins i16mem:$dst), "fist{s}\t$dst",
 468                     IIC_FIST>;
 469 def IST_F32m  : FPI<0xDB, MRM2m, (outs), (ins i32mem:$dst), "fist{l}\t$dst",
 470                     IIC_FIST>;
 471 def IST_FP16m : FPI<0xDF, MRM3m, (outs), (ins i16mem:$dst), "fistp{s}\t$dst",
 472                     IIC_FIST>;
 473 def IST_FP32m : FPI<0xDB, MRM3m, (outs), (ins i32mem:$dst), "fistp{l}\t$dst",
 474                     IIC_FIST>;
 475 def IST_FP64m : FPI<0xDF, MRM7m, (outs), (ins i64mem:$dst), "fistp{ll}\t$dst",
 476                     IIC_FIST>;
 477 }
 478
 479 // FISTTP requires SSE3 even though it's a FPStack op.
 480 let Predicates = [HasSSE3] in {
 481 def ISTT_Fp16m32 : FpI_<(outs), (ins i16mem:$op, RFP32:$src), OneArgFP,
 482                     [(X86fp_to_i16mem RFP32:$src, addr:$op)]>;
 483 def ISTT_Fp32m32 : FpI_<(outs), (ins i32mem:$op, RFP32:$src), OneArgFP,
 484                     [(X86fp_to_i32mem RFP32:$src, addr:$op)]>;
 485 def ISTT_Fp64m32 : FpI_<(outs), (ins i64mem:$op, RFP32:$src), OneArgFP,
 486                     [(X86fp_to_i64mem RFP32:$src, addr:$op)]>;
 487 def ISTT_Fp16m64 : FpI_<(outs), (ins i16mem:$op, RFP64:$src), OneArgFP,
 488                     [(X86fp_to_i16mem RFP64:$src, addr:$op)]>;
 489 def ISTT_Fp32m64 : FpI_<(outs), (ins i32mem:$op, RFP64:$src), OneArgFP,
 490                     [(X86fp_to_i32mem RFP64:$src, addr:$op)]>;
 491 def ISTT_Fp64m64 : FpI_<(outs), (ins i64mem:$op, RFP64:$src), OneArgFP,
 492                     [(X86fp_to_i64mem RFP64:$src, addr:$op)]>;
 493 def ISTT_Fp16m80 : FpI_<(outs), (ins i16mem:$op, RFP80:$src), OneArgFP,
 494                     [(X86fp_to_i16mem RFP80:$src, addr:$op)]>;
 495 def ISTT_Fp32m80 : FpI_<(outs), (ins i32mem:$op, RFP80:$src), OneArgFP,
 496                     [(X86fp_to_i32mem RFP80:$src, addr:$op)]>;
 497 def ISTT_Fp64m80 : FpI_<(outs), (ins i64mem:$op, RFP80:$src), OneArgFP,
 498                     [(X86fp_to_i64mem RFP80:$src, addr:$op)]>;
 499 } // Predicates = [HasSSE3]
 500
 501 let mayStore = 1, SchedRW = [WriteStore] in {
 502 def ISTT_FP16m : FPI<0xDF, MRM1m, (outs), (ins i16mem:$dst), "fisttp{s}\t$dst",
 503   IIC_FST>;
 504 def ISTT_FP32m : FPI<0xDB, MRM1m, (outs), (ins i32mem:$dst), "fisttp{l}\t$dst",
 505   IIC_FST>;
 506 def ISTT_FP64m : FPI<0xDD, MRM1m, (outs), (ins i64mem:$dst),
 507   "fisttp{ll}\t$dst", IIC_FST>;
 508 }
 509
 510 // FP Stack manipulation instructions.
 511 let SchedRW = [WriteMove] in {
 512 def LD_Frr   : FPI<0xD9, MRM0r, (outs), (ins RST:$op), "fld\t$op", IIC_FLD>;
 513 def ST_Frr   : FPI<0xDD, MRM2r, (outs), (ins RST:$op), "fst\t$op", IIC_FST>;
 514 def ST_FPrr  : FPI<0xDD, MRM3r, (outs), (ins RST:$op), "fstp\t$op", IIC_FST>;
 515 def XCH_F    : FPI<0xD9, MRM1r, (outs), (ins RST:$op), "fxch\t$op", IIC_FXCH>;
 516 }
 517
 518 // Floating point constant loads.
 519 let isReMaterializable = 1 in {
 520 def LD_Fp032 : FpIf32<(outs RFP32:$dst), (ins), ZeroArgFP,
 521                 [(set RFP32:$dst, fpimm0)]>;
 522 def LD_Fp132 : FpIf32<(outs RFP32:$dst), (ins), ZeroArgFP,
 523                 [(set RFP32:$dst, fpimm1)]>;
 524 def LD_Fp064 : FpIf64<(outs RFP64:$dst), (ins), ZeroArgFP,
 525                 [(set RFP64:$dst, fpimm0)]>;
 526 def LD_Fp164 : FpIf64<(outs RFP64:$dst), (ins), ZeroArgFP,
 527                 [(set RFP64:$dst, fpimm1)]>;
 528 def LD_Fp080 : FpI_<(outs RFP80:$dst), (ins), ZeroArgFP,
 529                 [(set RFP80:$dst, fpimm0)]>;
 530 def LD_Fp180 : FpI_<(outs RFP80:$dst), (ins), ZeroArgFP,
 531                 [(set RFP80:$dst, fpimm1)]>;
 532 }
 533
 534 let SchedRW = [WriteZero] in {
 535 def LD_F0 : FPI<0xD9, MRM_EE, (outs), (ins), "fldz", IIC_FLDZ>;
 536 def LD_F1 : FPI<0xD9, MRM_E8, (outs), (ins), "fld1", IIC_FIST>;
 537 }
 538
 539 // Floating point compares.
 540 let SchedRW = [WriteFAdd] in {
 541 def UCOM_Fpr32 : FpIf32<(outs), (ins RFP32:$lhs, RFP32:$rhs), CompareFP,
 542                         [(set FPSW, (trunc (X86cmp RFP32:$lhs, RFP32:$rhs)))]>;
 543 def UCOM_Fpr64 : FpIf64<(outs), (ins RFP64:$lhs, RFP64:$rhs), CompareFP,
 544                         [(set FPSW, (trunc (X86cmp RFP64:$lhs, RFP64:$rhs)))]>;
 545 def UCOM_Fpr80 : FpI_  <(outs), (ins RFP80:$lhs, RFP80:$rhs), CompareFP,
 546                         [(set FPSW, (trunc (X86cmp RFP80:$lhs, RFP80:$rhs)))]>;
 547 } // SchedRW
 548 } // Defs = [FPSW]
 549
 550 let SchedRW = [WriteFAdd] in {
 551 // CC = ST(0) cmp ST(i)
 552 let Defs = [EFLAGS, FPSW] in {
 553 def UCOM_FpIr32: FpIf32<(outs), (ins RFP32:$lhs, RFP32:$rhs), CompareFP,
 554                   [(set EFLAGS, (X86cmp RFP32:$lhs, RFP32:$rhs))]>;
 555 def UCOM_FpIr64: FpIf64<(outs), (ins RFP64:$lhs, RFP64:$rhs), CompareFP,
 556                   [(set EFLAGS, (X86cmp RFP64:$lhs, RFP64:$rhs))]>;
 557 def UCOM_FpIr80: FpI_<(outs), (ins RFP80:$lhs, RFP80:$rhs), CompareFP,
 558                   [(set EFLAGS, (X86cmp RFP80:$lhs, RFP80:$rhs))]>;
 559 }
 560
 561 let Defs = [FPSW], Uses = [ST0] in {
 562 def UCOM_Fr    : FPI<0xDD, MRM4r,    // FPSW = cmp ST(0) with ST(i)
 563                     (outs), (ins RST:$reg), "fucom\t$reg", IIC_FUCOM>;
 564 def UCOM_FPr   : FPI<0xDD, MRM5r,    // FPSW = cmp ST(0) with ST(i), pop
 565                     (outs), (ins RST:$reg), "fucomp\t$reg", IIC_FUCOM>;
 566 def UCOM_FPPr  : FPI<0xDA, MRM_E9,       // cmp ST(0) with ST(1), pop, pop
 567                     (outs), (ins), "fucompp", IIC_FUCOM>;
 568 }
 569
 570 let Defs = [EFLAGS, FPSW], Uses = [ST0] in {
 571 def UCOM_FIr   : FPI<0xDB, MRM5r,     // CC = cmp ST(0) with ST(i)
 572                     (outs), (ins RST:$reg), "fucomi\t$reg", IIC_FUCOMI>;
 573 def UCOM_FIPr  : FPI<0xDF, MRM5r,     // CC = cmp ST(0) with ST(i), pop
 574                     (outs), (ins RST:$reg), "fucompi\t$reg", IIC_FUCOMI>;
 575 }
 576
 577 let Defs = [EFLAGS, FPSW] in {
 578 def COM_FIr : FPI<0xDB, MRM6r, (outs), (ins RST:$reg),
 579                   "fcomi\t$reg", IIC_FCOMI>;
 580 def COM_FIPr : FPI<0xDF, MRM6r, (outs), (ins RST:$reg),
 581                    "fcompi\t$reg", IIC_FCOMI>;
 582 }
 583 } // SchedRW
 584
 585 // Floating point flag ops.
 586 let SchedRW = [WriteALU] in {
 587 let Defs = [AX], Uses = [FPSW] in
 588 def FNSTSW16r : I<0xDF, MRM_E0,                  // AX = fp flags
 589                   (outs), (ins), "fnstsw\t{%ax|ax}",
 590                   [(set AX, (X86fp_stsw FPSW))], IIC_FNSTSW>;
 591
 592 def FNSTCW16m : I<0xD9, MRM7m,                   // [mem16] = X87 control world
 593                   (outs), (ins i16mem:$dst), "fnstcw\t$dst",
 594                   [(X86fp_cwd_get16 addr:$dst)], IIC_FNSTCW>;
 595 } // SchedRW
 596 let mayLoad = 1 in
 597 def FLDCW16m  : I<0xD9, MRM5m,                   // X87 control world = [mem16]
 598                   (outs), (ins i16mem:$dst), "fldcw\t$dst", [], IIC_FLDCW>,
 599                 Sched<[WriteLoad]>;
 600
 601 // FPU control instructions
 602 let SchedRW = [WriteMicrocoded] in {
 603 let Defs = [FPSW] in
 604 def FNINIT : I<0xDB, MRM_E3, (outs), (ins), "fninit", [], IIC_FNINIT>;
 605 def FFREE : FPI<0xDD, MRM0r, (outs), (ins RST:$reg),
 606                 "ffree\t$reg", IIC_FFREE>;
 607 // Clear exceptions
 608
 609 let Defs = [FPSW] in
 610 def FNCLEX : I<0xDB, MRM_E2, (outs), (ins), "fnclex", [], IIC_FNCLEX>;
 611 } // SchedRW
 612
 613 // Operandless floating-point instructions for the disassembler.
 614 let SchedRW = [WriteMicrocoded] in {
 615 def WAIT : I<0x9B, RawFrm, (outs), (ins), "wait", [], IIC_WAIT>;
 616
 617 def FNOP : I<0xD9, MRM_D0, (outs), (ins), "fnop", [], IIC_FNOP>;
 618 def FXAM : I<0xD9, MRM_E5, (outs), (ins), "fxam", [], IIC_FXAM>;
 619 def FLDL2T : I<0xD9, MRM_E9, (outs), (ins), "fldl2t", [], IIC_FLDL>;
 620 def FLDL2E : I<0xD9, MRM_EA, (outs), (ins), "fldl2e", [], IIC_FLDL>;
 621 def FLDPI : I<0xD9, MRM_EB, (outs), (ins), "fldpi", [], IIC_FLDL>;
 622 def FLDLG2 : I<0xD9, MRM_EC, (outs), (ins), "fldlg2", [], IIC_FLDL>;
 623 def FLDLN2 : I<0xD9, MRM_ED, (outs), (ins), "fldln2", [], IIC_FLDL>;
 624 def F2XM1 : I<0xD9, MRM_F0, (outs), (ins), "f2xm1", [], IIC_F2XM1>;
 625 def FYL2X : I<0xD9, MRM_F1, (outs), (ins), "fyl2x", [], IIC_FYL2X>;
 626 def FPTAN : I<0xD9, MRM_F2, (outs), (ins), "fptan", [], IIC_FPTAN>;
 627 def FPATAN : I<0xD9, MRM_F3, (outs), (ins), "fpatan", [], IIC_FPATAN>;
 628 def FXTRACT : I<0xD9, MRM_F4, (outs), (ins), "fxtract", [], IIC_FXTRACT>;
 629 def FPREM1 : I<0xD9, MRM_F5, (outs), (ins), "fprem1", [], IIC_FPREM1>;
 630 def FDECSTP : I<0xD9, MRM_F6, (outs), (ins), "fdecstp", [], IIC_FPSTP>;
 631 def FINCSTP : I<0xD9, MRM_F7, (outs), (ins), "fincstp", [], IIC_FPSTP>;
 632 def FPREM : I<0xD9, MRM_F8, (outs), (ins), "fprem", [], IIC_FPREM>;
 633 def FYL2XP1 : I<0xD9, MRM_F9, (outs), (ins), "fyl2xp1", [], IIC_FYL2XP1>;
 634 def FSINCOS : I<0xD9, MRM_FB, (outs), (ins), "fsincos", [], IIC_FSINCOS>;
 635 def FRNDINT : I<0xD9, MRM_FC, (outs), (ins), "frndint", [], IIC_FRNDINT>;
 636 def FSCALE : I<0xD9, MRM_FD, (outs), (ins), "fscale", [], IIC_FSCALE>;
 637 def FCOMPP : I<0xDE, MRM_D9, (outs), (ins), "fcompp", [], IIC_FCOMPP>;
 638
 639 def FXSAVE : I<0xAE, MRM0m, (outs opaque512mem:$dst), (ins),
 640                "fxsave\t$dst", [], IIC_FXSAVE>, TB;
 641 def FXSAVE64 : RI<0xAE, MRM0m, (outs opaque512mem:$dst), (ins),
 642                   "fxsave{q|64}\t$dst", [], IIC_FXSAVE>, TB,
 643                   Requires<[In64BitMode]>;
 644 def FXRSTOR : I<0xAE, MRM1m, (outs), (ins opaque512mem:$src),
 645                 "fxrstor\t$src", [], IIC_FXRSTOR>, TB;
 646 def FXRSTOR64 : RI<0xAE, MRM1m, (outs), (ins opaque512mem:$src),
 647                   "fxrstor{q|64}\t$src", [], IIC_FXRSTOR>, TB,
 648                   Requires<[In64BitMode]>;
 649 } // SchedRW
 650
 651 //===----------------------------------------------------------------------===//
 652 // Non-Instruction Patterns
 653 //===----------------------------------------------------------------------===//
 654
 655 // Required for RET of f32 / f64 / f80 values.
 656 def : Pat<(X86fld addr:$src, f32), (LD_Fp32m addr:$src)>;
 657 def : Pat<(X86fld addr:$src, f64), (LD_Fp64m addr:$src)>;
 658 def : Pat<(X86fld addr:$src, f80), (LD_Fp80m addr:$src)>;
 659
 660 // Required for CALL which return f32 / f64 / f80 values.
 661 def : Pat<(X86fst RFP32:$src, addr:$op, f32), (ST_Fp32m addr:$op, RFP32:$src)>;
 662 def : Pat<(X86fst RFP64:$src, addr:$op, f32), (ST_Fp64m32 addr:$op,
 663                                                           RFP64:$src)>;
 664 def : Pat<(X86fst RFP64:$src, addr:$op, f64), (ST_Fp64m addr:$op, RFP64:$src)>;
 665 def : Pat<(X86fst RFP80:$src, addr:$op, f32), (ST_Fp80m32 addr:$op,
 666                                                           RFP80:$src)>;
 667 def : Pat<(X86fst RFP80:$src, addr:$op, f64), (ST_Fp80m64 addr:$op,
 668                                                           RFP80:$src)>;
 669 def : Pat<(X86fst RFP80:$src, addr:$op, f80), (ST_FpP80m addr:$op,
 670                                                          RFP80:$src)>;
 671
 672 // Floating point constant -0.0 and -1.0
 673 def : Pat<(f32 fpimmneg0), (CHS_Fp32 (LD_Fp032))>, Requires<[FPStackf32]>;
 674 def : Pat<(f32 fpimmneg1), (CHS_Fp32 (LD_Fp132))>, Requires<[FPStackf32]>;
 675 def : Pat<(f64 fpimmneg0), (CHS_Fp64 (LD_Fp064))>, Requires<[FPStackf64]>;
 676 def : Pat<(f64 fpimmneg1), (CHS_Fp64 (LD_Fp164))>, Requires<[FPStackf64]>;
 677 def : Pat<(f80 fpimmneg0), (CHS_Fp80 (LD_Fp080))>;
 678 def : Pat<(f80 fpimmneg1), (CHS_Fp80 (LD_Fp180))>;
 679
 680 // Used to conv. i64 to f64 since there isn't a SSE version.
 681 def : Pat<(X86fildflag addr:$src, i64), (ILD_Fp64m64 addr:$src)>;
 682
 683 // FP extensions map onto simple pseudo-value conversions if they are to/from
 684 // the FP stack.
 685 def : Pat<(f64 (fextend RFP32:$src)), (COPY_TO_REGCLASS RFP32:$src, RFP64)>,
 686           Requires<[FPStackf32]>;
 687 def : Pat<(f80 (fextend RFP32:$src)), (COPY_TO_REGCLASS RFP32:$src, RFP80)>,
 688            Requires<[FPStackf32]>;
 689 def : Pat<(f80 (fextend RFP64:$src)), (COPY_TO_REGCLASS RFP64:$src, RFP80)>,
 690            Requires<[FPStackf64]>;
 691
 692 // FP truncations map onto simple pseudo-value conversions if they are to/from
 693 // the FP stack.  We have validated that only value-preserving truncations make
 694 // it through isel.
 695 def : Pat<(f32 (fround RFP64:$src)), (COPY_TO_REGCLASS RFP64:$src, RFP32)>,
 696           Requires<[FPStackf32]>;
 697 def : Pat<(f32 (fround RFP80:$src)), (COPY_TO_REGCLASS RFP80:$src, RFP32)>,
 698            Requires<[FPStackf32]>;
 699 def : Pat<(f64 (fround RFP80:$src)), (COPY_TO_REGCLASS RFP80:$src, RFP64)>,
 700            Requires<[FPStackf64]>;