lib/Target/X86/X86InstrControl.td

   1 //===-- X86InstrControl.td - Control Flow Instructions -----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 jump, return, call, and related instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 //  Control Flow Instructions.
  16 //
  17
  18 // Return instructions.
  19 //
  20 // The X86retflag return instructions are variadic because we may add ST0 and
  21 // ST1 arguments when returning values on the x87 stack.
  22 let isTerminator = 1, isReturn = 1, isBarrier = 1,
  23     hasCtrlDep = 1, FPForm = SpecialFP, SchedRW = [WriteJumpLd] in {
  24   def RET    : I   <0xC3, RawFrm, (outs), (ins variable_ops),
  25                     "ret",
  26                     [(X86retflag 0)], IIC_RET>, OpSize16;
  27   def RETW   : I   <0xC3, RawFrm, (outs), (ins),
  28                     "ret{w}",
  29                     [], IIC_RET>, OpSize;
  30   def RETI   : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt, variable_ops),
  31                     "ret\t$amt",
  32                     [(X86retflag timm:$amt)], IIC_RET_IMM>, OpSize16;
  33   def RETIW  : Ii16<0xC2, RawFrm, (outs), (ins i16imm:$amt),
  34                     "ret{w}\t$amt",
  35                     [], IIC_RET_IMM>, OpSize;
  36   def LRETL  : I   <0xCB, RawFrm, (outs), (ins),
  37                     "{l}ret{l|f}", [], IIC_RET>, OpSize16;
  38   def LRETW  : I   <0xCB, RawFrm, (outs), (ins),
  39                     "{l}ret{w|f}", [], IIC_RET>, OpSize;
  40   def LRETQ  : RI  <0xCB, RawFrm, (outs), (ins),
  41                     "{l}ret{q|f}", [], IIC_RET>;
  42   def LRETI  : Ii16<0xCA, RawFrm, (outs), (ins i16imm:$amt),
  43                     "{l}ret{l|f}\t$amt", [], IIC_RET>, OpSize16;
  44   def LRETIW : Ii16<0xCA, RawFrm, (outs), (ins i16imm:$amt),
  45                     "{l}ret{w|f}\t$amt", [], IIC_RET>, OpSize;
  46 }
  47
  48 // Unconditional branches.
  49 let isBarrier = 1, isBranch = 1, isTerminator = 1, SchedRW = [WriteJump] in {
  50   def JMP_4 : Ii32PCRel<0xE9, RawFrm, (outs), (ins brtarget:$dst),
  51                         "jmp\t$dst", [(br bb:$dst)], IIC_JMP_REL>, OpSize16;
  52   let hasSideEffects = 0 in
  53   def JMP_1 : Ii8PCRel<0xEB, RawFrm, (outs), (ins brtarget8:$dst),
  54                        "jmp\t$dst", [], IIC_JMP_REL>;
  55 }
  56
  57 // Conditional Branches.
  58 let isBranch = 1, isTerminator = 1, Uses = [EFLAGS], SchedRW = [WriteJump] in {
  59   multiclass ICBr<bits<8> opc1, bits<8> opc4, string asm, PatFrag Cond> {
  60     let hasSideEffects = 0 in
  61     def _1 : Ii8PCRel <opc1, RawFrm, (outs), (ins brtarget8:$dst), asm, [],
  62                        IIC_Jcc>;
  63     def _4 : Ii32PCRel<opc4, RawFrm, (outs), (ins brtarget:$dst), asm,
  64                        [(X86brcond bb:$dst, Cond, EFLAGS)], IIC_Jcc>, TB,
  65              OpSize16;
  66   }
  67 }
  68
  69 defm JO  : ICBr<0x70, 0x80, "jo\t$dst" , X86_COND_O>;
  70 defm JNO : ICBr<0x71, 0x81, "jno\t$dst" , X86_COND_NO>;
  71 defm JB  : ICBr<0x72, 0x82, "jb\t$dst" , X86_COND_B>;
  72 defm JAE : ICBr<0x73, 0x83, "jae\t$dst", X86_COND_AE>;
  73 defm JE  : ICBr<0x74, 0x84, "je\t$dst" , X86_COND_E>;
  74 defm JNE : ICBr<0x75, 0x85, "jne\t$dst", X86_COND_NE>;
  75 defm JBE : ICBr<0x76, 0x86, "jbe\t$dst", X86_COND_BE>;
  76 defm JA  : ICBr<0x77, 0x87, "ja\t$dst" , X86_COND_A>;
  77 defm JS  : ICBr<0x78, 0x88, "js\t$dst" , X86_COND_S>;
  78 defm JNS : ICBr<0x79, 0x89, "jns\t$dst", X86_COND_NS>;
  79 defm JP  : ICBr<0x7A, 0x8A, "jp\t$dst" , X86_COND_P>;
  80 defm JNP : ICBr<0x7B, 0x8B, "jnp\t$dst", X86_COND_NP>;
  81 defm JL  : ICBr<0x7C, 0x8C, "jl\t$dst" , X86_COND_L>;
  82 defm JGE : ICBr<0x7D, 0x8D, "jge\t$dst", X86_COND_GE>;
  83 defm JLE : ICBr<0x7E, 0x8E, "jle\t$dst", X86_COND_LE>;
  84 defm JG  : ICBr<0x7F, 0x8F, "jg\t$dst" , X86_COND_G>;
  85
  86 // jcx/jecx/jrcx instructions.
  87 let isBranch = 1, isTerminator = 1, hasSideEffects = 0, SchedRW = [WriteJump] in {
  88   // These are the 32-bit versions of this instruction for the asmparser.  In
  89   // 32-bit mode, the address size prefix is jcxz and the unprefixed version is
  90   // jecxz.
  91   let Uses = [CX] in
  92     def JCXZ : Ii8PCRel<0xE3, RawFrm, (outs), (ins brtarget8:$dst),
  93                         "jcxz\t$dst", [], IIC_JCXZ>, AdSize, Requires<[Not64BitMode]>;
  94   let Uses = [ECX] in
  95     def JECXZ_32 : Ii8PCRel<0xE3, RawFrm, (outs), (ins brtarget8:$dst),
  96                            "jecxz\t$dst", [], IIC_JCXZ>, Requires<[Not64BitMode]>;
  97
  98   // J*CXZ instruction: 64-bit versions of this instruction for the asmparser.
  99   // In 64-bit mode, the address size prefix is jecxz and the unprefixed version
 100   // is jrcxz.
 101   let Uses = [ECX] in
 102     def JECXZ_64 : Ii8PCRel<0xE3, RawFrm, (outs), (ins brtarget8:$dst),
 103                             "jecxz\t$dst", [], IIC_JCXZ>, AdSize, Requires<[In64BitMode]>;
 104   let Uses = [RCX] in
 105     def JRCXZ : Ii8PCRel<0xE3, RawFrm, (outs), (ins brtarget8:$dst),
 106                            "jrcxz\t$dst", [], IIC_JCXZ>, Requires<[In64BitMode]>;
 107 }
 108
 109 // Indirect branches
 110 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 111   def JMP32r     : I<0xFF, MRM4r, (outs), (ins GR32:$dst), "jmp{l}\t{*}$dst",
 112                      [(brind GR32:$dst)], IIC_JMP_REG>, Requires<[Not64BitMode]>,
 113                    OpSize16, Sched<[WriteJump]>;
 114   def JMP32m     : I<0xFF, MRM4m, (outs), (ins i32mem:$dst), "jmp{l}\t{*}$dst",
 115                      [(brind (loadi32 addr:$dst))], IIC_JMP_MEM>,
 116                    Requires<[Not64BitMode]>, OpSize16, Sched<[WriteJumpLd]>;
 117
 118   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 119                      [(brind GR64:$dst)], IIC_JMP_REG>, Requires<[In64BitMode]>,
 120                    Sched<[WriteJump]>;
 121   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 122                      [(brind (loadi64 addr:$dst))], IIC_JMP_MEM>,
 123                    Requires<[In64BitMode]>, Sched<[WriteJumpLd]>;
 124
 125   def FARJMP16i  : Iseg16<0xEA, RawFrmImm16, (outs),
 126                           (ins i16imm:$off, i16imm:$seg),
 127                           "ljmp{w}\t{$seg, $off|$off, $seg}", [],
 128                           IIC_JMP_FAR_PTR>, OpSize, Sched<[WriteJump]>;
 129   def FARJMP32i  : Iseg32<0xEA, RawFrmImm16, (outs),
 130                           (ins i32imm:$off, i16imm:$seg),
 131                           "ljmp{l}\t{$seg, $off|$off, $seg}", [],
 132                           IIC_JMP_FAR_PTR>, OpSize16, Sched<[WriteJump]>;
 133   def FARJMP64   : RI<0xFF, MRM5m, (outs), (ins opaque80mem:$dst),
 134                       "ljmp{q}\t{*}$dst", [], IIC_JMP_FAR_MEM>,
 135                    Sched<[WriteJump]>;
 136
 137   def FARJMP16m  : I<0xFF, MRM5m, (outs), (ins opaque32mem:$dst),
 138                      "ljmp{w}\t{*}$dst", [], IIC_JMP_FAR_MEM>, OpSize,
 139                    Sched<[WriteJumpLd]>;
 140   def FARJMP32m  : I<0xFF, MRM5m, (outs), (ins opaque48mem:$dst),
 141                      "ljmp{l}\t{*}$dst", [], IIC_JMP_FAR_MEM>, OpSize16,
 142                    Sched<[WriteJumpLd]>;
 143 }
 144
 145
 146 // Loop instructions
 147 let SchedRW = [WriteJump] in {
 148 def LOOP   : Ii8PCRel<0xE2, RawFrm, (outs), (ins brtarget8:$dst), "loop\t$dst", [], IIC_LOOP>;
 149 def LOOPE  : Ii8PCRel<0xE1, RawFrm, (outs), (ins brtarget8:$dst), "loope\t$dst", [], IIC_LOOPE>;
 150 def LOOPNE : Ii8PCRel<0xE0, RawFrm, (outs), (ins brtarget8:$dst), "loopne\t$dst", [], IIC_LOOPNE>;
 151 }
 152
 153 //===----------------------------------------------------------------------===//
 154 //  Call Instructions...
 155 //
 156 let isCall = 1 in
 157   // All calls clobber the non-callee saved registers. ESP is marked as
 158   // a use to prevent stack-pointer assignments that appear immediately
 159   // before calls from potentially appearing dead. Uses for argument
 160   // registers are added manually.
 161   let Uses = [ESP] in {
 162     def CALLpcrel32 : Ii32PCRel<0xE8, RawFrm,
 163                            (outs), (ins i32imm_pcrel:$dst),
 164                            "call{l}\t$dst", [], IIC_CALL_RI>, OpSize16,
 165                       Requires<[Not64BitMode]>, Sched<[WriteJump]>;
 166     def CALL32r     : I<0xFF, MRM2r, (outs), (ins GR32:$dst),
 167                         "call{l}\t{*}$dst", [(X86call GR32:$dst)], IIC_CALL_RI>,
 168                       OpSize16, Requires<[Not64BitMode]>, Sched<[WriteJump]>;
 169     def CALL32m     : I<0xFF, MRM2m, (outs), (ins i32mem:$dst),
 170                         "call{l}\t{*}$dst", [(X86call (loadi32 addr:$dst))],
 171                         IIC_CALL_MEM>, OpSize16,
 172                       Requires<[Not64BitMode,FavorMemIndirectCall]>,
 173                       Sched<[WriteJumpLd]>;
 174
 175     def FARCALL16i  : Iseg16<0x9A, RawFrmImm16, (outs),
 176                              (ins i16imm:$off, i16imm:$seg),
 177                              "lcall{w}\t{$seg, $off|$off, $seg}", [],
 178                              IIC_CALL_FAR_PTR>, OpSize, Sched<[WriteJump]>;
 179     def FARCALL32i  : Iseg32<0x9A, RawFrmImm16, (outs),
 180                              (ins i32imm:$off, i16imm:$seg),
 181                              "lcall{l}\t{$seg, $off|$off, $seg}", [],
 182                              IIC_CALL_FAR_PTR>, OpSize16, Sched<[WriteJump]>;
 183
 184     def FARCALL16m  : I<0xFF, MRM3m, (outs), (ins opaque32mem:$dst),
 185                         "lcall{w}\t{*}$dst", [], IIC_CALL_FAR_MEM>, OpSize,
 186                       Sched<[WriteJumpLd]>;
 187     def FARCALL32m  : I<0xFF, MRM3m, (outs), (ins opaque48mem:$dst),
 188                         "lcall{l}\t{*}$dst", [], IIC_CALL_FAR_MEM>, OpSize16,
 189                       Sched<[WriteJumpLd]>;
 190
 191     // callw for 16 bit code for the assembler.
 192     let isAsmParserOnly = 1 in
 193       def CALLpcrel16 : Ii16PCRel<0xE8, RawFrm,
 194                        (outs), (ins i16imm_pcrel:$dst),
 195                        "callw\t$dst", []>, OpSize;
 196   }
 197
 198
 199 // Tail call stuff.
 200
 201 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1,
 202     isCodeGenOnly = 1, SchedRW = [WriteJumpLd] in
 203   let Uses = [ESP] in {
 204   def TCRETURNdi : PseudoI<(outs),
 205                      (ins i32imm_pcrel:$dst, i32imm:$offset), []>;
 206   def TCRETURNri : PseudoI<(outs),
 207                      (ins ptr_rc_tailcall:$dst, i32imm:$offset), []>;
 208   let mayLoad = 1 in
 209   def TCRETURNmi : PseudoI<(outs),
 210                      (ins i32mem_TC:$dst, i32imm:$offset), []>;
 211
 212   // FIXME: The should be pseudo instructions that are lowered when going to
 213   // mcinst.
 214   def TAILJMPd : Ii32PCRel<0xE9, RawFrm, (outs),
 215                            (ins i32imm_pcrel:$dst),
 216                            "jmp\t$dst  # TAILCALL",
 217                            [], IIC_JMP_REL>;
 218   def TAILJMPr : I<0xFF, MRM4r, (outs), (ins ptr_rc_tailcall:$dst),
 219                    "", [], IIC_JMP_REG>;  // FIXME: Remove encoding when JIT is dead.
 220   let mayLoad = 1 in
 221   def TAILJMPm : I<0xFF, MRM4m, (outs), (ins i32mem_TC:$dst),
 222                    "jmp{l}\t{*}$dst  # TAILCALL", [], IIC_JMP_MEM>;
 223 }
 224
 225
 226 //===----------------------------------------------------------------------===//
 227 //  Call Instructions...
 228 //
 229
 230 // RSP is marked as a use to prevent stack-pointer assignments that appear
 231 // immediately before calls from potentially appearing dead. Uses for argument
 232 // registers are added manually.
 233 let isCall = 1, Uses = [RSP], SchedRW = [WriteJump] in {
 234   // NOTE: this pattern doesn't match "X86call imm", because we do not know
 235   // that the offset between an arbitrary immediate and the call will fit in
 236   // the 32-bit pcrel field that we have.
 237   def CALL64pcrel32 : Ii32PCRel<0xE8, RawFrm,
 238                         (outs), (ins i64i32imm_pcrel:$dst),
 239                         "call{q}\t$dst", [], IIC_CALL_RI>,
 240                       Requires<[In64BitMode]>;
 241   def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst),
 242                         "call{q}\t{*}$dst", [(X86call GR64:$dst)],
 243                         IIC_CALL_RI>,
 244                       Requires<[In64BitMode]>;
 245   def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst),
 246                         "call{q}\t{*}$dst", [(X86call (loadi64 addr:$dst))],
 247                         IIC_CALL_MEM>,
 248                       Requires<[In64BitMode,FavorMemIndirectCall]>;
 249
 250   def FARCALL64   : RI<0xFF, MRM3m, (outs), (ins opaque80mem:$dst),
 251                        "lcall{q}\t{*}$dst", [], IIC_CALL_FAR_MEM>;
 252 }
 253
 254 let isCall = 1, isCodeGenOnly = 1 in
 255   // __chkstk(MSVC):     clobber R10, R11 and EFLAGS.
 256   // ___chkstk(Mingw64): clobber R10, R11, RAX and EFLAGS, and update RSP.
 257   let Defs = [RAX, R10, R11, RSP, EFLAGS],
 258       Uses = [RSP] in {
 259     def W64ALLOCA : Ii32PCRel<0xE8, RawFrm,
 260                       (outs), (ins i64i32imm_pcrel:$dst),
 261                       "call{q}\t$dst", [], IIC_CALL_RI>,
 262                     Requires<[IsWin64]>, Sched<[WriteJump]>;
 263   }
 264
 265 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1,
 266     isCodeGenOnly = 1, Uses = [RSP], usesCustomInserter = 1,
 267     SchedRW = [WriteJump] in {
 268   def TCRETURNdi64 : PseudoI<(outs),
 269                       (ins i64i32imm_pcrel:$dst, i32imm:$offset),
 270                       []>;
 271   def TCRETURNri64 : PseudoI<(outs),
 272                       (ins ptr_rc_tailcall:$dst, i32imm:$offset), []>;
 273   let mayLoad = 1 in
 274   def TCRETURNmi64 : PseudoI<(outs),
 275                        (ins i64mem_TC:$dst, i32imm:$offset), []>;
 276
 277   def TAILJMPd64 : Ii32PCRel<0xE9, RawFrm, (outs),
 278                                       (ins i64i32imm_pcrel:$dst),
 279                    "jmp\t$dst  # TAILCALL", [], IIC_JMP_REL>;
 280   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins ptr_rc_tailcall:$dst),
 281                      "jmp{q}\t{*}$dst  # TAILCALL", [], IIC_JMP_MEM>;
 282
 283   let mayLoad = 1 in
 284   def TAILJMPm64 : I<0xFF, MRM4m, (outs), (ins i64mem_TC:$dst),
 285                      "jmp{q}\t{*}$dst  # TAILCALL", [], IIC_JMP_MEM>;
 286 }