[X86] Simplify X87 stackifier pass.
[oota-llvm.git] / lib / Target / X86 / X86InstrCompiler.td
1 //===- X86InstrCompiler.td - Compiler Pseudos and Patterns -*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the various pseudo instructions used by the compiler,
11 // as well as Pat patterns used during instruction selection.
12 //
13 //===----------------------------------------------------------------------===//
14
15 //===----------------------------------------------------------------------===//
16 // Pattern Matching Support
17
18 def GetLo32XForm : SDNodeXForm<imm, [{
19   // Transformation function: get the low 32 bits.
20   return getI32Imm((unsigned)N->getZExtValue());
21 }]>;
22
23 def GetLo8XForm : SDNodeXForm<imm, [{
24   // Transformation function: get the low 8 bits.
25   return getI8Imm((uint8_t)N->getZExtValue());
26 }]>;
27
28
29 //===----------------------------------------------------------------------===//
30 // Random Pseudo Instructions.
31
32 // PIC base construction.  This expands to code that looks like this:
33 //     call  $next_inst
34 //     popl %destreg"
35 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
36   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
37                       "", []>;
38
39
40 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
41 // a stack adjustment and the codegen must know that they may modify the stack
42 // pointer before prolog-epilog rewriting occurs.
43 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
44 // sub / add which can clobber EFLAGS.
45 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
46 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
47                            "#ADJCALLSTACKDOWN",
48                            [(X86callseq_start timm:$amt)]>,
49                           Requires<[Not64BitMode]>;
50 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
51                            "#ADJCALLSTACKUP",
52                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
53                           Requires<[Not64BitMode]>;
54 }
55
56 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
57 // a stack adjustment and the codegen must know that they may modify the stack
58 // pointer before prolog-epilog rewriting occurs.
59 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
60 // sub / add which can clobber EFLAGS.
61 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
62 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
63                            "#ADJCALLSTACKDOWN",
64                            [(X86callseq_start timm:$amt)]>,
65                           Requires<[In64BitMode]>;
66 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
67                            "#ADJCALLSTACKUP",
68                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
69                           Requires<[In64BitMode]>;
70 }
71
72
73
74 // x86-64 va_start lowering magic.
75 let usesCustomInserter = 1, Defs = [EFLAGS] in {
76 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
77                               (outs),
78                               (ins GR8:$al,
79                                    i64imm:$regsavefi, i64imm:$offset,
80                                    variable_ops),
81                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
82                               [(X86vastart_save_xmm_regs GR8:$al,
83                                                          imm:$regsavefi,
84                                                          imm:$offset),
85                                (implicit EFLAGS)]>;
86
87 // The VAARG_64 pseudo-instruction takes the address of the va_list,
88 // and places the address of the next argument into a register.
89 let Defs = [EFLAGS] in
90 def VAARG_64 : I<0, Pseudo,
91                  (outs GR64:$dst),
92                  (ins i8mem:$ap, i32imm:$size, i8imm:$mode, i32imm:$align),
93                  "#VAARG_64 $dst, $ap, $size, $mode, $align",
94                  [(set GR64:$dst,
95                     (X86vaarg64 addr:$ap, imm:$size, imm:$mode, imm:$align)),
96                   (implicit EFLAGS)]>;
97
98 // Dynamic stack allocation yields a _chkstk or _alloca call for all Windows
99 // targets.  These calls are needed to probe the stack when allocating more than
100 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
101 // ensure that the guard pages used by the OS virtual memory manager are
102 // allocated in correct sequence.
103 // The main point of having separate instruction are extra unmodelled effects
104 // (compared to ordinary calls) like stack pointer change.
105
106 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
107   def WIN_ALLOCA : I<0, Pseudo, (outs), (ins),
108                      "# dynamic stack allocation",
109                      [(X86WinAlloca)]>;
110
111 // When using segmented stacks these are lowered into instructions which first
112 // check if the current stacklet has enough free memory. If it does, memory is
113 // allocated by bumping the stack pointer. Otherwise memory is allocated from
114 // the heap.
115
116 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
117 def SEG_ALLOCA_32 : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$size),
118                       "# variable sized alloca for segmented stacks",
119                       [(set GR32:$dst,
120                          (X86SegAlloca GR32:$size))]>,
121                     Requires<[Not64BitMode]>;
122
123 let Defs = [RAX, RSP, EFLAGS], Uses = [RSP] in
124 def SEG_ALLOCA_64 : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$size),
125                       "# variable sized alloca for segmented stacks",
126                       [(set GR64:$dst,
127                          (X86SegAlloca GR64:$size))]>,
128                     Requires<[In64BitMode]>;
129 }
130
131 // The MSVC runtime contains an _ftol2 routine for converting floating-point
132 // to integer values. It has a strange calling convention: the input is
133 // popped from the x87 stack, and the return value is given in EDX:EAX. ECX is
134 // used as a temporary register. No other registers (aside from flags) are
135 // touched.
136 // Microsoft toolchains do not support 80-bit precision, so a WIN_FTOL_80
137 // variant is unnecessary.
138
139 let Defs = [EAX, EDX, ECX, EFLAGS], FPForm = SpecialFP in {
140   def WIN_FTOL_32 : I<0, Pseudo, (outs), (ins RFP32:$src),
141                       "# win32 fptoui",
142                       [(X86WinFTOL RFP32:$src)]>,
143                     Requires<[Not64BitMode]>;
144
145   def WIN_FTOL_64 : I<0, Pseudo, (outs), (ins RFP64:$src),
146                       "# win32 fptoui",
147                       [(X86WinFTOL RFP64:$src)]>,
148                     Requires<[Not64BitMode]>;
149 }
150
151 //===----------------------------------------------------------------------===//
152 // EH Pseudo Instructions
153 //
154 let SchedRW = [WriteSystem] in {
155 let isTerminator = 1, isReturn = 1, isBarrier = 1,
156     hasCtrlDep = 1, isCodeGenOnly = 1 in {
157 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
158                     "ret\t#eh_return, addr: $addr",
159                     [(X86ehret GR32:$addr)], IIC_RET>, Sched<[WriteJumpLd]>;
160
161 }
162
163 let isTerminator = 1, isReturn = 1, isBarrier = 1,
164     hasCtrlDep = 1, isCodeGenOnly = 1 in {
165 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
166                      "ret\t#eh_return, addr: $addr",
167                      [(X86ehret GR64:$addr)], IIC_RET>, Sched<[WriteJumpLd]>;
168
169 }
170
171 let hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
172     usesCustomInserter = 1 in {
173   def EH_SjLj_SetJmp32  : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$buf),
174                             "#EH_SJLJ_SETJMP32",
175                             [(set GR32:$dst, (X86eh_sjlj_setjmp addr:$buf))]>,
176                           Requires<[Not64BitMode]>;
177   def EH_SjLj_SetJmp64  : I<0, Pseudo, (outs GR32:$dst), (ins i64mem:$buf),
178                             "#EH_SJLJ_SETJMP64",
179                             [(set GR32:$dst, (X86eh_sjlj_setjmp addr:$buf))]>,
180                           Requires<[In64BitMode]>;
181   let isTerminator = 1 in {
182   def EH_SjLj_LongJmp32 : I<0, Pseudo, (outs), (ins i32mem:$buf),
183                             "#EH_SJLJ_LONGJMP32",
184                             [(X86eh_sjlj_longjmp addr:$buf)]>,
185                           Requires<[Not64BitMode]>;
186   def EH_SjLj_LongJmp64 : I<0, Pseudo, (outs), (ins i64mem:$buf),
187                             "#EH_SJLJ_LONGJMP64",
188                             [(X86eh_sjlj_longjmp addr:$buf)]>,
189                           Requires<[In64BitMode]>;
190   }
191 }
192 } // SchedRW
193
194 let isBranch = 1, isTerminator = 1, isCodeGenOnly = 1 in {
195   def EH_SjLj_Setup : I<0, Pseudo, (outs), (ins brtarget:$dst),
196                         "#EH_SjLj_Setup\t$dst", []>;
197 }
198
199 //===----------------------------------------------------------------------===//
200 // Pseudo instructions used by unwind info.
201 //
202 let isPseudo = 1 in {
203   def SEH_PushReg : I<0, Pseudo, (outs), (ins i32imm:$reg),
204                             "#SEH_PushReg $reg", []>;
205   def SEH_SaveReg : I<0, Pseudo, (outs), (ins i32imm:$reg, i32imm:$dst),
206                             "#SEH_SaveReg $reg, $dst", []>;
207   def SEH_SaveXMM : I<0, Pseudo, (outs), (ins i32imm:$reg, i32imm:$dst),
208                             "#SEH_SaveXMM $reg, $dst", []>;
209   def SEH_StackAlloc : I<0, Pseudo, (outs), (ins i32imm:$size),
210                             "#SEH_StackAlloc $size", []>;
211   def SEH_SetFrame : I<0, Pseudo, (outs), (ins i32imm:$reg, i32imm:$offset),
212                             "#SEH_SetFrame $reg, $offset", []>;
213   def SEH_PushFrame : I<0, Pseudo, (outs), (ins i1imm:$mode),
214                             "#SEH_PushFrame $mode", []>;
215   def SEH_EndPrologue : I<0, Pseudo, (outs), (ins),
216                             "#SEH_EndPrologue", []>;
217 }
218
219 //===----------------------------------------------------------------------===//
220 // Pseudo instructions used by segmented stacks.
221 //
222
223 // This is lowered into a RET instruction by MCInstLower.  We need
224 // this so that we don't have to have a MachineBasicBlock which ends
225 // with a RET and also has successors.
226 let isPseudo = 1 in {
227 def MORESTACK_RET: I<0, Pseudo, (outs), (ins),
228                           "", []>;
229
230 // This instruction is lowered to a RET followed by a MOV.  The two
231 // instructions are not generated on a higher level since then the
232 // verifier sees a MachineBasicBlock ending with a non-terminator.
233 def MORESTACK_RET_RESTORE_R10 : I<0, Pseudo, (outs), (ins),
234                                   "", []>;
235 }
236
237 //===----------------------------------------------------------------------===//
238 // Alias Instructions
239 //===----------------------------------------------------------------------===//
240
241 // Alias instruction mapping movr0 to xor.
242 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
243 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
244     isPseudo = 1 in
245 def MOV32r0  : I<0, Pseudo, (outs GR32:$dst), (ins), "",
246                  [(set GR32:$dst, 0)], IIC_ALU_NONMEM>, Sched<[WriteZero]>;
247
248 // Other widths can also make use of the 32-bit xor, which may have a smaller
249 // encoding and avoid partial register updates.
250 def : Pat<(i8 0), (EXTRACT_SUBREG (MOV32r0), sub_8bit)>;
251 def : Pat<(i16 0), (EXTRACT_SUBREG (MOV32r0), sub_16bit)>;
252 def : Pat<(i64 0), (SUBREG_TO_REG (i64 0), (MOV32r0), sub_32bit)> {
253   let AddedComplexity = 20;
254 }
255
256 // Materialize i64 constant where top 32-bits are zero. This could theoretically
257 // use MOV32ri with a SUBREG_TO_REG to represent the zero-extension, however
258 // that would make it more difficult to rematerialize.
259 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1,
260     isCodeGenOnly = 1, neverHasSideEffects = 1 in
261 def MOV32ri64 : Ii32<0xb8, AddRegFrm, (outs GR32:$dst), (ins i64i32imm:$src),
262                      "", [], IIC_ALU_NONMEM>, Sched<[WriteALU]>;
263
264 // This 64-bit pseudo-move can be used for both a 64-bit constant that is
265 // actually the zero-extension of a 32-bit constant, and for labels in the
266 // x86-64 small code model.
267 def mov64imm32 : ComplexPattern<i64, 1, "SelectMOV64Imm32", [imm, X86Wrapper]>;
268
269 let AddedComplexity = 1 in
270 def : Pat<(i64 mov64imm32:$src),
271           (SUBREG_TO_REG (i64 0), (MOV32ri64 mov64imm32:$src), sub_32bit)>;
272
273 // Use sbb to materialize carry bit.
274 let Uses = [EFLAGS], Defs = [EFLAGS], isPseudo = 1, SchedRW = [WriteALU] in {
275 // FIXME: These are pseudo ops that should be replaced with Pat<> patterns.
276 // However, Pat<> can't replicate the destination reg into the inputs of the
277 // result.
278 def SETB_C8r : I<0, Pseudo, (outs GR8:$dst), (ins), "",
279                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
280 def SETB_C16r : I<0, Pseudo, (outs GR16:$dst), (ins), "",
281                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
282 def SETB_C32r : I<0, Pseudo, (outs GR32:$dst), (ins), "",
283                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
284 def SETB_C64r : I<0, Pseudo, (outs GR64:$dst), (ins), "",
285                  [(set GR64:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
286 } // isCodeGenOnly
287
288
289 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
290           (SETB_C16r)>;
291 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
292           (SETB_C32r)>;
293 def : Pat<(i64 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
294           (SETB_C64r)>;
295
296 def : Pat<(i16 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
297           (SETB_C16r)>;
298 def : Pat<(i32 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
299           (SETB_C32r)>;
300 def : Pat<(i64 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
301           (SETB_C64r)>;
302
303 // We canonicalize 'setb' to "(and (sbb reg,reg), 1)" on the hope that the and
304 // will be eliminated and that the sbb can be extended up to a wider type.  When
305 // this happens, it is great.  However, if we are left with an 8-bit sbb and an
306 // and, we might as well just match it as a setb.
307 def : Pat<(and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1),
308           (SETBr)>;
309
310 // (add OP, SETB) -> (adc OP, 0)
311 def : Pat<(add (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR8:$op),
312           (ADC8ri GR8:$op, 0)>;
313 def : Pat<(add (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR32:$op),
314           (ADC32ri8 GR32:$op, 0)>;
315 def : Pat<(add (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR64:$op),
316           (ADC64ri8 GR64:$op, 0)>;
317
318 // (sub OP, SETB) -> (sbb OP, 0)
319 def : Pat<(sub GR8:$op, (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
320           (SBB8ri GR8:$op, 0)>;
321 def : Pat<(sub GR32:$op, (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
322           (SBB32ri8 GR32:$op, 0)>;
323 def : Pat<(sub GR64:$op, (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
324           (SBB64ri8 GR64:$op, 0)>;
325
326 // (sub OP, SETCC_CARRY) -> (adc OP, 0)
327 def : Pat<(sub GR8:$op, (i8 (X86setcc_c X86_COND_B, EFLAGS))),
328           (ADC8ri GR8:$op, 0)>;
329 def : Pat<(sub GR32:$op, (i32 (X86setcc_c X86_COND_B, EFLAGS))),
330           (ADC32ri8 GR32:$op, 0)>;
331 def : Pat<(sub GR64:$op, (i64 (X86setcc_c X86_COND_B, EFLAGS))),
332           (ADC64ri8 GR64:$op, 0)>;
333
334 //===----------------------------------------------------------------------===//
335 // String Pseudo Instructions
336 //
337 let SchedRW = [WriteMicrocoded] in {
338 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI], isCodeGenOnly = 1 in {
339 def REP_MOVSB_32 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
340                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
341                    Requires<[Not64BitMode]>;
342 def REP_MOVSW_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
343                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize16,
344                    Requires<[Not64BitMode]>;
345 def REP_MOVSD_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
346                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP, OpSize32,
347                    Requires<[Not64BitMode]>;
348 }
349
350 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI], isCodeGenOnly = 1 in {
351 def REP_MOVSB_64 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
352                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
353                    Requires<[In64BitMode]>;
354 def REP_MOVSW_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
355                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize16,
356                    Requires<[In64BitMode]>;
357 def REP_MOVSD_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
358                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP, OpSize32,
359                    Requires<[In64BitMode]>;
360 def REP_MOVSQ_64 : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
361                     [(X86rep_movs i64)], IIC_REP_MOVS>, REP,
362                    Requires<[In64BitMode]>;
363 }
364
365 // FIXME: Should use "(X86rep_stos AL)" as the pattern.
366 let Defs = [ECX,EDI], isCodeGenOnly = 1 in {
367   let Uses = [AL,ECX,EDI] in
368   def REP_STOSB_32 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
369                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
370                      Requires<[Not64BitMode]>;
371   let Uses = [AX,ECX,EDI] in
372   def REP_STOSW_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
373                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize16,
374                      Requires<[Not64BitMode]>;
375   let Uses = [EAX,ECX,EDI] in
376   def REP_STOSD_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
377                       [(X86rep_stos i32)], IIC_REP_STOS>, REP, OpSize32,
378                      Requires<[Not64BitMode]>;
379 }
380
381 let Defs = [RCX,RDI], isCodeGenOnly = 1 in {
382   let Uses = [AL,RCX,RDI] in
383   def REP_STOSB_64 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
384                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
385                      Requires<[In64BitMode]>;
386   let Uses = [AX,RCX,RDI] in
387   def REP_STOSW_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
388                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize16,
389                      Requires<[In64BitMode]>;
390   let Uses = [RAX,RCX,RDI] in
391   def REP_STOSD_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
392                       [(X86rep_stos i32)], IIC_REP_STOS>, REP, OpSize32,
393                      Requires<[In64BitMode]>;
394
395   let Uses = [RAX,RCX,RDI] in
396   def REP_STOSQ_64 : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
397                       [(X86rep_stos i64)], IIC_REP_STOS>, REP,
398                      Requires<[In64BitMode]>;
399 }
400 } // SchedRW
401
402 //===----------------------------------------------------------------------===//
403 // Thread Local Storage Instructions
404 //
405
406 // ELF TLS Support
407 // All calls clobber the non-callee saved registers. ESP is marked as
408 // a use to prevent stack-pointer assignments that appear immediately
409 // before calls from potentially appearing dead.
410 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, FP7,
411             ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7,
412             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
413             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
414             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
415     Uses = [ESP] in {
416 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
417                   "# TLS_addr32",
418                   [(X86tlsaddr tls32addr:$sym)]>,
419                   Requires<[Not64BitMode]>;
420 def TLS_base_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
421                   "# TLS_base_addr32",
422                   [(X86tlsbaseaddr tls32baseaddr:$sym)]>,
423                   Requires<[Not64BitMode]>;
424 }
425
426 // All calls clobber the non-callee saved registers. RSP is marked as
427 // a use to prevent stack-pointer assignments that appear immediately
428 // before calls from potentially appearing dead.
429 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
430             FP0, FP1, FP2, FP3, FP4, FP5, FP6, FP7,
431             ST0, ST1, ST2, ST3, ST4, ST5, ST6, ST7,
432             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
433             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
434             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
435     Uses = [RSP] in {
436 def TLS_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
437                    "# TLS_addr64",
438                   [(X86tlsaddr tls64addr:$sym)]>,
439                   Requires<[In64BitMode]>;
440 def TLS_base_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
441                    "# TLS_base_addr64",
442                   [(X86tlsbaseaddr tls64baseaddr:$sym)]>,
443                   Requires<[In64BitMode]>;
444 }
445
446 // Darwin TLS Support
447 // For i386, the address of the thunk is passed on the stack, on return the
448 // address of the variable is in %eax.  %ecx is trashed during the function
449 // call.  All other registers are preserved.
450 let Defs = [EAX, ECX, EFLAGS],
451     Uses = [ESP],
452     usesCustomInserter = 1 in
453 def TLSCall_32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
454                 "# TLSCall_32",
455                 [(X86TLSCall addr:$sym)]>,
456                 Requires<[Not64BitMode]>;
457
458 // For x86_64, the address of the thunk is passed in %rdi, on return
459 // the address of the variable is in %rax.  All other registers are preserved.
460 let Defs = [RAX, EFLAGS],
461     Uses = [RSP, RDI],
462     usesCustomInserter = 1 in
463 def TLSCall_64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
464                   "# TLSCall_64",
465                   [(X86TLSCall addr:$sym)]>,
466                   Requires<[In64BitMode]>;
467
468
469 //===----------------------------------------------------------------------===//
470 // Conditional Move Pseudo Instructions
471
472 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
473 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
474 // however that requires promoting the operands, and can induce additional
475 // i8 register pressure.
476 let usesCustomInserter = 1, Uses = [EFLAGS] in {
477 def CMOV_GR8 : I<0, Pseudo,
478                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
479                  "#CMOV_GR8 PSEUDO!",
480                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
481                                           imm:$cond, EFLAGS))]>;
482
483 let Predicates = [NoCMov] in {
484 def CMOV_GR32 : I<0, Pseudo,
485                     (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$cond),
486                     "#CMOV_GR32* PSEUDO!",
487                     [(set GR32:$dst,
488                       (X86cmov GR32:$src1, GR32:$src2, imm:$cond, EFLAGS))]>;
489 def CMOV_GR16 : I<0, Pseudo,
490                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$cond),
491                     "#CMOV_GR16* PSEUDO!",
492                     [(set GR16:$dst,
493                       (X86cmov GR16:$src1, GR16:$src2, imm:$cond, EFLAGS))]>;
494 } // Predicates = [NoCMov]
495
496 // fcmov doesn't handle all possible EFLAGS, provide a fallback if there is no
497 // SSE1.
498 let Predicates = [FPStackf32] in
499 def CMOV_RFP32 : I<0, Pseudo,
500                     (outs RFP32:$dst),
501                     (ins RFP32:$src1, RFP32:$src2, i8imm:$cond),
502                     "#CMOV_RFP32 PSEUDO!",
503                     [(set RFP32:$dst,
504                       (X86cmov RFP32:$src1, RFP32:$src2, imm:$cond,
505                                                   EFLAGS))]>;
506 // fcmov doesn't handle all possible EFLAGS, provide a fallback if there is no
507 // SSE2.
508 let Predicates = [FPStackf64] in
509 def CMOV_RFP64 : I<0, Pseudo,
510                     (outs RFP64:$dst),
511                     (ins RFP64:$src1, RFP64:$src2, i8imm:$cond),
512                     "#CMOV_RFP64 PSEUDO!",
513                     [(set RFP64:$dst,
514                       (X86cmov RFP64:$src1, RFP64:$src2, imm:$cond,
515                                                   EFLAGS))]>;
516 def CMOV_RFP80 : I<0, Pseudo,
517                     (outs RFP80:$dst),
518                     (ins RFP80:$src1, RFP80:$src2, i8imm:$cond),
519                     "#CMOV_RFP80 PSEUDO!",
520                     [(set RFP80:$dst,
521                       (X86cmov RFP80:$src1, RFP80:$src2, imm:$cond,
522                                                   EFLAGS))]>;
523 } // UsesCustomInserter = 1, Uses = [EFLAGS]
524
525
526 //===----------------------------------------------------------------------===//
527 // Normal-Instructions-With-Lock-Prefix Pseudo Instructions
528 //===----------------------------------------------------------------------===//
529
530 // FIXME: Use normal instructions and add lock prefix dynamically.
531
532 // Memory barriers
533
534 // TODO: Get this to fold the constant into the instruction.
535 let isCodeGenOnly = 1, Defs = [EFLAGS] in
536 def OR32mrLocked  : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$zero),
537                       "or{l}\t{$zero, $dst|$dst, $zero}",
538                       [], IIC_ALU_MEM>, Requires<[Not64BitMode]>, LOCK,
539                     Sched<[WriteALULd, WriteRMW]>;
540
541 let hasSideEffects = 1 in
542 def Int_MemBarrier : I<0, Pseudo, (outs), (ins),
543                      "#MEMBARRIER",
544                      [(X86MemBarrier)]>, Sched<[WriteLoad]>;
545
546 // RegOpc corresponds to the mr version of the instruction
547 // ImmOpc corresponds to the mi version of the instruction
548 // ImmOpc8 corresponds to the mi8 version of the instruction
549 // ImmMod corresponds to the instruction format of the mi and mi8 versions
550 multiclass LOCK_ArithBinOp<bits<8> RegOpc, bits<8> ImmOpc, bits<8> ImmOpc8,
551                            Format ImmMod, string mnemonic> {
552 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1,
553     SchedRW = [WriteALULd, WriteRMW] in {
554
555 def NAME#8mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
556                   RegOpc{3}, RegOpc{2}, RegOpc{1}, 0 },
557                   MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
558                   !strconcat(mnemonic, "{b}\t",
559                              "{$src2, $dst|$dst, $src2}"),
560                   [], IIC_ALU_NONMEM>, LOCK;
561 def NAME#16mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
562                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
563                    MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
564                    !strconcat(mnemonic, "{w}\t",
565                               "{$src2, $dst|$dst, $src2}"),
566                    [], IIC_ALU_NONMEM>, OpSize16, LOCK;
567 def NAME#32mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
568                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
569                    MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
570                    !strconcat(mnemonic, "{l}\t",
571                               "{$src2, $dst|$dst, $src2}"),
572                    [], IIC_ALU_NONMEM>, OpSize32, LOCK;
573 def NAME#64mr : RI<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
574                     RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
575                     MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
576                     !strconcat(mnemonic, "{q}\t",
577                                "{$src2, $dst|$dst, $src2}"),
578                     [], IIC_ALU_NONMEM>, LOCK;
579
580 def NAME#8mi : Ii8<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
581                     ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 0 },
582                     ImmMod, (outs), (ins i8mem :$dst, i8imm :$src2),
583                     !strconcat(mnemonic, "{b}\t",
584                                "{$src2, $dst|$dst, $src2}"),
585                     [], IIC_ALU_MEM>, LOCK;
586
587 def NAME#16mi : Ii16<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
588                       ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
589                       ImmMod, (outs), (ins i16mem :$dst, i16imm :$src2),
590                       !strconcat(mnemonic, "{w}\t",
591                                  "{$src2, $dst|$dst, $src2}"),
592                       [], IIC_ALU_MEM>, OpSize16, LOCK;
593
594 def NAME#32mi : Ii32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
595                       ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
596                       ImmMod, (outs), (ins i32mem :$dst, i32imm :$src2),
597                       !strconcat(mnemonic, "{l}\t",
598                                  "{$src2, $dst|$dst, $src2}"),
599                       [], IIC_ALU_MEM>, OpSize32, LOCK;
600
601 def NAME#64mi32 : RIi32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
602                          ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
603                          ImmMod, (outs), (ins i64mem :$dst, i64i32imm :$src2),
604                          !strconcat(mnemonic, "{q}\t",
605                                     "{$src2, $dst|$dst, $src2}"),
606                          [], IIC_ALU_MEM>, LOCK;
607
608 def NAME#16mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
609                       ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
610                       ImmMod, (outs), (ins i16mem :$dst, i16i8imm :$src2),
611                       !strconcat(mnemonic, "{w}\t",
612                                  "{$src2, $dst|$dst, $src2}"),
613                       [], IIC_ALU_MEM>, OpSize16, LOCK;
614 def NAME#32mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
615                       ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
616                       ImmMod, (outs), (ins i32mem :$dst, i32i8imm :$src2),
617                       !strconcat(mnemonic, "{l}\t",
618                                  "{$src2, $dst|$dst, $src2}"),
619                       [], IIC_ALU_MEM>, OpSize32, LOCK;
620 def NAME#64mi8 : RIi8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
621                        ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
622                        ImmMod, (outs), (ins i64mem :$dst, i64i8imm :$src2),
623                        !strconcat(mnemonic, "{q}\t",
624                                   "{$src2, $dst|$dst, $src2}"),
625                        [], IIC_ALU_MEM>, LOCK;
626
627 }
628
629 }
630
631 defm LOCK_ADD : LOCK_ArithBinOp<0x00, 0x80, 0x83, MRM0m, "add">;
632 defm LOCK_SUB : LOCK_ArithBinOp<0x28, 0x80, 0x83, MRM5m, "sub">;
633 defm LOCK_OR  : LOCK_ArithBinOp<0x08, 0x80, 0x83, MRM1m, "or">;
634 defm LOCK_AND : LOCK_ArithBinOp<0x20, 0x80, 0x83, MRM4m, "and">;
635 defm LOCK_XOR : LOCK_ArithBinOp<0x30, 0x80, 0x83, MRM6m, "xor">;
636
637 // Optimized codegen when the non-memory output is not used.
638 multiclass LOCK_ArithUnOp<bits<8> Opc8, bits<8> Opc, Format Form,
639                           string mnemonic> {
640 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1,
641     SchedRW = [WriteALULd, WriteRMW] in {
642
643 def NAME#8m  : I<Opc8, Form, (outs), (ins i8mem :$dst),
644                  !strconcat(mnemonic, "{b}\t$dst"),
645                  [], IIC_UNARY_MEM>, LOCK;
646 def NAME#16m : I<Opc, Form, (outs), (ins i16mem:$dst),
647                  !strconcat(mnemonic, "{w}\t$dst"),
648                  [], IIC_UNARY_MEM>, OpSize16, LOCK;
649 def NAME#32m : I<Opc, Form, (outs), (ins i32mem:$dst),
650                  !strconcat(mnemonic, "{l}\t$dst"),
651                  [], IIC_UNARY_MEM>, OpSize32, LOCK;
652 def NAME#64m : RI<Opc, Form, (outs), (ins i64mem:$dst),
653                   !strconcat(mnemonic, "{q}\t$dst"),
654                   [], IIC_UNARY_MEM>, LOCK;
655 }
656 }
657
658 defm LOCK_INC    : LOCK_ArithUnOp<0xFE, 0xFF, MRM0m, "inc">;
659 defm LOCK_DEC    : LOCK_ArithUnOp<0xFE, 0xFF, MRM1m, "dec">;
660
661 // Atomic compare and swap.
662 multiclass LCMPXCHG_UnOp<bits<8> Opc, Format Form, string mnemonic,
663                          SDPatternOperator frag, X86MemOperand x86memop,
664                          InstrItinClass itin> {
665 let isCodeGenOnly = 1 in {
666   def NAME : I<Opc, Form, (outs), (ins x86memop:$ptr),
667                !strconcat(mnemonic, "\t$ptr"),
668                [(frag addr:$ptr)], itin>, TB, LOCK;
669 }
670 }
671
672 multiclass LCMPXCHG_BinOp<bits<8> Opc8, bits<8> Opc, Format Form,
673                           string mnemonic, SDPatternOperator frag,
674                           InstrItinClass itin8, InstrItinClass itin> {
675 let isCodeGenOnly = 1, SchedRW = [WriteALULd, WriteRMW] in {
676   let Defs = [AL, EFLAGS], Uses = [AL] in
677   def NAME#8  : I<Opc8, Form, (outs), (ins i8mem:$ptr, GR8:$swap),
678                   !strconcat(mnemonic, "{b}\t{$swap, $ptr|$ptr, $swap}"),
679                   [(frag addr:$ptr, GR8:$swap, 1)], itin8>, TB, LOCK;
680   let Defs = [AX, EFLAGS], Uses = [AX] in
681   def NAME#16 : I<Opc, Form, (outs), (ins i16mem:$ptr, GR16:$swap),
682                   !strconcat(mnemonic, "{w}\t{$swap, $ptr|$ptr, $swap}"),
683                   [(frag addr:$ptr, GR16:$swap, 2)], itin>, TB, OpSize16, LOCK;
684   let Defs = [EAX, EFLAGS], Uses = [EAX] in
685   def NAME#32 : I<Opc, Form, (outs), (ins i32mem:$ptr, GR32:$swap),
686                   !strconcat(mnemonic, "{l}\t{$swap, $ptr|$ptr, $swap}"),
687                   [(frag addr:$ptr, GR32:$swap, 4)], itin>, TB, OpSize32, LOCK;
688   let Defs = [RAX, EFLAGS], Uses = [RAX] in
689   def NAME#64 : RI<Opc, Form, (outs), (ins i64mem:$ptr, GR64:$swap),
690                    !strconcat(mnemonic, "{q}\t{$swap, $ptr|$ptr, $swap}"),
691                    [(frag addr:$ptr, GR64:$swap, 8)], itin>, TB, LOCK;
692 }
693 }
694
695 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX],
696     SchedRW = [WriteALULd, WriteRMW] in {
697 defm LCMPXCHG8B : LCMPXCHG_UnOp<0xC7, MRM1m, "cmpxchg8b",
698                                 X86cas8, i64mem,
699                                 IIC_CMPX_LOCK_8B>;
700 }
701
702 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX],
703     Predicates = [HasCmpxchg16b], SchedRW = [WriteALULd, WriteRMW] in {
704 defm LCMPXCHG16B : LCMPXCHG_UnOp<0xC7, MRM1m, "cmpxchg16b",
705                                  X86cas16, i128mem,
706                                  IIC_CMPX_LOCK_16B>, REX_W;
707 }
708
709 defm LCMPXCHG : LCMPXCHG_BinOp<0xB0, 0xB1, MRMDestMem, "cmpxchg",
710                                X86cas, IIC_CMPX_LOCK_8, IIC_CMPX_LOCK>;
711
712 // Atomic exchange and add
713 multiclass ATOMIC_LOAD_BINOP<bits<8> opc8, bits<8> opc, string mnemonic,
714                              string frag,
715                              InstrItinClass itin8, InstrItinClass itin> {
716   let Constraints = "$val = $dst", Defs = [EFLAGS], isCodeGenOnly = 1,
717       SchedRW = [WriteALULd, WriteRMW] in {
718     def NAME#8  : I<opc8, MRMSrcMem, (outs GR8:$dst),
719                     (ins GR8:$val, i8mem:$ptr),
720                     !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
721                     [(set GR8:$dst,
722                           (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
723                     itin8>;
724     def NAME#16 : I<opc, MRMSrcMem, (outs GR16:$dst),
725                     (ins GR16:$val, i16mem:$ptr),
726                     !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
727                     [(set
728                        GR16:$dst,
729                        (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
730                     itin>, OpSize16;
731     def NAME#32 : I<opc, MRMSrcMem, (outs GR32:$dst),
732                     (ins GR32:$val, i32mem:$ptr),
733                     !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
734                     [(set
735                        GR32:$dst,
736                        (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
737                     itin>, OpSize32;
738     def NAME#64 : RI<opc, MRMSrcMem, (outs GR64:$dst),
739                      (ins GR64:$val, i64mem:$ptr),
740                      !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
741                      [(set
742                         GR64:$dst,
743                         (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
744                      itin>;
745   }
746 }
747
748 defm LXADD : ATOMIC_LOAD_BINOP<0xc0, 0xc1, "xadd", "atomic_load_add",
749                                IIC_XADD_LOCK_MEM8, IIC_XADD_LOCK_MEM>,
750              TB, LOCK;
751
752 def ACQUIRE_MOV8rm  : I<0, Pseudo, (outs GR8 :$dst), (ins i8mem :$src),
753                       "#ACQUIRE_MOV PSEUDO!",
754                       [(set GR8:$dst,  (atomic_load_8  addr:$src))]>;
755 def ACQUIRE_MOV16rm : I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$src),
756                       "#ACQUIRE_MOV PSEUDO!",
757                       [(set GR16:$dst, (atomic_load_16 addr:$src))]>;
758 def ACQUIRE_MOV32rm : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$src),
759                       "#ACQUIRE_MOV PSEUDO!",
760                       [(set GR32:$dst, (atomic_load_32 addr:$src))]>;
761 def ACQUIRE_MOV64rm : I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$src),
762                       "#ACQUIRE_MOV PSEUDO!",
763                       [(set GR64:$dst, (atomic_load_64 addr:$src))]>;
764
765 def RELEASE_MOV8mr  : I<0, Pseudo, (outs), (ins i8mem :$dst, GR8 :$src),
766                         "#RELEASE_MOV PSEUDO!",
767                         [(atomic_store_8  addr:$dst, GR8 :$src)]>;
768 def RELEASE_MOV16mr : I<0, Pseudo, (outs), (ins i16mem:$dst, GR16:$src),
769                         "#RELEASE_MOV PSEUDO!",
770                         [(atomic_store_16 addr:$dst, GR16:$src)]>;
771 def RELEASE_MOV32mr : I<0, Pseudo, (outs), (ins i32mem:$dst, GR32:$src),
772                         "#RELEASE_MOV PSEUDO!",
773                         [(atomic_store_32 addr:$dst, GR32:$src)]>;
774 def RELEASE_MOV64mr : I<0, Pseudo, (outs), (ins i64mem:$dst, GR64:$src),
775                         "#RELEASE_MOV PSEUDO!",
776                         [(atomic_store_64 addr:$dst, GR64:$src)]>;
777
778 //===----------------------------------------------------------------------===//
779 // Conditional Move Pseudo Instructions.
780 //===----------------------------------------------------------------------===//
781
782
783 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
784 // instruction selection into a branch sequence.
785 let Uses = [EFLAGS], usesCustomInserter = 1 in {
786   def CMOV_FR32 : I<0, Pseudo,
787                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
788                     "#CMOV_FR32 PSEUDO!",
789                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
790                                                   EFLAGS))]>;
791   def CMOV_FR64 : I<0, Pseudo,
792                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
793                     "#CMOV_FR64 PSEUDO!",
794                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
795                                                   EFLAGS))]>;
796   def CMOV_V4F32 : I<0, Pseudo,
797                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
798                     "#CMOV_V4F32 PSEUDO!",
799                     [(set VR128:$dst,
800                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
801                                           EFLAGS)))]>;
802   def CMOV_V2F64 : I<0, Pseudo,
803                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
804                     "#CMOV_V2F64 PSEUDO!",
805                     [(set VR128:$dst,
806                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
807                                           EFLAGS)))]>;
808   def CMOV_V2I64 : I<0, Pseudo,
809                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
810                     "#CMOV_V2I64 PSEUDO!",
811                     [(set VR128:$dst,
812                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
813                                           EFLAGS)))]>;
814   def CMOV_V8F32 : I<0, Pseudo,
815                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
816                     "#CMOV_V8F32 PSEUDO!",
817                     [(set VR256:$dst,
818                       (v8f32 (X86cmov VR256:$t, VR256:$f, imm:$cond,
819                                           EFLAGS)))]>;
820   def CMOV_V4F64 : I<0, Pseudo,
821                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
822                     "#CMOV_V4F64 PSEUDO!",
823                     [(set VR256:$dst,
824                       (v4f64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
825                                           EFLAGS)))]>;
826   def CMOV_V4I64 : I<0, Pseudo,
827                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
828                     "#CMOV_V4I64 PSEUDO!",
829                     [(set VR256:$dst,
830                       (v4i64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
831                                           EFLAGS)))]>;
832   def CMOV_V8I64 : I<0, Pseudo,
833                     (outs VR512:$dst), (ins VR512:$t, VR512:$f, i8imm:$cond),
834                     "#CMOV_V8I64 PSEUDO!",
835                     [(set VR512:$dst,
836                       (v8i64 (X86cmov VR512:$t, VR512:$f, imm:$cond,
837                                           EFLAGS)))]>;
838   def CMOV_V8F64 : I<0, Pseudo,
839                     (outs VR512:$dst), (ins VR512:$t, VR512:$f, i8imm:$cond),
840                     "#CMOV_V8F64 PSEUDO!",
841                     [(set VR512:$dst,
842                       (v8f64 (X86cmov VR512:$t, VR512:$f, imm:$cond,
843                                           EFLAGS)))]>;
844   def CMOV_V16F32 : I<0, Pseudo,
845                     (outs VR512:$dst), (ins VR512:$t, VR512:$f, i8imm:$cond),
846                     "#CMOV_V16F32 PSEUDO!",
847                     [(set VR512:$dst,
848                       (v16f32 (X86cmov VR512:$t, VR512:$f, imm:$cond,
849                                           EFLAGS)))]>;
850 }
851
852
853 //===----------------------------------------------------------------------===//
854 // DAG Pattern Matching Rules
855 //===----------------------------------------------------------------------===//
856
857 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
858 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
859 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
860 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
861 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
862 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
863 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
864
865 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
866           (ADD32ri GR32:$src1, tconstpool:$src2)>;
867 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
868           (ADD32ri GR32:$src1, tjumptable:$src2)>;
869 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
870           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
871 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
872           (ADD32ri GR32:$src1, texternalsym:$src2)>;
873 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
874           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
875
876 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
877           (MOV32mi addr:$dst, tglobaladdr:$src)>;
878 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
879           (MOV32mi addr:$dst, texternalsym:$src)>;
880 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
881           (MOV32mi addr:$dst, tblockaddress:$src)>;
882
883 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
884 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
885 //  'movabs' predicate should handle this sort of thing.
886 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
887           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
888 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
889           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
890 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
891           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
892 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
893           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
894 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
895           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
896
897 // In kernel code model, we can get the address of a label
898 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
899 // the MOV64ri32 should accept these.
900 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
901           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
902 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
903           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
904 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
905           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
906 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
907           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
908 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
909           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
910
911 // If we have small model and -static mode, it is safe to store global addresses
912 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
913 // for MOV64mi32 should handle this sort of thing.
914 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
915           (MOV64mi32 addr:$dst, tconstpool:$src)>,
916           Requires<[NearData, IsStatic]>;
917 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
918           (MOV64mi32 addr:$dst, tjumptable:$src)>,
919           Requires<[NearData, IsStatic]>;
920 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
921           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
922           Requires<[NearData, IsStatic]>;
923 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
924           (MOV64mi32 addr:$dst, texternalsym:$src)>,
925           Requires<[NearData, IsStatic]>;
926 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
927           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
928           Requires<[NearData, IsStatic]>;
929
930 // Calls
931
932 // tls has some funny stuff here...
933 // This corresponds to movabs $foo@tpoff, %rax
934 def : Pat<(i64 (X86Wrapper tglobaltlsaddr :$dst)),
935           (MOV64ri32 tglobaltlsaddr :$dst)>;
936 // This corresponds to add $foo@tpoff, %rax
937 def : Pat<(add GR64:$src1, (X86Wrapper tglobaltlsaddr :$dst)),
938           (ADD64ri32 GR64:$src1, tglobaltlsaddr :$dst)>;
939
940
941 // Direct PC relative function call for small code model. 32-bit displacement
942 // sign extended to 64-bit.
943 def : Pat<(X86call (i64 tglobaladdr:$dst)),
944           (CALL64pcrel32 tglobaladdr:$dst)>;
945 def : Pat<(X86call (i64 texternalsym:$dst)),
946           (CALL64pcrel32 texternalsym:$dst)>;
947
948 // Tailcall stuff. The TCRETURN instructions execute after the epilog, so they
949 // can never use callee-saved registers. That is the purpose of the GR64_TC
950 // register classes.
951 //
952 // The only volatile register that is never used by the calling convention is
953 // %r11. This happens when calling a vararg function with 6 arguments.
954 //
955 // Match an X86tcret that uses less than 7 volatile registers.
956 def X86tcret_6regs : PatFrag<(ops node:$ptr, node:$off),
957                              (X86tcret node:$ptr, node:$off), [{
958   // X86tcret args: (*chain, ptr, imm, regs..., glue)
959   unsigned NumRegs = 0;
960   for (unsigned i = 3, e = N->getNumOperands(); i != e; ++i)
961     if (isa<RegisterSDNode>(N->getOperand(i)) && ++NumRegs > 6)
962       return false;
963   return true;
964 }]>;
965
966 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
967           (TCRETURNri ptr_rc_tailcall:$dst, imm:$off)>,
968           Requires<[Not64BitMode]>;
969
970 // FIXME: This is disabled for 32-bit PIC mode because the global base
971 // register which is part of the address mode may be assigned a
972 // callee-saved register.
973 def : Pat<(X86tcret (load addr:$dst), imm:$off),
974           (TCRETURNmi addr:$dst, imm:$off)>,
975           Requires<[Not64BitMode, IsNotPIC]>;
976
977 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
978           (TCRETURNdi texternalsym:$dst, imm:$off)>,
979           Requires<[Not64BitMode]>;
980
981 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
982           (TCRETURNdi texternalsym:$dst, imm:$off)>,
983           Requires<[Not64BitMode]>;
984
985 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
986           (TCRETURNri64 ptr_rc_tailcall:$dst, imm:$off)>,
987           Requires<[In64BitMode]>;
988
989 // Don't fold loads into X86tcret requiring more than 6 regs.
990 // There wouldn't be enough scratch registers for base+index.
991 def : Pat<(X86tcret_6regs (load addr:$dst), imm:$off),
992           (TCRETURNmi64 addr:$dst, imm:$off)>,
993           Requires<[In64BitMode]>;
994
995 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
996           (TCRETURNdi64 tglobaladdr:$dst, imm:$off)>,
997           Requires<[In64BitMode]>;
998
999 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1000           (TCRETURNdi64 texternalsym:$dst, imm:$off)>,
1001           Requires<[In64BitMode]>;
1002
1003 // Normal calls, with various flavors of addresses.
1004 def : Pat<(X86call (i32 tglobaladdr:$dst)),
1005           (CALLpcrel32 tglobaladdr:$dst)>;
1006 def : Pat<(X86call (i32 texternalsym:$dst)),
1007           (CALLpcrel32 texternalsym:$dst)>;
1008 def : Pat<(X86call (i32 imm:$dst)),
1009           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
1010
1011 // Comparisons.
1012
1013 // TEST R,R is smaller than CMP R,0
1014 def : Pat<(X86cmp GR8:$src1, 0),
1015           (TEST8rr GR8:$src1, GR8:$src1)>;
1016 def : Pat<(X86cmp GR16:$src1, 0),
1017           (TEST16rr GR16:$src1, GR16:$src1)>;
1018 def : Pat<(X86cmp GR32:$src1, 0),
1019           (TEST32rr GR32:$src1, GR32:$src1)>;
1020 def : Pat<(X86cmp GR64:$src1, 0),
1021           (TEST64rr GR64:$src1, GR64:$src1)>;
1022
1023 // Conditional moves with folded loads with operands swapped and conditions
1024 // inverted.
1025 multiclass CMOVmr<PatLeaf InvertedCond, Instruction Inst16, Instruction Inst32,
1026                   Instruction Inst64> {
1027   let Predicates = [HasCMov] in {
1028     def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, InvertedCond, EFLAGS),
1029               (Inst16 GR16:$src2, addr:$src1)>;
1030     def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, InvertedCond, EFLAGS),
1031               (Inst32 GR32:$src2, addr:$src1)>;
1032     def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, InvertedCond, EFLAGS),
1033               (Inst64 GR64:$src2, addr:$src1)>;
1034   }
1035 }
1036
1037 defm : CMOVmr<X86_COND_B , CMOVAE16rm, CMOVAE32rm, CMOVAE64rm>;
1038 defm : CMOVmr<X86_COND_AE, CMOVB16rm , CMOVB32rm , CMOVB64rm>;
1039 defm : CMOVmr<X86_COND_E , CMOVNE16rm, CMOVNE32rm, CMOVNE64rm>;
1040 defm : CMOVmr<X86_COND_NE, CMOVE16rm , CMOVE32rm , CMOVE64rm>;
1041 defm : CMOVmr<X86_COND_BE, CMOVA16rm , CMOVA32rm , CMOVA64rm>;
1042 defm : CMOVmr<X86_COND_A , CMOVBE16rm, CMOVBE32rm, CMOVBE64rm>;
1043 defm : CMOVmr<X86_COND_L , CMOVGE16rm, CMOVGE32rm, CMOVGE64rm>;
1044 defm : CMOVmr<X86_COND_GE, CMOVL16rm , CMOVL32rm , CMOVL64rm>;
1045 defm : CMOVmr<X86_COND_LE, CMOVG16rm , CMOVG32rm , CMOVG64rm>;
1046 defm : CMOVmr<X86_COND_G , CMOVLE16rm, CMOVLE32rm, CMOVLE64rm>;
1047 defm : CMOVmr<X86_COND_P , CMOVNP16rm, CMOVNP32rm, CMOVNP64rm>;
1048 defm : CMOVmr<X86_COND_NP, CMOVP16rm , CMOVP32rm , CMOVP64rm>;
1049 defm : CMOVmr<X86_COND_S , CMOVNS16rm, CMOVNS32rm, CMOVNS64rm>;
1050 defm : CMOVmr<X86_COND_NS, CMOVS16rm , CMOVS32rm , CMOVS64rm>;
1051 defm : CMOVmr<X86_COND_O , CMOVNO16rm, CMOVNO32rm, CMOVNO64rm>;
1052 defm : CMOVmr<X86_COND_NO, CMOVO16rm , CMOVO32rm , CMOVO64rm>;
1053
1054 // zextload bool -> zextload byte
1055 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
1056 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
1057 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
1058 def : Pat<(zextloadi64i1 addr:$src),
1059           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1060
1061 // extload bool -> extload byte
1062 // When extloading from 16-bit and smaller memory locations into 64-bit
1063 // registers, use zero-extending loads so that the entire 64-bit register is
1064 // defined, avoiding partial-register updates.
1065
1066 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
1067 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
1068 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
1069 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
1070 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
1071 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
1072
1073 // For other extloads, use subregs, since the high contents of the register are
1074 // defined after an extload.
1075 def : Pat<(extloadi64i1 addr:$src),
1076           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1077 def : Pat<(extloadi64i8 addr:$src),
1078           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1079 def : Pat<(extloadi64i16 addr:$src),
1080           (SUBREG_TO_REG (i64 0), (MOVZX32rm16 addr:$src), sub_32bit)>;
1081 def : Pat<(extloadi64i32 addr:$src),
1082           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src), sub_32bit)>;
1083
1084 // anyext. Define these to do an explicit zero-extend to
1085 // avoid partial-register updates.
1086 def : Pat<(i16 (anyext GR8 :$src)), (EXTRACT_SUBREG
1087                                      (MOVZX32rr8 GR8 :$src), sub_16bit)>;
1088 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
1089
1090 // Except for i16 -> i32 since isel expect i16 ops to be promoted to i32.
1091 def : Pat<(i32 (anyext GR16:$src)),
1092           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, sub_16bit)>;
1093
1094 def : Pat<(i64 (anyext GR8 :$src)),
1095           (SUBREG_TO_REG (i64 0), (MOVZX32rr8  GR8  :$src), sub_32bit)>;
1096 def : Pat<(i64 (anyext GR16:$src)),
1097           (SUBREG_TO_REG (i64 0), (MOVZX32rr16 GR16 :$src), sub_32bit)>;
1098 def : Pat<(i64 (anyext GR32:$src)),
1099           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1100
1101
1102 // Any instruction that defines a 32-bit result leaves the high half of the
1103 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
1104 // be copying from a truncate. And x86's cmov doesn't do anything if the
1105 // condition is false. But any other 32-bit operation will zero-extend
1106 // up to 64 bits.
1107 def def32 : PatLeaf<(i32 GR32:$src), [{
1108   return N->getOpcode() != ISD::TRUNCATE &&
1109          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
1110          N->getOpcode() != ISD::CopyFromReg &&
1111          N->getOpcode() != X86ISD::CMOV;
1112 }]>;
1113
1114 // In the case of a 32-bit def that is known to implicitly zero-extend,
1115 // we can use a SUBREG_TO_REG.
1116 def : Pat<(i64 (zext def32:$src)),
1117           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1118
1119 //===----------------------------------------------------------------------===//
1120 // Pattern match OR as ADD
1121 //===----------------------------------------------------------------------===//
1122
1123 // If safe, we prefer to pattern match OR as ADD at isel time. ADD can be
1124 // 3-addressified into an LEA instruction to avoid copies.  However, we also
1125 // want to finally emit these instructions as an or at the end of the code
1126 // generator to make the generated code easier to read.  To do this, we select
1127 // into "disjoint bits" pseudo ops.
1128
1129 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
1130 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
1131   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1132     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
1133
1134   APInt KnownZero0, KnownOne0;
1135   CurDAG->computeKnownBits(N->getOperand(0), KnownZero0, KnownOne0, 0);
1136   APInt KnownZero1, KnownOne1;
1137   CurDAG->computeKnownBits(N->getOperand(1), KnownZero1, KnownOne1, 0);
1138   return (~KnownZero0 & ~KnownZero1) == 0;
1139 }]>;
1140
1141
1142 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
1143 // Try this before the selecting to OR.
1144 let AddedComplexity = 5, SchedRW = [WriteALU] in {
1145
1146 let isConvertibleToThreeAddress = 1,
1147     Constraints = "$src1 = $dst", Defs = [EFLAGS] in {
1148 let isCommutable = 1 in {
1149 def ADD16rr_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1150                     "", // orw/addw REG, REG
1151                     [(set GR16:$dst, (or_is_add GR16:$src1, GR16:$src2))]>;
1152 def ADD32rr_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1153                     "", // orl/addl REG, REG
1154                     [(set GR32:$dst, (or_is_add GR32:$src1, GR32:$src2))]>;
1155 def ADD64rr_DB  : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1156                     "", // orq/addq REG, REG
1157                     [(set GR64:$dst, (or_is_add GR64:$src1, GR64:$src2))]>;
1158 } // isCommutable
1159
1160 // NOTE: These are order specific, we want the ri8 forms to be listed
1161 // first so that they are slightly preferred to the ri forms.
1162
1163 def ADD16ri8_DB : I<0, Pseudo,
1164                     (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1165                     "", // orw/addw REG, imm8
1166                     [(set GR16:$dst,(or_is_add GR16:$src1,i16immSExt8:$src2))]>;
1167 def ADD16ri_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1168                     "", // orw/addw REG, imm
1169                     [(set GR16:$dst, (or_is_add GR16:$src1, imm:$src2))]>;
1170
1171 def ADD32ri8_DB : I<0, Pseudo,
1172                     (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1173                     "", // orl/addl REG, imm8
1174                     [(set GR32:$dst,(or_is_add GR32:$src1,i32immSExt8:$src2))]>;
1175 def ADD32ri_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1176                     "", // orl/addl REG, imm
1177                     [(set GR32:$dst, (or_is_add GR32:$src1, imm:$src2))]>;
1178
1179
1180 def ADD64ri8_DB : I<0, Pseudo,
1181                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1182                     "", // orq/addq REG, imm8
1183                     [(set GR64:$dst, (or_is_add GR64:$src1,
1184                                                 i64immSExt8:$src2))]>;
1185 def ADD64ri32_DB : I<0, Pseudo,
1186                      (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1187                       "", // orq/addq REG, imm
1188                       [(set GR64:$dst, (or_is_add GR64:$src1,
1189                                                   i64immSExt32:$src2))]>;
1190 }
1191 } // AddedComplexity, SchedRW
1192
1193
1194 //===----------------------------------------------------------------------===//
1195 // Some peepholes
1196 //===----------------------------------------------------------------------===//
1197
1198 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1199 // +128 doesn't, so in this special case use a sub instead of an add.
1200 def : Pat<(add GR16:$src1, 128),
1201           (SUB16ri8 GR16:$src1, -128)>;
1202 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
1203           (SUB16mi8 addr:$dst, -128)>;
1204
1205 def : Pat<(add GR32:$src1, 128),
1206           (SUB32ri8 GR32:$src1, -128)>;
1207 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
1208           (SUB32mi8 addr:$dst, -128)>;
1209
1210 def : Pat<(add GR64:$src1, 128),
1211           (SUB64ri8 GR64:$src1, -128)>;
1212 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1213           (SUB64mi8 addr:$dst, -128)>;
1214
1215 // The same trick applies for 32-bit immediate fields in 64-bit
1216 // instructions.
1217 def : Pat<(add GR64:$src1, 0x0000000080000000),
1218           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1219 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1220           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1221
1222 // To avoid needing to materialize an immediate in a register, use a 32-bit and
1223 // with implicit zero-extension instead of a 64-bit and if the immediate has at
1224 // least 32 bits of leading zeros. If in addition the last 32 bits can be
1225 // represented with a sign extension of a 8 bit constant, use that.
1226
1227 def : Pat<(and GR64:$src, i64immZExt32SExt8:$imm),
1228           (SUBREG_TO_REG
1229             (i64 0),
1230             (AND32ri8
1231               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1232               (i32 (GetLo8XForm imm:$imm))),
1233             sub_32bit)>;
1234
1235 def : Pat<(and GR64:$src, i64immZExt32:$imm),
1236           (SUBREG_TO_REG
1237             (i64 0),
1238             (AND32ri
1239               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1240               (i32 (GetLo32XForm imm:$imm))),
1241             sub_32bit)>;
1242
1243
1244 // r & (2^16-1) ==> movz
1245 def : Pat<(and GR32:$src1, 0xffff),
1246           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, sub_16bit))>;
1247 // r & (2^8-1) ==> movz
1248 def : Pat<(and GR32:$src1, 0xff),
1249           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
1250                                                              GR32_ABCD)),
1251                                       sub_8bit))>,
1252       Requires<[Not64BitMode]>;
1253 // r & (2^8-1) ==> movz
1254 def : Pat<(and GR16:$src1, 0xff),
1255            (EXTRACT_SUBREG (MOVZX32rr8 (EXTRACT_SUBREG
1256             (i16 (COPY_TO_REGCLASS GR16:$src1, GR16_ABCD)), sub_8bit)),
1257              sub_16bit)>,
1258       Requires<[Not64BitMode]>;
1259
1260 // r & (2^32-1) ==> movz
1261 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1262           (SUBREG_TO_REG (i64 0),
1263                          (MOV32rr (EXTRACT_SUBREG GR64:$src, sub_32bit)),
1264                          sub_32bit)>;
1265 // r & (2^16-1) ==> movz
1266 def : Pat<(and GR64:$src, 0xffff),
1267           (SUBREG_TO_REG (i64 0),
1268                       (MOVZX32rr16 (i16 (EXTRACT_SUBREG GR64:$src, sub_16bit))),
1269                       sub_32bit)>;
1270 // r & (2^8-1) ==> movz
1271 def : Pat<(and GR64:$src, 0xff),
1272           (SUBREG_TO_REG (i64 0),
1273                          (MOVZX32rr8 (i8 (EXTRACT_SUBREG GR64:$src, sub_8bit))),
1274                          sub_32bit)>;
1275 // r & (2^8-1) ==> movz
1276 def : Pat<(and GR32:$src1, 0xff),
1277            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, sub_8bit))>,
1278       Requires<[In64BitMode]>;
1279 // r & (2^8-1) ==> movz
1280 def : Pat<(and GR16:$src1, 0xff),
1281            (EXTRACT_SUBREG (MOVZX32rr8 (i8
1282             (EXTRACT_SUBREG GR16:$src1, sub_8bit))), sub_16bit)>,
1283       Requires<[In64BitMode]>;
1284
1285
1286 // sext_inreg patterns
1287 def : Pat<(sext_inreg GR32:$src, i16),
1288           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, sub_16bit))>;
1289 def : Pat<(sext_inreg GR32:$src, i8),
1290           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1291                                                              GR32_ABCD)),
1292                                       sub_8bit))>,
1293       Requires<[Not64BitMode]>;
1294
1295 def : Pat<(sext_inreg GR16:$src, i8),
1296            (EXTRACT_SUBREG (i32 (MOVSX32rr8 (EXTRACT_SUBREG
1297             (i32 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)), sub_8bit))),
1298              sub_16bit)>,
1299       Requires<[Not64BitMode]>;
1300
1301 def : Pat<(sext_inreg GR64:$src, i32),
1302           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1303 def : Pat<(sext_inreg GR64:$src, i16),
1304           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, sub_16bit))>;
1305 def : Pat<(sext_inreg GR64:$src, i8),
1306           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, sub_8bit))>;
1307 def : Pat<(sext_inreg GR32:$src, i8),
1308           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, sub_8bit))>,
1309       Requires<[In64BitMode]>;
1310 def : Pat<(sext_inreg GR16:$src, i8),
1311            (EXTRACT_SUBREG (MOVSX32rr8
1312             (EXTRACT_SUBREG GR16:$src, sub_8bit)), sub_16bit)>,
1313       Requires<[In64BitMode]>;
1314
1315 // sext, sext_load, zext, zext_load
1316 def: Pat<(i16 (sext GR8:$src)),
1317           (EXTRACT_SUBREG (MOVSX32rr8 GR8:$src), sub_16bit)>;
1318 def: Pat<(sextloadi16i8 addr:$src),
1319           (EXTRACT_SUBREG (MOVSX32rm8 addr:$src), sub_16bit)>;
1320 def: Pat<(i16 (zext GR8:$src)),
1321           (EXTRACT_SUBREG (MOVZX32rr8 GR8:$src), sub_16bit)>;
1322 def: Pat<(zextloadi16i8 addr:$src),
1323           (EXTRACT_SUBREG (MOVZX32rm8 addr:$src), sub_16bit)>;
1324
1325 // trunc patterns
1326 def : Pat<(i16 (trunc GR32:$src)),
1327           (EXTRACT_SUBREG GR32:$src, sub_16bit)>;
1328 def : Pat<(i8 (trunc GR32:$src)),
1329           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1330                           sub_8bit)>,
1331       Requires<[Not64BitMode]>;
1332 def : Pat<(i8 (trunc GR16:$src)),
1333           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1334                           sub_8bit)>,
1335       Requires<[Not64BitMode]>;
1336 def : Pat<(i32 (trunc GR64:$src)),
1337           (EXTRACT_SUBREG GR64:$src, sub_32bit)>;
1338 def : Pat<(i16 (trunc GR64:$src)),
1339           (EXTRACT_SUBREG GR64:$src, sub_16bit)>;
1340 def : Pat<(i8 (trunc GR64:$src)),
1341           (EXTRACT_SUBREG GR64:$src, sub_8bit)>;
1342 def : Pat<(i8 (trunc GR32:$src)),
1343           (EXTRACT_SUBREG GR32:$src, sub_8bit)>,
1344       Requires<[In64BitMode]>;
1345 def : Pat<(i8 (trunc GR16:$src)),
1346           (EXTRACT_SUBREG GR16:$src, sub_8bit)>,
1347       Requires<[In64BitMode]>;
1348
1349 // h-register tricks
1350 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
1351           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1352                           sub_8bit_hi)>,
1353       Requires<[Not64BitMode]>;
1354 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
1355           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1356                           sub_8bit_hi)>,
1357       Requires<[Not64BitMode]>;
1358 def : Pat<(srl GR16:$src, (i8 8)),
1359           (EXTRACT_SUBREG
1360             (MOVZX32rr8
1361               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1362                               sub_8bit_hi)),
1363             sub_16bit)>,
1364       Requires<[Not64BitMode]>;
1365 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1366           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1367                                                              GR16_ABCD)),
1368                                       sub_8bit_hi))>,
1369       Requires<[Not64BitMode]>;
1370 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1371           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1372                                                              GR16_ABCD)),
1373                                       sub_8bit_hi))>,
1374       Requires<[Not64BitMode]>;
1375 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1376           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1377                                                              GR32_ABCD)),
1378                                       sub_8bit_hi))>,
1379       Requires<[Not64BitMode]>;
1380 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1381           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1382                                                              GR32_ABCD)),
1383                                       sub_8bit_hi))>,
1384       Requires<[Not64BitMode]>;
1385
1386 // h-register tricks.
1387 // For now, be conservative on x86-64 and use an h-register extract only if the
1388 // value is immediately zero-extended or stored, which are somewhat common
1389 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1390 // from being allocated in the same instruction as the h register, as there's
1391 // currently no way to describe this requirement to the register allocator.
1392
1393 // h-register extract and zero-extend.
1394 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1395           (SUBREG_TO_REG
1396             (i64 0),
1397             (MOVZX32_NOREXrr8
1398               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1399                               sub_8bit_hi)),
1400             sub_32bit)>;
1401 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1402           (MOVZX32_NOREXrr8
1403             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1404                             sub_8bit_hi))>,
1405       Requires<[In64BitMode]>;
1406 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1407           (MOVZX32_NOREXrr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1408                                                                    GR32_ABCD)),
1409                                              sub_8bit_hi))>,
1410       Requires<[In64BitMode]>;
1411 def : Pat<(srl GR16:$src, (i8 8)),
1412           (EXTRACT_SUBREG
1413             (MOVZX32_NOREXrr8
1414               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1415                               sub_8bit_hi)),
1416             sub_16bit)>,
1417       Requires<[In64BitMode]>;
1418 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1419           (MOVZX32_NOREXrr8
1420             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1421                             sub_8bit_hi))>,
1422       Requires<[In64BitMode]>;
1423 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1424           (MOVZX32_NOREXrr8
1425             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1426                             sub_8bit_hi))>,
1427       Requires<[In64BitMode]>;
1428 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1429           (SUBREG_TO_REG
1430             (i64 0),
1431             (MOVZX32_NOREXrr8
1432               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1433                               sub_8bit_hi)),
1434             sub_32bit)>;
1435 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1436           (SUBREG_TO_REG
1437             (i64 0),
1438             (MOVZX32_NOREXrr8
1439               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1440                               sub_8bit_hi)),
1441             sub_32bit)>;
1442
1443 // h-register extract and store.
1444 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1445           (MOV8mr_NOREX
1446             addr:$dst,
1447             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1448                             sub_8bit_hi))>;
1449 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1450           (MOV8mr_NOREX
1451             addr:$dst,
1452             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1453                             sub_8bit_hi))>,
1454       Requires<[In64BitMode]>;
1455 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1456           (MOV8mr_NOREX
1457             addr:$dst,
1458             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1459                             sub_8bit_hi))>,
1460       Requires<[In64BitMode]>;
1461
1462
1463 // (shl x, 1) ==> (add x, x)
1464 // Note that if x is undef (immediate or otherwise), we could theoretically
1465 // end up with the two uses of x getting different values, producing a result
1466 // where the least significant bit is not 0. However, the probability of this
1467 // happening is considered low enough that this is officially not a
1468 // "real problem".
1469 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
1470 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
1471 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
1472 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1473
1474 // Helper imms that check if a mask doesn't change significant shift bits.
1475 def immShift32 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 5; }]>;
1476 def immShift64 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 6; }]>;
1477
1478 // Shift amount is implicitly masked.
1479 multiclass MaskedShiftAmountPats<SDNode frag, string name> {
1480   // (shift x (and y, 31)) ==> (shift x, y)
1481   def : Pat<(frag GR8:$src1, (and CL, immShift32)),
1482             (!cast<Instruction>(name # "8rCL") GR8:$src1)>;
1483   def : Pat<(frag GR16:$src1, (and CL, immShift32)),
1484             (!cast<Instruction>(name # "16rCL") GR16:$src1)>;
1485   def : Pat<(frag GR32:$src1, (and CL, immShift32)),
1486             (!cast<Instruction>(name # "32rCL") GR32:$src1)>;
1487   def : Pat<(store (frag (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1488             (!cast<Instruction>(name # "8mCL") addr:$dst)>;
1489   def : Pat<(store (frag (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1490             (!cast<Instruction>(name # "16mCL") addr:$dst)>;
1491   def : Pat<(store (frag (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1492             (!cast<Instruction>(name # "32mCL") addr:$dst)>;
1493
1494   // (shift x (and y, 63)) ==> (shift x, y)
1495   def : Pat<(frag GR64:$src1, (and CL, immShift64)),
1496             (!cast<Instruction>(name # "64rCL") GR64:$src1)>;
1497   def : Pat<(store (frag (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1498             (!cast<Instruction>(name # "64mCL") addr:$dst)>;
1499 }
1500
1501 defm : MaskedShiftAmountPats<shl, "SHL">;
1502 defm : MaskedShiftAmountPats<srl, "SHR">;
1503 defm : MaskedShiftAmountPats<sra, "SAR">;
1504 defm : MaskedShiftAmountPats<rotl, "ROL">;
1505 defm : MaskedShiftAmountPats<rotr, "ROR">;
1506
1507 // (anyext (setcc_carry)) -> (setcc_carry)
1508 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1509           (SETB_C16r)>;
1510 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1511           (SETB_C32r)>;
1512 def : Pat<(i32 (anyext (i16 (X86setcc_c X86_COND_B, EFLAGS)))),
1513           (SETB_C32r)>;
1514
1515
1516
1517
1518 //===----------------------------------------------------------------------===//
1519 // EFLAGS-defining Patterns
1520 //===----------------------------------------------------------------------===//
1521
1522 // add reg, reg
1523 def : Pat<(add GR8 :$src1, GR8 :$src2), (ADD8rr  GR8 :$src1, GR8 :$src2)>;
1524 def : Pat<(add GR16:$src1, GR16:$src2), (ADD16rr GR16:$src1, GR16:$src2)>;
1525 def : Pat<(add GR32:$src1, GR32:$src2), (ADD32rr GR32:$src1, GR32:$src2)>;
1526
1527 // add reg, mem
1528 def : Pat<(add GR8:$src1, (loadi8 addr:$src2)),
1529           (ADD8rm GR8:$src1, addr:$src2)>;
1530 def : Pat<(add GR16:$src1, (loadi16 addr:$src2)),
1531           (ADD16rm GR16:$src1, addr:$src2)>;
1532 def : Pat<(add GR32:$src1, (loadi32 addr:$src2)),
1533           (ADD32rm GR32:$src1, addr:$src2)>;
1534
1535 // add reg, imm
1536 def : Pat<(add GR8 :$src1, imm:$src2), (ADD8ri  GR8:$src1 , imm:$src2)>;
1537 def : Pat<(add GR16:$src1, imm:$src2), (ADD16ri GR16:$src1, imm:$src2)>;
1538 def : Pat<(add GR32:$src1, imm:$src2), (ADD32ri GR32:$src1, imm:$src2)>;
1539 def : Pat<(add GR16:$src1, i16immSExt8:$src2),
1540           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
1541 def : Pat<(add GR32:$src1, i32immSExt8:$src2),
1542           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
1543
1544 // sub reg, reg
1545 def : Pat<(sub GR8 :$src1, GR8 :$src2), (SUB8rr  GR8 :$src1, GR8 :$src2)>;
1546 def : Pat<(sub GR16:$src1, GR16:$src2), (SUB16rr GR16:$src1, GR16:$src2)>;
1547 def : Pat<(sub GR32:$src1, GR32:$src2), (SUB32rr GR32:$src1, GR32:$src2)>;
1548
1549 // sub reg, mem
1550 def : Pat<(sub GR8:$src1, (loadi8 addr:$src2)),
1551           (SUB8rm GR8:$src1, addr:$src2)>;
1552 def : Pat<(sub GR16:$src1, (loadi16 addr:$src2)),
1553           (SUB16rm GR16:$src1, addr:$src2)>;
1554 def : Pat<(sub GR32:$src1, (loadi32 addr:$src2)),
1555           (SUB32rm GR32:$src1, addr:$src2)>;
1556
1557 // sub reg, imm
1558 def : Pat<(sub GR8:$src1, imm:$src2),
1559           (SUB8ri GR8:$src1, imm:$src2)>;
1560 def : Pat<(sub GR16:$src1, imm:$src2),
1561           (SUB16ri GR16:$src1, imm:$src2)>;
1562 def : Pat<(sub GR32:$src1, imm:$src2),
1563           (SUB32ri GR32:$src1, imm:$src2)>;
1564 def : Pat<(sub GR16:$src1, i16immSExt8:$src2),
1565           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
1566 def : Pat<(sub GR32:$src1, i32immSExt8:$src2),
1567           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
1568
1569 // sub 0, reg
1570 def : Pat<(X86sub_flag 0, GR8 :$src), (NEG8r  GR8 :$src)>;
1571 def : Pat<(X86sub_flag 0, GR16:$src), (NEG16r GR16:$src)>;
1572 def : Pat<(X86sub_flag 0, GR32:$src), (NEG32r GR32:$src)>;
1573 def : Pat<(X86sub_flag 0, GR64:$src), (NEG64r GR64:$src)>;
1574
1575 // mul reg, reg
1576 def : Pat<(mul GR16:$src1, GR16:$src2),
1577           (IMUL16rr GR16:$src1, GR16:$src2)>;
1578 def : Pat<(mul GR32:$src1, GR32:$src2),
1579           (IMUL32rr GR32:$src1, GR32:$src2)>;
1580
1581 // mul reg, mem
1582 def : Pat<(mul GR16:$src1, (loadi16 addr:$src2)),
1583           (IMUL16rm GR16:$src1, addr:$src2)>;
1584 def : Pat<(mul GR32:$src1, (loadi32 addr:$src2)),
1585           (IMUL32rm GR32:$src1, addr:$src2)>;
1586
1587 // mul reg, imm
1588 def : Pat<(mul GR16:$src1, imm:$src2),
1589           (IMUL16rri GR16:$src1, imm:$src2)>;
1590 def : Pat<(mul GR32:$src1, imm:$src2),
1591           (IMUL32rri GR32:$src1, imm:$src2)>;
1592 def : Pat<(mul GR16:$src1, i16immSExt8:$src2),
1593           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
1594 def : Pat<(mul GR32:$src1, i32immSExt8:$src2),
1595           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
1596
1597 // reg = mul mem, imm
1598 def : Pat<(mul (loadi16 addr:$src1), imm:$src2),
1599           (IMUL16rmi addr:$src1, imm:$src2)>;
1600 def : Pat<(mul (loadi32 addr:$src1), imm:$src2),
1601           (IMUL32rmi addr:$src1, imm:$src2)>;
1602 def : Pat<(mul (loadi16 addr:$src1), i16immSExt8:$src2),
1603           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
1604 def : Pat<(mul (loadi32 addr:$src1), i32immSExt8:$src2),
1605           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
1606
1607 // Patterns for nodes that do not produce flags, for instructions that do.
1608
1609 // addition
1610 def : Pat<(add GR64:$src1, GR64:$src2),
1611           (ADD64rr GR64:$src1, GR64:$src2)>;
1612 def : Pat<(add GR64:$src1, i64immSExt8:$src2),
1613           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1614 def : Pat<(add GR64:$src1, i64immSExt32:$src2),
1615           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1616 def : Pat<(add GR64:$src1, (loadi64 addr:$src2)),
1617           (ADD64rm GR64:$src1, addr:$src2)>;
1618
1619 // subtraction
1620 def : Pat<(sub GR64:$src1, GR64:$src2),
1621           (SUB64rr GR64:$src1, GR64:$src2)>;
1622 def : Pat<(sub GR64:$src1, (loadi64 addr:$src2)),
1623           (SUB64rm GR64:$src1, addr:$src2)>;
1624 def : Pat<(sub GR64:$src1, i64immSExt8:$src2),
1625           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1626 def : Pat<(sub GR64:$src1, i64immSExt32:$src2),
1627           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1628
1629 // Multiply
1630 def : Pat<(mul GR64:$src1, GR64:$src2),
1631           (IMUL64rr GR64:$src1, GR64:$src2)>;
1632 def : Pat<(mul GR64:$src1, (loadi64 addr:$src2)),
1633           (IMUL64rm GR64:$src1, addr:$src2)>;
1634 def : Pat<(mul GR64:$src1, i64immSExt8:$src2),
1635           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1636 def : Pat<(mul GR64:$src1, i64immSExt32:$src2),
1637           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1638 def : Pat<(mul (loadi64 addr:$src1), i64immSExt8:$src2),
1639           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1640 def : Pat<(mul (loadi64 addr:$src1), i64immSExt32:$src2),
1641           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1642
1643 // Increment reg.
1644 // Do not make INC if it is slow
1645 def : Pat<(add GR8:$src, 1),
1646           (INC8r GR8:$src)>, Requires<[NotSlowIncDec]>;
1647 def : Pat<(add GR16:$src, 1),
1648           (INC16r GR16:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1649 def : Pat<(add GR16:$src, 1),
1650           (INC64_16r GR16:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1651 def : Pat<(add GR32:$src, 1),
1652           (INC32r GR32:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1653 def : Pat<(add GR32:$src, 1),
1654           (INC64_32r GR32:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1655 def : Pat<(add GR64:$src, 1),
1656           (INC64r GR64:$src)>, Requires<[NotSlowIncDec]>;
1657
1658 // Decrement reg.
1659 // Do not make DEC if it is slow
1660 def : Pat<(add GR8:$src, -1),
1661           (DEC8r GR8:$src)>, Requires<[NotSlowIncDec]>;
1662 def : Pat<(add GR16:$src, -1),
1663           (DEC16r GR16:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1664 def : Pat<(add GR16:$src, -1),
1665           (DEC64_16r GR16:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1666 def : Pat<(add GR32:$src, -1),
1667           (DEC32r GR32:$src)>, Requires<[NotSlowIncDec, Not64BitMode]>;
1668 def : Pat<(add GR32:$src, -1),
1669           (DEC64_32r GR32:$src)>, Requires<[NotSlowIncDec, In64BitMode]>;
1670 def : Pat<(add GR64:$src, -1),
1671           (DEC64r GR64:$src)>, Requires<[NotSlowIncDec]>;
1672
1673 // or reg/reg.
1674 def : Pat<(or GR8 :$src1, GR8 :$src2), (OR8rr  GR8 :$src1, GR8 :$src2)>;
1675 def : Pat<(or GR16:$src1, GR16:$src2), (OR16rr GR16:$src1, GR16:$src2)>;
1676 def : Pat<(or GR32:$src1, GR32:$src2), (OR32rr GR32:$src1, GR32:$src2)>;
1677 def : Pat<(or GR64:$src1, GR64:$src2), (OR64rr GR64:$src1, GR64:$src2)>;
1678
1679 // or reg/mem
1680 def : Pat<(or GR8:$src1, (loadi8 addr:$src2)),
1681           (OR8rm GR8:$src1, addr:$src2)>;
1682 def : Pat<(or GR16:$src1, (loadi16 addr:$src2)),
1683           (OR16rm GR16:$src1, addr:$src2)>;
1684 def : Pat<(or GR32:$src1, (loadi32 addr:$src2)),
1685           (OR32rm GR32:$src1, addr:$src2)>;
1686 def : Pat<(or GR64:$src1, (loadi64 addr:$src2)),
1687           (OR64rm GR64:$src1, addr:$src2)>;
1688
1689 // or reg/imm
1690 def : Pat<(or GR8:$src1 , imm:$src2), (OR8ri  GR8 :$src1, imm:$src2)>;
1691 def : Pat<(or GR16:$src1, imm:$src2), (OR16ri GR16:$src1, imm:$src2)>;
1692 def : Pat<(or GR32:$src1, imm:$src2), (OR32ri GR32:$src1, imm:$src2)>;
1693 def : Pat<(or GR16:$src1, i16immSExt8:$src2),
1694           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1695 def : Pat<(or GR32:$src1, i32immSExt8:$src2),
1696           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1697 def : Pat<(or GR64:$src1, i64immSExt8:$src2),
1698           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1699 def : Pat<(or GR64:$src1, i64immSExt32:$src2),
1700           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1701
1702 // xor reg/reg
1703 def : Pat<(xor GR8 :$src1, GR8 :$src2), (XOR8rr  GR8 :$src1, GR8 :$src2)>;
1704 def : Pat<(xor GR16:$src1, GR16:$src2), (XOR16rr GR16:$src1, GR16:$src2)>;
1705 def : Pat<(xor GR32:$src1, GR32:$src2), (XOR32rr GR32:$src1, GR32:$src2)>;
1706 def : Pat<(xor GR64:$src1, GR64:$src2), (XOR64rr GR64:$src1, GR64:$src2)>;
1707
1708 // xor reg/mem
1709 def : Pat<(xor GR8:$src1, (loadi8 addr:$src2)),
1710           (XOR8rm GR8:$src1, addr:$src2)>;
1711 def : Pat<(xor GR16:$src1, (loadi16 addr:$src2)),
1712           (XOR16rm GR16:$src1, addr:$src2)>;
1713 def : Pat<(xor GR32:$src1, (loadi32 addr:$src2)),
1714           (XOR32rm GR32:$src1, addr:$src2)>;
1715 def : Pat<(xor GR64:$src1, (loadi64 addr:$src2)),
1716           (XOR64rm GR64:$src1, addr:$src2)>;
1717
1718 // xor reg/imm
1719 def : Pat<(xor GR8:$src1, imm:$src2),
1720           (XOR8ri GR8:$src1, imm:$src2)>;
1721 def : Pat<(xor GR16:$src1, imm:$src2),
1722           (XOR16ri GR16:$src1, imm:$src2)>;
1723 def : Pat<(xor GR32:$src1, imm:$src2),
1724           (XOR32ri GR32:$src1, imm:$src2)>;
1725 def : Pat<(xor GR16:$src1, i16immSExt8:$src2),
1726           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1727 def : Pat<(xor GR32:$src1, i32immSExt8:$src2),
1728           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1729 def : Pat<(xor GR64:$src1, i64immSExt8:$src2),
1730           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1731 def : Pat<(xor GR64:$src1, i64immSExt32:$src2),
1732           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1733
1734 // and reg/reg
1735 def : Pat<(and GR8 :$src1, GR8 :$src2), (AND8rr  GR8 :$src1, GR8 :$src2)>;
1736 def : Pat<(and GR16:$src1, GR16:$src2), (AND16rr GR16:$src1, GR16:$src2)>;
1737 def : Pat<(and GR32:$src1, GR32:$src2), (AND32rr GR32:$src1, GR32:$src2)>;
1738 def : Pat<(and GR64:$src1, GR64:$src2), (AND64rr GR64:$src1, GR64:$src2)>;
1739
1740 // and reg/mem
1741 def : Pat<(and GR8:$src1, (loadi8 addr:$src2)),
1742           (AND8rm GR8:$src1, addr:$src2)>;
1743 def : Pat<(and GR16:$src1, (loadi16 addr:$src2)),
1744           (AND16rm GR16:$src1, addr:$src2)>;
1745 def : Pat<(and GR32:$src1, (loadi32 addr:$src2)),
1746           (AND32rm GR32:$src1, addr:$src2)>;
1747 def : Pat<(and GR64:$src1, (loadi64 addr:$src2)),
1748           (AND64rm GR64:$src1, addr:$src2)>;
1749
1750 // and reg/imm
1751 def : Pat<(and GR8:$src1, imm:$src2),
1752           (AND8ri GR8:$src1, imm:$src2)>;
1753 def : Pat<(and GR16:$src1, imm:$src2),
1754           (AND16ri GR16:$src1, imm:$src2)>;
1755 def : Pat<(and GR32:$src1, imm:$src2),
1756           (AND32ri GR32:$src1, imm:$src2)>;
1757 def : Pat<(and GR16:$src1, i16immSExt8:$src2),
1758           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
1759 def : Pat<(and GR32:$src1, i32immSExt8:$src2),
1760           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
1761 def : Pat<(and GR64:$src1, i64immSExt8:$src2),
1762           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
1763 def : Pat<(and GR64:$src1, i64immSExt32:$src2),
1764           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
1765
1766 // Bit scan instruction patterns to match explicit zero-undef behavior.
1767 def : Pat<(cttz_zero_undef GR16:$src), (BSF16rr GR16:$src)>;
1768 def : Pat<(cttz_zero_undef GR32:$src), (BSF32rr GR32:$src)>;
1769 def : Pat<(cttz_zero_undef GR64:$src), (BSF64rr GR64:$src)>;
1770 def : Pat<(cttz_zero_undef (loadi16 addr:$src)), (BSF16rm addr:$src)>;
1771 def : Pat<(cttz_zero_undef (loadi32 addr:$src)), (BSF32rm addr:$src)>;
1772 def : Pat<(cttz_zero_undef (loadi64 addr:$src)), (BSF64rm addr:$src)>;
1773
1774 // When HasMOVBE is enabled it is possible to get a non-legalized
1775 // register-register 16 bit bswap. This maps it to a ROL instruction.
1776 let Predicates = [HasMOVBE] in {
1777  def : Pat<(bswap GR16:$src), (ROL16ri GR16:$src, (i8 8))>;
1778 }