lib/Target/X86/X86InstrArithmetic.td

   1 //===-- X86InstrArithmetic.td - Integer Arithmetic Instrs --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the integer arithmetic instructions in the X86
  11 // architecture.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // LEA - Load Effective Address
  17
  18 let neverHasSideEffects = 1 in
  19 def LEA16r   : I<0x8D, MRMSrcMem,
  20                  (outs GR16:$dst), (ins i32mem:$src),
  21                  "lea{w}\t{$src|$dst}, {$dst|$src}", [], IIC_LEA_16>, OpSize;
  22 let isReMaterializable = 1 in
  23 def LEA32r   : I<0x8D, MRMSrcMem,
  24                  (outs GR32:$dst), (ins i32mem:$src),
  25                  "lea{l}\t{$src|$dst}, {$dst|$src}",
  26                  [(set GR32:$dst, lea32addr:$src)], IIC_LEA>,
  27                  Requires<[In32BitMode]>;
  28
  29 def LEA64_32r : I<0x8D, MRMSrcMem,
  30                   (outs GR32:$dst), (ins lea64_32mem:$src),
  31                   "lea{l}\t{$src|$dst}, {$dst|$src}",
  32                   [(set GR32:$dst, lea32addr:$src)], IIC_LEA>,
  33                   Requires<[In64BitMode]>;
  34
  35 let isReMaterializable = 1 in
  36 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
  37                   "lea{q}\t{$src|$dst}, {$dst|$src}",
  38                   [(set GR64:$dst, lea64addr:$src)], IIC_LEA>;
  39
  40
  41
  42 //===----------------------------------------------------------------------===//
  43 //  Fixed-Register Multiplication and Division Instructions.
  44 //
  45
  46 // Extra precision multiplication
  47
  48 // AL is really implied by AX, but the registers in Defs must match the
  49 // SDNode results (i8, i32).
  50 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  51 def MUL8r  : I<0xF6, MRM4r, (outs),  (ins GR8:$src), "mul{b}\t$src",
  52                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  53                // This probably ought to be moved to a def : Pat<> if the
  54                // syntax can be accepted.
  55                [(set AL, (mul AL, GR8:$src)),
  56                 (implicit EFLAGS)], IIC_MUL8>;     // AL,AH = AL*GR8
  57
  58 let Defs = [AX,DX,EFLAGS], Uses = [AX], neverHasSideEffects = 1 in
  59 def MUL16r : I<0xF7, MRM4r, (outs),  (ins GR16:$src),
  60                "mul{w}\t$src",
  61                [], IIC_MUL16_REG>, OpSize;    // AX,DX = AX*GR16
  62
  63 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX], neverHasSideEffects = 1 in
  64 def MUL32r : I<0xF7, MRM4r, (outs),  (ins GR32:$src),
  65                "mul{l}\t$src",   // EAX,EDX = EAX*GR32
  66                [/*(set EAX, EDX, EFLAGS, (X86umul_flag EAX, GR32:$src))*/],
  67                IIC_MUL32_REG>;
  68 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in
  69 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
  70                 "mul{q}\t$src",          // RAX,RDX = RAX*GR64
  71                 [/*(set RAX, RDX, EFLAGS, (X86umul_flag RAX, GR64:$src))*/],
  72                 IIC_MUL64>;
  73
  74 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
  75 def MUL8m  : I<0xF6, MRM4m, (outs), (ins i8mem :$src),
  76                "mul{b}\t$src",
  77                // FIXME: Used for 8-bit mul, ignore result upper 8 bits.
  78                // This probably ought to be moved to a def : Pat<> if the
  79                // syntax can be accepted.
  80                [(set AL, (mul AL, (loadi8 addr:$src))),
  81                 (implicit EFLAGS)], IIC_MUL8>;   // AL,AH = AL*[mem8]
  82
  83 let mayLoad = 1, neverHasSideEffects = 1 in {
  84 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
  85 def MUL16m : I<0xF7, MRM4m, (outs), (ins i16mem:$src),
  86                "mul{w}\t$src",
  87                [], IIC_MUL16_MEM>, OpSize; // AX,DX = AX*[mem16]
  88
  89 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
  90 def MUL32m : I<0xF7, MRM4m, (outs), (ins i32mem:$src),
  91               "mul{l}\t$src",
  92               [], IIC_MUL32_MEM>;          // EAX,EDX = EAX*[mem32]
  93 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX] in
  94 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
  95                 "mul{q}\t$src", [], IIC_MUL64>;   // RAX,RDX = RAX*[mem64]
  96 }
  97
  98 let neverHasSideEffects = 1 in {
  99 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 100 def IMUL8r  : I<0xF6, MRM5r, (outs),  (ins GR8:$src), "imul{b}\t$src", [],
 101               IIC_IMUL8>; // AL,AH = AL*GR8
 102 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 103 def IMUL16r : I<0xF7, MRM5r, (outs),  (ins GR16:$src), "imul{w}\t$src", [],
 104               IIC_IMUL16_RR>, OpSize;    // AX,DX = AX*GR16
 105 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 106 def IMUL32r : I<0xF7, MRM5r, (outs),  (ins GR32:$src), "imul{l}\t$src", [],
 107               IIC_IMUL32_RR>; // EAX,EDX = EAX*GR32
 108 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX] in
 109 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src), "imul{q}\t$src", [],
 110               IIC_IMUL64_RR>; // RAX,RDX = RAX*GR64
 111
 112 let mayLoad = 1 in {
 113 let Defs = [AL,EFLAGS,AX], Uses = [AL] in
 114 def IMUL8m  : I<0xF6, MRM5m, (outs), (ins i8mem :$src),
 115                 "imul{b}\t$src", [], IIC_IMUL8>;    // AL,AH = AL*[mem8]
 116 let Defs = [AX,DX,EFLAGS], Uses = [AX] in
 117 def IMUL16m : I<0xF7, MRM5m, (outs), (ins i16mem:$src),
 118                 "imul{w}\t$src", [], IIC_IMUL16_MEM>, OpSize;
 119                 // AX,DX = AX*[mem16]
 120 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX] in
 121 def IMUL32m : I<0xF7, MRM5m, (outs), (ins i32mem:$src),
 122                 "imul{l}\t$src", [], IIC_IMUL32_MEM>;  // EAX,EDX = EAX*[mem32]
 123 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX] in
 124 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 125                  "imul{q}\t$src", [], IIC_IMUL64>;  // RAX,RDX = RAX*[mem64]
 126 }
 127 } // neverHasSideEffects
 128
 129
 130 let Defs = [EFLAGS] in {
 131 let Constraints = "$src1 = $dst" in {
 132
 133 let isCommutable = 1 in {  // X = IMUL Y, Z --> X = IMUL Z, Y
 134 // Register-Register Signed Integer Multiply
 135 def IMUL16rr : I<0xAF, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src1,GR16:$src2),
 136                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 137                  [(set GR16:$dst, EFLAGS,
 138                        (X86smul_flag GR16:$src1, GR16:$src2))], IIC_IMUL16_RR>,
 139                        TB, OpSize;
 140 def IMUL32rr : I<0xAF, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src1,GR32:$src2),
 141                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 142                  [(set GR32:$dst, EFLAGS,
 143                        (X86smul_flag GR32:$src1, GR32:$src2))], IIC_IMUL32_RR>,
 144                  TB;
 145 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 146                                    (ins GR64:$src1, GR64:$src2),
 147                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 148                   [(set GR64:$dst, EFLAGS,
 149                         (X86smul_flag GR64:$src1, GR64:$src2))], IIC_IMUL64_RR>,
 150                  TB;
 151 }
 152
 153 // Register-Memory Signed Integer Multiply
 154 def IMUL16rm : I<0xAF, MRMSrcMem, (outs GR16:$dst),
 155                                   (ins GR16:$src1, i16mem:$src2),
 156                  "imul{w}\t{$src2, $dst|$dst, $src2}",
 157                  [(set GR16:$dst, EFLAGS,
 158                        (X86smul_flag GR16:$src1, (load addr:$src2)))],
 159                        IIC_IMUL16_RM>,
 160                TB, OpSize;
 161 def IMUL32rm : I<0xAF, MRMSrcMem, (outs GR32:$dst),
 162                  (ins GR32:$src1, i32mem:$src2),
 163                  "imul{l}\t{$src2, $dst|$dst, $src2}",
 164                  [(set GR32:$dst, EFLAGS,
 165                        (X86smul_flag GR32:$src1, (load addr:$src2)))],
 166                        IIC_IMUL32_RM>,
 167                TB;
 168 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 169                                    (ins GR64:$src1, i64mem:$src2),
 170                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 171                   [(set GR64:$dst, EFLAGS,
 172                         (X86smul_flag GR64:$src1, (load addr:$src2)))],
 173                         IIC_IMUL64_RM>,
 174                TB;
 175 } // Constraints = "$src1 = $dst"
 176
 177 } // Defs = [EFLAGS]
 178
 179 // Surprisingly enough, these are not two address instructions!
 180 let Defs = [EFLAGS] in {
 181 // Register-Integer Signed Integer Multiply
 182 def IMUL16rri  : Ii16<0x69, MRMSrcReg,                      // GR16 = GR16*I16
 183                       (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
 184                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 185                       [(set GR16:$dst, EFLAGS,
 186                             (X86smul_flag GR16:$src1, imm:$src2))],
 187                             IIC_IMUL16_RRI>, OpSize;
 188 def IMUL16rri8 : Ii8<0x6B, MRMSrcReg,                       // GR16 = GR16*I8
 189                      (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
 190                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 191                      [(set GR16:$dst, EFLAGS,
 192                            (X86smul_flag GR16:$src1, i16immSExt8:$src2))],
 193                            IIC_IMUL16_RRI>,
 194                  OpSize;
 195 def IMUL32rri  : Ii32<0x69, MRMSrcReg,                      // GR32 = GR32*I32
 196                       (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
 197                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 198                       [(set GR32:$dst, EFLAGS,
 199                             (X86smul_flag GR32:$src1, imm:$src2))],
 200                             IIC_IMUL32_RRI>;
 201 def IMUL32rri8 : Ii8<0x6B, MRMSrcReg,                       // GR32 = GR32*I8
 202                      (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
 203                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 204                      [(set GR32:$dst, EFLAGS,
 205                            (X86smul_flag GR32:$src1, i32immSExt8:$src2))],
 206                            IIC_IMUL32_RRI>;
 207 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 208                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 209                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 210                        [(set GR64:$dst, EFLAGS,
 211                              (X86smul_flag GR64:$src1, i64immSExt32:$src2))],
 212                              IIC_IMUL64_RRI>;
 213 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 214                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 215                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 216                       [(set GR64:$dst, EFLAGS,
 217                             (X86smul_flag GR64:$src1, i64immSExt8:$src2))],
 218                             IIC_IMUL64_RRI>;
 219
 220
 221 // Memory-Integer Signed Integer Multiply
 222 def IMUL16rmi  : Ii16<0x69, MRMSrcMem,                     // GR16 = [mem16]*I16
 223                       (outs GR16:$dst), (ins i16mem:$src1, i16imm:$src2),
 224                       "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 225                       [(set GR16:$dst, EFLAGS,
 226                             (X86smul_flag (load addr:$src1), imm:$src2))],
 227                             IIC_IMUL16_RMI>,
 228                  OpSize;
 229 def IMUL16rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR16 = [mem16]*I8
 230                      (outs GR16:$dst), (ins i16mem:$src1, i16i8imm :$src2),
 231                      "imul{w}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 232                      [(set GR16:$dst, EFLAGS,
 233                            (X86smul_flag (load addr:$src1),
 234                                          i16immSExt8:$src2))], IIC_IMUL16_RMI>,
 235                                          OpSize;
 236 def IMUL32rmi  : Ii32<0x69, MRMSrcMem,                     // GR32 = [mem32]*I32
 237                       (outs GR32:$dst), (ins i32mem:$src1, i32imm:$src2),
 238                       "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 239                       [(set GR32:$dst, EFLAGS,
 240                             (X86smul_flag (load addr:$src1), imm:$src2))],
 241                             IIC_IMUL32_RMI>;
 242 def IMUL32rmi8 : Ii8<0x6B, MRMSrcMem,                       // GR32 = [mem32]*I8
 243                      (outs GR32:$dst), (ins i32mem:$src1, i32i8imm: $src2),
 244                      "imul{l}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 245                      [(set GR32:$dst, EFLAGS,
 246                            (X86smul_flag (load addr:$src1),
 247                                          i32immSExt8:$src2))],
 248                                          IIC_IMUL32_RMI>;
 249 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 250                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 251                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 252                         [(set GR64:$dst, EFLAGS,
 253                               (X86smul_flag (load addr:$src1),
 254                                             i64immSExt32:$src2))],
 255                                             IIC_IMUL64_RMI>;
 256 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 257                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 258                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 259                       [(set GR64:$dst, EFLAGS,
 260                             (X86smul_flag (load addr:$src1),
 261                                           i64immSExt8:$src2))],
 262                                           IIC_IMUL64_RMI>;
 263 } // Defs = [EFLAGS]
 264
 265
 266
 267
 268 // unsigned division/remainder
 269 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 270 def DIV8r  : I<0xF6, MRM6r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 271                "div{b}\t$src", [], IIC_DIV8_REG>;
 272 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 273 def DIV16r : I<0xF7, MRM6r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 274                "div{w}\t$src", [], IIC_DIV16>, OpSize;
 275 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 276 def DIV32r : I<0xF7, MRM6r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 277                "div{l}\t$src", [], IIC_DIV32>;
 278 // RDX:RAX/r64 = RAX,RDX
 279 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 280 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),
 281                 "div{q}\t$src", [], IIC_DIV64>;
 282
 283 let mayLoad = 1 in {
 284 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 285 def DIV8m  : I<0xF6, MRM6m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 286                "div{b}\t$src", [], IIC_DIV8_MEM>;
 287 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 288 def DIV16m : I<0xF7, MRM6m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 289                "div{w}\t$src", [], IIC_DIV16>, OpSize;
 290 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 291 def DIV32m : I<0xF7, MRM6m, (outs), (ins i32mem:$src),
 292                "div{l}\t$src", [], IIC_DIV32>;
 293 // RDX:RAX/[mem64] = RAX,RDX
 294 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 295 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),
 296                 "div{q}\t$src", [], IIC_DIV64>;
 297 }
 298
 299 // Signed division/remainder.
 300 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 301 def IDIV8r : I<0xF6, MRM7r, (outs),  (ins GR8:$src),    // AX/r8 = AL,AH
 302                "idiv{b}\t$src", [], IIC_IDIV8>;
 303 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 304 def IDIV16r: I<0xF7, MRM7r, (outs),  (ins GR16:$src),   // DX:AX/r16 = AX,DX
 305                "idiv{w}\t$src", [], IIC_IDIV16>, OpSize;
 306 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in
 307 def IDIV32r: I<0xF7, MRM7r, (outs),  (ins GR32:$src),   // EDX:EAX/r32 = EAX,EDX
 308                "idiv{l}\t$src", [], IIC_IDIV32>;
 309 // RDX:RAX/r64 = RAX,RDX
 310 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in
 311 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),
 312                 "idiv{q}\t$src", [], IIC_IDIV64>;
 313
 314 let mayLoad = 1 in {
 315 let Defs = [AL,EFLAGS,AX], Uses = [AX] in
 316 def IDIV8m : I<0xF6, MRM7m, (outs), (ins i8mem:$src),   // AX/[mem8] = AL,AH
 317                "idiv{b}\t$src", [], IIC_IDIV8>;
 318 let Defs = [AX,DX,EFLAGS], Uses = [AX,DX] in
 319 def IDIV16m: I<0xF7, MRM7m, (outs), (ins i16mem:$src),  // DX:AX/[mem16] = AX,DX
 320                "idiv{w}\t$src", [], IIC_IDIV16>, OpSize;
 321 let Defs = [EAX,EDX,EFLAGS], Uses = [EAX,EDX] in    // EDX:EAX/[mem32] = EAX,EDX
 322 def IDIV32m: I<0xF7, MRM7m, (outs), (ins i32mem:$src),
 323                "idiv{l}\t$src", [], IIC_IDIV32>;
 324 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in // RDX:RAX/[mem64] = RAX,RDX
 325 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),
 326                 "idiv{q}\t$src", [], IIC_IDIV64>;
 327 }
 328
 329 //===----------------------------------------------------------------------===//
 330 //  Two address Instructions.
 331 //
 332
 333 // unary instructions
 334 let CodeSize = 2 in {
 335 let Defs = [EFLAGS] in {
 336 let Constraints = "$src1 = $dst" in {
 337 def NEG8r  : I<0xF6, MRM3r, (outs GR8 :$dst), (ins GR8 :$src1),
 338                "neg{b}\t$dst",
 339                [(set GR8:$dst, (ineg GR8:$src1)),
 340                 (implicit EFLAGS)], IIC_UNARY_REG>;
 341 def NEG16r : I<0xF7, MRM3r, (outs GR16:$dst), (ins GR16:$src1),
 342                "neg{w}\t$dst",
 343                [(set GR16:$dst, (ineg GR16:$src1)),
 344                 (implicit EFLAGS)], IIC_UNARY_REG>, OpSize;
 345 def NEG32r : I<0xF7, MRM3r, (outs GR32:$dst), (ins GR32:$src1),
 346                "neg{l}\t$dst",
 347                [(set GR32:$dst, (ineg GR32:$src1)),
 348                 (implicit EFLAGS)], IIC_UNARY_REG>;
 349 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src1), "neg{q}\t$dst",
 350                 [(set GR64:$dst, (ineg GR64:$src1)),
 351                  (implicit EFLAGS)], IIC_UNARY_REG>;
 352 } // Constraints = "$src1 = $dst"
 353
 354 def NEG8m  : I<0xF6, MRM3m, (outs), (ins i8mem :$dst),
 355                "neg{b}\t$dst",
 356                [(store (ineg (loadi8 addr:$dst)), addr:$dst),
 357                 (implicit EFLAGS)], IIC_UNARY_MEM>;
 358 def NEG16m : I<0xF7, MRM3m, (outs), (ins i16mem:$dst),
 359                "neg{w}\t$dst",
 360                [(store (ineg (loadi16 addr:$dst)), addr:$dst),
 361                 (implicit EFLAGS)], IIC_UNARY_MEM>, OpSize;
 362 def NEG32m : I<0xF7, MRM3m, (outs), (ins i32mem:$dst),
 363                "neg{l}\t$dst",
 364                [(store (ineg (loadi32 addr:$dst)), addr:$dst),
 365                 (implicit EFLAGS)], IIC_UNARY_MEM>;
 366 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 367                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 368                  (implicit EFLAGS)], IIC_UNARY_MEM>;
 369 } // Defs = [EFLAGS]
 370
 371
 372 // Note: NOT does not set EFLAGS!
 373
 374 let Constraints = "$src1 = $dst" in {
 375 // Match xor -1 to not. Favors these over a move imm + xor to save code size.
 376 let AddedComplexity = 15 in {
 377 def NOT8r  : I<0xF6, MRM2r, (outs GR8 :$dst), (ins GR8 :$src1),
 378                "not{b}\t$dst",
 379                [(set GR8:$dst, (not GR8:$src1))], IIC_UNARY_REG>;
 380 def NOT16r : I<0xF7, MRM2r, (outs GR16:$dst), (ins GR16:$src1),
 381                "not{w}\t$dst",
 382                [(set GR16:$dst, (not GR16:$src1))], IIC_UNARY_REG>, OpSize;
 383 def NOT32r : I<0xF7, MRM2r, (outs GR32:$dst), (ins GR32:$src1),
 384                "not{l}\t$dst",
 385                [(set GR32:$dst, (not GR32:$src1))], IIC_UNARY_REG>;
 386 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src1), "not{q}\t$dst",
 387                 [(set GR64:$dst, (not GR64:$src1))], IIC_UNARY_REG>;
 388 }
 389 } // Constraints = "$src1 = $dst"
 390
 391 def NOT8m  : I<0xF6, MRM2m, (outs), (ins i8mem :$dst),
 392                "not{b}\t$dst",
 393                [(store (not (loadi8 addr:$dst)), addr:$dst)], IIC_UNARY_MEM>;
 394 def NOT16m : I<0xF7, MRM2m, (outs), (ins i16mem:$dst),
 395                "not{w}\t$dst",
 396                [(store (not (loadi16 addr:$dst)), addr:$dst)], IIC_UNARY_MEM>,
 397                OpSize;
 398 def NOT32m : I<0xF7, MRM2m, (outs), (ins i32mem:$dst),
 399                "not{l}\t$dst",
 400                [(store (not (loadi32 addr:$dst)), addr:$dst)], IIC_UNARY_MEM>;
 401 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 402                 [(store (not (loadi64 addr:$dst)), addr:$dst)], IIC_UNARY_MEM>;
 403 } // CodeSize
 404
 405 // TODO: inc/dec is slow for P4, but fast for Pentium-M.
 406 let Defs = [EFLAGS] in {
 407 let Constraints = "$src1 = $dst" in {
 408 let CodeSize = 2 in
 409 def INC8r  : I<0xFE, MRM0r, (outs GR8 :$dst), (ins GR8 :$src1),
 410                "inc{b}\t$dst",
 411                [(set GR8:$dst, EFLAGS, (X86inc_flag GR8:$src1))],
 412                IIC_UNARY_REG>;
 413
 414 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {  // Can xform into LEA.
 415 def INC16r : I<0x40, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 416                "inc{w}\t$dst",
 417                [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))], IIC_UNARY_REG>,
 418              OpSize, Requires<[In32BitMode]>;
 419 def INC32r : I<0x40, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 420                "inc{l}\t$dst",
 421                [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))],
 422                IIC_UNARY_REG>,
 423              Requires<[In32BitMode]>;
 424 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src1), "inc{q}\t$dst",
 425                 [(set GR64:$dst, EFLAGS, (X86inc_flag GR64:$src1))],
 426                 IIC_UNARY_REG>;
 427 } // isConvertibleToThreeAddress = 1, CodeSize = 1
 428
 429
 430 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 431 let isConvertibleToThreeAddress = 1, CodeSize = 2 in {
 432 // Can transform into LEA.
 433 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src1),
 434                   "inc{w}\t$dst",
 435                   [(set GR16:$dst, EFLAGS, (X86inc_flag GR16:$src1))],
 436                   IIC_UNARY_REG>,
 437                 OpSize, Requires<[In64BitMode]>;
 438 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src1),
 439                   "inc{l}\t$dst",
 440                   [(set GR32:$dst, EFLAGS, (X86inc_flag GR32:$src1))],
 441                   IIC_UNARY_REG>,
 442                 Requires<[In64BitMode]>;
 443 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src1),
 444                   "dec{w}\t$dst",
 445                   [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))],
 446                   IIC_UNARY_REG>,
 447                 OpSize, Requires<[In64BitMode]>;
 448 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src1),
 449                   "dec{l}\t$dst",
 450                   [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))],
 451                   IIC_UNARY_REG>,
 452                 Requires<[In64BitMode]>;
 453 } // isConvertibleToThreeAddress = 1, CodeSize = 2
 454
 455 } // Constraints = "$src1 = $dst"
 456
 457 let CodeSize = 2 in {
 458   def INC8m  : I<0xFE, MRM0m, (outs), (ins i8mem :$dst), "inc{b}\t$dst",
 459                [(store (add (loadi8 addr:$dst), 1), addr:$dst),
 460                 (implicit EFLAGS)], IIC_UNARY_MEM>;
 461   def INC16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 462                [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 463                 (implicit EFLAGS)], IIC_UNARY_MEM>,
 464                OpSize, Requires<[In32BitMode]>;
 465   def INC32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 466                [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 467                 (implicit EFLAGS)], IIC_UNARY_MEM>,
 468                Requires<[In32BitMode]>;
 469   def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 470                   [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 471                    (implicit EFLAGS)], IIC_UNARY_MEM>;
 472
 473 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 474 // how to unfold them.
 475 // FIXME: What is this for??
 476 def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 477                   [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 478                     (implicit EFLAGS)], IIC_UNARY_MEM>,
 479                 OpSize, Requires<[In64BitMode]>;
 480 def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 481                   [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 482                     (implicit EFLAGS)], IIC_UNARY_MEM>,
 483                 Requires<[In64BitMode]>;
 484 def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 485                   [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 486                     (implicit EFLAGS)], IIC_UNARY_MEM>,
 487                 OpSize, Requires<[In64BitMode]>;
 488 def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 489                   [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 490                     (implicit EFLAGS)], IIC_UNARY_MEM>,
 491                 Requires<[In64BitMode]>;
 492 } // CodeSize = 2
 493
 494 let Constraints = "$src1 = $dst" in {
 495 let CodeSize = 2 in
 496 def DEC8r  : I<0xFE, MRM1r, (outs GR8 :$dst), (ins GR8 :$src1),
 497                "dec{b}\t$dst",
 498                [(set GR8:$dst, EFLAGS, (X86dec_flag GR8:$src1))],
 499                IIC_UNARY_REG>;
 500 let isConvertibleToThreeAddress = 1, CodeSize = 1 in {   // Can xform into LEA.
 501 def DEC16r : I<0x48, AddRegFrm, (outs GR16:$dst), (ins GR16:$src1),
 502                "dec{w}\t$dst",
 503                [(set GR16:$dst, EFLAGS, (X86dec_flag GR16:$src1))],
 504                IIC_UNARY_REG>,
 505              OpSize, Requires<[In32BitMode]>;
 506 def DEC32r : I<0x48, AddRegFrm, (outs GR32:$dst), (ins GR32:$src1),
 507                "dec{l}\t$dst",
 508                [(set GR32:$dst, EFLAGS, (X86dec_flag GR32:$src1))],
 509                IIC_UNARY_REG>,
 510              Requires<[In32BitMode]>;
 511 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src1), "dec{q}\t$dst",
 512                 [(set GR64:$dst, EFLAGS, (X86dec_flag GR64:$src1))],
 513                 IIC_UNARY_REG>;
 514 } // CodeSize = 2
 515 } // Constraints = "$src1 = $dst"
 516
 517
 518 let CodeSize = 2 in {
 519   def DEC8m  : I<0xFE, MRM1m, (outs), (ins i8mem :$dst), "dec{b}\t$dst",
 520                [(store (add (loadi8 addr:$dst), -1), addr:$dst),
 521                 (implicit EFLAGS)], IIC_UNARY_MEM>;
 522   def DEC16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 523                [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 524                 (implicit EFLAGS)], IIC_UNARY_MEM>,
 525                OpSize, Requires<[In32BitMode]>;
 526   def DEC32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 527                [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 528                 (implicit EFLAGS)], IIC_UNARY_MEM>,
 529                Requires<[In32BitMode]>;
 530   def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 531                   [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 532                    (implicit EFLAGS)], IIC_UNARY_MEM>;
 533 } // CodeSize = 2
 534 } // Defs = [EFLAGS]
 535
 536
 537 /// X86TypeInfo - This is a bunch of information that describes relevant X86
 538 /// information about value types.  For example, it can tell you what the
 539 /// register class and preferred load to use.
 540 class X86TypeInfo<ValueType vt, string instrsuffix, RegisterClass regclass,
 541                   PatFrag loadnode, X86MemOperand memoperand, ImmType immkind,
 542                   Operand immoperand, SDPatternOperator immoperator,
 543                   Operand imm8operand, SDPatternOperator imm8operator,
 544                   bit hasOddOpcode, bit hasOpSizePrefix, bit hasREX_WPrefix> {
 545   /// VT - This is the value type itself.
 546   ValueType VT = vt;
 547
 548   /// InstrSuffix - This is the suffix used on instructions with this type.  For
 549   /// example, i8 -> "b", i16 -> "w", i32 -> "l", i64 -> "q".
 550   string InstrSuffix = instrsuffix;
 551
 552   /// RegClass - This is the register class associated with this type.  For
 553   /// example, i8 -> GR8, i16 -> GR16, i32 -> GR32, i64 -> GR64.
 554   RegisterClass RegClass = regclass;
 555
 556   /// LoadNode - This is the load node associated with this type.  For
 557   /// example, i8 -> loadi8, i16 -> loadi16, i32 -> loadi32, i64 -> loadi64.
 558   PatFrag LoadNode = loadnode;
 559
 560   /// MemOperand - This is the memory operand associated with this type.  For
 561   /// example, i8 -> i8mem, i16 -> i16mem, i32 -> i32mem, i64 -> i64mem.
 562   X86MemOperand MemOperand = memoperand;
 563
 564   /// ImmEncoding - This is the encoding of an immediate of this type.  For
 565   /// example, i8 -> Imm8, i16 -> Imm16, i32 -> Imm32.  Note that i64 -> Imm32
 566   /// since the immediate fields of i64 instructions is a 32-bit sign extended
 567   /// value.
 568   ImmType ImmEncoding = immkind;
 569
 570   /// ImmOperand - This is the operand kind of an immediate of this type.  For
 571   /// example, i8 -> i8imm, i16 -> i16imm, i32 -> i32imm.  Note that i64 ->
 572   /// i64i32imm since the immediate fields of i64 instructions is a 32-bit sign
 573   /// extended value.
 574   Operand ImmOperand = immoperand;
 575
 576   /// ImmOperator - This is the operator that should be used to match an
 577   /// immediate of this kind in a pattern (e.g. imm, or i64immSExt32).
 578   SDPatternOperator ImmOperator = immoperator;
 579
 580   /// Imm8Operand - This is the operand kind to use for an imm8 of this type.
 581   /// For example, i8 -> <invalid>, i16 -> i16i8imm, i32 -> i32i8imm.  This is
 582   /// only used for instructions that have a sign-extended imm8 field form.
 583   Operand Imm8Operand = imm8operand;
 584
 585   /// Imm8Operator - This is the operator that should be used to match an 8-bit
 586   /// sign extended immediate of this kind in a pattern (e.g. imm16immSExt8).
 587   SDPatternOperator Imm8Operator = imm8operator;
 588
 589   /// HasOddOpcode - This bit is true if the instruction should have an odd (as
 590   /// opposed to even) opcode.  Operations on i8 are usually even, operations on
 591   /// other datatypes are odd.
 592   bit HasOddOpcode = hasOddOpcode;
 593
 594   /// HasOpSizePrefix - This bit is set to true if the instruction should have
 595   /// the 0x66 operand size prefix.  This is set for i16 types.
 596   bit HasOpSizePrefix = hasOpSizePrefix;
 597
 598   /// HasREX_WPrefix - This bit is set to true if the instruction should have
 599   /// the 0x40 REX prefix.  This is set for i64 types.
 600   bit HasREX_WPrefix = hasREX_WPrefix;
 601 }
 602
 603 def invalid_node : SDNode<"<<invalid_node>>", SDTIntLeaf,[],"<<invalid_node>>">;
 604
 605
 606 def Xi8  : X86TypeInfo<i8 , "b", GR8 , loadi8 , i8mem ,
 607                        Imm8 , i8imm ,    imm,          i8imm   , invalid_node,
 608                        0, 0, 0>;
 609 def Xi16 : X86TypeInfo<i16, "w", GR16, loadi16, i16mem,
 610                        Imm16, i16imm,    imm,          i16i8imm, i16immSExt8,
 611                        1, 1, 0>;
 612 def Xi32 : X86TypeInfo<i32, "l", GR32, loadi32, i32mem,
 613                        Imm32, i32imm,    imm,          i32i8imm, i32immSExt8,
 614                        1, 0, 0>;
 615 def Xi64 : X86TypeInfo<i64, "q", GR64, loadi64, i64mem,
 616                        Imm32, i64i32imm, i64immSExt32, i64i8imm, i64immSExt8,
 617                        1, 0, 1>;
 618
 619 /// ITy - This instruction base class takes the type info for the instruction.
 620 /// Using this, it:
 621 /// 1. Concatenates together the instruction mnemonic with the appropriate
 622 ///    suffix letter, a tab, and the arguments.
 623 /// 2. Infers whether the instruction should have a 0x66 prefix byte.
 624 /// 3. Infers whether the instruction should have a 0x40 REX_W prefix.
 625 /// 4. Infers whether the low bit of the opcode should be 0 (for i8 operations)
 626 ///    or 1 (for i16,i32,i64 operations).
 627 class ITy<bits<8> opcode, Format f, X86TypeInfo typeinfo, dag outs, dag ins,
 628           string mnemonic, string args, list<dag> pattern,
 629           InstrItinClass itin = IIC_BIN_NONMEM>
 630   : I<{opcode{7}, opcode{6}, opcode{5}, opcode{4},
 631        opcode{3}, opcode{2}, opcode{1}, typeinfo.HasOddOpcode },
 632       f, outs, ins,
 633       !strconcat(mnemonic, "{", typeinfo.InstrSuffix, "}\t", args), pattern,
 634       itin> {
 635
 636   // Infer instruction prefixes from type info.
 637   let hasOpSizePrefix = typeinfo.HasOpSizePrefix;
 638   let hasREX_WPrefix  = typeinfo.HasREX_WPrefix;
 639 }
 640
 641 // BinOpRR - Instructions like "add reg, reg, reg".
 642 class BinOpRR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 643               dag outlist, list<dag> pattern, InstrItinClass itin,
 644               Format f = MRMDestReg>
 645   : ITy<opcode, f, typeinfo, outlist,
 646         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 647         mnemonic, "{$src2, $src1|$src1, $src2}", pattern, itin>;
 648
 649 // BinOpRR_R - Instructions like "add reg, reg, reg", where the pattern has
 650 // just a regclass (no eflags) as a result.
 651 class BinOpRR_R<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 652                 SDNode opnode>
 653   : BinOpRR<opcode, mnemonic, typeinfo, (outs typeinfo.RegClass:$dst),
 654             [(set typeinfo.RegClass:$dst,
 655                   (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))],
 656                   IIC_BIN_NONMEM>;
 657
 658 // BinOpRR_F - Instructions like "cmp reg, Reg", where the pattern has
 659 // just a EFLAGS as a result.
 660 class BinOpRR_F<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 661                 SDPatternOperator opnode, Format f = MRMDestReg>
 662   : BinOpRR<opcode, mnemonic, typeinfo, (outs),
 663             [(set EFLAGS,
 664                   (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))],
 665             IIC_BIN_NONMEM, f>;
 666
 667 // BinOpRR_RF - Instructions like "add reg, reg, reg", where the pattern has
 668 // both a regclass and EFLAGS as a result.
 669 class BinOpRR_RF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 670                  SDNode opnode>
 671   : BinOpRR<opcode, mnemonic, typeinfo, (outs typeinfo.RegClass:$dst),
 672             [(set typeinfo.RegClass:$dst, EFLAGS,
 673                   (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2))],
 674                   IIC_BIN_NONMEM>;
 675
 676 // BinOpRR_RFF - Instructions like "adc reg, reg, reg", where the pattern has
 677 // both a regclass and EFLAGS as a result, and has EFLAGS as input.
 678 class BinOpRR_RFF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 679                   SDNode opnode>
 680   : BinOpRR<opcode, mnemonic, typeinfo, (outs typeinfo.RegClass:$dst),
 681             [(set typeinfo.RegClass:$dst, EFLAGS,
 682                   (opnode typeinfo.RegClass:$src1, typeinfo.RegClass:$src2,
 683                           EFLAGS))], IIC_BIN_NONMEM>;
 684
 685 // BinOpRR_Rev - Instructions like "add reg, reg, reg" (reversed encoding).
 686 class BinOpRR_Rev<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo>
 687   : ITy<opcode, MRMSrcReg, typeinfo,
 688         (outs typeinfo.RegClass:$dst),
 689         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 690         mnemonic, "{$src2, $dst|$dst, $src2}", [], IIC_BIN_NONMEM> {
 691   // The disassembler should know about this, but not the asmparser.
 692   let isCodeGenOnly = 1;
 693   let hasSideEffects = 0;
 694 }
 695
 696 // BinOpRR_F_Rev - Instructions like "cmp reg, reg" (reversed encoding).
 697 class BinOpRR_F_Rev<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo>
 698   : ITy<opcode, MRMSrcReg, typeinfo, (outs),
 699         (ins typeinfo.RegClass:$src1, typeinfo.RegClass:$src2),
 700         mnemonic, "{$src2, $src1|$src1, $src2}", [], IIC_BIN_NONMEM> {
 701   // The disassembler should know about this, but not the asmparser.
 702   let isCodeGenOnly = 1;
 703   let hasSideEffects = 0;
 704 }
 705
 706 // BinOpRM - Instructions like "add reg, reg, [mem]".
 707 class BinOpRM<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 708               dag outlist, list<dag> pattern>
 709   : ITy<opcode, MRMSrcMem, typeinfo, outlist,
 710         (ins typeinfo.RegClass:$src1, typeinfo.MemOperand:$src2),
 711         mnemonic, "{$src2, $src1|$src1, $src2}", pattern, IIC_BIN_NONMEM>;
 712
 713 // BinOpRM_R - Instructions like "add reg, reg, [mem]".
 714 class BinOpRM_R<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 715               SDNode opnode>
 716   : BinOpRM<opcode, mnemonic, typeinfo, (outs typeinfo.RegClass:$dst),
 717             [(set typeinfo.RegClass:$dst,
 718             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 719
 720 // BinOpRM_F - Instructions like "cmp reg, [mem]".
 721 class BinOpRM_F<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 722               SDPatternOperator opnode>
 723   : BinOpRM<opcode, mnemonic, typeinfo, (outs),
 724             [(set EFLAGS,
 725             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 726
 727 // BinOpRM_RF - Instructions like "add reg, reg, [mem]".
 728 class BinOpRM_RF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 729                  SDNode opnode>
 730   : BinOpRM<opcode, mnemonic, typeinfo, (outs typeinfo.RegClass:$dst),
 731             [(set typeinfo.RegClass:$dst, EFLAGS,
 732             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2)))]>;
 733
 734 // BinOpRM_RFF - Instructions like "adc reg, reg, [mem]".
 735 class BinOpRM_RFF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 736                  SDNode opnode>
 737   : BinOpRM<opcode, mnemonic, typeinfo, (outs typeinfo.RegClass:$dst),
 738             [(set typeinfo.RegClass:$dst, EFLAGS,
 739             (opnode typeinfo.RegClass:$src1, (typeinfo.LoadNode addr:$src2),
 740                     EFLAGS))]>;
 741
 742 // BinOpRI - Instructions like "add reg, reg, imm".
 743 class BinOpRI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 744               Format f, dag outlist, list<dag> pattern>
 745   : ITy<opcode, f, typeinfo, outlist,
 746         (ins typeinfo.RegClass:$src1, typeinfo.ImmOperand:$src2),
 747         mnemonic, "{$src2, $src1|$src1, $src2}", pattern, IIC_BIN_NONMEM> {
 748   let ImmT = typeinfo.ImmEncoding;
 749 }
 750
 751 // BinOpRI_R - Instructions like "add reg, reg, imm".
 752 class BinOpRI_R<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 753                 SDNode opnode, Format f>
 754   : BinOpRI<opcode, mnemonic, typeinfo, f, (outs typeinfo.RegClass:$dst),
 755             [(set typeinfo.RegClass:$dst,
 756                 (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2))]>;
 757
 758 // BinOpRI_F - Instructions like "cmp reg, imm".
 759 class BinOpRI_F<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 760                 SDPatternOperator opnode, Format f>
 761   : BinOpRI<opcode, mnemonic, typeinfo, f, (outs),
 762             [(set EFLAGS,
 763                 (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2))]>;
 764
 765 // BinOpRI_RF - Instructions like "add reg, reg, imm".
 766 class BinOpRI_RF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 767                  SDNode opnode, Format f>
 768   : BinOpRI<opcode, mnemonic, typeinfo, f, (outs typeinfo.RegClass:$dst),
 769             [(set typeinfo.RegClass:$dst, EFLAGS,
 770                 (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2))]>;
 771 // BinOpRI_RFF - Instructions like "adc reg, reg, imm".
 772 class BinOpRI_RFF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 773                  SDNode opnode, Format f>
 774   : BinOpRI<opcode, mnemonic, typeinfo, f, (outs typeinfo.RegClass:$dst),
 775             [(set typeinfo.RegClass:$dst, EFLAGS,
 776                 (opnode typeinfo.RegClass:$src1, typeinfo.ImmOperator:$src2,
 777                         EFLAGS))]>;
 778
 779 // BinOpRI8 - Instructions like "add reg, reg, imm8".
 780 class BinOpRI8<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 781                Format f, dag outlist, list<dag> pattern>
 782   : ITy<opcode, f, typeinfo, outlist,
 783         (ins typeinfo.RegClass:$src1, typeinfo.Imm8Operand:$src2),
 784         mnemonic, "{$src2, $src1|$src1, $src2}", pattern, IIC_BIN_NONMEM> {
 785   let ImmT = Imm8; // Always 8-bit immediate.
 786 }
 787
 788 // BinOpRI8_R - Instructions like "add reg, reg, imm8".
 789 class BinOpRI8_R<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 790                   SDNode opnode, Format f>
 791   : BinOpRI8<opcode, mnemonic, typeinfo, f, (outs typeinfo.RegClass:$dst),
 792              [(set typeinfo.RegClass:$dst,
 793                (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2))]>;
 794
 795 // BinOpRI8_F - Instructions like "cmp reg, imm8".
 796 class BinOpRI8_F<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 797                   SDNode opnode, Format f>
 798   : BinOpRI8<opcode, mnemonic, typeinfo, f, (outs),
 799              [(set EFLAGS,
 800                (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2))]>;
 801
 802 // BinOpRI8_RF - Instructions like "add reg, reg, imm8".
 803 class BinOpRI8_RF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 804                   SDNode opnode, Format f>
 805   : BinOpRI8<opcode, mnemonic, typeinfo, f, (outs typeinfo.RegClass:$dst),
 806              [(set typeinfo.RegClass:$dst, EFLAGS,
 807                (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2))]>;
 808
 809 // BinOpRI8_RFF - Instructions like "adc reg, reg, imm8".
 810 class BinOpRI8_RFF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 811                    SDNode opnode, Format f>
 812   : BinOpRI8<opcode, mnemonic, typeinfo, f, (outs typeinfo.RegClass:$dst),
 813              [(set typeinfo.RegClass:$dst, EFLAGS,
 814                (opnode typeinfo.RegClass:$src1, typeinfo.Imm8Operator:$src2,
 815                        EFLAGS))]>;
 816
 817 // BinOpMR - Instructions like "add [mem], reg".
 818 class BinOpMR<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 819               list<dag> pattern>
 820   : ITy<opcode, MRMDestMem, typeinfo,
 821         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.RegClass:$src),
 822         mnemonic, "{$src, $dst|$dst, $src}", pattern, IIC_BIN_MEM>;
 823
 824 // BinOpMR_RMW - Instructions like "add [mem], reg".
 825 class BinOpMR_RMW<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 826                   SDNode opnode>
 827   : BinOpMR<opcode, mnemonic, typeinfo,
 828           [(store (opnode (load addr:$dst), typeinfo.RegClass:$src), addr:$dst),
 829            (implicit EFLAGS)]>;
 830
 831 // BinOpMR_RMW_FF - Instructions like "adc [mem], reg".
 832 class BinOpMR_RMW_FF<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 833                     SDNode opnode>
 834   : BinOpMR<opcode, mnemonic, typeinfo,
 835           [(store (opnode (load addr:$dst), typeinfo.RegClass:$src, EFLAGS),
 836                   addr:$dst),
 837            (implicit EFLAGS)]>;
 838
 839 // BinOpMR_F - Instructions like "cmp [mem], reg".
 840 class BinOpMR_F<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 841                   SDNode opnode>
 842   : BinOpMR<opcode, mnemonic, typeinfo,
 843             [(set EFLAGS, (opnode (load addr:$dst), typeinfo.RegClass:$src))]>;
 844
 845 // BinOpMI - Instructions like "add [mem], imm".
 846 class BinOpMI<string mnemonic, X86TypeInfo typeinfo,
 847               Format f, list<dag> pattern, bits<8> opcode = 0x80>
 848   : ITy<opcode, f, typeinfo,
 849         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.ImmOperand:$src),
 850         mnemonic, "{$src, $dst|$dst, $src}", pattern, IIC_BIN_MEM> {
 851   let ImmT = typeinfo.ImmEncoding;
 852 }
 853
 854 // BinOpMI_RMW - Instructions like "add [mem], imm".
 855 class BinOpMI_RMW<string mnemonic, X86TypeInfo typeinfo,
 856                   SDNode opnode, Format f>
 857   : BinOpMI<mnemonic, typeinfo, f,
 858             [(store (opnode (typeinfo.VT (load addr:$dst)),
 859                             typeinfo.ImmOperator:$src), addr:$dst),
 860              (implicit EFLAGS)]>;
 861 // BinOpMI_RMW_FF - Instructions like "adc [mem], imm".
 862 class BinOpMI_RMW_FF<string mnemonic, X86TypeInfo typeinfo,
 863                   SDNode opnode, Format f>
 864   : BinOpMI<mnemonic, typeinfo, f,
 865             [(store (opnode (typeinfo.VT (load addr:$dst)),
 866                             typeinfo.ImmOperator:$src, EFLAGS), addr:$dst),
 867              (implicit EFLAGS)]>;
 868
 869 // BinOpMI_F - Instructions like "cmp [mem], imm".
 870 class BinOpMI_F<string mnemonic, X86TypeInfo typeinfo,
 871                 SDPatternOperator opnode, Format f, bits<8> opcode = 0x80>
 872   : BinOpMI<mnemonic, typeinfo, f,
 873             [(set EFLAGS, (opnode (typeinfo.VT (load addr:$dst)),
 874                                                typeinfo.ImmOperator:$src))],
 875             opcode>;
 876
 877 // BinOpMI8 - Instructions like "add [mem], imm8".
 878 class BinOpMI8<string mnemonic, X86TypeInfo typeinfo,
 879                Format f, list<dag> pattern>
 880   : ITy<0x82, f, typeinfo,
 881         (outs), (ins typeinfo.MemOperand:$dst, typeinfo.Imm8Operand:$src),
 882         mnemonic, "{$src, $dst|$dst, $src}", pattern, IIC_BIN_MEM> {
 883   let ImmT = Imm8; // Always 8-bit immediate.
 884 }
 885
 886 // BinOpMI8_RMW - Instructions like "add [mem], imm8".
 887 class BinOpMI8_RMW<string mnemonic, X86TypeInfo typeinfo,
 888                    SDNode opnode, Format f>
 889   : BinOpMI8<mnemonic, typeinfo, f,
 890              [(store (opnode (load addr:$dst),
 891                              typeinfo.Imm8Operator:$src), addr:$dst),
 892               (implicit EFLAGS)]>;
 893
 894 // BinOpMI8_RMW_FF - Instructions like "adc [mem], imm8".
 895 class BinOpMI8_RMW_FF<string mnemonic, X86TypeInfo typeinfo,
 896                    SDNode opnode, Format f>
 897   : BinOpMI8<mnemonic, typeinfo, f,
 898              [(store (opnode (load addr:$dst),
 899                              typeinfo.Imm8Operator:$src, EFLAGS), addr:$dst),
 900               (implicit EFLAGS)]>;
 901
 902 // BinOpMI8_F - Instructions like "cmp [mem], imm8".
 903 class BinOpMI8_F<string mnemonic, X86TypeInfo typeinfo,
 904                  SDNode opnode, Format f>
 905   : BinOpMI8<mnemonic, typeinfo, f,
 906              [(set EFLAGS, (opnode (load addr:$dst),
 907                                    typeinfo.Imm8Operator:$src))]>;
 908
 909 // BinOpAI - Instructions like "add %eax, %eax, imm".
 910 class BinOpAI<bits<8> opcode, string mnemonic, X86TypeInfo typeinfo,
 911               Register areg, string operands>
 912   : ITy<opcode, RawFrm, typeinfo,
 913         (outs), (ins typeinfo.ImmOperand:$src),
 914         mnemonic, operands, []> {
 915   let ImmT = typeinfo.ImmEncoding;
 916   let Uses = [areg];
 917   let Defs = [areg];
 918   let hasSideEffects = 0;
 919 }
 920
 921 /// ArithBinOp_RF - This is an arithmetic binary operator where the pattern is
 922 /// defined with "(set GPR:$dst, EFLAGS, (...".
 923 ///
 924 /// It would be nice to get rid of the second and third argument here, but
 925 /// tblgen can't handle dependent type references aggressively enough: PR8330
 926 multiclass ArithBinOp_RF<bits<8> BaseOpc, bits<8> BaseOpc2, bits<8> BaseOpc4,
 927                          string mnemonic, Format RegMRM, Format MemMRM,
 928                          SDNode opnodeflag, SDNode opnode,
 929                          bit CommutableRR, bit ConvertibleToThreeAddress> {
 930   let Defs = [EFLAGS] in {
 931     let Constraints = "$src1 = $dst" in {
 932       let isCommutable = CommutableRR,
 933           isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
 934         def #NAME#8rr  : BinOpRR_RF<BaseOpc, mnemonic, Xi8 , opnodeflag>;
 935         def #NAME#16rr : BinOpRR_RF<BaseOpc, mnemonic, Xi16, opnodeflag>;
 936         def #NAME#32rr : BinOpRR_RF<BaseOpc, mnemonic, Xi32, opnodeflag>;
 937         def #NAME#64rr : BinOpRR_RF<BaseOpc, mnemonic, Xi64, opnodeflag>;
 938       } // isCommutable
 939
 940       def #NAME#8rr_REV  : BinOpRR_Rev<BaseOpc2, mnemonic, Xi8>;
 941       def #NAME#16rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi16>;
 942       def #NAME#32rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi32>;
 943       def #NAME#64rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi64>;
 944
 945       def #NAME#8rm   : BinOpRM_RF<BaseOpc2, mnemonic, Xi8 , opnodeflag>;
 946       def #NAME#16rm  : BinOpRM_RF<BaseOpc2, mnemonic, Xi16, opnodeflag>;
 947       def #NAME#32rm  : BinOpRM_RF<BaseOpc2, mnemonic, Xi32, opnodeflag>;
 948       def #NAME#64rm  : BinOpRM_RF<BaseOpc2, mnemonic, Xi64, opnodeflag>;
 949
 950       let isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
 951         // NOTE: These are order specific, we want the ri8 forms to be listed
 952         // first so that they are slightly preferred to the ri forms.
 953         def #NAME#16ri8 : BinOpRI8_RF<0x82, mnemonic, Xi16, opnodeflag, RegMRM>;
 954         def #NAME#32ri8 : BinOpRI8_RF<0x82, mnemonic, Xi32, opnodeflag, RegMRM>;
 955         def #NAME#64ri8 : BinOpRI8_RF<0x82, mnemonic, Xi64, opnodeflag, RegMRM>;
 956
 957         def #NAME#8ri   : BinOpRI_RF<0x80, mnemonic, Xi8 , opnodeflag, RegMRM>;
 958         def #NAME#16ri  : BinOpRI_RF<0x80, mnemonic, Xi16, opnodeflag, RegMRM>;
 959         def #NAME#32ri  : BinOpRI_RF<0x80, mnemonic, Xi32, opnodeflag, RegMRM>;
 960         def #NAME#64ri32: BinOpRI_RF<0x80, mnemonic, Xi64, opnodeflag, RegMRM>;
 961       }
 962     } // Constraints = "$src1 = $dst"
 963
 964     def #NAME#8mr    : BinOpMR_RMW<BaseOpc, mnemonic, Xi8 , opnode>;
 965     def #NAME#16mr   : BinOpMR_RMW<BaseOpc, mnemonic, Xi16, opnode>;
 966     def #NAME#32mr   : BinOpMR_RMW<BaseOpc, mnemonic, Xi32, opnode>;
 967     def #NAME#64mr   : BinOpMR_RMW<BaseOpc, mnemonic, Xi64, opnode>;
 968
 969     // NOTE: These are order specific, we want the mi8 forms to be listed
 970     // first so that they are slightly preferred to the mi forms.
 971     def #NAME#16mi8  : BinOpMI8_RMW<mnemonic, Xi16, opnode, MemMRM>;
 972     def #NAME#32mi8  : BinOpMI8_RMW<mnemonic, Xi32, opnode, MemMRM>;
 973     def #NAME#64mi8  : BinOpMI8_RMW<mnemonic, Xi64, opnode, MemMRM>;
 974
 975     def #NAME#8mi    : BinOpMI_RMW<mnemonic, Xi8 , opnode, MemMRM>;
 976     def #NAME#16mi   : BinOpMI_RMW<mnemonic, Xi16, opnode, MemMRM>;
 977     def #NAME#32mi   : BinOpMI_RMW<mnemonic, Xi32, opnode, MemMRM>;
 978     def #NAME#64mi32 : BinOpMI_RMW<mnemonic, Xi64, opnode, MemMRM>;
 979
 980     def #NAME#8i8   : BinOpAI<BaseOpc4, mnemonic, Xi8 , AL,
 981                               "{$src, %al|AL, $src}">;
 982     def #NAME#16i16 : BinOpAI<BaseOpc4, mnemonic, Xi16, AX,
 983                               "{$src, %ax|AX, $src}">;
 984     def #NAME#32i32 : BinOpAI<BaseOpc4, mnemonic, Xi32, EAX,
 985                               "{$src, %eax|EAX, $src}">;
 986     def #NAME#64i32 : BinOpAI<BaseOpc4, mnemonic, Xi64, RAX,
 987                               "{$src, %rax|RAX, $src}">;
 988   }
 989 }
 990
 991 /// ArithBinOp_RFF - This is an arithmetic binary operator where the pattern is
 992 /// defined with "(set GPR:$dst, EFLAGS, (node LHS, RHS, EFLAGS))" like ADC and
 993 /// SBB.
 994 ///
 995 /// It would be nice to get rid of the second and third argument here, but
 996 /// tblgen can't handle dependent type references aggressively enough: PR8330
 997 multiclass ArithBinOp_RFF<bits<8> BaseOpc, bits<8> BaseOpc2, bits<8> BaseOpc4,
 998                           string mnemonic, Format RegMRM, Format MemMRM,
 999                           SDNode opnode, bit CommutableRR,
1000                            bit ConvertibleToThreeAddress> {
1001   let Defs = [EFLAGS] in {
1002     let Constraints = "$src1 = $dst" in {
1003       let isCommutable = CommutableRR,
1004           isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
1005         def #NAME#8rr  : BinOpRR_RFF<BaseOpc, mnemonic, Xi8 , opnode>;
1006         def #NAME#16rr : BinOpRR_RFF<BaseOpc, mnemonic, Xi16, opnode>;
1007         def #NAME#32rr : BinOpRR_RFF<BaseOpc, mnemonic, Xi32, opnode>;
1008         def #NAME#64rr : BinOpRR_RFF<BaseOpc, mnemonic, Xi64, opnode>;
1009       } // isCommutable
1010
1011       def #NAME#8rr_REV  : BinOpRR_Rev<BaseOpc2, mnemonic, Xi8>;
1012       def #NAME#16rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi16>;
1013       def #NAME#32rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi32>;
1014       def #NAME#64rr_REV : BinOpRR_Rev<BaseOpc2, mnemonic, Xi64>;
1015
1016       def #NAME#8rm   : BinOpRM_RFF<BaseOpc2, mnemonic, Xi8 , opnode>;
1017       def #NAME#16rm  : BinOpRM_RFF<BaseOpc2, mnemonic, Xi16, opnode>;
1018       def #NAME#32rm  : BinOpRM_RFF<BaseOpc2, mnemonic, Xi32, opnode>;
1019       def #NAME#64rm  : BinOpRM_RFF<BaseOpc2, mnemonic, Xi64, opnode>;
1020
1021       let isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
1022         // NOTE: These are order specific, we want the ri8 forms to be listed
1023         // first so that they are slightly preferred to the ri forms.
1024         def #NAME#16ri8 : BinOpRI8_RFF<0x82, mnemonic, Xi16, opnode, RegMRM>;
1025         def #NAME#32ri8 : BinOpRI8_RFF<0x82, mnemonic, Xi32, opnode, RegMRM>;
1026         def #NAME#64ri8 : BinOpRI8_RFF<0x82, mnemonic, Xi64, opnode, RegMRM>;
1027
1028         def #NAME#8ri   : BinOpRI_RFF<0x80, mnemonic, Xi8 , opnode, RegMRM>;
1029         def #NAME#16ri  : BinOpRI_RFF<0x80, mnemonic, Xi16, opnode, RegMRM>;
1030         def #NAME#32ri  : BinOpRI_RFF<0x80, mnemonic, Xi32, opnode, RegMRM>;
1031         def #NAME#64ri32: BinOpRI_RFF<0x80, mnemonic, Xi64, opnode, RegMRM>;
1032       }
1033     } // Constraints = "$src1 = $dst"
1034
1035     def #NAME#8mr    : BinOpMR_RMW_FF<BaseOpc, mnemonic, Xi8 , opnode>;
1036     def #NAME#16mr   : BinOpMR_RMW_FF<BaseOpc, mnemonic, Xi16, opnode>;
1037     def #NAME#32mr   : BinOpMR_RMW_FF<BaseOpc, mnemonic, Xi32, opnode>;
1038     def #NAME#64mr   : BinOpMR_RMW_FF<BaseOpc, mnemonic, Xi64, opnode>;
1039
1040     // NOTE: These are order specific, we want the mi8 forms to be listed
1041     // first so that they are slightly preferred to the mi forms.
1042     def #NAME#16mi8  : BinOpMI8_RMW_FF<mnemonic, Xi16, opnode, MemMRM>;
1043     def #NAME#32mi8  : BinOpMI8_RMW_FF<mnemonic, Xi32, opnode, MemMRM>;
1044     def #NAME#64mi8  : BinOpMI8_RMW_FF<mnemonic, Xi64, opnode, MemMRM>;
1045
1046     def #NAME#8mi    : BinOpMI_RMW_FF<mnemonic, Xi8 , opnode, MemMRM>;
1047     def #NAME#16mi   : BinOpMI_RMW_FF<mnemonic, Xi16, opnode, MemMRM>;
1048     def #NAME#32mi   : BinOpMI_RMW_FF<mnemonic, Xi32, opnode, MemMRM>;
1049     def #NAME#64mi32 : BinOpMI_RMW_FF<mnemonic, Xi64, opnode, MemMRM>;
1050
1051     def #NAME#8i8   : BinOpAI<BaseOpc4, mnemonic, Xi8 , AL,
1052                               "{$src, %al|AL, $src}">;
1053     def #NAME#16i16 : BinOpAI<BaseOpc4, mnemonic, Xi16, AX,
1054                               "{$src, %ax|AX, $src}">;
1055     def #NAME#32i32 : BinOpAI<BaseOpc4, mnemonic, Xi32, EAX,
1056                               "{$src, %eax|EAX, $src}">;
1057     def #NAME#64i32 : BinOpAI<BaseOpc4, mnemonic, Xi64, RAX,
1058                               "{$src, %rax|RAX, $src}">;
1059   }
1060 }
1061
1062 /// ArithBinOp_F - This is an arithmetic binary operator where the pattern is
1063 /// defined with "(set EFLAGS, (...".  It would be really nice to find a way
1064 /// to factor this with the other ArithBinOp_*.
1065 ///
1066 multiclass ArithBinOp_F<bits<8> BaseOpc, bits<8> BaseOpc2, bits<8> BaseOpc4,
1067                         string mnemonic, Format RegMRM, Format MemMRM,
1068                         SDNode opnode,
1069                         bit CommutableRR, bit ConvertibleToThreeAddress> {
1070   let Defs = [EFLAGS] in {
1071     let isCommutable = CommutableRR,
1072         isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
1073       def #NAME#8rr  : BinOpRR_F<BaseOpc, mnemonic, Xi8 , opnode>;
1074       def #NAME#16rr : BinOpRR_F<BaseOpc, mnemonic, Xi16, opnode>;
1075       def #NAME#32rr : BinOpRR_F<BaseOpc, mnemonic, Xi32, opnode>;
1076       def #NAME#64rr : BinOpRR_F<BaseOpc, mnemonic, Xi64, opnode>;
1077     } // isCommutable
1078
1079     def #NAME#8rr_REV  : BinOpRR_F_Rev<BaseOpc2, mnemonic, Xi8>;
1080     def #NAME#16rr_REV : BinOpRR_F_Rev<BaseOpc2, mnemonic, Xi16>;
1081     def #NAME#32rr_REV : BinOpRR_F_Rev<BaseOpc2, mnemonic, Xi32>;
1082     def #NAME#64rr_REV : BinOpRR_F_Rev<BaseOpc2, mnemonic, Xi64>;
1083
1084     def #NAME#8rm   : BinOpRM_F<BaseOpc2, mnemonic, Xi8 , opnode>;
1085     def #NAME#16rm  : BinOpRM_F<BaseOpc2, mnemonic, Xi16, opnode>;
1086     def #NAME#32rm  : BinOpRM_F<BaseOpc2, mnemonic, Xi32, opnode>;
1087     def #NAME#64rm  : BinOpRM_F<BaseOpc2, mnemonic, Xi64, opnode>;
1088
1089     let isConvertibleToThreeAddress = ConvertibleToThreeAddress in {
1090       // NOTE: These are order specific, we want the ri8 forms to be listed
1091       // first so that they are slightly preferred to the ri forms.
1092       def #NAME#16ri8 : BinOpRI8_F<0x82, mnemonic, Xi16, opnode, RegMRM>;
1093       def #NAME#32ri8 : BinOpRI8_F<0x82, mnemonic, Xi32, opnode, RegMRM>;
1094       def #NAME#64ri8 : BinOpRI8_F<0x82, mnemonic, Xi64, opnode, RegMRM>;
1095
1096       def #NAME#8ri   : BinOpRI_F<0x80, mnemonic, Xi8 , opnode, RegMRM>;
1097       def #NAME#16ri  : BinOpRI_F<0x80, mnemonic, Xi16, opnode, RegMRM>;
1098       def #NAME#32ri  : BinOpRI_F<0x80, mnemonic, Xi32, opnode, RegMRM>;
1099       def #NAME#64ri32: BinOpRI_F<0x80, mnemonic, Xi64, opnode, RegMRM>;
1100     }
1101
1102     def #NAME#8mr    : BinOpMR_F<BaseOpc, mnemonic, Xi8 , opnode>;
1103     def #NAME#16mr   : BinOpMR_F<BaseOpc, mnemonic, Xi16, opnode>;
1104     def #NAME#32mr   : BinOpMR_F<BaseOpc, mnemonic, Xi32, opnode>;
1105     def #NAME#64mr   : BinOpMR_F<BaseOpc, mnemonic, Xi64, opnode>;
1106
1107     // NOTE: These are order specific, we want the mi8 forms to be listed
1108     // first so that they are slightly preferred to the mi forms.
1109     def #NAME#16mi8  : BinOpMI8_F<mnemonic, Xi16, opnode, MemMRM>;
1110     def #NAME#32mi8  : BinOpMI8_F<mnemonic, Xi32, opnode, MemMRM>;
1111     def #NAME#64mi8  : BinOpMI8_F<mnemonic, Xi64, opnode, MemMRM>;
1112
1113     def #NAME#8mi    : BinOpMI_F<mnemonic, Xi8 , opnode, MemMRM>;
1114     def #NAME#16mi   : BinOpMI_F<mnemonic, Xi16, opnode, MemMRM>;
1115     def #NAME#32mi   : BinOpMI_F<mnemonic, Xi32, opnode, MemMRM>;
1116     def #NAME#64mi32 : BinOpMI_F<mnemonic, Xi64, opnode, MemMRM>;
1117
1118     def #NAME#8i8   : BinOpAI<BaseOpc4, mnemonic, Xi8 , AL,
1119                               "{$src, %al|AL, $src}">;
1120     def #NAME#16i16 : BinOpAI<BaseOpc4, mnemonic, Xi16, AX,
1121                               "{$src, %ax|AX, $src}">;
1122     def #NAME#32i32 : BinOpAI<BaseOpc4, mnemonic, Xi32, EAX,
1123                               "{$src, %eax|EAX, $src}">;
1124     def #NAME#64i32 : BinOpAI<BaseOpc4, mnemonic, Xi64, RAX,
1125                               "{$src, %rax|RAX, $src}">;
1126   }
1127 }
1128
1129
1130 defm AND : ArithBinOp_RF<0x20, 0x22, 0x24, "and", MRM4r, MRM4m,
1131                          X86and_flag, and, 1, 0>;
1132 defm OR  : ArithBinOp_RF<0x08, 0x0A, 0x0C, "or", MRM1r, MRM1m,
1133                          X86or_flag, or, 1, 0>;
1134 defm XOR : ArithBinOp_RF<0x30, 0x32, 0x34, "xor", MRM6r, MRM6m,
1135                          X86xor_flag, xor, 1, 0>;
1136 defm ADD : ArithBinOp_RF<0x00, 0x02, 0x04, "add", MRM0r, MRM0m,
1137                          X86add_flag, add, 1, 1>;
1138 let isCompare = 1 in {
1139 defm SUB : ArithBinOp_RF<0x28, 0x2A, 0x2C, "sub", MRM5r, MRM5m,
1140                          X86sub_flag, sub, 0, 0>;
1141 }
1142
1143 // Arithmetic.
1144 let Uses = [EFLAGS] in {
1145   defm ADC : ArithBinOp_RFF<0x10, 0x12, 0x14, "adc", MRM2r, MRM2m, X86adc_flag,
1146                             1, 0>;
1147   defm SBB : ArithBinOp_RFF<0x18, 0x1A, 0x1C, "sbb", MRM3r, MRM3m, X86sbb_flag,
1148                             0, 0>;
1149 }
1150
1151 let isCompare = 1 in {
1152 defm CMP : ArithBinOp_F<0x38, 0x3A, 0x3C, "cmp", MRM7r, MRM7m, X86cmp, 0, 0>;
1153 }
1154
1155
1156 //===----------------------------------------------------------------------===//
1157 // Semantically, test instructions are similar like AND, except they don't
1158 // generate a result.  From an encoding perspective, they are very different:
1159 // they don't have all the usual imm8 and REV forms, and are encoded into a
1160 // different space.
1161 def X86testpat : PatFrag<(ops node:$lhs, node:$rhs),
1162                          (X86cmp (and_su node:$lhs, node:$rhs), 0)>;
1163
1164 let isCompare = 1, Defs = [EFLAGS] in {
1165   let isCommutable = 1 in {
1166     def TEST8rr  : BinOpRR_F<0x84, "test", Xi8 , X86testpat, MRMSrcReg>;
1167     def TEST16rr : BinOpRR_F<0x84, "test", Xi16, X86testpat, MRMSrcReg>;
1168     def TEST32rr : BinOpRR_F<0x84, "test", Xi32, X86testpat, MRMSrcReg>;
1169     def TEST64rr : BinOpRR_F<0x84, "test", Xi64, X86testpat, MRMSrcReg>;
1170   } // isCommutable
1171
1172   def TEST8rm    : BinOpRM_F<0x84, "test", Xi8 , X86testpat>;
1173   def TEST16rm   : BinOpRM_F<0x84, "test", Xi16, X86testpat>;
1174   def TEST32rm   : BinOpRM_F<0x84, "test", Xi32, X86testpat>;
1175   def TEST64rm   : BinOpRM_F<0x84, "test", Xi64, X86testpat>;
1176
1177   def TEST8ri    : BinOpRI_F<0xF6, "test", Xi8 , X86testpat, MRM0r>;
1178   def TEST16ri   : BinOpRI_F<0xF6, "test", Xi16, X86testpat, MRM0r>;
1179   def TEST32ri   : BinOpRI_F<0xF6, "test", Xi32, X86testpat, MRM0r>;
1180   def TEST64ri32 : BinOpRI_F<0xF6, "test", Xi64, X86testpat, MRM0r>;
1181
1182   def TEST8mi    : BinOpMI_F<"test", Xi8 , X86testpat, MRM0m, 0xF6>;
1183   def TEST16mi   : BinOpMI_F<"test", Xi16, X86testpat, MRM0m, 0xF6>;
1184   def TEST32mi   : BinOpMI_F<"test", Xi32, X86testpat, MRM0m, 0xF6>;
1185   def TEST64mi32 : BinOpMI_F<"test", Xi64, X86testpat, MRM0m, 0xF6>;
1186
1187   def TEST8i8    : BinOpAI<0xA8, "test", Xi8 , AL,
1188                            "{$src, %al|AL, $src}">;
1189   def TEST16i16  : BinOpAI<0xA8, "test", Xi16, AX,
1190                            "{$src, %ax|AX, $src}">;
1191   def TEST32i32  : BinOpAI<0xA8, "test", Xi32, EAX,
1192                            "{$src, %eax|EAX, $src}">;
1193   def TEST64i32  : BinOpAI<0xA8, "test", Xi64, RAX,
1194                            "{$src, %rax|RAX, $src}">;
1195
1196   // When testing the result of EXTRACT_SUBREG sub_8bit_hi, make sure the
1197   // register class is constrained to GR8_NOREX.
1198   let isPseudo = 1 in
1199   def TEST8ri_NOREX : I<0, Pseudo, (outs), (ins GR8_NOREX:$src, i8imm:$mask),
1200                         "", [], IIC_BIN_NONMEM>;
1201 }
1202
1203 //===----------------------------------------------------------------------===//
1204 // ANDN Instruction
1205 //
1206 multiclass bmi_andn<string mnemonic, RegisterClass RC, X86MemOperand x86memop,
1207                     PatFrag ld_frag> {
1208   def rr : I<0xF2, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1209             !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1210             [(set RC:$dst, EFLAGS, (X86and_flag (not RC:$src1), RC:$src2))],
1211             IIC_BIN_NONMEM>;
1212   def rm : I<0xF2, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1213             !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1214             [(set RC:$dst, EFLAGS,
1215              (X86and_flag (not RC:$src1), (ld_frag addr:$src2)))], IIC_BIN_MEM>;
1216 }
1217
1218 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1219   defm ANDN32 : bmi_andn<"andn{l}", GR32, i32mem, loadi32>, T8, VEX_4V;
1220   defm ANDN64 : bmi_andn<"andn{q}", GR64, i64mem, loadi64>, T8, VEX_4V, VEX_W;
1221 }
1222
1223 let Predicates = [HasBMI] in {
1224   def : Pat<(and (not GR32:$src1), GR32:$src2),
1225             (ANDN32rr GR32:$src1, GR32:$src2)>;
1226   def : Pat<(and (not GR64:$src1), GR64:$src2),
1227             (ANDN64rr GR64:$src1, GR64:$src2)>;
1228   def : Pat<(and (not GR32:$src1), (loadi32 addr:$src2)),
1229             (ANDN32rm GR32:$src1, addr:$src2)>;
1230   def : Pat<(and (not GR64:$src1), (loadi64 addr:$src2)),
1231             (ANDN64rm GR64:$src1, addr:$src2)>;
1232 }
1233
1234 //===----------------------------------------------------------------------===//
1235 // MULX Instruction
1236 //
1237 multiclass bmi_mulx<string mnemonic, RegisterClass RC, X86MemOperand x86memop> {
1238 let neverHasSideEffects = 1 in {
1239   let isCommutable = 1 in
1240   def rr : I<0xF6, MRMSrcReg, (outs RC:$dst1, RC:$dst2), (ins RC:$src),
1241              !strconcat(mnemonic, "\t{$src, $dst2, $dst1|$dst1, $dst2, $src}"),
1242              [], IIC_MUL8>, T8XD, VEX_4V;
1243
1244   let mayLoad = 1 in
1245   def rm : I<0xF6, MRMSrcMem, (outs RC:$dst1, RC:$dst2), (ins x86memop:$src),
1246              !strconcat(mnemonic, "\t{$src, $dst2, $dst1|$dst1, $dst2, $src}"),
1247              [], IIC_MUL8>, T8XD, VEX_4V;
1248 }
1249 }
1250
1251 let Predicates = [HasBMI2] in {
1252   let Uses = [EDX] in
1253     defm MULX32 : bmi_mulx<"mulx{l}", GR32, i32mem>;
1254   let Uses = [RDX] in
1255     defm MULX64 : bmi_mulx<"mulx{q}", GR64, i64mem>, VEX_W;
1256 }