lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277
 278 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 279                                   dag Outs, dag Ins,
 280                                   string OpcodeStr,
 281                                   string AttSrcAsm, string IntelSrcAsm,
 282                                   list<dag> Pattern> :
 283    AVX512_maskable_custom<O, F, Outs, Ins,
 284                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 285                           !con((ins _.KRCWM:$mask), Ins),
 286                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 287                           "$src0 = $dst">;
 288
 289
 290 // Instruction with mask that puts result in mask register,
 291 // like "compare" and "vptest"
 292 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 293                                   dag Outs,
 294                                   dag Ins, dag MaskingIns,
 295                                   string OpcodeStr,
 296                                   string AttSrcAsm, string IntelSrcAsm,
 297                                   list<dag> Pattern,
 298                                   list<dag> MaskingPattern,
 299                                   string Round = "",
 300                                   InstrItinClass itin = NoItinerary> {
 301     def NAME: AVX512<O, F, Outs, Ins,
 302                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 303                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 304                        Pattern, itin>;
 305
 306     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 307                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 308                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 309                        MaskingPattern, itin>, EVEX_K;
 310 }
 311
 312 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 313                                   dag Outs,
 314                                   dag Ins, dag MaskingIns,
 315                                   string OpcodeStr,
 316                                   string AttSrcAsm, string IntelSrcAsm,
 317                                   dag RHS, dag MaskingRHS,
 318                                   string Round = "",
 319                                   InstrItinClass itin = NoItinerary> :
 320   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 321                          AttSrcAsm, IntelSrcAsm,
 322                          [(set _.KRC:$dst, RHS)],
 323                          [(set _.KRC:$dst, MaskingRHS)],
 324                          Round, NoItinerary>;
 325
 326 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 327                            dag Outs, dag Ins, string OpcodeStr,
 328                            string AttSrcAsm, string IntelSrcAsm,
 329                            dag RHS, string Round = "",
 330                            InstrItinClass itin = NoItinerary> :
 331    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 332                           !con((ins _.KRCWM:$mask), Ins),
 333                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 334                           (and _.KRCWM:$mask, RHS),
 335                           Round, itin>;
 336
 337 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 338                            dag Outs, dag Ins, string OpcodeStr,
 339                            string AttSrcAsm, string IntelSrcAsm> :
 340    AVX512_maskable_custom_cmp<O, F, Outs,
 341                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 342                              AttSrcAsm, IntelSrcAsm,
 343                              [],[],"", NoItinerary>;
 344
 345 // Bitcasts between 512-bit vector types. Return the original type since
 346 // no instruction is needed for the conversion
 347 let Predicates = [HasAVX512] in {
 348   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 349   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 350   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 351   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 352   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 353   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 354   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 355   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 356   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 357   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 358   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 359   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 360   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 361   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 362   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 363   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 364   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 365   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 366   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 367   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 368   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 369   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 370   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 371   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 372   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 373   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 374   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 375   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 376   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 377   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 378   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 379
 380   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 381   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 382   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 383   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 384   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 385   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 386   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 387   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 388   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 389   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 390   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 391   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 392   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 393   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 394   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 395   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 396   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 397   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 398   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 399   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 400   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 401   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 402   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 403   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 404   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 405   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 406   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 407   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 408   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 409   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 410
 411 // Bitcasts between 256-bit vector types. Return the original type since
 412 // no instruction is needed for the conversion
 413   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 414   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 415   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 416   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 417   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 418   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 419   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 420   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 421   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 422   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 423   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 424   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 425   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 426   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 427   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 428   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 429   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 430   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 431   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 432   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 433   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 434   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 435   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 436   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 437   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 438   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 439   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 440   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 441   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 442   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 443 }
 444
 445 //
 446 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 447 //
 448
 449 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 450     isPseudo = 1, Predicates = [HasAVX512] in {
 451 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 452                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 453 }
 454
 455 let Predicates = [HasAVX512] in {
 456 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 457 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 458 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 459 }
 460
 461 //===----------------------------------------------------------------------===//
 462 // AVX-512 - VECTOR INSERT
 463 //
 464
 465 multiclass vinsert_for_size_no_alt<int Opcode,
 466                                    X86VectorVTInfo From, X86VectorVTInfo To,
 467                                    PatFrag vinsert_insert,
 468                                    SDNodeXForm INSERT_get_vinsert_imm> {
 469   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 470     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 471                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 472                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 473                                                 "\t{$src3, $src2, $src1, $dst|"
 474                                                    "$dst, $src1, $src2, $src3}",
 475                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 476                                                        (From.VT From.RC:$src2),
 477                                                        (iPTR imm)))]>,
 478              EVEX_4V, EVEX_V512;
 479
 480     let mayLoad = 1 in
 481     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 482                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 483                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 484                                                 "\t{$src3, $src2, $src1, $dst|"
 485                                                    "$dst, $src1, $src2, $src3}",
 486                []>,
 487              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 488   }
 489 }
 490
 491 multiclass vinsert_for_size<int Opcode,
 492                             X86VectorVTInfo From, X86VectorVTInfo To,
 493                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 494                             PatFrag vinsert_insert,
 495                             SDNodeXForm INSERT_get_vinsert_imm> :
 496   vinsert_for_size_no_alt<Opcode, From, To,
 497                           vinsert_insert, INSERT_get_vinsert_imm> {
 498   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 499   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 500   // natively via AVX512DQ.
 501   let Predicates = [NoDQI] in
 502     def : Pat<(vinsert_insert:$ins
 503                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 504               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 505                             VR512:$src1, From.RC:$src2,
 506                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 507 }
 508
 509 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 510                             ValueType EltVT64, int Opcode256> {
 511   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 512                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 513                                  X86VectorVTInfo<16, EltVT32, VR512>,
 514                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 515                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 516                                  vinsert128_insert,
 517                                  INSERT_get_vinsert128_imm>;
 518   let Predicates = [HasDQI] in
 519     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 520                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 521                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 522                                  vinsert128_insert,
 523                                  INSERT_get_vinsert128_imm>, VEX_W;
 524   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 525                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 526                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 527                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 528                                  X86VectorVTInfo<16, EltVT32, VR512>,
 529                                  vinsert256_insert,
 530                                  INSERT_get_vinsert256_imm>, VEX_W;
 531   let Predicates = [HasDQI] in
 532     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 533                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 534                                  X86VectorVTInfo<16, EltVT32, VR512>,
 535                                  vinsert256_insert,
 536                                  INSERT_get_vinsert256_imm>;
 537 }
 538
 539 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 540 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 541
 542 // vinsertps - insert f32 to XMM
 543 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 544       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 545       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 546       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 547       EVEX_4V;
 548 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 549       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 550       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 551       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 552                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 553                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 554
 555 //===----------------------------------------------------------------------===//
 556 // AVX-512 VECTOR EXTRACT
 557 //---
 558
 559 multiclass vextract_for_size<int Opcode,
 560                              X86VectorVTInfo From, X86VectorVTInfo To,
 561                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 562                              PatFrag vextract_extract,
 563                              SDNodeXForm EXTRACT_get_vextract_imm> {
 564   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 565     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 566                 (ins VR512:$src1, u8imm:$idx),
 567                 "vextract" # To.EltTypeName # "x4",
 568                 "$idx, $src1", "$src1, $idx",
 569                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 570                                                          (iPTR imm)))]>,
 571               AVX512AIi8Base, EVEX, EVEX_V512;
 572     let mayStore = 1 in
 573     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 574             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 575             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 576                                                "$dst, $src1, $src2}",
 577             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 578   }
 579
 580   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 581   // vextracti32x4
 582   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 583             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 584                           VR512:$src1,
 585                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 586
 587   // A 128/256-bit subvector extract from the first 512-bit vector position is
 588   // a subregister copy that needs no instruction.
 589   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 590             (To.VT
 591                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 592
 593   // And for the alternative types.
 594   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 595             (AltTo.VT
 596                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 597
 598   // Intrinsic call with masking.
 599   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 600                               "x4_512")
 601                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 602             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 603                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 604                 VR512:$src1, imm:$idx)>;
 605
 606   // Intrinsic call with zero-masking.
 607   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 608                               "x4_512")
 609                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 610             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 611                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 612                 VR512:$src1, imm:$idx)>;
 613
 614   // Intrinsic call without masking.
 615   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 616                               "x4_512")
 617                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 618             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 619                 VR512:$src1, imm:$idx)>;
 620 }
 621
 622 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 623                              ValueType EltVT64, int Opcode64> {
 624   defm NAME # "32x4" : vextract_for_size<Opcode32,
 625                                  X86VectorVTInfo<16, EltVT32, VR512>,
 626                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 627                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 628                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 629                                  vextract128_extract,
 630                                  EXTRACT_get_vextract128_imm>;
 631   defm NAME # "64x4" : vextract_for_size<Opcode64,
 632                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 633                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 634                                  X86VectorVTInfo<16, EltVT32, VR512>,
 635                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 636                                  vextract256_extract,
 637                                  EXTRACT_get_vextract256_imm>, VEX_W;
 638 }
 639
 640 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 641 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 642
 643 // A 128-bit subvector insert to the first 512-bit vector position
 644 // is a subregister copy that needs no instruction.
 645 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 646           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 647           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 648           sub_ymm)>;
 649 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 650           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 651           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 652           sub_ymm)>;
 653 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 654           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 655           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 656           sub_ymm)>;
 657 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 658           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 659           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 660           sub_ymm)>;
 661
 662 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 663           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 664 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 665           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 666 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 667           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 668 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 669           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 670
 671 // vextractps - extract 32 bits from XMM
 672 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 673       (ins VR128X:$src1, u8imm:$src2),
 674       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 675       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 676       EVEX;
 677
 678 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 679       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 680       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 681       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 682                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 683
 684 //===---------------------------------------------------------------------===//
 685 // AVX-512 BROADCAST
 686 //---
 687 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 688                               ValueType svt, X86VectorVTInfo _> {
 689   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 690                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 691                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 692                    T8PD, EVEX;
 693
 694   let mayLoad = 1 in {
 695     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 696                      (ins _.ScalarMemOp:$src),
 697                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 698                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 699                      T8PD, EVEX;
 700   }
 701 }
 702
 703 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 704                                   AVX512VLVectorVTInfo _> {
 705   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 706                              EVEX_V512;
 707
 708   let Predicates = [HasVLX] in {
 709     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 710                                   EVEX_V256;
 711   }
 712 }
 713
 714 let ExeDomain = SSEPackedSingle in {
 715   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 716                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 717    let Predicates = [HasVLX] in {
 718      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 719                                      v4f32, v4f32x_info>, EVEX_V128,
 720                                      EVEX_CD8<32, CD8VT1>;
 721    }
 722 }
 723
 724 let ExeDomain = SSEPackedDouble in {
 725   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 726                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 727 }
 728
 729 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 730 // Later, we can canonize broadcast instructions before ISel phase and
 731 // eliminate additional patterns on ISel.
 732 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 733 // representations of source
 734 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 735                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 736                                 RegisterClass SrcRC_s> {
 737   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 738             (!cast<Instruction>(InstName##"r")
 739               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 740
 741   let AddedComplexity = 30 in {
 742     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 743                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 744               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 745                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 746
 747     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 748                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 749               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 750                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 751   }
 752 }
 753
 754 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 755                             VR128X, FR32X>;
 756 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 757                             VR128X, FR64X>;
 758
 759 let Predicates = [HasVLX] in {
 760   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 761                               v8f32x_info, VR128X, FR32X>;
 762   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 763                               v4f32x_info, VR128X, FR32X>;
 764   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 765                               v4f64x_info, VR128X, FR64X>;
 766 }
 767
 768 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 769           (VBROADCASTSSZm addr:$src)>;
 770 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 771           (VBROADCASTSDZm addr:$src)>;
 772
 773 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 774           (VBROADCASTSSZm addr:$src)>;
 775 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 776           (VBROADCASTSDZm addr:$src)>;
 777
 778 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 779                                     RegisterClass SrcRC> {
 780   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 781                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 782                            "$src", "$src", []>, T8PD, EVEX;
 783 }
 784
 785 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 786                                        RegisterClass SrcRC, Predicate prd> {
 787   let Predicates = [prd] in
 788     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 789   let Predicates = [prd, HasVLX] in {
 790     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 791     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 792   }
 793 }
 794
 795 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 796                                                  HasBWI>;
 797 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 798                                                  HasBWI>;
 799 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 800                                                  HasAVX512>;
 801 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 802                                                  HasAVX512>, VEX_W;
 803
 804 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 805            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 806
 807 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 808            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 809
 810 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 811         (VPBROADCASTDrZr GR32:$src)>;
 812 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 813         (VPBROADCASTQrZr GR64:$src)>;
 814
 815 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 816         (VPBROADCASTDrZr GR32:$src)>;
 817 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 818         (VPBROADCASTQrZr GR64:$src)>;
 819
 820 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 821                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 822           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 823 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 824                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 825           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 826
 827 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 828                           X86MemOperand x86memop, PatFrag ld_frag,
 829                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 830                           RegisterClass KRC> {
 831   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 832                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 833                   [(set DstRC:$dst,
 834                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 835   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 836                                                          VR128X:$src),
 837                     !strconcat(OpcodeStr,
 838                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 839                     []>, EVEX, EVEX_K;
 840   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 841                                                          VR128X:$src),
 842                     !strconcat(OpcodeStr,
 843                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 844                     []>, EVEX, EVEX_KZ;
 845   let mayLoad = 1 in {
 846   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 847                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 848                   [(set DstRC:$dst,
 849                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 850   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 851                                                          x86memop:$src),
 852                   !strconcat(OpcodeStr,
 853                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 854                   []>, EVEX, EVEX_K;
 855   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 856                                                          x86memop:$src),
 857                   !strconcat(OpcodeStr,
 858                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 859                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 860                              (X86VBroadcast (ld_frag addr:$src)),
 861                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 862   }
 863 }
 864
 865 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 866                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 867                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 868 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 869                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 870                       EVEX_CD8<64, CD8VT1>;
 871
 872 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 873                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 874   let mayLoad = 1 in {
 875   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 877                   [(set _Dst.RC:$dst,
 878                     (_Dst.VT (X86SubVBroadcast
 879                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 880   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 881                                                          _Src.MemOp:$src),
 882                   !strconcat(OpcodeStr,
 883                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 884                   []>, EVEX, EVEX_K;
 885   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 886                                                          _Src.MemOp:$src),
 887                   !strconcat(OpcodeStr,
 888                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 889                   []>, EVEX, EVEX_KZ;
 890   }
 891 }
 892
 893 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 894                        v16i32_info, v4i32x_info>,
 895                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 896 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 897                        v16f32_info, v4f32x_info>,
 898                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 899 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 900                        v8i64_info, v4i64x_info>, VEX_W,
 901                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 902 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
 903                        v8f64_info, v4f64x_info>, VEX_W,
 904                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 905
 906 let Predicates = [HasVLX] in {
 907 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 908                            v8i32x_info, v4i32x_info>,
 909                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 910 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 911                            v8f32x_info, v4f32x_info>,
 912                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 913 }
 914 let Predicates = [HasVLX, HasDQI] in {
 915 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 916                            v4i64x_info, v2i64x_info>, VEX_W,
 917                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 918 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 919                            v4f64x_info, v2f64x_info>, VEX_W,
 920                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 921 }
 922 let Predicates = [HasDQI] in {
 923 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 924                        v8i64_info, v2i64x_info>, VEX_W,
 925                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 926 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
 927                        v16i32_info, v8i32x_info>,
 928                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 929 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 930                        v8f64_info, v2f64x_info>, VEX_W,
 931                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 932 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
 933                        v16f32_info, v8f32x_info>,
 934                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 935 }
 936
 937 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 938           (VPBROADCASTDZrr VR128X:$src)>;
 939 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 940           (VPBROADCASTQZrr VR128X:$src)>;
 941
 942 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 943           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 944 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 945           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 946
 947 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 948           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 949 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 950           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 951
 952 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 953           (VBROADCASTSSZr VR128X:$src)>;
 954 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 955           (VBROADCASTSDZr VR128X:$src)>;
 956
 957 // Provide fallback in case the load node that is used in the patterns above
 958 // is used by additional users, which prevents the pattern selection.
 959 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 960           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 961 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 962           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 963
 964
 965 //===----------------------------------------------------------------------===//
 966 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 967 //---
 968
 969 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 970                        RegisterClass KRC> {
 971 let Predicates = [HasCDI] in
 972 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 973                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 974                   []>, EVEX, EVEX_V512;
 975
 976 let Predicates = [HasCDI, HasVLX] in {
 977 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 978                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 979                   []>, EVEX, EVEX_V128;
 980 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 981                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 982                   []>, EVEX, EVEX_V256;
 983 }
 984 }
 985
 986 let Predicates = [HasCDI] in {
 987 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 988                                              VK16>;
 989 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 990                                              VK8>, VEX_W;
 991 }
 992
 993 //===----------------------------------------------------------------------===//
 994 // AVX-512 - VPERM
 995 //
 996 // -- immediate form --
 997 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 998                            X86VectorVTInfo _> {
 999   let ExeDomain = _.ExeDomain in {
1000   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1001                      (ins _.RC:$src1, u8imm:$src2),
1002                      !strconcat(OpcodeStr,
1003                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1004                      [(set _.RC:$dst,
1005                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1006                      EVEX;
1007   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1008                      (ins _.MemOp:$src1, u8imm:$src2),
1009                      !strconcat(OpcodeStr,
1010                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1011                      [(set _.RC:$dst,
1012                        (_.VT (OpNode (_.LdFrag addr:$src1),
1013                               (i8 imm:$src2))))]>,
1014            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1015 }
1016 }
1017
1018 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1019                          X86VectorVTInfo Ctrl> :
1020      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1021   let ExeDomain = _.ExeDomain in {
1022     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1023                      (ins _.RC:$src1, _.RC:$src2),
1024                      !strconcat("vpermil" # _.Suffix,
1025                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1026                      [(set _.RC:$dst,
1027                          (_.VT (X86VPermilpv _.RC:$src1,
1028                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1029              EVEX_4V;
1030     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1031                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1032                      !strconcat("vpermil" # _.Suffix,
1033                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1034                      [(set _.RC:$dst,
1035                          (_.VT (X86VPermilpv _.RC:$src1,
1036                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1037              EVEX_4V;
1038   }
1039 }
1040
1041 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
1042                   EVEX_V512, VEX_W;
1043 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
1044                   EVEX_V512, VEX_W;
1045
1046 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1047                   EVEX_V512;
1048 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1049                   EVEX_V512, VEX_W;
1050
1051 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1052           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1053 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1054           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1055
1056 // -- VPERM - register form --
1057 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
1058                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
1059
1060   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1061                    (ins RC:$src1, RC:$src2),
1062                    !strconcat(OpcodeStr,
1063                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1064                    [(set RC:$dst,
1065                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
1066
1067   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1068                    (ins RC:$src1, x86memop:$src2),
1069                    !strconcat(OpcodeStr,
1070                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1071                    [(set RC:$dst,
1072                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
1073                      EVEX_4V;
1074 }
1075
1076 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
1077                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1078 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
1079                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1080 let ExeDomain = SSEPackedSingle in
1081 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
1082                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1083 let ExeDomain = SSEPackedDouble in
1084 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
1085                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1086
1087 // -- VPERM2I - 3 source operands form --
1088 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
1089                           PatFrag mem_frag, X86MemOperand x86memop,
1090                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
1091 let Constraints = "$src1 = $dst" in {
1092   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1093                    (ins RC:$src1, RC:$src2, RC:$src3),
1094                    !strconcat(OpcodeStr,
1095                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1096                    [(set RC:$dst,
1097                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1098                     EVEX_4V;
1099
1100   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1101                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1102                    !strconcat(OpcodeStr,
1103                        "\t{$src3, $src2, $dst {${mask}}|"
1104                        "$dst {${mask}}, $src2, $src3}"),
1105                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1106                                            (OpNode RC:$src1, RC:$src2,
1107                                               RC:$src3),
1108                                            RC:$src1)))]>,
1109                     EVEX_4V, EVEX_K;
1110
1111   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1112     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1113                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1114                    !strconcat(OpcodeStr,
1115                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1116                        "$dst {${mask}} {z}, $src2, $src3}"),
1117                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1118                                            (OpNode RC:$src1, RC:$src2,
1119                                               RC:$src3),
1120                                            (OpVT (bitconvert
1121                                               (v16i32 immAllZerosV))))))]>,
1122                     EVEX_4V, EVEX_KZ;
1123
1124   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1125                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1126                    !strconcat(OpcodeStr,
1127                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1128                    [(set RC:$dst,
1129                      (OpVT (OpNode RC:$src1, RC:$src2,
1130                       (mem_frag addr:$src3))))]>, EVEX_4V;
1131
1132   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1133                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1134                    !strconcat(OpcodeStr,
1135                     "\t{$src3, $src2, $dst {${mask}}|"
1136                     "$dst {${mask}}, $src2, $src3}"),
1137                    [(set RC:$dst,
1138                        (OpVT (vselect KRC:$mask,
1139                                       (OpNode RC:$src1, RC:$src2,
1140                                          (mem_frag addr:$src3)),
1141                                       RC:$src1)))]>,
1142                     EVEX_4V, EVEX_K;
1143
1144   let AddedComplexity = 10 in // Prefer over the rrkz variant
1145     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1146                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1147                    !strconcat(OpcodeStr,
1148                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1149                     "$dst {${mask}} {z}, $src2, $src3}"),
1150                    [(set RC:$dst,
1151                      (OpVT (vselect KRC:$mask,
1152                                     (OpNode RC:$src1, RC:$src2,
1153                                             (mem_frag addr:$src3)),
1154                                     (OpVT (bitconvert
1155                                        (v16i32 immAllZerosV))))))]>,
1156                     EVEX_4V, EVEX_KZ;
1157   }
1158 }
1159 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1160                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1161                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1162 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1163                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1164                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1165 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1166                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1167                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1168 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1169                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1170                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1171
1172 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1173                           PatFrag mem_frag, X86MemOperand x86memop,
1174                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1175                           ValueType MaskVT, RegisterClass MRC> :
1176         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1177                          OpVT, KRC> {
1178   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1179                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1180             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1181
1182   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1183                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1184             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1185               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1186 }
1187
1188 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1189                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1190                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1191 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1192                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1193                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1194 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1195                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1196                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1197 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1198                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1199                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1200
1201 //===----------------------------------------------------------------------===//
1202 // AVX-512 - BLEND using mask
1203 //
1204 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1205   let ExeDomain = _.ExeDomain in {
1206   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1207              (ins _.RC:$src1, _.RC:$src2),
1208              !strconcat(OpcodeStr,
1209              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1210              []>, EVEX_4V;
1211   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1212              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1213              !strconcat(OpcodeStr,
1214              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1215              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1216                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1217   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1218              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1219              !strconcat(OpcodeStr,
1220              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1221              []>, EVEX_4V, EVEX_KZ;
1222   let mayLoad = 1 in {
1223   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1224              (ins _.RC:$src1, _.MemOp:$src2),
1225              !strconcat(OpcodeStr,
1226              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1227              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1228   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1229              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1230              !strconcat(OpcodeStr,
1231              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1232              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1233               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1234               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1235   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1236              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1237              !strconcat(OpcodeStr,
1238              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1239              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1240   }
1241   }
1242 }
1243 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1244
1245   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1246       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1247        !strconcat(OpcodeStr,
1248             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1249             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1250       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1251                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1252       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1253
1254   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1255       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1256        !strconcat(OpcodeStr,
1257             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1258             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1259       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1260
1261 }
1262
1263 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1264                                  AVX512VLVectorVTInfo VTInfo> {
1265   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1266            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1267
1268   let Predicates = [HasVLX] in {
1269     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1270                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1271     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1272                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1273   }
1274 }
1275
1276 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1277                          AVX512VLVectorVTInfo VTInfo> {
1278   let Predicates = [HasBWI] in
1279     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1280
1281   let Predicates = [HasBWI, HasVLX] in {
1282     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1283     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1284   }
1285 }
1286
1287
1288 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1289 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1290 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1291 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1292 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1293 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1294
1295
1296 let Predicates = [HasAVX512] in {
1297 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1298                             (v8f32 VR256X:$src2))),
1299             (EXTRACT_SUBREG
1300               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1301             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1302             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1303
1304 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1305                             (v8i32 VR256X:$src2))),
1306             (EXTRACT_SUBREG
1307                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1308             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1309             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1310 }
1311 //===----------------------------------------------------------------------===//
1312 // Compare Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1316 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1317                             SDNode OpNode, ValueType VT,
1318                             PatFrag ld_frag, string Suffix> {
1319   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1320                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1321                 !strconcat("vcmp${cc}", Suffix,
1322                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1323                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1324                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1325   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1326                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1327                 !strconcat("vcmp${cc}", Suffix,
1328                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1329                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1330                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1331   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1332     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1333                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1334                !strconcat("vcmp", Suffix,
1335                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1336                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1337     let mayLoad = 1 in
1338     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1339                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1340                !strconcat("vcmp", Suffix,
1341                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1342                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1343   }
1344 }
1345
1346 let Predicates = [HasAVX512] in {
1347 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1348                                  XS;
1349 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1350                                  XD, VEX_W;
1351 }
1352
1353 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1354               X86VectorVTInfo _> {
1355   def rr : AVX512BI<opc, MRMSrcReg,
1356              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1357              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1358              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1359              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1360   let mayLoad = 1 in
1361   def rm : AVX512BI<opc, MRMSrcMem,
1362              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1363              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1364              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1365                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1366              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1367   def rrk : AVX512BI<opc, MRMSrcReg,
1368               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1369               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1370                           "$dst {${mask}}, $src1, $src2}"),
1371               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1372                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1373               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1374   let mayLoad = 1 in
1375   def rmk : AVX512BI<opc, MRMSrcMem,
1376               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1377               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1378                           "$dst {${mask}}, $src1, $src2}"),
1379               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1380                                    (OpNode (_.VT _.RC:$src1),
1381                                        (_.VT (bitconvert
1382                                               (_.LdFrag addr:$src2))))))],
1383               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1384 }
1385
1386 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1387               X86VectorVTInfo _> :
1388            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1389   let mayLoad = 1 in {
1390   def rmb : AVX512BI<opc, MRMSrcMem,
1391               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1392               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1393                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1394               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1395                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1396               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1397   def rmbk : AVX512BI<opc, MRMSrcMem,
1398                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1399                                        _.ScalarMemOp:$src2),
1400                !strconcat(OpcodeStr,
1401                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1402                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1403                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1404                                       (OpNode (_.VT _.RC:$src1),
1405                                         (X86VBroadcast
1406                                           (_.ScalarLdFrag addr:$src2)))))],
1407                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1408   }
1409 }
1410
1411 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1412                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1413   let Predicates = [prd] in
1414   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1415            EVEX_V512;
1416
1417   let Predicates = [prd, HasVLX] in {
1418     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1419                 EVEX_V256;
1420     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1421                 EVEX_V128;
1422   }
1423 }
1424
1425 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1426                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1427                                   Predicate prd> {
1428   let Predicates = [prd] in
1429   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1430            EVEX_V512;
1431
1432   let Predicates = [prd, HasVLX] in {
1433     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1434                 EVEX_V256;
1435     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1436                 EVEX_V128;
1437   }
1438 }
1439
1440 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1441                       avx512vl_i8_info, HasBWI>,
1442                 EVEX_CD8<8, CD8VF>;
1443
1444 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1445                       avx512vl_i16_info, HasBWI>,
1446                 EVEX_CD8<16, CD8VF>;
1447
1448 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1449                       avx512vl_i32_info, HasAVX512>,
1450                 EVEX_CD8<32, CD8VF>;
1451
1452 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1453                       avx512vl_i64_info, HasAVX512>,
1454                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1455
1456 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1457                       avx512vl_i8_info, HasBWI>,
1458                 EVEX_CD8<8, CD8VF>;
1459
1460 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1461                       avx512vl_i16_info, HasBWI>,
1462                 EVEX_CD8<16, CD8VF>;
1463
1464 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1465                       avx512vl_i32_info, HasAVX512>,
1466                 EVEX_CD8<32, CD8VF>;
1467
1468 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1469                       avx512vl_i64_info, HasAVX512>,
1470                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1471
1472 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1473             (COPY_TO_REGCLASS (VPCMPGTDZrr
1474             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1475             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1476
1477 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1478             (COPY_TO_REGCLASS (VPCMPEQDZrr
1479             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1480             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1481
1482 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1483                           X86VectorVTInfo _> {
1484   def rri : AVX512AIi8<opc, MRMSrcReg,
1485              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1486              !strconcat("vpcmp${cc}", Suffix,
1487                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1488              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1489                                        imm:$cc))],
1490              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1491   let mayLoad = 1 in
1492   def rmi : AVX512AIi8<opc, MRMSrcMem,
1493              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1494              !strconcat("vpcmp${cc}", Suffix,
1495                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1496              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1497                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1498                               imm:$cc))],
1499              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1500   def rrik : AVX512AIi8<opc, MRMSrcReg,
1501               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1502                                       AVX512ICC:$cc),
1503               !strconcat("vpcmp${cc}", Suffix,
1504                          "\t{$src2, $src1, $dst {${mask}}|",
1505                          "$dst {${mask}}, $src1, $src2}"),
1506               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1507                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1508                                           imm:$cc)))],
1509               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1510   let mayLoad = 1 in
1511   def rmik : AVX512AIi8<opc, MRMSrcMem,
1512               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1513                                     AVX512ICC:$cc),
1514               !strconcat("vpcmp${cc}", Suffix,
1515                          "\t{$src2, $src1, $dst {${mask}}|",
1516                          "$dst {${mask}}, $src1, $src2}"),
1517               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1518                                    (OpNode (_.VT _.RC:$src1),
1519                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1520                                       imm:$cc)))],
1521               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1522
1523   // Accept explicit immediate argument form instead of comparison code.
1524   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1525     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1526                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1527                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1528                           "$dst, $src1, $src2, $cc}"),
1529                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1530     let mayLoad = 1 in
1531     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1532                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1533                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1534                           "$dst, $src1, $src2, $cc}"),
1535                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1536     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1537                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1538                                        u8imm:$cc),
1539                !strconcat("vpcmp", Suffix,
1540                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1541                           "$dst {${mask}}, $src1, $src2, $cc}"),
1542                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1543     let mayLoad = 1 in
1544     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1545                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1546                                        u8imm:$cc),
1547                !strconcat("vpcmp", Suffix,
1548                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1549                           "$dst {${mask}}, $src1, $src2, $cc}"),
1550                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1551   }
1552 }
1553
1554 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1555                               X86VectorVTInfo _> :
1556            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1557   def rmib : AVX512AIi8<opc, MRMSrcMem,
1558              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1559                                      AVX512ICC:$cc),
1560              !strconcat("vpcmp${cc}", Suffix,
1561                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1562                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1563              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1564                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1565                                imm:$cc))],
1566              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1567   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1568               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1569                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1570               !strconcat("vpcmp${cc}", Suffix,
1571                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1572                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1573               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1574                                   (OpNode (_.VT _.RC:$src1),
1575                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1576                                     imm:$cc)))],
1577               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1578
1579   // Accept explicit immediate argument form instead of comparison code.
1580   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1581     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1582                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1583                                        u8imm:$cc),
1584                !strconcat("vpcmp", Suffix,
1585                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1586                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1587                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1588     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1589                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1590                                        _.ScalarMemOp:$src2, u8imm:$cc),
1591                !strconcat("vpcmp", Suffix,
1592                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1593                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1594                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1595   }
1596 }
1597
1598 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1599                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1600   let Predicates = [prd] in
1601   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1602
1603   let Predicates = [prd, HasVLX] in {
1604     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1605     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1606   }
1607 }
1608
1609 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1610                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1611   let Predicates = [prd] in
1612   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1613            EVEX_V512;
1614
1615   let Predicates = [prd, HasVLX] in {
1616     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1617                 EVEX_V256;
1618     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1619                 EVEX_V128;
1620   }
1621 }
1622
1623 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1624                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1625 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1626                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1627
1628 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1629                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1630 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1631                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1632
1633 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1634                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1635 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1636                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1637
1638 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1639                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1640 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1641                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1642
1643 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1644
1645   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1646                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1647                    "vcmp${cc}"#_.Suffix,
1648                    "$src2, $src1", "$src1, $src2",
1649                    (X86cmpm (_.VT _.RC:$src1),
1650                          (_.VT _.RC:$src2),
1651                            imm:$cc)>;
1652
1653   let mayLoad = 1 in {
1654     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1655                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1656                   "vcmp${cc}"#_.Suffix,
1657                   "$src2, $src1", "$src1, $src2",
1658                   (X86cmpm (_.VT _.RC:$src1),
1659                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1660                           imm:$cc)>;
1661
1662     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1663                   (outs _.KRC:$dst),
1664                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1665                   "vcmp${cc}"#_.Suffix,
1666                   "${src2}"##_.BroadcastStr##", $src1",
1667                   "$src1, ${src2}"##_.BroadcastStr,
1668                   (X86cmpm (_.VT _.RC:$src1),
1669                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1670                           imm:$cc)>,EVEX_B;
1671   }
1672   // Accept explicit immediate argument form instead of comparison code.
1673   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1674     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1675                          (outs _.KRC:$dst),
1676                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1677                          "vcmp"#_.Suffix,
1678                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1679
1680     let mayLoad = 1 in {
1681       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1682                              (outs _.KRC:$dst),
1683                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1684                              "vcmp"#_.Suffix,
1685                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1686
1687       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1688                          (outs _.KRC:$dst),
1689                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1690                          "vcmp"#_.Suffix,
1691                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1692                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1693     }
1694  }
1695 }
1696
1697 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1698   // comparison code form (VCMP[EQ/LT/LE/...]
1699   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1700                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1701                      "vcmp${cc}"#_.Suffix,
1702                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1703                      (X86cmpmRnd (_.VT _.RC:$src1),
1704                                     (_.VT _.RC:$src2),
1705                                     imm:$cc,
1706                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1707
1708   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1709     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1710                          (outs _.KRC:$dst),
1711                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1712                          "vcmp"#_.Suffix,
1713                          "$cc,{sae}, $src2, $src1",
1714                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1715    }
1716 }
1717
1718 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1719   let Predicates = [HasAVX512] in {
1720     defm Z    : avx512_vcmp_common<_.info512>,
1721                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1722
1723   }
1724   let Predicates = [HasAVX512,HasVLX] in {
1725    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1726    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1727   }
1728 }
1729
1730 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1731                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1732 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1733                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1734
1735 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1736           (COPY_TO_REGCLASS (VCMPPSZrri
1737             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1738             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1739             imm:$cc), VK8)>;
1740 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1741           (COPY_TO_REGCLASS (VPCMPDZrri
1742             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1743             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1744             imm:$cc), VK8)>;
1745 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1746           (COPY_TO_REGCLASS (VPCMPUDZrri
1747             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1748             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1749             imm:$cc), VK8)>;
1750
1751 //-----------------------------------------------------------------
1752 // Mask register copy, including
1753 // - copy between mask registers
1754 // - load/store mask registers
1755 // - copy from GPR to mask register and vice versa
1756 //
1757 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1758                          string OpcodeStr, RegisterClass KRC,
1759                          ValueType vvt, X86MemOperand x86memop> {
1760   let hasSideEffects = 0 in {
1761     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1762                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1763     let mayLoad = 1 in
1764     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1765                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1766                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1767     let mayStore = 1 in
1768     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1769                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1770                [(store KRC:$src, addr:$dst)]>;
1771   }
1772 }
1773
1774 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1775                              string OpcodeStr,
1776                              RegisterClass KRC, RegisterClass GRC> {
1777   let hasSideEffects = 0 in {
1778     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1779                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1780     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1781                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1782   }
1783 }
1784
1785 let Predicates = [HasDQI] in
1786   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1787                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1788                VEX, PD;
1789
1790 let Predicates = [HasAVX512] in
1791   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1792                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1793                VEX, PS;
1794
1795 let Predicates = [HasBWI] in {
1796   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1797                VEX, PD, VEX_W;
1798   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1799                VEX, XD;
1800 }
1801
1802 let Predicates = [HasBWI] in {
1803   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1804                VEX, PS, VEX_W;
1805   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1806                VEX, XD, VEX_W;
1807 }
1808
1809 // GR from/to mask register
1810 let Predicates = [HasDQI] in {
1811   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1812             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1813   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1814             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1815 }
1816 let Predicates = [HasAVX512] in {
1817   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1818             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1819   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1820             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1821 }
1822 let Predicates = [HasBWI] in {
1823   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1824   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1825 }
1826 let Predicates = [HasBWI] in {
1827   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1828   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1829 }
1830
1831 // Load/store kreg
1832 let Predicates = [HasDQI] in {
1833   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1834             (KMOVBmk addr:$dst, VK8:$src)>;
1835   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1836             (KMOVBkm addr:$src)>;
1837 }
1838 let Predicates = [HasAVX512, NoDQI] in {
1839   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1840             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1841   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1842             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1843 }
1844 let Predicates = [HasAVX512] in {
1845   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1846             (KMOVWmk addr:$dst, VK16:$src)>;
1847   def : Pat<(i1 (load addr:$src)),
1848             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1849   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1850             (KMOVWkm addr:$src)>;
1851 }
1852 let Predicates = [HasBWI] in {
1853   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1854             (KMOVDmk addr:$dst, VK32:$src)>;
1855   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1856             (KMOVDkm addr:$src)>;
1857 }
1858 let Predicates = [HasBWI] in {
1859   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1860             (KMOVQmk addr:$dst, VK64:$src)>;
1861   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1862             (KMOVQkm addr:$src)>;
1863 }
1864
1865 let Predicates = [HasAVX512] in {
1866   def : Pat<(i1 (trunc (i64 GR64:$src))),
1867             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1868                                         (i32 1))), VK1)>;
1869
1870   def : Pat<(i1 (trunc (i32 GR32:$src))),
1871             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1872
1873   def : Pat<(i1 (trunc (i8 GR8:$src))),
1874        (COPY_TO_REGCLASS
1875         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1876        VK1)>;
1877   def : Pat<(i1 (trunc (i16 GR16:$src))),
1878        (COPY_TO_REGCLASS
1879         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1880        VK1)>;
1881
1882   def : Pat<(i32 (zext VK1:$src)),
1883             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1884   def : Pat<(i8 (zext VK1:$src)),
1885             (EXTRACT_SUBREG
1886              (AND32ri (KMOVWrk
1887                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1888   def : Pat<(i64 (zext VK1:$src)),
1889             (AND64ri8 (SUBREG_TO_REG (i64 0),
1890              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1891   def : Pat<(i16 (zext VK1:$src)),
1892             (EXTRACT_SUBREG
1893              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1894               sub_16bit)>;
1895   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1896             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1897   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1898             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1899 }
1900 let Predicates = [HasBWI] in {
1901   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1902             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1903   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1904             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1905 }
1906
1907
1908 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1909 let Predicates = [HasAVX512, NoDQI] in {
1910   // GR from/to 8-bit mask without native support
1911   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1912             (COPY_TO_REGCLASS
1913               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1914               VK8)>;
1915   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1916             (EXTRACT_SUBREG
1917               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1918               sub_8bit)>;
1919 }
1920 let Predicates = [HasAVX512] in {
1921   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1922             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1923   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1924             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1925 }
1926 let Predicates = [HasBWI] in {
1927   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1928             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1929   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1930             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1931 }
1932
1933 // Mask unary operation
1934 // - KNOT
1935 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1936                             RegisterClass KRC, SDPatternOperator OpNode,
1937                             Predicate prd> {
1938   let Predicates = [prd] in
1939     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1940                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1941                [(set KRC:$dst, (OpNode KRC:$src))]>;
1942 }
1943
1944 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1945                                 SDPatternOperator OpNode> {
1946   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1947                             HasDQI>, VEX, PD;
1948   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1949                             HasAVX512>, VEX, PS;
1950   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1951                             HasBWI>, VEX, PD, VEX_W;
1952   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1953                             HasBWI>, VEX, PS, VEX_W;
1954 }
1955
1956 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1957
1958 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1959   let Predicates = [HasAVX512] in
1960     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1961                 (i16 GR16:$src)),
1962               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1963               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1964 }
1965 defm : avx512_mask_unop_int<"knot", "KNOT">;
1966
1967 let Predicates = [HasDQI] in
1968 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1969 let Predicates = [HasAVX512] in
1970 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1971 let Predicates = [HasBWI] in
1972 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1973 let Predicates = [HasBWI] in
1974 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1975
1976 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1977 let Predicates = [HasAVX512, NoDQI] in {
1978 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1979           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1980 def : Pat<(not VK8:$src),
1981           (COPY_TO_REGCLASS
1982             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1983 }
1984 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1985           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1986 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1987           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1988
1989 // Mask binary operation
1990 // - KAND, KANDN, KOR, KXNOR, KXOR
1991 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1992                            RegisterClass KRC, SDPatternOperator OpNode,
1993                            Predicate prd, bit IsCommutable> {
1994   let Predicates = [prd], isCommutable = IsCommutable in
1995     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1996                !strconcat(OpcodeStr,
1997                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1998                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1999 }
2000
2001 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2002                                SDPatternOperator OpNode, bit IsCommutable> {
2003   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2004                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2005   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2006                              HasAVX512, IsCommutable>, VEX_4V, VEX_L, PS;
2007   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2008                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2009   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2010                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2011 }
2012
2013 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2014 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2015
2016 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2017 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2018 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2019 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2020 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2021
2022 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2023   let Predicates = [HasAVX512] in
2024     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2025                 (i16 GR16:$src1), (i16 GR16:$src2)),
2026               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2027               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2028               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2029 }
2030
2031 defm : avx512_mask_binop_int<"kand",  "KAND">;
2032 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2033 defm : avx512_mask_binop_int<"kor",   "KOR">;
2034 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2035 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2036
2037 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2038   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2039   // for the DQI set, this type is legal and KxxxB instruction is used
2040   let Predicates = [NoDQI] in
2041   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2042             (COPY_TO_REGCLASS
2043               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2044                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2045
2046   // All types smaller than 8 bits require conversion anyway
2047   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2048         (COPY_TO_REGCLASS (Inst
2049                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2050                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2051   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2052         (COPY_TO_REGCLASS (Inst
2053                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2054                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2055   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2056         (COPY_TO_REGCLASS (Inst
2057                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2058                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2059 }
2060
2061 defm : avx512_binop_pat<and,  KANDWrr>;
2062 defm : avx512_binop_pat<andn, KANDNWrr>;
2063 defm : avx512_binop_pat<or,   KORWrr>;
2064 defm : avx512_binop_pat<xnor, KXNORWrr>;
2065 defm : avx512_binop_pat<xor,  KXORWrr>;
2066
2067 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2068           (KXNORWrr VK16:$src1, VK16:$src2)>;
2069 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2070           (KXNORBrr VK8:$src1, VK8:$src2)>;
2071 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2072           (KXNORDrr VK32:$src1, VK32:$src2)>;
2073 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2074           (KXNORQrr VK64:$src1, VK64:$src2)>;
2075
2076 let Predicates = [NoDQI] in
2077 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2078           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2079                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2080
2081 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2082           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2083                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2084
2085 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2086           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2087                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2088
2089 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2090           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2091                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2092
2093 // Mask unpacking
2094 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2095                            RegisterClass KRC> {
2096   let Predicates = [HasAVX512] in
2097     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2098                !strconcat(OpcodeStr,
2099                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2100 }
2101
2102 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2103   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2104                             VEX_4V, VEX_L, PD;
2105 }
2106
2107 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2108 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2109           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2110                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2111
2112
2113 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2114   let Predicates = [HasAVX512] in
2115     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2116                 (i16 GR16:$src1), (i16 GR16:$src2)),
2117               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2118               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2119               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2120 }
2121 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2122
2123 // Mask bit testing
2124 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2125                             SDNode OpNode> {
2126   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2127     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2128                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2129                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2130 }
2131
2132 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2133   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2134                             VEX, PS;
2135   let Predicates = [HasDQI] in
2136   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2137                             VEX, PD;
2138   let Predicates = [HasBWI] in {
2139   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2140                             VEX, PS, VEX_W;
2141   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2142                             VEX, PD, VEX_W;
2143   }
2144 }
2145
2146 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2147
2148 // Mask shift
2149 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2150                              SDNode OpNode> {
2151   let Predicates = [HasAVX512] in
2152     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2153                  !strconcat(OpcodeStr,
2154                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2155                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2156 }
2157
2158 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2159                                SDNode OpNode> {
2160   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2161                                VEX, TAPD, VEX_W;
2162   let Predicates = [HasDQI] in
2163   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2164                                VEX, TAPD;
2165   let Predicates = [HasBWI] in {
2166   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2167                                VEX, TAPD, VEX_W;
2168   let Predicates = [HasDQI] in
2169   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2170                                VEX, TAPD;
2171   }
2172 }
2173
2174 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2175 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2176
2177 // Mask setting all 0s or 1s
2178 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2179   let Predicates = [HasAVX512] in
2180     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2181       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2182                      [(set KRC:$dst, (VT Val))]>;
2183 }
2184
2185 multiclass avx512_mask_setop_w<PatFrag Val> {
2186   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2187   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2188   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2189   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2190 }
2191
2192 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2193 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2194
2195 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2196 let Predicates = [HasAVX512] in {
2197   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2198   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2199   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2200   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2201   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2202   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2203   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2204 }
2205 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2206           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2207
2208 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2209           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2210
2211 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2212           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2213
2214 let Predicates = [HasVLX] in {
2215   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2216             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2217   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2218             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2219   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2220             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2221   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2222             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2223   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2224             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2225 }
2226
2227 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2228           (v8i1 (COPY_TO_REGCLASS
2229                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2230                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2231
2232 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2233           (v8i1 (COPY_TO_REGCLASS
2234                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2235                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2236
2237 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2238           (v4i1 (COPY_TO_REGCLASS
2239                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2240                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2241
2242 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2243           (v4i1 (COPY_TO_REGCLASS
2244                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2245                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2246
2247 //===----------------------------------------------------------------------===//
2248 // AVX-512 - Aligned and unaligned load and store
2249 //
2250
2251
2252 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2253                          PatFrag ld_frag, PatFrag mload,
2254                          bit IsReMaterializable = 1> {
2255   let hasSideEffects = 0 in {
2256   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2257                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2258                     _.ExeDomain>, EVEX;
2259   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2260                       (ins _.KRCWM:$mask,  _.RC:$src),
2261                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2262                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2263                        EVEX, EVEX_KZ;
2264
2265   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2266       SchedRW = [WriteLoad] in
2267   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2268                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2269                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2270                     _.ExeDomain>, EVEX;
2271
2272   let Constraints = "$src0 = $dst" in {
2273   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2274                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2275                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2276                     "${dst} {${mask}}, $src1}"),
2277                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2278                                         (_.VT _.RC:$src1),
2279                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2280                      EVEX, EVEX_K;
2281   let mayLoad = 1, SchedRW = [WriteLoad] in
2282     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2283                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2284                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2285                       "${dst} {${mask}}, $src1}"),
2286                      [(set _.RC:$dst, (_.VT
2287                          (vselect _.KRCWM:$mask,
2288                           (_.VT (bitconvert (ld_frag addr:$src1))),
2289                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2290   }
2291   let mayLoad = 1, SchedRW = [WriteLoad] in
2292   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2293                   (ins _.KRCWM:$mask, _.MemOp:$src),
2294                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2295                                 "${dst} {${mask}} {z}, $src}",
2296                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2297                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2298                   _.ExeDomain>, EVEX, EVEX_KZ;
2299   }
2300   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2301             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2302
2303   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2304             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2305
2306   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2307             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2308              _.KRCWM:$mask, addr:$ptr)>;
2309 }
2310
2311 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2312                                   AVX512VLVectorVTInfo _,
2313                                   Predicate prd,
2314                                   bit IsReMaterializable = 1> {
2315   let Predicates = [prd] in
2316   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2317                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2318
2319   let Predicates = [prd, HasVLX] in {
2320   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2321                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2322   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2323                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2324   }
2325 }
2326
2327 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2328                                   AVX512VLVectorVTInfo _,
2329                                   Predicate prd,
2330                                   bit IsReMaterializable = 1> {
2331   let Predicates = [prd] in
2332   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2333                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2334
2335   let Predicates = [prd, HasVLX] in {
2336   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2337                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2338   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2339                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2340   }
2341 }
2342
2343 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2344                         PatFrag st_frag, PatFrag mstore> {
2345   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2346   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2347                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2348                         _.ExeDomain>, EVEX;
2349   let Constraints = "$src1 = $dst" in
2350   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2351                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2352                          OpcodeStr #
2353                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2354                          [], _.ExeDomain>,  EVEX, EVEX_K;
2355   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2356                           (ins _.KRCWM:$mask, _.RC:$src),
2357                           OpcodeStr #
2358                           "\t{$src, ${dst} {${mask}} {z}|" #
2359                           "${dst} {${mask}} {z}, $src}",
2360                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2361   }
2362   let mayStore = 1 in {
2363   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2364                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2365                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2366   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2367                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2368               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2369                [], _.ExeDomain>, EVEX, EVEX_K;
2370   }
2371
2372   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2373            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2374                                                     _.KRCWM:$mask, _.RC:$src)>;
2375 }
2376
2377
2378 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2379                             AVX512VLVectorVTInfo _, Predicate prd> {
2380   let Predicates = [prd] in
2381   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2382                         masked_store_unaligned>, EVEX_V512;
2383
2384   let Predicates = [prd, HasVLX] in {
2385     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2386                              masked_store_unaligned>, EVEX_V256;
2387     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2388                              masked_store_unaligned>, EVEX_V128;
2389   }
2390 }
2391
2392 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2393                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2394   let Predicates = [prd] in
2395   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2396                         masked_store_aligned512>, EVEX_V512;
2397
2398   let Predicates = [prd, HasVLX] in {
2399     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2400                              masked_store_aligned256>, EVEX_V256;
2401     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2402                              masked_store_aligned128>, EVEX_V128;
2403   }
2404 }
2405
2406 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2407                                      HasAVX512>,
2408                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2409                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2410
2411 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2412                                      HasAVX512>,
2413                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2414                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2415
2416 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2417                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2418                               PS, EVEX_CD8<32, CD8VF>;
2419
2420 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2421                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2422                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2423
2424 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2425                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2426        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2427
2428 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2429                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2430        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2431
2432 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2433                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2434        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2435
2436 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2437                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2438        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2439
2440 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2441                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2442        (VMOVAPDZrm addr:$ptr)>;
2443
2444 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2445                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2446        (VMOVAPSZrm addr:$ptr)>;
2447
2448 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2449           GR16:$mask),
2450          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2451             VR512:$src)>;
2452 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2453           GR8:$mask),
2454          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2455             VR512:$src)>;
2456
2457 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2458           GR16:$mask),
2459          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2460             VR512:$src)>;
2461 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2462           GR8:$mask),
2463          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2464             VR512:$src)>;
2465
2466 let Predicates = [HasAVX512, NoVLX] in {
2467 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2468          (VMOVUPSZmrk addr:$ptr,
2469          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2470          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2471
2472 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2473          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2474           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2475
2476 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2477          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2478          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2479           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2480 }
2481
2482 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2483                                        HasAVX512>,
2484                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2485                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2486
2487 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2488                                        HasAVX512>,
2489                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2490                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2491
2492 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2493                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2494                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2495
2496 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2497                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2498                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2499
2500 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2501                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2502                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2503
2504 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2505                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2506                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2507
2508 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2509                  (v16i32 immAllZerosV), GR16:$mask)),
2510        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2511
2512 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2513                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2514        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2515
2516 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2517             GR16:$mask),
2518          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2519             VR512:$src)>;
2520 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2521             GR8:$mask),
2522          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2523             VR512:$src)>;
2524
2525 let AddedComplexity = 20 in {
2526 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2527                           (bc_v8i64 (v16i32 immAllZerosV)))),
2528                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2529
2530 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2531                           (v8i64 VR512:$src))),
2532    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2533                                               VK8), VR512:$src)>;
2534
2535 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2536                            (v16i32 immAllZerosV))),
2537                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2538
2539 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2540                            (v16i32 VR512:$src))),
2541                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2542 }
2543 // NoVLX patterns
2544 let Predicates = [HasAVX512, NoVLX] in {
2545 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2546          (VMOVDQU32Zmrk addr:$ptr,
2547          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2548          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2549
2550 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2551          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2552           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2553 }
2554
2555 // Move Int Doubleword to Packed Double Int
2556 //
2557 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2558                       "vmovd\t{$src, $dst|$dst, $src}",
2559                       [(set VR128X:$dst,
2560                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2561                         EVEX, VEX_LIG;
2562 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2563                       "vmovd\t{$src, $dst|$dst, $src}",
2564                       [(set VR128X:$dst,
2565                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2566                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2567 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2568                       "vmovq\t{$src, $dst|$dst, $src}",
2569                         [(set VR128X:$dst,
2570                           (v2i64 (scalar_to_vector GR64:$src)))],
2571                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2572 let isCodeGenOnly = 1 in {
2573 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2574                        "vmovq\t{$src, $dst|$dst, $src}",
2575                        [(set FR64:$dst, (bitconvert GR64:$src))],
2576                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2577 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2578                          "vmovq\t{$src, $dst|$dst, $src}",
2579                          [(set GR64:$dst, (bitconvert FR64:$src))],
2580                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2581 }
2582 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2583                          "vmovq\t{$src, $dst|$dst, $src}",
2584                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2585                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2586                          EVEX_CD8<64, CD8VT1>;
2587
2588 // Move Int Doubleword to Single Scalar
2589 //
2590 let isCodeGenOnly = 1 in {
2591 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2592                       "vmovd\t{$src, $dst|$dst, $src}",
2593                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2594                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2595
2596 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2597                       "vmovd\t{$src, $dst|$dst, $src}",
2598                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2599                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2600 }
2601
2602 // Move doubleword from xmm register to r/m32
2603 //
2604 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2605                        "vmovd\t{$src, $dst|$dst, $src}",
2606                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2607                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2608                        EVEX, VEX_LIG;
2609 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2610                        (ins i32mem:$dst, VR128X:$src),
2611                        "vmovd\t{$src, $dst|$dst, $src}",
2612                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2613                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2614                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2615
2616 // Move quadword from xmm1 register to r/m64
2617 //
2618 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2619                       "vmovq\t{$src, $dst|$dst, $src}",
2620                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2621                                                    (iPTR 0)))],
2622                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2623                       Requires<[HasAVX512, In64BitMode]>;
2624
2625 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2626                        (ins i64mem:$dst, VR128X:$src),
2627                        "vmovq\t{$src, $dst|$dst, $src}",
2628                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2629                                addr:$dst)], IIC_SSE_MOVDQ>,
2630                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2631                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2632
2633 // Move Scalar Single to Double Int
2634 //
2635 let isCodeGenOnly = 1 in {
2636 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2637                       (ins FR32X:$src),
2638                       "vmovd\t{$src, $dst|$dst, $src}",
2639                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2640                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2641 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2642                       (ins i32mem:$dst, FR32X:$src),
2643                       "vmovd\t{$src, $dst|$dst, $src}",
2644                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2645                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2646 }
2647
2648 // Move Quadword Int to Packed Quadword Int
2649 //
2650 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2651                       (ins i64mem:$src),
2652                       "vmovq\t{$src, $dst|$dst, $src}",
2653                       [(set VR128X:$dst,
2654                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2655                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2656
2657 //===----------------------------------------------------------------------===//
2658 // AVX-512  MOVSS, MOVSD
2659 //===----------------------------------------------------------------------===//
2660
2661 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2662                               SDNode OpNode, ValueType vt,
2663                               X86MemOperand x86memop, PatFrag mem_pat> {
2664   let hasSideEffects = 0 in {
2665   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2666               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2667               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2668                                       (scalar_to_vector RC:$src2))))],
2669               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2670   let Constraints = "$src1 = $dst" in
2671   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2672               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2673               !strconcat(asm,
2674                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2675               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2676   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2677               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2678               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2679               EVEX, VEX_LIG;
2680   let mayStore = 1 in {
2681   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2682              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2683              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2684              EVEX, VEX_LIG;
2685   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2686              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2687              [], IIC_SSE_MOV_S_MR>,
2688              EVEX, VEX_LIG, EVEX_K;
2689   } // mayStore
2690   } //hasSideEffects = 0
2691 }
2692
2693 let ExeDomain = SSEPackedSingle in
2694 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2695                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2696
2697 let ExeDomain = SSEPackedDouble in
2698 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2699                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2700
2701 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2702           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2703            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2704
2705 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2706           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2707            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2708
2709 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2710           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2711            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2712
2713 // For the disassembler
2714 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2715   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2716                         (ins VR128X:$src1, FR32X:$src2),
2717                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2718                         IIC_SSE_MOV_S_RR>,
2719                         XS, EVEX_4V, VEX_LIG;
2720   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2721                         (ins VR128X:$src1, FR64X:$src2),
2722                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2723                         IIC_SSE_MOV_S_RR>,
2724                         XD, EVEX_4V, VEX_LIG, VEX_W;
2725 }
2726
2727 let Predicates = [HasAVX512] in {
2728   let AddedComplexity = 15 in {
2729   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2730   // MOVS{S,D} to the lower bits.
2731   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2732             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2733   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2734             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2735   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2736             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2737   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2738             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2739
2740   // Move low f32 and clear high bits.
2741   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2742             (SUBREG_TO_REG (i32 0),
2743              (VMOVSSZrr (v4f32 (V_SET0)),
2744               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2745   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2746             (SUBREG_TO_REG (i32 0),
2747              (VMOVSSZrr (v4i32 (V_SET0)),
2748                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2749   }
2750
2751   let AddedComplexity = 20 in {
2752   // MOVSSrm zeros the high parts of the register; represent this
2753   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2754   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2755             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2756   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2757             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2758   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2759             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2760
2761   // MOVSDrm zeros the high parts of the register; represent this
2762   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2763   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2764             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2765   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2766             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2767   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2768             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2769   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2770             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2771   def : Pat<(v2f64 (X86vzload addr:$src)),
2772             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2773
2774   // Represent the same patterns above but in the form they appear for
2775   // 256-bit types
2776   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2777                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2778             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2779   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2780                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2781             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2782   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2783                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2784             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2785   }
2786   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2787                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2788             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2789                                             FR32X:$src)), sub_xmm)>;
2790   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2791                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2792             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2793                                      FR64X:$src)), sub_xmm)>;
2794   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2795                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2796             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2797
2798   // Move low f64 and clear high bits.
2799   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2800             (SUBREG_TO_REG (i32 0),
2801              (VMOVSDZrr (v2f64 (V_SET0)),
2802                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2803
2804   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2805             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2806                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2807
2808   // Extract and store.
2809   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2810                    addr:$dst),
2811             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2812   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2813                    addr:$dst),
2814             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2815
2816   // Shuffle with VMOVSS
2817   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2818             (VMOVSSZrr (v4i32 VR128X:$src1),
2819                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2820   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2821             (VMOVSSZrr (v4f32 VR128X:$src1),
2822                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2823
2824   // 256-bit variants
2825   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2826             (SUBREG_TO_REG (i32 0),
2827               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2828                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2829               sub_xmm)>;
2830   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2831             (SUBREG_TO_REG (i32 0),
2832               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2833                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2834               sub_xmm)>;
2835
2836   // Shuffle with VMOVSD
2837   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2838             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2839   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2840             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2841   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2842             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2843   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2844             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2845
2846   // 256-bit variants
2847   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2848             (SUBREG_TO_REG (i32 0),
2849               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2850                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2851               sub_xmm)>;
2852   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2853             (SUBREG_TO_REG (i32 0),
2854               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2855                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2856               sub_xmm)>;
2857
2858   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2859             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2860   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2861             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2862   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2863             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2864   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2865             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2866 }
2867
2868 let AddedComplexity = 15 in
2869 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2870                                 (ins VR128X:$src),
2871                                 "vmovq\t{$src, $dst|$dst, $src}",
2872                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2873                                                    (v2i64 VR128X:$src))))],
2874                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2875
2876 let AddedComplexity = 20 in
2877 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2878                                  (ins i128mem:$src),
2879                                  "vmovq\t{$src, $dst|$dst, $src}",
2880                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2881                                                      (loadv2i64 addr:$src))))],
2882                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2883                                  EVEX_CD8<8, CD8VT8>;
2884
2885 let Predicates = [HasAVX512] in {
2886   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2887   let AddedComplexity = 20 in {
2888     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2889               (VMOVDI2PDIZrm addr:$src)>;
2890     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2891               (VMOV64toPQIZrr GR64:$src)>;
2892     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2893               (VMOVDI2PDIZrr GR32:$src)>;
2894
2895     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2896               (VMOVDI2PDIZrm addr:$src)>;
2897     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2898               (VMOVDI2PDIZrm addr:$src)>;
2899     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2900             (VMOVZPQILo2PQIZrm addr:$src)>;
2901     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2902             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2903     def : Pat<(v2i64 (X86vzload addr:$src)),
2904             (VMOVZPQILo2PQIZrm addr:$src)>;
2905   }
2906
2907   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2908   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2909                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2910             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2911   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2912                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2913             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2914 }
2915
2916 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2917         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2918
2919 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2920         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2921
2922 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2923         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2924
2925 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2926         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2927
2928 //===----------------------------------------------------------------------===//
2929 // AVX-512 - Non-temporals
2930 //===----------------------------------------------------------------------===//
2931 let SchedRW = [WriteLoad] in {
2932   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2933                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2934                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2935                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2936                         EVEX_CD8<64, CD8VF>;
2937
2938   let Predicates = [HasAVX512, HasVLX] in {
2939     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2940                              (ins i256mem:$src),
2941                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2942                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2943                              EVEX_CD8<64, CD8VF>;
2944
2945     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2946                              (ins i128mem:$src),
2947                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2948                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2949                              EVEX_CD8<64, CD8VF>;
2950   }
2951 }
2952
2953 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2954                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2955                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2956   let SchedRW = [WriteStore], mayStore = 1,
2957       AddedComplexity = 400 in
2958   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2959                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2960                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2961 }
2962
2963 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2964                            string elty, string elsz, string vsz512,
2965                            string vsz256, string vsz128, Domain d,
2966                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2967   let Predicates = [prd] in
2968   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2969                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2970                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2971                         EVEX_V512;
2972
2973   let Predicates = [prd, HasVLX] in {
2974     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2975                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2976                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2977                              EVEX_V256;
2978
2979     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2980                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2981                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2982                              EVEX_V128;
2983   }
2984 }
2985
2986 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2987                                 "i", "64", "8", "4", "2", SSEPackedInt,
2988                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2989
2990 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2991                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2992                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2993
2994 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2995                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2996                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2997
2998 //===----------------------------------------------------------------------===//
2999 // AVX-512 - Integer arithmetic
3000 //
3001 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3002                            X86VectorVTInfo _, OpndItins itins,
3003                            bit IsCommutable = 0> {
3004   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3005                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3006                     "$src2, $src1", "$src1, $src2",
3007                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3008                     itins.rr, IsCommutable>,
3009             AVX512BIBase, EVEX_4V;
3010
3011   let mayLoad = 1 in
3012     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3013                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3014                     "$src2, $src1", "$src1, $src2",
3015                     (_.VT (OpNode _.RC:$src1,
3016                                   (bitconvert (_.LdFrag addr:$src2)))),
3017                     itins.rm>,
3018               AVX512BIBase, EVEX_4V;
3019 }
3020
3021 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3022                             X86VectorVTInfo _, OpndItins itins,
3023                             bit IsCommutable = 0> :
3024            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3025   let mayLoad = 1 in
3026     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3027                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3028                     "${src2}"##_.BroadcastStr##", $src1",
3029                     "$src1, ${src2}"##_.BroadcastStr,
3030                     (_.VT (OpNode _.RC:$src1,
3031                                   (X86VBroadcast
3032                                       (_.ScalarLdFrag addr:$src2)))),
3033                     itins.rm>,
3034                AVX512BIBase, EVEX_4V, EVEX_B;
3035 }
3036
3037 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3038                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3039                               Predicate prd, bit IsCommutable = 0> {
3040   let Predicates = [prd] in
3041     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3042                              IsCommutable>, EVEX_V512;
3043
3044   let Predicates = [prd, HasVLX] in {
3045     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3046                              IsCommutable>, EVEX_V256;
3047     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3048                              IsCommutable>, EVEX_V128;
3049   }
3050 }
3051
3052 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3053                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3054                                Predicate prd, bit IsCommutable = 0> {
3055   let Predicates = [prd] in
3056     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3057                              IsCommutable>, EVEX_V512;
3058
3059   let Predicates = [prd, HasVLX] in {
3060     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3061                              IsCommutable>, EVEX_V256;
3062     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3063                              IsCommutable>, EVEX_V128;
3064   }
3065 }
3066
3067 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3068                                 OpndItins itins, Predicate prd,
3069                                 bit IsCommutable = 0> {
3070   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3071                                itins, prd, IsCommutable>,
3072                                VEX_W, EVEX_CD8<64, CD8VF>;
3073 }
3074
3075 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3076                                 OpndItins itins, Predicate prd,
3077                                 bit IsCommutable = 0> {
3078   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3079                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3080 }
3081
3082 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3083                                 OpndItins itins, Predicate prd,
3084                                 bit IsCommutable = 0> {
3085   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3086                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3087 }
3088
3089 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3090                                 OpndItins itins, Predicate prd,
3091                                 bit IsCommutable = 0> {
3092   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3093                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3094 }
3095
3096 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3097                                  SDNode OpNode, OpndItins itins, Predicate prd,
3098                                  bit IsCommutable = 0> {
3099   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
3100                                    IsCommutable>;
3101
3102   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
3103                                    IsCommutable>;
3104 }
3105
3106 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3107                                  SDNode OpNode, OpndItins itins, Predicate prd,
3108                                  bit IsCommutable = 0> {
3109   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3110                                    IsCommutable>;
3111
3112   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3113                                    IsCommutable>;
3114 }
3115
3116 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3117                                   bits<8> opc_d, bits<8> opc_q,
3118                                   string OpcodeStr, SDNode OpNode,
3119                                   OpndItins itins, bit IsCommutable = 0> {
3120   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3121                                     itins, HasAVX512, IsCommutable>,
3122               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3123                                     itins, HasBWI, IsCommutable>;
3124 }
3125
3126 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3127                             SDNode OpNode,X86VectorVTInfo _Src,
3128                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3129   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3130                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3131                             "$src2, $src1","$src1, $src2",
3132                             (_Dst.VT (OpNode
3133                                          (_Src.VT _Src.RC:$src1),
3134                                          (_Src.VT _Src.RC:$src2))),
3135                             itins.rr, IsCommutable>,
3136                             AVX512BIBase, EVEX_4V;
3137   let mayLoad = 1 in {
3138       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3139                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3140                             "$src2, $src1", "$src1, $src2",
3141                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3142                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3143                             itins.rm>,
3144                             AVX512BIBase, EVEX_4V;
3145
3146       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3147                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3148                         OpcodeStr,
3149                         "${src2}"##_Dst.BroadcastStr##", $src1",
3150                          "$src1, ${src2}"##_Dst.BroadcastStr,
3151                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3152                                      (_Dst.VT (X86VBroadcast
3153                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3154                         itins.rm>,
3155                         AVX512BIBase, EVEX_4V, EVEX_B;
3156   }
3157 }
3158
3159 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3160                                     SSE_INTALU_ITINS_P, 1>;
3161 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3162                                     SSE_INTALU_ITINS_P, 0>;
3163 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3164                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3165 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3166                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3167 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3168                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3169 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3170                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3171 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3172                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3173 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3174                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3175 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3176                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3177
3178
3179 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3180                             SDNode OpNode, bit IsCommutable = 0> {
3181
3182   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3183                                  v16i32_info, v8i64_info, IsCommutable>,
3184                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3185   let Predicates = [HasVLX] in {
3186     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3187                                       v8i32x_info, v4i64x_info, IsCommutable>,
3188                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3189     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3190                                       v4i32x_info, v2i64x_info, IsCommutable>,
3191                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3192   }
3193 }
3194
3195 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3196                    X86pmuldq, 1>,T8PD;
3197 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3198                    X86pmuludq, 1>;
3199
3200 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3201                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3202   let mayLoad = 1 in {
3203       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3204                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3205                         OpcodeStr,
3206                         "${src2}"##_Src.BroadcastStr##", $src1",
3207                          "$src1, ${src2}"##_Src.BroadcastStr,
3208                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3209                                      (_Src.VT (X86VBroadcast
3210                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3211                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3212   }
3213 }
3214
3215 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3216                             SDNode OpNode,X86VectorVTInfo _Src,
3217                             X86VectorVTInfo _Dst> {
3218   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3219                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3220                             "$src2, $src1","$src1, $src2",
3221                             (_Dst.VT (OpNode
3222                                          (_Src.VT _Src.RC:$src1),
3223                                          (_Src.VT _Src.RC:$src2)))>,
3224                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3225   let mayLoad = 1 in {
3226     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3227                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3228                           "$src2, $src1", "$src1, $src2",
3229                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3230                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3231                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3232   }
3233 }
3234
3235 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3236                                     SDNode OpNode> {
3237   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3238                                  v32i16_info>,
3239                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3240                                  v32i16_info>, EVEX_V512;
3241   let Predicates = [HasVLX] in {
3242     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3243                                      v16i16x_info>,
3244                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3245                                      v16i16x_info>, EVEX_V256;
3246     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3247                                      v8i16x_info>,
3248                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3249                                      v8i16x_info>, EVEX_V128;
3250   }
3251 }
3252 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3253                             SDNode OpNode> {
3254   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3255                                 v64i8_info>, EVEX_V512;
3256   let Predicates = [HasVLX] in {
3257     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3258                                     v32i8x_info>, EVEX_V256;
3259     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3260                                     v16i8x_info>, EVEX_V128;
3261   }
3262 }
3263 let Predicates = [HasBWI] in {
3264   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3265   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3266   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3267   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3268 }
3269
3270 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3271                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3272 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3273                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3274 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3275                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3276
3277 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3278                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3279 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3280                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3281 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3282                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3283
3284 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3285                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3286 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3287                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3288 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3289                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3290
3291 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3292                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3293 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3294                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3295 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3296                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3297
3298 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3299                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3300            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3301 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3302                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3303            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3304 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3305                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3306            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3307 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3308                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3309            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3310 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3311                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3312            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3313 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3314                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3315            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3316 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3317                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3318            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3319 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3320                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3321            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3322 //===----------------------------------------------------------------------===//
3323 // AVX-512 - Unpack Instructions
3324 //===----------------------------------------------------------------------===//
3325
3326 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3327                                    PatFrag mem_frag, RegisterClass RC,
3328                                    X86MemOperand x86memop, string asm,
3329                                    Domain d> {
3330     def rr : AVX512PI<opc, MRMSrcReg,
3331                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3332                 asm, [(set RC:$dst,
3333                            (vt (OpNode RC:$src1, RC:$src2)))],
3334                            d>, EVEX_4V;
3335     def rm : AVX512PI<opc, MRMSrcMem,
3336                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3337                 asm, [(set RC:$dst,
3338                        (vt (OpNode RC:$src1,
3339                             (bitconvert (mem_frag addr:$src2)))))],
3340                         d>, EVEX_4V;
3341 }
3342
3343 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3344       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3345       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3346 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3347       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3348       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3349 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3350       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3351       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3352 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3353       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3354       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3355
3356 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3357                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3358                         X86MemOperand x86memop> {
3359   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3360        (ins RC:$src1, RC:$src2),
3361        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3362        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3363        IIC_SSE_UNPCK>, EVEX_4V;
3364   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3365        (ins RC:$src1, x86memop:$src2),
3366        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3367        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3368                                      (bitconvert (memop_frag addr:$src2)))))],
3369                                      IIC_SSE_UNPCK>, EVEX_4V;
3370 }
3371 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3372                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3373                                 EVEX_CD8<32, CD8VF>;
3374 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3375                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3376                                 VEX_W, EVEX_CD8<64, CD8VF>;
3377 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3378                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3379                                 EVEX_CD8<32, CD8VF>;
3380 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3381                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3382                                 VEX_W, EVEX_CD8<64, CD8VF>;
3383 //===----------------------------------------------------------------------===//
3384 // AVX-512 - PSHUFD
3385 //
3386
3387 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3388                          SDNode OpNode, PatFrag mem_frag,
3389                          X86MemOperand x86memop, ValueType OpVT> {
3390   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3391                      (ins RC:$src1, u8imm:$src2),
3392                      !strconcat(OpcodeStr,
3393                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3394                      [(set RC:$dst,
3395                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3396                      EVEX;
3397   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3398                      (ins x86memop:$src1, u8imm:$src2),
3399                      !strconcat(OpcodeStr,
3400                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401                      [(set RC:$dst,
3402                        (OpVT (OpNode (mem_frag addr:$src1),
3403                               (i8 imm:$src2))))]>, EVEX;
3404 }
3405
3406 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3407                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3408
3409 //===----------------------------------------------------------------------===//
3410 // AVX-512  Logical Instructions
3411 //===----------------------------------------------------------------------===//
3412
3413 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3414                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3415 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3416                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3417 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3418                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3419 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3420                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3421
3422 //===----------------------------------------------------------------------===//
3423 // AVX-512  FP arithmetic
3424 //===----------------------------------------------------------------------===//
3425 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3426                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3427                          bit IsCommutable> {
3428
3429   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3430                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3431                            "$src2, $src1", "$src1, $src2",
3432                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3433                            (i32 FROUND_CURRENT)),
3434                            itins.rr, IsCommutable>;
3435
3436   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3437                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3438                          "$src2, $src1", "$src1, $src2",
3439                          (VecNode (_.VT _.RC:$src1),
3440                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3441                            (i32 FROUND_CURRENT)),
3442                          itins.rm, IsCommutable>;
3443   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3444       Predicates = [HasAVX512] in {
3445   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3446                          (ins _.FRC:$src1, _.FRC:$src2),
3447                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3448                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3449                           itins.rr>;
3450   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3451                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3452                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3453                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3454                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3455   }
3456 }
3457
3458 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3459                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3460
3461   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3462                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3463                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3464                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3465                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3466                           EVEX_B, EVEX_RC;
3467 }
3468 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3469                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3470
3471   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3472                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3473                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3474                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3475                             (i32 FROUND_NO_EXC))>, EVEX_B;
3476 }
3477
3478 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3479                                   SDNode VecNode,
3480                                   SizeItins itins, bit IsCommutable> {
3481   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3482                               itins.s, IsCommutable>,
3483              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3484                               itins.s, IsCommutable>,
3485                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3486   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3487                               itins.d,                  IsCommutable>,
3488              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3489                               itins.d, IsCommutable>,
3490                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3491 }
3492
3493 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3494                                   SDNode VecNode,
3495                                   SizeItins itins, bit IsCommutable> {
3496   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3497                               itins.s, IsCommutable>,
3498              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3499                               itins.s, IsCommutable>,
3500                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3501   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3502                               itins.d,                  IsCommutable>,
3503              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3504                               itins.d, IsCommutable>,
3505                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3506 }
3507 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3508 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3509 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3510 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3511 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3512 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3513
3514 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3515                             X86VectorVTInfo _, bit IsCommutable> {
3516   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3517                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3518                   "$src2, $src1", "$src1, $src2",
3519                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3520   let mayLoad = 1 in {
3521     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3522                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3523                     "$src2, $src1", "$src1, $src2",
3524                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3525     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3526                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3527                      "${src2}"##_.BroadcastStr##", $src1",
3528                      "$src1, ${src2}"##_.BroadcastStr,
3529                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3530                                                 (_.ScalarLdFrag addr:$src2))))>,
3531                      EVEX_4V, EVEX_B;
3532   }//let mayLoad = 1
3533 }
3534
3535 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3536                             X86VectorVTInfo _, bit IsCommutable> {
3537   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3538                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3539                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3540                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3541                   EVEX_4V, EVEX_B, EVEX_RC;
3542 }
3543
3544
3545 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3546                             X86VectorVTInfo _, bit IsCommutable> {
3547   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3548                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3549                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3550                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3551                   EVEX_4V, EVEX_B;
3552 }
3553
3554 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3555                              bit IsCommutable = 0> {
3556   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3557                               IsCommutable>, EVEX_V512, PS,
3558                               EVEX_CD8<32, CD8VF>;
3559   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3560                               IsCommutable>, EVEX_V512, PD, VEX_W,
3561                               EVEX_CD8<64, CD8VF>;
3562
3563     // Define only if AVX512VL feature is present.
3564   let Predicates = [HasVLX] in {
3565     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3566                                    IsCommutable>, EVEX_V128, PS,
3567                                    EVEX_CD8<32, CD8VF>;
3568     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3569                                    IsCommutable>, EVEX_V256, PS,
3570                                    EVEX_CD8<32, CD8VF>;
3571     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3572                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3573                                    EVEX_CD8<64, CD8VF>;
3574     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3575                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3576                                    EVEX_CD8<64, CD8VF>;
3577   }
3578 }
3579
3580 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3581   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3582                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3583   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3584                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3585 }
3586
3587 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3588   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3589                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3590   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3591                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3592 }
3593
3594 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3595             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3596 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3597             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3598 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3599             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3600 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3601             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3602 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3603             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3604 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3605             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3606 let Predicates = [HasDQI] in {
3607   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3608   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3609   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3610   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3611 }
3612
3613 //===----------------------------------------------------------------------===//
3614 // AVX-512  VPTESTM instructions
3615 //===----------------------------------------------------------------------===//
3616
3617 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3618                             X86VectorVTInfo _> {
3619   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3620                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3621                       "$src2, $src1", "$src1, $src2",
3622                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3623                     EVEX_4V;
3624   let mayLoad = 1 in
3625   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3626                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3627                        "$src2, $src1", "$src1, $src2",
3628                    (OpNode (_.VT _.RC:$src1),
3629                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3630                     EVEX_4V,
3631                    EVEX_CD8<_.EltSize, CD8VF>;
3632 }
3633
3634 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3635                             X86VectorVTInfo _> {
3636   let mayLoad = 1 in
3637   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3638                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3639                     "${src2}"##_.BroadcastStr##", $src1",
3640                     "$src1, ${src2}"##_.BroadcastStr,
3641                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3642                                                 (_.ScalarLdFrag addr:$src2))))>,
3643                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3644 }
3645 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3646                                   AVX512VLVectorVTInfo _> {
3647   let Predicates  = [HasAVX512] in
3648   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3649            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3650
3651   let Predicates = [HasAVX512, HasVLX] in {
3652   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3653               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3654   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3655               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3656   }
3657 }
3658
3659 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3660   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3661                                  avx512vl_i32_info>;
3662   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3663                                  avx512vl_i64_info>, VEX_W;
3664 }
3665
3666 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3667                                  SDNode OpNode> {
3668   let Predicates = [HasBWI] in {
3669   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3670               EVEX_V512, VEX_W;
3671   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3672               EVEX_V512;
3673   }
3674   let Predicates = [HasVLX, HasBWI] in {
3675
3676   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3677               EVEX_V256, VEX_W;
3678   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3679               EVEX_V128, VEX_W;
3680   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3681               EVEX_V256;
3682   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3683               EVEX_V128;
3684   }
3685 }
3686
3687 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3688                                    SDNode OpNode> :
3689   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3690   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3691
3692 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3693 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3694
3695 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3696                  (v16i32 VR512:$src2), (i16 -1))),
3697                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3698
3699 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3700                  (v8i64 VR512:$src2), (i8 -1))),
3701                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3702
3703 //===----------------------------------------------------------------------===//
3704 // AVX-512  Shift instructions
3705 //===----------------------------------------------------------------------===//
3706 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3707                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3708   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3709                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3710                       "$src2, $src1", "$src1, $src2",
3711                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3712                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3713   let mayLoad = 1 in
3714   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3715                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3716                        "$src2, $src1", "$src1, $src2",
3717                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3718                           (i8 imm:$src2))),
3719                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3720 }
3721
3722 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3723                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3724   let mayLoad = 1 in
3725   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3726                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3727       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3728      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3729      SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V, EVEX_B;
3730 }
3731
3732 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3733                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3734    // src2 is always 128-bit
3735   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3736                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3737                       "$src2, $src1", "$src1, $src2",
3738                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3739                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3740   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3741                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3742                        "$src2, $src1", "$src1, $src2",
3743                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3744                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3745                    EVEX_4V;
3746 }
3747
3748 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3749                                   ValueType SrcVT, PatFrag bc_frag,
3750                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3751   let Predicates = [prd] in
3752   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3753                             VTInfo.info512>, EVEX_V512,
3754                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3755   let Predicates = [prd, HasVLX] in {
3756   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3757                             VTInfo.info256>, EVEX_V256,
3758                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3759   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3760                             VTInfo.info128>, EVEX_V128,
3761                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3762   }
3763 }
3764
3765 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3766                               string OpcodeStr, SDNode OpNode> {
3767   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3768                                  avx512vl_i32_info, HasAVX512>;
3769   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3770                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3771   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3772                                  avx512vl_i16_info, HasBWI>;
3773 }
3774
3775 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3776                                  string OpcodeStr, SDNode OpNode,
3777                                  AVX512VLVectorVTInfo VTInfo> {
3778   let Predicates = [HasAVX512] in
3779   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3780                               VTInfo.info512>,
3781              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3782                               VTInfo.info512>, EVEX_V512;
3783   let Predicates = [HasAVX512, HasVLX] in {
3784   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3785                               VTInfo.info256>,
3786              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3787                               VTInfo.info256>, EVEX_V256;
3788   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3789                               VTInfo.info128>,
3790              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3791                               VTInfo.info128>, EVEX_V128;
3792   }
3793 }
3794
3795 multiclass avx512_shift_rmi_w<bits<8> opcw,
3796                                  Format ImmFormR, Format ImmFormM,
3797                                  string OpcodeStr, SDNode OpNode> {
3798   let Predicates = [HasBWI] in
3799   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3800                                v32i16_info>, EVEX_V512;
3801   let Predicates = [HasVLX, HasBWI] in {
3802   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3803                                v16i16x_info>, EVEX_V256;
3804   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3805                                v8i16x_info>, EVEX_V128;
3806   }
3807 }
3808
3809 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3810                                  Format ImmFormR, Format ImmFormM,
3811                                  string OpcodeStr, SDNode OpNode> {
3812   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3813                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3814   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3815                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3816 }
3817
3818 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3819              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>;
3820
3821 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3822              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>;
3823
3824 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3825              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>;
3826
3827 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>;
3828 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>;
3829
3830 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3831 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3832 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3833
3834 //===-------------------------------------------------------------------===//
3835 // Variable Bit Shifts
3836 //===-------------------------------------------------------------------===//
3837 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3838                             X86VectorVTInfo _> {
3839   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3840                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3841                       "$src2, $src1", "$src1, $src2",
3842                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3843                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3844   let mayLoad = 1 in
3845   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3846                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3847                        "$src2, $src1", "$src1, $src2",
3848                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3849                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3850                    EVEX_CD8<_.EltSize, CD8VF>;
3851 }
3852
3853 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3854                             X86VectorVTInfo _> {
3855   let mayLoad = 1 in
3856   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3857                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3858                     "${src2}"##_.BroadcastStr##", $src1",
3859                     "$src1, ${src2}"##_.BroadcastStr,
3860                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3861                                                 (_.ScalarLdFrag addr:$src2))))),
3862                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3863                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3864 }
3865 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3866                                   AVX512VLVectorVTInfo _> {
3867   let Predicates  = [HasAVX512] in
3868   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3869            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3870
3871   let Predicates = [HasAVX512, HasVLX] in {
3872   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3873               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3874   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3875               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3876   }
3877 }
3878
3879 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3880                                  SDNode OpNode> {
3881   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3882                                  avx512vl_i32_info>;
3883   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3884                                  avx512vl_i64_info>, VEX_W;
3885 }
3886
3887 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3888                                  SDNode OpNode> {
3889   let Predicates = [HasBWI] in
3890   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3891               EVEX_V512, VEX_W;
3892   let Predicates = [HasVLX, HasBWI] in {
3893
3894   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3895               EVEX_V256, VEX_W;
3896   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3897               EVEX_V128, VEX_W;
3898   }
3899 }
3900
3901 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3902               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3903 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3904               avx512_var_shift_w<0x11, "vpsravw", sra>;
3905 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3906               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3907 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3908 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3909
3910 //===----------------------------------------------------------------------===//
3911 // AVX-512 - MOVDDUP
3912 //===----------------------------------------------------------------------===//
3913
3914 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3915                         X86MemOperand x86memop, PatFrag memop_frag> {
3916 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3917                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3918                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3919 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3920                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3921                     [(set RC:$dst,
3922                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3923 }
3924
3925 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3926                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3927 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3928           (VMOVDDUPZrm addr:$src)>;
3929
3930 //===---------------------------------------------------------------------===//
3931 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3932 //===---------------------------------------------------------------------===//
3933 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3934                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3935                               X86MemOperand x86memop> {
3936   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3937                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3938                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3939   let mayLoad = 1 in
3940   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3941                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3942                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3943 }
3944
3945 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3946                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3947                        EVEX_CD8<32, CD8VF>;
3948 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3949                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3950                        EVEX_CD8<32, CD8VF>;
3951
3952 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3953 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3954            (VMOVSHDUPZrm addr:$src)>;
3955 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3956 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3957            (VMOVSLDUPZrm addr:$src)>;
3958
3959 //===----------------------------------------------------------------------===//
3960 // Move Low to High and High to Low packed FP Instructions
3961 //===----------------------------------------------------------------------===//
3962 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3963           (ins VR128X:$src1, VR128X:$src2),
3964           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3965           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3966            IIC_SSE_MOV_LH>, EVEX_4V;
3967 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3968           (ins VR128X:$src1, VR128X:$src2),
3969           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3970           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3971           IIC_SSE_MOV_LH>, EVEX_4V;
3972
3973 let Predicates = [HasAVX512] in {
3974   // MOVLHPS patterns
3975   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3976             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3977   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3978             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3979
3980   // MOVHLPS patterns
3981   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3982             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3983 }
3984
3985 //===----------------------------------------------------------------------===//
3986 // FMA - Fused Multiply Operations
3987 //
3988
3989 let Constraints = "$src1 = $dst" in {
3990 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3991 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3992                            SDPatternOperator OpNode = null_frag> {
3993   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3994           (ins _.RC:$src2, _.RC:$src3),
3995           OpcodeStr, "$src3, $src2", "$src2, $src3",
3996           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3997          AVX512FMA3Base;
3998
3999   let mayLoad = 1 in
4000   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4001             (ins _.RC:$src2, _.MemOp:$src3),
4002             OpcodeStr, "$src3, $src2", "$src2, $src3",
4003             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4004             AVX512FMA3Base;
4005
4006   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4007               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4008               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4009               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4010               (OpNode _.RC:$src1,
4011                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4012               AVX512FMA3Base, EVEX_B;
4013  }
4014 } // Constraints = "$src1 = $dst"
4015
4016 let Constraints = "$src1 = $dst" in {
4017 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
4018 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr,
4019                                  X86VectorVTInfo _,
4020                                  SDPatternOperator OpNode> {
4021    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4022           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4023           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4024           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4025           AVX512FMA3Base, EVEX_B, EVEX_RC;
4026  }
4027 } // Constraints = "$src1 = $dst"
4028
4029 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
4030                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
4031   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4032                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4033 }
4034
4035 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
4036                               string OpcodeStr, X86VectorVTInfo VTI,
4037                               SDPatternOperator OpNode> {
4038   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4039                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4040   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
4041                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
4042 }
4043
4044 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
4045                               string OpcodeStr,
4046                               SDPatternOperator OpNode,
4047                               SDPatternOperator OpNodeRnd> {
4048 let ExeDomain = SSEPackedSingle in {
4049     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4050                                              v16f32_info, OpNode>,
4051                           avx512_fma3_round_forms<opc213, OpcodeStr,
4052                                              v16f32_info, OpNodeRnd>, EVEX_V512;
4053     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4054                                              v8f32x_info, OpNode>, EVEX_V256;
4055     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4056                                              v4f32x_info, OpNode>, EVEX_V128;
4057   }
4058 let ExeDomain = SSEPackedDouble in {
4059     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4060                                              v8f64_info, OpNode>,
4061                           avx512_fma3_round_forms<opc213, OpcodeStr, v8f64_info,
4062                                                   OpNodeRnd>, EVEX_V512, VEX_W;
4063     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4064                                              v4f64x_info, OpNode>,
4065                                              EVEX_V256, VEX_W;
4066     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4067                                              v2f64x_info, OpNode>,
4068                                              EVEX_V128, VEX_W;
4069   }
4070 }
4071
4072 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
4073 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
4074 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
4075 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
4076 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4077 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4078
4079 let Constraints = "$src1 = $dst" in {
4080 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
4081                              X86VectorVTInfo _> {
4082   let mayLoad = 1 in
4083   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4084           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
4085           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
4086           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
4087                                                     _.RC:$src3)))]>;
4088    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4089            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
4090            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
4091             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
4092            [(set _.RC:$dst,
4093                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4094                                             (_.ScalarLdFrag addr:$src2))),
4095                                    _.RC:$src3))]>, EVEX_B;
4096 }
4097 } // Constraints = "$src1 = $dst"
4098
4099 multiclass avx512_fma3p_m132_f<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4100
4101 let ExeDomain = SSEPackedSingle in {
4102     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
4103                                              OpNode,v16f32_info>, EVEX_V512,
4104                                              EVEX_CD8<32, CD8VF>;
4105     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4106                                              OpNode, v8f32x_info>, EVEX_V256,
4107                                              EVEX_CD8<32, CD8VF>;
4108     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4109                                              OpNode, v4f32x_info>, EVEX_V128,
4110                                              EVEX_CD8<32, CD8VF>;
4111   }
4112 let ExeDomain = SSEPackedDouble in {
4113     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
4114                                            OpNode, v8f64_info>, EVEX_V512,
4115                                            VEX_W, EVEX_CD8<32, CD8VF>;
4116     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4117                                            OpNode, v4f64x_info>, EVEX_V256,
4118                                            VEX_W, EVEX_CD8<32, CD8VF>;
4119     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4120                                            OpNode, v2f64x_info>, EVEX_V128,
4121                                            VEX_W, EVEX_CD8<32, CD8VF>;
4122   }
4123 }
4124
4125 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
4126 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
4127 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
4128 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
4129 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
4130 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
4131
4132 // Scalar FMA
4133 let Constraints = "$src1 = $dst" in {
4134 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4135                  RegisterClass RC, ValueType OpVT,
4136                  X86MemOperand x86memop, Operand memop,
4137                  PatFrag mem_frag> {
4138   let isCommutable = 1 in
4139   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
4140                    (ins RC:$src1, RC:$src2, RC:$src3),
4141                    !strconcat(OpcodeStr,
4142                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4143                    [(set RC:$dst,
4144                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
4145   let mayLoad = 1 in
4146   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
4147                    (ins RC:$src1, RC:$src2, f128mem:$src3),
4148                    !strconcat(OpcodeStr,
4149                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4150                    [(set RC:$dst,
4151                      (OpVT (OpNode RC:$src2, RC:$src1,
4152                             (mem_frag addr:$src3))))]>;
4153 }
4154 } // Constraints = "$src1 = $dst"
4155
4156 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
4157                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4158 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
4159                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4160 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
4161                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4162 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
4163                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4164 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
4165                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4166 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
4167                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4168 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
4169                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4170 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
4171                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4172
4173 //===----------------------------------------------------------------------===//
4174 // AVX-512  Scalar convert from sign integer to float/double
4175 //===----------------------------------------------------------------------===//
4176
4177 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4178                           X86MemOperand x86memop, string asm> {
4179 let hasSideEffects = 0 in {
4180   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
4181               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4182               EVEX_4V;
4183   let mayLoad = 1 in
4184   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
4185               (ins DstRC:$src1, x86memop:$src),
4186               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4187               EVEX_4V;
4188 } // hasSideEffects = 0
4189 }
4190
4191 let Predicates = [HasAVX512] in {
4192 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
4193                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4194 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
4195                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4196 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
4197                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4198 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
4199                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4200
4201 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4202           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4203 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4204           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4205 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4206           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4207 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4208           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4209
4210 def : Pat<(f32 (sint_to_fp GR32:$src)),
4211           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4212 def : Pat<(f32 (sint_to_fp GR64:$src)),
4213           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4214 def : Pat<(f64 (sint_to_fp GR32:$src)),
4215           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4216 def : Pat<(f64 (sint_to_fp GR64:$src)),
4217           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4218
4219 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
4220                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4221 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
4222                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4223 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
4224                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4225 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
4226                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4227
4228 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4229           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4230 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4231           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4232 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4233           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4234 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4235           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4236
4237 def : Pat<(f32 (uint_to_fp GR32:$src)),
4238           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4239 def : Pat<(f32 (uint_to_fp GR64:$src)),
4240           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4241 def : Pat<(f64 (uint_to_fp GR32:$src)),
4242           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4243 def : Pat<(f64 (uint_to_fp GR64:$src)),
4244           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4245 }
4246
4247 //===----------------------------------------------------------------------===//
4248 // AVX-512  Scalar convert from float/double to integer
4249 //===----------------------------------------------------------------------===//
4250 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4251                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4252                           string asm> {
4253 let hasSideEffects = 0 in {
4254   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4255               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4256               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4257               Requires<[HasAVX512]>;
4258   let mayLoad = 1 in
4259   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4260               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4261               Requires<[HasAVX512]>;
4262 } // hasSideEffects = 0
4263 }
4264 let Predicates = [HasAVX512] in {
4265 // Convert float/double to signed/unsigned int 32/64
4266 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4267                                    ssmem, sse_load_f32, "cvtss2si">,
4268                                    XS, EVEX_CD8<32, CD8VT1>;
4269 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4270                                    ssmem, sse_load_f32, "cvtss2si">,
4271                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4272 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4273                                    ssmem, sse_load_f32, "cvtss2usi">,
4274                                    XS, EVEX_CD8<32, CD8VT1>;
4275 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4276                                    int_x86_avx512_cvtss2usi64, ssmem,
4277                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4278                                    EVEX_CD8<32, CD8VT1>;
4279 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4280                                    sdmem, sse_load_f64, "cvtsd2si">,
4281                                    XD, EVEX_CD8<64, CD8VT1>;
4282 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4283                                    sdmem, sse_load_f64, "cvtsd2si">,
4284                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4285 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4286                                    sdmem, sse_load_f64, "cvtsd2usi">,
4287                                    XD, EVEX_CD8<64, CD8VT1>;
4288 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4289                                    int_x86_avx512_cvtsd2usi64, sdmem,
4290                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4291                                    EVEX_CD8<64, CD8VT1>;
4292
4293 let isCodeGenOnly = 1 in {
4294   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4295             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4296             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4297   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4298             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4299             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4300   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4301             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4302             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4303   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4304             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4305             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4306
4307   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4308             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
4309             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4310   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4311             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
4312             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4313   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4314             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4315             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4316   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4317             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
4318             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4319 } // isCodeGenOnly = 1
4320
4321 // Convert float/double to signed/unsigned int 32/64 with truncation
4322 let isCodeGenOnly = 1 in {
4323   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4324                                      ssmem, sse_load_f32, "cvttss2si">,
4325                                      XS, EVEX_CD8<32, CD8VT1>;
4326   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4327                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4328                                      "cvttss2si">, XS, VEX_W,
4329                                      EVEX_CD8<32, CD8VT1>;
4330   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4331                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4332                                      EVEX_CD8<64, CD8VT1>;
4333   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4334                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4335                                      "cvttsd2si">, XD, VEX_W,
4336                                      EVEX_CD8<64, CD8VT1>;
4337   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4338                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4339                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4340   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4341                                      int_x86_avx512_cvttss2usi64, ssmem,
4342                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4343                                      EVEX_CD8<32, CD8VT1>;
4344   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4345                                      int_x86_avx512_cvttsd2usi,
4346                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4347                                      EVEX_CD8<64, CD8VT1>;
4348   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4349                                      int_x86_avx512_cvttsd2usi64, sdmem,
4350                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4351                                      EVEX_CD8<64, CD8VT1>;
4352 } // isCodeGenOnly = 1
4353
4354 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4355                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4356                          string asm> {
4357   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4358               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4359               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4360   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4361               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4362               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4363 }
4364
4365 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4366                                   loadf32, "cvttss2si">, XS,
4367                                   EVEX_CD8<32, CD8VT1>;
4368 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4369                                   loadf32, "cvttss2usi">, XS,
4370                                   EVEX_CD8<32, CD8VT1>;
4371 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4372                                   loadf32, "cvttss2si">, XS, VEX_W,
4373                                   EVEX_CD8<32, CD8VT1>;
4374 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4375                                   loadf32, "cvttss2usi">, XS, VEX_W,
4376                                   EVEX_CD8<32, CD8VT1>;
4377 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4378                                   loadf64, "cvttsd2si">, XD,
4379                                   EVEX_CD8<64, CD8VT1>;
4380 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4381                                   loadf64, "cvttsd2usi">, XD,
4382                                   EVEX_CD8<64, CD8VT1>;
4383 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4384                                   loadf64, "cvttsd2si">, XD, VEX_W,
4385                                   EVEX_CD8<64, CD8VT1>;
4386 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4387                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4388                                   EVEX_CD8<64, CD8VT1>;
4389 } // HasAVX512
4390 //===----------------------------------------------------------------------===//
4391 // AVX-512  Convert form float to double and back
4392 //===----------------------------------------------------------------------===//
4393 let hasSideEffects = 0 in {
4394 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4395                     (ins FR32X:$src1, FR32X:$src2),
4396                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4397                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4398 let mayLoad = 1 in
4399 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4400                     (ins FR32X:$src1, f32mem:$src2),
4401                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4402                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4403                     EVEX_CD8<32, CD8VT1>;
4404
4405 // Convert scalar double to scalar single
4406 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4407                       (ins FR64X:$src1, FR64X:$src2),
4408                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4409                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4410 let mayLoad = 1 in
4411 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4412                       (ins FR64X:$src1, f64mem:$src2),
4413                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4414                       []>, EVEX_4V, VEX_LIG, VEX_W,
4415                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4416 }
4417
4418 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4419       Requires<[HasAVX512]>;
4420 def : Pat<(fextend (loadf32 addr:$src)),
4421     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4422
4423 def : Pat<(extloadf32 addr:$src),
4424     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4425       Requires<[HasAVX512, OptForSize]>;
4426
4427 def : Pat<(extloadf32 addr:$src),
4428     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4429     Requires<[HasAVX512, OptForSpeed]>;
4430
4431 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4432            Requires<[HasAVX512]>;
4433
4434 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4435                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4436                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4437                Domain d> {
4438 let hasSideEffects = 0 in {
4439   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4440               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4441               [(set DstRC:$dst,
4442                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4443   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4444               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4445               [], d>, EVEX, EVEX_B, EVEX_RC;
4446   let mayLoad = 1 in
4447   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4448               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4449               [(set DstRC:$dst,
4450                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4451 } // hasSideEffects = 0
4452 }
4453
4454 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4455                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4456                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4457                Domain d> {
4458 let hasSideEffects = 0 in {
4459   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4460               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4461               [(set DstRC:$dst,
4462                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4463   let mayLoad = 1 in
4464   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4465               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4466               [(set DstRC:$dst,
4467                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4468 } // hasSideEffects = 0
4469 }
4470
4471 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4472                                 loadv8f64, f512mem, v8f32, v8f64,
4473                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4474                                 EVEX_CD8<64, CD8VF>;
4475
4476 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4477                                 loadv4f64, f256mem, v8f64, v8f32,
4478                                 SSEPackedDouble>, EVEX_V512, PS,
4479                                 EVEX_CD8<32, CD8VH>;
4480 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4481             (VCVTPS2PDZrm addr:$src)>;
4482
4483 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4484                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4485           (VCVTPD2PSZrr VR512:$src)>;
4486
4487 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4488                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4489           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4490
4491 //===----------------------------------------------------------------------===//
4492 // AVX-512  Vector convert from sign integer to float/double
4493 //===----------------------------------------------------------------------===//
4494
4495 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4496                                 loadv8i64, i512mem, v16f32, v16i32,
4497                                 SSEPackedSingle>, EVEX_V512, PS,
4498                                 EVEX_CD8<32, CD8VF>;
4499
4500 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4501                                 loadv4i64, i256mem, v8f64, v8i32,
4502                                 SSEPackedDouble>, EVEX_V512, XS,
4503                                 EVEX_CD8<32, CD8VH>;
4504
4505 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4506                                  loadv16f32, f512mem, v16i32, v16f32,
4507                                  SSEPackedSingle>, EVEX_V512, XS,
4508                                  EVEX_CD8<32, CD8VF>;
4509
4510 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4511                                  loadv8f64, f512mem, v8i32, v8f64,
4512                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4513                                  EVEX_CD8<64, CD8VF>;
4514
4515 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4516                                  loadv16f32, f512mem, v16i32, v16f32,
4517                                  SSEPackedSingle>, EVEX_V512, PS,
4518                                  EVEX_CD8<32, CD8VF>;
4519
4520 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4521 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4522                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4523           (VCVTTPS2UDQZrr VR512:$src)>;
4524
4525 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4526                                  loadv8f64, f512mem, v8i32, v8f64,
4527                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4528                                  EVEX_CD8<64, CD8VF>;
4529
4530 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4531 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4532                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4533           (VCVTTPD2UDQZrr VR512:$src)>;
4534
4535 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4536                                  loadv4i64, f256mem, v8f64, v8i32,
4537                                  SSEPackedDouble>, EVEX_V512, XS,
4538                                  EVEX_CD8<32, CD8VH>;
4539
4540 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4541                                  loadv16i32, f512mem, v16f32, v16i32,
4542                                  SSEPackedSingle>, EVEX_V512, XD,
4543                                  EVEX_CD8<32, CD8VF>;
4544
4545 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4546           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4547            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4548
4549 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4550           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4551            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4552
4553 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4554           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4555            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4556
4557 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4558           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4559            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4560
4561 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4562           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4563            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4564
4565 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4566                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4567           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4568 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4569                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4570           (VCVTDQ2PDZrr VR256X:$src)>;
4571 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4572                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4573           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4574 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4575                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4576           (VCVTUDQ2PDZrr VR256X:$src)>;
4577
4578 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4579                RegisterClass DstRC, PatFrag mem_frag,
4580                X86MemOperand x86memop, Domain d> {
4581 let hasSideEffects = 0 in {
4582   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4583               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4584               [], d>, EVEX;
4585   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4586               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4587               [], d>, EVEX, EVEX_B, EVEX_RC;
4588   let mayLoad = 1 in
4589   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4590               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4591               [], d>, EVEX;
4592 } // hasSideEffects = 0
4593 }
4594
4595 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4596                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4597                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4598 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4599                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4600                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4601
4602 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4603                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4604            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4605
4606 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4607                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4608            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4609
4610 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4611                                  loadv16f32, f512mem, SSEPackedSingle>,
4612                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4613 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4614                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4615                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4616
4617 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4618                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4619            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4620
4621 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4622                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4623            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4624
4625 let Predicates = [HasAVX512] in {
4626   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4627             (VCVTPD2PSZrm addr:$src)>;
4628   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4629             (VCVTPS2PDZrm addr:$src)>;
4630 }
4631
4632 //===----------------------------------------------------------------------===//
4633 // Half precision conversion instructions
4634 //===----------------------------------------------------------------------===//
4635 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4636                              X86MemOperand x86memop> {
4637   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4638              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4639              []>, EVEX;
4640   let hasSideEffects = 0, mayLoad = 1 in
4641   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4642              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4643 }
4644
4645 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4646                              X86MemOperand x86memop> {
4647   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4648                (ins srcRC:$src1, i32u8imm:$src2),
4649                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4650                []>, EVEX;
4651   let hasSideEffects = 0, mayStore = 1 in
4652   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4653                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4654                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4655 }
4656
4657 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4658                                     EVEX_CD8<32, CD8VH>;
4659 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4660                                     EVEX_CD8<32, CD8VH>;
4661
4662 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4663            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4664            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4665
4666 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4667            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4668            (VCVTPH2PSZrr VR256X:$src)>;
4669
4670 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4671   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4672                                  "ucomiss">, PS, EVEX, VEX_LIG,
4673                                  EVEX_CD8<32, CD8VT1>;
4674   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4675                                   "ucomisd">, PD, EVEX,
4676                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4677   let Pattern = []<dag> in {
4678     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4679                                    "comiss">, PS, EVEX, VEX_LIG,
4680                                    EVEX_CD8<32, CD8VT1>;
4681     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4682                                    "comisd">, PD, EVEX,
4683                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4684   }
4685   let isCodeGenOnly = 1 in {
4686     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4687                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4688                               EVEX_CD8<32, CD8VT1>;
4689     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4690                               load, "ucomisd">, PD, EVEX,
4691                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4692
4693     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4694                               load, "comiss">, PS, EVEX, VEX_LIG,
4695                               EVEX_CD8<32, CD8VT1>;
4696     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4697                               load, "comisd">, PD, EVEX,
4698                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4699   }
4700 }
4701
4702 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4703 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4704                             X86MemOperand x86memop> {
4705   let hasSideEffects = 0 in {
4706   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4707                (ins RC:$src1, RC:$src2),
4708                !strconcat(OpcodeStr,
4709                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4710   let mayLoad = 1 in {
4711   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4712                (ins RC:$src1, x86memop:$src2),
4713                !strconcat(OpcodeStr,
4714                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4715   }
4716 }
4717 }
4718
4719 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4720                   EVEX_CD8<32, CD8VT1>;
4721 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4722                   VEX_W, EVEX_CD8<64, CD8VT1>;
4723 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4724                   EVEX_CD8<32, CD8VT1>;
4725 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4726                   VEX_W, EVEX_CD8<64, CD8VT1>;
4727
4728 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4729               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4730            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4731                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4732
4733 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4734               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4735            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4736                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4737
4738 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4739               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4740            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4741                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4742
4743 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4744               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4745            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4746                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4747
4748 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4749 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4750                          X86VectorVTInfo _> {
4751   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4752                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4753                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4754   let mayLoad = 1 in {
4755     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4756                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4757                            (OpNode (_.FloatVT
4758                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4759     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4760                             (ins _.ScalarMemOp:$src), OpcodeStr,
4761                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4762                             (OpNode (_.FloatVT
4763                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4764                             EVEX, T8PD, EVEX_B;
4765   }
4766 }
4767
4768 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4769   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4770                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4771   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4772                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4773
4774   // Define only if AVX512VL feature is present.
4775   let Predicates = [HasVLX] in {
4776     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4777                                 OpNode, v4f32x_info>,
4778                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4779     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4780                                 OpNode, v8f32x_info>,
4781                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4782     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4783                                 OpNode, v2f64x_info>,
4784                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4785     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4786                                 OpNode, v4f64x_info>,
4787                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4788   }
4789 }
4790
4791 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4792 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4793
4794 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4795               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4796            (VRSQRT14PSZr VR512:$src)>;
4797 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4798               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4799            (VRSQRT14PDZr VR512:$src)>;
4800
4801 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4802               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4803            (VRCP14PSZr VR512:$src)>;
4804 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4805               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4806            (VRCP14PDZr VR512:$src)>;
4807
4808 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4809 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4810                          SDNode OpNode> {
4811
4812   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4813                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4814                            "$src2, $src1", "$src1, $src2",
4815                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4816                            (i32 FROUND_CURRENT))>;
4817
4818   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4819                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4820                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
4821                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4822                             (i32 FROUND_NO_EXC))>, EVEX_B;
4823
4824   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4825                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4826                          "$src2, $src1", "$src1, $src2",
4827                          (OpNode (_.VT _.RC:$src1),
4828                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4829                          (i32 FROUND_CURRENT))>;
4830 }
4831
4832 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4833   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4834               EVEX_CD8<32, CD8VT1>;
4835   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4836               EVEX_CD8<64, CD8VT1>, VEX_W;
4837 }
4838
4839 let hasSideEffects = 0, Predicates = [HasERI] in {
4840   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4841   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4842 }
4843 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4844
4845 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4846                          SDNode OpNode> {
4847
4848   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4849                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4850                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4851
4852   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4853                         (ins _.RC:$src), OpcodeStr,
4854                         "{sae}, $src", "$src, {sae}",
4855                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
4856
4857   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4858                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4859                          (OpNode (_.FloatVT
4860                              (bitconvert (_.LdFrag addr:$src))),
4861                           (i32 FROUND_CURRENT))>;
4862
4863   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4864                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4865                          (OpNode (_.FloatVT
4866                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4867                                  (i32 FROUND_CURRENT))>, EVEX_B;
4868 }
4869
4870 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4871    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4872                      EVEX_CD8<32, CD8VF>;
4873    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4874                      VEX_W, EVEX_CD8<32, CD8VF>;
4875 }
4876
4877 let Predicates = [HasERI], hasSideEffects = 0 in {
4878
4879  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4880  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4881  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4882 }
4883
4884 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4885                               SDNode OpNode, X86VectorVTInfo _>{
4886   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4887                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4888                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4889   let mayLoad = 1 in {
4890     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4891                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4892                            (OpNode (_.FloatVT
4893                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4894
4895     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4896                             (ins _.ScalarMemOp:$src), OpcodeStr,
4897                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4898                             (OpNode (_.FloatVT
4899                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4900                             EVEX, EVEX_B;
4901   }
4902 }
4903
4904 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4905                           Intrinsic F32Int, Intrinsic F64Int,
4906                           OpndItins itins_s, OpndItins itins_d> {
4907   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4908                (ins FR32X:$src1, FR32X:$src2),
4909                !strconcat(OpcodeStr,
4910                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4911                       [], itins_s.rr>, XS, EVEX_4V;
4912   let isCodeGenOnly = 1 in
4913   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4914                (ins VR128X:$src1, VR128X:$src2),
4915                !strconcat(OpcodeStr,
4916                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4917                [(set VR128X:$dst,
4918                  (F32Int VR128X:$src1, VR128X:$src2))],
4919                itins_s.rr>, XS, EVEX_4V;
4920   let mayLoad = 1 in {
4921   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4922                (ins FR32X:$src1, f32mem:$src2),
4923                !strconcat(OpcodeStr,
4924                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4925                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4926   let isCodeGenOnly = 1 in
4927   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4928                    (ins VR128X:$src1, ssmem:$src2),
4929                    !strconcat(OpcodeStr,
4930                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4931                    [(set VR128X:$dst,
4932                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4933                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4934   }
4935   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4936                (ins FR64X:$src1, FR64X:$src2),
4937                !strconcat(OpcodeStr,
4938                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4939                       XD, EVEX_4V, VEX_W;
4940   let isCodeGenOnly = 1 in
4941   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4942                (ins VR128X:$src1, VR128X:$src2),
4943                !strconcat(OpcodeStr,
4944                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4945                [(set VR128X:$dst,
4946                  (F64Int VR128X:$src1, VR128X:$src2))],
4947                itins_s.rr>, XD, EVEX_4V, VEX_W;
4948   let mayLoad = 1 in {
4949   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4950                (ins FR64X:$src1, f64mem:$src2),
4951                !strconcat(OpcodeStr,
4952                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4953                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4954   let isCodeGenOnly = 1 in
4955   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4956                   (ins VR128X:$src1, sdmem:$src2),
4957                    !strconcat(OpcodeStr,
4958                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4959                   [(set VR128X:$dst,
4960                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4961                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4962   }
4963 }
4964
4965 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4966                                   SDNode OpNode> {
4967   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4968                                 v16f32_info>,
4969                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4970   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4971                                 v8f64_info>,
4972                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4973   // Define only if AVX512VL feature is present.
4974   let Predicates = [HasVLX] in {
4975     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4976                                      OpNode, v4f32x_info>,
4977                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4978     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4979                                      OpNode, v8f32x_info>,
4980                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4981     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4982                                      OpNode, v2f64x_info>,
4983                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4984     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4985                                      OpNode, v4f64x_info>,
4986                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4987   }
4988 }
4989
4990 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
4991
4992 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
4993                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
4994                 SSE_SQRTSS, SSE_SQRTSD>;
4995
4996 let Predicates = [HasAVX512] in {
4997   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
4998                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
4999                    (VSQRTPSZr VR512:$src1)>;
5000   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
5001                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
5002                    (VSQRTPDZr VR512:$src1)>;
5003
5004   def : Pat<(f32 (fsqrt FR32X:$src)),
5005             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5006   def : Pat<(f32 (fsqrt (load addr:$src))),
5007             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5008             Requires<[OptForSize]>;
5009   def : Pat<(f64 (fsqrt FR64X:$src)),
5010             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5011   def : Pat<(f64 (fsqrt (load addr:$src))),
5012             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5013             Requires<[OptForSize]>;
5014
5015   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5016             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5017   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5018             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5019             Requires<[OptForSize]>;
5020
5021   def : Pat<(f32 (X86frcp FR32X:$src)),
5022             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5023   def : Pat<(f32 (X86frcp (load addr:$src))),
5024             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5025             Requires<[OptForSize]>;
5026
5027   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5028             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5029                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5030                               VR128X)>;
5031   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5032             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5033
5034   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5035             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5036                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5037                               VR128X)>;
5038   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5039             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5040 }
5041
5042
5043 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
5044                             X86MemOperand x86memop, RegisterClass RC,
5045                             PatFrag mem_frag, Domain d> {
5046 let ExeDomain = d in {
5047   // Intrinsic operation, reg.
5048   // Vector intrinsic operation, reg
5049   def r : AVX512AIi8<opc, MRMSrcReg,
5050                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
5051                     !strconcat(OpcodeStr,
5052                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5053                     []>, EVEX;
5054
5055   // Vector intrinsic operation, mem
5056   def m : AVX512AIi8<opc, MRMSrcMem,
5057                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
5058                     !strconcat(OpcodeStr,
5059                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5060                     []>, EVEX;
5061 } // ExeDomain
5062 }
5063
5064 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
5065                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
5066                                 EVEX_CD8<32, CD8VF>;
5067
5068 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
5069                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
5070                    FROUND_CURRENT)),
5071                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
5072
5073
5074 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
5075                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
5076                                 VEX_W, EVEX_CD8<64, CD8VF>;
5077
5078 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
5079                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
5080                   FROUND_CURRENT)),
5081                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
5082
5083 multiclass
5084 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5085
5086   let ExeDomain = _.ExeDomain in {
5087   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5088                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5089                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5090                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5091                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5092
5093   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5094                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5095                          "{sae}, $src3, $src2, $src1", "$src1, $src2, $src3, {sae}",
5096                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5097                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5098
5099   let mayLoad = 1 in
5100   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5101                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5102                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5103                          (_.VT (X86RndScale (_.VT _.RC:$src1),
5104                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5105                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5106   }
5107   let Predicates = [HasAVX512] in {
5108   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5109              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5110              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5111   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5112              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5113              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5114   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5115              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5116              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5117   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5118              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5119              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5120   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5121              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5122              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5123
5124   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5125              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5126              addr:$src, (i32 0x1))), _.FRC)>;
5127   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5128              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5129              addr:$src, (i32 0x2))), _.FRC)>;
5130   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5131              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5132              addr:$src, (i32 0x3))), _.FRC)>;
5133   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5134              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5135              addr:$src, (i32 0x4))), _.FRC)>;
5136   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5137              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5138              addr:$src, (i32 0xc))), _.FRC)>;
5139   }
5140 }
5141
5142 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5143                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5144
5145 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5146                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5147
5148 let Predicates = [HasAVX512] in {
5149 def : Pat<(v16f32 (ffloor VR512:$src)),
5150           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
5151 def : Pat<(v16f32 (fnearbyint VR512:$src)),
5152           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
5153 def : Pat<(v16f32 (fceil VR512:$src)),
5154           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
5155 def : Pat<(v16f32 (frint VR512:$src)),
5156           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
5157 def : Pat<(v16f32 (ftrunc VR512:$src)),
5158           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
5159
5160 def : Pat<(v8f64 (ffloor VR512:$src)),
5161           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
5162 def : Pat<(v8f64 (fnearbyint VR512:$src)),
5163           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
5164 def : Pat<(v8f64 (fceil VR512:$src)),
5165           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
5166 def : Pat<(v8f64 (frint VR512:$src)),
5167           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
5168 def : Pat<(v8f64 (ftrunc VR512:$src)),
5169           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
5170 }
5171 //-------------------------------------------------
5172 // Integer truncate and extend operations
5173 //-------------------------------------------------
5174
5175 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
5176                           RegisterClass dstRC, RegisterClass srcRC,
5177                           RegisterClass KRC, X86MemOperand x86memop> {
5178   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5179                (ins srcRC:$src),
5180                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5181                []>, EVEX;
5182
5183   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5184                (ins KRC:$mask, srcRC:$src),
5185                !strconcat(OpcodeStr,
5186                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5187                []>, EVEX, EVEX_K;
5188
5189   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5190                (ins KRC:$mask, srcRC:$src),
5191                !strconcat(OpcodeStr,
5192                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5193                []>, EVEX, EVEX_KZ;
5194
5195   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5196                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5197                []>, EVEX;
5198
5199   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5200                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5201                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5202                []>, EVEX, EVEX_K;
5203
5204 }
5205 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5206                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5207 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5208                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5209 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5210                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5211 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5212                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5213 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5214                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5215 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5216                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5217 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5218                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5219 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5220                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5221 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5222                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5223 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5224                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5225 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5226                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5227 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5228                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5229 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5230                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5231 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5232                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5233 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5234                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5235
5236 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5237 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5238 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5239 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5240 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5241
5242 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5243                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5244 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5245                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5246 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5247                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5248 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5249                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5250
5251
5252 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5253                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
5254                       PatFrag mem_frag, X86MemOperand x86memop,
5255                       ValueType OpVT, ValueType InVT> {
5256
5257   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5258               (ins SrcRC:$src),
5259               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5260               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
5261
5262   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5263               (ins KRC:$mask, SrcRC:$src),
5264               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5265               []>, EVEX, EVEX_K;
5266
5267   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5268               (ins KRC:$mask, SrcRC:$src),
5269               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5270               []>, EVEX, EVEX_KZ;
5271
5272   let mayLoad = 1 in {
5273     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5274               (ins x86memop:$src),
5275               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5276               [(set DstRC:$dst,
5277                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
5278               EVEX;
5279
5280     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5281               (ins KRC:$mask, x86memop:$src),
5282               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5283               []>,
5284               EVEX, EVEX_K;
5285
5286     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5287               (ins KRC:$mask, x86memop:$src),
5288               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5289               []>,
5290               EVEX, EVEX_KZ;
5291   }
5292 }
5293
5294 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
5295                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5296                              EVEX_CD8<8, CD8VQ>;
5297 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
5298                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5299                              EVEX_CD8<8, CD8VO>;
5300 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
5301                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5302                              EVEX_CD8<16, CD8VH>;
5303 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
5304                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5305                              EVEX_CD8<16, CD8VQ>;
5306 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
5307                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5308                              EVEX_CD8<32, CD8VH>;
5309
5310 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
5311                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5312                              EVEX_CD8<8, CD8VQ>;
5313 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
5314                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5315                              EVEX_CD8<8, CD8VO>;
5316 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
5317                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5318                              EVEX_CD8<16, CD8VH>;
5319 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
5320                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5321                              EVEX_CD8<16, CD8VQ>;
5322 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
5323                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5324                              EVEX_CD8<32, CD8VH>;
5325
5326 //===----------------------------------------------------------------------===//
5327 // GATHER - SCATTER Operations
5328
5329 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5330                          X86MemOperand memop, PatFrag GatherNode> {
5331   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5332   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5333             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5334             !strconcat(OpcodeStr,
5335             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5336             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5337               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5338                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5339              EVEX_CD8<_.EltSize, CD8VT1>;
5340 }
5341
5342 let ExeDomain = SSEPackedDouble in {
5343 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", v8f64_info, vy64xmem,
5344                                  mgatherv8i32>, EVEX_V512, VEX_W;
5345 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", v8f64_info, vz64mem,
5346                                  mgatherv8i64>, EVEX_V512, VEX_W;
5347 }
5348
5349 let ExeDomain = SSEPackedSingle in {
5350 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", v16f32_info, vz32mem,
5351                                  mgatherv16i32>, EVEX_V512;
5352 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", v8f32x_info, vz64mem,
5353                                  mgatherv8i64>,  EVEX_V512;
5354 }
5355
5356 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", v8i64_info,  vy64xmem,
5357                                  mgatherv8i32>, EVEX_V512, VEX_W;
5358 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", v16i32_info, vz32mem,
5359                                  mgatherv16i32>, EVEX_V512;
5360
5361 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", v8i64_info,  vz64mem,
5362                                  mgatherv8i64>, EVEX_V512, VEX_W;
5363 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", v8i32x_info,  vz64mem,
5364                                  mgatherv8i64>, EVEX_V512;
5365
5366 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5367                           X86MemOperand memop, PatFrag ScatterNode> {
5368
5369 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5370
5371   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5372             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5373             !strconcat(OpcodeStr,
5374             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5375             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5376                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5377             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5378 }
5379
5380 let ExeDomain = SSEPackedDouble in {
5381 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", v8f64_info, vy64xmem,
5382                                    mscatterv8i32>, EVEX_V512, VEX_W;
5383 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", v8f64_info, vz64mem,
5384                                    mscatterv8i64>, EVEX_V512, VEX_W;
5385 }
5386
5387 let ExeDomain = SSEPackedSingle in {
5388 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", v16f32_info, vz32mem,
5389                                    mscatterv16i32>, EVEX_V512;
5390 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", v8f32x_info, vz64mem,
5391                                    mscatterv8i64>, EVEX_V512;
5392 }
5393
5394 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", v8i64_info, vy64xmem,
5395                                    mscatterv8i32>, EVEX_V512, VEX_W;
5396 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", v16i32_info, vz32mem,
5397                                    mscatterv16i32>, EVEX_V512;
5398
5399 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", v8i64_info, vz64mem,
5400                                    mscatterv8i64>, EVEX_V512, VEX_W;
5401 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", v8i32x_info, vz64mem,
5402                                    mscatterv8i64>, EVEX_V512;
5403
5404 // prefetch
5405 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5406                        RegisterClass KRC, X86MemOperand memop> {
5407   let Predicates = [HasPFI], hasSideEffects = 1 in
5408   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5409             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5410             []>, EVEX, EVEX_K;
5411 }
5412
5413 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5414                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5415
5416 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5417                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5418
5419 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5420                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5421
5422 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5423                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5424
5425 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5426                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5427
5428 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5429                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5430
5431 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5432                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5433
5434 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5435                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5436
5437 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5438                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5439
5440 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5441                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5442
5443 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5444                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5445
5446 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5447                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5448
5449 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5450                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5451
5452 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5453                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5454
5455 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5456                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5457
5458 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5459                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5460 //===----------------------------------------------------------------------===//
5461 // VSHUFPS - VSHUFPD Operations
5462
5463 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5464                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5465                       Domain d> {
5466   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5467                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5468                    !strconcat(OpcodeStr,
5469                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5470                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5471                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5472                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5473   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5474                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5475                    !strconcat(OpcodeStr,
5476                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5477                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5478                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5479                    EVEX_4V, Sched<[WriteShuffle]>;
5480 }
5481
5482 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5483                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5484 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5485                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5486
5487 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5488           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5489 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5490                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5491           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5492
5493 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5494           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5495 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5496                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5497           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5498
5499 multiclass avx512_valign<X86VectorVTInfo _> {
5500   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5501                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5502                      "valign"##_.Suffix,
5503                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5504                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5505                                       (i8 imm:$src3)))>,
5506              AVX512AIi8Base, EVEX_4V;
5507
5508   // Also match valign of packed floats.
5509   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5510             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5511
5512   let mayLoad = 1 in
5513   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5514                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5515                      !strconcat("valign"##_.Suffix,
5516                      "\t{$src3, $src2, $src1, $dst|"
5517                          "$dst, $src1, $src2, $src3}"),
5518                      []>, EVEX_4V;
5519 }
5520 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5521 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5522
5523 // Helper fragments to match sext vXi1 to vXiY.
5524 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5525 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5526
5527 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5528                         RegisterClass KRC, RegisterClass RC,
5529                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5530                         string BrdcstStr> {
5531   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5532             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5533             []>, EVEX;
5534   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5535              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5536              []>, EVEX, EVEX_K;
5537   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5538               !strconcat(OpcodeStr,
5539                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5540               []>, EVEX, EVEX_KZ;
5541   let mayLoad = 1 in {
5542     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5543               (ins x86memop:$src),
5544               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5545               []>, EVEX;
5546     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5547                (ins KRC:$mask, x86memop:$src),
5548                !strconcat(OpcodeStr,
5549                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5550                []>, EVEX, EVEX_K;
5551     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5552                 (ins KRC:$mask, x86memop:$src),
5553                 !strconcat(OpcodeStr,
5554                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5555                 []>, EVEX, EVEX_KZ;
5556     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5557                (ins x86scalar_mop:$src),
5558                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5559                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5560                []>, EVEX, EVEX_B;
5561     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5562                 (ins KRC:$mask, x86scalar_mop:$src),
5563                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5564                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5565                 []>, EVEX, EVEX_B, EVEX_K;
5566     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5567                  (ins KRC:$mask, x86scalar_mop:$src),
5568                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5569                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5570                             BrdcstStr, "}"),
5571                  []>, EVEX, EVEX_B, EVEX_KZ;
5572   }
5573 }
5574
5575 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5576                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5577                            EVEX_CD8<32, CD8VF>;
5578 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5579                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5580                            EVEX_CD8<64, CD8VF>;
5581
5582 def : Pat<(xor
5583           (bc_v16i32 (v16i1sextv16i32)),
5584           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5585           (VPABSDZrr VR512:$src)>;
5586 def : Pat<(xor
5587           (bc_v8i64 (v8i1sextv8i64)),
5588           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5589           (VPABSQZrr VR512:$src)>;
5590
5591 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5592                    (v16i32 immAllZerosV), (i16 -1))),
5593           (VPABSDZrr VR512:$src)>;
5594 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5595                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5596           (VPABSQZrr VR512:$src)>;
5597
5598 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5599                         RegisterClass RC, RegisterClass KRC,
5600                         X86MemOperand x86memop,
5601                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5602   let hasSideEffects = 0 in {
5603   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5604        (ins RC:$src),
5605        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5606        []>, EVEX;
5607   let mayLoad = 1 in
5608   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5609        (ins x86memop:$src),
5610        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5611        []>, EVEX;
5612   let mayLoad = 1 in
5613   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5614        (ins x86scalar_mop:$src),
5615        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5616                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5617        []>, EVEX, EVEX_B;
5618   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5619        (ins KRC:$mask, RC:$src),
5620        !strconcat(OpcodeStr,
5621                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5622        []>, EVEX, EVEX_KZ;
5623   let mayLoad = 1 in
5624   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5625        (ins KRC:$mask, x86memop:$src),
5626        !strconcat(OpcodeStr,
5627                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5628        []>, EVEX, EVEX_KZ;
5629   let mayLoad = 1 in
5630   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5631        (ins KRC:$mask, x86scalar_mop:$src),
5632        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5633                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5634                   BrdcstStr, "}"),
5635        []>, EVEX, EVEX_KZ, EVEX_B;
5636
5637   let Constraints = "$src1 = $dst" in {
5638   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5639        (ins RC:$src1, KRC:$mask, RC:$src2),
5640        !strconcat(OpcodeStr,
5641                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5642        []>, EVEX, EVEX_K;
5643   let mayLoad = 1 in
5644   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5645        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5646        !strconcat(OpcodeStr,
5647                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5648        []>, EVEX, EVEX_K;
5649   let mayLoad = 1 in
5650   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5651        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5652        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5653                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5654        []>, EVEX, EVEX_K, EVEX_B;
5655   }
5656   }
5657 }
5658
5659 let Predicates = [HasCDI] in {
5660 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5661                     i512mem, i32mem, "{1to16}">,
5662                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5663
5664
5665 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5666                     i512mem, i64mem, "{1to8}">,
5667                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5668
5669 }
5670
5671 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5672                                               GR16:$mask),
5673           (VPCONFLICTDrrk VR512:$src1,
5674            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5675
5676 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5677                                               GR8:$mask),
5678           (VPCONFLICTQrrk VR512:$src1,
5679            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5680
5681 let Predicates = [HasCDI] in {
5682 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5683                     i512mem, i32mem, "{1to16}">,
5684                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5685
5686
5687 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5688                     i512mem, i64mem, "{1to8}">,
5689                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5690
5691 }
5692
5693 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5694                                               GR16:$mask),
5695           (VPLZCNTDrrk VR512:$src1,
5696            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5697
5698 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5699                                               GR8:$mask),
5700           (VPLZCNTQrrk VR512:$src1,
5701            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5702
5703 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5704           (VPLZCNTDrm addr:$src)>;
5705 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5706           (VPLZCNTDrr VR512:$src)>;
5707 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5708           (VPLZCNTQrm addr:$src)>;
5709 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5710           (VPLZCNTQrr VR512:$src)>;
5711
5712 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5713 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5714 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5715
5716 def : Pat<(store VK1:$src, addr:$dst),
5717           (MOV8mr addr:$dst,
5718            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5719             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5720
5721 def : Pat<(store VK8:$src, addr:$dst),
5722           (MOV8mr addr:$dst,
5723            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5724             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5725
5726 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5727                            (truncstore node:$val, node:$ptr), [{
5728   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5729 }]>;
5730
5731 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5732           (MOV8mr addr:$dst, GR8:$src)>;
5733
5734 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5735 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5736                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5737                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5738 }
5739
5740 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5741                                  string OpcodeStr, Predicate prd> {
5742 let Predicates = [prd] in
5743   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5744
5745   let Predicates = [prd, HasVLX] in {
5746     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5747     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5748   }
5749 }
5750
5751 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5752   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5753                                        HasBWI>;
5754   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5755                                        HasBWI>, VEX_W;
5756   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5757                                        HasDQI>;
5758   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5759                                        HasDQI>, VEX_W;
5760 }
5761
5762 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5763
5764 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
5765 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
5766                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5767                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
5768 }
5769
5770 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
5771                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
5772 let Predicates = [prd] in
5773   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
5774    EVEX_V512;
5775
5776   let Predicates = [prd, HasVLX] in {
5777     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
5778      EVEX_V256;
5779     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
5780      EVEX_V128;
5781   }
5782 }
5783
5784 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
5785                                               avx512vl_i8_info, HasBWI>;
5786 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
5787                                               avx512vl_i16_info, HasBWI>, VEX_W;
5788 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
5789                                               avx512vl_i32_info, HasDQI>;
5790 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
5791                                               avx512vl_i64_info, HasDQI>, VEX_W;
5792
5793 //===----------------------------------------------------------------------===//
5794 // AVX-512 - COMPRESS and EXPAND
5795 //
5796 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5797                                  string OpcodeStr> {
5798   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5799               (ins _.KRCWM:$mask, _.RC:$src),
5800               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5801               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5802                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5803
5804   let Constraints = "$src0 = $dst" in
5805   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5806                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5807                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5808                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5809                                             _.RC:$src0)))]>, EVEX_K;
5810
5811   let mayStore = 1 in {
5812   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5813               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5814               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5815               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5816                 addr:$dst)]>,
5817               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5818   }
5819 }
5820
5821 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5822                                  AVX512VLVectorVTInfo VTInfo> {
5823   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5824
5825   let Predicates = [HasVLX] in {
5826     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5827     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5828   }
5829 }
5830
5831 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5832                                          EVEX;
5833 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5834                                          EVEX, VEX_W;
5835 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5836                                          EVEX;
5837 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5838                                          EVEX, VEX_W;
5839
5840 // expand
5841 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5842                                  string OpcodeStr> {
5843   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5844               (ins _.KRCWM:$mask, _.RC:$src),
5845               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5846               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5847                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5848
5849   let Constraints = "$src0 = $dst" in
5850   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5851                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5852                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5853                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5854                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5855
5856   let mayLoad = 1, Constraints = "$src0 = $dst" in
5857   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5858               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5859               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5860               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5861                                       (_.VT (bitconvert
5862                                               (_.LdFrag addr:$src))),
5863                                       _.RC:$src0)))]>,
5864               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5865
5866   let mayLoad = 1 in
5867   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5868               (ins _.KRCWM:$mask, _.MemOp:$src),
5869               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5870               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5871                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5872                                      _.ImmAllZerosV)))]>,
5873               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5874
5875 }
5876
5877 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5878                                  AVX512VLVectorVTInfo VTInfo> {
5879   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5880
5881   let Predicates = [HasVLX] in {
5882     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5883     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5884   }
5885 }
5886
5887 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5888                                          EVEX;
5889 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5890                                          EVEX, VEX_W;
5891 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5892                                          EVEX;
5893 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5894                                          EVEX, VEX_W;