lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst , "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 280                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 281                                      string AttSrcAsm, string IntelSrcAsm,
 282                                      dag RHS> :
 283    AVX512_maskable_common<O, F, _, Outs,
 284                           !con((ins _.RC:$src1), NonTiedIns),
 285                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 286                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 288                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 289
 290 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 291                                   dag Outs, dag Ins,
 292                                   string OpcodeStr,
 293                                   string AttSrcAsm, string IntelSrcAsm,
 294                                   list<dag> Pattern> :
 295    AVX512_maskable_custom<O, F, Outs, Ins,
 296                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 297                           !con((ins _.KRCWM:$mask), Ins),
 298                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 299                           "$src0 = $dst">;
 300
 301
 302 // Instruction with mask that puts result in mask register,
 303 // like "compare" and "vptest"
 304 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 305                                   dag Outs,
 306                                   dag Ins, dag MaskingIns,
 307                                   string OpcodeStr,
 308                                   string AttSrcAsm, string IntelSrcAsm,
 309                                   list<dag> Pattern,
 310                                   list<dag> MaskingPattern,
 311                                   string Round = "",
 312                                   InstrItinClass itin = NoItinerary> {
 313     def NAME: AVX512<O, F, Outs, Ins,
 314                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 315                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 316                        Pattern, itin>;
 317
 318     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 319                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 320                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 321                        MaskingPattern, itin>, EVEX_K;
 322 }
 323
 324 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 325                                   dag Outs,
 326                                   dag Ins, dag MaskingIns,
 327                                   string OpcodeStr,
 328                                   string AttSrcAsm, string IntelSrcAsm,
 329                                   dag RHS, dag MaskingRHS,
 330                                   string Round = "",
 331                                   InstrItinClass itin = NoItinerary> :
 332   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 333                          AttSrcAsm, IntelSrcAsm,
 334                          [(set _.KRC:$dst, RHS)],
 335                          [(set _.KRC:$dst, MaskingRHS)],
 336                          Round, NoItinerary>;
 337
 338 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 339                            dag Outs, dag Ins, string OpcodeStr,
 340                            string AttSrcAsm, string IntelSrcAsm,
 341                            dag RHS, string Round = "",
 342                            InstrItinClass itin = NoItinerary> :
 343    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 344                           !con((ins _.KRCWM:$mask), Ins),
 345                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 346                           (and _.KRCWM:$mask, RHS),
 347                           Round, itin>;
 348
 349 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 350                            dag Outs, dag Ins, string OpcodeStr,
 351                            string AttSrcAsm, string IntelSrcAsm> :
 352    AVX512_maskable_custom_cmp<O, F, Outs,
 353                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 354                              AttSrcAsm, IntelSrcAsm,
 355                              [],[],"", NoItinerary>;
 356
 357 // Bitcasts between 512-bit vector types. Return the original type since
 358 // no instruction is needed for the conversion
 359 let Predicates = [HasAVX512] in {
 360   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 363   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 364   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 368   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 369   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 374   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 379   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 384   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 385   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 389   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 390   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 391
 392   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 396   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 401   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 406   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 411   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 416   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 420   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 421   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 422
 423 // Bitcasts between 256-bit vector types. Return the original type since
 424 // no instruction is needed for the conversion
 425   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 429   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 433   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 434   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 438   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 439   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 443   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 444   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 449   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 454   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 455 }
 456
 457 //
 458 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 459 //
 460
 461 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 462     isPseudo = 1, Predicates = [HasAVX512] in {
 463 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 464                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 465 }
 466
 467 let Predicates = [HasAVX512] in {
 468 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 469 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 470 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 471 }
 472
 473 //===----------------------------------------------------------------------===//
 474 // AVX-512 - VECTOR INSERT
 475 //
 476 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 477                                                        PatFrag vinsert_insert> {
 478   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 479     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 480                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 481                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 482                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 483                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 484                                          (From.VT From.RC:$src2),
 485                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 486
 487   let mayLoad = 1 in
 488     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 489                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 490                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 491                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 492                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 493                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 494                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 495                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 496   }
 497 }
 498
 499 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 500                        X86VectorVTInfo To, PatFrag vinsert_insert,
 501                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 502   let Predicates = p in {
 503     def : Pat<(vinsert_insert:$ins
 504                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 505               (To.VT (!cast<Instruction>(InstrStr#"rr")
 506                      To.RC:$src1, From.RC:$src2,
 507                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 508
 509     def : Pat<(vinsert_insert:$ins
 510                   (To.VT To.RC:$src1),
 511                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 512                   (iPTR imm)),
 513               (To.VT (!cast<Instruction>(InstrStr#"rm")
 514                   To.RC:$src1, addr:$src2,
 515                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 516   }
 517 }
 518
 519 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 520                             ValueType EltVT64, int Opcode256> {
 521
 522   let Predicates = [HasVLX] in
 523     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 524                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 525                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 526                                  vinsert128_insert>, EVEX_V256;
 527
 528   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 529                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 530                                  X86VectorVTInfo<16, EltVT32, VR512>,
 531                                  vinsert128_insert>, EVEX_V512;
 532
 533   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 534                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 535                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 536                                  vinsert256_insert>, VEX_W, EVEX_V512;
 537
 538   let Predicates = [HasVLX, HasDQI] in
 539     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 540                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 541                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 542                                    vinsert128_insert>, VEX_W, EVEX_V256;
 543
 544   let Predicates = [HasDQI] in {
 545     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 546                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 547                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 548                                  vinsert128_insert>, VEX_W, EVEX_V512;
 549
 550     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 551                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 552                                    X86VectorVTInfo<16, EltVT32, VR512>,
 553                                    vinsert256_insert>, EVEX_V512;
 554   }
 555 }
 556
 557 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 558 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 559
 560 // Codegen pattern with the alternative types,
 561 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 562 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 563               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 564 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 565               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 566
 567 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 568               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 569 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 570               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 571
 572 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 573               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 574 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 575               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 576
 577 // Codegen pattern with the alternative types insert VEC128 into VEC256
 578 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 582 // Codegen pattern with the alternative types insert VEC128 into VEC512
 583 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 586                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 587 // Codegen pattern with the alternative types insert VEC256 into VEC512
 588 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 592
 593 // vinsertps - insert f32 to XMM
 594 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 595       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 596       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 597       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 598       EVEX_4V;
 599 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 600       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 601       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 602       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 603                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 604                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 605
 606 //===----------------------------------------------------------------------===//
 607 // AVX-512 VECTOR EXTRACT
 608 //---
 609
 610 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 611                                                      X86VectorVTInfo To> {
 612   // A subvector extract from the first vector position is
 613   // a subregister copy that needs no instruction.
 614   def NAME # To.NumElts:
 615       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 616           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 617 }
 618
 619 multiclass vextract_for_size<int Opcode,
 620                                     X86VectorVTInfo From, X86VectorVTInfo To,
 621                                     PatFrag vextract_extract> :
 622   vextract_for_size_first_position_lowering<From, To> {
 623
 624   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 625     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 626     // vextract_extract), we interesting only in patterns without mask,
 627     // intrinsics pattern match generated bellow.
 628     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 629                 (ins From.RC:$src1, i32u8imm:$idx),
 630                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 631                 "$idx, $src1", "$src1, $idx",
 632                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 633                                                          (iPTR imm)))]>,
 634               AVX512AIi8Base, EVEX;
 635     let mayStore = 1 in {
 636       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 637                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 638                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 639                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 640                       []>, EVEX;
 641
 642       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 643                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 644                                           From.RC:$src1, i32u8imm:$src2),
 645                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 646                             "\t{$src2, $src1, $dst {${mask}}|"
 647                             "$dst {${mask}}, $src1, $src2}",
 648                       []>, EVEX_K, EVEX;
 649     }//mayStore = 1
 650   }
 651
 652   // Intrinsic call with masking.
 653   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 654                               "x" # To.NumElts # "_" # From.Size)
 655                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 656             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 657                                 From.ZSuffix # "rrk")
 658                 To.RC:$src0,
 659                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 660                 From.RC:$src1, imm:$idx)>;
 661
 662   // Intrinsic call with zero-masking.
 663   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 664                               "x" # To.NumElts # "_" # From.Size)
 665                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 666             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 667                                 From.ZSuffix # "rrkz")
 668                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 669                 From.RC:$src1, imm:$idx)>;
 670
 671   // Intrinsic call without masking.
 672   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 673                               "x" # To.NumElts # "_" # From.Size)
 674                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 675             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 676                                 From.ZSuffix # "rr")
 677                 From.RC:$src1, imm:$idx)>;
 678 }
 679
 680 // Codegen pattern for the alternative types
 681 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 682                 X86VectorVTInfo To, PatFrag vextract_extract,
 683                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
 684   vextract_for_size_first_position_lowering<From, To> {
 685
 686   let Predicates = p in
 687      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
 688                (To.VT (!cast<Instruction>(InstrStr#"rr")
 689                           From.RC:$src1,
 690                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 691 }
 692
 693 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 694                                              ValueType EltVT64, int Opcode256> {
 695   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
 696                                  X86VectorVTInfo<16, EltVT32, VR512>,
 697                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 698                                  vextract128_extract>,
 699                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 700   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
 701                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 702                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 703                                  vextract256_extract>,
 704                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 705   let Predicates = [HasVLX] in
 706     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
 707                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 708                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 709                                  vextract128_extract>,
 710                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 711   let Predicates = [HasVLX, HasDQI] in
 712     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 713                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 714                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 715                                  vextract128_extract>,
 716                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 717   let Predicates = [HasDQI] in {
 718     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 719                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 720                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 721                                  vextract128_extract>,
 722                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 723     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 724                                  X86VectorVTInfo<16, EltVT32, VR512>,
 725                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 726                                  vextract256_extract>,
 727                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 728   }
 729 }
 730
 731 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 732 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 733
 734 // extract_subvector codegen patterns with the alternative types.
 735 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 736 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
 737           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 738 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
 739           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 740
 741 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
 742           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 743 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
 744           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 745
 746 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
 747           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 748 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
 749           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 750
 751 // Codegen pattern with the alternative types extract VEC128 from VEC512
 752 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
 753                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 754 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
 755                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 756 // Codegen pattern with the alternative types extract VEC256 from VEC512
 757 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
 758                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 759 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
 760                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 761
 762 // A 128-bit subvector insert to the first 512-bit vector position
 763 // is a subregister copy that needs no instruction.
 764 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 765           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 766           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 767           sub_ymm)>;
 768 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 769           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 770           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 771           sub_ymm)>;
 772 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 774           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 775           sub_ymm)>;
 776 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 777           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 778           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 779           sub_ymm)>;
 780
 781 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 782           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 783 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 784           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 785 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 786           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 787 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 788           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 789 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
 790           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 791 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
 792           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 793
 794 // vextractps - extract 32 bits from XMM
 795 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 796       (ins VR128X:$src1, u8imm:$src2),
 797       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 798       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 799       EVEX;
 800
 801 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 802       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 803       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 804       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 805                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 806
 807 //===---------------------------------------------------------------------===//
 808 // AVX-512 BROADCAST
 809 //---
 810 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 811                               ValueType svt, X86VectorVTInfo _> {
 812   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 813                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 814                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 815                    T8PD, EVEX;
 816
 817   let mayLoad = 1 in {
 818     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 819                      (ins _.ScalarMemOp:$src),
 820                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 821                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 822                      T8PD, EVEX;
 823   }
 824 }
 825
 826 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 827                                   AVX512VLVectorVTInfo _> {
 828   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 829                              EVEX_V512;
 830
 831   let Predicates = [HasVLX] in {
 832     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 833                                   EVEX_V256;
 834   }
 835 }
 836
 837 let ExeDomain = SSEPackedSingle in {
 838   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 839                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 840    let Predicates = [HasVLX] in {
 841      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 842                                      v4f32, v4f32x_info>, EVEX_V128,
 843                                      EVEX_CD8<32, CD8VT1>;
 844    }
 845 }
 846
 847 let ExeDomain = SSEPackedDouble in {
 848   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 849                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 850 }
 851
 852 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 853 // Later, we can canonize broadcast instructions before ISel phase and
 854 // eliminate additional patterns on ISel.
 855 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 856 // representations of source
 857 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 858                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 859                                 RegisterClass SrcRC_s> {
 860   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 861             (!cast<Instruction>(InstName##"r")
 862               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 863
 864   let AddedComplexity = 30 in {
 865     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 866                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 867               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 868                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 869
 870     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 871                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 872               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 873                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 874   }
 875 }
 876
 877 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 878                             VR128X, FR32X>;
 879 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 880                             VR128X, FR64X>;
 881
 882 let Predicates = [HasVLX] in {
 883   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 884                               v8f32x_info, VR128X, FR32X>;
 885   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 886                               v4f32x_info, VR128X, FR32X>;
 887   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 888                               v4f64x_info, VR128X, FR64X>;
 889 }
 890
 891 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 892           (VBROADCASTSSZm addr:$src)>;
 893 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 894           (VBROADCASTSDZm addr:$src)>;
 895
 896 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 897           (VBROADCASTSSZm addr:$src)>;
 898 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 899           (VBROADCASTSDZm addr:$src)>;
 900
 901 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 902                                     RegisterClass SrcRC> {
 903   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 904                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 905                            "$src", "$src", []>, T8PD, EVEX;
 906 }
 907
 908 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 909                                        RegisterClass SrcRC, Predicate prd> {
 910   let Predicates = [prd] in
 911     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 912   let Predicates = [prd, HasVLX] in {
 913     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 914     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 915   }
 916 }
 917
 918 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 919                                                  HasBWI>;
 920 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 921                                                  HasBWI>;
 922 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 923                                                  HasAVX512>;
 924 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 925                                                  HasAVX512>, VEX_W;
 926
 927 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 928            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 929
 930 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 931            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 932
 933 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 934         (VPBROADCASTDrZr GR32:$src)>;
 935 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 936         (VPBROADCASTQrZr GR64:$src)>;
 937
 938 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 939         (VPBROADCASTDrZr GR32:$src)>;
 940 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 941         (VPBROADCASTQrZr GR64:$src)>;
 942
 943 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 944                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 945           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 946 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 947                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 948           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 949
 950 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 951                           X86MemOperand x86memop, PatFrag ld_frag,
 952                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 953                           RegisterClass KRC> {
 954   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 955                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 956                   [(set DstRC:$dst,
 957                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 958   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 959                                                          VR128X:$src),
 960                     !strconcat(OpcodeStr,
 961                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 962                     []>, EVEX, EVEX_K;
 963   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 964                                                          VR128X:$src),
 965                     !strconcat(OpcodeStr,
 966                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 967                     []>, EVEX, EVEX_KZ;
 968   let mayLoad = 1 in {
 969   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 970                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 971                   [(set DstRC:$dst,
 972                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 973   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 974                                                          x86memop:$src),
 975                   !strconcat(OpcodeStr,
 976                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 977                   []>, EVEX, EVEX_K;
 978   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 979                                                          x86memop:$src),
 980                   !strconcat(OpcodeStr,
 981                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 982                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 983                              (X86VBroadcast (ld_frag addr:$src)),
 984                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 985   }
 986 }
 987
 988 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 989                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 990                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 991 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 992                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 993                       EVEX_CD8<64, CD8VT1>;
 994
 995 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 996                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 997   let mayLoad = 1 in {
 998   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 999                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1000                   [(set _Dst.RC:$dst,
1001                     (_Dst.VT (X86SubVBroadcast
1002                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
1003   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
1004                                                          _Src.MemOp:$src),
1005                   !strconcat(OpcodeStr,
1006                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
1007                   []>, EVEX, EVEX_K;
1008   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
1009                                                          _Src.MemOp:$src),
1010                   !strconcat(OpcodeStr,
1011                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
1012                   []>, EVEX, EVEX_KZ;
1013   }
1014 }
1015
1016 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1017                        v16i32_info, v4i32x_info>,
1018                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1019 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1020                        v16f32_info, v4f32x_info>,
1021                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1022 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1023                        v8i64_info, v4i64x_info>, VEX_W,
1024                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1025 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1026                        v8f64_info, v4f64x_info>, VEX_W,
1027                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1028
1029 let Predicates = [HasVLX] in {
1030 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1031                            v8i32x_info, v4i32x_info>,
1032                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1033 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1034                            v8f32x_info, v4f32x_info>,
1035                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1036 }
1037 let Predicates = [HasVLX, HasDQI] in {
1038 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1039                            v4i64x_info, v2i64x_info>, VEX_W,
1040                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1041 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1042                            v4f64x_info, v2f64x_info>, VEX_W,
1043                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1044 }
1045 let Predicates = [HasDQI] in {
1046 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1047                        v8i64_info, v2i64x_info>, VEX_W,
1048                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1049 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1050                        v16i32_info, v8i32x_info>,
1051                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1052 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1053                        v8f64_info, v2f64x_info>, VEX_W,
1054                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1055 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1056                        v16f32_info, v8f32x_info>,
1057                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1058 }
1059
1060 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
1061           (VPBROADCASTDZrr VR128X:$src)>;
1062 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
1063           (VPBROADCASTQZrr VR128X:$src)>;
1064
1065 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1066           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1067 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1068           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1069
1070 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1071           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1072 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1073           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1074
1075 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
1076           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
1077 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
1078           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
1079
1080 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
1081           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
1082 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
1083           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
1084
1085 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1086           (VBROADCASTSSZr VR128X:$src)>;
1087 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1088           (VBROADCASTSDZr VR128X:$src)>;
1089
1090 // Provide fallback in case the load node that is used in the patterns above
1091 // is used by additional users, which prevents the pattern selection.
1092 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1093           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1094 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1095           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1096
1097
1098 //===----------------------------------------------------------------------===//
1099 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1100 //---
1101
1102 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1103                        RegisterClass KRC> {
1104 let Predicates = [HasCDI] in
1105 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
1106                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1107                   []>, EVEX, EVEX_V512;
1108
1109 let Predicates = [HasCDI, HasVLX] in {
1110 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
1111                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1112                   []>, EVEX, EVEX_V128;
1113 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
1114                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1115                   []>, EVEX, EVEX_V256;
1116 }
1117 }
1118
1119 let Predicates = [HasCDI] in {
1120 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1121                                              VK16>;
1122 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1123                                              VK8>, VEX_W;
1124 }
1125
1126 //===----------------------------------------------------------------------===//
1127 // -- VPERM2I - 3 source operands form --
1128 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1129                             SDNode OpNode, X86VectorVTInfo _> {
1130 let Constraints = "$src1 = $dst" in {
1131   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1132           (ins _.RC:$src2, _.RC:$src3),
1133           OpcodeStr, "$src3, $src2", "$src2, $src3",
1134           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1135          AVX5128IBase;
1136
1137   let mayLoad = 1 in
1138   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1139             (ins _.RC:$src2, _.MemOp:$src3),
1140             OpcodeStr, "$src3, $src2", "$src2, $src3",
1141             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1142                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1143             EVEX_4V, AVX5128IBase;
1144   }
1145 }
1146 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1147                                SDNode OpNode, X86VectorVTInfo _> {
1148   let mayLoad = 1, Constraints = "$src1 = $dst" in
1149   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1150               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1151               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1152               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1153               (_.VT (OpNode _.RC:$src1,
1154                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1155               AVX5128IBase, EVEX_4V, EVEX_B;
1156 }
1157
1158 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1159                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1160   let Predicates = [HasAVX512] in
1161   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1162             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1163   let Predicates = [HasVLX] in {
1164   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1165                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1166                  EVEX_V128;
1167   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1168                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1169                  EVEX_V256;
1170   }
1171 }
1172 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1173                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1174   let Predicates = [HasBWI] in
1175   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1176              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1177              EVEX_V512;
1178   let Predicates = [HasBWI, HasVLX] in {
1179   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1180                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1181                  EVEX_V128;
1182   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1183                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1184                  EVEX_V256;
1185   }
1186 }
1187 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1188                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1189 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1190                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1191 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1192                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1193 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1194                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1195
1196 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1197                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1198 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1199                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1200 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1201                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1202 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1203                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1204
1205 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1206                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1207 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1208                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1209
1210 //===----------------------------------------------------------------------===//
1211 // AVX-512 - BLEND using mask
1212 //
1213 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1214   let ExeDomain = _.ExeDomain in {
1215   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1216              (ins _.RC:$src1, _.RC:$src2),
1217              !strconcat(OpcodeStr,
1218              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1219              []>, EVEX_4V;
1220   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1221              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1222              !strconcat(OpcodeStr,
1223              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1224              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1225                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1226   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1227              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1228              !strconcat(OpcodeStr,
1229              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1230              []>, EVEX_4V, EVEX_KZ;
1231   let mayLoad = 1 in {
1232   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1233              (ins _.RC:$src1, _.MemOp:$src2),
1234              !strconcat(OpcodeStr,
1235              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1236              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1237   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1238              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1239              !strconcat(OpcodeStr,
1240              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1241              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1242               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1243               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1244   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1245              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1246              !strconcat(OpcodeStr,
1247              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1248              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1249   }
1250   }
1251 }
1252 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1253
1254   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1255       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1256        !strconcat(OpcodeStr,
1257             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1258             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1259       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1260                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1261       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1262
1263   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1264       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1265        !strconcat(OpcodeStr,
1266             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1267             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1268       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1269
1270 }
1271
1272 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1273                                  AVX512VLVectorVTInfo VTInfo> {
1274   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1275            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1276
1277   let Predicates = [HasVLX] in {
1278     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1279                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1280     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1281                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1282   }
1283 }
1284
1285 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1286                          AVX512VLVectorVTInfo VTInfo> {
1287   let Predicates = [HasBWI] in
1288     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1289
1290   let Predicates = [HasBWI, HasVLX] in {
1291     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1292     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1293   }
1294 }
1295
1296
1297 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1298 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1299 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1300 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1301 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1302 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1303
1304
1305 let Predicates = [HasAVX512] in {
1306 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1307                             (v8f32 VR256X:$src2))),
1308             (EXTRACT_SUBREG
1309               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1310             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1311             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1312
1313 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1314                             (v8i32 VR256X:$src2))),
1315             (EXTRACT_SUBREG
1316                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1317             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1318             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1319 }
1320 //===----------------------------------------------------------------------===//
1321 // Compare Instructions
1322 //===----------------------------------------------------------------------===//
1323
1324 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1325
1326 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1327
1328   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1329                       (outs _.KRC:$dst),
1330                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1331                       "vcmp${cc}"#_.Suffix,
1332                       "$src2, $src1", "$src1, $src2",
1333                       (OpNode (_.VT _.RC:$src1),
1334                               (_.VT _.RC:$src2),
1335                               imm:$cc)>, EVEX_4V;
1336   let mayLoad = 1 in
1337     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1338                       (outs _.KRC:$dst),
1339                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1340                       "vcmp${cc}"#_.Suffix,
1341                       "$src2, $src1", "$src1, $src2",
1342                       (OpNode (_.VT _.RC:$src1),
1343                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1344                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1345
1346   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1347                      (outs _.KRC:$dst),
1348                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1349                      "vcmp${cc}"#_.Suffix,
1350                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1351                      (OpNodeRnd (_.VT _.RC:$src1),
1352                                 (_.VT _.RC:$src2),
1353                                 imm:$cc,
1354                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1355   // Accept explicit immediate argument form instead of comparison code.
1356   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1357     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1358                         (outs VK1:$dst),
1359                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1360                         "vcmp"#_.Suffix,
1361                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1362     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1363                         (outs _.KRC:$dst),
1364                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1365                         "vcmp"#_.Suffix,
1366                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1367                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1368
1369     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1370                        (outs _.KRC:$dst),
1371                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1372                        "vcmp"#_.Suffix,
1373                        "$cc,{sae}, $src2, $src1","$src1, $src2,{sae}, $cc">,
1374                        EVEX_4V, EVEX_B;
1375   }// let isAsmParserOnly = 1, hasSideEffects = 0
1376
1377   let isCodeGenOnly = 1 in {
1378     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1379                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1380                 !strconcat("vcmp${cc}", _.Suffix,
1381                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1382                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1383                                           _.FRC:$src2,
1384                                           imm:$cc))],
1385                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1386     let mayLoad = 1 in
1387       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1388                 (outs _.KRC:$dst),
1389                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1390                 !strconcat("vcmp${cc}", _.Suffix,
1391                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1392                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1393                                           (_.ScalarLdFrag addr:$src2),
1394                                           imm:$cc))],
1395                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1396   }
1397 }
1398
1399 let Predicates = [HasAVX512] in {
1400   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1401                                    AVX512XSIi8Base;
1402   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1403                                    AVX512XDIi8Base, VEX_W;
1404 }
1405
1406 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1407               X86VectorVTInfo _> {
1408   def rr : AVX512BI<opc, MRMSrcReg,
1409              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1410              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1411              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1412              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1413   let mayLoad = 1 in
1414   def rm : AVX512BI<opc, MRMSrcMem,
1415              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1416              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1417              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1418                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1419              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1420   def rrk : AVX512BI<opc, MRMSrcReg,
1421               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1422               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1423                           "$dst {${mask}}, $src1, $src2}"),
1424               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1425                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1426               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1427   let mayLoad = 1 in
1428   def rmk : AVX512BI<opc, MRMSrcMem,
1429               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1430               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1431                           "$dst {${mask}}, $src1, $src2}"),
1432               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1433                                    (OpNode (_.VT _.RC:$src1),
1434                                        (_.VT (bitconvert
1435                                               (_.LdFrag addr:$src2))))))],
1436               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1437 }
1438
1439 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1440               X86VectorVTInfo _> :
1441            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1442   let mayLoad = 1 in {
1443   def rmb : AVX512BI<opc, MRMSrcMem,
1444               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1445               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1446                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1447               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1448                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1449               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1450   def rmbk : AVX512BI<opc, MRMSrcMem,
1451                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1452                                        _.ScalarMemOp:$src2),
1453                !strconcat(OpcodeStr,
1454                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1455                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1456                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1457                                       (OpNode (_.VT _.RC:$src1),
1458                                         (X86VBroadcast
1459                                           (_.ScalarLdFrag addr:$src2)))))],
1460                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1461   }
1462 }
1463
1464 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1465                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1466   let Predicates = [prd] in
1467   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1468            EVEX_V512;
1469
1470   let Predicates = [prd, HasVLX] in {
1471     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1472                 EVEX_V256;
1473     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1474                 EVEX_V128;
1475   }
1476 }
1477
1478 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1479                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1480                                   Predicate prd> {
1481   let Predicates = [prd] in
1482   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1483            EVEX_V512;
1484
1485   let Predicates = [prd, HasVLX] in {
1486     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1487                 EVEX_V256;
1488     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1489                 EVEX_V128;
1490   }
1491 }
1492
1493 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1494                       avx512vl_i8_info, HasBWI>,
1495                 EVEX_CD8<8, CD8VF>;
1496
1497 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1498                       avx512vl_i16_info, HasBWI>,
1499                 EVEX_CD8<16, CD8VF>;
1500
1501 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1502                       avx512vl_i32_info, HasAVX512>,
1503                 EVEX_CD8<32, CD8VF>;
1504
1505 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1506                       avx512vl_i64_info, HasAVX512>,
1507                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1508
1509 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1510                       avx512vl_i8_info, HasBWI>,
1511                 EVEX_CD8<8, CD8VF>;
1512
1513 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1514                       avx512vl_i16_info, HasBWI>,
1515                 EVEX_CD8<16, CD8VF>;
1516
1517 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1518                       avx512vl_i32_info, HasAVX512>,
1519                 EVEX_CD8<32, CD8VF>;
1520
1521 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1522                       avx512vl_i64_info, HasAVX512>,
1523                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1524
1525 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1526             (COPY_TO_REGCLASS (VPCMPGTDZrr
1527             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1528             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1529
1530 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1531             (COPY_TO_REGCLASS (VPCMPEQDZrr
1532             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1533             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1534
1535 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1536                           X86VectorVTInfo _> {
1537   def rri : AVX512AIi8<opc, MRMSrcReg,
1538              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1539              !strconcat("vpcmp${cc}", Suffix,
1540                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1541              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1542                                        imm:$cc))],
1543              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1544   let mayLoad = 1 in
1545   def rmi : AVX512AIi8<opc, MRMSrcMem,
1546              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1547              !strconcat("vpcmp${cc}", Suffix,
1548                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1549              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1550                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1551                               imm:$cc))],
1552              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1553   def rrik : AVX512AIi8<opc, MRMSrcReg,
1554               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1555                                       AVX512ICC:$cc),
1556               !strconcat("vpcmp${cc}", Suffix,
1557                          "\t{$src2, $src1, $dst {${mask}}|",
1558                          "$dst {${mask}}, $src1, $src2}"),
1559               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1560                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1561                                           imm:$cc)))],
1562               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1563   let mayLoad = 1 in
1564   def rmik : AVX512AIi8<opc, MRMSrcMem,
1565               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1566                                     AVX512ICC:$cc),
1567               !strconcat("vpcmp${cc}", Suffix,
1568                          "\t{$src2, $src1, $dst {${mask}}|",
1569                          "$dst {${mask}}, $src1, $src2}"),
1570               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1571                                    (OpNode (_.VT _.RC:$src1),
1572                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1573                                       imm:$cc)))],
1574               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1575
1576   // Accept explicit immediate argument form instead of comparison code.
1577   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1578     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1579                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1580                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1581                           "$dst, $src1, $src2, $cc}"),
1582                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1583     let mayLoad = 1 in
1584     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1585                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1586                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1587                           "$dst, $src1, $src2, $cc}"),
1588                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1589     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1590                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1591                                        u8imm:$cc),
1592                !strconcat("vpcmp", Suffix,
1593                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1594                           "$dst {${mask}}, $src1, $src2, $cc}"),
1595                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1596     let mayLoad = 1 in
1597     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1598                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1599                                        u8imm:$cc),
1600                !strconcat("vpcmp", Suffix,
1601                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1602                           "$dst {${mask}}, $src1, $src2, $cc}"),
1603                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1604   }
1605 }
1606
1607 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1608                               X86VectorVTInfo _> :
1609            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1610   def rmib : AVX512AIi8<opc, MRMSrcMem,
1611              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1612                                      AVX512ICC:$cc),
1613              !strconcat("vpcmp${cc}", Suffix,
1614                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1615                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1616              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1617                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1618                                imm:$cc))],
1619              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1620   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1621               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1622                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1623               !strconcat("vpcmp${cc}", Suffix,
1624                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1625                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1626               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1627                                   (OpNode (_.VT _.RC:$src1),
1628                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1629                                     imm:$cc)))],
1630               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1631
1632   // Accept explicit immediate argument form instead of comparison code.
1633   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1634     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1635                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1636                                        u8imm:$cc),
1637                !strconcat("vpcmp", Suffix,
1638                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1639                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1640                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1641     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1642                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1643                                        _.ScalarMemOp:$src2, u8imm:$cc),
1644                !strconcat("vpcmp", Suffix,
1645                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1646                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1647                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1648   }
1649 }
1650
1651 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1652                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1653   let Predicates = [prd] in
1654   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1655
1656   let Predicates = [prd, HasVLX] in {
1657     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1658     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1659   }
1660 }
1661
1662 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1663                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1664   let Predicates = [prd] in
1665   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1666            EVEX_V512;
1667
1668   let Predicates = [prd, HasVLX] in {
1669     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1670                 EVEX_V256;
1671     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1672                 EVEX_V128;
1673   }
1674 }
1675
1676 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1677                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1678 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1679                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1680
1681 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1682                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1683 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1684                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1685
1686 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1687                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1688 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1689                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1690
1691 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1692                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1693 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1694                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1695
1696 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1697
1698   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1699                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1700                    "vcmp${cc}"#_.Suffix,
1701                    "$src2, $src1", "$src1, $src2",
1702                    (X86cmpm (_.VT _.RC:$src1),
1703                          (_.VT _.RC:$src2),
1704                            imm:$cc)>;
1705
1706   let mayLoad = 1 in {
1707     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1708                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1709                   "vcmp${cc}"#_.Suffix,
1710                   "$src2, $src1", "$src1, $src2",
1711                   (X86cmpm (_.VT _.RC:$src1),
1712                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1713                           imm:$cc)>;
1714
1715     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1716                   (outs _.KRC:$dst),
1717                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1718                   "vcmp${cc}"#_.Suffix,
1719                   "${src2}"##_.BroadcastStr##", $src1",
1720                   "$src1, ${src2}"##_.BroadcastStr,
1721                   (X86cmpm (_.VT _.RC:$src1),
1722                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1723                           imm:$cc)>,EVEX_B;
1724   }
1725   // Accept explicit immediate argument form instead of comparison code.
1726   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1727     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1728                          (outs _.KRC:$dst),
1729                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1730                          "vcmp"#_.Suffix,
1731                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1732
1733     let mayLoad = 1 in {
1734       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1735                              (outs _.KRC:$dst),
1736                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1737                              "vcmp"#_.Suffix,
1738                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1739
1740       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1741                          (outs _.KRC:$dst),
1742                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1743                          "vcmp"#_.Suffix,
1744                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1745                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1746     }
1747  }
1748 }
1749
1750 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1751   // comparison code form (VCMP[EQ/LT/LE/...]
1752   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1753                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1754                      "vcmp${cc}"#_.Suffix,
1755                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1756                      (X86cmpmRnd (_.VT _.RC:$src1),
1757                                     (_.VT _.RC:$src2),
1758                                     imm:$cc,
1759                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1760
1761   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1762     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1763                          (outs _.KRC:$dst),
1764                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1765                          "vcmp"#_.Suffix,
1766                          "$cc,{sae}, $src2, $src1",
1767                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1768    }
1769 }
1770
1771 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1772   let Predicates = [HasAVX512] in {
1773     defm Z    : avx512_vcmp_common<_.info512>,
1774                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1775
1776   }
1777   let Predicates = [HasAVX512,HasVLX] in {
1778    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1779    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1780   }
1781 }
1782
1783 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1784                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1785 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1786                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1787
1788 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1789           (COPY_TO_REGCLASS (VCMPPSZrri
1790             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1791             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1792             imm:$cc), VK8)>;
1793 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1794           (COPY_TO_REGCLASS (VPCMPDZrri
1795             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1796             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1797             imm:$cc), VK8)>;
1798 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1799           (COPY_TO_REGCLASS (VPCMPUDZrri
1800             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1801             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1802             imm:$cc), VK8)>;
1803
1804 // ----------------------------------------------------------------
1805 // FPClass
1806 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1807 //                                  fpclass(reg_vec, mem_vec, imm)
1808 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1809 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1810                                  X86VectorVTInfo _, string mem, string broadcast>{
1811   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1812                       (ins _.RC:$src1, i32u8imm:$src2),
1813                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1814                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1815                                        (i32 imm:$src2)))], NoItinerary>;
1816   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1817                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1818                       OpcodeStr##_.Suffix#
1819                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1820                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1821                                        (OpNode (_.VT _.RC:$src1),
1822                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1823   let mayLoad = 1 in {
1824     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1825                       (ins _.MemOp:$src1, i32u8imm:$src2),
1826                       OpcodeStr##_.Suffix##mem#
1827                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1828                       [(set _.KRC:$dst,(OpNode
1829                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1830                                        (i32 imm:$src2)))], NoItinerary>;
1831     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1832                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1833                       OpcodeStr##_.Suffix##mem#
1834                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1835                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1836                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1837                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1838     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1839                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1840                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1841                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1842                                                     ##_.BroadcastStr##", $src2}",
1843                       [(set _.KRC:$dst,(OpNode
1844                                        (_.VT (X86VBroadcast
1845                                              (_.ScalarLdFrag addr:$src1))),
1846                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1847     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1848                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1849                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1850                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1851                                                      _.BroadcastStr##", $src2}",
1852                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1853                                        (_.VT (X86VBroadcast
1854                                              (_.ScalarLdFrag addr:$src1))),
1855                                        (i32 imm:$src2))))], NoItinerary>,
1856                                                             EVEX_B, EVEX_K;
1857   }
1858 }
1859
1860 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1861             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1862                                                               string broadcast>{
1863   let Predicates = [prd] in {
1864     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1865                                       broadcast>, EVEX_V512;
1866   }
1867   let Predicates = [prd, HasVLX] in {
1868     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1869                                       broadcast>, EVEX_V128;
1870     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1871                                       broadcast>, EVEX_V256;
1872   }
1873 }
1874
1875 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1876                                  SDNode OpNode, Predicate prd>{
1877   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
1878                                       OpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1879   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
1880                                       OpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1881 }
1882
1883 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, X86Vfpclass, HasDQI>,
1884                                       AVX512AIi8Base,EVEX;
1885
1886 //-----------------------------------------------------------------
1887 // Mask register copy, including
1888 // - copy between mask registers
1889 // - load/store mask registers
1890 // - copy from GPR to mask register and vice versa
1891 //
1892 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1893                          string OpcodeStr, RegisterClass KRC,
1894                          ValueType vvt, X86MemOperand x86memop> {
1895   let hasSideEffects = 0 in {
1896     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1897                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1898     let mayLoad = 1 in
1899     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1900                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1901                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1902     let mayStore = 1 in
1903     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1904                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1905                [(store KRC:$src, addr:$dst)]>;
1906   }
1907 }
1908
1909 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1910                              string OpcodeStr,
1911                              RegisterClass KRC, RegisterClass GRC> {
1912   let hasSideEffects = 0 in {
1913     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1914                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1915     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1916                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1917   }
1918 }
1919
1920 let Predicates = [HasDQI] in
1921   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1922                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1923                VEX, PD;
1924
1925 let Predicates = [HasAVX512] in
1926   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1927                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1928                VEX, PS;
1929
1930 let Predicates = [HasBWI] in {
1931   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1932                VEX, PD, VEX_W;
1933   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1934                VEX, XD;
1935 }
1936
1937 let Predicates = [HasBWI] in {
1938   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1939                VEX, PS, VEX_W;
1940   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1941                VEX, XD, VEX_W;
1942 }
1943
1944 // GR from/to mask register
1945 let Predicates = [HasDQI] in {
1946   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1947             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1948   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1949             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1950 }
1951 let Predicates = [HasAVX512] in {
1952   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1953             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1954   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1955             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1956 }
1957 let Predicates = [HasBWI] in {
1958   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1959   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1960 }
1961 let Predicates = [HasBWI] in {
1962   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1963   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1964 }
1965
1966 // Load/store kreg
1967 let Predicates = [HasDQI] in {
1968   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1969             (KMOVBmk addr:$dst, VK8:$src)>;
1970   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1971             (KMOVBkm addr:$src)>;
1972
1973   def : Pat<(store VK4:$src, addr:$dst),
1974             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
1975   def : Pat<(store VK2:$src, addr:$dst),
1976             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
1977 }
1978 let Predicates = [HasAVX512, NoDQI] in {
1979   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1980             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1981   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1982             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1983 }
1984 let Predicates = [HasAVX512] in {
1985   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1986             (KMOVWmk addr:$dst, VK16:$src)>;
1987   def : Pat<(i1 (load addr:$src)),
1988             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1989                                               (MOV8rm addr:$src), sub_8bit)),
1990                                 (i16 1)), VK1)>;
1991   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1992             (KMOVWkm addr:$src)>;
1993 }
1994 let Predicates = [HasBWI] in {
1995   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1996             (KMOVDmk addr:$dst, VK32:$src)>;
1997   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1998             (KMOVDkm addr:$src)>;
1999 }
2000 let Predicates = [HasBWI] in {
2001   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2002             (KMOVQmk addr:$dst, VK64:$src)>;
2003   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2004             (KMOVQkm addr:$src)>;
2005 }
2006
2007 let Predicates = [HasAVX512] in {
2008   def : Pat<(i1 (trunc (i64 GR64:$src))),
2009             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2010                                         (i32 1))), VK1)>;
2011
2012   def : Pat<(i1 (trunc (i32 GR32:$src))),
2013             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2014
2015   def : Pat<(i1 (trunc (i8 GR8:$src))),
2016        (COPY_TO_REGCLASS
2017         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2018        VK1)>;
2019   def : Pat<(i1 (trunc (i16 GR16:$src))),
2020        (COPY_TO_REGCLASS
2021         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2022        VK1)>;
2023
2024   def : Pat<(i32 (zext VK1:$src)),
2025             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2026   def : Pat<(i32 (anyext VK1:$src)),
2027             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2028
2029   def : Pat<(i8 (zext VK1:$src)),
2030             (EXTRACT_SUBREG
2031              (AND32ri (KMOVWrk
2032                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2033   def : Pat<(i8 (anyext VK1:$src)),
2034               (EXTRACT_SUBREG
2035                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2036
2037   def : Pat<(i64 (zext VK1:$src)),
2038             (AND64ri8 (SUBREG_TO_REG (i64 0),
2039              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2040   def : Pat<(i16 (zext VK1:$src)),
2041             (EXTRACT_SUBREG
2042              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2043               sub_16bit)>;
2044   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2045             (COPY_TO_REGCLASS VK1:$src, VK16)>;
2046   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2047             (COPY_TO_REGCLASS VK1:$src, VK8)>;
2048 }
2049 let Predicates = [HasBWI] in {
2050   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2051             (COPY_TO_REGCLASS VK1:$src, VK32)>;
2052   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2053             (COPY_TO_REGCLASS VK1:$src, VK64)>;
2054 }
2055
2056
2057 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2058 let Predicates = [HasAVX512, NoDQI] in {
2059   // GR from/to 8-bit mask without native support
2060   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2061             (COPY_TO_REGCLASS
2062              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2063   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2064             (EXTRACT_SUBREG
2065               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2066               sub_8bit)>;
2067 }
2068
2069 let Predicates = [HasAVX512] in {
2070   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2071             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2072   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2073             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2074 }
2075 let Predicates = [HasBWI] in {
2076   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2077             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2078   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2079             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2080 }
2081
2082 // Mask unary operation
2083 // - KNOT
2084 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2085                             RegisterClass KRC, SDPatternOperator OpNode,
2086                             Predicate prd> {
2087   let Predicates = [prd] in
2088     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2089                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2090                [(set KRC:$dst, (OpNode KRC:$src))]>;
2091 }
2092
2093 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2094                                 SDPatternOperator OpNode> {
2095   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2096                             HasDQI>, VEX, PD;
2097   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2098                             HasAVX512>, VEX, PS;
2099   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2100                             HasBWI>, VEX, PD, VEX_W;
2101   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2102                             HasBWI>, VEX, PS, VEX_W;
2103 }
2104
2105 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2106
2107 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2108   let Predicates = [HasAVX512] in
2109     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2110                 (i16 GR16:$src)),
2111               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2112               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2113 }
2114 defm : avx512_mask_unop_int<"knot", "KNOT">;
2115
2116 let Predicates = [HasDQI] in
2117 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2118 let Predicates = [HasAVX512] in
2119 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2120 let Predicates = [HasBWI] in
2121 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2122 let Predicates = [HasBWI] in
2123 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2124
2125 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2126 let Predicates = [HasAVX512, NoDQI] in {
2127 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2128           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2129 def : Pat<(not VK8:$src),
2130           (COPY_TO_REGCLASS
2131             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2132 }
2133 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2134           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2135 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2136           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2137
2138 // Mask binary operation
2139 // - KAND, KANDN, KOR, KXNOR, KXOR
2140 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2141                            RegisterClass KRC, SDPatternOperator OpNode,
2142                            Predicate prd, bit IsCommutable> {
2143   let Predicates = [prd], isCommutable = IsCommutable in
2144     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2145                !strconcat(OpcodeStr,
2146                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2147                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2148 }
2149
2150 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2151                                SDPatternOperator OpNode, bit IsCommutable,
2152                                Predicate prdW = HasAVX512> {
2153   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2154                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2155   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2156                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2157   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2158                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2159   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2160                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2161 }
2162
2163 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2164 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2165
2166 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2167 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2168 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2169 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2170 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2171 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2172
2173 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2174   let Predicates = [HasAVX512] in
2175     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2176                 (i16 GR16:$src1), (i16 GR16:$src2)),
2177               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2178               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2179               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2180 }
2181
2182 defm : avx512_mask_binop_int<"kand",  "KAND">;
2183 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2184 defm : avx512_mask_binop_int<"kor",   "KOR">;
2185 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2186 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2187
2188 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2189   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2190   // for the DQI set, this type is legal and KxxxB instruction is used
2191   let Predicates = [NoDQI] in
2192   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2193             (COPY_TO_REGCLASS
2194               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2195                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2196
2197   // All types smaller than 8 bits require conversion anyway
2198   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2199         (COPY_TO_REGCLASS (Inst
2200                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2201                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2202   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2203         (COPY_TO_REGCLASS (Inst
2204                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2205                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2206   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2207         (COPY_TO_REGCLASS (Inst
2208                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2209                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2210 }
2211
2212 defm : avx512_binop_pat<and,  KANDWrr>;
2213 defm : avx512_binop_pat<andn, KANDNWrr>;
2214 defm : avx512_binop_pat<or,   KORWrr>;
2215 defm : avx512_binop_pat<xnor, KXNORWrr>;
2216 defm : avx512_binop_pat<xor,  KXORWrr>;
2217
2218 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2219           (KXNORWrr VK16:$src1, VK16:$src2)>;
2220 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2221           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2222 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2223           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2224 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2225           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2226
2227 let Predicates = [NoDQI] in
2228 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2229           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2230                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2231
2232 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2233           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2234                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2235
2236 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2237           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2238                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2239
2240 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2241           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2242                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2243
2244 // Mask unpacking
2245 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2246                              RegisterClass KRCSrc, Predicate prd> {
2247   let Predicates = [prd] in {
2248     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2249                (ins KRC:$src1, KRC:$src2),
2250                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2251                VEX_4V, VEX_L;
2252
2253     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2254               (!cast<Instruction>(NAME##rr)
2255                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2256                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2257   }
2258 }
2259
2260 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2261 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2262 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2263
2264 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2265   let Predicates = [HasAVX512] in
2266     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2267                 (i16 GR16:$src1), (i16 GR16:$src2)),
2268               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2269               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2270               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2271 }
2272 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2273
2274 // Mask bit testing
2275 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2276                               SDNode OpNode, Predicate prd> {
2277   let Predicates = [prd], Defs = [EFLAGS] in
2278     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2279                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2280                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2281 }
2282
2283 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2284                                 Predicate prdW = HasAVX512> {
2285   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2286                                                                 VEX, PD;
2287   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2288                                                                 VEX, PS;
2289   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2290                                                                 VEX, PS, VEX_W;
2291   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2292                                                                 VEX, PD, VEX_W;
2293 }
2294
2295 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2296 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2297
2298 // Mask shift
2299 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2300                              SDNode OpNode> {
2301   let Predicates = [HasAVX512] in
2302     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2303                  !strconcat(OpcodeStr,
2304                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2305                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2306 }
2307
2308 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2309                                SDNode OpNode> {
2310   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2311                                VEX, TAPD, VEX_W;
2312   let Predicates = [HasDQI] in
2313   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2314                                VEX, TAPD;
2315   let Predicates = [HasBWI] in {
2316   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2317                                VEX, TAPD, VEX_W;
2318   let Predicates = [HasDQI] in
2319   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2320                                VEX, TAPD;
2321   }
2322 }
2323
2324 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2325 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2326
2327 // Mask setting all 0s or 1s
2328 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2329   let Predicates = [HasAVX512] in
2330     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2331       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2332                      [(set KRC:$dst, (VT Val))]>;
2333 }
2334
2335 multiclass avx512_mask_setop_w<PatFrag Val> {
2336   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2337   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2338   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2339   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2340 }
2341
2342 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2343 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2344
2345 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2346 let Predicates = [HasAVX512] in {
2347   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2348   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2349   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2350   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2351   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2352   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2353   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2354 }
2355 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2356           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2357
2358 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2359           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2360
2361 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2362           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2363
2364 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2365           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2366
2367 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2368           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2369
2370 let Predicates = [HasVLX] in {
2371   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2372             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2373   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2374             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2375   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2376             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2377   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2378             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2379   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2380             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2381 }
2382
2383 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2384           (v8i1 (COPY_TO_REGCLASS
2385                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2386                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2387
2388 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2389           (v8i1 (COPY_TO_REGCLASS
2390                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2391                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2392
2393 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2394           (v4i1 (COPY_TO_REGCLASS
2395                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2396                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2397
2398 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2399           (v4i1 (COPY_TO_REGCLASS
2400                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2401                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2402
2403 //===----------------------------------------------------------------------===//
2404 // AVX-512 - Aligned and unaligned load and store
2405 //
2406
2407
2408 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2409                          PatFrag ld_frag, PatFrag mload,
2410                          bit IsReMaterializable = 1> {
2411   let hasSideEffects = 0 in {
2412   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2413                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2414                     _.ExeDomain>, EVEX;
2415   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2416                       (ins _.KRCWM:$mask,  _.RC:$src),
2417                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2418                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2419                        EVEX, EVEX_KZ;
2420
2421   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2422       SchedRW = [WriteLoad] in
2423   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2424                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2425                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2426                     _.ExeDomain>, EVEX;
2427
2428   let Constraints = "$src0 = $dst" in {
2429   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2430                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2431                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2432                     "${dst} {${mask}}, $src1}"),
2433                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2434                                         (_.VT _.RC:$src1),
2435                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2436                      EVEX, EVEX_K;
2437   let mayLoad = 1, SchedRW = [WriteLoad] in
2438     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2439                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2440                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2441                       "${dst} {${mask}}, $src1}"),
2442                      [(set _.RC:$dst, (_.VT
2443                          (vselect _.KRCWM:$mask,
2444                           (_.VT (bitconvert (ld_frag addr:$src1))),
2445                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2446   }
2447   let mayLoad = 1, SchedRW = [WriteLoad] in
2448   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2449                   (ins _.KRCWM:$mask, _.MemOp:$src),
2450                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2451                                 "${dst} {${mask}} {z}, $src}",
2452                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2453                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2454                   _.ExeDomain>, EVEX, EVEX_KZ;
2455   }
2456   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2457             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2458
2459   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2460             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2461
2462   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2463             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2464              _.KRCWM:$mask, addr:$ptr)>;
2465 }
2466
2467 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2468                                   AVX512VLVectorVTInfo _,
2469                                   Predicate prd,
2470                                   bit IsReMaterializable = 1> {
2471   let Predicates = [prd] in
2472   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2473                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2474
2475   let Predicates = [prd, HasVLX] in {
2476   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2477                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2478   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2479                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2480   }
2481 }
2482
2483 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2484                                   AVX512VLVectorVTInfo _,
2485                                   Predicate prd,
2486                                   bit IsReMaterializable = 1> {
2487   let Predicates = [prd] in
2488   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2489                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2490
2491   let Predicates = [prd, HasVLX] in {
2492   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2493                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2494   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2495                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2496   }
2497 }
2498
2499 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2500                         PatFrag st_frag, PatFrag mstore> {
2501   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2502   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2503                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2504                         _.ExeDomain>, EVEX;
2505   let Constraints = "$src1 = $dst" in
2506   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2507                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2508                          OpcodeStr #
2509                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2510                          [], _.ExeDomain>,  EVEX, EVEX_K;
2511   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2512                           (ins _.KRCWM:$mask, _.RC:$src),
2513                           OpcodeStr #
2514                           "\t{$src, ${dst} {${mask}} {z}|" #
2515                           "${dst} {${mask}} {z}, $src}",
2516                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2517   }
2518   let mayStore = 1 in {
2519   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2520                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2521                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2522   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2523                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2524               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2525                [], _.ExeDomain>, EVEX, EVEX_K;
2526   }
2527
2528   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2529            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2530                                                     _.KRCWM:$mask, _.RC:$src)>;
2531 }
2532
2533
2534 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2535                             AVX512VLVectorVTInfo _, Predicate prd> {
2536   let Predicates = [prd] in
2537   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2538                         masked_store_unaligned>, EVEX_V512;
2539
2540   let Predicates = [prd, HasVLX] in {
2541     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2542                              masked_store_unaligned>, EVEX_V256;
2543     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2544                              masked_store_unaligned>, EVEX_V128;
2545   }
2546 }
2547
2548 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2549                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2550   let Predicates = [prd] in
2551   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2552                         masked_store_aligned512>, EVEX_V512;
2553
2554   let Predicates = [prd, HasVLX] in {
2555     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2556                              masked_store_aligned256>, EVEX_V256;
2557     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2558                              masked_store_aligned128>, EVEX_V128;
2559   }
2560 }
2561
2562 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2563                                      HasAVX512>,
2564                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2565                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2566
2567 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2568                                      HasAVX512>,
2569                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2570                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2571
2572 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2573                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2574                               PS, EVEX_CD8<32, CD8VF>;
2575
2576 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2577                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2578                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2579
2580 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2581                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2582        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2583
2584 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2585                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2586        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2587
2588 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2589                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2590        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2591
2592 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2593                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2594        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2595
2596 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2597                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2598        (VMOVAPDZrm addr:$ptr)>;
2599
2600 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2601                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2602        (VMOVAPSZrm addr:$ptr)>;
2603
2604 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2605           GR16:$mask),
2606          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2607             VR512:$src)>;
2608 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2609           GR8:$mask),
2610          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2611             VR512:$src)>;
2612
2613 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2614           GR16:$mask),
2615          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2616             VR512:$src)>;
2617 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2618           GR8:$mask),
2619          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2620             VR512:$src)>;
2621
2622 let Predicates = [HasAVX512, NoVLX] in {
2623 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2624          (VMOVUPSZmrk addr:$ptr,
2625          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2626          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2627
2628 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2629          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2630           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2631
2632 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2633          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2634          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2635           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2636 }
2637
2638 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2639                                        HasAVX512>,
2640                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2641                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2642
2643 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2644                                        HasAVX512>,
2645                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2646                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2647
2648 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2649                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2650                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2651
2652 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2653                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2654                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2655
2656 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2657                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2658                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2659
2660 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2661                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2662                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2663
2664 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2665                  (v16i32 immAllZerosV), GR16:$mask)),
2666        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2667
2668 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2669                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2670        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2671
2672 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2673             GR16:$mask),
2674          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2675             VR512:$src)>;
2676 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2677             GR8:$mask),
2678          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2679             VR512:$src)>;
2680
2681 let AddedComplexity = 20 in {
2682 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2683                           (bc_v8i64 (v16i32 immAllZerosV)))),
2684                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2685
2686 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2687                           (v8i64 VR512:$src))),
2688    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2689                                               VK8), VR512:$src)>;
2690
2691 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2692                            (v16i32 immAllZerosV))),
2693                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2694
2695 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2696                            (v16i32 VR512:$src))),
2697                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2698 }
2699 // NoVLX patterns
2700 let Predicates = [HasAVX512, NoVLX] in {
2701 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2702          (VMOVDQU32Zmrk addr:$ptr,
2703          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2704          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2705
2706 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2707          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2708           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2709 }
2710
2711 // Move Int Doubleword to Packed Double Int
2712 //
2713 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2714                       "vmovd\t{$src, $dst|$dst, $src}",
2715                       [(set VR128X:$dst,
2716                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2717                         EVEX, VEX_LIG;
2718 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2719                       "vmovd\t{$src, $dst|$dst, $src}",
2720                       [(set VR128X:$dst,
2721                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2722                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2723 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2724                       "vmovq\t{$src, $dst|$dst, $src}",
2725                         [(set VR128X:$dst,
2726                           (v2i64 (scalar_to_vector GR64:$src)))],
2727                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2728 let isCodeGenOnly = 1 in {
2729 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2730                        "vmovq\t{$src, $dst|$dst, $src}",
2731                        [(set FR64:$dst, (bitconvert GR64:$src))],
2732                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2733 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2734                          "vmovq\t{$src, $dst|$dst, $src}",
2735                          [(set GR64:$dst, (bitconvert FR64:$src))],
2736                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2737 }
2738 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2739                          "vmovq\t{$src, $dst|$dst, $src}",
2740                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2741                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2742                          EVEX_CD8<64, CD8VT1>;
2743
2744 // Move Int Doubleword to Single Scalar
2745 //
2746 let isCodeGenOnly = 1 in {
2747 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2748                       "vmovd\t{$src, $dst|$dst, $src}",
2749                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2750                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2751
2752 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2753                       "vmovd\t{$src, $dst|$dst, $src}",
2754                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2755                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2756 }
2757
2758 // Move doubleword from xmm register to r/m32
2759 //
2760 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2761                        "vmovd\t{$src, $dst|$dst, $src}",
2762                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2763                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2764                        EVEX, VEX_LIG;
2765 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2766                        (ins i32mem:$dst, VR128X:$src),
2767                        "vmovd\t{$src, $dst|$dst, $src}",
2768                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2769                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2770                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2771
2772 // Move quadword from xmm1 register to r/m64
2773 //
2774 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2775                       "vmovq\t{$src, $dst|$dst, $src}",
2776                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2777                                                    (iPTR 0)))],
2778                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2779                       Requires<[HasAVX512, In64BitMode]>;
2780
2781 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2782                        (ins i64mem:$dst, VR128X:$src),
2783                        "vmovq\t{$src, $dst|$dst, $src}",
2784                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2785                                addr:$dst)], IIC_SSE_MOVDQ>,
2786                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2787                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2788
2789 // Move Scalar Single to Double Int
2790 //
2791 let isCodeGenOnly = 1 in {
2792 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2793                       (ins FR32X:$src),
2794                       "vmovd\t{$src, $dst|$dst, $src}",
2795                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2796                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2797 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2798                       (ins i32mem:$dst, FR32X:$src),
2799                       "vmovd\t{$src, $dst|$dst, $src}",
2800                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2801                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2802 }
2803
2804 // Move Quadword Int to Packed Quadword Int
2805 //
2806 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2807                       (ins i64mem:$src),
2808                       "vmovq\t{$src, $dst|$dst, $src}",
2809                       [(set VR128X:$dst,
2810                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2811                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2812
2813 //===----------------------------------------------------------------------===//
2814 // AVX-512  MOVSS, MOVSD
2815 //===----------------------------------------------------------------------===//
2816
2817 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2818                               SDNode OpNode, ValueType vt,
2819                               X86MemOperand x86memop, PatFrag mem_pat> {
2820   let hasSideEffects = 0 in {
2821   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2822               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2823               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2824                                       (scalar_to_vector RC:$src2))))],
2825               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2826   let Constraints = "$src1 = $dst" in
2827   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2828               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2829               !strconcat(asm,
2830                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2831               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2832   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2833               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2834               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2835               EVEX, VEX_LIG;
2836   let mayStore = 1 in {
2837   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2838              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2839              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2840              EVEX, VEX_LIG;
2841   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2842              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2843              [], IIC_SSE_MOV_S_MR>,
2844              EVEX, VEX_LIG, EVEX_K;
2845   } // mayStore
2846   } //hasSideEffects = 0
2847 }
2848
2849 let ExeDomain = SSEPackedSingle in
2850 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2851                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2852
2853 let ExeDomain = SSEPackedDouble in
2854 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2855                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2856
2857 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2858           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2859            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2860
2861 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2862           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2863            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2864
2865 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2866           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2867            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2868
2869 // For the disassembler
2870 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2871   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2872                         (ins VR128X:$src1, FR32X:$src2),
2873                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2874                         IIC_SSE_MOV_S_RR>,
2875                         XS, EVEX_4V, VEX_LIG;
2876   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2877                         (ins VR128X:$src1, FR64X:$src2),
2878                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2879                         IIC_SSE_MOV_S_RR>,
2880                         XD, EVEX_4V, VEX_LIG, VEX_W;
2881 }
2882
2883 let Predicates = [HasAVX512] in {
2884   let AddedComplexity = 15 in {
2885   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2886   // MOVS{S,D} to the lower bits.
2887   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2888             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2889   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2890             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2891   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2892             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2893   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2894             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2895
2896   // Move low f32 and clear high bits.
2897   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2898             (SUBREG_TO_REG (i32 0),
2899              (VMOVSSZrr (v4f32 (V_SET0)),
2900               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2901   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2902             (SUBREG_TO_REG (i32 0),
2903              (VMOVSSZrr (v4i32 (V_SET0)),
2904                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2905   }
2906
2907   let AddedComplexity = 20 in {
2908   // MOVSSrm zeros the high parts of the register; represent this
2909   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2910   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2911             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2912   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2913             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2914   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2915             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2916
2917   // MOVSDrm zeros the high parts of the register; represent this
2918   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2919   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2920             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2921   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2922             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2923   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2924             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2925   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2926             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2927   def : Pat<(v2f64 (X86vzload addr:$src)),
2928             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2929
2930   // Represent the same patterns above but in the form they appear for
2931   // 256-bit types
2932   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2933                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2934             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2935   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2936                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2937             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2938   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2939                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2940             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2941   }
2942   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2943                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2944             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2945                                             FR32X:$src)), sub_xmm)>;
2946   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2947                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2948             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2949                                      FR64X:$src)), sub_xmm)>;
2950   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2951                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2952             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2953
2954   // Move low f64 and clear high bits.
2955   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2956             (SUBREG_TO_REG (i32 0),
2957              (VMOVSDZrr (v2f64 (V_SET0)),
2958                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2959
2960   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2961             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2962                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2963
2964   // Extract and store.
2965   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2966                    addr:$dst),
2967             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2968   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2969                    addr:$dst),
2970             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2971
2972   // Shuffle with VMOVSS
2973   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2974             (VMOVSSZrr (v4i32 VR128X:$src1),
2975                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2976   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2977             (VMOVSSZrr (v4f32 VR128X:$src1),
2978                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2979
2980   // 256-bit variants
2981   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2982             (SUBREG_TO_REG (i32 0),
2983               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2984                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2985               sub_xmm)>;
2986   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2987             (SUBREG_TO_REG (i32 0),
2988               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2989                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2990               sub_xmm)>;
2991
2992   // Shuffle with VMOVSD
2993   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2994             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2995   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2996             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2997   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2998             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2999   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3000             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3001
3002   // 256-bit variants
3003   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3004             (SUBREG_TO_REG (i32 0),
3005               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
3006                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3007               sub_xmm)>;
3008   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3009             (SUBREG_TO_REG (i32 0),
3010               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3011                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3012               sub_xmm)>;
3013
3014   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3015             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3016   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3017             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3018   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3019             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3020   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3021             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3022 }
3023
3024 let AddedComplexity = 15 in
3025 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3026                                 (ins VR128X:$src),
3027                                 "vmovq\t{$src, $dst|$dst, $src}",
3028                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3029                                                    (v2i64 VR128X:$src))))],
3030                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3031
3032 let AddedComplexity = 20 in
3033 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3034                                  (ins i128mem:$src),
3035                                  "vmovq\t{$src, $dst|$dst, $src}",
3036                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3037                                                      (loadv2i64 addr:$src))))],
3038                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3039                                  EVEX_CD8<8, CD8VT8>;
3040
3041 let Predicates = [HasAVX512] in {
3042   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3043   let AddedComplexity = 20 in {
3044     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3045               (VMOVDI2PDIZrm addr:$src)>;
3046     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3047               (VMOV64toPQIZrr GR64:$src)>;
3048     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3049               (VMOVDI2PDIZrr GR32:$src)>;
3050
3051     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3052               (VMOVDI2PDIZrm addr:$src)>;
3053     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3054               (VMOVDI2PDIZrm addr:$src)>;
3055     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3056             (VMOVZPQILo2PQIZrm addr:$src)>;
3057     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3058             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3059     def : Pat<(v2i64 (X86vzload addr:$src)),
3060             (VMOVZPQILo2PQIZrm addr:$src)>;
3061   }
3062
3063   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3064   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3065                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3066             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3067   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3068                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3069             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3070 }
3071
3072 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3073         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3074
3075 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3076         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3077
3078 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3079         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3080
3081 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3082         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3083
3084 //===----------------------------------------------------------------------===//
3085 // AVX-512 - Non-temporals
3086 //===----------------------------------------------------------------------===//
3087 let SchedRW = [WriteLoad] in {
3088   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3089                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3090                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3091                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3092                         EVEX_CD8<64, CD8VF>;
3093
3094   let Predicates = [HasAVX512, HasVLX] in {
3095     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3096                              (ins i256mem:$src),
3097                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3098                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3099                              EVEX_CD8<64, CD8VF>;
3100
3101     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3102                              (ins i128mem:$src),
3103                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3104                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3105                              EVEX_CD8<64, CD8VF>;
3106   }
3107 }
3108
3109 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3110                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3111                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3112   let SchedRW = [WriteStore], mayStore = 1,
3113       AddedComplexity = 400 in
3114   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3115                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3116                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3117 }
3118
3119 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3120                            string elty, string elsz, string vsz512,
3121                            string vsz256, string vsz128, Domain d,
3122                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3123   let Predicates = [prd] in
3124   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3125                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3126                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3127                         EVEX_V512;
3128
3129   let Predicates = [prd, HasVLX] in {
3130     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3131                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3132                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3133                              EVEX_V256;
3134
3135     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3136                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3137                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3138                              EVEX_V128;
3139   }
3140 }
3141
3142 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3143                                 "i", "64", "8", "4", "2", SSEPackedInt,
3144                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3145
3146 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3147                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3148                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3149
3150 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3151                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3152                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3153
3154 //===----------------------------------------------------------------------===//
3155 // AVX-512 - Integer arithmetic
3156 //
3157 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3158                            X86VectorVTInfo _, OpndItins itins,
3159                            bit IsCommutable = 0> {
3160   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3161                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3162                     "$src2, $src1", "$src1, $src2",
3163                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3164                     itins.rr, IsCommutable>,
3165             AVX512BIBase, EVEX_4V;
3166
3167   let mayLoad = 1 in
3168     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3169                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3170                     "$src2, $src1", "$src1, $src2",
3171                     (_.VT (OpNode _.RC:$src1,
3172                                   (bitconvert (_.LdFrag addr:$src2)))),
3173                     itins.rm>,
3174               AVX512BIBase, EVEX_4V;
3175 }
3176
3177 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3178                             X86VectorVTInfo _, OpndItins itins,
3179                             bit IsCommutable = 0> :
3180            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3181   let mayLoad = 1 in
3182     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3183                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3184                     "${src2}"##_.BroadcastStr##", $src1",
3185                     "$src1, ${src2}"##_.BroadcastStr,
3186                     (_.VT (OpNode _.RC:$src1,
3187                                   (X86VBroadcast
3188                                       (_.ScalarLdFrag addr:$src2)))),
3189                     itins.rm>,
3190                AVX512BIBase, EVEX_4V, EVEX_B;
3191 }
3192
3193 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3194                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3195                               Predicate prd, bit IsCommutable = 0> {
3196   let Predicates = [prd] in
3197     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3198                              IsCommutable>, EVEX_V512;
3199
3200   let Predicates = [prd, HasVLX] in {
3201     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3202                              IsCommutable>, EVEX_V256;
3203     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3204                              IsCommutable>, EVEX_V128;
3205   }
3206 }
3207
3208 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3209                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3210                                Predicate prd, bit IsCommutable = 0> {
3211   let Predicates = [prd] in
3212     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3213                              IsCommutable>, EVEX_V512;
3214
3215   let Predicates = [prd, HasVLX] in {
3216     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3217                              IsCommutable>, EVEX_V256;
3218     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3219                              IsCommutable>, EVEX_V128;
3220   }
3221 }
3222
3223 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3224                                 OpndItins itins, Predicate prd,
3225                                 bit IsCommutable = 0> {
3226   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3227                                itins, prd, IsCommutable>,
3228                                VEX_W, EVEX_CD8<64, CD8VF>;
3229 }
3230
3231 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3232                                 OpndItins itins, Predicate prd,
3233                                 bit IsCommutable = 0> {
3234   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3235                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3236 }
3237
3238 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3239                                 OpndItins itins, Predicate prd,
3240                                 bit IsCommutable = 0> {
3241   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3242                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3243 }
3244
3245 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3246                                 OpndItins itins, Predicate prd,
3247                                 bit IsCommutable = 0> {
3248   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3249                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3250 }
3251
3252 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3253                                  SDNode OpNode, OpndItins itins, Predicate prd,
3254                                  bit IsCommutable = 0> {
3255   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3256                                    IsCommutable>;
3257
3258   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3259                                    IsCommutable>;
3260 }
3261
3262 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3263                                  SDNode OpNode, OpndItins itins, Predicate prd,
3264                                  bit IsCommutable = 0> {
3265   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3266                                    IsCommutable>;
3267
3268   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3269                                    IsCommutable>;
3270 }
3271
3272 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3273                                   bits<8> opc_d, bits<8> opc_q,
3274                                   string OpcodeStr, SDNode OpNode,
3275                                   OpndItins itins, bit IsCommutable = 0> {
3276   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3277                                     itins, HasAVX512, IsCommutable>,
3278               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3279                                     itins, HasBWI, IsCommutable>;
3280 }
3281
3282 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3283                             SDNode OpNode,X86VectorVTInfo _Src,
3284                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3285   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3286                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3287                             "$src2, $src1","$src1, $src2",
3288                             (_Dst.VT (OpNode
3289                                          (_Src.VT _Src.RC:$src1),
3290                                          (_Src.VT _Src.RC:$src2))),
3291                             itins.rr, IsCommutable>,
3292                             AVX512BIBase, EVEX_4V;
3293   let mayLoad = 1 in {
3294       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3295                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3296                             "$src2, $src1", "$src1, $src2",
3297                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3298                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3299                             itins.rm>,
3300                             AVX512BIBase, EVEX_4V;
3301
3302       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3303                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3304                         OpcodeStr,
3305                         "${src2}"##_Dst.BroadcastStr##", $src1",
3306                          "$src1, ${src2}"##_Dst.BroadcastStr,
3307                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3308                                      (_Dst.VT (X86VBroadcast
3309                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3310                         itins.rm>,
3311                         AVX512BIBase, EVEX_4V, EVEX_B;
3312   }
3313 }
3314
3315 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3316                                     SSE_INTALU_ITINS_P, 1>;
3317 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3318                                     SSE_INTALU_ITINS_P, 0>;
3319 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3320                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3321 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3322                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3323 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3324                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3325 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3326                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3327 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3328                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3329 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3330                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3331 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3332                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3333 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3334                                     HasBWI, 1>;
3335 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3336                                      HasBWI, 1>;
3337 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3338                                       HasBWI, 1>, T8PD;
3339 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3340                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3341
3342 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3343                             SDNode OpNode, bit IsCommutable = 0> {
3344
3345   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3346                                  v16i32_info, v8i64_info, IsCommutable>,
3347                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3348   let Predicates = [HasVLX] in {
3349     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3350                                       v8i32x_info, v4i64x_info, IsCommutable>,
3351                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3352     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3353                                       v4i32x_info, v2i64x_info, IsCommutable>,
3354                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3355   }
3356 }
3357
3358 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3359                    X86pmuldq, 1>,T8PD;
3360 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3361                    X86pmuludq, 1>;
3362
3363 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3364                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3365   let mayLoad = 1 in {
3366       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3367                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3368                         OpcodeStr,
3369                         "${src2}"##_Src.BroadcastStr##", $src1",
3370                          "$src1, ${src2}"##_Src.BroadcastStr,
3371                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3372                                      (_Src.VT (X86VBroadcast
3373                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3374                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3375   }
3376 }
3377
3378 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3379                             SDNode OpNode,X86VectorVTInfo _Src,
3380                             X86VectorVTInfo _Dst> {
3381   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3382                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3383                             "$src2, $src1","$src1, $src2",
3384                             (_Dst.VT (OpNode
3385                                          (_Src.VT _Src.RC:$src1),
3386                                          (_Src.VT _Src.RC:$src2)))>,
3387                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3388   let mayLoad = 1 in {
3389     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3390                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3391                           "$src2, $src1", "$src1, $src2",
3392                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3393                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3394                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3395   }
3396 }
3397
3398 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3399                                     SDNode OpNode> {
3400   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3401                                  v32i16_info>,
3402                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3403                                  v32i16_info>, EVEX_V512;
3404   let Predicates = [HasVLX] in {
3405     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3406                                      v16i16x_info>,
3407                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3408                                      v16i16x_info>, EVEX_V256;
3409     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3410                                      v8i16x_info>,
3411                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3412                                      v8i16x_info>, EVEX_V128;
3413   }
3414 }
3415 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3416                             SDNode OpNode> {
3417   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3418                                 v64i8_info>, EVEX_V512;
3419   let Predicates = [HasVLX] in {
3420     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3421                                     v32i8x_info>, EVEX_V256;
3422     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3423                                     v16i8x_info>, EVEX_V128;
3424   }
3425 }
3426
3427 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3428                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3429                             AVX512VLVectorVTInfo _Dst> {
3430   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3431                                 _Dst.info512>, EVEX_V512;
3432   let Predicates = [HasVLX] in {
3433     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3434                                      _Dst.info256>, EVEX_V256;
3435     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3436                                      _Dst.info128>, EVEX_V128;
3437   }
3438 }
3439
3440 let Predicates = [HasBWI] in {
3441   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3442   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3443   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3444   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3445
3446   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3447                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3448   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3449                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3450 }
3451
3452 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3453                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3454 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3455                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3456 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3457                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3458
3459 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3460                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3461 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3462                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3463 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3464                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3465
3466 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3467                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3468 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3469                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3470 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3471                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3472
3473 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3474                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3475 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3476                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3477 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3478                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3479 //===----------------------------------------------------------------------===//
3480 // AVX-512  Logical Instructions
3481 //===----------------------------------------------------------------------===//
3482
3483 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3484                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3485 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3486                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3487 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3488                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3489 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3490                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3491
3492 //===----------------------------------------------------------------------===//
3493 // AVX-512  FP arithmetic
3494 //===----------------------------------------------------------------------===//
3495 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3496                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3497                          bit IsCommutable> {
3498
3499   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3500                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3501                            "$src2, $src1", "$src1, $src2",
3502                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3503                            (i32 FROUND_CURRENT)),
3504                            itins.rr, IsCommutable>;
3505
3506   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3507                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3508                          "$src2, $src1", "$src1, $src2",
3509                          (VecNode (_.VT _.RC:$src1),
3510                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3511                            (i32 FROUND_CURRENT)),
3512                          itins.rm, IsCommutable>;
3513   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3514       Predicates = [HasAVX512] in {
3515   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3516                          (ins _.FRC:$src1, _.FRC:$src2),
3517                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3518                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3519                           itins.rr>;
3520   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3521                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3522                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3523                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3524                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3525   }
3526 }
3527
3528 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3529                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3530
3531   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3532                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3533                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3534                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3535                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3536                           EVEX_B, EVEX_RC;
3537 }
3538 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3539                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3540
3541   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3542                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3543                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3544                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3545                             (i32 FROUND_NO_EXC))>, EVEX_B;
3546 }
3547
3548 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3549                                   SDNode VecNode,
3550                                   SizeItins itins, bit IsCommutable> {
3551   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3552                               itins.s, IsCommutable>,
3553              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3554                               itins.s, IsCommutable>,
3555                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3556   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3557                               itins.d,                  IsCommutable>,
3558              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3559                               itins.d, IsCommutable>,
3560                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3561 }
3562
3563 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3564                                   SDNode VecNode,
3565                                   SizeItins itins, bit IsCommutable> {
3566   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3567                               itins.s, IsCommutable>,
3568              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3569                               itins.s, IsCommutable>,
3570                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3571   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3572                               itins.d,                  IsCommutable>,
3573              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3574                               itins.d, IsCommutable>,
3575                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3576 }
3577 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3578 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3579 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3580 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3581 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3582 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3583
3584 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3585                             X86VectorVTInfo _, bit IsCommutable> {
3586   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3587                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3588                   "$src2, $src1", "$src1, $src2",
3589                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3590   let mayLoad = 1 in {
3591     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3592                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3593                     "$src2, $src1", "$src1, $src2",
3594                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3595     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3596                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3597                      "${src2}"##_.BroadcastStr##", $src1",
3598                      "$src1, ${src2}"##_.BroadcastStr,
3599                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3600                                                 (_.ScalarLdFrag addr:$src2))))>,
3601                      EVEX_4V, EVEX_B;
3602   }//let mayLoad = 1
3603 }
3604
3605 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3606                             X86VectorVTInfo _> {
3607   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3608                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3609                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3610                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3611                   EVEX_4V, EVEX_B, EVEX_RC;
3612 }
3613
3614
3615 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3616                             X86VectorVTInfo _> {
3617   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3618                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3619                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3620                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3621                   EVEX_4V, EVEX_B;
3622 }
3623
3624 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3625                              bit IsCommutable = 0> {
3626   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3627                               IsCommutable>, EVEX_V512, PS,
3628                               EVEX_CD8<32, CD8VF>;
3629   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3630                               IsCommutable>, EVEX_V512, PD, VEX_W,
3631                               EVEX_CD8<64, CD8VF>;
3632
3633     // Define only if AVX512VL feature is present.
3634   let Predicates = [HasVLX] in {
3635     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3636                                    IsCommutable>, EVEX_V128, PS,
3637                                    EVEX_CD8<32, CD8VF>;
3638     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3639                                    IsCommutable>, EVEX_V256, PS,
3640                                    EVEX_CD8<32, CD8VF>;
3641     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3642                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3643                                    EVEX_CD8<64, CD8VF>;
3644     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3645                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3646                                    EVEX_CD8<64, CD8VF>;
3647   }
3648 }
3649
3650 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3651   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3652                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3653   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3654                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3655 }
3656
3657 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3658   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3659                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3660   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3661                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3662 }
3663
3664 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3665             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3666 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3667             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3668 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3669             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3670 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3671             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3672 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3673             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3674 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3675             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3676 let Predicates = [HasDQI] in {
3677   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3678   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3679   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3680   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3681 }
3682
3683 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3684                             X86VectorVTInfo _> {
3685   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3686                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3687                   "$src2, $src1", "$src1, $src2",
3688                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3689   let mayLoad = 1 in {
3690     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3691                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3692                     "$src2, $src1", "$src1, $src2",
3693                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3694     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3695                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3696                      "${src2}"##_.BroadcastStr##", $src1",
3697                      "$src1, ${src2}"##_.BroadcastStr,
3698                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3699                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3700                      EVEX_4V, EVEX_B;
3701   }//let mayLoad = 1
3702 }
3703
3704 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3705                             X86VectorVTInfo _> {
3706   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3707                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3708                   "$src2, $src1", "$src1, $src2",
3709                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3710   let mayLoad = 1 in {
3711     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3712                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3713                     "$src2, $src1", "$src1, $src2",
3714                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3715   }//let mayLoad = 1
3716 }
3717
3718 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3719   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3720              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3721                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3722   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3723              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3724                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3725   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3726                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3727                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3728   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3729                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3730                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3731
3732   // Define only if AVX512VL feature is present.
3733   let Predicates = [HasVLX] in {
3734     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3735                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3736     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3737                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3738     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3739                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3740     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3741                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3742   }
3743 }
3744 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3745
3746 //===----------------------------------------------------------------------===//
3747 // AVX-512  VPTESTM instructions
3748 //===----------------------------------------------------------------------===//
3749
3750 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3751                             X86VectorVTInfo _> {
3752   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3753                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3754                       "$src2, $src1", "$src1, $src2",
3755                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3756                     EVEX_4V;
3757   let mayLoad = 1 in
3758   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3759                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3760                        "$src2, $src1", "$src1, $src2",
3761                    (OpNode (_.VT _.RC:$src1),
3762                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3763                     EVEX_4V,
3764                    EVEX_CD8<_.EltSize, CD8VF>;
3765 }
3766
3767 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3768                             X86VectorVTInfo _> {
3769   let mayLoad = 1 in
3770   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3771                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3772                     "${src2}"##_.BroadcastStr##", $src1",
3773                     "$src1, ${src2}"##_.BroadcastStr,
3774                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3775                                                 (_.ScalarLdFrag addr:$src2))))>,
3776                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3777 }
3778 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3779                                   AVX512VLVectorVTInfo _> {
3780   let Predicates  = [HasAVX512] in
3781   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3782            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3783
3784   let Predicates = [HasAVX512, HasVLX] in {
3785   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3786               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3787   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3788               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3789   }
3790 }
3791
3792 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3793   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3794                                  avx512vl_i32_info>;
3795   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3796                                  avx512vl_i64_info>, VEX_W;
3797 }
3798
3799 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3800                                  SDNode OpNode> {
3801   let Predicates = [HasBWI] in {
3802   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3803               EVEX_V512, VEX_W;
3804   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3805               EVEX_V512;
3806   }
3807   let Predicates = [HasVLX, HasBWI] in {
3808
3809   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3810               EVEX_V256, VEX_W;
3811   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3812               EVEX_V128, VEX_W;
3813   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3814               EVEX_V256;
3815   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3816               EVEX_V128;
3817   }
3818 }
3819
3820 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3821                                    SDNode OpNode> :
3822   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3823   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3824
3825 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3826 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3827
3828 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3829                  (v16i32 VR512:$src2), (i16 -1))),
3830                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3831
3832 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3833                  (v8i64 VR512:$src2), (i8 -1))),
3834                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3835
3836 //===----------------------------------------------------------------------===//
3837 // AVX-512  Shift instructions
3838 //===----------------------------------------------------------------------===//
3839 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3840                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3841   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3842                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3843                       "$src2, $src1", "$src1, $src2",
3844                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3845                    SSE_INTSHIFT_ITINS_P.rr>;
3846   let mayLoad = 1 in
3847   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3848                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3849                        "$src2, $src1", "$src1, $src2",
3850                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3851                           (i8 imm:$src2))),
3852                    SSE_INTSHIFT_ITINS_P.rm>;
3853 }
3854
3855 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3856                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3857   let mayLoad = 1 in
3858   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3859                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3860       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3861      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3862      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3863 }
3864
3865 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3866                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3867    // src2 is always 128-bit
3868   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3869                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3870                       "$src2, $src1", "$src1, $src2",
3871                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3872                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3873   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3874                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3875                        "$src2, $src1", "$src1, $src2",
3876                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3877                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3878                    EVEX_4V;
3879 }
3880
3881 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3882                                   ValueType SrcVT, PatFrag bc_frag,
3883                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3884   let Predicates = [prd] in
3885   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3886                             VTInfo.info512>, EVEX_V512,
3887                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3888   let Predicates = [prd, HasVLX] in {
3889   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3890                             VTInfo.info256>, EVEX_V256,
3891                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3892   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3893                             VTInfo.info128>, EVEX_V128,
3894                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3895   }
3896 }
3897
3898 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3899                               string OpcodeStr, SDNode OpNode> {
3900   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3901                                  avx512vl_i32_info, HasAVX512>;
3902   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3903                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3904   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3905                                  avx512vl_i16_info, HasBWI>;
3906 }
3907
3908 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3909                                  string OpcodeStr, SDNode OpNode,
3910                                  AVX512VLVectorVTInfo VTInfo> {
3911   let Predicates = [HasAVX512] in
3912   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3913                               VTInfo.info512>,
3914              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3915                               VTInfo.info512>, EVEX_V512;
3916   let Predicates = [HasAVX512, HasVLX] in {
3917   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3918                               VTInfo.info256>,
3919              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3920                               VTInfo.info256>, EVEX_V256;
3921   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3922                               VTInfo.info128>,
3923              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3924                               VTInfo.info128>, EVEX_V128;
3925   }
3926 }
3927
3928 multiclass avx512_shift_rmi_w<bits<8> opcw,
3929                                  Format ImmFormR, Format ImmFormM,
3930                                  string OpcodeStr, SDNode OpNode> {
3931   let Predicates = [HasBWI] in
3932   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3933                                v32i16_info>, EVEX_V512;
3934   let Predicates = [HasVLX, HasBWI] in {
3935   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3936                                v16i16x_info>, EVEX_V256;
3937   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3938                                v8i16x_info>, EVEX_V128;
3939   }
3940 }
3941
3942 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3943                                  Format ImmFormR, Format ImmFormM,
3944                                  string OpcodeStr, SDNode OpNode> {
3945   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3946                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3947   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3948                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3949 }
3950
3951 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3952              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3953
3954 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3955              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3956
3957 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3958              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3959
3960 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3961 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3962
3963 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3964 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3965 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3966
3967 //===-------------------------------------------------------------------===//
3968 // Variable Bit Shifts
3969 //===-------------------------------------------------------------------===//
3970 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3971                             X86VectorVTInfo _> {
3972   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3973                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3974                       "$src2, $src1", "$src1, $src2",
3975                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3976                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3977   let mayLoad = 1 in
3978   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3979                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3980                        "$src2, $src1", "$src1, $src2",
3981                    (_.VT (OpNode _.RC:$src1,
3982                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3983                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3984                    EVEX_CD8<_.EltSize, CD8VF>;
3985 }
3986
3987 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3988                             X86VectorVTInfo _> {
3989   let mayLoad = 1 in
3990   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3991                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3992                     "${src2}"##_.BroadcastStr##", $src1",
3993                     "$src1, ${src2}"##_.BroadcastStr,
3994                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3995                                                 (_.ScalarLdFrag addr:$src2))))),
3996                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3997                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3998 }
3999 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4000                                   AVX512VLVectorVTInfo _> {
4001   let Predicates  = [HasAVX512] in
4002   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4003            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4004
4005   let Predicates = [HasAVX512, HasVLX] in {
4006   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4007               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4008   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4009               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4010   }
4011 }
4012
4013 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4014                                  SDNode OpNode> {
4015   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4016                                  avx512vl_i32_info>;
4017   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4018                                  avx512vl_i64_info>, VEX_W;
4019 }
4020
4021 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4022                                  SDNode OpNode> {
4023   let Predicates = [HasBWI] in
4024   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4025               EVEX_V512, VEX_W;
4026   let Predicates = [HasVLX, HasBWI] in {
4027
4028   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4029               EVEX_V256, VEX_W;
4030   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4031               EVEX_V128, VEX_W;
4032   }
4033 }
4034
4035 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4036               avx512_var_shift_w<0x12, "vpsllvw", shl>;
4037 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4038               avx512_var_shift_w<0x11, "vpsravw", sra>;
4039 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4040               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
4041 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4042 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4043
4044 //===-------------------------------------------------------------------===//
4045 // 1-src variable permutation VPERMW/D/Q
4046 //===-------------------------------------------------------------------===//
4047 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4048                                   AVX512VLVectorVTInfo _> {
4049   let Predicates  = [HasAVX512] in
4050   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4051            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4052
4053   let Predicates = [HasAVX512, HasVLX] in
4054   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4055               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4056 }
4057
4058 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4059                                  string OpcodeStr, SDNode OpNode,
4060                                  AVX512VLVectorVTInfo VTInfo> {
4061   let Predicates = [HasAVX512] in
4062   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4063                               VTInfo.info512>,
4064              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4065                               VTInfo.info512>, EVEX_V512;
4066   let Predicates = [HasAVX512, HasVLX] in
4067   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4068                               VTInfo.info256>,
4069              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4070                               VTInfo.info256>, EVEX_V256;
4071 }
4072
4073
4074 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4075
4076 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4077                                     avx512vl_i32_info>;
4078 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4079                                     avx512vl_i64_info>, VEX_W;
4080 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4081                                     avx512vl_f32_info>;
4082 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4083                                     avx512vl_f64_info>, VEX_W;
4084
4085 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4086                              X86VPermi, avx512vl_i64_info>,
4087                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4088 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4089                              X86VPermi, avx512vl_f64_info>,
4090                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4091 //===----------------------------------------------------------------------===//
4092 // AVX-512 - VPERMIL
4093 //===----------------------------------------------------------------------===//
4094
4095 multiclass avx512_permil_vec<bits<8> OpcVar, string OpcodeStr,  SDNode OpNode,
4096                              X86VectorVTInfo _, X86VectorVTInfo Ctrl> {
4097   defm rr: AVX512_maskable<OpcVar, MRMSrcReg, _, (outs _.RC:$dst),
4098                   (ins _.RC:$src1, Ctrl.RC:$src2), OpcodeStr,
4099                   "$src2, $src1", "$src1, $src2",
4100                   (_.VT (OpNode _.RC:$src1,
4101                                (Ctrl.VT Ctrl.RC:$src2)))>,
4102                   T8PD, EVEX_4V;
4103   let mayLoad = 1 in {
4104     defm rm: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4105                     (ins _.RC:$src1, Ctrl.MemOp:$src2), OpcodeStr,
4106                     "$src2, $src1", "$src1, $src2",
4107                     (_.VT (OpNode
4108                              _.RC:$src1,
4109                              (Ctrl.VT (bitconvert(Ctrl.LdFrag addr:$src2)))))>,
4110                     T8PD, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4111     defm rmb: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4112                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4113                      "${src2}"##_.BroadcastStr##", $src1",
4114                      "$src1, ${src2}"##_.BroadcastStr,
4115                      (_.VT (OpNode
4116                               _.RC:$src1,
4117                               (Ctrl.VT (X86VBroadcast
4118                                          (Ctrl.ScalarLdFrag addr:$src2)))))>,
4119                      T8PD, EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
4120   }//let mayLoad = 1
4121 }
4122
4123 multiclass avx512_permil_vec_common<string OpcodeStr, bits<8> OpcVar,
4124                              AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4125   let Predicates = [HasAVX512] in {
4126     defm Z    : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info512,
4127                                   Ctrl.info512>, EVEX_V512;
4128   }
4129   let Predicates = [HasAVX512, HasVLX] in {
4130     defm Z128 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info128,
4131                                   Ctrl.info128>, EVEX_V128;
4132     defm Z256 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info256,
4133                                   Ctrl.info256>, EVEX_V256;
4134   }
4135 }
4136
4137 multiclass avx512_permil<string OpcodeStr, bits<8> OpcImm, bits<8> OpcVar,
4138                          AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4139
4140   defm NAME: avx512_permil_vec_common<OpcodeStr, OpcVar, _, Ctrl>;
4141   defm NAME: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem, OpcodeStr,
4142                                     X86VPermilpi, _>,
4143                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4144
4145   let isCodeGenOnly = 1 in {
4146     // lowering implementation with the alternative types
4147     defm NAME#_I: avx512_permil_vec_common<OpcodeStr, OpcVar, Ctrl, Ctrl>;
4148     defm NAME#_I: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem,
4149                                          OpcodeStr, X86VPermilpi, Ctrl>,
4150                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4151   }
4152 }
4153
4154 defm VPERMILPS : avx512_permil<"vpermilps", 0x04, 0x0C, avx512vl_f32_info,
4155                                avx512vl_i32_info>;
4156 defm VPERMILPD : avx512_permil<"vpermilpd", 0x05, 0x0D, avx512vl_f64_info,
4157                                avx512vl_i64_info>, VEX_W;
4158 //===----------------------------------------------------------------------===//
4159 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4160 //===----------------------------------------------------------------------===//
4161
4162 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4163                              X86PShufd, avx512vl_i32_info>,
4164                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4165 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4166                                   X86PShufhw>, EVEX, AVX512XSIi8Base;
4167 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4168                                   X86PShuflw>, EVEX, AVX512XDIi8Base;
4169
4170 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4171   let Predicates = [HasBWI] in
4172   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4173
4174   let Predicates = [HasVLX, HasBWI] in {
4175   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4176   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4177   }
4178 }
4179
4180 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4181
4182 //===----------------------------------------------------------------------===//
4183 // AVX-512 - MOVDDUP
4184 //===----------------------------------------------------------------------===//
4185
4186 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
4187                         X86MemOperand x86memop, PatFrag memop_frag> {
4188 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4189                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4190                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
4191 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4192                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4193                     [(set RC:$dst,
4194                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
4195 }
4196
4197 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
4198                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
4199 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
4200           (VMOVDDUPZrm addr:$src)>;
4201
4202 //===---------------------------------------------------------------------===//
4203 // Replicate Single FP - MOVSHDUP and MOVSLDUP
4204 //===---------------------------------------------------------------------===//
4205 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4206                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4207                               X86MemOperand x86memop> {
4208   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4209                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4210                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
4211   let mayLoad = 1 in
4212   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4213                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4214                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
4215 }
4216
4217 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4218                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4219                        EVEX_CD8<32, CD8VF>;
4220 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4221                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4222                        EVEX_CD8<32, CD8VF>;
4223
4224 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
4225 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
4226            (VMOVSHDUPZrm addr:$src)>;
4227 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
4228 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
4229            (VMOVSLDUPZrm addr:$src)>;
4230
4231 //===----------------------------------------------------------------------===//
4232 // Move Low to High and High to Low packed FP Instructions
4233 //===----------------------------------------------------------------------===//
4234 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4235           (ins VR128X:$src1, VR128X:$src2),
4236           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4237           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4238            IIC_SSE_MOV_LH>, EVEX_4V;
4239 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4240           (ins VR128X:$src1, VR128X:$src2),
4241           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4242           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4243           IIC_SSE_MOV_LH>, EVEX_4V;
4244
4245 let Predicates = [HasAVX512] in {
4246   // MOVLHPS patterns
4247   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4248             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4249   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4250             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4251
4252   // MOVHLPS patterns
4253   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4254             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4255 }
4256
4257 //===----------------------------------------------------------------------===//
4258 // FMA - Fused Multiply Operations
4259 //
4260
4261 let Constraints = "$src1 = $dst" in {
4262 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4263                                                             X86VectorVTInfo _> {
4264   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4265           (ins _.RC:$src2, _.RC:$src3),
4266           OpcodeStr, "$src3, $src2", "$src2, $src3",
4267           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4268          AVX512FMA3Base;
4269
4270   let mayLoad = 1 in {
4271     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4272             (ins _.RC:$src2, _.MemOp:$src3),
4273             OpcodeStr, "$src3, $src2", "$src2, $src3",
4274             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4275             AVX512FMA3Base;
4276
4277     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4278               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4279               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4280               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4281               (OpNode _.RC:$src1,
4282                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4283               AVX512FMA3Base, EVEX_B;
4284   }
4285 }
4286
4287 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4288                                                             X86VectorVTInfo _> {
4289   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4290           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4291           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4292           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4293           AVX512FMA3Base, EVEX_B, EVEX_RC;
4294 }
4295 } // Constraints = "$src1 = $dst"
4296
4297 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4298                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4299   let Predicates = [HasAVX512] in {
4300     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4301                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4302                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4303   }
4304   let Predicates = [HasVLX, HasAVX512] in {
4305     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4306                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4307     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4308                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4309   }
4310 }
4311
4312 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4313                                                             SDNode OpNodeRnd > {
4314     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4315                                       avx512vl_f32_info>;
4316     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4317                                       avx512vl_f64_info>, VEX_W;
4318 }
4319
4320 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4321 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4322 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4323 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4324 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4325 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4326
4327
4328 let Constraints = "$src1 = $dst" in {
4329 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4330                                                             X86VectorVTInfo _> {
4331   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4332           (ins _.RC:$src2, _.RC:$src3),
4333           OpcodeStr, "$src3, $src2", "$src2, $src3",
4334           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4335          AVX512FMA3Base;
4336
4337   let mayLoad = 1 in {
4338     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4339             (ins _.RC:$src2, _.MemOp:$src3),
4340             OpcodeStr, "$src3, $src2", "$src2, $src3",
4341             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4342            AVX512FMA3Base;
4343
4344     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4345            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4346            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4347            "$src2, ${src3}"##_.BroadcastStr,
4348            (_.VT (OpNode _.RC:$src2,
4349                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4350                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4351   }
4352 }
4353
4354 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4355                                                             X86VectorVTInfo _> {
4356   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4357           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4358           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4359           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4360           AVX512FMA3Base, EVEX_B, EVEX_RC;
4361 }
4362 } // Constraints = "$src1 = $dst"
4363
4364 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4365                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4366   let Predicates = [HasAVX512] in {
4367     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4368                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4369                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4370   }
4371   let Predicates = [HasVLX, HasAVX512] in {
4372     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4373                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4374     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4375                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4376   }
4377 }
4378
4379 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4380                                                             SDNode OpNodeRnd > {
4381     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4382                                       avx512vl_f32_info>;
4383     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4384                                       avx512vl_f64_info>, VEX_W;
4385 }
4386
4387 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4388 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4389 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4390 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4391 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4392 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4393
4394 let Constraints = "$src1 = $dst" in {
4395 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4396                                                             X86VectorVTInfo _> {
4397   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4398           (ins _.RC:$src3, _.RC:$src2),
4399           OpcodeStr, "$src2, $src3", "$src3, $src2",
4400           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4401          AVX512FMA3Base;
4402
4403   let mayLoad = 1 in {
4404     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4405             (ins _.RC:$src3, _.MemOp:$src2),
4406             OpcodeStr, "$src2, $src3", "$src3, $src2",
4407             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4408            AVX512FMA3Base;
4409
4410     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4411            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4412            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4413            "$src3, ${src2}"##_.BroadcastStr,
4414            (_.VT (OpNode _.RC:$src1,
4415                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4416                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4417   }
4418 }
4419
4420 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4421                                                             X86VectorVTInfo _> {
4422   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4423           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4424           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4425           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4426           AVX512FMA3Base, EVEX_B, EVEX_RC;
4427 }
4428 } // Constraints = "$src1 = $dst"
4429
4430 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4431                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4432   let Predicates = [HasAVX512] in {
4433     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4434                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4435                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4436   }
4437   let Predicates = [HasVLX, HasAVX512] in {
4438     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4439                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4440     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4441                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4442   }
4443 }
4444
4445 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4446                                                             SDNode OpNodeRnd > {
4447     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4448                                       avx512vl_f32_info>;
4449     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4450                                       avx512vl_f64_info>, VEX_W;
4451 }
4452
4453 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4454 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4455 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4456 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4457 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4458 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4459
4460 // Scalar FMA
4461 let Constraints = "$src1 = $dst" in {
4462 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4463                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4464                                                         dag RHS_r, dag RHS_m > {
4465   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4466           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4467           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4468
4469   let mayLoad = 1 in
4470     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4471             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4472             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4473
4474   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4475          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4476          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4477                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4478
4479   let isCodeGenOnly = 1 in {
4480     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4481                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4482                      !strconcat(OpcodeStr,
4483                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4484                      [RHS_r]>;
4485     let mayLoad = 1 in
4486       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4487                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4488                       !strconcat(OpcodeStr,
4489                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4490                       [RHS_m]>;
4491   }// isCodeGenOnly = 1
4492 }
4493 }// Constraints = "$src1 = $dst"
4494
4495 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4496          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4497                                                                   string SUFF> {
4498
4499   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4500                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4501                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4502                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4503                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4504                          (i32 imm:$rc))),
4505                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4506                          _.FRC:$src3))),
4507                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4508                          (_.ScalarLdFrag addr:$src3))))>;
4509
4510   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4511                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4512                 (_.VT (OpNode _.RC:$src2,
4513                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4514                               _.RC:$src1)),
4515                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4516                                   (i32 imm:$rc))),
4517                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4518                                           _.FRC:$src1))),
4519                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4520                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4521
4522   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4523                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4524                 (_.VT (OpNode _.RC:$src1,
4525                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4526                               _.RC:$src2)),
4527                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4528                          (i32 imm:$rc))),
4529                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4530                          _.FRC:$src2))),
4531                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4532                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4533 }
4534
4535 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4536                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4537   let Predicates = [HasAVX512] in {
4538     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4539                                    OpNodeRnd, f32x_info, "SS">,
4540                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4541     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4542                                    OpNodeRnd, f64x_info, "SD">,
4543                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4544   }
4545 }
4546
4547 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4548 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4549 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4550 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4551
4552 //===----------------------------------------------------------------------===//
4553 // AVX-512  Scalar convert from sign integer to float/double
4554 //===----------------------------------------------------------------------===//
4555
4556 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4557                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4558                     PatFrag ld_frag, string asm> {
4559   let hasSideEffects = 0 in {
4560     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4561               (ins DstVT.FRC:$src1, SrcRC:$src),
4562               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4563               EVEX_4V;
4564     let mayLoad = 1 in
4565       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4566               (ins DstVT.FRC:$src1, x86memop:$src),
4567               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4568               EVEX_4V;
4569   } // hasSideEffects = 0
4570   let isCodeGenOnly = 1 in {
4571     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4572                   (ins DstVT.RC:$src1, SrcRC:$src2),
4573                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4574                   [(set DstVT.RC:$dst,
4575                         (OpNode (DstVT.VT DstVT.RC:$src1),
4576                                  SrcRC:$src2,
4577                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4578
4579     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4580                   (ins DstVT.RC:$src1, x86memop:$src2),
4581                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4582                   [(set DstVT.RC:$dst,
4583                         (OpNode (DstVT.VT DstVT.RC:$src1),
4584                                  (ld_frag addr:$src2),
4585                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4586   }//isCodeGenOnly = 1
4587 }
4588
4589 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4590                     X86VectorVTInfo DstVT, string asm> {
4591   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4592               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4593               !strconcat(asm,
4594                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4595               [(set DstVT.RC:$dst,
4596                     (OpNode (DstVT.VT DstVT.RC:$src1),
4597                              SrcRC:$src2,
4598                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4599 }
4600
4601 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4602                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4603                     PatFrag ld_frag, string asm> {
4604   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4605               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4606                         VEX_LIG;
4607 }
4608
4609 let Predicates = [HasAVX512] in {
4610 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4611                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4612                                  XS, EVEX_CD8<32, CD8VT1>;
4613 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4614                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4615                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4616 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4617                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4618                                  XD, EVEX_CD8<32, CD8VT1>;
4619 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4620                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4621                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4622
4623 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4624           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4625 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4626           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4627 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4628           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4629 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4630           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4631
4632 def : Pat<(f32 (sint_to_fp GR32:$src)),
4633           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4634 def : Pat<(f32 (sint_to_fp GR64:$src)),
4635           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4636 def : Pat<(f64 (sint_to_fp GR32:$src)),
4637           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4638 def : Pat<(f64 (sint_to_fp GR64:$src)),
4639           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4640
4641 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4642                                   v4f32x_info, i32mem, loadi32,
4643                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4644 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4645                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4646                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4647 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4648                                   i32mem, loadi32, "cvtusi2sd{l}">,
4649                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4650 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4651                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4652                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4653
4654 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4655           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4656 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4657           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4658 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4659           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4660 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4661           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4662
4663 def : Pat<(f32 (uint_to_fp GR32:$src)),
4664           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4665 def : Pat<(f32 (uint_to_fp GR64:$src)),
4666           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4667 def : Pat<(f64 (uint_to_fp GR32:$src)),
4668           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4669 def : Pat<(f64 (uint_to_fp GR64:$src)),
4670           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4671 }
4672
4673 //===----------------------------------------------------------------------===//
4674 // AVX-512  Scalar convert from float/double to integer
4675 //===----------------------------------------------------------------------===//
4676 multiclass avx512_cvt_s_int_round<bits<8> opc, RegisterClass SrcRC,
4677                                   RegisterClass DstRC, Intrinsic Int,
4678                            Operand memop, ComplexPattern mem_cpat, string asm> {
4679   let hasSideEffects = 0, Predicates = [HasAVX512] in {
4680     def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4681                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4682                 [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG;
4683     def rb : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4684                 !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"), []>,
4685                 EVEX, VEX_LIG, EVEX_B, EVEX_RC;
4686     let mayLoad = 1 in
4687     def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4688                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG;
4689   } // hasSideEffects = 0, Predicates = [HasAVX512]
4690 }
4691
4692 // Convert float/double to signed/unsigned int 32/64
4693 defm VCVTSS2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4694                                    ssmem, sse_load_f32, "cvtss2si">,
4695                                    XS, EVEX_CD8<32, CD8VT1>;
4696 defm VCVTSS2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4697                                   int_x86_sse_cvtss2si64,
4698                                    ssmem, sse_load_f32, "cvtss2si">,
4699                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4700 defm VCVTSS2USIZ: avx512_cvt_s_int_round<0x79, VR128X, GR32,
4701                                   int_x86_avx512_cvtss2usi,
4702                                    ssmem, sse_load_f32, "cvtss2usi">,
4703                                    XS, EVEX_CD8<32, CD8VT1>;
4704 defm VCVTSS2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4705                                    int_x86_avx512_cvtss2usi64, ssmem,
4706                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4707                                    EVEX_CD8<32, CD8VT1>;
4708 defm VCVTSD2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4709                                    sdmem, sse_load_f64, "cvtsd2si">,
4710                                    XD, EVEX_CD8<64, CD8VT1>;
4711 defm VCVTSD2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4712                                    int_x86_sse2_cvtsd2si64,
4713                                    sdmem, sse_load_f64, "cvtsd2si">,
4714                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4715 defm VCVTSD2USIZ:   avx512_cvt_s_int_round<0x79, VR128X, GR32,
4716                                    int_x86_avx512_cvtsd2usi,
4717                                    sdmem, sse_load_f64, "cvtsd2usi">,
4718                                    XD, EVEX_CD8<64, CD8VT1>;
4719 defm VCVTSD2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4720                                    int_x86_avx512_cvtsd2usi64, sdmem,
4721                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4722                                    EVEX_CD8<64, CD8VT1>;
4723
4724 let isCodeGenOnly = 1 , Predicates = [HasAVX512] in {
4725   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4726             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4727             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4728   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4729             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4730             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4731   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4732             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4733             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4734   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4735             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4736             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4737
4738   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4739             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4740             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4741 } // isCodeGenOnly = 1, Predicates = [HasAVX512]
4742
4743 // Convert float/double to signed/unsigned int 32/64 with truncation
4744 multiclass avx512_cvt_s_all<bits<8> opc, string asm, X86VectorVTInfo _SrcRC,
4745                             X86VectorVTInfo _DstRC, SDNode OpNode,
4746                             SDNode OpNodeRnd>{
4747 let Predicates = [HasAVX512] in {
4748   def rr : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4749               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4750               [(set _DstRC.RC:$dst, (OpNode _SrcRC.FRC:$src))]>, EVEX;
4751   def rb : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4752                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4753                 []>, EVEX, EVEX_B;
4754   def rm : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst), (ins _SrcRC.MemOp:$src),
4755               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4756               [(set _DstRC.RC:$dst, (OpNode (_SrcRC.ScalarLdFrag addr:$src)))]>,
4757               EVEX;
4758
4759   let isCodeGenOnly = 1,hasSideEffects = 0 in {
4760       def rr_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4761                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4762                [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4763                                      (i32 FROUND_CURRENT)))]>, EVEX, VEX_LIG;
4764       def rb_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4765                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4766                 [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4767                                       (i32 FROUND_NO_EXC)))]>,
4768                                       EVEX,VEX_LIG , EVEX_B;
4769       let mayLoad = 1 in
4770         def rm_Int : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst),
4771                     (ins _SrcRC.MemOp:$src),
4772                     !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4773                     []>, EVEX, VEX_LIG;
4774
4775   } // isCodeGenOnly = 1, hasSideEffects = 0
4776 } //HasAVX512
4777 }
4778
4779
4780 defm VCVTTSS2SIZ: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i32x_info,
4781                         fp_to_sint,X86cvttss2IntRnd>,
4782                         XS, EVEX_CD8<32, CD8VT1>;
4783 defm VCVTTSS2SI64Z: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i64x_info,
4784                         fp_to_sint,X86cvttss2IntRnd>,
4785                         VEX_W, XS, EVEX_CD8<32, CD8VT1>;
4786 defm VCVTTSD2SIZ: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i32x_info,
4787                         fp_to_sint,X86cvttsd2IntRnd>,
4788                         XD, EVEX_CD8<64, CD8VT1>;
4789 defm VCVTTSD2SI64Z: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i64x_info,
4790                         fp_to_sint,X86cvttsd2IntRnd>,
4791                         VEX_W, XD, EVEX_CD8<64, CD8VT1>;
4792
4793 defm VCVTTSS2USIZ: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i32x_info,
4794                         fp_to_uint,X86cvttss2UIntRnd>,
4795                         XS, EVEX_CD8<32, CD8VT1>;
4796 defm VCVTTSS2USI64Z: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i64x_info,
4797                         fp_to_uint,X86cvttss2UIntRnd>,
4798                         XS,VEX_W, EVEX_CD8<32, CD8VT1>;
4799 defm VCVTTSD2USIZ: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i32x_info,
4800                         fp_to_uint,X86cvttsd2UIntRnd>,
4801                         XD, EVEX_CD8<64, CD8VT1>;
4802 defm VCVTTSD2USI64Z: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i64x_info,
4803                         fp_to_uint,X86cvttsd2UIntRnd>,
4804                         XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4805 let Predicates = [HasAVX512] in {
4806   def : Pat<(i32 (int_x86_sse_cvttss2si (v4f32 VR128X:$src))),
4807             (VCVTTSS2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4808   def : Pat<(i64 (int_x86_sse_cvttss2si64 (v4f32 VR128X:$src))),
4809             (VCVTTSS2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4810   def : Pat<(i32 (int_x86_sse2_cvttsd2si (v2f64 VR128X:$src))),
4811             (VCVTTSD2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4812   def : Pat<(i64 (int_x86_sse2_cvttsd2si64 (v2f64 VR128X:$src))),
4813             (VCVTTSD2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4814
4815 } // HasAVX512
4816 //===----------------------------------------------------------------------===//
4817 // AVX-512  Convert form float to double and back
4818 //===----------------------------------------------------------------------===//
4819 multiclass avx512_cvt_fp_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4820                          X86VectorVTInfo _Src, SDNode OpNode> {
4821   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4822                          (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
4823                          "$src2, $src1", "$src1, $src2",
4824                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
4825                                        (_Src.VT _Src.RC:$src2)))>,
4826                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4827   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4828                          (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
4829                          "$src2, $src1", "$src1, $src2",
4830                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
4831                                   (_Src.VT (scalar_to_vector
4832                                             (_Src.ScalarLdFrag addr:$src2)))))>,
4833                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>;
4834 }
4835
4836 // Scalar Coversion with SAE - suppress all exceptions
4837 multiclass avx512_cvt_fp_sae_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4838                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4839   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4840                         (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
4841                         "{sae}, $src2, $src1", "$src1, $src2, {sae}",
4842                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
4843                                          (_Src.VT _Src.RC:$src2),
4844                                          (i32 FROUND_NO_EXC)))>,
4845                         EVEX_4V, VEX_LIG, EVEX_B;
4846 }
4847
4848 // Scalar Conversion with rounding control (RC)
4849 multiclass avx512_cvt_fp_rc_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4850                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4851   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4852                         (ins _Src.RC:$src1, _Src.RC:$src2, AVX512RC:$rc), OpcodeStr,
4853                         "$rc, $src2, $src1", "$src1, $src2, $rc",
4854                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
4855                                          (_Src.VT _Src.RC:$src2), (i32 imm:$rc)))>,
4856                         EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4857                         EVEX_B, EVEX_RC;
4858 }
4859 multiclass avx512_cvt_fp_scalar_sd2ss<bits<8> opc, string OpcodeStr, SDNode OpNode,
4860                                   SDNode OpNodeRnd, X86VectorVTInfo _src,
4861                                                         X86VectorVTInfo _dst> {
4862   let Predicates = [HasAVX512] in {
4863     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
4864              avx512_cvt_fp_rc_scalar<opc, OpcodeStr, _dst, _src,
4865                                OpNodeRnd>, VEX_W, EVEX_CD8<64, CD8VT1>,
4866                                EVEX_V512, XD;
4867   }
4868 }
4869
4870 multiclass avx512_cvt_fp_scalar_ss2sd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4871                                     SDNode OpNodeRnd, X86VectorVTInfo _src,
4872                                                           X86VectorVTInfo _dst> {
4873   let Predicates = [HasAVX512] in {
4874     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
4875              avx512_cvt_fp_sae_scalar<opc, OpcodeStr, _dst, _src, OpNodeRnd>,
4876              EVEX_CD8<32, CD8VT1>, XS, EVEX_V512;
4877   }
4878 }
4879 defm VCVTSD2SS : avx512_cvt_fp_scalar_sd2ss<0x5A, "vcvtsd2ss", X86fround,
4880                                          X86froundRnd, f64x_info, f32x_info>;
4881 defm VCVTSS2SD : avx512_cvt_fp_scalar_ss2sd<0x5A, "vcvtss2sd", X86fpext,
4882                                           X86fpextRnd,f32x_info, f64x_info >;
4883
4884 def : Pat<(f64 (fextend FR32X:$src)),
4885           (COPY_TO_REGCLASS (VCVTSS2SDZrr (COPY_TO_REGCLASS FR32X:$src, VR128X),
4886                                (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>,
4887           Requires<[HasAVX512]>;
4888 def : Pat<(f64 (fextend (loadf32 addr:$src))),
4889           (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
4890           Requires<[HasAVX512]>;
4891
4892 def : Pat<(f64 (extloadf32 addr:$src)),
4893       (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
4894       Requires<[HasAVX512, OptForSize]>;
4895
4896 def : Pat<(f64 (extloadf32 addr:$src)),
4897           (COPY_TO_REGCLASS (VCVTSS2SDZrr (v4f32 (IMPLICIT_DEF)),
4898                     (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)), VR128X)>,
4899           Requires<[HasAVX512, OptForSpeed]>;
4900
4901 def : Pat<(f32 (fround FR64X:$src)),
4902           (COPY_TO_REGCLASS (VCVTSD2SSZrr (COPY_TO_REGCLASS FR64X:$src, VR128X),
4903                     (COPY_TO_REGCLASS FR64X:$src, VR128X)), VR128X)>,
4904            Requires<[HasAVX512]>;
4905 //===----------------------------------------------------------------------===//
4906 // AVX-512  Vector convert from signed/unsigned integer to float/double
4907 //          and from float/double to signed/unsigned integer
4908 //===----------------------------------------------------------------------===//
4909
4910 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4911                          X86VectorVTInfo _Src, SDNode OpNode,
4912                          string Broadcast = _.BroadcastStr,
4913                          string Alias = ""> {
4914
4915   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4916                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
4917                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
4918
4919   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4920                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
4921                          (_.VT (OpNode (_Src.VT
4922                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
4923
4924   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4925                          (ins _Src.MemOp:$src), OpcodeStr,
4926                          "${src}"##Broadcast, "${src}"##Broadcast,
4927                          (_.VT (OpNode (_Src.VT
4928                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
4929                             ))>, EVEX, EVEX_B;
4930 }
4931 // Coversion with SAE - suppress all exceptions
4932 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4933                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4934   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4935                         (ins _Src.RC:$src), OpcodeStr,
4936                         "{sae}, $src", "$src, {sae}",
4937                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
4938                                (i32 FROUND_NO_EXC)))>,
4939                         EVEX, EVEX_B;
4940 }
4941
4942 // Conversion with rounding control (RC)
4943 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4944                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4945   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4946                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
4947                         "$rc, $src", "$src, $rc",
4948                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
4949                         EVEX, EVEX_B, EVEX_RC;
4950 }
4951
4952 // Extend Float to Double
4953 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
4954   let Predicates = [HasAVX512] in {
4955     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
4956              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
4957                                 X86vfpextRnd>, EVEX_V512;
4958   }
4959   let Predicates = [HasVLX] in {
4960     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
4961                                X86vfpext, "{1to2}">, EVEX_V128;
4962     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
4963                                      EVEX_V256;
4964   }
4965 }
4966
4967 // Truncate Double to Float
4968 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
4969   let Predicates = [HasAVX512] in {
4970     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
4971              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
4972                                X86vfproundRnd>, EVEX_V512;
4973   }
4974   let Predicates = [HasVLX] in {
4975     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
4976                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
4977     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
4978                                "{1to4}", "{y}">, EVEX_V256;
4979   }
4980 }
4981
4982 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
4983                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
4984 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
4985                                   PS, EVEX_CD8<32, CD8VH>;
4986
4987 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4988             (VCVTPS2PDZrm addr:$src)>;
4989
4990 let Predicates = [HasVLX] in {
4991   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
4992               (VCVTPS2PDZ256rm addr:$src)>;
4993 }
4994
4995 // Convert Signed/Unsigned Doubleword to Double
4996 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4997                            SDNode OpNode128> {
4998   // No rounding in this op
4999   let Predicates = [HasAVX512] in
5000     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
5001                                      EVEX_V512;
5002
5003   let Predicates = [HasVLX] in {
5004     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
5005                                      OpNode128, "{1to2}">, EVEX_V128;
5006     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
5007                                      EVEX_V256;
5008   }
5009 }
5010
5011 // Convert Signed/Unsigned Doubleword to Float
5012 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
5013                            SDNode OpNodeRnd> {
5014   let Predicates = [HasAVX512] in
5015     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
5016              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
5017                                OpNodeRnd>, EVEX_V512;
5018
5019   let Predicates = [HasVLX] in {
5020     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
5021                                      EVEX_V128;
5022     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
5023                                      EVEX_V256;
5024   }
5025 }
5026
5027 // Convert Float to Signed/Unsigned Doubleword with truncation
5028 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
5029                                   SDNode OpNode, SDNode OpNodeRnd> {
5030   let Predicates = [HasAVX512] in {
5031     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5032              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
5033                                 OpNodeRnd>, EVEX_V512;
5034   }
5035   let Predicates = [HasVLX] in {
5036     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5037                                      EVEX_V128;
5038     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5039                                      EVEX_V256;
5040   }
5041 }
5042
5043 // Convert Float to Signed/Unsigned Doubleword
5044 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
5045                                   SDNode OpNode, SDNode OpNodeRnd> {
5046   let Predicates = [HasAVX512] in {
5047     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5048              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
5049                                 OpNodeRnd>, EVEX_V512;
5050   }
5051   let Predicates = [HasVLX] in {
5052     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5053                                      EVEX_V128;
5054     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5055                                      EVEX_V256;
5056   }
5057 }
5058
5059 // Convert Double to Signed/Unsigned Doubleword with truncation
5060 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
5061                                   SDNode OpNode, SDNode OpNodeRnd> {
5062   let Predicates = [HasAVX512] in {
5063     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5064              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
5065                                 OpNodeRnd>, EVEX_V512;
5066   }
5067   let Predicates = [HasVLX] in {
5068     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5069     // memory forms of these instructions in Asm Parcer. They have the same
5070     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5071     // due to the same reason.
5072     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5073                                "{1to2}", "{x}">, EVEX_V128;
5074     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5075                                "{1to4}", "{y}">, EVEX_V256;
5076   }
5077 }
5078
5079 // Convert Double to Signed/Unsigned Doubleword
5080 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
5081                                   SDNode OpNode, SDNode OpNodeRnd> {
5082   let Predicates = [HasAVX512] in {
5083     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5084              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
5085                                OpNodeRnd>, EVEX_V512;
5086   }
5087   let Predicates = [HasVLX] in {
5088     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5089     // memory forms of these instructions in Asm Parcer. They have the same
5090     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5091     // due to the same reason.
5092     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5093                                "{1to2}", "{x}">, EVEX_V128;
5094     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5095                                "{1to4}", "{y}">, EVEX_V256;
5096   }
5097 }
5098
5099 // Convert Double to Signed/Unsigned Quardword
5100 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
5101                                   SDNode OpNode, SDNode OpNodeRnd> {
5102   let Predicates = [HasDQI] in {
5103     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5104              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
5105                                OpNodeRnd>, EVEX_V512;
5106   }
5107   let Predicates = [HasDQI, HasVLX] in {
5108     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5109                                EVEX_V128;
5110     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5111                                EVEX_V256;
5112   }
5113 }
5114
5115 // Convert Double to Signed/Unsigned Quardword with truncation
5116 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
5117                                   SDNode OpNode, SDNode OpNodeRnd> {
5118   let Predicates = [HasDQI] in {
5119     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5120              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
5121                                OpNodeRnd>, EVEX_V512;
5122   }
5123   let Predicates = [HasDQI, HasVLX] in {
5124     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5125                                EVEX_V128;
5126     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5127                                EVEX_V256;
5128   }
5129 }
5130
5131 // Convert Signed/Unsigned Quardword to Double
5132 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5133                                   SDNode OpNode, SDNode OpNodeRnd> {
5134   let Predicates = [HasDQI] in {
5135     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5136              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5137                                OpNodeRnd>, EVEX_V512;
5138   }
5139   let Predicates = [HasDQI, HasVLX] in {
5140     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5141                                EVEX_V128;
5142     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5143                                EVEX_V256;
5144   }
5145 }
5146
5147 // Convert Float to Signed/Unsigned Quardword
5148 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5149                                   SDNode OpNode, SDNode OpNodeRnd> {
5150   let Predicates = [HasDQI] in {
5151     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5152              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5153                                OpNodeRnd>, EVEX_V512;
5154   }
5155   let Predicates = [HasDQI, HasVLX] in {
5156     // Explicitly specified broadcast string, since we take only 2 elements
5157     // from v4f32x_info source
5158     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5159                                "{1to2}">, EVEX_V128;
5160     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5161                                EVEX_V256;
5162   }
5163 }
5164
5165 // Convert Float to Signed/Unsigned Quardword with truncation
5166 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5167                                   SDNode OpNode, SDNode OpNodeRnd> {
5168   let Predicates = [HasDQI] in {
5169     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5170              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5171                                OpNodeRnd>, EVEX_V512;
5172   }
5173   let Predicates = [HasDQI, HasVLX] in {
5174     // Explicitly specified broadcast string, since we take only 2 elements
5175     // from v4f32x_info source
5176     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5177                                "{1to2}">, EVEX_V128;
5178     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5179                                EVEX_V256;
5180   }
5181 }
5182
5183 // Convert Signed/Unsigned Quardword to Float
5184 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5185                                   SDNode OpNode, SDNode OpNodeRnd> {
5186   let Predicates = [HasDQI] in {
5187     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5188              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5189                                OpNodeRnd>, EVEX_V512;
5190   }
5191   let Predicates = [HasDQI, HasVLX] in {
5192     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5193     // memory forms of these instructions in Asm Parcer. They have the same
5194     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5195     // due to the same reason.
5196     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5197                                "{1to2}", "{x}">, EVEX_V128;
5198     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5199                                "{1to4}", "{y}">, EVEX_V256;
5200   }
5201 }
5202
5203 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5204                                 EVEX_CD8<32, CD8VH>;
5205
5206 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5207                                 X86VSintToFpRnd>,
5208                                 PS, EVEX_CD8<32, CD8VF>;
5209
5210 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5211                                 X86VFpToSintRnd>,
5212                                 XS, EVEX_CD8<32, CD8VF>;
5213
5214 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5215                                  X86VFpToSintRnd>,
5216                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5217
5218 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5219                                  X86VFpToUintRnd>, PS,
5220                                  EVEX_CD8<32, CD8VF>;
5221
5222 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5223                                  X86VFpToUintRnd>, PS, VEX_W,
5224                                  EVEX_CD8<64, CD8VF>;
5225
5226 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5227                                  XS, EVEX_CD8<32, CD8VH>;
5228
5229 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5230                                  X86VUintToFpRnd>, XD,
5231                                  EVEX_CD8<32, CD8VF>;
5232
5233 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5234                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5235
5236 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5237                                  X86cvtpd2IntRnd>, XD, VEX_W,
5238                                  EVEX_CD8<64, CD8VF>;
5239
5240 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5241                                  X86cvtps2UIntRnd>,
5242                                  PS, EVEX_CD8<32, CD8VF>;
5243 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5244                                  X86cvtpd2UIntRnd>, VEX_W,
5245                                  PS, EVEX_CD8<64, CD8VF>;
5246
5247 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5248                                  X86cvtpd2IntRnd>, VEX_W,
5249                                  PD, EVEX_CD8<64, CD8VF>;
5250
5251 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5252                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5253
5254 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5255                                  X86cvtpd2UIntRnd>, VEX_W,
5256                                  PD, EVEX_CD8<64, CD8VF>;
5257
5258 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5259                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5260
5261 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5262                                  X86VFpToSlongRnd>, VEX_W,
5263                                  PD, EVEX_CD8<64, CD8VF>;
5264
5265 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5266                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5267
5268 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5269                                  X86VFpToUlongRnd>, VEX_W,
5270                                  PD, EVEX_CD8<64, CD8VF>;
5271
5272 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5273                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5274
5275 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5276                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5277
5278 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5279                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5280
5281 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5282                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5283
5284 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5285                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5286
5287 let Predicates = [NoVLX] in {
5288 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5289           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5290            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5291
5292 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5293           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5294            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5295
5296 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5297           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5298            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5299
5300 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5301           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5302            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5303
5304 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5305           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5306            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5307 }
5308
5309 let Predicates = [HasAVX512] in {
5310   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5311             (VCVTPD2PSZrm addr:$src)>;
5312   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5313             (VCVTPS2PDZrm addr:$src)>;
5314 }
5315
5316 //===----------------------------------------------------------------------===//
5317 // Half precision conversion instructions
5318 //===----------------------------------------------------------------------===//
5319 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
5320                              X86MemOperand x86memop> {
5321   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
5322              "vcvtph2ps\t{$src, $dst|$dst, $src}",
5323              []>, EVEX;
5324   let hasSideEffects = 0, mayLoad = 1 in
5325   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
5326              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
5327 }
5328
5329 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
5330                              X86MemOperand x86memop> {
5331   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
5332                (ins srcRC:$src1, i32u8imm:$src2),
5333                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5334                []>, EVEX;
5335   let hasSideEffects = 0, mayStore = 1 in
5336   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5337                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
5338                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
5339 }
5340
5341 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
5342                                     EVEX_CD8<32, CD8VH>;
5343 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
5344                                     EVEX_CD8<32, CD8VH>;
5345
5346 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
5347            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
5348            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
5349
5350 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
5351            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
5352            (VCVTPH2PSZrr VR256X:$src)>;
5353
5354 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5355   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5356                                  "ucomiss">, PS, EVEX, VEX_LIG,
5357                                  EVEX_CD8<32, CD8VT1>;
5358   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5359                                   "ucomisd">, PD, EVEX,
5360                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5361   let Pattern = []<dag> in {
5362     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5363                                    "comiss">, PS, EVEX, VEX_LIG,
5364                                    EVEX_CD8<32, CD8VT1>;
5365     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5366                                    "comisd">, PD, EVEX,
5367                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5368   }
5369   let isCodeGenOnly = 1 in {
5370     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5371                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5372                               EVEX_CD8<32, CD8VT1>;
5373     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5374                               load, "ucomisd">, PD, EVEX,
5375                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5376
5377     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5378                               load, "comiss">, PS, EVEX, VEX_LIG,
5379                               EVEX_CD8<32, CD8VT1>;
5380     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5381                               load, "comisd">, PD, EVEX,
5382                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5383   }
5384 }
5385
5386 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5387 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
5388                             X86VectorVTInfo _> {
5389   let hasSideEffects = 0, AddedComplexity = 20 , Predicates = [HasAVX512] in {
5390   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5391                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5392                            "$src2, $src1", "$src1, $src2",
5393                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>, EVEX_4V;
5394   let mayLoad = 1 in {
5395   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5396                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5397                          "$src2, $src1", "$src1, $src2",
5398                          (OpNode (_.VT _.RC:$src1),
5399                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))))>, EVEX_4V;
5400   }
5401 }
5402 }
5403
5404 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", X86frcp14s, f32x_info>,
5405                   EVEX_CD8<32, CD8VT1>, T8PD;
5406 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", X86frcp14s, f64x_info>,
5407                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5408 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", X86frsqrt14s, f32x_info>,
5409                   EVEX_CD8<32, CD8VT1>, T8PD;
5410 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", X86frsqrt14s, f64x_info>,
5411                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5412
5413 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5414 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5415                          X86VectorVTInfo _> {
5416   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5417                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5418                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5419   let mayLoad = 1 in {
5420     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5421                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5422                            (OpNode (_.FloatVT
5423                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5424     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5425                             (ins _.ScalarMemOp:$src), OpcodeStr,
5426                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5427                             (OpNode (_.FloatVT
5428                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5429                             EVEX, T8PD, EVEX_B;
5430   }
5431 }
5432
5433 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5434   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5435                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5436   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5437                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5438
5439   // Define only if AVX512VL feature is present.
5440   let Predicates = [HasVLX] in {
5441     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5442                                 OpNode, v4f32x_info>,
5443                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5444     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5445                                 OpNode, v8f32x_info>,
5446                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5447     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5448                                 OpNode, v2f64x_info>,
5449                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5450     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5451                                 OpNode, v4f64x_info>,
5452                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5453   }
5454 }
5455
5456 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5457 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5458
5459 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5460               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5461            (VRSQRT14PSZr VR512:$src)>;
5462 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5463               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5464            (VRSQRT14PDZr VR512:$src)>;
5465
5466 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5467               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5468            (VRCP14PSZr VR512:$src)>;
5469 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5470               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5471            (VRCP14PDZr VR512:$src)>;
5472
5473 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5474 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5475                          SDNode OpNode> {
5476
5477   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5478                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5479                            "$src2, $src1", "$src1, $src2",
5480                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5481                            (i32 FROUND_CURRENT))>;
5482
5483   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5484                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5485                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5486                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5487                             (i32 FROUND_NO_EXC))>, EVEX_B;
5488
5489   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5490                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5491                          "$src2, $src1", "$src1, $src2",
5492                          (OpNode (_.VT _.RC:$src1),
5493                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5494                          (i32 FROUND_CURRENT))>;
5495 }
5496
5497 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5498   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5499               EVEX_CD8<32, CD8VT1>;
5500   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5501               EVEX_CD8<64, CD8VT1>, VEX_W;
5502 }
5503
5504 let hasSideEffects = 0, Predicates = [HasERI] in {
5505   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5506   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5507 }
5508
5509 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5510 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5511
5512 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5513                          SDNode OpNode> {
5514
5515   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5516                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5517                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5518
5519   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5520                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5521                          (OpNode (_.FloatVT
5522                              (bitconvert (_.LdFrag addr:$src))),
5523                           (i32 FROUND_CURRENT))>;
5524
5525   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5526                          (ins _.MemOp:$src), OpcodeStr,
5527                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5528                          (OpNode (_.FloatVT
5529                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5530                                  (i32 FROUND_CURRENT))>, EVEX_B;
5531 }
5532 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5533                          SDNode OpNode> {
5534   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5535                         (ins _.RC:$src), OpcodeStr,
5536                         "{sae}, $src", "$src, {sae}",
5537                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5538 }
5539
5540 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5541    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5542              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5543              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5544    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5545              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5546              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5547 }
5548
5549 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5550                                   SDNode OpNode> {
5551   // Define only if AVX512VL feature is present.
5552   let Predicates = [HasVLX] in {
5553     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5554                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5555     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5556                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5557     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5558                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5559     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5560                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5561   }
5562 }
5563 let Predicates = [HasERI], hasSideEffects = 0 in {
5564
5565  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5566  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5567  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5568 }
5569 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5570                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5571
5572 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5573                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5574   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5575                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5576                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5577                          EVEX, EVEX_B, EVEX_RC;
5578 }
5579
5580 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5581                               SDNode OpNode, X86VectorVTInfo _>{
5582   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5583                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5584                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5585   let mayLoad = 1 in {
5586     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5587                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5588                            (OpNode (_.FloatVT
5589                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5590
5591     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5592                             (ins _.ScalarMemOp:$src), OpcodeStr,
5593                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5594                             (OpNode (_.FloatVT
5595                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5596                             EVEX, EVEX_B;
5597   }
5598 }
5599
5600 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5601                                   SDNode OpNode> {
5602   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5603                                 v16f32_info>,
5604                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5605   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5606                                 v8f64_info>,
5607                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5608   // Define only if AVX512VL feature is present.
5609   let Predicates = [HasVLX] in {
5610     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5611                                      OpNode, v4f32x_info>,
5612                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5613     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5614                                      OpNode, v8f32x_info>,
5615                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5616     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5617                                      OpNode, v2f64x_info>,
5618                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5619     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5620                                      OpNode, v4f64x_info>,
5621                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5622   }
5623 }
5624
5625 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5626                                           SDNode OpNodeRnd> {
5627   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5628                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5629   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5630                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5631 }
5632
5633 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5634                               string SUFF, SDNode OpNode, SDNode OpNodeRnd> {
5635
5636   defm r_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5637                          (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5638                          "$src2, $src1", "$src1, $src2",
5639                          (OpNodeRnd (_.VT _.RC:$src1),
5640                                     (_.VT _.RC:$src2),
5641                                     (i32 FROUND_CURRENT))>;
5642   let mayLoad = 1 in
5643     defm m_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5644                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5645                          "$src2, $src1", "$src1, $src2",
5646                          (OpNodeRnd (_.VT _.RC:$src1),
5647                                     (_.VT (scalar_to_vector
5648                                               (_.ScalarLdFrag addr:$src2))),
5649                                     (i32 FROUND_CURRENT))>;
5650
5651   defm rb_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5652                          (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
5653                          "$rc, $src2, $src1", "$src1, $src2, $rc",
5654                          (OpNodeRnd (_.VT _.RC:$src1),
5655                                      (_.VT _.RC:$src2),
5656                                      (i32 imm:$rc))>,
5657                          EVEX_B, EVEX_RC;
5658
5659   let isCodeGenOnly = 1 in {
5660     def r : SI<opc, MRMSrcReg, (outs _.FRC:$dst),
5661                (ins _.FRC:$src1, _.FRC:$src2),
5662                OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5663
5664     let mayLoad = 1 in
5665       def m : SI<opc, MRMSrcMem, (outs _.FRC:$dst),
5666                  (ins _.FRC:$src1, _.ScalarMemOp:$src2),
5667                  OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5668   }
5669
5670   def : Pat<(_.EltVT (OpNode _.FRC:$src)),
5671             (!cast<Instruction>(NAME#SUFF#Zr)
5672                 (_.EltVT (IMPLICIT_DEF)), _.FRC:$src)>;
5673
5674   def : Pat<(_.EltVT (OpNode (load addr:$src))),
5675             (!cast<Instruction>(NAME#SUFF#Zm)
5676                 (_.EltVT (IMPLICIT_DEF)), addr:$src)>, Requires<[OptForSize]>;
5677 }
5678
5679 multiclass avx512_sqrt_scalar_all<bits<8> opc, string OpcodeStr> {
5680   defm SSZ : avx512_sqrt_scalar<opc, OpcodeStr#"ss", f32x_info, "SS", fsqrt,
5681                         X86fsqrtRnds>, EVEX_CD8<32, CD8VT1>, EVEX_4V, XS;
5682   defm SDZ : avx512_sqrt_scalar<opc, OpcodeStr#"sd", f64x_info, "SD", fsqrt,
5683                         X86fsqrtRnds>, EVEX_CD8<64, CD8VT1>, EVEX_4V, XD, VEX_W;
5684 }
5685
5686 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5687                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5688
5689 defm VSQRT   : avx512_sqrt_scalar_all<0x51, "vsqrt">, VEX_LIG;
5690
5691 let Predicates = [HasAVX512] in {
5692   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5693             (COPY_TO_REGCLASS (VRSQRT14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>;
5694   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5695             (COPY_TO_REGCLASS (VRSQRT14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5696             Requires<[OptForSize]>;
5697   def : Pat<(f32 (X86frcp FR32X:$src)),
5698             (COPY_TO_REGCLASS (VRCP14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X )>;
5699   def : Pat<(f32 (X86frcp (load addr:$src))),
5700             (COPY_TO_REGCLASS (VRCP14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5701             Requires<[OptForSize]>;
5702 }
5703
5704 multiclass
5705 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5706
5707   let ExeDomain = _.ExeDomain in {
5708   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5709                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5710                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5711                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5712                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5713
5714   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5715                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5716                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5717                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5718                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5719
5720   let mayLoad = 1 in
5721   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5722                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5723                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5724                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5725                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5726                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5727   }
5728   let Predicates = [HasAVX512] in {
5729   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5730              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5731              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5732   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5733              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5734              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5735   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5736              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5737              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5738   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5739              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5740              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5741   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5742              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5743              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5744
5745   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5746              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5747              addr:$src, (i32 0x1))), _.FRC)>;
5748   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5749              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5750              addr:$src, (i32 0x2))), _.FRC)>;
5751   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5752              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5753              addr:$src, (i32 0x3))), _.FRC)>;
5754   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5755              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5756              addr:$src, (i32 0x4))), _.FRC)>;
5757   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5758              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5759              addr:$src, (i32 0xc))), _.FRC)>;
5760   }
5761 }
5762
5763 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5764                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5765
5766 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5767                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5768
5769 //-------------------------------------------------
5770 // Integer truncate and extend operations
5771 //-------------------------------------------------
5772
5773 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5774                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5775                               X86MemOperand x86memop> {
5776
5777   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
5778                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
5779                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
5780                        EVEX, T8XS;
5781
5782   // for intrinsic patter match
5783   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5784                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5785                            undef)),
5786             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5787                                       SrcInfo.RC:$src1)>;
5788
5789   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5790                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5791                            DestInfo.ImmAllZerosV)),
5792             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5793                                       SrcInfo.RC:$src1)>;
5794
5795   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5796                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5797                            DestInfo.RC:$src0)),
5798             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
5799                                       DestInfo.KRCWM:$mask ,
5800                                       SrcInfo.RC:$src1)>;
5801
5802   let mayStore = 1 in {
5803     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
5804                (ins x86memop:$dst, SrcInfo.RC:$src),
5805                OpcodeStr # "\t{$src, $dst |$dst, $src}",
5806                []>, EVEX;
5807
5808     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5809                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
5810                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5811                []>, EVEX, EVEX_K;
5812   }//mayStore = 1
5813 }
5814
5815 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
5816                                     X86VectorVTInfo DestInfo,
5817                                     PatFrag truncFrag, PatFrag mtruncFrag > {
5818
5819   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
5820             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
5821                                     addr:$dst, SrcInfo.RC:$src)>;
5822
5823   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
5824                                                (SrcInfo.VT SrcInfo.RC:$src)),
5825             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
5826                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
5827 }
5828
5829 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
5830                                         X86VectorVTInfo DestInfo, string sat > {
5831
5832   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5833                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5834                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
5835            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
5836                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
5837                     (SrcInfo.VT SrcInfo.RC:$src))>;
5838
5839   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5840                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5841                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
5842            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
5843                     (SrcInfo.VT SrcInfo.RC:$src))>;
5844 }
5845
5846 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
5847          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5848          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5849          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5850          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
5851                                                      Predicate prd = HasAVX512>{
5852
5853   let Predicates = [HasVLX, prd] in {
5854     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5855                              DestInfoZ128, x86memopZ128>,
5856                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5857                              truncFrag, mtruncFrag>, EVEX_V128;
5858
5859     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5860                              DestInfoZ256, x86memopZ256>,
5861                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5862                              truncFrag, mtruncFrag>, EVEX_V256;
5863   }
5864   let Predicates = [prd] in
5865     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5866                              DestInfoZ, x86memopZ>,
5867                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5868                              truncFrag, mtruncFrag>, EVEX_V512;
5869 }
5870
5871 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
5872          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5873          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5874          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5875          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
5876
5877   let Predicates = [HasVLX, prd] in {
5878     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5879                              DestInfoZ128, x86memopZ128>,
5880                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5881                              sat>, EVEX_V128;
5882
5883     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5884                              DestInfoZ256, x86memopZ256>,
5885                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5886                              sat>, EVEX_V256;
5887   }
5888   let Predicates = [prd] in
5889     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5890                              DestInfoZ, x86memopZ>,
5891                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5892                              sat>, EVEX_V512;
5893 }
5894
5895 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5896   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5897                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5898                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
5899 }
5900 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
5901   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
5902                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5903                sat>, EVEX_CD8<8, CD8VO>;
5904 }
5905
5906 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5907   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5908                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5909                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
5910 }
5911 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
5912   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
5913                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5914                sat>, EVEX_CD8<16, CD8VQ>;
5915 }
5916
5917 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5918   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5919                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5920                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
5921 }
5922 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
5923   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
5924                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5925                sat>, EVEX_CD8<32, CD8VH>;
5926 }
5927
5928 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5929   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5930                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5931                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
5932 }
5933 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
5934   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
5935                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5936                sat>, EVEX_CD8<8, CD8VQ>;
5937 }
5938
5939 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5940   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5941               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5942               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
5943 }
5944 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
5945   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
5946               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5947               sat>, EVEX_CD8<16, CD8VH>;
5948 }
5949
5950 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5951   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
5952               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5953               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
5954 }
5955 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
5956   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
5957               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5958               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
5959 }
5960
5961 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
5962 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
5963 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
5964
5965 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
5966 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
5967 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
5968
5969 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
5970 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
5971 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
5972
5973 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
5974 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
5975 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
5976
5977 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
5978 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
5979 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
5980
5981 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
5982 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
5983 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
5984
5985 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5986                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5987                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5988
5989   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5990                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5991                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5992                   EVEX;
5993
5994   let mayLoad = 1 in {
5995     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5996                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5997                     (DestInfo.VT (LdFrag addr:$src))>,
5998                   EVEX;
5999   }
6000 }
6001
6002 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
6003           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6004   let Predicates = [HasVLX, HasBWI] in {
6005     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
6006                     v16i8x_info, i64mem, LdFrag, OpNode>,
6007                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
6008
6009     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
6010                     v16i8x_info, i128mem, LdFrag, OpNode>,
6011                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
6012   }
6013   let Predicates = [HasBWI] in {
6014     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
6015                     v32i8x_info, i256mem, LdFrag, OpNode>,
6016                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
6017   }
6018 }
6019
6020 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6021           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6022   let Predicates = [HasVLX, HasAVX512] in {
6023     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6024                    v16i8x_info, i32mem, LdFrag, OpNode>,
6025                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
6026
6027     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6028                    v16i8x_info, i64mem, LdFrag, OpNode>,
6029                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
6030   }
6031   let Predicates = [HasAVX512] in {
6032     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6033                    v16i8x_info, i128mem, LdFrag, OpNode>,
6034                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
6035   }
6036 }
6037
6038 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6039           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6040   let Predicates = [HasVLX, HasAVX512] in {
6041     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6042                    v16i8x_info, i16mem, LdFrag, OpNode>,
6043                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
6044
6045     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6046                    v16i8x_info, i32mem, LdFrag, OpNode>,
6047                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
6048   }
6049   let Predicates = [HasAVX512] in {
6050     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6051                    v16i8x_info, i64mem, LdFrag, OpNode>,
6052                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
6053   }
6054 }
6055
6056 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6057          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6058   let Predicates = [HasVLX, HasAVX512] in {
6059     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6060                    v8i16x_info, i64mem, LdFrag, OpNode>,
6061                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
6062
6063     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6064                    v8i16x_info, i128mem, LdFrag, OpNode>,
6065                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
6066   }
6067   let Predicates = [HasAVX512] in {
6068     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6069                    v16i16x_info, i256mem, LdFrag, OpNode>,
6070                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
6071   }
6072 }
6073
6074 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6075          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6076   let Predicates = [HasVLX, HasAVX512] in {
6077     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6078                    v8i16x_info, i32mem, LdFrag, OpNode>,
6079                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6080
6081     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6082                    v8i16x_info, i64mem, LdFrag, OpNode>,
6083                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6084   }
6085   let Predicates = [HasAVX512] in {
6086     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6087                    v8i16x_info, i128mem, LdFrag, OpNode>,
6088                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6089   }
6090 }
6091
6092 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6093          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6094
6095   let Predicates = [HasVLX, HasAVX512] in {
6096     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6097                    v4i32x_info, i64mem, LdFrag, OpNode>,
6098                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6099
6100     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6101                    v4i32x_info, i128mem, LdFrag, OpNode>,
6102                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6103   }
6104   let Predicates = [HasAVX512] in {
6105     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6106                    v8i32x_info, i256mem, LdFrag, OpNode>,
6107                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6108   }
6109 }
6110
6111 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6112 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6113 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6114 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6115 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6116 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6117
6118
6119 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6120 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6121 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6122 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6123 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6124 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6125
6126 //===----------------------------------------------------------------------===//
6127 // GATHER - SCATTER Operations
6128
6129 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6130                          X86MemOperand memop, PatFrag GatherNode> {
6131   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6132       ExeDomain = _.ExeDomain in
6133   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6134             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6135             !strconcat(OpcodeStr#_.Suffix,
6136             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6137             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6138               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6139                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6140              EVEX_CD8<_.EltSize, CD8VT1>;
6141 }
6142
6143 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6144                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6145   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6146                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6147   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6148                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6149 let Predicates = [HasVLX] in {
6150   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6151                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6152   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6153                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6154   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6155                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6156   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6157                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6158 }
6159 }
6160
6161 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6162                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6163   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6164                                        mgatherv16i32>, EVEX_V512;
6165   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6166                                        mgatherv8i64>, EVEX_V512;
6167 let Predicates = [HasVLX] in {
6168   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6169                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6170   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6171                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6172   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6173                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6174   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6175                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6176 }
6177 }
6178
6179
6180 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6181                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6182
6183 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6184                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6185
6186 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6187                           X86MemOperand memop, PatFrag ScatterNode> {
6188
6189 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6190
6191   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6192             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6193             !strconcat(OpcodeStr#_.Suffix,
6194             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6195             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6196                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6197             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6198 }
6199
6200 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6201                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6202   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6203                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6204   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6205                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6206 let Predicates = [HasVLX] in {
6207   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6208                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6209   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6210                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6211   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6212                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6213   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6214                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6215 }
6216 }
6217
6218 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6219                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6220   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6221                                        mscatterv16i32>, EVEX_V512;
6222   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6223                                        mscatterv8i64>, EVEX_V512;
6224 let Predicates = [HasVLX] in {
6225   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6226                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6227   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6228                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6229   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6230                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6231   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6232                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6233 }
6234 }
6235
6236 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6237                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6238
6239 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6240                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6241
6242 // prefetch
6243 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6244                        RegisterClass KRC, X86MemOperand memop> {
6245   let Predicates = [HasPFI], hasSideEffects = 1 in
6246   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6247             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6248             []>, EVEX, EVEX_K;
6249 }
6250
6251 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6252                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6253
6254 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6255                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6256
6257 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6258                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6259
6260 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6261                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6262
6263 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6264                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6265
6266 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6267                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6268
6269 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6270                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6271
6272 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6273                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6274
6275 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6276                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6277
6278 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6279                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6280
6281 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6282                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6283
6284 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6285                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6286
6287 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6288                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6289
6290 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6291                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6292
6293 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6294                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6295
6296 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6297                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6298
6299 // Helper fragments to match sext vXi1 to vXiY.
6300 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6301 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6302
6303 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6304 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6305 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6306
6307 def : Pat<(store VK1:$src, addr:$dst),
6308           (MOV8mr addr:$dst,
6309            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6310             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6311
6312 def : Pat<(store VK8:$src, addr:$dst),
6313           (MOV8mr addr:$dst,
6314            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6315             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6316
6317 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6318                            (truncstore node:$val, node:$ptr), [{
6319   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6320 }]>;
6321
6322 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6323           (MOV8mr addr:$dst, GR8:$src)>;
6324
6325 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6326 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6327                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6328                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6329 }
6330
6331 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6332                                  string OpcodeStr, Predicate prd> {
6333 let Predicates = [prd] in
6334   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6335
6336   let Predicates = [prd, HasVLX] in {
6337     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6338     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6339   }
6340 }
6341
6342 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6343   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6344                                        HasBWI>;
6345   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6346                                        HasBWI>, VEX_W;
6347   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6348                                        HasDQI>;
6349   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6350                                        HasDQI>, VEX_W;
6351 }
6352
6353 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6354
6355 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6356 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6357                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6358                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6359 }
6360
6361 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6362                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6363 let Predicates = [prd] in
6364   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6365    EVEX_V512;
6366
6367   let Predicates = [prd, HasVLX] in {
6368     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6369      EVEX_V256;
6370     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6371      EVEX_V128;
6372   }
6373 }
6374
6375 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6376                                               avx512vl_i8_info, HasBWI>;
6377 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6378                                               avx512vl_i16_info, HasBWI>, VEX_W;
6379 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6380                                               avx512vl_i32_info, HasDQI>;
6381 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6382                                               avx512vl_i64_info, HasDQI>, VEX_W;
6383
6384 //===----------------------------------------------------------------------===//
6385 // AVX-512 - COMPRESS and EXPAND
6386 //
6387
6388 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6389                                  string OpcodeStr> {
6390   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6391               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6392               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6393
6394   let mayStore = 1 in {
6395   def mr : AVX5128I<opc, MRMDestMem, (outs),
6396               (ins _.MemOp:$dst, _.RC:$src),
6397               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6398               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6399
6400   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6401               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6402               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6403               [(store (_.VT (vselect _.KRCWM:$mask,
6404                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6405                 addr:$dst)]>,
6406               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6407   }
6408 }
6409
6410 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6411                                  AVX512VLVectorVTInfo VTInfo> {
6412   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6413
6414   let Predicates = [HasVLX] in {
6415     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6416     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6417   }
6418 }
6419
6420 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6421                                          EVEX;
6422 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6423                                          EVEX, VEX_W;
6424 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6425                                          EVEX;
6426 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6427                                          EVEX, VEX_W;
6428
6429 // expand
6430 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6431                                  string OpcodeStr> {
6432   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6433               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6434               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6435
6436   let mayLoad = 1 in
6437   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6438               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6439               (_.VT (X86expand (_.VT (bitconvert
6440                                       (_.LdFrag addr:$src1)))))>,
6441             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6442 }
6443
6444 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6445                                  AVX512VLVectorVTInfo VTInfo> {
6446   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6447
6448   let Predicates = [HasVLX] in {
6449     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6450     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6451   }
6452 }
6453
6454 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6455                                          EVEX;
6456 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6457                                          EVEX, VEX_W;
6458 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6459                                          EVEX;
6460 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6461                                          EVEX, VEX_W;
6462
6463 //handle instruction  reg_vec1 = op(reg_vec,imm)
6464 //                               op(mem_vec,imm)
6465 //                               op(broadcast(eltVt),imm)
6466 //all instruction created with FROUND_CURRENT
6467 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6468                                                             X86VectorVTInfo _>{
6469   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6470                       (ins _.RC:$src1, i32u8imm:$src2),
6471                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6472                       (OpNode (_.VT _.RC:$src1),
6473                               (i32 imm:$src2),
6474                               (i32 FROUND_CURRENT))>;
6475   let mayLoad = 1 in {
6476     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6477                       (ins _.MemOp:$src1, i32u8imm:$src2),
6478                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6479                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6480                               (i32 imm:$src2),
6481                               (i32 FROUND_CURRENT))>;
6482     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6483                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6484                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6485                       "${src1}"##_.BroadcastStr##", $src2",
6486                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6487                               (i32 imm:$src2),
6488                               (i32 FROUND_CURRENT))>, EVEX_B;
6489   }
6490 }
6491
6492 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6493 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6494                                              SDNode OpNode, X86VectorVTInfo _>{
6495   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6496                       (ins _.RC:$src1, i32u8imm:$src2),
6497                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6498                       "$src1, {sae}, $src2",
6499                       (OpNode (_.VT _.RC:$src1),
6500                               (i32 imm:$src2),
6501                               (i32 FROUND_NO_EXC))>, EVEX_B;
6502 }
6503
6504 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6505             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6506   let Predicates = [prd] in {
6507     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6508                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6509                                   EVEX_V512;
6510   }
6511   let Predicates = [prd, HasVLX] in {
6512     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6513                                   EVEX_V128;
6514     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6515                                   EVEX_V256;
6516   }
6517 }
6518
6519 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6520 //                               op(reg_vec2,mem_vec,imm)
6521 //                               op(reg_vec2,broadcast(eltVt),imm)
6522 //all instruction created with FROUND_CURRENT
6523 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6524                                                             X86VectorVTInfo _>{
6525   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6526                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6527                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6528                       (OpNode (_.VT _.RC:$src1),
6529                               (_.VT _.RC:$src2),
6530                               (i32 imm:$src3),
6531                               (i32 FROUND_CURRENT))>;
6532   let mayLoad = 1 in {
6533     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6534                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6535                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6536                       (OpNode (_.VT _.RC:$src1),
6537                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6538                               (i32 imm:$src3),
6539                               (i32 FROUND_CURRENT))>;
6540     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6541                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6542                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6543                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6544                       (OpNode (_.VT _.RC:$src1),
6545                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6546                               (i32 imm:$src3),
6547                               (i32 FROUND_CURRENT))>, EVEX_B;
6548   }
6549 }
6550
6551 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6552 //                               op(reg_vec2,mem_vec,imm)
6553 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6554                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6555
6556   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6557                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6558                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6559                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6560                                (SrcInfo.VT SrcInfo.RC:$src2),
6561                                (i8 imm:$src3)))>;
6562   let mayLoad = 1 in
6563     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6564                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6565                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6566                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6567                                (SrcInfo.VT (bitconvert
6568                                                   (SrcInfo.LdFrag addr:$src2))),
6569                                (i8 imm:$src3)))>;
6570 }
6571
6572 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6573 //                               op(reg_vec2,mem_vec,imm)
6574 //                               op(reg_vec2,broadcast(eltVt),imm)
6575 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6576                            X86VectorVTInfo _>:
6577   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6578
6579   let mayLoad = 1 in
6580     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6581                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6582                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6583                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6584                       (OpNode (_.VT _.RC:$src1),
6585                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6586                               (i8 imm:$src3))>, EVEX_B;
6587 }
6588
6589 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6590 //                                      op(reg_vec2,mem_scalar,imm)
6591 //all instruction created with FROUND_CURRENT
6592 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6593                                                            X86VectorVTInfo _> {
6594
6595   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6596                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6597                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6598                       (OpNode (_.VT _.RC:$src1),
6599                               (_.VT _.RC:$src2),
6600                               (i32 imm:$src3),
6601                               (i32 FROUND_CURRENT))>;
6602   let mayLoad = 1 in {
6603     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6604                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6605                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6606                       (OpNode (_.VT _.RC:$src1),
6607                               (_.VT (scalar_to_vector
6608                                         (_.ScalarLdFrag addr:$src2))),
6609                               (i32 imm:$src3),
6610                               (i32 FROUND_CURRENT))>;
6611
6612     let isAsmParserOnly = 1 in {
6613       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6614                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6615                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6616                       []>;
6617     }
6618   }
6619 }
6620
6621 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6622 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6623                                              SDNode OpNode, X86VectorVTInfo _>{
6624   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6625                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6626                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6627                       "$src1, $src2,{sae}, $src3",
6628                       (OpNode (_.VT _.RC:$src1),
6629                               (_.VT _.RC:$src2),
6630                               (i32 imm:$src3),
6631                               (i32 FROUND_NO_EXC))>, EVEX_B;
6632 }
6633 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6634 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6635                                              SDNode OpNode, X86VectorVTInfo _> {
6636   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6637                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6638                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6639                       "$src1, $src2,{sae}, $src3",
6640                       (OpNode (_.VT _.RC:$src1),
6641                               (_.VT _.RC:$src2),
6642                               (i32 imm:$src3),
6643                               (i32 FROUND_NO_EXC))>, EVEX_B;
6644 }
6645
6646 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6647             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6648   let Predicates = [prd] in {
6649     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6650                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6651                                   EVEX_V512;
6652
6653   }
6654   let Predicates = [prd, HasVLX] in {
6655     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6656                                   EVEX_V128;
6657     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6658                                   EVEX_V256;
6659   }
6660 }
6661
6662 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6663                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6664   let Predicates = [HasBWI] in {
6665     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6666                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6667   }
6668   let Predicates = [HasBWI, HasVLX] in {
6669     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6670                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6671     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6672                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6673   }
6674 }
6675
6676 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6677                                 bits<8> opc, SDNode OpNode>{
6678   let Predicates = [HasAVX512] in {
6679     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6680   }
6681   let Predicates = [HasAVX512, HasVLX] in {
6682     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6683     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6684   }
6685 }
6686
6687 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6688                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6689   let Predicates = [prd] in {
6690      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6691                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6692   }
6693 }
6694
6695 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6696                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6697   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6698                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6699   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6700                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6701 }
6702
6703 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6704                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6705       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6706 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6707                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6708       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6709
6710 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6711                                                  0x55, X86VFixupimm, HasAVX512>,
6712       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6713 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6714                                                  0x55, X86VFixupimm, HasAVX512>,
6715       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6716
6717 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6718                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6719 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6720                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6721 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6722                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6723
6724
6725 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6726                                                        0x50, X86VRange, HasDQI>,
6727       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6728 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6729                                                        0x50, X86VRange, HasDQI>,
6730       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6731
6732 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6733                                                  0x51, X86VRange, HasDQI>,
6734       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6735 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6736                                                  0x51, X86VRange, HasDQI>,
6737       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6738
6739 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6740                                                  0x57, X86Reduces, HasDQI>,
6741       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6742 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6743                                                  0x57, X86Reduces, HasDQI>,
6744       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6745
6746 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
6747                                                  0x27, X86GetMants, HasAVX512>,
6748       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6749 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
6750                                                  0x27, X86GetMants, HasAVX512>,
6751       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6752
6753 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6754                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6755   let Predicates = [HasAVX512] in {
6756     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6757
6758   }
6759   let Predicates = [HasAVX512, HasVLX] in {
6760      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6761   }
6762 }
6763 let Predicates = [HasAVX512] in {
6764 def : Pat<(v16f32 (ffloor VR512:$src)),
6765           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
6766 def : Pat<(v16f32 (fnearbyint VR512:$src)),
6767           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
6768 def : Pat<(v16f32 (fceil VR512:$src)),
6769           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
6770 def : Pat<(v16f32 (frint VR512:$src)),
6771           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
6772 def : Pat<(v16f32 (ftrunc VR512:$src)),
6773           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
6774
6775 def : Pat<(v8f64 (ffloor VR512:$src)),
6776           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
6777 def : Pat<(v8f64 (fnearbyint VR512:$src)),
6778           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
6779 def : Pat<(v8f64 (fceil VR512:$src)),
6780           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
6781 def : Pat<(v8f64 (frint VR512:$src)),
6782           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
6783 def : Pat<(v8f64 (ftrunc VR512:$src)),
6784           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
6785 }
6786
6787 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6788       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6789 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6790       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6791 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6792       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6793 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6794       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6795
6796 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6797                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6798   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6799                            AVX512AIi8Base, EVEX_4V;
6800   let isCodeGenOnly = 1 in {
6801     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6802                            AVX512AIi8Base, EVEX_4V;
6803   }
6804 }
6805
6806 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6807                                                   EVEX_CD8<32, CD8VF>;
6808 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6809                                                   EVEX_CD8<64, CD8VF>, VEX_W;
6810
6811 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
6812   let Predicates = p in
6813     def NAME#_.VTName#rri:
6814           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
6815               (!cast<Instruction>(NAME#_.ZSuffix#rri)
6816                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
6817 }
6818
6819 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
6820       avx512_vpalign_lowering<_.info512, [HasBWI]>,
6821       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
6822       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
6823
6824 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
6825                                           avx512vl_i8_info, avx512vl_i8_info>,
6826                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
6827                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
6828                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
6829                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
6830                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
6831                 EVEX_CD8<8, CD8VF>;
6832
6833 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
6834                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
6835
6836 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6837                            X86VectorVTInfo _> {
6838   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6839                     (ins _.RC:$src1), OpcodeStr##_.Suffix,
6840                     "$src1", "$src1",
6841                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
6842
6843   let mayLoad = 1 in
6844     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6845                     (ins _.MemOp:$src1), OpcodeStr##_.Suffix,
6846                     "$src1", "$src1",
6847                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
6848               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
6849 }
6850
6851 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
6852                             X86VectorVTInfo _> :
6853            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
6854   let mayLoad = 1 in
6855     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6856                     (ins _.ScalarMemOp:$src1), OpcodeStr##_.Suffix,
6857                     "${src1}"##_.BroadcastStr,
6858                     "${src1}"##_.BroadcastStr,
6859                     (_.VT (OpNode (X86VBroadcast
6860                                       (_.ScalarLdFrag addr:$src1))))>,
6861                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
6862 }
6863
6864 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6865                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6866   let Predicates = [prd] in
6867     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
6868
6869   let Predicates = [prd, HasVLX] in {
6870     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
6871                               EVEX_V256;
6872     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
6873                               EVEX_V128;
6874   }
6875 }
6876
6877 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6878                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6879   let Predicates = [prd] in
6880     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
6881                               EVEX_V512;
6882
6883   let Predicates = [prd, HasVLX] in {
6884     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
6885                                  EVEX_V256;
6886     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
6887                                  EVEX_V128;
6888   }
6889 }
6890
6891 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
6892                                  SDNode OpNode, Predicate prd> {
6893   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr, OpNode, avx512vl_i64_info,
6894                                prd>, VEX_W;
6895   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr, OpNode, avx512vl_i32_info, prd>;
6896 }
6897
6898 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
6899                                  SDNode OpNode, Predicate prd> {
6900   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr, OpNode, avx512vl_i16_info, prd>;
6901   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr, OpNode, avx512vl_i8_info, prd>;
6902 }
6903
6904 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
6905                                   bits<8> opc_d, bits<8> opc_q,
6906                                   string OpcodeStr, SDNode OpNode> {
6907   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
6908                                     HasAVX512>,
6909               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
6910                                     HasBWI>;
6911 }
6912
6913 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
6914
6915 def : Pat<(xor
6916           (bc_v16i32 (v16i1sextv16i32)),
6917           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
6918           (VPABSDZrr VR512:$src)>;
6919 def : Pat<(xor
6920           (bc_v8i64 (v8i1sextv8i64)),
6921           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
6922           (VPABSQZrr VR512:$src)>;
6923
6924 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
6925
6926   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
6927   let isCodeGenOnly = 1 in
6928     defm NAME#_UNDEF : avx512_unary_rm_vl_dq<opc, opc, OpcodeStr,
6929                                              ctlz_zero_undef, prd>;
6930 }
6931
6932 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
6933 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
6934
6935 //===----------------------------------------------------------------------===//
6936 // AVX-512 - Unpack Instructions
6937 //===----------------------------------------------------------------------===//
6938 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
6939 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
6940
6941 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
6942                                        SSE_INTALU_ITINS_P, HasBWI>;
6943 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
6944                                        SSE_INTALU_ITINS_P, HasBWI>;
6945 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
6946                                        SSE_INTALU_ITINS_P, HasBWI>;
6947 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
6948                                        SSE_INTALU_ITINS_P, HasBWI>;
6949
6950 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
6951                                        SSE_INTALU_ITINS_P, HasAVX512>;
6952 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
6953                                        SSE_INTALU_ITINS_P, HasAVX512>;
6954 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
6955                                        SSE_INTALU_ITINS_P, HasAVX512>;
6956 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
6957                                        SSE_INTALU_ITINS_P, HasAVX512>;
6958
6959 //===----------------------------------------------------------------------===//
6960 // AVX-512 - Extract & Insert Integer Instructions
6961 //===----------------------------------------------------------------------===//
6962
6963 multiclass avx512_extract_elt_bw_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
6964                                                             X86VectorVTInfo _> {
6965   let mayStore = 1 in
6966     def mr : AVX512Ii8<opc, MRMDestMem, (outs),
6967                 (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
6968                 OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6969                 [(store (_.EltVT (trunc (assertzext (OpNode (_.VT _.RC:$src1),
6970                                                             imm:$src2)))),
6971                         addr:$dst)]>,
6972                 EVEX, EVEX_CD8<_.EltSize, CD8VT1>;
6973 }
6974
6975 multiclass avx512_extract_elt_b<string OpcodeStr, X86VectorVTInfo _> {
6976   let Predicates = [HasBWI] in {
6977     def rr : AVX512Ii8<0x14, MRMDestReg, (outs GR32orGR64:$dst),
6978                   (ins _.RC:$src1, u8imm:$src2),
6979                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6980                   [(set GR32orGR64:$dst,
6981                         (X86pextrb (_.VT _.RC:$src1), imm:$src2))]>,
6982                   EVEX, TAPD;
6983
6984     defm NAME : avx512_extract_elt_bw_m<0x14, OpcodeStr, X86pextrb, _>, TAPD;
6985   }
6986 }
6987
6988 multiclass avx512_extract_elt_w<string OpcodeStr, X86VectorVTInfo _> {
6989   let Predicates = [HasBWI] in {
6990     def rr : AVX512Ii8<0xC5, MRMSrcReg, (outs GR32orGR64:$dst),
6991                   (ins _.RC:$src1, u8imm:$src2),
6992                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6993                   [(set GR32orGR64:$dst,
6994                         (X86pextrw (_.VT _.RC:$src1), imm:$src2))]>,
6995                   EVEX, PD;
6996
6997     defm NAME : avx512_extract_elt_bw_m<0x15, OpcodeStr, X86pextrw, _>, TAPD;
6998   }
6999 }
7000
7001 multiclass avx512_extract_elt_dq<string OpcodeStr, X86VectorVTInfo _,
7002                                                             RegisterClass GRC> {
7003   let Predicates = [HasDQI] in {
7004     def rr : AVX512Ii8<0x16, MRMDestReg, (outs GRC:$dst),
7005                   (ins _.RC:$src1, u8imm:$src2),
7006                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7007                   [(set GRC:$dst,
7008                       (extractelt (_.VT _.RC:$src1), imm:$src2))]>,
7009                   EVEX, TAPD;
7010
7011     let mayStore = 1 in
7012       def mr : AVX512Ii8<0x16, MRMDestMem, (outs),
7013                   (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7014                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7015                   [(store (extractelt (_.VT _.RC:$src1),
7016                                       imm:$src2),addr:$dst)]>,
7017                   EVEX, EVEX_CD8<_.EltSize, CD8VT1>, TAPD;
7018   }
7019 }
7020
7021 defm VPEXTRBZ : avx512_extract_elt_b<"vpextrb", v16i8x_info>;
7022 defm VPEXTRWZ : avx512_extract_elt_w<"vpextrw", v8i16x_info>;
7023 defm VPEXTRDZ : avx512_extract_elt_dq<"vpextrd", v4i32x_info, GR32>;
7024 defm VPEXTRQZ : avx512_extract_elt_dq<"vpextrq", v2i64x_info, GR64>, VEX_W;
7025
7026 multiclass avx512_insert_elt_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7027                                             X86VectorVTInfo _, PatFrag LdFrag> {
7028   def rm : AVX512Ii8<opc, MRMSrcMem, (outs _.RC:$dst),
7029       (ins _.RC:$src1,  _.ScalarMemOp:$src2, u8imm:$src3),
7030       OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7031       [(set _.RC:$dst,
7032           (_.VT (OpNode _.RC:$src1, (LdFrag addr:$src2), imm:$src3)))]>,
7033       EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
7034 }
7035
7036 multiclass avx512_insert_elt_bw<bits<8> opc, string OpcodeStr, SDNode OpNode,
7037                                             X86VectorVTInfo _, PatFrag LdFrag> {
7038   let Predicates = [HasBWI] in {
7039     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7040         (ins _.RC:$src1, GR32orGR64:$src2, u8imm:$src3),
7041         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7042         [(set _.RC:$dst,
7043             (OpNode _.RC:$src1, GR32orGR64:$src2, imm:$src3))]>, EVEX_4V;
7044
7045     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, OpNode, _, LdFrag>;
7046   }
7047 }
7048
7049 multiclass avx512_insert_elt_dq<bits<8> opc, string OpcodeStr,
7050                                          X86VectorVTInfo _, RegisterClass GRC> {
7051   let Predicates = [HasDQI] in {
7052     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7053         (ins _.RC:$src1, GRC:$src2, u8imm:$src3),
7054         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7055         [(set _.RC:$dst,
7056             (_.VT (insertelt _.RC:$src1, GRC:$src2, imm:$src3)))]>,
7057         EVEX_4V, TAPD;
7058
7059     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, insertelt, _,
7060                                     _.ScalarLdFrag>, TAPD;
7061   }
7062 }
7063
7064 defm VPINSRBZ : avx512_insert_elt_bw<0x20, "vpinsrb", X86pinsrb, v16i8x_info,
7065                                      extloadi8>, TAPD;
7066 defm VPINSRWZ : avx512_insert_elt_bw<0xC4, "vpinsrw", X86pinsrw, v8i16x_info,
7067                                      extloadi16>, PD;
7068 defm VPINSRDZ : avx512_insert_elt_dq<0x22, "vpinsrd", v4i32x_info, GR32>;
7069 defm VPINSRQZ : avx512_insert_elt_dq<0x22, "vpinsrq", v2i64x_info, GR64>, VEX_W;
7070 //===----------------------------------------------------------------------===//
7071 // VSHUFPS - VSHUFPD Operations
7072 //===----------------------------------------------------------------------===//
7073 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7074                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7075   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
7076                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
7077                                    AVX512AIi8Base, EVEX_4V;
7078   let isCodeGenOnly = 1 in {
7079     defm NAME#_I: avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0xC6, X86Shufp>,
7080                                    EVEX_CD8<VTInfo_I.info512.EltSize, CD8VF>,
7081                                    AVX512AIi8Base, EVEX_4V;
7082   }
7083 }
7084
7085 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
7086 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
7087 //===----------------------------------------------------------------------===//
7088 // AVX-512 - Byte shift Left/Right
7089 //===----------------------------------------------------------------------===//
7090
7091 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
7092                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
7093   def rr : AVX512<opc, MRMr,
7094              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
7095              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7096              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
7097   let mayLoad = 1 in
7098     def rm : AVX512<opc, MRMm,
7099              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
7100              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7101              [(set _.RC:$dst,(_.VT (OpNode
7102                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
7103 }
7104
7105 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
7106                                  Format MRMm, string OpcodeStr, Predicate prd>{
7107   let Predicates = [prd] in
7108     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7109                                     OpcodeStr, v8i64_info>, EVEX_V512;
7110   let Predicates = [prd, HasVLX] in {
7111     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7112                                     OpcodeStr, v4i64x_info>, EVEX_V256;
7113     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7114                                     OpcodeStr, v2i64x_info>, EVEX_V128;
7115   }
7116 }
7117 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
7118                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7119 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
7120                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7121
7122
7123 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
7124                                 string OpcodeStr, X86VectorVTInfo _src>{
7125   def rr : AVX512BI<opc, MRMSrcReg,
7126              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
7127              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7128              [(set _src.RC:$dst,(_src.VT
7129                                 (OpNode _src.RC:$src1, _src.RC:$src2)))]>;
7130   let mayLoad = 1 in
7131     def rm : AVX512BI<opc, MRMSrcMem,
7132              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
7133              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7134              [(set _src.RC:$dst,(_src.VT
7135                                 (OpNode _src.RC:$src1,
7136                                 (_src.VT (bitconvert
7137                                           (_src.LdFrag addr:$src2))))))]>;
7138 }
7139
7140 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
7141                                     string OpcodeStr, Predicate prd> {
7142   let Predicates = [prd] in
7143     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v64i8_info>,
7144                                     EVEX_V512;
7145   let Predicates = [prd, HasVLX] in {
7146     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v32i8x_info>,
7147                                     EVEX_V256;
7148     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v16i8x_info>,
7149                                     EVEX_V128;
7150   }
7151 }
7152
7153 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
7154                                        HasBWI>, EVEX_4V;
7155
7156 multiclass avx512_ternlog<bits<8> opc, string OpcodeStr, SDNode OpNode,
7157                                                             X86VectorVTInfo _>{
7158   let Constraints = "$src1 = $dst" in {
7159   defm rri : AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
7160                       (ins _.RC:$src2, _.RC:$src3, u8imm:$src4),
7161                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7162                       (OpNode (_.VT _.RC:$src1),
7163                               (_.VT _.RC:$src2),
7164                               (_.VT _.RC:$src3),
7165                               (i8 imm:$src4))>, AVX512AIi8Base, EVEX_4V;
7166   let mayLoad = 1 in {
7167     defm rmi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7168                       (ins _.RC:$src2, _.MemOp:$src3, u8imm:$src4),
7169                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7170                       (OpNode (_.VT _.RC:$src1),
7171                               (_.VT _.RC:$src2),
7172                               (_.VT (bitconvert (_.LdFrag addr:$src3))),
7173                               (i8 imm:$src4))>,
7174                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7175     defm rmbi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7176                       (ins _.RC:$src2, _.ScalarMemOp:$src3, u8imm:$src4),
7177                       OpcodeStr, "$src4, ${src3}"##_.BroadcastStr##", $src2",
7178                       "$src2, ${src3}"##_.BroadcastStr##", $src4",
7179                       (OpNode (_.VT _.RC:$src1),
7180                               (_.VT _.RC:$src2),
7181                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
7182                               (i8 imm:$src4))>, EVEX_B,
7183                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7184   }
7185   }// Constraints = "$src1 = $dst"
7186 }
7187
7188 multiclass avx512_common_ternlog<string OpcodeStr, AVX512VLVectorVTInfo _>{
7189   let Predicates = [HasAVX512] in
7190     defm Z    : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info512>, EVEX_V512;
7191   let Predicates = [HasAVX512, HasVLX] in {
7192     defm Z128 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info128>, EVEX_V128;
7193     defm Z256 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info256>, EVEX_V256;
7194   }
7195 }
7196
7197 defm VPTERNLOGD : avx512_common_ternlog<"vpternlogd", avx512vl_i32_info>;
7198 defm VPTERNLOGQ : avx512_common_ternlog<"vpternlogq", avx512vl_i64_info>, VEX_W;
7199