lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst , "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 280                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 281                                      string AttSrcAsm, string IntelSrcAsm,
 282                                      dag RHS> :
 283    AVX512_maskable_common<O, F, _, Outs,
 284                           !con((ins _.RC:$src1), NonTiedIns),
 285                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 286                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 288                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 289
 290 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 291                                   dag Outs, dag Ins,
 292                                   string OpcodeStr,
 293                                   string AttSrcAsm, string IntelSrcAsm,
 294                                   list<dag> Pattern> :
 295    AVX512_maskable_custom<O, F, Outs, Ins,
 296                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 297                           !con((ins _.KRCWM:$mask), Ins),
 298                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 299                           "$src0 = $dst">;
 300
 301
 302 // Instruction with mask that puts result in mask register,
 303 // like "compare" and "vptest"
 304 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 305                                   dag Outs,
 306                                   dag Ins, dag MaskingIns,
 307                                   string OpcodeStr,
 308                                   string AttSrcAsm, string IntelSrcAsm,
 309                                   list<dag> Pattern,
 310                                   list<dag> MaskingPattern,
 311                                   string Round = "",
 312                                   InstrItinClass itin = NoItinerary> {
 313     def NAME: AVX512<O, F, Outs, Ins,
 314                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 315                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 316                        Pattern, itin>;
 317
 318     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 319                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 320                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 321                        MaskingPattern, itin>, EVEX_K;
 322 }
 323
 324 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 325                                   dag Outs,
 326                                   dag Ins, dag MaskingIns,
 327                                   string OpcodeStr,
 328                                   string AttSrcAsm, string IntelSrcAsm,
 329                                   dag RHS, dag MaskingRHS,
 330                                   string Round = "",
 331                                   InstrItinClass itin = NoItinerary> :
 332   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 333                          AttSrcAsm, IntelSrcAsm,
 334                          [(set _.KRC:$dst, RHS)],
 335                          [(set _.KRC:$dst, MaskingRHS)],
 336                          Round, NoItinerary>;
 337
 338 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 339                            dag Outs, dag Ins, string OpcodeStr,
 340                            string AttSrcAsm, string IntelSrcAsm,
 341                            dag RHS, string Round = "",
 342                            InstrItinClass itin = NoItinerary> :
 343    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 344                           !con((ins _.KRCWM:$mask), Ins),
 345                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 346                           (and _.KRCWM:$mask, RHS),
 347                           Round, itin>;
 348
 349 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 350                            dag Outs, dag Ins, string OpcodeStr,
 351                            string AttSrcAsm, string IntelSrcAsm> :
 352    AVX512_maskable_custom_cmp<O, F, Outs,
 353                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 354                              AttSrcAsm, IntelSrcAsm,
 355                              [],[],"", NoItinerary>;
 356
 357 // Bitcasts between 512-bit vector types. Return the original type since
 358 // no instruction is needed for the conversion
 359 let Predicates = [HasAVX512] in {
 360   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 363   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 364   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 368   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 369   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 374   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 379   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 384   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 385   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 389   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 390   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 391
 392   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 396   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 401   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 406   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 411   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 416   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 420   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 421   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 422
 423 // Bitcasts between 256-bit vector types. Return the original type since
 424 // no instruction is needed for the conversion
 425   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 429   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 433   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 434   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 438   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 439   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 443   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 444   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 449   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 454   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 455 }
 456
 457 //
 458 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 459 //
 460
 461 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 462     isPseudo = 1, Predicates = [HasAVX512] in {
 463 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 464                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 465 }
 466
 467 let Predicates = [HasAVX512] in {
 468 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 469 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 470 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 471 }
 472
 473 //===----------------------------------------------------------------------===//
 474 // AVX-512 - VECTOR INSERT
 475 //
 476 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 477                                                        PatFrag vinsert_insert> {
 478   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 479     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 480                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 481                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 482                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 483                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 484                                          (From.VT From.RC:$src2),
 485                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 486
 487   let mayLoad = 1 in
 488     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 489                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 490                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 491                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 492                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 493                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 494                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 495                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 496   }
 497 }
 498
 499 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 500                        X86VectorVTInfo To, PatFrag vinsert_insert,
 501                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 502   let Predicates = p in {
 503     def : Pat<(vinsert_insert:$ins
 504                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 505               (To.VT (!cast<Instruction>(InstrStr#"rr")
 506                      To.RC:$src1, From.RC:$src2,
 507                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 508
 509     def : Pat<(vinsert_insert:$ins
 510                   (To.VT To.RC:$src1),
 511                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 512                   (iPTR imm)),
 513               (To.VT (!cast<Instruction>(InstrStr#"rm")
 514                   To.RC:$src1, addr:$src2,
 515                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 516   }
 517 }
 518
 519 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 520                             ValueType EltVT64, int Opcode256> {
 521
 522   let Predicates = [HasVLX] in
 523     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 524                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 525                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 526                                  vinsert128_insert>, EVEX_V256;
 527
 528   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 529                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 530                                  X86VectorVTInfo<16, EltVT32, VR512>,
 531                                  vinsert128_insert>, EVEX_V512;
 532
 533   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 534                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 535                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 536                                  vinsert256_insert>, VEX_W, EVEX_V512;
 537
 538   let Predicates = [HasVLX, HasDQI] in
 539     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 540                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 541                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 542                                    vinsert128_insert>, VEX_W, EVEX_V256;
 543
 544   let Predicates = [HasDQI] in {
 545     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 546                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 547                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 548                                  vinsert128_insert>, VEX_W, EVEX_V512;
 549
 550     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 551                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 552                                    X86VectorVTInfo<16, EltVT32, VR512>,
 553                                    vinsert256_insert>, EVEX_V512;
 554   }
 555 }
 556
 557 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 558 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 559
 560 // Codegen pattern with the alternative types,
 561 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 562 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 563               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 564 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 565               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 566
 567 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 568               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 569 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 570               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 571
 572 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 573               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 574 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 575               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 576
 577 // Codegen pattern with the alternative types insert VEC128 into VEC256
 578 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 582 // Codegen pattern with the alternative types insert VEC128 into VEC512
 583 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 586                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 587 // Codegen pattern with the alternative types insert VEC256 into VEC512
 588 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 592
 593 // vinsertps - insert f32 to XMM
 594 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 595       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 596       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 597       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 598       EVEX_4V;
 599 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 600       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 601       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 602       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 603                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 604                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 605
 606 //===----------------------------------------------------------------------===//
 607 // AVX-512 VECTOR EXTRACT
 608 //---
 609
 610 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 611                                                      X86VectorVTInfo To> {
 612   // A subvector extract from the first vector position is
 613   // a subregister copy that needs no instruction.
 614   def NAME # To.NumElts:
 615       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 616           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 617 }
 618
 619 multiclass vextract_for_size<int Opcode,
 620                                     X86VectorVTInfo From, X86VectorVTInfo To,
 621                                     PatFrag vextract_extract> :
 622   vextract_for_size_first_position_lowering<From, To> {
 623
 624   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 625     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 626     // vextract_extract), we interesting only in patterns without mask,
 627     // intrinsics pattern match generated bellow.
 628     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 629                 (ins From.RC:$src1, i32u8imm:$idx),
 630                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 631                 "$idx, $src1", "$src1, $idx",
 632                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 633                                                          (iPTR imm)))]>,
 634               AVX512AIi8Base, EVEX;
 635     let mayStore = 1 in {
 636       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 637                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 638                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 639                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 640                       []>, EVEX;
 641
 642       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 643                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 644                                           From.RC:$src1, i32u8imm:$src2),
 645                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 646                             "\t{$src2, $src1, $dst {${mask}}|"
 647                             "$dst {${mask}}, $src1, $src2}",
 648                       []>, EVEX_K, EVEX;
 649     }//mayStore = 1
 650   }
 651
 652   // Intrinsic call with masking.
 653   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 654                               "x" # To.NumElts # "_" # From.Size)
 655                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 656             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 657                                 From.ZSuffix # "rrk")
 658                 To.RC:$src0,
 659                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 660                 From.RC:$src1, imm:$idx)>;
 661
 662   // Intrinsic call with zero-masking.
 663   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 664                               "x" # To.NumElts # "_" # From.Size)
 665                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 666             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 667                                 From.ZSuffix # "rrkz")
 668                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 669                 From.RC:$src1, imm:$idx)>;
 670
 671   // Intrinsic call without masking.
 672   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 673                               "x" # To.NumElts # "_" # From.Size)
 674                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 675             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 676                                 From.ZSuffix # "rr")
 677                 From.RC:$src1, imm:$idx)>;
 678 }
 679
 680 // Codegen pattern for the alternative types
 681 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 682                 X86VectorVTInfo To, PatFrag vextract_extract,
 683                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
 684   vextract_for_size_first_position_lowering<From, To> {
 685
 686   let Predicates = p in
 687      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
 688                (To.VT (!cast<Instruction>(InstrStr#"rr")
 689                           From.RC:$src1,
 690                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 691 }
 692
 693 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 694                                              ValueType EltVT64, int Opcode256> {
 695   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
 696                                  X86VectorVTInfo<16, EltVT32, VR512>,
 697                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 698                                  vextract128_extract>,
 699                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 700   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
 701                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 702                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 703                                  vextract256_extract>,
 704                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 705   let Predicates = [HasVLX] in
 706     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
 707                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 708                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 709                                  vextract128_extract>,
 710                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 711   let Predicates = [HasVLX, HasDQI] in
 712     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 713                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 714                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 715                                  vextract128_extract>,
 716                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 717   let Predicates = [HasDQI] in {
 718     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 719                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 720                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 721                                  vextract128_extract>,
 722                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 723     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 724                                  X86VectorVTInfo<16, EltVT32, VR512>,
 725                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 726                                  vextract256_extract>,
 727                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 728   }
 729 }
 730
 731 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 732 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 733
 734 // extract_subvector codegen patterns with the alternative types.
 735 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 736 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
 737           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 738 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
 739           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 740
 741 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
 742           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 743 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
 744           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 745
 746 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
 747           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 748 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
 749           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 750
 751 // Codegen pattern with the alternative types extract VEC128 from VEC512
 752 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
 753                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 754 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
 755                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 756 // Codegen pattern with the alternative types extract VEC256 from VEC512
 757 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
 758                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 759 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
 760                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 761
 762 // A 128-bit subvector insert to the first 512-bit vector position
 763 // is a subregister copy that needs no instruction.
 764 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 765           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 766           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 767           sub_ymm)>;
 768 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 769           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 770           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 771           sub_ymm)>;
 772 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 774           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 775           sub_ymm)>;
 776 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 777           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 778           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 779           sub_ymm)>;
 780
 781 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 782           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 783 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 784           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 785 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 786           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 787 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 788           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 789 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
 790           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 791 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
 792           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 793
 794 // vextractps - extract 32 bits from XMM
 795 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 796       (ins VR128X:$src1, u8imm:$src2),
 797       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 798       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 799       EVEX;
 800
 801 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 802       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 803       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 804       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 805                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 806
 807 //===---------------------------------------------------------------------===//
 808 // AVX-512 BROADCAST
 809 //---
 810
 811 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
 812                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
 813
 814   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
 815                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
 816                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
 817                    T8PD, EVEX;
 818   let mayLoad = 1 in
 819     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
 820                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
 821                      (DestInfo.VT (X86VBroadcast
 822                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
 823                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
 824 }
 825
 826 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
 827                                                        AVX512VLVectorVTInfo _> {
 828   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 829                              EVEX_V512;
 830
 831   let Predicates = [HasVLX] in {
 832     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 833                              EVEX_V256;
 834   }
 835 }
 836
 837 let ExeDomain = SSEPackedSingle in {
 838   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
 839                                          avx512vl_f32_info>;
 840    let Predicates = [HasVLX] in {
 841      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
 842                                          v4f32x_info, v4f32x_info>, EVEX_V128;
 843    }
 844 }
 845
 846 let ExeDomain = SSEPackedDouble in {
 847   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
 848                                          avx512vl_f64_info>, VEX_W;
 849 }
 850
 851 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 852 // Later, we can canonize broadcast instructions before ISel phase and
 853 // eliminate additional patterns on ISel.
 854 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 855 // representations of source
 856 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 857                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 858                                 RegisterClass SrcRC_s> {
 859   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 860             (!cast<Instruction>(InstName##"r")
 861               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 862
 863   let AddedComplexity = 30 in {
 864     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 865                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 866               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 867                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 868
 869     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 870                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 871               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 872                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 873   }
 874 }
 875
 876 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 877                             VR128X, FR32X>;
 878 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 879                             VR128X, FR64X>;
 880
 881 let Predicates = [HasVLX] in {
 882   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 883                               v8f32x_info, VR128X, FR32X>;
 884   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 885                               v4f32x_info, VR128X, FR32X>;
 886   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 887                               v4f64x_info, VR128X, FR64X>;
 888 }
 889
 890 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 891           (VBROADCASTSSZm addr:$src)>;
 892 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 893           (VBROADCASTSDZm addr:$src)>;
 894
 895 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 896           (VBROADCASTSSZm addr:$src)>;
 897 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 898           (VBROADCASTSDZm addr:$src)>;
 899
 900 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 901                                     RegisterClass SrcRC> {
 902   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 903                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 904                            "$src", "$src", []>, T8PD, EVEX;
 905 }
 906
 907 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 908                                        RegisterClass SrcRC, Predicate prd> {
 909   let Predicates = [prd] in
 910     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 911   let Predicates = [prd, HasVLX] in {
 912     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 913     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 914   }
 915 }
 916
 917 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 918                                                  HasBWI>;
 919 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 920                                                  HasBWI>;
 921 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 922                                                  HasAVX512>;
 923 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 924                                                  HasAVX512>, VEX_W;
 925
 926 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 927            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 928
 929 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 930            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 931
 932 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 933         (VPBROADCASTDrZr GR32:$src)>;
 934 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 935         (VPBROADCASTQrZr GR64:$src)>;
 936
 937 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 938         (VPBROADCASTDrZr GR32:$src)>;
 939 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 940         (VPBROADCASTQrZr GR64:$src)>;
 941
 942 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 943                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 944           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 945 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 946                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 947           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 948
 949 // Provide aliases for broadcast from the same register class that
 950 // automatically does the extract.
 951 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
 952                                             X86VectorVTInfo SrcInfo> {
 953   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
 954             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
 955                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
 956 }
 957
 958 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
 959                                         AVX512VLVectorVTInfo _, Predicate prd> {
 960   let Predicates = [prd] in {
 961     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 962                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
 963                                   EVEX_V512;
 964     // Defined separately to avoid redefinition.
 965     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
 966   }
 967   let Predicates = [prd, HasVLX] in {
 968     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 969                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
 970                                  EVEX_V256;
 971     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
 972                                  EVEX_V128;
 973   }
 974 }
 975
 976 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
 977                                            avx512vl_i8_info, HasBWI>;
 978 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
 979                                            avx512vl_i16_info, HasBWI>;
 980 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
 981                                            avx512vl_i32_info, HasAVX512>;
 982 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
 983                                            avx512vl_i64_info, HasAVX512>, VEX_W;
 984
 985 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 986                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 987   let mayLoad = 1 in {
 988   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 989                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 990                   [(set _Dst.RC:$dst,
 991                     (_Dst.VT (X86SubVBroadcast
 992                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 993   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 994                                                          _Src.MemOp:$src),
 995                   !strconcat(OpcodeStr,
 996                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 997                   []>, EVEX, EVEX_K;
 998   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 999                                                          _Src.MemOp:$src),
1000                   !strconcat(OpcodeStr,
1001                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
1002                   []>, EVEX, EVEX_KZ;
1003   }
1004 }
1005
1006 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1007                        v16i32_info, v4i32x_info>,
1008                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1009 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1010                        v16f32_info, v4f32x_info>,
1011                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1012 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1013                        v8i64_info, v4i64x_info>, VEX_W,
1014                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1015 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1016                        v8f64_info, v4f64x_info>, VEX_W,
1017                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1018
1019 let Predicates = [HasVLX] in {
1020 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1021                            v8i32x_info, v4i32x_info>,
1022                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1023 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1024                            v8f32x_info, v4f32x_info>,
1025                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1026 }
1027 let Predicates = [HasVLX, HasDQI] in {
1028 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1029                            v4i64x_info, v2i64x_info>, VEX_W,
1030                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1031 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1032                            v4f64x_info, v2f64x_info>, VEX_W,
1033                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1034 }
1035 let Predicates = [HasDQI] in {
1036 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1037                        v8i64_info, v2i64x_info>, VEX_W,
1038                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1039 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1040                        v16i32_info, v8i32x_info>,
1041                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1042 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1043                        v8f64_info, v2f64x_info>, VEX_W,
1044                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1045 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1046                        v16f32_info, v8f32x_info>,
1047                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1048 }
1049
1050 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1051                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1052                                  SDNode OpNode = X86SubVBroadcast> {
1053
1054   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1055                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1056                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1057                    T8PD, EVEX;
1058   let mayLoad = 1 in
1059     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1060                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1061                    (_Dst.VT (OpNode
1062                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1063                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1064 }
1065
1066 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1067                              AVX512VLVectorVTInfo _> {
1068   let Predicates = [HasDQI] in
1069     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1070                                   EVEX_V512;
1071   let Predicates = [HasDQI, HasVLX] in
1072     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1073                                   EVEX_V256;
1074 }
1075
1076 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1077                                                        AVX512VLVectorVTInfo _> :
1078   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1079
1080   let Predicates = [HasDQI, HasVLX] in
1081     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1082                                       X86SubV32x2Broadcast>, EVEX_V128;
1083 }
1084
1085 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1086                                            avx512vl_i32_info>;
1087 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1088                                            avx512vl_f32_info>;
1089
1090 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1091           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1092 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1093           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1094
1095 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1096           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1097 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1098           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1099
1100 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1101           (VBROADCASTSSZr VR128X:$src)>;
1102 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1103           (VBROADCASTSDZr VR128X:$src)>;
1104
1105 // Provide fallback in case the load node that is used in the patterns above
1106 // is used by additional users, which prevents the pattern selection.
1107 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1108           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1109 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1110           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1111
1112
1113 //===----------------------------------------------------------------------===//
1114 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1115 //---
1116 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1117                                   X86VectorVTInfo _, RegisterClass KRC> {
1118   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1119                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1120                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1121 }
1122
1123 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1124                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1125   let Predicates = [HasCDI] in
1126     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1127   let Predicates = [HasCDI, HasVLX] in {
1128     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1129     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1130   }
1131 }
1132
1133 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1134                                                avx512vl_i32_info, VK16>;
1135 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1136                                                avx512vl_i64_info, VK8>, VEX_W;
1137
1138 //===----------------------------------------------------------------------===//
1139 // -- VPERM2I - 3 source operands form --
1140 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1141                             SDNode OpNode, X86VectorVTInfo _> {
1142 let Constraints = "$src1 = $dst" in {
1143   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1144           (ins _.RC:$src2, _.RC:$src3),
1145           OpcodeStr, "$src3, $src2", "$src2, $src3",
1146           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1147          AVX5128IBase;
1148
1149   let mayLoad = 1 in
1150   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1151             (ins _.RC:$src2, _.MemOp:$src3),
1152             OpcodeStr, "$src3, $src2", "$src2, $src3",
1153             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1154                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1155             EVEX_4V, AVX5128IBase;
1156   }
1157 }
1158 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1159                                SDNode OpNode, X86VectorVTInfo _> {
1160   let mayLoad = 1, Constraints = "$src1 = $dst" in
1161   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1162               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1163               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1164               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1165               (_.VT (OpNode _.RC:$src1,
1166                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1167               AVX5128IBase, EVEX_4V, EVEX_B;
1168 }
1169
1170 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1171                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1172   defm NAME: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info512>,
1173             avx512_perm_i_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1174   let Predicates = [HasVLX] in {
1175   defm NAME#128: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info128>,
1176                  avx512_perm_i_mb<opc, OpcodeStr, OpNode, VTInfo.info128>, EVEX_V128;
1177   defm NAME#256: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info256>,
1178                  avx512_perm_i_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,  EVEX_V256;
1179   }
1180 }
1181
1182 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1183                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1184   let Predicates = [HasBWI] in
1185   defm NAME: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1186   let Predicates = [HasBWI, HasVLX] in {
1187   defm NAME#128: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info128>, EVEX_V128;
1188   defm NAME#256: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info256>,  EVEX_V256;
1189   }
1190 }
1191
1192 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d", X86VPermi2X,
1193                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1194 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q", X86VPermi2X,
1195                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1196 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w", X86VPermi2X,
1197                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1198 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps", X86VPermi2X,
1199                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1200 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd", X86VPermi2X,
1201                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1202
1203 // VPERMT
1204 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1205                             SDNode OpNode, X86VectorVTInfo _,
1206                             X86VectorVTInfo IdxVT> {
1207 let Constraints = "$src1 = $dst" in {
1208   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1209           (ins IdxVT.RC:$src2, _.RC:$src3),
1210           OpcodeStr, "$src3, $src2", "$src2, $src3",
1211           (_.VT (OpNode _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1212          AVX5128IBase;
1213
1214   let mayLoad = 1 in
1215   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1216             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1217             OpcodeStr, "$src3, $src2", "$src2, $src3",
1218             (_.VT (OpNode _.RC:$src1, IdxVT.RC:$src2,
1219                    (bitconvert (_.LdFrag addr:$src3))))>,
1220             EVEX_4V, AVX5128IBase;
1221   }
1222 }
1223 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1224                                SDNode OpNode, X86VectorVTInfo _,
1225                                X86VectorVTInfo IdxVT> {
1226   let mayLoad = 1, Constraints = "$src1 = $dst" in
1227   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1228               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1229               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1230               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1231               (_.VT (OpNode _.RC:$src1,
1232                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1233               AVX5128IBase, EVEX_4V, EVEX_B;
1234 }
1235
1236 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1237                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1238                                    AVX512VLVectorVTInfo ShuffleMask> {
1239   defm NAME: avx512_perm_t<opc, OpcodeStr, OpNode, VTInfo.info512,
1240                               ShuffleMask.info512>,
1241             avx512_perm_t_mb<opc, OpcodeStr, OpNode, VTInfo.info512,
1242                               ShuffleMask.info512>, EVEX_V512;
1243   let Predicates = [HasVLX] in {
1244   defm NAME#128: avx512_perm_t<opc, OpcodeStr, OpNode, VTInfo.info128,
1245                               ShuffleMask.info128>,
1246                  avx512_perm_t_mb<opc, OpcodeStr, OpNode, VTInfo.info128,
1247                               ShuffleMask.info128>, EVEX_V128;
1248   defm NAME#256: avx512_perm_t<opc, OpcodeStr, OpNode, VTInfo.info256,
1249                               ShuffleMask.info256>,
1250                  avx512_perm_t_mb<opc, OpcodeStr, OpNode, VTInfo.info256,
1251                               ShuffleMask.info256>,  EVEX_V256;
1252   }
1253 }
1254
1255 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1256                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1257                                    AVX512VLVectorVTInfo Idx> {
1258   let Predicates = [HasBWI] in
1259   defm NAME: avx512_perm_t<opc, OpcodeStr, OpNode, VTInfo.info512,
1260                               Idx.info512>, EVEX_V512;
1261   let Predicates = [HasBWI, HasVLX] in {
1262   defm NAME#128: avx512_perm_t<opc, OpcodeStr, OpNode, VTInfo.info128,
1263                               Idx.info128>, EVEX_V128;
1264   defm NAME#256: avx512_perm_t<opc, OpcodeStr, OpNode, VTInfo.info256,
1265                               Idx.info256>,  EVEX_V256;
1266   }
1267 }
1268
1269 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d", X86VPermt2Int,
1270                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1271 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q", X86VPermt2Int,
1272                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1273 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w", X86VPermt2Int,
1274                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1275 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps", X86VPermt2Fp,
1276                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1277 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd", X86VPermt2Fp,
1278                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1279
1280 //===----------------------------------------------------------------------===//
1281 // AVX-512 - BLEND using mask
1282 //
1283 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1284   let ExeDomain = _.ExeDomain in {
1285   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1286              (ins _.RC:$src1, _.RC:$src2),
1287              !strconcat(OpcodeStr,
1288              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1289              []>, EVEX_4V;
1290   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1291              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1292              !strconcat(OpcodeStr,
1293              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1294              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1295                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1296   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1297              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1298              !strconcat(OpcodeStr,
1299              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1300              []>, EVEX_4V, EVEX_KZ;
1301   let mayLoad = 1 in {
1302   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1303              (ins _.RC:$src1, _.MemOp:$src2),
1304              !strconcat(OpcodeStr,
1305              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1306              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1307   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1308              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1309              !strconcat(OpcodeStr,
1310              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1311              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1312               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1313               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1314   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1315              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1316              !strconcat(OpcodeStr,
1317              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1318              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1319   }
1320   }
1321 }
1322 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1323
1324   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1325       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1326        !strconcat(OpcodeStr,
1327             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1328             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1329       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1330                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1331       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1332
1333   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1334       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1335        !strconcat(OpcodeStr,
1336             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1337             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1338       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1339
1340 }
1341
1342 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1343                                  AVX512VLVectorVTInfo VTInfo> {
1344   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1345            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1346
1347   let Predicates = [HasVLX] in {
1348     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1349                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1350     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1351                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1352   }
1353 }
1354
1355 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1356                          AVX512VLVectorVTInfo VTInfo> {
1357   let Predicates = [HasBWI] in
1358     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1359
1360   let Predicates = [HasBWI, HasVLX] in {
1361     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1362     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1363   }
1364 }
1365
1366
1367 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1368 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1369 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1370 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1371 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1372 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1373
1374
1375 let Predicates = [HasAVX512] in {
1376 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1377                             (v8f32 VR256X:$src2))),
1378             (EXTRACT_SUBREG
1379               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1380             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1381             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1382
1383 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1384                             (v8i32 VR256X:$src2))),
1385             (EXTRACT_SUBREG
1386                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1387             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1388             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1389 }
1390 //===----------------------------------------------------------------------===//
1391 // Compare Instructions
1392 //===----------------------------------------------------------------------===//
1393
1394 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1395
1396 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1397
1398   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1399                       (outs _.KRC:$dst),
1400                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1401                       "vcmp${cc}"#_.Suffix,
1402                       "$src2, $src1", "$src1, $src2",
1403                       (OpNode (_.VT _.RC:$src1),
1404                               (_.VT _.RC:$src2),
1405                               imm:$cc)>, EVEX_4V;
1406   let mayLoad = 1 in
1407     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1408                       (outs _.KRC:$dst),
1409                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1410                       "vcmp${cc}"#_.Suffix,
1411                       "$src2, $src1", "$src1, $src2",
1412                       (OpNode (_.VT _.RC:$src1),
1413                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1414                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1415
1416   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1417                      (outs _.KRC:$dst),
1418                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1419                      "vcmp${cc}"#_.Suffix,
1420                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1421                      (OpNodeRnd (_.VT _.RC:$src1),
1422                                 (_.VT _.RC:$src2),
1423                                 imm:$cc,
1424                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1425   // Accept explicit immediate argument form instead of comparison code.
1426   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1427     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1428                         (outs VK1:$dst),
1429                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1430                         "vcmp"#_.Suffix,
1431                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1432     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1433                         (outs _.KRC:$dst),
1434                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1435                         "vcmp"#_.Suffix,
1436                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1437                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1438
1439     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1440                        (outs _.KRC:$dst),
1441                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1442                        "vcmp"#_.Suffix,
1443                        "$cc,{sae}, $src2, $src1","$src1, $src2,{sae}, $cc">,
1444                        EVEX_4V, EVEX_B;
1445   }// let isAsmParserOnly = 1, hasSideEffects = 0
1446
1447   let isCodeGenOnly = 1 in {
1448     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1449                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1450                 !strconcat("vcmp${cc}", _.Suffix,
1451                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1452                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1453                                           _.FRC:$src2,
1454                                           imm:$cc))],
1455                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1456     let mayLoad = 1 in
1457       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1458                 (outs _.KRC:$dst),
1459                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1460                 !strconcat("vcmp${cc}", _.Suffix,
1461                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1462                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1463                                           (_.ScalarLdFrag addr:$src2),
1464                                           imm:$cc))],
1465                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1466   }
1467 }
1468
1469 let Predicates = [HasAVX512] in {
1470   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1471                                    AVX512XSIi8Base;
1472   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1473                                    AVX512XDIi8Base, VEX_W;
1474 }
1475
1476 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1477               X86VectorVTInfo _> {
1478   def rr : AVX512BI<opc, MRMSrcReg,
1479              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1480              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1481              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1482              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1483   let mayLoad = 1 in
1484   def rm : AVX512BI<opc, MRMSrcMem,
1485              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1486              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1487              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1488                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1489              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1490   def rrk : AVX512BI<opc, MRMSrcReg,
1491               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1492               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1493                           "$dst {${mask}}, $src1, $src2}"),
1494               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1495                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1496               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1497   let mayLoad = 1 in
1498   def rmk : AVX512BI<opc, MRMSrcMem,
1499               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1500               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1501                           "$dst {${mask}}, $src1, $src2}"),
1502               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1503                                    (OpNode (_.VT _.RC:$src1),
1504                                        (_.VT (bitconvert
1505                                               (_.LdFrag addr:$src2))))))],
1506               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1507 }
1508
1509 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1510               X86VectorVTInfo _> :
1511            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1512   let mayLoad = 1 in {
1513   def rmb : AVX512BI<opc, MRMSrcMem,
1514               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1515               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1516                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1517               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1518                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1519               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1520   def rmbk : AVX512BI<opc, MRMSrcMem,
1521                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1522                                        _.ScalarMemOp:$src2),
1523                !strconcat(OpcodeStr,
1524                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1525                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1526                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1527                                       (OpNode (_.VT _.RC:$src1),
1528                                         (X86VBroadcast
1529                                           (_.ScalarLdFrag addr:$src2)))))],
1530                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1531   }
1532 }
1533
1534 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1535                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1536   let Predicates = [prd] in
1537   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1538            EVEX_V512;
1539
1540   let Predicates = [prd, HasVLX] in {
1541     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1542                 EVEX_V256;
1543     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1544                 EVEX_V128;
1545   }
1546 }
1547
1548 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1549                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1550                                   Predicate prd> {
1551   let Predicates = [prd] in
1552   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1553            EVEX_V512;
1554
1555   let Predicates = [prd, HasVLX] in {
1556     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1557                 EVEX_V256;
1558     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1559                 EVEX_V128;
1560   }
1561 }
1562
1563 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1564                       avx512vl_i8_info, HasBWI>,
1565                 EVEX_CD8<8, CD8VF>;
1566
1567 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1568                       avx512vl_i16_info, HasBWI>,
1569                 EVEX_CD8<16, CD8VF>;
1570
1571 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1572                       avx512vl_i32_info, HasAVX512>,
1573                 EVEX_CD8<32, CD8VF>;
1574
1575 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1576                       avx512vl_i64_info, HasAVX512>,
1577                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1578
1579 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1580                       avx512vl_i8_info, HasBWI>,
1581                 EVEX_CD8<8, CD8VF>;
1582
1583 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1584                       avx512vl_i16_info, HasBWI>,
1585                 EVEX_CD8<16, CD8VF>;
1586
1587 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1588                       avx512vl_i32_info, HasAVX512>,
1589                 EVEX_CD8<32, CD8VF>;
1590
1591 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1592                       avx512vl_i64_info, HasAVX512>,
1593                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1594
1595 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1596             (COPY_TO_REGCLASS (VPCMPGTDZrr
1597             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1598             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1599
1600 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1601             (COPY_TO_REGCLASS (VPCMPEQDZrr
1602             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1603             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1604
1605 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1606                           X86VectorVTInfo _> {
1607   def rri : AVX512AIi8<opc, MRMSrcReg,
1608              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1609              !strconcat("vpcmp${cc}", Suffix,
1610                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1611              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1612                                        imm:$cc))],
1613              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1614   let mayLoad = 1 in
1615   def rmi : AVX512AIi8<opc, MRMSrcMem,
1616              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1617              !strconcat("vpcmp${cc}", Suffix,
1618                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1619              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1620                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1621                               imm:$cc))],
1622              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1623   def rrik : AVX512AIi8<opc, MRMSrcReg,
1624               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1625                                       AVX512ICC:$cc),
1626               !strconcat("vpcmp${cc}", Suffix,
1627                          "\t{$src2, $src1, $dst {${mask}}|",
1628                          "$dst {${mask}}, $src1, $src2}"),
1629               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1630                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1631                                           imm:$cc)))],
1632               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1633   let mayLoad = 1 in
1634   def rmik : AVX512AIi8<opc, MRMSrcMem,
1635               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1636                                     AVX512ICC:$cc),
1637               !strconcat("vpcmp${cc}", Suffix,
1638                          "\t{$src2, $src1, $dst {${mask}}|",
1639                          "$dst {${mask}}, $src1, $src2}"),
1640               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1641                                    (OpNode (_.VT _.RC:$src1),
1642                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1643                                       imm:$cc)))],
1644               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1645
1646   // Accept explicit immediate argument form instead of comparison code.
1647   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1648     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1649                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1650                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1651                           "$dst, $src1, $src2, $cc}"),
1652                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1653     let mayLoad = 1 in
1654     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1655                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1656                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1657                           "$dst, $src1, $src2, $cc}"),
1658                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1659     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1660                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1661                                        u8imm:$cc),
1662                !strconcat("vpcmp", Suffix,
1663                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1664                           "$dst {${mask}}, $src1, $src2, $cc}"),
1665                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1666     let mayLoad = 1 in
1667     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1668                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1669                                        u8imm:$cc),
1670                !strconcat("vpcmp", Suffix,
1671                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1672                           "$dst {${mask}}, $src1, $src2, $cc}"),
1673                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1674   }
1675 }
1676
1677 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1678                               X86VectorVTInfo _> :
1679            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1680   def rmib : AVX512AIi8<opc, MRMSrcMem,
1681              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1682                                      AVX512ICC:$cc),
1683              !strconcat("vpcmp${cc}", Suffix,
1684                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1685                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1686              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1687                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1688                                imm:$cc))],
1689              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1690   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1691               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1692                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1693               !strconcat("vpcmp${cc}", Suffix,
1694                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1695                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1696               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1697                                   (OpNode (_.VT _.RC:$src1),
1698                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1699                                     imm:$cc)))],
1700               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1701
1702   // Accept explicit immediate argument form instead of comparison code.
1703   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1704     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1705                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1706                                        u8imm:$cc),
1707                !strconcat("vpcmp", Suffix,
1708                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1709                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1710                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1711     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1712                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1713                                        _.ScalarMemOp:$src2, u8imm:$cc),
1714                !strconcat("vpcmp", Suffix,
1715                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1716                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1717                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1718   }
1719 }
1720
1721 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1722                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1723   let Predicates = [prd] in
1724   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1725
1726   let Predicates = [prd, HasVLX] in {
1727     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1728     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1729   }
1730 }
1731
1732 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1733                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1734   let Predicates = [prd] in
1735   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1736            EVEX_V512;
1737
1738   let Predicates = [prd, HasVLX] in {
1739     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1740                 EVEX_V256;
1741     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1742                 EVEX_V128;
1743   }
1744 }
1745
1746 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1747                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1748 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1749                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1750
1751 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1752                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1753 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1754                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1755
1756 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1757                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1758 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1759                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1760
1761 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1762                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1763 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1764                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1765
1766 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1767
1768   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1769                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1770                    "vcmp${cc}"#_.Suffix,
1771                    "$src2, $src1", "$src1, $src2",
1772                    (X86cmpm (_.VT _.RC:$src1),
1773                          (_.VT _.RC:$src2),
1774                            imm:$cc)>;
1775
1776   let mayLoad = 1 in {
1777     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1778                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1779                   "vcmp${cc}"#_.Suffix,
1780                   "$src2, $src1", "$src1, $src2",
1781                   (X86cmpm (_.VT _.RC:$src1),
1782                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1783                           imm:$cc)>;
1784
1785     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1786                   (outs _.KRC:$dst),
1787                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1788                   "vcmp${cc}"#_.Suffix,
1789                   "${src2}"##_.BroadcastStr##", $src1",
1790                   "$src1, ${src2}"##_.BroadcastStr,
1791                   (X86cmpm (_.VT _.RC:$src1),
1792                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1793                           imm:$cc)>,EVEX_B;
1794   }
1795   // Accept explicit immediate argument form instead of comparison code.
1796   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1797     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1798                          (outs _.KRC:$dst),
1799                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1800                          "vcmp"#_.Suffix,
1801                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1802
1803     let mayLoad = 1 in {
1804       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1805                              (outs _.KRC:$dst),
1806                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1807                              "vcmp"#_.Suffix,
1808                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1809
1810       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1811                          (outs _.KRC:$dst),
1812                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1813                          "vcmp"#_.Suffix,
1814                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1815                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1816     }
1817  }
1818 }
1819
1820 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1821   // comparison code form (VCMP[EQ/LT/LE/...]
1822   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1823                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1824                      "vcmp${cc}"#_.Suffix,
1825                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1826                      (X86cmpmRnd (_.VT _.RC:$src1),
1827                                     (_.VT _.RC:$src2),
1828                                     imm:$cc,
1829                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1830
1831   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1832     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1833                          (outs _.KRC:$dst),
1834                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1835                          "vcmp"#_.Suffix,
1836                          "$cc,{sae}, $src2, $src1",
1837                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1838    }
1839 }
1840
1841 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1842   let Predicates = [HasAVX512] in {
1843     defm Z    : avx512_vcmp_common<_.info512>,
1844                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1845
1846   }
1847   let Predicates = [HasAVX512,HasVLX] in {
1848    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1849    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1850   }
1851 }
1852
1853 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1854                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1855 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1856                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1857
1858 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1859           (COPY_TO_REGCLASS (VCMPPSZrri
1860             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1861             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1862             imm:$cc), VK8)>;
1863 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1864           (COPY_TO_REGCLASS (VPCMPDZrri
1865             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1866             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1867             imm:$cc), VK8)>;
1868 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1869           (COPY_TO_REGCLASS (VPCMPUDZrri
1870             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1871             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1872             imm:$cc), VK8)>;
1873
1874 // ----------------------------------------------------------------
1875 // FPClass
1876 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1877 //                                    op(mem_scalar,imm)
1878 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1879                                  X86VectorVTInfo _, Predicate prd> {
1880   let Predicates = [prd] in {
1881       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1882                       (ins _.RC:$src1, i32u8imm:$src2),
1883                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1884                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1885                               (i32 imm:$src2)))], NoItinerary>;
1886       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1887                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1888                       OpcodeStr##_.Suffix#
1889                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1890                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1891                                       (OpNode (_.VT _.RC:$src1),
1892                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1893     let mayLoad = 1, AddedComplexity = 20 in {
1894       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1895                       (ins _.MemOp:$src1, i32u8imm:$src2),
1896                       OpcodeStr##_.Suffix##
1897                                 "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1898                       [(set _.KRC:$dst,
1899                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1900                                     (i32 imm:$src2)))], NoItinerary>;
1901       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1902                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1903                       OpcodeStr##_.Suffix##
1904                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1905                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1906                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1907                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1908     }
1909   }
1910 }
1911
1912 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1913 //                                  fpclass(reg_vec, mem_vec, imm)
1914 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1915 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1916                                  X86VectorVTInfo _, string mem, string broadcast>{
1917   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1918                       (ins _.RC:$src1, i32u8imm:$src2),
1919                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1920                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1921                                        (i32 imm:$src2)))], NoItinerary>;
1922   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1923                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1924                       OpcodeStr##_.Suffix#
1925                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1926                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1927                                        (OpNode (_.VT _.RC:$src1),
1928                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1929   let mayLoad = 1 in {
1930     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1931                       (ins _.MemOp:$src1, i32u8imm:$src2),
1932                       OpcodeStr##_.Suffix##mem#
1933                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1934                       [(set _.KRC:$dst,(OpNode
1935                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1936                                        (i32 imm:$src2)))], NoItinerary>;
1937     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1938                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1939                       OpcodeStr##_.Suffix##mem#
1940                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1941                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1942                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1943                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1944     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1945                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1946                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1947                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1948                                                     ##_.BroadcastStr##", $src2}",
1949                       [(set _.KRC:$dst,(OpNode
1950                                        (_.VT (X86VBroadcast
1951                                              (_.ScalarLdFrag addr:$src1))),
1952                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1953     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1954                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1955                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1956                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1957                                                      _.BroadcastStr##", $src2}",
1958                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1959                                        (_.VT (X86VBroadcast
1960                                              (_.ScalarLdFrag addr:$src1))),
1961                                        (i32 imm:$src2))))], NoItinerary>,
1962                                                             EVEX_B, EVEX_K;
1963   }
1964 }
1965
1966 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1967             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1968                                                               string broadcast>{
1969   let Predicates = [prd] in {
1970     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1971                                       broadcast>, EVEX_V512;
1972   }
1973   let Predicates = [prd, HasVLX] in {
1974     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1975                                       broadcast>, EVEX_V128;
1976     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1977                                       broadcast>, EVEX_V256;
1978   }
1979 }
1980
1981 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1982              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
1983   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
1984                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1985   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
1986                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1987   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1988                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
1989   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1990                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
1991 }
1992
1993 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
1994                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
1995
1996 //-----------------------------------------------------------------
1997 // Mask register copy, including
1998 // - copy between mask registers
1999 // - load/store mask registers
2000 // - copy from GPR to mask register and vice versa
2001 //
2002 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2003                          string OpcodeStr, RegisterClass KRC,
2004                          ValueType vvt, X86MemOperand x86memop> {
2005   let hasSideEffects = 0 in {
2006     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2007                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2008     let mayLoad = 1 in
2009     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2010                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2011                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2012     let mayStore = 1 in
2013     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2014                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2015                [(store KRC:$src, addr:$dst)]>;
2016   }
2017 }
2018
2019 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2020                              string OpcodeStr,
2021                              RegisterClass KRC, RegisterClass GRC> {
2022   let hasSideEffects = 0 in {
2023     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2024                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2025     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2026                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2027   }
2028 }
2029
2030 let Predicates = [HasDQI] in
2031   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2032                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2033                VEX, PD;
2034
2035 let Predicates = [HasAVX512] in
2036   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2037                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2038                VEX, PS;
2039
2040 let Predicates = [HasBWI] in {
2041   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2042                VEX, PD, VEX_W;
2043   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2044                VEX, XD;
2045 }
2046
2047 let Predicates = [HasBWI] in {
2048   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2049                VEX, PS, VEX_W;
2050   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2051                VEX, XD, VEX_W;
2052 }
2053
2054 // GR from/to mask register
2055 let Predicates = [HasDQI] in {
2056   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2057             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2058   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2059             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2060 }
2061 let Predicates = [HasAVX512] in {
2062   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2063             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2064   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2065             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2066 }
2067 let Predicates = [HasBWI] in {
2068   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2069   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2070 }
2071 let Predicates = [HasBWI] in {
2072   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2073   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2074 }
2075
2076 // Load/store kreg
2077 let Predicates = [HasDQI] in {
2078   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2079             (KMOVBmk addr:$dst, VK8:$src)>;
2080   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2081             (KMOVBkm addr:$src)>;
2082
2083   def : Pat<(store VK4:$src, addr:$dst),
2084             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2085   def : Pat<(store VK2:$src, addr:$dst),
2086             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2087 }
2088 let Predicates = [HasAVX512, NoDQI] in {
2089   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2090             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2091   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2092             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2093 }
2094 let Predicates = [HasAVX512] in {
2095   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2096             (KMOVWmk addr:$dst, VK16:$src)>;
2097   def : Pat<(i1 (load addr:$src)),
2098             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2099                                               (MOV8rm addr:$src), sub_8bit)),
2100                                 (i16 1)), VK1)>;
2101   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2102             (KMOVWkm addr:$src)>;
2103 }
2104 let Predicates = [HasBWI] in {
2105   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2106             (KMOVDmk addr:$dst, VK32:$src)>;
2107   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2108             (KMOVDkm addr:$src)>;
2109 }
2110 let Predicates = [HasBWI] in {
2111   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2112             (KMOVQmk addr:$dst, VK64:$src)>;
2113   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2114             (KMOVQkm addr:$src)>;
2115 }
2116
2117 let Predicates = [HasAVX512] in {
2118   def : Pat<(i1 (trunc (i64 GR64:$src))),
2119             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2120                                         (i32 1))), VK1)>;
2121
2122   def : Pat<(i1 (trunc (i32 GR32:$src))),
2123             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2124
2125   def : Pat<(i1 (trunc (i8 GR8:$src))),
2126        (COPY_TO_REGCLASS
2127         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2128        VK1)>;
2129   def : Pat<(i1 (trunc (i16 GR16:$src))),
2130        (COPY_TO_REGCLASS
2131         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2132        VK1)>;
2133
2134   def : Pat<(i32 (zext VK1:$src)),
2135             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2136   def : Pat<(i32 (anyext VK1:$src)),
2137             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2138
2139   def : Pat<(i8 (zext VK1:$src)),
2140             (EXTRACT_SUBREG
2141              (AND32ri (KMOVWrk
2142                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2143   def : Pat<(i8 (anyext VK1:$src)),
2144               (EXTRACT_SUBREG
2145                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2146
2147   def : Pat<(i64 (zext VK1:$src)),
2148             (AND64ri8 (SUBREG_TO_REG (i64 0),
2149              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2150   def : Pat<(i16 (zext VK1:$src)),
2151             (EXTRACT_SUBREG
2152              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2153               sub_16bit)>;
2154   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2155             (COPY_TO_REGCLASS VK1:$src, VK16)>;
2156   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2157             (COPY_TO_REGCLASS VK1:$src, VK8)>;
2158 }
2159 let Predicates = [HasBWI] in {
2160   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2161             (COPY_TO_REGCLASS VK1:$src, VK32)>;
2162   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2163             (COPY_TO_REGCLASS VK1:$src, VK64)>;
2164 }
2165
2166
2167 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2168 let Predicates = [HasAVX512, NoDQI] in {
2169   // GR from/to 8-bit mask without native support
2170   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2171             (COPY_TO_REGCLASS
2172              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2173   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2174             (EXTRACT_SUBREG
2175               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2176               sub_8bit)>;
2177 }
2178
2179 let Predicates = [HasAVX512] in {
2180   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2181             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2182   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2183             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2184 }
2185 let Predicates = [HasBWI] in {
2186   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2187             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2188   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2189             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2190 }
2191
2192 // Mask unary operation
2193 // - KNOT
2194 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2195                             RegisterClass KRC, SDPatternOperator OpNode,
2196                             Predicate prd> {
2197   let Predicates = [prd] in
2198     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2199                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2200                [(set KRC:$dst, (OpNode KRC:$src))]>;
2201 }
2202
2203 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2204                                 SDPatternOperator OpNode> {
2205   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2206                             HasDQI>, VEX, PD;
2207   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2208                             HasAVX512>, VEX, PS;
2209   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2210                             HasBWI>, VEX, PD, VEX_W;
2211   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2212                             HasBWI>, VEX, PS, VEX_W;
2213 }
2214
2215 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2216
2217 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2218   let Predicates = [HasAVX512] in
2219     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2220                 (i16 GR16:$src)),
2221               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2222               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2223 }
2224 defm : avx512_mask_unop_int<"knot", "KNOT">;
2225
2226 let Predicates = [HasDQI] in
2227 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2228 let Predicates = [HasAVX512] in
2229 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2230 let Predicates = [HasBWI] in
2231 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2232 let Predicates = [HasBWI] in
2233 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2234
2235 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2236 let Predicates = [HasAVX512, NoDQI] in {
2237 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2238           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2239 def : Pat<(not VK8:$src),
2240           (COPY_TO_REGCLASS
2241             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2242 }
2243 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2244           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2245 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2246           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2247
2248 // Mask binary operation
2249 // - KAND, KANDN, KOR, KXNOR, KXOR
2250 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2251                            RegisterClass KRC, SDPatternOperator OpNode,
2252                            Predicate prd, bit IsCommutable> {
2253   let Predicates = [prd], isCommutable = IsCommutable in
2254     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2255                !strconcat(OpcodeStr,
2256                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2257                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2258 }
2259
2260 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2261                                SDPatternOperator OpNode, bit IsCommutable,
2262                                Predicate prdW = HasAVX512> {
2263   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2264                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2265   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2266                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2267   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2268                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2269   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2270                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2271 }
2272
2273 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2274 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2275
2276 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2277 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2278 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2279 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2280 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2281 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2282
2283 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2284   let Predicates = [HasAVX512] in
2285     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2286                 (i16 GR16:$src1), (i16 GR16:$src2)),
2287               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2288               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2289               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2290 }
2291
2292 defm : avx512_mask_binop_int<"kand",  "KAND">;
2293 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2294 defm : avx512_mask_binop_int<"kor",   "KOR">;
2295 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2296 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2297
2298 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2299   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2300   // for the DQI set, this type is legal and KxxxB instruction is used
2301   let Predicates = [NoDQI] in
2302   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2303             (COPY_TO_REGCLASS
2304               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2305                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2306
2307   // All types smaller than 8 bits require conversion anyway
2308   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2309         (COPY_TO_REGCLASS (Inst
2310                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2311                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2312   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2313         (COPY_TO_REGCLASS (Inst
2314                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2315                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2316   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2317         (COPY_TO_REGCLASS (Inst
2318                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2319                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2320 }
2321
2322 defm : avx512_binop_pat<and,  KANDWrr>;
2323 defm : avx512_binop_pat<andn, KANDNWrr>;
2324 defm : avx512_binop_pat<or,   KORWrr>;
2325 defm : avx512_binop_pat<xnor, KXNORWrr>;
2326 defm : avx512_binop_pat<xor,  KXORWrr>;
2327
2328 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2329           (KXNORWrr VK16:$src1, VK16:$src2)>;
2330 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2331           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2332 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2333           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2334 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2335           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2336
2337 let Predicates = [NoDQI] in
2338 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2339           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2340                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2341
2342 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2343           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2344                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2345
2346 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2347           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2348                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2349
2350 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2351           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2352                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2353
2354 // Mask unpacking
2355 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2356                              RegisterClass KRCSrc, Predicate prd> {
2357   let Predicates = [prd] in {
2358     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2359                (ins KRC:$src1, KRC:$src2),
2360                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2361                VEX_4V, VEX_L;
2362
2363     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2364               (!cast<Instruction>(NAME##rr)
2365                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2366                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2367   }
2368 }
2369
2370 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2371 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2372 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2373
2374 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2375   let Predicates = [HasAVX512] in
2376     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2377                 (i16 GR16:$src1), (i16 GR16:$src2)),
2378               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2379               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2380               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2381 }
2382 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2383
2384 // Mask bit testing
2385 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2386                               SDNode OpNode, Predicate prd> {
2387   let Predicates = [prd], Defs = [EFLAGS] in
2388     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2389                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2390                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2391 }
2392
2393 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2394                                 Predicate prdW = HasAVX512> {
2395   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2396                                                                 VEX, PD;
2397   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2398                                                                 VEX, PS;
2399   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2400                                                                 VEX, PS, VEX_W;
2401   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2402                                                                 VEX, PD, VEX_W;
2403 }
2404
2405 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2406 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2407
2408 // Mask shift
2409 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2410                              SDNode OpNode> {
2411   let Predicates = [HasAVX512] in
2412     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2413                  !strconcat(OpcodeStr,
2414                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2415                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2416 }
2417
2418 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2419                                SDNode OpNode> {
2420   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2421                                VEX, TAPD, VEX_W;
2422   let Predicates = [HasDQI] in
2423   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2424                                VEX, TAPD;
2425   let Predicates = [HasBWI] in {
2426   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2427                                VEX, TAPD, VEX_W;
2428   let Predicates = [HasDQI] in
2429   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2430                                VEX, TAPD;
2431   }
2432 }
2433
2434 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2435 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2436
2437 // Mask setting all 0s or 1s
2438 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2439   let Predicates = [HasAVX512] in
2440     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2441       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2442                      [(set KRC:$dst, (VT Val))]>;
2443 }
2444
2445 multiclass avx512_mask_setop_w<PatFrag Val> {
2446   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2447   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2448   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2449   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2450 }
2451
2452 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2453 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2454
2455 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2456 let Predicates = [HasAVX512] in {
2457   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2458   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2459   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2460   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2461   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2462   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2463   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2464 }
2465 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2466           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2467
2468 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2469           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2470
2471 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2472           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2473
2474 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2475           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2476
2477 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2478           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2479
2480 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2481           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2482 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2483           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2484
2485 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2486           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2487
2488 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2489           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2490 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2491           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2492
2493 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2494           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2495 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2496           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2497 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2498           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2499 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2500           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2501
2502 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2503           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2504 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2505           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2506 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2507           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2508 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2509           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2510 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2511           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2512
2513
2514 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2515           (v8i1 (COPY_TO_REGCLASS
2516                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2517                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2518
2519 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2520           (v8i1 (COPY_TO_REGCLASS
2521                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2522                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2523
2524 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2525           (v4i1 (COPY_TO_REGCLASS
2526                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2527                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2528
2529 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2530           (v4i1 (COPY_TO_REGCLASS
2531                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2532                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2533
2534 //===----------------------------------------------------------------------===//
2535 // AVX-512 - Aligned and unaligned load and store
2536 //
2537
2538
2539 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2540                          PatFrag ld_frag, PatFrag mload,
2541                          bit IsReMaterializable = 1> {
2542   let hasSideEffects = 0 in {
2543   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2544                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2545                     _.ExeDomain>, EVEX;
2546   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2547                       (ins _.KRCWM:$mask,  _.RC:$src),
2548                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2549                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2550                        EVEX, EVEX_KZ;
2551
2552   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2553       SchedRW = [WriteLoad] in
2554   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2555                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2556                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2557                     _.ExeDomain>, EVEX;
2558
2559   let Constraints = "$src0 = $dst" in {
2560   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2561                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2562                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2563                     "${dst} {${mask}}, $src1}"),
2564                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2565                                         (_.VT _.RC:$src1),
2566                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2567                      EVEX, EVEX_K;
2568   let mayLoad = 1, SchedRW = [WriteLoad] in
2569     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2570                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2571                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2572                       "${dst} {${mask}}, $src1}"),
2573                      [(set _.RC:$dst, (_.VT
2574                          (vselect _.KRCWM:$mask,
2575                           (_.VT (bitconvert (ld_frag addr:$src1))),
2576                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2577   }
2578   let mayLoad = 1, SchedRW = [WriteLoad] in
2579   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2580                   (ins _.KRCWM:$mask, _.MemOp:$src),
2581                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2582                                 "${dst} {${mask}} {z}, $src}",
2583                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2584                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2585                   _.ExeDomain>, EVEX, EVEX_KZ;
2586   }
2587   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2588             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2589
2590   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2591             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2592
2593   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2594             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2595              _.KRCWM:$mask, addr:$ptr)>;
2596 }
2597
2598 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2599                                   AVX512VLVectorVTInfo _,
2600                                   Predicate prd,
2601                                   bit IsReMaterializable = 1> {
2602   let Predicates = [prd] in
2603   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2604                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2605
2606   let Predicates = [prd, HasVLX] in {
2607   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2608                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2609   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2610                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2611   }
2612 }
2613
2614 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2615                                   AVX512VLVectorVTInfo _,
2616                                   Predicate prd,
2617                                   bit IsReMaterializable = 1> {
2618   let Predicates = [prd] in
2619   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2620                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2621
2622   let Predicates = [prd, HasVLX] in {
2623   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2624                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2625   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2626                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2627   }
2628 }
2629
2630 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2631                         PatFrag st_frag, PatFrag mstore> {
2632
2633   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2634                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2635                          [], _.ExeDomain>, EVEX;
2636   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2637                          (ins _.KRCWM:$mask, _.RC:$src),
2638                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2639                          "${dst} {${mask}}, $src}",
2640                          [], _.ExeDomain>,  EVEX, EVEX_K;
2641   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2642                           (ins _.KRCWM:$mask, _.RC:$src),
2643                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2644                           "${dst} {${mask}} {z}, $src}",
2645                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2646
2647   let mayStore = 1 in {
2648   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2649                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2650                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2651   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2652                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2653               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2654                [], _.ExeDomain>, EVEX, EVEX_K;
2655   }
2656
2657   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2658            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2659                                                     _.KRCWM:$mask, _.RC:$src)>;
2660 }
2661
2662
2663 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2664                             AVX512VLVectorVTInfo _, Predicate prd> {
2665   let Predicates = [prd] in
2666   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2667                         masked_store_unaligned>, EVEX_V512;
2668
2669   let Predicates = [prd, HasVLX] in {
2670     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2671                              masked_store_unaligned>, EVEX_V256;
2672     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2673                              masked_store_unaligned>, EVEX_V128;
2674   }
2675 }
2676
2677 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2678                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2679   let Predicates = [prd] in
2680   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2681                         masked_store_aligned512>, EVEX_V512;
2682
2683   let Predicates = [prd, HasVLX] in {
2684     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2685                              masked_store_aligned256>, EVEX_V256;
2686     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2687                              masked_store_aligned128>, EVEX_V128;
2688   }
2689 }
2690
2691 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2692                                      HasAVX512>,
2693                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2694                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2695
2696 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2697                                      HasAVX512>,
2698                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2699                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2700
2701 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2702                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2703                               PS, EVEX_CD8<32, CD8VF>;
2704
2705 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2706                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2707                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2708
2709 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2710                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2711        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2712
2713 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2714                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2715        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2716
2717 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2718                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2719        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2720
2721 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2722                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2723        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2724
2725 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2726                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2727        (VMOVAPDZrm addr:$ptr)>;
2728
2729 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2730                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2731        (VMOVAPSZrm addr:$ptr)>;
2732
2733 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2734           GR16:$mask),
2735          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2736             VR512:$src)>;
2737 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2738           GR8:$mask),
2739          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2740             VR512:$src)>;
2741
2742 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2743           GR16:$mask),
2744          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2745             VR512:$src)>;
2746 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2747           GR8:$mask),
2748          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2749             VR512:$src)>;
2750
2751 let Predicates = [HasAVX512, NoVLX] in {
2752 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2753          (VMOVUPSZmrk addr:$ptr,
2754          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2755          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2756
2757 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2758          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2759           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2760
2761 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2762          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2763          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2764           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2765 }
2766
2767 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2768                                        HasAVX512>,
2769                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2770                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2771
2772 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2773                                        HasAVX512>,
2774                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2775                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2776
2777 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2778                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2779                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2780
2781 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2782                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2783                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2784
2785 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2786                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2787                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2788
2789 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2790                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2791                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2792
2793 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2794                  (v16i32 immAllZerosV), GR16:$mask)),
2795        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2796
2797 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2798                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2799        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2800
2801 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2802             GR16:$mask),
2803          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2804             VR512:$src)>;
2805 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2806             GR8:$mask),
2807          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2808             VR512:$src)>;
2809
2810 let AddedComplexity = 20 in {
2811 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2812                           (bc_v8i64 (v16i32 immAllZerosV)))),
2813                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2814
2815 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2816                           (v8i64 VR512:$src))),
2817    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2818                                               VK8), VR512:$src)>;
2819
2820 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2821                            (v16i32 immAllZerosV))),
2822                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2823
2824 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2825                            (v16i32 VR512:$src))),
2826                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2827 }
2828 // NoVLX patterns
2829 let Predicates = [HasAVX512, NoVLX] in {
2830 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2831          (VMOVDQU32Zmrk addr:$ptr,
2832          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2833          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2834
2835 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2836          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2837           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2838 }
2839
2840 // Move Int Doubleword to Packed Double Int
2841 //
2842 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2843                       "vmovd\t{$src, $dst|$dst, $src}",
2844                       [(set VR128X:$dst,
2845                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2846                         EVEX, VEX_LIG;
2847 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2848                       "vmovd\t{$src, $dst|$dst, $src}",
2849                       [(set VR128X:$dst,
2850                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2851                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2852 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2853                       "vmovq\t{$src, $dst|$dst, $src}",
2854                         [(set VR128X:$dst,
2855                           (v2i64 (scalar_to_vector GR64:$src)))],
2856                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2857 let isCodeGenOnly = 1 in {
2858 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2859                        "vmovq\t{$src, $dst|$dst, $src}",
2860                        [(set FR64:$dst, (bitconvert GR64:$src))],
2861                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2862 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2863                          "vmovq\t{$src, $dst|$dst, $src}",
2864                          [(set GR64:$dst, (bitconvert FR64:$src))],
2865                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2866 }
2867 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2868                          "vmovq\t{$src, $dst|$dst, $src}",
2869                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2870                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2871                          EVEX_CD8<64, CD8VT1>;
2872
2873 // Move Int Doubleword to Single Scalar
2874 //
2875 let isCodeGenOnly = 1 in {
2876 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2877                       "vmovd\t{$src, $dst|$dst, $src}",
2878                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2879                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2880
2881 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2882                       "vmovd\t{$src, $dst|$dst, $src}",
2883                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2884                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2885 }
2886
2887 // Move doubleword from xmm register to r/m32
2888 //
2889 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2890                        "vmovd\t{$src, $dst|$dst, $src}",
2891                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2892                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2893                        EVEX, VEX_LIG;
2894 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2895                        (ins i32mem:$dst, VR128X:$src),
2896                        "vmovd\t{$src, $dst|$dst, $src}",
2897                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2898                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2899                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2900
2901 // Move quadword from xmm1 register to r/m64
2902 //
2903 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2904                       "vmovq\t{$src, $dst|$dst, $src}",
2905                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2906                                                    (iPTR 0)))],
2907                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2908                       Requires<[HasAVX512, In64BitMode]>;
2909
2910 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2911                        (ins i64mem:$dst, VR128X:$src),
2912                        "vmovq\t{$src, $dst|$dst, $src}",
2913                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2914                                addr:$dst)], IIC_SSE_MOVDQ>,
2915                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2916                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2917
2918 // Move Scalar Single to Double Int
2919 //
2920 let isCodeGenOnly = 1 in {
2921 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2922                       (ins FR32X:$src),
2923                       "vmovd\t{$src, $dst|$dst, $src}",
2924                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2925                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2926 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2927                       (ins i32mem:$dst, FR32X:$src),
2928                       "vmovd\t{$src, $dst|$dst, $src}",
2929                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2930                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2931 }
2932
2933 // Move Quadword Int to Packed Quadword Int
2934 //
2935 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2936                       (ins i64mem:$src),
2937                       "vmovq\t{$src, $dst|$dst, $src}",
2938                       [(set VR128X:$dst,
2939                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2940                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2941
2942 //===----------------------------------------------------------------------===//
2943 // AVX-512  MOVSS, MOVSD
2944 //===----------------------------------------------------------------------===//
2945
2946 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2947                               SDNode OpNode, ValueType vt,
2948                               X86MemOperand x86memop, PatFrag mem_pat> {
2949   let hasSideEffects = 0 in {
2950   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2951               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2952               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2953                                       (scalar_to_vector RC:$src2))))],
2954               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2955   let Constraints = "$src1 = $dst" in
2956   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2957               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2958               !strconcat(asm,
2959                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2960               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2961   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2962               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2963               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2964               EVEX, VEX_LIG;
2965   let mayStore = 1 in {
2966   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2967              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2968              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2969              EVEX, VEX_LIG;
2970   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2971              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2972              [], IIC_SSE_MOV_S_MR>,
2973              EVEX, VEX_LIG, EVEX_K;
2974   } // mayStore
2975   } //hasSideEffects = 0
2976 }
2977
2978 let ExeDomain = SSEPackedSingle in
2979 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2980                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2981
2982 let ExeDomain = SSEPackedDouble in
2983 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2984                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2985
2986 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2987           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2988            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2989
2990 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2991           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2992            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2993
2994 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2995           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2996            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2997
2998 defm VMOVSSZrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f32x_info,
2999                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3000                            "vmovss.s", "$src2, $src1", "$src1, $src2", []>,
3001                            XS, EVEX_4V, VEX_LIG;
3002
3003 defm VMOVSSDrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f64x_info,
3004                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3005                            "vmovsd.s", "$src2, $src1", "$src1, $src2", []>,
3006                            XD, EVEX_4V, VEX_LIG, VEX_W;
3007
3008 let Predicates = [HasAVX512] in {
3009   let AddedComplexity = 15 in {
3010   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
3011   // MOVS{S,D} to the lower bits.
3012   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
3013             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
3014   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
3015             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3016   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
3017             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3018   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
3019             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
3020
3021   // Move low f32 and clear high bits.
3022   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
3023             (SUBREG_TO_REG (i32 0),
3024              (VMOVSSZrr (v4f32 (V_SET0)),
3025               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
3026   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
3027             (SUBREG_TO_REG (i32 0),
3028              (VMOVSSZrr (v4i32 (V_SET0)),
3029                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
3030   }
3031
3032   let AddedComplexity = 20 in {
3033   // MOVSSrm zeros the high parts of the register; represent this
3034   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3035   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
3036             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3037   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
3038             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3039   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
3040             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3041
3042   // MOVSDrm zeros the high parts of the register; represent this
3043   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3044   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
3045             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3046   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
3047             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3048   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
3049             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3050   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
3051             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3052   def : Pat<(v2f64 (X86vzload addr:$src)),
3053             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3054
3055   // Represent the same patterns above but in the form they appear for
3056   // 256-bit types
3057   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3058                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
3059             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
3060   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3061                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
3062             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
3063   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3064                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
3065             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
3066   }
3067   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3068                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
3069             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
3070                                             FR32X:$src)), sub_xmm)>;
3071   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3072                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
3073             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
3074                                      FR64X:$src)), sub_xmm)>;
3075   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3076                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
3077             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
3078
3079   // Move low f64 and clear high bits.
3080   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
3081             (SUBREG_TO_REG (i32 0),
3082              (VMOVSDZrr (v2f64 (V_SET0)),
3083                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
3084
3085   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
3086             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
3087                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
3088
3089   // Extract and store.
3090   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
3091                    addr:$dst),
3092             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
3093   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
3094                    addr:$dst),
3095             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
3096
3097   // Shuffle with VMOVSS
3098   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
3099             (VMOVSSZrr (v4i32 VR128X:$src1),
3100                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
3101   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
3102             (VMOVSSZrr (v4f32 VR128X:$src1),
3103                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
3104
3105   // 256-bit variants
3106   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
3107             (SUBREG_TO_REG (i32 0),
3108               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
3109                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
3110               sub_xmm)>;
3111   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
3112             (SUBREG_TO_REG (i32 0),
3113               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
3114                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
3115               sub_xmm)>;
3116
3117   // Shuffle with VMOVSD
3118   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3119             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3120   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3121             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3122   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3123             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3124   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3125             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3126
3127   // 256-bit variants
3128   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3129             (SUBREG_TO_REG (i32 0),
3130               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
3131                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3132               sub_xmm)>;
3133   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3134             (SUBREG_TO_REG (i32 0),
3135               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3136                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3137               sub_xmm)>;
3138
3139   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3140             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3141   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3142             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3143   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3144             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3145   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3146             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3147 }
3148
3149 let AddedComplexity = 15 in
3150 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3151                                 (ins VR128X:$src),
3152                                 "vmovq\t{$src, $dst|$dst, $src}",
3153                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3154                                                    (v2i64 VR128X:$src))))],
3155                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3156
3157 let AddedComplexity = 20 , isCodeGenOnly = 1 in
3158 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3159                                  (ins i128mem:$src),
3160                                  "vmovq\t{$src, $dst|$dst, $src}",
3161                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3162                                                      (loadv2i64 addr:$src))))],
3163                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3164                                  EVEX_CD8<8, CD8VT8>;
3165
3166 let Predicates = [HasAVX512] in {
3167   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3168   let AddedComplexity = 20 in {
3169     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3170               (VMOVDI2PDIZrm addr:$src)>;
3171     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3172               (VMOV64toPQIZrr GR64:$src)>;
3173     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3174               (VMOVDI2PDIZrr GR32:$src)>;
3175
3176     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3177               (VMOVDI2PDIZrm addr:$src)>;
3178     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3179               (VMOVDI2PDIZrm addr:$src)>;
3180     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3181             (VMOVZPQILo2PQIZrm addr:$src)>;
3182     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3183             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3184     def : Pat<(v2i64 (X86vzload addr:$src)),
3185             (VMOVZPQILo2PQIZrm addr:$src)>;
3186   }
3187
3188   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3189   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3190                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3191             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3192   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3193                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3194             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3195 }
3196
3197 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3198         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3199
3200 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3201         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3202
3203 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3204         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3205
3206 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3207         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3208
3209 //===----------------------------------------------------------------------===//
3210 // AVX-512 - Non-temporals
3211 //===----------------------------------------------------------------------===//
3212 let SchedRW = [WriteLoad] in {
3213   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3214                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3215                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3216                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3217                         EVEX_CD8<64, CD8VF>;
3218
3219   let Predicates = [HasAVX512, HasVLX] in {
3220     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3221                              (ins i256mem:$src),
3222                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3223                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3224                              EVEX_CD8<64, CD8VF>;
3225
3226     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3227                              (ins i128mem:$src),
3228                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3229                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3230                              EVEX_CD8<64, CD8VF>;
3231   }
3232 }
3233
3234 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3235                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3236                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3237   let SchedRW = [WriteStore], mayStore = 1,
3238       AddedComplexity = 400 in
3239   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3240                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3241                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3242 }
3243
3244 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3245                            string elty, string elsz, string vsz512,
3246                            string vsz256, string vsz128, Domain d,
3247                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3248   let Predicates = [prd] in
3249   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3250                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3251                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3252                         EVEX_V512;
3253
3254   let Predicates = [prd, HasVLX] in {
3255     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3256                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3257                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3258                              EVEX_V256;
3259
3260     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3261                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3262                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3263                              EVEX_V128;
3264   }
3265 }
3266
3267 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3268                                 "i", "64", "8", "4", "2", SSEPackedInt,
3269                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3270
3271 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3272                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3273                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3274
3275 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3276                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3277                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3278
3279 //===----------------------------------------------------------------------===//
3280 // AVX-512 - Integer arithmetic
3281 //
3282 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3283                            X86VectorVTInfo _, OpndItins itins,
3284                            bit IsCommutable = 0> {
3285   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3286                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3287                     "$src2, $src1", "$src1, $src2",
3288                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3289                     itins.rr, IsCommutable>,
3290             AVX512BIBase, EVEX_4V;
3291
3292   let mayLoad = 1 in
3293     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3294                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3295                     "$src2, $src1", "$src1, $src2",
3296                     (_.VT (OpNode _.RC:$src1,
3297                                   (bitconvert (_.LdFrag addr:$src2)))),
3298                     itins.rm>,
3299               AVX512BIBase, EVEX_4V;
3300 }
3301
3302 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3303                             X86VectorVTInfo _, OpndItins itins,
3304                             bit IsCommutable = 0> :
3305            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3306   let mayLoad = 1 in
3307     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3308                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3309                     "${src2}"##_.BroadcastStr##", $src1",
3310                     "$src1, ${src2}"##_.BroadcastStr,
3311                     (_.VT (OpNode _.RC:$src1,
3312                                   (X86VBroadcast
3313                                       (_.ScalarLdFrag addr:$src2)))),
3314                     itins.rm>,
3315                AVX512BIBase, EVEX_4V, EVEX_B;
3316 }
3317
3318 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3319                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3320                               Predicate prd, bit IsCommutable = 0> {
3321   let Predicates = [prd] in
3322     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3323                              IsCommutable>, EVEX_V512;
3324
3325   let Predicates = [prd, HasVLX] in {
3326     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3327                              IsCommutable>, EVEX_V256;
3328     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3329                              IsCommutable>, EVEX_V128;
3330   }
3331 }
3332
3333 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3334                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3335                                Predicate prd, bit IsCommutable = 0> {
3336   let Predicates = [prd] in
3337     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3338                              IsCommutable>, EVEX_V512;
3339
3340   let Predicates = [prd, HasVLX] in {
3341     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3342                              IsCommutable>, EVEX_V256;
3343     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3344                              IsCommutable>, EVEX_V128;
3345   }
3346 }
3347
3348 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3349                                 OpndItins itins, Predicate prd,
3350                                 bit IsCommutable = 0> {
3351   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3352                                itins, prd, IsCommutable>,
3353                                VEX_W, EVEX_CD8<64, CD8VF>;
3354 }
3355
3356 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3357                                 OpndItins itins, Predicate prd,
3358                                 bit IsCommutable = 0> {
3359   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3360                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3361 }
3362
3363 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3364                                 OpndItins itins, Predicate prd,
3365                                 bit IsCommutable = 0> {
3366   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3367                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3368 }
3369
3370 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3371                                 OpndItins itins, Predicate prd,
3372                                 bit IsCommutable = 0> {
3373   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3374                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3375 }
3376
3377 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3378                                  SDNode OpNode, OpndItins itins, Predicate prd,
3379                                  bit IsCommutable = 0> {
3380   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3381                                    IsCommutable>;
3382
3383   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3384                                    IsCommutable>;
3385 }
3386
3387 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3388                                  SDNode OpNode, OpndItins itins, Predicate prd,
3389                                  bit IsCommutable = 0> {
3390   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3391                                    IsCommutable>;
3392
3393   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3394                                    IsCommutable>;
3395 }
3396
3397 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3398                                   bits<8> opc_d, bits<8> opc_q,
3399                                   string OpcodeStr, SDNode OpNode,
3400                                   OpndItins itins, bit IsCommutable = 0> {
3401   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3402                                     itins, HasAVX512, IsCommutable>,
3403               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3404                                     itins, HasBWI, IsCommutable>;
3405 }
3406
3407 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3408                             SDNode OpNode,X86VectorVTInfo _Src,
3409                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3410   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3411                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3412                             "$src2, $src1","$src1, $src2",
3413                             (_Dst.VT (OpNode
3414                                          (_Src.VT _Src.RC:$src1),
3415                                          (_Src.VT _Src.RC:$src2))),
3416                             itins.rr, IsCommutable>,
3417                             AVX512BIBase, EVEX_4V;
3418   let mayLoad = 1 in {
3419       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3420                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3421                             "$src2, $src1", "$src1, $src2",
3422                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3423                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3424                             itins.rm>,
3425                             AVX512BIBase, EVEX_4V;
3426
3427       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3428                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3429                         OpcodeStr,
3430                         "${src2}"##_Dst.BroadcastStr##", $src1",
3431                          "$src1, ${src2}"##_Dst.BroadcastStr,
3432                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3433                                      (_Dst.VT (X86VBroadcast
3434                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3435                         itins.rm>,
3436                         AVX512BIBase, EVEX_4V, EVEX_B;
3437   }
3438 }
3439
3440 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3441                                     SSE_INTALU_ITINS_P, 1>;
3442 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3443                                     SSE_INTALU_ITINS_P, 0>;
3444 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3445                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3446 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3447                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3448 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3449                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3450 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3451                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3452 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3453                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3454 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3455                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3456 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3457                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3458 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3459                                     HasBWI, 1>;
3460 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3461                                      HasBWI, 1>;
3462 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3463                                       HasBWI, 1>, T8PD;
3464 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3465                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3466
3467 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3468                             SDNode OpNode, bit IsCommutable = 0> {
3469
3470   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3471                                  v16i32_info, v8i64_info, IsCommutable>,
3472                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3473   let Predicates = [HasVLX] in {
3474     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3475                                       v8i32x_info, v4i64x_info, IsCommutable>,
3476                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3477     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3478                                       v4i32x_info, v2i64x_info, IsCommutable>,
3479                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3480   }
3481 }
3482
3483 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3484                    X86pmuldq, 1>,T8PD;
3485 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3486                    X86pmuludq, 1>;
3487
3488 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3489                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3490   let mayLoad = 1 in {
3491       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3492                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3493                         OpcodeStr,
3494                         "${src2}"##_Src.BroadcastStr##", $src1",
3495                          "$src1, ${src2}"##_Src.BroadcastStr,
3496                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3497                                      (_Src.VT (X86VBroadcast
3498                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3499                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3500   }
3501 }
3502
3503 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3504                             SDNode OpNode,X86VectorVTInfo _Src,
3505                             X86VectorVTInfo _Dst> {
3506   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3507                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3508                             "$src2, $src1","$src1, $src2",
3509                             (_Dst.VT (OpNode
3510                                          (_Src.VT _Src.RC:$src1),
3511                                          (_Src.VT _Src.RC:$src2)))>,
3512                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3513   let mayLoad = 1 in {
3514     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3515                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3516                           "$src2, $src1", "$src1, $src2",
3517                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3518                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3519                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3520   }
3521 }
3522
3523 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3524                                     SDNode OpNode> {
3525   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3526                                  v32i16_info>,
3527                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3528                                  v32i16_info>, EVEX_V512;
3529   let Predicates = [HasVLX] in {
3530     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3531                                      v16i16x_info>,
3532                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3533                                      v16i16x_info>, EVEX_V256;
3534     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3535                                      v8i16x_info>,
3536                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3537                                      v8i16x_info>, EVEX_V128;
3538   }
3539 }
3540 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3541                             SDNode OpNode> {
3542   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3543                                 v64i8_info>, EVEX_V512;
3544   let Predicates = [HasVLX] in {
3545     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3546                                     v32i8x_info>, EVEX_V256;
3547     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3548                                     v16i8x_info>, EVEX_V128;
3549   }
3550 }
3551
3552 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3553                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3554                             AVX512VLVectorVTInfo _Dst> {
3555   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3556                                 _Dst.info512>, EVEX_V512;
3557   let Predicates = [HasVLX] in {
3558     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3559                                      _Dst.info256>, EVEX_V256;
3560     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3561                                      _Dst.info128>, EVEX_V128;
3562   }
3563 }
3564
3565 let Predicates = [HasBWI] in {
3566   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3567   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3568   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3569   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3570
3571   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3572                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3573   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3574                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3575 }
3576
3577 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3578                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3579 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3580                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3581 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3582                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3583
3584 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3585                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3586 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3587                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3588 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3589                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3590
3591 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3592                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3593 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3594                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3595 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3596                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3597
3598 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3599                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3600 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3601                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3602 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3603                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3604 //===----------------------------------------------------------------------===//
3605 // AVX-512  Logical Instructions
3606 //===----------------------------------------------------------------------===//
3607
3608 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3609                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3610 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3611                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3612 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3613                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3614 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3615                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3616
3617 //===----------------------------------------------------------------------===//
3618 // AVX-512  FP arithmetic
3619 //===----------------------------------------------------------------------===//
3620 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3621                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3622                          bit IsCommutable> {
3623
3624   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3625                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3626                            "$src2, $src1", "$src1, $src2",
3627                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3628                            (i32 FROUND_CURRENT)),
3629                            itins.rr, IsCommutable>;
3630
3631   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3632                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3633                          "$src2, $src1", "$src1, $src2",
3634                          (VecNode (_.VT _.RC:$src1),
3635                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3636                            (i32 FROUND_CURRENT)),
3637                          itins.rm, IsCommutable>;
3638   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3639       Predicates = [HasAVX512] in {
3640   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3641                          (ins _.FRC:$src1, _.FRC:$src2),
3642                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3643                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3644                           itins.rr>;
3645   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3646                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3647                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3648                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3649                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3650   }
3651 }
3652
3653 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3654                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3655
3656   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3657                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3658                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3659                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3660                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3661                           EVEX_B, EVEX_RC;
3662 }
3663 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3664                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3665
3666   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3667                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3668                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3669                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3670                             (i32 FROUND_NO_EXC))>, EVEX_B;
3671 }
3672
3673 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3674                                   SDNode VecNode,
3675                                   SizeItins itins, bit IsCommutable> {
3676   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3677                               itins.s, IsCommutable>,
3678              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3679                               itins.s, IsCommutable>,
3680                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3681   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3682                               itins.d,                  IsCommutable>,
3683              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3684                               itins.d, IsCommutable>,
3685                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3686 }
3687
3688 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3689                                   SDNode VecNode,
3690                                   SizeItins itins, bit IsCommutable> {
3691   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3692                               itins.s, IsCommutable>,
3693              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3694                               itins.s, IsCommutable>,
3695                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3696   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3697                               itins.d,                  IsCommutable>,
3698              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3699                               itins.d, IsCommutable>,
3700                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3701 }
3702 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3703 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3704 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3705 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3706 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3707 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3708
3709 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3710                             X86VectorVTInfo _, bit IsCommutable> {
3711   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3712                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3713                   "$src2, $src1", "$src1, $src2",
3714                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3715   let mayLoad = 1 in {
3716     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3717                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3718                     "$src2, $src1", "$src1, $src2",
3719                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3720     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3721                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3722                      "${src2}"##_.BroadcastStr##", $src1",
3723                      "$src1, ${src2}"##_.BroadcastStr,
3724                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3725                                                 (_.ScalarLdFrag addr:$src2))))>,
3726                      EVEX_4V, EVEX_B;
3727   }//let mayLoad = 1
3728 }
3729
3730 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3731                             X86VectorVTInfo _> {
3732   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3733                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3734                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3735                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3736                   EVEX_4V, EVEX_B, EVEX_RC;
3737 }
3738
3739
3740 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3741                             X86VectorVTInfo _> {
3742   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3743                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3744                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3745                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3746                   EVEX_4V, EVEX_B;
3747 }
3748
3749 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3750                              bit IsCommutable = 0> {
3751   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3752                               IsCommutable>, EVEX_V512, PS,
3753                               EVEX_CD8<32, CD8VF>;
3754   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3755                               IsCommutable>, EVEX_V512, PD, VEX_W,
3756                               EVEX_CD8<64, CD8VF>;
3757
3758     // Define only if AVX512VL feature is present.
3759   let Predicates = [HasVLX] in {
3760     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3761                                    IsCommutable>, EVEX_V128, PS,
3762                                    EVEX_CD8<32, CD8VF>;
3763     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3764                                    IsCommutable>, EVEX_V256, PS,
3765                                    EVEX_CD8<32, CD8VF>;
3766     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3767                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3768                                    EVEX_CD8<64, CD8VF>;
3769     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3770                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3771                                    EVEX_CD8<64, CD8VF>;
3772   }
3773 }
3774
3775 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3776   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3777                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3778   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3779                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3780 }
3781
3782 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3783   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3784                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3785   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3786                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3787 }
3788
3789 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3790             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3791 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3792             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3793 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3794             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3795 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3796             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3797 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3798             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3799 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3800             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3801 let Predicates = [HasDQI] in {
3802   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3803   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3804   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3805   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3806 }
3807
3808 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3809                             X86VectorVTInfo _> {
3810   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3811                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3812                   "$src2, $src1", "$src1, $src2",
3813                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3814   let mayLoad = 1 in {
3815     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3816                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3817                     "$src2, $src1", "$src1, $src2",
3818                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3819     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3820                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3821                      "${src2}"##_.BroadcastStr##", $src1",
3822                      "$src1, ${src2}"##_.BroadcastStr,
3823                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3824                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3825                      EVEX_4V, EVEX_B;
3826   }//let mayLoad = 1
3827 }
3828
3829 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3830                             X86VectorVTInfo _> {
3831   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3832                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3833                   "$src2, $src1", "$src1, $src2",
3834                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3835   let mayLoad = 1 in {
3836     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3837                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3838                     "$src2, $src1", "$src1, $src2",
3839                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3840   }//let mayLoad = 1
3841 }
3842
3843 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3844   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3845              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3846                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3847   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3848              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3849                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3850   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3851                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3852                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3853   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3854                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3855                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3856
3857   // Define only if AVX512VL feature is present.
3858   let Predicates = [HasVLX] in {
3859     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3860                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3861     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3862                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3863     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3864                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3865     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3866                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3867   }
3868 }
3869 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3870
3871 //===----------------------------------------------------------------------===//
3872 // AVX-512  VPTESTM instructions
3873 //===----------------------------------------------------------------------===//
3874
3875 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3876                             X86VectorVTInfo _> {
3877   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3878                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3879                       "$src2, $src1", "$src1, $src2",
3880                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3881                     EVEX_4V;
3882   let mayLoad = 1 in
3883   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3884                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3885                        "$src2, $src1", "$src1, $src2",
3886                    (OpNode (_.VT _.RC:$src1),
3887                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3888                     EVEX_4V,
3889                    EVEX_CD8<_.EltSize, CD8VF>;
3890 }
3891
3892 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3893                             X86VectorVTInfo _> {
3894   let mayLoad = 1 in
3895   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3896                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3897                     "${src2}"##_.BroadcastStr##", $src1",
3898                     "$src1, ${src2}"##_.BroadcastStr,
3899                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3900                                                 (_.ScalarLdFrag addr:$src2))))>,
3901                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3902 }
3903 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3904                                   AVX512VLVectorVTInfo _> {
3905   let Predicates  = [HasAVX512] in
3906   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3907            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3908
3909   let Predicates = [HasAVX512, HasVLX] in {
3910   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3911               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3912   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3913               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3914   }
3915 }
3916
3917 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3918   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3919                                  avx512vl_i32_info>;
3920   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3921                                  avx512vl_i64_info>, VEX_W;
3922 }
3923
3924 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3925                                  SDNode OpNode> {
3926   let Predicates = [HasBWI] in {
3927   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3928               EVEX_V512, VEX_W;
3929   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3930               EVEX_V512;
3931   }
3932   let Predicates = [HasVLX, HasBWI] in {
3933
3934   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3935               EVEX_V256, VEX_W;
3936   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3937               EVEX_V128, VEX_W;
3938   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3939               EVEX_V256;
3940   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3941               EVEX_V128;
3942   }
3943 }
3944
3945 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3946                                    SDNode OpNode> :
3947   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3948   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3949
3950 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3951 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3952
3953 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3954                  (v16i32 VR512:$src2), (i16 -1))),
3955                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3956
3957 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3958                  (v8i64 VR512:$src2), (i8 -1))),
3959                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3960
3961 //===----------------------------------------------------------------------===//
3962 // AVX-512  Shift instructions
3963 //===----------------------------------------------------------------------===//
3964 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3965                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3966   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3967                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3968                       "$src2, $src1", "$src1, $src2",
3969                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3970                    SSE_INTSHIFT_ITINS_P.rr>;
3971   let mayLoad = 1 in
3972   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3973                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3974                        "$src2, $src1", "$src1, $src2",
3975                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3976                           (i8 imm:$src2))),
3977                    SSE_INTSHIFT_ITINS_P.rm>;
3978 }
3979
3980 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3981                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3982   let mayLoad = 1 in
3983   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3984                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3985       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3986      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3987      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3988 }
3989
3990 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3991                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3992    // src2 is always 128-bit
3993   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3994                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3995                       "$src2, $src1", "$src1, $src2",
3996                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3997                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3998   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3999                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
4000                        "$src2, $src1", "$src1, $src2",
4001                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
4002                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
4003                    EVEX_4V;
4004 }
4005
4006 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4007                                   ValueType SrcVT, PatFrag bc_frag,
4008                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
4009   let Predicates = [prd] in
4010   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4011                             VTInfo.info512>, EVEX_V512,
4012                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
4013   let Predicates = [prd, HasVLX] in {
4014   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4015                             VTInfo.info256>, EVEX_V256,
4016                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
4017   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4018                             VTInfo.info128>, EVEX_V128,
4019                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
4020   }
4021 }
4022
4023 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
4024                               string OpcodeStr, SDNode OpNode> {
4025   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
4026                                  avx512vl_i32_info, HasAVX512>;
4027   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
4028                                  avx512vl_i64_info, HasAVX512>, VEX_W;
4029   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
4030                                  avx512vl_i16_info, HasBWI>;
4031 }
4032
4033 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4034                                  string OpcodeStr, SDNode OpNode,
4035                                  AVX512VLVectorVTInfo VTInfo> {
4036   let Predicates = [HasAVX512] in
4037   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4038                               VTInfo.info512>,
4039              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4040                               VTInfo.info512>, EVEX_V512;
4041   let Predicates = [HasAVX512, HasVLX] in {
4042   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4043                               VTInfo.info256>,
4044              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4045                               VTInfo.info256>, EVEX_V256;
4046   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4047                               VTInfo.info128>,
4048              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4049                               VTInfo.info128>, EVEX_V128;
4050   }
4051 }
4052
4053 multiclass avx512_shift_rmi_w<bits<8> opcw,
4054                                  Format ImmFormR, Format ImmFormM,
4055                                  string OpcodeStr, SDNode OpNode> {
4056   let Predicates = [HasBWI] in
4057   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4058                                v32i16_info>, EVEX_V512;
4059   let Predicates = [HasVLX, HasBWI] in {
4060   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4061                                v16i16x_info>, EVEX_V256;
4062   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4063                                v8i16x_info>, EVEX_V128;
4064   }
4065 }
4066
4067 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
4068                                  Format ImmFormR, Format ImmFormM,
4069                                  string OpcodeStr, SDNode OpNode> {
4070   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
4071                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
4072   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
4073                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
4074 }
4075
4076 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
4077              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
4078
4079 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
4080              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
4081
4082 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
4083              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
4084
4085 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
4086 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
4087
4088 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
4089 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
4090 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
4091
4092 //===-------------------------------------------------------------------===//
4093 // Variable Bit Shifts
4094 //===-------------------------------------------------------------------===//
4095 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
4096                             X86VectorVTInfo _> {
4097   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4098                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4099                       "$src2, $src1", "$src1, $src2",
4100                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
4101                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
4102   let mayLoad = 1 in
4103   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4104                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4105                        "$src2, $src1", "$src1, $src2",
4106                    (_.VT (OpNode _.RC:$src1,
4107                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
4108                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
4109                    EVEX_CD8<_.EltSize, CD8VF>;
4110 }
4111
4112 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
4113                             X86VectorVTInfo _> {
4114   let mayLoad = 1 in
4115   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4116                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4117                     "${src2}"##_.BroadcastStr##", $src1",
4118                     "$src1, ${src2}"##_.BroadcastStr,
4119                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4120                                                 (_.ScalarLdFrag addr:$src2))))),
4121                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
4122                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4123 }
4124 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4125                                   AVX512VLVectorVTInfo _> {
4126   let Predicates  = [HasAVX512] in
4127   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4128            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4129
4130   let Predicates = [HasAVX512, HasVLX] in {
4131   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4132               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4133   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4134               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4135   }
4136 }
4137
4138 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4139                                  SDNode OpNode> {
4140   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4141                                  avx512vl_i32_info>;
4142   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4143                                  avx512vl_i64_info>, VEX_W;
4144 }
4145
4146 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4147                                  SDNode OpNode> {
4148   let Predicates = [HasBWI] in
4149   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4150               EVEX_V512, VEX_W;
4151   let Predicates = [HasVLX, HasBWI] in {
4152
4153   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4154               EVEX_V256, VEX_W;
4155   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4156               EVEX_V128, VEX_W;
4157   }
4158 }
4159
4160 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4161               avx512_var_shift_w<0x12, "vpsllvw", shl>;
4162 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4163               avx512_var_shift_w<0x11, "vpsravw", sra>;
4164 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4165               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
4166 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4167 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4168
4169 //===-------------------------------------------------------------------===//
4170 // 1-src variable permutation VPERMW/D/Q
4171 //===-------------------------------------------------------------------===//
4172 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4173                                   AVX512VLVectorVTInfo _> {
4174   let Predicates  = [HasAVX512] in
4175   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4176            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4177
4178   let Predicates = [HasAVX512, HasVLX] in
4179   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4180               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4181 }
4182
4183 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4184                                  string OpcodeStr, SDNode OpNode,
4185                                  AVX512VLVectorVTInfo VTInfo> {
4186   let Predicates = [HasAVX512] in
4187   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4188                               VTInfo.info512>,
4189              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4190                               VTInfo.info512>, EVEX_V512;
4191   let Predicates = [HasAVX512, HasVLX] in
4192   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4193                               VTInfo.info256>,
4194              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4195                               VTInfo.info256>, EVEX_V256;
4196 }
4197
4198
4199 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4200
4201 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4202                                     avx512vl_i32_info>;
4203 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4204                                     avx512vl_i64_info>, VEX_W;
4205 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4206                                     avx512vl_f32_info>;
4207 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4208                                     avx512vl_f64_info>, VEX_W;
4209
4210 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4211                              X86VPermi, avx512vl_i64_info>,
4212                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4213 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4214                              X86VPermi, avx512vl_f64_info>,
4215                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4216 //===----------------------------------------------------------------------===//
4217 // AVX-512 - VPERMIL
4218 //===----------------------------------------------------------------------===//
4219
4220 multiclass avx512_permil_vec<bits<8> OpcVar, string OpcodeStr,  SDNode OpNode,
4221                              X86VectorVTInfo _, X86VectorVTInfo Ctrl> {
4222   defm rr: AVX512_maskable<OpcVar, MRMSrcReg, _, (outs _.RC:$dst),
4223                   (ins _.RC:$src1, Ctrl.RC:$src2), OpcodeStr,
4224                   "$src2, $src1", "$src1, $src2",
4225                   (_.VT (OpNode _.RC:$src1,
4226                                (Ctrl.VT Ctrl.RC:$src2)))>,
4227                   T8PD, EVEX_4V;
4228   let mayLoad = 1 in {
4229     defm rm: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4230                     (ins _.RC:$src1, Ctrl.MemOp:$src2), OpcodeStr,
4231                     "$src2, $src1", "$src1, $src2",
4232                     (_.VT (OpNode
4233                              _.RC:$src1,
4234                              (Ctrl.VT (bitconvert(Ctrl.LdFrag addr:$src2)))))>,
4235                     T8PD, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4236     defm rmb: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4237                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4238                      "${src2}"##_.BroadcastStr##", $src1",
4239                      "$src1, ${src2}"##_.BroadcastStr,
4240                      (_.VT (OpNode
4241                               _.RC:$src1,
4242                               (Ctrl.VT (X86VBroadcast
4243                                          (Ctrl.ScalarLdFrag addr:$src2)))))>,
4244                      T8PD, EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
4245   }//let mayLoad = 1
4246 }
4247
4248 multiclass avx512_permil_vec_common<string OpcodeStr, bits<8> OpcVar,
4249                              AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4250   let Predicates = [HasAVX512] in {
4251     defm Z    : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info512,
4252                                   Ctrl.info512>, EVEX_V512;
4253   }
4254   let Predicates = [HasAVX512, HasVLX] in {
4255     defm Z128 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info128,
4256                                   Ctrl.info128>, EVEX_V128;
4257     defm Z256 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info256,
4258                                   Ctrl.info256>, EVEX_V256;
4259   }
4260 }
4261
4262 multiclass avx512_permil<string OpcodeStr, bits<8> OpcImm, bits<8> OpcVar,
4263                          AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4264
4265   defm NAME: avx512_permil_vec_common<OpcodeStr, OpcVar, _, Ctrl>;
4266   defm NAME: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem, OpcodeStr,
4267                                     X86VPermilpi, _>,
4268                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4269
4270   let isCodeGenOnly = 1 in {
4271     // lowering implementation with the alternative types
4272     defm NAME#_I: avx512_permil_vec_common<OpcodeStr, OpcVar, Ctrl, Ctrl>;
4273     defm NAME#_I: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem,
4274                                          OpcodeStr, X86VPermilpi, Ctrl>,
4275                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4276   }
4277 }
4278
4279 defm VPERMILPS : avx512_permil<"vpermilps", 0x04, 0x0C, avx512vl_f32_info,
4280                                avx512vl_i32_info>;
4281 defm VPERMILPD : avx512_permil<"vpermilpd", 0x05, 0x0D, avx512vl_f64_info,
4282                                avx512vl_i64_info>, VEX_W;
4283 //===----------------------------------------------------------------------===//
4284 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4285 //===----------------------------------------------------------------------===//
4286
4287 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4288                              X86PShufd, avx512vl_i32_info>,
4289                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4290 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4291                                   X86PShufhw>, EVEX, AVX512XSIi8Base;
4292 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4293                                   X86PShuflw>, EVEX, AVX512XDIi8Base;
4294
4295 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4296   let Predicates = [HasBWI] in
4297   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4298
4299   let Predicates = [HasVLX, HasBWI] in {
4300   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4301   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4302   }
4303 }
4304
4305 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4306
4307 //===----------------------------------------------------------------------===//
4308 // Move Low to High and High to Low packed FP Instructions
4309 //===----------------------------------------------------------------------===//
4310 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4311           (ins VR128X:$src1, VR128X:$src2),
4312           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4313           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4314            IIC_SSE_MOV_LH>, EVEX_4V;
4315 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4316           (ins VR128X:$src1, VR128X:$src2),
4317           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4318           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4319           IIC_SSE_MOV_LH>, EVEX_4V;
4320
4321 let Predicates = [HasAVX512] in {
4322   // MOVLHPS patterns
4323   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4324             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4325   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4326             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4327
4328   // MOVHLPS patterns
4329   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4330             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4331 }
4332
4333 //===----------------------------------------------------------------------===//
4334 // VMOVHPS/PD VMOVLPS Instructions
4335 // All patterns was taken from SSS implementation.
4336 //===----------------------------------------------------------------------===//
4337 multiclass avx512_mov_hilo_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
4338                                   X86VectorVTInfo _> {
4339   let mayLoad = 1 in
4340     def rm : AVX512<opc, MRMSrcMem, (outs _.RC:$dst),
4341                     (ins _.RC:$src1, f64mem:$src2),
4342                     !strconcat(OpcodeStr,
4343                                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4344                     [(set _.RC:$dst,
4345                        (OpNode _.RC:$src1,
4346                          (_.VT (bitconvert
4347                            (v2f64 (scalar_to_vector (loadf64 addr:$src2)))))))],
4348                     IIC_SSE_MOV_LH>, EVEX_4V;
4349 }
4350
4351 defm VMOVHPSZ128 : avx512_mov_hilo_packed<0x16, "vmovhps", X86Movlhps,
4352                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4353 defm VMOVHPDZ128 : avx512_mov_hilo_packed<0x16, "vmovhpd", X86Movlhpd,
4354                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4355 defm VMOVLPSZ128 : avx512_mov_hilo_packed<0x12, "vmovlps", X86Movlps,
4356                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4357 defm VMOVLPDZ128 : avx512_mov_hilo_packed<0x12, "vmovlpd", X86Movlpd,
4358                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4359
4360 let Predicates = [HasAVX512] in {
4361   // VMOVHPS patterns
4362   def : Pat<(X86Movlhps VR128X:$src1,
4363                (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
4364           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4365   def : Pat<(X86Movlhps VR128X:$src1,
4366                (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
4367           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4368   // VMOVHPD patterns
4369   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4370                     (scalar_to_vector (loadf64 addr:$src2)))),
4371            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4372   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4373                     (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
4374            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4375   // VMOVLPS patterns
4376   def : Pat<(v4f32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4377           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4378   def : Pat<(v4i32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4379           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4380   // VMOVLPD patterns
4381   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4382           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4383   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4384           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4385   def : Pat<(v2f64 (X86Movsd VR128X:$src1,
4386                            (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
4387           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4388 }
4389
4390 let mayStore = 1 in {
4391 def VMOVHPSZ128mr : AVX512PSI<0x17, MRMDestMem, (outs),
4392                        (ins f64mem:$dst, VR128X:$src),
4393                        "vmovhps\t{$src, $dst|$dst, $src}",
4394                        [(store (f64 (vector_extract
4395                                      (X86Unpckh (bc_v2f64 (v4f32 VR128X:$src)),
4396                                                 (bc_v2f64 (v4f32 VR128X:$src))),
4397                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4398                        EVEX, EVEX_CD8<32, CD8VT2>;
4399 def VMOVHPDZ128mr : AVX512PDI<0x17, MRMDestMem, (outs),
4400                        (ins f64mem:$dst, VR128X:$src),
4401                        "vmovhpd\t{$src, $dst|$dst, $src}",
4402                        [(store (f64 (vector_extract
4403                                      (v2f64 (X86Unpckh VR128X:$src, VR128X:$src)),
4404                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4405                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4406 def VMOVLPSZ128mr : AVX512PSI<0x13, MRMDestMem, (outs),
4407                        (ins f64mem:$dst, VR128X:$src),
4408                        "vmovlps\t{$src, $dst|$dst, $src}",
4409                        [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128X:$src)),
4410                                      (iPTR 0))), addr:$dst)],
4411                                      IIC_SSE_MOV_LH>,
4412                        EVEX, EVEX_CD8<32, CD8VT2>;
4413 def VMOVLPDZ128mr : AVX512PDI<0x13, MRMDestMem, (outs),
4414                        (ins f64mem:$dst, VR128X:$src),
4415                        "vmovlpd\t{$src, $dst|$dst, $src}",
4416                        [(store (f64 (vector_extract (v2f64 VR128X:$src),
4417                                      (iPTR 0))), addr:$dst)],
4418                                      IIC_SSE_MOV_LH>,
4419                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4420 }
4421 let Predicates = [HasAVX512] in {
4422   // VMOVHPD patterns
4423   def : Pat<(store (f64 (vector_extract
4424                            (v2f64 (X86VPermilpi VR128X:$src, (i8 1))),
4425                            (iPTR 0))), addr:$dst),
4426            (VMOVHPDZ128mr addr:$dst, VR128X:$src)>;
4427   // VMOVLPS patterns
4428   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128X:$src2)),
4429                    addr:$src1),
4430             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4431   def : Pat<(store (v4i32 (X86Movlps
4432                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128X:$src2)), addr:$src1),
4433             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4434   // VMOVLPD patterns
4435   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4436                    addr:$src1),
4437             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4438   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4439                    addr:$src1),
4440             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4441 }
4442 //===----------------------------------------------------------------------===//
4443 // FMA - Fused Multiply Operations
4444 //
4445
4446 let Constraints = "$src1 = $dst" in {
4447 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4448                                                             X86VectorVTInfo _> {
4449   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4450           (ins _.RC:$src2, _.RC:$src3),
4451           OpcodeStr, "$src3, $src2", "$src2, $src3",
4452           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4453          AVX512FMA3Base;
4454
4455   let mayLoad = 1 in {
4456     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4457             (ins _.RC:$src2, _.MemOp:$src3),
4458             OpcodeStr, "$src3, $src2", "$src2, $src3",
4459             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4460             AVX512FMA3Base;
4461
4462     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4463               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4464               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4465               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4466               (OpNode _.RC:$src1,
4467                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4468               AVX512FMA3Base, EVEX_B;
4469   }
4470 }
4471
4472 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4473                                                             X86VectorVTInfo _> {
4474   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4475           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4476           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4477           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4478           AVX512FMA3Base, EVEX_B, EVEX_RC;
4479 }
4480 } // Constraints = "$src1 = $dst"
4481
4482 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4483                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4484   let Predicates = [HasAVX512] in {
4485     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4486                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4487                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4488   }
4489   let Predicates = [HasVLX, HasAVX512] in {
4490     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4491                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4492     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4493                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4494   }
4495 }
4496
4497 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4498                                                             SDNode OpNodeRnd > {
4499     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4500                                       avx512vl_f32_info>;
4501     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4502                                       avx512vl_f64_info>, VEX_W;
4503 }
4504
4505 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4506 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4507 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4508 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4509 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4510 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4511
4512
4513 let Constraints = "$src1 = $dst" in {
4514 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4515                                                             X86VectorVTInfo _> {
4516   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4517           (ins _.RC:$src2, _.RC:$src3),
4518           OpcodeStr, "$src3, $src2", "$src2, $src3",
4519           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4520          AVX512FMA3Base;
4521
4522   let mayLoad = 1 in {
4523     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4524             (ins _.RC:$src2, _.MemOp:$src3),
4525             OpcodeStr, "$src3, $src2", "$src2, $src3",
4526             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4527            AVX512FMA3Base;
4528
4529     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4530            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4531            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4532            "$src2, ${src3}"##_.BroadcastStr,
4533            (_.VT (OpNode _.RC:$src2,
4534                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4535                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4536   }
4537 }
4538
4539 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4540                                                             X86VectorVTInfo _> {
4541   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4542           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4543           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4544           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4545           AVX512FMA3Base, EVEX_B, EVEX_RC;
4546 }
4547 } // Constraints = "$src1 = $dst"
4548
4549 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4550                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4551   let Predicates = [HasAVX512] in {
4552     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4553                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4554                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4555   }
4556   let Predicates = [HasVLX, HasAVX512] in {
4557     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4558                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4559     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4560                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4561   }
4562 }
4563
4564 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4565                                                             SDNode OpNodeRnd > {
4566     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4567                                       avx512vl_f32_info>;
4568     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4569                                       avx512vl_f64_info>, VEX_W;
4570 }
4571
4572 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4573 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4574 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4575 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4576 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4577 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4578
4579 let Constraints = "$src1 = $dst" in {
4580 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4581                                                             X86VectorVTInfo _> {
4582   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4583           (ins _.RC:$src3, _.RC:$src2),
4584           OpcodeStr, "$src2, $src3", "$src3, $src2",
4585           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4586          AVX512FMA3Base;
4587
4588   let mayLoad = 1 in {
4589     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4590             (ins _.RC:$src3, _.MemOp:$src2),
4591             OpcodeStr, "$src2, $src3", "$src3, $src2",
4592             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4593            AVX512FMA3Base;
4594
4595     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4596            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4597            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4598            "$src3, ${src2}"##_.BroadcastStr,
4599            (_.VT (OpNode _.RC:$src1,
4600                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4601                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4602   }
4603 }
4604
4605 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4606                                                             X86VectorVTInfo _> {
4607   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4608           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4609           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4610           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4611           AVX512FMA3Base, EVEX_B, EVEX_RC;
4612 }
4613 } // Constraints = "$src1 = $dst"
4614
4615 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4616                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4617   let Predicates = [HasAVX512] in {
4618     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4619                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4620                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4621   }
4622   let Predicates = [HasVLX, HasAVX512] in {
4623     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4624                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4625     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4626                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4627   }
4628 }
4629
4630 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4631                                                             SDNode OpNodeRnd > {
4632     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4633                                       avx512vl_f32_info>;
4634     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4635                                       avx512vl_f64_info>, VEX_W;
4636 }
4637
4638 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4639 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4640 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4641 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4642 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4643 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4644
4645 // Scalar FMA
4646 let Constraints = "$src1 = $dst" in {
4647 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4648                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4649                                                         dag RHS_r, dag RHS_m > {
4650   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4651           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4652           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4653
4654   let mayLoad = 1 in
4655     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4656             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4657             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4658
4659   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4660          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4661          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4662                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4663
4664   let isCodeGenOnly = 1 in {
4665     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4666                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4667                      !strconcat(OpcodeStr,
4668                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4669                      [RHS_r]>;
4670     let mayLoad = 1 in
4671       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4672                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4673                       !strconcat(OpcodeStr,
4674                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4675                       [RHS_m]>;
4676   }// isCodeGenOnly = 1
4677 }
4678 }// Constraints = "$src1 = $dst"
4679
4680 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4681          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4682                                                                   string SUFF> {
4683
4684   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4685                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4686                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4687                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4688                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4689                          (i32 imm:$rc))),
4690                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4691                          _.FRC:$src3))),
4692                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4693                          (_.ScalarLdFrag addr:$src3))))>;
4694
4695   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4696                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4697                 (_.VT (OpNode _.RC:$src2,
4698                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4699                               _.RC:$src1)),
4700                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4701                                   (i32 imm:$rc))),
4702                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4703                                           _.FRC:$src1))),
4704                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4705                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4706
4707   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4708                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4709                 (_.VT (OpNode _.RC:$src1,
4710                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4711                               _.RC:$src2)),
4712                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4713                          (i32 imm:$rc))),
4714                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4715                          _.FRC:$src2))),
4716                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4717                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4718 }
4719
4720 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4721                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4722   let Predicates = [HasAVX512] in {
4723     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4724                                    OpNodeRnd, f32x_info, "SS">,
4725                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4726     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4727                                    OpNodeRnd, f64x_info, "SD">,
4728                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4729   }
4730 }
4731
4732 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4733 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4734 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4735 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4736
4737 //===----------------------------------------------------------------------===//
4738 // AVX-512  Scalar convert from sign integer to float/double
4739 //===----------------------------------------------------------------------===//
4740
4741 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4742                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4743                     PatFrag ld_frag, string asm> {
4744   let hasSideEffects = 0 in {
4745     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4746               (ins DstVT.FRC:$src1, SrcRC:$src),
4747               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4748               EVEX_4V;
4749     let mayLoad = 1 in
4750       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4751               (ins DstVT.FRC:$src1, x86memop:$src),
4752               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4753               EVEX_4V;
4754   } // hasSideEffects = 0
4755   let isCodeGenOnly = 1 in {
4756     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4757                   (ins DstVT.RC:$src1, SrcRC:$src2),
4758                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4759                   [(set DstVT.RC:$dst,
4760                         (OpNode (DstVT.VT DstVT.RC:$src1),
4761                                  SrcRC:$src2,
4762                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4763
4764     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4765                   (ins DstVT.RC:$src1, x86memop:$src2),
4766                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4767                   [(set DstVT.RC:$dst,
4768                         (OpNode (DstVT.VT DstVT.RC:$src1),
4769                                  (ld_frag addr:$src2),
4770                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4771   }//isCodeGenOnly = 1
4772 }
4773
4774 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4775                     X86VectorVTInfo DstVT, string asm> {
4776   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4777               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4778               !strconcat(asm,
4779                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4780               [(set DstVT.RC:$dst,
4781                     (OpNode (DstVT.VT DstVT.RC:$src1),
4782                              SrcRC:$src2,
4783                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4784 }
4785
4786 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4787                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4788                     PatFrag ld_frag, string asm> {
4789   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4790               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4791                         VEX_LIG;
4792 }
4793
4794 let Predicates = [HasAVX512] in {
4795 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4796                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4797                                  XS, EVEX_CD8<32, CD8VT1>;
4798 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4799                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4800                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4801 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4802                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4803                                  XD, EVEX_CD8<32, CD8VT1>;
4804 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4805                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4806                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4807
4808 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4809           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4810 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4811           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4812 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4813           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4814 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4815           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4816
4817 def : Pat<(f32 (sint_to_fp GR32:$src)),
4818           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4819 def : Pat<(f32 (sint_to_fp GR64:$src)),
4820           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4821 def : Pat<(f64 (sint_to_fp GR32:$src)),
4822           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4823 def : Pat<(f64 (sint_to_fp GR64:$src)),
4824           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4825
4826 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4827                                   v4f32x_info, i32mem, loadi32,
4828                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4829 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4830                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4831                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4832 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4833                                   i32mem, loadi32, "cvtusi2sd{l}">,
4834                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4835 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4836                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4837                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4838
4839 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4840           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4841 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4842           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4843 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4844           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4845 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4846           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4847
4848 def : Pat<(f32 (uint_to_fp GR32:$src)),
4849           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4850 def : Pat<(f32 (uint_to_fp GR64:$src)),
4851           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4852 def : Pat<(f64 (uint_to_fp GR32:$src)),
4853           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4854 def : Pat<(f64 (uint_to_fp GR64:$src)),
4855           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4856 }
4857
4858 //===----------------------------------------------------------------------===//
4859 // AVX-512  Scalar convert from float/double to integer
4860 //===----------------------------------------------------------------------===//
4861 multiclass avx512_cvt_s_int_round<bits<8> opc, RegisterClass SrcRC,
4862                                   RegisterClass DstRC, Intrinsic Int,
4863                            Operand memop, ComplexPattern mem_cpat, string asm> {
4864   let hasSideEffects = 0, Predicates = [HasAVX512] in {
4865     def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4866                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4867                 [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG;
4868     def rb : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4869                 !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"), []>,
4870                 EVEX, VEX_LIG, EVEX_B, EVEX_RC;
4871     let mayLoad = 1 in
4872     def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4873                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG;
4874   } // hasSideEffects = 0, Predicates = [HasAVX512]
4875 }
4876
4877 // Convert float/double to signed/unsigned int 32/64
4878 defm VCVTSS2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4879                                    ssmem, sse_load_f32, "cvtss2si">,
4880                                    XS, EVEX_CD8<32, CD8VT1>;
4881 defm VCVTSS2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4882                                   int_x86_sse_cvtss2si64,
4883                                    ssmem, sse_load_f32, "cvtss2si">,
4884                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4885 defm VCVTSS2USIZ: avx512_cvt_s_int_round<0x79, VR128X, GR32,
4886                                   int_x86_avx512_cvtss2usi,
4887                                    ssmem, sse_load_f32, "cvtss2usi">,
4888                                    XS, EVEX_CD8<32, CD8VT1>;
4889 defm VCVTSS2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4890                                    int_x86_avx512_cvtss2usi64, ssmem,
4891                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4892                                    EVEX_CD8<32, CD8VT1>;
4893 defm VCVTSD2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4894                                    sdmem, sse_load_f64, "cvtsd2si">,
4895                                    XD, EVEX_CD8<64, CD8VT1>;
4896 defm VCVTSD2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4897                                    int_x86_sse2_cvtsd2si64,
4898                                    sdmem, sse_load_f64, "cvtsd2si">,
4899                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4900 defm VCVTSD2USIZ:   avx512_cvt_s_int_round<0x79, VR128X, GR32,
4901                                    int_x86_avx512_cvtsd2usi,
4902                                    sdmem, sse_load_f64, "cvtsd2usi">,
4903                                    XD, EVEX_CD8<64, CD8VT1>;
4904 defm VCVTSD2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4905                                    int_x86_avx512_cvtsd2usi64, sdmem,
4906                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4907                                    EVEX_CD8<64, CD8VT1>;
4908
4909 let isCodeGenOnly = 1 , Predicates = [HasAVX512] in {
4910   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4911             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4912             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4913   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4914             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4915             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4916   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4917             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4918             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4919   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4920             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4921             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4922
4923   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4924             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4925             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4926 } // isCodeGenOnly = 1, Predicates = [HasAVX512]
4927
4928 // Convert float/double to signed/unsigned int 32/64 with truncation
4929 multiclass avx512_cvt_s_all<bits<8> opc, string asm, X86VectorVTInfo _SrcRC,
4930                             X86VectorVTInfo _DstRC, SDNode OpNode,
4931                             SDNode OpNodeRnd>{
4932 let Predicates = [HasAVX512] in {
4933   def rr : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4934               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4935               [(set _DstRC.RC:$dst, (OpNode _SrcRC.FRC:$src))]>, EVEX;
4936   def rb : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4937                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4938                 []>, EVEX, EVEX_B;
4939   def rm : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst), (ins _SrcRC.MemOp:$src),
4940               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4941               [(set _DstRC.RC:$dst, (OpNode (_SrcRC.ScalarLdFrag addr:$src)))]>,
4942               EVEX;
4943
4944   let isCodeGenOnly = 1,hasSideEffects = 0 in {
4945       def rr_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4946                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4947                [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4948                                      (i32 FROUND_CURRENT)))]>, EVEX, VEX_LIG;
4949       def rb_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4950                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4951                 [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4952                                       (i32 FROUND_NO_EXC)))]>,
4953                                       EVEX,VEX_LIG , EVEX_B;
4954       let mayLoad = 1 in
4955         def rm_Int : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst),
4956                     (ins _SrcRC.MemOp:$src),
4957                     !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4958                     []>, EVEX, VEX_LIG;
4959
4960   } // isCodeGenOnly = 1, hasSideEffects = 0
4961 } //HasAVX512
4962 }
4963
4964
4965 defm VCVTTSS2SIZ: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i32x_info,
4966                         fp_to_sint,X86cvttss2IntRnd>,
4967                         XS, EVEX_CD8<32, CD8VT1>;
4968 defm VCVTTSS2SI64Z: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i64x_info,
4969                         fp_to_sint,X86cvttss2IntRnd>,
4970                         VEX_W, XS, EVEX_CD8<32, CD8VT1>;
4971 defm VCVTTSD2SIZ: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i32x_info,
4972                         fp_to_sint,X86cvttsd2IntRnd>,
4973                         XD, EVEX_CD8<64, CD8VT1>;
4974 defm VCVTTSD2SI64Z: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i64x_info,
4975                         fp_to_sint,X86cvttsd2IntRnd>,
4976                         VEX_W, XD, EVEX_CD8<64, CD8VT1>;
4977
4978 defm VCVTTSS2USIZ: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i32x_info,
4979                         fp_to_uint,X86cvttss2UIntRnd>,
4980                         XS, EVEX_CD8<32, CD8VT1>;
4981 defm VCVTTSS2USI64Z: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i64x_info,
4982                         fp_to_uint,X86cvttss2UIntRnd>,
4983                         XS,VEX_W, EVEX_CD8<32, CD8VT1>;
4984 defm VCVTTSD2USIZ: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i32x_info,
4985                         fp_to_uint,X86cvttsd2UIntRnd>,
4986                         XD, EVEX_CD8<64, CD8VT1>;
4987 defm VCVTTSD2USI64Z: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i64x_info,
4988                         fp_to_uint,X86cvttsd2UIntRnd>,
4989                         XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4990 let Predicates = [HasAVX512] in {
4991   def : Pat<(i32 (int_x86_sse_cvttss2si (v4f32 VR128X:$src))),
4992             (VCVTTSS2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4993   def : Pat<(i64 (int_x86_sse_cvttss2si64 (v4f32 VR128X:$src))),
4994             (VCVTTSS2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4995   def : Pat<(i32 (int_x86_sse2_cvttsd2si (v2f64 VR128X:$src))),
4996             (VCVTTSD2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4997   def : Pat<(i64 (int_x86_sse2_cvttsd2si64 (v2f64 VR128X:$src))),
4998             (VCVTTSD2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4999
5000 } // HasAVX512
5001 //===----------------------------------------------------------------------===//
5002 // AVX-512  Convert form float to double and back
5003 //===----------------------------------------------------------------------===//
5004 multiclass avx512_cvt_fp_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5005                          X86VectorVTInfo _Src, SDNode OpNode> {
5006   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5007                          (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5008                          "$src2, $src1", "$src1, $src2",
5009                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5010                                        (_Src.VT _Src.RC:$src2)))>,
5011                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
5012   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5013                          (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
5014                          "$src2, $src1", "$src1, $src2",
5015                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5016                                   (_Src.VT (scalar_to_vector
5017                                             (_Src.ScalarLdFrag addr:$src2)))))>,
5018                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>;
5019 }
5020
5021 // Scalar Coversion with SAE - suppress all exceptions
5022 multiclass avx512_cvt_fp_sae_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5023                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5024   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5025                         (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5026                         "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5027                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5028                                          (_Src.VT _Src.RC:$src2),
5029                                          (i32 FROUND_NO_EXC)))>,
5030                         EVEX_4V, VEX_LIG, EVEX_B;
5031 }
5032
5033 // Scalar Conversion with rounding control (RC)
5034 multiclass avx512_cvt_fp_rc_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5035                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5036   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5037                         (ins _Src.RC:$src1, _Src.RC:$src2, AVX512RC:$rc), OpcodeStr,
5038                         "$rc, $src2, $src1", "$src1, $src2, $rc",
5039                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5040                                          (_Src.VT _Src.RC:$src2), (i32 imm:$rc)))>,
5041                         EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
5042                         EVEX_B, EVEX_RC;
5043 }
5044 multiclass avx512_cvt_fp_scalar_sd2ss<bits<8> opc, string OpcodeStr, SDNode OpNode,
5045                                   SDNode OpNodeRnd, X86VectorVTInfo _src,
5046                                                         X86VectorVTInfo _dst> {
5047   let Predicates = [HasAVX512] in {
5048     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5049              avx512_cvt_fp_rc_scalar<opc, OpcodeStr, _dst, _src,
5050                                OpNodeRnd>, VEX_W, EVEX_CD8<64, CD8VT1>,
5051                                EVEX_V512, XD;
5052   }
5053 }
5054
5055 multiclass avx512_cvt_fp_scalar_ss2sd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5056                                     SDNode OpNodeRnd, X86VectorVTInfo _src,
5057                                                           X86VectorVTInfo _dst> {
5058   let Predicates = [HasAVX512] in {
5059     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5060              avx512_cvt_fp_sae_scalar<opc, OpcodeStr, _dst, _src, OpNodeRnd>,
5061              EVEX_CD8<32, CD8VT1>, XS, EVEX_V512;
5062   }
5063 }
5064 defm VCVTSD2SS : avx512_cvt_fp_scalar_sd2ss<0x5A, "vcvtsd2ss", X86fround,
5065                                          X86froundRnd, f64x_info, f32x_info>;
5066 defm VCVTSS2SD : avx512_cvt_fp_scalar_ss2sd<0x5A, "vcvtss2sd", X86fpext,
5067                                           X86fpextRnd,f32x_info, f64x_info >;
5068
5069 def : Pat<(f64 (fextend FR32X:$src)),
5070           (COPY_TO_REGCLASS (VCVTSS2SDZrr (COPY_TO_REGCLASS FR32X:$src, VR128X),
5071                                (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>,
5072           Requires<[HasAVX512]>;
5073 def : Pat<(f64 (fextend (loadf32 addr:$src))),
5074           (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5075           Requires<[HasAVX512]>;
5076
5077 def : Pat<(f64 (extloadf32 addr:$src)),
5078       (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5079       Requires<[HasAVX512, OptForSize]>;
5080
5081 def : Pat<(f64 (extloadf32 addr:$src)),
5082           (COPY_TO_REGCLASS (VCVTSS2SDZrr (v4f32 (IMPLICIT_DEF)),
5083                     (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)), VR128X)>,
5084           Requires<[HasAVX512, OptForSpeed]>;
5085
5086 def : Pat<(f32 (fround FR64X:$src)),
5087           (COPY_TO_REGCLASS (VCVTSD2SSZrr (COPY_TO_REGCLASS FR64X:$src, VR128X),
5088                     (COPY_TO_REGCLASS FR64X:$src, VR128X)), VR128X)>,
5089            Requires<[HasAVX512]>;
5090 //===----------------------------------------------------------------------===//
5091 // AVX-512  Vector convert from signed/unsigned integer to float/double
5092 //          and from float/double to signed/unsigned integer
5093 //===----------------------------------------------------------------------===//
5094
5095 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5096                          X86VectorVTInfo _Src, SDNode OpNode,
5097                          string Broadcast = _.BroadcastStr,
5098                          string Alias = ""> {
5099
5100   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5101                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
5102                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
5103
5104   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5105                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
5106                          (_.VT (OpNode (_Src.VT
5107                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
5108
5109   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5110                          (ins _Src.MemOp:$src), OpcodeStr,
5111                          "${src}"##Broadcast, "${src}"##Broadcast,
5112                          (_.VT (OpNode (_Src.VT
5113                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
5114                             ))>, EVEX, EVEX_B;
5115 }
5116 // Coversion with SAE - suppress all exceptions
5117 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5118                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5119   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5120                         (ins _Src.RC:$src), OpcodeStr,
5121                         "{sae}, $src", "$src, {sae}",
5122                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
5123                                (i32 FROUND_NO_EXC)))>,
5124                         EVEX, EVEX_B;
5125 }
5126
5127 // Conversion with rounding control (RC)
5128 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5129                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5130   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5131                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
5132                         "$rc, $src", "$src, $rc",
5133                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
5134                         EVEX, EVEX_B, EVEX_RC;
5135 }
5136
5137 // Extend Float to Double
5138 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
5139   let Predicates = [HasAVX512] in {
5140     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
5141              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
5142                                 X86vfpextRnd>, EVEX_V512;
5143   }
5144   let Predicates = [HasVLX] in {
5145     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
5146                                X86vfpext, "{1to2}">, EVEX_V128;
5147     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
5148                                      EVEX_V256;
5149   }
5150 }
5151
5152 // Truncate Double to Float
5153 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
5154   let Predicates = [HasAVX512] in {
5155     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
5156              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
5157                                X86vfproundRnd>, EVEX_V512;
5158   }
5159   let Predicates = [HasVLX] in {
5160     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
5161                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
5162     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
5163                                "{1to4}", "{y}">, EVEX_V256;
5164   }
5165 }
5166
5167 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
5168                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
5169 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
5170                                   PS, EVEX_CD8<32, CD8VH>;
5171
5172 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5173             (VCVTPS2PDZrm addr:$src)>;
5174
5175 let Predicates = [HasVLX] in {
5176   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
5177               (VCVTPS2PDZ256rm addr:$src)>;
5178 }
5179
5180 // Convert Signed/Unsigned Doubleword to Double
5181 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5182                            SDNode OpNode128> {
5183   // No rounding in this op
5184   let Predicates = [HasAVX512] in
5185     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
5186                                      EVEX_V512;
5187
5188   let Predicates = [HasVLX] in {
5189     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
5190                                      OpNode128, "{1to2}">, EVEX_V128;
5191     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
5192                                      EVEX_V256;
5193   }
5194 }
5195
5196 // Convert Signed/Unsigned Doubleword to Float
5197 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
5198                            SDNode OpNodeRnd> {
5199   let Predicates = [HasAVX512] in
5200     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
5201              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
5202                                OpNodeRnd>, EVEX_V512;
5203
5204   let Predicates = [HasVLX] in {
5205     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
5206                                      EVEX_V128;
5207     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
5208                                      EVEX_V256;
5209   }
5210 }
5211
5212 // Convert Float to Signed/Unsigned Doubleword with truncation
5213 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
5214                                   SDNode OpNode, SDNode OpNodeRnd> {
5215   let Predicates = [HasAVX512] in {
5216     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5217              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
5218                                 OpNodeRnd>, EVEX_V512;
5219   }
5220   let Predicates = [HasVLX] in {
5221     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5222                                      EVEX_V128;
5223     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5224                                      EVEX_V256;
5225   }
5226 }
5227
5228 // Convert Float to Signed/Unsigned Doubleword
5229 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
5230                                   SDNode OpNode, SDNode OpNodeRnd> {
5231   let Predicates = [HasAVX512] in {
5232     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5233              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
5234                                 OpNodeRnd>, EVEX_V512;
5235   }
5236   let Predicates = [HasVLX] in {
5237     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5238                                      EVEX_V128;
5239     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5240                                      EVEX_V256;
5241   }
5242 }
5243
5244 // Convert Double to Signed/Unsigned Doubleword with truncation
5245 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
5246                                   SDNode OpNode, SDNode OpNodeRnd> {
5247   let Predicates = [HasAVX512] in {
5248     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5249              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
5250                                 OpNodeRnd>, EVEX_V512;
5251   }
5252   let Predicates = [HasVLX] in {
5253     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5254     // memory forms of these instructions in Asm Parcer. They have the same
5255     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5256     // due to the same reason.
5257     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5258                                "{1to2}", "{x}">, EVEX_V128;
5259     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5260                                "{1to4}", "{y}">, EVEX_V256;
5261   }
5262 }
5263
5264 // Convert Double to Signed/Unsigned Doubleword
5265 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
5266                                   SDNode OpNode, SDNode OpNodeRnd> {
5267   let Predicates = [HasAVX512] in {
5268     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5269              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
5270                                OpNodeRnd>, EVEX_V512;
5271   }
5272   let Predicates = [HasVLX] in {
5273     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5274     // memory forms of these instructions in Asm Parcer. They have the same
5275     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5276     // due to the same reason.
5277     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5278                                "{1to2}", "{x}">, EVEX_V128;
5279     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5280                                "{1to4}", "{y}">, EVEX_V256;
5281   }
5282 }
5283
5284 // Convert Double to Signed/Unsigned Quardword
5285 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
5286                                   SDNode OpNode, SDNode OpNodeRnd> {
5287   let Predicates = [HasDQI] in {
5288     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5289              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
5290                                OpNodeRnd>, EVEX_V512;
5291   }
5292   let Predicates = [HasDQI, HasVLX] in {
5293     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5294                                EVEX_V128;
5295     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5296                                EVEX_V256;
5297   }
5298 }
5299
5300 // Convert Double to Signed/Unsigned Quardword with truncation
5301 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
5302                                   SDNode OpNode, SDNode OpNodeRnd> {
5303   let Predicates = [HasDQI] in {
5304     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5305              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
5306                                OpNodeRnd>, EVEX_V512;
5307   }
5308   let Predicates = [HasDQI, HasVLX] in {
5309     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5310                                EVEX_V128;
5311     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5312                                EVEX_V256;
5313   }
5314 }
5315
5316 // Convert Signed/Unsigned Quardword to Double
5317 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5318                                   SDNode OpNode, SDNode OpNodeRnd> {
5319   let Predicates = [HasDQI] in {
5320     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5321              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5322                                OpNodeRnd>, EVEX_V512;
5323   }
5324   let Predicates = [HasDQI, HasVLX] in {
5325     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5326                                EVEX_V128;
5327     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5328                                EVEX_V256;
5329   }
5330 }
5331
5332 // Convert Float to Signed/Unsigned Quardword
5333 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5334                                   SDNode OpNode, SDNode OpNodeRnd> {
5335   let Predicates = [HasDQI] in {
5336     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5337              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5338                                OpNodeRnd>, EVEX_V512;
5339   }
5340   let Predicates = [HasDQI, HasVLX] in {
5341     // Explicitly specified broadcast string, since we take only 2 elements
5342     // from v4f32x_info source
5343     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5344                                "{1to2}">, EVEX_V128;
5345     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5346                                EVEX_V256;
5347   }
5348 }
5349
5350 // Convert Float to Signed/Unsigned Quardword with truncation
5351 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5352                                   SDNode OpNode, SDNode OpNodeRnd> {
5353   let Predicates = [HasDQI] in {
5354     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5355              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5356                                OpNodeRnd>, EVEX_V512;
5357   }
5358   let Predicates = [HasDQI, HasVLX] in {
5359     // Explicitly specified broadcast string, since we take only 2 elements
5360     // from v4f32x_info source
5361     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5362                                "{1to2}">, EVEX_V128;
5363     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5364                                EVEX_V256;
5365   }
5366 }
5367
5368 // Convert Signed/Unsigned Quardword to Float
5369 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5370                                   SDNode OpNode, SDNode OpNodeRnd> {
5371   let Predicates = [HasDQI] in {
5372     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5373              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5374                                OpNodeRnd>, EVEX_V512;
5375   }
5376   let Predicates = [HasDQI, HasVLX] in {
5377     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5378     // memory forms of these instructions in Asm Parcer. They have the same
5379     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5380     // due to the same reason.
5381     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5382                                "{1to2}", "{x}">, EVEX_V128;
5383     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5384                                "{1to4}", "{y}">, EVEX_V256;
5385   }
5386 }
5387
5388 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5389                                 EVEX_CD8<32, CD8VH>;
5390
5391 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5392                                 X86VSintToFpRnd>,
5393                                 PS, EVEX_CD8<32, CD8VF>;
5394
5395 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5396                                 X86VFpToSintRnd>,
5397                                 XS, EVEX_CD8<32, CD8VF>;
5398
5399 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5400                                  X86VFpToSintRnd>,
5401                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5402
5403 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5404                                  X86VFpToUintRnd>, PS,
5405                                  EVEX_CD8<32, CD8VF>;
5406
5407 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5408                                  X86VFpToUintRnd>, PS, VEX_W,
5409                                  EVEX_CD8<64, CD8VF>;
5410
5411 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5412                                  XS, EVEX_CD8<32, CD8VH>;
5413
5414 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5415                                  X86VUintToFpRnd>, XD,
5416                                  EVEX_CD8<32, CD8VF>;
5417
5418 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5419                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5420
5421 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5422                                  X86cvtpd2IntRnd>, XD, VEX_W,
5423                                  EVEX_CD8<64, CD8VF>;
5424
5425 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5426                                  X86cvtps2UIntRnd>,
5427                                  PS, EVEX_CD8<32, CD8VF>;
5428 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5429                                  X86cvtpd2UIntRnd>, VEX_W,
5430                                  PS, EVEX_CD8<64, CD8VF>;
5431
5432 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5433                                  X86cvtpd2IntRnd>, VEX_W,
5434                                  PD, EVEX_CD8<64, CD8VF>;
5435
5436 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5437                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5438
5439 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5440                                  X86cvtpd2UIntRnd>, VEX_W,
5441                                  PD, EVEX_CD8<64, CD8VF>;
5442
5443 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5444                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5445
5446 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5447                                  X86VFpToSlongRnd>, VEX_W,
5448                                  PD, EVEX_CD8<64, CD8VF>;
5449
5450 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5451                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5452
5453 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5454                                  X86VFpToUlongRnd>, VEX_W,
5455                                  PD, EVEX_CD8<64, CD8VF>;
5456
5457 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5458                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5459
5460 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5461                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5462
5463 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5464                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5465
5466 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5467                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5468
5469 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5470                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5471
5472 let Predicates = [NoVLX] in {
5473 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5474           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5475            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5476
5477 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5478           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5479            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5480
5481 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5482           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5483            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5484
5485 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5486           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5487            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5488
5489 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5490           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5491            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5492 }
5493
5494 let Predicates = [HasAVX512] in {
5495   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5496             (VCVTPD2PSZrm addr:$src)>;
5497   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5498             (VCVTPS2PDZrm addr:$src)>;
5499 }
5500
5501 //===----------------------------------------------------------------------===//
5502 // Half precision conversion instructions
5503 //===----------------------------------------------------------------------===//
5504 multiclass avx512_cvtph2ps<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5505                            X86MemOperand x86memop, PatFrag ld_frag> {
5506   defm rr : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5507                     "vcvtph2ps", "$src", "$src",
5508                    (X86cvtph2ps (_src.VT _src.RC:$src),
5509                                                 (i32 FROUND_CURRENT))>, T8PD;
5510   let hasSideEffects = 0, mayLoad = 1 in {
5511     defm rm : AVX512_maskable<0x13, MRMSrcMem, _dest, (outs _dest.RC:$dst), (ins x86memop:$src),
5512                       "vcvtph2ps", "$src", "$src",
5513                       (X86cvtph2ps (_src.VT (bitconvert (ld_frag addr:$src))),
5514                                        (i32 FROUND_CURRENT))>, T8PD;
5515   }
5516 }
5517
5518 multiclass avx512_cvtph2ps_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5519   defm rb : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5520                     "vcvtph2ps", "{sae}, $src", "$src, {sae}",
5521                    (X86cvtph2ps (_src.VT _src.RC:$src),
5522                                                 (i32 FROUND_NO_EXC))>, T8PD, EVEX_B;
5523
5524 }
5525
5526 let Predicates = [HasAVX512] in {
5527   defm VCVTPH2PSZ : avx512_cvtph2ps<v16f32_info, v16i16x_info, f256mem, loadv4i64>,
5528                     avx512_cvtph2ps_sae<v16f32_info, v16i16x_info>,
5529                     EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5530   let Predicates = [HasVLX] in {
5531     defm VCVTPH2PSZ256 : avx512_cvtph2ps<v8f32x_info, v8i16x_info, f128mem,
5532                          loadv2i64>,EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5533     defm VCVTPH2PSZ128 : avx512_cvtph2ps<v4f32x_info, v8i16x_info, f64mem,
5534                          loadv2i64>, EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5535   }
5536 }
5537
5538 multiclass avx512_cvtps2ph<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5539                            X86MemOperand x86memop> {
5540   defm rr : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5541                (ins _src.RC:$src1, i32u8imm:$src2),
5542                     "vcvtps2ph", "$src2, $src1", "$src1, $src2",
5543                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5544                                 (i32 imm:$src2),
5545                                 (i32 FROUND_CURRENT))>, AVX512AIi8Base;
5546   let hasSideEffects = 0, mayStore = 1 in {
5547     def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5548                (ins x86memop:$dst, _src.RC:$src1, i32u8imm:$src2),
5549                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5550                [(store (_dest.VT (X86cvtps2ph (_src.VT _src.RC:$src1),
5551                                        (i32 imm:$src2), (i32 FROUND_CURRENT) )),
5552                                        addr:$dst)]>;
5553     def mrk : AVX512AIi8<0x1D, MRMDestMem, (outs),
5554                (ins x86memop:$dst, _dest.KRCWM:$mask, _src.RC:$src1, i32u8imm:$src2),
5555                "vcvtps2ph\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
5556                 []>, EVEX_K;
5557   }
5558 }
5559 multiclass avx512_cvtps2ph_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5560   defm rb : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5561                (ins _src.RC:$src1, i32u8imm:$src2),
5562                     "vcvtps2ph", "$src2, {sae}, $src1", "$src1, $src2, {sae}",
5563                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5564                                 (i32 imm:$src2),
5565                                 (i32 FROUND_NO_EXC))>, EVEX_B, AVX512AIi8Base;
5566 }
5567 let Predicates = [HasAVX512] in {
5568   defm VCVTPS2PHZ : avx512_cvtps2ph<v16i16x_info, v16f32_info, f256mem>,
5569                     avx512_cvtps2ph_sae<v16i16x_info, v16f32_info>,
5570                       EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5571   let Predicates = [HasVLX] in {
5572     defm VCVTPS2PHZ256 : avx512_cvtps2ph<v8i16x_info, v8f32x_info, f128mem>,
5573                         EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5574     defm VCVTPS2PHZ128 : avx512_cvtps2ph<v8i16x_info, v4f32x_info, f128mem>,
5575                         EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5576   }
5577 }
5578 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5579   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5580                                  "ucomiss">, PS, EVEX, VEX_LIG,
5581                                  EVEX_CD8<32, CD8VT1>;
5582   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5583                                   "ucomisd">, PD, EVEX,
5584                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5585   let Pattern = []<dag> in {
5586     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5587                                    "comiss">, PS, EVEX, VEX_LIG,
5588                                    EVEX_CD8<32, CD8VT1>;
5589     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5590                                    "comisd">, PD, EVEX,
5591                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5592   }
5593   let isCodeGenOnly = 1 in {
5594     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5595                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5596                               EVEX_CD8<32, CD8VT1>;
5597     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5598                               load, "ucomisd">, PD, EVEX,
5599                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5600
5601     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5602                               load, "comiss">, PS, EVEX, VEX_LIG,
5603                               EVEX_CD8<32, CD8VT1>;
5604     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5605                               load, "comisd">, PD, EVEX,
5606                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5607   }
5608 }
5609
5610 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5611 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
5612                             X86VectorVTInfo _> {
5613   let hasSideEffects = 0, AddedComplexity = 20 , Predicates = [HasAVX512] in {
5614   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5615                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5616                            "$src2, $src1", "$src1, $src2",
5617                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>, EVEX_4V;
5618   let mayLoad = 1 in {
5619   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5620                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5621                          "$src2, $src1", "$src1, $src2",
5622                          (OpNode (_.VT _.RC:$src1),
5623                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))))>, EVEX_4V;
5624   }
5625 }
5626 }
5627
5628 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", X86frcp14s, f32x_info>,
5629                   EVEX_CD8<32, CD8VT1>, T8PD;
5630 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", X86frcp14s, f64x_info>,
5631                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5632 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", X86frsqrt14s, f32x_info>,
5633                   EVEX_CD8<32, CD8VT1>, T8PD;
5634 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", X86frsqrt14s, f64x_info>,
5635                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5636
5637 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5638 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5639                          X86VectorVTInfo _> {
5640   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5641                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5642                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5643   let mayLoad = 1 in {
5644     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5645                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5646                            (OpNode (_.FloatVT
5647                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5648     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5649                             (ins _.ScalarMemOp:$src), OpcodeStr,
5650                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5651                             (OpNode (_.FloatVT
5652                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5653                             EVEX, T8PD, EVEX_B;
5654   }
5655 }
5656
5657 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5658   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5659                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5660   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5661                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5662
5663   // Define only if AVX512VL feature is present.
5664   let Predicates = [HasVLX] in {
5665     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5666                                 OpNode, v4f32x_info>,
5667                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5668     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5669                                 OpNode, v8f32x_info>,
5670                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5671     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5672                                 OpNode, v2f64x_info>,
5673                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5674     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5675                                 OpNode, v4f64x_info>,
5676                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5677   }
5678 }
5679
5680 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5681 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5682
5683 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5684               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5685            (VRSQRT14PSZr VR512:$src)>;
5686 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5687               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5688            (VRSQRT14PDZr VR512:$src)>;
5689
5690 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5691               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5692            (VRCP14PSZr VR512:$src)>;
5693 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5694               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5695            (VRCP14PDZr VR512:$src)>;
5696
5697 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5698 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5699                          SDNode OpNode> {
5700
5701   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5702                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5703                            "$src2, $src1", "$src1, $src2",
5704                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5705                            (i32 FROUND_CURRENT))>;
5706
5707   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5708                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5709                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5710                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5711                             (i32 FROUND_NO_EXC))>, EVEX_B;
5712
5713   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5714                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5715                          "$src2, $src1", "$src1, $src2",
5716                          (OpNode (_.VT _.RC:$src1),
5717                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5718                          (i32 FROUND_CURRENT))>;
5719 }
5720
5721 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5722   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5723               EVEX_CD8<32, CD8VT1>;
5724   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5725               EVEX_CD8<64, CD8VT1>, VEX_W;
5726 }
5727
5728 let hasSideEffects = 0, Predicates = [HasERI] in {
5729   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5730   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5731 }
5732
5733 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5734 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5735
5736 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5737                          SDNode OpNode> {
5738
5739   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5740                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5741                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5742
5743   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5744                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5745                          (OpNode (_.FloatVT
5746                              (bitconvert (_.LdFrag addr:$src))),
5747                           (i32 FROUND_CURRENT))>;
5748
5749   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5750                          (ins _.MemOp:$src), OpcodeStr,
5751                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5752                          (OpNode (_.FloatVT
5753                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5754                                  (i32 FROUND_CURRENT))>, EVEX_B;
5755 }
5756 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5757                          SDNode OpNode> {
5758   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5759                         (ins _.RC:$src), OpcodeStr,
5760                         "{sae}, $src", "$src, {sae}",
5761                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5762 }
5763
5764 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5765    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5766              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5767              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5768    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5769              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5770              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5771 }
5772
5773 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5774                                   SDNode OpNode> {
5775   // Define only if AVX512VL feature is present.
5776   let Predicates = [HasVLX] in {
5777     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5778                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5779     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5780                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5781     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5782                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5783     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5784                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5785   }
5786 }
5787 let Predicates = [HasERI], hasSideEffects = 0 in {
5788
5789  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5790  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5791  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5792 }
5793 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5794                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5795
5796 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5797                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5798   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5799                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5800                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5801                          EVEX, EVEX_B, EVEX_RC;
5802 }
5803
5804 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5805                               SDNode OpNode, X86VectorVTInfo _>{
5806   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5807                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5808                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5809   let mayLoad = 1 in {
5810     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5811                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5812                            (OpNode (_.FloatVT
5813                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5814
5815     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5816                             (ins _.ScalarMemOp:$src), OpcodeStr,
5817                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5818                             (OpNode (_.FloatVT
5819                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5820                             EVEX, EVEX_B;
5821   }
5822 }
5823
5824 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5825                                   SDNode OpNode> {
5826   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5827                                 v16f32_info>,
5828                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5829   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5830                                 v8f64_info>,
5831                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5832   // Define only if AVX512VL feature is present.
5833   let Predicates = [HasVLX] in {
5834     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5835                                      OpNode, v4f32x_info>,
5836                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5837     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5838                                      OpNode, v8f32x_info>,
5839                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5840     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5841                                      OpNode, v2f64x_info>,
5842                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5843     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5844                                      OpNode, v4f64x_info>,
5845                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5846   }
5847 }
5848
5849 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5850                                           SDNode OpNodeRnd> {
5851   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5852                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5853   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5854                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5855 }
5856
5857 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5858                               string SUFF, SDNode OpNode, SDNode OpNodeRnd> {
5859
5860   defm r_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5861                          (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5862                          "$src2, $src1", "$src1, $src2",
5863                          (OpNodeRnd (_.VT _.RC:$src1),
5864                                     (_.VT _.RC:$src2),
5865                                     (i32 FROUND_CURRENT))>;
5866   let mayLoad = 1 in
5867     defm m_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5868                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5869                          "$src2, $src1", "$src1, $src2",
5870                          (OpNodeRnd (_.VT _.RC:$src1),
5871                                     (_.VT (scalar_to_vector
5872                                               (_.ScalarLdFrag addr:$src2))),
5873                                     (i32 FROUND_CURRENT))>;
5874
5875   defm rb_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5876                          (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
5877                          "$rc, $src2, $src1", "$src1, $src2, $rc",
5878                          (OpNodeRnd (_.VT _.RC:$src1),
5879                                      (_.VT _.RC:$src2),
5880                                      (i32 imm:$rc))>,
5881                          EVEX_B, EVEX_RC;
5882
5883   let isCodeGenOnly = 1 in {
5884     def r : SI<opc, MRMSrcReg, (outs _.FRC:$dst),
5885                (ins _.FRC:$src1, _.FRC:$src2),
5886                OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5887
5888     let mayLoad = 1 in
5889       def m : SI<opc, MRMSrcMem, (outs _.FRC:$dst),
5890                  (ins _.FRC:$src1, _.ScalarMemOp:$src2),
5891                  OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5892   }
5893
5894   def : Pat<(_.EltVT (OpNode _.FRC:$src)),
5895             (!cast<Instruction>(NAME#SUFF#Zr)
5896                 (_.EltVT (IMPLICIT_DEF)), _.FRC:$src)>;
5897
5898   def : Pat<(_.EltVT (OpNode (load addr:$src))),
5899             (!cast<Instruction>(NAME#SUFF#Zm)
5900                 (_.EltVT (IMPLICIT_DEF)), addr:$src)>, Requires<[OptForSize]>;
5901 }
5902
5903 multiclass avx512_sqrt_scalar_all<bits<8> opc, string OpcodeStr> {
5904   defm SSZ : avx512_sqrt_scalar<opc, OpcodeStr#"ss", f32x_info, "SS", fsqrt,
5905                         X86fsqrtRnds>, EVEX_CD8<32, CD8VT1>, EVEX_4V, XS;
5906   defm SDZ : avx512_sqrt_scalar<opc, OpcodeStr#"sd", f64x_info, "SD", fsqrt,
5907                         X86fsqrtRnds>, EVEX_CD8<64, CD8VT1>, EVEX_4V, XD, VEX_W;
5908 }
5909
5910 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5911                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5912
5913 defm VSQRT   : avx512_sqrt_scalar_all<0x51, "vsqrt">, VEX_LIG;
5914
5915 let Predicates = [HasAVX512] in {
5916   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5917             (COPY_TO_REGCLASS (VRSQRT14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>;
5918   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5919             (COPY_TO_REGCLASS (VRSQRT14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5920             Requires<[OptForSize]>;
5921   def : Pat<(f32 (X86frcp FR32X:$src)),
5922             (COPY_TO_REGCLASS (VRCP14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X )>;
5923   def : Pat<(f32 (X86frcp (load addr:$src))),
5924             (COPY_TO_REGCLASS (VRCP14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5925             Requires<[OptForSize]>;
5926 }
5927
5928 multiclass
5929 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5930
5931   let ExeDomain = _.ExeDomain in {
5932   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5933                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5934                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5935                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5936                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5937
5938   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5939                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5940                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5941                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5942                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5943
5944   let mayLoad = 1 in
5945   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5946                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5947                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5948                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5949                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5950                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5951   }
5952   let Predicates = [HasAVX512] in {
5953   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5954              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5955              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5956   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5957              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5958              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5959   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5960              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5961              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5962   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5963              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5964              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5965   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5966              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5967              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5968
5969   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5970              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5971              addr:$src, (i32 0x1))), _.FRC)>;
5972   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5973              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5974              addr:$src, (i32 0x2))), _.FRC)>;
5975   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5976              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5977              addr:$src, (i32 0x3))), _.FRC)>;
5978   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5979              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5980              addr:$src, (i32 0x4))), _.FRC)>;
5981   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5982              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5983              addr:$src, (i32 0xc))), _.FRC)>;
5984   }
5985 }
5986
5987 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5988                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5989
5990 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5991                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5992
5993 //-------------------------------------------------
5994 // Integer truncate and extend operations
5995 //-------------------------------------------------
5996
5997 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5998                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5999                               X86MemOperand x86memop> {
6000
6001   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
6002                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
6003                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
6004                        EVEX, T8XS;
6005
6006   // for intrinsic patter match
6007   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6008                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6009                            undef)),
6010             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6011                                       SrcInfo.RC:$src1)>;
6012
6013   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6014                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6015                            DestInfo.ImmAllZerosV)),
6016             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6017                                       SrcInfo.RC:$src1)>;
6018
6019   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6020                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6021                            DestInfo.RC:$src0)),
6022             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
6023                                       DestInfo.KRCWM:$mask ,
6024                                       SrcInfo.RC:$src1)>;
6025
6026   let mayStore = 1 in {
6027     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
6028                (ins x86memop:$dst, SrcInfo.RC:$src),
6029                OpcodeStr # "\t{$src, $dst |$dst, $src}",
6030                []>, EVEX;
6031
6032     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
6033                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
6034                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6035                []>, EVEX, EVEX_K;
6036   }//mayStore = 1
6037 }
6038
6039 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
6040                                     X86VectorVTInfo DestInfo,
6041                                     PatFrag truncFrag, PatFrag mtruncFrag > {
6042
6043   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
6044             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
6045                                     addr:$dst, SrcInfo.RC:$src)>;
6046
6047   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
6048                                                (SrcInfo.VT SrcInfo.RC:$src)),
6049             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
6050                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
6051 }
6052
6053 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
6054                                         X86VectorVTInfo DestInfo, string sat > {
6055
6056   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6057                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6058                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
6059            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
6060                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
6061                     (SrcInfo.VT SrcInfo.RC:$src))>;
6062
6063   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6064                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6065                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
6066            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
6067                     (SrcInfo.VT SrcInfo.RC:$src))>;
6068 }
6069
6070 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
6071          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6072          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6073          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6074          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
6075                                                      Predicate prd = HasAVX512>{
6076
6077   let Predicates = [HasVLX, prd] in {
6078     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6079                              DestInfoZ128, x86memopZ128>,
6080                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6081                              truncFrag, mtruncFrag>, EVEX_V128;
6082
6083     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6084                              DestInfoZ256, x86memopZ256>,
6085                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6086                              truncFrag, mtruncFrag>, EVEX_V256;
6087   }
6088   let Predicates = [prd] in
6089     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6090                              DestInfoZ, x86memopZ>,
6091                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6092                              truncFrag, mtruncFrag>, EVEX_V512;
6093 }
6094
6095 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
6096          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6097          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6098          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6099          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
6100
6101   let Predicates = [HasVLX, prd] in {
6102     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6103                              DestInfoZ128, x86memopZ128>,
6104                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6105                              sat>, EVEX_V128;
6106
6107     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6108                              DestInfoZ256, x86memopZ256>,
6109                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6110                              sat>, EVEX_V256;
6111   }
6112   let Predicates = [prd] in
6113     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6114                              DestInfoZ, x86memopZ>,
6115                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6116                              sat>, EVEX_V512;
6117 }
6118
6119 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6120   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6121                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6122                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
6123 }
6124 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
6125   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
6126                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6127                sat>, EVEX_CD8<8, CD8VO>;
6128 }
6129
6130 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6131   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6132                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6133                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
6134 }
6135 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
6136   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
6137                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6138                sat>, EVEX_CD8<16, CD8VQ>;
6139 }
6140
6141 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6142   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6143                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6144                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
6145 }
6146 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
6147   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
6148                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6149                sat>, EVEX_CD8<32, CD8VH>;
6150 }
6151
6152 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6153   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6154                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6155                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
6156 }
6157 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
6158   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
6159                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6160                sat>, EVEX_CD8<8, CD8VQ>;
6161 }
6162
6163 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6164   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6165               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6166               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
6167 }
6168 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
6169   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
6170               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6171               sat>, EVEX_CD8<16, CD8VH>;
6172 }
6173
6174 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6175   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
6176               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6177               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
6178 }
6179 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
6180   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
6181               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6182               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
6183 }
6184
6185 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
6186 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
6187 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
6188
6189 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
6190 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
6191 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
6192
6193 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
6194 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
6195 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
6196
6197 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
6198 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
6199 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
6200
6201 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
6202 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
6203 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
6204
6205 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
6206 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
6207 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
6208
6209 let Predicates = [HasAVX512, NoVLX] in {
6210 def: Pat<(v8i16 (X86vtrunc (v8i32 VR256X:$src))),
6211          (v8i16 (EXTRACT_SUBREG
6212                  (v16i16 (VPMOVDWZrr (v16i32 (SUBREG_TO_REG (i32 0),
6213                                           VR256X:$src, sub_ymm)))), sub_xmm))>;
6214 def: Pat<(v4i32 (X86vtrunc (v4i64 VR256X:$src))),
6215          (v4i32 (EXTRACT_SUBREG
6216                  (v8i32 (VPMOVQDZrr (v8i64 (SUBREG_TO_REG (i32 0),
6217                                            VR256X:$src, sub_ymm)))), sub_xmm))>;
6218 }
6219
6220 let Predicates = [HasBWI, NoVLX] in {
6221 def: Pat<(v16i8 (X86vtrunc (v16i16 VR256X:$src))),
6222          (v16i8 (EXTRACT_SUBREG  (VPMOVWBZrr (v32i16 (SUBREG_TO_REG (i32 0),
6223                                             VR256X:$src, sub_ymm))), sub_xmm))>;
6224 }
6225
6226 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
6227                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
6228                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
6229
6230   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6231                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
6232                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
6233                   EVEX;
6234
6235   let mayLoad = 1 in {
6236     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6237                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
6238                     (DestInfo.VT (LdFrag addr:$src))>,
6239                   EVEX;
6240   }
6241 }
6242
6243 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
6244           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6245   let Predicates = [HasVLX, HasBWI] in {
6246     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
6247                     v16i8x_info, i64mem, LdFrag, OpNode>,
6248                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
6249
6250     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
6251                     v16i8x_info, i128mem, LdFrag, OpNode>,
6252                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
6253   }
6254   let Predicates = [HasBWI] in {
6255     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
6256                     v32i8x_info, i256mem, LdFrag, OpNode>,
6257                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
6258   }
6259 }
6260
6261 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6262           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6263   let Predicates = [HasVLX, HasAVX512] in {
6264     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6265                    v16i8x_info, i32mem, LdFrag, OpNode>,
6266                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
6267
6268     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6269                    v16i8x_info, i64mem, LdFrag, OpNode>,
6270                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
6271   }
6272   let Predicates = [HasAVX512] in {
6273     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6274                    v16i8x_info, i128mem, LdFrag, OpNode>,
6275                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
6276   }
6277 }
6278
6279 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6280           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6281   let Predicates = [HasVLX, HasAVX512] in {
6282     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6283                    v16i8x_info, i16mem, LdFrag, OpNode>,
6284                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
6285
6286     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6287                    v16i8x_info, i32mem, LdFrag, OpNode>,
6288                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
6289   }
6290   let Predicates = [HasAVX512] in {
6291     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6292                    v16i8x_info, i64mem, LdFrag, OpNode>,
6293                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
6294   }
6295 }
6296
6297 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6298          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6299   let Predicates = [HasVLX, HasAVX512] in {
6300     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6301                    v8i16x_info, i64mem, LdFrag, OpNode>,
6302                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
6303
6304     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6305                    v8i16x_info, i128mem, LdFrag, OpNode>,
6306                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
6307   }
6308   let Predicates = [HasAVX512] in {
6309     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6310                    v16i16x_info, i256mem, LdFrag, OpNode>,
6311                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
6312   }
6313 }
6314
6315 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6316          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6317   let Predicates = [HasVLX, HasAVX512] in {
6318     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6319                    v8i16x_info, i32mem, LdFrag, OpNode>,
6320                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6321
6322     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6323                    v8i16x_info, i64mem, LdFrag, OpNode>,
6324                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6325   }
6326   let Predicates = [HasAVX512] in {
6327     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6328                    v8i16x_info, i128mem, LdFrag, OpNode>,
6329                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6330   }
6331 }
6332
6333 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6334          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6335
6336   let Predicates = [HasVLX, HasAVX512] in {
6337     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6338                    v4i32x_info, i64mem, LdFrag, OpNode>,
6339                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6340
6341     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6342                    v4i32x_info, i128mem, LdFrag, OpNode>,
6343                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6344   }
6345   let Predicates = [HasAVX512] in {
6346     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6347                    v8i32x_info, i256mem, LdFrag, OpNode>,
6348                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6349   }
6350 }
6351
6352 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6353 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6354 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6355 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6356 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6357 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6358
6359
6360 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6361 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6362 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6363 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6364 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6365 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6366
6367 //===----------------------------------------------------------------------===//
6368 // GATHER - SCATTER Operations
6369
6370 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6371                          X86MemOperand memop, PatFrag GatherNode> {
6372   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6373       ExeDomain = _.ExeDomain in
6374   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6375             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6376             !strconcat(OpcodeStr#_.Suffix,
6377             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6378             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6379               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6380                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6381              EVEX_CD8<_.EltSize, CD8VT1>;
6382 }
6383
6384 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6385                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6386   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6387                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6388   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6389                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6390 let Predicates = [HasVLX] in {
6391   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6392                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6393   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6394                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6395   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6396                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6397   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6398                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6399 }
6400 }
6401
6402 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6403                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6404   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6405                                        mgatherv16i32>, EVEX_V512;
6406   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6407                                        mgatherv8i64>, EVEX_V512;
6408 let Predicates = [HasVLX] in {
6409   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6410                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6411   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6412                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6413   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6414                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6415   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6416                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6417 }
6418 }
6419
6420
6421 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6422                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6423
6424 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6425                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6426
6427 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6428                           X86MemOperand memop, PatFrag ScatterNode> {
6429
6430 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6431
6432   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6433             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6434             !strconcat(OpcodeStr#_.Suffix,
6435             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6436             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6437                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6438             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6439 }
6440
6441 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6442                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6443   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6444                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6445   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6446                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6447 let Predicates = [HasVLX] in {
6448   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6449                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6450   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6451                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6452   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6453                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6454   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6455                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6456 }
6457 }
6458
6459 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6460                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6461   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6462                                        mscatterv16i32>, EVEX_V512;
6463   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6464                                        mscatterv8i64>, EVEX_V512;
6465 let Predicates = [HasVLX] in {
6466   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6467                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6468   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6469                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6470   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6471                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6472   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6473                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6474 }
6475 }
6476
6477 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6478                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6479
6480 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6481                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6482
6483 // prefetch
6484 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6485                        RegisterClass KRC, X86MemOperand memop> {
6486   let Predicates = [HasPFI], hasSideEffects = 1 in
6487   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6488             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6489             []>, EVEX, EVEX_K;
6490 }
6491
6492 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6493                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6494
6495 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6496                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6497
6498 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6499                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6500
6501 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6502                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6503
6504 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6505                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6506
6507 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6508                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6509
6510 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6511                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6512
6513 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6514                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6515
6516 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6517                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6518
6519 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6520                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6521
6522 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6523                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6524
6525 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6526                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6527
6528 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6529                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6530
6531 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6532                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6533
6534 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6535                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6536
6537 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6538                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6539
6540 // Helper fragments to match sext vXi1 to vXiY.
6541 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6542 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6543
6544 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6545 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6546 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6547
6548 def : Pat<(store VK1:$src, addr:$dst),
6549           (MOV8mr addr:$dst,
6550            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6551             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6552
6553 def : Pat<(store VK8:$src, addr:$dst),
6554           (MOV8mr addr:$dst,
6555            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6556             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6557
6558 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6559                            (truncstore node:$val, node:$ptr), [{
6560   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6561 }]>;
6562
6563 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6564           (MOV8mr addr:$dst, GR8:$src)>;
6565
6566 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6567 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6568                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6569                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6570 }
6571
6572 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6573                                  string OpcodeStr, Predicate prd> {
6574 let Predicates = [prd] in
6575   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6576
6577   let Predicates = [prd, HasVLX] in {
6578     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6579     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6580   }
6581 }
6582
6583 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6584   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6585                                        HasBWI>;
6586   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6587                                        HasBWI>, VEX_W;
6588   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6589                                        HasDQI>;
6590   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6591                                        HasDQI>, VEX_W;
6592 }
6593
6594 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6595
6596 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6597 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6598                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6599                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6600 }
6601
6602 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6603                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6604 let Predicates = [prd] in
6605   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6606    EVEX_V512;
6607
6608   let Predicates = [prd, HasVLX] in {
6609     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6610      EVEX_V256;
6611     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6612      EVEX_V128;
6613   }
6614 }
6615
6616 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6617                                               avx512vl_i8_info, HasBWI>;
6618 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6619                                               avx512vl_i16_info, HasBWI>, VEX_W;
6620 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6621                                               avx512vl_i32_info, HasDQI>;
6622 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6623                                               avx512vl_i64_info, HasDQI>, VEX_W;
6624
6625 //===----------------------------------------------------------------------===//
6626 // AVX-512 - COMPRESS and EXPAND
6627 //
6628
6629 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6630                                  string OpcodeStr> {
6631   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6632               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6633               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6634
6635   let mayStore = 1 in {
6636   def mr : AVX5128I<opc, MRMDestMem, (outs),
6637               (ins _.MemOp:$dst, _.RC:$src),
6638               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6639               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6640
6641   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6642               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6643               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6644               [(store (_.VT (vselect _.KRCWM:$mask,
6645                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6646                 addr:$dst)]>,
6647               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6648   }
6649 }
6650
6651 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6652                                  AVX512VLVectorVTInfo VTInfo> {
6653   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6654
6655   let Predicates = [HasVLX] in {
6656     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6657     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6658   }
6659 }
6660
6661 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6662                                          EVEX;
6663 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6664                                          EVEX, VEX_W;
6665 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6666                                          EVEX;
6667 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6668                                          EVEX, VEX_W;
6669
6670 // expand
6671 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6672                                  string OpcodeStr> {
6673   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6674               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6675               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6676
6677   let mayLoad = 1 in
6678   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6679               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6680               (_.VT (X86expand (_.VT (bitconvert
6681                                       (_.LdFrag addr:$src1)))))>,
6682             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6683 }
6684
6685 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6686                                  AVX512VLVectorVTInfo VTInfo> {
6687   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6688
6689   let Predicates = [HasVLX] in {
6690     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6691     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6692   }
6693 }
6694
6695 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6696                                          EVEX;
6697 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6698                                          EVEX, VEX_W;
6699 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6700                                          EVEX;
6701 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6702                                          EVEX, VEX_W;
6703
6704 //handle instruction  reg_vec1 = op(reg_vec,imm)
6705 //                               op(mem_vec,imm)
6706 //                               op(broadcast(eltVt),imm)
6707 //all instruction created with FROUND_CURRENT
6708 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6709                                                             X86VectorVTInfo _>{
6710   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6711                       (ins _.RC:$src1, i32u8imm:$src2),
6712                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6713                       (OpNode (_.VT _.RC:$src1),
6714                               (i32 imm:$src2),
6715                               (i32 FROUND_CURRENT))>;
6716   let mayLoad = 1 in {
6717     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6718                       (ins _.MemOp:$src1, i32u8imm:$src2),
6719                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6720                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6721                               (i32 imm:$src2),
6722                               (i32 FROUND_CURRENT))>;
6723     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6724                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6725                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6726                       "${src1}"##_.BroadcastStr##", $src2",
6727                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6728                               (i32 imm:$src2),
6729                               (i32 FROUND_CURRENT))>, EVEX_B;
6730   }
6731 }
6732
6733 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6734 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6735                                              SDNode OpNode, X86VectorVTInfo _>{
6736   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6737                       (ins _.RC:$src1, i32u8imm:$src2),
6738                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6739                       "$src1, {sae}, $src2",
6740                       (OpNode (_.VT _.RC:$src1),
6741                               (i32 imm:$src2),
6742                               (i32 FROUND_NO_EXC))>, EVEX_B;
6743 }
6744
6745 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6746             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6747   let Predicates = [prd] in {
6748     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6749                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6750                                   EVEX_V512;
6751   }
6752   let Predicates = [prd, HasVLX] in {
6753     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6754                                   EVEX_V128;
6755     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6756                                   EVEX_V256;
6757   }
6758 }
6759
6760 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6761 //                               op(reg_vec2,mem_vec,imm)
6762 //                               op(reg_vec2,broadcast(eltVt),imm)
6763 //all instruction created with FROUND_CURRENT
6764 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6765                                                             X86VectorVTInfo _>{
6766   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6767                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6768                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6769                       (OpNode (_.VT _.RC:$src1),
6770                               (_.VT _.RC:$src2),
6771                               (i32 imm:$src3),
6772                               (i32 FROUND_CURRENT))>;
6773   let mayLoad = 1 in {
6774     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6775                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6776                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6777                       (OpNode (_.VT _.RC:$src1),
6778                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6779                               (i32 imm:$src3),
6780                               (i32 FROUND_CURRENT))>;
6781     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6782                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6783                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6784                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6785                       (OpNode (_.VT _.RC:$src1),
6786                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6787                               (i32 imm:$src3),
6788                               (i32 FROUND_CURRENT))>, EVEX_B;
6789   }
6790 }
6791
6792 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6793 //                               op(reg_vec2,mem_vec,imm)
6794 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6795                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6796
6797   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6798                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6799                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6800                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6801                                (SrcInfo.VT SrcInfo.RC:$src2),
6802                                (i8 imm:$src3)))>;
6803   let mayLoad = 1 in
6804     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6805                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6806                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6807                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6808                                (SrcInfo.VT (bitconvert
6809                                                   (SrcInfo.LdFrag addr:$src2))),
6810                                (i8 imm:$src3)))>;
6811 }
6812
6813 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6814 //                               op(reg_vec2,mem_vec,imm)
6815 //                               op(reg_vec2,broadcast(eltVt),imm)
6816 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6817                            X86VectorVTInfo _>:
6818   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6819
6820   let mayLoad = 1 in
6821     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6822                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6823                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6824                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6825                       (OpNode (_.VT _.RC:$src1),
6826                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6827                               (i8 imm:$src3))>, EVEX_B;
6828 }
6829
6830 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6831 //                                      op(reg_vec2,mem_scalar,imm)
6832 //all instruction created with FROUND_CURRENT
6833 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6834                                                            X86VectorVTInfo _> {
6835
6836   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6837                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6838                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6839                       (OpNode (_.VT _.RC:$src1),
6840                               (_.VT _.RC:$src2),
6841                               (i32 imm:$src3),
6842                               (i32 FROUND_CURRENT))>;
6843   let mayLoad = 1 in {
6844     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6845                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6846                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6847                       (OpNode (_.VT _.RC:$src1),
6848                               (_.VT (scalar_to_vector
6849                                         (_.ScalarLdFrag addr:$src2))),
6850                               (i32 imm:$src3),
6851                               (i32 FROUND_CURRENT))>;
6852
6853     let isAsmParserOnly = 1 in {
6854       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6855                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6856                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6857                       []>;
6858     }
6859   }
6860 }
6861
6862 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6863 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6864                                              SDNode OpNode, X86VectorVTInfo _>{
6865   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6866                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6867                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6868                       "$src1, $src2,{sae}, $src3",
6869                       (OpNode (_.VT _.RC:$src1),
6870                               (_.VT _.RC:$src2),
6871                               (i32 imm:$src3),
6872                               (i32 FROUND_NO_EXC))>, EVEX_B;
6873 }
6874 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6875 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6876                                              SDNode OpNode, X86VectorVTInfo _> {
6877   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6878                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6879                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6880                       "$src1, $src2,{sae}, $src3",
6881                       (OpNode (_.VT _.RC:$src1),
6882                               (_.VT _.RC:$src2),
6883                               (i32 imm:$src3),
6884                               (i32 FROUND_NO_EXC))>, EVEX_B;
6885 }
6886
6887 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6888             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6889   let Predicates = [prd] in {
6890     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6891                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6892                                   EVEX_V512;
6893
6894   }
6895   let Predicates = [prd, HasVLX] in {
6896     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6897                                   EVEX_V128;
6898     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6899                                   EVEX_V256;
6900   }
6901 }
6902
6903 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6904                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6905   let Predicates = [HasBWI] in {
6906     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6907                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6908   }
6909   let Predicates = [HasBWI, HasVLX] in {
6910     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6911                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6912     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6913                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6914   }
6915 }
6916
6917 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6918                                 bits<8> opc, SDNode OpNode>{
6919   let Predicates = [HasAVX512] in {
6920     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6921   }
6922   let Predicates = [HasAVX512, HasVLX] in {
6923     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6924     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6925   }
6926 }
6927
6928 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6929                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6930   let Predicates = [prd] in {
6931      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6932                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6933   }
6934 }
6935
6936 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6937                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6938   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6939                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6940   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6941                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6942 }
6943
6944 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6945                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6946       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6947 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6948                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6949       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6950
6951 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6952                                                  0x55, X86VFixupimm, HasAVX512>,
6953       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6954 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6955                                                  0x55, X86VFixupimm, HasAVX512>,
6956       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6957
6958 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6959                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6960 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6961                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6962 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6963                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6964
6965
6966 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6967                                                        0x50, X86VRange, HasDQI>,
6968       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6969 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6970                                                        0x50, X86VRange, HasDQI>,
6971       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6972
6973 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6974                                                  0x51, X86VRange, HasDQI>,
6975       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6976 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6977                                                  0x51, X86VRange, HasDQI>,
6978       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6979
6980 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6981                                                  0x57, X86Reduces, HasDQI>,
6982       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6983 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6984                                                  0x57, X86Reduces, HasDQI>,
6985       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6986
6987 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
6988                                                  0x27, X86GetMants, HasAVX512>,
6989       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6990 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
6991                                                  0x27, X86GetMants, HasAVX512>,
6992       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6993
6994 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6995                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6996   let Predicates = [HasAVX512] in {
6997     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6998
6999   }
7000   let Predicates = [HasAVX512, HasVLX] in {
7001      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
7002   }
7003 }
7004 let Predicates = [HasAVX512] in {
7005 def : Pat<(v16f32 (ffloor VR512:$src)),
7006           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
7007 def : Pat<(v16f32 (fnearbyint VR512:$src)),
7008           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
7009 def : Pat<(v16f32 (fceil VR512:$src)),
7010           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
7011 def : Pat<(v16f32 (frint VR512:$src)),
7012           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
7013 def : Pat<(v16f32 (ftrunc VR512:$src)),
7014           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
7015
7016 def : Pat<(v8f64 (ffloor VR512:$src)),
7017           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
7018 def : Pat<(v8f64 (fnearbyint VR512:$src)),
7019           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
7020 def : Pat<(v8f64 (fceil VR512:$src)),
7021           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
7022 def : Pat<(v8f64 (frint VR512:$src)),
7023           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
7024 def : Pat<(v8f64 (ftrunc VR512:$src)),
7025           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
7026 }
7027
7028 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
7029       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7030 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
7031       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7032 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
7033       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7034 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
7035       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7036
7037 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7038                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7039   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
7040                            AVX512AIi8Base, EVEX_4V;
7041   let isCodeGenOnly = 1 in {
7042     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
7043                            AVX512AIi8Base, EVEX_4V;
7044   }
7045 }
7046
7047 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
7048                                                   EVEX_CD8<32, CD8VF>;
7049 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
7050                                                   EVEX_CD8<64, CD8VF>, VEX_W;
7051
7052 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
7053   let Predicates = p in
7054     def NAME#_.VTName#rri:
7055           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
7056               (!cast<Instruction>(NAME#_.ZSuffix#rri)
7057                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
7058 }
7059
7060 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
7061       avx512_vpalign_lowering<_.info512, [HasBWI]>,
7062       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
7063       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
7064
7065 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
7066                                           avx512vl_i8_info, avx512vl_i8_info>,
7067                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
7068                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
7069                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
7070                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
7071                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
7072                 EVEX_CD8<8, CD8VF>;
7073
7074 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
7075                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
7076
7077 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7078                            X86VectorVTInfo _> {
7079   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7080                     (ins _.RC:$src1), OpcodeStr,
7081                     "$src1", "$src1",
7082                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
7083
7084   let mayLoad = 1 in
7085     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7086                     (ins _.MemOp:$src1), OpcodeStr,
7087                     "$src1", "$src1",
7088                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
7089               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
7090 }
7091
7092 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
7093                             X86VectorVTInfo _> :
7094            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
7095   let mayLoad = 1 in
7096     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7097                     (ins _.ScalarMemOp:$src1), OpcodeStr,
7098                     "${src1}"##_.BroadcastStr,
7099                     "${src1}"##_.BroadcastStr,
7100                     (_.VT (OpNode (X86VBroadcast
7101                                       (_.ScalarLdFrag addr:$src1))))>,
7102                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
7103 }
7104
7105 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7106                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7107   let Predicates = [prd] in
7108     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7109
7110   let Predicates = [prd, HasVLX] in {
7111     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7112                               EVEX_V256;
7113     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
7114                               EVEX_V128;
7115   }
7116 }
7117
7118 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7119                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7120   let Predicates = [prd] in
7121     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
7122                               EVEX_V512;
7123
7124   let Predicates = [prd, HasVLX] in {
7125     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
7126                                  EVEX_V256;
7127     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
7128                                  EVEX_V128;
7129   }
7130 }
7131
7132 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
7133                                  SDNode OpNode, Predicate prd> {
7134   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr#"q", OpNode, avx512vl_i64_info,
7135                                prd>, VEX_W;
7136   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr#"d", OpNode, avx512vl_i32_info,
7137                                prd>;
7138 }
7139
7140 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
7141                                  SDNode OpNode, Predicate prd> {
7142   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr#"w", OpNode, avx512vl_i16_info, prd>;
7143   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr#"b", OpNode, avx512vl_i8_info, prd>;
7144 }
7145
7146 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
7147                                   bits<8> opc_d, bits<8> opc_q,
7148                                   string OpcodeStr, SDNode OpNode> {
7149   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
7150                                     HasAVX512>,
7151               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
7152                                     HasBWI>;
7153 }
7154
7155 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
7156
7157 def : Pat<(xor
7158           (bc_v16i32 (v16i1sextv16i32)),
7159           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
7160           (VPABSDZrr VR512:$src)>;
7161 def : Pat<(xor
7162           (bc_v8i64 (v8i1sextv8i64)),
7163           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
7164           (VPABSQZrr VR512:$src)>;
7165
7166 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
7167
7168   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
7169   let isCodeGenOnly = 1 in
7170     defm NAME#_UNDEF : avx512_unary_rm_vl_dq<opc, opc, OpcodeStr,
7171                                              ctlz_zero_undef, prd>;
7172 }
7173
7174 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
7175 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
7176
7177 //===---------------------------------------------------------------------===//
7178 // Replicate Single FP - MOVSHDUP and MOVSLDUP
7179 //===---------------------------------------------------------------------===//
7180 multiclass avx512_replicate<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7181   defm NAME:       avx512_unary_rm_vl<opc, OpcodeStr, OpNode, avx512vl_f32_info,
7182                                       HasAVX512>, XS;
7183   let isCodeGenOnly = 1 in
7184     defm NAME#_I: avx512_unary_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
7185                                      HasAVX512>, XS;
7186 }
7187
7188 defm VMOVSHDUP : avx512_replicate<0x16, "vmovshdup", X86Movshdup>;
7189 defm VMOVSLDUP : avx512_replicate<0x12, "vmovsldup", X86Movsldup>;
7190
7191 //===----------------------------------------------------------------------===//
7192 // AVX-512 - MOVDDUP
7193 //===----------------------------------------------------------------------===//
7194
7195 multiclass avx512_movddup_128<bits<8> opc, string OpcodeStr, SDNode OpNode,
7196                                                             X86VectorVTInfo _> {
7197   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7198                    (ins _.RC:$src), OpcodeStr, "$src", "$src",
7199                    (_.VT (OpNode (_.VT _.RC:$src)))>, EVEX;
7200   let mayLoad = 1 in
7201     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7202                    (ins _.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
7203                    (_.VT (OpNode (_.VT (scalar_to_vector
7204                                          (_.ScalarLdFrag addr:$src)))))>,
7205                    EVEX, EVEX_CD8<_.EltSize, CD8VH>;
7206 }
7207
7208 multiclass avx512_movddup_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
7209                                                   AVX512VLVectorVTInfo VTInfo> {
7210
7211   defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7212
7213   let Predicates = [HasAVX512, HasVLX] in {
7214     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7215                                EVEX_V256;
7216     defm Z128 : avx512_movddup_128<opc, OpcodeStr, OpNode, VTInfo.info128>,
7217                                EVEX_V128;
7218   }
7219 }
7220
7221 multiclass avx512_movddup<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7222   defm NAME:      avx512_movddup_common<opc, OpcodeStr, OpNode,
7223                                         avx512vl_f64_info>, XD, VEX_W;
7224   let isCodeGenOnly = 1 in
7225     defm NAME#_I: avx512_movddup_common<opc, OpcodeStr, OpNode,
7226                                         avx512vl_i64_info>;
7227 }
7228
7229 defm VMOVDDUP : avx512_movddup<0x12, "vmovddup", X86Movddup>;
7230
7231 def : Pat<(X86Movddup (loadv2f64 addr:$src)),
7232           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7233 def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
7234           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7235
7236 //===----------------------------------------------------------------------===//
7237 // AVX-512 - Unpack Instructions
7238 //===----------------------------------------------------------------------===//
7239 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
7240 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
7241
7242 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
7243                                        SSE_INTALU_ITINS_P, HasBWI>;
7244 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
7245                                        SSE_INTALU_ITINS_P, HasBWI>;
7246 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
7247                                        SSE_INTALU_ITINS_P, HasBWI>;
7248 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
7249                                        SSE_INTALU_ITINS_P, HasBWI>;
7250
7251 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
7252                                        SSE_INTALU_ITINS_P, HasAVX512>;
7253 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
7254                                        SSE_INTALU_ITINS_P, HasAVX512>;
7255 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
7256                                        SSE_INTALU_ITINS_P, HasAVX512>;
7257 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
7258                                        SSE_INTALU_ITINS_P, HasAVX512>;
7259
7260 //===----------------------------------------------------------------------===//
7261 // AVX-512 - Extract & Insert Integer Instructions
7262 //===----------------------------------------------------------------------===//
7263
7264 multiclass avx512_extract_elt_bw_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7265                                                             X86VectorVTInfo _> {
7266   let mayStore = 1 in
7267     def mr : AVX512Ii8<opc, MRMDestMem, (outs),
7268                 (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7269                 OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7270                 [(store (_.EltVT (trunc (assertzext (OpNode (_.VT _.RC:$src1),
7271                                                             imm:$src2)))),
7272                         addr:$dst)]>,
7273                 EVEX, EVEX_CD8<_.EltSize, CD8VT1>;
7274 }
7275
7276 multiclass avx512_extract_elt_b<string OpcodeStr, X86VectorVTInfo _> {
7277   let Predicates = [HasBWI] in {
7278     def rr : AVX512Ii8<0x14, MRMDestReg, (outs GR32orGR64:$dst),
7279                   (ins _.RC:$src1, u8imm:$src2),
7280                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7281                   [(set GR32orGR64:$dst,
7282                         (X86pextrb (_.VT _.RC:$src1), imm:$src2))]>,
7283                   EVEX, TAPD;
7284
7285     defm NAME : avx512_extract_elt_bw_m<0x14, OpcodeStr, X86pextrb, _>, TAPD;
7286   }
7287 }
7288
7289 multiclass avx512_extract_elt_w<string OpcodeStr, X86VectorVTInfo _> {
7290   let Predicates = [HasBWI] in {
7291     def rr : AVX512Ii8<0xC5, MRMSrcReg, (outs GR32orGR64:$dst),
7292                   (ins _.RC:$src1, u8imm:$src2),
7293                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7294                   [(set GR32orGR64:$dst,
7295                         (X86pextrw (_.VT _.RC:$src1), imm:$src2))]>,
7296                   EVEX, PD;
7297
7298     def rr_REV : AVX512Ii8<0x15, MRMDestReg, (outs GR32orGR64:$dst),
7299                    (ins _.RC:$src1, u8imm:$src2),
7300                    OpcodeStr#".s\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7301                    EVEX, TAPD;
7302
7303     defm NAME : avx512_extract_elt_bw_m<0x15, OpcodeStr, X86pextrw, _>, TAPD;
7304   }
7305 }
7306
7307 multiclass avx512_extract_elt_dq<string OpcodeStr, X86VectorVTInfo _,
7308                                                             RegisterClass GRC> {
7309   let Predicates = [HasDQI] in {
7310     def rr : AVX512Ii8<0x16, MRMDestReg, (outs GRC:$dst),
7311                   (ins _.RC:$src1, u8imm:$src2),
7312                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7313                   [(set GRC:$dst,
7314                       (extractelt (_.VT _.RC:$src1), imm:$src2))]>,
7315                   EVEX, TAPD;
7316
7317     let mayStore = 1 in
7318       def mr : AVX512Ii8<0x16, MRMDestMem, (outs),
7319                   (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7320                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7321                   [(store (extractelt (_.VT _.RC:$src1),
7322                                       imm:$src2),addr:$dst)]>,
7323                   EVEX, EVEX_CD8<_.EltSize, CD8VT1>, TAPD;
7324   }
7325 }
7326
7327 defm VPEXTRBZ : avx512_extract_elt_b<"vpextrb", v16i8x_info>;
7328 defm VPEXTRWZ : avx512_extract_elt_w<"vpextrw", v8i16x_info>;
7329 defm VPEXTRDZ : avx512_extract_elt_dq<"vpextrd", v4i32x_info, GR32>;
7330 defm VPEXTRQZ : avx512_extract_elt_dq<"vpextrq", v2i64x_info, GR64>, VEX_W;
7331
7332 multiclass avx512_insert_elt_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7333                                             X86VectorVTInfo _, PatFrag LdFrag> {
7334   def rm : AVX512Ii8<opc, MRMSrcMem, (outs _.RC:$dst),
7335       (ins _.RC:$src1,  _.ScalarMemOp:$src2, u8imm:$src3),
7336       OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7337       [(set _.RC:$dst,
7338           (_.VT (OpNode _.RC:$src1, (LdFrag addr:$src2), imm:$src3)))]>,
7339       EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
7340 }
7341
7342 multiclass avx512_insert_elt_bw<bits<8> opc, string OpcodeStr, SDNode OpNode,
7343                                             X86VectorVTInfo _, PatFrag LdFrag> {
7344   let Predicates = [HasBWI] in {
7345     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7346         (ins _.RC:$src1, GR32orGR64:$src2, u8imm:$src3),
7347         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7348         [(set _.RC:$dst,
7349             (OpNode _.RC:$src1, GR32orGR64:$src2, imm:$src3))]>, EVEX_4V;
7350
7351     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, OpNode, _, LdFrag>;
7352   }
7353 }
7354
7355 multiclass avx512_insert_elt_dq<bits<8> opc, string OpcodeStr,
7356                                          X86VectorVTInfo _, RegisterClass GRC> {
7357   let Predicates = [HasDQI] in {
7358     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7359         (ins _.RC:$src1, GRC:$src2, u8imm:$src3),
7360         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7361         [(set _.RC:$dst,
7362             (_.VT (insertelt _.RC:$src1, GRC:$src2, imm:$src3)))]>,
7363         EVEX_4V, TAPD;
7364
7365     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, insertelt, _,
7366                                     _.ScalarLdFrag>, TAPD;
7367   }
7368 }
7369
7370 defm VPINSRBZ : avx512_insert_elt_bw<0x20, "vpinsrb", X86pinsrb, v16i8x_info,
7371                                      extloadi8>, TAPD;
7372 defm VPINSRWZ : avx512_insert_elt_bw<0xC4, "vpinsrw", X86pinsrw, v8i16x_info,
7373                                      extloadi16>, PD;
7374 defm VPINSRDZ : avx512_insert_elt_dq<0x22, "vpinsrd", v4i32x_info, GR32>;
7375 defm VPINSRQZ : avx512_insert_elt_dq<0x22, "vpinsrq", v2i64x_info, GR64>, VEX_W;
7376 //===----------------------------------------------------------------------===//
7377 // VSHUFPS - VSHUFPD Operations
7378 //===----------------------------------------------------------------------===//
7379 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7380                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7381   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
7382                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
7383                                    AVX512AIi8Base, EVEX_4V;
7384   let isCodeGenOnly = 1 in {
7385     defm NAME#_I: avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0xC6, X86Shufp>,
7386                                    EVEX_CD8<VTInfo_I.info512.EltSize, CD8VF>,
7387                                    AVX512AIi8Base, EVEX_4V;
7388   }
7389 }
7390
7391 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
7392 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
7393 //===----------------------------------------------------------------------===//
7394 // AVX-512 - Byte shift Left/Right
7395 //===----------------------------------------------------------------------===//
7396
7397 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
7398                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
7399   def rr : AVX512<opc, MRMr,
7400              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
7401              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7402              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
7403   let mayLoad = 1 in
7404     def rm : AVX512<opc, MRMm,
7405              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
7406              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7407              [(set _.RC:$dst,(_.VT (OpNode
7408                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
7409 }
7410
7411 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
7412                                  Format MRMm, string OpcodeStr, Predicate prd>{
7413   let Predicates = [prd] in
7414     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7415                                     OpcodeStr, v8i64_info>, EVEX_V512;
7416   let Predicates = [prd, HasVLX] in {
7417     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7418                                     OpcodeStr, v4i64x_info>, EVEX_V256;
7419     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7420                                     OpcodeStr, v2i64x_info>, EVEX_V128;
7421   }
7422 }
7423 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
7424                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7425 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
7426                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7427
7428
7429 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
7430                                 string OpcodeStr, X86VectorVTInfo _dst,
7431                                 X86VectorVTInfo _src>{
7432   def rr : AVX512BI<opc, MRMSrcReg,
7433              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
7434              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7435              [(set _dst.RC:$dst,(_dst.VT
7436                                 (OpNode (_src.VT _src.RC:$src1),
7437                                         (_src.VT _src.RC:$src2))))]>;
7438   let mayLoad = 1 in
7439     def rm : AVX512BI<opc, MRMSrcMem,
7440              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
7441              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7442              [(set _dst.RC:$dst,(_dst.VT
7443                                 (OpNode (_src.VT _src.RC:$src1),
7444                                 (_src.VT (bitconvert
7445                                           (_src.LdFrag addr:$src2))))))]>;
7446 }
7447
7448 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
7449                                     string OpcodeStr, Predicate prd> {
7450   let Predicates = [prd] in
7451     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v8i64_info,
7452                                     v64i8_info>, EVEX_V512;
7453   let Predicates = [prd, HasVLX] in {
7454     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v4i64x_info,
7455                                     v32i8x_info>, EVEX_V256;
7456     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v2i64x_info,
7457                                     v16i8x_info>, EVEX_V128;
7458   }
7459 }
7460
7461 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
7462                                        HasBWI>, EVEX_4V;
7463
7464 multiclass avx512_ternlog<bits<8> opc, string OpcodeStr, SDNode OpNode,
7465                                                             X86VectorVTInfo _>{
7466   let Constraints = "$src1 = $dst" in {
7467   defm rri : AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
7468                       (ins _.RC:$src2, _.RC:$src3, u8imm:$src4),
7469                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7470                       (OpNode (_.VT _.RC:$src1),
7471                               (_.VT _.RC:$src2),
7472                               (_.VT _.RC:$src3),
7473                               (i8 imm:$src4))>, AVX512AIi8Base, EVEX_4V;
7474   let mayLoad = 1 in {
7475     defm rmi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7476                       (ins _.RC:$src2, _.MemOp:$src3, u8imm:$src4),
7477                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7478                       (OpNode (_.VT _.RC:$src1),
7479                               (_.VT _.RC:$src2),
7480                               (_.VT (bitconvert (_.LdFrag addr:$src3))),
7481                               (i8 imm:$src4))>,
7482                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7483     defm rmbi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7484                       (ins _.RC:$src2, _.ScalarMemOp:$src3, u8imm:$src4),
7485                       OpcodeStr, "$src4, ${src3}"##_.BroadcastStr##", $src2",
7486                       "$src2, ${src3}"##_.BroadcastStr##", $src4",
7487                       (OpNode (_.VT _.RC:$src1),
7488                               (_.VT _.RC:$src2),
7489                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
7490                               (i8 imm:$src4))>, EVEX_B,
7491                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7492   }
7493   }// Constraints = "$src1 = $dst"
7494 }
7495
7496 multiclass avx512_common_ternlog<string OpcodeStr, AVX512VLVectorVTInfo _>{
7497   let Predicates = [HasAVX512] in
7498     defm Z    : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info512>, EVEX_V512;
7499   let Predicates = [HasAVX512, HasVLX] in {
7500     defm Z128 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info128>, EVEX_V128;
7501     defm Z256 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info256>, EVEX_V256;
7502   }
7503 }
7504
7505 defm VPTERNLOGD : avx512_common_ternlog<"vpternlogd", avx512vl_i32_info>;
7506 defm VPTERNLOGQ : avx512_common_ternlog<"vpternlogq", avx512vl_i64_info>, VEX_W;
7507