lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string Round = "",
 184                                   string MaskingConstraint = "",
 185                                   InstrItinClass itin = NoItinerary,
 186                                   bit IsCommutable = 0> {
 187   let isCommutable = IsCommutable in
 188     def NAME: AVX512<O, F, Outs, Ins,
 189                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 190                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 191                        Pattern, itin>;
 192
 193   // Prefer over VMOV*rrk Pat<>
 194   let AddedComplexity = 20 in
 195     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 196                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 197                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 198                        MaskingPattern, itin>,
 199               EVEX_K {
 200       // In case of the 3src subclass this is overridden with a let.
 201       string Constraints = MaskingConstraint;
 202   }
 203   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 204     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 205                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}"#Round#"|"#
 206                                      "$dst {${mask}} {z}"#Round#", "#IntelSrcAsm#"}",
 207                        ZeroMaskingPattern,
 208                        itin>,
 209               EVEX_KZ;
 210 }
 211
 212
 213 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 214 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 215                                   dag Outs,
 216                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 217                                   string OpcodeStr,
 218                                   string AttSrcAsm, string IntelSrcAsm,
 219                                   dag RHS, dag MaskingRHS,
 220                                   SDNode Select = vselect, string Round = "",
 221                                   string MaskingConstraint = "",
 222                                   InstrItinClass itin = NoItinerary,
 223                                   bit IsCommutable = 0> :
 224   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 225                          AttSrcAsm, IntelSrcAsm,
 226                          [(set _.RC:$dst, RHS)],
 227                          [(set _.RC:$dst, MaskingRHS)],
 228                          [(set _.RC:$dst,
 229                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 230                          Round, MaskingConstraint, NoItinerary, IsCommutable>;
 231
 232 // This multiclass generates the unconditional/non-masking, the masking and
 233 // the zero-masking variant of the vector instruction.  In the masking case, the
 234 // perserved vector elements come from a new dummy input operand tied to $dst.
 235 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 236                            dag Outs, dag Ins, string OpcodeStr,
 237                            string AttSrcAsm, string IntelSrcAsm,
 238                            dag RHS, string Round = "",
 239                            InstrItinClass itin = NoItinerary,
 240                            bit IsCommutable = 0> :
 241    AVX512_maskable_common<O, F, _, Outs, Ins,
 242                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 243                           !con((ins _.KRCWM:$mask), Ins),
 244                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 245                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 246                           Round, "$src0 = $dst", itin, IsCommutable>;
 247
 248 // This multiclass generates the unconditional/non-masking, the masking and
 249 // the zero-masking variant of the scalar instruction.
 250 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 251                            dag Outs, dag Ins, string OpcodeStr,
 252                            string AttSrcAsm, string IntelSrcAsm,
 253                            dag RHS, string Round = "",
 254                            InstrItinClass itin = NoItinerary,
 255                            bit IsCommutable = 0> :
 256    AVX512_maskable_common<O, F, _, Outs, Ins,
 257                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 258                           !con((ins _.KRCWM:$mask), Ins),
 259                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 260                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 261                           Round, "$src0 = $dst", itin, IsCommutable>;
 262
 263 // Similar to AVX512_maskable but in this case one of the source operands
 264 // ($src1) is already tied to $dst so we just use that for the preserved
 265 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 266 // $src1.
 267 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 268                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 269                                 string AttSrcAsm, string IntelSrcAsm,
 270                                 dag RHS> :
 271    AVX512_maskable_common<O, F, _, Outs,
 272                           !con((ins _.RC:$src1), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 276                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 277
 278
 279 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 280                                   dag Outs, dag Ins,
 281                                   string OpcodeStr,
 282                                   string AttSrcAsm, string IntelSrcAsm,
 283                                   list<dag> Pattern> :
 284    AVX512_maskable_custom<O, F, Outs, Ins,
 285                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 286                           !con((ins _.KRCWM:$mask), Ins),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [], "",
 288                           "$src0 = $dst">;
 289
 290
 291 // Instruction with mask that puts result in mask register,
 292 // like "compare" and "vptest"
 293 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 294                                   dag Outs,
 295                                   dag Ins, dag MaskingIns,
 296                                   string OpcodeStr,
 297                                   string AttSrcAsm, string IntelSrcAsm,
 298                                   list<dag> Pattern,
 299                                   list<dag> MaskingPattern,
 300                                   string Round = "",
 301                                   InstrItinClass itin = NoItinerary> {
 302     def NAME: AVX512<O, F, Outs, Ins,
 303                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 304                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 305                        Pattern, itin>;
 306
 307     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 308                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 309                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 310                        MaskingPattern, itin>, EVEX_K;
 311 }
 312
 313 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 314                                   dag Outs,
 315                                   dag Ins, dag MaskingIns,
 316                                   string OpcodeStr,
 317                                   string AttSrcAsm, string IntelSrcAsm,
 318                                   dag RHS, dag MaskingRHS,
 319                                   string Round = "",
 320                                   InstrItinClass itin = NoItinerary> :
 321   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 322                          AttSrcAsm, IntelSrcAsm,
 323                          [(set _.KRC:$dst, RHS)],
 324                          [(set _.KRC:$dst, MaskingRHS)],
 325                          Round, NoItinerary>;
 326
 327 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 328                            dag Outs, dag Ins, string OpcodeStr,
 329                            string AttSrcAsm, string IntelSrcAsm,
 330                            dag RHS, string Round = "",
 331                            InstrItinClass itin = NoItinerary> :
 332    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 333                           !con((ins _.KRCWM:$mask), Ins),
 334                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 335                           (and _.KRCWM:$mask, RHS),
 336                           Round, itin>;
 337
 338 // Bitcasts between 512-bit vector types. Return the original type since
 339 // no instruction is needed for the conversion
 340 let Predicates = [HasAVX512] in {
 341   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 342   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 343   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 344   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 345   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 346   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 347   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 348   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 349   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 350   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 351   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 352   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 353   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 354   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 355   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 356   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 357   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 358   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 359   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 360   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 361   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 362   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 363   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 364   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 365   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 366   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 367   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 368   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 369   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 370   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 371   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 372
 373   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 374   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 375   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 376   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 377   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 378   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 379   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 380   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 381   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 382   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 383   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 384   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 385   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 386   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 387   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 388   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 389   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 390   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 391   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 392   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 393   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 394   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 395   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 396   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 397   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 398   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 399   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 400   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 401   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 402   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 403
 404 // Bitcasts between 256-bit vector types. Return the original type since
 405 // no instruction is needed for the conversion
 406   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 407   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 408   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 409   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 410   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 411   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 412   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 413   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 414   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 415   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 416   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 417   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 418   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 419   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 420   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 421   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 422   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 423   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 424   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 425   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 426   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 427   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 428   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 429   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 430   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 431   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 432   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 433   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 434   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 435   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 436 }
 437
 438 //
 439 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 440 //
 441
 442 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 443     isPseudo = 1, Predicates = [HasAVX512] in {
 444 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 445                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 446 }
 447
 448 let Predicates = [HasAVX512] in {
 449 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 450 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 451 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 452 }
 453
 454 //===----------------------------------------------------------------------===//
 455 // AVX-512 - VECTOR INSERT
 456 //
 457
 458 multiclass vinsert_for_size_no_alt<int Opcode,
 459                                    X86VectorVTInfo From, X86VectorVTInfo To,
 460                                    PatFrag vinsert_insert,
 461                                    SDNodeXForm INSERT_get_vinsert_imm> {
 462   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 463     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 464                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 465                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 466                                                 "\t{$src3, $src2, $src1, $dst|"
 467                                                    "$dst, $src1, $src2, $src3}",
 468                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 469                                                        (From.VT From.RC:$src2),
 470                                                        (iPTR imm)))]>,
 471              EVEX_4V, EVEX_V512;
 472
 473     let mayLoad = 1 in
 474     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 475                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 476                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 477                                                 "\t{$src3, $src2, $src1, $dst|"
 478                                                    "$dst, $src1, $src2, $src3}",
 479                []>,
 480              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 481   }
 482 }
 483
 484 multiclass vinsert_for_size<int Opcode,
 485                             X86VectorVTInfo From, X86VectorVTInfo To,
 486                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 487                             PatFrag vinsert_insert,
 488                             SDNodeXForm INSERT_get_vinsert_imm> :
 489   vinsert_for_size_no_alt<Opcode, From, To,
 490                           vinsert_insert, INSERT_get_vinsert_imm> {
 491   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 492   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 493   // natively via AVX512DQ.
 494   let Predicates = [NoDQI] in
 495     def : Pat<(vinsert_insert:$ins
 496                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 497               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 498                             VR512:$src1, From.RC:$src2,
 499                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 500 }
 501
 502 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 503                             ValueType EltVT64, int Opcode256> {
 504   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 505                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 506                                  X86VectorVTInfo<16, EltVT32, VR512>,
 507                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 508                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 509                                  vinsert128_insert,
 510                                  INSERT_get_vinsert128_imm>;
 511   let Predicates = [HasDQI] in
 512     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 513                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 514                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 515                                  vinsert128_insert,
 516                                  INSERT_get_vinsert128_imm>, VEX_W;
 517   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 518                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 519                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 520                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 521                                  X86VectorVTInfo<16, EltVT32, VR512>,
 522                                  vinsert256_insert,
 523                                  INSERT_get_vinsert256_imm>, VEX_W;
 524   let Predicates = [HasDQI] in
 525     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 526                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 527                                  X86VectorVTInfo<16, EltVT32, VR512>,
 528                                  vinsert256_insert,
 529                                  INSERT_get_vinsert256_imm>;
 530 }
 531
 532 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 533 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 534
 535 // vinsertps - insert f32 to XMM
 536 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 537       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 538       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 539       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 540       EVEX_4V;
 541 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 542       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 543       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 544       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 545                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 546                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 547
 548 //===----------------------------------------------------------------------===//
 549 // AVX-512 VECTOR EXTRACT
 550 //---
 551
 552 multiclass vextract_for_size<int Opcode,
 553                              X86VectorVTInfo From, X86VectorVTInfo To,
 554                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 555                              PatFrag vextract_extract,
 556                              SDNodeXForm EXTRACT_get_vextract_imm> {
 557   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 558     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 559                 (ins VR512:$src1, u8imm:$idx),
 560                 "vextract" # To.EltTypeName # "x4",
 561                 "$idx, $src1", "$src1, $idx",
 562                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 563                                                          (iPTR imm)))]>,
 564               AVX512AIi8Base, EVEX, EVEX_V512;
 565     let mayStore = 1 in
 566     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 567             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 568             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 569                                                "$dst, $src1, $src2}",
 570             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 571   }
 572
 573   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 574   // vextracti32x4
 575   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 576             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 577                           VR512:$src1,
 578                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 579
 580   // A 128/256-bit subvector extract from the first 512-bit vector position is
 581   // a subregister copy that needs no instruction.
 582   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 583             (To.VT
 584                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 585
 586   // And for the alternative types.
 587   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 588             (AltTo.VT
 589                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 590
 591   // Intrinsic call with masking.
 592   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 593                               "x4_512")
 594                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 595             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 596                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 597                 VR512:$src1, imm:$idx)>;
 598
 599   // Intrinsic call with zero-masking.
 600   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 601                               "x4_512")
 602                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 603             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 604                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 605                 VR512:$src1, imm:$idx)>;
 606
 607   // Intrinsic call without masking.
 608   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 609                               "x4_512")
 610                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 611             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 612                 VR512:$src1, imm:$idx)>;
 613 }
 614
 615 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 616                              ValueType EltVT64, int Opcode64> {
 617   defm NAME # "32x4" : vextract_for_size<Opcode32,
 618                                  X86VectorVTInfo<16, EltVT32, VR512>,
 619                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 620                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 621                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 622                                  vextract128_extract,
 623                                  EXTRACT_get_vextract128_imm>;
 624   defm NAME # "64x4" : vextract_for_size<Opcode64,
 625                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 626                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 627                                  X86VectorVTInfo<16, EltVT32, VR512>,
 628                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 629                                  vextract256_extract,
 630                                  EXTRACT_get_vextract256_imm>, VEX_W;
 631 }
 632
 633 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 634 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 635
 636 // A 128-bit subvector insert to the first 512-bit vector position
 637 // is a subregister copy that needs no instruction.
 638 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 639           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 640           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 641           sub_ymm)>;
 642 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 643           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 644           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 645           sub_ymm)>;
 646 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 647           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 648           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 649           sub_ymm)>;
 650 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 651           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 652           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 653           sub_ymm)>;
 654
 655 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 656           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 657 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 658           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 659 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 660           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 661 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 662           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 663
 664 // vextractps - extract 32 bits from XMM
 665 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 666       (ins VR128X:$src1, u8imm:$src2),
 667       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 668       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 669       EVEX;
 670
 671 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 672       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 673       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 674       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 675                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 676
 677 //===---------------------------------------------------------------------===//
 678 // AVX-512 BROADCAST
 679 //---
 680 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 681                               ValueType svt, X86VectorVTInfo _> {
 682   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 683                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 684                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 685                    T8PD, EVEX;
 686
 687   let mayLoad = 1 in {
 688     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 689                      (ins _.ScalarMemOp:$src),
 690                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 691                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 692                      T8PD, EVEX;
 693   }
 694 }
 695
 696 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 697                                   AVX512VLVectorVTInfo _> {
 698   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 699                              EVEX_V512;
 700
 701   let Predicates = [HasVLX] in {
 702     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 703                                   EVEX_V256;
 704   }
 705 }
 706
 707 let ExeDomain = SSEPackedSingle in {
 708   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 709                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 710    let Predicates = [HasVLX] in {
 711      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 712                                      v4f32, v4f32x_info>, EVEX_V128,
 713                                      EVEX_CD8<32, CD8VT1>;
 714    }
 715 }
 716
 717 let ExeDomain = SSEPackedDouble in {
 718   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 719                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 720 }
 721
 722 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 723 // Later, we can canonize broadcast instructions before ISel phase and
 724 // eliminate additional patterns on ISel.
 725 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 726 // representations of source
 727 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 728                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 729                                 RegisterClass SrcRC_s> {
 730   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 731             (!cast<Instruction>(InstName##"r")
 732               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 733
 734   let AddedComplexity = 30 in {
 735     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 736                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 737               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 738                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 739
 740     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 741                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 742               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 743                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 744   }
 745 }
 746
 747 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 748                             VR128X, FR32X>;
 749 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 750                             VR128X, FR64X>;
 751
 752 let Predicates = [HasVLX] in {
 753   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 754                               v8f32x_info, VR128X, FR32X>;
 755   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 756                               v4f32x_info, VR128X, FR32X>;
 757   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 758                               v4f64x_info, VR128X, FR64X>;
 759 }
 760
 761 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 762           (VBROADCASTSSZm addr:$src)>;
 763 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 764           (VBROADCASTSDZm addr:$src)>;
 765
 766 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 767           (VBROADCASTSSZm addr:$src)>;
 768 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 769           (VBROADCASTSDZm addr:$src)>;
 770
 771 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 772                                     RegisterClass SrcRC> {
 773   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 774                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 775                            "$src", "$src", []>, T8PD, EVEX;
 776 }
 777
 778 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 779                                        RegisterClass SrcRC, Predicate prd> {
 780   let Predicates = [prd] in
 781     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 782   let Predicates = [prd, HasVLX] in {
 783     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 784     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 785   }
 786 }
 787
 788 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 789                                                  HasBWI>;
 790 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 791                                                  HasBWI>;
 792 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 793                                                  HasAVX512>;
 794 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 795                                                  HasAVX512>, VEX_W;
 796
 797 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 798            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 799
 800 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 801            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 802
 803 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 804         (VPBROADCASTDrZr GR32:$src)>;
 805 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 806         (VPBROADCASTQrZr GR64:$src)>;
 807
 808 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 809         (VPBROADCASTDrZr GR32:$src)>;
 810 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 811         (VPBROADCASTQrZr GR64:$src)>;
 812
 813 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 814                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 815           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 816 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 817                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 818           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 819
 820 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 821                           X86MemOperand x86memop, PatFrag ld_frag,
 822                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 823                           RegisterClass KRC> {
 824   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 825                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 826                   [(set DstRC:$dst,
 827                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 828   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 829                                                          VR128X:$src),
 830                     !strconcat(OpcodeStr,
 831                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 832                     []>, EVEX, EVEX_K;
 833   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 834                                                          VR128X:$src),
 835                     !strconcat(OpcodeStr,
 836                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 837                     []>, EVEX, EVEX_KZ;
 838   let mayLoad = 1 in {
 839   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 840                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 841                   [(set DstRC:$dst,
 842                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 843   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 844                                                          x86memop:$src),
 845                   !strconcat(OpcodeStr,
 846                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 847                   []>, EVEX, EVEX_K;
 848   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 849                                                          x86memop:$src),
 850                   !strconcat(OpcodeStr,
 851                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 852                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 853                              (X86VBroadcast (ld_frag addr:$src)),
 854                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 855   }
 856 }
 857
 858 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 859                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 860                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 861 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 862                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 863                       EVEX_CD8<64, CD8VT1>;
 864
 865 multiclass avx512_int_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 866                           X86MemOperand x86memop, PatFrag ld_frag,
 867                           RegisterClass KRC> {
 868   let mayLoad = 1 in {
 869   def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins x86memop:$src),
 870                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 871                   []>, EVEX;
 872   def krm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins KRC:$mask,
 873                                                          x86memop:$src),
 874                   !strconcat(OpcodeStr,
 875                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 876                   []>, EVEX, EVEX_KZ;
 877   }
 878 }
 879
 880 defm VBROADCASTI32X4 : avx512_int_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 881                        i128mem, loadv2i64, VK16WM>,
 882                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 883 defm VBROADCASTI64X4 : avx512_int_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 884                        i256mem, loadv4i64, VK16WM>, VEX_W,
 885                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 886
 887 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 888           (VPBROADCASTDZrr VR128X:$src)>;
 889 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 890           (VPBROADCASTQZrr VR128X:$src)>;
 891
 892 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 893           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 894 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 895           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 896
 897 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 898           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 899 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 900           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 901
 902 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 903           (VBROADCASTSSZr VR128X:$src)>;
 904 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 905           (VBROADCASTSDZr VR128X:$src)>;
 906
 907 // Provide fallback in case the load node that is used in the patterns above
 908 // is used by additional users, which prevents the pattern selection.
 909 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 910           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 911 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 912           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 913
 914
 915 //===----------------------------------------------------------------------===//
 916 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 917 //---
 918
 919 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 920                        RegisterClass KRC> {
 921 let Predicates = [HasCDI] in
 922 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 923                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 924                   []>, EVEX, EVEX_V512;
 925
 926 let Predicates = [HasCDI, HasVLX] in {
 927 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 928                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 929                   []>, EVEX, EVEX_V128;
 930 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 931                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 932                   []>, EVEX, EVEX_V256;
 933 }
 934 }
 935
 936 let Predicates = [HasCDI] in {
 937 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 938                                              VK16>;
 939 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 940                                              VK8>, VEX_W;
 941 }
 942
 943 //===----------------------------------------------------------------------===//
 944 // AVX-512 - VPERM
 945 //
 946 // -- immediate form --
 947 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 948                            X86VectorVTInfo _> {
 949   let ExeDomain = _.ExeDomain in {
 950   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
 951                      (ins _.RC:$src1, u8imm:$src2),
 952                      !strconcat(OpcodeStr,
 953                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 954                      [(set _.RC:$dst,
 955                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
 956                      EVEX;
 957   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
 958                      (ins _.MemOp:$src1, u8imm:$src2),
 959                      !strconcat(OpcodeStr,
 960                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 961                      [(set _.RC:$dst,
 962                        (_.VT (OpNode (_.LdFrag addr:$src1),
 963                               (i8 imm:$src2))))]>,
 964            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
 965 }
 966 }
 967
 968 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
 969                          X86VectorVTInfo Ctrl> :
 970      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
 971   let ExeDomain = _.ExeDomain in {
 972     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
 973                      (ins _.RC:$src1, _.RC:$src2),
 974                      !strconcat("vpermil" # _.Suffix,
 975                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 976                      [(set _.RC:$dst,
 977                          (_.VT (X86VPermilpv _.RC:$src1,
 978                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
 979              EVEX_4V;
 980     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
 981                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
 982                      !strconcat("vpermil" # _.Suffix,
 983                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 984                      [(set _.RC:$dst,
 985                          (_.VT (X86VPermilpv _.RC:$src1,
 986                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
 987              EVEX_4V;
 988   }
 989 }
 990
 991 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
 992                   EVEX_V512, VEX_W;
 993 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
 994                   EVEX_V512, VEX_W;
 995
 996 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
 997                   EVEX_V512;
 998 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
 999                   EVEX_V512, VEX_W;
1000
1001 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1002           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1003 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1004           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1005
1006 // -- VPERM - register form --
1007 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
1008                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
1009
1010   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1011                    (ins RC:$src1, RC:$src2),
1012                    !strconcat(OpcodeStr,
1013                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1014                    [(set RC:$dst,
1015                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
1016
1017   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1018                    (ins RC:$src1, x86memop:$src2),
1019                    !strconcat(OpcodeStr,
1020                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1021                    [(set RC:$dst,
1022                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
1023                      EVEX_4V;
1024 }
1025
1026 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
1027                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1028 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
1029                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1030 let ExeDomain = SSEPackedSingle in
1031 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
1032                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
1033 let ExeDomain = SSEPackedDouble in
1034 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
1035                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1036
1037 // -- VPERM2I - 3 source operands form --
1038 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
1039                           PatFrag mem_frag, X86MemOperand x86memop,
1040                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
1041 let Constraints = "$src1 = $dst" in {
1042   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1043                    (ins RC:$src1, RC:$src2, RC:$src3),
1044                    !strconcat(OpcodeStr,
1045                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1046                    [(set RC:$dst,
1047                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1048                     EVEX_4V;
1049
1050   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1051                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1052                    !strconcat(OpcodeStr,
1053                        "\t{$src3, $src2, $dst {${mask}}|"
1054                        "$dst {${mask}}, $src2, $src3}"),
1055                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1056                                            (OpNode RC:$src1, RC:$src2,
1057                                               RC:$src3),
1058                                            RC:$src1)))]>,
1059                     EVEX_4V, EVEX_K;
1060
1061   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1062     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1063                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1064                    !strconcat(OpcodeStr,
1065                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1066                        "$dst {${mask}} {z}, $src2, $src3}"),
1067                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1068                                            (OpNode RC:$src1, RC:$src2,
1069                                               RC:$src3),
1070                                            (OpVT (bitconvert
1071                                               (v16i32 immAllZerosV))))))]>,
1072                     EVEX_4V, EVEX_KZ;
1073
1074   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1075                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1076                    !strconcat(OpcodeStr,
1077                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1078                    [(set RC:$dst,
1079                      (OpVT (OpNode RC:$src1, RC:$src2,
1080                       (mem_frag addr:$src3))))]>, EVEX_4V;
1081
1082   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1083                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1084                    !strconcat(OpcodeStr,
1085                     "\t{$src3, $src2, $dst {${mask}}|"
1086                     "$dst {${mask}}, $src2, $src3}"),
1087                    [(set RC:$dst,
1088                        (OpVT (vselect KRC:$mask,
1089                                       (OpNode RC:$src1, RC:$src2,
1090                                          (mem_frag addr:$src3)),
1091                                       RC:$src1)))]>,
1092                     EVEX_4V, EVEX_K;
1093
1094   let AddedComplexity = 10 in // Prefer over the rrkz variant
1095     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1096                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1097                    !strconcat(OpcodeStr,
1098                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1099                     "$dst {${mask}} {z}, $src2, $src3}"),
1100                    [(set RC:$dst,
1101                      (OpVT (vselect KRC:$mask,
1102                                     (OpNode RC:$src1, RC:$src2,
1103                                             (mem_frag addr:$src3)),
1104                                     (OpVT (bitconvert
1105                                        (v16i32 immAllZerosV))))))]>,
1106                     EVEX_4V, EVEX_KZ;
1107   }
1108 }
1109 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1110                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1111                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1112 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1113                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1114                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1115 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1116                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1117                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1118 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1119                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1120                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1121
1122 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1123                           PatFrag mem_frag, X86MemOperand x86memop,
1124                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1125                           ValueType MaskVT, RegisterClass MRC> :
1126         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1127                          OpVT, KRC> {
1128   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1129                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1130             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1131
1132   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1133                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1134             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1135               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1136 }
1137
1138 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1139                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1140                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1141 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1142                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1143                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1144 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1145                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1146                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1147 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1148                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1149                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1150
1151 //===----------------------------------------------------------------------===//
1152 // AVX-512 - BLEND using mask
1153 //
1154 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1155   let ExeDomain = _.ExeDomain in {
1156   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1157              (ins _.RC:$src1, _.RC:$src2),
1158              !strconcat(OpcodeStr,
1159              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1160              []>, EVEX_4V;
1161   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1162              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1163              !strconcat(OpcodeStr,
1164              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1165              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1166                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1167   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1168              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1169              !strconcat(OpcodeStr,
1170              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1171              []>, EVEX_4V, EVEX_KZ;
1172   let mayLoad = 1 in {
1173   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1174              (ins _.RC:$src1, _.MemOp:$src2),
1175              !strconcat(OpcodeStr,
1176              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1177              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1178   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1179              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1180              !strconcat(OpcodeStr,
1181              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1182              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1183               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1184               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1185   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1186              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1187              !strconcat(OpcodeStr,
1188              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1189              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1190   }
1191   }
1192 }
1193 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1194
1195   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1196       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1197        !strconcat(OpcodeStr,
1198             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1199             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1200       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1201                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1202       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1203
1204   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1205       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1206        !strconcat(OpcodeStr,
1207             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1208             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1209       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1210
1211 }
1212
1213 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1214                                  AVX512VLVectorVTInfo VTInfo> {
1215   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1216            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1217
1218   let Predicates = [HasVLX] in {
1219     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1220                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1221     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1222                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1223   }
1224 }
1225
1226 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1227                          AVX512VLVectorVTInfo VTInfo> {
1228   let Predicates = [HasBWI] in
1229     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1230
1231   let Predicates = [HasBWI, HasVLX] in {
1232     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1233     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1234   }
1235 }
1236
1237
1238 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1239 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1240 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1241 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1242 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1243 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1244
1245
1246 let Predicates = [HasAVX512] in {
1247 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1248                             (v8f32 VR256X:$src2))),
1249             (EXTRACT_SUBREG
1250               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1251             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1252             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1253
1254 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1255                             (v8i32 VR256X:$src2))),
1256             (EXTRACT_SUBREG
1257                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1258             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1259             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1260 }
1261 //===----------------------------------------------------------------------===//
1262 // Compare Instructions
1263 //===----------------------------------------------------------------------===//
1264
1265 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1266 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1267                             SDNode OpNode, ValueType VT,
1268                             PatFrag ld_frag, string Suffix> {
1269   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1270                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1271                 !strconcat("vcmp${cc}", Suffix,
1272                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1273                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1274                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1275   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1276                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1277                 !strconcat("vcmp${cc}", Suffix,
1278                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1279                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1280                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1281   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1282     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1283                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1284                !strconcat("vcmp", Suffix,
1285                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1286                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1287     let mayLoad = 1 in
1288     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1289                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1290                !strconcat("vcmp", Suffix,
1291                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1292                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1293   }
1294 }
1295
1296 let Predicates = [HasAVX512] in {
1297 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1298                                  XS;
1299 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1300                                  XD, VEX_W;
1301 }
1302
1303 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1304               X86VectorVTInfo _> {
1305   def rr : AVX512BI<opc, MRMSrcReg,
1306              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1307              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1308              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1309              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1310   let mayLoad = 1 in
1311   def rm : AVX512BI<opc, MRMSrcMem,
1312              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1313              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1314              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1315                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1316              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1317   def rrk : AVX512BI<opc, MRMSrcReg,
1318               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1319               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1320                           "$dst {${mask}}, $src1, $src2}"),
1321               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1322                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1323               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1324   let mayLoad = 1 in
1325   def rmk : AVX512BI<opc, MRMSrcMem,
1326               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1327               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1328                           "$dst {${mask}}, $src1, $src2}"),
1329               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1330                                    (OpNode (_.VT _.RC:$src1),
1331                                        (_.VT (bitconvert
1332                                               (_.LdFrag addr:$src2))))))],
1333               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1334 }
1335
1336 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1337               X86VectorVTInfo _> :
1338            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1339   let mayLoad = 1 in {
1340   def rmb : AVX512BI<opc, MRMSrcMem,
1341               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1342               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1343                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1344               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1345                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1346               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1347   def rmbk : AVX512BI<opc, MRMSrcMem,
1348                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1349                                        _.ScalarMemOp:$src2),
1350                !strconcat(OpcodeStr,
1351                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1352                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1353                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1354                                       (OpNode (_.VT _.RC:$src1),
1355                                         (X86VBroadcast
1356                                           (_.ScalarLdFrag addr:$src2)))))],
1357                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1358   }
1359 }
1360
1361 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1362                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1363   let Predicates = [prd] in
1364   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1365            EVEX_V512;
1366
1367   let Predicates = [prd, HasVLX] in {
1368     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1369                 EVEX_V256;
1370     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1371                 EVEX_V128;
1372   }
1373 }
1374
1375 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1376                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1377                                   Predicate prd> {
1378   let Predicates = [prd] in
1379   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1380            EVEX_V512;
1381
1382   let Predicates = [prd, HasVLX] in {
1383     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1384                 EVEX_V256;
1385     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1386                 EVEX_V128;
1387   }
1388 }
1389
1390 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1391                       avx512vl_i8_info, HasBWI>,
1392                 EVEX_CD8<8, CD8VF>;
1393
1394 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1395                       avx512vl_i16_info, HasBWI>,
1396                 EVEX_CD8<16, CD8VF>;
1397
1398 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1399                       avx512vl_i32_info, HasAVX512>,
1400                 EVEX_CD8<32, CD8VF>;
1401
1402 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1403                       avx512vl_i64_info, HasAVX512>,
1404                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1405
1406 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1407                       avx512vl_i8_info, HasBWI>,
1408                 EVEX_CD8<8, CD8VF>;
1409
1410 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1411                       avx512vl_i16_info, HasBWI>,
1412                 EVEX_CD8<16, CD8VF>;
1413
1414 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1415                       avx512vl_i32_info, HasAVX512>,
1416                 EVEX_CD8<32, CD8VF>;
1417
1418 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1419                       avx512vl_i64_info, HasAVX512>,
1420                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1421
1422 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1423             (COPY_TO_REGCLASS (VPCMPGTDZrr
1424             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1425             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1426
1427 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1428             (COPY_TO_REGCLASS (VPCMPEQDZrr
1429             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1430             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1431
1432 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1433                           X86VectorVTInfo _> {
1434   def rri : AVX512AIi8<opc, MRMSrcReg,
1435              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1436              !strconcat("vpcmp${cc}", Suffix,
1437                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1438              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1439                                        imm:$cc))],
1440              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1441   let mayLoad = 1 in
1442   def rmi : AVX512AIi8<opc, MRMSrcMem,
1443              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1444              !strconcat("vpcmp${cc}", Suffix,
1445                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1446              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1447                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1448                               imm:$cc))],
1449              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1450   def rrik : AVX512AIi8<opc, MRMSrcReg,
1451               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1452                                       AVX512ICC:$cc),
1453               !strconcat("vpcmp${cc}", Suffix,
1454                          "\t{$src2, $src1, $dst {${mask}}|",
1455                          "$dst {${mask}}, $src1, $src2}"),
1456               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1457                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1458                                           imm:$cc)))],
1459               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1460   let mayLoad = 1 in
1461   def rmik : AVX512AIi8<opc, MRMSrcMem,
1462               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1463                                     AVX512ICC:$cc),
1464               !strconcat("vpcmp${cc}", Suffix,
1465                          "\t{$src2, $src1, $dst {${mask}}|",
1466                          "$dst {${mask}}, $src1, $src2}"),
1467               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1468                                    (OpNode (_.VT _.RC:$src1),
1469                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1470                                       imm:$cc)))],
1471               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1472
1473   // Accept explicit immediate argument form instead of comparison code.
1474   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1475     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1476                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1477                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1478                           "$dst, $src1, $src2, $cc}"),
1479                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1480     let mayLoad = 1 in
1481     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1482                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1483                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1484                           "$dst, $src1, $src2, $cc}"),
1485                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1486     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1487                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1488                                        u8imm:$cc),
1489                !strconcat("vpcmp", Suffix,
1490                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1491                           "$dst {${mask}}, $src1, $src2, $cc}"),
1492                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1493     let mayLoad = 1 in
1494     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1495                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1496                                        u8imm:$cc),
1497                !strconcat("vpcmp", Suffix,
1498                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1499                           "$dst {${mask}}, $src1, $src2, $cc}"),
1500                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1501   }
1502 }
1503
1504 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1505                               X86VectorVTInfo _> :
1506            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1507   def rmib : AVX512AIi8<opc, MRMSrcMem,
1508              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1509                                      AVX512ICC:$cc),
1510              !strconcat("vpcmp${cc}", Suffix,
1511                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1512                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1513              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1514                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1515                                imm:$cc))],
1516              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1517   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1518               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1519                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1520               !strconcat("vpcmp${cc}", Suffix,
1521                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1522                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1523               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1524                                   (OpNode (_.VT _.RC:$src1),
1525                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1526                                     imm:$cc)))],
1527               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1528
1529   // Accept explicit immediate argument form instead of comparison code.
1530   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1531     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1532                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1533                                        u8imm:$cc),
1534                !strconcat("vpcmp", Suffix,
1535                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1536                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1537                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1538     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1539                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1540                                        _.ScalarMemOp:$src2, u8imm:$cc),
1541                !strconcat("vpcmp", Suffix,
1542                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1543                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1544                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1545   }
1546 }
1547
1548 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1549                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1550   let Predicates = [prd] in
1551   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1552
1553   let Predicates = [prd, HasVLX] in {
1554     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1555     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1556   }
1557 }
1558
1559 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1560                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1561   let Predicates = [prd] in
1562   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1563            EVEX_V512;
1564
1565   let Predicates = [prd, HasVLX] in {
1566     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1567                 EVEX_V256;
1568     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1569                 EVEX_V128;
1570   }
1571 }
1572
1573 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1574                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1575 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1576                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1577
1578 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1579                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1580 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1581                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1582
1583 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1584                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1585 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1586                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1587
1588 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1589                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1590 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1591                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1592
1593 // avx512_cmp_packed - compare packed instructions
1594 multiclass avx512_cmp_packed<RegisterClass KRC, RegisterClass RC,
1595                            X86MemOperand x86memop, ValueType vt,
1596                            string suffix, Domain d> {
1597   def rri : AVX512PIi8<0xC2, MRMSrcReg,
1598              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1599              !strconcat("vcmp${cc}", suffix,
1600                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1601              [(set KRC:$dst, (X86cmpm (vt RC:$src1), (vt RC:$src2), imm:$cc))], d>;
1602   let hasSideEffects = 0 in
1603   def rrib: AVX512PIi8<0xC2, MRMSrcReg,
1604              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1605      !strconcat("vcmp${cc}", suffix,
1606                 "\t{{sae}, $src2, $src1, $dst|$dst, $src1, $src2, {sae}}"),
1607                 [], d>, EVEX_B;
1608   def rmi : AVX512PIi8<0xC2, MRMSrcMem,
1609              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1610               !strconcat("vcmp${cc}", suffix,
1611                          "\t{$src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1612              [(set KRC:$dst,
1613               (X86cmpm (vt RC:$src1), (load addr:$src2), imm:$cc))], d>;
1614
1615   // Accept explicit immediate argument form instead of comparison code.
1616   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1617     def rri_alt : AVX512PIi8<0xC2, MRMSrcReg,
1618                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1619               !strconcat("vcmp", suffix,
1620                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1621     def rrib_alt: AVX512PIi8<0xC2, MRMSrcReg,
1622                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1623        !strconcat("vcmp", suffix,
1624                   "\t{{sae}, $cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc, {sae}}"),
1625                   [], d>, EVEX_B;
1626     let mayLoad = 1 in
1627     def rmi_alt : AVX512PIi8<0xC2, MRMSrcMem,
1628                (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1629               !strconcat("vcmp", suffix,
1630                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1631   }
1632 }
1633
1634 defm VCMPPSZ : avx512_cmp_packed<VK16, VR512, f512mem, v16f32,
1635                "ps", SSEPackedSingle>, PS, EVEX_4V, EVEX_V512,
1636                EVEX_CD8<32, CD8VF>;
1637 defm VCMPPDZ : avx512_cmp_packed<VK8, VR512, f512mem, v8f64,
1638                "pd", SSEPackedDouble>, PD, EVEX_4V, VEX_W, EVEX_V512,
1639                EVEX_CD8<64, CD8VF>;
1640
1641 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1642           (COPY_TO_REGCLASS (VCMPPSZrri
1643             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1644             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1645             imm:$cc), VK8)>;
1646 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1647           (COPY_TO_REGCLASS (VPCMPDZrri
1648             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1649             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1650             imm:$cc), VK8)>;
1651 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1652           (COPY_TO_REGCLASS (VPCMPUDZrri
1653             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1654             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1655             imm:$cc), VK8)>;
1656
1657 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1658                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1659                  FROUND_NO_EXC)),
1660           (COPY_TO_REGCLASS (VCMPPSZrrib VR512:$src1, VR512:$src2,
1661                              (I8Imm imm:$cc)), GR16)>;
1662
1663 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1664                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1665                  FROUND_NO_EXC)),
1666           (COPY_TO_REGCLASS (VCMPPDZrrib VR512:$src1, VR512:$src2,
1667                              (I8Imm imm:$cc)), GR8)>;
1668
1669 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1670                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1671                 FROUND_CURRENT)),
1672           (COPY_TO_REGCLASS (VCMPPSZrri VR512:$src1, VR512:$src2,
1673                              (I8Imm imm:$cc)), GR16)>;
1674
1675 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1676                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1677                  FROUND_CURRENT)),
1678           (COPY_TO_REGCLASS (VCMPPDZrri VR512:$src1, VR512:$src2,
1679                              (I8Imm imm:$cc)), GR8)>;
1680
1681 // Mask register copy, including
1682 // - copy between mask registers
1683 // - load/store mask registers
1684 // - copy from GPR to mask register and vice versa
1685 //
1686 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1687                          string OpcodeStr, RegisterClass KRC,
1688                          ValueType vvt, X86MemOperand x86memop> {
1689   let hasSideEffects = 0 in {
1690     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1691                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1692     let mayLoad = 1 in
1693     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1694                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1695                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1696     let mayStore = 1 in
1697     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1698                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1699                [(store KRC:$src, addr:$dst)]>;
1700   }
1701 }
1702
1703 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1704                              string OpcodeStr,
1705                              RegisterClass KRC, RegisterClass GRC> {
1706   let hasSideEffects = 0 in {
1707     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1708                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1709     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1710                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1711   }
1712 }
1713
1714 let Predicates = [HasDQI] in
1715   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1716                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1717                VEX, PD;
1718
1719 let Predicates = [HasAVX512] in
1720   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1721                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1722                VEX, PS;
1723
1724 let Predicates = [HasBWI] in {
1725   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1726                VEX, PD, VEX_W;
1727   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1728                VEX, XD;
1729 }
1730
1731 let Predicates = [HasBWI] in {
1732   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1733                VEX, PS, VEX_W;
1734   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1735                VEX, XD, VEX_W;
1736 }
1737
1738 // GR from/to mask register
1739 let Predicates = [HasDQI] in {
1740   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1741             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1742   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1743             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1744 }
1745 let Predicates = [HasAVX512] in {
1746   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1747             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1748   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1749             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1750 }
1751 let Predicates = [HasBWI] in {
1752   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1753   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1754 }
1755 let Predicates = [HasBWI] in {
1756   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1757   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1758 }
1759
1760 // Load/store kreg
1761 let Predicates = [HasDQI] in {
1762   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1763             (KMOVBmk addr:$dst, VK8:$src)>;
1764   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1765             (KMOVBkm addr:$src)>;
1766 }
1767 let Predicates = [HasAVX512, NoDQI] in {
1768   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1769             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1770   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1771             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1772 }
1773 let Predicates = [HasAVX512] in {
1774   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1775             (KMOVWmk addr:$dst, VK16:$src)>;
1776   def : Pat<(i1 (load addr:$src)),
1777             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1778   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1779             (KMOVWkm addr:$src)>;
1780 }
1781 let Predicates = [HasBWI] in {
1782   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1783             (KMOVDmk addr:$dst, VK32:$src)>;
1784   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1785             (KMOVDkm addr:$src)>;
1786 }
1787 let Predicates = [HasBWI] in {
1788   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1789             (KMOVQmk addr:$dst, VK64:$src)>;
1790   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1791             (KMOVQkm addr:$src)>;
1792 }
1793
1794 let Predicates = [HasAVX512] in {
1795   def : Pat<(i1 (trunc (i64 GR64:$src))),
1796             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1797                                         (i32 1))), VK1)>;
1798
1799   def : Pat<(i1 (trunc (i32 GR32:$src))),
1800             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1801
1802   def : Pat<(i1 (trunc (i8 GR8:$src))),
1803        (COPY_TO_REGCLASS
1804         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1805        VK1)>;
1806   def : Pat<(i1 (trunc (i16 GR16:$src))),
1807        (COPY_TO_REGCLASS
1808         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1809        VK1)>;
1810
1811   def : Pat<(i32 (zext VK1:$src)),
1812             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1813   def : Pat<(i8 (zext VK1:$src)),
1814             (EXTRACT_SUBREG
1815              (AND32ri (KMOVWrk
1816                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1817   def : Pat<(i64 (zext VK1:$src)),
1818             (AND64ri8 (SUBREG_TO_REG (i64 0),
1819              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1820   def : Pat<(i16 (zext VK1:$src)),
1821             (EXTRACT_SUBREG
1822              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1823               sub_16bit)>;
1824   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1825             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1826   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1827             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1828 }
1829 let Predicates = [HasBWI] in {
1830   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1831             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1832   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1833             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1834 }
1835
1836
1837 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1838 let Predicates = [HasAVX512] in {
1839   // GR from/to 8-bit mask without native support
1840   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1841             (COPY_TO_REGCLASS
1842               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1843               VK8)>;
1844   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1845             (EXTRACT_SUBREG
1846               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1847               sub_8bit)>;
1848
1849   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1850             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1851   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1852             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1853 }
1854 let Predicates = [HasBWI] in {
1855   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1856             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1857   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1858             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1859 }
1860
1861 // Mask unary operation
1862 // - KNOT
1863 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1864                             RegisterClass KRC, SDPatternOperator OpNode,
1865                             Predicate prd> {
1866   let Predicates = [prd] in
1867     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1868                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1869                [(set KRC:$dst, (OpNode KRC:$src))]>;
1870 }
1871
1872 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1873                                 SDPatternOperator OpNode> {
1874   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1875                             HasDQI>, VEX, PD;
1876   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1877                             HasAVX512>, VEX, PS;
1878   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1879                             HasBWI>, VEX, PD, VEX_W;
1880   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1881                             HasBWI>, VEX, PS, VEX_W;
1882 }
1883
1884 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1885
1886 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1887   let Predicates = [HasAVX512] in
1888     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1889                 (i16 GR16:$src)),
1890               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1891               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1892 }
1893 defm : avx512_mask_unop_int<"knot", "KNOT">;
1894
1895 let Predicates = [HasDQI] in
1896 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1897 let Predicates = [HasAVX512] in
1898 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1899 let Predicates = [HasBWI] in
1900 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1901 let Predicates = [HasBWI] in
1902 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1903
1904 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1905 let Predicates = [HasAVX512, NoDQI] in {
1906 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1907           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1908 def : Pat<(not VK8:$src),
1909           (COPY_TO_REGCLASS
1910             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1911 }
1912 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1913           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1914 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1915           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1916
1917 // Mask binary operation
1918 // - KAND, KANDN, KOR, KXNOR, KXOR
1919 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1920                            RegisterClass KRC, SDPatternOperator OpNode,
1921                            Predicate prd, bit IsCommutable> {
1922   let Predicates = [prd], isCommutable = IsCommutable in
1923     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1924                !strconcat(OpcodeStr,
1925                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1926                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1927 }
1928
1929 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1930                                SDPatternOperator OpNode, bit IsCommutable> {
1931   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1932                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
1933   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1934                              HasAVX512, IsCommutable>, VEX_4V, VEX_L, PS;
1935   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1936                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
1937   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1938                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
1939 }
1940
1941 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1942 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1943
1944 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
1945 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
1946 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
1947 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
1948 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
1949
1950 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1951   let Predicates = [HasAVX512] in
1952     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1953                 (i16 GR16:$src1), (i16 GR16:$src2)),
1954               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1955               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1956               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1957 }
1958
1959 defm : avx512_mask_binop_int<"kand",  "KAND">;
1960 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1961 defm : avx512_mask_binop_int<"kor",   "KOR">;
1962 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1963 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1964
1965 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1966   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
1967   // for the DQI set, this type is legal and KxxxB instruction is used
1968   let Predicates = [NoDQI] in
1969   def : Pat<(OpNode VK8:$src1, VK8:$src2),
1970             (COPY_TO_REGCLASS
1971               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1972                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1973
1974   // All types smaller than 8 bits require conversion anyway
1975   def : Pat<(OpNode VK1:$src1, VK1:$src2),
1976         (COPY_TO_REGCLASS (Inst
1977                            (COPY_TO_REGCLASS VK1:$src1, VK16),
1978                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1979   def : Pat<(OpNode VK2:$src1, VK2:$src2),
1980         (COPY_TO_REGCLASS (Inst
1981                            (COPY_TO_REGCLASS VK2:$src1, VK16),
1982                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
1983   def : Pat<(OpNode VK4:$src1, VK4:$src2),
1984         (COPY_TO_REGCLASS (Inst
1985                            (COPY_TO_REGCLASS VK4:$src1, VK16),
1986                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
1987 }
1988
1989 defm : avx512_binop_pat<and,  KANDWrr>;
1990 defm : avx512_binop_pat<andn, KANDNWrr>;
1991 defm : avx512_binop_pat<or,   KORWrr>;
1992 defm : avx512_binop_pat<xnor, KXNORWrr>;
1993 defm : avx512_binop_pat<xor,  KXORWrr>;
1994
1995 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
1996           (KXNORWrr VK16:$src1, VK16:$src2)>;
1997 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
1998           (KXNORBrr VK8:$src1, VK8:$src2)>;
1999 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2000           (KXNORDrr VK32:$src1, VK32:$src2)>;
2001 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2002           (KXNORQrr VK64:$src1, VK64:$src2)>;
2003
2004 let Predicates = [NoDQI] in
2005 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2006           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2007                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2008
2009 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2010           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2011                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2012
2013 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2014           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2015                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2016
2017 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2018           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2019                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2020
2021 // Mask unpacking
2022 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2023                            RegisterClass KRC> {
2024   let Predicates = [HasAVX512] in
2025     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2026                !strconcat(OpcodeStr,
2027                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2028 }
2029
2030 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2031   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2032                             VEX_4V, VEX_L, PD;
2033 }
2034
2035 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2036 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2037           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2038                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2039
2040
2041 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2042   let Predicates = [HasAVX512] in
2043     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2044                 (i16 GR16:$src1), (i16 GR16:$src2)),
2045               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2046               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2047               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2048 }
2049 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2050
2051 // Mask bit testing
2052 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2053                             SDNode OpNode> {
2054   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2055     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2056                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2057                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2058 }
2059
2060 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2061   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2062                             VEX, PS;
2063   let Predicates = [HasDQI] in
2064   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2065                             VEX, PD;
2066   let Predicates = [HasBWI] in {
2067   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2068                             VEX, PS, VEX_W;
2069   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2070                             VEX, PD, VEX_W;
2071   }
2072 }
2073
2074 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2075
2076 // Mask shift
2077 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2078                              SDNode OpNode> {
2079   let Predicates = [HasAVX512] in
2080     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2081                  !strconcat(OpcodeStr,
2082                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2083                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2084 }
2085
2086 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2087                                SDNode OpNode> {
2088   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2089                                VEX, TAPD, VEX_W;
2090   let Predicates = [HasDQI] in
2091   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2092                                VEX, TAPD;
2093   let Predicates = [HasBWI] in {
2094   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2095                                VEX, TAPD, VEX_W;
2096   let Predicates = [HasDQI] in
2097   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2098                                VEX, TAPD;
2099   }
2100 }
2101
2102 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2103 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2104
2105 // Mask setting all 0s or 1s
2106 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2107   let Predicates = [HasAVX512] in
2108     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2109       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2110                      [(set KRC:$dst, (VT Val))]>;
2111 }
2112
2113 multiclass avx512_mask_setop_w<PatFrag Val> {
2114   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2115   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2116   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2117   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2118 }
2119
2120 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2121 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2122
2123 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2124 let Predicates = [HasAVX512] in {
2125   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2126   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2127   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2128   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2129   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2130   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2131   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2132 }
2133 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2134           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2135
2136 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2137           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2138
2139 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2140           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2141
2142 let Predicates = [HasVLX] in {
2143   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2144             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2145   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2146             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2147   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2148             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2149   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2150             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2151   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2152             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2153 }
2154
2155 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2156           (v8i1 (COPY_TO_REGCLASS
2157                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2158                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2159
2160 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2161           (v8i1 (COPY_TO_REGCLASS
2162                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2163                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2164
2165 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2166           (v4i1 (COPY_TO_REGCLASS
2167                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2168                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2169
2170 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2171           (v4i1 (COPY_TO_REGCLASS
2172                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2173                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2174
2175 //===----------------------------------------------------------------------===//
2176 // AVX-512 - Aligned and unaligned load and store
2177 //
2178
2179
2180 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2181                          PatFrag ld_frag, PatFrag mload,
2182                          bit IsReMaterializable = 1> {
2183   let hasSideEffects = 0 in {
2184   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2185                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2186                     _.ExeDomain>, EVEX;
2187   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2188                       (ins _.KRCWM:$mask,  _.RC:$src),
2189                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2190                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2191                        EVEX, EVEX_KZ;
2192
2193   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2194       SchedRW = [WriteLoad] in
2195   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2196                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2197                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2198                     _.ExeDomain>, EVEX;
2199
2200   let Constraints = "$src0 = $dst" in {
2201   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2202                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2203                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2204                     "${dst} {${mask}}, $src1}"),
2205                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2206                                         (_.VT _.RC:$src1),
2207                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2208                      EVEX, EVEX_K;
2209   let mayLoad = 1, SchedRW = [WriteLoad] in
2210     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2211                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2212                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2213                       "${dst} {${mask}}, $src1}"),
2214                      [(set _.RC:$dst, (_.VT
2215                          (vselect _.KRCWM:$mask,
2216                           (_.VT (bitconvert (ld_frag addr:$src1))),
2217                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2218   }
2219   let mayLoad = 1, SchedRW = [WriteLoad] in
2220   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2221                   (ins _.KRCWM:$mask, _.MemOp:$src),
2222                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2223                                 "${dst} {${mask}} {z}, $src}",
2224                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2225                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2226                   _.ExeDomain>, EVEX, EVEX_KZ;
2227   }
2228   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2229             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2230
2231   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2232             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2233
2234   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2235             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2236              _.KRCWM:$mask, addr:$ptr)>;
2237 }
2238
2239 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2240                                   AVX512VLVectorVTInfo _,
2241                                   Predicate prd,
2242                                   bit IsReMaterializable = 1> {
2243   let Predicates = [prd] in
2244   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2245                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2246
2247   let Predicates = [prd, HasVLX] in {
2248   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2249                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2250   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2251                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2252   }
2253 }
2254
2255 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2256                                   AVX512VLVectorVTInfo _,
2257                                   Predicate prd,
2258                                   bit IsReMaterializable = 1> {
2259   let Predicates = [prd] in
2260   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2261                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2262
2263   let Predicates = [prd, HasVLX] in {
2264   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2265                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2266   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2267                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2268   }
2269 }
2270
2271 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2272                         PatFrag st_frag, PatFrag mstore> {
2273   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2274   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2275                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2276                         _.ExeDomain>, EVEX;
2277   let Constraints = "$src1 = $dst" in
2278   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2279                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2280                          OpcodeStr #
2281                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2282                          [], _.ExeDomain>,  EVEX, EVEX_K;
2283   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2284                           (ins _.KRCWM:$mask, _.RC:$src),
2285                           OpcodeStr #
2286                           "\t{$src, ${dst} {${mask}} {z}|" #
2287                           "${dst} {${mask}} {z}, $src}",
2288                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2289   }
2290   let mayStore = 1 in {
2291   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2292                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2293                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2294   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2295                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2296               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2297                [], _.ExeDomain>, EVEX, EVEX_K;
2298   }
2299
2300   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2301            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2302                                                     _.KRCWM:$mask, _.RC:$src)>;
2303 }
2304
2305
2306 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2307                             AVX512VLVectorVTInfo _, Predicate prd> {
2308   let Predicates = [prd] in
2309   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2310                         masked_store_unaligned>, EVEX_V512;
2311
2312   let Predicates = [prd, HasVLX] in {
2313     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2314                              masked_store_unaligned>, EVEX_V256;
2315     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2316                              masked_store_unaligned>, EVEX_V128;
2317   }
2318 }
2319
2320 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2321                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2322   let Predicates = [prd] in
2323   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2324                         masked_store_aligned512>, EVEX_V512;
2325
2326   let Predicates = [prd, HasVLX] in {
2327     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2328                              masked_store_aligned256>, EVEX_V256;
2329     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2330                              masked_store_aligned128>, EVEX_V128;
2331   }
2332 }
2333
2334 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2335                                      HasAVX512>,
2336                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2337                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2338
2339 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2340                                      HasAVX512>,
2341                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2342                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2343
2344 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2345                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2346                               PS, EVEX_CD8<32, CD8VF>;
2347
2348 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2349                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2350                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2351
2352 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2353                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2354        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2355
2356 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2357                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2358        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2359
2360 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2361                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2362        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2363
2364 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2365                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2366        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2367
2368 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2369                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2370        (VMOVAPDZrm addr:$ptr)>;
2371
2372 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2373                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2374        (VMOVAPSZrm addr:$ptr)>;
2375
2376 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2377           GR16:$mask),
2378          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2379             VR512:$src)>;
2380 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2381           GR8:$mask),
2382          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2383             VR512:$src)>;
2384
2385 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2386           GR16:$mask),
2387          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2388             VR512:$src)>;
2389 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2390           GR8:$mask),
2391          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2392             VR512:$src)>;
2393
2394 let Predicates = [HasAVX512, NoVLX] in {
2395 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2396          (VMOVUPSZmrk addr:$ptr,
2397          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2398          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2399
2400 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2401          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2402           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2403
2404 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2405          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2406          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2407           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2408 }
2409
2410 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2411                                        HasAVX512>,
2412                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2413                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2414
2415 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2416                                        HasAVX512>,
2417                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2418                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2419
2420 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2421                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2422                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2423
2424 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2425                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2426                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2427
2428 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2429                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2430                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2431
2432 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2433                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2434                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2435
2436 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2437                  (v16i32 immAllZerosV), GR16:$mask)),
2438        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2439
2440 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2441                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2442        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2443
2444 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2445             GR16:$mask),
2446          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2447             VR512:$src)>;
2448 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2449             GR8:$mask),
2450          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2451             VR512:$src)>;
2452
2453 let AddedComplexity = 20 in {
2454 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2455                           (bc_v8i64 (v16i32 immAllZerosV)))),
2456                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2457
2458 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2459                           (v8i64 VR512:$src))),
2460    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2461                                               VK8), VR512:$src)>;
2462
2463 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2464                            (v16i32 immAllZerosV))),
2465                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2466
2467 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2468                            (v16i32 VR512:$src))),
2469                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2470 }
2471 // NoVLX patterns
2472 let Predicates = [HasAVX512, NoVLX] in {
2473 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2474          (VMOVDQU32Zmrk addr:$ptr,
2475          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2476          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2477
2478 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2479          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2480           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2481 }
2482
2483 // Move Int Doubleword to Packed Double Int
2484 //
2485 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2486                       "vmovd\t{$src, $dst|$dst, $src}",
2487                       [(set VR128X:$dst,
2488                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2489                         EVEX, VEX_LIG;
2490 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2491                       "vmovd\t{$src, $dst|$dst, $src}",
2492                       [(set VR128X:$dst,
2493                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2494                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2495 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2496                       "vmovq\t{$src, $dst|$dst, $src}",
2497                         [(set VR128X:$dst,
2498                           (v2i64 (scalar_to_vector GR64:$src)))],
2499                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2500 let isCodeGenOnly = 1 in {
2501 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2502                        "vmovq\t{$src, $dst|$dst, $src}",
2503                        [(set FR64:$dst, (bitconvert GR64:$src))],
2504                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2505 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2506                          "vmovq\t{$src, $dst|$dst, $src}",
2507                          [(set GR64:$dst, (bitconvert FR64:$src))],
2508                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2509 }
2510 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2511                          "vmovq\t{$src, $dst|$dst, $src}",
2512                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2513                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2514                          EVEX_CD8<64, CD8VT1>;
2515
2516 // Move Int Doubleword to Single Scalar
2517 //
2518 let isCodeGenOnly = 1 in {
2519 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2520                       "vmovd\t{$src, $dst|$dst, $src}",
2521                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2522                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2523
2524 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2525                       "vmovd\t{$src, $dst|$dst, $src}",
2526                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2527                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2528 }
2529
2530 // Move doubleword from xmm register to r/m32
2531 //
2532 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2533                        "vmovd\t{$src, $dst|$dst, $src}",
2534                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2535                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2536                        EVEX, VEX_LIG;
2537 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2538                        (ins i32mem:$dst, VR128X:$src),
2539                        "vmovd\t{$src, $dst|$dst, $src}",
2540                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2541                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2542                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2543
2544 // Move quadword from xmm1 register to r/m64
2545 //
2546 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2547                       "vmovq\t{$src, $dst|$dst, $src}",
2548                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2549                                                    (iPTR 0)))],
2550                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2551                       Requires<[HasAVX512, In64BitMode]>;
2552
2553 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2554                        (ins i64mem:$dst, VR128X:$src),
2555                        "vmovq\t{$src, $dst|$dst, $src}",
2556                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2557                                addr:$dst)], IIC_SSE_MOVDQ>,
2558                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2559                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2560
2561 // Move Scalar Single to Double Int
2562 //
2563 let isCodeGenOnly = 1 in {
2564 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2565                       (ins FR32X:$src),
2566                       "vmovd\t{$src, $dst|$dst, $src}",
2567                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2568                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2569 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2570                       (ins i32mem:$dst, FR32X:$src),
2571                       "vmovd\t{$src, $dst|$dst, $src}",
2572                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2573                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2574 }
2575
2576 // Move Quadword Int to Packed Quadword Int
2577 //
2578 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2579                       (ins i64mem:$src),
2580                       "vmovq\t{$src, $dst|$dst, $src}",
2581                       [(set VR128X:$dst,
2582                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2583                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2584
2585 //===----------------------------------------------------------------------===//
2586 // AVX-512  MOVSS, MOVSD
2587 //===----------------------------------------------------------------------===//
2588
2589 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2590                               SDNode OpNode, ValueType vt,
2591                               X86MemOperand x86memop, PatFrag mem_pat> {
2592   let hasSideEffects = 0 in {
2593   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2594               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2595               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2596                                       (scalar_to_vector RC:$src2))))],
2597               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2598   let Constraints = "$src1 = $dst" in
2599   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2600               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2601               !strconcat(asm,
2602                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2603               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2604   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2605               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2606               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2607               EVEX, VEX_LIG;
2608   let mayStore = 1 in {
2609   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2610              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2611              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2612              EVEX, VEX_LIG;
2613   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2614              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2615              [], IIC_SSE_MOV_S_MR>,
2616              EVEX, VEX_LIG, EVEX_K;
2617   } // mayStore
2618   } //hasSideEffects = 0
2619 }
2620
2621 let ExeDomain = SSEPackedSingle in
2622 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2623                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2624
2625 let ExeDomain = SSEPackedDouble in
2626 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2627                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2628
2629 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2630           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2631            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2632
2633 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2634           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2635            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2636
2637 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2638           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2639            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2640
2641 // For the disassembler
2642 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2643   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2644                         (ins VR128X:$src1, FR32X:$src2),
2645                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2646                         IIC_SSE_MOV_S_RR>,
2647                         XS, EVEX_4V, VEX_LIG;
2648   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2649                         (ins VR128X:$src1, FR64X:$src2),
2650                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2651                         IIC_SSE_MOV_S_RR>,
2652                         XD, EVEX_4V, VEX_LIG, VEX_W;
2653 }
2654
2655 let Predicates = [HasAVX512] in {
2656   let AddedComplexity = 15 in {
2657   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2658   // MOVS{S,D} to the lower bits.
2659   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2660             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2661   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2662             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2663   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2664             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2665   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2666             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2667
2668   // Move low f32 and clear high bits.
2669   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2670             (SUBREG_TO_REG (i32 0),
2671              (VMOVSSZrr (v4f32 (V_SET0)),
2672               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2673   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2674             (SUBREG_TO_REG (i32 0),
2675              (VMOVSSZrr (v4i32 (V_SET0)),
2676                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2677   }
2678
2679   let AddedComplexity = 20 in {
2680   // MOVSSrm zeros the high parts of the register; represent this
2681   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2682   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2683             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2684   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2685             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2686   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2687             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2688
2689   // MOVSDrm zeros the high parts of the register; represent this
2690   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2691   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2692             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2693   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2694             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2695   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2696             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2697   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2698             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2699   def : Pat<(v2f64 (X86vzload addr:$src)),
2700             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2701
2702   // Represent the same patterns above but in the form they appear for
2703   // 256-bit types
2704   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2705                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2706             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2707   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2708                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2709             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2710   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2711                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2712             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2713   }
2714   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2715                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2716             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2717                                             FR32X:$src)), sub_xmm)>;
2718   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2719                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2720             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2721                                      FR64X:$src)), sub_xmm)>;
2722   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2723                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2724             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2725
2726   // Move low f64 and clear high bits.
2727   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2728             (SUBREG_TO_REG (i32 0),
2729              (VMOVSDZrr (v2f64 (V_SET0)),
2730                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2731
2732   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2733             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2734                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2735
2736   // Extract and store.
2737   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2738                    addr:$dst),
2739             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2740   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2741                    addr:$dst),
2742             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2743
2744   // Shuffle with VMOVSS
2745   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2746             (VMOVSSZrr (v4i32 VR128X:$src1),
2747                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2748   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2749             (VMOVSSZrr (v4f32 VR128X:$src1),
2750                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2751
2752   // 256-bit variants
2753   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2754             (SUBREG_TO_REG (i32 0),
2755               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2756                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2757               sub_xmm)>;
2758   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2759             (SUBREG_TO_REG (i32 0),
2760               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2761                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2762               sub_xmm)>;
2763
2764   // Shuffle with VMOVSD
2765   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2766             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2767   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2768             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2769   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2770             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2771   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2772             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2773
2774   // 256-bit variants
2775   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2776             (SUBREG_TO_REG (i32 0),
2777               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2778                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2779               sub_xmm)>;
2780   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2781             (SUBREG_TO_REG (i32 0),
2782               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2783                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2784               sub_xmm)>;
2785
2786   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2787             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2788   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2789             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2790   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2791             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2792   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2793             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2794 }
2795
2796 let AddedComplexity = 15 in
2797 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2798                                 (ins VR128X:$src),
2799                                 "vmovq\t{$src, $dst|$dst, $src}",
2800                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2801                                                    (v2i64 VR128X:$src))))],
2802                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2803
2804 let AddedComplexity = 20 in
2805 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2806                                  (ins i128mem:$src),
2807                                  "vmovq\t{$src, $dst|$dst, $src}",
2808                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2809                                                      (loadv2i64 addr:$src))))],
2810                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2811                                  EVEX_CD8<8, CD8VT8>;
2812
2813 let Predicates = [HasAVX512] in {
2814   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2815   let AddedComplexity = 20 in {
2816     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2817               (VMOVDI2PDIZrm addr:$src)>;
2818     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2819               (VMOV64toPQIZrr GR64:$src)>;
2820     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2821               (VMOVDI2PDIZrr GR32:$src)>;
2822
2823     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2824               (VMOVDI2PDIZrm addr:$src)>;
2825     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2826               (VMOVDI2PDIZrm addr:$src)>;
2827     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2828             (VMOVZPQILo2PQIZrm addr:$src)>;
2829     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2830             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2831     def : Pat<(v2i64 (X86vzload addr:$src)),
2832             (VMOVZPQILo2PQIZrm addr:$src)>;
2833   }
2834
2835   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2836   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2837                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2838             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2839   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2840                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2841             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2842 }
2843
2844 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2845         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2846
2847 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2848         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2849
2850 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2851         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2852
2853 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2854         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2855
2856 //===----------------------------------------------------------------------===//
2857 // AVX-512 - Non-temporals
2858 //===----------------------------------------------------------------------===//
2859 let SchedRW = [WriteLoad] in {
2860   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2861                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2862                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2863                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2864                         EVEX_CD8<64, CD8VF>;
2865
2866   let Predicates = [HasAVX512, HasVLX] in {
2867     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2868                              (ins i256mem:$src),
2869                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2870                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2871                              EVEX_CD8<64, CD8VF>;
2872
2873     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2874                              (ins i128mem:$src),
2875                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2876                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2877                              EVEX_CD8<64, CD8VF>;
2878   }
2879 }
2880
2881 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2882                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2883                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2884   let SchedRW = [WriteStore], mayStore = 1,
2885       AddedComplexity = 400 in
2886   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2887                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2888                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2889 }
2890
2891 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2892                            string elty, string elsz, string vsz512,
2893                            string vsz256, string vsz128, Domain d,
2894                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2895   let Predicates = [prd] in
2896   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2897                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2898                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2899                         EVEX_V512;
2900
2901   let Predicates = [prd, HasVLX] in {
2902     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2903                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2904                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2905                              EVEX_V256;
2906
2907     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2908                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2909                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2910                              EVEX_V128;
2911   }
2912 }
2913
2914 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2915                                 "i", "64", "8", "4", "2", SSEPackedInt,
2916                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2917
2918 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2919                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2920                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2921
2922 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2923                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2924                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2925
2926 //===----------------------------------------------------------------------===//
2927 // AVX-512 - Integer arithmetic
2928 //
2929 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2930                            X86VectorVTInfo _, OpndItins itins,
2931                            bit IsCommutable = 0> {
2932   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2933                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2934                     "$src2, $src1", "$src1, $src2",
2935                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2936                     "", itins.rr, IsCommutable>,
2937             AVX512BIBase, EVEX_4V;
2938
2939   let mayLoad = 1 in
2940     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2941                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2942                     "$src2, $src1", "$src1, $src2",
2943                     (_.VT (OpNode _.RC:$src1,
2944                                   (bitconvert (_.LdFrag addr:$src2)))),
2945                     "", itins.rm>,
2946               AVX512BIBase, EVEX_4V;
2947 }
2948
2949 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2950                             X86VectorVTInfo _, OpndItins itins,
2951                             bit IsCommutable = 0> :
2952            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2953   let mayLoad = 1 in
2954     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2955                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2956                     "${src2}"##_.BroadcastStr##", $src1",
2957                     "$src1, ${src2}"##_.BroadcastStr,
2958                     (_.VT (OpNode _.RC:$src1,
2959                                   (X86VBroadcast
2960                                       (_.ScalarLdFrag addr:$src2)))),
2961                     "", itins.rm>,
2962                AVX512BIBase, EVEX_4V, EVEX_B;
2963 }
2964
2965 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2966                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2967                               Predicate prd, bit IsCommutable = 0> {
2968   let Predicates = [prd] in
2969     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2970                              IsCommutable>, EVEX_V512;
2971
2972   let Predicates = [prd, HasVLX] in {
2973     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2974                              IsCommutable>, EVEX_V256;
2975     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2976                              IsCommutable>, EVEX_V128;
2977   }
2978 }
2979
2980 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2981                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2982                                Predicate prd, bit IsCommutable = 0> {
2983   let Predicates = [prd] in
2984     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2985                              IsCommutable>, EVEX_V512;
2986
2987   let Predicates = [prd, HasVLX] in {
2988     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2989                              IsCommutable>, EVEX_V256;
2990     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2991                              IsCommutable>, EVEX_V128;
2992   }
2993 }
2994
2995 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
2996                                 OpndItins itins, Predicate prd,
2997                                 bit IsCommutable = 0> {
2998   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
2999                                itins, prd, IsCommutable>,
3000                                VEX_W, EVEX_CD8<64, CD8VF>;
3001 }
3002
3003 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3004                                 OpndItins itins, Predicate prd,
3005                                 bit IsCommutable = 0> {
3006   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3007                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3008 }
3009
3010 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3011                                 OpndItins itins, Predicate prd,
3012                                 bit IsCommutable = 0> {
3013   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3014                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3015 }
3016
3017 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3018                                 OpndItins itins, Predicate prd,
3019                                 bit IsCommutable = 0> {
3020   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3021                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3022 }
3023
3024 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3025                                  SDNode OpNode, OpndItins itins, Predicate prd,
3026                                  bit IsCommutable = 0> {
3027   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
3028                                    IsCommutable>;
3029
3030   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
3031                                    IsCommutable>;
3032 }
3033
3034 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3035                                  SDNode OpNode, OpndItins itins, Predicate prd,
3036                                  bit IsCommutable = 0> {
3037   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3038                                    IsCommutable>;
3039
3040   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3041                                    IsCommutable>;
3042 }
3043
3044 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3045                                   bits<8> opc_d, bits<8> opc_q,
3046                                   string OpcodeStr, SDNode OpNode,
3047                                   OpndItins itins, bit IsCommutable = 0> {
3048   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3049                                     itins, HasAVX512, IsCommutable>,
3050               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3051                                     itins, HasBWI, IsCommutable>;
3052 }
3053
3054 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3055                             SDNode OpNode,X86VectorVTInfo _Src,
3056                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3057   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3058                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3059                             "$src2, $src1","$src1, $src2",
3060                             (_Dst.VT (OpNode
3061                                          (_Src.VT _Src.RC:$src1),
3062                                          (_Src.VT _Src.RC:$src2))),
3063                             "",itins.rr, IsCommutable>,
3064                             AVX512BIBase, EVEX_4V;
3065   let mayLoad = 1 in {
3066       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3067                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3068                             "$src2, $src1", "$src1, $src2",
3069                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3070                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3071                             "", itins.rm>,
3072                             AVX512BIBase, EVEX_4V;
3073
3074       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3075                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3076                         OpcodeStr,
3077                         "${src2}"##_Dst.BroadcastStr##", $src1",
3078                          "$src1, ${src2}"##_Dst.BroadcastStr,
3079                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3080                                      (_Dst.VT (X86VBroadcast
3081                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3082                         "", itins.rm>,
3083                         AVX512BIBase, EVEX_4V, EVEX_B;
3084   }
3085 }
3086
3087 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3088                                     SSE_INTALU_ITINS_P, 1>;
3089 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3090                                     SSE_INTALU_ITINS_P, 0>;
3091 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3092                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3093 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3094                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3095 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3096                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3097 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3098                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3099 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3100                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3101 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3102                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3103 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3104                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3105
3106
3107 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3108                             SDNode OpNode, bit IsCommutable = 0> {
3109
3110   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3111                                  v16i32_info, v8i64_info, IsCommutable>,
3112                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3113   let Predicates = [HasVLX] in {
3114     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3115                                       v8i32x_info, v4i64x_info, IsCommutable>,
3116                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3117     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3118                                       v4i32x_info, v2i64x_info, IsCommutable>,
3119                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3120   }
3121 }
3122
3123 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3124                    X86pmuldq, 1>,T8PD;
3125 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3126                    X86pmuludq, 1>;
3127
3128 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3129                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3130   let mayLoad = 1 in {
3131       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3132                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3133                         OpcodeStr,
3134                         "${src2}"##_Src.BroadcastStr##", $src1",
3135                          "$src1, ${src2}"##_Src.BroadcastStr,
3136                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3137                                      (_Src.VT (X86VBroadcast
3138                                               (_Src.ScalarLdFrag addr:$src2)))))),
3139                         "">,
3140                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3141   }
3142 }
3143
3144 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3145                             SDNode OpNode,X86VectorVTInfo _Src,
3146                             X86VectorVTInfo _Dst> {
3147   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3148                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3149                             "$src2, $src1","$src1, $src2",
3150                             (_Dst.VT (OpNode
3151                                          (_Src.VT _Src.RC:$src1),
3152                                          (_Src.VT _Src.RC:$src2))),
3153                             "">,  EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3154   let mayLoad = 1 in {
3155     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3156                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3157                           "$src2, $src1", "$src1, $src2",
3158                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3159                                         (bitconvert (_Src.LdFrag addr:$src2)))),
3160                             "">, EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3161   }
3162 }
3163
3164 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3165                                     SDNode OpNode> {
3166   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3167                                  v32i16_info>,
3168                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3169                                  v32i16_info>, EVEX_V512;
3170   let Predicates = [HasVLX] in {
3171     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3172                                      v16i16x_info>,
3173                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3174                                      v16i16x_info>, EVEX_V256;
3175     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3176                                      v8i16x_info>,
3177                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3178                                      v8i16x_info>, EVEX_V128;
3179   }
3180 }
3181 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3182                             SDNode OpNode> {
3183   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3184                                 v64i8_info>, EVEX_V512;
3185   let Predicates = [HasVLX] in {
3186     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3187                                     v32i8x_info>, EVEX_V256;
3188     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3189                                     v16i8x_info>, EVEX_V128;
3190   }
3191 }
3192 let Predicates = [HasBWI] in {
3193   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3194   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3195   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3196   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3197 }
3198
3199 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3200                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3201 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3202                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3203 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3204                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3205
3206 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3207                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3208 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3209                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3210 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3211                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3212
3213 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3214                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3215 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3216                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3217 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3218                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3219
3220 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3221                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3222 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3223                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3224 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3225                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3226
3227 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3228                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3229            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3230 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3231                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3232            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3233 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3234                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3235            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3236 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3237                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3238            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3239 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3240                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3241            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3242 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3243                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3244            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3245 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3246                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3247            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3248 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3249                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3250            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3251 //===----------------------------------------------------------------------===//
3252 // AVX-512 - Unpack Instructions
3253 //===----------------------------------------------------------------------===//
3254
3255 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3256                                    PatFrag mem_frag, RegisterClass RC,
3257                                    X86MemOperand x86memop, string asm,
3258                                    Domain d> {
3259     def rr : AVX512PI<opc, MRMSrcReg,
3260                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3261                 asm, [(set RC:$dst,
3262                            (vt (OpNode RC:$src1, RC:$src2)))],
3263                            d>, EVEX_4V;
3264     def rm : AVX512PI<opc, MRMSrcMem,
3265                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3266                 asm, [(set RC:$dst,
3267                        (vt (OpNode RC:$src1,
3268                             (bitconvert (mem_frag addr:$src2)))))],
3269                         d>, EVEX_4V;
3270 }
3271
3272 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3273       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3274       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3275 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3276       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3277       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3278 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3279       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3280       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3281 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3282       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3283       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3284
3285 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3286                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3287                         X86MemOperand x86memop> {
3288   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3289        (ins RC:$src1, RC:$src2),
3290        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3291        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3292        IIC_SSE_UNPCK>, EVEX_4V;
3293   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3294        (ins RC:$src1, x86memop:$src2),
3295        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3296        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3297                                      (bitconvert (memop_frag addr:$src2)))))],
3298                                      IIC_SSE_UNPCK>, EVEX_4V;
3299 }
3300 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3301                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3302                                 EVEX_CD8<32, CD8VF>;
3303 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3304                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3305                                 VEX_W, EVEX_CD8<64, CD8VF>;
3306 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3307                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3308                                 EVEX_CD8<32, CD8VF>;
3309 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3310                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3311                                 VEX_W, EVEX_CD8<64, CD8VF>;
3312 //===----------------------------------------------------------------------===//
3313 // AVX-512 - PSHUFD
3314 //
3315
3316 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3317                          SDNode OpNode, PatFrag mem_frag,
3318                          X86MemOperand x86memop, ValueType OpVT> {
3319   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3320                      (ins RC:$src1, u8imm:$src2),
3321                      !strconcat(OpcodeStr,
3322                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3323                      [(set RC:$dst,
3324                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3325                      EVEX;
3326   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3327                      (ins x86memop:$src1, u8imm:$src2),
3328                      !strconcat(OpcodeStr,
3329                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3330                      [(set RC:$dst,
3331                        (OpVT (OpNode (mem_frag addr:$src1),
3332                               (i8 imm:$src2))))]>, EVEX;
3333 }
3334
3335 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3336                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3337
3338 //===----------------------------------------------------------------------===//
3339 // AVX-512  Logical Instructions
3340 //===----------------------------------------------------------------------===//
3341
3342 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3343                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3344 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3345                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3346 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3347                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3348 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3349                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3350
3351 //===----------------------------------------------------------------------===//
3352 // AVX-512  FP arithmetic
3353 //===----------------------------------------------------------------------===//
3354 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3355                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3356                          bit IsCommutable> {
3357
3358   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3359                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3360                            "$src2, $src1", "$src1, $src2",
3361                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3362                            (i32 FROUND_CURRENT)),
3363                            "", itins.rr, IsCommutable>;
3364
3365   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3366                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3367                          "$src2, $src1", "$src1, $src2",
3368                          (VecNode (_.VT _.RC:$src1),
3369                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3370                            (i32 FROUND_CURRENT)),
3371                          "", itins.rm, IsCommutable>;
3372   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3373       Predicates = [HasAVX512] in {
3374   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3375                          (ins _.FRC:$src1, _.FRC:$src2),
3376                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3377                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3378                           itins.rr>;
3379   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3380                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3381                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3382                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3383                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3384   }
3385 }
3386
3387 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3388                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3389
3390   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3391                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3392                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3393                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3394                           (i32 imm:$rc)), "", itins.rr, IsCommutable>,
3395                           EVEX_B, EVEX_RC;
3396 }
3397 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3398                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3399
3400   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3401                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3402                             "$src2, $src1", "$src1, $src2",
3403                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3404                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
3405 }
3406
3407 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3408                                   SDNode VecNode,
3409                                   SizeItins itins, bit IsCommutable> {
3410   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3411                               itins.s, IsCommutable>,
3412              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3413                               itins.s, IsCommutable>,
3414                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3415   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3416                               itins.d,                  IsCommutable>,
3417              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3418                               itins.d, IsCommutable>,
3419                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3420 }
3421
3422 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3423                                   SDNode VecNode,
3424                                   SizeItins itins, bit IsCommutable> {
3425   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3426                               itins.s, IsCommutable>,
3427              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3428                               itins.s, IsCommutable>,
3429                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3430   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3431                               itins.d,                  IsCommutable>,
3432              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3433                               itins.d, IsCommutable>,
3434                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3435 }
3436 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3437 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3438 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3439 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3440 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3441 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3442
3443 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3444                             X86VectorVTInfo _, bit IsCommutable> {
3445   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3446                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3447                   "$src2, $src1", "$src1, $src2",
3448                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3449   let mayLoad = 1 in {
3450     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3451                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3452                     "$src2, $src1", "$src1, $src2",
3453                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3454     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3455                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3456                      "${src2}"##_.BroadcastStr##", $src1",
3457                      "$src1, ${src2}"##_.BroadcastStr,
3458                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3459                                                 (_.ScalarLdFrag addr:$src2))))>,
3460                      EVEX_4V, EVEX_B;
3461   }//let mayLoad = 1
3462 }
3463
3464 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3465                             X86VectorVTInfo _, bit IsCommutable> {
3466   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3467                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3468                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3469                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3470                   EVEX_4V, EVEX_B, EVEX_RC;
3471 }
3472
3473 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3474                              bit IsCommutable = 0> {
3475   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3476                               IsCommutable>, EVEX_V512, PS,
3477                               EVEX_CD8<32, CD8VF>;
3478   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3479                               IsCommutable>, EVEX_V512, PD, VEX_W,
3480                               EVEX_CD8<64, CD8VF>;
3481
3482     // Define only if AVX512VL feature is present.
3483   let Predicates = [HasVLX] in {
3484     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3485                                    IsCommutable>, EVEX_V128, PS,
3486                                    EVEX_CD8<32, CD8VF>;
3487     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3488                                    IsCommutable>, EVEX_V256, PS,
3489                                    EVEX_CD8<32, CD8VF>;
3490     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3491                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3492                                    EVEX_CD8<64, CD8VF>;
3493     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3494                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3495                                    EVEX_CD8<64, CD8VF>;
3496   }
3497 }
3498
3499 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3500   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3501                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3502   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3503                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3504 }
3505
3506 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3507             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3508 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3509             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3510 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3511             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3512 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3513             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3514 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>;
3515 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>;
3516 let Predicates = [HasDQI] in {
3517   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3518   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3519   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3520   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3521 }
3522 def : Pat<(v16f32 (int_x86_avx512_mask_max_ps_512 (v16f32 VR512:$src1),
3523                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3524                    (i16 -1), FROUND_CURRENT)),
3525           (VMAXPSZrr VR512:$src1, VR512:$src2)>;
3526
3527 def : Pat<(v8f64 (int_x86_avx512_mask_max_pd_512 (v8f64 VR512:$src1),
3528                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3529                    (i8 -1), FROUND_CURRENT)),
3530           (VMAXPDZrr VR512:$src1, VR512:$src2)>;
3531
3532 def : Pat<(v16f32 (int_x86_avx512_mask_min_ps_512 (v16f32 VR512:$src1),
3533                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3534                    (i16 -1), FROUND_CURRENT)),
3535           (VMINPSZrr VR512:$src1, VR512:$src2)>;
3536
3537 def : Pat<(v8f64 (int_x86_avx512_mask_min_pd_512 (v8f64 VR512:$src1),
3538                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3539                    (i8 -1), FROUND_CURRENT)),
3540           (VMINPDZrr VR512:$src1, VR512:$src2)>;
3541 //===----------------------------------------------------------------------===//
3542 // AVX-512  VPTESTM instructions
3543 //===----------------------------------------------------------------------===//
3544
3545 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3546                             X86VectorVTInfo _> {
3547   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3548                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3549                       "$src2, $src1", "$src1, $src2",
3550                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3551                     EVEX_4V;
3552   let mayLoad = 1 in
3553   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3554                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3555                        "$src2, $src1", "$src1, $src2",
3556                    (OpNode (_.VT _.RC:$src1),
3557                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3558                     EVEX_4V,
3559                    EVEX_CD8<_.EltSize, CD8VF>;
3560 }
3561
3562 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3563                             X86VectorVTInfo _> {
3564   let mayLoad = 1 in
3565   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3566                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3567                     "${src2}"##_.BroadcastStr##", $src1",
3568                     "$src1, ${src2}"##_.BroadcastStr,
3569                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3570                                                 (_.ScalarLdFrag addr:$src2))))>,
3571                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3572 }
3573 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3574                                   AVX512VLVectorVTInfo _> {
3575   let Predicates  = [HasAVX512] in
3576   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3577            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3578
3579   let Predicates = [HasAVX512, HasVLX] in {
3580   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3581               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3582   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3583               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3584   }
3585 }
3586
3587 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3588   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3589                                  avx512vl_i32_info>;
3590   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3591                                  avx512vl_i64_info>, VEX_W;
3592 }
3593
3594 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3595                                  SDNode OpNode> {
3596   let Predicates = [HasBWI] in {
3597   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3598               EVEX_V512, VEX_W;
3599   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3600               EVEX_V512;
3601   }
3602   let Predicates = [HasVLX, HasBWI] in {
3603
3604   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3605               EVEX_V256, VEX_W;
3606   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3607               EVEX_V128, VEX_W;
3608   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3609               EVEX_V256;
3610   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3611               EVEX_V128;
3612   }
3613 }
3614
3615 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3616                                    SDNode OpNode> :
3617   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3618   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3619
3620 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3621 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3622
3623 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3624                  (v16i32 VR512:$src2), (i16 -1))),
3625                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3626
3627 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3628                  (v8i64 VR512:$src2), (i8 -1))),
3629                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3630
3631 //===----------------------------------------------------------------------===//
3632 // AVX-512  Shift instructions
3633 //===----------------------------------------------------------------------===//
3634 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3635                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3636   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3637                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3638                       "$src2, $src1", "$src1, $src2",
3639                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3640                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3641   let mayLoad = 1 in
3642   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3643                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3644                        "$src2, $src1", "$src1, $src2",
3645                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3646                           (i8 imm:$src2))),
3647                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3648 }
3649
3650 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3651                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3652   let mayLoad = 1 in
3653   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3654                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3655       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3656      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3657      " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V, EVEX_B;
3658 }
3659
3660 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3661                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3662    // src2 is always 128-bit
3663   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3664                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3665                       "$src2, $src1", "$src1, $src2",
3666                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3667                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3668   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3669                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3670                        "$src2, $src1", "$src1, $src2",
3671                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3672                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3673                    EVEX_4V;
3674 }
3675
3676 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3677                                   ValueType SrcVT, PatFrag bc_frag,
3678                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3679   let Predicates = [prd] in
3680   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3681                             VTInfo.info512>, EVEX_V512,
3682                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3683   let Predicates = [prd, HasVLX] in {
3684   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3685                             VTInfo.info256>, EVEX_V256,
3686                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3687   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3688                             VTInfo.info128>, EVEX_V128,
3689                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3690   }
3691 }
3692
3693 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3694                               string OpcodeStr, SDNode OpNode> {
3695   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3696                                  avx512vl_i32_info, HasAVX512>;
3697   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3698                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3699   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3700                                  avx512vl_i16_info, HasBWI>;
3701 }
3702
3703 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3704                                  string OpcodeStr, SDNode OpNode,
3705                                  AVX512VLVectorVTInfo VTInfo> {
3706   let Predicates = [HasAVX512] in
3707   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3708                               VTInfo.info512>,
3709              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3710                               VTInfo.info512>, EVEX_V512;
3711   let Predicates = [HasAVX512, HasVLX] in {
3712   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3713                               VTInfo.info256>,
3714              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3715                               VTInfo.info256>, EVEX_V256;
3716   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3717                               VTInfo.info128>,
3718              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3719                               VTInfo.info128>, EVEX_V128;
3720   }
3721 }
3722
3723 multiclass avx512_shift_rmi_w<bits<8> opcw,
3724                                  Format ImmFormR, Format ImmFormM,
3725                                  string OpcodeStr, SDNode OpNode> {
3726   let Predicates = [HasBWI] in
3727   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3728                                v32i16_info>, EVEX_V512;
3729   let Predicates = [HasVLX, HasBWI] in {
3730   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3731                                v16i16x_info>, EVEX_V256;
3732   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3733                                v8i16x_info>, EVEX_V128;
3734   }
3735 }
3736
3737 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3738                                  Format ImmFormR, Format ImmFormM,
3739                                  string OpcodeStr, SDNode OpNode> {
3740   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3741                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3742   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3743                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3744 }
3745
3746 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3747              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>;
3748
3749 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3750              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>;
3751
3752 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x73, MRM4r, MRM4m, "vpsra", X86vsrai>,
3753              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>;
3754
3755 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>;
3756 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>;
3757
3758 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3759 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3760 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3761
3762 //===-------------------------------------------------------------------===//
3763 // Variable Bit Shifts
3764 //===-------------------------------------------------------------------===//
3765 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3766                             X86VectorVTInfo _> {
3767   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3768                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3769                       "$src2, $src1", "$src1, $src2",
3770                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3771                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3772   let mayLoad = 1 in
3773   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3774                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3775                        "$src2, $src1", "$src1, $src2",
3776                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3777                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3778                    EVEX_CD8<_.EltSize, CD8VF>;
3779 }
3780
3781 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3782                             X86VectorVTInfo _> {
3783   let mayLoad = 1 in
3784   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3785                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3786                     "${src2}"##_.BroadcastStr##", $src1",
3787                     "$src1, ${src2}"##_.BroadcastStr,
3788                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3789                                                 (_.ScalarLdFrag addr:$src2))))),
3790                     " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3791                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3792 }
3793 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3794                                   AVX512VLVectorVTInfo _> {
3795   let Predicates  = [HasAVX512] in
3796   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3797            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3798
3799   let Predicates = [HasAVX512, HasVLX] in {
3800   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3801               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3802   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3803               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3804   }
3805 }
3806
3807 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3808                                  SDNode OpNode> {
3809   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3810                                  avx512vl_i32_info>;
3811   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3812                                  avx512vl_i64_info>, VEX_W;
3813 }
3814
3815 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3816                                  SDNode OpNode> {
3817   let Predicates = [HasBWI] in
3818   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3819               EVEX_V512, VEX_W;
3820   let Predicates = [HasVLX, HasBWI] in {
3821
3822   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3823               EVEX_V256, VEX_W;
3824   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3825               EVEX_V128, VEX_W;
3826   }
3827 }
3828
3829 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3830               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3831 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3832               avx512_var_shift_w<0x11, "vpsravw", sra>;
3833 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3834               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3835 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3836 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3837
3838 //===----------------------------------------------------------------------===//
3839 // AVX-512 - MOVDDUP
3840 //===----------------------------------------------------------------------===//
3841
3842 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3843                         X86MemOperand x86memop, PatFrag memop_frag> {
3844 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3845                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3846                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3847 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3848                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3849                     [(set RC:$dst,
3850                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3851 }
3852
3853 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3854                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3855 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3856           (VMOVDDUPZrm addr:$src)>;
3857
3858 //===---------------------------------------------------------------------===//
3859 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3860 //===---------------------------------------------------------------------===//
3861 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3862                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3863                               X86MemOperand x86memop> {
3864   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3865                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3866                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3867   let mayLoad = 1 in
3868   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3869                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3870                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3871 }
3872
3873 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3874                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3875                        EVEX_CD8<32, CD8VF>;
3876 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3877                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3878                        EVEX_CD8<32, CD8VF>;
3879
3880 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3881 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3882            (VMOVSHDUPZrm addr:$src)>;
3883 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3884 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3885            (VMOVSLDUPZrm addr:$src)>;
3886
3887 //===----------------------------------------------------------------------===//
3888 // Move Low to High and High to Low packed FP Instructions
3889 //===----------------------------------------------------------------------===//
3890 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3891           (ins VR128X:$src1, VR128X:$src2),
3892           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3893           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3894            IIC_SSE_MOV_LH>, EVEX_4V;
3895 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3896           (ins VR128X:$src1, VR128X:$src2),
3897           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3898           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3899           IIC_SSE_MOV_LH>, EVEX_4V;
3900
3901 let Predicates = [HasAVX512] in {
3902   // MOVLHPS patterns
3903   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3904             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3905   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3906             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3907
3908   // MOVHLPS patterns
3909   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3910             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3911 }
3912
3913 //===----------------------------------------------------------------------===//
3914 // FMA - Fused Multiply Operations
3915 //
3916
3917 let Constraints = "$src1 = $dst" in {
3918 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3919 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3920                            SDPatternOperator OpNode = null_frag> {
3921   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3922           (ins _.RC:$src2, _.RC:$src3),
3923           OpcodeStr, "$src3, $src2", "$src2, $src3",
3924           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3925          AVX512FMA3Base;
3926
3927   let mayLoad = 1 in
3928   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3929             (ins _.RC:$src2, _.MemOp:$src3),
3930             OpcodeStr, "$src3, $src2", "$src2, $src3",
3931             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
3932             AVX512FMA3Base;
3933
3934   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3935               (ins _.RC:$src2, _.ScalarMemOp:$src3),
3936               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
3937               !strconcat("$src2, ${src3}", _.BroadcastStr ),
3938               (OpNode _.RC:$src1,
3939                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
3940               AVX512FMA3Base, EVEX_B;
3941  }
3942 } // Constraints = "$src1 = $dst"
3943
3944 let Constraints = "$src1 = $dst" in {
3945 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3946 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr,
3947                                  X86VectorVTInfo _,
3948                                  SDPatternOperator OpNode> {
3949    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3950           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
3951           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
3952           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
3953           AVX512FMA3Base, EVEX_B, EVEX_RC;
3954  }
3955 } // Constraints = "$src1 = $dst"
3956
3957 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
3958                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
3959   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3960                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3961 }
3962
3963 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
3964                               string OpcodeStr, X86VectorVTInfo VTI,
3965                               SDPatternOperator OpNode> {
3966   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3967                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3968   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
3969                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
3970 }
3971
3972 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
3973                               string OpcodeStr,
3974                               SDPatternOperator OpNode,
3975                               SDPatternOperator OpNodeRnd> {
3976 let ExeDomain = SSEPackedSingle in {
3977     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3978                                              v16f32_info, OpNode>,
3979                           avx512_fma3_round_forms<opc213, OpcodeStr,
3980                                              v16f32_info, OpNodeRnd>, EVEX_V512;
3981     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3982                                              v8f32x_info, OpNode>, EVEX_V256;
3983     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3984                                              v4f32x_info, OpNode>, EVEX_V128;
3985   }
3986 let ExeDomain = SSEPackedDouble in {
3987     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3988                                              v8f64_info, OpNode>,
3989                           avx512_fma3_round_forms<opc213, OpcodeStr, v8f64_info,
3990                                                   OpNodeRnd>, EVEX_V512, VEX_W;
3991     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3992                                              v4f64x_info, OpNode>,
3993                                              EVEX_V256, VEX_W;
3994     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3995                                              v2f64x_info, OpNode>,
3996                                              EVEX_V128, VEX_W;
3997   }
3998 }
3999
4000 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
4001 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
4002 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
4003 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
4004 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4005 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4006
4007 let Constraints = "$src1 = $dst" in {
4008 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
4009                              X86VectorVTInfo _> {
4010   let mayLoad = 1 in
4011   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4012           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
4013           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
4014           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
4015                                                     _.RC:$src3)))]>;
4016    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4017            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
4018            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
4019             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
4020            [(set _.RC:$dst,
4021                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4022                                             (_.ScalarLdFrag addr:$src2))),
4023                                    _.RC:$src3))]>, EVEX_B;
4024 }
4025 } // Constraints = "$src1 = $dst"
4026
4027 multiclass avx512_fma3p_m132_f<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4028
4029 let ExeDomain = SSEPackedSingle in {
4030     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
4031                                              OpNode,v16f32_info>, EVEX_V512,
4032                                              EVEX_CD8<32, CD8VF>;
4033     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4034                                              OpNode, v8f32x_info>, EVEX_V256,
4035                                              EVEX_CD8<32, CD8VF>;
4036     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4037                                              OpNode, v4f32x_info>, EVEX_V128,
4038                                              EVEX_CD8<32, CD8VF>;
4039   }
4040 let ExeDomain = SSEPackedDouble in {
4041     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
4042                                            OpNode, v8f64_info>, EVEX_V512,
4043                                            VEX_W, EVEX_CD8<32, CD8VF>;
4044     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4045                                            OpNode, v4f64x_info>, EVEX_V256,
4046                                            VEX_W, EVEX_CD8<32, CD8VF>;
4047     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4048                                            OpNode, v2f64x_info>, EVEX_V128,
4049                                            VEX_W, EVEX_CD8<32, CD8VF>;
4050   }
4051 }
4052
4053 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
4054 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
4055 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
4056 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
4057 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
4058 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
4059
4060 // Scalar FMA
4061 let Constraints = "$src1 = $dst" in {
4062 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4063                  RegisterClass RC, ValueType OpVT,
4064                  X86MemOperand x86memop, Operand memop,
4065                  PatFrag mem_frag> {
4066   let isCommutable = 1 in
4067   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
4068                    (ins RC:$src1, RC:$src2, RC:$src3),
4069                    !strconcat(OpcodeStr,
4070                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4071                    [(set RC:$dst,
4072                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
4073   let mayLoad = 1 in
4074   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
4075                    (ins RC:$src1, RC:$src2, f128mem:$src3),
4076                    !strconcat(OpcodeStr,
4077                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4078                    [(set RC:$dst,
4079                      (OpVT (OpNode RC:$src2, RC:$src1,
4080                             (mem_frag addr:$src3))))]>;
4081 }
4082 } // Constraints = "$src1 = $dst"
4083
4084 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
4085                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4086 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
4087                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4088 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
4089                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4090 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
4091                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4092 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
4093                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4094 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
4095                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4096 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
4097                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4098 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
4099                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4100
4101 //===----------------------------------------------------------------------===//
4102 // AVX-512  Scalar convert from sign integer to float/double
4103 //===----------------------------------------------------------------------===//
4104
4105 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4106                           X86MemOperand x86memop, string asm> {
4107 let hasSideEffects = 0 in {
4108   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
4109               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4110               EVEX_4V;
4111   let mayLoad = 1 in
4112   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
4113               (ins DstRC:$src1, x86memop:$src),
4114               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4115               EVEX_4V;
4116 } // hasSideEffects = 0
4117 }
4118
4119 let Predicates = [HasAVX512] in {
4120 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
4121                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4122 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
4123                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4124 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
4125                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4126 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
4127                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4128
4129 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4130           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4131 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4132           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4133 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4134           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4135 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4136           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4137
4138 def : Pat<(f32 (sint_to_fp GR32:$src)),
4139           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4140 def : Pat<(f32 (sint_to_fp GR64:$src)),
4141           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4142 def : Pat<(f64 (sint_to_fp GR32:$src)),
4143           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4144 def : Pat<(f64 (sint_to_fp GR64:$src)),
4145           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4146
4147 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
4148                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4149 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
4150                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4151 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
4152                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4153 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
4154                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
4155
4156 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4157           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4158 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4159           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4160 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4161           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4162 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4163           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4164
4165 def : Pat<(f32 (uint_to_fp GR32:$src)),
4166           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4167 def : Pat<(f32 (uint_to_fp GR64:$src)),
4168           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4169 def : Pat<(f64 (uint_to_fp GR32:$src)),
4170           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4171 def : Pat<(f64 (uint_to_fp GR64:$src)),
4172           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4173 }
4174
4175 //===----------------------------------------------------------------------===//
4176 // AVX-512  Scalar convert from float/double to integer
4177 //===----------------------------------------------------------------------===//
4178 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4179                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4180                           string asm> {
4181 let hasSideEffects = 0 in {
4182   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4183               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4184               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4185               Requires<[HasAVX512]>;
4186   let mayLoad = 1 in
4187   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4188               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4189               Requires<[HasAVX512]>;
4190 } // hasSideEffects = 0
4191 }
4192 let Predicates = [HasAVX512] in {
4193 // Convert float/double to signed/unsigned int 32/64
4194 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4195                                    ssmem, sse_load_f32, "cvtss2si">,
4196                                    XS, EVEX_CD8<32, CD8VT1>;
4197 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4198                                    ssmem, sse_load_f32, "cvtss2si">,
4199                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4200 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4201                                    ssmem, sse_load_f32, "cvtss2usi">,
4202                                    XS, EVEX_CD8<32, CD8VT1>;
4203 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4204                                    int_x86_avx512_cvtss2usi64, ssmem,
4205                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4206                                    EVEX_CD8<32, CD8VT1>;
4207 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4208                                    sdmem, sse_load_f64, "cvtsd2si">,
4209                                    XD, EVEX_CD8<64, CD8VT1>;
4210 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4211                                    sdmem, sse_load_f64, "cvtsd2si">,
4212                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4213 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4214                                    sdmem, sse_load_f64, "cvtsd2usi">,
4215                                    XD, EVEX_CD8<64, CD8VT1>;
4216 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4217                                    int_x86_avx512_cvtsd2usi64, sdmem,
4218                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4219                                    EVEX_CD8<64, CD8VT1>;
4220
4221 let isCodeGenOnly = 1 in {
4222   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4223             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4224             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4225   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4226             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4227             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4228   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4229             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4230             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4231   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4232             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4233             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4234
4235   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4236             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
4237             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4238   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4239             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
4240             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4241   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4242             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4243             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4244   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4245             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
4246             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4247 } // isCodeGenOnly = 1
4248
4249 // Convert float/double to signed/unsigned int 32/64 with truncation
4250 let isCodeGenOnly = 1 in {
4251   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4252                                      ssmem, sse_load_f32, "cvttss2si">,
4253                                      XS, EVEX_CD8<32, CD8VT1>;
4254   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4255                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4256                                      "cvttss2si">, XS, VEX_W,
4257                                      EVEX_CD8<32, CD8VT1>;
4258   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4259                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4260                                      EVEX_CD8<64, CD8VT1>;
4261   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4262                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4263                                      "cvttsd2si">, XD, VEX_W,
4264                                      EVEX_CD8<64, CD8VT1>;
4265   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4266                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4267                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4268   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4269                                      int_x86_avx512_cvttss2usi64, ssmem,
4270                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4271                                      EVEX_CD8<32, CD8VT1>;
4272   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4273                                      int_x86_avx512_cvttsd2usi,
4274                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4275                                      EVEX_CD8<64, CD8VT1>;
4276   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4277                                      int_x86_avx512_cvttsd2usi64, sdmem,
4278                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4279                                      EVEX_CD8<64, CD8VT1>;
4280 } // isCodeGenOnly = 1
4281
4282 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4283                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4284                          string asm> {
4285   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4286               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4287               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4288   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4289               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4290               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4291 }
4292
4293 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4294                                   loadf32, "cvttss2si">, XS,
4295                                   EVEX_CD8<32, CD8VT1>;
4296 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4297                                   loadf32, "cvttss2usi">, XS,
4298                                   EVEX_CD8<32, CD8VT1>;
4299 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4300                                   loadf32, "cvttss2si">, XS, VEX_W,
4301                                   EVEX_CD8<32, CD8VT1>;
4302 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4303                                   loadf32, "cvttss2usi">, XS, VEX_W,
4304                                   EVEX_CD8<32, CD8VT1>;
4305 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4306                                   loadf64, "cvttsd2si">, XD,
4307                                   EVEX_CD8<64, CD8VT1>;
4308 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4309                                   loadf64, "cvttsd2usi">, XD,
4310                                   EVEX_CD8<64, CD8VT1>;
4311 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4312                                   loadf64, "cvttsd2si">, XD, VEX_W,
4313                                   EVEX_CD8<64, CD8VT1>;
4314 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4315                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4316                                   EVEX_CD8<64, CD8VT1>;
4317 } // HasAVX512
4318 //===----------------------------------------------------------------------===//
4319 // AVX-512  Convert form float to double and back
4320 //===----------------------------------------------------------------------===//
4321 let hasSideEffects = 0 in {
4322 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4323                     (ins FR32X:$src1, FR32X:$src2),
4324                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4325                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4326 let mayLoad = 1 in
4327 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4328                     (ins FR32X:$src1, f32mem:$src2),
4329                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4330                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4331                     EVEX_CD8<32, CD8VT1>;
4332
4333 // Convert scalar double to scalar single
4334 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4335                       (ins FR64X:$src1, FR64X:$src2),
4336                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4337                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4338 let mayLoad = 1 in
4339 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4340                       (ins FR64X:$src1, f64mem:$src2),
4341                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4342                       []>, EVEX_4V, VEX_LIG, VEX_W,
4343                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4344 }
4345
4346 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4347       Requires<[HasAVX512]>;
4348 def : Pat<(fextend (loadf32 addr:$src)),
4349     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4350
4351 def : Pat<(extloadf32 addr:$src),
4352     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4353       Requires<[HasAVX512, OptForSize]>;
4354
4355 def : Pat<(extloadf32 addr:$src),
4356     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4357     Requires<[HasAVX512, OptForSpeed]>;
4358
4359 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4360            Requires<[HasAVX512]>;
4361
4362 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4363                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4364                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4365                Domain d> {
4366 let hasSideEffects = 0 in {
4367   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4368               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4369               [(set DstRC:$dst,
4370                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4371   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4372               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4373               [], d>, EVEX, EVEX_B, EVEX_RC;
4374   let mayLoad = 1 in
4375   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4376               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4377               [(set DstRC:$dst,
4378                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4379 } // hasSideEffects = 0
4380 }
4381
4382 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4383                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4384                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4385                Domain d> {
4386 let hasSideEffects = 0 in {
4387   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4388               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4389               [(set DstRC:$dst,
4390                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4391   let mayLoad = 1 in
4392   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4393               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4394               [(set DstRC:$dst,
4395                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4396 } // hasSideEffects = 0
4397 }
4398
4399 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4400                                 loadv8f64, f512mem, v8f32, v8f64,
4401                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4402                                 EVEX_CD8<64, CD8VF>;
4403
4404 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4405                                 loadv4f64, f256mem, v8f64, v8f32,
4406                                 SSEPackedDouble>, EVEX_V512, PS,
4407                                 EVEX_CD8<32, CD8VH>;
4408 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4409             (VCVTPS2PDZrm addr:$src)>;
4410
4411 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4412                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4413           (VCVTPD2PSZrr VR512:$src)>;
4414
4415 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4416                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4417           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4418
4419 //===----------------------------------------------------------------------===//
4420 // AVX-512  Vector convert from sign integer to float/double
4421 //===----------------------------------------------------------------------===//
4422
4423 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4424                                 loadv8i64, i512mem, v16f32, v16i32,
4425                                 SSEPackedSingle>, EVEX_V512, PS,
4426                                 EVEX_CD8<32, CD8VF>;
4427
4428 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4429                                 loadv4i64, i256mem, v8f64, v8i32,
4430                                 SSEPackedDouble>, EVEX_V512, XS,
4431                                 EVEX_CD8<32, CD8VH>;
4432
4433 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4434                                  loadv16f32, f512mem, v16i32, v16f32,
4435                                  SSEPackedSingle>, EVEX_V512, XS,
4436                                  EVEX_CD8<32, CD8VF>;
4437
4438 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4439                                  loadv8f64, f512mem, v8i32, v8f64,
4440                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4441                                  EVEX_CD8<64, CD8VF>;
4442
4443 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4444                                  loadv16f32, f512mem, v16i32, v16f32,
4445                                  SSEPackedSingle>, EVEX_V512, PS,
4446                                  EVEX_CD8<32, CD8VF>;
4447
4448 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4449 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4450                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4451           (VCVTTPS2UDQZrr VR512:$src)>;
4452
4453 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4454                                  loadv8f64, f512mem, v8i32, v8f64,
4455                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4456                                  EVEX_CD8<64, CD8VF>;
4457
4458 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4459 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4460                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4461           (VCVTTPD2UDQZrr VR512:$src)>;
4462
4463 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4464                                  loadv4i64, f256mem, v8f64, v8i32,
4465                                  SSEPackedDouble>, EVEX_V512, XS,
4466                                  EVEX_CD8<32, CD8VH>;
4467
4468 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4469                                  loadv16i32, f512mem, v16f32, v16i32,
4470                                  SSEPackedSingle>, EVEX_V512, XD,
4471                                  EVEX_CD8<32, CD8VF>;
4472
4473 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4474           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4475            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4476
4477 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4478           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4479            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4480
4481 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4482           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4483            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4484
4485 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4486           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4487            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4488
4489 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4490           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4491            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4492
4493 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4494                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4495           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4496 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4497                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4498           (VCVTDQ2PDZrr VR256X:$src)>;
4499 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4500                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4501           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4502 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4503                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4504           (VCVTUDQ2PDZrr VR256X:$src)>;
4505
4506 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4507                RegisterClass DstRC, PatFrag mem_frag,
4508                X86MemOperand x86memop, Domain d> {
4509 let hasSideEffects = 0 in {
4510   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4511               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4512               [], d>, EVEX;
4513   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4514               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4515               [], d>, EVEX, EVEX_B, EVEX_RC;
4516   let mayLoad = 1 in
4517   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4518               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4519               [], d>, EVEX;
4520 } // hasSideEffects = 0
4521 }
4522
4523 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4524                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4525                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4526 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4527                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4528                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4529
4530 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4531                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4532            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4533
4534 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4535                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4536            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4537
4538 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4539                                  loadv16f32, f512mem, SSEPackedSingle>,
4540                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4541 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4542                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4543                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4544
4545 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4546                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4547            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4548
4549 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4550                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4551            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4552
4553 let Predicates = [HasAVX512] in {
4554   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4555             (VCVTPD2PSZrm addr:$src)>;
4556   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4557             (VCVTPS2PDZrm addr:$src)>;
4558 }
4559
4560 //===----------------------------------------------------------------------===//
4561 // Half precision conversion instructions
4562 //===----------------------------------------------------------------------===//
4563 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4564                              X86MemOperand x86memop> {
4565   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4566              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4567              []>, EVEX;
4568   let hasSideEffects = 0, mayLoad = 1 in
4569   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4570              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4571 }
4572
4573 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4574                              X86MemOperand x86memop> {
4575   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4576                (ins srcRC:$src1, i32u8imm:$src2),
4577                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4578                []>, EVEX;
4579   let hasSideEffects = 0, mayStore = 1 in
4580   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4581                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4582                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4583 }
4584
4585 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4586                                     EVEX_CD8<32, CD8VH>;
4587 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4588                                     EVEX_CD8<32, CD8VH>;
4589
4590 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4591            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4592            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4593
4594 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4595            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4596            (VCVTPH2PSZrr VR256X:$src)>;
4597
4598 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4599   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4600                                  "ucomiss">, PS, EVEX, VEX_LIG,
4601                                  EVEX_CD8<32, CD8VT1>;
4602   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4603                                   "ucomisd">, PD, EVEX,
4604                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4605   let Pattern = []<dag> in {
4606     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4607                                    "comiss">, PS, EVEX, VEX_LIG,
4608                                    EVEX_CD8<32, CD8VT1>;
4609     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4610                                    "comisd">, PD, EVEX,
4611                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4612   }
4613   let isCodeGenOnly = 1 in {
4614     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4615                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4616                               EVEX_CD8<32, CD8VT1>;
4617     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4618                               load, "ucomisd">, PD, EVEX,
4619                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4620
4621     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4622                               load, "comiss">, PS, EVEX, VEX_LIG,
4623                               EVEX_CD8<32, CD8VT1>;
4624     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4625                               load, "comisd">, PD, EVEX,
4626                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4627   }
4628 }
4629
4630 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4631 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4632                             X86MemOperand x86memop> {
4633   let hasSideEffects = 0 in {
4634   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4635                (ins RC:$src1, RC:$src2),
4636                !strconcat(OpcodeStr,
4637                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4638   let mayLoad = 1 in {
4639   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4640                (ins RC:$src1, x86memop:$src2),
4641                !strconcat(OpcodeStr,
4642                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4643   }
4644 }
4645 }
4646
4647 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4648                   EVEX_CD8<32, CD8VT1>;
4649 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4650                   VEX_W, EVEX_CD8<64, CD8VT1>;
4651 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4652                   EVEX_CD8<32, CD8VT1>;
4653 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4654                   VEX_W, EVEX_CD8<64, CD8VT1>;
4655
4656 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4657               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4658            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4659                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4660
4661 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4662               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4663            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4664                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4665
4666 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4667               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4668            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4669                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4670
4671 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4672               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4673            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4674                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4675
4676 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4677 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4678                          X86VectorVTInfo _> {
4679   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4680                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4681                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4682   let mayLoad = 1 in {
4683     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4684                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4685                            (OpNode (_.FloatVT
4686                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4687     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4688                             (ins _.ScalarMemOp:$src), OpcodeStr,
4689                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4690                             (OpNode (_.FloatVT
4691                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4692                             EVEX, T8PD, EVEX_B;
4693   }
4694 }
4695
4696 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4697   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4698                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4699   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4700                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4701
4702   // Define only if AVX512VL feature is present.
4703   let Predicates = [HasVLX] in {
4704     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4705                                 OpNode, v4f32x_info>,
4706                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4707     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4708                                 OpNode, v8f32x_info>,
4709                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4710     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4711                                 OpNode, v2f64x_info>,
4712                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4713     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4714                                 OpNode, v4f64x_info>,
4715                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4716   }
4717 }
4718
4719 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4720 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4721
4722 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4723               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4724            (VRSQRT14PSZr VR512:$src)>;
4725 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4726               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4727            (VRSQRT14PDZr VR512:$src)>;
4728
4729 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4730               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4731            (VRCP14PSZr VR512:$src)>;
4732 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4733               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4734            (VRCP14PDZr VR512:$src)>;
4735
4736 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4737 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4738                          SDNode OpNode> {
4739
4740   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4741                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4742                            "$src2, $src1", "$src1, $src2",
4743                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4744                            (i32 FROUND_CURRENT))>;
4745
4746   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4747                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4748                             "$src2, $src1", "$src1, $src2",
4749                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4750                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
4751
4752   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4753                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4754                          "$src2, $src1", "$src1, $src2",
4755                          (OpNode (_.VT _.RC:$src1),
4756                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4757                          (i32 FROUND_CURRENT))>;
4758 }
4759
4760 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4761   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4762               EVEX_CD8<32, CD8VT1>;
4763   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4764               EVEX_CD8<64, CD8VT1>, VEX_W;
4765 }
4766
4767 let hasSideEffects = 0, Predicates = [HasERI] in {
4768   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4769   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4770 }
4771 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4772
4773 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4774                          SDNode OpNode> {
4775
4776   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4777                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4778                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4779
4780   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4781                         (ins _.RC:$src), OpcodeStr,
4782                         "$src", "$src",
4783                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC)),
4784                         "{sae}">, EVEX_B;
4785
4786   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4787                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4788                          (OpNode (_.FloatVT
4789                              (bitconvert (_.LdFrag addr:$src))),
4790                           (i32 FROUND_CURRENT))>;
4791
4792   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4793                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4794                          (OpNode (_.FloatVT
4795                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4796                                  (i32 FROUND_CURRENT))>, EVEX_B;
4797 }
4798
4799 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4800    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4801                      EVEX_CD8<32, CD8VF>;
4802    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4803                      VEX_W, EVEX_CD8<32, CD8VF>;
4804 }
4805
4806 let Predicates = [HasERI], hasSideEffects = 0 in {
4807
4808  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4809  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4810  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4811 }
4812
4813 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4814                               SDNode OpNode, X86VectorVTInfo _>{
4815   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4816                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4817                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4818   let mayLoad = 1 in {
4819     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4820                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4821                            (OpNode (_.FloatVT
4822                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4823
4824     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4825                             (ins _.ScalarMemOp:$src), OpcodeStr,
4826                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4827                             (OpNode (_.FloatVT
4828                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4829                             EVEX, EVEX_B;
4830   }
4831 }
4832
4833 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4834                           Intrinsic F32Int, Intrinsic F64Int,
4835                           OpndItins itins_s, OpndItins itins_d> {
4836   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4837                (ins FR32X:$src1, FR32X:$src2),
4838                !strconcat(OpcodeStr,
4839                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4840                       [], itins_s.rr>, XS, EVEX_4V;
4841   let isCodeGenOnly = 1 in
4842   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4843                (ins VR128X:$src1, VR128X:$src2),
4844                !strconcat(OpcodeStr,
4845                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4846                [(set VR128X:$dst,
4847                  (F32Int VR128X:$src1, VR128X:$src2))],
4848                itins_s.rr>, XS, EVEX_4V;
4849   let mayLoad = 1 in {
4850   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4851                (ins FR32X:$src1, f32mem:$src2),
4852                !strconcat(OpcodeStr,
4853                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4854                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4855   let isCodeGenOnly = 1 in
4856   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4857                    (ins VR128X:$src1, ssmem:$src2),
4858                    !strconcat(OpcodeStr,
4859                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4860                    [(set VR128X:$dst,
4861                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4862                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4863   }
4864   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4865                (ins FR64X:$src1, FR64X:$src2),
4866                !strconcat(OpcodeStr,
4867                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4868                       XD, EVEX_4V, VEX_W;
4869   let isCodeGenOnly = 1 in
4870   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4871                (ins VR128X:$src1, VR128X:$src2),
4872                !strconcat(OpcodeStr,
4873                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4874                [(set VR128X:$dst,
4875                  (F64Int VR128X:$src1, VR128X:$src2))],
4876                itins_s.rr>, XD, EVEX_4V, VEX_W;
4877   let mayLoad = 1 in {
4878   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4879                (ins FR64X:$src1, f64mem:$src2),
4880                !strconcat(OpcodeStr,
4881                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4882                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4883   let isCodeGenOnly = 1 in
4884   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4885                   (ins VR128X:$src1, sdmem:$src2),
4886                    !strconcat(OpcodeStr,
4887                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4888                   [(set VR128X:$dst,
4889                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4890                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4891   }
4892 }
4893
4894 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4895                                   SDNode OpNode> {
4896   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4897                                 v16f32_info>,
4898                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4899   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4900                                 v8f64_info>,
4901                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4902   // Define only if AVX512VL feature is present.
4903   let Predicates = [HasVLX] in {
4904     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4905                                      OpNode, v4f32x_info>,
4906                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4907     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4908                                      OpNode, v8f32x_info>,
4909                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4910     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4911                                      OpNode, v2f64x_info>,
4912                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4913     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4914                                      OpNode, v4f64x_info>,
4915                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4916   }
4917 }
4918
4919 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
4920
4921 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
4922                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
4923                 SSE_SQRTSS, SSE_SQRTSD>;
4924
4925 let Predicates = [HasAVX512] in {
4926   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
4927                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
4928                    (VSQRTPSZr VR512:$src1)>;
4929   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
4930                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
4931                    (VSQRTPDZr VR512:$src1)>;
4932
4933   def : Pat<(f32 (fsqrt FR32X:$src)),
4934             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4935   def : Pat<(f32 (fsqrt (load addr:$src))),
4936             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
4937             Requires<[OptForSize]>;
4938   def : Pat<(f64 (fsqrt FR64X:$src)),
4939             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
4940   def : Pat<(f64 (fsqrt (load addr:$src))),
4941             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
4942             Requires<[OptForSize]>;
4943
4944   def : Pat<(f32 (X86frsqrt FR32X:$src)),
4945             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4946   def : Pat<(f32 (X86frsqrt (load addr:$src))),
4947             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4948             Requires<[OptForSize]>;
4949
4950   def : Pat<(f32 (X86frcp FR32X:$src)),
4951             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4952   def : Pat<(f32 (X86frcp (load addr:$src))),
4953             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4954             Requires<[OptForSize]>;
4955
4956   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
4957             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
4958                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
4959                               VR128X)>;
4960   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
4961             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
4962
4963   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
4964             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
4965                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
4966                               VR128X)>;
4967   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
4968             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
4969 }
4970
4971
4972 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
4973                             X86MemOperand x86memop, RegisterClass RC,
4974                             PatFrag mem_frag, Domain d> {
4975 let ExeDomain = d in {
4976   // Intrinsic operation, reg.
4977   // Vector intrinsic operation, reg
4978   def r : AVX512AIi8<opc, MRMSrcReg,
4979                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
4980                     !strconcat(OpcodeStr,
4981                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4982                     []>, EVEX;
4983
4984   // Vector intrinsic operation, mem
4985   def m : AVX512AIi8<opc, MRMSrcMem,
4986                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
4987                     !strconcat(OpcodeStr,
4988                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4989                     []>, EVEX;
4990 } // ExeDomain
4991 }
4992
4993 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
4994                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
4995                                 EVEX_CD8<32, CD8VF>;
4996
4997 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
4998                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
4999                    FROUND_CURRENT)),
5000                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
5001
5002
5003 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
5004                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
5005                                 VEX_W, EVEX_CD8<64, CD8VF>;
5006
5007 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
5008                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
5009                   FROUND_CURRENT)),
5010                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
5011
5012 multiclass
5013 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5014
5015   let ExeDomain = _.ExeDomain in {
5016   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5017                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5018                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5019                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5020                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5021
5022   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5023                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5024                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5025                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5026                          (i32 imm:$src3), (i32 FROUND_NO_EXC))), "{sae}">, EVEX_B;
5027
5028   let mayLoad = 1 in
5029   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5030                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5031                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5032                          (_.VT (X86RndScale (_.VT _.RC:$src1),
5033                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5034                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5035   }
5036   let Predicates = [HasAVX512] in {
5037   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5038              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5039              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5040   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5041              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5042              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5043   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5044              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5045              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5046   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5047              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5048              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5049   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5050              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5051              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5052
5053   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5054              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5055              addr:$src, (i32 0x1))), _.FRC)>;
5056   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5057              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5058              addr:$src, (i32 0x2))), _.FRC)>;
5059   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5060              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5061              addr:$src, (i32 0x3))), _.FRC)>;
5062   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5063              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5064              addr:$src, (i32 0x4))), _.FRC)>;
5065   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5066              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5067              addr:$src, (i32 0xc))), _.FRC)>;
5068   }
5069 }
5070
5071 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5072                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5073
5074 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5075                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5076
5077 let Predicates = [HasAVX512] in {
5078 def : Pat<(v16f32 (ffloor VR512:$src)),
5079           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
5080 def : Pat<(v16f32 (fnearbyint VR512:$src)),
5081           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
5082 def : Pat<(v16f32 (fceil VR512:$src)),
5083           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
5084 def : Pat<(v16f32 (frint VR512:$src)),
5085           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
5086 def : Pat<(v16f32 (ftrunc VR512:$src)),
5087           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
5088
5089 def : Pat<(v8f64 (ffloor VR512:$src)),
5090           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
5091 def : Pat<(v8f64 (fnearbyint VR512:$src)),
5092           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
5093 def : Pat<(v8f64 (fceil VR512:$src)),
5094           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
5095 def : Pat<(v8f64 (frint VR512:$src)),
5096           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
5097 def : Pat<(v8f64 (ftrunc VR512:$src)),
5098           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
5099 }
5100 //-------------------------------------------------
5101 // Integer truncate and extend operations
5102 //-------------------------------------------------
5103
5104 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
5105                           RegisterClass dstRC, RegisterClass srcRC,
5106                           RegisterClass KRC, X86MemOperand x86memop> {
5107   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5108                (ins srcRC:$src),
5109                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5110                []>, EVEX;
5111
5112   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5113                (ins KRC:$mask, srcRC:$src),
5114                !strconcat(OpcodeStr,
5115                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5116                []>, EVEX, EVEX_K;
5117
5118   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5119                (ins KRC:$mask, srcRC:$src),
5120                !strconcat(OpcodeStr,
5121                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5122                []>, EVEX, EVEX_KZ;
5123
5124   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5125                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5126                []>, EVEX;
5127
5128   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5129                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5130                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5131                []>, EVEX, EVEX_K;
5132
5133 }
5134 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5135                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5136 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5137                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5138 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5139                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5140 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5141                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5142 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5143                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5144 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5145                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5146 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5147                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5148 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5149                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5150 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5151                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5152 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5153                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5154 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5155                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5156 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5157                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5158 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5159                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5160 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5161                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5162 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5163                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5164
5165 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5166 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5167 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5168 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5169 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5170
5171 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5172                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5173 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5174                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5175 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5176                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5177 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5178                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5179
5180
5181 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
5182                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
5183                       PatFrag mem_frag, X86MemOperand x86memop,
5184                       ValueType OpVT, ValueType InVT> {
5185
5186   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5187               (ins SrcRC:$src),
5188               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5189               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
5190
5191   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5192               (ins KRC:$mask, SrcRC:$src),
5193               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5194               []>, EVEX, EVEX_K;
5195
5196   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
5197               (ins KRC:$mask, SrcRC:$src),
5198               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5199               []>, EVEX, EVEX_KZ;
5200
5201   let mayLoad = 1 in {
5202     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5203               (ins x86memop:$src),
5204               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5205               [(set DstRC:$dst,
5206                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
5207               EVEX;
5208
5209     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5210               (ins KRC:$mask, x86memop:$src),
5211               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
5212               []>,
5213               EVEX, EVEX_K;
5214
5215     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
5216               (ins KRC:$mask, x86memop:$src),
5217               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5218               []>,
5219               EVEX, EVEX_KZ;
5220   }
5221 }
5222
5223 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
5224                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5225                              EVEX_CD8<8, CD8VQ>;
5226 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
5227                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5228                              EVEX_CD8<8, CD8VO>;
5229 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
5230                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5231                              EVEX_CD8<16, CD8VH>;
5232 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
5233                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5234                              EVEX_CD8<16, CD8VQ>;
5235 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
5236                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5237                              EVEX_CD8<32, CD8VH>;
5238
5239 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
5240                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
5241                              EVEX_CD8<8, CD8VQ>;
5242 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
5243                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
5244                              EVEX_CD8<8, CD8VO>;
5245 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
5246                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
5247                              EVEX_CD8<16, CD8VH>;
5248 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
5249                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
5250                              EVEX_CD8<16, CD8VQ>;
5251 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
5252                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
5253                              EVEX_CD8<32, CD8VH>;
5254
5255 //===----------------------------------------------------------------------===//
5256 // GATHER - SCATTER Operations
5257
5258 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5259                          X86MemOperand memop, PatFrag GatherNode> {
5260   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5261   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5262             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5263             !strconcat(OpcodeStr,
5264             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5265             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5266               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5267                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5268              EVEX_CD8<_.EltSize, CD8VT1>;
5269 }
5270
5271 let ExeDomain = SSEPackedDouble in {
5272 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", v8f64_info, vy64xmem,
5273                                  mgatherv8i32>, EVEX_V512, VEX_W;
5274 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", v8f64_info, vz64mem,
5275                                  mgatherv8i64>, EVEX_V512, VEX_W;
5276 }
5277
5278 let ExeDomain = SSEPackedSingle in {
5279 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", v16f32_info, vz32mem,
5280                                  mgatherv16i32>, EVEX_V512;
5281 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", v8f32x_info, vz64mem,
5282                                  mgatherv8i64>,  EVEX_V512;
5283 }
5284
5285 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", v8i64_info,  vy64xmem,
5286                                  mgatherv8i32>, EVEX_V512, VEX_W;
5287 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", v16i32_info, vz32mem,
5288                                  mgatherv16i32>, EVEX_V512;
5289
5290 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", v8i64_info,  vz64mem,
5291                                  mgatherv8i64>, EVEX_V512, VEX_W;
5292 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", v8i32x_info,  vz64mem,
5293                                  mgatherv8i64>, EVEX_V512;
5294
5295 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5296                           X86MemOperand memop, PatFrag ScatterNode> {
5297
5298 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5299
5300   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5301             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5302             !strconcat(OpcodeStr,
5303             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5304             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5305                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5306             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5307 }
5308
5309 let ExeDomain = SSEPackedDouble in {
5310 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", v8f64_info, vy64xmem,
5311                                    mscatterv8i32>, EVEX_V512, VEX_W;
5312 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", v8f64_info, vz64mem,
5313                                    mscatterv8i64>, EVEX_V512, VEX_W;
5314 }
5315
5316 let ExeDomain = SSEPackedSingle in {
5317 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", v16f32_info, vz32mem,
5318                                    mscatterv16i32>, EVEX_V512;
5319 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", v8f32x_info, vz64mem,
5320                                    mscatterv8i64>, EVEX_V512;
5321 }
5322
5323 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", v8i64_info, vy64xmem,
5324                                    mscatterv8i32>, EVEX_V512, VEX_W;
5325 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", v16i32_info, vz32mem,
5326                                    mscatterv16i32>, EVEX_V512;
5327
5328 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", v8i64_info, vz64mem,
5329                                    mscatterv8i64>, EVEX_V512, VEX_W;
5330 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", v8i32x_info, vz64mem,
5331                                    mscatterv8i64>, EVEX_V512;
5332
5333 // prefetch
5334 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5335                        RegisterClass KRC, X86MemOperand memop> {
5336   let Predicates = [HasPFI], hasSideEffects = 1 in
5337   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5338             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5339             []>, EVEX, EVEX_K;
5340 }
5341
5342 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5343                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5344
5345 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5346                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5347
5348 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5349                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5350
5351 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5352                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5353
5354 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5355                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5356
5357 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5358                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5359
5360 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5361                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5362
5363 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5364                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5365
5366 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5367                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5368
5369 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5370                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5371
5372 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5373                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5374
5375 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5376                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5377
5378 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5379                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5380
5381 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5382                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5383
5384 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5385                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5386
5387 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5388                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5389 //===----------------------------------------------------------------------===//
5390 // VSHUFPS - VSHUFPD Operations
5391
5392 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5393                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5394                       Domain d> {
5395   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5396                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5397                    !strconcat(OpcodeStr,
5398                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5399                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5400                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5401                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5402   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5403                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5404                    !strconcat(OpcodeStr,
5405                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5406                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5407                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5408                    EVEX_4V, Sched<[WriteShuffle]>;
5409 }
5410
5411 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5412                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5413 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5414                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5415
5416 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5417           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5418 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5419                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5420           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5421
5422 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5423           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5424 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5425                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5426           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5427
5428 multiclass avx512_valign<X86VectorVTInfo _> {
5429   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5430                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5431                      "valign"##_.Suffix,
5432                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5433                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5434                                       (i8 imm:$src3)))>,
5435              AVX512AIi8Base, EVEX_4V;
5436
5437   // Also match valign of packed floats.
5438   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5439             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5440
5441   let mayLoad = 1 in
5442   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5443                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5444                      !strconcat("valign"##_.Suffix,
5445                      "\t{$src3, $src2, $src1, $dst|"
5446                          "$dst, $src1, $src2, $src3}"),
5447                      []>, EVEX_4V;
5448 }
5449 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5450 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5451
5452 // Helper fragments to match sext vXi1 to vXiY.
5453 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5454 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5455
5456 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5457                         RegisterClass KRC, RegisterClass RC,
5458                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5459                         string BrdcstStr> {
5460   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5461             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5462             []>, EVEX;
5463   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5464              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5465              []>, EVEX, EVEX_K;
5466   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5467               !strconcat(OpcodeStr,
5468                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5469               []>, EVEX, EVEX_KZ;
5470   let mayLoad = 1 in {
5471     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5472               (ins x86memop:$src),
5473               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5474               []>, EVEX;
5475     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5476                (ins KRC:$mask, x86memop:$src),
5477                !strconcat(OpcodeStr,
5478                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5479                []>, EVEX, EVEX_K;
5480     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5481                 (ins KRC:$mask, x86memop:$src),
5482                 !strconcat(OpcodeStr,
5483                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5484                 []>, EVEX, EVEX_KZ;
5485     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5486                (ins x86scalar_mop:$src),
5487                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5488                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5489                []>, EVEX, EVEX_B;
5490     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5491                 (ins KRC:$mask, x86scalar_mop:$src),
5492                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5493                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5494                 []>, EVEX, EVEX_B, EVEX_K;
5495     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5496                  (ins KRC:$mask, x86scalar_mop:$src),
5497                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5498                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5499                             BrdcstStr, "}"),
5500                  []>, EVEX, EVEX_B, EVEX_KZ;
5501   }
5502 }
5503
5504 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5505                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5506                            EVEX_CD8<32, CD8VF>;
5507 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5508                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5509                            EVEX_CD8<64, CD8VF>;
5510
5511 def : Pat<(xor
5512           (bc_v16i32 (v16i1sextv16i32)),
5513           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5514           (VPABSDZrr VR512:$src)>;
5515 def : Pat<(xor
5516           (bc_v8i64 (v8i1sextv8i64)),
5517           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5518           (VPABSQZrr VR512:$src)>;
5519
5520 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5521                    (v16i32 immAllZerosV), (i16 -1))),
5522           (VPABSDZrr VR512:$src)>;
5523 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5524                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5525           (VPABSQZrr VR512:$src)>;
5526
5527 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5528                         RegisterClass RC, RegisterClass KRC,
5529                         X86MemOperand x86memop,
5530                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5531   let hasSideEffects = 0 in {
5532   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5533        (ins RC:$src),
5534        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5535        []>, EVEX;
5536   let mayLoad = 1 in
5537   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5538        (ins x86memop:$src),
5539        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5540        []>, EVEX;
5541   let mayLoad = 1 in
5542   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5543        (ins x86scalar_mop:$src),
5544        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5545                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5546        []>, EVEX, EVEX_B;
5547   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5548        (ins KRC:$mask, RC:$src),
5549        !strconcat(OpcodeStr,
5550                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5551        []>, EVEX, EVEX_KZ;
5552   let mayLoad = 1 in
5553   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5554        (ins KRC:$mask, x86memop:$src),
5555        !strconcat(OpcodeStr,
5556                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5557        []>, EVEX, EVEX_KZ;
5558   let mayLoad = 1 in
5559   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5560        (ins KRC:$mask, x86scalar_mop:$src),
5561        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5562                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5563                   BrdcstStr, "}"),
5564        []>, EVEX, EVEX_KZ, EVEX_B;
5565
5566   let Constraints = "$src1 = $dst" in {
5567   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5568        (ins RC:$src1, KRC:$mask, RC:$src2),
5569        !strconcat(OpcodeStr,
5570                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5571        []>, EVEX, EVEX_K;
5572   let mayLoad = 1 in
5573   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5574        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5575        !strconcat(OpcodeStr,
5576                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5577        []>, EVEX, EVEX_K;
5578   let mayLoad = 1 in
5579   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5580        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5581        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5582                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5583        []>, EVEX, EVEX_K, EVEX_B;
5584   }
5585   }
5586 }
5587
5588 let Predicates = [HasCDI] in {
5589 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5590                     i512mem, i32mem, "{1to16}">,
5591                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5592
5593
5594 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5595                     i512mem, i64mem, "{1to8}">,
5596                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5597
5598 }
5599
5600 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5601                                               GR16:$mask),
5602           (VPCONFLICTDrrk VR512:$src1,
5603            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5604
5605 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5606                                               GR8:$mask),
5607           (VPCONFLICTQrrk VR512:$src1,
5608            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5609
5610 let Predicates = [HasCDI] in {
5611 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5612                     i512mem, i32mem, "{1to16}">,
5613                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5614
5615
5616 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5617                     i512mem, i64mem, "{1to8}">,
5618                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5619
5620 }
5621
5622 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5623                                               GR16:$mask),
5624           (VPLZCNTDrrk VR512:$src1,
5625            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5626
5627 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5628                                               GR8:$mask),
5629           (VPLZCNTQrrk VR512:$src1,
5630            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5631
5632 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5633           (VPLZCNTDrm addr:$src)>;
5634 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5635           (VPLZCNTDrr VR512:$src)>;
5636 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5637           (VPLZCNTQrm addr:$src)>;
5638 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5639           (VPLZCNTQrr VR512:$src)>;
5640
5641 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5642 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5643 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5644
5645 def : Pat<(store VK1:$src, addr:$dst),
5646           (MOV8mr addr:$dst,
5647            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5648             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5649
5650 def : Pat<(store VK8:$src, addr:$dst),
5651           (MOV8mr addr:$dst,
5652            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5653             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5654
5655 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5656                            (truncstore node:$val, node:$ptr), [{
5657   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5658 }]>;
5659
5660 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5661           (MOV8mr addr:$dst, GR8:$src)>;
5662
5663 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5664 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5665                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5666                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5667 }
5668
5669 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5670                                  string OpcodeStr, Predicate prd> {
5671 let Predicates = [prd] in
5672   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5673
5674   let Predicates = [prd, HasVLX] in {
5675     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5676     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5677   }
5678 }
5679
5680 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5681   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5682                                        HasBWI>;
5683   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5684                                        HasBWI>, VEX_W;
5685   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5686                                        HasDQI>;
5687   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5688                                        HasDQI>, VEX_W;
5689 }
5690
5691 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5692
5693 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
5694 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
5695                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5696                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
5697 }
5698
5699 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
5700                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
5701 let Predicates = [prd] in
5702   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
5703    EVEX_V512;
5704
5705   let Predicates = [prd, HasVLX] in {
5706     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
5707      EVEX_V256;
5708     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
5709      EVEX_V128;
5710   }
5711 }
5712
5713 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
5714                                               avx512vl_i8_info, HasBWI>;
5715 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
5716                                               avx512vl_i16_info, HasBWI>, VEX_W;
5717 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
5718                                               avx512vl_i32_info, HasDQI>;
5719 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
5720                                               avx512vl_i64_info, HasDQI>, VEX_W;
5721
5722 //===----------------------------------------------------------------------===//
5723 // AVX-512 - COMPRESS and EXPAND
5724 //
5725 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5726                                  string OpcodeStr> {
5727   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5728               (ins _.KRCWM:$mask, _.RC:$src),
5729               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5730               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5731                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5732
5733   let Constraints = "$src0 = $dst" in
5734   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5735                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5736                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5737                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5738                                             _.RC:$src0)))]>, EVEX_K;
5739
5740   let mayStore = 1 in {
5741   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5742               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5743               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5744               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5745                 addr:$dst)]>,
5746               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5747   }
5748 }
5749
5750 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5751                                  AVX512VLVectorVTInfo VTInfo> {
5752   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5753
5754   let Predicates = [HasVLX] in {
5755     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5756     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5757   }
5758 }
5759
5760 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5761                                          EVEX;
5762 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5763                                          EVEX, VEX_W;
5764 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5765                                          EVEX;
5766 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5767                                          EVEX, VEX_W;
5768
5769 // expand
5770 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5771                                  string OpcodeStr> {
5772   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5773               (ins _.KRCWM:$mask, _.RC:$src),
5774               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5775               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5776                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5777
5778   let Constraints = "$src0 = $dst" in
5779   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5780                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5781                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5782                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5783                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5784
5785   let mayLoad = 1, Constraints = "$src0 = $dst" in
5786   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5787               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5788               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5789               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5790                                       (_.VT (bitconvert
5791                                               (_.LdFrag addr:$src))),
5792                                       _.RC:$src0)))]>,
5793               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5794
5795   let mayLoad = 1 in
5796   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5797               (ins _.KRCWM:$mask, _.MemOp:$src),
5798               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5799               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5800                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5801                                      _.ImmAllZerosV)))]>,
5802               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5803
5804 }
5805
5806 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5807                                  AVX512VLVectorVTInfo VTInfo> {
5808   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5809
5810   let Predicates = [HasVLX] in {
5811     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5812     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5813   }
5814 }
5815
5816 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5817                                          EVEX;
5818 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5819                                          EVEX, VEX_W;
5820 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5821                                          EVEX;
5822 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5823                                          EVEX, VEX_W;