lib/Target/X86/X86Instr64bit.td

   1 //====- X86Instr64bit.td - Describe X86-64 Instructions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86-64 instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // Operand Definitions.
  18 //
  19
  20 // 64-bits but only 32 bits are significant.
  21 def i64i32imm  : Operand<i64>;
  22
  23 // 64-bits but only 32 bits are significant, and those bits are treated as being
  24 // pc relative.
  25 def i64i32imm_pcrel : Operand<i64> {
  26   let PrintMethod = "print_pcrel_imm";
  27 }
  28
  29
  30 // 64-bits but only 8 bits are significant.
  31 def i64i8imm   : Operand<i64> {
  32   let ParserMatchClass = ImmSExt8AsmOperand;
  33 }
  34
  35 def lea64mem : Operand<i64> {
  36   let PrintMethod = "printlea64mem";
  37   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm);
  38   let ParserMatchClass = X86MemAsmOperand;
  39 }
  40
  41 def lea64_32mem : Operand<i32> {
  42   let PrintMethod = "printlea64_32mem";
  43   let AsmOperandLowerMethod = "lower_lea64_32mem";
  44   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm);
  45   let ParserMatchClass = X86MemAsmOperand;
  46 }
  47
  48 //===----------------------------------------------------------------------===//
  49 // Complex Pattern Definitions.
  50 //
  51 def lea64addr : ComplexPattern<i64, 4, "SelectLEAAddr",
  52                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
  53                          X86WrapperRIP], []>;
  54
  55 def tls64addr : ComplexPattern<i64, 4, "SelectTLSADDRAddr",
  56                                [tglobaltlsaddr], []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Pattern fragments.
  60 //
  61
  62 def i64immSExt8  : PatLeaf<(i64 imm), [{
  63   // i64immSExt8 predicate - True if the 64-bit immediate fits in a 8-bit
  64   // sign extended field.
  65   return (int64_t)N->getZExtValue() == (int8_t)N->getZExtValue();
  66 }]>;
  67
  68 def i64immSExt32  : PatLeaf<(i64 imm), [{
  69   // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  70   // sign extended field.
  71   return (int64_t)N->getZExtValue() == (int32_t)N->getZExtValue();
  72 }]>;
  73
  74 def i64immZExt32  : PatLeaf<(i64 imm), [{
  75   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  76   // unsignedsign extended field.
  77   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
  78 }]>;
  79
  80 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
  81 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
  82 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
  83
  84 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
  85 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
  86 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
  87 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
  88
  89 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
  90 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
  91 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
  92 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction list...
  96 //
  97
  98 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  99 // a stack adjustment and the codegen must know that they may modify the stack
 100 // pointer before prolog-epilog rewriting occurs.
 101 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 102 // sub / add which can clobber EFLAGS.
 103 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
 104 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 105                            "#ADJCALLSTACKDOWN",
 106                            [(X86callseq_start timm:$amt)]>,
 107                           Requires<[In64BitMode]>;
 108 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 109                            "#ADJCALLSTACKUP",
 110                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 111                           Requires<[In64BitMode]>;
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 //  Call Instructions...
 116 //
 117 let isCall = 1 in
 118   // All calls clobber the non-callee saved registers. RSP is marked as
 119   // a use to prevent stack-pointer assignments that appear immediately
 120   // before calls from potentially appearing dead. Uses for argument
 121   // registers are added manually.
 122   let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 123               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 124               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 125               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 126               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 127       Uses = [RSP] in {
 128
 129     // NOTE: this pattern doesn't match "X86call imm", because we do not know
 130     // that the offset between an arbitrary immediate and the call will fit in
 131     // the 32-bit pcrel field that we have.
 132     def CALL64pcrel32 : Ii32<0xE8, RawFrm,
 133                           (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 134                           "call\t$dst", []>,
 135                         Requires<[In64BitMode, NotWin64]>;
 136     def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 137                           "call\t{*}$dst", [(X86call GR64:$dst)]>,
 138                         Requires<[NotWin64]>;
 139     def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 140                           "call\t{*}$dst", [(X86call (loadi64 addr:$dst))]>,
 141                         Requires<[NotWin64]>;
 142
 143     def FARCALL64   : RI<0xFF, MRM3m, (outs), (ins opaque80mem:$dst),
 144                          "lcall{q}\t{*}$dst", []>;
 145   }
 146
 147   // FIXME: We need to teach codegen about single list of call-clobbered registers.
 148 let isCall = 1 in
 149   // All calls clobber the non-callee saved registers. RSP is marked as
 150   // a use to prevent stack-pointer assignments that appear immediately
 151   // before calls from potentially appearing dead. Uses for argument
 152   // registers are added manually.
 153   let Defs = [RAX, RCX, RDX, R8, R9, R10, R11,
 154               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 155               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 156               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, EFLAGS],
 157       Uses = [RSP] in {
 158     def WINCALL64pcrel32 : I<0xE8, RawFrm,
 159                              (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 160                              "call\t$dst", []>,
 161                            Requires<[IsWin64]>;
 162     def WINCALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 163                              "call\t{*}$dst",
 164                              [(X86call GR64:$dst)]>, Requires<[IsWin64]>;
 165     def WINCALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 166                              "call\t{*}$dst",
 167                              [(X86call (loadi64 addr:$dst))]>, Requires<[IsWin64]>;
 168   }
 169
 170
 171 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 172 def TCRETURNdi64 : I<0, Pseudo, (outs), (ins i64imm:$dst, i32imm:$offset,
 173                                          variable_ops),
 174                  "#TC_RETURN $dst $offset",
 175                  []>;
 176
 177 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 178 def TCRETURNri64 : I<0, Pseudo, (outs), (ins GR64:$dst, i32imm:$offset,
 179                                          variable_ops),
 180                  "#TC_RETURN $dst $offset",
 181                  []>;
 182
 183
 184 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 185   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins GR64:$dst),
 186                    "jmp{q}\t{*}$dst  # TAILCALL",
 187                    []>;
 188
 189 // Branches
 190 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 191   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 192                      [(brind GR64:$dst)]>;
 193   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 194                      [(brind (loadi64 addr:$dst))]>;
 195   def FARJMP64   : RI<0xFF, MRM5m, (outs), (ins opaque80mem:$dst),
 196                       "ljmp{q}\t{*}$dst", []>;
 197 }
 198
 199 //===----------------------------------------------------------------------===//
 200 // EH Pseudo Instructions
 201 //
 202 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 203     hasCtrlDep = 1 in {
 204 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 205                      "ret\t#eh_return, addr: $addr",
 206                      [(X86ehret GR64:$addr)]>;
 207
 208 }
 209
 210 //===----------------------------------------------------------------------===//
 211 //  Miscellaneous Instructions...
 212 //
 213 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 214 def LEAVE64  : I<0xC9, RawFrm,
 215                  (outs), (ins), "leave", []>;
 216 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 217 let mayLoad = 1 in {
 218 def POP64r   : I<0x58, AddRegFrm,
 219                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 220 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 221 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 222 }
 223 let mayStore = 1 in {
 224 def PUSH64r  : I<0x50, AddRegFrm,
 225                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 226 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 227 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 228 }
 229 }
 230
 231 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 232 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 233                      "push{q}\t$imm", []>;
 234 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 235                       "push{q}\t$imm", []>;
 236 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 237                       "push{q}\t$imm", []>;
 238 }
 239
 240 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1 in
 241 def POPFQ    : I<0x9D, RawFrm, (outs), (ins), "popf", []>, REX_W;
 242 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1 in
 243 def PUSHFQ   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 244
 245 def LEA64_32r : I<0x8D, MRMSrcMem,
 246                   (outs GR32:$dst), (ins lea64_32mem:$src),
 247                   "lea{l}\t{$src|$dst}, {$dst|$src}",
 248                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
 249
 250 let isReMaterializable = 1 in
 251 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins lea64mem:$src),
 252                   "lea{q}\t{$src|$dst}, {$dst|$src}",
 253                   [(set GR64:$dst, lea64addr:$src)]>;
 254
 255 let isTwoAddress = 1 in
 256 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 257                   "bswap{q}\t$dst",
 258                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 259
 260 // Bit scan instructions.
 261 let Defs = [EFLAGS] in {
 262 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 263                   "bsf{q}\t{$src, $dst|$dst, $src}",
 264                   [(set GR64:$dst, (X86bsf GR64:$src)), (implicit EFLAGS)]>, TB;
 265 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 266                   "bsf{q}\t{$src, $dst|$dst, $src}",
 267                   [(set GR64:$dst, (X86bsf (loadi64 addr:$src))),
 268                    (implicit EFLAGS)]>, TB;
 269
 270 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 271                   "bsr{q}\t{$src, $dst|$dst, $src}",
 272                   [(set GR64:$dst, (X86bsr GR64:$src)), (implicit EFLAGS)]>, TB;
 273 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 274                   "bsr{q}\t{$src, $dst|$dst, $src}",
 275                   [(set GR64:$dst, (X86bsr (loadi64 addr:$src))),
 276                    (implicit EFLAGS)]>, TB;
 277 } // Defs = [EFLAGS]
 278
 279 // Repeat string ops
 280 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI] in
 281 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 282                    [(X86rep_movs i64)]>, REP;
 283 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI] in
 284 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 285                    [(X86rep_stos i64)]>, REP;
 286
 287 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scas{q}", []>;
 288
 289 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmps{q}", []>;
 290
 291 // Fast system-call instructions
 292 def SYSEXIT64 : RI<0x35, RawFrm,
 293                    (outs), (ins), "sysexit", []>, TB;
 294
 295 //===----------------------------------------------------------------------===//
 296 //  Move Instructions...
 297 //
 298
 299 let neverHasSideEffects = 1 in
 300 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 301                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 302
 303 let isReMaterializable = 1, isAsCheapAsAMove = 1  in {
 304 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 305                     "movabs{q}\t{$src, $dst|$dst, $src}",
 306                     [(set GR64:$dst, imm:$src)]>;
 307 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 308                       "mov{q}\t{$src, $dst|$dst, $src}",
 309                       [(set GR64:$dst, i64immSExt32:$src)]>;
 310 }
 311
 312 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 313 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 314                  "mov{q}\t{$src, $dst|$dst, $src}",
 315                  [(set GR64:$dst, (load addr:$src))]>;
 316
 317 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 318                  "mov{q}\t{$src, $dst|$dst, $src}",
 319                  [(store GR64:$src, addr:$dst)]>;
 320 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 321                       "mov{q}\t{$src, $dst|$dst, $src}",
 322                       [(store i64immSExt32:$src, addr:$dst)]>;
 323
 324 def MOV64o8a : RIi8<0xA0, RawFrm, (outs), (ins i8imm:$src),
 325                       "mov{q}\t{$src, %rax|%rax, $src}", []>;
 326 def MOV64o32a : RIi32<0xA1, RawFrm, (outs), (ins i32imm:$src),
 327                        "mov{q}\t{$src, %rax|%rax, $src}", []>;
 328 def MOV64ao8 : RIi8<0xA2, RawFrm, (outs i8imm:$dst), (ins),
 329                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 330 def MOV64ao32 : RIi32<0xA3, RawFrm, (outs i32imm:$dst), (ins),
 331                        "mov{q}\t{%rax, $dst|$dst, %rax}", []>;
 332
 333 // Moves to and from segment registers
 334 def MOV64rs : RI<0x8C, MRMDestReg, (outs GR64:$dst), (ins SEGMENT_REG:$src),
 335                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 336 def MOV64ms : RI<0x8C, MRMDestMem, (outs i64mem:$dst), (ins SEGMENT_REG:$src),
 337                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 338 def MOV64sr : RI<0x8E, MRMSrcReg, (outs SEGMENT_REG:$dst), (ins GR64:$src),
 339                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 340 def MOV64sm : RI<0x8E, MRMSrcMem, (outs SEGMENT_REG:$dst), (ins i64mem:$src),
 341                  "mov{w}\t{$src, $dst|$dst, $src}", []>;
 342
 343 // Sign/Zero extenders
 344
 345 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 346 // operand, which makes it a rare instruction with an 8-bit register
 347 // operand that can never access an h register. If support for h registers
 348 // were generalized, this would require a special register class.
 349 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 350                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 351                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 352 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 353                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 354                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 355 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 356                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 357                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 358 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 359                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 360                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 361 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 362                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 363                     [(set GR64:$dst, (sext GR32:$src))]>;
 364 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 365                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 366                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 367
 368 // Use movzbl instead of movzbq when the destination is a register; it's
 369 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 370 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 371                    "", [(set GR64:$dst, (zext GR8:$src))]>, TB;
 372 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 373                    "", [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 374 // Use movzwl instead of movzwq when the destination is a register; it's
 375 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 376 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 377                    "", [(set GR64:$dst, (zext GR16:$src))]>, TB;
 378 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 379                    "", [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 380
 381 // There's no movzlq instruction, but movl can be used for this purpose, using
 382 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 383 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 384 // zero-extension, however this isn't possible when the 32-bit value is
 385 // defined by a truncate or is copied from something where the high bits aren't
 386 // necessarily all zero. In such cases, we fall back to these explicit zext
 387 // instructions.
 388 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 389                     "", [(set GR64:$dst, (zext GR32:$src))]>;
 390 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 391                     "", [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 392
 393 // Any instruction that defines a 32-bit result leaves the high half of the
 394 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
 395 // be copying from a truncate. And x86's cmov doesn't do anything if the
 396 // condition is false. But any other 32-bit operation will zero-extend
 397 // up to 64 bits.
 398 def def32 : PatLeaf<(i32 GR32:$src), [{
 399   return N->getOpcode() != ISD::TRUNCATE &&
 400          N->getOpcode() != TargetInstrInfo::EXTRACT_SUBREG &&
 401          N->getOpcode() != ISD::CopyFromReg &&
 402          N->getOpcode() != X86ISD::CMOV;
 403 }]>;
 404
 405 // In the case of a 32-bit def that is known to implicitly zero-extend,
 406 // we can use a SUBREG_TO_REG.
 407 def : Pat<(i64 (zext def32:$src)),
 408           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
 409
 410 let neverHasSideEffects = 1 in {
 411   let Defs = [RAX], Uses = [EAX] in
 412   def CDQE : RI<0x98, RawFrm, (outs), (ins),
 413                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
 414
 415   let Defs = [RAX,RDX], Uses = [RAX] in
 416   def CQO  : RI<0x99, RawFrm, (outs), (ins),
 417                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
 418 }
 419
 420 //===----------------------------------------------------------------------===//
 421 //  Arithmetic Instructions...
 422 //
 423
 424 let Defs = [EFLAGS] in {
 425
 426 def ADD64i32 : RI<0x05, RawFrm, (outs), (ins i32imm:$src),
 427                   "add{q}\t{$src, %rax|%rax, $src}", []>;
 428
 429 let isTwoAddress = 1 in {
 430 let isConvertibleToThreeAddress = 1 in {
 431 let isCommutable = 1 in
 432 // Register-Register Addition
 433 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 434                     "add{q}\t{$src2, $dst|$dst, $src2}",
 435                     [(set GR64:$dst, (add GR64:$src1, GR64:$src2)),
 436                      (implicit EFLAGS)]>;
 437
 438 // Register-Integer Addition
 439 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 440                      "add{q}\t{$src2, $dst|$dst, $src2}",
 441                      [(set GR64:$dst, (add GR64:$src1, i64immSExt8:$src2)),
 442                       (implicit EFLAGS)]>;
 443 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 444                       "add{q}\t{$src2, $dst|$dst, $src2}",
 445                       [(set GR64:$dst, (add GR64:$src1, i64immSExt32:$src2)),
 446                        (implicit EFLAGS)]>;
 447 } // isConvertibleToThreeAddress
 448
 449 // Register-Memory Addition
 450 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 451                      "add{q}\t{$src2, $dst|$dst, $src2}",
 452                      [(set GR64:$dst, (add GR64:$src1, (load addr:$src2))),
 453                       (implicit EFLAGS)]>;
 454
 455 // Register-Register Addition - Equivalent to the normal rr form (ADD64rr), but
 456 //   differently encoded.
 457 def ADD64mrmrr  : RI<0x03, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 458                      "add{l}\t{$src2, $dst|$dst, $src2}", []>;
 459
 460 } // isTwoAddress
 461
 462 // Memory-Register Addition
 463 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 464                   "add{q}\t{$src2, $dst|$dst, $src2}",
 465                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 466                    (implicit EFLAGS)]>;
 467 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 468                     "add{q}\t{$src2, $dst|$dst, $src2}",
 469                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 470                  (implicit EFLAGS)]>;
 471 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 472                       "add{q}\t{$src2, $dst|$dst, $src2}",
 473                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 474                 (implicit EFLAGS)]>;
 475
 476 let Uses = [EFLAGS] in {
 477
 478 def ADC64i32 : RI<0x15, RawFrm, (outs), (ins i32imm:$src),
 479                   "adc{q}\t{$src, %rax|%rax, $src}", []>;
 480
 481 let isTwoAddress = 1 in {
 482 let isCommutable = 1 in
 483 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 484                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 485                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 486
 487 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 488                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 489                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 490
 491 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 492                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 493                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 494 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 495                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 496                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 497 } // isTwoAddress
 498
 499 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 500                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 501                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 502 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 503                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 504                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 505 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 506                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 507                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 508 } // Uses = [EFLAGS]
 509
 510 let isTwoAddress = 1 in {
 511 // Register-Register Subtraction
 512 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 513                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 514                   [(set GR64:$dst, (sub GR64:$src1, GR64:$src2)),
 515                    (implicit EFLAGS)]>;
 516
 517 // Register-Memory Subtraction
 518 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 519                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 520                   [(set GR64:$dst, (sub GR64:$src1, (load addr:$src2))),
 521                    (implicit EFLAGS)]>;
 522
 523 // Register-Integer Subtraction
 524 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
 525                                  (ins GR64:$src1, i64i8imm:$src2),
 526                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 527                     [(set GR64:$dst, (sub GR64:$src1, i64immSExt8:$src2)),
 528                      (implicit EFLAGS)]>;
 529 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
 530                                    (ins GR64:$src1, i64i32imm:$src2),
 531                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 532                       [(set GR64:$dst, (sub GR64:$src1, i64immSExt32:$src2)),
 533                        (implicit EFLAGS)]>;
 534 } // isTwoAddress
 535
 536 def SUB64i32 : RI<0x2D, RawFrm, (outs), (ins i32imm:$src),
 537                   "sub{q}\t{$src, %rax|%rax, $src}", []>;
 538
 539 // Memory-Register Subtraction
 540 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 541                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 542                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
 543                    (implicit EFLAGS)]>;
 544
 545 // Memory-Integer Subtraction
 546 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 547                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 548                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
 549                             addr:$dst),
 550                      (implicit EFLAGS)]>;
 551 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 552                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 553                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
 554                               addr:$dst),
 555                        (implicit EFLAGS)]>;
 556
 557 let Uses = [EFLAGS] in {
 558 let isTwoAddress = 1 in {
 559 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 560                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 561                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 562
 563 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 564                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 565                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
 566
 567 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 568                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 569                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
 570 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 571                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 572                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
 573 } // isTwoAddress
 574
 575 def SBB64i32 : RI<0x1D, RawFrm, (outs), (ins i32imm:$src),
 576                   "sbb{q}\t{$src, %rax|%rax, $src}", []>;
 577
 578 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 579                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 580                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 581 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 582                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 583                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 584 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 585                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 586               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 587 } // Uses = [EFLAGS]
 588 } // Defs = [EFLAGS]
 589
 590 // Unsigned multiplication
 591 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in {
 592 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
 593                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 594 let mayLoad = 1 in
 595 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
 596                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 597
 598 // Signed multiplication
 599 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src),
 600                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 601 let mayLoad = 1 in
 602 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 603                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 604 }
 605
 606 let Defs = [EFLAGS] in {
 607 let isTwoAddress = 1 in {
 608 let isCommutable = 1 in
 609 // Register-Register Signed Integer Multiplication
 610 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 611                                    (ins GR64:$src1, GR64:$src2),
 612                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 613                   [(set GR64:$dst, (mul GR64:$src1, GR64:$src2)),
 614                    (implicit EFLAGS)]>, TB;
 615
 616 // Register-Memory Signed Integer Multiplication
 617 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 618                                    (ins GR64:$src1, i64mem:$src2),
 619                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 620                   [(set GR64:$dst, (mul GR64:$src1, (load addr:$src2))),
 621                    (implicit EFLAGS)]>, TB;
 622 } // isTwoAddress
 623
 624 // Suprisingly enough, these are not two address instructions!
 625
 626 // Register-Integer Signed Integer Multiplication
 627 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 628                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 629                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 630                       [(set GR64:$dst, (mul GR64:$src1, i64immSExt8:$src2)),
 631                        (implicit EFLAGS)]>;
 632 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 633                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 634                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 635                        [(set GR64:$dst, (mul GR64:$src1, i64immSExt32:$src2)),
 636                         (implicit EFLAGS)]>;
 637
 638 // Memory-Integer Signed Integer Multiplication
 639 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 640                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 641                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 642                       [(set GR64:$dst, (mul (load addr:$src1),
 643                                             i64immSExt8:$src2)),
 644                        (implicit EFLAGS)]>;
 645 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 646                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 647                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 648                         [(set GR64:$dst, (mul (load addr:$src1),
 649                                               i64immSExt32:$src2)),
 650                          (implicit EFLAGS)]>;
 651 } // Defs = [EFLAGS]
 652
 653 // Unsigned division / remainder
 654 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in {
 655 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 656                 "div{q}\t$src", []>;
 657 // Signed division / remainder
 658 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 659                 "idiv{q}\t$src", []>;
 660 let mayLoad = 1 in {
 661 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 662                 "div{q}\t$src", []>;
 663 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 664                 "idiv{q}\t$src", []>;
 665 }
 666 }
 667
 668 // Unary instructions
 669 let Defs = [EFLAGS], CodeSize = 2 in {
 670 let isTwoAddress = 1 in
 671 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src), "neg{q}\t$dst",
 672                 [(set GR64:$dst, (ineg GR64:$src)),
 673                  (implicit EFLAGS)]>;
 674 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 675                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 676                  (implicit EFLAGS)]>;
 677
 678 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 679 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src), "inc{q}\t$dst",
 680                 [(set GR64:$dst, (add GR64:$src, 1)),
 681                  (implicit EFLAGS)]>;
 682 def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 683                 [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 684                  (implicit EFLAGS)]>;
 685
 686 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 687 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src), "dec{q}\t$dst",
 688                 [(set GR64:$dst, (add GR64:$src, -1)),
 689                  (implicit EFLAGS)]>;
 690 def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 691                 [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 692                  (implicit EFLAGS)]>;
 693
 694 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 695 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in {
 696 // Can transform into LEA.
 697 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
 698                   [(set GR16:$dst, (add GR16:$src, 1)),
 699                    (implicit EFLAGS)]>,
 700                 OpSize, Requires<[In64BitMode]>;
 701 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
 702                   [(set GR32:$dst, (add GR32:$src, 1)),
 703                    (implicit EFLAGS)]>,
 704                 Requires<[In64BitMode]>;
 705 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
 706                   [(set GR16:$dst, (add GR16:$src, -1)),
 707                    (implicit EFLAGS)]>,
 708                 OpSize, Requires<[In64BitMode]>;
 709 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
 710                   [(set GR32:$dst, (add GR32:$src, -1)),
 711                    (implicit EFLAGS)]>,
 712                 Requires<[In64BitMode]>;
 713 } // isConvertibleToThreeAddress
 714
 715 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 716 // how to unfold them.
 717 let isTwoAddress = 0, CodeSize = 2 in {
 718   def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 719                     [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 720                      (implicit EFLAGS)]>,
 721                   OpSize, Requires<[In64BitMode]>;
 722   def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 723                     [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 724                      (implicit EFLAGS)]>,
 725                   Requires<[In64BitMode]>;
 726   def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 727                     [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 728                      (implicit EFLAGS)]>,
 729                   OpSize, Requires<[In64BitMode]>;
 730   def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 731                     [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 732                      (implicit EFLAGS)]>,
 733                   Requires<[In64BitMode]>;
 734 }
 735 } // Defs = [EFLAGS], CodeSize
 736
 737
 738 let Defs = [EFLAGS] in {
 739 // Shift instructions
 740 let isTwoAddress = 1 in {
 741 let Uses = [CL] in
 742 def SHL64rCL : RI<0xD3, MRM4r, (outs GR64:$dst), (ins GR64:$src),
 743                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 744                   [(set GR64:$dst, (shl GR64:$src, CL))]>;
 745 let isConvertibleToThreeAddress = 1 in   // Can transform into LEA.
 746 def SHL64ri  : RIi8<0xC1, MRM4r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 747                     "shl{q}\t{$src2, $dst|$dst, $src2}",
 748                     [(set GR64:$dst, (shl GR64:$src1, (i8 imm:$src2)))]>;
 749 // NOTE: We don't include patterns for shifts of a register by one, because
 750 // 'add reg,reg' is cheaper.
 751 def SHL64r1  : RI<0xD1, MRM4r, (outs GR64:$dst), (ins GR64:$src1),
 752                  "shr{q}\t$dst", []>;
 753 } // isTwoAddress
 754
 755 let Uses = [CL] in
 756 def SHL64mCL : RI<0xD3, MRM4m, (outs), (ins i64mem:$dst),
 757                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 758                   [(store (shl (loadi64 addr:$dst), CL), addr:$dst)]>;
 759 def SHL64mi : RIi8<0xC1, MRM4m, (outs), (ins i64mem:$dst, i8imm:$src),
 760                   "shl{q}\t{$src, $dst|$dst, $src}",
 761                  [(store (shl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 762 def SHL64m1 : RI<0xD1, MRM4m, (outs), (ins i64mem:$dst),
 763                   "shl{q}\t$dst",
 764                  [(store (shl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 765
 766 let isTwoAddress = 1 in {
 767 let Uses = [CL] in
 768 def SHR64rCL : RI<0xD3, MRM5r, (outs GR64:$dst), (ins GR64:$src),
 769                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 770                   [(set GR64:$dst, (srl GR64:$src, CL))]>;
 771 def SHR64ri : RIi8<0xC1, MRM5r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 772                   "shr{q}\t{$src2, $dst|$dst, $src2}",
 773                   [(set GR64:$dst, (srl GR64:$src1, (i8 imm:$src2)))]>;
 774 def SHR64r1  : RI<0xD1, MRM5r, (outs GR64:$dst), (ins GR64:$src1),
 775                  "shr{q}\t$dst",
 776                  [(set GR64:$dst, (srl GR64:$src1, (i8 1)))]>;
 777 } // isTwoAddress
 778
 779 let Uses = [CL] in
 780 def SHR64mCL : RI<0xD3, MRM5m, (outs), (ins i64mem:$dst),
 781                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 782                   [(store (srl (loadi64 addr:$dst), CL), addr:$dst)]>;
 783 def SHR64mi : RIi8<0xC1, MRM5m, (outs), (ins i64mem:$dst, i8imm:$src),
 784                   "shr{q}\t{$src, $dst|$dst, $src}",
 785                  [(store (srl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 786 def SHR64m1 : RI<0xD1, MRM5m, (outs), (ins i64mem:$dst),
 787                   "shr{q}\t$dst",
 788                  [(store (srl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 789
 790 let isTwoAddress = 1 in {
 791 let Uses = [CL] in
 792 def SAR64rCL : RI<0xD3, MRM7r, (outs GR64:$dst), (ins GR64:$src),
 793                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 794                  [(set GR64:$dst, (sra GR64:$src, CL))]>;
 795 def SAR64ri  : RIi8<0xC1, MRM7r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 796                    "sar{q}\t{$src2, $dst|$dst, $src2}",
 797                    [(set GR64:$dst, (sra GR64:$src1, (i8 imm:$src2)))]>;
 798 def SAR64r1  : RI<0xD1, MRM7r, (outs GR64:$dst), (ins GR64:$src1),
 799                  "sar{q}\t$dst",
 800                  [(set GR64:$dst, (sra GR64:$src1, (i8 1)))]>;
 801 } // isTwoAddress
 802
 803 let Uses = [CL] in
 804 def SAR64mCL : RI<0xD3, MRM7m, (outs), (ins i64mem:$dst),
 805                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 806                  [(store (sra (loadi64 addr:$dst), CL), addr:$dst)]>;
 807 def SAR64mi  : RIi8<0xC1, MRM7m, (outs), (ins i64mem:$dst, i8imm:$src),
 808                     "sar{q}\t{$src, $dst|$dst, $src}",
 809                  [(store (sra (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 810 def SAR64m1 : RI<0xD1, MRM7m, (outs), (ins i64mem:$dst),
 811                   "sar{q}\t$dst",
 812                  [(store (sra (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 813
 814 // Rotate instructions
 815
 816 let isTwoAddress = 1 in {
 817 def RCL64r1 : RI<0xD1, MRM2r, (outs GR64:$dst), (ins GR64:$src),
 818                  "rcl{q}\t{1, $dst|$dst, 1}", []>;
 819 def RCL64m1 : RI<0xD1, MRM2m, (outs i64mem:$dst), (ins i64mem:$src),
 820                  "rcl{q}\t{1, $dst|$dst, 1}", []>;
 821 let Uses = [CL] in {
 822 def RCL64rCL : RI<0xD3, MRM2r, (outs GR64:$dst), (ins GR64:$src),
 823                   "rcl{q}\t{%cl, $dst|$dst, CL}", []>;
 824 def RCL64mCL : RI<0xD3, MRM2m, (outs i64mem:$dst), (ins i64mem:$src),
 825                   "rcl{q}\t{%cl, $dst|$dst, CL}", []>;
 826 }
 827 def RCL64ri : RIi8<0xC1, MRM2r, (outs GR64:$dst), (ins GR64:$src, i8imm:$cnt),
 828                    "rcl{q}\t{$cnt, $dst|$dst, $cnt}", []>;
 829 def RCL64mi : RIi8<0xC1, MRM2m, (outs i64mem:$dst), (ins i64mem:$src, i8imm:$cnt),
 830                    "rcl{q}\t{$cnt, $dst|$dst, $cnt}", []>;
 831
 832 def RCR64r1 : RI<0xD1, MRM3r, (outs GR64:$dst), (ins GR64:$src),
 833                  "rcr{q}\t{1, $dst|$dst, 1}", []>;
 834 def RCR64m1 : RI<0xD1, MRM3m, (outs i64mem:$dst), (ins i64mem:$src),
 835                  "rcr{q}\t{1, $dst|$dst, 1}", []>;
 836 let Uses = [CL] in {
 837 def RCR64rCL : RI<0xD3, MRM3r, (outs GR64:$dst), (ins GR64:$src),
 838                   "rcr{q}\t{%cl, $dst|$dst, CL}", []>;
 839 def RCR64mCL : RI<0xD3, MRM3m, (outs i64mem:$dst), (ins i64mem:$src),
 840                   "rcr{q}\t{%cl, $dst|$dst, CL}", []>;
 841 }
 842 def RCR64ri : RIi8<0xC1, MRM3r, (outs GR64:$dst), (ins GR64:$src, i8imm:$cnt),
 843                    "rcr{q}\t{$cnt, $dst|$dst, $cnt}", []>;
 844 def RCR64mi : RIi8<0xC1, MRM3m, (outs i64mem:$dst), (ins i64mem:$src, i8imm:$cnt),
 845                    "rcr{q}\t{$cnt, $dst|$dst, $cnt}", []>;
 846 }
 847
 848 let isTwoAddress = 1 in {
 849 let Uses = [CL] in
 850 def ROL64rCL : RI<0xD3, MRM0r, (outs GR64:$dst), (ins GR64:$src),
 851                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 852                   [(set GR64:$dst, (rotl GR64:$src, CL))]>;
 853 def ROL64ri  : RIi8<0xC1, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 854                     "rol{q}\t{$src2, $dst|$dst, $src2}",
 855                     [(set GR64:$dst, (rotl GR64:$src1, (i8 imm:$src2)))]>;
 856 def ROL64r1  : RI<0xD1, MRM0r, (outs GR64:$dst), (ins GR64:$src1),
 857                   "rol{q}\t$dst",
 858                   [(set GR64:$dst, (rotl GR64:$src1, (i8 1)))]>;
 859 } // isTwoAddress
 860
 861 let Uses = [CL] in
 862 def ROL64mCL :  I<0xD3, MRM0m, (outs), (ins i64mem:$dst),
 863                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 864                   [(store (rotl (loadi64 addr:$dst), CL), addr:$dst)]>;
 865 def ROL64mi  : RIi8<0xC1, MRM0m, (outs), (ins i64mem:$dst, i8imm:$src),
 866                     "rol{q}\t{$src, $dst|$dst, $src}",
 867                 [(store (rotl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 868 def ROL64m1  : RI<0xD1, MRM0m, (outs), (ins i64mem:$dst),
 869                  "rol{q}\t$dst",
 870                [(store (rotl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 871
 872 let isTwoAddress = 1 in {
 873 let Uses = [CL] in
 874 def ROR64rCL : RI<0xD3, MRM1r, (outs GR64:$dst), (ins GR64:$src),
 875                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 876                   [(set GR64:$dst, (rotr GR64:$src, CL))]>;
 877 def ROR64ri  : RIi8<0xC1, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 878                     "ror{q}\t{$src2, $dst|$dst, $src2}",
 879                     [(set GR64:$dst, (rotr GR64:$src1, (i8 imm:$src2)))]>;
 880 def ROR64r1  : RI<0xD1, MRM1r, (outs GR64:$dst), (ins GR64:$src1),
 881                   "ror{q}\t$dst",
 882                   [(set GR64:$dst, (rotr GR64:$src1, (i8 1)))]>;
 883 } // isTwoAddress
 884
 885 let Uses = [CL] in
 886 def ROR64mCL : RI<0xD3, MRM1m, (outs), (ins i64mem:$dst),
 887                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 888                   [(store (rotr (loadi64 addr:$dst), CL), addr:$dst)]>;
 889 def ROR64mi  : RIi8<0xC1, MRM1m, (outs), (ins i64mem:$dst, i8imm:$src),
 890                     "ror{q}\t{$src, $dst|$dst, $src}",
 891                 [(store (rotr (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 892 def ROR64m1  : RI<0xD1, MRM1m, (outs), (ins i64mem:$dst),
 893                  "ror{q}\t$dst",
 894                [(store (rotr (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 895
 896 // Double shift instructions (generalizations of rotate)
 897 let isTwoAddress = 1 in {
 898 let Uses = [CL] in {
 899 def SHLD64rrCL : RI<0xA5, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 900                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 901                     [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2, CL))]>, TB;
 902 def SHRD64rrCL : RI<0xAD, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 903                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 904                     [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2, CL))]>, TB;
 905 }
 906
 907 let isCommutable = 1 in {  // FIXME: Update X86InstrInfo::commuteInstruction
 908 def SHLD64rri8 : RIi8<0xA4, MRMDestReg,
 909                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 910                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 911                       [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2,
 912                                        (i8 imm:$src3)))]>,
 913                  TB;
 914 def SHRD64rri8 : RIi8<0xAC, MRMDestReg,
 915                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 916                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 917                       [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2,
 918                                        (i8 imm:$src3)))]>,
 919                  TB;
 920 } // isCommutable
 921 } // isTwoAddress
 922
 923 let Uses = [CL] in {
 924 def SHLD64mrCL : RI<0xA5, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 925                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 926                     [(store (X86shld (loadi64 addr:$dst), GR64:$src2, CL),
 927                       addr:$dst)]>, TB;
 928 def SHRD64mrCL : RI<0xAD, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 929                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 930                     [(store (X86shrd (loadi64 addr:$dst), GR64:$src2, CL),
 931                       addr:$dst)]>, TB;
 932 }
 933 def SHLD64mri8 : RIi8<0xA4, MRMDestMem,
 934                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 935                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 936                       [(store (X86shld (loadi64 addr:$dst), GR64:$src2,
 937                                        (i8 imm:$src3)), addr:$dst)]>,
 938                  TB;
 939 def SHRD64mri8 : RIi8<0xAC, MRMDestMem,
 940                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 941                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 942                       [(store (X86shrd (loadi64 addr:$dst), GR64:$src2,
 943                                        (i8 imm:$src3)), addr:$dst)]>,
 944                  TB;
 945 } // Defs = [EFLAGS]
 946
 947 //===----------------------------------------------------------------------===//
 948 //  Logical Instructions...
 949 //
 950
 951 let isTwoAddress = 1 , AddedComplexity = 15 in
 952 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src), "not{q}\t$dst",
 953                 [(set GR64:$dst, (not GR64:$src))]>;
 954 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 955                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 956
 957 let Defs = [EFLAGS] in {
 958 def AND64i32 : RI<0x25, RawFrm, (outs), (ins i32imm:$src),
 959                   "and{q}\t{$src, %rax|%rax, $src}", []>;
 960
 961 let isTwoAddress = 1 in {
 962 let isCommutable = 1 in
 963 def AND64rr  : RI<0x21, MRMDestReg,
 964                   (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 965                   "and{q}\t{$src2, $dst|$dst, $src2}",
 966                   [(set GR64:$dst, (and GR64:$src1, GR64:$src2)),
 967                    (implicit EFLAGS)]>;
 968 def AND64rm  : RI<0x23, MRMSrcMem,
 969                   (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 970                   "and{q}\t{$src2, $dst|$dst, $src2}",
 971                   [(set GR64:$dst, (and GR64:$src1, (load addr:$src2))),
 972                    (implicit EFLAGS)]>;
 973 def AND64ri8 : RIi8<0x83, MRM4r,
 974                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 975                     "and{q}\t{$src2, $dst|$dst, $src2}",
 976                     [(set GR64:$dst, (and GR64:$src1, i64immSExt8:$src2)),
 977                      (implicit EFLAGS)]>;
 978 def AND64ri32  : RIi32<0x81, MRM4r,
 979                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 980                        "and{q}\t{$src2, $dst|$dst, $src2}",
 981                        [(set GR64:$dst, (and GR64:$src1, i64immSExt32:$src2)),
 982                         (implicit EFLAGS)]>;
 983 } // isTwoAddress
 984
 985 def AND64mr  : RI<0x21, MRMDestMem,
 986                   (outs), (ins i64mem:$dst, GR64:$src),
 987                   "and{q}\t{$src, $dst|$dst, $src}",
 988                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 989                    (implicit EFLAGS)]>;
 990 def AND64mi8 : RIi8<0x83, MRM4m,
 991                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 992                     "and{q}\t{$src, $dst|$dst, $src}",
 993                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 994                   (implicit EFLAGS)]>;
 995 def AND64mi32  : RIi32<0x81, MRM4m,
 996                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 997                        "and{q}\t{$src, $dst|$dst, $src}",
 998              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 999               (implicit EFLAGS)]>;
1000
1001 let isTwoAddress = 1 in {
1002 let isCommutable = 1 in
1003 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1004                   "or{q}\t{$src2, $dst|$dst, $src2}",
1005                   [(set GR64:$dst, (or GR64:$src1, GR64:$src2)),
1006                    (implicit EFLAGS)]>;
1007 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1008                   "or{q}\t{$src2, $dst|$dst, $src2}",
1009                   [(set GR64:$dst, (or GR64:$src1, (load addr:$src2))),
1010                    (implicit EFLAGS)]>;
1011 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1012                     "or{q}\t{$src2, $dst|$dst, $src2}",
1013                     [(set GR64:$dst, (or GR64:$src1, i64immSExt8:$src2)),
1014                      (implicit EFLAGS)]>;
1015 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1016                      "or{q}\t{$src2, $dst|$dst, $src2}",
1017                      [(set GR64:$dst, (or GR64:$src1, i64immSExt32:$src2)),
1018                       (implicit EFLAGS)]>;
1019 } // isTwoAddress
1020
1021 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1022                 "or{q}\t{$src, $dst|$dst, $src}",
1023                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
1024                  (implicit EFLAGS)]>;
1025 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
1026                     "or{q}\t{$src, $dst|$dst, $src}",
1027                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
1028                    (implicit EFLAGS)]>;
1029 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1030                      "or{q}\t{$src, $dst|$dst, $src}",
1031               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1032                (implicit EFLAGS)]>;
1033
1034 def OR64i32 : RIi32<0x0D, RawFrm, (outs), (ins i32imm:$src),
1035                     "or{q}\t{$src, %rax|%rax, $src}", []>;
1036
1037 let isTwoAddress = 1 in {
1038 let isCommutable = 1 in
1039 def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1040                   "xor{q}\t{$src2, $dst|$dst, $src2}",
1041                   [(set GR64:$dst, (xor GR64:$src1, GR64:$src2)),
1042                    (implicit EFLAGS)]>;
1043 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1044                   "xor{q}\t{$src2, $dst|$dst, $src2}",
1045                   [(set GR64:$dst, (xor GR64:$src1, (load addr:$src2))),
1046                    (implicit EFLAGS)]>;
1047 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1048                     "xor{q}\t{$src2, $dst|$dst, $src2}",
1049                     [(set GR64:$dst, (xor GR64:$src1, i64immSExt8:$src2)),
1050                      (implicit EFLAGS)]>;
1051 def XOR64ri32 : RIi32<0x81, MRM6r,
1052                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1053                       "xor{q}\t{$src2, $dst|$dst, $src2}",
1054                       [(set GR64:$dst, (xor GR64:$src1, i64immSExt32:$src2)),
1055                        (implicit EFLAGS)]>;
1056 } // isTwoAddress
1057
1058 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1059                   "xor{q}\t{$src, $dst|$dst, $src}",
1060                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
1061                    (implicit EFLAGS)]>;
1062 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
1063                     "xor{q}\t{$src, $dst|$dst, $src}",
1064                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
1065                   (implicit EFLAGS)]>;
1066 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1067                       "xor{q}\t{$src, $dst|$dst, $src}",
1068              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
1069               (implicit EFLAGS)]>;
1070
1071 def XOR64i32 : RIi32<0x35, RawFrm, (outs), (ins i32imm:$src),
1072                      "xor{q}\t{$src, %rax|%rax, $src}", []>;
1073
1074 } // Defs = [EFLAGS]
1075
1076 //===----------------------------------------------------------------------===//
1077 //  Comparison Instructions...
1078 //
1079
1080 // Integer comparison
1081 let Defs = [EFLAGS] in {
1082 def TEST64i32 : RI<0xa9, RawFrm, (outs), (ins i32imm:$src),
1083                    "test{q}\t{$src, %rax|%rax, $src}", []>;
1084 let isCommutable = 1 in
1085 def TEST64rr : RI<0x85, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1086                   "test{q}\t{$src2, $src1|$src1, $src2}",
1087                   [(X86cmp (and GR64:$src1, GR64:$src2), 0),
1088                    (implicit EFLAGS)]>;
1089 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1090                   "test{q}\t{$src2, $src1|$src1, $src2}",
1091                   [(X86cmp (and GR64:$src1, (loadi64 addr:$src2)), 0),
1092                    (implicit EFLAGS)]>;
1093 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1094                                         (ins GR64:$src1, i64i32imm:$src2),
1095                        "test{q}\t{$src2, $src1|$src1, $src2}",
1096                      [(X86cmp (and GR64:$src1, i64immSExt32:$src2), 0),
1097                       (implicit EFLAGS)]>;
1098 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1099                                         (ins i64mem:$src1, i64i32imm:$src2),
1100                        "test{q}\t{$src2, $src1|$src1, $src2}",
1101                 [(X86cmp (and (loadi64 addr:$src1), i64immSExt32:$src2), 0),
1102                  (implicit EFLAGS)]>;
1103
1104
1105 def CMP64i32 : RI<0x3D, RawFrm, (outs), (ins i32imm:$src),
1106                   "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1107 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1108                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1109                  [(X86cmp GR64:$src1, GR64:$src2),
1110                   (implicit EFLAGS)]>;
1111 def CMP64mrmrr : RI<0x3B, MRMSrcReg, (outs), (ins GR64:$src1, GR64:$src2),
1112                     "cmp{q}\t{$src2, $src1|$src1, $src2}", []>;
1113 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1114                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1115                  [(X86cmp (loadi64 addr:$src1), GR64:$src2),
1116                    (implicit EFLAGS)]>;
1117 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1118                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1119                  [(X86cmp GR64:$src1, (loadi64 addr:$src2)),
1120                   (implicit EFLAGS)]>;
1121 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1122                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1123                     [(X86cmp GR64:$src1, i64immSExt8:$src2),
1124                      (implicit EFLAGS)]>;
1125 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1126                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1127                       [(X86cmp GR64:$src1, i64immSExt32:$src2),
1128                        (implicit EFLAGS)]>;
1129 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1130                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1131                     [(X86cmp (loadi64 addr:$src1), i64immSExt8:$src2),
1132                      (implicit EFLAGS)]>;
1133 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1134                                        (ins i64mem:$src1, i64i32imm:$src2),
1135                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1136                       [(X86cmp (loadi64 addr:$src1), i64immSExt32:$src2),
1137                        (implicit EFLAGS)]>;
1138 } // Defs = [EFLAGS]
1139
1140 // Bit tests.
1141 // TODO: BTC, BTR, and BTS
1142 let Defs = [EFLAGS] in {
1143 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1144                "bt{q}\t{$src2, $src1|$src1, $src2}",
1145                [(X86bt GR64:$src1, GR64:$src2),
1146                 (implicit EFLAGS)]>, TB;
1147
1148 // Unlike with the register+register form, the memory+register form of the
1149 // bt instruction does not ignore the high bits of the index. From ISel's
1150 // perspective, this is pretty bizarre. Disable these instructions for now.
1151 //def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1152 //               "bt{q}\t{$src2, $src1|$src1, $src2}",
1153 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1154 //                (implicit EFLAGS)]>, TB;
1155
1156 def BT64ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1157                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1158                 [(X86bt GR64:$src1, i64immSExt8:$src2),
1159                  (implicit EFLAGS)]>, TB;
1160 // Note that these instructions don't need FastBTMem because that
1161 // only applies when the other operand is in a register. When it's
1162 // an immediate, bt is still fast.
1163 def BT64mi8 : Ii8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1164                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1165                 [(X86bt (loadi64 addr:$src1), i64immSExt8:$src2),
1166                  (implicit EFLAGS)]>, TB;
1167 } // Defs = [EFLAGS]
1168
1169 // Conditional moves
1170 let Uses = [EFLAGS], isTwoAddress = 1 in {
1171 let isCommutable = 1 in {
1172 def CMOVB64rr : RI<0x42, MRMSrcReg,       // if <u, GR64 = GR64
1173                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1174                    "cmovb\t{$src2, $dst|$dst, $src2}",
1175                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1176                                      X86_COND_B, EFLAGS))]>, TB;
1177 def CMOVAE64rr: RI<0x43, MRMSrcReg,       // if >=u, GR64 = GR64
1178                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1179                    "cmovae\t{$src2, $dst|$dst, $src2}",
1180                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1181                                      X86_COND_AE, EFLAGS))]>, TB;
1182 def CMOVE64rr : RI<0x44, MRMSrcReg,       // if ==, GR64 = GR64
1183                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1184                    "cmove\t{$src2, $dst|$dst, $src2}",
1185                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1186                                      X86_COND_E, EFLAGS))]>, TB;
1187 def CMOVNE64rr: RI<0x45, MRMSrcReg,       // if !=, GR64 = GR64
1188                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1189                    "cmovne\t{$src2, $dst|$dst, $src2}",
1190                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1191                                     X86_COND_NE, EFLAGS))]>, TB;
1192 def CMOVBE64rr: RI<0x46, MRMSrcReg,       // if <=u, GR64 = GR64
1193                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1194                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1195                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1196                                     X86_COND_BE, EFLAGS))]>, TB;
1197 def CMOVA64rr : RI<0x47, MRMSrcReg,       // if >u, GR64 = GR64
1198                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1199                    "cmova\t{$src2, $dst|$dst, $src2}",
1200                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1201                                     X86_COND_A, EFLAGS))]>, TB;
1202 def CMOVL64rr : RI<0x4C, MRMSrcReg,       // if <s, GR64 = GR64
1203                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1204                    "cmovl\t{$src2, $dst|$dst, $src2}",
1205                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1206                                     X86_COND_L, EFLAGS))]>, TB;
1207 def CMOVGE64rr: RI<0x4D, MRMSrcReg,       // if >=s, GR64 = GR64
1208                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1209                    "cmovge\t{$src2, $dst|$dst, $src2}",
1210                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1211                                     X86_COND_GE, EFLAGS))]>, TB;
1212 def CMOVLE64rr: RI<0x4E, MRMSrcReg,       // if <=s, GR64 = GR64
1213                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1214                    "cmovle\t{$src2, $dst|$dst, $src2}",
1215                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1216                                     X86_COND_LE, EFLAGS))]>, TB;
1217 def CMOVG64rr : RI<0x4F, MRMSrcReg,       // if >s, GR64 = GR64
1218                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1219                    "cmovg\t{$src2, $dst|$dst, $src2}",
1220                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1221                                     X86_COND_G, EFLAGS))]>, TB;
1222 def CMOVS64rr : RI<0x48, MRMSrcReg,       // if signed, GR64 = GR64
1223                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1224                    "cmovs\t{$src2, $dst|$dst, $src2}",
1225                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1226                                     X86_COND_S, EFLAGS))]>, TB;
1227 def CMOVNS64rr: RI<0x49, MRMSrcReg,       // if !signed, GR64 = GR64
1228                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1229                    "cmovns\t{$src2, $dst|$dst, $src2}",
1230                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1231                                     X86_COND_NS, EFLAGS))]>, TB;
1232 def CMOVP64rr : RI<0x4A, MRMSrcReg,       // if parity, GR64 = GR64
1233                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1234                    "cmovp\t{$src2, $dst|$dst, $src2}",
1235                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1236                                     X86_COND_P, EFLAGS))]>, TB;
1237 def CMOVNP64rr : RI<0x4B, MRMSrcReg,       // if !parity, GR64 = GR64
1238                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1239                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1240                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1241                                      X86_COND_NP, EFLAGS))]>, TB;
1242 def CMOVO64rr : RI<0x40, MRMSrcReg,       // if overflow, GR64 = GR64
1243                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1244                    "cmovo\t{$src2, $dst|$dst, $src2}",
1245                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1246                                     X86_COND_O, EFLAGS))]>, TB;
1247 def CMOVNO64rr : RI<0x41, MRMSrcReg,       // if !overflow, GR64 = GR64
1248                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1249                    "cmovno\t{$src2, $dst|$dst, $src2}",
1250                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1251                                      X86_COND_NO, EFLAGS))]>, TB;
1252 } // isCommutable = 1
1253
1254 def CMOVB64rm : RI<0x42, MRMSrcMem,       // if <u, GR64 = [mem64]
1255                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1256                    "cmovb\t{$src2, $dst|$dst, $src2}",
1257                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1258                                      X86_COND_B, EFLAGS))]>, TB;
1259 def CMOVAE64rm: RI<0x43, MRMSrcMem,       // if >=u, GR64 = [mem64]
1260                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1261                    "cmovae\t{$src2, $dst|$dst, $src2}",
1262                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1263                                      X86_COND_AE, EFLAGS))]>, TB;
1264 def CMOVE64rm : RI<0x44, MRMSrcMem,       // if ==, GR64 = [mem64]
1265                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1266                    "cmove\t{$src2, $dst|$dst, $src2}",
1267                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1268                                      X86_COND_E, EFLAGS))]>, TB;
1269 def CMOVNE64rm: RI<0x45, MRMSrcMem,       // if !=, GR64 = [mem64]
1270                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1271                    "cmovne\t{$src2, $dst|$dst, $src2}",
1272                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1273                                     X86_COND_NE, EFLAGS))]>, TB;
1274 def CMOVBE64rm: RI<0x46, MRMSrcMem,       // if <=u, GR64 = [mem64]
1275                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1276                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1277                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1278                                     X86_COND_BE, EFLAGS))]>, TB;
1279 def CMOVA64rm : RI<0x47, MRMSrcMem,       // if >u, GR64 = [mem64]
1280                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1281                    "cmova\t{$src2, $dst|$dst, $src2}",
1282                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1283                                     X86_COND_A, EFLAGS))]>, TB;
1284 def CMOVL64rm : RI<0x4C, MRMSrcMem,       // if <s, GR64 = [mem64]
1285                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1286                    "cmovl\t{$src2, $dst|$dst, $src2}",
1287                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1288                                     X86_COND_L, EFLAGS))]>, TB;
1289 def CMOVGE64rm: RI<0x4D, MRMSrcMem,       // if >=s, GR64 = [mem64]
1290                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1291                    "cmovge\t{$src2, $dst|$dst, $src2}",
1292                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1293                                     X86_COND_GE, EFLAGS))]>, TB;
1294 def CMOVLE64rm: RI<0x4E, MRMSrcMem,       // if <=s, GR64 = [mem64]
1295                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1296                    "cmovle\t{$src2, $dst|$dst, $src2}",
1297                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1298                                     X86_COND_LE, EFLAGS))]>, TB;
1299 def CMOVG64rm : RI<0x4F, MRMSrcMem,       // if >s, GR64 = [mem64]
1300                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1301                    "cmovg\t{$src2, $dst|$dst, $src2}",
1302                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1303                                     X86_COND_G, EFLAGS))]>, TB;
1304 def CMOVS64rm : RI<0x48, MRMSrcMem,       // if signed, GR64 = [mem64]
1305                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1306                    "cmovs\t{$src2, $dst|$dst, $src2}",
1307                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1308                                     X86_COND_S, EFLAGS))]>, TB;
1309 def CMOVNS64rm: RI<0x49, MRMSrcMem,       // if !signed, GR64 = [mem64]
1310                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1311                    "cmovns\t{$src2, $dst|$dst, $src2}",
1312                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1313                                     X86_COND_NS, EFLAGS))]>, TB;
1314 def CMOVP64rm : RI<0x4A, MRMSrcMem,       // if parity, GR64 = [mem64]
1315                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1316                    "cmovp\t{$src2, $dst|$dst, $src2}",
1317                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1318                                     X86_COND_P, EFLAGS))]>, TB;
1319 def CMOVNP64rm : RI<0x4B, MRMSrcMem,       // if !parity, GR64 = [mem64]
1320                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1321                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1322                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1323                                      X86_COND_NP, EFLAGS))]>, TB;
1324 def CMOVO64rm : RI<0x40, MRMSrcMem,       // if overflow, GR64 = [mem64]
1325                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1326                    "cmovo\t{$src2, $dst|$dst, $src2}",
1327                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1328                                     X86_COND_O, EFLAGS))]>, TB;
1329 def CMOVNO64rm : RI<0x41, MRMSrcMem,       // if !overflow, GR64 = [mem64]
1330                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1331                    "cmovno\t{$src2, $dst|$dst, $src2}",
1332                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1333                                      X86_COND_NO, EFLAGS))]>, TB;
1334 } // isTwoAddress
1335
1336 //===----------------------------------------------------------------------===//
1337 //  Conversion Instructions...
1338 //
1339
1340 // f64 -> signed i64
1341 def Int_CVTSD2SI64rr: RSDI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1342                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1343                            [(set GR64:$dst,
1344                              (int_x86_sse2_cvtsd2si64 VR128:$src))]>;
1345 def Int_CVTSD2SI64rm: RSDI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1346                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1347                            [(set GR64:$dst, (int_x86_sse2_cvtsd2si64
1348                                              (load addr:$src)))]>;
1349 def CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1350                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1351                         [(set GR64:$dst, (fp_to_sint FR64:$src))]>;
1352 def CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f64mem:$src),
1353                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1354                         [(set GR64:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1355 def Int_CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1356                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1357                             [(set GR64:$dst,
1358                               (int_x86_sse2_cvttsd2si64 VR128:$src))]>;
1359 def Int_CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1360                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1361                             [(set GR64:$dst,
1362                               (int_x86_sse2_cvttsd2si64
1363                                (load addr:$src)))]>;
1364
1365 // Signed i64 -> f64
1366 def CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1367                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1368                        [(set FR64:$dst, (sint_to_fp GR64:$src))]>;
1369 def CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1370                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1371                        [(set FR64:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1372
1373 let isTwoAddress = 1 in {
1374 def Int_CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg,
1375                            (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1376                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1377                            [(set VR128:$dst,
1378                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1379                               GR64:$src2))]>;
1380 def Int_CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem,
1381                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1382                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1383                            [(set VR128:$dst,
1384                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1385                               (loadi64 addr:$src2)))]>;
1386 } // isTwoAddress
1387
1388 // Signed i64 -> f32
1389 def CVTSI2SS64rr: RSSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR64:$src),
1390                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1391                        [(set FR32:$dst, (sint_to_fp GR64:$src))]>;
1392 def CVTSI2SS64rm: RSSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i64mem:$src),
1393                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1394                        [(set FR32:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1395
1396 let isTwoAddress = 1 in {
1397   def Int_CVTSI2SS64rr : RSSI<0x2A, MRMSrcReg,
1398                               (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1399                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1400                               [(set VR128:$dst,
1401                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1402                                  GR64:$src2))]>;
1403   def Int_CVTSI2SS64rm : RSSI<0x2A, MRMSrcMem,
1404                               (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1405                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1406                               [(set VR128:$dst,
1407                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1408                                  (loadi64 addr:$src2)))]>;
1409 }
1410
1411 // f32 -> signed i64
1412 def Int_CVTSS2SI64rr: RSSI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1413                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1414                            [(set GR64:$dst,
1415                              (int_x86_sse_cvtss2si64 VR128:$src))]>;
1416 def Int_CVTSS2SI64rm: RSSI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1417                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1418                            [(set GR64:$dst, (int_x86_sse_cvtss2si64
1419                                              (load addr:$src)))]>;
1420 def CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1421                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1422                         [(set GR64:$dst, (fp_to_sint FR32:$src))]>;
1423 def CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1424                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1425                         [(set GR64:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
1426 def Int_CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1427                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1428                             [(set GR64:$dst,
1429                               (int_x86_sse_cvttss2si64 VR128:$src))]>;
1430 def Int_CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1431                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1432                             [(set GR64:$dst,
1433                               (int_x86_sse_cvttss2si64 (load addr:$src)))]>;
1434
1435 //===----------------------------------------------------------------------===//
1436 // Alias Instructions
1437 //===----------------------------------------------------------------------===//
1438
1439 // Alias instructions that map movr0 to xor. Use xorl instead of xorq; it's
1440 // equivalent due to implicit zero-extending, and it sometimes has a smaller
1441 // encoding.
1442 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
1443 // when we have a better way to specify isel priority.
1444 let AddedComplexity = 1 in
1445 def : Pat<(i64 0),
1446           (SUBREG_TO_REG (i64 0), (MOV32r0), x86_subreg_32bit)>;
1447
1448
1449 // Materialize i64 constant where top 32-bits are zero.
1450 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
1451 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
1452                         "", [(set GR64:$dst, i64immZExt32:$src)]>;
1453
1454 //===----------------------------------------------------------------------===//
1455 // Thread Local Storage Instructions
1456 //===----------------------------------------------------------------------===//
1457
1458 // All calls clobber the non-callee saved registers. RSP is marked as
1459 // a use to prevent stack-pointer assignments that appear immediately
1460 // before calls from potentially appearing dead.
1461 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
1462             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
1463             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
1464             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
1465             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
1466     Uses = [RSP] in
1467 def TLS_addr64 : I<0, Pseudo, (outs), (ins lea64mem:$sym),
1468                    ".byte\t0x66; "
1469                    "leaq\t$sym(%rip), %rdi; "
1470                    ".word\t0x6666; "
1471                    "rex64; "
1472                    "call\t__tls_get_addr@PLT",
1473                   [(X86tlsaddr tls64addr:$sym)]>,
1474                   Requires<[In64BitMode]>;
1475
1476 let AddedComplexity = 5, isCodeGenOnly = 1 in
1477 def MOV64GSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1478                  "movq\t%gs:$src, $dst",
1479                  [(set GR64:$dst, (gsload addr:$src))]>, SegGS;
1480
1481 let AddedComplexity = 5, isCodeGenOnly = 1 in
1482 def MOV64FSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1483                  "movq\t%fs:$src, $dst",
1484                  [(set GR64:$dst, (fsload addr:$src))]>, SegFS;
1485
1486 //===----------------------------------------------------------------------===//
1487 // Atomic Instructions
1488 //===----------------------------------------------------------------------===//
1489
1490 let Defs = [RAX, EFLAGS], Uses = [RAX] in {
1491 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
1492                "lock\n\t"
1493                "cmpxchgq\t$swap,$ptr",
1494                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
1495 }
1496
1497 let Constraints = "$val = $dst" in {
1498 let Defs = [EFLAGS] in
1499 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1500                "lock\n\t"
1501                "xadd\t$val, $ptr",
1502                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
1503                 TB, LOCK;
1504
1505 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1506                   "xchg\t$val, $ptr",
1507                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1508 }
1509
1510 // Optimized codegen when the non-memory output is not used.
1511 let Defs = [EFLAGS] in {
1512 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
1513 def LOCK_ADD64mr : RI<0x03, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1514                       "lock\n\t"
1515                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1516 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
1517                                       (ins i64mem:$dst, i64i8imm :$src2),
1518                     "lock\n\t"
1519                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1520 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
1521                                         (ins i64mem:$dst, i64i32imm :$src2),
1522                       "lock\n\t"
1523                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1524 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1525                       "lock\n\t"
1526                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1527 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
1528                                       (ins i64mem:$dst, i64i8imm :$src2),
1529                       "lock\n\t"
1530                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1531 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
1532                                         (ins i64mem:$dst, i64i32imm:$src2),
1533                       "lock\n\t"
1534                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1535 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
1536                      "lock\n\t"
1537                      "inc{q}\t$dst", []>, LOCK;
1538 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
1539                       "lock\n\t"
1540                       "dec{q}\t$dst", []>, LOCK;
1541 }
1542 // Atomic exchange, and, or, xor
1543 let Constraints = "$val = $dst", Defs = [EFLAGS],
1544                   usesCustomInserter = 1 in {
1545 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1546                "#ATOMAND64 PSEUDO!",
1547                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
1548 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1549                "#ATOMOR64 PSEUDO!",
1550                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
1551 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1552                "#ATOMXOR64 PSEUDO!",
1553                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
1554 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1555                "#ATOMNAND64 PSEUDO!",
1556                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
1557 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
1558                "#ATOMMIN64 PSEUDO!",
1559                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
1560 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1561                "#ATOMMAX64 PSEUDO!",
1562                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
1563 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1564                "#ATOMUMIN64 PSEUDO!",
1565                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
1566 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1567                "#ATOMUMAX64 PSEUDO!",
1568                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
1569 }
1570
1571 // Segmentation support instructions
1572
1573 // i16mem operand in LAR64rm and GR32 operand in LAR32rr is not a typo.
1574 def LAR64rm : RI<0x02, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
1575                  "lar{q}\t{$src, $dst|$dst, $src}", []>, TB;
1576 def LAR64rr : RI<0x02, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
1577                  "lar{q}\t{$src, $dst|$dst, $src}", []>, TB;
1578
1579 // String manipulation instructions
1580
1581 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", []>;
1582
1583 //===----------------------------------------------------------------------===//
1584 // Non-Instruction Patterns
1585 //===----------------------------------------------------------------------===//
1586
1587 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
1588 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
1589 //  'movabs' predicate should handle this sort of thing.
1590 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1591           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
1592 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1593           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
1594 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1595           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
1596 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1597           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
1598 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
1599           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
1600
1601 // In static codegen with small code model, we can get the address of a label
1602 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
1603 // the MOV64ri64i32 should accept these.
1604 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1605           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
1606 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1607           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
1608 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1609           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
1610 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1611           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
1612 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
1613           (MOV64ri64i32 tblockaddress:$dst)>, Requires<[SmallCode]>;
1614
1615 // In kernel code model, we can get the address of a label
1616 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
1617 // the MOV64ri32 should accept these.
1618 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1619           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
1620 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1621           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
1622 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1623           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
1624 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1625           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
1626 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
1627           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
1628
1629 // If we have small model and -static mode, it is safe to store global addresses
1630 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
1631 // for MOV64mi32 should handle this sort of thing.
1632 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
1633           (MOV64mi32 addr:$dst, tconstpool:$src)>,
1634           Requires<[NearData, IsStatic]>;
1635 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
1636           (MOV64mi32 addr:$dst, tjumptable:$src)>,
1637           Requires<[NearData, IsStatic]>;
1638 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
1639           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
1640           Requires<[NearData, IsStatic]>;
1641 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
1642           (MOV64mi32 addr:$dst, texternalsym:$src)>,
1643           Requires<[NearData, IsStatic]>;
1644 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
1645           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
1646           Requires<[NearData, IsStatic]>;
1647
1648 // Calls
1649 // Direct PC relative function call for small code model. 32-bit displacement
1650 // sign extended to 64-bit.
1651 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1652           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
1653 def : Pat<(X86call (i64 texternalsym:$dst)),
1654           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
1655
1656 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1657           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
1658 def : Pat<(X86call (i64 texternalsym:$dst)),
1659           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
1660
1661 // tailcall stuff
1662 def : Pat<(X86tcret GR64:$dst, imm:$off),
1663           (TCRETURNri64 GR64:$dst, imm:$off)>;
1664
1665 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1666           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1667
1668 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1669           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1670
1671 // Comparisons.
1672
1673 // TEST R,R is smaller than CMP R,0
1674 def : Pat<(parallel (X86cmp GR64:$src1, 0), (implicit EFLAGS)),
1675           (TEST64rr GR64:$src1, GR64:$src1)>;
1676
1677 // Conditional moves with folded loads with operands swapped and conditions
1678 // inverted.
1679 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_B, EFLAGS),
1680           (CMOVAE64rm GR64:$src2, addr:$src1)>;
1681 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_AE, EFLAGS),
1682           (CMOVB64rm GR64:$src2, addr:$src1)>;
1683 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_E, EFLAGS),
1684           (CMOVNE64rm GR64:$src2, addr:$src1)>;
1685 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NE, EFLAGS),
1686           (CMOVE64rm GR64:$src2, addr:$src1)>;
1687 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_BE, EFLAGS),
1688           (CMOVA64rm GR64:$src2, addr:$src1)>;
1689 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_A, EFLAGS),
1690           (CMOVBE64rm GR64:$src2, addr:$src1)>;
1691 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_L, EFLAGS),
1692           (CMOVGE64rm GR64:$src2, addr:$src1)>;
1693 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_GE, EFLAGS),
1694           (CMOVL64rm GR64:$src2, addr:$src1)>;
1695 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_LE, EFLAGS),
1696           (CMOVG64rm GR64:$src2, addr:$src1)>;
1697 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_G, EFLAGS),
1698           (CMOVLE64rm GR64:$src2, addr:$src1)>;
1699 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_P, EFLAGS),
1700           (CMOVNP64rm GR64:$src2, addr:$src1)>;
1701 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NP, EFLAGS),
1702           (CMOVP64rm GR64:$src2, addr:$src1)>;
1703 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_S, EFLAGS),
1704           (CMOVNS64rm GR64:$src2, addr:$src1)>;
1705 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NS, EFLAGS),
1706           (CMOVS64rm GR64:$src2, addr:$src1)>;
1707 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_O, EFLAGS),
1708           (CMOVNO64rm GR64:$src2, addr:$src1)>;
1709 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NO, EFLAGS),
1710           (CMOVO64rm GR64:$src2, addr:$src1)>;
1711
1712 // zextload bool -> zextload byte
1713 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1714
1715 // extload
1716 // When extloading from 16-bit and smaller memory locations into 64-bit registers,
1717 // use zero-extending loads so that the entire 64-bit register is defined, avoiding
1718 // partial-register updates.
1719 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1720 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1721 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1722 // For other extloads, use subregs, since the high contents of the register are
1723 // defined after an extload.
1724 def : Pat<(extloadi64i32 addr:$src),
1725           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
1726                          x86_subreg_32bit)>;
1727
1728 // anyext. Define these to do an explicit zero-extend to
1729 // avoid partial-register updates.
1730 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
1731 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
1732 def : Pat<(i64 (anyext GR32:$src)),
1733           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
1734
1735 //===----------------------------------------------------------------------===//
1736 // Some peepholes
1737 //===----------------------------------------------------------------------===//
1738
1739 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1740 // +128 doesn't, so in this special case use a sub instead of an add.
1741 def : Pat<(add GR64:$src1, 128),
1742           (SUB64ri8 GR64:$src1, -128)>;
1743 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1744           (SUB64mi8 addr:$dst, -128)>;
1745
1746 // The same trick applies for 32-bit immediate fields in 64-bit
1747 // instructions.
1748 def : Pat<(add GR64:$src1, 0x0000000080000000),
1749           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1750 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1751           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1752
1753 // r & (2^32-1) ==> movz
1754 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1755           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1756 // r & (2^16-1) ==> movz
1757 def : Pat<(and GR64:$src, 0xffff),
1758           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)))>;
1759 // r & (2^8-1) ==> movz
1760 def : Pat<(and GR64:$src, 0xff),
1761           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)))>;
1762 // r & (2^8-1) ==> movz
1763 def : Pat<(and GR32:$src1, 0xff),
1764            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, x86_subreg_8bit))>,
1765       Requires<[In64BitMode]>;
1766 // r & (2^8-1) ==> movz
1767 def : Pat<(and GR16:$src1, 0xff),
1768            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, x86_subreg_8bit)))>,
1769       Requires<[In64BitMode]>;
1770
1771 // sext_inreg patterns
1772 def : Pat<(sext_inreg GR64:$src, i32),
1773           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1774 def : Pat<(sext_inreg GR64:$src, i16),
1775           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
1776 def : Pat<(sext_inreg GR64:$src, i8),
1777           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit))>;
1778 def : Pat<(sext_inreg GR32:$src, i8),
1779           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit))>,
1780       Requires<[In64BitMode]>;
1781 def : Pat<(sext_inreg GR16:$src, i8),
1782           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)))>,
1783       Requires<[In64BitMode]>;
1784
1785 // trunc patterns
1786 def : Pat<(i32 (trunc GR64:$src)),
1787           (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit)>;
1788 def : Pat<(i16 (trunc GR64:$src)),
1789           (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)>;
1790 def : Pat<(i8 (trunc GR64:$src)),
1791           (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)>;
1792 def : Pat<(i8 (trunc GR32:$src)),
1793           (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit)>,
1794       Requires<[In64BitMode]>;
1795 def : Pat<(i8 (trunc GR16:$src)),
1796           (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)>,
1797       Requires<[In64BitMode]>;
1798
1799 // h-register tricks.
1800 // For now, be conservative on x86-64 and use an h-register extract only if the
1801 // value is immediately zero-extended or stored, which are somewhat common
1802 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1803 // from being allocated in the same instruction as the h register, as there's
1804 // currently no way to describe this requirement to the register allocator.
1805
1806 // h-register extract and zero-extend.
1807 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1808           (SUBREG_TO_REG
1809             (i64 0),
1810             (MOVZX32_NOREXrr8
1811               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1812                               x86_subreg_8bit_hi)),
1813             x86_subreg_32bit)>;
1814 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1815           (MOVZX32_NOREXrr8
1816             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1817                             x86_subreg_8bit_hi))>,
1818       Requires<[In64BitMode]>;
1819 def : Pat<(srl_su GR16:$src, (i8 8)),
1820           (EXTRACT_SUBREG
1821             (MOVZX32_NOREXrr8
1822               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1823                               x86_subreg_8bit_hi)),
1824             x86_subreg_16bit)>,
1825       Requires<[In64BitMode]>;
1826 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1827           (MOVZX32_NOREXrr8
1828             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1829                             x86_subreg_8bit_hi))>,
1830       Requires<[In64BitMode]>;
1831 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1832           (MOVZX32_NOREXrr8
1833             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1834                             x86_subreg_8bit_hi))>,
1835       Requires<[In64BitMode]>;
1836 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1837           (SUBREG_TO_REG
1838             (i64 0),
1839             (MOVZX32_NOREXrr8
1840               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1841                               x86_subreg_8bit_hi)),
1842             x86_subreg_32bit)>;
1843 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1844           (SUBREG_TO_REG
1845             (i64 0),
1846             (MOVZX32_NOREXrr8
1847               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1848                               x86_subreg_8bit_hi)),
1849             x86_subreg_32bit)>;
1850
1851 // h-register extract and store.
1852 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1853           (MOV8mr_NOREX
1854             addr:$dst,
1855             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1856                             x86_subreg_8bit_hi))>;
1857 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1858           (MOV8mr_NOREX
1859             addr:$dst,
1860             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1861                             x86_subreg_8bit_hi))>,
1862       Requires<[In64BitMode]>;
1863 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1864           (MOV8mr_NOREX
1865             addr:$dst,
1866             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1867                             x86_subreg_8bit_hi))>,
1868       Requires<[In64BitMode]>;
1869
1870 // (shl x, 1) ==> (add x, x)
1871 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1872
1873 // (shl x (and y, 63)) ==> (shl x, y)
1874 def : Pat<(shl GR64:$src1, (and CL:$amt, 63)),
1875           (SHL64rCL GR64:$src1)>;
1876 def : Pat<(store (shl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1877           (SHL64mCL addr:$dst)>;
1878
1879 def : Pat<(srl GR64:$src1, (and CL:$amt, 63)),
1880           (SHR64rCL GR64:$src1)>;
1881 def : Pat<(store (srl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1882           (SHR64mCL addr:$dst)>;
1883
1884 def : Pat<(sra GR64:$src1, (and CL:$amt, 63)),
1885           (SAR64rCL GR64:$src1)>;
1886 def : Pat<(store (sra (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1887           (SAR64mCL addr:$dst)>;
1888
1889 // (or (x >> c) | (y << (64 - c))) ==> (shrd64 x, y, c)
1890 def : Pat<(or (srl GR64:$src1, CL:$amt),
1891               (shl GR64:$src2, (sub 64, CL:$amt))),
1892           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1893
1894 def : Pat<(store (or (srl (loadi64 addr:$dst), CL:$amt),
1895                      (shl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1896           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1897
1898 def : Pat<(or (srl GR64:$src1, (i8 (trunc RCX:$amt))),
1899               (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1900           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1901
1902 def : Pat<(store (or (srl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1903                      (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1904                  addr:$dst),
1905           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1906
1907 def : Pat<(shrd GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1908           (SHRD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1909
1910 def : Pat<(store (shrd (loadi64 addr:$dst), (i8 imm:$amt1),
1911                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1912           (SHRD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1913
1914 // (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
1915 def : Pat<(or (shl GR64:$src1, CL:$amt),
1916               (srl GR64:$src2, (sub 64, CL:$amt))),
1917           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1918
1919 def : Pat<(store (or (shl (loadi64 addr:$dst), CL:$amt),
1920                      (srl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1921           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1922
1923 def : Pat<(or (shl GR64:$src1, (i8 (trunc RCX:$amt))),
1924               (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1925           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1926
1927 def : Pat<(store (or (shl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1928                      (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1929                  addr:$dst),
1930           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1931
1932 def : Pat<(shld GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1933           (SHLD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1934
1935 def : Pat<(store (shld (loadi64 addr:$dst), (i8 imm:$amt1),
1936                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1937           (SHLD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1938
1939 // X86 specific add which produces a flag.
1940 def : Pat<(addc GR64:$src1, GR64:$src2),
1941           (ADD64rr GR64:$src1, GR64:$src2)>;
1942 def : Pat<(addc GR64:$src1, (load addr:$src2)),
1943           (ADD64rm GR64:$src1, addr:$src2)>;
1944 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
1945           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1946 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
1947           (ADD64ri32 GR64:$src1, imm:$src2)>;
1948
1949 def : Pat<(subc GR64:$src1, GR64:$src2),
1950           (SUB64rr GR64:$src1, GR64:$src2)>;
1951 def : Pat<(subc GR64:$src1, (load addr:$src2)),
1952           (SUB64rm GR64:$src1, addr:$src2)>;
1953 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
1954           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1955 def : Pat<(subc GR64:$src1, imm:$src2),
1956           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1957
1958 //===----------------------------------------------------------------------===//
1959 // EFLAGS-defining Patterns
1960 //===----------------------------------------------------------------------===//
1961
1962 // Register-Register Addition with EFLAGS result
1963 def : Pat<(parallel (X86add_flag GR64:$src1, GR64:$src2),
1964                     (implicit EFLAGS)),
1965           (ADD64rr GR64:$src1, GR64:$src2)>;
1966
1967 // Register-Integer Addition with EFLAGS result
1968 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt8:$src2),
1969                     (implicit EFLAGS)),
1970           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1971 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt32:$src2),
1972                     (implicit EFLAGS)),
1973           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1974
1975 // Register-Memory Addition with EFLAGS result
1976 def : Pat<(parallel (X86add_flag GR64:$src1, (loadi64 addr:$src2)),
1977                     (implicit EFLAGS)),
1978           (ADD64rm GR64:$src1, addr:$src2)>;
1979
1980 // Memory-Register Addition with EFLAGS result
1981 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), GR64:$src2),
1982                            addr:$dst),
1983                     (implicit EFLAGS)),
1984           (ADD64mr addr:$dst, GR64:$src2)>;
1985 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1986                            addr:$dst),
1987                     (implicit EFLAGS)),
1988           (ADD64mi8 addr:$dst, i64immSExt8:$src2)>;
1989 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1990                            addr:$dst),
1991                     (implicit EFLAGS)),
1992           (ADD64mi32 addr:$dst, i64immSExt32:$src2)>;
1993
1994 // Register-Register Subtraction with EFLAGS result
1995 def : Pat<(parallel (X86sub_flag GR64:$src1, GR64:$src2),
1996                     (implicit EFLAGS)),
1997           (SUB64rr GR64:$src1, GR64:$src2)>;
1998
1999 // Register-Memory Subtraction with EFLAGS result
2000 def : Pat<(parallel (X86sub_flag GR64:$src1, (loadi64 addr:$src2)),
2001                     (implicit EFLAGS)),
2002           (SUB64rm GR64:$src1, addr:$src2)>;
2003
2004 // Register-Integer Subtraction with EFLAGS result
2005 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt8:$src2),
2006                     (implicit EFLAGS)),
2007           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
2008 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt32:$src2),
2009                     (implicit EFLAGS)),
2010           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
2011
2012 // Memory-Register Subtraction with EFLAGS result
2013 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), GR64:$src2),
2014                            addr:$dst),
2015                     (implicit EFLAGS)),
2016           (SUB64mr addr:$dst, GR64:$src2)>;
2017
2018 // Memory-Integer Subtraction with EFLAGS result
2019 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt8:$src2),
2020                            addr:$dst),
2021                     (implicit EFLAGS)),
2022           (SUB64mi8 addr:$dst, i64immSExt8:$src2)>;
2023 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt32:$src2),
2024                            addr:$dst),
2025                     (implicit EFLAGS)),
2026           (SUB64mi32 addr:$dst, i64immSExt32:$src2)>;
2027
2028 // Register-Register Signed Integer Multiplication with EFLAGS result
2029 def : Pat<(parallel (X86smul_flag GR64:$src1, GR64:$src2),
2030                     (implicit EFLAGS)),
2031           (IMUL64rr GR64:$src1, GR64:$src2)>;
2032
2033 // Register-Memory Signed Integer Multiplication with EFLAGS result
2034 def : Pat<(parallel (X86smul_flag GR64:$src1, (loadi64 addr:$src2)),
2035                     (implicit EFLAGS)),
2036           (IMUL64rm GR64:$src1, addr:$src2)>;
2037
2038 // Register-Integer Signed Integer Multiplication with EFLAGS result
2039 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt8:$src2),
2040                     (implicit EFLAGS)),
2041           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
2042 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt32:$src2),
2043                     (implicit EFLAGS)),
2044           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
2045
2046 // Memory-Integer Signed Integer Multiplication with EFLAGS result
2047 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt8:$src2),
2048                     (implicit EFLAGS)),
2049           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
2050 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt32:$src2),
2051                     (implicit EFLAGS)),
2052           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
2053
2054 // INC and DEC with EFLAGS result. Note that these do not set CF.
2055 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
2056           (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
2057 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
2058                     (implicit EFLAGS)),
2059           (INC64_16m addr:$dst)>, Requires<[In64BitMode]>;
2060 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
2061           (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
2062 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
2063                     (implicit EFLAGS)),
2064           (DEC64_16m addr:$dst)>, Requires<[In64BitMode]>;
2065
2066 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
2067           (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
2068 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
2069                     (implicit EFLAGS)),
2070           (INC64_32m addr:$dst)>, Requires<[In64BitMode]>;
2071 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
2072           (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
2073 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
2074                     (implicit EFLAGS)),
2075           (DEC64_32m addr:$dst)>, Requires<[In64BitMode]>;
2076
2077 def : Pat<(parallel (X86inc_flag GR64:$src), (implicit EFLAGS)),
2078           (INC64r GR64:$src)>;
2079 def : Pat<(parallel (store (i64 (X86inc_flag (loadi64 addr:$dst))), addr:$dst),
2080                     (implicit EFLAGS)),
2081           (INC64m addr:$dst)>;
2082 def : Pat<(parallel (X86dec_flag GR64:$src), (implicit EFLAGS)),
2083           (DEC64r GR64:$src)>;
2084 def : Pat<(parallel (store (i64 (X86dec_flag (loadi64 addr:$dst))), addr:$dst),
2085                     (implicit EFLAGS)),
2086           (DEC64m addr:$dst)>;
2087
2088 // Register-Register Logical Or with EFLAGS result
2089 def : Pat<(parallel (X86or_flag GR64:$src1, GR64:$src2),
2090                     (implicit EFLAGS)),
2091           (OR64rr GR64:$src1, GR64:$src2)>;
2092
2093 // Register-Integer Logical Or with EFLAGS result
2094 def : Pat<(parallel (X86or_flag GR64:$src1, i64immSExt8:$src2),
2095                     (implicit EFLAGS)),
2096           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
2097 def : Pat<(parallel (X86or_flag GR64:$src1, i64immSExt32:$src2),
2098                     (implicit EFLAGS)),
2099           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
2100
2101 // Register-Memory Logical Or with EFLAGS result
2102 def : Pat<(parallel (X86or_flag GR64:$src1, (loadi64 addr:$src2)),
2103                     (implicit EFLAGS)),
2104           (OR64rm GR64:$src1, addr:$src2)>;
2105
2106 // Memory-Register Logical Or with EFLAGS result
2107 def : Pat<(parallel (store (X86or_flag (loadi64 addr:$dst), GR64:$src2),
2108                            addr:$dst),
2109                     (implicit EFLAGS)),
2110           (OR64mr addr:$dst, GR64:$src2)>;
2111 def : Pat<(parallel (store (X86or_flag (loadi64 addr:$dst), i64immSExt8:$src2),
2112                            addr:$dst),
2113                     (implicit EFLAGS)),
2114           (OR64mi8 addr:$dst, i64immSExt8:$src2)>;
2115 def : Pat<(parallel (store (X86or_flag (loadi64 addr:$dst), i64immSExt32:$src2),
2116                            addr:$dst),
2117                     (implicit EFLAGS)),
2118           (OR64mi32 addr:$dst, i64immSExt32:$src2)>;
2119
2120 // Register-Register Logical XOr with EFLAGS result
2121 def : Pat<(parallel (X86xor_flag GR64:$src1, GR64:$src2),
2122                     (implicit EFLAGS)),
2123           (XOR64rr GR64:$src1, GR64:$src2)>;
2124
2125 // Register-Integer Logical XOr with EFLAGS result
2126 def : Pat<(parallel (X86xor_flag GR64:$src1, i64immSExt8:$src2),
2127                     (implicit EFLAGS)),
2128           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
2129 def : Pat<(parallel (X86xor_flag GR64:$src1, i64immSExt32:$src2),
2130                     (implicit EFLAGS)),
2131           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
2132
2133 // Register-Memory Logical XOr with EFLAGS result
2134 def : Pat<(parallel (X86xor_flag GR64:$src1, (loadi64 addr:$src2)),
2135                     (implicit EFLAGS)),
2136           (XOR64rm GR64:$src1, addr:$src2)>;
2137
2138 // Memory-Register Logical XOr with EFLAGS result
2139 def : Pat<(parallel (store (X86xor_flag (loadi64 addr:$dst), GR64:$src2),
2140                            addr:$dst),
2141                     (implicit EFLAGS)),
2142           (XOR64mr addr:$dst, GR64:$src2)>;
2143 def : Pat<(parallel (store (X86xor_flag (loadi64 addr:$dst), i64immSExt8:$src2),
2144                            addr:$dst),
2145                     (implicit EFLAGS)),
2146           (XOR64mi8 addr:$dst, i64immSExt8:$src2)>;
2147 def : Pat<(parallel (store (X86xor_flag (loadi64 addr:$dst), i64immSExt32:$src2),
2148                            addr:$dst),
2149                     (implicit EFLAGS)),
2150           (XOR64mi32 addr:$dst, i64immSExt32:$src2)>;
2151
2152 // Register-Register Logical And with EFLAGS result
2153 def : Pat<(parallel (X86and_flag GR64:$src1, GR64:$src2),
2154                     (implicit EFLAGS)),
2155           (AND64rr GR64:$src1, GR64:$src2)>;
2156
2157 // Register-Integer Logical And with EFLAGS result
2158 def : Pat<(parallel (X86and_flag GR64:$src1, i64immSExt8:$src2),
2159                     (implicit EFLAGS)),
2160           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
2161 def : Pat<(parallel (X86and_flag GR64:$src1, i64immSExt32:$src2),
2162                     (implicit EFLAGS)),
2163           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
2164
2165 // Register-Memory Logical And with EFLAGS result
2166 def : Pat<(parallel (X86and_flag GR64:$src1, (loadi64 addr:$src2)),
2167                     (implicit EFLAGS)),
2168           (AND64rm GR64:$src1, addr:$src2)>;
2169
2170 // Memory-Register Logical And with EFLAGS result
2171 def : Pat<(parallel (store (X86and_flag (loadi64 addr:$dst), GR64:$src2),
2172                            addr:$dst),
2173                     (implicit EFLAGS)),
2174           (AND64mr addr:$dst, GR64:$src2)>;
2175 def : Pat<(parallel (store (X86and_flag (loadi64 addr:$dst), i64immSExt8:$src2),
2176                            addr:$dst),
2177                     (implicit EFLAGS)),
2178           (AND64mi8 addr:$dst, i64immSExt8:$src2)>;
2179 def : Pat<(parallel (store (X86and_flag (loadi64 addr:$dst), i64immSExt32:$src2),
2180                            addr:$dst),
2181                     (implicit EFLAGS)),
2182           (AND64mi32 addr:$dst, i64immSExt32:$src2)>;
2183
2184 //===----------------------------------------------------------------------===//
2185 // X86-64 SSE Instructions
2186 //===----------------------------------------------------------------------===//
2187
2188 // Move instructions...
2189
2190 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2191                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2192                         [(set VR128:$dst,
2193                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2194 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2195                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2196                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2197                                            (iPTR 0)))]>;
2198
2199 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2200                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2201                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2202 def MOV64toSDrm : RPDI<0x6E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2203                        "movq\t{$src, $dst|$dst, $src}",
2204                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2205
2206 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2207                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2208                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2209 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2210                         "movq\t{$src, $dst|$dst, $src}",
2211                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2212
2213 //===----------------------------------------------------------------------===//
2214 // X86-64 SSE4.1 Instructions
2215 //===----------------------------------------------------------------------===//
2216
2217 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
2218 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
2219   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
2220                  (ins VR128:$src1, i32i8imm:$src2),
2221                  !strconcat(OpcodeStr,
2222                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2223                  [(set GR64:$dst,
2224                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
2225   def mr : SS4AIi8<opc, MRMDestMem, (outs),
2226                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
2227                  !strconcat(OpcodeStr,
2228                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2229                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
2230                           addr:$dst)]>, OpSize, REX_W;
2231 }
2232
2233 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
2234
2235 let isTwoAddress = 1 in {
2236   multiclass SS41I_insert64<bits<8> opc, string OpcodeStr> {
2237     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
2238                    (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2239                    !strconcat(OpcodeStr,
2240                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2241                    [(set VR128:$dst,
2242                      (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
2243                    OpSize, REX_W;
2244     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
2245                    (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
2246                    !strconcat(OpcodeStr,
2247                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2248                    [(set VR128:$dst,
2249                      (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
2250                                        imm:$src3)))]>, OpSize, REX_W;
2251   }
2252 }
2253
2254 defm PINSRQ      : SS41I_insert64<0x22, "pinsrq">;
2255
2256 // -disable-16bit support.
2257 def : Pat<(truncstorei16 (i64 imm:$src), addr:$dst),
2258           (MOV16mi addr:$dst, imm:$src)>;
2259 def : Pat<(truncstorei16 GR64:$src, addr:$dst),
2260           (MOV16mr addr:$dst, (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
2261 def : Pat<(i64 (sextloadi16 addr:$dst)),
2262           (MOVSX64rm16 addr:$dst)>;
2263 def : Pat<(i64 (zextloadi16 addr:$dst)),
2264           (MOVZX64rm16 addr:$dst)>;
2265 def : Pat<(i64 (extloadi16 addr:$dst)),
2266           (MOVZX64rm16 addr:$dst)>;