lib/Target/X86/X86Instr64bit.td

   1 //====- X86Instr64bit.td - Describe X86-64 Instructions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86-64 instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // Operand Definitions.
  18 //
  19
  20 // 64-bits but only 32 bits are significant.
  21 def i64i32imm  : Operand<i64>;
  22
  23 // 64-bits but only 32 bits are significant, and those bits are treated as being
  24 // pc relative.
  25 def i64i32imm_pcrel : Operand<i64> {
  26   let PrintMethod = "print_pcrel_imm";
  27 }
  28
  29
  30 // 64-bits but only 8 bits are significant.
  31 def i64i8imm   : Operand<i64> {
  32   let ParserMatchClass = ImmSExt8AsmOperand;
  33 }
  34
  35 def lea64mem : Operand<i64> {
  36   let PrintMethod = "printlea64mem";
  37   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm);
  38   let ParserMatchClass = X86MemAsmOperand;
  39 }
  40
  41 def lea64_32mem : Operand<i32> {
  42   let PrintMethod = "printlea64_32mem";
  43   let AsmOperandLowerMethod = "lower_lea64_32mem";
  44   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm);
  45   let ParserMatchClass = X86MemAsmOperand;
  46 }
  47
  48 //===----------------------------------------------------------------------===//
  49 // Complex Pattern Definitions.
  50 //
  51 def lea64addr : ComplexPattern<i64, 4, "SelectLEAAddr",
  52                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
  53                          X86WrapperRIP], []>;
  54
  55 def tls64addr : ComplexPattern<i64, 4, "SelectTLSADDRAddr",
  56                                [tglobaltlsaddr], []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Pattern fragments.
  60 //
  61
  62 def i64immSExt8  : PatLeaf<(i64 imm), [{
  63   // i64immSExt8 predicate - True if the 64-bit immediate fits in a 8-bit
  64   // sign extended field.
  65   return (int64_t)N->getZExtValue() == (int8_t)N->getZExtValue();
  66 }]>;
  67
  68 def i64immSExt32  : PatLeaf<(i64 imm), [{
  69   // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  70   // sign extended field.
  71   return (int64_t)N->getZExtValue() == (int32_t)N->getZExtValue();
  72 }]>;
  73
  74 def i64immZExt32  : PatLeaf<(i64 imm), [{
  75   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  76   // unsignedsign extended field.
  77   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
  78 }]>;
  79
  80 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
  81 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
  82 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
  83
  84 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
  85 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
  86 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
  87 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
  88
  89 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
  90 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
  91 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
  92 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction list...
  96 //
  97
  98 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  99 // a stack adjustment and the codegen must know that they may modify the stack
 100 // pointer before prolog-epilog rewriting occurs.
 101 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 102 // sub / add which can clobber EFLAGS.
 103 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
 104 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 105                            "#ADJCALLSTACKDOWN",
 106                            [(X86callseq_start timm:$amt)]>,
 107                           Requires<[In64BitMode]>;
 108 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 109                            "#ADJCALLSTACKUP",
 110                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 111                           Requires<[In64BitMode]>;
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 //  Call Instructions...
 116 //
 117 let isCall = 1 in
 118   // All calls clobber the non-callee saved registers. RSP is marked as
 119   // a use to prevent stack-pointer assignments that appear immediately
 120   // before calls from potentially appearing dead. Uses for argument
 121   // registers are added manually.
 122   let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 123               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 124               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 125               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 126               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 127       Uses = [RSP] in {
 128
 129     // NOTE: this pattern doesn't match "X86call imm", because we do not know
 130     // that the offset between an arbitrary immediate and the call will fit in
 131     // the 32-bit pcrel field that we have.
 132     def CALL64pcrel32 : Ii32<0xE8, RawFrm,
 133                           (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 134                           "call\t$dst", []>,
 135                         Requires<[In64BitMode, NotWin64]>;
 136     def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 137                           "call\t{*}$dst", [(X86call GR64:$dst)]>,
 138                         Requires<[NotWin64]>;
 139     def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 140                           "call\t{*}$dst", [(X86call (loadi64 addr:$dst))]>,
 141                         Requires<[NotWin64]>;
 142
 143     def FARCALL64   : RI<0xFF, MRM3m, (outs), (ins opaque80mem:$dst),
 144                          "lcall{q}\t{*}$dst", []>;
 145   }
 146
 147   // FIXME: We need to teach codegen about single list of call-clobbered registers.
 148 let isCall = 1 in
 149   // All calls clobber the non-callee saved registers. RSP is marked as
 150   // a use to prevent stack-pointer assignments that appear immediately
 151   // before calls from potentially appearing dead. Uses for argument
 152   // registers are added manually.
 153   let Defs = [RAX, RCX, RDX, R8, R9, R10, R11,
 154               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 155               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 156               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, EFLAGS],
 157       Uses = [RSP] in {
 158     def WINCALL64pcrel32 : I<0xE8, RawFrm,
 159                              (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 160                              "call\t$dst", []>,
 161                            Requires<[IsWin64]>;
 162     def WINCALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 163                              "call\t{*}$dst",
 164                              [(X86call GR64:$dst)]>, Requires<[IsWin64]>;
 165     def WINCALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 166                              "call\t{*}$dst",
 167                              [(X86call (loadi64 addr:$dst))]>, Requires<[IsWin64]>;
 168   }
 169
 170
 171 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 172 def TCRETURNdi64 : I<0, Pseudo, (outs), (ins i64imm:$dst, i32imm:$offset,
 173                                          variable_ops),
 174                  "#TC_RETURN $dst $offset",
 175                  []>;
 176
 177 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 178 def TCRETURNri64 : I<0, Pseudo, (outs), (ins GR64:$dst, i32imm:$offset,
 179                                          variable_ops),
 180                  "#TC_RETURN $dst $offset",
 181                  []>;
 182
 183
 184 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 185   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins GR64:$dst),
 186                    "jmp{q}\t{*}$dst  # TAILCALL",
 187                    []>;
 188
 189 // Branches
 190 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 191   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 192                      [(brind GR64:$dst)]>;
 193   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 194                      [(brind (loadi64 addr:$dst))]>;
 195   def FARJMP64   : RI<0xFF, MRM5m, (outs), (ins opaque80mem:$dst),
 196                       "ljmp{q}\t{*}$dst", []>;
 197 }
 198
 199 //===----------------------------------------------------------------------===//
 200 // EH Pseudo Instructions
 201 //
 202 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 203     hasCtrlDep = 1 in {
 204 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 205                      "ret\t#eh_return, addr: $addr",
 206                      [(X86ehret GR64:$addr)]>;
 207
 208 }
 209
 210 //===----------------------------------------------------------------------===//
 211 //  Miscellaneous Instructions...
 212 //
 213 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 214 def LEAVE64  : I<0xC9, RawFrm,
 215                  (outs), (ins), "leave", []>;
 216 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 217 let mayLoad = 1 in {
 218 def POP64r   : I<0x58, AddRegFrm,
 219                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 220 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 221 def POP64rmm: I<0x8F, MRM0m, (outs i64mem:$dst), (ins), "pop{q}\t$dst", []>;
 222 }
 223 let mayStore = 1 in {
 224 def PUSH64r  : I<0x50, AddRegFrm,
 225                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 226 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 227 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", []>;
 228 }
 229 }
 230
 231 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 232 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 233                      "push{q}\t$imm", []>;
 234 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 235                       "push{q}\t$imm", []>;
 236 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 237                       "push{q}\t$imm", []>;
 238 }
 239
 240 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1 in
 241 def POPFQ    : I<0x9D, RawFrm, (outs), (ins), "popf", []>, REX_W;
 242 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1 in
 243 def PUSHFQ   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 244
 245 def LEA64_32r : I<0x8D, MRMSrcMem,
 246                   (outs GR32:$dst), (ins lea64_32mem:$src),
 247                   "lea{l}\t{$src|$dst}, {$dst|$src}",
 248                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
 249
 250 let isReMaterializable = 1 in
 251 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins lea64mem:$src),
 252                   "lea{q}\t{$src|$dst}, {$dst|$src}",
 253                   [(set GR64:$dst, lea64addr:$src)]>;
 254
 255 let isTwoAddress = 1 in
 256 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 257                   "bswap{q}\t$dst",
 258                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 259
 260 // Bit scan instructions.
 261 let Defs = [EFLAGS] in {
 262 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 263                   "bsf{q}\t{$src, $dst|$dst, $src}",
 264                   [(set GR64:$dst, (X86bsf GR64:$src)), (implicit EFLAGS)]>, TB;
 265 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 266                   "bsf{q}\t{$src, $dst|$dst, $src}",
 267                   [(set GR64:$dst, (X86bsf (loadi64 addr:$src))),
 268                    (implicit EFLAGS)]>, TB;
 269
 270 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 271                   "bsr{q}\t{$src, $dst|$dst, $src}",
 272                   [(set GR64:$dst, (X86bsr GR64:$src)), (implicit EFLAGS)]>, TB;
 273 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 274                   "bsr{q}\t{$src, $dst|$dst, $src}",
 275                   [(set GR64:$dst, (X86bsr (loadi64 addr:$src))),
 276                    (implicit EFLAGS)]>, TB;
 277 } // Defs = [EFLAGS]
 278
 279 // Repeat string ops
 280 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI] in
 281 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 282                    [(X86rep_movs i64)]>, REP;
 283 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI] in
 284 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 285                    [(X86rep_stos i64)]>, REP;
 286
 287 // Fast system-call instructions
 288 def SYSEXIT64 : RI<0x35, RawFrm,
 289                    (outs), (ins), "sysexit", []>, TB;
 290
 291 //===----------------------------------------------------------------------===//
 292 //  Move Instructions...
 293 //
 294
 295 let neverHasSideEffects = 1 in
 296 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 297                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 298
 299 let isReMaterializable = 1, isAsCheapAsAMove = 1  in {
 300 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 301                     "movabs{q}\t{$src, $dst|$dst, $src}",
 302                     [(set GR64:$dst, imm:$src)]>;
 303 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 304                       "mov{q}\t{$src, $dst|$dst, $src}",
 305                       [(set GR64:$dst, i64immSExt32:$src)]>;
 306 }
 307
 308 let canFoldAsLoad = 1 in
 309 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 310                  "mov{q}\t{$src, $dst|$dst, $src}",
 311                  [(set GR64:$dst, (load addr:$src))]>;
 312
 313 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 314                  "mov{q}\t{$src, $dst|$dst, $src}",
 315                  [(store GR64:$src, addr:$dst)]>;
 316 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 317                       "mov{q}\t{$src, $dst|$dst, $src}",
 318                       [(store i64immSExt32:$src, addr:$dst)]>;
 319
 320 // Sign/Zero extenders
 321
 322 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 323 // operand, which makes it a rare instruction with an 8-bit register
 324 // operand that can never access an h register. If support for h registers
 325 // were generalized, this would require a special register class.
 326 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 327                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 328                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 329 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 330                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 331                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 332 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 333                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 334                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 335 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 336                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 337                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 338 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 339                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 340                     [(set GR64:$dst, (sext GR32:$src))]>;
 341 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 342                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 343                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 344
 345 // Use movzbl instead of movzbq when the destination is a register; it's
 346 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 347 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 348                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 349                    [(set GR64:$dst, (zext GR8:$src))]>, TB;
 350 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 351                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 352                    [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 353 // Use movzwl instead of movzwq when the destination is a register; it's
 354 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 355 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 356                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 357                    [(set GR64:$dst, (zext GR16:$src))]>, TB;
 358 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 359                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 360                    [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 361
 362 // There's no movzlq instruction, but movl can be used for this purpose, using
 363 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 364 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 365 // zero-extension, however this isn't possible when the 32-bit value is
 366 // defined by a truncate or is copied from something where the high bits aren't
 367 // necessarily all zero. In such cases, we fall back to these explicit zext
 368 // instructions.
 369 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 370                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 371                     [(set GR64:$dst, (zext GR32:$src))]>;
 372 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 373                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 374                     [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 375
 376 // Any instruction that defines a 32-bit result leaves the high half of the
 377 // register. Truncate can be lowered to EXTRACT_SUBREG, and CopyFromReg may
 378 // be copying from a truncate, but any other 32-bit operation will zero-extend
 379 // up to 64 bits.
 380 def def32 : PatLeaf<(i32 GR32:$src), [{
 381   return N->getOpcode() != ISD::TRUNCATE &&
 382          N->getOpcode() != TargetInstrInfo::EXTRACT_SUBREG &&
 383          N->getOpcode() != ISD::CopyFromReg;
 384 }]>;
 385
 386 // In the case of a 32-bit def that is known to implicitly zero-extend,
 387 // we can use a SUBREG_TO_REG.
 388 def : Pat<(i64 (zext def32:$src)),
 389           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
 390
 391 let neverHasSideEffects = 1 in {
 392   let Defs = [RAX], Uses = [EAX] in
 393   def CDQE : RI<0x98, RawFrm, (outs), (ins),
 394                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
 395
 396   let Defs = [RAX,RDX], Uses = [RAX] in
 397   def CQO  : RI<0x99, RawFrm, (outs), (ins),
 398                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
 399 }
 400
 401 //===----------------------------------------------------------------------===//
 402 //  Arithmetic Instructions...
 403 //
 404
 405 let Defs = [EFLAGS] in {
 406
 407 def ADD64i32 : RI<0x05, RawFrm, (outs), (ins i32imm:$src),
 408                   "add{q}\t{$src, %rax|%rax, $src}", []>;
 409
 410 let isTwoAddress = 1 in {
 411 let isConvertibleToThreeAddress = 1 in {
 412 let isCommutable = 1 in
 413 // Register-Register Addition
 414 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 415                     "add{q}\t{$src2, $dst|$dst, $src2}",
 416                     [(set GR64:$dst, (add GR64:$src1, GR64:$src2)),
 417                      (implicit EFLAGS)]>;
 418
 419 // Register-Integer Addition
 420 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 421                      "add{q}\t{$src2, $dst|$dst, $src2}",
 422                      [(set GR64:$dst, (add GR64:$src1, i64immSExt8:$src2)),
 423                       (implicit EFLAGS)]>;
 424 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 425                       "add{q}\t{$src2, $dst|$dst, $src2}",
 426                       [(set GR64:$dst, (add GR64:$src1, i64immSExt32:$src2)),
 427                        (implicit EFLAGS)]>;
 428 } // isConvertibleToThreeAddress
 429
 430 // Register-Memory Addition
 431 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 432                      "add{q}\t{$src2, $dst|$dst, $src2}",
 433                      [(set GR64:$dst, (add GR64:$src1, (load addr:$src2))),
 434                       (implicit EFLAGS)]>;
 435 } // isTwoAddress
 436
 437 // Memory-Register Addition
 438 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 439                   "add{q}\t{$src2, $dst|$dst, $src2}",
 440                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 441                    (implicit EFLAGS)]>;
 442 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 443                     "add{q}\t{$src2, $dst|$dst, $src2}",
 444                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 445                  (implicit EFLAGS)]>;
 446 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 447                       "add{q}\t{$src2, $dst|$dst, $src2}",
 448                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 449                 (implicit EFLAGS)]>;
 450
 451 let Uses = [EFLAGS] in {
 452 let isTwoAddress = 1 in {
 453 let isCommutable = 1 in
 454 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 455                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 456                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 457
 458 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 459                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 460                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 461
 462 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 463                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 464                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 465 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 466                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 467                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 468 } // isTwoAddress
 469
 470 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 471                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 472                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 473 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 474                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 475                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 476 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 477                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 478                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 479 } // Uses = [EFLAGS]
 480
 481 let isTwoAddress = 1 in {
 482 // Register-Register Subtraction
 483 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 484                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 485                   [(set GR64:$dst, (sub GR64:$src1, GR64:$src2)),
 486                    (implicit EFLAGS)]>;
 487
 488 // Register-Memory Subtraction
 489 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 490                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 491                   [(set GR64:$dst, (sub GR64:$src1, (load addr:$src2))),
 492                    (implicit EFLAGS)]>;
 493
 494 // Register-Integer Subtraction
 495 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
 496                                  (ins GR64:$src1, i64i8imm:$src2),
 497                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 498                     [(set GR64:$dst, (sub GR64:$src1, i64immSExt8:$src2)),
 499                      (implicit EFLAGS)]>;
 500 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
 501                                    (ins GR64:$src1, i64i32imm:$src2),
 502                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 503                       [(set GR64:$dst, (sub GR64:$src1, i64immSExt32:$src2)),
 504                        (implicit EFLAGS)]>;
 505 } // isTwoAddress
 506
 507 // Memory-Register Subtraction
 508 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 509                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 510                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
 511                    (implicit EFLAGS)]>;
 512
 513 // Memory-Integer Subtraction
 514 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 515                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 516                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
 517                             addr:$dst),
 518                      (implicit EFLAGS)]>;
 519 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 520                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 521                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
 522                               addr:$dst),
 523                        (implicit EFLAGS)]>;
 524
 525 let Uses = [EFLAGS] in {
 526 let isTwoAddress = 1 in {
 527 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 528                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 529                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 530
 531 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 532                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 533                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
 534
 535 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 536                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 537                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
 538 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 539                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 540                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
 541 } // isTwoAddress
 542
 543 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 544                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 545                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 546 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 547                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 548                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 549 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 550                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 551               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 552 } // Uses = [EFLAGS]
 553 } // Defs = [EFLAGS]
 554
 555 // Unsigned multiplication
 556 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in {
 557 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
 558                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 559 let mayLoad = 1 in
 560 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
 561                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 562
 563 // Signed multiplication
 564 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src),
 565                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 566 let mayLoad = 1 in
 567 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 568                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 569 }
 570
 571 let Defs = [EFLAGS] in {
 572 let isTwoAddress = 1 in {
 573 let isCommutable = 1 in
 574 // Register-Register Signed Integer Multiplication
 575 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 576                                    (ins GR64:$src1, GR64:$src2),
 577                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 578                   [(set GR64:$dst, (mul GR64:$src1, GR64:$src2)),
 579                    (implicit EFLAGS)]>, TB;
 580
 581 // Register-Memory Signed Integer Multiplication
 582 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 583                                    (ins GR64:$src1, i64mem:$src2),
 584                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 585                   [(set GR64:$dst, (mul GR64:$src1, (load addr:$src2))),
 586                    (implicit EFLAGS)]>, TB;
 587 } // isTwoAddress
 588
 589 // Suprisingly enough, these are not two address instructions!
 590
 591 // Register-Integer Signed Integer Multiplication
 592 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 593                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 594                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 595                       [(set GR64:$dst, (mul GR64:$src1, i64immSExt8:$src2)),
 596                        (implicit EFLAGS)]>;
 597 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 598                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 599                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 600                        [(set GR64:$dst, (mul GR64:$src1, i64immSExt32:$src2)),
 601                         (implicit EFLAGS)]>;
 602
 603 // Memory-Integer Signed Integer Multiplication
 604 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 605                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 606                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 607                       [(set GR64:$dst, (mul (load addr:$src1),
 608                                             i64immSExt8:$src2)),
 609                        (implicit EFLAGS)]>;
 610 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 611                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 612                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 613                         [(set GR64:$dst, (mul (load addr:$src1),
 614                                               i64immSExt32:$src2)),
 615                          (implicit EFLAGS)]>;
 616 } // Defs = [EFLAGS]
 617
 618 // Unsigned division / remainder
 619 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in {
 620 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 621                 "div{q}\t$src", []>;
 622 // Signed division / remainder
 623 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 624                 "idiv{q}\t$src", []>;
 625 let mayLoad = 1 in {
 626 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 627                 "div{q}\t$src", []>;
 628 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 629                 "idiv{q}\t$src", []>;
 630 }
 631 }
 632
 633 // Unary instructions
 634 let Defs = [EFLAGS], CodeSize = 2 in {
 635 let isTwoAddress = 1 in
 636 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src), "neg{q}\t$dst",
 637                 [(set GR64:$dst, (ineg GR64:$src)),
 638                  (implicit EFLAGS)]>;
 639 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 640                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 641                  (implicit EFLAGS)]>;
 642
 643 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 644 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src), "inc{q}\t$dst",
 645                 [(set GR64:$dst, (add GR64:$src, 1)),
 646                  (implicit EFLAGS)]>;
 647 def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 648                 [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 649                  (implicit EFLAGS)]>;
 650
 651 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 652 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src), "dec{q}\t$dst",
 653                 [(set GR64:$dst, (add GR64:$src, -1)),
 654                  (implicit EFLAGS)]>;
 655 def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 656                 [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 657                  (implicit EFLAGS)]>;
 658
 659 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 660 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in {
 661 // Can transform into LEA.
 662 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
 663                   [(set GR16:$dst, (add GR16:$src, 1)),
 664                    (implicit EFLAGS)]>,
 665                 OpSize, Requires<[In64BitMode]>;
 666 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
 667                   [(set GR32:$dst, (add GR32:$src, 1)),
 668                    (implicit EFLAGS)]>,
 669                 Requires<[In64BitMode]>;
 670 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
 671                   [(set GR16:$dst, (add GR16:$src, -1)),
 672                    (implicit EFLAGS)]>,
 673                 OpSize, Requires<[In64BitMode]>;
 674 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
 675                   [(set GR32:$dst, (add GR32:$src, -1)),
 676                    (implicit EFLAGS)]>,
 677                 Requires<[In64BitMode]>;
 678 } // isConvertibleToThreeAddress
 679
 680 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 681 // how to unfold them.
 682 let isTwoAddress = 0, CodeSize = 2 in {
 683   def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 684                     [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 685                      (implicit EFLAGS)]>,
 686                   OpSize, Requires<[In64BitMode]>;
 687   def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 688                     [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 689                      (implicit EFLAGS)]>,
 690                   Requires<[In64BitMode]>;
 691   def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 692                     [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 693                      (implicit EFLAGS)]>,
 694                   OpSize, Requires<[In64BitMode]>;
 695   def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 696                     [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 697                      (implicit EFLAGS)]>,
 698                   Requires<[In64BitMode]>;
 699 }
 700 } // Defs = [EFLAGS], CodeSize
 701
 702
 703 let Defs = [EFLAGS] in {
 704 // Shift instructions
 705 let isTwoAddress = 1 in {
 706 let Uses = [CL] in
 707 def SHL64rCL : RI<0xD3, MRM4r, (outs GR64:$dst), (ins GR64:$src),
 708                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 709                   [(set GR64:$dst, (shl GR64:$src, CL))]>;
 710 let isConvertibleToThreeAddress = 1 in   // Can transform into LEA.
 711 def SHL64ri  : RIi8<0xC1, MRM4r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 712                     "shl{q}\t{$src2, $dst|$dst, $src2}",
 713                     [(set GR64:$dst, (shl GR64:$src1, (i8 imm:$src2)))]>;
 714 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
 715 // cheaper.
 716 } // isTwoAddress
 717
 718 let Uses = [CL] in
 719 def SHL64mCL : RI<0xD3, MRM4m, (outs), (ins i64mem:$dst),
 720                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 721                   [(store (shl (loadi64 addr:$dst), CL), addr:$dst)]>;
 722 def SHL64mi : RIi8<0xC1, MRM4m, (outs), (ins i64mem:$dst, i8imm:$src),
 723                   "shl{q}\t{$src, $dst|$dst, $src}",
 724                  [(store (shl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 725 def SHL64m1 : RI<0xD1, MRM4m, (outs), (ins i64mem:$dst),
 726                   "shl{q}\t$dst",
 727                  [(store (shl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 728
 729 let isTwoAddress = 1 in {
 730 let Uses = [CL] in
 731 def SHR64rCL : RI<0xD3, MRM5r, (outs GR64:$dst), (ins GR64:$src),
 732                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 733                   [(set GR64:$dst, (srl GR64:$src, CL))]>;
 734 def SHR64ri : RIi8<0xC1, MRM5r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 735                   "shr{q}\t{$src2, $dst|$dst, $src2}",
 736                   [(set GR64:$dst, (srl GR64:$src1, (i8 imm:$src2)))]>;
 737 def SHR64r1  : RI<0xD1, MRM5r, (outs GR64:$dst), (ins GR64:$src1),
 738                  "shr{q}\t$dst",
 739                  [(set GR64:$dst, (srl GR64:$src1, (i8 1)))]>;
 740 } // isTwoAddress
 741
 742 let Uses = [CL] in
 743 def SHR64mCL : RI<0xD3, MRM5m, (outs), (ins i64mem:$dst),
 744                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 745                   [(store (srl (loadi64 addr:$dst), CL), addr:$dst)]>;
 746 def SHR64mi : RIi8<0xC1, MRM5m, (outs), (ins i64mem:$dst, i8imm:$src),
 747                   "shr{q}\t{$src, $dst|$dst, $src}",
 748                  [(store (srl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 749 def SHR64m1 : RI<0xD1, MRM5m, (outs), (ins i64mem:$dst),
 750                   "shr{q}\t$dst",
 751                  [(store (srl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 752
 753 let isTwoAddress = 1 in {
 754 let Uses = [CL] in
 755 def SAR64rCL : RI<0xD3, MRM7r, (outs GR64:$dst), (ins GR64:$src),
 756                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 757                  [(set GR64:$dst, (sra GR64:$src, CL))]>;
 758 def SAR64ri  : RIi8<0xC1, MRM7r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 759                    "sar{q}\t{$src2, $dst|$dst, $src2}",
 760                    [(set GR64:$dst, (sra GR64:$src1, (i8 imm:$src2)))]>;
 761 def SAR64r1  : RI<0xD1, MRM7r, (outs GR64:$dst), (ins GR64:$src1),
 762                  "sar{q}\t$dst",
 763                  [(set GR64:$dst, (sra GR64:$src1, (i8 1)))]>;
 764 } // isTwoAddress
 765
 766 let Uses = [CL] in
 767 def SAR64mCL : RI<0xD3, MRM7m, (outs), (ins i64mem:$dst),
 768                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 769                  [(store (sra (loadi64 addr:$dst), CL), addr:$dst)]>;
 770 def SAR64mi  : RIi8<0xC1, MRM7m, (outs), (ins i64mem:$dst, i8imm:$src),
 771                     "sar{q}\t{$src, $dst|$dst, $src}",
 772                  [(store (sra (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 773 def SAR64m1 : RI<0xD1, MRM7m, (outs), (ins i64mem:$dst),
 774                   "sar{q}\t$dst",
 775                  [(store (sra (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 776
 777 // Rotate instructions
 778 let isTwoAddress = 1 in {
 779 let Uses = [CL] in
 780 def ROL64rCL : RI<0xD3, MRM0r, (outs GR64:$dst), (ins GR64:$src),
 781                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 782                   [(set GR64:$dst, (rotl GR64:$src, CL))]>;
 783 def ROL64ri  : RIi8<0xC1, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 784                     "rol{q}\t{$src2, $dst|$dst, $src2}",
 785                     [(set GR64:$dst, (rotl GR64:$src1, (i8 imm:$src2)))]>;
 786 def ROL64r1  : RI<0xD1, MRM0r, (outs GR64:$dst), (ins GR64:$src1),
 787                   "rol{q}\t$dst",
 788                   [(set GR64:$dst, (rotl GR64:$src1, (i8 1)))]>;
 789 } // isTwoAddress
 790
 791 let Uses = [CL] in
 792 def ROL64mCL :  I<0xD3, MRM0m, (outs), (ins i64mem:$dst),
 793                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 794                   [(store (rotl (loadi64 addr:$dst), CL), addr:$dst)]>;
 795 def ROL64mi  : RIi8<0xC1, MRM0m, (outs), (ins i64mem:$dst, i8imm:$src),
 796                     "rol{q}\t{$src, $dst|$dst, $src}",
 797                 [(store (rotl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 798 def ROL64m1  : RI<0xD1, MRM0m, (outs), (ins i64mem:$dst),
 799                  "rol{q}\t$dst",
 800                [(store (rotl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 801
 802 let isTwoAddress = 1 in {
 803 let Uses = [CL] in
 804 def ROR64rCL : RI<0xD3, MRM1r, (outs GR64:$dst), (ins GR64:$src),
 805                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 806                   [(set GR64:$dst, (rotr GR64:$src, CL))]>;
 807 def ROR64ri  : RIi8<0xC1, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 808                     "ror{q}\t{$src2, $dst|$dst, $src2}",
 809                     [(set GR64:$dst, (rotr GR64:$src1, (i8 imm:$src2)))]>;
 810 def ROR64r1  : RI<0xD1, MRM1r, (outs GR64:$dst), (ins GR64:$src1),
 811                   "ror{q}\t$dst",
 812                   [(set GR64:$dst, (rotr GR64:$src1, (i8 1)))]>;
 813 } // isTwoAddress
 814
 815 let Uses = [CL] in
 816 def ROR64mCL : RI<0xD3, MRM1m, (outs), (ins i64mem:$dst),
 817                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 818                   [(store (rotr (loadi64 addr:$dst), CL), addr:$dst)]>;
 819 def ROR64mi  : RIi8<0xC1, MRM1m, (outs), (ins i64mem:$dst, i8imm:$src),
 820                     "ror{q}\t{$src, $dst|$dst, $src}",
 821                 [(store (rotr (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 822 def ROR64m1  : RI<0xD1, MRM1m, (outs), (ins i64mem:$dst),
 823                  "ror{q}\t$dst",
 824                [(store (rotr (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 825
 826 // Double shift instructions (generalizations of rotate)
 827 let isTwoAddress = 1 in {
 828 let Uses = [CL] in {
 829 def SHLD64rrCL : RI<0xA5, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 830                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 831                     [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2, CL))]>, TB;
 832 def SHRD64rrCL : RI<0xAD, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 833                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 834                     [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2, CL))]>, TB;
 835 }
 836
 837 let isCommutable = 1 in {  // FIXME: Update X86InstrInfo::commuteInstruction
 838 def SHLD64rri8 : RIi8<0xA4, MRMDestReg,
 839                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 840                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 841                       [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2,
 842                                        (i8 imm:$src3)))]>,
 843                  TB;
 844 def SHRD64rri8 : RIi8<0xAC, MRMDestReg,
 845                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 846                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 847                       [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2,
 848                                        (i8 imm:$src3)))]>,
 849                  TB;
 850 } // isCommutable
 851 } // isTwoAddress
 852
 853 let Uses = [CL] in {
 854 def SHLD64mrCL : RI<0xA5, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 855                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 856                     [(store (X86shld (loadi64 addr:$dst), GR64:$src2, CL),
 857                       addr:$dst)]>, TB;
 858 def SHRD64mrCL : RI<0xAD, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 859                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 860                     [(store (X86shrd (loadi64 addr:$dst), GR64:$src2, CL),
 861                       addr:$dst)]>, TB;
 862 }
 863 def SHLD64mri8 : RIi8<0xA4, MRMDestMem,
 864                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 865                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 866                       [(store (X86shld (loadi64 addr:$dst), GR64:$src2,
 867                                        (i8 imm:$src3)), addr:$dst)]>,
 868                  TB;
 869 def SHRD64mri8 : RIi8<0xAC, MRMDestMem,
 870                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 871                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 872                       [(store (X86shrd (loadi64 addr:$dst), GR64:$src2,
 873                                        (i8 imm:$src3)), addr:$dst)]>,
 874                  TB;
 875 } // Defs = [EFLAGS]
 876
 877 //===----------------------------------------------------------------------===//
 878 //  Logical Instructions...
 879 //
 880
 881 let isTwoAddress = 1 , AddedComplexity = 15 in
 882 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src), "not{q}\t$dst",
 883                 [(set GR64:$dst, (not GR64:$src))]>;
 884 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 885                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 886
 887 let Defs = [EFLAGS] in {
 888 def AND64i32 : RI<0x25, RawFrm, (outs), (ins i32imm:$src),
 889                   "and{q}\t{$src, %rax|%rax, $src}", []>;
 890
 891 let isTwoAddress = 1 in {
 892 let isCommutable = 1 in
 893 def AND64rr  : RI<0x21, MRMDestReg,
 894                   (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 895                   "and{q}\t{$src2, $dst|$dst, $src2}",
 896                   [(set GR64:$dst, (and GR64:$src1, GR64:$src2)),
 897                    (implicit EFLAGS)]>;
 898 def AND64rm  : RI<0x23, MRMSrcMem,
 899                   (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 900                   "and{q}\t{$src2, $dst|$dst, $src2}",
 901                   [(set GR64:$dst, (and GR64:$src1, (load addr:$src2))),
 902                    (implicit EFLAGS)]>;
 903 def AND64ri8 : RIi8<0x83, MRM4r,
 904                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 905                     "and{q}\t{$src2, $dst|$dst, $src2}",
 906                     [(set GR64:$dst, (and GR64:$src1, i64immSExt8:$src2)),
 907                      (implicit EFLAGS)]>;
 908 def AND64ri32  : RIi32<0x81, MRM4r,
 909                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 910                        "and{q}\t{$src2, $dst|$dst, $src2}",
 911                        [(set GR64:$dst, (and GR64:$src1, i64immSExt32:$src2)),
 912                         (implicit EFLAGS)]>;
 913 } // isTwoAddress
 914
 915 def AND64mr  : RI<0x21, MRMDestMem,
 916                   (outs), (ins i64mem:$dst, GR64:$src),
 917                   "and{q}\t{$src, $dst|$dst, $src}",
 918                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 919                    (implicit EFLAGS)]>;
 920 def AND64mi8 : RIi8<0x83, MRM4m,
 921                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 922                     "and{q}\t{$src, $dst|$dst, $src}",
 923                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 924                   (implicit EFLAGS)]>;
 925 def AND64mi32  : RIi32<0x81, MRM4m,
 926                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 927                        "and{q}\t{$src, $dst|$dst, $src}",
 928              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 929               (implicit EFLAGS)]>;
 930
 931 let isTwoAddress = 1 in {
 932 let isCommutable = 1 in
 933 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 934                   "or{q}\t{$src2, $dst|$dst, $src2}",
 935                   [(set GR64:$dst, (or GR64:$src1, GR64:$src2)),
 936                    (implicit EFLAGS)]>;
 937 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 938                   "or{q}\t{$src2, $dst|$dst, $src2}",
 939                   [(set GR64:$dst, (or GR64:$src1, (load addr:$src2))),
 940                    (implicit EFLAGS)]>;
 941 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 942                     "or{q}\t{$src2, $dst|$dst, $src2}",
 943                     [(set GR64:$dst, (or GR64:$src1, i64immSExt8:$src2)),
 944                      (implicit EFLAGS)]>;
 945 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 946                      "or{q}\t{$src2, $dst|$dst, $src2}",
 947                      [(set GR64:$dst, (or GR64:$src1, i64immSExt32:$src2)),
 948                       (implicit EFLAGS)]>;
 949 } // isTwoAddress
 950
 951 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 952                 "or{q}\t{$src, $dst|$dst, $src}",
 953                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 954                  (implicit EFLAGS)]>;
 955 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 956                     "or{q}\t{$src, $dst|$dst, $src}",
 957                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 958                    (implicit EFLAGS)]>;
 959 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 960                      "or{q}\t{$src, $dst|$dst, $src}",
 961               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 962                (implicit EFLAGS)]>;
 963
 964 let isTwoAddress = 1 in {
 965 let isCommutable = 1 in
 966 def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 967                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 968                   [(set GR64:$dst, (xor GR64:$src1, GR64:$src2)),
 969                    (implicit EFLAGS)]>;
 970 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 971                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 972                   [(set GR64:$dst, (xor GR64:$src1, (load addr:$src2))),
 973                    (implicit EFLAGS)]>;
 974 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 975                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 976                     [(set GR64:$dst, (xor GR64:$src1, i64immSExt8:$src2)),
 977                      (implicit EFLAGS)]>;
 978 def XOR64ri32 : RIi32<0x81, MRM6r,
 979                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 980                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 981                       [(set GR64:$dst, (xor GR64:$src1, i64immSExt32:$src2)),
 982                        (implicit EFLAGS)]>;
 983 } // isTwoAddress
 984
 985 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 986                   "xor{q}\t{$src, $dst|$dst, $src}",
 987                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
 988                    (implicit EFLAGS)]>;
 989 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
 990                     "xor{q}\t{$src, $dst|$dst, $src}",
 991                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
 992                   (implicit EFLAGS)]>;
 993 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 994                       "xor{q}\t{$src, $dst|$dst, $src}",
 995              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 996               (implicit EFLAGS)]>;
 997 } // Defs = [EFLAGS]
 998
 999 //===----------------------------------------------------------------------===//
1000 //  Comparison Instructions...
1001 //
1002
1003 // Integer comparison
1004 let Defs = [EFLAGS] in {
1005 def TEST64i32 : RI<0xa9, RawFrm, (outs), (ins i32imm:$src),
1006                    "test{q}\t{$src, %rax|%rax, $src}", []>;
1007 let isCommutable = 1 in
1008 def TEST64rr : RI<0x85, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1009                   "test{q}\t{$src2, $src1|$src1, $src2}",
1010                   [(X86cmp (and GR64:$src1, GR64:$src2), 0),
1011                    (implicit EFLAGS)]>;
1012 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1013                   "test{q}\t{$src2, $src1|$src1, $src2}",
1014                   [(X86cmp (and GR64:$src1, (loadi64 addr:$src2)), 0),
1015                    (implicit EFLAGS)]>;
1016 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1017                                         (ins GR64:$src1, i64i32imm:$src2),
1018                        "test{q}\t{$src2, $src1|$src1, $src2}",
1019                      [(X86cmp (and GR64:$src1, i64immSExt32:$src2), 0),
1020                       (implicit EFLAGS)]>;
1021 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1022                                         (ins i64mem:$src1, i64i32imm:$src2),
1023                        "test{q}\t{$src2, $src1|$src1, $src2}",
1024                 [(X86cmp (and (loadi64 addr:$src1), i64immSExt32:$src2), 0),
1025                  (implicit EFLAGS)]>;
1026
1027
1028 def CMP64i32 : RI<0x3D, RawFrm, (outs), (ins i32imm:$src),
1029                   "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1030 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1031                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1032                  [(X86cmp GR64:$src1, GR64:$src2),
1033                   (implicit EFLAGS)]>;
1034 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1035                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1036                  [(X86cmp (loadi64 addr:$src1), GR64:$src2),
1037                    (implicit EFLAGS)]>;
1038 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1039                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1040                  [(X86cmp GR64:$src1, (loadi64 addr:$src2)),
1041                   (implicit EFLAGS)]>;
1042 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1043                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1044                     [(X86cmp GR64:$src1, i64immSExt8:$src2),
1045                      (implicit EFLAGS)]>;
1046 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1047                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1048                       [(X86cmp GR64:$src1, i64immSExt32:$src2),
1049                        (implicit EFLAGS)]>;
1050 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1051                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1052                     [(X86cmp (loadi64 addr:$src1), i64immSExt8:$src2),
1053                      (implicit EFLAGS)]>;
1054 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1055                                        (ins i64mem:$src1, i64i32imm:$src2),
1056                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1057                       [(X86cmp (loadi64 addr:$src1), i64immSExt32:$src2),
1058                        (implicit EFLAGS)]>;
1059 } // Defs = [EFLAGS]
1060
1061 // Bit tests.
1062 // TODO: BTC, BTR, and BTS
1063 let Defs = [EFLAGS] in {
1064 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1065                "bt{q}\t{$src2, $src1|$src1, $src2}",
1066                [(X86bt GR64:$src1, GR64:$src2),
1067                 (implicit EFLAGS)]>, TB;
1068
1069 // Unlike with the register+register form, the memory+register form of the
1070 // bt instruction does not ignore the high bits of the index. From ISel's
1071 // perspective, this is pretty bizarre. Disable these instructions for now.
1072 //def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1073 //               "bt{q}\t{$src2, $src1|$src1, $src2}",
1074 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1075 //                (implicit EFLAGS)]>, TB;
1076
1077 def BT64ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1078                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1079                 [(X86bt GR64:$src1, i64immSExt8:$src2),
1080                  (implicit EFLAGS)]>, TB;
1081 // Note that these instructions don't need FastBTMem because that
1082 // only applies when the other operand is in a register. When it's
1083 // an immediate, bt is still fast.
1084 def BT64mi8 : Ii8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1085                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1086                 [(X86bt (loadi64 addr:$src1), i64immSExt8:$src2),
1087                  (implicit EFLAGS)]>, TB;
1088 } // Defs = [EFLAGS]
1089
1090 // Conditional moves
1091 let Uses = [EFLAGS], isTwoAddress = 1 in {
1092 let isCommutable = 1 in {
1093 def CMOVB64rr : RI<0x42, MRMSrcReg,       // if <u, GR64 = GR64
1094                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1095                    "cmovb\t{$src2, $dst|$dst, $src2}",
1096                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1097                                      X86_COND_B, EFLAGS))]>, TB;
1098 def CMOVAE64rr: RI<0x43, MRMSrcReg,       // if >=u, GR64 = GR64
1099                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1100                    "cmovae\t{$src2, $dst|$dst, $src2}",
1101                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1102                                      X86_COND_AE, EFLAGS))]>, TB;
1103 def CMOVE64rr : RI<0x44, MRMSrcReg,       // if ==, GR64 = GR64
1104                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1105                    "cmove\t{$src2, $dst|$dst, $src2}",
1106                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1107                                      X86_COND_E, EFLAGS))]>, TB;
1108 def CMOVNE64rr: RI<0x45, MRMSrcReg,       // if !=, GR64 = GR64
1109                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1110                    "cmovne\t{$src2, $dst|$dst, $src2}",
1111                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1112                                     X86_COND_NE, EFLAGS))]>, TB;
1113 def CMOVBE64rr: RI<0x46, MRMSrcReg,       // if <=u, GR64 = GR64
1114                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1115                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1116                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1117                                     X86_COND_BE, EFLAGS))]>, TB;
1118 def CMOVA64rr : RI<0x47, MRMSrcReg,       // if >u, GR64 = GR64
1119                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1120                    "cmova\t{$src2, $dst|$dst, $src2}",
1121                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1122                                     X86_COND_A, EFLAGS))]>, TB;
1123 def CMOVL64rr : RI<0x4C, MRMSrcReg,       // if <s, GR64 = GR64
1124                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1125                    "cmovl\t{$src2, $dst|$dst, $src2}",
1126                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1127                                     X86_COND_L, EFLAGS))]>, TB;
1128 def CMOVGE64rr: RI<0x4D, MRMSrcReg,       // if >=s, GR64 = GR64
1129                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1130                    "cmovge\t{$src2, $dst|$dst, $src2}",
1131                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1132                                     X86_COND_GE, EFLAGS))]>, TB;
1133 def CMOVLE64rr: RI<0x4E, MRMSrcReg,       // if <=s, GR64 = GR64
1134                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1135                    "cmovle\t{$src2, $dst|$dst, $src2}",
1136                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1137                                     X86_COND_LE, EFLAGS))]>, TB;
1138 def CMOVG64rr : RI<0x4F, MRMSrcReg,       // if >s, GR64 = GR64
1139                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1140                    "cmovg\t{$src2, $dst|$dst, $src2}",
1141                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1142                                     X86_COND_G, EFLAGS))]>, TB;
1143 def CMOVS64rr : RI<0x48, MRMSrcReg,       // if signed, GR64 = GR64
1144                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1145                    "cmovs\t{$src2, $dst|$dst, $src2}",
1146                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1147                                     X86_COND_S, EFLAGS))]>, TB;
1148 def CMOVNS64rr: RI<0x49, MRMSrcReg,       // if !signed, GR64 = GR64
1149                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1150                    "cmovns\t{$src2, $dst|$dst, $src2}",
1151                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1152                                     X86_COND_NS, EFLAGS))]>, TB;
1153 def CMOVP64rr : RI<0x4A, MRMSrcReg,       // if parity, GR64 = GR64
1154                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1155                    "cmovp\t{$src2, $dst|$dst, $src2}",
1156                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1157                                     X86_COND_P, EFLAGS))]>, TB;
1158 def CMOVNP64rr : RI<0x4B, MRMSrcReg,       // if !parity, GR64 = GR64
1159                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1160                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1161                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1162                                      X86_COND_NP, EFLAGS))]>, TB;
1163 def CMOVO64rr : RI<0x40, MRMSrcReg,       // if overflow, GR64 = GR64
1164                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1165                    "cmovo\t{$src2, $dst|$dst, $src2}",
1166                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1167                                     X86_COND_O, EFLAGS))]>, TB;
1168 def CMOVNO64rr : RI<0x41, MRMSrcReg,       // if !overflow, GR64 = GR64
1169                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1170                    "cmovno\t{$src2, $dst|$dst, $src2}",
1171                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1172                                      X86_COND_NO, EFLAGS))]>, TB;
1173 } // isCommutable = 1
1174
1175 def CMOVB64rm : RI<0x42, MRMSrcMem,       // if <u, GR64 = [mem64]
1176                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1177                    "cmovb\t{$src2, $dst|$dst, $src2}",
1178                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1179                                      X86_COND_B, EFLAGS))]>, TB;
1180 def CMOVAE64rm: RI<0x43, MRMSrcMem,       // if >=u, GR64 = [mem64]
1181                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1182                    "cmovae\t{$src2, $dst|$dst, $src2}",
1183                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1184                                      X86_COND_AE, EFLAGS))]>, TB;
1185 def CMOVE64rm : RI<0x44, MRMSrcMem,       // if ==, GR64 = [mem64]
1186                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1187                    "cmove\t{$src2, $dst|$dst, $src2}",
1188                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1189                                      X86_COND_E, EFLAGS))]>, TB;
1190 def CMOVNE64rm: RI<0x45, MRMSrcMem,       // if !=, GR64 = [mem64]
1191                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1192                    "cmovne\t{$src2, $dst|$dst, $src2}",
1193                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1194                                     X86_COND_NE, EFLAGS))]>, TB;
1195 def CMOVBE64rm: RI<0x46, MRMSrcMem,       // if <=u, GR64 = [mem64]
1196                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1197                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1198                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1199                                     X86_COND_BE, EFLAGS))]>, TB;
1200 def CMOVA64rm : RI<0x47, MRMSrcMem,       // if >u, GR64 = [mem64]
1201                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1202                    "cmova\t{$src2, $dst|$dst, $src2}",
1203                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1204                                     X86_COND_A, EFLAGS))]>, TB;
1205 def CMOVL64rm : RI<0x4C, MRMSrcMem,       // if <s, GR64 = [mem64]
1206                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1207                    "cmovl\t{$src2, $dst|$dst, $src2}",
1208                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1209                                     X86_COND_L, EFLAGS))]>, TB;
1210 def CMOVGE64rm: RI<0x4D, MRMSrcMem,       // if >=s, GR64 = [mem64]
1211                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1212                    "cmovge\t{$src2, $dst|$dst, $src2}",
1213                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1214                                     X86_COND_GE, EFLAGS))]>, TB;
1215 def CMOVLE64rm: RI<0x4E, MRMSrcMem,       // if <=s, GR64 = [mem64]
1216                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1217                    "cmovle\t{$src2, $dst|$dst, $src2}",
1218                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1219                                     X86_COND_LE, EFLAGS))]>, TB;
1220 def CMOVG64rm : RI<0x4F, MRMSrcMem,       // if >s, GR64 = [mem64]
1221                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1222                    "cmovg\t{$src2, $dst|$dst, $src2}",
1223                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1224                                     X86_COND_G, EFLAGS))]>, TB;
1225 def CMOVS64rm : RI<0x48, MRMSrcMem,       // if signed, GR64 = [mem64]
1226                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1227                    "cmovs\t{$src2, $dst|$dst, $src2}",
1228                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1229                                     X86_COND_S, EFLAGS))]>, TB;
1230 def CMOVNS64rm: RI<0x49, MRMSrcMem,       // if !signed, GR64 = [mem64]
1231                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1232                    "cmovns\t{$src2, $dst|$dst, $src2}",
1233                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1234                                     X86_COND_NS, EFLAGS))]>, TB;
1235 def CMOVP64rm : RI<0x4A, MRMSrcMem,       // if parity, GR64 = [mem64]
1236                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1237                    "cmovp\t{$src2, $dst|$dst, $src2}",
1238                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1239                                     X86_COND_P, EFLAGS))]>, TB;
1240 def CMOVNP64rm : RI<0x4B, MRMSrcMem,       // if !parity, GR64 = [mem64]
1241                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1242                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1243                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1244                                      X86_COND_NP, EFLAGS))]>, TB;
1245 def CMOVO64rm : RI<0x40, MRMSrcMem,       // if overflow, GR64 = [mem64]
1246                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1247                    "cmovo\t{$src2, $dst|$dst, $src2}",
1248                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1249                                     X86_COND_O, EFLAGS))]>, TB;
1250 def CMOVNO64rm : RI<0x41, MRMSrcMem,       // if !overflow, GR64 = [mem64]
1251                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1252                    "cmovno\t{$src2, $dst|$dst, $src2}",
1253                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1254                                      X86_COND_NO, EFLAGS))]>, TB;
1255 } // isTwoAddress
1256
1257 //===----------------------------------------------------------------------===//
1258 //  Conversion Instructions...
1259 //
1260
1261 // f64 -> signed i64
1262 def Int_CVTSD2SI64rr: RSDI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1263                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1264                            [(set GR64:$dst,
1265                              (int_x86_sse2_cvtsd2si64 VR128:$src))]>;
1266 def Int_CVTSD2SI64rm: RSDI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1267                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1268                            [(set GR64:$dst, (int_x86_sse2_cvtsd2si64
1269                                              (load addr:$src)))]>;
1270 def CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1271                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1272                         [(set GR64:$dst, (fp_to_sint FR64:$src))]>;
1273 def CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f64mem:$src),
1274                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1275                         [(set GR64:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1276 def Int_CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1277                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1278                             [(set GR64:$dst,
1279                               (int_x86_sse2_cvttsd2si64 VR128:$src))]>;
1280 def Int_CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1281                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1282                             [(set GR64:$dst,
1283                               (int_x86_sse2_cvttsd2si64
1284                                (load addr:$src)))]>;
1285
1286 // Signed i64 -> f64
1287 def CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1288                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1289                        [(set FR64:$dst, (sint_to_fp GR64:$src))]>;
1290 def CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1291                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1292                        [(set FR64:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1293
1294 let isTwoAddress = 1 in {
1295 def Int_CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg,
1296                            (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1297                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1298                            [(set VR128:$dst,
1299                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1300                               GR64:$src2))]>;
1301 def Int_CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem,
1302                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1303                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1304                            [(set VR128:$dst,
1305                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1306                               (loadi64 addr:$src2)))]>;
1307 } // isTwoAddress
1308
1309 // Signed i64 -> f32
1310 def CVTSI2SS64rr: RSSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR64:$src),
1311                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1312                        [(set FR32:$dst, (sint_to_fp GR64:$src))]>;
1313 def CVTSI2SS64rm: RSSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i64mem:$src),
1314                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1315                        [(set FR32:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1316
1317 let isTwoAddress = 1 in {
1318   def Int_CVTSI2SS64rr : RSSI<0x2A, MRMSrcReg,
1319                               (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1320                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1321                               [(set VR128:$dst,
1322                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1323                                  GR64:$src2))]>;
1324   def Int_CVTSI2SS64rm : RSSI<0x2A, MRMSrcMem,
1325                               (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1326                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1327                               [(set VR128:$dst,
1328                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1329                                  (loadi64 addr:$src2)))]>;
1330 }
1331
1332 // f32 -> signed i64
1333 def Int_CVTSS2SI64rr: RSSI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1334                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1335                            [(set GR64:$dst,
1336                              (int_x86_sse_cvtss2si64 VR128:$src))]>;
1337 def Int_CVTSS2SI64rm: RSSI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1338                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1339                            [(set GR64:$dst, (int_x86_sse_cvtss2si64
1340                                              (load addr:$src)))]>;
1341 def CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1342                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1343                         [(set GR64:$dst, (fp_to_sint FR32:$src))]>;
1344 def CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1345                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1346                         [(set GR64:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
1347 def Int_CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1348                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1349                             [(set GR64:$dst,
1350                               (int_x86_sse_cvttss2si64 VR128:$src))]>;
1351 def Int_CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1352                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1353                             [(set GR64:$dst,
1354                               (int_x86_sse_cvttss2si64 (load addr:$src)))]>;
1355
1356 //===----------------------------------------------------------------------===//
1357 // Alias Instructions
1358 //===----------------------------------------------------------------------===//
1359
1360 // Alias instructions that map movr0 to xor. Use xorl instead of xorq; it's
1361 // equivalent due to implicit zero-extending, and it sometimes has a smaller
1362 // encoding.
1363 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
1364 // when we have a better way to specify isel priority.
1365 let AddedComplexity = 1 in
1366 def : Pat<(i64 0),
1367           (SUBREG_TO_REG (i64 0), (MOV32r0), x86_subreg_32bit)>;
1368
1369
1370 // Materialize i64 constant where top 32-bits are zero.
1371 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
1372 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
1373                         "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
1374                         [(set GR64:$dst, i64immZExt32:$src)]>;
1375
1376 //===----------------------------------------------------------------------===//
1377 // Thread Local Storage Instructions
1378 //===----------------------------------------------------------------------===//
1379
1380 // All calls clobber the non-callee saved registers. RSP is marked as
1381 // a use to prevent stack-pointer assignments that appear immediately
1382 // before calls from potentially appearing dead.
1383 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
1384             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
1385             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
1386             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
1387             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
1388     Uses = [RSP] in
1389 def TLS_addr64 : I<0, Pseudo, (outs), (ins lea64mem:$sym),
1390                    ".byte\t0x66; "
1391                    "leaq\t$sym(%rip), %rdi; "
1392                    ".word\t0x6666; "
1393                    "rex64; "
1394                    "call\t__tls_get_addr@PLT",
1395                   [(X86tlsaddr tls64addr:$sym)]>,
1396                   Requires<[In64BitMode]>;
1397
1398 let AddedComplexity = 5, isCodeGenOnly = 1 in
1399 def MOV64GSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1400                  "movq\t%gs:$src, $dst",
1401                  [(set GR64:$dst, (gsload addr:$src))]>, SegGS;
1402
1403 let AddedComplexity = 5, isCodeGenOnly = 1 in
1404 def MOV64FSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1405                  "movq\t%fs:$src, $dst",
1406                  [(set GR64:$dst, (fsload addr:$src))]>, SegFS;
1407
1408 //===----------------------------------------------------------------------===//
1409 // Atomic Instructions
1410 //===----------------------------------------------------------------------===//
1411
1412 let Defs = [RAX, EFLAGS], Uses = [RAX] in {
1413 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
1414                "lock\n\t"
1415                "cmpxchgq\t$swap,$ptr",
1416                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
1417 }
1418
1419 let Constraints = "$val = $dst" in {
1420 let Defs = [EFLAGS] in
1421 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1422                "lock\n\t"
1423                "xadd\t$val, $ptr",
1424                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
1425                 TB, LOCK;
1426
1427 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1428                   "xchg\t$val, $ptr",
1429                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1430 }
1431
1432 // Optimized codegen when the non-memory output is not used.
1433 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
1434 def LOCK_ADD64mr : RI<0x03, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1435                       "lock\n\t"
1436                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1437 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
1438                                       (ins i64mem:$dst, i64i8imm :$src2),
1439                     "lock\n\t"
1440                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1441 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
1442                                         (ins i64mem:$dst, i64i32imm :$src2),
1443                       "lock\n\t"
1444                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1445 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1446                       "lock\n\t"
1447                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1448 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
1449                                       (ins i64mem:$dst, i64i8imm :$src2),
1450                       "lock\n\t"
1451                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1452 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
1453                                         (ins i64mem:$dst, i64i32imm:$src2),
1454                       "lock\n\t"
1455                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1456 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
1457                      "lock\n\t"
1458                      "inc{q}\t$dst", []>, LOCK;
1459 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
1460                       "lock\n\t"
1461                       "dec{q}\t$dst", []>, LOCK;
1462
1463 // Atomic exchange, and, or, xor
1464 let Constraints = "$val = $dst", Defs = [EFLAGS],
1465                   usesCustomDAGSchedInserter = 1 in {
1466 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1467                "#ATOMAND64 PSEUDO!",
1468                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
1469 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1470                "#ATOMOR64 PSEUDO!",
1471                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
1472 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1473                "#ATOMXOR64 PSEUDO!",
1474                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
1475 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1476                "#ATOMNAND64 PSEUDO!",
1477                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
1478 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
1479                "#ATOMMIN64 PSEUDO!",
1480                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
1481 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1482                "#ATOMMAX64 PSEUDO!",
1483                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
1484 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1485                "#ATOMUMIN64 PSEUDO!",
1486                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
1487 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1488                "#ATOMUMAX64 PSEUDO!",
1489                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
1490 }
1491
1492 //===----------------------------------------------------------------------===//
1493 // Non-Instruction Patterns
1494 //===----------------------------------------------------------------------===//
1495
1496 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
1497 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
1498 //  'movabs' predicate should handle this sort of thing.
1499 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1500           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
1501 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1502           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
1503 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1504           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
1505 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1506           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
1507
1508 // In static codegen with small code model, we can get the address of a label
1509 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
1510 // the MOV64ri64i32 should accept these.
1511 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1512           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
1513 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1514           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
1515 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1516           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
1517 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1518           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
1519
1520 // In kernel code model, we can get the address of a label
1521 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
1522 // the MOV64ri32 should accept these.
1523 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1524           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
1525 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1526           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
1527 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1528           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
1529 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1530           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
1531
1532 // If we have small model and -static mode, it is safe to store global addresses
1533 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
1534 // for MOV64mi32 should handle this sort of thing.
1535 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
1536           (MOV64mi32 addr:$dst, tconstpool:$src)>,
1537           Requires<[NearData, IsStatic]>;
1538 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
1539           (MOV64mi32 addr:$dst, tjumptable:$src)>,
1540           Requires<[NearData, IsStatic]>;
1541 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
1542           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
1543           Requires<[NearData, IsStatic]>;
1544 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
1545           (MOV64mi32 addr:$dst, texternalsym:$src)>,
1546           Requires<[NearData, IsStatic]>;
1547
1548 // Calls
1549 // Direct PC relative function call for small code model. 32-bit displacement
1550 // sign extended to 64-bit.
1551 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1552           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
1553 def : Pat<(X86call (i64 texternalsym:$dst)),
1554           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
1555
1556 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1557           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
1558 def : Pat<(X86call (i64 texternalsym:$dst)),
1559           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
1560
1561 // tailcall stuff
1562 def : Pat<(X86tcret GR64:$dst, imm:$off),
1563           (TCRETURNri64 GR64:$dst, imm:$off)>;
1564
1565 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1566           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1567
1568 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1569           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1570
1571 // Comparisons.
1572
1573 // TEST R,R is smaller than CMP R,0
1574 def : Pat<(parallel (X86cmp GR64:$src1, 0), (implicit EFLAGS)),
1575           (TEST64rr GR64:$src1, GR64:$src1)>;
1576
1577 // Conditional moves with folded loads with operands swapped and conditions
1578 // inverted.
1579 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_B, EFLAGS),
1580           (CMOVAE64rm GR64:$src2, addr:$src1)>;
1581 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_AE, EFLAGS),
1582           (CMOVB64rm GR64:$src2, addr:$src1)>;
1583 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_E, EFLAGS),
1584           (CMOVNE64rm GR64:$src2, addr:$src1)>;
1585 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NE, EFLAGS),
1586           (CMOVE64rm GR64:$src2, addr:$src1)>;
1587 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_BE, EFLAGS),
1588           (CMOVA64rm GR64:$src2, addr:$src1)>;
1589 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_A, EFLAGS),
1590           (CMOVBE64rm GR64:$src2, addr:$src1)>;
1591 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_L, EFLAGS),
1592           (CMOVGE64rm GR64:$src2, addr:$src1)>;
1593 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_GE, EFLAGS),
1594           (CMOVL64rm GR64:$src2, addr:$src1)>;
1595 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_LE, EFLAGS),
1596           (CMOVG64rm GR64:$src2, addr:$src1)>;
1597 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_G, EFLAGS),
1598           (CMOVLE64rm GR64:$src2, addr:$src1)>;
1599 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_P, EFLAGS),
1600           (CMOVNP64rm GR64:$src2, addr:$src1)>;
1601 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NP, EFLAGS),
1602           (CMOVP64rm GR64:$src2, addr:$src1)>;
1603 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_S, EFLAGS),
1604           (CMOVNS64rm GR64:$src2, addr:$src1)>;
1605 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NS, EFLAGS),
1606           (CMOVS64rm GR64:$src2, addr:$src1)>;
1607 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_O, EFLAGS),
1608           (CMOVNO64rm GR64:$src2, addr:$src1)>;
1609 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NO, EFLAGS),
1610           (CMOVO64rm GR64:$src2, addr:$src1)>;
1611
1612 // zextload bool -> zextload byte
1613 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1614
1615 // extload
1616 // When extloading from 16-bit and smaller memory locations into 64-bit registers,
1617 // use zero-extending loads so that the entire 64-bit register is defined, avoiding
1618 // partial-register updates.
1619 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1620 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1621 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1622 // For other extloads, use subregs, since the high contents of the register are
1623 // defined after an extload.
1624 def : Pat<(extloadi64i32 addr:$src),
1625           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
1626                          x86_subreg_32bit)>;
1627
1628 // anyext. Define these to do an explicit zero-extend to
1629 // avoid partial-register updates.
1630 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
1631 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
1632 def : Pat<(i64 (anyext GR32:$src)),
1633           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
1634
1635 //===----------------------------------------------------------------------===//
1636 // Some peepholes
1637 //===----------------------------------------------------------------------===//
1638
1639 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1640 // +128 doesn't, so in this special case use a sub instead of an add.
1641 def : Pat<(add GR64:$src1, 128),
1642           (SUB64ri8 GR64:$src1, -128)>;
1643 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1644           (SUB64mi8 addr:$dst, -128)>;
1645
1646 // The same trick applies for 32-bit immediate fields in 64-bit
1647 // instructions.
1648 def : Pat<(add GR64:$src1, 0x0000000080000000),
1649           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1650 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1651           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1652
1653 // r & (2^32-1) ==> movz
1654 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1655           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1656 // r & (2^16-1) ==> movz
1657 def : Pat<(and GR64:$src, 0xffff),
1658           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)))>;
1659 // r & (2^8-1) ==> movz
1660 def : Pat<(and GR64:$src, 0xff),
1661           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)))>;
1662 // r & (2^8-1) ==> movz
1663 def : Pat<(and GR32:$src1, 0xff),
1664            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, x86_subreg_8bit))>,
1665       Requires<[In64BitMode]>;
1666 // r & (2^8-1) ==> movz
1667 def : Pat<(and GR16:$src1, 0xff),
1668            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, x86_subreg_8bit)))>,
1669       Requires<[In64BitMode]>;
1670
1671 // sext_inreg patterns
1672 def : Pat<(sext_inreg GR64:$src, i32),
1673           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1674 def : Pat<(sext_inreg GR64:$src, i16),
1675           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
1676 def : Pat<(sext_inreg GR64:$src, i8),
1677           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit))>;
1678 def : Pat<(sext_inreg GR32:$src, i8),
1679           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit))>,
1680       Requires<[In64BitMode]>;
1681 def : Pat<(sext_inreg GR16:$src, i8),
1682           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)))>,
1683       Requires<[In64BitMode]>;
1684
1685 // trunc patterns
1686 def : Pat<(i32 (trunc GR64:$src)),
1687           (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit)>;
1688 def : Pat<(i16 (trunc GR64:$src)),
1689           (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)>;
1690 def : Pat<(i8 (trunc GR64:$src)),
1691           (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)>;
1692 def : Pat<(i8 (trunc GR32:$src)),
1693           (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit)>,
1694       Requires<[In64BitMode]>;
1695 def : Pat<(i8 (trunc GR16:$src)),
1696           (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)>,
1697       Requires<[In64BitMode]>;
1698
1699 // h-register tricks.
1700 // For now, be conservative on x86-64 and use an h-register extract only if the
1701 // value is immediately zero-extended or stored, which are somewhat common
1702 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1703 // from being allocated in the same instruction as the h register, as there's
1704 // currently no way to describe this requirement to the register allocator.
1705
1706 // h-register extract and zero-extend.
1707 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1708           (SUBREG_TO_REG
1709             (i64 0),
1710             (MOVZX32_NOREXrr8
1711               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1712                               x86_subreg_8bit_hi)),
1713             x86_subreg_32bit)>;
1714 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1715           (MOVZX32_NOREXrr8
1716             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1717                             x86_subreg_8bit_hi))>,
1718       Requires<[In64BitMode]>;
1719 def : Pat<(srl_su GR16:$src, (i8 8)),
1720           (EXTRACT_SUBREG
1721             (MOVZX32_NOREXrr8
1722               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1723                               x86_subreg_8bit_hi)),
1724             x86_subreg_16bit)>,
1725       Requires<[In64BitMode]>;
1726 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1727           (MOVZX32_NOREXrr8
1728             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1729                             x86_subreg_8bit_hi))>,
1730       Requires<[In64BitMode]>;
1731 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1732           (MOVZX32_NOREXrr8
1733             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1734                             x86_subreg_8bit_hi))>,
1735       Requires<[In64BitMode]>;
1736 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1737           (SUBREG_TO_REG
1738             (i64 0),
1739             (MOVZX32_NOREXrr8
1740               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1741                               x86_subreg_8bit_hi)),
1742             x86_subreg_32bit)>;
1743 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1744           (SUBREG_TO_REG
1745             (i64 0),
1746             (MOVZX32_NOREXrr8
1747               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1748                               x86_subreg_8bit_hi)),
1749             x86_subreg_32bit)>;
1750
1751 // h-register extract and store.
1752 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1753           (MOV8mr_NOREX
1754             addr:$dst,
1755             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1756                             x86_subreg_8bit_hi))>;
1757 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1758           (MOV8mr_NOREX
1759             addr:$dst,
1760             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1761                             x86_subreg_8bit_hi))>,
1762       Requires<[In64BitMode]>;
1763 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1764           (MOV8mr_NOREX
1765             addr:$dst,
1766             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1767                             x86_subreg_8bit_hi))>,
1768       Requires<[In64BitMode]>;
1769
1770 // (shl x, 1) ==> (add x, x)
1771 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1772
1773 // (shl x (and y, 63)) ==> (shl x, y)
1774 def : Pat<(shl GR64:$src1, (and CL:$amt, 63)),
1775           (SHL64rCL GR64:$src1)>;
1776 def : Pat<(store (shl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1777           (SHL64mCL addr:$dst)>;
1778
1779 def : Pat<(srl GR64:$src1, (and CL:$amt, 63)),
1780           (SHR64rCL GR64:$src1)>;
1781 def : Pat<(store (srl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1782           (SHR64mCL addr:$dst)>;
1783
1784 def : Pat<(sra GR64:$src1, (and CL:$amt, 63)),
1785           (SAR64rCL GR64:$src1)>;
1786 def : Pat<(store (sra (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1787           (SAR64mCL addr:$dst)>;
1788
1789 // (or (x >> c) | (y << (64 - c))) ==> (shrd64 x, y, c)
1790 def : Pat<(or (srl GR64:$src1, CL:$amt),
1791               (shl GR64:$src2, (sub 64, CL:$amt))),
1792           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1793
1794 def : Pat<(store (or (srl (loadi64 addr:$dst), CL:$amt),
1795                      (shl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1796           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1797
1798 def : Pat<(or (srl GR64:$src1, (i8 (trunc RCX:$amt))),
1799               (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1800           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1801
1802 def : Pat<(store (or (srl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1803                      (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1804                  addr:$dst),
1805           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1806
1807 def : Pat<(shrd GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1808           (SHRD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1809
1810 def : Pat<(store (shrd (loadi64 addr:$dst), (i8 imm:$amt1),
1811                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1812           (SHRD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1813
1814 // (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
1815 def : Pat<(or (shl GR64:$src1, CL:$amt),
1816               (srl GR64:$src2, (sub 64, CL:$amt))),
1817           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1818
1819 def : Pat<(store (or (shl (loadi64 addr:$dst), CL:$amt),
1820                      (srl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1821           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1822
1823 def : Pat<(or (shl GR64:$src1, (i8 (trunc RCX:$amt))),
1824               (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1825           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1826
1827 def : Pat<(store (or (shl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1828                      (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1829                  addr:$dst),
1830           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1831
1832 def : Pat<(shld GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1833           (SHLD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1834
1835 def : Pat<(store (shld (loadi64 addr:$dst), (i8 imm:$amt1),
1836                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1837           (SHLD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1838
1839 // X86 specific add which produces a flag.
1840 def : Pat<(addc GR64:$src1, GR64:$src2),
1841           (ADD64rr GR64:$src1, GR64:$src2)>;
1842 def : Pat<(addc GR64:$src1, (load addr:$src2)),
1843           (ADD64rm GR64:$src1, addr:$src2)>;
1844 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
1845           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1846 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
1847           (ADD64ri32 GR64:$src1, imm:$src2)>;
1848
1849 def : Pat<(subc GR64:$src1, GR64:$src2),
1850           (SUB64rr GR64:$src1, GR64:$src2)>;
1851 def : Pat<(subc GR64:$src1, (load addr:$src2)),
1852           (SUB64rm GR64:$src1, addr:$src2)>;
1853 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
1854           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1855 def : Pat<(subc GR64:$src1, imm:$src2),
1856           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1857
1858 //===----------------------------------------------------------------------===//
1859 // EFLAGS-defining Patterns
1860 //===----------------------------------------------------------------------===//
1861
1862 // Register-Register Addition with EFLAGS result
1863 def : Pat<(parallel (X86add_flag GR64:$src1, GR64:$src2),
1864                     (implicit EFLAGS)),
1865           (ADD64rr GR64:$src1, GR64:$src2)>;
1866
1867 // Register-Integer Addition with EFLAGS result
1868 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt8:$src2),
1869                     (implicit EFLAGS)),
1870           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1871 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt32:$src2),
1872                     (implicit EFLAGS)),
1873           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1874
1875 // Register-Memory Addition with EFLAGS result
1876 def : Pat<(parallel (X86add_flag GR64:$src1, (loadi64 addr:$src2)),
1877                     (implicit EFLAGS)),
1878           (ADD64rm GR64:$src1, addr:$src2)>;
1879
1880 // Memory-Register Addition with EFLAGS result
1881 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), GR64:$src2),
1882                            addr:$dst),
1883                     (implicit EFLAGS)),
1884           (ADD64mr addr:$dst, GR64:$src2)>;
1885 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1886                            addr:$dst),
1887                     (implicit EFLAGS)),
1888           (ADD64mi8 addr:$dst, i64immSExt8:$src2)>;
1889 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1890                            addr:$dst),
1891                     (implicit EFLAGS)),
1892           (ADD64mi32 addr:$dst, i64immSExt32:$src2)>;
1893
1894 // Register-Register Subtraction with EFLAGS result
1895 def : Pat<(parallel (X86sub_flag GR64:$src1, GR64:$src2),
1896                     (implicit EFLAGS)),
1897           (SUB64rr GR64:$src1, GR64:$src2)>;
1898
1899 // Register-Memory Subtraction with EFLAGS result
1900 def : Pat<(parallel (X86sub_flag GR64:$src1, (loadi64 addr:$src2)),
1901                     (implicit EFLAGS)),
1902           (SUB64rm GR64:$src1, addr:$src2)>;
1903
1904 // Register-Integer Subtraction with EFLAGS result
1905 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt8:$src2),
1906                     (implicit EFLAGS)),
1907           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1908 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt32:$src2),
1909                     (implicit EFLAGS)),
1910           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1911
1912 // Memory-Register Subtraction with EFLAGS result
1913 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), GR64:$src2),
1914                            addr:$dst),
1915                     (implicit EFLAGS)),
1916           (SUB64mr addr:$dst, GR64:$src2)>;
1917
1918 // Memory-Integer Subtraction with EFLAGS result
1919 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1920                            addr:$dst),
1921                     (implicit EFLAGS)),
1922           (SUB64mi8 addr:$dst, i64immSExt8:$src2)>;
1923 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1924                            addr:$dst),
1925                     (implicit EFLAGS)),
1926           (SUB64mi32 addr:$dst, i64immSExt32:$src2)>;
1927
1928 // Register-Register Signed Integer Multiplication with EFLAGS result
1929 def : Pat<(parallel (X86smul_flag GR64:$src1, GR64:$src2),
1930                     (implicit EFLAGS)),
1931           (IMUL64rr GR64:$src1, GR64:$src2)>;
1932
1933 // Register-Memory Signed Integer Multiplication with EFLAGS result
1934 def : Pat<(parallel (X86smul_flag GR64:$src1, (loadi64 addr:$src2)),
1935                     (implicit EFLAGS)),
1936           (IMUL64rm GR64:$src1, addr:$src2)>;
1937
1938 // Register-Integer Signed Integer Multiplication with EFLAGS result
1939 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt8:$src2),
1940                     (implicit EFLAGS)),
1941           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1942 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt32:$src2),
1943                     (implicit EFLAGS)),
1944           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1945
1946 // Memory-Integer Signed Integer Multiplication with EFLAGS result
1947 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt8:$src2),
1948                     (implicit EFLAGS)),
1949           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1950 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt32:$src2),
1951                     (implicit EFLAGS)),
1952           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1953
1954 // INC and DEC with EFLAGS result. Note that these do not set CF.
1955 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
1956           (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1957 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
1958                     (implicit EFLAGS)),
1959           (INC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1960 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
1961           (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1962 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
1963                     (implicit EFLAGS)),
1964           (DEC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1965
1966 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
1967           (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1968 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
1969                     (implicit EFLAGS)),
1970           (INC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1971 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
1972           (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1973 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
1974                     (implicit EFLAGS)),
1975           (DEC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1976
1977 def : Pat<(parallel (X86inc_flag GR64:$src), (implicit EFLAGS)),
1978           (INC64r GR64:$src)>;
1979 def : Pat<(parallel (store (i64 (X86inc_flag (loadi64 addr:$dst))), addr:$dst),
1980                     (implicit EFLAGS)),
1981           (INC64m addr:$dst)>;
1982 def : Pat<(parallel (X86dec_flag GR64:$src), (implicit EFLAGS)),
1983           (DEC64r GR64:$src)>;
1984 def : Pat<(parallel (store (i64 (X86dec_flag (loadi64 addr:$dst))), addr:$dst),
1985                     (implicit EFLAGS)),
1986           (DEC64m addr:$dst)>;
1987
1988 //===----------------------------------------------------------------------===//
1989 // X86-64 SSE Instructions
1990 //===----------------------------------------------------------------------===//
1991
1992 // Move instructions...
1993
1994 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
1995                         "mov{d|q}\t{$src, $dst|$dst, $src}",
1996                         [(set VR128:$dst,
1997                           (v2i64 (scalar_to_vector GR64:$src)))]>;
1998 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
1999                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2000                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2001                                            (iPTR 0)))]>;
2002
2003 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2004                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2005                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2006 def MOV64toSDrm : RPDI<0x6E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2007                        "movq\t{$src, $dst|$dst, $src}",
2008                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2009
2010 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2011                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2012                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2013 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2014                         "movq\t{$src, $dst|$dst, $src}",
2015                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2016
2017 //===----------------------------------------------------------------------===//
2018 // X86-64 SSE4.1 Instructions
2019 //===----------------------------------------------------------------------===//
2020
2021 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
2022 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
2023   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
2024                  (ins VR128:$src1, i32i8imm:$src2),
2025                  !strconcat(OpcodeStr,
2026                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2027                  [(set GR64:$dst,
2028                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
2029   def mr : SS4AIi8<opc, MRMDestMem, (outs),
2030                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
2031                  !strconcat(OpcodeStr,
2032                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2033                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
2034                           addr:$dst)]>, OpSize, REX_W;
2035 }
2036
2037 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
2038
2039 let isTwoAddress = 1 in {
2040   multiclass SS41I_insert64<bits<8> opc, string OpcodeStr> {
2041     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
2042                    (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2043                    !strconcat(OpcodeStr,
2044                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2045                    [(set VR128:$dst,
2046                      (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
2047                    OpSize, REX_W;
2048     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
2049                    (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
2050                    !strconcat(OpcodeStr,
2051                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2052                    [(set VR128:$dst,
2053                      (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
2054                                        imm:$src3)))]>, OpSize, REX_W;
2055   }
2056 }
2057
2058 defm PINSRQ      : SS41I_insert64<0x22, "pinsrq">;
2059
2060 // -disable-16bit support.
2061 def : Pat<(truncstorei16 (i64 imm:$src), addr:$dst),
2062           (MOV16mi addr:$dst, imm:$src)>;
2063 def : Pat<(truncstorei16 GR64:$src, addr:$dst),
2064           (MOV16mr addr:$dst, (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
2065 def : Pat<(i64 (sextloadi16 addr:$dst)),
2066           (MOVSX64rm16 addr:$dst)>;
2067 def : Pat<(i64 (zextloadi16 addr:$dst)),
2068           (MOVZX64rm16 addr:$dst)>;
2069 def : Pat<(i64 (extloadi16 addr:$dst)),
2070           (MOVZX64rm16 addr:$dst)>;